(57)【要約】【課題】簡単な構成で大きな動作マージンを確保できかつ動作特性を向上した半導体記憶装置を提供する。【解決手段】メモリセル内のラッチ部に含まれるトランジスタ（Ｎ１）のしきい値電圧（Ｖth）を動的に制御して、そのトランジスタの動作特性を動的に制御し、データの書き込み特性を向上させる。しきい値電圧を制御するために、トランジスタ（Ｎ１）のボディにバイアス信号を印加する。このバイアス信号としてビット線（ＷＢＬ）の信号を使用する。データ書き込み時において事前にビット線（ＷＢＬ）により伝達される書き込みデータの信号に基づき、メモリセル内のトランジスタ（Ｎ１）のボディにバイアスを印加し、トランジスタ（Ｎ１）のしきい値（Ｖth）を低下させる。【選択図】図５
2009110594.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する、複数のメモリセルと、
データを書き込むメモリセルを選択する書き込み用ワード線と、
データを読み出すメモリセルを選択する読み出し用ワード線と、
書き込みデータを伝達する書き込み用ビット線と、
読み出しデータの情報を伝達する読み出し用ビット線とを備え、
前記メモリセルは、
データを記憶するラッチ部と、
前記書き込み用ビット線の信号を前記ラッチ部に伝達する書き込み用アクセストランジスタと、
前記ラッチ部に記憶されたデータを読み出すドライバトランジスタと、
前記ドライバトランジスタで読み出されたデータの信号を前記読み出し用ビット線に伝達する読み出し用アクセストランジスタとを有し、
前記ラッチ部は、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタからなる第１のインバータと、前記第１のインバータと相補的に動作し、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタからなる第２のインバータとを含み、
前記第１及び第２のインバータの少なくとも一方において、前記書き込み用ビット線の信号電位に基づき、データ書き込み時においてＰチャネルトランジスタとＮチャネルトランジスタのいずれか一方のボディ電位を制御する
ことを特徴とする半導体記憶装置。
【請求項２】
前記書き込み用アクセストランジスタのボディが前記書き込み用ワード線に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記読み出し用アクセストランジスタ及び／又は前記ドライバトランジスタのボディが、前記読み出し用ビット線に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１及び第２のインバータの少なくとも一方において、前記Ｎチャネルトランジスタのボディが前記書き込み用ビット線に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第１及び第２のインバータの少なくとも一方において、前記Ｐチャネルトランジスタのボディが前記書き込み用ビット線に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第１及び第２のインバータの少なくとも一方において、前記Ｎチャネルトランジスタのボディが前記書き込み用ビット線の信号を反転させた信号に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第１及び第２のインバータの少なくとも一方において、前記Ｐチャネルトランジスタのボディが前記書き込み用ビット線の信号を反転させた信号に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記第１のインバータにおいて、Ｎチャネルトランジスタのボディが前記書き込み用ビット線に接続され、前記第２のインバータにおいて、Ｐチャネルトランジスタのボディが前記書き込み用ビット線の信号を反転させた信号に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記第１のインバータにおいて、Ｐチャネルトランジスタのボディが前記書き込み用ビット線に接続され、前記第２のインバータにおいて、Ｐチャネルトランジスタのボディが前記書き込み用ビット線の信号を反転させた信号に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記第１のインバータにおいて、Ｎチャネルトランジスタのボディが前記書き込み用ビット線に接続され、前記第２のインバータにおいて、Ｎチャネルトランジスタのボディが前記書き込み用ビット線の信号を反転させた信号に接続された、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記メモリセルはさらに、前記書き込み用ビット線の信号を反転させる反転手段と、書き込み制御信号に基づき、前記反転手段の出力と前記読み出し用ビット線の信号のいずれかを選択して出力するセレクタとを備えた、ことを特徴とする請求項６ないし１０のいずれかに記載の半導体記憶装置。
【請求項１２】
スタンバイ時において、前記書き込み用ビット線の電位を”Ｌｏｗ”に制御することを特徴とする請求項４、８または１０記載の半導体記憶装置。
【請求項１３】
スタンバイ時において、前記書き込み用ビット線の電位を”Ｈｉｇｈ”に制御することを特徴とする請求項５または９記載の半導体記憶装置。
【請求項１４】
データを記憶する、複数のメモリセルと、
データの読み出し又は書き込みを行うメモリセルを選択するためのワード線と、
書き込みデータの情報を前記メモリセルに伝達するビット線とを含み、
前記メモリセルは、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタからなり相補的に動作する２組のインバータを含み、
前記２組のインバータの少なくとも一方において、ＰチャネルトランジスタとＮチャネルトランジスタのいずれか一方のボディが前記ビット線に接続された
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、データを記憶するラッチ部と、読み出しポートと、書き込みポートとを含むセル構造を有する半導体記憶装置（例えば、７Ｔ−ＳＲＡＭ）に関する。
【背景技術】
【０００２】
近年の半導体製造プロセスの微細化にともない従来のＳＲＡＭを安定動作させることが困難となってきた。この問題の解決する１つの手法として、７つのトランジスタでＳＲＡＭのセルを構成する７Ｔ−ＳＲＡＭメモリセルがある（例えば、非特許文献１、２参照）。
【０００３】
７Ｔ−ＳＲＡＭメモリセルは、データを記憶するラッチ部分に加えて、データ書き込み用のポートとデータ読み出し用のポートをそれぞれ設けた回路構成を有する。図１３に従来の７Ｔ−ＳＲＡＭメモリセルの構成を示す。同図に示すように、７Ｔ−ＳＲＡＭメモリセルは、データを記憶するためラッチ部を構成するトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２と、データ書き込み用のアクセストランジスタＮ３と、データ読み出し用のアクセストランジスタＮ４及びドライバトランジスタＮ５の合計７つのトランジスタで構成される。
【０００４】
一般的なＳＲＡＭは、書き込み時はメモリセル内のデータを破壊する一方、読み出し時はデータを保持することが要求される。このように、書き込み時と読み出し時で、双方の要求が相反する。このため、一般的なＳＲＡＭは、データ読み出し時において、データが破壊されないように動作電圧が制限されるため、動作マージンを大きくとれなかった。
【０００５】
これに対し、７Ｔ−ＳＲＡＭメモリセルは、読み出し専用ポートを設けているため、読み出し用ビット線（ＲＢＬ）から、データを保持するインバータ部１０へ直接電流が流れ込まない。このため、７Ｔ−ＳＲＡＭメモリセルは、読み出し動作に伴うデータの破壊を防止でき、一般的なＳＲＡＭよりは大きな動作マージンを確保できる。
【０００６】
【非特許文献１】"A Stable SRAM Cell Design Against Simultaneously R/W Destributed Access", Toshikazu Suzuki, et al., 2006 Symposium on VLSI Circuits Digest of Technical papers
【非特許文献２】"Improved Write Margin for 90nm SOI-7T-SRAM by Look-Ahead Dynamic Threshold Voltage Control", Masaaki Iijima, et al., IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2007) (August 5-8, 2007) 予稿集
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の７Ｔ−ＳＲＡＭメモリセルは，読み出し動作におけるデータ破壊を防止できる反面、インバータループに付加したトランジスタＮ３〜Ｎ５により書き込み特性が劣化する問題がある。すなわち、単一の書き込み用ビット線（ＷＢＬ）のみを用いてデータを書き込むため、書き込みマージンや書き込み速度が大きく低下する。特に、アクセストランジスタＮ３のしきい値（Ｖth）による電圧降下の影響で、データ「１」の書き込みが困難となる。メモリセル内の接地電位の昇圧によってこの問題を軽減することは可能であるが、その場合、別途回路を設ける必要があり、回路面積の増大を招いたり、電源を複数設けた設計が必要となったりする。
【０００８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、簡単な構成で大きな動作マージンを確保できかつ動作特性を向上した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、メモリセル内のトランジスタのしきい値電圧を動的に制御し、そのトランジスタの動作特性を動的に制御することで、データの書き込み特性を向上させたセル構造を提案する。ここで、しきい値電圧を制御するためトランジスタのボディにバイアス信号を印加する。このバイアス信号としてビット線の信号を使用する。事前にビット線により伝達される書き込みデータの信号に基づき、メモリセル内のトランジスタにボディバイアスを印加する。
【００１０】
本発明に係る半導体記憶装置は具体的には以下の構成を有する。
本発明に係る第１の半導体記憶装置は、データを記憶する複数のメモリセルと、データを書き込むメモリセルを選択する書き込み用ワード線と、データを読み出すメモリセルを選択する読み出し用ワード線と、書き込みデータを伝達する書き込み用ビット線と、読み出しデータの情報を伝達する読み出し用ビット線とを備える。
【００１１】
メモリセルは、データを記憶するラッチ部と、書き込み用ビット線の信号をラッチ部に伝達する書き込み用アクセストランジスタと、ラッチ部に記憶されたデータを読み出すドライバトランジスタと、ドライバトランジスタで読み出されたデータの信号を読み出し用ビット線に伝達する読み出し用アクセストランジスタとを有する。ラッチ部は、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタからなる第１のインバータと、第１のインバータと相補的に動作し、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタからなる第２のインバータとを含む。
【００１２】
第１及び第２のインバータの少なくとも一方において、書き込み用ビット線の信号電位に基づき、データ書き込み時においてＰチャネルトランジスタとＮチャネルトランジスタのいずれか一方のボディ電位を制御する。
【００１３】
本発明に係る第２の半導体記憶装置は、データを記憶する複数のメモリセルと、データの読み出し又は書き込みを行うメモリセルを選択するためのワード線と、書き込みデータの情報をメモリセルに伝達するビット線とを含む。メモリセルは、直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタからなり相補的に動作する２組のインバータを含む。２組のインバータの少なくとも一方において、ＰチャネルトランジスタとＮチャネルトランジスタのいずれか一方のボディがビット線に接続される。
【発明の効果】
【００１４】
本発明によれば、データの書き込み時において、ビット線の信号を用いてラッチ部のトランジスタのボディに高い電圧を印加し、そのしきい値を動的に低下させる。その結果、瞬間的に、データの書き込み動作を行うトランジスタの動作特性を改善する。これにより、大きい動作マージンを有し、かつ高速なデータ書き込みを実現できる半導体記憶装置を提供できる。また、ビット線の信号を用いて、トランジスタのボディのバイアス制御を行うため、新たにボディバイアス制御用の信号や，複数の電源を設ける必要がなく、容易な構成で、前述の利点を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照し、本発明に係る半導体記憶装置の実施形態を説明する。以下に説明する半導体記憶装置では、ビット線及び／またはワード線の信号を用いて、読み出し、及び書き込み時に動作するトランジスタの一部をボディバイアスし、そのトランジスタのしきい値電圧を低下させる。しきい値電圧の低下によりトランジスタの動作特性が改善され、よって、動作マージンを拡大でき、データの書き込み、読み出し速度を向上させることができる。
【００１６】
（実施の形態１）
１．構成
図１に、本発明の実施の形態１における半導体記憶装置のメモリセルの構成を示す。メモリセルは７つのトランジスタで構成される、いわゆる７Ｔ−ＳＲＡＭメモリセル構造を有する。
【００１７】
半導体記憶装置は、データを記憶するラッチ部を構成する２つのインバータＩＮＶ１、ＩＮＶ２と、データ書き込み用のアクセストランジスタＮ３と、データ読み出し用のアクセストランジスタＮ４とドライバトランジスタＮ５とで構成される。
【００１８】
インバータＩＮＶＲ、ＩＮＶＬはそれぞれ、ＰチャンネルトランジスタＰ１、Ｐ２とＮチャンネルトランジスタＮ１、Ｎ２の直列回路で構成される。インバータＩＮＶＲ、ＩＮＶＬにおいて、ＰチャンネルトランジスタＰ１、Ｐ２のゲートとＮチャンネルトランジスタＮ１、Ｎ２のゲートが接続される。インバータＩＮＶＬにおいてトランジスタＰ２とトランジスタＮ２の接続点が記憶ノードＶ１であり、インバータＩＮＶＲにおいてトランジスタＰ１とトランジスタＮ１の接続点が記憶ノードＶ２である。記憶ノードＶ２は、インバータＩＮＶＬにおけるトランジスタＰ２のゲートとトランジスタＮ２のゲートの接続点に接続される。同様に、記憶ノードＶ１は、インバータＩＮＶＲにおけるトランジスタＰ１のゲートとトランジスタＮ１のゲートの接続点に接続される。このように構成されることで、インバータＩＮＶＬとインバータＩＮＶＲは相補的に動作する。
【００１９】
書き込み用アクセストランジスタＮ３のドレインは書き込み用ビット線ＷＢＬに接続され、そのゲートは書き込み用ワード線ＷＷＬに接続される。
【００２０】
読み出し用ドライバトランジスタＮ５のソースはグランドに接続され、そのドレインは読み出し用アクセストランジスタＮ４のソースに接続される。読み出し用アクセストランジスタＮ４のドレインは、読み出し用ビット線ＲＢＬに接続され、そのゲートは読み出し用ワード線ＲＷＬに接続される。
【００２１】
さらに、本実施形態では、書き込み用アクセストランジスタＮ３のボディが書き込み用ワード線ＷＷＬに接続される。また、読み出し用アクセストランジスタＮ４及びドライバトランジスタＮ５のボディが読み出し用ワード線ＲＷＬに接続される。このように、書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬを用いてアクセストランジスタＮ３、Ｎ４及びドライバトランジスタＮ５をボディバイアスすることで、それらのトランジスタＮ３、Ｎ４、Ｎ５のボディ電位を制御して、しきい値電圧を変化させ、動作特性を向上させる。
【００２２】
２．動作
上記の７Ｔ−ＳＲＡＭメモリセルに対するデータ書き込み動作について説明する。
データを書き込む場合、書き込み用ワード線ＷＷＬが活性状態（”Ｈｉｇｈ”）となり、書き込み用ビット線ＷＢＬがラッチ部（インバータＩＮＶ１及びＩＮＶ２）にアクセストランジスタＮ３によって接続される。このとき、書き込み用ビット線ＷＢＬの信号に従って記憶ノードＶ１、Ｖ２へデータが格納される。
【００２３】
一方，データを読み出す場合、読み出し用ビット線ＲＢＬを予め電源電圧まで上昇させて電源から切り離した後、読み出し用ワード線ＲＷＬを活性状態にする（すなわち、読み出し用ワード線ＲＷＬを”Ｌｏｗ”から”Ｈｉｇｈ”へ変化させる）。このとき、読み出し用アクセストランジスタＮ４及びドライバトランジスタＮ５を介して、読み出し用ビット線ＲＢＬからメモリセル内へ流れ込む電流によってメモリセルに格納されているデータを判別する。ここで，ドライバトランジスタＮ５は記憶ノードＶ１に格納されたデータによって制御されるため，記憶ノードＶ１が”Ｈｉｇｈ”の状態である場合のみ、読み出し用ビット線ＲＢＬからの読み出し電流が検出される。
【００２４】
書き込み動作時に書き込み用ワード線ＷＷＬが活性状態（Ｈｉｇｈ）になると、アクセストランジスタＮ３のしきい値が低下する。このため，セル電流が増加しデータの書き込み特性が改善する。一方、読み出し動作時に読み出し用ワード線ＲＷＬが活性状態（Ｈｉｇｈ）になると、アクセストランジスタＮ４とドライバトランジスタＮ５のしきい値がともに低下し、読み出し用ビット線ＲＢＬ）の電荷放電が高速となり、読み出し速度が向上する。
【００２５】
なお、トランジスタＮ３〜Ｎ５のボディを電源に接続してボディ電位を”Ｈｉｇｈ”状態に固定すると、トランジスタＮ３〜Ｎ５のボディからソースへ常時電流が流れ、電力が消費されるという問題がある。このため、本実施形態では、トランジスタＮ３〜Ｎ５をワード線の信号を用いてボディバイアス制御し、書き込み又は読み出し動作時にのみ、ボディ電位を上昇させることで、電力消費の増大を抑制している。
【００２６】
３．レイアウト
図２に、図１に示す７Ｔ−ＳＲＡＭメモリセルのレイアウトの一例を示す。図中、破線枠内の領域が単位セル領域である。実際には、単位セル領域が図中の上下左右方向に対称に展開されている。
【００２７】
図２を参照し、アクセストランジスタＮ３のボディのみに書き込み用ワード線ＷＷＬの電位を印加するために、完全分離部１１ａを設置し（完全分離部の詳細は後述）、アクセストランジスタＮ３とトランジスタＮ２間を電気的に分離している。トランジスタＮ２のボディは、グランド（ＧＮＤ）と共通コンタクト１５ａで接続することで、セル毎にグランド電位に固定する。また、アクセストランジスタＮ４及びドライバトランジスタＮ５のボディ電位を、読み出し用ワード線ＲＷＬの電位で制御するために、隣接するセルの読み出し用ワード線ＲＷＬと電気的に分離するための完全分離部１１ｂを設置している。
【００２８】
トランジスタＰ１とトランジスタＰ２は同じ部分分離部（部分分離部の詳細は後述）で接続されており、セルの繰り返し配置の中で、数セルから数１０セル毎にまとめて、ボディ電位固定を行うことができる。なお、後述の図８では、トランジスタＰ１のボディ電位の固定のための構造として、活性層とボディを共通コンタクトを介して電源電圧Ｖccに接続している。この接続方法を用いて、各セル毎に、トランジスタＰ１とトランジスタＰ２のＶccコンタクトを共通コンタクトとして、トランジスタＰ１、Ｐ２のボディ電位を電源電圧Ｖccに接続することも可能である。
【００２９】
図２のＹ−Ｙ’線に沿った断面構造を図３に、Ｚ−Ｚ’線に沿った断面構造を図４にそれぞれ示す。図３において、シリコン基板２０上に埋込酸化膜２２及び活性層が形成される。活性層には、トランジスタのゲートやソース等が形成され、また、電気的な分離を行うための分離酸化膜が形成される。同図中、領域Ａに示すような、埋込酸化膜２２まで達するよう分離酸化膜が形成された部分を完全分離部といい、領域Ｂで示すような、薄いＳｉ層３０を残して分離酸化膜が形成された部分を部分分離部という。
【００３０】
図３では、例えば、トランジスタＮ２のボディ電位をグランド電位に制御するため、部分分離部３２と活性層３１に対するコンタクトを共通にした共通コンタクト１５ａでグランド配線（ＧＮＤ）１７に接続した例を示している。また、図４では、アクセストランジスタＮ４のゲートと読み出し用ワード線ＲＷＬ（１３）との共通コンタクトとして部分分離部３３にコンタクト１５ｄを形成した例が示されている。図４において、薄いＳi層３４はトランジスタＮ４のボディと接続されており、コンタクト１５ｄにより読み出し用ワード線ＲＷＬに接続される。よって、アクセストランジスタＮ４のボディが読み出し用ワード線ＲＷＬに接続される。
【００３１】
以上のように、本実施形態では、アクセストランジスタＮ３、Ｎ４及びドライバトランジスタＮ５のボディをワード線ＷＷＬまたはＲＷＬに接続する。これにより、書き込み時又は読み出し時に動作させるアクセストランジスタＮ３、Ｎ４及びドライバトランジスタＮ５のしきい値を低下させることで、それらのトランジスタの動作特性を改善し、動作マージンを改善している。
【００３２】
（実施の形態２）
本実施形態では、データ「１」の書き込み時の高速化を図る構成について説明する。本実施形態では、トランジスタＮ１のボディを書き込み用ビット線ＷＢＬを用いてバイアス制御する。
【００３３】
図５に本実施形態における半導体記憶装置のメモリセルの構成を示す。本実施形態では、図１に示す構成に加えてさらに、インバータＩＮＶＲにおけるトランジスタＮ１のボディに書き込み用ビット線ＷＢＬが接続されている。
【００３４】
書き込み時の動作について説明する。なお、本実施形態では、データ「１」の書き込みの場合、書き込み用ビット線ＷＢＬの電位は”Ｈｉｇｈ”に制御され、データ「０」の書き込みの場合、書き込み用ビット線ＷＢＬの電位は”Ｌｏｗ”に制御されるものとする（以下の実施形態において同じ）。
【００３５】
データ「１」の書き込みの場合、書き込み用ビット線ＷＢＬの電位は”Ｈｉｇｈ”に制御されるため、トランジスタＮ１のしきい値電圧が低下し、記憶ノードＶ2からの電荷放電が高速となる。このように、書き込むデータ信号の先見により書き込み動作が高速となる。データ「０」の書込み動作では、実施の形態１の場合と同等の特性になる。しかし、書込み動作については、通常データ「０」の書込みよりデータ「１」の書込みの方が動作マージンが厳しいので、上記の構成は高速動作の点で十分メリットがある。なお、データ「０」の書き込み動作を高速化したい場合は、書き込み用ビット線ＷＢＬを、トランジスタＮ１のボディではなく、トランジスタＰ１のボディへ接続すればよい。その際、トランジスタＮ１のボディはグランドに固定する。
【００３６】
ここで、同一インバータ内においてＮチャンネルトランジスタとＰチャンネルトランジスタの双方のボディをともに書き込み用ビット線ＷＢＬに接続するのは以下の理由により好ましくない。例えば、書き込み用ビット線ＷＢＬが”Ｈｉｇｈ”の場合、トランジスタＮ１のボディを介して書き込み用ビット線ＷＢＬとソース間に電流が流れる。一方、書き込み用ビット線ＷＢＬが”Ｌｏｗ”の場合、トランジスタＰ１のボディを介して書き込み用ビット線ＷＢＬと電源Ｖcc間に電流が流れる。すなわち、書き込み用ビット線ＷＢＬの電位状態に関わらず、トランジスタＮ１またはトランジスタＰ１に電流が流れ続け、電力を消費する。そこで、本実施形態では、トランジスタＮ１とトランジスタＰ１の双方のボディのうち、いずれか一方のみを書き込み用ビット線ＷＢＬに接続する。
【００３７】
また、半導体記憶装置のスタンバイ時においては、省電力の観点から以下の制御を行うことが好ましい。すなわち、トランジスタＮ１のボディに書き込み用ビット線ＷＢＬを接続した場合、スタンバイ時において、書き込み用ビット線ＷＢＬを”Ｌｏｗ”に固定する。一方、トランジスタＰ１のボディに書き込み用ビット線ＷＢＬを接続した場合、スタンバイ時において、書き込み用ビット線ＷＢＬを”Ｈｉｇｈ”に固定する。このような制御を行うことで、スタンバイ時に、書き込み用ビット線ＷＢＬと、グランド又は電源との間に流れる電流を防止でき、スタンバイ時のトランジスタＮ１またはＰ１での電力消費を抑制できる。
【００３８】
図６に、図５に示すメモリセルのレイアウトを示す。トランジスタＮ１のボディ電位をボディコンタクトＢＮ１を通じて制御する。なお、図６には示していないが、書き込み用ビット線ＷＢＬとボディコンタクトＢＮ１の接続は、第１メタル配線の上層の配線（第２メタル、第３メタル、第４メタルなど）によって実現される。トランジスタＰ１、Ｐ２は、図２と同じレイアウトであり、図２と同様にボディ電位が固定される。
【００３９】
（実施の形態３）
本実施形態では、図５に示したボディバイアス制御に加えて、インバータＩＮＶＬのトランジスタＰ２に対する、反転ビット線信号（ＷＢＬＢ）を用いたボディバイアス制御を追加している。反転ビット線信号ＷＢＬＢとは、書き込み用ビット線ＷＢＬの信号を反転して生成したものである。
【００４０】
図７に本実施形態の構成を示す。図７の構成では、書き込み用ビット線ＷＢＬの信号を反転させるための反転素子７と、反転ビット線信号ＷＢＬＢまたは書き込みビット線ＲＢＬを書き込み制御信号ＷＥに基づき選択して出力するセレクタ５とを備える。
【００４１】
セレクタ５は、書き込み制御信号ＷＥに基づき、書き込み動作時は反転ビット線信号ＷＢＬＢを選択し、読み出し動作時は読み出し用ビット線ＲＢＬを選択して出力する。すなわち、セレクタ５は、書き込み制御信号ＷＥに基づき、書き込み動作時は、反転ビット線信号ＷＢＬＢをトランジスタＰ２に接続し、読み出し動作時は、読み出し用ビット線ＲＢＬをアクセストランジスタＮ４のドレインに接続する。
【００４２】
すなわち、読み出し時（WE＝”Ｌｏｗ”）はセレクタ５により、通常通りメモリセルは読み出し用ビット線ＲＢＬに接続され、読み出し動作が実行される。一方、書き込み時（WE＝”Ｈｉｇｈ”）は，メモリセルは反転ビット線信号ＷＢＬＢに接続されるため、反転ビット線信号ＷＢＬＢに応じたボディバイアスがインバータＩＮＶＬへ印加される。
【００４３】
データ「１」の書き込みの場合は、反転ビット線信号ＷＢＬＢが”Ｌｏｗ”であるため、トランジスタＰ２のしきい値電圧が下がり、記憶ノードＶ１が高速に充電される。データ「０」の書込み動作では、図１の実施の形態１と同等の動作特性になる。しかし、書込み動作については、通常、「０」の書き込みより「１」の書き込みの方が、動作マージンが厳しいので、セルの高速動作の点で大きなメリットがある。
【００４４】
このように、２つの相補なビット線信号（ＷＢＬ、ＷＢＬＢ）を先見信号とするボディバイアスにより、書き込み特性がさらに改善される。なお、本実施形態において、スタンバイ時に、トランジスタＮ１とトランジスタＰ２のボディダイオードが順方向バイアスされることによるスタンバイ電力の増加を防止するため、スタンバイ時に、書き込みビット線ＷＢＬを”Ｌｏｗ”に、読み出しビット線ＲＢＬを”Ｈｉｇｈ”に保持するのが好ましい。
【００４５】
図８に、本実施形態のメモリセルのレイアウトの一例を示す。トランジスタＰ１とＰ２のボディ部は、完全分離部によって電気的に分離される。トランジスタＰ１のボディ電位は、活性層との共通コンタクトにより電源電位Ｖccに固定される。また、トランジスタP2のボディ電位制御のためにボディコンタクトＢＰ２が形成される。また、トランジスタＮ１のボディ電位は、ボディコンタクトＢＮ１を介して制御され、トランジスタＮ２のボディ電位は、活性層との共通コンタクトによりグランド電位ＧＮＤに固定される。図８では示していないが、読み出し用ビット線ＲＢＬの信号は第１メタル配線の上層の配線によってボディコンタクトＢＰ２に接続され、トランジスタＰ２のボディ電位が制御される。また、トランジスタＮ１のボディ電位も、第１メタル配線の上層の配線を介して読み出しビット線ＷＢＬの信号がボディコンタクトＢＮ１へ与えられることによって制御される。
【００４６】
（実施の形態４）
実施の形態３では、書き込み用ビット線ＷＢＬの信号によりトランジスタＮ１のボディへのバイアス制御を行っていたが、本実施形態では、トランジスタＰ１のボディの電位を書き込み用ビット線ＷＢＬにより制御する。図９に、本実施形態のメモリセルの構成を示す。セレクタ５の出力がトランジスタＰ１のボディに接続され、トランジスタＮ１のボディはグランドに接続される。
【００４７】
データ書き込み時、セレクタ５は反転ビット線信号ＷＢＬＢを選択し、出力する。データ「１」の書き込みの場合、反転ビット線信号（ＷＢＬＢ）が”Ｌｏｗ”であるため、トランジスタＰ２のしきい値電圧が低下し、記憶ノードＶ１が高速に充電される。一方、データ「０」の書込み動作では、書き込み用ビット線ＷＢＬの信号”Ｌｏｗ”が、トランジスタＰ１のボディに印加され、トランジスタＰ１のしきい値が低下し、記憶ノードＶ２への”Ｈｉｇｈ”の書込みが高速に行われる。このように、データ「０」と「１」の双方の書込みにおいて高速化を実現することが可能となる。なお、本実施形態において、スタンバイ電力が増加しないように、スタンバイ時に２つのビット線ＷＢＬ、ＲＢＬ共に”Ｈｉｇｈ”に保持するのが好ましい。
【００４８】
図１０に、本実施形態のメモリセルのレイアウトの一例を示す。トランジスタＰ１とＰ２のボディ電位は、それぞれ、ボディコンタクトＢＰ１、ＢＰ２を介して制御される。このレイアウトでは、第１メタル配線により、読み出し用ビット線ＲＢＬとボディコンタクトＢＰ２、書き込み用ビット線ＷＢＬとボディコンタクトＢＰ１を接続することが可能である。また、本実施形態では、トランジスタＮ１のボディ電位を個別に制御する必要がないので、隣接するセルのトランジスタＮ１のボディ電位を共通の部分分離層で数セル分をまとめてグランドＧＮＤに固定することができる。もしくは、トランジスタＮ２のボディ電位の固定のように、活性層との共通コンタクトを用いて、セル毎にトランジスタＮ１のボディ電位をグランドＧＮＤに固定してもよい。
【００４９】
（実施の形態５）
実施の形態４では、各インバータＩＮＶＲ、ＩＮＶＬにおいてＰチャネル側のトランジスタＰ１、Ｐ２をボディバイアス制御していた。これに対して、本実施形態では、各インバータＩＮＶＲ、ＩＮＶＬにおいてＮチャネル側のトランジスタＮ１、Ｎ２をボディバイアス制御する。すなわち、トランジスタＮ１を書き込み用ビット線ＷＢＬでボディバイアスし、トランジスタＮ２を反転ビット線信号ＷＢＬＢでボディバイアスする。
【００５０】
図１１に本実施形態のメモリセルの構成を示す。図１１に示すように、本実施形態では、書き込み用ビット線ＷＢＬがトランジスタＮ１のボディに接続され、セレクタ５の出力（反転ビット線信号ＷＢＬＢ）がトランジスタＮ２のボディへ接続される。
【００５１】
データ書き込み時、セレクタ５は反転ビット線信号ＷＢＬＢを選択し、出力する。データ「０」の書き込みの場合、反転ビット線信号ＷＢＬＢが”Ｈｉｇｈ”であるため、トランジスタＮ２のしきい値電圧が低下し、記憶ノードＶ１が高速に放電される。一方、データ「１」の書込み動作では、書き込み用ビット線ＷＢＬの”Ｈｉｇｈ”の信号が、トランジスタＮ１のボディに印加され、これによりトランジスタＮ１のしきい値が低下し、記憶ノードＶ２の放電が加速される。このように、データ「０」と「１」の双方の書込みにおいて高速化を実現することが可能となる。なお、本実施形態においても、スタンバイ電力が増加しないように制御することが好ましい。例えば、スタンバイ時において、セレクタ５を、読み出し用ビット線ＲＢＬを選択するよう制御し、かつビット線ＷＢＬ、ＲＢＬを共に”Ｌｏｗ”に保持するようにしてもよい。
【００５２】
図１２に、本実施形態のメモリセルのレイアウトの一例を示す。トランジスタＮ１とＮ２のボディ電位は、それぞれ、ボディコンタクトＢＮ１、ＢＮ２を介して制御される。図１２では示していないが、セレクタ５の出力信号は、第１メタル配線の上層の配線によってボディコンタクトＢＮ２に接続され、トランジスタＮ２のボディ電位が制御される。また、トランジスタＮ１のボディ電位も、書き込み用ビット線ＷＢＬの信号が第１メタル配線の上層の配線を介してボディコンタクトＢＮ１へ与えられることによって制御される。
【００５３】
トランジスタＰ１とＰ２は、同じ部分分離層で接続されているので、セルの繰り返し配置の中で、数セルから数１０セル毎にまとめて、ボディ電位固定を行うことができる。また、図８においてトランジスタＰ１のボディ電位固定のための構造として示した方法、すなわち、活性層とボディ部を共通コンタクトで電源電位Ｖccに接続する方法を用いて、各セル毎に、トランジスタＰ１、Ｐ２のＶccコンタクトを共通コンタクトにして、トランジスタＰ１、Ｐ２のボディ電位を電源Ｖccに接続することも可能である。
【００５４】
（まとめ）
以上のように、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬの電気信号をメモリセル内のトランジスタのボディへ適宜与えることにより、トランジスタの動作特性を改善し、７Ｔ−ＳＲＡＭメモリセルの動作マージンを拡大し、高速動作を実現できる。
【００５５】
なお、ボディバイアス制御を行うトランジスタの組み合わせは上記実施形態において示した例に限られない。アクセストランジスタＮ３、Ｎ４，ドライバトランジスタＮ５、及びインバータ内のトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２の少なくとも１つのトランジスタについてワード線またはビット線を用いたボディバイアス制御を行えば、動作マージンの拡大、処理の高速化の効果を得ることはできる。また、上記の実施形態１ないし５のそれぞれに示した構成を適宜組み合わせてもよい。
【００５６】
なお、上記形態では、７Ｔ−ＳＲＡＭメモリセルの構造に関して、ワード線及び／またはビット線に基づくボディバイアス制御の例を説明した。しかし、一般的なＳＲＡＭのメモリセルに対しても、上記実施形態に示したボディバイアス制御の思想を適用できることは言うまでもない。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１の７Ｔ−ＳＲＡＭメモリセルの構成を示した図
【図２】実施の形態１の７Ｔ−ＳＲＡＭメモリセルのレイアウト図
【図３】実施の形態１の７Ｔ−ＳＲＡＭメモリセルの断面構造を示す図（Ｙ−Ｙ’）
【図４】実施の形態１の７Ｔ−ＳＲＡＭメモリセルの断面構造を示す図（Ｚ−Ｚ’）
【図５】本発明の実施の形態２の７Ｔ−ＳＲＡＭメモリセルの構成を示した図
【図６】実施の形態２の７Ｔ−ＳＲＡＭメモリセルのレイアウト図
【図７】本発明の実施の形態３の７Ｔ−ＳＲＡＭメモリセルの構成を示した図
【図８】実施の形態３の７Ｔ−ＳＲＡＭメモリセルのレイアウト図
【図９】本発明の実施の形態４の７Ｔ−ＳＲＡＭメモリセルの構成を示した図
【図１０】実施の形態４の７Ｔ−ＳＲＡＭメモリセルのレイアウト図
【図１１】本発明の実施の形態５の７Ｔ−ＳＲＡＭメモリセルの構成を示した図
【図１２】実施の形態５の７Ｔ−ＳＲＡＭメモリセルのレイアウト図
【図１３】従来の７Ｔ−ＳＲＡＭメモリセルの構成を示した図
【符号の説明】
【００５８】
１１ａ〜１１ｄ  分離層
１３  読み出し用ワード線
１５ａ〜１５ｄ  コンタクト
３１  Ｓｉ層
ＩＮＶ１、ＩＮＶ２  インバータ（データラッチ部）
Ｎ１〜Ｎ２、Ｐ１〜Ｐ２  トランジスタ
Ｎ３、Ｎ４  アクセストランジスタ
Ｎ５  ドライバトランジスタ
ＲＢＬ  読み出し用ビット線
ＲＷＬ  読み出し用ワード線
ＷＢＬ  書き込み用ビット線
ＷＷＬ  書き込み用ワード線
Ｎ１、Ｎ２  記憶ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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