(57)【要約】【課題】小型化および薄型化に対応することができると共に、製造工程を簡略化することができ、安価に製造することのできるチップサイズパッケージおよびその製造方法を提供する。【解決手段】半導体ウェハＷａから切り出されるチップサイズパッケージ１００であって、半導体ウェハＷａが、埋め込み酸化膜２１を有するＳＯＩ構造の半導体ウェハであり、半導体チップ２０ａにおける埋め込み酸化膜２１上のＳＯＩ層２２に形成された半導体素子形成領域Ｓが、埋め込み酸化膜２１に達する第１絶縁トレンチＴ１により取り囲まれて、周囲から絶縁分離されてなり、ＳＯＩ層２２上に、突起電極Ｄが形成され、ＳＯＩ層２２を覆う保護樹脂２４が、突起電極Ｄの先端を露出するようにして形成されてなり、第１絶縁トレンチＴ１の外側で、半導体チップ２０ａが切り出されてなるチップサイズパッケージ１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるチップサイズパッケージであって、
前記半導体ウェハが、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハであり、
前記半導体チップにおける前記埋め込み酸化膜上のＳＯＩ層に形成された半導体素子形成領域が、該埋め込み酸化膜に達する第１絶縁トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
前記ＳＯＩ層上に、突起電極が形成され、
前記ＳＯＩ層を覆う保護樹脂が、前記突起電極の先端を露出するようにして形成されてなり、
前記第１絶縁トレンチの外側で、前記半導体チップが切り出されてなることを特徴とするチップサイズパッケージ。
【請求項２】
前記第１絶縁トレンチが、酸化シリコンまたは側壁酸化膜を介して多結晶シリコンが埋め込まれてなる絶縁トレンチであることを特徴とする請求項１に記載のチップサイズパッケージ。
【請求項３】
前記埋め込み酸化膜に達するトレンチであって、前記保護樹脂が埋め込まれてなる第２絶縁トレンチが、前記第１絶縁トレンチを取り囲むようにして形成されてなり、
前記第２絶縁トレンチの外側または前記第２絶縁トレンチ内で、前記半導体チップが切り出されてなることを特徴とする請求項１または２に記載のチップサイズパッケージ。
【請求項４】
前記半導体チップにおける前記第１絶縁トレンチと前記第２絶縁トレンチの間に、前記突起電極が形成された前記ＳＯＩ層が配置され、
該ＳＯＩ層が、電位固定されてなることを特徴とする請求項３に記載のチップサイズパッケージ。
【請求項５】
前記埋め込み酸化膜下の支持基板層が、除去されてなることを特徴とする請求項１乃至４のいずれか一項に記載のチップサイズパッケージ。
【請求項６】
半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるチップサイズパッケージの製造方法であって、
前記半導体ウェハとして、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハを準備するウェハ準備工程と、
前記半導体チップにおける前記埋め込み酸化膜上のＳＯＩ層に形成される半導体素子形成領域を取り囲み、前記埋め込み酸化膜に達する第１トレンチを形成し、
絶縁体を介し前記第１トレンチを埋め戻して、前記半導体素子形成領域を周囲から絶縁分離する第１絶縁トレンチを形成する第１絶縁トレンチ形成工程と、
前記ＳＯＩ層上に、突起電極を形成する突起電極形成工程と、
前記突起電極の先端を露出するようにして、前記ＳＯＩ層を覆う保護樹脂を形成する保護樹脂形成工程と、
前記第１絶縁トレンチの外側で、前記半導体チップを前記半導体ウェハから切り出すチップ切り出し工程とを有してなることを特徴とするチップサイズパッケージの製造方法。
【請求項７】
前記第１絶縁トレンチに、酸化シリコンまたは側壁酸化膜を介して多結晶シリコンを埋め込むことを特徴とする請求項６に記載のチップサイズパッケージの製造方法。
【請求項８】
前記第１絶縁トレンチ形成工程において、
前記埋め込み酸化膜に達する第２トレンチを、前記第１トレンチを取り囲むようにして該第１トレンチと同時に形成し、
前記第２トレンチを除いて、前記第１トレンチを埋め戻し、
前記保護樹脂形成工程において、
前記第２トレンチを前記保護樹脂で同時に埋め戻して第２絶縁トレンチを形成し、
前記チップ切り出し工程において、
前記第２絶縁トレンチの外側または前記第２絶縁トレンチ内で、前記半導体チップを切り出すことを特徴とする請求項６または７に記載のチップサイズパッケージの製造方法。
【請求項９】
前記第２トレンチの幅を、前記第１トレンチの幅より広く設定することを特徴とする請求項８に記載のチップサイズパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなる、チップサイズパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
半導体ウェハから切り出される半導体チップと略同寸法の小型パッケージ、所謂、チップサイズパッケージ（チップスケールパッケージ、ＣＳＰ）の製造方法が、例えば、特開２００１−１２７２０６号公報（特許文献１）に開示されている。
【０００３】
図７は、特許文献１に開示されたチップサイズパッケージの製造方法の各工程図である。
【０００４】
図７（ａ）は、半導体素子形成工程及び突起電極形成工程が終了した状態を示している。例えば、厚みｔ１が、ｔ１＝６２５μｍ程度のＩＣウェハ１に、周知の回路形成を行う。また、ＩＣウェハ１の能動面１Ａの所定位置に形成された複数個のパッド電極に、突起電極（半田バンプ）２を形成して、バンプ形成を行う。
【０００５】
図７（ｂ）は、第１テープ貼付工程、溝部形成工程及び保護樹脂塗布工程が終了した状態を示している。第１テープ貼付工程では、ＩＣウェハ１の非能動面１Ｂに、粘着部材である第１の粘着テープ３Ａを貼り付ける。そして、ストリートライン（スクライブライン）Ｘに沿って、ＩＣウェハ１に直交する溝部４を能動面１Ａ側から形成する。次いで、半田バンプ２が露出するように、溝部４を含む能動面１Ａに保護樹脂５を塗布する。
【０００６】
図７（ｃ）は、第１テープ除去工程と、第２テープ貼付工程及び研削工程が終了した状態を示している。第１テープ除去工程では非能動面１Ｂに貼付された第１の粘着テープ３Ａを除去する。第２テープ貼付工程では、第１テープ除去工程の後に、保護樹脂５を塗布した能動面１Ａ側に粘着部材である第２の粘着テープ３Ｂを貼付する。研削工程では、非能動面１Ｂを研削砥石６で研削して、溝部４の保護樹脂５をＩＣウェハ１の非能動面１Ｂに露呈させる。このときＩＣチップ１５の厚みｔ２は、例えば、ｔ２＝１００μｍ程度である。
【０００７】
図７（ｄ）は、第２テープ除去工程と、第３テープ貼付工程及び分離工程が終了した状態を示している。第２テープ除去工程では、能動面１Ａに貼付された第２の粘着テープ３Ｂを除去する。第３テープ貼付工程では、第２テープ除去工程の後に、研削した非能動面１Ｂ（研削面）に粘着部材である第３の粘着テープ３Ｃを貼付する。分離工程では、ストリートラインＸに沿って能動面１Ａ側から、ダイサーにより保護樹脂５を切断し、ＩＣチップ１５を個々に分割する。
【０００８】
図７（ｅ）は、第３テープ除去工程を終了して得られたチップサイズパッケージの断面図である。第３テープ除去工程では、ＩＣチップ１５の非能動面１Ｂに貼付された第３の粘着テープ３Ｃが除去される。これにより、チップサイズパッケージ１０が完成する。
【特許文献１】特開２００１−１２７２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図７の製造方法により完成されたチップサイズパッケージ１０は、能動面及び全側面が保護樹脂５により保護され、かつ、半田バンプ２が保護樹脂５から露出した極薄のものであり、半導体装置の小型化及び薄型化の要求を満足することができる。
【００１０】
一方、該チップサイズパッケージ１０は、図７（ｅ）に示すように、突起電極（半田バンプ）２を除く全体が完全に樹脂で覆われていない。このため、信頼性の観点から該チップサイズパッケージ１０を使用するにあたっては、ＩＣチップ１５の露出面を先に樹脂で覆ってから回路基板へ実装する、あるいはＩＣチップ１５を回路基板へ実装した後に全体を樹脂で覆う必要があり、追加の樹脂封止工程が必要となる。
【００１１】
そこで本発明は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるチップサイズパッケージおよびその製造方法であって、小型化および薄型化に対応することができると共に、製造工程を簡略化することができ、安価に製造することのできるチップサイズパッケージおよびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１に記載の発明は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるチップサイズパッケージであって、前記半導体ウェハが、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハであり、前記半導体チップにおける前記埋め込み酸化膜上のＳＯＩ層に形成された半導体素子形成領域が、該埋め込み酸化膜に達する第１絶縁トレンチにより取り囲まれて、周囲から絶縁分離されてなり、前記ＳＯＩ層上に、突起電極が形成され、前記ＳＯＩ層を覆う保護樹脂が、前記突起電極の先端を露出するようにして形成されてなり、前記第１絶縁トレンチの外側で、前記半導体チップが切り出されてなることを特徴としている。
【００１３】
上記チップサイズパッケージには、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハから切り出された半導体チップが用いられている。また、該半導体チップのＳＯＩ層に形成された半導体素子形成領域は、底面が前記埋め込み酸化膜、側面が前記第１絶縁トレンチ、上面が前記保護樹脂によって、完全に取り囲まれた構造となっている。このため、上記チップサイズパッケージでは、半導体ウェハから切り出されたままの状態で回路基板等に実装して使用しても、耐湿性や電気的耐圧に関する信頼性を確保することができる。従って、上記チップサイズパッケージは、バルク単結晶シリコンウェハを用いた従来のチップサイズパッケージのように露出面を先に保護樹脂で覆ってから回路基板等へ実装したりあるいは回路基板等へ実装した後に全体を保護樹脂で覆ったりする、追加の樹脂封止工程を必要としない。
【００１４】
以上のようにして、上記チップサイズパッケージは、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなる小型のチップサイズパッケージであって、製造工程を簡略化することができ、安価に製造することのできるチップサイズパッケージとすることができる。
【００１５】
上記チップサイズパッケージにおける前記第１絶縁トレンチは、請求項２に記載のように、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハで一般的に用いられる、酸化シリコン（ＳｉＯ２）または側壁酸化膜を介して多結晶シリコンが埋め込まれてなる絶縁トレンチとすることが好ましい。
【００１６】
また、上記チップサイズパッケージは、請求項３に記載のように、前記埋め込み酸化膜に達するトレンチであって、前記保護樹脂が埋め込まれてなる第２絶縁トレンチが、前記第１絶縁トレンチを取り囲むようにして形成されてなり、前記第２絶縁トレンチの外側または前記第２絶縁トレンチ内で、前記半導体チップが切り出されてなる構成とすることが好ましい。
【００１７】
これによれば、該半導体チップのＳＯＩ層に形成された半導体素子形成領域の側面を、前記第１絶縁トレンチと前記第２絶縁トレンチで２重に保護することができる。また、該半導体チップの切り出し前の半導体ウェハにおける前記第２絶縁トレンチ上では、トレンチへの保護樹脂の埋め込みに伴う凹部が表面に形成されるため、該凹部を、切り出し線（スクライブライン）の目印として利用することができる。従って、切り出し時の位置合わせが容易であり、これによって工程が簡略化され、製造コストを低減することができる。
【００１８】
この場合、請求項４に記載のように、前記半導体チップにおける前記第１絶縁トレンチと前記第２絶縁トレンチの間に、前記突起電極が形成された前記ＳＯＩ層が配置され、該ＳＯＩ層が、電位固定されてなる構成とするこができる。これによれば、該電位固定されたＳＯＩ層を、シールド層として用いることが可能である。
【００１９】
また、上記チップサイズパッケージは、請求項５に記載のように、前記埋め込み酸化膜下の支持基板層が、除去されてなる構成とすることも可能であり、当該チップサイズパッケージは、薄型化に対応することもできる。
【００２０】
請求項６〜９に記載の発明は、上記チップサイズパッケージの製造方法に関する。
【００２１】
請求項６に記載の発明は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるチップサイズパッケージの製造方法であって、前記半導体ウェハとして、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハを準備するウェハ準備工程と、前記半導体チップにおける前記埋め込み酸化膜上のＳＯＩ層に形成される半導体素子形成領域を取り囲み、前記埋め込み酸化膜に達する第１トレンチを形成し、絶縁体を介し前記第１トレンチを埋め戻して、前記半導体素子形成領域を周囲から絶縁分離する第１絶縁トレンチを形成する第１絶縁トレンチ形成工程と、前記ＳＯＩ層上に、突起電極を形成する突起電極形成工程と、前記突起電極の先端を露出するようにして、前記ＳＯＩ層を覆う保護樹脂を形成する保護樹脂形成工程と、前記第１絶縁トレンチの外側で、前記半導体チップを前記半導体ウェハから切り出すチップ切り出し工程とを有してなることを特徴としている。
【００２２】
これによって、上記請求項１に記載のチップサイズパッケージを製造することができる。尚、当該製造方法によって製造されるチップサイズパッケージの効果については、前述したとおりであり、その説明は省略する。
【００２３】
上記製造方法においては、請求項７に記載のように、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハで一般的に用いられている方法により、前記第１絶縁トレンチに、酸化シリコンまたは側壁酸化膜を介して多結晶シリコンを埋め込むことが好ましい。
【００２４】
また、上記製造方法においては、請求項８に記載のように、前記第１絶縁トレンチ形成工程において、前記埋め込み酸化膜に達する第２トレンチを、前記第１トレンチを取り囲むようにして該第１トレンチと同時に形成し、前記第２トレンチを除いて、前記第１トレンチを埋め戻し、前記保護樹脂形成工程において、前記第２トレンチを前記保護樹脂で同時に埋め戻して第２絶縁トレンチを形成し、前記チップ切り出し工程において、前記第２絶縁トレンチの外側または前記第２絶縁トレンチ内で、前記半導体チップを切り出す構成とすることができる。
【００２５】
これによって、上記請求項３に記載のチップサイズパッケージを製造することができる。尚、当該製造方法によって製造されるチップサイズパッケージの効果については、前述したとおりであり、その説明は省略する。
【００２６】
また、この場合、請求項９に記載のように、前記第２トレンチの幅を、前記第１トレンチの幅より広く設定することが好ましい。これによって、前述した半導体チップの切り出し前の半導体ウェハにおける第２絶縁トレンチ上の表面に形成される凹部は、埋め込み性が低下するため、より明確なものとなる。従って、該凹部を切り出し線（スクライブライン）の目印として利用するにあたっては、第２トレンチの幅を第１トレンチの幅と同じかより狭く設定する場合に較べて、切り出し時の位置合わせがより容易となる。
【００２７】
以上のようにして、上記チップサイズパッケージおよびその製造方法は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるチップサイズパッケージおよびその製造方法であって、製造工程を簡略化することができ、製造コストの低減が可能なチップサイズパッケージおよびその製造方法とすることができる。
【発明を実施するための最良の形態】
【００２８】
本発明は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなる、チップサイズパッケージ（以下、ＣＳＰと略記）およびその製造方法に関する。以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２９】
図１と図２は、それぞれ、本発明の一例であるＣＳＰ１００，１０１の模式的な断面図である。また、図３と図４は、それぞれ、図１と図２に示すＣＳＰ１００，１０１（半導体チップ２０ａ，２０ｂ）を切り出す前の半導体ウェハＷａ，Ｗｂを示した模式的な断面図である。
【００３０】
図１と図２に示すＣＳＰ１００，１０１には、図３と図４に示した埋め込み酸化膜２１を有するＳＯＩ（Silicon On Insulator）構造の半導体ウェハＷａ，Ｗｂが用いられており、該半導体ウェハＷａ，Ｗｂから、それぞれ半導体チップ２０ａ，２０ｂが切り出される。半導体ウェハＷａ，Ｗｂは、基板貼り合わせ技術により製造されたもので、埋め込み酸化膜２１上に当接して薄いＳＯＩ層２２が形成され、埋め込み酸化膜２１下に当接して厚い支持基板層２３が形成されている。
【００３１】
図１と図２の半導体チップ２０ａ，２０ｂにおいて、埋め込み酸化膜２１上のＳＯＩ層２２に形成された半導体素子形成領域Ｓは、埋め込み酸化膜２１に達する第１絶縁トレンチＴ１により取り囲まれて、周囲から絶縁分離されている。第１絶縁トレンチＴ１は、例えば、埋め込み酸化膜を有するＳＯＩ構造の半導体ウェハで一般的に用いられる、酸化シリコン（ＳｉＯ２）または側壁酸化膜を介して多結晶シリコンが埋め込まれてなる絶縁トレンチとすることが好ましい。該第１絶縁トレンチＴ１により取り囲まれた半導体素子形成領域Ｓには、図示を省略した各種半導体素子や回路部品が形成され、電気回路が構成されている。
【００３２】
また、半導体チップ２０ａ，２０ｂのＳＯＩ層２２上には、突起電極Ｄが形成され、ＳＯＩ層２２を覆う保護樹脂２４が、突起電極Ｄの先端を露出するようにして形成されている。さらに、図１と図２のＣＳＰ１００，１０１には、それぞれ、埋め込み酸化膜２１に達するトレンチであって、保護樹脂２４が埋め込まれた第２絶縁トレンチＴ２ａ，Ｔ２ｂが、第１絶縁トレンチＴ１を取り囲むようにして形成されている。
【００３３】
図１と図２に示すＣＳＰ１００，１０１は、いずれも、第１絶縁トレンチＴ１の外側で、半導体チップ２０ａ，２０ｂが切り出されて形成されたものである。より詳細には、図３および図４において一点鎖線で示した切り出し線（スクライブライン）に沿って、図１のＣＳＰ１００は第２絶縁トレンチＴ２ａの外側でダイサーＫまたはスクライバーによって切り出されたものであり、図２のＣＳＰ１０１は、第２絶縁トレンチＴ２ｂ内で切り出されたものである。
【００３４】
以上のように、図１と図２に示すＣＳＰ１００，１０１には、埋め込み酸化膜２１を有するＳＯＩ構造の半導体ウェハＷａ，Ｗｂから切り出された半導体チップ２０ａ，２０ｂが用いられている。また、該半導体チップ２０ａ，２０ｂのＳＯＩ層２２に形成された半導体素子形成領域Ｓは、底面が埋め込み酸化膜２１、側面が第１絶縁トレンチＴ１、上面が保護樹脂２４によって、完全に取り囲まれた構造となっている。このため、ＣＳＰ１００，１０１では、半導体ウェハＷａ，Ｗｂから切り出されたままの状態で回路基板等に実装して使用しても、耐湿性や電気的耐圧に関する信頼性を確保することができる。従って、図１と図２に示すＣＳＰ１００，１０１は、バルク単結晶シリコンウェハを用いた図７に示した従来のＣＳＰ１０と較べて、露出面を先に保護樹脂で覆ってから回路基板等へ実装したり、あるいは回路基板等へ実装した後に全体を保護樹脂で覆ったりする必要がない。このように、図１と図２に示すＣＳＰ１００，１０１は、図７のＣＳＰ１０を使用する際の追加の樹脂封止工程を必要としないため、工程を簡略化することができ、全体として安価なものとすることができる。
【００３５】
特に、図１と図２に示すＣＳＰ１００，１０１は、半導体チップ２０ａ，２０ｂのＳＯＩ層２２に形成された半導体素子形成領域Ｓの側面を、第１絶縁トレンチＴ１と第２絶縁トレンチＴ２ａ，Ｔ２ｂで２重に保護している。また、該半導体チップ２０ａ，２０ｂを切り出す前の図３と図４に示す半導体ウェハＷａ，Ｗｂにおける第２絶縁トレンチＴ２ａ，Ｔ２ｂ上では、トレンチへの保護樹脂の埋め込みに伴う凹部Ｏａ，Ｏｂが表面に形成され。このため、該凹部Ｏａ，Ｏｂを、切り出し線（スクライブライン）の目印として利用することができる。従って、切り出し時の位置合わせが容易であり、これによって工程が簡略化され、製造コストを低減することができる。
【００３６】
また、図１と図２のＣＳＰ１００，１０１では、半導体チップ２０ａ，２０ｂにおける第１絶縁トレンチＴ１と第２絶縁トレンチＴ２ａ，Ｔ２ｂの間に、突起電極Ｄが形成されたＳＯＩ層２２ａが配置されている。該ＳＯＩ層２２ａは、電位固定することで、シールド層として用いることが可能である。
【００３７】
以上のようにして、図１と図２に例示したＣＳＰ１００，１０１は、図３と図４の半導体ウェハＷａ，Ｗｂから切り出される半導体チップ２０ａ，２０ｂと略同寸法で形成されてなる小型のＣＳＰであって、製造工程を簡略化することができ、安価に製造することのできるＣＳＰとなっている。
【００３８】
尚、図１と図２に例示したＣＳＰ１００，１０１は、埋め込み酸化膜２１下に当接して厚い支持基板層２３が形成されていが、該支持基板層２３が除去されたＣＳＰを構成することも可能である。該ＣＳＰは、薄型化に対応したＣＳＰとなる。また、埋め込み酸化膜２１下を２重に保護する目的で、埋め込み酸化膜２１下や支持基板層２３下に当接して、追加の保護樹脂を形成するようにしてもよい。
【００３９】
次に、図１に示すＣＳＰ１００を例にして、その製造方法を簡単に説明する。
【００４０】
図５（ａ），（ｂ）と図６（ａ），（ｂ）は、図１のＣＳＰ１００の製造方法を説明する図で、それぞれ、製造途中にある図３の半導体ウェハＷａの各状態を示した模式的な断面図である。尚、図５と図６に示す半導体ウェハＷａにおいて、図１に示したＣＳＰ１００および図３に示した半導体ウェハＷａと同様の部分については、同じ符号を付した。
【００４１】
図１のＣＳＰ１００を製造するにあたっては、最初に、図５（ａ）に示すように、埋め込み酸化膜２１を有するＳＯＩ構造の半導体ウェハを準備する。
【００４２】
次に、図５（ｂ）に示すように、図１に示した半導体チップ２０ａにおいて埋め込み酸化膜２１上のＳＯＩ層２２に形成される半導体素子形成領域Ｓを取り囲み、埋め込み酸化膜２１に達する第１トレンチＨ１を形成する。この第１トレンチＨ１の形成時に、同時に、第１トレンチＨ１を取り囲むようにして、埋め込み酸化膜２１に達する第２トレンチＨ２も形成する。
【００４３】
尚、図５（ｂ）に示す第２トレンチＨ２の幅ｗ２は、第１トレンチＨ１の幅ｗ１より広く設定することが好ましい。これによって、前述した図３に示す半導体ウェハＷａにおける第２絶縁トレンチＴ２ａ上の表面に形成される凹部Ｏａは、第２トレンチＨ２の幅ｗ２と第１トレンチＨ１の幅ｗ１を同じに設定する場合に較べて埋め込み性が低下するため、より明確なものとなる。従って、該凹部を後工程で切り出し線（スクライブライン）の目印として利用するにあたっては、切り出し時の位置合わせがより容易となる。
【００４４】
次に、図６（ａ）に示すように、図５（ｂ）の第１トレンチＨ１にマスクを介して酸化シリコンまたは側壁酸化膜を介して多結晶シリコンを埋め込んで、第２トレンチＨ２を除いて第１トレンチＨ１のみを絶縁体を介して埋め戻す。これによって、半導体素子形成領域Ｓを周囲から絶縁分離する第１絶縁トレンチＴ１が形成される。次に、半導体素子形成領域Ｓに各種半導体素子や回路部品を形成し、半導体素子形成領域Ｓで電気回路を構成する。次に、ＳＯＩ層２２上に、突起電極Ｄを形成する。
【００４５】
次に、図６（ｂ）に示すように、突起電極Ｄの先端を露出するようにして、ＳＯＩ層２２を覆う保護樹脂２４を形成する。この保護樹脂形成工程において、図５（ｂ）の第２トレンチＨ２を保護樹脂２４で同時に埋め戻して、第２絶縁トレンチＴ２ａを形成する。
【００４６】
最後に、図３で説明したように第２絶縁トレンチＴ２ａの外側で切り出すことによって、ＣＳＰ１００が製造される。
【００４７】
以上のようにして、上記したＣＳＰおよびその製造方法は、半導体ウェハから切り出される半導体チップと略同寸法で形成されてなるＣＳＰおよびその製造方法であって、製造工程を簡略化することができ、製造コストの低減が可能なＣＳＰおよびその製造方法となっている。
【図面の簡単な説明】
【００４８】
【図１】本発明の一例であるＣＳＰ１００の模式的な断面図である。
【図２】本発明の一例であるＣＳＰ１０１の模式的な断面図である。
【図３】図１に示すＣＳＰ１００（半導体チップ２０ａ）を切り出す前の半導体ウェハＷａを示した模式的な断面図である。
【図４】図２に示すＣＳＰ１０１（半導体チップ２０ｂ）を切り出す前の半導体ウェハＷｂを示した模式的な断面図である。
【図５】（ａ），（ｂ）は、図１のＣＳＰ１００の製造方法を説明する図で、それぞれ、製造途中にある図３の半導体ウェハＷａの各状態を示した模式的な断面図である。
【図６】（ａ），（ｂ）は、図１のＣＳＰ１００の製造方法を説明する図で、それぞれ、製造途中にある図３の半導体ウェハＷａの各状態を示した模式的な断面図である。
【図７】特許文献１に開示されたチップサイズパッケージの製造方法の各工程図である。
【符号の説明】
【００４９】
１０，１００，１０１  チップサイズパッケージ（ＣＳＰ）
Ｗａ，Ｗｂ  半導体ウェハ
２０ａ，２０ｂ  半導体チップ
２１  埋め込み酸化膜
２２  ＳＯＩ層
２３  支持基板層
２４  保護樹脂
Ｓ  半導体素子形成領域
Ｄ  突起電極
Ｔ１  第１絶縁トレンチ
Ｔ２ａ，Ｔ２ｂ  第２絶縁トレンチ
Ｈ１  第１トレンチ
Ｈ２  第２トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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