(57)【要約】【課題】ピンマルチプレクス機能を用いる場合であっても使用不可となるテスタピンの数を減らすことができ、且つ試験信号の生成に必要なデータ作成の作業工数を低減することができる半導体試験装置を提供する。【解決手段】半導体試験装置に設けられるフォーマッタ１は、試験信号の立ち上がりエッジ及び立ち下がりエッジを規定する信号Ｓ１１，Ｓ２１を出力する波形整形回路１１ａ，１１ｂと、信号Ｓ１１，Ｓ２１を集約することが可能なＯＲ回路１２ａ，１２ｂと、ＯＲ回路１２ａ，１２ｂから出力される信号Ｓ１２，Ｓ２２で規定される立ち上がりエッジ及び立ち下がりエッジを入れ替え可能なエッジ変換回路１４ａ，１４ｂと、エッジ変換回路１４ａ，１４ｂから出力される信号を用いて出力信号Ｓ１，Ｓ２を生成するＲＳフリップフロップ１５ａ，１５ｂとを備える。【選択図】図１
2009236814.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスに印加する試験信号の立ち上がりエッジを規定する第１信号及び立ち下がりエッジを規定する第２信号を出力する複数の波形整形回路と、当該波形整形回路から出力される前記第１，第２信号に基づいて前記試験信号を生成するための信号を出力する複数の生成回路と、前記複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される前記第１，第２信号をそれぞれ集約した集約第１，第２信号を前記複数の生成回路の少なくとも１つに供給することが可能な集約回路とを備える半導体試験装置において、
前記複数の生成回路のうちの少なくとも１つの生成回路に対応して設けられ、当該生成回路に入力される前記集約第１信号と前記集約第２信号との入れ替えが可能な変換回路を備えることを特徴とする半導体試験装置。
【請求項２】
前記生成回路は、前記第１信号、前記集約回路により集約された前記集約第１信号、又は前記変換回路により入れ替えられた前記集約第２信号がセット信号入力端に入力され、前記第２信号、前記集約回路により集約された前記集約第２信号、又は前記変換回路により入れ替えられた前記集約第１信号がリセット信号入力端に入力されるＲＳフリップフロップ回路であることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
半導体デバイスに印加する試験信号の立ち上がりエッジ及び立ち下がりエッジを規定する信号を出力する複数の波形整形回路と、当該波形整形回路から出力される信号に基づいて前記試験信号を生成するための信号を生成する複数の生成回路と、前記複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される信号をそれぞれ集約した集約信号を前記複数の生成回路の少なくとも１つに供給することが可能な集約回路とを備える半導体試験装置において、
前記生成回路は、試験信号を生成するための信号として、論理の反転を伴わない非反転信号と論理の反転を伴った反転信号とを出力し、
前記生成回路で生成される前記非反転信号及び前記反転信号の何れか一方を選択して出力する選択回路を備えることを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記生成回路は、前記波形整形回路から出力される信号に基づいて前記非反転信号を生成する第１生成回路と、前記波形整形回路から出力される信号に基づいて前記反転信号を生成する第２生成回路とを備えており、
前記選択回路は、前記第１生成回路で生成される非反転信号及び前記第２生成回路で生成される反転信号の何れか一方を選択して出力する
ことを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記第１，第２生成回路は、前記第１信号又は前記集約回路により集約された前記集約第１信号がセット信号入力端に入力され、前記第２信号又は前記集約回路により集約された前記集約第２信号がリセット信号入力端に入力されるＲＳフリップフロップ回路であることを特徴とする請求項３又は請求項４記載の半導体試験装置。
【請求項６】
前記選択回路は、前記生成回路に内蔵されていることを特徴とする請求項３記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加して得られる信号を用いてＤＵＴの試験を行う。ＤＵＴに印加する試験信号を生成するために、半導体試験装置は、試験信号の生成に用いられる試験パターンを生成するパターン発生装置や、試験信号のタイミング及びフォーマット（波形フォーマット）を規定するフォーマッタ等を備える。
【０００３】
図６は、従来の半導体試験装置が備えるフォーマッタの要部構成を示すブロック図である。図６に示す通り、フォーマッタ１００には、テスタピン毎に設けられた複数のフォーマット部が設けられている。尚、図６においては、図示の簡略化のために、第１〜第４テスタピンに設けられる４つのフォーマット部１１０ａ〜１１０ｄのみを図示してる。また、図６に示すフォーマッタ１００は、２つのテスタピンに係るフォーマット部（フォーマット部１１０ａ，１１０ｂ又はフォーマット部１１０ｃ，１１０ｄ）を１つのテスタピンに係るフォーマット部として集約する機能であるピンマルチプレクス機能が実現可能である。
【０００４】
フォーマット部１１０ａは、波形整形回路１１１ａ、ＯＲ（論理和）回路１１２ａ、ゲート回路１１３ａ、ＲＳフリップフロップ１１４ａ、及びゲート回路１１５ａを備える。波形整形回路１１１ａは、外部から入力されるパターンデータＰＤ１０１、タイミングデータＴＤ１０１、波形フォーマットデータＷＦ１０１、及びレート信号Ｒ１００に基づいて出力信号Ｓ１０１の立ち上がりエッジを規定するセット信号と立ち下がりエッジを規定するリセット信号とからなる２ビットの信号を出力する。
【０００５】
ＯＲ回路１１２ａは、波形整形回路１１１ａから出力されるセット信号及びリセット信号とフォーマット部１１０ｂのゲート回路１１５ｂを介して入力される波形整形回路１１１ｂのセット信号及びリセット信号との論理和をそれぞれ演算する。ゲート回路１１３ａは、ＯＲ回路１１２ａとＲＳフリップフロップ１１４ａとの間を開状態又は閉状態にする。ＲＳフリップフロップ１１４ａは、ゲート回路１１３ａを介して入力されるセット信号及びリセット信号に基づいて出力信号Ｓ１０１を生成する。ゲート回路１１５ａは、波形整形回路１１１ａとフォーマット部１１０ｂのＯＲ回路１１２ｂとの間を開状態又は閉状態にする。
【０００６】
フォーマット部１１０ｂは、波形整形回路１１１ｂ、ＯＲ回路１１２ｂ、ゲート回路１１３ｂ、ＲＳフリップフロップ１１４ｂ、及びゲート回路１１５ｂを備える。波形整形回路１１１ｂは、外部から入力されるパターンデータＰＤ１０２、タイミングデータＴＤ１０２、波形フォーマットデータＷＦ１０２、及びレート信号Ｒ１００に基づいて出力信号Ｓ１０２の立ち上がりエッジを規定するセット信号と立ち下がりエッジを規定するリセット信号とからなる２ビットの信号を出力する。
【０００７】
ＯＲ回路１１２ｂは、波形整形回路１１１ｂから出力されるセット信号及びリセット信号とフォーマット部１１０ａのゲート回路１１５ａを介して入力される波形整形回路１１１ａのセット信号及びリセット信号との論理和をそれぞれ演算する。ゲート回路１１３ｂは、ＯＲ回路１１２ｂとＲＳフリップフロップ１１４ｂとの間を開状態又は閉状態にする。ＲＳフリップフロップ１１４ｂは、ゲート回路１１３ｂを介して入力されるセット信号及びリセット信号に基づいて出力信号Ｓ１０２を生成する。ゲート回路１１５ｂは、波形整形回路１１１ｂとフォーマット部１１０ａのＯＲ回路１１２ａとの間を開状態又は閉状態にする。
【０００８】
フォーマット部１１０ｃはフォーマット部１１０ａと同様の構成であり、外部から入力されるパターンデータＰＤ１０３、タイミングデータＴＤ１０３、波形フォーマットデータＷＦ１０３、及びレート信号Ｒ１００に基づいて出力信号Ｓ１０３を生成する。また、フォーマット部１１０ｄはフォーマット部１１０ｂと同様の構成であり、外部から入力されるパターンデータＰＤ１０４、タイミングデータＴＤ１０４、波形フォーマットデータＷＦ１０４、及びレート信号Ｒ１００に基づいて出力信号Ｓ１０４を生成する。
【０００９】
上記構成において、ピンマルチプレクス機能が用いられない場合には、フォーマット部１１０ａ〜１１０ｄに設けられたゲート回路１１５ａ〜１１５ｄが閉状態になってフォーマット部１１０ａ，１１０ｂ間、及びフォーマット部１１０ｃ，１１０ｄ間におけるセット信号及びリセット信号の入出力は行われない。このため、各フォーマット部１１０ａ〜１１０ｄの出力信号Ｓ１０１〜Ｓ１０４は、波形整形回路１１０ａ〜１１０ｄから出力されるセット信号及びリセット信号に従って生成される。
【００１０】
これに対し、ピンマルチプレクス機能が用いられる場合には、例えばゲート回路１１５ａ，１１５ｃが閉状態にされる一方でゲート回路１１５ｂ，１１５ｄが開状態にされ、また、ゲート回路１１３ａ，１１３ｃが開状態にされる一方でゲート回路１１３ｂ，１１３ｄが閉状態にされる。これにより、波形整形回路１１１ａ，１１１ｂから出力されるセット信号及びリセット信号がフォーマット部１１０ａのＯＲ回路１１２ａでそれぞれ集約され、フォーマット部１１０ａの出力信号Ｓ１０１は集約されたセット信号及びリセット信号に従った信号になる。同様に、波形整形回路１１１ｃ，１１１ｄから出力されるセット信号及びリセット信号がフォーマット部１１０ｃのＯＲ回路１１２ｃでそれぞれ集約され、フォーマット部１１０ｃの出力信号Ｓ１０３は集約されたセット信号及びリセット信号に従った信号になる。
【００１１】
尚、ピンマルチプレクス機能が実現可能な従来の半導体試験装置の詳細については、例えば以下の特許文献１〜５を参照されたい。
【特許文献１】特開２００３−２１５２１８号公報
【特許文献２】特開平８−２６２１１８号公報
【特許文献３】特開２００２−１６８９２０号公報
【特許文献４】特開平１０−３３２７９５号公報
【特許文献５】特開平８−８６８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、上述したピンマルチプレクス機能は、主として各テスタピンを個別に使用する場合よりも高速な出力信号を得る場合に用いられる。信号が高速になるとシングルエンド信号よりもノイズの影響を受けにくい差動信号が用いられることが殆どであり、図６に示すフォーマット部１１０ａ，１１０ｂを集約して差動信号の正論理信号を生成し、フォーマット部１１０ｃ，１１０ｄを集約して差動信号の負論理信号を生成すれば差動信号を生成することができる。
【００１３】
しかしながら、従来の半導体試験装置では、ピンマルチプレクス機能を用いて差動信号等を生成する場合には、４つのテスタピンに係る４つのフォーマット部を用いて２ピン分の信号（差動信号をなす正論理信号及び負論理信号）を生成している。このため、ピンマルチプレクス機能を用いる場合には、集約されるフォーマット部の半数のテスタピンが使用不可になり、ＤＵＴの試験に使用可能なテスタピンが少なくなるという問題がある。また、ピンマルチプレクス機能を用いて１つの差動信号等を生成する場合には、４つのフォーマット部（図６に示す例では、フォーマット部１１０ａ〜１１０ｄ）に与えるパターンデータ及びタイミングデータ等が必要になるため、これらのデータを作成する多くの作業工数が必要になるという問題もある。
【００１４】
本発明は上記事情に鑑みてなされたものであり、ピンマルチプレクス機能を用いる場合であっても使用不可となるテスタピンの数を減らすことができ、且つ試験信号の生成に必要なデータ作成の作業工数を低減することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の態様による半導体試験装置は、半導体デバイスに印加する試験信号の立ち上がりエッジを規定する第１信号及び立ち下がりエッジを規定する第２信号を出力する複数の波形整形回路（１１ａ〜１１ｃ）と、当該波形整形回路から出力される前記第１，第２信号に基づいて前記試験信号を生成するための信号を出力する複数の生成回路（１５ａ〜１５ｃ）と、前記複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される前記第１，第２信号をそれぞれ集約した集約第１，第２信号を前記複数の生成回路の少なくとも１つに供給することが可能な集約回路（１２ａ、１２ｂ、２１ａ〜２１ｃ）とを備える半導体試験装置において、前記複数の生成回路のうちの少なくとも１つの生成回路に対応して設けられ、当該生成回路に入力される前記集約第１信号と前記集約第２信号との入れ替えが可能な変換回路（１４ａ〜１４ｃ）を備えることを特徴としている。
この発明によると、複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される第１，第２信号が集約回路においてそれぞれ集約第１，第２信号に集約され、この集約された集約第１，第２信号が変換回路で入れ替えられて生成回路の少なくとも１つに供給される。
また、本発明の第１の態様による半導体試験装置は、前記生成回路が、前記第１信号、前記集約回路により集約された前記集約第１信号、又は前記変換回路により入れ替えられた前記集約第２信号がセット信号入力端に入力され、前記第２信号、前記集約回路により集約された前記集約第２信号、又は前記変換回路により入れ替えられた前記集約第１信号がリセット信号入力端に入力されるＲＳフリップフロップ回路であることを特徴としている。
上記課題を解決するために、本発明の第２の態様による半導体試験装置は、半導体デバイスに印加する試験信号の立ち上がりエッジ及び立ち下がりエッジを規定する信号を出力する複数の波形整形回路（１１ａ〜１１ｃ）と、当該波形整形回路から出力される信号に基づいて前記試験信号を生成するための信号を生成する複数の生成回路（３１ａ、３１ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ）と、前記複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される信号をそれぞれ集約した集約信号を前記複数の生成回路の少なくとも１つに供給することが可能な集約回路（１２ａ、１２ｂ）とを備える半導体試験装置において、前記生成回路は、試験信号を生成するための信号として、論理の反転を伴わない非反転信号（Ｓ１６、Ｓ２６）と論理の反転を伴った反転信号（Ｓ１７、Ｓ２７）とを出力し、前記生成回路で生成される前記非反転信号及び前記反転信号の何れか一方を選択して出力する選択回路（３３ａ、３３ｂ、４３ａ、４３ｂ）を備えることを特徴としている。
この発明によると、複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される信号が集約回路においてそれぞれ集約され、この集約された信号が生成回路の少なくとも１つに供給され非反転信号及び反転信号が生成され、これら非反転信号及び反転信号の何れか一方が選択されて出力される。
また、本発明の第２の態様による半導体試験装置は、前記生成回路が、前記波形整形回路から出力される信号に基づいて前記非反転信号を生成する第１生成回路（４１ａ）と、前記波形整形回路から出力される信号に基づいて前記反転信号を生成する第２生成回路（４１ｂ）とを備えており、前記選択回路は、前記第１生成回路で生成される非反転信号及び前記第２生成回路で生成される反転信号の何れか一方を選択して出力することを特徴としている。
また、本発明の第２の態様による半導体試験装置は、前記第１，第２生成回路が、前記第１信号又は前記集約回路により集約された前記集約第１信号がセット信号入力端に入力され、前記第２信号又は前記集約回路により集約された前記集約第２信号がリセット信号入力端に入力されるＲＳフリップフロップ回路であることを特徴としている。
また、本発明の第２の態様による半導体試験装置は、前記選択回路が、前記生成回路に内蔵されていることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される第１，第２信号を集約回路においてそれぞれ集約第１，第２信号に集約し、この集約した集約第１，第２信号を変換回路で入れ替えて生成回路の少なくとも１つに供給している。或いは、複数の波形整形回路のうちの少なくとも２つの波形整形回路から出力される信号を集約回路においてそれぞれ集約し、この集約した信号を生成回路の少なくとも１つに供給して非反転信号及び反転信号を生成し、これら非反転信号及び反転信号の何れか一方を選択している。このため、ピンマルチプレクス機能を用いる場合であっても使用不可となるテスタピンの数を減らすことができ、且つ試験信号の生成に必要なデータ作成の作業工数を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１８】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成の一部を示すブロック図である。尚、図１に示す構成は、半導体試験装置に設けられるフォーマッタ（ＤＵＴに印加すべき試験信号のタイミング及びフォーマット（波形フォーマット）を規定する部位）の一部の構成である。図１に示す通り、半導体試験装置に設けられるフォーマッタ１には、テスタピン毎に設けられた複数のフォーマット部が設けられている。尚、図１においては、図示の簡略化のために、第１，第２テスタピンに設けられる２つのフォーマット部１０ａ，１０ｂのみを図示してる。
【００１９】
フォーマット部１０ａは、波形整形回路１１ａ、ＯＲ回路１２ａ（集約回路）、ゲート回路１３ａ、エッジ変換回路１４ａ（変換回路）、ＲＳフリップフロップ１５ａ（生成回路）、及びゲート回路１６ａを備えており、第１テスタピンから出力される試験信号を生成するための出力信号Ｓ１を生成する。波形整形回路１１ａは、外部から入力されるパターンデータＰＤ１、タイミングデータＴＤ１、波形フォーマットデータＷＦ１、及びレート信号Ｒ１に基づいて出力信号Ｓ１の立ち上がりエッジを規定するセット信号（第１信号）と立ち下がりエッジを規定するリセット信号（第２信号）とからなる２ビットの信号Ｓ１１を出力する。
【００２０】
ここで、レート信号Ｒ１は、ＤＵＴの試験に関する試験周期を示す信号であって、試験周期の先頭で論理がパルス状に「Ｈ（ハイ）」レベルに変化する信号である。尚、試験周期の先頭以外におけるレート信号Ｒ１の論理は「Ｌ（ロー）」レベルである。また、パターンデータＰＤ１は、第１テスタピンに関する試験信号を生成するために用いられるデータであって、試験周期毎に値が変化する複数ビット（例えば、８ビット）からなるデータである。
【００２１】
タイミングデータＴＤ１は、第１テスタピンで生成されるべき試験信号のタイミング（立ち上がり及び立ち下がりのタイミング）を示すデータである。このタイミングデータＴＤ１は、試験周期の先頭を基準として規定され、試験周期毎に値が変化する信号である。更に、波形フォーマットデータＷＦ１は、ＲＺ（Return to Zero）、ＮＲＺ（Non Return to Zero）等の別を示すデータである。この波形フォーマットデータＷＦ１は、試験周期毎に値を変えることができ、また、試験周期に拘わらず値を固定することもできる。
【００２２】
ＯＲ回路１２ａは、波形整形回路１１ａから出力される信号Ｓ１１とフォーマット部１０ｂのゲート回路１６ｂを介して入力される波形整形回路１１ｂの信号Ｓ２１との論理和を演算して信号Ｓ１２を出力する。ここで、フォーマット部１０ｂのゲート回路１６ｂが開状態である場合にはＯＲ回路１２ａからは信号Ｓ１１と信号Ｓ２１とが集約された信号が信号Ｓ１２として出力され、閉状態である場合にはＯＲ回路１２ａからは信号Ｓ１１が信号Ｓ１２として出力される。尚、上記の信号Ｓ１１と信号Ｓ２１とが集約された信号とは、信号Ｓ１１，Ｓ２１に含まれるセット信号の論理和演算により得られる集約セット信号（集約第１信号）と、信号Ｓ１１，Ｓ２１に含まれるリセット信号の論理和演算により得られる集約リセット信号（集約第２信号）とからなる２ビットの信号である。
【００２３】
ゲート回路１３ａは、ＯＲ回路１２ａとエッジ変換回路１４ａとの間を開状態又は閉状態にする。エッジ変換回路１４ａは、外部から入力される制御信号（図示省略）に応じて、ゲート回路１３ａを介して入力される信号をそのまま出力し、又は入力される信号の入れ替えを行って出力する。具体的には、入力される信号に集約セット信号と集約リセット信号が含まれており、入力される不図示の制御信号により入れ替え指示がなされているときには、これら集約セット信号と集約リセット信号との入れ替えを行う。
【００２４】
ＲＳフリップフロップ１５ａは、エッジ変換回路１４ａから出力される信号に基づいて出力信号Ｓ１を生成する。ここで、ＲＳフリップフロップ１５ａは、セット信号入力端とリセット信号入力端とを備えており、セット信号入力端にはセット信号、集約セット信号、又はエッジ変換回路１４ａにより入れ替えられた集約リセット信号が入力され、リセット信号入力端にはリセット信号、集約リセット信号、又はエッジ変換回路１４ａにより入れ替えられた集約セット信号が入力される。ゲート回路１６ａは、波形整形回路１１ａとフォーマット部１０ｂのＯＲ回路１２ｂとの間を開状態又は閉状態にする。
【００２５】
フォーマット部１０ｂは、波形整形回路１１ｂ、ＯＲ回路１２ｂ（集約回路）、ゲート回路１３ｂ、エッジ変換回路１４ｂ（変換回路）、ＲＳフリップフロップ１５ｂ（生成回路）、及びゲート回路１６ｂを備えており、第２テスタピンから出力される試験信号を生成するための出力信号Ｓ２を生成する。波形整形回路１１ｂは、外部から入力されるパターンデータＰＤ２、タイミングデータＴＤ２、波形フォーマットデータＷＦ２、及びレート信号Ｒ１に基づいて出力信号Ｓ２の立ち上がりエッジを規定するセット信号（第１信号）と立ち下がりエッジを規定するリセット信号（第２信号）とからなる２ビットの信号Ｓ２１を出力する。
【００２６】
ここで、パターンデータＰＤ２は第２テスタピンに関する試験信号を生成するために用いられる複数ビット（例えば、８ビット）からなるデータであり、タイミングデータＴＤ２は第２テスタピンで生成されるべき試験信号のタイミングを示すデータであり、波形フォーマットデータＷＦ２は、ＲＺ、ＮＲＺ等の別を示すデータである。尚、パターンデータＰＤ２及びタイミングデータＴＤ２は試験周期毎に値が変化するデータであり、波形フォーマットデータＷＦ２は試験周期毎に値を変えることができ、また、試験周期に拘わらず値を固定することができるデータである
【００２７】
ＯＲ回路１２ｂは、波形整形回路１１ｂから出力される信号Ｓ２１とフォーマット部１０ａのゲート回路１６ａを介して入力される波形整形回路１１ａの信号Ｓ１１との論理和を演算して信号Ｓ２２を出力する。ここで、フォーマット部１０ａのゲート回路１６ａが開状態である場合にはＯＲ回路１２ｂからは信号Ｓ１１と信号Ｓ２１とが集約された信号が信号Ｓ２２として出力され、閉状態である場合にはＯＲ回路１２ｂからは信号Ｓ２１が信号Ｓ２２として出力される。
【００２８】
ゲート回路１３ｂは、ＯＲ回路１２ｂとエッジ変換回路１４ｂとの間を開状態又は閉状態にする。エッジ変換回路１４ｂは、外部から入力される制御信号（図示省略）に応じて、ゲート回路１３ｂを介して入力される信号をそのまま出力し、又は入力される信号の入れ替えを行って出力する。具体的には、入力される信号に集約セット信号と集約リセット信号が含まれており、入力される不図示の制御信号により入れ替え指示がなされているときには、これら集約セット信号と集約リセット信号との入れ替えを行う。
【００２９】
ＲＳフリップフロップ１５ｂは、エッジ変換回路１４ｂから出力される信号に基づいて出力信号Ｓ２を生成する。ここで、ＲＳフリップフロップ１５ｂは、ＲＳフリップフロップ１５ａと同様にセット信号入力端とリセット信号入力端とを備えており、セット信号入力端にはセット信号、集約セット信号、又はエッジ変換回路１４ｂにより入れ替えられた集約リセット信号が入力され、リセット信号入力端にはリセット信号、集約リセット信号、又はエッジ変換回路１４ｂにより入れ替えられた集約セット信号が入力される。ゲート回路１６ｂは、波形整形回路１１ｂとフォーマット部１０ａのＯＲ回路１２ａとの間を開状態又は閉状態にする。
【００３０】
ここで、従来の半導体試験装置にいうピンマルチプレクス機能とは、２つのテスタピンに係るフォーマット部を１つのテスタピンに係るフォーマット部として集約する機能であった。これに対し、本実施形態による半導体試験装置のピンマルチプレクス機能とは、２つのテスタピンに係るフォーマット部１０ａ，１０ｂに設けられる波形整形回路１１ａ，１１ｂから出力される信号Ｓ１１，Ｓ２１をフォーマット部１０ａ，１０ｂの各々で相互に用いることにより、フォーマット部１０ａ，１０ｂの双方を少なくとも一方のテスタピンに係るフォーマット部として集約する機能である。
【００３１】
次に、本発明の一実施形態による半導体試験装置の動作について説明する。まず、ピンマルチプレクス機能が用いられない場合の動作について簡単に説明する。かかる場合には、フォーマット部１０ａ，１０ｂに設けられたゲート回路１６ａ，１６ｂが共に閉状態に設定され、ゲート回路１３ａ，１３ｂが共に開状態に設定される。これにより、フォーマット部１０ａ，１０ｂ間における信号Ｓ１１，Ｓ２１の出力は行われない。また、エッジ変換回路１４ａ，１４ｂには、入れ替えを行わない旨を示す制御信号が入力される。
【００３２】
このため、フォーマット部１０ａにおいては、波形整形回路１１ａから出力された信号Ｓ１１がＯＲ回路１２ａから信号Ｓ１２として出力され、この信号Ｓ１２がゲート回路１３ａ及びエッジ変換回路１４ａを順に介してＲＳフリップフリップ１５ａに入力される。同様に、フォーマット部１０ｂにおいては、波形整形回路１１ｂから出力された信号Ｓ２１がＯＲ回路１２ｂから信号Ｓ２２として出力され、この信号Ｓ２２がゲート回路１３ｂ及びエッジ変換回路１４ｂを順に介してＲＳフリップフリップ１５ａに入力される。
【００３３】
ここで、信号Ｓ１１に含まれるセット信号がＲＳフリップフロップ１５ａのセット信号入力端に入力され、信号Ｓ１１に含まれるリセット信号がＲＳフリップフロップ１５ａのリセット信号入力端に入力される。同様に、信号Ｓ２１に含まれるセット信号がＲＳフリップフロップ１５ｂのセット信号入力端に入力され、信号Ｓ２１に含まれるリセット信号がＲＳフリップフロップ１５ｂのリセット信号入力端に入力される。そして、信号Ｓ１１に，Ｓ２１に含まれるセット信号及びリセット信号に従った出力信号Ｓ１，Ｓ２がＲＳフリップフロップ１５ａ，１５ｂの各々で生成されてフォーマット部１０ａ，１０ｂからそれぞれ出力される。
【００３４】
次に、ピンマルチプレクス機能が用いられる場合の動作について説明する。図２は、本発明の第１実施形態による半導体試験装置の動作を説明するタイミングチャートである。ピンマルチプレクス機能が用いられる場合には、まずフォーマット部１０ａ，１０ｂに設けられたゲート回路１３ａ，１３ｂ及びゲート回路１６ａ，１６ｂが全て開状態に設定される。また、エッジ変換回路１４ａには入れ替えを行わない旨を示す制御信号が入力され、エッジ変換回路１４ｂには入れ替えを行う旨を示す制御信号が入力される。
【００３５】
次いで、パターンデータＰＤ１，ＰＤ２、タイミングデータＴＤ１，ＴＤ２、波形フォーマットデータＷＦ１，ＷＦ２、及びレート信号Ｒ１がフォーマッタ１に入力されると出力信号Ｓ１，Ｓ２の生成が開始される。図２に示す例では、試験周期Ｔ１〜Ｔ４の順で値が「１」，「１」，「０」，「１」と変化するパターンデータＰＤ１，ＰＤ２が入力される。
【００３６】
また、試験周期Ｔ１〜Ｔ４において、立ち上がりエッジ（rise）が「０ｎｓ（ナノ秒）」に設定されて立ち下がりエッジが「Ｘｎｓ」に設定されたタイミングデータＴＤ１が入力されるとともに、立ち上がりエッジ（fall）が「Ｙｎｓ」に設定されて立ち下がりエッジが「Ｚｎｓ」に設定されたタイミングデータＴＤ２が入力される。尚、Ｘ＜Ｙ＜Ｚなる関係がある。更に、試験周期Ｔ１〜Ｔ４において、「ＲＺ（Return to Zero）」を示す波形フォーマットデータＷＦ１，ＷＦ２が入力される。
【００３７】
以上のパターンデータＰＤ１、タイミングデータＴＤ１、及び波形フォーマットデータＷＦ１に加えてレート信号Ｒ１がフォーマット部１０ａに入力されると、試験周期Ｔ１の先頭で「Ｈ」レベルになるセット信号と、試験周期Ｔ１の先頭からＸｎｓ後に「Ｈ」レベルになるリセット信号とを含む信号Ｓ１１が波形整形回路１１ａから出力される。また、以上のパターンデータＰＤ２、タイミングデータＴＤ２、及び波形フォーマットデータＷＦ２に加えてレート信号Ｒ１がフォーマット部１０ｂに入力されると、試験周期Ｔ１の先頭からＹｎｓ後に「Ｈ」レベルになるセット信号と、試験周期Ｔ１の先頭からＺｎｓ後に「Ｈ」レベルになるリセット信号とを含む信号Ｓ２１が波形整形回路１１ｂから出力される。
【００３８】
波形整形回路１１ａから出力された信号Ｓ１１は、ＯＲ回路１２ａに入力されるとともに、ゲート回路１６ａを介してフォーマット部１０ｂのＯＲ回路１２ｂに入力される。他方、波形整形回路１１ｂから出力された信号Ｓ２１は、ＯＲ回路１２ｂに入力されるとともに、ゲート回路１６ｂを介してフォーマット部１０ａのＯＲ回路１２ａに入力される。そして、ＯＲ回路１２ａ，１２ｂの各々において信号Ｓ１１と信号Ｓ１２との論理和が演算され、これら信号Ｓ１１と信号Ｓ１２とが集約された信号が信号Ｓ１２，Ｓ２２としてＯＲ回路１２ａ，１２ｂからそれぞれ出力される。
【００３９】
ＯＲ回路１２ａから出力された信号Ｓ１２は、ゲート回路１３ａ及びエッジ変換回路１４ａを順に介してＲＳフリップフリップ１５ａに入力される。尚、信号Ｓ１２に含まれる集約セット信号はＲＳフリップフリップ１５ａのセット信号入力端に入力され、集約リセット信号はＲＳフリップフリップ１５ａのリセット信号入力端に入力される。そして、図２に示す通り、これら集約セット信号及び集約リセット信号に従った出力信号Ｓ１がＲＳフリップフロップ１５ａで生成されてフォーマット部１０ａから出力される。
【００４０】
これに対し、ＯＲ回路１２ｂから出力された信号Ｓ２２はゲート回路１３ｂを介してエッジ変換回路１４ｂに入力され、信号Ｓ２２に含まれる集約セット信号及び集約リセット信号の入れ替えが行われた後にＲＳフリップフリップ１５ｂに入力される。尚、エッジ変換回路１４ｂで入れ替えが行われた集約リセット信号がＲＳフリップフリップ１５ｂのセット信号入力端に入力され、入れ替えが行われた集約セット信号がＲＳフリップフリップ１５ｂのリセット信号入力端に入力される。そして、図２に示す通り、入れ替えが行われた集約セット信号及び集約リセット信号に従った出力信号Ｓ２がＲＳフリップフロップ１５ｂで生成されてフォーマット部１０ｂから出力される。
【００４１】
図２を参照すると、生成された信号Ｓ１と信号Ｓ２とは論理が反転しており、差動信号の正論理信号と負論理信号の関係にあることが分かる。このことから、本実施形態では、２つのフォーマット部１０ａ，１０ｂを用いて差動信号が生成されており、しかも使用不可となるテスタピンが生じてないことが分かる。以上説明した動作と同様の動作が試験周期Ｔ２以降も行われ、互いに論理が反転した関係にある信号Ｓ１とＳ２とが生成される。
【００４２】
以上の通り、本実施形態では、ＯＲ回路１２ｂで集約された信号Ｓ２２に含まれる集約セット信号と集約リセット信号とを入れ替えるエッジ変換回路１４ｂを備えているため、ピンマルチプレクス機能を用いる場合であっても使用不可となるテスタピンの数を減らすことができる。また、差動信号を生成するためには、２つのテスタピンについて同一のデータ（波形整形回路１１ａ，１１ｂに対するパターンデータＰＤ１，ＰＤ２、タイミングデータＴＤ１，ＴＤ２、及び波形フォーマットデータＷＦ１，ＷＦ２）を生成すれば良いため、試験信号の生成に必要なデータ作成の作業工数を低減することができる。
【００４３】
尚、上記実施形態では、信号Ｓ１２に含まれる集約セット信号と集約リセット信号との入れ替えは行わず、信号Ｓ２２に含まれる集約セット信号と集約リセット信号との入れ替えを行う場合について説明したが、信号Ｓ１２については入れ替えを行って信号Ｓ２２については入れ替えを行わない逆の場合にも差動信号を生成することができる。また、図１に示す例では、フォーマット部１０ａ，１０ｂの双方にエッジ変換回路１４ａ，１４ｂが設けられている構成について説明したが、何れか一方のエッジ変換回路を省略することもできる。
【００４４】
〔第２実施形態〕
図３は、本発明の第２実施形態による半導体試験装置の要部構成の一部を示すブロック図である。尚、図３においては、図示の簡略化のために、第１〜第３テスタピンに設けられる３つのフォーマット部２０ａ〜２０ｃのみを図示しており、図１に示すブロックと同一のブロックについては同一の符号を付してある。前述した第１実施形態による半導体試験装置は、２つのフォーマット部１０ａ，１０ｂの双方を少なくとも一方のテスタピンに係るフォーマット部として集約するピンマルチプレクス機能を実現するものであった。これに対し、本実施形態による半導体試験装置は、３つのフォーマット部３０ａ〜３０ｃを少なくとも１つのテスタピンに係るフォーマット部として集約するピンマルチプレクス機能を実現するものである。
【００４５】
フォーマッタ２が備えるフォーマット部２０ａは、図１に示すフォーマット部１０ａが備えるＯＲ回路１２ａ及びゲート回路１６ａに代えてＯＲ回路２１ａ（集約回路）及びゲート回路２２ａ，２３ａを備える構成である。ＯＲ回路２１ａは、波形整形回路１１ａから出力される信号Ｓ１１、フォーマット部２０ｂからゲート回路２２ａを介して入力される波形整形回路１１ｂの信号Ｓ２１、及びフォーマット部２０ｃからゲート回路２３ａを介して入力される波形整形回路１１ｃの信号Ｓ３１の論理和を演算して信号Ｓ１３を出力する。
【００４６】
ここで、ゲート回路２２ａ，２３ａの少なくとも一方が開状態である場合にはＯＲ回路２１ａからは信号Ｓ１１と信号Ｓ２１，Ｓ３１の少なくとも一方とが集約された信号が信号Ｓ１３として出力される。また、ゲート回路２２ａ，２３ａが共に閉状態である場合には、ＯＲ回路２１ａからは信号Ｓ１１が信号Ｓ１３として出力される。尚、上記の信号Ｓ１１と信号Ｓ２１，Ｓ３１の少なくとも一方とが集約された信号とは、集約セット信号（集約第１信号）集約リセット信号（集約第２信号）とからなる２ビットの信号である。
【００４７】
上記の集約セット信号は、信号Ｓ１１に含まれるセット信号と信号Ｓ２１，Ｓ３１の少なくとも一方に含まれるセット信号との論理和演算により得られる信号である。また、上記の集約リセット信号は、信号Ｓ１１に含まれるリセット信号と信号Ｓ２１，Ｓ３１の少なくとも一方に含まれるリセット信号との論理和演算により得られる信号である。ゲート回路２２ａは、フォーマット部２０ｂの波形整形回路１１ｂとＯＲ回路２１ａとの間を開状態又は閉状態にする。また、ゲート回路２３ａは、フォーマット部２０ｃの波形整形回路１１ｃとＯＲ回路２１ａとの間を開状態又は閉状態にする。
【００４８】
フォーマット部２０ｂは、図１に示すフォーマット部１０ｂが備えるＯＲ回路１２ｂ及びゲート回路１６ｂに代えてＯＲ回路２１ｂ（集約回路）及びゲート回路２２ｂ，２３ｂを備える構成である。ＯＲ回路２１ｂは、波形整形回路１１ｂから出力される信号Ｓ２１、フォーマット部２０ａからゲート回路２２ｂを介して入力される波形整形回路１１ａの信号Ｓ１１、及びフォーマット部２０ｃからゲート回路２３ｂを介して入力される波形整形回路１１ｃの信号Ｓ３１の論理和を演算して信号Ｓ２３を出力する。
【００４９】
ここで、ゲート回路２２ｂ，２３ｂの少なくとも一方が開状態である場合にはＯＲ回路２１ｂからは信号Ｓ２１と信号Ｓ１１，Ｓ３１の少なくとも一方とが集約された信号が信号Ｓ２３として出力される。また、ゲート回路２２ｂ，２３ｂが共に閉状態である場合には、ＯＲ回路２１ｂからは信号Ｓ２１が信号Ｓ２３として出力される。尚、上記の信号Ｓ２１と信号Ｓ１１，Ｓ３１の少なくとも一方とが集約された信号とは、集約セット信号（集約第１信号）集約リセット信号（集約第２信号）とからなる２ビットの信号である。
【００５０】
上記の集約セット信号は、信号Ｓ２１に含まれるセット信号と信号Ｓ１１，Ｓ３１の少なくとも一方に含まれるセット信号との論理和演算により得られる信号である。また、上記の集約リセット信号は、信号Ｓ２１に含まれるリセット信号と信号Ｓ１１，Ｓ３１の少なくとも一方に含まれるリセット信号との論理和演算により得られる信号である。ゲート回路２２ｂは、フォーマット部２０ａの波形整形回路１１ａとＯＲ回路２１ｂとの間を開状態又は閉状態にする。また、ゲート回路２３ｂは、フォーマット部２０ｃの波形整形回路１１ｃとＯＲ回路２１ｂとの間を開状態又は閉状態にする。
【００５１】
フォーマット部２０ｃは、波形整形回路１１ｃ、ＯＲ回路２１ｃ（集約回路）、ゲート回路１３ｃ、エッジ変換回路１４ｃ（変換回路）、ＲＳフリップフロップ１５ｃ（生成回路）、及びゲート回路２２ｃ，２３ｃを備えており、第２テスタピンから出力される試験信号を生成するための出力信号Ｓ３を生成する。波形整形回路１１ｃは、外部から入力されるパターンデータＰＤ３、タイミングデータＴＤ３、波形フォーマットデータＷＦ３、及びレート信号Ｒ１に基づいて出力信号Ｓ３の立ち上がりエッジを規定するセット信号（第１信号）と立ち下がりエッジを規定するリセット信号（第２信号）とからなる２ビットの信号Ｓ３１を出力する。
【００５２】
ＯＲ回路２１ｃは、波形整形回路１１ｃから出力される信号Ｓ３１、フォーマット部２０ａからゲート回路２２ｃを介して入力される波形整形回路１１ａの信号Ｓ１１、及びフォーマット部２０ｂからゲート回路２３ｃを介して入力される波形整形回路１１ｂの信号Ｓ２１の論理和を演算して信号Ｓ３３を出力する。ここで、ゲート回路２２ｃ，２３ｃの少なくとも一方が開状態である場合にはＯＲ回路２１ｃからは信号Ｓ３１と信号Ｓ１１，Ｓ２１の少なくとも一方とが集約された信号が信号Ｓ３３として出力される。また、ゲート回路２２ｂ，２３ｂが共に閉状態である場合には、ＯＲ回路２１ｃからは信号Ｓ３１が信号Ｓ３３として出力される。
【００５３】
尚、上記の信号Ｓ３１と信号Ｓ２１，Ｓ３１の少なくとも一方とが集約された信号とは、集約セット信号（集約第１信号）集約リセット信号（集約第２信号）とからなる２ビットの信号である。上記の集約セット信号は、信号Ｓ３１に含まれるセット信号と信号Ｓ１１，Ｓ２１の少なくとも一方に含まれるセット信号との論理和演算により得られる信号である。また、上記の集約リセット信号は、信号Ｓ３１に含まれるリセット信号と信号Ｓ１１，Ｓ２１の少なくとも一方に含まれるリセット信号との論理和演算により得られる信号である。ゲート回路２２ｃは、フォーマット部２０ａの波形整形回路１１ａとＯＲ回路２１ｃとの間を開状態又は閉状態にする。また、ゲート回路２３ｃは、フォーマット部２０ｂの波形整形回路１１ｂとＯＲ回路２１ｃとの間を開状態又は閉状態にする。
【００５４】
上記構成において、ピンマルチプレクス機能を用いて差動信号を生成する場合には、例えばフォーマット部２０ａに設けられるゲート回路１３ａ及びゲート回路２２ａ，２３ａ、並びにフォーマット部２０ｂに設けられるゲート回路１３ｂ及びゲート回路２２ｂ，２３ｂは開状態に設定し、フォーマット部２０ｃに設けられるゲート回路１３ｃ及びゲート回路２２ｃ，２３ｃは閉状態に設定する。また、エッジ変換回路１４ａには入れ替えを行わない旨を示す制御信号を入力し、エッジ変換回路１４ｂには入れ替えを行う旨を示す制御信号を入力する。
【００５５】
すると、フォーマット部２０ａのＯＲ回路２１ａ及びフォーマット部２０ｂのＯＲ回路２１ｂからは、波形整形回路１１ａから出力された信号Ｓ１１、波形整形回路１１ｂから出力された信号Ｓ２１、及び波形整形回路１１ｃから出力された信号Ｓ３１が集約された信号が信号Ｓ１３，Ｓ２３としてそれぞれ出力される。尚、ゲート回路２２ｃ，２３ｃが共に閉状態であるため、フォーマット部２０ｃのＯＲ回路２１ｃからは、及び波形整形回路１１ｃから出力された信号Ｓ３１が信号Ｓ３３として出力される。
【００５６】
ＯＲ回路２１ａから出力された信号Ｓ１３は、ゲート回路１３ａ及びエッジ変換回路１４ａを順に介してＲＳフリップフリップ１５ａに入力される。尚、信号Ｓ１３に含まれる集約セット信号はＲＳフリップフリップ１５ａのセット信号入力端に入力され、集約リセット信号はＲＳフリップフリップ１５ａのリセット信号入力端に入力される。そして、これら集約セット信号及び集約リセット信号に従った出力信号Ｓ１がＲＳフリップフロップ１５ａで生成されてフォーマット部１０ａから出力される。
【００５７】
これに対し、ＯＲ回路２１ｂから出力された信号Ｓ２３はゲート回路１３ｂを介してエッジ変換回路１４ｂに入力され、信号Ｓ２２に含まれる集約セット信号及び集約リセット信号の入れ替えが行われた後にＲＳフリップフリップ１５ｂに入力される。尚、エッジ変換回路１４ｂで入れ替えが行われた集約リセット信号がＲＳフリップフリップ１５ｂのセット信号入力端に入力され、入れ替えが行われた集約セット信号がＲＳフリップフリップ１５ｂのリセット信号入力端に入力される。そして、入れ替えが行われた集約セット信号及び集約リセット信号に従った出力信号Ｓ２がＲＳフリップフロップ１５ｂで生成されてフォーマット部１０ｂから出力される。尚、ＯＲ回路２１ｃから出力された信号Ｓ３３は、ゲート回路１３ｃが閉状態であるためエッジ変換回路１４ｃには入力されず、従って信号Ｓ３は生成されない。
【００５８】
以上の通り、本実施形態においては、波形整形回路１１ａ〜１１ｃから出力される３つの信号Ｓ１１，Ｓ２１，Ｓ３１をＯＲ回路２１ａ，２１ｂでそれぞれ集約し、ＯＲ回路２１ｂで集約された信号Ｓ２３に含まれる集約セット信号と集約リセット信号とをエッジ変換回路１４ｂで入れ替えている。このため、３つのフォーマット部３０ａ〜３０ｃを第１テスタピン及び第２テスタピンに係るフォーマット部として集約して差動信号を生成することができ、使用不可となるテスタピンの数を減らすことができるとともに、試験信号の生成に必要なデータ作成の作業工数を低減することができる。
【００５９】
尚、上述した実施形態では、３つのフォーマット部３０ａ〜３０ｃを第１，第２テスタピンに係るフォーマット部として集約する場合を例に挙げたが、３つのフォーマット部３０ａ〜３０ｃを第１〜第３テスタピンに係るフォーマット部として集約することも可能である。かかる集約を行うことで、使用不可となるテスタピンの数を更に減らすことができる。また、図３に示すエッジ変換回路１４ａ〜１４ｃのうちの２つ又は１つを省略することもできる。
【００６０】
〔第３実施形態〕
図４は、本発明の第３実施形態による半導体試験装置の要部構成の一部を示すブロック図である。尚、図４においては、図１に示すブロックと同一のブロックについては同一の符号を付してある。本実施形態の半導体試験装置に設けられるフォーマッタ３は、フォーマット部３０ａ，３０ｂを備える。フォーマット部３０ａは図１に示すフォーマット１０ａが備えるエッジ変換回路１４ａ及びＲＳフリップフロップ１５ａに代えて信号生成回路３１ａ（生成回路）を備える構成であり、フォーマット部３０ｂは図１に示すフォーマット１０ｂが備えるエッジ変換回路１４ｂ及びＲＳフリップフロップ１５ｂに代えて信号生成回路３１ｂ（生成回路）を備える構成である。
【００６１】
信号生成回路３１ａには、ＲＳフリップフロップ３２ａとセレクタ３３ａ（選択回路）とが内蔵されている。ＲＳフリップフロップ３２ａは、ゲート回路１３ａから出力される信号Ｓ１２に基づいて信号Ｓ１６（非反転信号）と、信号Ｓ１６の論理を反転した信号Ｓ１７（反転信号）とを生成する。ここで、ＲＳフリップフロップ３２ａは、図１に示すＲＳフリップフロップ１５ａと同様に、セット信号入力端とリセット信号入力端とを備えており、セット信号入力端にはセット信号又は集約セット信号が入力され、リセット信号入力端にはリセット信号又は集約リセット信号が入力される。セレクタ３３ａは、外部から入力される制御信号（図示省略）に応じて、ＲＳフリップフロップ３２ａから出力される信号Ｓ１６，Ｓ１７の何れか一方を選択して出力信号Ｓ１とする。
【００６２】
信号生成回路３１ｂには、ＲＳフリップフロップ３２ｂとセレクタ３３ｂ（選択回路）とが内蔵されている。ＲＳフリップフロップ３２ｂは、ゲート回路１３ｂから出力される信号Ｓ２２に基づいて信号Ｓ２６（非反転信号）と、信号Ｓ２６の論理を反転した信号Ｓ２７（反転信号）とを生成する。ここで、ＲＳフリップフロップ３２ｂは、ＲＳフリップフロップ３２ａと同様に、セット信号入力端とリセット信号入力端とを備えており、セット信号入力端にはセット信号又は集約セット信号が入力され、リセット信号入力端にはリセット信号又は集約リセット信号が入力される。セレクタ３３ｂは、外部から入力される制御信号（図示省略）に応じて、ＲＳフリップフロップ３２ｂから出力される信号Ｓ２１６，Ｓ２７の何れか一方を選択して出力信号Ｓ２とする。
【００６３】
ここで、前述した第１実施形態では、ゲート回路１３ａを介して入力される信号Ｓ１２に含まれる集約セット信号と集約リセット信号とをエッジ変換回路１４ａで入れ替えず、且つ、ゲート回路１３ｂを介して入力される信号Ｓ２２に含まれる集約セット信号と集約リセット信号とをエッジ変換回路１４ｂで入れ替えることによって差動信号の正論理信号及び負論理信号をそれぞれ得ていた。本実施形態では、ＲＳフリップフロップ３２ａから出力される信号Ｓ１６をセレクタ３３ａで選択し、且つ、ＲＳフリップフロップ３２ｂから出力される信号Ｓ２７をセレクタ３３ｂで選択することにより、第１実施形態と同様に、差動信号の正論理信号及び負論理信号をそれぞれ得ることができる。
【００６４】
図５は、本発明の第３実施形態による半導体試験装置の変形例である。図５に示す通り、本変形例においては、フォーマット部３０ａが信号生成回路３１ａに代えてＲＳフリップフロップ４１ａ，４２ａ（第１，第２生成回路）及びセレクタ４３ａ（選択回路）を備える構成であり、フォーマット部３０ｂが信号生成回路３１ｂに代えてＲＳフリップフロップ４１ｂ，４２ｂ（第１，第２生成回路）及びセレクタ４３ｂ（選択回路）を備える構成である。
【００６５】
ＲＳフリップフロップ４１ａはゲート回路１３ａを介して入力される信号Ｓ１２に基づいて信号Ｓ１６を生成し、ＲＳフリップフロップ４２ａは同信号Ｓ１２に基づいて信号Ｓ１６を反転した信号Ｓ１７を生成する。セレクタ４３ａは、外部から入力される制御信号（図示省略）に応じて、ＲＳフリップフロップ４１ａから出力される信号Ｓ１６とＲＳフリップフロップ４２ａから出力される信号Ｓ１７との何れか一方を選択して出力信号Ｓ１とする。
【００６６】
ＲＳフリップフロップ４１ｂはゲート回路１３ｂを介して入力される信号Ｓ２２に基づいて信号Ｓ２６を生成し、ＲＳフリップフロップ４２ｂは同信号Ｓ２２に基づいて信号Ｓ２６を反転した信号Ｓ２７を生成する。セレクタ４３ｂは、外部から入力される制御信号（図示省略）に応じて、ＲＳフリップフロップ４１ｂから出力される信号Ｓ２６とＲＳフリップフロップ４２ｂから出力される信号Ｓ２７との何れか一方を選択して出力信号Ｓ２とする。
【００６７】
以上の構成の半導体試験装置においても、ＲＳフリップフロップ４１ａから出力される信号Ｓ１６をセレクタ４３ａで選択し、且つ、ＲＳフリップフロップ４２ｂから出力される信号Ｓ２７をセレクタ４３ｂで選択することにより、図４を用いて説明した半導体試験装置と同様に、差動信号の正論理信号及び負論理信号をそれぞれ得ることができる。
【００６８】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、２つ又は３つのフォーマット部を少なくとも１つのテスタピンに係るフォーマット部として集約するピンマルチプレクス機能を例に挙げて説明したが、４つ以上のフォーマット部を集約する場合にも本発明を適用することが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態による半導体試験装置の要部構成の一部を示すブロック図である。
【図２】本発明の第１実施形態による半導体試験装置の動作を説明するタイミングチャートである。
【図３】本発明の第２実施形態による半導体試験装置の要部構成の一部を示すブロック図である。
【図４】本発明の第３実施形態による半導体試験装置の要部構成の一部を示すブロック図である。
【図５】本発明の第３実施形態による半導体試験装置の変形例である。
【図６】従来の半導体試験装置が備えるフォーマッタの要部構成を示すブロック図である。
【符号の説明】
【００７０】
１１ａ〜１１ｃ    波形整形回路
１２ａ，１２ｂ    ＯＲ回路
１４ａ〜１４ｃ    エッジ変換回路
１５ａ〜１５ｃ    ＲＳフリップフロップ
２１ａ〜２１ｂ    ＯＲ回路
３１ａ，３１ｂ    信号生成回路
３３ａ，３３ｂ    セレクタ
４１ａ，４１ｂ    ＲＳフリップフロップ
４２ａ，４２ｂ    ＲＳフリップフロップ
４３ａ，４３ｂ    セレクタ
Ｓ１６，Ｓ２６    信号
Ｓ１７，Ｓ２７    信号
【図１】
2009236814.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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