(57)【要約】【課題】  定常状態での不必要なターンオフ損失を低減し、装置の大型化を抑制する。【解決手段】ＩＧＢＴ等の電圧駆動型素子のゲート駆動回路に、素子４のターンオフ時のサージ電圧を低減させるべく、素子４のコレクタ・ゲート間にツェナーダイオード１４を接続すると、そのツェナー電圧特性によっては定常状態でも動作するおそれがあるので、主回路直流電圧（実測値）とターンオフ電流（実測値）が或る設定値以下の場合には、ＦＥＴ等からなるスイッチ２０をオフ状態としてツェナーダイオード１４が動作しないようにすることで、不必要なターンオフ損失を阻止する。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
電力変換器に用いられる電圧駆動形電力用半導体素子のゲート駆動回路であって、ターンオフ時のサージ電圧の低減を目的に、前記半導体素子のゲートとコレクタ間に、ゲート側をアノードとするツェナーダイオードを接続したものにおいて、
前記ツェナーダイオードと直列にスイッチ素子を接続し、前記電力変換器の主回路部の直流電圧が或る設定値以下であるか、または半導体素子の遮断電流が或る設定値以下であることの双方が成立したときのみ、前記スイッチ素子をオフすることを特徴とするゲート駆動回路。
【請求項２】
電力変換器に用いられる電圧駆動形電力用半導体素子のゲート駆動回路であって、ターンオフ時のサージ電圧の低減を目的に、前記半導体素子のゲートとコレクタ間に、ゲート側をアノードとするツェナーダイオードを接続したものにおいて、
前記ツェナーダイオードと直列にスイッチ素子を接続し、前記電力変換器の主回路部の直流電圧が或る設定値以下であるか、または半導体素子の遮断電流が或る設定値以下であることの少なくとも一方が成立したときに、前記スイッチ素子をオフすることを特徴とするゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、IGBT（絶縁ゲート型バイポーラトランジスタ）などの電圧駆動形電力用半導体素子のゲート駆動回路に関する。
【背景技術】
【０００２】
図２にIGBTを用いた一般的なインバータ主回路図を示す。
１が直流電源回路（交流入力インバータの場合は、整流器＋電解コンデンサとなり、電圧値をEdとする）、２が直流を交流に変換するIGBT４およびダイオード５の６組よりなるインバータなどの電力変換回路、3A，3BがIGBTのゲート駆動回路（各素子対応に設けられる）、６がゲート駆動信号GDを生成する制御回路、７がモータなどの負荷である。また、Lsは直流電源回路１とインバータ回路２との間の配線インダクタンスを示す。
【０００３】
図３に、ゲート駆動回路の詳細回路例を示す。
符号８が本回路駆動用の正側電源、９が負側電源、10がフォトカプラなどの信号用絶縁器で、制御回路からのゲート駆動信号GDを受けて、トランジスタ11,12に信号Ｓを与える。トランジスタ11,12は信号Ｓを受けてオンし、トランジスタ11がオンのときは IGBT４のゲートに対して電流を供給し、トランジスタ12がオンのときはIGBT４のゲート充電電荷を放電する。13は電流制限用の抵抗である。
【０００４】
ツェナーダイオード14は、 IGBTターンオフ時において、IGBT４のコレクタ・ゲート間の電圧がツェナーダイオード14のツェナー電圧（Vz）以上になった場合に、ブレイクダウンし、ツェナー電流がIGBT４のコレクタからゲートに向けて流れ込む。その結果、IGBT４はターンオン的な動作となり、ターンオフ時のdi/dtは低減し、IGBTのコレクタ・エミッタ間のサージ電圧はツェナー電圧（Vz）にクランプされる。また、ダイオード15は逆電流をブロックする。この回路は、ターンオフサージ電圧が高い場合に、IGBTの素子耐圧以下に抑える機能を有している。
【０００５】
図４に、ツェナーダイオード14、ダイオード15を接続しない場合の、IGBTのターンオフ波形例（icとVCE）を示す。（a）は小電流時、(b)は大電流時である。その際のサージ電圧VCE(peak)は概ね、次の（１）式のように求められる。一般に、Vce(peak)はEdが高いほど、またicが大きいほど高くなる。
Vce(peak)=Ed+ΔV= Ed+２・Ls・di/dt      （１）
【０００６】
図５に、ツェナーダイオード14、ダイオード15を接続した場合の、IGBTのターンオフ波形例（icとVCE）を示す。（a）は小電流時、(b)は大電流時である。小電流時はVz >Ed+ΔVであるため、図４と同様の波形となるが、大電流時は、Vce(peak)がVzにクランプ（Vce(peak)= Vz）される。そのため、図４と比較して、
tf1<tf2           （２）
ΔV１＞ΔV２    （３）
となる。また、ターンオフ損失についても、図５の方がtfが長くなる分、大きくなる。
【０００７】
なお、IGBTのコレクタ・ゲート間の電圧がツェナーダイオードを接続し、IGBTのターンオフ時のサージ電圧を低減する技術は、例えば特許文献１，特許文献２に記載されている。
【特許文献１】特許第３５９８９３３号明細書
【特許文献２】特開２００１−２３１２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ゲート駆動回路の設計時において、ツェナーダイオード14を選定する場合、そのツェナー電圧値（Vz）は、適用するツェナーダイオードの特性ばらつきや温度特性を考慮して選定する必要がある。通常、そのばらつきは、ツェナー電圧Vz のtyp値（代表値）に対して±１０％程度である。例えば、IGBTの耐圧を1200Vとすると、動作遅れなどを考慮すれば、Vz (max)=1100 V 程度にする必要がある。
【０００９】
このことから、Vz (typ)=1000 Vのものを選定する必要があり、さらにそのばらつきを考慮すれば、 Vz (min)=900 Vとなる。
一般に定常的な直流電圧Edは700 V ~800 Vに設定され、かつ定常的な電流遮断時の際の、図４におけるΔV１は 200 V ~300 Vとなるため、Vz の特性が低めのものが接続されると、定常状態でもツェナー動作が行なわれることになる。
【００１０】
図６にコレクタ電流icを縦軸、直流電圧Edを横軸とするツェナーダイオード動作領域図を示す。定常的な動作では、図６(a)のictypとEdtypに囲まれる領域内で動作するが、実際の装置では過渡状態や異常状態を想定する必要があるため、ictypとEdtypに囲まれる領域内まで考慮する必要がある。また、ツェナー動作が行なわれる領域は、各Vz の特性に対して右上の領域となる。すなわち、icとEdの動作領域である点線の四角と、Vz線の斜線の領域が重なったところが、実際にツェナー動作する領域となる。
【００１１】
図６(a)の例では、適用されるツェナーダイオードのVzが typ値より高ければ、定常状態時においてツェナー動作は行なわれないが、Vzがmin値のものであれば、ic，Edともに定常状態の動作値においても ツェナー動作が行なわれ（領域R参照）、その結果、図５に示すようなVz (min)でクランプされた波形となる。
以上のように、ツェナーダイオードの特性ばらつきによって、ツェナー電圧Vzが低いものが接続されると、一般的に適用される電流・電圧領域においてもツェナー動作が行なわれ 、その結果、ターンオフ損失の増加現象が発生する。そのため、システム設計ではこの増加分を考慮する必要があり、発生損失の熱処理のため装置が大型化するなどの問題が発生する。
【００１２】
したがって、この発明の課題は、定常状態でのターンオフ損失を低減し、装置の大型化を抑制することにある。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、請求項１の発明では、電力変換器に用いられる電圧駆動形電力用半導体素子のゲート駆動回路であって、ターンオフ時のサージ電圧の低減を目的に、前記半導体素子のゲートとコレクタ間に、ゲート側をアノードとするツェナーダイオードを接続したものにおいて、
前記ツェナーダイオードと直列にスイッチ素子を接続し、前記電力変換器の主回路部の直流電圧が或る設定値以下であるか、または半導体素子の遮断電流が或る設定値以下であることの双方が成立したときのみ、前記スイッチ素子をオフすることを特徴とする。
【００１４】
また、請求項２の発明では、電力変換器に用いられる電圧駆動形電力用半導体素子のゲート駆動回路であって、ターンオフ時のサージ電圧の低減を目的に、前記半導体素子のゲートとコレクタ間に、ゲート側をアノードとするツェナーダイオードを接続したものにおいて、
前記ツェナーダイオードと直列にスイッチ素子を接続し、前記電力変換器の主回路部の直流電圧が或る設定値以下であるか、または半導体素子の遮断電流が或る設定値以下であることの少なくとも一方が成立したときに、前記スイッチ素子をオフすることを特徴とする。
【発明の効果】
【００１５】
この発明によれば、接続されるツェナーダイオードのツェナー電圧が低めの特性であっても、ツェナー動作が起こり難くなるので、不必要なターンオフ損失を抑制でき、小型低損失のシステムを構築することが可能となる。
【発明を実施するための最良の形態】
【００１６】
図1Aはこの発明の実施の形態を示す回路図である。これは、図３に示す従来例に対し、コンパレータ回路16A,16B、論理積回路19およびFET（電界効果トランジスタ）などのスイッチ回路20を付加したもので、図３と同じものには同じ符号を付して説明は省略する。また、直流電圧EdおよびIGBT ４のコレクタ電流（または、コレクタ電流相当の負荷電流）icは、ここでは実測値（検出値）を示すものとし、17，18はそれぞれの設定値とする。
【００１７】
コンパレータ回路16Aでは、直流電圧の実測値Edを設定値17と比較し、設定値が高い場合にH（ハイ）レベルの信号を出力する。同様に、コンパレータ回路16 B では、電流実測値ic を設定値18と比較し、設定値が高い場合にH（ハイ）レベルの信号を出力する。したがって、回路16A,16Bの出力がともにH（ハイ）になったときのみ、論理積回路19の出力がL(ロー) レベルとなり、スイッチ回路20がオフする。つまり、実測値Edと実測値icがともに設定値以下の場合にのみ、ツェナーダイオード１４を動作させずに、それ以外では動作させる構成としている。
【００１８】
図1Bに図1Aの変形例を示す。図1Bでは、図1Aの回路19の出力にフォトカプラ等の絶縁器21とプルアップ抵抗22を接続し、弱電系の回路16A,16B,17,18,19を主回路部から絶縁する点が異なるだけで、基本的な回路動作，機能は全く同様である。
図1A，1Bのようにすると、ic，EdおよびVzとの関係を示す動作領域図は、図６(b)のようになる。
【００１９】
すなわち、図６(b)では実測値ic，Edが設定値icref，Edref 以下の場合は、ツェナー電圧の特性ばらつきに関わらず、ツェナー動作が行なわれない動作領域となる（斜線部参照）。ただし、回路設計上、icとEdがicref，Edref の条件でターンオフ動作した場合に、そのVce(peak)=は、次式の関係を満足する必要がある。
Vce(peak)＜Vz (max)      （４）
【００２０】
上記では、ic，Edが両方とも或る設定値以下の場合にのみ、ツェナー動作をさせないようにしたが、少なくとも一方が或る設定値以下になった場合には、ツェナー動作をさせないようにしても良い。
【図面の簡単な説明】
【００２１】
【図１Ａ】この発明の実施の形態を示す構成図
【図１Ｂ】図１の変形例を示す構成概要図
【図２】一般的なインバータ主回路図
【図３】図２の一般的なゲート駆動回路例図
【図４】図３でツェナーダイオードなしの場合の動作説明図
【図５】図３のようにツェナーダイオードありの場合の動作説明図
【図６】ツェナーダイオードの特性ばらつきと動作領域説明図
【符号の説明】
【００２２】
１…直流電源回路、２…インバータ、３Ａ，３Ｂ…ゲート駆動回路、４…ＩＧＢＴ、５，１５…ダイオード、６…制御回路、７…負荷（モータ）、８，９…電源、１０，２１…絶縁器（フォトカプラ）、１１，１２…トランジスタバッファ回路、１３…抵抗、１４…ツェナーダイオード、１６Ａ，１６Ｂ…コンパレータ回路、１７，１８…設定値、１９…論理積回路、２０…スイッチ回路（ＦＥＴ）、２２…プルアップ抵抗。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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