(57)【要約】【課題】オーバーシュート及びアンダーシュートが大きく発生する。【解決手段】（１）並列接続されている第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路と、（２）（２Ａ）入力電圧が第１の電圧から第２の電圧に切り換わる場合、（２Ａａ）駆動電圧が制御部の第１の閾値に到達する以前には、第１のＰ型ＦＥＴ及び第２のＰ型ＦＥＴを導通させ、（２Ａｂ）駆動電圧が制御部の第１の閾値に到達した以後には、第２のＰ型ＦＥＴのみを導通させ、（２Ｂ）入力電圧が第２の電圧から第１の電圧に切り換わる場合、（２Ｂａ）駆動電圧が制御部の第２の閾値に到達する以前には、第１のＮ型ＦＥＴ及び第２のＮ型ＦＥＴを導通させ、（２Ｂｂ）駆動電圧が制御部の第２の閾値に到達した以後には、第２のＮ型ＦＥＴのみを導通させる制御部と、を含む。【選択図】図１
2009239416.tif 000002
【特許請求の範囲】
【請求項１】
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記第１のＰ型ＦＥＴに直接接続されている第３のＰ型ＦＥＴと、
前記第１のＮ型ＦＥＴに直列接続されている第３のＮ型ＦＥＴと、
前記駆動電圧に応答して、前記第３のＰ型ＦＥＴ及び第３のＮ型ＦＥＴの導通及び遮断を制御する制御素子と、を含み、
（１）（１ａ）前記第１、第２、第３のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２、第３のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２、第３のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第１の電圧である前記駆動電圧への応答により、前記第３のＰ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する前記制御素子の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを実質的に遮断させるべく、前記第３のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２、第３のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第２の電圧である前記駆動電圧への応答により、前記第３のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第２の電圧から前記第１の電圧へ遷移する過程で前記制御素子の前記閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを実質的に遮断させるべく、前記第３のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【請求項２】
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記第１のＰ型ＦＥＴに直接接続されている第３のＰ型ＦＥＴと、
前記第１のＮ型ＦＥＴに直列接続されている第３のＮ型ＦＥＴと、
前記駆動電圧に応答して、前記第３のＰ型ＦＥＴ及び第３のＮ型ＦＥＴの導通及び遮断を制御する、出力電圧特性が入力電圧に対してヒステリシス特性を有する制御素子と、を含み、
（１）（１ａ）前記第１、第２、第３のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２、第３のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２、第３のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第１の電圧である前記駆動電圧への応答により、前記第３のＰ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する、前記制御素子の第１の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを実質的に遮断させるべく、前記第３のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２、第３のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第２の電圧である前記駆動電圧への応答により、前記第３のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第２の電圧から前記第１の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する前記制御素子の第２の閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを実質的に遮断させるべく、前記第３のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【請求項３】
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して出力端子に駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記駆動電圧に応答して、前記第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴの導通及び遮断を制御する制御素子と、を含み、
（１）（１ａ）前記第１、第２のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わった後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する前記制御素子の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わった後に、前記駆動電圧が、前記第２の電圧から前記第１の電圧へ遷移する過程で前記制御素子の前記閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【請求項４】
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して出力端子に駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記駆動電圧に応答して、前記第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴの導通及び遮断を制御する、出力電圧特性が入力電圧に対してヒステリシス特性を有する制御素子と、を含み、
（１）（１ａ）前記第１、第２のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第１の電圧である前記駆動電圧への応答により、前記第１のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する、前記制御素子の第１の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第２の電圧である前記駆動電圧への応答により、前記第１のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧及び前記第２の電圧の間に位置する、前記制御素子の第２の閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【請求項５】
前記制御素子は、前記閾値が可変であることを特徴とする請求項１、３記載のドライバ回路。
【請求項６】
前記制御素子は、前記第１の閾値及び前記第２の閾値が可変であることを特徴とする請求項２、４記載のドライバ回路。
【請求項７】
（１）相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
（２）前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路の動作を制御する制御部であって、（２Ａ）前記入力電圧が第１の電圧から第２の電圧に切り換わる場合、（２Ａａ）前記駆動電圧が前記制御部の第１の閾値に到達する以前には、前記第１のＰ型ＦＥＴ及び前記第２のＰ型ＦＥＴを導通させ、（２Ａｂ）前記駆動電圧が前記制御部の前記第１の閾値に到達した以後には、前記第２のＰ型ＦＥＴのみを導通させ、
（２Ｂ）前記入力電圧が前記第２の電圧から前記第１の電圧に切り換わる場合、（２Ｂａ）前記駆動電圧が前記制御部の第２の閾値に到達する以前には、前記第１のＮ型ＦＥＴ及び前記第２のＮ型ＦＥＴを導通させ、（２Ｂｂ）前記駆動電圧が前記制御部の前記第２の閾値に到達した以後には、前記第２のＮ型ＦＥＴのみを導通させる制御部と、を含むことを特徴とするドライバ回路。
【請求項８】
前記第１の閾値と前記第２の閾値とは、同一であることを特徴とする請求項７記載のドライバ回路。
【請求項９】
前記第１の閾値と前記第２の閾値とは、相違することを特徴とする請求項７記載のドライバ回路。
【請求項１０】
前記第１の閾値及び前記第２の閾値は、可変であることを特徴とする請求項８、９記載のドライバ回路。
【請求項１１】
立ち上がり電圧が閾値に達した後の前記立ち上がり電圧の傾きを、前記立ち上がり電圧が前記閾値に達する前の前記立ち上がり電圧の傾きより緩慢にすることを特徴とする立ち上がり電圧の制御方法。
【請求項１２】
立ち下がり電圧が閾値に達した後の前記立ち下がり電圧の傾きを、前記立ち下がり電圧が前記閾値に達する前の前記立ち下がり電圧の傾きより緩慢にすることを特徴とする立ち下がり電圧の制御方法。
【請求項１３】
出力が出力端子に接続される第１の出力段と、
出力が前記出力端子に接続され、前記第１の出力段と並列接続される第２の出力段と、
前記出力端子を入力とし前記第１の出力段への電源供給を制御する制御回路と、
を含むことを特徴とするドライバ回路。
【請求項１４】
請求項１３のドライバ回路において、
前記制御回路は、
第１の電源と前記第１の出力段との間に設けられた第１の切換素子と、
第２の電源と前記第１の出力段との間に設けられた第２の切換素子と、
入力が前記出力端子に接続され、前記第１及び第２の切換素子を制御するバッファ回路と、
を含むことを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、受信装置に信号（例えば、高速な信号）を伝送する送信装置であるドライバ回路、立ち上がり電圧及び立ち下がり電圧の制御方法に関する。
【背景技術】
【０００２】
下記の特許文献１及び特許文献２に記載された「信号の伝送を行うためのバッファとしてＣＭＯＳ」に関連する、図１３に図示された従来のドライバ回路ＤＲ１０は、電源電位ＶDD及び接地電位ＧＮＤ間に並列接続されたＣＭＯＳトランジスタＣＭ１、ＣＭ２と、当該ＣＭＯＳトランジスタＣＭ１、ＣＭ２の導通及び遮断を制御するためのインバータ素子ＩＮ１、ＩＮ２とを含む。ＣＭＯＳトランジスタＣＭ１は、Ｐ型ＦＥＴ素子Ｐ１と、Ｎ型ＦＥＴ素子Ｎ１とを有し、同様に、ＣＭＯＳトランジスタＣＭ２は、Ｐ型ＦＥＴ素子Ｐ２と、Ｎ型ＦＥＴ素子Ｎ２とを有する。当該ドライバ回路ＤＲ１０は、端子Ｔ１から受ける入力電圧Ｖｉｎに応答して、前記Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が導通し、かつ、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が遮断することにより、端子Ｔ２から駆動電圧Ｖｄｒとして、電源電位ＶDDを出力し、対照的に、前記Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が遮断し、かつ、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が導通することにより、接地電位ＧＮＤを出力する。換言すれば、前記ドライバ回路ＤＲ１０は、電源電位ＶDD及び接地電位ＧＮＤを選択的に出力する。
【０００３】
上記した従来のドライバ回路ＤＲ１０では、上記した高速な信号の伝送を実現すべく、駆動電圧Ｖｄｒとして接地電位ＧＮＤに代えて電源電位ＶDDを出力しようとするときには、図１３に図示の電流ＩOH（Ｐ型ＦＥＴ素子Ｐ１、Ｐ２から端子Ｔ２に流れ出る電流）を充分に流すことにより、図１４中の実線で示されるように、接地電位ＧＮＤから電源電位ＶDDへ遷移する立ち上がりを急峻にさせる。同様に、駆動電圧Ｖｄｒとして電源電位ＶDDに代えて接地電位ＧＮＤを出力しようとするときには、図１３に図示の電流ＩOL（端子Ｔ２からＮ型ＦＥＴ素子Ｎ１、Ｎ２に流れ込む電流）を充分に流すことにより、図１５中の実線で示されるように、電源電位ＶDDから接地電位ＧＮＤへ遷移する立ち下がりを急峻にさせる。
【０００４】
【特許文献１】特開平６−１０４７２５号公報
【特許文献２】特開２００１−２４４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した従来のドライバ回路ＤＲ１０では、前記駆動電圧Ｖｄｒの立ち上がり及び立ち下がりを急峻にすることに起因して、図１４及び図１５に示されるように、オーバーシュート及びアンダーシュートが大きく発生し、この結果、ＥＭＩ（電磁妨害）をもたらすという問題があった。
【課題を解決するための手段】
【０００６】
本発明は、上記した課題を解決すべく、以下の適用例により実現される。
【０００７】
［適用例１］
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記第１のＰ型ＦＥＴに直接接続されている第３のＰ型ＦＥＴと、
前記第１のＮ型ＦＥＴに直列接続されている第３のＮ型ＦＥＴと、
前記駆動電圧に応答して、前記第３のＰ型ＦＥＴ及び第３のＮ型ＦＥＴの導通及び遮断を制御する制御素子と、を含み、
（１）（１ａ）前記第１、第２、第３のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２、第３のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２、第３のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第１の電圧である前記駆動電圧への応答により、前記第３のＰ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する前記制御素子の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを実質的に遮断させるべく、前記第３のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２、第３のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第２の電圧である前記駆動電圧への応答により、前記第３のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第２の電圧から前記第１の電圧へ遷移する過程で前記制御素子の前記閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを実質的に遮断させるべく、前記第３のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【０００８】
［適用例２］
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記第１のＰ型ＦＥＴに直接接続されている第３のＰ型ＦＥＴと、
前記第１のＮ型ＦＥＴに直列接続されている第３のＮ型ＦＥＴと、
前記駆動電圧に応答して、前記第３のＰ型ＦＥＴ及び第３のＮ型ＦＥＴの導通及び遮断を制御する、出力電圧特性が入力電圧に対してヒステリシス特性を有する制御素子と、を含み、
（１）（１ａ）前記第１、第２、第３のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２、第３のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２、第３のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第１の電圧である前記駆動電圧への応答により、前記第３のＰ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する、前記制御素子の第１の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを実質的に遮断させるべく、前記第３のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２、第３のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２、第３のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第２の電圧である前記駆動電圧への応答により、前記第３のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第２の電圧から前記第１の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する前記制御素子の第２の閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを実質的に遮断させるべく、前記第３のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【０００９】
［適用例３］
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して出力端子に駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記駆動電圧に応答して、前記第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴの導通及び遮断を制御する制御素子と、を含み、
（１）（１ａ）前記第１、第２のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わった後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する前記制御素子の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わった後に、前記駆動電圧が、前記第２の電圧から前記第１の電圧へ遷移する過程で前記制御素子の前記閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【００１０】
［適用例４］
相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して出力端子に駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
前記駆動電圧に応答して、前記第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴの導通及び遮断を制御する、出力電圧特性が入力電圧に対してヒステリシス特性を有する制御素子と、を含み、
（１）（１ａ）前記第１、第２のＮ型ＦＥＴが導通しており、前記第１、第２のＰ型ＦＥＴが遮断していることにより、前記駆動電圧として、前記第１、第２のＮ型ＦＥＴにより規定される第１の電圧を出力し、
（１ｂ）前記駆動電圧として、前記第１の電圧に代えて、前記第１、第２のＰ型ＦＥＴにより規定される第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＮ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＰ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第１の電圧である前記駆動電圧への応答により、前記第１のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧から前記第２の電圧へ遷移する過程で、当該第１の電圧及び当該第２の電圧の間に位置する、前記制御素子の第１の閾値を超えたとき、前記制御素子は、前記第１のＰ型ＦＥＴを遮断させ、
（２）（２ａ）前記第１、第２のＰ型ＦＥＴが導通しており、前記第１、第２のＮ型ＦＥＴが遮断していることにより、前記駆動電圧として前記第２の電圧を出力し、
（２ｂ）前記駆動電圧として、前記第２の電圧に代えて、前記第２の電圧を出力させようとする前記入力電圧が印加された場合、前記第１、第２のＰ型ＦＥＴが導通から遮断に切り換わり、前記第１、第２のＮ型ＦＥＴが遮断から導通に切り換わり、かつ、前記制御素子が、前記第２の電圧である前記駆動電圧への応答により、前記第１のＮ型ＦＥＴを導通に維持し続けた後に、前記駆動電圧が、前記第１の電圧及び前記第２の電圧の間に位置する、前記制御素子の第２の閾値を超えたとき、前記制御素子は、前記第１のＮ型ＦＥＴを遮断させることを特徴とするドライバ回路。
【００１１】
［適用例５］
前記制御素子は、前記閾値が可変であることを特徴とする適用例１、３のドライバ回路。
【００１２】
［適用例６］
前記制御素子は、前記第１の閾値及び前記第２の閾値が可変であることを特徴とする適用例２、４のドライバ回路。
【００１３】
［適用例７］
（１）相互に並列接続されている、第１のＰ型ＦＥＴ及び第１のＮ型ＦＥＴからなる第１のＣＭＯＳ回路、及び、第２のＰ型ＦＥＴ及び第２のＮ型ＦＥＴからなる第２のＣＭＯＳ回路であって、入力電圧に従い協働して駆動電圧を出力する前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路と、
（２）前記第１のＣＭＯＳ回路及び前記第２のＣＭＯＳ回路の動作を制御する制御部であって、（２Ａ）前記入力電圧が第１の電圧から第２の電圧に切り換わる場合、（２Ａａ）前記駆動電圧が前記制御部の第１の閾値に到達する以前には、前記第１のＰ型ＦＥＴ及び前記第２のＰ型ＦＥＴを導通させ、（２Ａｂ）前記駆動電圧が前記制御部の前記第１の閾値に到達した以後には、前記第２のＰ型ＦＥＴのみを導通させ、
（２Ｂ）前記入力電圧が前記第２の電圧から前記第１の電圧に切り換わる場合、（２Ｂａ）前記駆動電圧が前記制御部の第２の閾値に到達する以前には、前記第１のＮ型ＦＥＴ及び前記第２のＮ型ＦＥＴを導通させ、（２Ｂｂ）前記駆動電圧が前記制御部の前記第２の閾値に到達した以後には、前記第２のＮ型ＦＥＴのみを導通させる制御部と、を含むことを特徴とするドライバ回路。
【００１４】
［適用例８］
前記第１の閾値と前記第２の閾値とは、同一であることを特徴とする適用例７のドライバ回路。
【００１５】
［適用例９］
前記第１の閾値と前記第２の閾値とは、相違することを特徴とする適用例７のドライバ回路。
【００１６】
［適用例１０］
前記第１の閾値及び前記第２の閾値は、可変であることを特徴とする適用例８、９のドライバ回路。
【００１７】
［適用例１１］
立ち上がり電圧が閾値に達した後の前記立ち上がり電圧の傾きを、前記立ち上がり電圧が前記閾値に達する前の前記立ち上がり電圧の傾きより緩慢にすることを特徴とする立ち上がり電圧の制御方法。
【００１８】
［適用例１２］
立ち下がり電圧が閾値に達した後の前記立ち下がり電圧の傾きを、前記立ち下がり電圧が前記閾値に達する前の前記立ち下がり電圧の傾きより緩慢にすることを特徴とする立ち下がり電圧の制御方法。
【００１９】
［適用例１３］
出力が出力端子に接続される第１の出力段と、
出力が前記出力端子に接続され、前記第１の出力段と並列接続される第２の出力段と、
前記出力端子を入力とし前記第１の出力段への電源供給を制御する制御回路と、
を含むことを特徴とするドライバ回路。
【００２０】
［適用例１４］
適用例１３のドライバ回路において、
前記制御回路は、
第１の電源と前記第１の出力段との間に設けられた第１の切換素子と、
第２の電源と前記第１の出力段との間に設けられた第２の切換素子と、
入力が前記出力端子に接続され、前記第１及び第２の切換素子を制御するバッファ回路と、
を含むことを特徴とするドライバ回路。
【発明を実施するための最良の形態】
【００２１】
実施例のドライバ回路について図面を参照して説明する。
《実施例１》
【００２２】
〈構成〉
図１は、実施例１のドライバ回路の構成を示す。実施例１のドライバ回路ＤＲ１Ａは、信号を送信する送信装置として機能すべく、図１に示されるように、ＣＭＯＳトランジスタＣＭ１、ＣＭ２と、Ｐ型ＦＥＴ素子Ｐ３と、Ｎ型ＦＥＴ素子Ｎ３と、インバータ素子ＩＮ１、ＩＮ２と、制御素子ＣＴと、端子Ｔ１、Ｔ２とを含む。
【００２３】
ＣＭＯＳトランジスタＣＭ１、ＣＭ２は、電源電位ＶDD及び接地電位ＧＮＤ間で並列接続されている。ＣＭＯＳトランジスタＣＭ１は、Ｐ型ＦＥＴ素子Ｐ１と、Ｎ型ＦＥＴ素子Ｎ１とを有し、ＣＭＯＳトランジスタＣＭ２は、Ｐ型ＦＥＴ素子Ｐ２と、Ｎ型ＦＥＴ素子Ｎ２とを有する。
【００２４】
Ｐ型ＦＥＴ素子Ｐ３は、電源電位ＶDD及びＰ型ＦＥＴ素子Ｐ１間に設けられており、即ち、Ｐ型ＦＥＴ素子Ｐ１と直列接続されている。同様にして、Ｎ型ＦＥＴ素子Ｎ３は、接地電位ＧＮＤ及びＮ型ＦＥＴ素子Ｎ１間に設けられており、即ち、Ｎ型ＦＥＴ素子Ｎ１と直列接続されている。
【００２５】
インバータ素子ＩＮ１、ＩＮ２は、ドライバ回路ＤＲ１Ａが、入力電圧Ｖｉｎに従って「正論理」（入力電圧Ｖｉｎが「電源電圧ＶDD」であるとき、駆動電圧Ｖｄｒとして「電源電圧ＶDD」を出力し、対照的に、入力電圧Ｖｉｎが「接地電圧ＧＮＤ」であるとき、駆動電圧Ｖｄｒとして「接地電圧ＧＮＤ」を出力するという論理。）で動作するように設けられている。インバータ素子ＩＮ１は、入力端が端子Ｔ１に接続されており、出力端がＰ型ＦＥＴ素子Ｐ１のゲートに接続されている。同様にして、インバータ素子ＩＮ２は、入力端が端子Ｔ１に接続されており、出力端がＮ型ＦＥＴ素子Ｎ１のゲートに接続されている。
【００２６】
制御素子ＣＴは、閾値Ｖｔｈ（例えば、電源電圧ＶDD／２）を有する、非反転の機能を備えるバッファ素子（非反転素子）である。制御素子ＣＴは、入力端が端子Ｔ２に接続されており、出力端がＰ型ＦＥＴ素子Ｐ３のゲート及びＮ型ＦＥＴ素子Ｎ３のゲートに接続されている。制御素子ＣＴは、端子Ｔ２に出力される駆動電圧Ｖｄｒが閾値Ｖｔｈより大きくなると、電源電圧ＶDDを出力し、対照的に、当該駆動電圧Ｖｄｒが閾値Ｖｔｈより小さくなると、接地電圧ＧＮＤを出力する。
【００２７】
端子Ｔ１には、入力電圧Ｖｉｎが印加され、他方で、端子Ｔ２からは、ＣＭＯＳトランジスタＣＭ１、ＣＭ２、Ｐ型ＦＥＴ素子Ｐ３、Ｎ型ＦＥＴ素子Ｎ３により規定される駆動電圧Ｖｄｒが出力される。
【００２８】
〈動作〉
実施例１のドライバ回路の動作について図１４、図１５の波形図を参照して説明する。説明及び理解を容易にすべく、端子Ｔ１に入力電圧Ｖｉｎとして「接地電圧ＧＮＤ」が入力されており、インバータ素子ＩＮ１、ＩＮ２が、「電源電位ＶDD」を出力し、これにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が「導通」されており、かつ、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が「遮断」されていることによって、端子Ｔ２から「接地電圧ＧＮＤ」の駆動電圧Ｖｄｒが出力されていることを想定する。また、制御素子ＣＴが、「接地電圧ＧＮＤ」の駆動電圧Ｖｄｒを受けて、「接地電圧ＧＮＤ」を出力していることから、Ｎ型ＦＥＴ素子Ｎ３は、「遮断」されており、かつ、Ｐ型ＦＥＴ素子Ｐ３は、「導通」されている。
【００２９】
［時刻ｔ１以前］
端子Ｔ１に、入力電圧Ｖｉｎとして「接地電圧ＧＮＤ」に代えて「電源電圧ＶDD」が印加され始めると、インバータ素子ＩＮ２が「接地電圧ＧＮＤ」を出力することにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２、Ｎ３が「導通」から「遮断」へ切り換わり、また、インバータ素子ＩＮ１が「接地電圧ＧＮＤ」を出力することにより、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が、「遮断」から「導通」へ切り換わる。但し、制御素子ＣＴは、入力電圧Ｖｉｎが閾値Ｖｔｈに達する時点である時刻ｔ１以前には、「接地電圧ＧＮＤ」を出力し続けることから、Ｐ型ＦＥＴ素子Ｐ３は、以前として、「導通」のままである。このような、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２、Ｎ３が「遮断」されており、かつ、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２、Ｐ３が「導通」されていることにより、駆動電圧Ｖｄｒ（正確には、端子Ｔ２から流れ出す電流ＩOH（図１３に図示。）。）は、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２、Ｐ３により規定され、図１４中の実線で示されるように、従来のドライバ回路ＤＲ１０と同様な傾きで立ち上がる。
【００３０】
［時刻ｔ１以後］
駆動電圧Ｖｄｒが閾値Ｖｔｈに達する時点である時刻ｔ１以後には、制御素子ＣＴは、「接地電圧ＧＮＤ」に代えて、「電源電圧ＶDD」を出力する。これにより、Ｐ型ＦＥＴ素子Ｐ３が、「導通」から「遮断」へ切り換わる。これにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２、Ｎ３が「遮断」されており、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が「導通」されており、かつ、Ｐ型ＦＥＴ素子Ｐ３が「遮断」されていることによって、駆動電圧Ｖｄｒ（正確には、前記電流ＩOH。）は、実質的にＰ型ＦＥＴ素子Ｐ２のみで規定され、図１４中の点線で示されるように、時刻ｔ１以前のときの傾きより緩やかな傾きで立ち上がりを続ける。
【００３１】
〈効果〉
上述したように、実施例１のドライバ回路ＤＲ１Ａでは、駆動電圧Ｖｄｒは、駆動電圧Ｖｄｒが制御素子ＣＴの閾値Ｖｔｈより小さい時刻ｔ１以前には、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２、Ｐ３により規定されることによって、従来と同様に急峻に立ち上がり、他方で、時刻ｔ１以後には、Ｐ型ＦＥＴ素子Ｐ２により規定されることによって、従来に比して緩慢に立ち上がる。これにより、駆動電圧Ｖｄｒが閾値Ｖｔｈに至るまでの所要時間を従来に比して長引かせることなく、オーバーシュートの発生を従来に比して低減させることが可能となる。
【００３２】
実施例１のドライバ回路ＤＲ１Ａは、入力電圧Ｖｉｎが「電源電圧ＶDD」から「接地電圧ＧＮＤ」へ切り換わるときには、図１５の実線及び点線で示されるような、上述した動作と同様な動作を行うことにより、アンダーシュートを従来に比して低減させることが可能となる。
【００３３】
〈変形例１〉
図２は、実施例１の変形例１のドライバ回路の構成を示す。変形例１のドライバ回路ＤＲ１ａは、図２と図１との比較から明らかなように、基本的に、実施例１のドライバ回路ＤＲ１Ａと同様な構成を有し、他方で、ドライバ回路ＤＲ１ａが、入力電圧Ｖｉｎに従って「負論理」（入力電圧Ｖｉｎが「電源電圧ＶDD」であるとき、駆動電圧Ｖｄｒとして「接地電圧ＧＮＤ」を出力し、対照的に、入力電圧Ｖｉｎが「接地電位ＧＮＤ」であるとき、駆動電圧Ｖｄｒとして「電源電位ＶDD」を出力するという論理。）で動作するように、実施例１のドライバ回路ＤＲ１ａと異なり、インバータ素子ＩＮ１、ＩＮ２を有しない。このような構成によっても、上記した実施例１のドライバ回路ＤＲ１Ａと同様な効果を得ることができる。
【００３４】
〈他の例〉
図３は、実施例１のドライバ回路の他の例を示す。他の例のドライバ回路ＤＲ１Ａでは、図３に示されるように、制御素子ＣＴは、端子Ｔ３から制御電圧Ｖｃｔを受ける。
【００３５】
図４は、制御素子の構成を示す。制御素子ＣＴでは、外部から端子Ｔ１３Ａ、Ｔ１３Ｂ（端子Ｔ３（図３に図示。）に相当。）に印加される制御電圧ＶｃｔＡ、ＶｃｔＢ（制御電圧Ｖｃｔ（図３に図示。）に相当。）により、スイッチｓｗ１０、ｓｗ１１の「導通」、「遮断」が制御される。（１）スイッチｓｗ１０、ｓｗ１１の両方が「導通」であるとき、出力端子Ｔ１２に現れる電圧である、制御素子ＣＴの閾値Ｖｔｈは、ｐ型ＦＥＴ素子ｐ１０、ｐ１１の合成抵抗の値と、Ｎ型ＦＥＴ素子ｎ１０、ｎ１１の合成抵抗の値との比により規定され、（２）スイッチｓｗ１０が「導通」であり、スイッチｓｗ１１が「遮断」であるとき、前記閾値Ｖｔｈは、Ｐ型ＦＥＴ素子ｐ１０、ｐ１１の合成抵抗の値と、Ｎ型ＦＥＴ素子ｎ１０の抵抗値との比により規定され、（３）スイッチｓｗ１０が「遮断」であり、スイッチｓｗ１１が「導通」であるとき、前記閾値Ｖｔｈは、Ｐ型ＦＥＴ素子ｐ１０の抵抗値と、Ｎ型ＦＥＴ素子ｎ１０、ｎ１１の合成抵抗の値との比により規定され、（４）スイッチｓｗ１０、ｓｗ１１の両方が「遮断」であるとき、前記閾値Ｖｔｈは、Ｐ型ＦＥＴ素子ｐ１０の抵抗値と、Ｎ型ＦＥＴ素子ｎ１０の抵抗値との比により規定される。このようにして、制御素子ＣＴの閾値Ｖｔｈを変えることができる。
【００３６】
〈変形例２〉
〈構成〉
図５は、実施例１の変形例２のドライバ回路の構成を示す。変形例２のドライバ回路ＤＲ１Ｂは、図５と、実施例１を示す図１との比較から明らかなように、基本的に、実施例１のドライバ回路ＤＲ１Ａと同様な構成を有し、他方で、実施例１のドライバ回路ＤＲ１Ａと異なり、制御素子ＣＴに代えて、シュミットトリガ素子ＳＭを有する。シュミットトリガ素子ＳＭは、Ｖｔｈ１（例えば、電源電圧ＶDDと電源電圧ＶDD／２との間の電圧である、受信装置（図示せず。）が「電源電圧ＶDD」であると認識することができる最低の電圧ＶIH（図示せず。）。）及び閾値Ｖｔｈ２（例えば、電源電圧ＶDD／２と接地電圧ＧＮＤとの間の電圧である、前記受信装置が「接地電圧ＧＮＤ」であると認識することができる最大の電圧ＶIL（図示せず。）。）を有する。
【００３７】
〈動作〉
変形例２のドライバ回路の動作について図１４の波形図を参照して説明する。説明及び理解を容易にすべく、実施例１と同様に、端子Ｔ１に入力電圧Ｖｉｎとして「接地電圧ＧＮＤ」が入力されており、インバータ素子ＩＮ１、ＩＮ２が、「電源電位ＶDD」を出力し、これにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が「導通」されており、かつ、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が「遮断」されていることによって、端子Ｔ２から「接地電圧ＧＮＤ」の駆動電圧Ｖｄｒが出力されていることを想定する。また、制御素子ＣＴが、「接地電圧ＧＮＤ」の駆動電圧Ｖｄｒを受けて、「接地電圧ＧＮＤ」を出力していることから、Ｎ型ＦＥＴＮ３は、「遮断」されており、Ｐ型ＦＥＴ素子Ｐ３は、「導通」されている。
【００３８】
［時刻ｔ２以前］
変形例２のドライバ回路ＤＲ１Ｂは、駆動電圧Ｖｄｒが閾値Ｖｔｈ１に達する時点である時刻ｔ２以前には、実施例１のドライバ回路ＤＲ１Ａと同様な動作を行うことにより、図１４中の実線で示されるように、従来のドライバ回路ＤＲ１０と同様な傾きで立ち上がる。
【００３９】
［時刻ｔ２以後］
駆動電圧Ｖｄｒが閾値Ｖｔｈ１に達する時点である時刻ｔ２以後には、シュミットトリガ素子ＳＭは、「接地電圧ＧＮＤ」に代えて、「電源電圧ＶDD」を出力する。これにより、実施例１と同様に、Ｐ型ＦＥＴ素子Ｐ３が、「導通」から「遮断」へ切り換わる。これにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２、Ｎ３が「遮断」されており、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が「導通」されており、かつ、Ｐ型ＦＥＴ素子Ｐ３が「遮断」されていることによって、駆動電圧Ｖｄｒ（正確には、前記電流ＩOH。）は、実質的にＰ型ＦＥＴ素子Ｐ２のみで規定され、図１４中の一点鎖線で示されるように、時刻ｔ２以前のときの傾きより緩やかな傾き、換言すれば、実施例１のドライバ回路ＤＲ１Ａの時刻ｔ１以後の傾きと同様な傾きで立ち上がりを続ける。
【００４０】
〈効果〉
上述したように、変形例２のドライバ回路ＤＲ１Ｂでは、駆動電圧Ｖｄｒは、駆動電圧Ｖｄｒがシュミットトリガ素子ＳＭの閾値Ｖｔｈ１より小さい時刻ｔ２以前には、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２、Ｐ３により規定されることにより、従来と同様に急峻に立ち上がり、他方で、時刻ｔ２以後には、Ｐ型ＦＥＴ素子Ｐ２により規定されることにより、従来に比して緩慢に立ち上がることから、駆動電圧Ｖｄｒが閾値Ｖｔｈ１（受信装置の電圧ＶIH）に至るまでの所要時間を従来に比して長引かせることなく、オーバーシュートの発生を従来に比して低減させることが可能となる。
【００４１】
変形例２のドライバ回路ＤＲ１Ｂは、入力電圧Ｖｉｎが「電源電圧ＶDD」から「接地電圧ＧＮＤ」へ切り換わるときには、図１５の実線及び一点鎖線で示されるような、上述した動作と同様な動作を行うことにより、より詳しくは、駆動電圧Ｖｄｒは、駆動電圧Ｖｄｒが閾値Ｖｔｈ２に達する時点である時刻ｔ２以前には、急峻に立ち下がり、他方で、時刻ｔ２以後には、緩慢に立ち下がることにより、アンダーシュートを従来に比して低減させることが可能となる。
【００４２】
〈変形例３〉
図６は、実施例１の変形例３のドライバ回路の構成を示す。変形例３のドライバ回路ＤＲ１Ｃは、図６と変形例２を示す図５との比較から明らかなように、基本的に、変形例２のドライバ回路ＤＲ１Ｂと同様な構成を有し、他方で、実施例２のドライバ回路ＤＲ１Ｂと異なり、シュミットトリガ素子ＳＭに入力される電圧と、当該入力される電圧に対しシュミットトリガ素子ＳＭが出力する電圧の間の入出力特性を変えるべく、外部から端子Ｔ３を経て制御電圧Ｖｃｔが印加される。
【００４３】
図７は、シュミットトリガ素子の構成を示す。シュミットトリガ素子ＳＭは、図７に示されるように、Ｐ型ＦＥＴ素子ｐ２０〜ｐ２３と、Ｎ型ＦＥＴ素子ｎ２０〜ｎ２３と、論理和素子ｏｒと、論理積素子ａｄと、入力端子Ｔ２１と、出力端子Ｔ２２と、制御端子Ｔ２３Ａ、Ｔ２３Ｂとを有する。
【００４４】
シュミットトリガ素子ＳＭでは、制御端子Ｔ２３Ａ、Ｔ２３Ｂ（端子Ｔ３（図６に図示。）に相当。）に印加される制御電圧ＶｃｔＡ、ＶｃｔＢ（制御電圧Ｖｃｔ（図６に図示。）に相当。）、及び、出力端子Ｔ２２から出力される電圧により、Ｐ型ＦＥＴ素子ｐ２１、Ｎ型ＦＥＴ素子ｎ２２の「導通」、「遮断」が制御される。シュミットトリガ素子ＳＭの閾値Ｖｔｈ１、Ｖｔｈ２を規定する、ノードｎｄでの電圧であるノード電圧Ｖｎｄは、（１）Ｎ型ＦＥＴ素子ｎ２２が「遮断」である場合、（１ａ）Ｐ型ＦＥＴ素子ｐ２１が「導通」であるとき、Ｐ型ＦＥＴ素子ｐ２０、ｐ２１、Ｎ型ＦＥＴ素子ｎ２１の合成抵抗の値と、Ｎ型ＦＥＴ素子ｎ２０の抵抗値との比により規定され、（１ｂ）Ｐ型ＦＥＴ素子ｐ２１が「遮断」であるとき、Ｐ型ＦＥＴ素子ｐ２０の抵抗値と、Ｎ型ＦＥＴ素子ｎ２０の抵抗値との比により規定される。前記ノード電圧Ｖｎｄは、他方で、（２）Ｐ型ＦＥＴ素子ｐ２１が「遮断」である場合、（２ａ）Ｎ型ＦＥＴ素子ｎ２２が「導通」であるとき、Ｎ型ＦＥＴ素子ｎ２０、ｎ２２、Ｐ型ＦＥＴ素子ｎ２２の合成抵抗の値と、Ｐ型ＦＥＴ素子ｐ２０の抵抗値との比により規定され、（２ｂ）Ｎ型ＦＥＴ素子ｎ２２が「遮断」であるとき、Ｎ型ＦＥＴ素子ｎ２０の抵抗値と、Ｐ型ＦＥＴ素子ｐ２０の抵抗値との比により規定される。これにより、変形例３のドライバ回路ＤＲ１Ｃは、その閾値Ｖｔｈ１、Ｖｔｈ２を変えることができ、換言すれば、閾値Ｖｔｈ１、Ｖｔｈ２を受信装置の電圧ＶIH、ＶILに合致するように調整することができ、その結果、図１４、図１５に示されるように、急峻な傾きでの立ち上がり又は立下りを終了する時点である時刻ｔ２の位置を変えることが可能となる。
【００４５】
〈実施例２〉
〈構成〉
図８は、実施例２のドライバ回路の構成を示す。実施例２のドライバ回路ＤＲ２Ａは、実施例１のドライバ回路ＤＲ１Ａと同様に「正論理」で動作すべく、図８と実施例１を示す図１との比較から明らかなように、実施例１のドライバ回路ＤＲ１Ａと同様に、ＣＭＯＳトランジスタＣＭ１、ＣＭ２と、インバータ素子ＩＮ１、ＩＮ２と、制御素子ＣＴと、端子Ｔ１、Ｔ２とを含む。実施例２のドライバ回路ＤＲ２Ａは、また、実施例１のドライバ回路ＤＲ１Ａと異なり、否定論理積素子ＮＡ１と、否定論理和素子ＮＯ１とを含み、他方で、Ｐ型ＦＥＴ素子Ｐ３と、Ｎ型ＦＥＴ素子Ｎ３を含まず、制御素子ＣＴは、非反転素子に代えて反転素子（インバータ素子）からなる。
【００４６】
制御素子ＣＴは、実施例１と同様に、閾値Ｖｔｈを有する。
【００４７】
否定論理積素子ＮＡ１は、否定論理積を行う機能を有し、一方の入力端が端子Ｔ１に接続されており、他方の入力端が制御素子ＣＴの出力端に接続されており、出力端がＰ型ＦＥＴ素子Ｐ１のゲートに接続されている。
【００４８】
否定論理和素子ＮＯ１は、否定論理和を行う機能を有し、一方の入力端が端子Ｔ１に接続されており、他方の入力端が制御素子ＣＴの出力端に接続されており、出力端がＮ型ＦＥＴ素子Ｎ１のゲートに接続されている。
【００４９】
〈動作〉
実施例２のドライバ回路の動作について図１４の波形図を参照して説明する。説明及び理解を容易にすべく、端子Ｔ１に入力電圧Ｖｉｎとして「接地電圧ＧＮＤ」が入力されており、これにより、インバータ素子ＩＮ２、ＩＮ１が、「接地電圧ＧＮＤ」を出力し、Ｎ型ＦＥＴ素子Ｎ２が「導通」されており、Ｐ型ＦＥＴ素子Ｐ２が「遮断」されており、その結果、端子Ｔ２から駆動電圧Ｖｄｒとして「接地電圧ＧＮＤ」が出力されていることを想定する。当該想定により、制御素子ＣＴは、「電源電圧ＶDD」を出力し、その結果、否定論理積素子ＮＡ１は、「電源電圧ＶDD」を出力し、また、否定論理和素子ＮＯ１は、「接地電圧ＧＮＤ」を出力し、結果的に、Ｐ型ＦＥＴ素子Ｐ１及びＮ型ＦＥＴ素子Ｎ１は、「遮断」されている。
【００５０】
［時刻ｔ１以前］
端子Ｔ１に、入力電圧Ｖｉｎとして「接地電圧ＧＮＤ」に代えて「電源電圧ＶDD」が印加され始めると、インバータ素子ＩＮ１は、「接地電圧ＧＮＤ」を出力し、また、否定論理積素子ＮＡ１は、「接地電圧ＧＮＤ」を出力する。これにより、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２は、「遮断」から「導通」へ切り換わる。他方で、インバータ素子ＩＮ２が、「接地電圧ＧＮＤ」を出力することにより、Ｎ型ＦＥＴ素子Ｎ２は、「導通」から「遮断」へ切り換わる。
【００５１】
制御素子ＣＴが、駆動電圧Ｖｄｒが閾値Ｖｔｈに達する時点である時刻ｔ１になるまで「電源電圧ＶDD」を出力し続けることから、否定論理和素子ＮＯ１は、「接地電圧ＧＮＤ」を出力し続け、その結果、Ｎ型ＦＥＴ素子Ｎ１は、「遮断」されたままである。
【００５２】
このような、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が「遮断」されており、かつ、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２が「導通」されていることにより、駆動電圧Ｖｄｒ（正確には、端子Ｔ２から流れ出す電流ＩOH。）は、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２により規定され、図１４中の実線で示されるように、従来のドライバ回路ＤＲ１０と同様な傾きで立ち上がる。
【００５３】
［時刻ｔ１以後］
駆動電圧Ｖｄｒが閾値Ｖｔｈに達する時点である時刻ｔ１以後には、制御素子ＣＴは、「電源電圧ＶDD」に代えて、「接地電圧ＧＮＤ」を出力する。これにより、否定論理積素子ＮＡ１は、「接地電圧ＧＮＤ」に代えて「電源電圧ＶDD」を出力し、その結果、Ｐ型ＦＥＴ素子Ｐ１が、「導通」から「遮断」へ切り換わる。これにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が「遮断」されており、Ｐ型ＦＥＴ素子Ｐ１が「導通」されていることによって、駆動電圧Ｖｄｒ（正確には、前記電流ＩOH）は、Ｐ型ＦＥＴ素子Ｐ２のみで規定され、図１４中の点線で示されるように、時刻ｔ１以前のときの傾きより緩やかな傾きで立ち上がりを続ける。
【００５４】
〈効果〉
上述したように、実施例２のドライバ回路ＤＲ２Ａでは、駆動電圧Ｖｄｒは、駆動電圧Ｖｄｒが制御素子ＣＴの閾値Ｖｔｈより小さい時刻ｔ１以前には、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２により規定されることにより、従来と同様に急峻に立ち上がり、他方で、時刻ｔ１以後には、Ｐ型ＦＥＴ素子Ｐ２により規定されることにより、従来に比して緩慢に立ち上がることから、駆動電圧Ｖｄｒが閾値Ｖｔｈに至るまでの所要時間を従来に比して長引かせることなく、オーバーシュートの発生を従来に比して低減させることが可能となる。
【００５５】
実施例２のドライバ回路ＤＲ２Ａでは、加えて、実施例１のような、Ｐ型ＦＥＴ素子Ｐ１に直列接続されているＰ型ＦＥＴ素子Ｐ３（図１に図示。）を有しないことから、実施例１と異なり、当該Ｐ型ＦＥＴ素子Ｐ３のオン抵抗に起因する電圧降下を回避することが可能となり、換言すれば、当該ドライバ回路ＤＲ２Ａの駆動能力を、実施例１のドライバ回路ＤＲ１Ａのそれに比して向上させることが可能となる。
【００５６】
実施例２のドライバ回路ＤＲ２Ａは、入力電圧Ｖｉｎが「電源電圧ＶDD」から「接地電圧ＧＮＤ」へ切り換わるときには、図１５の実線及び点線で示されるような、上述した動作と同様な動作を行うことにより、アンダーシュートを従来に比して低減させることが可能となる。
【００５７】
〈変形例１〉
図９は、実施例２の変形例１のドライバ回路の構成を示す。変形例２のドライバ回路ＤＲ２ａは、図９と実施例２を示す図８との比較から明らかなように、基本的に、実施例２のドライバ回路ＤＲ２Ａと同様な構成を有し、他方で、変形例１のドライバ回路ＤＲ２ａが、入力電圧Ｖｉｎに従って「負論理」で動作するように、実施例２のドライバ回路ＤＲ２Ａと異なり、否定論理積素子ＮＡ１、否定論理和素子ＮＯ１、制御素子（反転素子）ＣＴに代えて、論理和素子ＯＲ１、論理積素子ＡＮ１、制御素子（非反転素子）ＣＴを有する。このような構成によっても、上記した実施例２のドライバ回路ＤＲ２Ａと同様な効果を得ることができる。
【００５８】
〈他の例〉
図１０は、実施例２のドライバ回路の他の例を示す。他の例のドライバ回路ＤＲ２Ａでは、図１０に示されるように、図３に図示のドライバ回路ＤＲ１Ａと同様に、図４に図示された制御素子ＣＴを有する。これにより、図３に図示されたドライバ回路ＤＲ１Ａと同様に、閾値Ｖｔｈを変えることができる。
【００５９】
〈変形例２〉
〈構成〉
図１１は、実施例２の変形例２のドライバ回路の構成を示す。変形例２のドライバ回路ＤＲ２Ｂは、図１１と実施例２を示す図８との比較から明らかなように、基本的に、実施例２のドライバ回路ＤＲ２Ａと同様な構成を有し、他方で、実施例２のドライバ回路ＤＲ２Ａと異なり、制御素子ＣＴに代えて、実施例１の変形例２のドライバ回路ＤＲ１Ｂと同様に、シュミットトリガ素子ＳＭを有する。
【００６０】
〈動作〉
変形例２のドライバ回路の動作について図１４の波形図を参照して説明する。説明及び理解を容易にすべく、実施例１と同様に、端子Ｔ１に入力電圧Ｖｉｎとして「接地電圧ＧＮＤ」が入力されており、これにより、Ｎ型ＦＥＴ素子Ｎ１が「導通」されており、また、Ｎ型ＦＥＴ素子Ｎ２及びＰ型ＦＥＴ素子Ｐ１、Ｐ２が「遮断」されていることを想定する。
【００６１】
［時刻ｔ２以前］
変形例２のドライバ回路ＤＲ２Ｂは、駆動電圧Ｖｄｒが閾値Ｖｔｈ１に達する時点である時刻ｔ２以前には、実施例２のドライバ回路ＤＲ２Ａと同様な動作を行うことにより、図１４中の実線で示されるように、従来のドライバ回路ＤＲ１０と同様な傾きで立ち上がる。
【００６２】
［時刻ｔ２以後］
駆動電圧Ｖｄｒが閾値Ｖｔｈ１に達する時点で時刻ｔ２以後には、シュミットトリガ素子ＳＭは、「電源電圧ＶDD」に代えて、「接地電圧ＧＮＤ」を出力する。これにより、実施例１のドライバ回路ＤＲ２Ａと同様に、Ｐ型ＦＥＴ素子Ｐ１が、「導通」から「遮断」へ切り換わる。これにより、Ｎ型ＦＥＴ素子Ｎ１、Ｎ２が「遮断」されており、Ｐ型ＦＥＴ素子Ｐ２が「導通」されており、Ｐ型ＦＥＴ素子Ｐ１が「遮断」されていることにより、駆動電圧Ｖｄｒ（正確には、前記電流ＩOH。）は、Ｐ型ＦＥＴ素子Ｐ２のみで規定され、図１４中の一点鎖線で示されるように、時刻ｔ２以前のときの傾きより緩やかな傾き、換言すれば、実施例２のドライバ回路ＤＲ２Ａの時刻ｔ１以後の傾きと同様な傾きで立ち上がりを続ける。
【００６３】
〈効果〉
上述したように、変形例２のドライバ回路ＤＲ２Ｂでは、駆動電圧Ｖｄｒは、駆動電圧Ｖｄｒがシュミットトリガ素子ＳＭの閾値Ｖｔｈ１より小さい時刻ｔ２以前には、Ｐ型ＦＥＴ素子Ｐ１、Ｐ２により規定されることにより、従来と同様に急峻に立ち上がり、他方で、時刻ｔ２以後には、Ｐ型ＦＥＴ素子Ｐ２のみにより規定されることにより、従来に比して緩慢に立ち上がることから、駆動電圧Ｖｄｒが閾値Ｖｔｈ１（受信装置の電圧ＶIH）に至るまでの所要時間を従来に比して長引かせることなく、オーバーシュートの発生を従来に比して低減させることが可能となる。
【００６４】
変形例２のドライバ回路ＤＲ２Ｂは、入力電圧Ｖｉｎが「電源電圧ＶDD」から「接地電圧ＧＮＤ」へ切り換わるときには、図１５の実線及び一点鎖線で示されるような、上述した動作と同様な動作を行うことにより、より詳しくは、駆動電圧Ｖｄｒは、駆動電圧Ｖｄｒが閾値Ｖｔｈ２に達する時点である時刻ｔ２以前には、急峻に立ち下がり、他方で、時刻ｔ２以後には、緩慢に立ち下がることにより、アンダーシュートを従来に比して低減させることが可能となる。
【００６５】
〈変形例３〉
図１２は、実施例２の変形例３のドライバ回路の構成を示す。変形例３のドライバ回路ＤＲ２Ｃは、図１２と変形例２を示す図１１との比較から明らかなように、基本的に、変形例２のドライバ回路ＤＲ２Ｂと同様な構成を有し、他方で、実施例２のドライバ回路ＤＲ２Ａと異なり、シュミットトリガ素子ＳＭに、実施例１の変形例３のドライバ回路ＤＲ１Ｃと同様に、当該シュミットトリガ素子ＳＭの入出力特性を変えるべく、外部から端子Ｔ３を経て制御電圧Ｖｃｔが印加される。
【００６６】
変形例３のドライバ回路ＤＲ２Ｃは、当該シュミットトリガ素子ＳＭを有することにより、実施例１の変形例３のドライバ回路ＤＲ１Ｃと同様に、閾値Ｖｔｈ１、Ｖｔｈ２を変えることができ、換言すれば、閾値Ｖｔｈ１、Ｖｔｈ２を受信装置の電圧ＶIH、ＶILに合致するように調整することができ、その結果、図１４、図１５に示されるように、急峻な傾きでの立ち上がり又は立下りを終了する時点である時刻ｔ２の位置を変えることが可能となる。
【図面の簡単な説明】
【００６７】
【図１】実施例１のドライバ回路の構成を示す図。
【図２】実施例１の変形例１のドライバ回路の構成を示す図。
【図３】実施例１の他の例のドライバ回路の構成を示す図。
【図４】実施例１の制御素子の構成を示す図。
【図５】実施例１の変形例２のドライバ回路の構成を示す図。
【図６】実施例１の変形例３のドライバ回路の構成を示す図。
【図７】変形例３のシュミットトリガ素子の構成を示す図。
【図８】実施例２のドライバ回路の構成を示す図。
【図９】実施例２の変形例１のドライバ回路の構成を示す図。
【図１０】実施例２の他の例のドライバ回路の構成を示す図。
【図１１】実施例２の変形例２のドライバ回路の構成を示す図。
【図１２】実施例２の変形例３のドライバ回路の構成を示す図。
【図１３】従来のドライバ回路の構成を示す図。
【図１４】実施例１、実施例２、他の例、変形例、従来のドライバ回路の立ち上がり動作を示す波形図。
【図１５】実施例１、実施例２、他の例、変形例、従来のドライバ回路の立ち下がり動作を示す波形図。
【符号の説明】
【００６８】
ＤＲ１Ａ…ドライバ回路、ＣＭ１，ＣＭ２…ＣＭＯＳトランジスタ、Ｐ１〜Ｐ３…Ｐ型ＦＥＴ素子、Ｎ１〜Ｎ３…Ｎ型ＦＥＴ素子、ＩＮ１，ＩＮ２…インバータ素子、ＣＴ…制御素子、Ｔ１，Ｔ２…端子、Ｖｉｎ…入力電圧、Ｖｄｒ…駆動電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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