(57)【要約】【課題】ゲート絶縁膜を薄膜化可能としつつパターン精度を高めた薄膜トランジスタを提供する。【解決手段】半導体層31を覆って基板21上に形成したゲート絶縁膜32に、半導体層31上に位置する第１領域41と、半導体層31の外方に位置し基板21からの距離が第１領域41より大きい第２領域42とを連続して設ける。半導体層31の端面近傍での電界集中を緩和し、ゲート絶縁膜32を薄膜化可能としつつパターン精度を高めることができる。【選択図】図１
2009016614.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンにより基板上に形成され、チャネル領域と、このチャネル領域の両側に位置したソース領域およびドレイン領域とを有する半導体層と、
この半導体層を覆って前記基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上にて前記チャネル領域に対応する位置に形成されたゲート電極とを具備し、
前記ゲート絶縁膜は、
前記半導体層上に位置する第１領域と、
この第１領域に連続して前記半導体層の外方に位置し、前記基板からの距離が前記第１領域以上である第２領域とを備えている
ことを特徴とした薄膜トランジスタ。
【請求項２】
前記第２領域は、前記第１領域との連続部に、この第１領域から前記第２領域へと前記基板に対して３０°より大きい傾斜角で傾斜した傾斜領域を有している
ことを特徴とした請求項１記載の薄膜トランジスタ。
【請求項３】
アレイ基板を備え、複数の画素を有する表示領域が形成された表示素子本体と、
前記画素のそれぞれに対応して前記アレイ基板に設けられ、前記各画素を駆動する請求項１または２記載の薄膜トランジスタと
を具備したことを特徴とした表示素子。
【請求項４】
基板上にポリシリコン薄膜を形成する半導体層形成工程と、
前記ポリシリコン薄膜にドーピングによってチャネル領域の両側に位置するソース領域およびドレイン領域を所定パターンに形成するドーピング工程と、
前記チャネル領域、前記ソース領域および前記ドレイン領域を覆って前記ポリシリコン薄膜上に保護膜を形成する保護膜形成工程と、
この保護膜を形成した前記ポリシリコン薄膜に所定の酸化処理を施し、前記保護膜により保護した部分を除く前記ポリシリコン薄膜を酸化して、前記チャネル領域、前記ソース領域および前記ドレイン領域に対応する所定パターンの半導体層と、この半導体層の外方の位置に傾斜状に立ち上がる酸化膜傾斜部を有する酸化膜とを形成する酸化工程と、
前記保護膜を除去する保護膜除去工程と、
前記所定パターンの半導体層を覆う第１領域とこの第１領域に連続し前記所定パターンの外方にて前記酸化膜の位置に対応する第２領域とを有するゲート絶縁膜を形成するゲート絶縁膜形成工程と
を具備したことを特徴とした薄膜トランジスタの製造方法。
【請求項５】
前記保護膜形成工程で形成する前記保護膜を、シリコン窒化膜とする
ことを特徴とした請求項４記載の薄膜トランジスタの製造方法。
【請求項６】
前記改質工程で前記半導体層を改質する際に、前記所定パターンの半導体層との連続部に、この所定パターンの半導体層側から前記基板に対して３０°より大きい傾斜角で傾斜した傾斜部を形成する
ことを特徴とした請求項４または５記載の薄膜トランジスタの製造方法。
【請求項７】
基板上にポリシリコン薄膜を所定パターンに形成する半導体層形成工程と、
前記ポリシリコン薄膜にドーピングによってチャネル領域の両側に位置するソース領域およびドレイン領域を形成して半導体層とするドーピング工程と、
前記半導体層の周縁部に、この半導体層と略等しい厚みの平坦なＳＯＧ膜を形成するＳＯＧ膜形成工程と、
前記半導体層を覆う第１領域とこの第１領域に連続し前記ＳＯＧ膜に対応する第２領域とを有するゲート絶縁膜を形成するゲート絶縁膜形成工程と
を具備したことを特徴とした薄膜トランジスタの製造方法。
【請求項８】
アレイ基板を備え、複数の画素を有する表示領域が形成された表示素子本体と、前記画素のそれぞれに対応して前記アレイ基板に設けられ、前記各画素を駆動する請求項１または２記載の薄膜トランジスタとを有する表示素子の製造方法であって、
請求項４ないし７いずれか一記載の薄膜トランジスタの製造方法にて前記アレイ基板に前記薄膜トランジスタを形成する薄膜トランジスタ形成工程
を具備していることを特徴とした表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコンにより形成された半導体層を覆って基板上に形成されたゲート絶縁膜を有する薄膜トランジスタ、これを備えた表示素子およびそれらの製造方法に関する。
【背景技術】
【０００２】
従来、例えばポリシリコンにより形成された半導体層を有する薄膜トランジスタを用いる液晶表示素子などの表示素子には、基板上に、簡単なシフトレジスタから構成されたドライバ回路が集積されている。
【０００３】
上記薄膜トランジスタとしては、いわゆるトップゲート型のものがあり、この薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を有する半導体層を覆って基板上にゲート絶縁膜が形成され、このゲート絶縁膜上にてチャネル領域に対応する位置にゲート電極が形成されるとともに、このゲート電極を覆う層間膜上に、ソース領域に接続されるソース電極とドレイン領域に接続されるドレイン電極とが形成される（例えば、特許文献１参照。）。
【特許文献１】特開平１１−３０７４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、従来外付けのＩＣに内蔵されていたインターフェース回路やタイミング発生回路などをも基板上に集積化した回路一体型の表示素子が開発されてきている。
【０００５】
このような表示素子を高精細化していくためには、回路を高速化する必要があり、このような高速化のためには、薄膜トランジスタの駆動能力を高める必要がある。
【０００６】
ポリシリコン薄膜トランジスタは、一種のＭＯＳトランジスタであるため、駆動能力を高めるためには、ゲート絶縁膜を薄膜にすることが有効である。
【０００７】
しかしながら、ゲート絶縁膜を薄膜化すると、耐圧を保つために半導体層の端面部すなわちエッジ部でのテーパ角を３０°以下に制御することが必要であり、パターン精度を高めるのが困難であるという問題点を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、ゲート絶縁膜を薄膜化可能としつつパターン精度を高めた薄膜トランジスタ、これを備えた表示素子およびそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、ポリシリコンにより基板上に形成され、チャネル領域と、このチャネル領域の両側に位置したソース領域およびドレイン領域とを有する半導体層と、この半導体層を覆って前記基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上にて前記チャネル領域に対応する位置に形成されたゲート電極とを具備し、前記ゲート絶縁膜は、前記半導体層上に位置する第１領域と、この第１領域に連続して前記半導体層の外方に位置し、前記基板からの距離が前記第１領域以上である第２領域とを備えているものである。
【００１０】
また、本発明は、基板上にポリシリコン薄膜を形成する半導体層形成工程と、前記ポリシリコン薄膜にドーピングによってチャネル領域の両側に位置するソース領域およびドレイン領域を所定パターンに形成するドーピング工程と、前記チャネル領域、前記ソース領域および前記ドレイン領域を覆って前記ポリシリコン薄膜上に保護膜を形成する保護膜形成工程と、この保護膜を形成した前記ポリシリコン薄膜に所定の酸化処理を施し、前記保護膜により保護した部分を除く前記ポリシリコン薄膜を酸化して、前記チャネル領域、前記ソース領域および前記ドレイン領域に対応する所定パターンの半導体層と、この半導体層の外方の位置に傾斜状に立ち上がる酸化膜傾斜部を有する酸化膜とを形成する酸化工程と、前記保護膜を除去する保護膜除去工程と、前記所定パターンの半導体層を覆う第１領域とこの第１領域に連続し前記所定パターンの外方にて前記酸化膜の位置に対応する第２領域とを有するゲート絶縁膜を形成するゲート絶縁膜形成工程とを具備したものである。
【００１１】
さらに、本発明は、基板上にポリシリコン薄膜を所定パターンに形成する半導体層形成工程と、前記ポリシリコン薄膜にドーピングによってチャネル領域の両側に位置するソース領域およびドレイン領域を形成して半導体層とするドーピング工程と、前記半導体層の周縁部に、この半導体層と略等しい厚みの平坦なＳＯＧ膜を形成するＳＯＧ膜形成工程と、前記半導体層を覆う第１領域とこの第１領域に連続し前記ＳＯＧ膜に対応する第２領域とを有するゲート絶縁膜を形成するゲート絶縁膜形成工程とを具備したものである。
【００１２】
そして、半導体層を覆って基板上に形成したゲート絶縁膜に、半導体層上に位置する第１領域と、半導体層の外方に位置し基板からの距離が第１領域以上である第２領域とを連続して設ける。
【発明の効果】
【００１３】
本発明によれば、半導体層の端面近傍での電界集中を緩和し、ゲート絶縁膜を薄膜化可能としつつパターン精度を高めることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の第１の実施の形態の構成を、図面を参照して説明する。
【００１５】
図４および図５において、11は表示素子としての液晶表示素子を示し、この液晶表示素子は、アクティブマトリクス型の液晶パネルである。そして、この液晶表示素子11は、アレイ基板12と、対向基板13とが対向配置され、これらアレイ基板12と対向基板13との間に光変調層である液晶層14が介在され、かつ、この液晶層14の周囲にて基板12，13が図示しないシール剤により貼着されて液晶層14が保持された表示素子本体15を有している。そして、この表示素子本体15の中央部には、画像表示が可能な表示領域である四角形状の有効表示部16が形成されている。この有効表示部16には、図示しない複数の画素が表示素子本体15の縦方向および横方向のそれぞれに沿ったマトリクス状に配置されている。
【００１６】
アレイ基板12は、透光性を有する基板21を備えており、この基板21の一主面には、走査線であるゲート線22と信号線であるソース線23とが、平面視で互いに略直交するように配置されている。さらに、これらゲート線22およびソース線23にて仕切られて囲まれた各領域のそれぞれに有効表示部16の画素Ｐが位置している。また、これら画素Ｐのそれぞれには、スイッチング素子としての薄膜トランジスタ(ＴＦＴ)25と、図示しない画素電極とのそれぞれが設けられている。これら画素電極は、同一画素内の薄膜トランジスタ25に電気的に接続され、この薄膜トランジスタ25にて駆動制御される。さらに、アレイ基板12には、ゲート線22に電気的に接続されるゲートドライバ27とソース線23に電気的に接続されるソースドライバ28とが、それぞれ有効表示部16の辺部に沿って配設されている。
【００１７】
そして、薄膜トランジスタ25は、ＬＤＤ(Lightly Doped Drain)構造を有するいわゆるトップゲートタイプのもので、図１ないし図３に示すように、基板21上にシリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層膜上に端部が３０°以上のテーパ角を有する半導体層31が形成されている。この半導体層31は、チャネル領域31aの両側に、ソース領域31bと、ドレイン領域31cとが形成され、チャネル領域31aとソース領域31bおよびドレイン領域31cとのそれぞれとの間に、ＬＤＤ領域31d，31eが形成されている。また、この半導体層31は、ゲート絶縁膜32により覆われ、このゲート絶縁膜32上にゲート電極33が形成され、このゲート電極33が層間膜34により覆われ、この層間膜34上に、ソース領域31bに電気的に接続されるソース電極35と、ドレイン領域31cに電気的に接続されるドレイン電極36とがそれぞれ形成されている。そして、これらソース電極35およびドレイン電極36を覆って、図示しない平坦化膜が形成され、この平坦化膜上に液晶層14の配向用の図示しない配向膜が形成されている。
【００１８】
半導体層31は、多結晶半導体であるポリシリコン(ｐ−Ｓｉ)にて構成されたポリシリコン半導体層である。すなわち、この半導体層31は、非晶質半導体であるアモルファスシリコン(ａ−Ｓｉ)を、例えばエキシマレーザ溶解結晶化であるアニールしてからパターニングして作成した島状のポリシリコン薄膜である。そして、この半導体層31は、ゲート線22に対して平行な方向に沿って長尺状に形成されている。
【００１９】
ソース領域31bおよびドレイン領域31cは、リン(Ｐ)などの不純物を高濃度にイオンドーピングした領域である。
【００２０】
ＬＤＤ領域31d，31eは、電界を緩和してホットエレクトロンの発生を低減するもので、ソース領域31bおよびドレイン領域31cよりも少ない量のリンなどの不純物がイオンドーピングされた領域であり、チャネル領域31a、ソース領域31bおよびドレイン領域31cのそれぞれよりも狭く形成されている。
【００２１】
ゲート絶縁膜32は、半導体層31とゲート電極33とを絶縁するもので、半導体層31を含むアンダーコート層上に、例えばＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜(ＳｉＯＸ)などにより形成されている。
【００２２】
ここで、ゲート絶縁膜32は、半導体層31上に位置する第１領域41と、この第１領域41に連続し半導体層31の外方に位置する第２領域42とを備えている。
【００２３】
第１領域41は、半導体層31を覆って、この半導体層31に対して一定の厚みを有するように形成されている。
【００２４】
第２領域42は、第１領域41の周縁部にて半導体層31の端面に対応する位置に、基板21の面方向に対して所定角度、例えば３０°以上に傾斜したテーパ角を有する傾斜領域42aを有し、この傾斜領域42aの第１領域41と反対側に連続して、基板21に対して一定の厚みを有する平坦領域42bが形成されている。したがって、第２領域42は、傾斜領域42aおよび平坦領域42bにおいて、第１領域41よりも基板21の上面からの距離が遠くなるように形成されている。
【００２５】
なお、傾斜領域42aのテーパ角は、０°より大きい任意の角度とすることができる。
【００２６】
また、ゲート電極33は、半導体層31に対して略直交する方向に沿ってゲート線22から突設されている。さらに、このゲート電極33は、半導体層31の幅方向の両側外方に突出し、傾斜領域42a上に亘って形成されている。
【００２７】
層間膜34は、ゲート電極33とソース電極35およびドレイン電極36とを絶縁するもので、例えばプラズマＣＶＤ法などによりゲート電極33を含むゲート絶縁膜32上にシリコン酸化膜などにより形成されている。ここで、この層間膜34は、半導体層31の端面に対応する部分の膜厚が他の部分よりも若干薄くなっている。
【００２８】
ソース電極35は、例えばモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜してからパターニングしてソース線23と一体に形成されている。また、このソース電極35は、半導体層31のソース領域31bに対して、層間膜34およびゲート絶縁膜32に連続して形成されたコンタクトホール43を介して電気的に接続されている。
【００２９】
ドレイン電極36は、ソース電極35と同じ材質で形成され、半導体層31のドレイン領域31cに対して、層間膜34およびゲート絶縁膜32に連続して形成されたコンタクトホール44を介して電気的に接続されているとともに、平坦化膜上に形成された画素電極に対して、平坦化膜に形成された図示しないコンタクトホールを介して電気的に接続されている。
【００３０】
また、平坦化膜は、例えばシリコン窒化膜(ＳｉＮ)などである。
【００３１】
一方、対向基板13は、図４に示すように、絶縁性のガラスなどの部材により形成された透明な基板49上に図示しないカラーフィルタ層、対向電極および配向膜などが順次積層されている。
【００３２】
次に、上記一実施の形態の製造方法を説明する。
【００３３】
まず、基板21上に例えばプラズマＣＶＤ法でアンダーコート層を形成し(アンダーコート形成工程)、ＰＥ−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにて、このアンダーコート層上に非晶質半導体薄膜であるアモルファスシリコン薄膜を堆積する(アモルファスシリコン薄膜堆積工程)。
【００３４】
次いで、このアモルファスシリコン薄膜に、例えばパルスレーザビームを照射してレーザアニールして、このアモルファスシリコン薄膜をエキシマレーザ溶融結晶化させて、図６に示すように、多結晶半導体薄膜であるポリシリコン薄膜51にする(溶融結晶化工程)。
【００３５】
この後、このポリシリコン薄膜51の表面にフォトレジストを形成してから、このフォトレジストをマスクとして用いて、ポリシリコン薄膜51を例えばプラズマに曝してドライエッチングなどにより半導体層31と、ゲート絶縁膜32になる部分とをそれぞれパターニングする(パターニング工程)。
【００３６】
この状態で、ソース領域31bおよびドレイン領域31cとなる部分のポリシリコン薄膜51の両側部にｎ型のリンなどの不純物を高濃度にイオンドーピングしてｎ+層とし、活性化と酸化とを同時に行うことで、図７に示すように、ソース領域31bおよびドレイン領域31cのそれぞれを形成する(ドーピング工程)。
【００３７】
次いで、図８に示すように、半導体層31のチャネル領域31a、ソース領域31bおよびドレイン領域31cを覆って、ポリシリコン薄膜51上に、例えばシリコン窒化膜などの保護膜53を形成する(保護膜形成工程)。
【００３８】
この状態で、図９に示すように、酸化処理、例えば高圧水蒸気アニールなどを施すと、ポリシリコン薄膜51の半導体層31を除く部分が酸化されて酸化膜である絶縁性のシリコン酸化膜55となり、このシリコン酸化膜55が体積増加することで、シリコン酸化膜55の半導体層31近傍の位置に、傾斜状の酸化膜傾斜部55aが形成される(酸化工程)。
【００３９】
このとき、酸化膜傾斜部55aは、基板21の面方向に対して３０°以上のテーパ角で立ち上がるように形成される。
【００４０】
さらに、図１０に示すように、保護膜53を除去し(保護膜除去工程)、図１１に示すように、シリコン酸化膜55を成長させてゲート絶縁膜32を形成する(ゲート絶縁膜形成工程)。このため、ゲート絶縁膜32には、半導体層31を覆う第１領域41と、シリコン酸化膜55に対応する第２領域42とが形成され、この第２領域42には、酸化膜傾斜部55aに対応する傾斜領域42aと、酸化膜傾斜部55a以外の部分に対応する平坦領域42bとが形成される。
【００４１】
この後、図１２に示すように、チャネル領域31aとなる部分のポリシリコン薄膜51上に、モリブデン−タングステン合金などをスパッタ法などにて成膜して金属層を形成してからパターニングしてゲート線22およびゲート電極33を一体に形成し(ゲート電極形成工程)、ゲート電極33をマスクとしてＬＤＤ領域31d，31eとなる部分のポリシリコン薄膜51にリンなどの不純物を低濃度にイオンドーピングしてＬＤＤ領域31d，31eを形成する(領域形成工程)。
【００４２】
次いで、図１３に示すように、ゲート電極33を含むゲート絶縁膜32上に、例えばシリコン酸化膜などを成膜して層間膜34を形成する(層間膜形成工程)。
【００４３】
この後、図１に示すように、層間膜34およびゲート絶縁膜32をパターニングしてコンタクトホール43，44を開口させて、ソース領域31bおよびドレイン領域31cのそれぞれの一部を露出させ(コンタクトホール形成工程)、コンタクトホール43，44を含む層間膜34上の全面にスパッタ法などにて金属層を成膜した後、所定のフォトレジストを形成し、このフォトレジストをマスクとして用いて、ソース電極35およびドレイン電極36となる部分以外の金属層をドライエッチングなどにより除去する(線形成工程)。
【００４４】
そして、フォトレジストを剥離して除去し、ソース電極35およびドレイン電極36のそれぞれを含む層間膜34上に平坦化膜を形成して(平坦化膜形成工程)、各薄膜トランジスタ25を完成する。
【００４５】
以上の各工程により、薄膜トランジスタ形成工程が構成されている。
【００４６】
さらに、フォトリソ工程およびスパッタリング工程を適宜繰り返して、平坦化膜上に画素電極を形成した後、この画素電極を含む平坦化膜上に配向膜を形成する(膜形成工程)。
【００４７】
次いで、基板21上の有効表示部16の周縁に各ドライバ27，28をそれぞれ作り込み(ドライバ形成工程)、アレイ基板12を完成する。
【００４８】
この後、このアレイ基板12の配向膜側に、対向基板13の配向膜側を対向させて取り付け(対向基板配置工程)、これらアレイ基板12の配向膜と対向基板13の配向膜との間に液晶層14を介在させて封止する(光変調層介在工程)。
【００４９】
そして、これらアレイ基板12および対向基板13に図示しないシステム回路や偏光板などの様々な部材を組み合わせて(組み合わせ工程)、液晶表示素子11を完成する。
【００５０】
上述したように、上記第１の実施の形態によれば、半導体層31を覆って基板21上に形成したゲート絶縁膜32に、半導体層31上に位置する第１領域41と、半導体層31の外方に位置し基板21からの距離が第１領域41よりも大きい第２領域42とを連続して設けることで、半導体層31の端面のテーパ角を３０°以上にしても耐圧劣化がなく、ゲート絶縁膜32を薄膜化可能としつつ、エッチングの際の変換差を抑制してパターン精度を高めることができる。
【００５１】
具体的に、第２領域42には、第１領域41から第２領域42側へと傾斜した傾斜領域42aを形成することで、半導体層31の端面近傍において、第２領域42の基板21からの距離を、第１領域41の基板21からの距離よりも確実に大きくできる。
【００５２】
また、上記薄膜トランジスタ25の製造に際しては、基板21上にポリシリコンによりポリシリコン薄膜51を形成し、高濃度ドーピングによりチャネル領域31aの両側に位置するソース領域31bおよびドレイン領域31cを形成し、これら領域31a，31b，31cを覆ってポリシリコン薄膜51上に保護膜53を形成し、この保護膜53を形成したポリシリコン薄膜51に所定の酸化処理、ここでは高圧水蒸気アニールを施して、保護膜53により保護した部分を除くポリシリコン薄膜51を酸化して、各領域31a，31b，31cに対応する所定パターンの半導体層31と、この半導体層31の外方の位置に傾斜状に立ち上がる酸化膜傾斜部55aを有するシリコン酸化膜55とを形成し、保護膜53を除去した後、シリコン酸化膜55を成長させて、半導体層31を覆う第１領域41とこのシリコン酸化膜55の位置に対応する第２領域42とを有するゲート絶縁膜32を形成することで、酸化膜傾斜部55aの位置に対応して傾斜領域42aが形成されるので、第１領域41よりも基板21からの距離が遠い第２領域42を容易に形成できる。
【００５３】
さらに、酸化処理を、高圧水蒸気アニールとすることで、例えば熱酸化、あるいはプラズマ酸化などで酸化する場合と比較して、低温で、かつ、実用的な酸化速度を得ることができる。
【００５４】
そして、薄膜トランジスタ25のゲート絶縁膜32を薄膜化しつつ薄膜トランジスタ25の耐圧を確保できることで、薄膜トランジスタ25の高速化が可能となり、この薄膜トランジスタ25の駆動能力を高めて、液晶表示素子11を高集積化でき、インターフェース回路やタイミング発生回路などをも基板上に集積化した回路一体型のものなどにも対応できる。
【００５５】
次に、第２の実施の形態を、図面を参照して説明する。なお、上記第１の実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。
【００５６】
この第２の実施の形態は、図１４および図１５に示すように、薄膜トランジスタ25のゲート絶縁膜32の第２領域42の基板21からの距離が、第１領域41の基板21からの距離と略等しいものである。
【００５７】
そして、この薄膜トランジスタ25を製造する際には、まず、アンダーコート形成工程、アモルファスシリコン薄膜堆積工程および溶融結晶化工程の後、ポリシリコン薄膜51の表面にフォトレジストを形成してから、このフォトレジストをマスクとして用いて、図１６に示すように、ポリシリコン薄膜51を例えばプラズマに曝してドライエッチングなどによりパターニングする(パターニング工程)。
【００５８】
この状態で、ソース領域31bおよびドレイン領域31cとなる部分のポリシリコン薄膜51の両側部にｎ型のリンなどの不純物を高濃度にイオンドーピングしてｎ+層とし、活性化と酸化とを同時に行うことで、図１７に示すように、ソース領域31bおよびドレイン領域31cのそれぞれを有する半導体層31を形成する(ドーピング工程)。
【００５９】
次いで、半導体層31を形成した基板21上に、濃度が薄い所定のシリコーンなどの絶縁材料を塗布した後、基板21を高速回転させることにより、この絶縁材料によって図１８に示すように半導体層31の周縁部に半導体層31と略等しい厚みの平坦なＳＯＧ膜57を形成して、半導体層31の端面のエッジ部を埋める(ＳＯＧ膜形成工程)。
【００６０】
したがって、半導体層31とＳＯＧ膜57とが、基板21上にて上面が略面一に形成される。
【００６１】
この状態で、図１９に示すように、ＳＯＧ膜57上のＣＶＤ膜(図示せず)を成長させてゲート絶縁膜32を形成する(ゲート絶縁膜形成工程)。このため、ゲート絶縁膜32には、半導体層31を覆う第１領域41と、ＳＯＧ膜57の位置に対応する第２領域42とが形成され、これら第１領域41と第２領域42との基板21からの距離が互いに略等しくなっている。
【００６２】
この後、図２０に示すように、チャネル領域31aとなる部分のポリシリコン薄膜51(図１９)に対応するゲート絶縁膜32上に、モリブデン−タングステン合金などをスパッタ法などにて成膜して金属層を形成してからパターニングしてゲート線22およびゲート電極33を一体に形成し(ゲート電極形成工程)、ゲート電極33をマスクとしてＬＤＤ領域31d，31eとなる部分のポリシリコン薄膜51(図１９)にリンなどの不純物を低濃度にイオンドーピングしてＬＤＤ領域31d，31eを形成して半導体層31とする(領域形成工程)。
【００６３】
次いで、図２１に示すように、ゲート電極33を含むゲート絶縁膜32上に、例えばシリコン酸化膜などを成膜して層間膜34を形成する(層間膜形成工程)。
【００６４】
この後、図１４に示すように、層間膜34およびゲート絶縁膜32をパターニングしてコンタクトホール43，44を開口させて、ソース領域31bおよびドレイン領域31cのそれぞれの一部を露出させ(コンタクトホール形成工程)、コンタクトホール43，44を含む層間膜34上の全面にスパッタ法などにて金属層を成膜した後、所定のフォトレジストを形成し、このフォトレジストをマスクとして用いて、ソース電極35およびドレイン電極36となる部分以外の金属層をドライエッチングなどにより除去する(線形成工程)。
【００６５】
そして、フォトレジストを剥離して除去し、ソース電極35およびドレイン電極36のそれぞれを含む層間膜34上に平坦化膜を形成して(平坦化膜形成工程)、各薄膜トランジスタ25を完成する。
【００６６】
以上の各工程により、薄膜トランジスタ形成工程が構成される。
【００６７】
さらに、膜形成工程およびドライバ形成工程を経て、アレイ基板12を完成するとともに、対向基板配置工程、光変調層介在工程および組み合わせ工程などを経て、液晶表示素子11を完成する。
【００６８】
このように、薄膜トランジスタ25が、第１領域と、基板21からの距離が第１領域41と略等しい第２領域42とを有するゲート絶縁膜32を有することで、半導体層31の端面近傍での電界集中を緩和し、上記第１の実施の形態と同様の作用効果を奏することができる。
【００６９】
また、基板21上にポリシリコン薄膜51を所定パターンに形成し、このポリシリコン薄膜51にドーピングによってチャネル領域31aの両側に位置するソース領域31bおよびドレイン領域31cを形成して半導体層31とし、この半導体層31の周縁部に、この半導体層31と略等しい厚みの平坦なＳＯＧ膜57を形成し、このＳＯＧ膜57上のＣＶＤ膜(図示せず)を成長させて、半導体層31を覆う第１領域41とこの第１領域41に連続しＳＯＧ膜57に対応する第２領域42とを有するゲート絶縁膜32を形成することで、ゲート絶縁膜32を容易に形成できる。
【００７０】
なお、上記各実施の形態において、薄膜トランジスタ25は、表示素子に用いるものに限定されない。
【００７１】
また、薄膜トランジスタ25のゲート絶縁膜32は、半導体層31上に位置する第１領域41と、半導体層31の端面近傍で第１領域41と連続し基板21からの距離が第１領域41以上となる第２領域42とを備えるように形成できれば、上記製造方法以外の任意の方法で製造してもよい。
【００７２】
さらに、表示素子としては、例えば有機ＥＬ表示素子など、薄膜トランジスタを用いる任意の表示素子に対応させることができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態の薄膜トランジスタを示す正面断面図である。
【図２】同上薄膜トランジスタを示す側面断面図である。
【図３】同上薄膜トランジスタの要部を示す平面図である。
【図４】同上薄膜トランジスタを備えた表示素子を示す説明断面図である。
【図５】同上表示素子を示す回路図である。
【図６】同上薄膜トランジスタの製造方法の溶融結晶化工程を示す説明断面図である。
【図７】同上薄膜トランジスタの製造方法のドーピング工程を示す説明断面図である。
【図８】同上薄膜トランジスタの製造方法の保護膜形成工程を示す説明断面図である。
【図９】同上薄膜トランジスタの製造方法の酸化工程を示す説明断面図である。
【図１０】同上薄膜トランジスタの製造方法の保護膜除去工程を示す説明断面図である。
【図１１】同上薄膜トランジスタの製造方法のゲート絶縁膜形成工程を示す説明断面図である。
【図１２】同上薄膜トランジスタの製造方法のゲート電極形成工程を示す説明断面図である。
【図１３】同上薄膜トランジスタの製造方法の層間膜形成工程を示す説明断面図である。
【図１４】本発明の第２の実施の形態の薄膜トランジスタを示す正面断面図である。
【図１５】同上薄膜トランジスタを示す側面断面図である。
【図１６】同上薄膜トランジスタの製造方法のパターニング工程を示す説明断面図である。
【図１７】同上薄膜トランジスタの製造方法のドーピング工程を示す説明断面図である。
【図１８】同上薄膜トランジスタの製造方法のＳＯＧ膜形成工程を示す説明断面図である。
【図１９】同上薄膜トランジスタの製造方法のゲート絶縁膜形成工程を示す説明断面図である。
【図２０】同上薄膜トランジスタの製造方法のゲート電極形成工程を示す説明断面図である。
【図２１】同上薄膜トランジスタの製造方法の層間膜形成工程を示す説明断面図である。
【符号の説明】
【００７４】
11    表示素子としての液晶表示素子
12    アレイ基板
15    表示素子本体
16    表示領域である有効表示部
21    基板
25    薄膜トランジスタ
31    半導体層
31a   チャネル領域
31b   ソース領域
31c   ドレイン領域
32    ゲート絶縁膜
33    ゲート電極
41    第１領域
42    第２領域
42a   傾斜領域
51    ポリシリコン薄膜
53    保護膜
55    酸化膜であるシリコン酸化膜
55a   酸化膜傾斜部
57    ＳＯＧ膜
Ｐ    画素
【図１】
2009016614.tif 000003
【図２】
2009016614.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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