(57)【要約】【課題】高速差動信号の伝送特性に優れるとともに安価な半導体素子収納用パッケージとその製造方法を提供する。【解決手段】半導体素子収納用パッケージは差動ペア信号線４，４を有するＢＧＡタイプであり、略矩形状の基板１の外周縁１ｂの近傍に配置される外部接続端子パッド２ａ，２ａに対して差動ペア信号線４，４及びメッキ引き出し線３，３がそれぞれ接続され、メッキ引き出し線３，３が基板１の外周縁１ｂに対して垂直に外部接続端子パッド２ａ，２ａからそれぞれ延設され、基板１の外周縁１ｂに設けられる切り欠き部５は端面５ａにメッキ引き出し線３の端部３ａが達するように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁性の基材からなるコア基板と、このコア基板の上面に形成され半導体素子が電気的に接合される第１の導体配線パターンと、前記コア基板の下面に形成される第２の導体配線パターンと、前記コア基板に形成されて前記第１及び第２の導体配線パターンを互いに導通させるビアと、前記第１及び第２の導体配線パターンに形成される複数の導体パッドと、これらの導体パッドのうち前記コア基板の前記外周縁近傍に配置される一対の導体パッドに接続される，前記第２の導体配線パターンに含まれる差動ペア信号線と、前記コア基板の下面において前記一対の導体パッドから前記コア基板の外周縁に対して延設される一対のメッキ用配線と、を備え、
前記一対のメッキ用配線は、前記コア基板の外周縁に対して垂直に延設され、
前記コア基板は、前記外周縁に切り欠き部を備え、この切り欠き部は、その端面に前記メッキ用配線の端部が達するように形成されることを特徴とする半導体素子収納用パッケージ。
【請求項２】
絶縁性の基材の両面に銅箔を貼り付けるとともに貫通孔を穿設してコア基板を形成する工程と、前記銅箔の表面及び前記貫通孔の内部に導電被膜を形成する工程と、この導電被膜及び前記銅箔に差動ペア信号線を含む導体配線パターンを形成する工程と、この導体配線パターンに導通するメッキ用配線を形成する工程と、前記導体配線パターンの表面に導体パッドとなる箇所を除いてソルダーレジスト膜を形成する工程と、前記導体パッドの表面に電解メッキ処理によってメッキ被膜を形成する工程と、前記コア基板を打ち抜くことにより前記導体パッドを介して前記差動ペア信号線に接続される前記メッキ用配線の少なくとも一部を除去する工程とを備えたことを特徴とする半導体素子収納用パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器等の基板に半導体素子を実装するための半導体素子収納用パッケージとその製造方法に関し、特に高速信号の伝送特性に優れる導体配線パターンを備えた半導体素子収納用パッケージとその製造方法に関する。
【背景技術】
【０００２】
電子機器や情報機器の高性能化に伴い、半導体集積回路では駆動信号や周辺機器へのバス信号の高周波化が進んでいる。そして、それらの機器の基板に半導体素子を実装するための半導体素子収納用パッケージに対しては、多機能化やモジュール化が求められている。このような要求に応えるべく、最近では、導体配線パターンを高密度に形成することが可能なＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプの半導体素子収納用パッケージが盛んに用いられている。
【０００３】
ここで、ＢＧＡタイプの半導体素子収納用パッケージの構造とその製造方法について図４及び図５を用いて説明する。
図４（ａ）は従来技術に係るＢＧＡタイプの半導体素子収納用パッケージの縦断面の構造を示す模式図であり、（ｂ）は複数の半導体素子収納用パッケージをまとめて形成するために用いられる基板（以下、多数個取り配線基板という。）の下面図である。また、図５（ａ）は図４（ａ）の半導体素子収納用パッケージの下面図であり、（ｂ）は同図（ａ）に示した領域Ａの部分拡大図である。なお、図５（ａ）ではメッキ引き出し線の図示を省略している。
図４（ａ）に示すように、従来技術に係るＢＧＡタイプの半導体素子収納用パッケージ５０は、コア基板５１の上面に半導体素子５２が収納されるキャビティを備えている。コア基板５１はＢＴ樹脂（ビスマイレイミドトリアジンを主成分にした樹脂）やポリイミド樹脂等からなる基材５３の両面に銅箔（図示せず）が貼り付けられるとともに、複数の貫通孔５４が穿設された構造となっており、銅箔の表面及び貫通孔５４の内壁面には導電被膜５５が形成されている。そして、コア基板５１の両面の銅箔上の導電被膜５５には、それぞれ導体配線パターンが形成されており、これらの導体配線パターンは、内部に導電被膜５５を有する貫通孔５４（ビア）を介して互いに導通している。導体配線パターンはソルダーレジスト膜６０で被覆されており、ソルダーレジスト膜６０に被覆されずに露出した部分は導体パッド（ボンディングパッド５７及び外部接続端子パッド５９）を形成している。なお、ボンディングパッド５７には半導体素子５２がボンディングワイヤ５６を用いて接続され、外部接続端子パッド５９には半田ボール５８が接合される。ボンディングパッド５７及び外部接続端子パッド５９には、ボンディングワイヤ５６の接合性や半田ボール５８の密着性を高めるために、Ｎｉメッキ及びＡｕメッキが施されるが、このメッキ処理は、通常、電解メッキ法によって行われる。また、コア基板５１の上面に設けられたキャビティは、半導体素子５２が収納された後に封止用樹脂が充填されて密封状態となる。
【０００４】
半導体素子収納用パッケージは生産効率を高めるために、一般に、多数個取り配線基板の形態で製造される。すなわち、図４（ｂ）に示すように、複数の配線基板領域６２が縦横に規則正しく配列された多数個取り配線基板６１が、まず形成され、その後、切断線６３に沿って分割される。そして、個片分割された各配線基板領域６２がそれぞれ半導体素子収納用パッケージ５０となる。
この製造工程中に、ボンディングパッド５７及び外部接続端子パッド５９に対する前述の電解メッキ処理が行われる。そのため、多数個取り配線基板６１には予めメッキ処理の前にメッキ用配線としてメッキ用タイバー線６４やメッキ引き出し線６５が形成される。そして、多数個取り配線基板６１の下面側においては、例えば、図４（ｂ）に示すように配線基板領域６２の周囲にメッキ用タイバー線６４が形成され、このメッキ用タイバー線６４と各配線基板領域６２内の所定の外部接続端子パッド５９とを接続するためにメッキ引き出し線６５が形成される。なお、多数個取り配線基板６１の分割時に、メッキ用タイバー線６４は取り除かれるが、メッキ引き出し線６５は切断された状態で各パッケージ（配線基板領域６２）内に残ることになる。
【０００５】
近年、信号の伝送速度を向上させるために、上述の半導体素子収納用パッケージ５０においては、二本の信号線に対してそれぞれ逆位相の信号を流し、それらの信号線間の電磁気的結合を利用して信号を伝送する、いわゆる差動伝送路（以下、差動ペア信号線という。）による伝送方式が用いられている。差動ペア信号線では、特に、伝送される信号の品質が重要とされるが、前述したように切断された状態のメッキ引き出し線６５がパッケージ内に残っていると、ノイズを発生させる原因となるため、好ましくない。
【０００６】
図５（ａ）に示すように、ＢＧＡタイプの半導体素子収納用パッケージ５０の基板６８の下面には、複数の外部接続端子パッド５９が縦横に規則正しく配置されている。また、図５（ｂ）に示すように、所定の外部接続端子パッド５９，５９にはビアを構成している貫通孔５４，５４にそれぞれ導通する差動ペア信号線６６，６６及び一端が切断された状態のメッキ引き出し線６７，６７がそれぞれ接続されている。
外部接続端子パッド５９から差動ペア信号線６６に伝送される信号のうち、メッキ引き出し線６７の長さの４分の１以下の波長を有する高周波成分は、メッキ引き出し線６７の端部６７ａにおいて逆位相となって反射される。特に、波長がメッキ引き出し線６７の長さの４分の１である場合、その高周波成分は、メッキ引き出し線６７の端部６７ａで全反射され、差動ペア信号線６６を伝送される信号にノイズとして加わることになる。
メッキ引き出し線に起因するこのようなノイズの対策については、従来、様々な研究や開発がなされており、それに関して既に幾つかの発明や考案が開示されている。
【０００７】
例えば、特許文献１には、「半導体装置」という名称で、導体配線における信号の歪みをできるだけ小さくし、半導体素子の誤動作を防止することができる半導体装置に関する発明が開示されている。
特許文献１に開示された発明は、半導体素子の電極パッドを外部と電気的に接続するための導体配線とめっきスタブを備えたＢＧＡやＣＳＰ等の半導体装置において、導体配線のめっきスタブの長さを所望周波数帯域の上限の波長の４分の１未満にしたことを特徴としている。なお、めっきスタブとは、ワイヤ用パッドやフリップチップ用接続パッドからボールパッドまでの１本の線路以外に付いている導体配線であり、ボールパッドやビアの付近に形成されるものである。
このような構造の「半導体装置」によれば、信号の高周波成分のめっきスタブ部分における反射が抑制されるため、信号の歪みが発生し難い。従って、半導体素子の誤動作を防止することができる。
【０００８】
特許文献２には、「半導体装置およびプリント回路板」という名称で、インターポーザ上のめっきスタブに起因する高速信号の波形ひずみを低減することが可能な半導体装置及びそれを搭載したプリント回路板に関する発明が開示されている。
特許文献２に開示された発明は、インターポーザ基板の表面に設けられ半導体素子から第１の信号配線により接続されるとともにビアを介してインターポーザ基板の裏面の実装用パッドと接続される第１の電極パッドと、この第１の電極パッドに第２の信号配線により接続される第２の電極パッドと、この第２の電極パッドからインターポーザ基板の外周縁に向かって延設される第３の信号配線とを備え、第２の電極パッドは第１の電極パッドよりもインターポーザ基板の外周方向に配置されることを特徴としている。
このような構造の「半導体装置」によれば、高速信号をインターポーザ基板の最内周部の電極パッドにアサインし、その電極パッドがインターポーザ基板の最外周部のボールパッドに接続されるように構成することにより、めっきスタブの長さ短くして信号波形への影響を小さくすることができる。
【特許文献１】特開２００１−１１０９２７号公報
【特許文献２】特開２００５−３２８０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の従来技術である特許文献１に開示された発明において、伝送される信号の周波数の上限値が非常に高い場合には、電極パッドを基板の外周縁の極めて近傍に設置しなければならず、設計の自由度が著しく低下してしまうという課題があった。
【００１０】
また、特許文献２に開示された発明においては、インターポーザ基板の表面に形成される信号配線のパターンについて制約を受けることから、設計の自由度が低いという課題があった。また、場合によっては、余分なビアや電極パッドを形成する必要があり、製造コストが高くなるおそれがあった。
【００１１】
本発明はかかる従来の事情に対処してなされたものであり、高速差動信号の伝送特性に優れるとともに安価な半導体素子収納用パッケージとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１記載の発明である半導体素子収納用パッケージは、絶縁性の基材からなるコア基板と、このコア基板の上面に形成され半導体素子が電気的に接合される第１の導体配線パターンと、コア基板の下面に形成される第２の導体配線パターンと、コア基板に形成されて第１及び第２の導体配線パターンを互いに導通させるビアと、第１及び第２の導体配線パターンに形成される複数の導体パッドと、これらの導体パッドのうちコア基板の外周縁近傍に配置される一対の導体パッドに接続される，第２の導体配線パターンに含まれる差動ペア信号線と、コア基板の下面において一対の導体パッドからコア基板の外周縁に対して延設される一対のメッキ用配線と、を備え、一対のメッキ用配線は、コア基板の外周縁に対して垂直に延設され、コア基板は、外周縁に切り欠き部を備え、この切り欠き部は、その端面にメッキ用配線の端部が達するように形成されることを特徴とするものである。
上記構成の半導体素子収納用パッケージにおいては、差動ペア信号線が接続されるメッキ用配線が短いため、差動ペア信号線によって伝送される信号に含まれる高周波成分がメッキ用配線の端部で反射し難いという作用を有する。また、切り欠き部の大きさを変更することによりメッキ用配線の長さが容易に調整されるという作用を有する。さらに、コア基板の外周縁の一部に切り欠き部が設けられる構成となっていることから、切り欠き部がコア基板の外形に与える影響は小さい。従って、電子機器等の基板に半導体素子収納用パッケージを実装する際に、コア基板の外形を位置合わせの基準として用いたとしても、切り欠き部が支障となることはない。
【００１３】
また、請求項２に記載の発明である半導体素子収納用パッケージの製造方法は、絶縁性の基材の両面に銅箔を貼り付けるとともに貫通孔を穿設してコア基板を形成する工程と、銅箔の表面及び貫通孔の内部に導電被膜を形成する工程と、この導電被膜及び銅箔に差動ペア信号線を含む導体配線パターンを形成する工程と、この導体配線パターンに導通するメッキ用配線を形成する工程と、導体配線パターンの表面に導体パッドとなる箇所を除いてソルダーレジスト膜を形成する工程と、導体パッドの表面に電解メッキ処理によってメッキ被膜を形成する工程と、コア基板を打ち抜くことにより導体パッドを介して差動ペア信号線に接続されるメッキ用配線の少なくとも一部を除去する工程とを備えたことを特徴とするものである。
このような半導体素子収納用パッケージの製造方法によれば、選択された所望のメッキ用配線の一部のみが容易に除去されるという作用を有する。
【発明の効果】
【００１４】
本発明の請求項１に記載の半導体素子収納用パッケージにおいては、メッキ用配線に起因するノイズの発生を抑えることにより、差動ペア信号線上を伝送される信号の品質が低下しないようにすることができる。
【００１５】
一般に、メッキ用配線はエッチング等の化学処理によって除去することができる。しかしながら、このような方法では装置が大掛かりになる上、製造工程が複雑化する。これに対し、本発明の請求項２に記載の半導体素子収納用パッケージの製造方法によれば、基板を打ち抜くことにより、メッキ用配線の所望の箇所を容易に、かつ、確実に除去することが可能である。従って、半導体素子収納用パッケージを安価に製造することができる。また、特定のメッキ用配線のみを選択して短くすることができるため、導体パッドの設置箇所に関する制約が少ない。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の最良の実施の形態に係る半導体素子収納用パッケージとその製造方法の実施例について図１乃至図３を用いて説明する。
【実施例】
【００１７】
本実施例の半導体素子収納用パッケージについて図１を用いて説明する。
図１（ａ）は本発明の実施の形態に係るＢＧＡタイプの半導体素子収納用パッケージの実施例の下面図であり、（ｂ）は同図（ａ）に示した領域Ｂの部分拡大図である。
本実施例の半導体素子収納用パッケージは差動ペア信号線を有するＢＧＡタイプであり、図１（ａ）及び（ｂ）に示すように、図４（ａ）を用いて既に説明した従来技術に係る半導体素子収納用パッケージ５０において、略矩形状の基板１の下面側に形成された複数の外部接続端子パッド２，２ａのうち、基板１の外周縁１ｂの近傍に配置される外部接続端子パッド２ａ，２ａに対して、ビアを構成している貫通孔１１，１１にそれぞれ導通する差動ペア信号線４，４及びメッキ引き出し線３，３がそれぞれ接続され、メッキ引き出し線３，３は基板１の外周縁１ａ〜１ｄのうち、最も近くに位置する外周縁１ｂに対して垂直に延設され、基板１の外周縁１ｂに設けられる切り欠き部５は端面５ａにメッキ引き出し線３の端部３ａが達するように形成されることを特徴としている。
このような構造の半導体素子収納用パッケージにおいては、差動ペア信号線４が接続されるメッキ引き出し線３の長さが短いため、差動ペア信号線４によって伝送される信号に含まれる高周波成分がメッキ引き出し線３の端部３ａで反射され難い。また、メッキ引き出し線３の長さは切り欠き部５の大きさを変更することで容易に調整されるため、例えば、メッキ引き出し線３の長さを、差動ペア信号線４上を伝送される信号の上限周波数の波長の４分の１よりも短くすることが可能である。この場合、メッキ引き出し線３の端部３ａにおいて上記信号の全反射が起こらないため、差動ペア信号線４上を伝送される信号に対するノイズの発生を抑えることができる。さらに、切り欠き部５は外周縁１ｂの一部に設けられる構成となっており、基板１の外形に対してほとんど影響を与えない。従って、例えば、半導体素子収納用パッケージを電子機器等の基板に実装する場合、基板１の外形を位置合わせの基準として用いたとしても何ら支障はない。
【００１８】
以上説明したように、本実施例の半導体素子収納用パッケージにおいては、差動ペア信号線４上を伝送される信号に対してメッキ引き出し線３によってノイズが発生しないように防止することができる。
【００１９】
次に、本実施例の半導体素子収納用パッケージの製造方法について図３を適宜参照しながら図２を用いて説明する。
図２は本実施例の半導体素子収納用パッケージの製造手順を示す工程図であり、図３は本実施例の半導体素子収納用パッケージを製造するための多数個取り配線基板の下面図である。なお、図１及び図４に示した構成要素については同一の符号を付してその説明を省略する。
図２に示すように、ステップＳ１では、ＢＴ樹脂やポリイミド樹脂等からなる基材の両面に銅箔を貼り付けるとともに、複数の貫通孔１１を穿設してコア基板を形成する。次に、ステップＳ２において、銅箔の表面及び貫通孔１１の内壁面に対して無電解Ｃｕメッキ及び電解Ｃｕメッキを施して導電被膜を形成する。ステップＳ３では、コア基板の両面の導電被膜に感光性のドライフィルムを展着し、パターンマスクを当接して露光した後、現像することにより、所望の箇所を除いてエッチングレジスト膜を形成する。次に、エッチングレジスト膜が形成されていない箇所に対して、例えば、塩化第２鉄溶液や塩化第２銅溶液等のエッチング液を用いてエッチングを行い、導電被膜及び銅箔を除去した後、ドライフィルムを剥離する。これにより、コア基板の両面にそれぞれ差動ペア信号線４，４を含む導体配線パターンが形成される。差動ペア信号線４，４は基板１の外周縁１ｂの近傍に配置される一対の外部接続端子パッド２ａ，２ａに対してそれぞれ接続可能となるように形成される。このとき、導体配線パターンに電解メッキ法によるメッキ処理を行うためのメッキ用配線（メッキ用タイバー線８及びメッキ引き出し線３）が形成される（図３参照）。なお、差動ペア信号線４，４にそれぞれ接続される一対のメッキ引き出し線３，３は、外部接続端子パッド２ａ，２ａから基板１の外周縁１ｂに対して直交するようにそれぞれ延設される（図１（ｂ）参照）。ステップＳ４では、スクリーン印刷やフォトリソグラフィ法等によってボンディングパッド及び外部接続端子パッド２，２ａとなる箇所を除く導体配線パターンの表面をソルダーレジスト膜で被覆するとともに、貫通孔１１の内部にソルダーレジスト膜を充填させる。このようにして、複数の配線基板領域７が縦横に規則正しく配列された多数個取り配線基板６が形成される（図３参照）。次に、ステップＳ５では、多数個取り配線基板６をワット浴やスルファミン酸浴等のＮｉメッキ浴中に浸漬し、メッキ用タイバー線８及びメッキ引き出し線３を介して各配線基板領域７に通電し、外部接続端子パッド２，２ａやボンディングパッドに対してＮｉメッキ被膜を形成する。さらに、多数個取り配線基板６をＡｕメッキ浴やＡｕ合金メッキ浴等のメッキ浴中に浸漬し、メッキ用タイバー線８及びメッキ引き出し線３を介して各配線基板領域７に通電することにより外部接続端子パッド２，２ａ及びボンディングパッド上のＮｉメッキ被膜の表面にＡｕメッキ被膜を形成する。そして、ステップＳ６において、打ち抜きプレス金型やルーター加工機等によって多数個取り配線基板６を打ち抜くことにより、図３に示すように、メッキ引き出し線３が切断線９を跨ぐ箇所に開口部１０を形成する。さらに、ステップＳ７では、ダイシングソーやルーター加工機等を用いて多数個取り配線基板６を切断線９に沿って切断し、配線基板領域７ごとに個片に分割する。これにより、開口部１０は図１（ａ）に示した打ち抜き部５のような形状に切断される。
上記製造方法によれば、差動ペア信号線４，４に接続されるメッキ引き出し線３，３の一部のみが容易に除去される。従って、エッチング等の化学処理を行う場合のように大掛かりな設備や複雑な工程を必要としない。すなわち、本発明の半導体素子収納用パッケージの製造方法によれば、安価に半導体素子収納用パッケージを製造することができる。また、特定のメッキ用配線のみを選択して確実に短くすることができるため、外部接続端子パッド２ａ，２ａの設置箇所に関する制約が少ない。
【００２０】
なお、本発明の半導体素子収納用パッケージの製造方法は、上記実施例に示す場合に限定されるものではない。例えば、ステップＳ６を省略して、ステップＳ７の後に、分割された各基板に対して打ち抜き部５を加工するようにしても良い。この場合、個々の基板に対して打ち抜き部５の位置を微調整することができる。また、本発明の半導体素子収納用パッケージは、必ずしもＢＧＡタイプでなくとも良い。すなわち、本発明の作用及び効果は、外部接続端子パッド２，２ａに半田ボール以外の導体が電気的に接合された場合であっても同様に発揮される。
【産業上の利用可能性】
【００２１】
本発明の請求項１及び請求項２に記載された発明は、半導体素子の信号の高速伝送が要求される、携帯電話やパーソナルコンピュータ等に適用可能である。
【図面の簡単な説明】
【００２２】
【図１】（ａ）は本発明の実施の形態に係るＢＧＡタイプの半導体素子収納用パッケージの実施例の下面図であり、（ｂ）は同図（ａ）に示した領域Ｂの部分拡大図である。
【図２】本実施例の半導体素子収納用パッケージの製造手順を示す工程図である。
【図３】本実施例の半導体素子収納用パッケージを製造するための多数個取り配線基板の下面図である。
【図４】（ａ）は従来技術に係るＢＧＡタイプの半導体素子収納用パッケージの縦断面の構造を示す模式図であり、（ｂ）は複数の半導体素子収納用パッケージをまとめて形成するために用いられる基板（以下、多数個取り配線基板という。）の下面図である。
【図５】（ａ）は図４（ａ）の半導体素子収納用パッケージの下面図であり、（ｂ）は同図（ａ）に示した領域Ａの部分拡大図である。
【符号の説明】
【００２３】
１…基板  １ａ〜１ｄ…外周縁  ２，２ａ…外部接続端子パッド  ３…メッキ引き出し線  ３ａ…端部  ４…差動ペア信号線  ５…切り欠き部  ５ａ…端面  ６…多数個取り配線基板  ７…配線基板領域  ８…メッキ用タイバー線  ９…切断線  １０…開口部  １１…貫通孔  ５０…半導体素子収納用パッケージ  ５１…コア基板  ５２…半導体素子  ５３…基材  ５４…貫通孔  ５５…導電被膜  ５６…ボンディングワイヤ  ５７…ボンディングパッド  ５８…半田ボール  ５９…外部接続端子パッド  ６０…ソルダーレジスト膜  ６１…多数個取り配線基板  ６２…配線基板領域  ６３…切断線  ６４…メッキ用タイバー線  ６５…メッキ引き出し線  ６６…差動ペア信号線  ６７…メッキ引き出し線  ６７ａ…端部  ６８…基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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