(57)【要約】【課題】ドレイン・オン電流値のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。また、本発明は、ドレイン電流のスイッチング比のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。【解決手段】複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきがσ１(オン電流値の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが、Ｎ＞３１×σ１-1なる式（１）の関係を満たすことを特徴とする半導体装置を採用する。【選択図】なし【特許請求の範囲】
【請求項１】
複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、
前記電界効果型トランジスタのドレイン・オン電流値のばらつきがσ１(オン電流値の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが下記式（１）の関係を満たすことを特徴とする半導体装置。
Ｎ＞３１×σ１-1  …  （１）
【請求項２】
複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、
前記電界効果型トランジスタのドレイン電流のスイッチング比のばらつきがσ２(スイッチング比の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが下記式（２）の関係を満たすことを特徴とする半導体装置。
Ｎ＞１０×σ２-1.25  …  （２）
【請求項３】
請求項１または請求項２に記載の半導体装置において、前記カーボンナノチューブが半導体ナノチューブであることを特徴とする半導体装置。
【請求項４】
請求項１または請求項３に記載の半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきσ１（オン電流値の標準偏差を平均値で割ったもの）が０．１以下であり、前記の各電界効果型トランジスタ中のカーボンナノチューブの本数Ｎが３００本以上であることを特徴とする半導体装置。
【請求項５】
請求項２または請求項３に記載の半導体装置において、前記電界効果型トランジスタのドレイン電流のスイッチング比のばらつきσ２(スイッチング比の標準偏差を平均値で割ったもの)が０．１以下であり、前記の各電界効果型トランジスタ中のカーボンナノチューブの本数が１８０本以上であることを特徴とする半導体装置。
【請求項６】
請求項１または請求項３に記載の半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきσ１（オン電流値の標準偏差を平均値で割ったもの）が０．０１以下であり、前記の各電界効果型トランジスタ中のカーボンナノチューブの本数Ｎが３０００本以上であることを特徴とする半導体装置。
【請求項７】
請求項２または請求項３に記載の半導体装置において、前記電界効果型トランジスタのドレイン電流のスイッチング比のばらつきσ２(スイッチング比の標準偏差を平均値で割ったもの)が０．０１以下であり、前記の各電界効果型トランジスタ中のカーボンナノチューブの本数が３０００本以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のカーボンナノチューブ(以下CNT)をチャネルに用いた電界効果型トランジスタ(以下FET)に関し、より詳細には、特性が均質なCNT-FETを実現する方法に関する。
【背景技術】
【０００２】
カーボンナノチューブ（CNT）は溶液に溶かすことが可能である。このため、CNTをチャネルに用いた電界効果型トランジスタ(以下、CNT-FETと表記)を製造する際には、塗布・印刷などの製造方法を用いることが出来る。塗布印刷の製造方法は、巨大な真空装置が不要であり製造コストを大幅に抑制できる。また、高温での処理が不要であることから、プラスティック基板などを使用可能となり、フレキシブルな表示装置などの製造が可能とされている（非特許文献１〜３）。
【０００３】
図１１には、現在一般的なCNT-FETの断面構造を示してある。基板１８上のソース電極１１とドレイン電極１２との間を、カーボンナノチューブ（CNT）１４で電気的に接続している。図１１では、ソース電極１１とドレイン電極１２との間のカーボンナノチューブ１４の部分を、チャネル部分という。ゲート電極１３とカーボンナノチューブ１４は絶縁層１７を介して容量(コンデンサー)を構成し、ゲート電極１３の電圧によってチャネル部の一部分の電圧(あるいは電位、ポテンシャル)を変化させることができる。チャネル部分の電位を変化させることで、チャネル内の電荷濃度または障壁を変化することが出来る。こうしてチャネル内の電流量をゲート電圧によって制御する。これは、一般的なシリコン電界効果トランジスタと同様の動作である。
【０００４】
チャネルを構成するCNTは、一本のCNTで構成される場合も、また複数のCNTから構成され、一本のCNTでソース・ドレイン間が電気的に接続されることがないような構成の場合もある。すなわちソース・ドレインが直列に接続された複数のCNTによって電気的に結線されている場合である。ここでは、このように直列に複数のCNTで接続されて構成されるチャネルについてのみ述べる。
【０００５】
複数のCNTから構成され、一本のCNTではソース・ドレイン間を電気的に結合しない、すなわち、必ず直列になった複数のCNTを介してのみソース・ドレインが電気的に接続されている構成は、一本のCNT(並列に複数のCNTがある場合も含む)でソース・ドレインを電気的に接続する構成と比較して、製造法の面・電気的な特性の面で利点がある。
【０００６】
本明細書では、CNTをチャネルとして用いるCNT-FETで、ソース・ドレイン間を電気的に結合している複数のCNTの集合体のことを、簡便のためCNT薄膜という。これは、同様な構造を持つ有機半導体FETからのアナロジーである。
【０００７】
まず、製造法の面では、CNTを印刷・塗布する方法が採用でき、またチャネル長を長く(CNT長よりも長く)できることから微細な加工技術が必要ない、ということが挙げられる。一本のCNTで構成する場合は、必然的にCNT長よりも長いチャネルは構成できないため、素子サイズはCNT長で制限されていた。また長さ数センチメートルのCNTという報告もあるが、一般的に入手出来るCNT長は数μｍ程度である。
【０００８】
電気特性面では、CNT薄膜で構成されたチャネルは、複数のCNTの平均的な性質が素子特性に反映されるため、このような特性のばらつきに対しては有利であると考えられている。一方、一本のCNTで接続されている場合は、一本のCNTの特性が素子の特性を決定するため、CNTの性質例えば長さ、直径、カイラリティ(グラフェン・シートの巻き方すなわち構造の対称性)などの特性が異なると、それぞれの素子の特性が異なることになる。このような、ばらついた素子特性は、多数の素子を集積して用いようとする場合、期待通りの動作にならない問題を引き起こす。
【０００９】
CNTを有するトランジスタを、印刷・塗布等の手段で作製する方法は、次のような工程である。すなわち、（１）基板となるものに絶縁膜を成膜する。基板が絶縁性である場合は、そのまま用いることも可能である。（２）ゲート電極を形成する。（３）ゲート絶縁膜を形成する。（４）ソース・ドレインとなる電極を形成する。（５）チャネルとなる材料を印刷・塗布する。
また、別の方法として、上記（１）→上記（５）→上記（４）→上記（３）→上記（２）のような順番も可能である。更に別の方法として、上記（１）→上記（２）→上記（３）→上記（５）→上記（４）のような順番も可能である。
そして、上記工程が終了した後、保護膜などを形成する。
以上が最も基本的な工程の構成である。
【００１０】
このような製造方法によるCNT薄膜で構成されたCNT-FETは、実際には、上記の予想に反して非常に大きい特性ばらつきを持つ問題がある。実際に作製した塗布膜CNTを用いたFETにおける特性ばらつきは、製造の条件によっては、対数で計算した平均値(いわゆる相乗平均に相当する)の100分の1から100倍以上という非常に大きな幅を持つ。
【００１１】
素子特性を決める物理量としては、オン電流値、スイッチング電流比、閾値などを挙げることができる。実際に作製したFETはこれらの値がばらつく。
例えば、オン電流値が素子ごとに異なると、回路中にCNT-FETを多段に接続した場合に、負荷抵抗などの回路定数をそれぞれの素子特性にあわせて設定する必要があり、多くのFETで構成する製品を製造する場合は問題になる。
【００１２】
また、例えば、CNT-FETを有機ELディスプレイの駆動トランジスタとして用いる場合、明暗の階調数は駆動トランジスタのスイッチング比で決定され、輝度の最大値は駆動トランジスタのオン電流値で決定される。スイッチング比のばらつきは階調が各画素でばらつくことを意味し、オン電流値のばらつきは輝度が各画素でばらつくことを意味する。
ドットマトリクス型の場合は特に、隣接する駆動トランジスタの出力電流値のばらつきは、線状の輝度むらとして現れる。この線状の輝度むらは人間の目による認知性が高く、２％程度の輝度差を認知すると言われている。２％の輝度差は、隣接する駆動トランジスタの出力電流ばらつきの２％に相当する。実際には有機ELディスプレイの電流駆動回路はカレント・ミラー回路などで電流を揃える工夫をするが、カレント・ミラー回路でもペア・トランジスタの特性が揃っている必要がある。
【００１３】
駆動トランジスタをオンさせる制御回路のトランジスタを(制御トランジスタ)考えた場合は、駆動トランジスタのゲートを充電する(オンする)時間τは制御トランジスタのオン電流値によって決定される。オン電流値のばらつきは、駆動トランジスタが完全にオンする時間がばらつくことを意味し、応答時間(動作速度がばらつくことを意味する)。
【００１４】
ロジック回路では、オン電流値が異なると、出力電圧値も異なり、次段のトランジスタの入力電圧が異なることを意味する。次段トランジスタの入力電圧値が閾値以上の時にその次段トランジスタがオン動作になる。入力電圧値のばらつき(標準偏差/平均値)が少なくとも平均値の数倍以内でなければ、現実的な設計マージンで設計することが困難になる。
【００１５】
以上をまとめると、CNT薄膜をチャネルに用いるFETはばらつきが大きく、実際の製品に応用するには問題があった。
【非特許文献１】Nano  Letters，第5巻，第4号，757頁
【非特許文献２】Applied  Physics  Letters，第86巻，033105頁
【非特許文献３】Applied  Physics  Letters，第82巻，2145頁
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上記事情に鑑みてなされたものであって、ドレイン・オン電流値のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。
また、本発明は、ドレイン電流のスイッチング比のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本明細書では、カーボンナノチューブ(CNT)電界効果トランジスタ(FET)の固有の特性ばらつきの問題を克服し、均質な特性を安定して製造できる素子構造を開示する。
【００１８】
より具体的には、本発明のCNT-FETは、ソース・ドレイン間を一本のCNTで接続していない状況、すなわち複数のCNTを介してソース・ドレイン間を電気的に結合している系（ネットワーク状CNT）から構成される。
【００１９】
具体的には、ネットワーク状CNTは、複数のCNTから構成される蜘蛛の巣あるいは網目状の伝送経路として機能する。ネットワーク状CNTの電気伝導機構は有機半導体に近い機構であるため、また有機半導体とも比較されることもあることから、イメージを掴み易い用語として、ネットワーク状CNTから構成される半導体材料のことを、(上述のように)ここでは説明の便宜上CNT薄膜と参照する。またCNT薄膜を用いたFETもCNT-FETと表記する。
【００２０】
CNT薄膜で構成するFET構造は、中央チャネル領域と、中央チャネル領域の両側に(すなわち、両端部に)ソース/ドレイン電極とを有する。ソースおよびドレイン電極は、両端部でCNTの第１の側と接触する。CNT-FET構造はさらに、CNTのチャネル領域に電位を与えてCNT-FETを導電状態から非導電状態にする(すなわち、FETをオンまたはオフにする)ためのゲートを含む。ソース電極とCNTが接する領域のCNTおよび(第一のCNT領域とする)、ソース電極とCNTが接する領域からゲート電極側のCNTの領域で、ゲート電極と絶縁層を介して接する領域を除くCNT領域、すなわちいかなる電極とも接しない領域(第二のCNT領域)があっても良い。ゲートは、ゲート導電体(例えば、ドープされたポリシリコン、タングステンシリサイド、アルミニウム、金またはその他の任意の適切な導電性材料)およびゲート誘電体(例えば、二酸化シリコン、窒化シリコン、酸化アルミニウムまたはその他の任意の適切な誘電体材料)を含む。
【００２１】
ゲート電極と絶縁層を介して接する領域(第三のCNT領域とする)は、第一および第二のCNT領域とは相補的にドーピングされていてもよい。
【００２２】
本発明では、CNT-FETのチャネル長(Lch)を、ソース電極の端とCNT薄膜が接触する辺から、ソース電極からゲートが存在する方向に、ドレイン電極の端とCNT薄膜が接触する辺まで測った長さとして定義する。
【００２３】
また本発明では、CNT-FETのチャネル幅(Wch)を、ソース電極からドレイン電極の間のCNT薄膜の、ソース電極とCNT薄膜が接触する辺(辺Aとして参照する)の方向に測った平均の長さとして定義する。このようにして測ったCNT薄膜の幅(の長さ)が、辺Aの長さより大きい場合は、辺Aの長さとする。
【００２４】
また本発明では、CNT-FETのチャネルでのCNT密度NCNTを単位面積当たりのCNT本数として定義する。
更に本発明では、CNT-FET膜を構成する一本のCNTの長さをLCNTと表記する。
【００２５】
本発明は、CNT-FETの特性のばらつきに関することであり、少なくとも二つ以上のトランジスタを用いる場合の議論に限る。
【００２６】
また、本発明では、ある物理量Xの平均を、複数の計測におけるXの値の算術平均値として用いる。対数(相加)平均については、用いる時のそれを明示する。
また、本発明では、ある物理量Xの分散を、複数の計測におけるXの自乗値の平均値からXの平均値の自乗から引き算し、計測回数で割ったものとして用いる。
また、本発明では、ある物理量Xの標準偏差を、上記分散の平方根として用いる。次元はもとの物理量と同じになる。
また、本発明では、ある物理量Xのばらつきを、Xの標準偏差をXの平均値で割ったものとして用いる。
【００２７】
オン電流値のばらつきを任意のばらつきσ１以下に抑えたい場合は、有効な素子領域での総CNT本数Nが下記式（１）を満たすようにする。
【００２８】
Ｎ＞３１×σ１-1  …  （１）
【００２９】
スイッチング比のばらつきを任意のばらつきσ２以下に抑えたい場合は、有効な素子領域での総CNT本数Nが下記式（２）を満たすようにする。
【００３０】
Ｎ＞１０×σ２-1.25  …  （２）
【００３１】
CNT中に半導体CNT以外に金属CNTが混在する場合は、ばらつきが約10倍になることから、オン電流値のばらつきを任意のばらつきσ１以下に抑えたい場合は、有効な素子領域での総CNT本数Nが下記式（１ａ）を満たすようにする。
【００３２】
Ｎ＞３１０×σ１-1  …  （１ａ）
【００３３】
CNT中に半導体CNT以外に金属CNTが混在する場合は、ばらつきが約10倍になることから、スイッチング比のばらつきを任意のばらつきσ２以下に抑えたい場合は、有効な素子領域での総CNT本数Nが下記式（１ａ）を満たすようにする。
【００３４】
Ｎ＞１７０×σ２-1.25  …  （２ａ）
【００３５】
上記のようなCNT薄膜で構成された場合では、仮にCNTの密度(本数)が同じである理想的な条件下でも、以下に述べるように、チャネル内でのCNTの配置が異なると素子特性が異なる場合がある。言い換えると、実際に製造する場合は、CNTの配置はランダムであることを避けらず、CNT密度(本数)をいくら正確に制御しても、素子特性のばらつきが避けられない場合がある。
【００３６】
ここで、CNTの素子の特性のばらつきを決定する要因を考えてみると、その要因は大きく二つを挙げることが出来る:すなわち、(i)製造上での各プロセスでの状況による違いに由来するものと、(ii)ランダムに配置されたことそのものに由来するもの、である。
【００３７】
(i)の製造上のプロセスに由来するばらつきは、特性を揃える手法は個々のプロセスに依存する。そのため本件では扱わない。本件では、(ii)のある有限の大きさの材料・物質をランダムに配置した場合に生じて避けられないゆらぎの問題に関する。
【００３８】
図１は、ランダムにCNTをばらまいた状況をコンピューターでシミュレーションした例である。図１における符号１０１はソース電極の形成位置であり、１０２はドレイン電極の形成位置であり、１０３はCNTである。図１は平均で１μｍあたり７本のCNTをランダムにばらまいた状況の六つの例を示してある。理想的にランダムにばらまいたはずが、必ずしも同じような配置になっておらず、また、それぞれの配置も濃淡が存在することが分かる。そのように素子ごとにCNT配置が異なると、CNT-CNTの交点の位置・数が異なることになる。また交点だけではなく、ソース-ドレイン間を結合するCNTの連結している本数も異なる。等価回路の考え方では、CNT一本を抵抗と見立てるならば、ばらまくCNT-FETは素子ごとに抵抗の配置がそれぞれ異なる、という状況を意味する。このため、配置が異なるCNT-FETは特性がそれぞれ異なる。
【００３９】
ばらまきによるCNTの配置そのものが、異なる素子ごとに揺らぐことは避けられないが、電気的な特性の揺らぎを小さくすることは可能であろうと予想される。その予想される方法は大きく分類すると二つあり、(a)CNTの特徴的な大きさ(具体的には長さ)よりも、素子サイズを大きくすること、(b)CNTの本数、あるいは密度を大きくすること、である。
【００４０】
この二つは互いに関連している。このような指針は直感的に理解はできるが、しかし今まで、(a')どの程度まで素子サイズを大きくし、(b')どの程度までCNT本数を大きくすることが必要な条件であるからは明確でなかった。
【００４１】
実際にCNTを塗布して作製したFETにおいて、例えば、ドレイン電流のスイッチング比、すなわちオン動作時およびオフ動作時のドレイン電流の比は、105を中心に2桁の範囲の値を取る場合がある。このような大きなばらつきの理由は、いわゆるパーコレーション伝導での閾値付近であることが考えられる。すなわち、ソース・ドレイン間をCNT薄膜で電気的に結合してあるのだが、CNT密度が低い場合は、局所的にCNTが密な場所と疎な場所ができ、疎の部分では実際には一本のCNTのみで密な部分を結合している、という状況になる。この場合、その結合している一本のCNT(つまり一重のボンド)が電気的な性質を決定している。一重のボンドその数、それを構成するCNTの長さ、太さなどで大きく特性が影響を受けるため、素子ごとのばらつきが大きくなる。
【００４２】
このような一重ボンドを減らすことが、ばらつきを抑える第一の条件となる。これは基本的にCNT総本数を大きくすることで解決する。このことは直感的に理解できる。すなわち、一重ボンドが存在するチャネルにおいて、CNTの本数を増やしていくならば、一重ボンドに並列になるCNTの本数が増えていき、結果としてそこは一重ボンドではなくなる。このことは概して素子の形状つまりLchや、Wchにほとんど依存しない。したがってCNT本数Nだけに注目すれば十分である。
【００４３】
そこで、実際にどの程度までCNT本数を多くすることが必要かを調べた。ここではプロセス由来の要因を排除するために、理想的な系を仮想的にシミュレーションした。まず、長さが揃ったCNTを決まった本数だけ仮想的なFET構造にばらまく。一般的には現在の通常入手できるCNTの電気的性質は半導体のみではなく、いくらかの確率で金属CNTが混在する。ここでは、理想的な系として100%半導体CNTで構成されたCNT薄膜を仮定する。すなわち、ばらまくCNTはいつでも半導体である。かつ一本一本のCNTは理想的にどれも同じオン抵抗値、オフ抵抗値、したがって同じスイッチング比を持つと仮定する。
【００４４】
さて、ばらまく時は理想的にランダムになるように、十分に大きい乱数種を用いてCNTの中心材料、および向きを決める。複数本ばらまき、それぞれのCNT-CNT間および電極-CNT間の交点を求める。こうすることで、電流の流れる経路を得ることが出来る。これをもとにしてspiceシミュレータのネットリストを生成する。ネットリストはCNTがオン状態すなわちゲート電圧が印加された状態と、オフ状態すなわちゲート電圧が印加されていない状態の二つの状態についてそれぞれを生成する。このネットリストをspiceシミュレータで解くことで、オン電流値およびスイッチング比を求めることが出来る。CNTのばらまきは100回ずつそれぞれの本数で行い、その平均値を評価した。
【００４５】
図２にはスイッチング比のばらつき、すなわちスイッチング比の標準偏差σswをスイッチング比の平均値aveswで割ったものと、CNT本数との関係を示してある。横軸がCNT本数、縦軸がばらつきである。W=5μｍ、LCNT=1μｍの場合について、Lchを0.5μｍから30μｍまで変化させてみている。
上記の直感的な議論を裏付けるように、CNT本数を大きくすることでばらつきが減少していることが分かる。
【００４６】
スイッチング比のばらつきとCNT本数Nとの間の関係は、ほぼ下記式（５）で近似できる。
【００４７】
log10(σsw/avesw)=-0.8×log10N+0.8  …  （５）
【００４８】
σについてあらわに書けば、下記式（６）となる。
【００４９】
σsw/avesw=(10/N)0.8  …  （６）
【００５０】
したがって、スイッチング比のばらつきを任意の値σ２に抑えたければ、式（２）と書ける。
【００５１】
Ｎ＞１０×σ２-1.25  …  （２）
【００５２】
すなわち、ばらつき(スイッチング比の標準偏差をスイッチング比の平均値で割ったもの)をσ２(σ２を100倍したものが%)にしたい時は、σ２を-1.25乗したものに10を乗じたもの以上にCNTの総本数がなるように素子を製造する。
【００５３】
次に、図３には電流値のばらつき、すなわちオン電流値の標準偏差σonをオン電流値の平均値aveonで割ったものと、CNT本数との関係を示してある。横軸がCNT本数、縦軸がばらつきである。W=5μｍ、LCNT=1μｍの場合について、Lchを0.5μｍから30μｍまで変化させてみている。
上記の直感的な議論を裏付けるように、CNT本数を大きくすることでばらつきが減少していることが分かる。
【００５４】
オン電流値のばらつきとCNT本数Nとの間の関係は、ほぼ下記式（７）で近似できる。
【００５５】
log10(σon/aveon)=-1.0×log10N+1.5  …  （７）
【００５６】
σについてあらわに書けば、下記式（８）となる。
【００５７】
σon/avesw=101.5/N  …  （８）
【００５８】
したがって、オン電流値のばらつきを任意の値σ１に抑えたければ式（１）と書ける。
【００５９】
Ｎ＞３１×σ１-1  …  （１）
【００６０】
すなわち、ばらつき(オン電流値の標準偏差をオン電流値の平均値で割ったもの)をσ１(σ１を100倍したものが%)にしたい時は、σの逆数に31を乗じたもの以上にCNTの総本数がなるように素子を製造する。
【００６１】
金属CNTが混入している場合は、金属CNTは半導体100%のCNT薄膜中の不純物として振舞い、ばらつきの増大の原因となる。したがって、条件は上記の式よりも厳しくする必要がある。つまり上記の条件はCNT薄膜を形成する上で、一番緩やかな条件ということになる。言い換えると、金属CNTを含有する場合は、さらに厳しくする必要がある。
例えば、金属CNTが混在している場合は上記のばらつきがとも10倍程度大きくなることから、それを考慮し式（１）、（２）を補正して、それぞれ、下記式（１ａ）、（２ａ）となるようにする。
【００６２】
Ｎ＞３１０×σ１-1  …  （１ａ）
【００６３】
Ｎ＞１７０×σ２-1.25  …  （２ａ）
【００６４】
ちなみに、金属と半導体が混在しているCNTから半導体CNTのみを分離する技術の一つは特願2006-237840で申請されている。(また金属比率を向上させる技術の一つはJournal of Physocal Chemistry B 2006年第 110巻25頁に掲載されている。)現状では、これら半導体比率の向上したCNTをそのままトランジスタに用いて所望の動作を得るには至っていないが、まったく不可能な技術という訳ではない。
【００６５】
ばらつきを抑えるには、CNTの本数を増加させること効果的であるが、金属CNTが混入することで、スイッチング比が劣化してしまう。金属CNTの割合は小さいことが望ましく、5%程度以下にすることが望ましい。
【００６６】
また、ばらつきσ１、σ２の大きさは、CNT-FETを使用する用途によって決定する。
電界効果型トランジスタのドレイン・オン電流値のばらつきσ１（オン電流値の標準偏差を平均値で割ったもの）を０．１以下にするときは、各電界効果型トランジスタ中のカーボンナノチューブの本数Ｎを３００本以上にすればよい。
また、電界効果型トランジスタのドレイン電流のスイッチング比のばらつきσ２(スイッチング比の標準偏差を平均値で割ったもの)を０．１以下にするときは、各電界効果型トランジスタ中のカーボンナノチューブの本数を１８０本以上にすればよい。
更に、電界効果型トランジスタのドレイン・オン電流値のばらつきσ１（オン電流値の標準偏差を平均値で割ったもの）を０．０１以下にするときは、各電界効果型トランジスタ中のカーボンナノチューブの本数Ｎを３０００本以上にすればよい。
更にまた、電界効果型トランジスタのドレイン電流のスイッチング比のばらつきσ２(スイッチング比の標準偏差を平均値で割ったもの)を０．０１以下にするときは、各電界効果型トランジスタ中のカーボンナノチューブの本数を３０００本以上にすればよい。
【００６７】
また、有機ELを電流駆動する場合は、オン電流値のばらつきσ１が1%以下にする。この場合は各素子内で伝導に関与する半導体100%のCNTの本数を3000本以上にする。
アクティブマトリクス式の液晶ディスプレイのスイッチング素子の場合は、スイッチング比のばらつきσ２を10%以下にする。この場合は各素子内で伝導に関与する半導体100%のCNTの本数を180本以上にする。
【００６８】
RFIDなどの論理回路に用いる場合、相補型でない場合はオン電流値のばらつきσ１を50%程度に抑える。この場合は各素子内で伝導に関与する半導体100%のCNTの本数を60本以上にする。
【発明の効果】
【００６９】
以上説明したように、本発明によれば、塗布・印刷で作製したトランジスタのスイッチング比あるいはオン電流値のばらつきを抑制できる。これにより塗布・印刷トランジスタで構成する表示装置の電流駆動が安定し、輝度ばらつきの少ない表示装置が塗布・印刷工程で構成できる。塗布・印刷トランジスタ集積回路での回路設計が容易になり、塗布・印刷トランジスタでの回路構成が広く可能になり製造コストの低減がはかられる。
【発明を実施するための最良の形態】
【００７０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。尚、以下の説明において参照する図面には、トランジスタが１つだけ示されているが、実際には各基板上に２以上の電界効果型トランジスタが形成されている。本明細書では、２以上のトランジスタを備えたものを半導体装置という。
【００７１】
まず、CNT本数を制御する方法について述べる。
CNT長さは1μｍ程度のものを用いる。素子特性のばらつきは、長さのばらつきに対して、それほど敏感ではないが、揃ったものを用いることが望ましい。
【００７２】
本発明の実施形態の一例を図４を用いながら説明する。図４は本発明のCNT-FETの断面図を示している。
【００７３】
基板８はnドープされたシリコン基板を用いる。基板８の抵抗率は0.02Ω・ｃｍである。ドーパントはアンチモンである。基板８の表面は200ｎｍのシリコン窒化膜７（ゲート絶縁膜）が堆積されてある。
【００７４】
ゲートは基板８を用い、電極３は基板８の裏面に設けてある。この例では、試験的にCNT本数の影響を調べるため、簡便なバックゲート構造で製造している。
【００７５】
基板８表面のシリコン窒化膜７上にCNT薄膜４が位置する。CNT薄膜４は素子領域となる以外は除去されていて、隣接する素子間での電気的な干渉がないようにする。CNTの密度は60本μｍ-2である。また、CNT薄膜４の上部は、保護膜となる厚さ100ｎｍのSiO2膜４９で覆う。
【００７６】
CNT薄膜４の上から、ソース電極１およびドレイン電極２を接触させる。電極１、２間の長さ(チャネル長)は10μｍである。チャネル幅は300μｍである。こうすると、総CNT本数は18万本となる。式（６）、（８）によれば、原理的なオン電流値のばらつきは1.76×10-04、理想的なスイッチング比のばらつきは3.9×10-04程度になる。
【００７７】
実際には、半導体CNTだけではなく、金属CNTも含まれるためばらつきは大きくなる。一般に製造されるCNTにおける金属CNTと半導体CNTの比は1:2と言われている。上記と同様のシミュレーションから、金属が33.3%含まれる場合は、半導体100%の場合と比較して、ほぼ一桁大きいばらつきとなる。
【００７８】
現実のCNTはジクロロエタン中に分散しているが、完全な独立なCNTとして分散されているわけではなく、なかには数本のCNTがからまったり、束になったり(いわゆるバンドル状態)している。この場合、長さが実効的に長くなると考えると、ばらつきは数倍程度大きくなる。
【００７９】
また、避けられない作製上のばらつきがあるため、製造した素子のばらつきの値はこの値よりもさらに大きくなる。実際に作製した素子ではスイッチング比のばらつきは6%弱である。また、オン電流値のばらつきは9%強であった。今回の製造上のばらつきが10%であると仮定すると、上記の他の要因とあわせて、理想的なばらつきよりも実際のばらつきが100倍程度大きくなるのは矛盾しない。
【００８０】
上記のFET構造においては、CNTをp型あるいはn型にドーピングしたものでもよい。
また、上記のFET構造においては、ゲート材料として、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ、モリブデンなどを用いてもよい。
更に、上記のFET構造においては、ソース・ドレイン電極１、２の構成材料として、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル、コバルトなどを用いてもよい。マグネシウム、カルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護膜で覆うことが好ましい。ソース・ドレインに接するCNTがp型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなって望ましい。ソース・ドレインに接するCNTがn型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなって望ましい。
【００８１】
上記のFET構造において、ゲートから見て、ソース・ドレイン電極１、２の位置関係は必ずしも対称でなくてよい。ソース・ドレイン間での耐圧を稼ぐ場合は、ゲート-ドレイン間をゲート-ソース間よりも大きく(長く)する。例えば、ゲート-ドレイン間隔をゲート-ソース間隔の二倍にする。
【００８２】
上記のFET構造において、基板８、CNT薄膜４、ソースまたはドレイン電極１、２の位置関係は、基板-ソースまたはドレイン電極-CNTのようにしても良い。すなわち、基板を下側とした時に、CNT薄膜がソースまたはドレイン電極１、２の上側に位置しても良い。この構造は、チャネル以外の構造を先にリソグラフィ技術などを用いて製造してから、チャネルのみを印刷で形成する場合に都合が良い。
【００８３】
上記の実施形態ではゲートが基板８となっており、作製上は簡便でありまたゲート電極３の幅の揺らぎの問題を避けることが出来て、ばらつきの評価には有用であるが、実際の回路としての使用には不便である。
【００８４】
同一の基板上で独立にトランジスタを動作させるには、図５にあるように、ゲート３を上部に設け、隣合うが図示しないトランジスタとゲートを独立にする。図５では、基板８上に絶縁層１０を積層し、絶縁層１０上にCNT薄膜４を形成し、CNT薄膜４上にゲート絶縁膜７及びゲート電極３を積層している。また、CNT薄膜４の両側には、ソース電極１とドレイン電極２が接続されている。
【００８５】
図６には、CNT-FETの別の実施例を示す。基本的なFETの構造は上記の図４と同様である。
【００８６】
基板８は厚さ200μｍのポリ・エチレン・ナフタレート（polyethylenenaphthalate(PEN)）を用いる。
図６に示すCNT-FETは、CNT薄膜４からなるチャネル、その両端に接触しているそれぞれソース電極１およびドレイン電極２、そしてソース・ドレイン電極１、２の間に挟まれたCNT薄膜領域にゲート絶縁膜７を介して接しているゲート電極３から構成されている。
【００８７】
ゲート電極３（バックゲート電極）は、絶縁層１０を介してPEN基板８上に厚さ0.5μｍの銀(Ag)で形成し、その上を熱CVDで形成した厚さ200ｎｍのパリレン(正確にはポリパラキシリレン)膜で覆い、これをゲート絶縁膜７とする。ゲート電極３のチャネルに沿った長さは280μｍ、幅は100μmである。ゲート絶縁膜７の上にCNT薄膜４が積層される。CNTの本数は6万本以上の範囲である。これは密度にすると2本/μm２以上の範囲である。こうすることで、理想的なスイッチング比、およびオン電流値のばらつきが0.1%以下になる。
ソース・ドレイン電極１、２は厚さ0.5μｍの銀を用いる。ソース・ドレイン電極１、２の間隔は300μｍである。ソース電極端(またはドレイン電極端)とゲートとの間の距離は10μｍである。以上が基本的なFETの構造である。
【００８８】
更に、水分や空気中の酸素などで特性が変化するのを防ぐために、CNT薄膜４の上部は、保護膜９となる厚さ0.2μｍのパリレン膜で覆う。
【００８９】
上記のFET構造においては、CNTをp型あるいはn型にドーピングしたものでもよい。また、ソース・ドレイン部分とCNT薄膜４が接触する部分(上記領域1)とゲートと絶縁膜を介して隣合うCNT薄膜の部分(上記領域3)を相補的にドーピングしてもよい。例えば、領域1をp型、領域3をn型にしてもよい。
また、上記のFET構造においては、チャネル部分CNTの伝導型を相補的に入れ替えてもよい。すなわちp型とn型とを入れ替えた素子とを組み合わせることで、いわゆるcomplementary(相補的)なFETを構成することが出来る。
更に、上記のFET構造においては、基板の上を絶縁層１０で保護してもよい。
【００９０】
また、上記のFET構造においては、基板８を従来よく用いられているシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。
更に、上記のFET構造においては、ゲート絶縁膜７を従来よく用いられているシリコン酸化膜、シリコン窒化膜、アルミ酸化膜、またはチタン酸化物、ハフニア(ハフニウム酸化物)、ジルコニア(ジルコニウム酸化物)など高誘電率材料などを用いてもよい。また、ポリイミド、フォトレジスト、PMMAなどのアクリル樹脂、ポリカーボネートなど有機材料膜を用いてもよい。
また、上記のFET構造においては、ゲート材料を金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ、モリブデンなどを用いてもよい。
更に、上記のFET構造においては、ソース・ドレイン電極１、２を金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル、コバルトなどで構成してもよい。マグネシウム、カルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護膜で覆う。ソース・ドレインに接するCNTがp型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなって望ましい。ソース・ドレインに接するCNTがn型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなって望ましい。
【００９１】
上記のFET構造において、ゲート電極３から見て、ソース・ドレイン電極１，２の位置関係は必ずしも対称でなくてよい。ソース・ドレイン間での耐圧を稼ぐ場合は、ゲート-ドレイン間をゲート-ソース間よりも大きく(長く)する。例えば、ゲート-ドレイン間隔をゲート-ソース間隔の二倍にする。
また、上記のFET構造において、基板８、CNT薄膜４、ソースまたはドレイン電極１、２の位置関係は、基板-ソースまたはドレイン電極-CNTのようにしても良い。すなわち、基板を下側とした時に、CNT薄膜がソースまたはドレイン電極１、２の上側に位置しても良い。この構造は、チャネル以外の構造を先にリソグラフィ技術などを用いて製造してから、チャネルのみを印刷で形成する場合に都合が良い。
【００９２】
更に、上記FET構造において、ゲート電極３およびゲート絶縁膜７の幾何学的な位置をCNT薄膜に関して対称の位置に設けてもよい。この例が図７に示してある。
図７では、基板８上に絶縁層１０を積層し、絶縁層１０上にCNT薄膜４を形成し、CNT薄膜４上にゲート絶縁膜７及びゲート電極３を積層している。また、CNT薄膜４の両側には、ソース電極１とドレイン電極２が接続されている。
【００９３】
(半導体装置の製造方法)
次に、図８を参照して、図４に示す半導体装置の製造方法を説明する。
【００９４】
CNT薄膜４を塗布・印刷などで形成する場合は、CNT溶液を用いる。CNT溶液の製造は、まずCNTをジクロロエタンに溶かす。重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。最初のCNTの計量をより大きい重量例えば100ミリグラムで行い、後の希釈工程も100倍の溶液を用いると、さらに濃度の精度が向上する。こうして濃度が分かっているCNT溶液が出来る。
【００９５】
CNT薄膜４の形成方法には、スピンコート、ディッピング(引き上げ法)、インクジェット、ディスペンサー(注射器)などの方法がある。
【００９６】
スピンコートする場合、CNTの本数の制御は、まずスピンコート一回当たりのCNT密度をAFM観察から求める。この場合、CNT溶液の濃度によってスピンコートの回数を数回から10回程度まで何段階を準備しAFM観察して密度を計測するとより正確である。スピンコートによるCNT密度は総回数にほぼ比例すると考えてよい。こうしてトランジスタのサイズに応じて式(１)または（２）を満たすようにCNT本数を決める。
【００９７】
例としては、3ppmのCNTジクロロエタン溶液は一回のスピンコートで1本/μｍ2程度の密度になる。これは基板の状態・形状にも依存する。
【００９８】
インクジェットでCNT薄膜４を形成する場合は、吐出する量を調整しておき、吐出量を測定しておく。スピンコートと同様に、あらかじめなるべく少ない吐出量で吹き付けたCNT膜をAFMで観察する。これも異なる吐出量で調べると精度が向上する。AFM観察で一回の吐出による密度を測定し、吹き付け範囲を光学顕微鏡あるいは電子顕微鏡で計測し、総CNT数を算出する。こうすることで一回の吐出でのCNT本数が分かる。実際のCNT薄膜４を形成する時は上式(１)または（２）に従う本数になるように吐出回数を調整する。上記の濃度の分かっているCNT溶液を用いて、吐出量と濃度から、重量が求められ、CNTの重量密度からおよその本数を得ることは可能であるが、これは直接本数を計数するより誤差が大きい。
【００９９】
ディスペンサーを用いる場合もまた、一回の吐出量によるCNT本数をインクジェットと同様に算出する。
【０１００】
ディッピング(引き上げ法)の場合は、一回の引き上げで基板上に付着するCNT密度を上記と同様に計測し、素子サイズ(面積)を乗じて一回あたりのCNT本数を算出する。
【０１０１】
まず、図８（ａ）に示すように、シリコンからなる基板８裏面にゲート電極３を蒸着する。ゲート電極３にはAl(50ｎｍ)/Au(50ｎｍ)を用いる。基板８と密着するのをAlにすると密着性が良くなる。基板８の表面はシリコン熱酸化膜（絶縁層）１０を100ｎｍ形成する。その上にスピンコートでCNT薄膜４を塗布する。上記のジクロロエタン溶液で60回塗布を繰り返せばよい。
【０１０２】
次に、図８（ｂ）に示すように、SiO2の保護膜４９を熱CVD法で形成する。保護膜４９によってCNT薄膜４の全面を覆う。保護膜４９の成膜は、窒素をキャリアガスとして、モノシラン・酸素の混合ガスを材料としてそれぞれ用い、温度は４００℃以下で成膜を行う。
【０１０３】
次に、図８（ｃ）に示すように、素子分離を行う。これは、チャネル領域をフォトレジストで覆い、それ以外の保護膜４９を緩衝フッ化水素酸液で除去する。これでチャネル領域以外でCNT薄膜４が露出されたところを酸素アッシングによって処理を行い、チャネル領域以外のCNT薄膜４を除去する。
【０１０４】
次に、図８（ｄ）に示すように、ソース電極１及びドレイン電極２を形成するための穴開けを行なう。これは図８（ｃ）において保護膜４９を残した部分の上からコンタクト穴を形成する。これも一般的なリソグラフィを用いてパターニングする。
次に、図８（ｅ）に示すように、ソース電極１及びドレイン電極２を形成する。これは厚さ50ｎｍのAuを蒸着することで行う。図８（ｄ）において用いたフォトレジストパターンをそのまま使いセルフアライン的に用いると便利である。
【０１０５】
次に、図９には、図６に示した半導体装置の製造方法を示している。
まず図９（ａ）に示すように、PENからなる基板８上にゲート電極３を形成する。ゲート電極３は銀から形成する。銀は銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
【０１０６】
また、ゲート電極３の別の製法として、基板８上に一面にスパッタ(または蒸着)成膜後に、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングする。この場合はアルミニウムなどをゲート材料として用いる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。銀も一般的にエッチャントを使用可能であるから、この方法も使える。
【０１０７】
更に他の手法として、まずゲート電極３が形成される場所のレジストが抜けるパターンを、リソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。
【０１０８】
次に図９（ｂ）に示すように、ゲート絶縁膜７を形成する。ここではゲート絶縁膜７としてパリレン膜を成膜する。パリレン膜の成膜には、ジパラキシリレンモノマーを原料した蒸着法を用いる。厚さは0.2μｍである。
【０１０９】
他の手法として、ゲート絶縁膜７としてシリコン窒化膜をスパッタで形成することも可能である。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために20sccmの窒素も同時に導入する。圧力は2パスカルである。膜厚は0.2μｍである。
【０１１０】
次に、図９（ｃ）に示すように、CNT膜４を形成する。ディスペンサーと注射器でチャネル部分にのみCNT溶液を滴下・乾燥する方法を用いる。その場合、CNTはジクロロエタンに溶かす。重量比で約10のマイナス7乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを1000ミリリットルのジクロロエタンに溶解する。これを約1時間超音波で分散させる。次に、この1000ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス7乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。ディスペンサーと注射器を用いる場合は、CNT溶液を約40マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてCNTの密度が異なるが、1〜5回の滴下工程で、0.6本/μｍ2程度の密度になる。滴下工程の回数で、CNTの密度は調整する。
【０１１１】
他の方法としては、インクジェット印刷機で印刷することも可能である。
【０１１２】
相補的にドープされたCNTでチャネルを構成するためには、先にn型、またはp型のCNT膜を部分的に形成し、その後に、それとは相補的なCNT膜を形成する。このような工程には、ディスペンサーと注射器を用いる手法、またはインクジェット印刷機で形成するのが簡便である。
【０１１３】
これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。
【０１１４】
別の手法としては、スピンコートで膜を形成する。まずCNTをジクロロエタンに溶かす。重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。スピンコートは、基板上に希釈・超音波分散したCNT溶液を約40マイクロリットル滴下した後に、基板を約800rpmで10秒ほど回転させて行う。基板の表面状態に応じてCNTの密度が異なるが、4〜5回のスピンコート工程で、0.6本/μｍ２程度の密度になる。スピンコート工程の回数で、CNTの密度は調整する。このままでは、基板上全面にCNTが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のCNTを除去する。図６では省略してあるが、ゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。
【０１１５】
上記のリフトオフ法も不要部分のCNT除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にCNTをスピンコートする。その後、レジストごと不要部分のCNTをレジスト溶剤で除去する。
【０１１６】
他のCNT膜形成方法としては、CNT溶液に基板を浸した後に引き上げ、乾燥する方法、浸した後に引き上げる方法は、上記の方法と同様に基板全面にCNTが付着するため、同様の除去工程が必要である。
【０１１７】
次に、図９（ｄ）に示すように、ソース電極１、ドレイン電極２を形成する。ソース電極１、ドレイン電極２は銀から形成する。銀は銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
【０１１８】
その他の手法として、金を、光リソグラフィでパターン形成したフォトレジストに蒸着で成膜した後、リフトオフで不要な部分を除去する。
【０１１９】
また、その他の手法として、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例としては、まず金属を第三の絶縁層の全面に成膜し、その後にリソグラフィを用いてレジスト・パターンを形成し、それをマスクとしてエッチングする方法も挙げることが出来る。
【０１２０】
次に、図９（ｅ）に示すように、保護膜９を形成する。保護膜９にはパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。他の手法としては、シリコン窒化膜をスパッタ成膜することも可能である。
【０１２１】
ゲート絶縁膜７および保護膜９の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。
【０１２２】
また、上記の図９（ｃ）における工程と図９（ｄ）における工程との順番を入れ替えて、ソース・ドレイン電極１、２上にCNT膜４を形成してもよい。
【０１２３】
次に、図１０に別の製造方法を示してある。
図１０（ａ）に示すように、基板８としては、例えば厚さ200μｍのポリ・エチレン・ナフタレート（poly ethylenenaphthalate(PEN)）を用いることができる。尚、基板８がPENなどの絶縁体でない場合、例えばステンレス鋼などの場合は、パリレン膜などの絶縁層１０を設ける。
【０１２４】
次に図１０（ｂ）に示すように、絶縁層１０上にゲート電極３を形成する。ゲート電極３は、例えば、アルミニウムをスパッタで絶縁層１０上に形成し、絶縁層１０上に一面に成膜後、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングすることにより形成する。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。
【０１２５】
他の手法として、例えば、まずゲート電極３を形成する場所のレジストが抜けるパターンを、リソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。
更に他の方法として、例えば、銀ペーストインクで、ディスペンサーと注射器、またはインクジェット印刷を用いることによりゲート電極３を形成することができる。この場合は、形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度にて加熱処理を施すとよい。
【０１２６】
次に図１０（ｃ）に示すように、ゲート絶縁膜７を形成する。ゲート絶縁膜７は例えば、シリコン窒化膜をスパッタで形成する。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために20sccmの窒素も同時に導入する。圧力は２パスカルである。膜厚は0．4μｍである。さらに、この段階で図示略のデータ線および電流供給線を形成する。これは上記のゲートと同様の工程を用いる。。
【０１２７】
次に図１０（ｄ）に示すように、CNT膜４を形成し、更に保護膜９を形成する。
CNT膜４は例えば、スピンコートで形成する。まず、CNTをジクロロエタンに溶かし、重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、例えば、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。スピンコートは、基板上に希釈・超音波分散したCNT溶液を約40マイクロリットル滴下した後に、基板を約800rpmで10秒ほど回転させて行う。基板の表面状態に応じてCNTの密度が異なるが、4〜5回のスピンコート工程で、0．6本/μｍ2程度の密度になる。スピンコート工程の回数で、CNTの密度は調整する。このままでは、基板上全面にCNTが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のCNTを除去する。図６では省略してあるが、ゲート電極３の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。
【０１２８】
上記のリフトオフ法も不要部分のCNT薄膜の除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にCNTをスピンコートする。その後、レジストごと不要部分のCNT薄膜をレジスト溶剤で除去する。
【０１２９】
他のCNT膜の形成方法としては、例えば、CNT溶液に基板を浸した後に引き上げ、乾燥する方法なども用いることが出来る。浸した後に引き上げる方法は、上記の方法と同様に基板全面にCNTが付着するため、同様の除去工程が必要である。
【０１３０】
更に他の手法として、ディスペンサーと注射器でチャネル部分にのみCNT溶液を滴下・乾燥する方法を用いる。その場合、CNTはジクロロエタンに溶かす。重量比で約10のマイナス7乗程度の濃度に調整する。具体的には、例えば、まず、1ミリグラムのCNTを1000ミリリットルのジクロロエタンに溶解する。これを約1時間超音波で分散させる。次に、この1000ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス7乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。ディスペンサーと注射器を用いる場合は、CNT溶液を約40マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてCNTの密度が異なるが、1〜5回の滴下工程で、0．6本/μｍ2程度の密度になる。滴下工程の回数で、CNTの密度は調整する。
【０１３１】
更に他の方法としては、インクジェット印刷機で印刷することも可能である。これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。
【０１３２】
保護膜９としては、例えば、スパッタ成膜したシリコン酸化膜である。
【０１３３】
ゲート絶縁膜７および保護膜９の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いる。
【０１３４】
保護膜９の形成方法の別の方法として、パリレン膜を成膜することもできる。この場合は、ジパラキシリレンモノマーを原料した蒸着法を用いる。
また、保護膜９の形成方法の更に別の方法として、有機膜、例えばフォトレジストをスピンコートなどして塗布後に窒素雰囲気中で硬化処理を行なうことができる。硬化処理の温度は材料に依存するが、ガラス化点より高い温度で行なう。
【０１３５】
次に図１０（ｅ）に示すように、CNT薄膜４及び保護膜９の一部を除去して素子分離をする。この場合、例えば、絶縁膜９を一部剥離し、CNT薄膜４を露出させる。剥離は弱いドライエッチングや、緩衝フッ素酸(BHF)などでウェットエッチングする。素子分離は、CNTチャネルを隣の素子と分離させる。すなわち酸素アッシングなどで焼き切る。あるいはレーザー照射して焼き切る、あるいは蒸発させる。
【０１３６】
次に図１０（ｆ）に示すように、ソース・ドレイン電極を形成する領域のCNT薄膜４にドーピングを施す。この場合、例えば、絶縁膜９を一部剥離し、CNT薄膜を露出させる。剥離は弱いドライエッチングや、緩衝フッ素酸(BHF)などでウェットエッチングする。ドーピングは、クロロホルム中に溶かしたTCNQ溶液に基板を浸して行なう。
【０１３７】
ドーピング後は、図１０（ｇ）に示すように上部を保護膜１１で覆う。これはスパッタ成膜したシリコン酸化膜である。また、上記の保護膜７の形成と同様の工程を採用することもできる。
【０１３８】
次に図１０（ｈ）に示すように、ソース・ドレイン電極を形成するためにレジストＲをパターニングする。パターニングには通常のリソグラフィ技術を用いる。
【０１３９】
次に図１０（ｉ）に示すように、ソース・ドレイン電極１、２の材料を堆積する。堆積には例えば、スパッタや電子ビーム蒸着などを用いる。
【０１４０】
次に図１０（ｊ）に示すように、ソース電極１及びドレイン電極２を形成する。具体的には、リフトオフ法によって、不要なレジストＲと金属を除去することでソース電極１及びドレイン電極２を形成する。
【０１４１】
次に図１０（ｋ）に示すように、ゲート部分にドーピングを行う。これも上記の図１０（ｇ）の場合と同様に、ゲート領域の保護膜９、１１の一部を剥離してからCNT薄膜４にドーピングする。ドーピングはクロロホルム中に溶かしたTTF溶液に基板８を浸して行なう。
【０１４２】
次に図１０（ｌ）に示すように、ゲート部分を保護膜１３で覆う。保護膜１３はパリレン膜を成膜すればよい。成膜は、ジパラキシリレンモノマーを原料した蒸着法を用いる。
【０１４３】
次に、相補的なCNT-FETで構成したNOTゲート論理回路の実施例について、図６及び図９を参照して説明する。
この場合は、図６または図９（ｅ）に示す構成のCNT-FETにおいて、図中左側のCNT薄膜４をp型とし、図中右側のCNT薄膜４をn型とし、ドレインは共通にする。
図６または図９（ｅ）では、ゲート電極３が一体で描かれているが、左側のp型のCNT薄膜４に対応するゲート電極と、図中右側のｎ型のCNT薄膜４に対応するゲート電極がそれぞれ含まれており、これらはFET近傍で電気的に短絡している。
【０１４４】
ソース・ドレイン電極１、２および３１、３２はそれぞれ金、アルミニウムで形成する。これは、それぞれp型、n型のCNTとのショトキー障壁が小さくなるものを選ぶ。
【０１４５】
次に、上記の構成のNOTゲート論理回路（半導体装置）の製造方法について、図９を参照しつつ説明する。図９（ａ）〜図９（ｂ）までの工程は、NOTゲート論理回路（半導体装置）も同様の工程を経る。
そして、CNT薄膜４を形成する際に、塗布法またはインクジェット法でCNT薄膜４を形成してから、相補的にドープされたCNTでチャネルを構成するために、先にn型、またはp型のCNT膜を部分的に形成し、その後に、それとは相補的なCNT膜を形成する。このような工程には、ディスペンサーと注射器を用いる手法、またはインクジェット印刷機で形成するのが簡便である。これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。
【０１４６】
別の手法としては、スピンコートで膜を形成する。まずCNTをジクロロエタンに溶かす。重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。スピンコートは、基板上に希釈・超音波分散したCNT溶液を約40マイクロリットル滴下した後に、基板を約800rpmで10秒ほど回転させて行う。基板の表面状態に応じてCNTの密度が異なるが、4〜5回のスピンコート工程で、0.6本/μｍ２程度の密度になる。スピンコート工程の回数で、CNTの密度は調整する。このままでは、基板上全面にCNTが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のCNTを除去する。図６では省略してあるが、ゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。
【０１４７】
上記のリフトオフ法も不要部分のCNT除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にCNTをスピンコートする。その後、レジストごと不要部分のCNTをレジスト溶剤で除去する。
他のCNT膜形成方法としては、CNT溶液に基板を浸した後に引き上げ、乾燥する方法、浸した後に引き上げる方法は、上記の方法と同様に基板全面にCNTが付着するため、同様の除去工程が必要である。
【０１４８】
次に、図９（ｄ）及び図９（ｅ）で説明した工程と同様に、ソース電極１、ドレイン電極２を形成する。本実施形態の場合、n型あるいはp型に動作するFET側のソース・ドレイン電極１、２を形成後に、それとは相補的に動作するCNTのソース・ドレイン電極を別に形成する。そして、保護膜９を形成する。
【産業上の利用可能性】
【０１４９】
本発明の活用例として、表示装置の駆動回路用の半導体装置を挙げることができる。
【図面の簡単な説明】
【０１５０】
【図１】図１は、ランダムにCNTを散布した計算機シミュレーションの結果を示す図である。
【図２】図２は、スイッチング比のばらつきとCNT本数との関係を示すグラフである。
【図３】図３は、オン電流値とCNT本数との関係を示すグラフである。
【図４】図４は、本発明の実施形態の一例であるCNT-FETを示す断面模式図である。
【図５】図５は、本発明の実施形態の別の例であるCNT-FETを示す断面模式図である。
【図６】図６は、本発明の実施形態の他の例であるCNT-FETを示す断面模式図である。
【図７】図７は、本発明の実施形態の更に別の例であるCNT-FETを示す断面模式図である。
【図８】図８は、図４に示すCNT-FETの製造工程を示す断面模式図である。
【図９】図９は、図６に示すCNT-FETの製造工程を示す断面模式図である。
【図１０】図１０は、CNT-FETの別の製造工程を示す断面模式図である。
【図１１】図１１は、従来のCNT-FETを示す断面模式図である。
【符号の説明】
【０１５１】
１…ソース電極
２…ドレイン電極
３…ゲート電極
４…チャネル層（CNT膜（カーボンナノチューブ膜））
７…ゲート絶縁膜
８…基板
９、４９…保護膜
１０…絶縁層
３１…ソース電極
３２…ドレイン電極
３３…ゲート電極
４３…バックゲート電極（ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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