(57)【要約】【課題】  ＣＭＯＳ固体撮像装置において、ＰＤからＦＤへの１回の転送では転送しきれない電荷がＰＤに残るような状況でも残像を生じさせることなく撮像を行う。【解決手段】  垂直走査回路６０は、読み出し対象である画素１０にリセットパルスＲＴｉおよび転送パルスＴＸｉを順次与えて、画素信号の読み出しを行わせた後、リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に与えて、いわばＰＤ１０１の蓄積電荷の空読み出しを行い、ＰＤ１０１の蓄積電荷を消去する。【選択図】図１
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【特許請求の範囲】
【請求項１】
受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、転送パルスが与えられることにより前記光電変換素子に蓄積された電荷を前記電荷蓄積部に転送する転送トランジスタと、リセットパルスが与えられることにより前記電荷蓄積部の電位をリセットするリセットトランジスタと、選択パルスが与えられることにより前記電荷蓄積部の電圧を読み出す読出回路とを各々含む複数の画素と、
読み出し対象である画素の読出回路に選択パルスを供給するとともに、この選択パルスを供給する間、リセットパルスおよび転送パルスを前記画素のリセットトランジスタおよび転送トランジスタに順次供給する駆動手段とを具備し、
前記駆動手段が、前記画素のリセットトランジスタおよび転送トランジスタにリセットパルスおよび転送パルスを同時に供給することにより、前記光電変換素子の蓄積電荷を消去する蓄積電荷消去手段を含むことを特徴とするＣＭＯＳ固体撮像装置。
【請求項２】
前記蓄積電荷消去手段は、読み出し対象である画素の読出回路に選択パルスが供給される期間内において、リセットパルスおよび転送パルスが前記画素のリセットトランジスタおよび転送トランジスタに順次供給された後、前記画素のリセットトランジスタおよび転送トランジスタにリセットパルスおよび転送パルスを同時に供給することを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
【請求項３】
前記蓄積電荷消去手段は、各画素の露光期間の開始点において、当該画素のリセットトランジスタおよび転送トランジスタにリセットパルスおよび転送パルスを同時に供給することを特徴とする請求項１に記載のＣＭＯＳ固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、行列状に配列された複数の画素の各々において光電変換素子により得られた信号電荷を増幅して電気信号として出力する増幅型のＣＭＯＳ固体撮像装置に関する。
【背景技術】
【０００２】
図３は一般的なＣＭＯＳ固体撮像装置の構成例を示すものである。このＣＭＯＳ固体撮像装置は、複数の画素１０を行列状に配列してなるものであるが、図３では図面が煩雑になるのを防止するため、１個の画素１０のみを図示している。１個の画素１０は、図示のように、ＰＤ（Photo Diode；フォトダイオード）１０１と、各々ＭＯＳ型トランジスタである転送トランジスタ１０２と、リセットトランジスタ１０３と、増幅トランジスタ１０４と、行選択トランジスタ１０５とにより構成されている。これらの各素子は、ｐ型半導体基板に形成されている。そして、図３では、ＰＤ１０１、転送トランジスタ１０２およびリセットトランジスタ１０３についてはそれらの断面構造が図示され、増幅トランジスタ１０４および行選択トランジスタ１０５については回路シンボルを用いた図示がなされている。
【０００３】
図３において、ＰＤ１０１は、ｐ型半導体基板に低濃度のｎ型不純物の埋め込み層を形成してなるものであり、受光量に応じた信号電荷を発生する光電変換素子である。転送トランジスタ１０２は、ソースがＰＤ１０１に接続され、ドレインが電荷蓄積部としての役割を果たすＦＤ（Floating Diffusion；浮遊拡散層）１０２ｄとなっている。この転送トランジスタ１０２は、ゲートに転送パルスＴＸが与えられることにより、ＰＤ１０１に蓄積された信号電荷をＦＤ１０２ｄに転送する。リセットトランジスタ１０３は、ソースが電源ＶＤＤに接続されており、ドレインがＦＤ１０２ｄとなっている。このリセットトランジスタ１０３は、ゲートにリセットパルスＲＴが与えられることにより、ＦＤ１０２ｄを電源ＶＤＤの電位にリセットする。増幅トランジスタ１０４は、ドレインが電源ＶＤＤに接続され、ゲートがＦＤ１０２ｄに接続されている。また、行選択トランジスタ１０５は、増幅トランジスタ１０４のソースと列信号線１１との間に介挿されている。こららの増幅トランジスタ１０４および行選択トランジスタ１０５は、行選択パルスＳＬが与えられることにより、ＦＤ１０２ｄに蓄積された電荷に応じた電圧を列信号線１１に読み出す読出回路としての役割を果たす。列信号線１１には、同様な構成の画素１０が複数接続されるとともに、各画素１０の増幅トランジスタ１０４の負荷となる定電流源とＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路が接続されている（いずれも図示略）。
【０００４】
図４は、画素１０に与えられる行選択パルスＳＬ、リセットパルスＲＴおよび転送パルスＴＸの波形を示す波形図である。また、図５は、画素１０の各部における電子のポテンシャルを示す図である。図５において、ＰはＰＤ１０１の容量、ＱはＦＤ１０２ｄの容量、Ｓはリセットトランジスタ１０３のソースの容量を示す。
【０００５】
ＣＭＯＳ固体撮像装置では、垂直走査期間内に画素１０の各行が順次選択される。そして、図４に例示するように、選択した行の各画素１０に対し、一水平走査期間の間だけアクティブレベル（Ｈレベル）となる行選択パルスＳＬが与えられる。当該行に属する各画素１０では、行選択パルスＳＬが行選択トランジスタ１０５のゲートに与えられる。これにより行選択トランジスタ１０５がＯＮ状態となり、この行選択トランジスタ１０５が増幅トランジスタ１０４のソースを列信号線１１に接続する。
【０００６】
水平走査期間の開始時点において、リセットパルスＲＴおよび転送パルスＴＸは発生しておらず、リセットトランジスタ１０３および転送トランジスタ１０２のゲート電圧は、いずれも非アクティブレベル（Ｌレベル＝ＧＮＤレベル）とされる。この場合、図５に示すように、リセットトランジスタ１０３のゲート直下のｐ型不純物領域の電子に対するポテンシャルが最高レベルである０Ｖとなり、これが、リセットトランジスタ１０３のソースとＦＤ１０２ｄとの間の電子の移動を妨げるポテンシャル障壁となる。また、転送トランジスタ１０２のゲート直下のｐ型不純物領域の電子に対するポテンシャルが最高レベルである０Ｖとなり、これが、ＰＤ１０１のｎ型不純物層とＦＤ１０２ｄとの間の電子の移動を妨げるポテンシャル障壁となる。
【０００７】
その後、水平走査期間では、まず、リセットパルスＲＴが立ち上がり、所定時間長だけアクティブレベル（Ｈレベル＝ＶＤＤレベル）となる。この結果、リセットトランジスタ１０３のゲート直下の領域のポテンシャルが低下し、リセットトランジスタ１０３のソースとＦＤ１０２ｄとの間の電子の移動を妨げるポテンシャル障壁がなくなる。このため、リセットトランジスタ１０３のソースとＦＤ１０２ｄとの間の電子で移動が起こり、ＦＤ１０２ｄの電位がリセットトランジスタ１０３のソースの電位（ＶＤＤ）に初期化される。そして、ＦＤ１０２ｄの容量Ｑの蓄積電荷が空になる。
【０００８】
次に、リセットパルスＲＴが非アクティブレベルに立ち下がった後、転送パルスＴＸが立ち上がり、所定時間長だけアクティブレベル（Ｈレベル）となる。この結果、転送トランジスタ１０２のゲート直下の領域のポテンシャルが低下し、ＰＤ１０１のｎ型不純物層とＦＤ１０２ｄとの間の電子の移動を妨げるポテンシャル障壁がなくなる。このため、ＰＤ１０１のｎ型不純物層（容量Ｐ）とＦＤ１０２ｄ（容量Ｑ）との間の電子で移動が起こり、ＦＤ１０２ｄのポテンシャルがＰＤ１０１から移動してきた電荷の量に応じた分だけ上昇する。
【０００９】
水平走査期間の間、選択された行では、行選択トランジスタ１０５がＯＮ状態となるため、ＦＤ１０２ｄの電圧が、増幅トランジスタ１０４および行選択トランジスタ１０５を介して列信号線１１に読み出される。各列信号線１１に接続された各ＣＤＳ回路は、リセットトランジスタ１０３によるリセット後の時点において画素１０から列信号線１１に読み出された電圧をサンプリングするとともに（図４におけるＳ／Ｈ（１））、転送トランジスタ１０２による転送後の時点において画素１０から列信号線１１に読み出された電圧をサンプリングし（図４におけるＳ／Ｈ（２））、両電圧の差分を画素信号として出力する。
【００１０】
このような動作が全行について実行され、撮像結果である一画面分の画素信号が得られる。そして、ビデオ撮影においては、このような一画面分の画素信号を得るための動作が垂直走査期間毎に繰り返される。上記のように、一水平走査期間毎にリセットパルスＲＴと転送パルスＴＸを１回ずつ発生する構成では、ある画素１０に対する転送パルスＴＸが発生してから次に同画素１０に対する転送パルスＴＸが発生するまでの期間が同画素１０に対する露光期間となる。
【特許文献１】特開平１１−２６７４０号公報
【特許文献２】特開２００１−１１１９００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、高感度なＣＭＯＳ固体撮像装置を構成するためには、露光後にＰＤ１０１からＦＤ１０２ｄへ転送される電荷量の微妙な変化がＦＤ１０２ｄの電圧の変化となって現れるように、ＦＤ１０２ｄの容量Ｑを小さくする必要がある。しかし、高感度化の要請に従ってＦＤ１０２ｄの容量Ｑを小さくすると、ＰＤ１０１の受光量によっては、図６に例示するように、ＰＤ１０１からＦＤ１０２ｄへの電荷の転送時にＦＤ１０２ｄに転送しきれない電荷がＰＤ１０１に残る。そして、このＰＤ１０１に残った電荷がその後の露光期間内のＰＤ１０１の蓄積電荷に加算され、残像の原因となる、という問題があった。
【００１２】
この発明は、以上説明した事情に鑑みてなされたものであり、その目的は、ＰＤからＦＤへの１回の転送では転送しきれない電荷がＰＤに残るような状況でも残像を生じさせることなく撮像を行うことができるようにＣＭＯＳ固体撮像装置の読み出し動作を改良することにある。
【課題を解決するための手段】
【００１３】
この発明は、受光量に応じた電荷を発生して蓄積する光電変換素子と、電荷蓄積部と、転送パルスが与えられることにより前記光電変換素子に蓄積された電荷を前記電荷蓄積部に転送する転送トランジスタと、リセットパルスが与えられることにより前記電荷蓄積部の電位をリセットするリセットトランジスタと、選択パルスが与えられることにより前記電荷蓄積部の電圧を読み出す読出回路とを各々含む複数の画素と、読み出し対象である画素の読出回路に選択パルスを供給するとともに、この選択パルスを供給する間、リセットパルスおよび転送パルスを前記画素のリセットトランジスタおよび転送トランジスタに順次供給する駆動手段とを具備し、前記駆動手段が、前記画素のリセットトランジスタおよび転送トランジスタにリセットパルスおよび転送パルスを同時に供給することにより、前記光電変換素子の蓄積電荷を消去する蓄積電荷消去手段を含むことを特徴とするＣＭＯＳ固体撮像装置を提供する。
【００１４】
かかる発明によれば、駆動手段は、画素のリセットトランジスタおよび転送トランジスタにリセットパルスおよび転送パルスを同時に供給することにより、光電変換素子の蓄積電荷を消去する蓄積電荷消去手段を含む。従って、光電変換素子から電荷蓄積部への１回の転送では転送しきれない電荷が光電変換素子に残るような状況でも、この蓄積電荷消去手段が働くことにより、残像を生じさせることなく撮像を行うことができる。
【００１５】
なお、ＣＭＯＳ固体撮像装置において、残像の発生を防止するための技術に関する文献として例えば特許文献１がある。この特許文献１において着目しているのは、次のような現象である。まず、ＣＭＯＳ固体撮像装置を低い電源電圧ＶＤＤで動作させる場合、リセットトランジスタの閾値の影響により、リセットトランジスタによるリセット後のＦＤの電位が電源電圧ＶＤＤよりも大きく低下する。このようにリセット後のＦＤの電位が低いと、転送トランジスタによるＰＤからＦＤへの蓄積電荷の転送の際に、ＰＤの全ての蓄積電荷をＦＤに転送することができず、ＰＤに電荷が残存し、これが残像の原因となる。特許文献１に開示の技術は、リセットトランジスタに対してリセットパルスを昇圧して与えることで、リセット動作時にリセットトランジスタの閾値の影響を少なくして、ＦＤの電位を電源電圧ＶＤＤ近傍まで高め、上記のような原理により発生する残像を防止するものである。このように特許文献１に開示の技術は、本発明とは全く異なる技術である。本発明のように、画素のリセットトランジスタおよび転送トランジスタにリセットパルスおよび転送パルスを同時に供給することにより、光電変換素子の蓄積電荷を消去する技術は特許文献１には開示されていない。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照し、この発明の一実施形態について説明する。
図１は、この発明の一実施形態によるＣＭＯＳ固体撮像装置の構成を示すブロック図である。この図において、画素行列部１０Ａは、前掲図３に例示したような画素１０を行列状に配列してなるものである。カラムＣＤＳ部２０は、画素行列部１０Ａにおける画素１０の列毎に設けられたＣＤＳ回路の集合体であり、タイミングジェネレータ５０による制御の下、上述したように画素行列部１０Ａの各列信号線１１に読み出される電圧を２回ずつサンプリングし（前掲図４のＳ／Ｈ（１）およびＳ／Ｈ（２）参照）、アナログ画素信号を各々出力する。カラムＡＤＣ部３０は、画素行列部１０Ａにおける画素１０の列毎に設けられたＡＤＣ（Analog to Digital Converter）の集合体であり、タイミングジェネレータ５０による制御の下、カラムＣＤＳ部２０の各ＣＤＳ回路から出力されるアナログ画素信号をデジタル画素信号に変換する。水平走査回路４０は、画素行列部１０Ａの列数と同じステージ数のシフトレジスタである。この水平走査回路４０は、タイミングジェネレータ５０による制御の下、水平走査期間毎に、カラムＡＤＣ部３０から出力される一行分のデジタル画素信号を取り込み、図示しない画像信号処理系にシリアル転送する動作を繰り返す。
【００１７】
垂直走査回路６０は、タイミングジェネレータ５０による制御の下、一垂直走査期間内において画素行列部１０Ａの各行を順次選択し、選択した行ｉ（ｉ＝１〜ｎ）に対する行選択パルスＳＬｉ（ｉ＝１〜ｎ）、リセットパルスＲＴｉ（ｉ＝１〜ｎ）および転送パルスＴＸｉ（ｉ＝１〜ｎ）を発生する回路である。さらに詳述すると、垂直走査回路６０は、画素行列部１０Ａの行数と同じステージ数のシフトレジスタ６０１と、画素行列部１０Ａの画素１０の行毎に設けられたＡＮＤゲート６０２および６０３とを有する。
【００１８】
タイミングジェネレータ５０は、垂直走査期間の開始タイミングにおいて、駆動開始パルスＳＴをシフトレジスタ６０１のデータ入力端子に与え、一水平走査期間と同じ周期のクロックφＨをシフトレジスタ６０１のクロック入力端子に与える。シフトレジスタ６０１は、駆動開始パルスＳＴをクロックφＨにより順次後段にシフトする。このとき、シフトレジスタ６０１の各ステージｉから出力される信号が、画素行列部１０Ａの第ｉ行に対する行選択パルスＳＬｉとなる。
【００１９】
また、タイミングジェネレータ５０は、水平走査期間毎にリセットパルスＲＴＧおよび転送パルスＴＸＧを発生する。１つの水平走査期間に着目すると、タイミングジェネレータ５０は、まず、リセットパルスＲＴＧを発生し、次いで転送パルスＴＸＧを発生する。この転送パルスＴＸＧを発生する前後の各タイミングにおいて、タイミングジェネレータ５０は、カラムＣＤＳ部２０の各ＣＤＳ回路にサンプリングパルスを送り、上述した列信号線１１の出力電圧の２回のサンプリングを行わせる。その後、タイミングジェネレータ５０は、リセットパルスＲＴＧおよび転送パルスＴＸＧを同時に発生する。タイミングジェネレータ５０は、このような態様でのリセットパルスＲＴＧおよび転送パルスＴＸＧの発生を水平走査期間毎に繰り返す。
【００２０】
垂直走査回路６０は、このようにしてタイミングジェネレータ５０により発生されるリセットパルスＲＴＧおよび転送パルスＴＸＧに基づき、画素行列部１０Ａの各行ｉに対するリセットパルスＲＴｉおよび転送パルスＴＸｉを発生する役割を果たす。さらに詳述すると、垂直走査回路６０において画素行列部１０Ａの行毎に設けられたＡＮＤゲート６０２および６０３は、第ｉ行に対応した行選択パルスＳＬｉがアクティブレベル（Ｈレベル）である期間内に発生するリセットパルスＲＴＧおよび転送パルスＴＸＧを通過させ、リセットパルスＲＴｉおよび転送パルスＴＸｉとして第ｉ行の各画素１０に供給する役割を果たす。
【００２１】
本実施形態の特徴は、タイミングジェネレータ５０および垂直走査回路６０からなる回路に対し、２つの機能を持たせた点にある。第１の機能は、通常のＣＭＯＳ固体撮像装置と同様、画素信号の読み出しのために画素行列部１０Ａの各画素１０に行選択パルスＳＬｉ、リセットパルスＲＴｉおよび転送パルスＴＸｉを発生する駆動手段としての機能である。第２の機能は、各画素１０のリセットトランジスタ１０３および転送トランジスタ１０２にリセットパルスＲＴｉおよび転送パルスＴＸｉを同時に供給することにより、ＰＤ１０１の蓄積電荷を消去する蓄積電荷消去手段としての機能である。図２（ａ）〜（ｅ）は、これらの機能の働きにより、ある行ｉを対象として垂直走査回路６０から発生される一水平走査期間分の行選択パルスＳＬｉ、リセットパルスＲＴｉおよび転送パルスＴＸｉの波形を例示する波形図である。
【００２２】
図２（ａ）に示す例において、本実施形態における垂直走査回路６０は、行選択パルスＳＬｉがアクティブレベルを維持する一水平走査期間内において、まず、リセットパルスＲＴＧに基づき、リセットパルスＲＴｉをアクティブレベルとして、リセットトランジスタ１０３によるＦＤ１０２ｄのリセットを行わせる。次に、転送パルスＴＸＧに基づき、転送パルスＴＸｉをアクティブレベルとし、転送トランジスタ１０２によりＰＤ１０１からＦＤ１０２ｄへの電荷の転送を行わせる。また、この転送パルスＴＸｉがアクティブレベルとなる期間の前後の各タイミングにおいて、タイミングジェネレータ５０は、カラムＣＤＳ部２０にサンプリングパルスを各々送り、各タイミングにおける各列信号線１１の出力電圧をカラムＣＤＳ部２０にサンプルホールドさせ、両タイミングでの出力電圧の差分に相当する画素信号をカラムＣＤＳ部２０から出力させる（以上、図４、図５参照）。
【００２３】
そして、このように画素信号の読み出しが行われた後、本実施形態における垂直走査回路６０は、タイミングジェネレータ５０が同時に発生するリセットパルスＲＴＧおよび転送パルスＴＸＧに基づき、図２（ａ）に示すように、リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に供給する。
【００２４】
ここで、ＦＤ１０２ｄの容量が小さく、ＰＤ１０１の受光量が大きい場合には、転送トランジスタ１０２による１回の転送では、転送しきれない電荷がＰＤ１０１に残ることがある。しかしながら、本実施形態によれば、転送トランジスタ１０２によるＰＤ１０１からＦＤ１０２ｄへの電荷の転送の後、リセットパルスＲＴｉおよび転送パルスＴＸｉが同時に所定時間だけアクティブレベルとされる。この間、ＰＤ１０１は、ＯＮ状態の転送トランジスタ１０２およびリセットトランジスタ１０３を介して、リセットトランジスタ１０３のソース（電源ＶＤＤ）に接続され、いわばＰＤ１０１の蓄積電荷の空読み出しが行われる。このため、１回の転送では転送しきれなかった電荷がＰＤ１０１に残っていたとしても、その電荷は全て転送トランジスタ１０２およびリセットトランジスタ１０３を介して、リセットトランジスタ１０３のソース（電源ＶＤＤ）に向けて放出され、ＰＤ１０１の残存電荷は空になる。従って、その後の露光において残像を生じさせることなく撮像を行うことができる。
【００２５】
なお、図２（ａ）の例では、リセットパルスＲＴｉがアクティブレベルである期間と転送パルスＴＸｉがアクティブレベルである期間とが一致しているが、「リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に供給する」に該当するためには、必ずしもこれらの両期間が一致している必要はない。例えば図２（ｂ）の例では、リセットパルスＲＴｉがアクティブレベルの期間の前半期間と転送パルスＴＸｉがアクティブレベルである期間である後半期間とが一致している。また、図２（ｃ）の例では、リセットパルスＲＴｉがアクティブレベルである期間の後半期間と転送パルスＴＸｉがアクティブレベルである期間の後半期間とが一致している。図２（ｄ）の例では、リセットパルスＲＴｉがアクティブレベルである期間が転送パルスＴＸｉがアクティブレベルである期間を包含している。図２（ｅ）の例では、転送パルスＴＸｉがアクティブレベルである期間がリセットパルスＲＴｉがアクティブレベルである期間を包含している。図２（ａ）の態様のみならず、これら図２（ｂ）〜（ｅ）の態様も、「リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に供給する」に該当する。すなわち、「リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に供給する」とは、リセットパルスＲＴｉがアクティブレベルとなる期間と転送パルスＴＸｉがアクティブレベルとなる期間とが重なるようにリセットパルスＲＴｉおよび転送パルスＴＸｉを発生する、という意味に解するべきである。
【００２６】
以上のように、本実施形態によれば、読み出し対象である画素１０にアクティブレベルのリセットパルスＲＴｉおよび転送パルスＴＸｉを与えて、画素信号の読み出しを行わせた後、リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に所定期間だけアクティブレベルとして、いわばＰＤ１０１の蓄積電荷の空読み出しを行い、ＰＤ１０１の残存電荷を消去するようにしたので、ＰＤ１０１の受光量が大きく、１回の転送では転送しきれない電荷がＰＤ１０１に蓄積する状況でも残像を生じさせることなく撮像を行うことができる。
【００２７】
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記実施形態では、水平走査期間内において、画素信号の読み出しのために転送パルスＴＸｉを発生した後、同水平走査期間内に空読み出しのためのリセットパルスＲＴｉおよび転送パルスＴＸｉを発生させた。しかし、空読み出しのためのリセットパルスＲＴｉおよび転送パルスＴＸｉの発生タイミングは、これに限定されるものではない。例えば、ＣＭＯＳ固体撮像装置の中には、いわゆる電子シャッタ機能を備えたものがあるが、この種のＣＭＯＳ固体撮像装置に上記実施形態を適用してもよい。さらに詳述すると、この種のＣＭＯＳ固体撮像装置では、ある水平走査期間において、ある行ｉの画素信号の読み出しを行う場合に、それよりも所望の露光時間に相当する時間だけ前の水平走査期間において、その行ｉの画素にアクティブレベルのリセットパルスＲＴｉおよび転送パルスＴＸｉを順次与え、その画素のＰＤ１０１の蓄積電荷を消去し、電子シャッタを実現する（例えば特許文献２参照）。その際に、アクティブレベルのリセットパルスＲＴｉおよび転送パルスＴＸｉを順次与えるのではなく、露光期間の開始点とするタイミングにおいて、上記実施形態のように、リセットパルスＲＴｉおよび転送パルスＴＸｉを同時に所定期間だけアクティブレベルにするのである。このようにすることで、画素のＰＤ１０１の蓄積電荷は、常に露光期間の開始点において確実に消去されるため、残像を生じさせることとなく撮像を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】この発明の一実施形態であるＣＭＯＳ固体撮像装置の構成を示すブロック図である。
【図２】同実施形態において垂直走査回路６０が発生する行選択パルスＳＬｉ、リセットパルスＲＴｉおよび転送パルスＴＸｉの波形を示す波形図である。
【図３】一般的なＣＭＯＳ固体撮像装置の画素の構成例を示す図である。
【図４】同ＣＭＯＳ固体撮像装置の画素に与えられる行選択パルスＳＬ、リセットパルスＲＴおよび転送パルスＴＸの波形を示す波形図である。
【図５】同ＣＭＯＳ固体撮像装置の画素の各部のポテンシャルを示す図である。
【図６】同ＣＭＯＳ固体撮像装置における残像の発生原因を説明する図である。
【符号の説明】
【００２９】
１０Ａ……画素行列部、２０……カラムＣＤＳ部、３０……カラムＡＤＣ部、４０……水平走査回路、５０……タイミングジェネレータ、６０……垂直走査回路、６０１……シフトレジスタ、６０２，６０３……ＡＮＤゲート、１０……画素、１１……列信号線、１０１……ＰＤ、１０２ｄ……ＦＤ、１０２……転送トランジスタ、１０３……リセットトランジスタ、１０４……増幅トランジスタ、１０５……行選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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