(57)【要約】【課題】微細であり、かつ欠陥の少ない素子分離絶縁膜を有する半導体装置およびその製造方法を提供する。【解決手段】半導体装置ＡＰは、シリコン基板ＳＢと、熱酸化膜ＳＩと、エピタキシャル膜ＥＦとを有している。シリコン基板ＳＢは第２の主面Ｐ２を有している。第２の主面Ｐ２に底面ＲＣおよび側面ＳＷを有する凹部が設けられている。熱酸化膜ＳＩは凹部の側面ＳＷを覆っている。エピタキシャル膜ＥＦは、側面ＳＷが熱酸化膜ＳＩで覆われた凹部を第２の主面Ｐ２の高さまで埋めるように、底面ＲＣからエピタキシャル成長している。【選択図】図１
2009130246.tif 000002
【特許請求の範囲】
【請求項１】
主面を有し、底面および側面を有する凹部が前記主面に設けられた単結晶半導体基板と、
前記凹部の前記側面を覆う絶縁膜と、
前記側面が前記絶縁膜で覆われた前記凹部を前記主面の高さまで埋めるように前記底面からエピタキシャル成長した半導体膜とを備えた、半導体装置。
【請求項２】
前記絶縁膜は熱酸化膜である、請求項１に記載の半導体装置。
【請求項３】
前記凹部は前記主面において帯形状を有し、前記帯形状は前記凹部の深さ寸法の２倍よりも小さい幅寸法を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記単結晶半導体基板は、前記絶縁膜に面した第１導電型のウエルを有し、
前記半導体膜は、前記絶縁膜に面した前記第１導電型と異なる第２導電型のウエルを有する、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記単結晶半導体基板は、前記第１および第２導電型のウエルの少なくともいずれか一方のウエル内にＳＴＩ構造を有する、請求項４に記載の半導体装置。
【請求項６】
前記絶縁膜は、前記第１および第２導電型のウエルの少なくともいずれかの深さ寸法よりも大きい深さ寸法を有する、請求項４または５に記載の半導体装置。
【請求項７】
前記単結晶半導体基板および前記半導体膜のそれぞれはシリコンを含有し、
前記第１および第２導電型のウエルのうちの一方のウエルは、ｎウエルであり、かつ他方のウエルよりも大きいゲルマニウム元素のモル分率を有する、請求項４〜６のいずれかに記載の半導体装置。
【請求項８】
底面および側面を有する凹部を単結晶半導体基板の主面に形成する工程と、
前記凹部の前記側面を覆う絶縁膜を形成する工程と、
前記絶縁膜で前記側面が覆われた前記凹部を前記主面の高さまで埋めるように、前記底面から半導体膜をエピタキシャルに成長させる工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、単結晶半導体基板と、エピタキシャル成長した半導体膜とを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
システムＬＳＩやメモリＬＳＩなどの半導体装置はトランジスタなどの複数の半導体素子を有している。この半導体素子間は、必要に応じて素子分離領域に形成された素子分離絶縁膜により電気的に分離されている。この素子分離領域の構成として、基板に形成された溝に絶縁膜が埋め込まれた構成であるＳＴＩ(Shallow Trench Isolation)が広く用いられている。
【０００３】
ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)構造を有する半導体装置においては、ＰＭＯＳ(P-Channel Metal Oxide Semiconductor)トランジスタ間およびＮＭＯＳ(N-Channel Metal Oxide Semiconductor)トランジスタ間のそれぞれだけでなく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間にもＳＴＩによる素子分離絶縁膜が設けられている。この素子分離絶縁膜は、ＰＭＯＳトランジスタが形成されたｎ型半導体領域（ｎウエル）とＮＭＯＳトランジスタが形成されたｐ型半導体領域（ｐウエル）との境界領域であるウエル分離領域に設けられている。このような半導体装置は、たとえば非特許文献１に開示されている。
【非特許文献１】Chun-Yung Sung, et al., "High Performance CMOS Bulk Technology Using Direct Silicon Bond (DSB) Mixed Crystal Orientation Substrates", IEDM Technical Digest, (2005), pp. 225-228
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の小型化が進んでいるが、この小型化に対応した低電圧化は必ずしも進んでいない。にもかかわらず、半導体装置の小型化のための素子分離絶縁膜の微細化に際して、素子分離絶縁膜が素子間を電気的に分離する性能は十分に維持されなければならない。この性能は素子分離絶縁膜が埋め込まれた溝の周囲の長さに依存する。よって素子分離絶縁膜の微細化のために素子分離絶縁膜が埋め込まれる溝の幅寸法が小さくされる際、溝の深さ寸法を大きくすることで溝の周囲の長さを維持する必要がある。この結果、幅寸法が小さくかつ深さ寸法が大きい溝、すなわちアスペクト比の高い溝に素子分離絶縁膜を埋め込む工程が必要となる。このアスペクト比は近年の半導体装置の微細化にともない５をはるかに超える場合がある。このようにアスペクト比の高い溝に埋め込まれた素子分離絶縁膜には空隙(Void)やつなぎ目(Seam)などの欠陥が形成されやすいため、半導体装置の信頼性が低下するという問題がある。
【０００５】
特にウエル分離領域に設けられる素子分離絶縁膜は、ｎウエル／ｐウエル境界が分離領域底部に位置し、素子分離絶縁膜側壁の片側部分のみの長さで電気的な分離を行なうことが求められるので、微細化に際して上記の問題がより深刻となる。
【０００６】
本発明は、上記課題を鑑みてなされたものであり、その目的は、微細であり、かつ欠陥の少ない素子分離絶縁膜を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施の形態における半導体装置は、単結晶半導体基板と、絶縁膜と、半導体膜とを有している。単結晶半導体基板は主面を有している。この主面に底面および側面を有する凹部が設けられている。絶縁膜は凹部の側面を覆っている。半導体膜は、側面が絶縁膜で覆われた凹部を主面の高さまで埋めるように、底面からエピタキシャル成長している。
【０００８】
本実施の形態における半導体装置の製造方法は、以下の工程を有している。
まず単結晶半導体基板の主面に、底面および側面を有する凹部が形成される。凹部の側面を覆う絶縁膜が形成される。絶縁膜で側面が覆われた凹部を主面の高さまで埋めるように、底面からエピタキシャル成長した半導体膜が形成される。
【発明の効果】
【０００９】
本実施の形態によれば、絶縁膜が形成される凹部のアスペクト比は、絶縁膜および半導体膜のそれぞれが形成される領域を合わせた領域のアスペクト比であり、絶縁膜が形成される領域のアスペクト比よりも小さい。よって欠陥の少ない素子分離絶縁膜を形成することができるので、半導体装置の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１０】
まず本実施の形態の半導体装置の構成について説明する。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態の半導体装置ＡＰは、主に、単結晶半導体基板であるシリコン基板ＳＢと、絶縁膜である熱酸化膜ＳＩと、半導体膜であるエピタキシャル膜ＥＦとを有している。シリコン基板ＳＢは第１および第２の主面Ｐ１、Ｐ２を有している。第２の主面Ｐ２に、底面ＲＣおよび側面ＳＷを有する深さ寸法ＤＲの凹部が設けられている。熱酸化膜ＳＩはこの凹部の側面ＳＷを覆っている。エピタキシャル膜ＥＦは、側面ＳＷが熱酸化膜ＳＩで覆われた上記凹部を第２の主面Ｐ２まで埋めるように、底面ＲＣからエピタキシャル成長している。
【００１１】
エピタキシャル膜ＥＦは、主にシリコン（Ｓｉ）からなる。またエピタキシャル膜ＥＦは、数％〜数十％の原子濃度でゲルマニウム（Ｇｅ）を含むシリコンゲルマニウム混晶（ＳｉＧｅ）であってもよい。このエピタキシャル膜ＥＦは、ウエルＷＬと、下部１１とを有している。ウエルＷＬは、熱酸化膜ＳＩに面したｎ型（第２導電型）半導体からなるウエル（ｎウエル）である。シリコン基板ＳＢは、ウエル２２と、基板下部１２とを有している。ウエル２２は熱酸化膜ＳＩに面したｐ型（第１導電型）半導体からなるウエル（ｐウエル）である。第１および第２導電型は、互いに異なる導電型である。基板下部１２は、エピタキシャル膜ＥＦおよびウエル２２のそれぞれの下面に接する面と、第１の主面Ｐ１をなす面とを有している。
【００１２】
熱酸化膜ＳＩは深さ寸法ＤＩを有している。この深さ寸法ＤＩは、ウエルＷＬおよび２２のそれぞれの深さ寸法ＤＷ１、ＤＷ２の少なくともいずれかよりも大きい。
【００１３】
半導体装置ＡＰの第２の主面Ｐ２上には、ＮＭＯＳ領域ｎＲと、ＰＭＯＳ領域ｐＲと、分離領域ＩＲとが設けられている。ＮＭＯＳ領域ｎＲは、ウエル２２上の複数のＮＭＯＳトランジスタｎＭが形成された領域である。ＰＭＯＳ領域ｐＲは、ウエルＷＬ上の複数のＰＭＯＳトランジスタｐＭが形成された領域である。分離領域ＩＲは、熱酸化膜ＳＩ上の領域である。
【００１４】
ウエルＷＬおよび２２のそれぞれはＳＴＩ構造を有している。すなわち、ウエルＷＬおよび２２のそれぞれの第２の主面Ｐ２側には溝が設けられており、この溝を埋めることで埋込絶縁膜ＴＩが設けられている。埋込絶縁膜ＴＩは、素子分離絶縁膜であり、ＰＭＯＳ領域ｐＲにおいてはＰＭＯＳトランジスタｐＭ間を電気的に分離し、ＮＭＯＳ領域ｎＲにおいてはＮＭＯＳトランジスタｎＭ間を電気的に分離している。
【００１５】
ＰＭＯＳトランジスタｐＭおよびＮＭＯＳトランジスタｎＭのそれぞれはゲート電極６１と、サイドウォール６２と、ゲート絶縁膜ＧＩとを有している。またＰＭＯＳトランジスタｐＭおよびＮＭＯＳトランジスタｎＭのそれぞれは、ソース／ドレイン領域３１および３２の各々を有している。
【００１６】
なお図示しないが、半導体装置ＡＰは、ＰＭＯＳトランジスタｐＭおよびＮＭＯＳトランジスタｎＭが形成された第２の主面Ｐ２を覆うようにシリコン基板ＳＢ上に設けられた層間絶縁膜と、コンタクトや配線などの電気的経路とを有している。この電気的経路によりＰＭＯＳトランジスタｐＭおよびＮＭＯＳトランジスタｎＭなどの複数の素子が接続されることで集積回路が形成されている。
【００１７】
図２は、本発明の一実施の形態における半導体装置の構成を概略的に示す平面図である。なお図２のＩ−Ｉ線は図１の断面位置を示している。
【００１８】
図１および図２を参照して、ＰＭＯＳ領域ｐＲの下に位置する上記凹部は第２の主面Ｐ２において幅寸法ＷＤ（図２）の帯形状を有している。この幅寸法ＷＤは、凹部の深さ寸法ＤＲ（図１）の２倍よりも小さい寸法である。
【００１９】
なお図２においては各帯形状に分離領域ＩＲによる完全な区切りが設けられているが、この区切りは部分的であってもよい。すなわち各帯形状の一部が互いに繋がっていてもよい。
【００２０】
また好ましくは、ウエルＷＬおよび２２のうちの一方のウエルは、ｎウエルであり、かつ他方のウエルよりも大きいゲルマニウム元素のモル分率を有するシリコンゲルマニウム混晶（ＳｉＧｅ）からなる。ゲルマニウム（Ｇｅ）の原子濃度は、たとえば数％〜数十％である。
【００２１】
次に本実施の形態の半導体装置の製造方法について説明する。
図３〜図１４は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。
【００２２】
主に図３を参照して、第１および第２の主面Ｐ１、Ｐ２を有する単結晶半導体基板であるシリコン基板ＳＢの第２の主面Ｐ２上に、シリコン酸化膜２およびシリコン窒化膜３が順次形成される。シリコン酸化膜２の形成方法は熱酸化法であり、形成厚みは５〜２０ｎｍ程度である。シリコン窒化膜３の形成方法はＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法であり、形成厚み寸法は５０〜２００ｎｍである。次にシリコン基板ＳＢの第２の主面Ｐ２に、底面ＲＣおよび側面ＳＷを有する凹部が形成される。この凹部形成は、リソグラフィ法およびドライエッチング法により、ＰＭＯＳ領域ｐＲ（図１）となる領域の下方においてシリコン窒化膜３と、シリコン酸化膜２と、シリコン基板ＳＢの厚み方向の一部とが除去されることにより行なわれる。凹部の深さ寸法は３００〜６００ｎｍである。この凹部は、深さ寸法ＤＲ（図１）および幅寸法ＷＤ（図２）のそれぞれにおおよそ対応する寸法を有している。すなわち、この凹部の幅寸法は深さ寸法の２倍よりも小さく形成される。
【００２３】
主に図４を参照して、絶縁膜で凹部の側面ＳＷを覆うために、シリコン基板ＳＢの熱酸化が行なわれる。これにより、側面ＳＷおよび底面ＲＣ上に、シリコン酸化膜２（図３）と一体となった熱酸化膜４が形成される。次にドライエッチングにより、熱酸化膜４の底面ＲＣ上の部分が選択的に除去される。
【００２４】
図５を参照して、上記のドライエッチングにより、凹部の底面ＲＣが露出される。なお、このドライエッチングによるダメージが底面ＲＣに残らないように、ドライエッチング後に、底面ＲＣの表面を１〜１０ｎｍ程度の厚みにわたって酸化して酸化膜を形成し、この酸化膜を希フッ化水素酸液で除去する工程を付け加えてもよい。次にアンモニア過酸化水素水または希フッ化水素酸溶液を用いて、底面ＲＣの清浄化を行なう。
【００２５】
図６を参照して、シリコン基板ＳＢを種結晶とする底面ＲＣからのエピタキシャル成長により、上記凹部を埋めるように、エピタキシャル膜ＥＦが形成される。エピタキシャル膜ＥＦは主にシリコン（Ｓｉ）よりなる。
【００２６】
好ましくはエピタキシャル膜ＥＦは第２の主面Ｐ２を超える高さまで形成される。次に１６０℃程度の熱リン酸を用いたウエットエッチング法でシリコン窒化膜３の除去が行なわれる。次に希フッ化水素酸を用いたウエットエッチング法で熱酸化膜４のうち第２の主面Ｐ２上の部分の除去が行なわれる。
【００２７】
また後の工程でエピタキシャル膜ＥＦにウエルＷＬとしてｎウエルが形成される場合、好ましくはエピタキシャル膜ＥＦは数％〜数十％の原子濃度でゲルマニウム（Ｇｅ）を含むシリコンゲルマニウム混晶（ＳｉＧｅ）からなる。シリコンゲルマニウム混晶のエピタキシャル成長時の格子不整合を避けるために、図中の下から上に成長するにつれてＧｅ濃度が高くなるように組成勾配が設けられてもよい。
【００２８】
図７を参照して、第２の主面Ｐ２に対してＣＭＰ（Chemical Mechanical Polishing）が行なわれる。これによりエピタキシャル膜ＥＦの表面高さが第２の主面Ｐ２に合わされる。これにより、熱酸化膜ＳＩで側面ＳＷが覆われた凹部を第２の主面Ｐ２の高さまで埋めるように、エピタキシャル膜ＥＦが形成される。
【００２９】
なおこの後に必要に応じて、第２の主面Ｐ２に表面酸化により酸化膜を形成し、この酸化膜を希フッ化水素酸により除去する処理を行なってもよい。これにより第２の主面Ｐ２をより平滑にすることができる。特に熱酸化膜４の底面ＲＣの部分（図４）が選択的に除去された際に熱酸化膜４の上部（図５）に凹凸が生じた場合、この希フッ化水素酸による処理を行なうことが望ましい。
【００３０】
主に図８を参照して、第２の主面Ｐ２上に、シリコン酸化膜５１およびシリコン窒化膜５２が順次形成される。そして埋込絶縁膜ＴＩ（図１）が形成されることになる領域に第２の主面Ｐ２側から溝が形成される。この溝のアスペクト比（深さ寸法／幅寸法）は５以下が好ましい。
【００３１】
図９を参照して、上記溝を埋めるようにシリコン酸化膜５３が形成される。形成方法としては、たとえばＨＤＰ−ＣＶＤ(High-Density Plasma Chemical Vapor deposition)法あるいはＳＡ−ＣＶＤ（Sub-Atomic Chemical Vapor Deposition）法が用いられる。
【００３２】
主に図１０を参照して、シリコン窒化膜５２をストッパ膜として、シリコン基板ＳＢの第２の主面Ｐ２の側がＣＭＰにより平坦化される。これにより、埋込絶縁膜ＴＩ（図１）の形状がほぼ形成される。次にウエットエッチングによりシリコン窒化膜５２およびシリコン酸化膜５１が除去される。これにより第２の主面Ｐ２においてエピタキシャル膜ＥＦとシリコン基板ＳＢとが露出される。
【００３３】
図１１を参照して、上記の露出されたシリコン基板ＳＢおよびエピタキシャル膜ＥＦの上に、シリコン酸化膜５５が形成される。
【００３４】
図１２を参照して、シリコン酸化膜５５をスクリーン膜（犠牲酸化膜）として、イオン注入が行なわれる。これにより、エピタキシャル膜ＥＦおよびシリコン基板ＳＢのそれぞれの第２の主面Ｐ２側にウエルＷＬおよび２２の各々が形成される。ウエルＷＬの形成は、たとえばリン（Ｐ）が１５０〜６００ｋｅＶ程度のエネルギーで１×１０12〜５×１０13／ｃｍ2程度の注入量だけ注入されることにより行なわれる。またウエル２２の形成は、たとえばホウ素（Ｂ）が１００〜４００ｋｅＶ程度のエネルギーで１×１０12〜５×１０13／ｃｍ2程度の注入量だけ注入されることにより行なわれる。次にＮＭＯＳトランジスタｎＭおよびＰＭＯＳトランジスタｐＭのしきい値を決めるためのイオン注入および熱処理が行なわれる。次にウエットエッチングを用いてシリコン酸化膜５５が除去される。
【００３５】
主に図１３を参照して、上記ウエットエッチングにより第２の主面Ｐ２においてウエルＷＬおよび２２の表面が露出される。
【００３６】
図１４を参照して、第２の主面Ｐ２上にゲート絶縁膜ＧＩが形成される。次に、ゲート電極６１となる膜の堆積とパターニングとが行なわれることにより、ゲート電極６１が形成される。次に、サイドウォール６２となる膜の堆積と、ドライエッチング法によるエッチバックとが行なわれることにより、ゲート電極６１の側面にサイドウォール６２が形成される。
【００３７】
再び図１を参照して、第２の主面Ｐ２における選択的なイオン注入により、ソース／ドレイン領域３１および３２が形成される。ソース／ドレイン領域３１の形成は、たとえばホウ素が０．５〜３０ｋｅＶ程度のエネルギーで１×１０14〜１×１０16／ｃｍ2程度の注入量だけ注入されることにより行なわれる。またソース／ドレイン領域３２の形成は、たとえばリンまたは砒素が３〜５０ｋｅＶ程度のエネルギーで１×１０14〜１×１０16／ｃｍ2程度の注入量だけ注入されることにより行なわれる。これによりＰＭＯＳトランジスタｐＭおよびＮＭＯＳトランジスタｎＭが形成される。次にこのＰＭＯＳトランジスタｐＭおよびＮＭＯＳトランジスタｎＭが形成された第２の主面Ｐ２を覆うようにシリコン基板ＳＢ上に層間絶縁膜(図示せず）が堆積される。続いて必要なコンタクトや配線などの電気的経路（図示せず）が形成される。
【００３８】
以上により、図１に示す半導体装置ＡＰが作製される。
次に本発明の一実施の形態の変形例の半導体装置の構成について説明する。
【００３９】
図１５は、本発明の一実施の形態の変形例における半導体装置の構成を概略的に示す断面図である。図１５を参照して、本変形例の半導体装置ＡＰｖは、絶縁膜である熱酸化膜ＳＩｖと、埋込絶縁膜ＴＩｖとを有している。熱酸化膜ＳＩｖは、ウエルＷＬおよび２２の下部（第１の主面Ｐ１側の部分）を分離するように設けられており、本実施の形態の熱酸化膜ＳＩ（図１）と同様の材質からなる。埋込絶縁膜ＴＩｖは、熱酸化膜ＳＩｖの上面（第２の主面Ｐ２側の面）上に、ウエルＷＬおよび２２の上部（第２の主面Ｐ２側の部分）を分離するように設けられている。埋込絶縁膜ＴＩｖの上部は、埋込絶縁膜ＴＩと同様の高さまでゲート絶縁膜ＧＩから突起している。第２の主面Ｐ２上の埋込絶縁膜ＴＩｖが設けられた領域は、ＮＭＯＳ領域ｎＲとＰＭＯＳ領域ｐＲとを区切る分離領域ＩＲｖとなっている。
【００４０】
次にこの変形例の半導体装置の製造方法について説明する。なお図７に示す工程までは本実施の形態と同様の工程であるため、その説明を繰り返さない。
【００４１】
図１６は、本発明の一実施の形態の変形例における半導体装置の製造方法の一工程を概略的に示す断面図である。主に図１６を参照して、図８に示す工程と類似の工程により、埋込絶縁膜ＴＩｖおよびＴＩが形成されることになる領域のそれぞれに溝が形成される。この際、熱酸化膜ＳＩの上部が除去されて熱酸化膜ＳＩｖが形成される。次に図９〜図１１に示す工程と同様の工程によりこれらの溝を埋めるように埋込絶縁膜ＴＩｖおよびＴＩが形成される。次に図１２〜図１４と同様の工程により図１５に示す半導体装置ＡＰｖが作製される。
【００４２】
次に第１の比較例の半導体装置の構成について説明する。
図１７は、第１の比較例における半導体装置の構成を概略的に示す断面図である。図１７を参照して、本比較例の半導体装置ＡＰｃ１は、主に、単結晶半導体基板であるシリコン基板ＳＢｃと、埋込絶縁膜ＴＩｃ１およびＴＩとを有している。シリコン基板ＳＢｃは、基板下部１２上に、第２の主面Ｐ２に面するウエル２１および２２を有している。ウエル２１はｎウエルであり、ウエル２２はｐウエルである。ウエル２１および２２の境界の上部（第２の主面Ｐ２側の部分）は埋込絶縁膜ＴＩｃ１により電気的に分離されている。
【００４３】
埋込絶縁膜ＴＩｃ１の深さ寸法ＤＩｃ１は埋込絶縁膜ＴＩの深さ寸法と同程度である。一方、埋込絶縁膜ＴＩｃ１の幅寸法ＷＩｃ１は、ウエル２１および２２のそれぞれにおける電気的な分離を十分に行なうために、埋込絶縁膜ＴＩの幅寸法よりも大きくされている。このため第２の主面Ｐ２において埋込絶縁膜ＴＩｃ１が設けられた領域である分離領域ＩＲｃ１の面積が広くなるので、半導体装置ＡＰｃ１が大型化してしまう。
【００４４】
次に第１の比較例の半導体装置の製造方法について説明する。
図１８〜図２２は、第１の比較例における半導体装置の製造方法を工程順に示す概略断面図である。
【００４５】
図１８を参照して、シリコン基板ＳＢｃの第２の主面Ｐ２上に、シリコン酸化膜５１およびシリコン窒化膜５２が順次形成される。埋込絶縁膜ＴＩｃ１およびＴＩ（図１７）が形成されることになる領域に溝が形成される。埋込絶縁膜ＴＩが形成されることになる領域の溝のアスペクト比（深さ寸法／幅寸法）は５以下とされる。埋込絶縁膜ＴＩｃ１が形成されることになる領域の溝は、このアスペクト比よりも小さいアスペクト比を有するように形成される。
【００４６】
図１９を参照して、上記凹部を埋めるようにシリコン酸化膜５３が形成される。形成方法としては、ＨＤＰ−ＣＶＤ法あるいはＳＡ−ＣＶＤ法が用いられる。
【００４７】
主に図２０を参照して、シリコン窒化膜５２をストッパ膜として、シリコン基板ＳＢｃの第２の主面Ｐ２の側がＣＭＰにより平坦化される。これにより、埋込絶縁膜ＴＩｃ１およびＴＩ（図１７）の形状がほぼ形成される。次にウエットエッチングにより、シリコン窒化膜５２およびシリコン酸化膜５１が除去される。これにより、第２の主面Ｐ２においてシリコン基板ＳＢｃが露出される。
【００４８】
図２１を参照して、上記の露出されたシリコン基板ＳＢｃ上にシリコン酸化膜５５が形成される。
【００４９】
図２２を参照して、シリコン酸化膜５５をスクリーン膜（犠牲酸化膜）として、イオン注入が行なわれる。これにより、シリコン基板ＳＢｃの第２の主面Ｐ２側にウエル２１および２２の各々が形成される。ウエル２１の形成には、リン（Ｐ）や砒素（Ａｓ）などの不純物イオンが用いられる。またウエル２２の形成には、ホウ素などの不純物イオンが用いられる。なお、その後、ＮＭＯＳトランジスタｎＭおよびＰＭＯＳトランジスタｐＭのしきい値を決めるためのイオン注入が行なわれる。次にウエットエッチングを用いてシリコン酸化膜５５が除去される。このウエットエッチングにより、第２の主面Ｐ２において、ウエル２１および２２の表面が露出される。次に、第２の主面Ｐ２上にゲート絶縁膜ＧＩが形成される。次に、ゲート電極６１となる膜の堆積とパターニングとが行なわれることにより、ゲート電極６１が形成される。次に、サイドウォール６２となる膜の堆積と、ドライエッチング法によるエッチバックとが行なわれることにより、ゲート電極６１の側面にサイドウォール６２が形成される。
【００５０】
再び図１７を参照して、第２の主面Ｐ２における選択的なイオン注入により、ソース／ドレイン領域３１および３２が形成される。ソース／ドレイン領域３１の形成は、ホウ素などの不純物イオンが用いられる。またソース／ドレイン領域３２の形成は、リンまたは砒素などの不純物イオンが用いられる。
【００５１】
以上により、図１７に示す半導体装置ＡＰｃ１が作製される。
次に第２の比較例の半導体装置の構成について説明する。
【００５２】
図２３は、第２の比較例における半導体装置の構成を概略的に示す断面図である。図２４は、図２３のウエルの境界近傍の拡大図である。
【００５３】
図２３を参照して、本比較例の半導体装置ＡＰｃ２は、第１の比較例の半導体装置ＡＰｃ１（図１７）の埋込絶縁膜ＴＩｃ１の代わりに埋込絶縁膜ＴＩｃ２を有している。ウエル２１および２２の境界は埋込絶縁膜ＴＩｃ２により電気的に分離されている。第２の主面Ｐ２上の埋込絶縁膜ＴＩｃ２が設けられた領域は、ＮＭＯＳ領域ｎＲとＰＭＯＳ領域ｐＲとを区切る分離領域ＩＲｃ２となっている。
【００５４】
埋込絶縁膜ＴＩｃ２の幅寸法ＷＩｃ２は埋込絶縁膜ＴＩの幅寸法と同程度である。一方、埋込絶縁膜ＴＩｃ２の深さ寸法ＤＩｃ２は、ウエル２１および２２のそれぞれにおける電気的な分離を十分に行なうために、埋込絶縁膜ＴＩの深さ寸法よりも大きくされている。このため埋込絶縁膜ＴＩｃ２は、埋込絶縁膜ＴＩに比して、より大きいアスペクト比を有する溝を埋め込むことにより形成される。このため、半導体装置ＡＰｃ２の小型化のために埋込絶縁膜ＴＩが形成される溝のアスペクト比が５程度にまで大きくされている場合、埋込絶縁膜ＴＩｃ２が形成される溝のアスペクト比は５を超える。
【００５５】
図２４を参照して、上記のように埋込絶縁膜ＴＩｃ２が形成される溝のアスペクト比が高いため、埋込絶縁膜ＴＩｃ２の成膜時につなぎ目(Seam)８２やボイド（図示せず）が生じやすい。このつなぎ目(Seam)８２やボイドは、半導体装置の製造工程におけるウエットエッチングあるいはドライエッチングにより、開口８１として表面に露出する。そしてゲート電極６１となる膜の成膜工程において、開口８１がゲート電極６１の材質で埋められる。この開口８１を埋めるゲート電極６１の材質は、ＮＭＯＳトランジスタｎＭおよびＰＭＯＳトランジスタｐＭの形成のためのエッチング時にも完全には除去されず、異なるゲート電極６１間のマイクロショートの原因となる。
【００５６】
本実施の形態によれば、図４に示すように、底面ＲＣおよび側面ＳＷを有する凹部に、熱酸化膜ＳＩとなる熱酸化膜４が形成される。この凹部はエピタキシャル膜ＥＦが形成されることになる領域も含んでいるため、図１に示す熱酸化膜ＳＩ単体のアスペクト比よりも小さなアスペクト比を有している。すなわち、アスペクト比の高い溝部に絶縁膜を埋め込むという難度の高いプロセスを用いることなく、結果的にアスペクト比が非常に大きい素子分離膜を高品質な熱酸化膜として得ることができる。よって熱酸化膜ＳＩを埋め込み型の絶縁膜にみられるような空隙（ボイド）などの欠陥の少ない素子分離絶縁膜として形成することができるので、半導体装置の信頼性を高めることができる。
【００５７】
またエピタキシャル膜ＥＦは、図７に示すように、上記の凹部を第２の主面Ｐ２の高さまで埋めるように形成される。よって図１に示すように、シリコン基板ＳＢに形成されたＮＭＯＳトランジスタｎＭと、エピタキシャル膜ＥＦに形成されたＰＭＯＳトランジスタｐＭとを同一面上に形成することができる。
【００５８】
また熱酸化膜ＳＩは熱酸化法により形成されるので、熱酸化膜ＳＩは、緻密であり、界面の状態も良好であり、不純物も少ない。よって熱酸化膜ＳＩは電気的絶縁性に対する信頼性が高く、かつ電圧ストレス下での寿命も長い。このため素子分離絶縁膜の信頼性が向上する。
【００５９】
また底面ＲＣからのエピタキシャル膜ＥＦのエピタキシャル成長は側面ＳＷの影響を受けるため、エピタキシャル膜ＥＦの成長中に成長面を完全に水平に保つことは困難であり、成長面同士がぶつかることがあり得る。しかし上記の凹部が第２の主面Ｐ２において幅寸法ＷＤ（図２）の帯形状を有しており、かつこの幅寸法ＷＤは凹部の深さ寸法ＤＲ（図１）の２倍よりも小さいことにより、エピタキシャル膜ＥＦの成長中に成長面同士がぶつかる確率を小さくすることができる。これによりエピタキシャル膜ＥＦの結晶のミスフィットによる結晶欠陥を抑制することができる。
【００６０】
また図１に示すようにシリコン基板ＳＢは熱酸化膜ＳＩに面したｐウエルであるウエル２２を有し、エピタキシャル膜ＥＦは熱酸化膜ＳＩに面したｎウエルであるのウエルＷＬを有している。これにより特に信頼性の低下の問題が大きいウエル間の層間絶縁膜として熱酸化膜ＳＩが用いられるので、半導体装置ＡＰの信頼性を高めることができる。
【００６１】
また熱酸化膜ＳＩは凹部の側面ＳＷに形成されるため、熱酸化膜ＳＩによる分離領域ＩＲは、図２に示すように、第２の主面Ｐ２において閉じた線状に延在する。よってこの閉じた線状の形状の内側と外側とのそれぞれにｎ型およびｐ型の各々のウエルを形成することで、ＣＭＯＳが有する２つの異なる導電型のウエルを電気的に分離して配置することができる。
【００６２】
また図１に示すように、ウエル２２内に埋込絶縁膜ＴＩを有するＳＴＩ構造が形成されている。これによりシリコン基板ＳＢ上の異なるＮＭＯＳトランジスタｎＭ間を電気的に分離することができる。またウエルＷＬ内に埋込絶縁膜ＴＩを有するＳＴＩ構造が形成されている。これによりエピタキシャル膜ＥＦ上の異なるＰＭＯＳトランジスタｐＭ間を電気的に分離することができる。
【００６３】
また熱酸化膜ＳＩの深さ寸法ＤＩは、ウエルＷＬおよび２２のそれぞれの深さ寸法ＤＷ１、ＤＷ２の少なくともいずれかよりも大きい。これによりウエルＷＬおよび２２間の完全な電気的絶縁が行なわれるので、ウエルＷＬおよび２２間の耐圧を高くすることができる。
【００６４】
またシリコン基板ＳＢおよびエピタキシャル膜ＥＦのそれぞれはシリコンを含有し、ウエル２２およびＷＬのうちの一方のウエルは、ｎウエルであり、かつ他方のウエルよりも大きいゲルマニウム元素のモル分率を有する。これによりｎウエル上に形成されるＰＭＯＳトランジスタｐＭの正孔移動度がゲルマニウムを含有しないシリコン基板に形成されたＰＭＯＳトランジスタに比して大きくなる。これにより駆動能力の高いＰＭＯＳトランジスタｐＭを有する半導体装置ＡＰを得ることができる。
【００６５】
また好ましくは、図７に示すＣＭＰ後に、第２の主面Ｐ２の表面酸化による酸化膜形成と、この酸化膜の除去が行なわれる。これによりトランジスタなどの能動素子が形成される面をより平坦にすることができる。
【００６６】
また本実施の形態の変形例によれば、図１５に示すように、埋込絶縁膜ＴＩｖの上部は、埋込絶縁膜ＴＩと同様の高さまでゲート絶縁膜ＧＩから突起している。よって分離領域ＩＲｖ、ＮＭＯＳ領域ｎＲおよびＰＭＯＳ領域ｐＲの上に設けられる構造が分離領域ＩＲｖにおいて落ち込むことを抑制することができる。また埋込絶縁膜ＴＩｖおよびＴＩに挟まれるトランジスタと、１対の埋込絶縁膜ＴＩに挟まれるトランジスタとで、素子分離絶縁膜に関する条件をより近づけることができるので、トランジスタ間での特性ばらつきを抑制することができる。
【００６７】
なお上記の本実施の形態およびその変形例の説明においては、エピタキシャル膜ＥＦにｎウエルが形成され、シリコン基板ＳＢにｐウエルが形成されていたが、本発明はこれに限定されるものではなく、エピタキシャル膜ＥＦにｐウエルが形成され、シリコン基板ＳＢにｎウエルが形成された構成とすることもできる。この場合、ウエルＷＬ上にＮＭＯＳトランジスタが形成され、ウエル２２上にＰＭＯＳトランジスタが形成される。
【００６８】
また熱酸化膜ＳＩまたはＳＩｖによりウエルＷＬおよび２２の間が完全に絶縁されていた。本発明はこれに限定されるものではなく、熱酸化膜ＳＩの下側（第１の主面Ｐ１の側）においてウエルＷＬおよび２２が接している構成とすることもできる。これによりエピタキシャル膜ＥＦの膜厚が薄くなるのでエピタキシャル膜ＥＦの成膜時間を短縮することができる。なおこの場合はエピタキシャル膜ＥＦの下部１１（図１）は形成されない。
【００６９】
また熱酸化膜ＳＩまたはＳＩｖはウエルＷＬおよび２２の間を電気的に分離していた。本発明はこれに限定されるものではなく、熱酸化膜ＳＩは同一ウエル内の素子を電気的に分離する絶縁膜として用いることもできる。これにより同一ウエル内の素子分離絶縁膜の耐圧を高めることができる。
【００７０】
また凹部の側面ＳＷ（図３）に形成される絶縁膜が熱酸化膜ＳＩ（図４）であったが、本発明はこれに限定されるものではない。熱酸化法による熱酸化膜ＳＩの代わりに、たとえばＣＶＤ法などの成膜方法により形成された絶縁膜を用いることもできる。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７２】
本発明は、単結晶半導体基板と、エピタキシャル成長した半導体膜とを有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における半導体装置の構成を概略的に示す平面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の一実施の形態における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１１】本発明の一実施の形態における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１２】本発明の一実施の形態における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１３】本発明の一実施の形態における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１４】本発明の一実施の形態における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１５】本発明の一実施の形態の変形例における半導体装置の構成を概略的に示す断面図である。
【図１６】本発明の一実施の形態の変形例における半導体装置の製造方法の一工程を概略的に示す断面図である。
【図１７】第１の比較例における半導体装置の構成を概略的に示す断面図である。
【図１８】第１の比較例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１９】第１の比較例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２０】第１の比較例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２１】第１の比較例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２２】第１の比較例における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２３】第２の比較例における半導体装置の構成を概略的に示す断面図である。
【図２４】図２３のウエルの境界近傍の拡大図である。
【符号の説明】
【００７４】
２，５１，５３，５５  シリコン酸化膜、３，５２  シリコン窒化膜、４  熱酸化膜、１１  下部、１２  基板下部、２１，２２，ＷＬ  ウエル、３１，３２  ソース／ドレイン領域、６１  ゲート電極、６２  サイドウォール、８１  開口、ＡＰ，ＡＰｃ１，ＡＰｃ２，ＡＰｖ  半導体装置、ＥＦ  エピタキシャル膜、ＧＩ  ゲート絶縁膜、ＩＲ，ＩＲｃ１，ＩＲｃ２，ＩＲｖ  分離領域、ｎＭ  ＮＭＯＳトランジスタ、ｎＲ  ＮＭＯＳ領域、Ｐ１  第１の主面、Ｐ２  第２の主面、ｐＭ  ＰＭＯＳトランジスタ、ｐＲ  ＰＭＯＳ領域、ＲＣ  底面、ＳＢ，ＳＢｃ  シリコン基板、ＳＩ，ＳＩｖ  熱酸化膜、ＳＷ  側面、ＴＩ，ＴＩｃ１，ＴＩｃ２，ＴＩｖ  埋込絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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