(57)【要約】【課題】アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる情報処理装置を提供する。【解決手段】ライトサイクルにて、ＲＡＭに対し、書き込み先のアドレスをグレイコードで与えてデータを書き込ませる。また、ＲＡＭに対し、ライトサイクルの後に挿入されたダミーライトサイクルにて、前回のライトサイクルで書き込ませたデータと同じデータを、次回のライトアクセスにおけるグレイコードで与えられた書き込み先のアドレスにダミーで書き込ませる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体記憶部と、前記半導体記憶部に対してデータを書き込む情報処理部とを備えた情報処理装置であって、
前記情報処理部は、ライトサイクルにて、前記半導体記憶部に対し、書き込み先のアドレスをグレイコードで与えてデータを書き込ませるとともに、前記ライトサイクルの後に挿入されたダミーライトサイクルにて、前記半導体記憶部に対し、前回のライトサイクルで書き込ませたデータと同じデータを、次回のライトアクセスにおけるグレイコードで与えられた書き込み先のアドレスにダミーで書き込ませることを特徴とする情報処理装置。
【請求項２】
請求項１に記載の情報処理装置において、
前記情報処理部は、前回のライトサイクルで書き込んだデータと次回のライトサイクルで書き込むデータとが異なる場合は、前回のライトサイクルの後に前記ダミーライトサイクルを挿入し、前回のライトサイクルで書き込んだデータと次回のライトサイクルで書き込むデータとが同じ場合は、前回のライトサイクルの後に前記ダミーライトサイクルを挿入しないことを特徴とする情報処理装置。
【請求項３】
請求項１又は請求項２に記載の情報処理装置において、
前記情報処理部から前記半導体記憶部に与えられる書き込み先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えたことを特徴とする情報処理装置。
【請求項４】
半導体記憶部と、前記半導体記憶部に対してデータを書き込む及び読み出す情報処理部とを備えた情報処理装置であって、
前記情報処理部は、ライトサイクルにて、前記半導体記憶部に対し、書き込み先のアドレスをグレイコードで与えてデータを書き込ませるとともに、前記ライトサイクルの前に挿入されたダミーリードサイクルにて、前記半導体記憶部に対し、次回のライトサイクルにおけるグレイコードで与えられる書き込み先のアドレスについてダミーでデータを読み出させることを特徴とする情報処理装置。
【請求項５】
請求項４に記載の情報処理装置において、
前記情報処理部は、前記ライトサイクルにおいて書き込み指示信号とともに、書き込み先のアドレスをグレイコードで表すアドレスデータ及び書き込み対象のデータを前記半導体記憶部に与え、前記ダミーリードサイクルにおいて読み出し指示信号とともに、読み出し先のアドレスとして次回のライトサイクルで書き込むべきアドレスと同一のアドレスをグレイコードで表すアドレスデータを前記半導体記憶部に与えることを特徴とする情報処理装置。
【請求項６】
請求項４又は請求項５に記載の情報処理装置において、
前記情報処理部から前記半導体記憶部に与えられる書き込み先又は読み出し先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶部を備えた情報処理装置に関する。
【背景技術】
【０００２】
図５は従来の情報処理装置のブロック図であり、図６は図５の構成においてＣＰＵ（Central Processing Unit）からＲＡＭ（Random Access Memory）に与えられる信号及びデータのタイミングチャートである。図５及び図６中の「CLK」はクロック信号を示し、「/CS」はチップセレクト信号を示し、「/WE」はライトイネーブル信号（書き込み指示信号）を示し、「/RD」はリード信号（読み出し指示信号）を示し、「ADD」はアドレスデータを示し、「tADD」は遅延回路１３で一時的に保持された後のアドレスデータを示し、「DATA」はＲＡＭ１２に書き込まれるデータ（ライトデータ）又はＲＡＭ１２から読み出されたデータ（リードデータ）を示し、「WDATA」はライトデータを示している。これらの記号については、後述の図１から図４についても同様である。なお、「/」の符号は、その信号がローアクティブであることを示している。
【０００３】
図５に示す従来の情報処理装置１０では、例えば所定量のデータがＲＡＭ１２に書き込まれる際、ＲＡＭ１２内の先頭のアドレスから順番にアドレスを１ずつインクリメントしながらデータが書き込まれていく。この情報処理装置１０では、アドレスバスにアドレスにラッチ回路等の遅延回路１３が挿入されている。この場合、図６に示すように、遅延回路１３からＲＡＭ１２に与えられるアドレスデータ（tADD）が、チップセレクト信号、ライトイネーブル信号及びライトデータに対して遅延する。このため、アドレスデータ（tADD）とチップセレクト信号及びライトイネーブル信号等とのタイミングによってアドレスデータにビット化けが発生し、誤ったアドレスにデータが書き込まれ、ＲＡＭ１２内のデータが破損する可能性がある。
【０００４】
例えば、図６の矢印１４で示すタイミングで、アドレス「01h」に書き込むべきデータ「AAh」が１つ手前のアドレス「00h」に誤って書き込まれ、アドレス「00h」に書き込まれていたデータ「55h」が「AAh」に変わってしまう場合がある。
【０００５】
また、上記のように書き込み先のアドレスを１ずつインクリメントしていく構成では、アドレスの遷移時にアドレスバスのうちの複数のビットで値が変化する場合がある。例えば、図７の上段の例では、アドレスバスの最下位のビットA0の値のみが変化しているが、図７の下段の例では、アドレスバスのすべてのビットA0〜A4の値が変化している。上記のようなアドレスの遷移時のアドレス化けは、アドレスバスの値が変化するビットにおいて発生する。このため、アドレスの遷移時に値が変化するアドレスバスのビットの数が多いほど、アドレスのビット化けが発生する可能性が増大するとともに、アドレス化けが発生した際のデータの破損箇所が増大するおそれがある。
【０００６】
なお、データを半導体記憶部に書き込む際のアドレスにグレイコードを用いた技術が特許文献１に開示されている。
【特許文献１】特開平４−４０５１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の解決すべき課題は、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる情報処理装置の提供である。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明に係る情報処理装置は、半導体記憶部と、前記半導体記憶部に対してデータを書き込む情報処理部とを備えた情報処理装置であって、前記情報処理部は、ライトサイクルにて、前記半導体記憶部に対し、書き込み先のアドレスをグレイコードで与えてデータを書き込ませるとともに、前記ライトサイクルの後に挿入されたダミーライトサイクルにて、前記半導体記憶部に対し、前回のライトサイクルで書き込ませたデータと同じデータを、次回のライトアクセスにおけるグレイコードで与えられた書き込み先のアドレスにダミーで書き込ませる。
【０００９】
また、本発明に係る情報処理装置において、前記情報処理部は、前回のライトサイクルで書き込んだデータと次回のライトサイクルで書き込むデータとが異なる場合は、前回のライトサイクルの後に前記ダミーライトサイクルを挿入し、前回のライトサイクルで書き込んだデータと次回のライトサイクルで書き込むデータとが同じ場合は、前回のライトサイクルの後に前記ダミーライトサイクルを挿入しない。
【００１０】
また、請求項３の発明は、請求項１又は請求項２の発明に係る情報処理装置において、前記情報処理部から前記半導体記憶部に与えられる書き込み先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えた。
【００１１】
また、本発明に係る情報処理装置は、半導体記憶部と、前記半導体記憶部に対してデータを書き込む及び読み出す情報処理部とを備えた情報処理装置であって、前記情報処理部は、ライトサイクルにて、前記半導体記憶部に対し、書き込み先のアドレスをグレイコードで与えてデータを書き込ませるとともに、前記ライトサイクルの前に挿入されたダミーリードサイクルにて、前記半導体記憶部に対し、次回のライトサイクルにおけるグレイコードで与えられる書き込み先のアドレスについてダミーでデータを読み出させる。
【００１２】
また、本発明に係る情報処理装置において、前記情報処理部は、前記ライトサイクルにおいて書き込み指示信号とともに、書き込み先のアドレスをグレイコードで表すアドレスデータ及び書き込み対象のデータを前記半導体記憶部に与え、前記ダミーリードサイクルにおいて読み出し指示信号とともに、読み出し先のアドレスとして次回のライトサイクルで書き込むべきアドレスと同一のアドレスをグレイコードで表すアドレスデータを前記半導体記憶部に与える。
【００１３】
また、本発明に係る情報処理装置において、前記情報処理部から前記半導体記憶部に与えられる書き込み先又は読み出し先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えた。
【発明の効果】
【００１４】
本発明によれば、情報処理部から半導体記憶部に書き込み先のアドレスがグレイコードで与えられるため、書き込み先のアドレスの遷移時に変化するアドレスのビットを常に１つに限定できる。このため、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制できる。
【００１５】
また、情報処理部が、ライトサイクルの後に挿入されたダミーライトサイクルにて、半導体記憶部に対し、前回のライトサイクルで書き込ませたデータと同じデータを次回のライトサイクルの書き込み先のアドレスにダミーで書き込ませる。アドレスデータの遅延等により仮にライトサイクル時にデータが１つ前のアドレスに書き込まれた場合には、続くダミーライトサイクルでもアドレスデータが遅延する。このため、ライトサイクルの後のダミーライトサイクルにて、データが１つ前のアドレスである本来のアドレスに書き込まれる。
【００１６】
その結果、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる。
【００１７】
本発明によれば、同一のデータを書き込むライトサイクルが前後に続く場合には、その２つのライトサイクルの間についてはダミーライトサイクルの挿入を省略することにより、データの書き込み速度を向上できる。
【００１８】
本発明によれば、情報処理部から半導体記憶部に書き込み先のアドレスがグレイコードで与えられるため、書き込み先のアドレスの遷移時に変化するアドレスのビットを常に１つに限定できる。このため、アドレスデータの遅延等に起因して生じるアドレスのビット化けを抑制できる。
【００１９】
また、情報処理部が、ライトサイクルの前に挿入されたダミーリードサイクルにて、半導体記憶部に対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。このため、ダミーリードサイクルが実行されている間にアドレスが確定する。続くライトサイクルにて、確定したアドレスにデータが書き込まれる、すなわち、そのデータを書き込むべき正しいアドレスにデータが書き込まれる。
【００２０】
その結果、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる。
【発明を実施するための最良の形態】
【００２１】
図１は本発明の第１実施形態に係る情報処理装置のブロック図であり、図２は図１の構成においてＣＰＵからＲＡＭに与えられるアドレスデータ及びライトデータを表にして示す図であり、図３は図１の構成においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。なお、図１から図３及び後述する図４中の「CLK」、「/CS」、「/WE」、「/RD」、「ADD」、「tADD」、「DATA」及び「WDATA」は上述の通りである。
【００２２】
本実施形態に係る情報処理装置２０は、図１に示すように、情報処理部としてのＣＰＵ２１と、半導体記憶部としてのＲＡＭ２２と、遅延回路２３とを備えている。このような情報処理装置２０は、チップ化されたマイクロコンピュータ等として構成されている。なお、遅延回路２３については必須の構成ではなく、省略してもよい。また、半導体記憶部としてＲＡＭ２２が備えられているが、ＲＡＭ２２に限らず記憶内容の書き替えが可能な半導体メモリであれば任意のメモリを半導体記憶部２２として採用できる。
【００２３】
ＣＰＵ１１とＲＡＭ２２との間には、信号ライン３１〜３３、アドレスバス３４及びデータバス３５等が設けられる。アドレスバス３４には、遅延回路２３が挿入されている。
【００２４】
信号ライン３１は、ＣＰＵ２１がサイクルの対象となるチップ（例えば、ＲＡＭ２２）を特定するためのチップセレクト信号を伝送する。信号ライン３２は、ＣＰＵ２１がＲＡＭ２２にデータの書き込みを指示するためのライトイネーブル信号を伝送する。信号ライン３３は、ＣＰＵ２１がＲＡＭ２２にデータの書き込みを指示するためのリード信号を伝送する。
【００２５】
アドレスバス３４は、データの書き込み先又は読み出し先に関するアドレスデータを伝送する。遅延回路２３は、ＣＰＵ２１が出力したアドレスデータを所定期間だけ（例えば、ＣＰＵ２１から次のアドレスデータが出力されるまで）保持した後、ＲＡＭ２２に出力する。遅延回路２３は、例えばＤフリップフロップ等を用いて構成される。データバス３５は、ＲＡＭ２２に書き込むデータ（ライトデータ）及びＲＡＭ２２から読み出されたデータ（リードデータ）が伝送される。
【００２６】
本実施形態に係る情報処理装置２０では、図２に示すように、ＣＰＵ２１が、書き込み先のアドレスをグレイコードでＲＡＭ２２に与える。なお、図２中の上向きの矢印は、アドレスの遷移がなく、同じアドレスデータがＣＰＵ２１から出力されることを示す。
【００２７】
グレイコードによるアドレスデータは、例えば、通常のバイナリ形式のアドレスデータをＣＰＵ２１内に備えられた図示しないグレイコードカウンタ等によりグレイコード形式に変換することにより得られる。なお、変形例として、グレイコードカウンタ等をＣＰＵ２１内ではなく、ＣＰＵ２１の外部に設けてもよい。
【００２８】
グレイコードで与えられるアドレスデータは、アドレスの遷移の際に、アドレスバス３４のうちの１つのビットしか変化しない。すなわち、書き込み先のアドレスの遷移時に変化するアドレスのビットを常に１つに限定できる。例えば、図２の例では、アドレスの遷移時に変化するアドレスバス３４のビットをビットA0〜A4のうちのいずれか１つに限定できる。このため、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所をを抑制できる。
【００２９】
また、この情報処理装置２０では、図２及び図３に示すように、前後に続く２つのライトサイクルにおいて書き込み対象のデータが異なる場合は、その２つのライトサイクルの間に、ダミーでデータを書き込むダミーライトサイクルが挿入される。前後に続く２つのライトサイクルにおいて書き込み対象のデータが同一の場合は、アドレスデータの遅延等に起因するデータの書き込みミスによるデータの破損は生じないため、ダミーライトサイクルが挿入されない。なお、変形例として、書き込み先のアドレスの遷移時に書き込み対象のデータが変化するか否かにかかわらず、各ライトサイクルの後にダミーライトサイクルを挿入してもよい。
【００３０】
ダミーライトサイクルでは、ＣＰＵ２１は、ＲＡＭ２２に対し、前回のライトサイクルで書き込ませたデータと同じデータを次回のライトサイクルの書き込み先のアドレスにダミーで書き込ませる。
【００３１】
図２及び図３の例では、データがＲＡＭ２２内のアドレス「00h」から順に書き込まれていく際、１回目のライトサイクルにてアドレス「00h」にデータ「00h」が書き込まれ、続く２回目のライトサイクルにてアドレス「01h」にデータ「00h」が書き込まれる。２回目のライトサイクルの後には、ダミーライトサイクルが挿入される。このダミーライトサイクルにて、２回目のライトサイクルでの書き込みデータ「00h」と同じデータ「00h」が３回目のライトサイクルでの書き込み先のアドレス「03h」に書き込まれる。
【００３２】
この例では、１回目のライトサイクルの書き込みデータ「00h」と２回目のライトサイクルの書き込みデータ「00h」とは同一であるため、１回目のライトサイクルの後にはダミーライトサイクルは挿入されていない。これに対し、２回目のライトサイクルの書き込みデータ「00h」と３回目のライトサイクルの書き込みデータ「07h」とは異なるため、２回目のライトサイクルの後にダミーライトサイクルが挿入されている。
【００３３】
このため、本来のライトサイクルの後にダミーライトサイクルが挿入されている場合には、アドレスデータの遅延により仮に本来のライトサイクル時にデータが１つ前のアドレスに書き込まれた場合には、続くダミーライトサイクルでもアドレスデータが遅延する。このため、本来のライトサイクルの後のダミーライトサイクルにて、データが１つ前のアドレスである本来のアドレスに書き込まれる。
【００３４】
例えば、図３のライトサイクル（２４）にて、アドレスデータの遅延により、データ「00h」がアドレス「01h」でなはなく、１つ前のアドレス「00h」に誤って書き込まれる場合には、続くダミーライトサイクル（２５）でもアドレスデータが遅延する。このため、ライトサイクル（２４）の後のダミーライトサイクル（２５）にて、データ「00h」が１つ前のアドレスである本来のアドレス「01h」に正しく書き込まれる。アドレスデータの遅延がない或いは短い場合には、本来のライトサイクル（２４）でアドレス「01h」にデータ「00h」が書き込まれる。この場合、続くダミーライトサイクル（２５）では、データ「00h」がアドレス「03h」に書き込まれ、文字通りダミーの書き込みが行われる。
【００３５】
これによって、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる。
【００３６】
また、同一のデータを書き込むライトサイクルが前後に続く場合には、その２つのライトサイクルの間についてはダミーライトサイクルの挿入を省略することにより、データの書き込み速度を向上できる。
【００３７】
図４は、本発明の第２実施形態に係る情報処理装置においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。なお、本実施形態に係る情報処理装置２０のハードウェア構成は上述の第１実施形態に係る情報処理装置２０と同一である。ここでは、本実施形態に係る情報処理装置２０が第１実施形態に係る情報処理装置２０と異なる点についてのみ説明する。
【００３８】
本実施形態に係る情報処理装置２０においても、ＣＰＵ２１が、書き込み先のアドレスをグレイコードでＲＡＭ２２に与える点は、上述の第１実施形態に係る情報処理装置２０と同一である。しかし、本実施形態に係る情報処理装置２０では、図４に示すように、データを書き込む各ライトサイクルの前にダミーでデータを読み出すダミーリードサイクルが挿入されている。ＣＰＵ２１は、各ダミーリードサイクルにて、ＲＡＭ２２に対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。
【００３９】
より詳細には、ＣＰＵ２１は、各ライトサイクルにおいて、ライトイネーブル信号とともに、書き込み先のアドレスを指示するアドレスデータ及び書き込み対象のライトデータをＲＡＭ２２に出力する。
【００４０】
また、ＣＰＵ２１は、各ダミーリードサイクルにおいて、リード信号とともに、読み出し先のアドレスとして次回のライトサイクルで書き込むべきアドレスと同一のアドレスを示すアドレスデータをＲＡＭ２２に出力する。ダミーリードサイクルにて読み出されたデータは、データバス３５を介してＣＰＵ２１に与えられるが、ＣＰＵ２１はこれを無視する。
【００４１】
図４の例では、データがＲＡＭ２２内のアドレス「00h」から順に書き込まれていく際、まずライトサイクルにてアドレス「00h」にデータ「00h」が書き込まれる。続くダミーリードサイクルで、次のライトサイクルの書き込み先のアドレス「01h」と同じアドレス「01h」についてダミーでデータが読み出される。続くライトサイクルで、アドレス「01h」にデータ「01h」が書き込まれる。続くダミーリードサイクルで、次のライトサイクルの書き込み先のアドレス「03h」と同じアドレス「03h」についてダミーでデータが読み出される。以下、最後のデータが書き込まれるまで、このような手順が繰り返される。
【００４２】
このため、ライトサイクルの前に挿入されたダミーリードサイクルが実行されている間にアドレスが確定する。続くライトサイクルにて、確定したアドレスにデータが書き込まれる、すなわち、そのデータを書き込むべき正しいアドレスにデータが書き込まれる。例えば、図４のダミーリードサイクル（２６）が実行されている間に、アドレスが次のライトサイクル（２７）の書き込み先のアドレス「01h」に確定する。続くライトアクセス（２７）では、その確定したアドレス「01h」に正しいデータ「01h」が確実に書き込まれる。
【００４３】
これによって、アドレスデータの遅延等に起因して生じるアドレスのビット化け箇所を抑制するとともに、仮にアドレスのビット化け生じてもデータの書き込みミスによるデータの破損を防止できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る情報処理装置のブロック図である。
【図２】図１の構成においてＣＰＵからＲＡＭに与えられるアドレスデータ及びライトデータを表にして示す図である。
【図３】図１の構成においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。
【図４】本発明の第２実施形態に係る情報処理装置においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。
【図５】従来の情報処理装置のブロック図である。
【図６】図５の構成においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。
【図７】図５の構成において書き込み先のアドレスの遷移の様子を示す図である。
【符号の説明】
【００４５】
２０  情報処理装置
２１  ＣＰＵ
２２  ＲＡＭ
２３  遅延回路
【図１】
2009238172.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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