(57)【要約】【課題】  半導体試験装置において、被試験半導体に電圧を供給する回路に用いる増幅器の電源電圧は最大出力電圧よりも大きくしなければならないので、出力電圧が小さい場合や出力電流が大きい場合に増幅器の消費電力が大きくなるために、最大電力損失の大きな増幅器を使用しなければならず、コストがアップしてしまうという課題を解決する。【解決手段】  増幅器に電力を供給する電源と増幅器の電源端子との間に可変電源を挿入し、前記増幅器の出力電圧を電流信号に変換して、この電流信号によって前記可変電源の両端電圧を制御するようにした。増幅器と可変電源で消費電力を分担することができるので、出力電圧・電流範囲を狭めることなく、最大電力損失が小さい増幅器を使用することができる。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
設定アナログ信号が入力される第１の増幅器と、
前記第１の増幅器の出力電圧が入力され、この入力された出力電圧に関連する電流信号を出力するＶ−Ｉ変換部と、
前記Ｖ−Ｉ変換部の出力電流が入力され、前記第１の増幅器に供給する電源とこの第１の増幅器の電源端子との間に配置され、入力された前記出力電流によってその両端電圧が変化する可変電源と、
を具備したことを特徴とする電圧印加回路。
【請求項２】
前記可変電源部は、前記第１の増幅器に正電源を供給する電源と、この第１の増幅器の正側電源端子との間に配置されていることを特徴とする請求項１記載の電圧印加回路。
【請求項３】
前記可変電源部は、前記第１の増幅器に正電源を供給する電源とこの第１の増幅器の正側電源端子との間、および前記第１の増幅器に負電源を供給する電源とこの第１の増幅器の負側電源端子との間に配置されていることを特徴とする請求項１記載の電圧印加回路。
【請求項４】
前記可変電源部は、トランジスタおよびこのトランジスタのコレクタとベ-スとの間に接続された第１の抵抗、および前記トランジスタのベ-スとエミッタとの間に接続された第２の抵抗で構成されることを特徴とする請求項１乃至請求項３いずれかに記載の電圧印加回路。
【請求項５】
前記第１の増幅器の電源端子に印加される電圧と前記第１の増幅器の出力電圧との差電圧が、前記第１の増幅器の出力電圧によらず一定になるように、前記第１の抵抗および前記第２の抵抗の抵抗値を選定するようにしたことを特徴とする請求項４記載の電圧印加回路。
【請求項６】
前記Ｖ−Ｉ変換部は、前記第１の増幅器の出力電圧が入力される反転増幅器と、
この反転増幅器の出力をレベルシフトするレベルシフト回路と、
このレベルシフト回路の出力が入力され、前記第１の増幅器の出力電圧に関連する電流を出力する電流出力回路と、
を具備したことを特徴とする請求項１乃至請求項５いずれかに記載の電圧印加回路。
【請求項７】
請求項１乃至請求項６いずれかに記載の構成を具備し、被試験半導体に電源電圧を供給する電圧印加回路と、
前記被試験半導体における前記電圧が供給された点の電圧信号が入力され、この電圧信号を前記第１の増幅器にフィ-ドバックする第２の増幅器と、
を具備したことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器の電力損失の影響を受けず出力電圧範囲を拡大することができる電圧印加回路およびそれを用いた半導体試験装置に関するものである。
【背景技術】
【０００２】
図５に半導体試験装置で用いられる電圧印加電流測定回路の構成を示す。この電圧印加電流測定回路は被試験半導体に電源電圧を供給し、かつこの被試験半導体に流れる電流を測定する回路である。
【０００３】
図５において、１０は電圧印加電流測定回路であり、被試験半導体２０に電源電圧を供給する。制御部１１はデジタルアナログ変換器１２にデジタルデータを出力し、デジタルアナログ変換器１２はこのデジタルデータをアナログ信号に変換する。このアナログ信号は抵抗Ｒ１を介して増幅器１４に入力される。増幅器１４の出力は抵抗Ｒ３を介して被試験半導体２０に印加され、この被試験半導体２０の電圧は増幅器１３、抵抗Ｒ２を介して増幅器１４に帰還される。
【０００４】
すなわち、増幅器１３、１４および抵抗Ｒ１，Ｒ２で反転アンプが構成される。このため、途中のケ-ブル抵抗等に影響されることなく、被試験半導体２０に正確な電圧を印加することができる。デジタルアナログ変換器１２の出力電圧をVDAC、抵抗Ｒ１，Ｒ２の抵抗値を同じ符号のR1，R2とすると、被試験半導体２０に印加される電圧VDUTは下記（１）式で与えられる。
VDUT=-VDAC×R2/R1  ・・・・・・・・・  （１）
【０００５】
１５は被試験半導体２０に流れる電流値を測定する電流測定部であり、抵抗Ｒ３〜Ｒ７、増幅器ＡＭＰ１、アナログデジタル変換器ＡＤＣ１で構成される。抵抗Ｒ４〜Ｒ７、増幅器ＡＭＰ１で差動増幅器を構成している。
【０００６】
被試験半導体２０に流れる電流は抵抗Ｒ３を流れる。このため、抵抗Ｒ３両端にはこの電流値に比例する電圧が発生する。この電圧は増幅器ＡＭＰ１等で構成される差動増幅器で検出され、アナログデジタル変換器ＡＤＣ１でデジタルデータに変換されて制御部１１に入力される。差動増幅器の利得をＧ、被試験半導体２０に流れる電流をIDUT、アナログデジタル変換器ＡＤＣ１の出力をVADC、抵抗Ｒ３の抵抗値を同じ記号のR3とすると、IDUTは下記（２）式で求めることができる。
IDUT=VADC/(G×R3)  ・・・・・・・・・  （２）
【０００７】
被試験半導体２０に印加することができる最大電圧を高くするためには、増幅器１４の最大出力電圧を高くしなければならない。また、被試験半導体２０に供給できる電流を増加するためには、増幅器１４の最大出力電流を増加しなければならない。
【特許文献１】特開２００７−３１５８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような電圧印加電流測定回路には次のような課題があった。増幅器１４に正電圧を供給する正電源の出力電圧をVDD、出力電流をIOUT(=IDUT)、出力電圧をVOUTとすると、VOUT≧0の場合における増幅器１４の電力損失P14は下記（３）式で与えられる。なお、通常増幅器１４自体が消費する消費電流はIOUTに比べて小さな値なので無視する。
P14=(VDD-VOUT)×IOUT  ・・・・・・  （３）
【０００９】
VOUT=0の場合、IOUTの最大値をIOUTmaxとすると、増幅器１４の最大電力損失P14maxは下記（４）式になる。
P14max=VDD×IOUTmax  ・・・・・・・  （４）
【００１０】
なお、増幅器の最大出力電圧は電源電圧より高くすることはできないので、増幅器１４の電源電圧VDDは下記（５）式を満たさなければならない。この式中のHeadRoomとは、電源電圧と最大出力電圧の差電圧を表す固有値である。このHeadRoomは増幅器の特性によって異なり、０以上の値を取る。なお、VOUTは被試験半導体２０に印加する電圧と抵抗Ｒ３両端電圧の和である。
VDD≧VOUT+HeadRoom  ・・・・・・・・・（５）
【００１１】
前記（５）式から、増幅器１４の出力電圧VOUTを高くするためには電源電圧VDDをVOUT以上にしなければならならない。しかし、前記（４）式からわかるように、VDDを高くすると増幅器１４の最大電力損失P14maxが増加してしまう。被試験半導体２０に流す電流IDUTの最大値IDUTmaxを小さくすると最大電力損失P14maxの増加は抑えられるが、試験に制限が生じてしまうという課題があった。
【００１２】
IDUTmaxを下げないでVOUTの最大値を増加させるためには、増幅器１４を最大電力損失の高い増幅器に変更しなければならないが、最大電力損失が高い増幅器は一般に高価であり、また放熱対策を施さなければならないので、コストアップになり、かつ設置面積が増大してしまうという課題があった。
【００１３】
また、増幅器１４を最大電力損失が高い増幅器に代えたとしても、その電力損失から決まる制限があり、VDUTを高くすることは困難であるという課題もあった。
【００１４】
従って本発明の目的は、増幅器１４を代えることなく出力電圧の最大値を高くすることができる電圧印加回路およびそれを用いた半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１５】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
設定アナログ信号が入力される第１の増幅器と、
前記第１の増幅器の出力電圧が入力され、この入力された出力電圧に関連する電流信号を出力するＶ−Ｉ変換部と、
前記Ｖ−Ｉ変換部の出力電流が入力され、前記第１の増幅器に供給する電源とこの第１の増幅器の電源端子との間に配置され、入力された前記出力電流によってその両端電圧が変化する可変電源と、
を具備したものである。可変電源と第１の増幅器で電力損失を分担するので、最大電力損失の小さい増幅器を第１の増幅器として使用できる。
【００１６】
請求項２記載の発明は、請求項１記載の発明において、
前記可変電源部を、前記第１の増幅器に正電源を供給する電源と、この第１の増幅器の正側電源端子との間に配置したものである。正電圧のみ出力する電圧印加回路に用いて効果が大きい。
【００１７】
請求項３記載の発明は、請求項１記載の発明において、
前記可変電源部を、前記第１の増幅器に正電源を供給する電源とこの第１の増幅器の正側電源端子との間、および前記第１の増幅器に負電源を供給する電源とこの第１の増幅器の負側電源端子との間に配置したものである。正負の電圧を出力する電圧印加回路に用いて効果が大きい。
【００１８】
請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記可変電源部を、トランジスタおよびこのトランジスタのコレクタとベ-スとの間に接続された第１の抵抗、および前記トランジスタのベ-スとエミッタとの間に接続された第２の抵抗で構成したものである。簡単な構成で可変電源部を実現できる。
【００１９】
請求項５記載の発明は、請求項４記載の発明において、
前記第１の増幅器の電源端子に印加される電圧と前記第１の増幅器の出力電圧との差電圧が、前記第１の増幅器の出力電圧によらず一定になるように、前記第１の抵抗および前記第２の抵抗の抵抗値を選定するようにしたものである。出力電圧に関わらず、第１の増幅器の電力損失を一定にすることができる。
【００２０】
請求項６記載の発明は、
前記Ｖ−Ｉ変換部は、前記第１の増幅器の出力電圧が入力される反転増幅器と、
この反転増幅器の出力をレベルシフトするレベルシフト回路と、
このレベルシフト回路の出力が入力され、前記第１の増幅器の出力電圧に関連する電流を出力する電流出力回路と、
で構成したものである。Ｖ−Ｉ変換部の構成を簡単化できる。
【００２１】
請求項７記載の発明は、
請求項１乃至請求項６いずれかに記載の構成を具備し、被試験半導体に電源電圧を供給する電圧印加回路と、
前記被試験半導体における前記電圧が供給された点の電圧信号が入力され、この電圧信号を前記第１の増幅器にフィ-ドバックする第２の増幅器と、
を具備したものである。被試験半導体に印加する電圧範囲を拡大でき、かつコストを抑えることができる。
【発明の効果】
【００２２】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３，４，５および６の発明によれば、第１の増幅器に電力を供給する電源とこの第１の増幅器の電源端子の間に可変電源を配置し、Ｖ−Ｉ変換部によって第１の増幅器の出力電圧よって変化する電流信号を発生させ、この電流信号によって前記可変電源の両端電圧を変化させるようにした。
【００２３】
第１の増幅器に印加する電源電圧をその出力電圧によって変化させることができるので、第１の増幅器の出力電圧・電流範囲を狭めることなく、第１の増幅器の電力損失を削減することができるという効果がある。そのため、第１の増幅器として最大電力損失が小さい増幅器を使用することができるので、増幅器の選択肢が広がるという効果もある。
【００２４】
また、出力電圧の大きさによらず第１の増幅器の電力損失を一定にすることができるので、第１の増幅器の電力損失を小さくすることができるという効果もある。
【００２５】
請求項７記載の発明によれば、請求項１乃至請求項６いずれかに記載の電圧印加回路を、被試験半導体に電圧を印加する回路に用い、かつ被試験半導体の電圧をフィ-ドバックするようにした。
【００２６】
被試験半導体に正確な電圧を供給でき、かつ電圧範囲を狭めることなく、最大電力損失が小さい増幅器を使用できるという効果がある。そのため、半導体試験装置のコストダウンを図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る電圧印加回路を用いた半導体試験装置の一実施例を示す構成図である。なお、図５と同じ要素には同一符号を付し、説明を省略する。図１において、３０は半導体試験装置であり、制御部１１、デジタルアナログ変換器１２、抵抗Ｒ１，Ｒ２，Ｒ１２、増幅器１３，１４、Ｖ−Ｉ変換部３１、およびマルチプライヤ部３２で構成されている。増幅器１４は第１の増幅器に相当し、増幅器１３は第２の増幅器に相当する。また、増幅器１４、マルチプライヤ部３２、Ｖ−Ｉ変換部３１で電圧印加回路を構成している。
【００２８】
基本的な動作は図６の電圧印加電流測定回路と同じである。デジタルアナログ変換器１２は制御部１１から入力されたデジタルデータをアナログ信号に変換し、抵抗Ｒ１を介して増幅器１４に出力する。増幅器１３，１４および抵抗Ｒ１，Ｒ２で反転増幅器が構成される。このため、半導体試験装置３０と被試験半導体２０間のケ-ブル抵抗等に関わらず、デジタルアナログ変換器１２の出力電圧が被試験半導体２０に供給される。なお、この実施例では増幅器１４の出力電圧はプラスのみであるとしている。
【００２９】
Ｖ−Ｉ変換部３１には増幅器１４の出力電圧が入力される。Ｖ−Ｉ変換部３１は入力された電圧に比例する大きさの電流を出力する。すなわち、増幅器１４の出力電圧をVOUT、Ｖ−Ｉ変換部３１の出力電流をI2とすると、下記（６）式が成立する。なお、K1は０より大きい比例定数である。
I2=K1×VOUT  ・・・・・・・  （６）
【００３０】
マルチプライヤ部３２は正電源VDDと増幅器１４の正側電源端子との間に配置される。マルチプライヤ部３２はＮＰＮ型のトランジスタＴｒ１、このトランジスタＴｒ１のコレクタとベ-スの間に接続される抵抗R10、ベ-スとエミッタとの間に接続される抵抗R11で構成される。抵抗R10、R11はそれぞれ第１、第２の抵抗に相当する。トランジスタＴｒ１のコレクタは正電源VDDに接続され、エミッタは増幅器１４の正側電源端子に接続される。また、トランジスタＴｒ１のベ-スと抵抗Ｒ１０，Ｒ１１の接続点には、Ｖ−Ｉ変換部３１の出力電流が供給される。
【００３１】
このような構成において、Ｖ−Ｉ変換部３１の出力電流をI2、抵抗Ｒ１０とＲ１１に流れる電流をそれぞれI3、I1、トランジスタＴｒ１のベ-スエミッタ間電圧をVBE、コレクタエミッタ間電圧をVCEOとし、トランジスタＴｒ１のベ-ス電流を無視すると、下記（７）式、（８）式が得られる。
I1=I2+I3  ・・・・・・・・・  （７）
VCEO=R11×I1+R10×I3  ・・・  （８）
なお、抵抗Ｒ１０，Ｒ１１の抵抗値を同じ記号で表している。この（７）式、（８）式を整理すると、下記（９）式が得られる。
VCEO=R11×I1+R10×(I1-I2)
=VBE+R10×(I1-I2)  ・・・  （９）
【００３２】
トランジスタＴｒ１のベ-スエミッタ間電圧VBEはほぼ一定であり、また、I1=VBE/R11(一定値)のため、マルチプライヤ部３２の両端電圧であるVCEOはＶ−Ｉ変換部３１の出力電流I2に比例し、かつI2が大きくなると減少する特性を示す。前記（６）式からＶ−Ｉ変換部３１の出力電流I2は増幅器１４の出力電圧VOUTに比例する特性を有しているので、VCEOは増幅器１４の出力電圧VOUTが大きくなると減少し、小さくなると増加する。マルチプライヤ部３２は入力された電流に応じてその両端電圧が変化する可変電源部として動作する。
【００３３】
増幅器１４の電力損失は前記（３）式で表される。また、前記（５）式から判るように、増幅器１４の電源電圧VDDはその出力電圧より大きくなければならない。この実施例では電源電圧VDDと増幅器１４の電源端子との間にマルチプライヤ部３２を挿入し、このマルチプライヤ部３２の両端電圧を、増幅器１４の出力電圧が大きくなると減少させ、小さくなると増加させるようにした。このため、出力電圧VOUTの可変範囲を狭めることなく、増幅器１４の電力損失を少なくすることができる。
【００３４】
この実施例は、増幅器１４の消費電力をマルチプライヤ部３２と増幅器１４に分散させて、増幅器１４の電力損失を削減するようにしたものである。また、マルチプライヤ部３２の両端電圧を増幅器１４の出力電圧VOUTに応じて変化させるようにしたので、出力電圧VOUTの可変範囲が狭くなることはないという特徴がある。
【００３５】
例えば、Ｖ−Ｉ変換部３１がVOUT=0の時にI2=0を出力し、VOUT=VOUTmaxの時にI2=I1×［１-(１/K2)］を出力するとすると、マルチプライヤ部３２の両端電圧VCEOは以下のようになる。
【００３６】
VOUT=0の時にVCEOは下記（１０）式で表される。
VCEO=R11×I1+R10×(I1-I2)
=R11×I1+R10×I1                (∵I2=０)
=R11×(VBE/R11)+R10×(VBE/R11)  (∵I1=VBE/R11)
=VBE(1+(R10/R11))
=VBE(1+K2)    ・・・（１０）    (∵R10/R11=K2)
【００３７】
また、VOUT=VOUTmaxの時にVCEOは下記（１１）式で表される。
VCEO=R11×I1+R10×(I1-I2)
=R11×I1+R10×I1(1/K2)
=2×R11×I1                    (∵R10=K2×R11)
=2VBE        ・・・（１１）    (∵R11×I1=VBE)
【００３８】
図２（Ａ）に増幅器１４の出力電圧VOUTとＶ−Ｉ変換部３１の出力電流I2の関係を示し、図２（Ｂ）に増幅器１４の出力電圧VOUTとマルチプライヤ部３２の両端電圧VCEOとの関係を示す。
【００３９】
図２（Ｃ）は増幅器１４の正側電源端子の電圧VddとVOUTとの関係を表したグラフである。なお、Vdd=VDD-VCEOの関係があり、VOUTが増加するとVddも増加する。
【００４０】
図２（Ｂ）からVOUTが０のときのVCEOはVBE×(1+K2)なので、
Vdd=VDD-VCEO=VDD-［(１+K2)VBE］
になる。VOUTが最大値のときはVCEO=2×VBEなので、
Vdd=VDD-2×VBE
が得られる。
【００４１】
図２（Ｄ）は(Vdd-VOUT)とVOUTの関係を表したグラフである。図２（Ｃ）から、VOUT=0のときはVDD-［(1+K2)VBE］、VOUT=VOUTmaxのときはVDD-2VBE-VOUTmaxになる。
【００４２】
前記（３）式のVDDをVddに置き換えると、増幅器１４の消費電力は(Vdd-VOUT)に比例する。従って、この値をVOUTによらず一定値になるように設計すると、増幅器１４の電力損失は出力電流のみの関数になるので、設計が容易になる。
【００４３】
例えば、VBE=1V、VOUTmax=10Vとすると、K2=11になるように抵抗R10およびR11の抵抗値を選択すればよい。このとき、(Vdd-VOUT)=VDD-12になる。さらに、(Vdd-VOUT)を前記（５）式で説明したHeadRoomになるようにVDDを選択すると、増幅器１４の電力損失を最小にすることができる。
【００４４】
図３にＶ−Ｉ変換部３１の構成を示す。図３において、４０はＶ−Ｉ変換部であり、増幅器ＡＭＰ１０およびＡＭＰ１１、トランジスタＴR10〜Ｔｒ１２、抵抗Ｒ２０〜Ｒ２５、電流出力端子４１、電圧入力端子４２で構成されている。電圧入力端子４２には増幅器１４の出力電圧が入力される。また、電流出力端子４１から出力される電流I2はマルチプライヤ部３２に入力される。
【００４５】
トランジスタＴｒ１０のコレクタとベ-ス、トランジスタＴｒ１１のベ-スおよび抵抗Ｒ２０の一端は共通接続され、トランジスタＴｒ１０のエミッタは共通電位点に接続される。抵抗Ｒ２０とＲ２１の一端は正電源ＶＤＤに接続され、他端はそれぞれトランジスタＴｒ１０、Ｔｒ１１のコレクタに接続される。
【００４６】
トランジスタＴｒ１１のコレクタと増幅器ＡＭＰ１０の非反転入力端子は接続される。増幅器ＡＭＰ１０の出力端子はトランジスタＴｒ１２のベ-スに接続され、コレクタは電流出力端子４１に接続される。また、トランジスタＴｒ１２のエミッタ、増幅器ＡＭＰ１０の反転入力端子および抵抗Ｒ２２の一端は共通接続される。抵抗Ｒ２２の他端は正電源ＶＤＤに接続される。
【００４７】
トランジスタＴｒ１１のエミッタと増幅器ＡＭＰ１１の出力端子は抵抗Ｒ２３を介して接続される。増幅器ＡＭＰ１１の出力端子と反転入力端子間、およびこの反転入力端子と電圧入力端子４２間には、それぞれ抵抗Ｒ２４、Ｒ２５が接続される。増幅器ＡＭＰ１１の非反転入力端子は共通電位点に接続される。増幅器ＡＭＰ１１と抵抗Ｒ２４、Ｒ２５で反転増幅器が構成され、トランジスタＴｒ１０、Ｔｒ１１でレベルシフト回路が構成される。また、増幅器ＡＭＰ１０と抵抗Ｒ２２で電流出力回路が構成される。
【００４８】
このような構成において、抵抗Ｒ２４とＲ２５の抵抗値が等しいとし、電圧入力端子に入力される電圧をVOUTとすると、増幅器ＡＭＰ１１の出力は下記（１１）式になる。
増幅器ＡＭＰ１１の出力電圧=-VOUT  ・・・・  （１１）
【００４９】
トランジスタＴｒ１１のエミッタ電流をIEとすると、前記（１１）式から下記（１２）式が得られる。なお、抵抗Ｒ２３の抵抗値を同じ記号のR23で表す。
VOUT=IE×R23  ・・・・・・・・・・・・・・  （１２）
【００５０】
トランジスタＴｒ１１のベ-ス電流を無視すると、コレクタ電流ICとエミッタ電流IEは等しいので、増幅器ＡＭＰ１０の非反転入力端子の電位は下記（１３）式で表される。なお、抵抗Ｒ２１の抵抗値を同じ記号で表す。
増幅器ＡＭＰ１０の非反転入力端子電位=VDD-R21×IC  ・・・  （１３）
R21=R23とすると、前記（１２）式、（１３）式から下記（１４）式が得られる。
増幅器ＡＭＰ１０の反転入力端子電位=VDD-VOUT  ・・・・  （１４）
【００５１】
電流出力端子４１から出力される電流Ｉ２は抵抗Ｒ２２を流れる。増幅器ＡＭＰ１０の反転入力端子と非反転入力端子の電位は等しいので、前記（１４）式から下記（１５）式が得られる。なお、抵抗Ｒ２２の抵抗値を同じ記号で表す。
I2=VOUT/R22  ・・・・・・・・・・・・・・  （１５）
抵抗Ｒ２２の値を調整することにより、例えば図２(Ａ)の特性を得ることができる。
【００５２】
図４に他の実施例を示す。図１実施例は増幅器１４の出力電圧VOUTが正である場合のみ有効であり、負の場合は消費電力の低減効果はない。図４はこの点を改良したものである。なお、図１と同じ要素には同一符号を付し、説明を省略する。
【００５３】
図４において、５０は半導体試験装置であり、制御部１１、デジタルアナログ変換器１２、増幅器１３，１４、抵抗Ｒ１，Ｒ２，Ｒ１２，Ｖ−Ｉ変換部３１，５１、マルチプライヤ部３２，５２で構成されている。
【００５４】
マルチプライヤ部５２は負電源ＶＥＥと増幅器１４の負側電源端子間に配置されている。Ｖ−Ｉ変換部５１には増幅器１４の出力電圧が入力され、マルチプライヤ部５２に電流を出力する。
【００５５】
マルチプライヤ部５２は、ＰＮＰ型のトランジスタＴｒ２、このトランジスタＴｒ２のエミッタとベ-スの間に接続される抵抗Ｒ１３、ベ-スとコレクタの間に接続される抵抗Ｒ１４で構成される。トランジスタＴｒ２のエミッタは増幅器１４の負側電源端子に接続され、コレクタは負電源ＶＥＥに接続される。
【００５６】
図１と同様に、抵抗Ｒ１３，Ｒ１４に流れる電流をそれぞれＩ１，Ｉ３、Ｖ−Ｉ変換部５１の出力電流をI2とすると、マルチプライヤ部３２と同様にして、マルチプライヤ部５２両端の電圧VCEOは下記（１６）式になる。従って、Ｖ−Ｉ変換部５１の出力電流でVCEOを制御することができる。なお、抵抗Ｒ１４の抵抗値を同じ符号で表す。また、トランジスタＴｒ２のベ-スエミッタ間電圧をVBEとする。実際には、Ｖ−Ｉ変換部５１の出力電流の向きは、Ｖ−Ｉ変換部３１のそれとは逆になる。
VCEO=VBE+R14×(I1+I2)  ・・・・・  （１６）
【００５７】
なお、この実施例では正電源側に挿入したマルチプライヤ部３２をＮＰＮ型トランジスタで構成し、負電源側に挿入したマルチプライヤ部５２をＰＮＰ型トランジスタで構成したが、逆であってもよい。ＮＰＮ型トランジスタはコレクタからエミッタに電流が流れ、ＰＮＰ型トランジスタはエミッタからコレクタに電流が流れるので、その点を考慮して接続すればよい。
【００５８】
なお、図１、図４において、図５と同様に電流測定部１５を入れてもよい。また、この電圧印加回路は半導体試験装置だけでなく、他の測定器などの出力段に用いることもできる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を説明するための特性図である。
【図３】Ｖ−Ｉ変換部の構成図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】従来の半導体試験装置の構成図である。
【符号の説明】
【００６０】
１１  制御部
１２  デジタルアナログ変換器
１３，１４，ＡＭＰ１０，ＡＭＰ１１  増幅器
２０  被試験半導体
３０，５０  半導体試験装置
３１，４０，５１  Ｖ−Ｉ変換部
３２，５２  マルチプライヤ部
４１  電流出力端子
４２  電圧入力端子
Ｒ１，Ｒ２，Ｒ１０〜Ｒ１４，Ｒ２０〜Ｒ２５  抵抗
Ｔｒ１，Ｔｒ２，Ｔｒ１０〜Ｔｒ１２  トランジスタ
Ｉ１〜Ｉ３  電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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