(57)【要約】【課題】電源クランプ手法に用いる短絡用Ｎ型ＭＯＳトランジスタにおいて、静電気保護能力を高めることを目的とする。【解決手段】最高電位電極にドレイン電極又はソース電極が接続され、最低電位電極にソース電極又はドレイン電極が接続され、ゲート電極に静電気パルスが入力されるＭＯＳトランジスタを有する半導体集積回路において、最高電位電極と接続される電極と、電極と反対導電型のウェルとの間の電圧がブレークダウンを起す電圧以下の場合、ＭＯＳトランジスタとして動作し、電極と反対導電型のウェルとの間の電圧がブレークダウンを起す電圧以上の場合、バイポーラトランジスタとして動作することを特徴とする。【選択図】図１
2009016736.tif 000002
【特許請求の範囲】
【請求項１】
最高電位電極に一方の主電極が接続され、最低電位電極にもう一方の主電極が接続され、ゲート電極に入力される静電気パルスによって駆動されるＭＯＳトランジスタを有する半導体集積回路において、
前記ＭＯＳトランジスタは、前記最高電位電極と接続される前記一方の主電極と、前記一方の主電極と反対導電型で、かつ前記一方の主電極が形成されたウェルとの間の電圧がブレークダウンを起す電圧以下の場合、ＭＯＳトランジスタとして動作し、
前記一方の主電極と前記ウェルとの間の電圧がブレークダウンを起す電圧以上の場合、バイポーラトランジスタとして動作することを特徴とする半導体集積回路。
【請求項２】
前記ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記ＭＯＳトランジスタの一方の主電極、もう一方の主電極及び前記ゲート電極は櫛歯状に構成されていることを特徴とする請求項１から３のいずれか１項記載の半導体集積回路。
【請求項５】
前記Ｎ型ＭＯＳトランジスタは、Ｐ型基板と該Ｐ型基板に形成されるＰ型エピ領域内のＰ型ウェル内に形成され、
電気的に接続されていないＮ型拡散層により囲まれ、該Ｎ型拡散層は、最低電位電極に接続されたＰ型拡散層により囲まれることを特徴とする請求項２記載の半導体集積回路。
【請求項６】
前記Ｐ型ＭＯＳトランジスタは、Ｎ型基板と該Ｎ型基板に形成されるＮ型エピ領域内のＮ型ウェル内に形成され、
電気的に接続されていないＰ型拡散層により囲まれ、該Ｐ型拡散層は、最低電位電極に接続されたＮ型拡散層により囲まれることを特徴とする請求項３記載の半導体集積回路。
【請求項７】
前記ＭＯＳトランジスタのバックゲート電極は、前記Ｎ型拡散層より内側において、最低電位電極に接続されないことを特徴とする請求項５記載の半導体集積回路。
【請求項８】
前記ＭＯＳトランジスタのバックゲート電極は、前記Ｐ型拡散層より内側において、最低電位電極に接続されないことを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記ＭＯＳトランジスタは複数形成され、かつ、該ＭＯＳトランジスタのバックゲート電極は前記各ＭＯＳトランジスタの間に配置され、前記ＭＯＳトランジスタのゲート電極と電気的に接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記ＭＯＳトランジスタのバックゲート電極は、該ＭＯＳトランジスタのゲート電極と電気的に接続され、静電気パルスにより駆動される回路に接続されることを特徴とする請求項７又は８に記載の半導体集積回路。
【請求項１１】
Ｐ型基板と、
前記Ｐ型基板に形成されるＰ型エピ領域と、
前記Ｐ型エピ領域に形成されるＮ型ウェルと、
前記Ｎ型ウェルに形成されるＰ型ウェルと、を有し、
前記Ｎ型ＭＯＳトランジスタは、前記Ｐ型ウェルに形成され、電気的に接続されていないＮ型拡散層により囲まれ、該Ｎ型拡散層は最低電位電極に接続されたＰ型拡散層により囲まれることを特徴とする請求項２記載の半導体集積回路。
【請求項１２】
Ｎ型基板と、
前記Ｎ型基板に形成されるＮ型エピ領域と、
前記Ｎ型エピ領域に形成されるＰ型ウェルと、
前記Ｐ型ウェルに形成されるＮ型ウェルと、を有し、
前記Ｐ型ＭＯＳトランジスタは、前記Ｎ型ウェルに形成され、電気的に接続されていないＰ型拡散層により囲まれ、該Ｐ型拡散層は最低電位電極に接続されたＮ型拡散層により囲まれることを特徴とする請求項３記載の半導体集積回路。
【請求項１３】
前記Ｎ型ＭＯＳトランジスタのバックゲート電極は、前記Ｎ型拡散層より内側において、最低電位電極に接続されないことを特徴とする請求項１１記載の半導体集積回路。
【請求項１４】
前記Ｐ型ＭＯＳトランジスタのバックゲート電極は、前記Ｐ型拡散層より内側において、最低電位電極に接続されないことを特徴とする請求項１２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、電源クランプ手法に用いる短絡用ＭＯＳトランジスタを備える半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の静電気保護構成としては、静電気パルスが印加されるパッドに対して、最高電位電極と最低電位電極へ夫々ダイオードを挿入するものであった（図８）。
【０００３】
しかしながら、近年の半導体技術の進歩、特に微細化の進展により、ＭＯＳトランジスタのゲート酸化膜厚は数十Åとなっている。一般的に、酸化膜の破壊電圧は８〜１０×１０Ｅ６Ｖ／ｃｍであり、例えば、５０Åの酸化膜厚ではおよそ５Ｖで絶縁破壊が起こる。
【０００４】
図８を用いて従来のダイオードによる静電気保護構成を説明する。
【０００５】
図８において、最低電位に対して負の静電気が印加された場合は、保護ダイオードＤ２が順方向にバイアスされ、パッド電位は保護ダイオードの順方向電圧にクランプされる。この場合、内部のＭＯＳトランジスタのゲート電位はゲート酸化膜破壊電圧以下になるため、ゲート酸化膜は保護される。
【０００６】
一方、パッドに最低電位に対して正の静電気パルスが印加された場合は、パッド電位及びゲート電位はダイオードのブレークダウン電圧に保持される。
【０００７】
一般的に、ＰＮ接合のブレークダウン電圧は６〜７Ｖであり、例えば５０Åの酸化膜に対しては絶縁破壊電圧以上の電圧が印加されることになり、酸化膜が損傷する可能性がある。
【０００８】
このため、近年では保護ダイオードを用いた静電気保護構成からスナップバック特性を利用した、又は最高電位と最低電位間を能動素子により短絡する、電源クランプ手法による静電気保護構成が用いられるようになっている。
【０００９】
図９は、スナップバック特性を利用した場合の静電気保護構成を示す図である。図１０は、スナップバック特性を示すグラフである。図１１はクランプ手法による静電気保護構成例（非特許文献１）を示す回路図である。
【００１０】
スナップバック特性を用いた静電気保護手法は、Ｎ型ＭＯＳトランジスタの寄生ＮＰＮトランジスタを利用するものである。
【００１１】
用いられるＮ型ＭＯＳトランジスタ構造は、ドレイン電極、ソース電極及びゲート電極の各電極が櫛歯状に構成されるのが一般的である。この構造はマルチフィンガーと呼ばれる。また、動作は以下のようである。
【００１２】
パッドに静電気パルスが印加されると、パッドに接続されているＮ型ＭＯＳトランジスタのドレイン電極とＰ型ウェルの接合部でブレークダウンが起こりインパクトイオン化により電子−正孔対が発生する。
【００１３】
電子はドレイン電極の正電界に引かれ、正孔は最低電位へ接続されているＰ型ウェルへ引かれるが、この際に正孔による電流によりＰ型ウェル電位が上昇する。
【００１４】
この電位上昇が、Ｎ型ＭＯＳトランジスタを構成するＮ型拡散層とＰ型ウェルによるＰＮ接合の順方向閾値電圧より大きくなると、次のような動作を行う。すなわち、Ｎ型ＭＯＳトランジスタは、ソース電極をエミッタ、Ｐ型ウェルをベース、ドレイン電極をコレクタとするＮＰＮトランジスタ動作である。
【００１５】
Ｐ型ＭＯＳトランジスタである場合は、Ｐ型拡散層とＮ型ウェルによって構成される。
【００１６】
静電気エネルギーはＮＰＮトランジスタのＯＮ抵抗により消費される。
【００１７】
一方、電源クランプ手法では、Ｎ型ＭＯＳトランジスタをブレークダウンさせることなく、静電気パルスをトリガーとして最高電位と最低電位間に接続されたＮ型ＭＯＳトランジスタのＯＮ抵抗で静電気エネルギーを消費させる。
【００１８】
一般的には、ＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）２ｋＶの静電気エネルギー印加に耐えうることが静電気保護に必要と言われている。このときの電流のピーク値は約１．３３Ａであり、静電気エネルギーを消費する素子はこの電流値を流せるように設計される。
【非特許文献１】Ｍｅｒｉｌ,Ｒ.ａｎｄ  Ｉｓｓａｑ,Ｅ,”ＥＳＤ  ＰｒｏｔｅｃｔｉＯＮ  Ｍｅｔｈｏｄｏｌｏｇｙ”,Ｐｒｏｃ.ＥＯＳ／ＥＳＤ  Ｓｙｍｐ.,１９９３,ｐｐ.２３３-２３７
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、スナップバック特性を用いた場合、ＮＰＮトランジスタのベースとなるＰ型ウェルの電位上昇が均一でないと、ＮＰＮトランジスタの一部しか動作しなくなる場合がある。この場合、静電気パルス電流が動作しているＮＰＮトランジスタに集中し、半導体接合部が熱的に破壊される可能性がある。
【００２０】
また、一部のＮＰＮトランジスタのみが動作することにより所望のＯＮ抵抗が得られず、このＯＮ抵抗による電位上昇により電界オーバーストレスにより、酸化膜が破壊される可能性がある。
【００２１】
また、電源クランプ手法に関しては、Ｎ型ＭＯＳトランジスタを能動状態で用いるため、ＮＰＮトランジスタのＯＮ抵抗ではなくＮ型ＭＯＳトランジスタ本来のＯＮ抵抗を用いる。
【００２２】
このため、静電気による電流を流し、かつ、ＯＮ抵抗による電位上昇によりブレークダウンを起さないようにするためには従来例の図１１に示すように、巨大なＮ型ＭＯＳトランジスタが必要であり、チップ面積の増大を招く。
【００２３】
そこで、本発明は、電源クランプ手法に用いる短絡用Ｎ型ＭＯＳトランジスタにおいて、静電気保護能力を高めることを目的とする。
【課題を解決するための手段】
【００２４】
本発明は、最高電位電極に一方の主電極が接続され、最低電位電極にもう一方の主電極が接続され、ゲート電極に入力される静電気パルスによって駆動されるＭＯＳトランジスタを有する半導体集積回路において、前記ＭＯＳトランジスタは、前記最高電位電極と接続される前記一方の主電極と、前記一方の主電極と反対導電型で、かつ前記一方の主電極が形成されたウェルとの間の電圧がブレークダウンを起す電圧以下の場合、ＭＯＳトランジスタとして動作し、前記一方の主電極と前記ウェルとの間の電圧がブレークダウンを起す電圧以上の場合、バイポーラトランジスタとして動作することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、静電気パルスが印加された際にＭＯＳトランジスタとしての動作から寄生ＮＰＮトランジスタを利用するスナップバック動作へと移行しやすくし静電気保護能力を高めることができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００２７】
まず、本発明の原理について説明する。
【００２８】
本発明は、従来技術の課題である以下の３点を解決するものである。
【００２９】
（１）スナップバック特性を用いたときの電流集中による接合破壊の可能性
（２）スナップバック特性を用いたときの電界オーバーストレスによる酸化膜破壊
（３）電源クランプ手法を用いたときのＭＯＳトランジスタのサイズに起因する面積増大
基本的には、電源クランプ手法を用いる。
【００３０】
最高電位と最低電位との間に配置される短絡用のＭＯＳトランジスタの構造をバックゲートであるウェル電位の上昇しやすい構造とする。
【００３１】
静電気パルス印加時には短絡用ＭＯＳトランジスタのゲート電極が駆動される。そして、ＭＯＳトランジスタのＯＮ抵抗を通して静電気パルス電流が最高電位へ接続された主電極としてのドレイン電極から最低電位へ接続された主電極としてのソース電極へ流れる。
【００３２】
ＭＯＳトランジスタのＯＮ抵抗を、例えばＨＢＭ２ｋＶに相当するピーク電流１．３３Ａが流れた時にドレイン−ウェル接合でブレークダウンを起す値に設定する。
【００３３】
さらに、短絡用ＭＯＳトランジスタを反対導電型の拡散層により囲まれるように形成されることで、バックゲート電極から基板コンタクトまでの抵抗成分を増加させ、バックゲート電位を上昇させやすい構造とする。そして、この拡散層を、基板と同一導電型の最低電位電極に接続された拡散層により囲まれるようにする。
【００３４】
また、ＭＯＳトランジスタのバックゲート電極は、前記基板と反対導電型の拡散層の内側においては最低電位電極に接続されないようにする。
【００３５】
このような構造にすると、ブレークダウンによるインパクトイオン化により、ＭＯＳトランジスタはＭＯＳ動作から、バイポーラトランジスタへの動作、すなわちスナップバック特性へ移行する。
【００３６】
従来のスナップバック特性を用いる場合と異なり、ＭＯＳトランジスタは電源クランプ手法により既に動作状態にあるため、スナップバック特性へ移行したときに一部のバイポーラトランジスタしか動作しないことはなくなった。
【００３７】
［第１の実施形態］
図１から図３は、本発明の第１の実施形態を示す図である。
【００３８】
図１は、本発明の第１の実施の形態の電源クランプ回路を示す回路図である。
【００３９】
図１に示すように、通常最低電位へ接地される短絡用Ｎ型ＭＯＳトランジスタであるＮ−Ｓｈｕｎｔのバックゲート電極が、前段のＰ１、Ｎ１で構成されるＣＭＯＳインバーター出力に接続されている。
【００４０】
Ｒ１、Ｎ２は通常動作時に電源クランプ回路が動作しないように制御する。
【００４１】
Ｃ１は最高電位線に静電気パルスが現れたときに応答し、Ｎ２のゲート電極の接続されるノードの寄生容量との比により、Ｎ２へ静電気パルスが印加されるように動作する。
【００４２】
Ｎ２は、静電気パルスにより瞬間的に動作状態になり、Ｎ１、Ｐ１のＣＭＯＳインバーターの入力電圧を静電気パルスの期間引き下げる。
【００４３】
この結果、Ｐ型ＭＯＳトランジスタＰ１がＯＮ状態になり、電源短絡用Ｎ型ＭＯＳトランジスタＮ−ＳｈｕｎｔがＯＮ状態となり、静電気パルス電流が流れ始める。
【００４４】
図１では、Ｎ−Ｓｈｕｎｔ  ＭＯＳトランジスタは一つだけの構成になっているが、実際には複数形成されている。
【００４５】
このＮ−Ｓｈｕｎｔの構造は図２及び図３に示すようになっている。
【００４６】
図２は本実施形態のＮ−Ｓｈｕｎｔ  ＭＯＳトランジスタの構造を示す平面図であり、図３は本実施形態のＮ−Ｓｈｕｎｔ  ＭＯＳトランジスタの構造を示す断面図である。
【００４７】
図２及び図３には示されていないが、本実施の形態のＭＯＳトランジスタはＰ型基板とＰ型基板に形成されるＰ型エピ領域内のＰ型ウェル内に形成されている。
【００４８】
ＭＯＳトランジスタがＰ型ＭＯＳトランジスタである場合は、Ｎ型基板とＮ型基板に形成されるＮ型エピ領域内のＮ型ウェル内に形成される。
【００４９】
本実施の形態では、基板は電気的に接続されていない。
【００５０】
ゲート電極がＰ１により駆動されたときはＮ型ＭＯＳトランジスタとして動作するが、ＯＮ抵抗が大きいとドレイン電圧が上昇し、ドレイン電極とＰウェル接合部においてアバランシェ降伏を生ずる。
【００５１】
このとき、Ｎ−ＳｈｕｎｔのバックゲートはＰ１、Ｎ１のインバーターにより電位が上昇しており、アバランシェ降伏によるインパクトイオン化により生じた電子−正孔対の正孔により、バックゲート電位はさらに上昇する。
【００５２】
この現象により、Ｎ−ＳｈｕｎｔはＮ型ＭＯＳトランジスタ動作から寄生のラテラルＮＰＮ動作へとモードを変えることができ、より低いＯＮ抵抗により静電気パルス電流を流すことが可能になる。
【００５３】
［第２の実施形態］
図４から図６は、本発明の第２の実施形態を示す図である。
【００５４】
第１の実施形態との違いは、電源短絡用のＮ−Ｓｈｕｎｔ  Ｎ型ＭＯＳトランジスタのバックゲート電極がＰ−ｅｐｉを介して最低電位へ接続されていることである。
【００５５】
このＰ−ｅｐｉの抵抗分によりアバランシェ降伏時のバックゲートの電位上昇を得ることができ、第１の実施形態に比較してバックゲート電位上昇がＰ−ｅｐｉの抵抗値、すなわち基板コンタクトまでの距離に依存することになる。
【００５６】
図７は、本実施形態におけるＴＬＰ特性を示すグラフである。
【００５７】
電源クランプ回路動作によるＮ型ＭＯＳトランジスタが動作する領域からアバランシェ降伏を経てスナップバック動作をし、寄生ＮＰＮトランジスタが動作する領域に変化している様子が素子のＯＮ抵抗の変化によりわかる。
【００５８】
リーク電流の変化はＴＬＰ電流＞２Ａでも変化しておらず、ＨＢＭにて３ｋＶ相当以上の静電気保護能力が確認できる。
【００５９】
上記の実施形態では、短絡用ＭＯＳトランジスタとして、Ｎ型ＭＯＳトランジスタの場合についてのみ説明しているが、短絡用ＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタを用いても同様の効果が得られる。
【産業上の利用可能性】
【００６０】
本発明は、ダイオードやトランジスタが集積される半導体集積回路に利用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態の電源クランプ回路を示す回路図である。
【図２】本発明の第１の実施形態のＮ−Ｓｈｕｎｔ  ＭＯＳトランジスタの構造を示す平面図である。
【図３】本発明の第１の実施形態のＮ−Ｓｈｕｎｔ  ＭＯＳトランジスタの構造を示す断面図である。
【図４】本発明の第２の実施形態の電源クランプ回路を示す回路図である。
【図５】本発明の第２の実施形態のＮ−Ｓｈｕｎｔ  ＭＯＳトランジスタの構造を示す平面図である。
【図６】本発明の第２の実施形態のＮ−Ｓｈｕｎｔ  ＭＯＳトランジスタの構造を示す断面図である。
【図７】本発明の第２の実施形態におけるＴＬＰ特性を示すグラフである。
【図８】従来の半導体集積回路の静電気保護構成を示す回路図である。
【図９】スナップバック特性を利用した場合の静電気保護構成を示す図である。
【図１０】スナップバック特性を示すグラフである。
【図１１】クランプ手法による静電気保護構成例（非特許文献１）を示す回路図である。
【符号の説明】
【００６２】
Ｃ１  コンデンサ
Ｒ１  抵抗
Ｒ２  抵抗
Ｐ１  Ｐ型ＭＯＳトランジスタ
Ｎ１  Ｎ型ＭＯＳトランジスタ
Ｎ２  Ｎ型ＭＯＳトランジスタ
Ｎ３  Ｎ型ＭＯＳトランジスタ
Ｎ−Ｓｈｕｎｔ  短絡用Ｎ型ＭＯＳトランジスタ
【図１】
2009016736.tif 000003
【図２】
2009016736.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009016736.tif 000009
【図８】
2009016736.tif 000010
【図９】
2009016736.tif 000011
【図１０】
2009016736.tif 000012
【図１１】
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