(57)【要約】【課題】ＥＳＤサージ電流が流れても、電流集中を防ぐことのできるＥＳＤ保護素子を提供する。【解決手段】半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線よりも、前記接地端子に近い位置で、前記接地端子に接続されたことを特徴とする。【選択図】図２
2009060027.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、
前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、
前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線よりも、前記接地端子に近い位置で、前記接地端子に接続された半導体装置。
【請求項２】
半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、
前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、
前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線は、互いに独立した配線で、前記接地端子に接続された半導体装置。
【請求項３】
半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、
前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、
前記接地端子は前記半導体基板の周縁部に沿って配設された接地リング配線を具備しており、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線よりも、前記接地リング配線に近い位置で、前記接地リング配線に接続された半導体装置。
【請求項４】
半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、
前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、
前記接地端子は前記半導体基板の周縁部に沿って配設された接地リング配線を具備しており、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線は、互いに独立した配線で、前記接地リング配線に接続された半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記内部回路は半導体集積回路であり、前記半導体基板の周縁部に沿って複数の入出力端子が配列されている半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記入出力端子毎に前記保護素子が配設された半導体装置。
【請求項７】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記内部回路はディスクリート素子である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にその静電気放電（ＥＳＤ：Electro Static Discharge）保護回路に関する。
【背景技術】
【０００２】
半導体集積回路装置の微細化、高集積化に伴い、ＥＳＤ耐性を向上することが必要になってきている。ＥＳＤによるデバイス破壊を避けるため、半導体集積回路の入出力回路にＥＳＤ保護回路が設けられている。
【０００３】
このＥＳＤ保護回路としては、例えば、ゲート接地型（以下、ＧＧ；Grounded Gate）ｎＭＯＳトランジスタが提案されている（特許文献１）。このゲート接地型ｎＭＯＳトランジスタは、例えば図６に示すように、ｐ型のシリコン基板ｐｓｕｂに形成されたｐ型ウエル領域ｐｗｅｌｌ中のＭＯＳ領域にｎ+型ドレイン領域とｎ+型ソース領域が形成され、それらの上側に各コンタクトが形成されてソース端子Ｓとドレイン端子Ｄとが接続される。また、そのチャネル領域の上方にゲート端子Ｇが設けられる。
【０００４】
このＥＳＤ保護回路では、ゲート端子Ｇとソース端子Ｓがグランドに接続され、ドレイン端子Ｄが保護すべきラインに接続される。また、ｐ+の基板コンタクト領域とその上にコンタクトが形成され基板コンタクトＣｓｕｂとなる。基板電位を決定するための基板コンタクトＣｓｕｂが、基板電位としてグランド電位に接続されている。そして、ｎ+ドレイン領域とｐ+基板コンタクト領域の間に、耐圧を確保するための分離領域Ｔｄが設けられる。この分離領域Ｔｄとしては、シリコン局所酸化ＬＯＣＯＳ（Local Oxidation of Silicon）や溝分離ＳＴＩ（Shallow Trench Isolation）が用いられるが、ここでは微細な分離幅が実現できる溝分離ＳＴＩを用いる例を示している。この、溝分離ＳＴＩは、製造のし易さ及び製造時間の短縮のためには浅い方がよいが、保護性能の向上のためには深いほうがよい。この構成では保護回路の動作電圧を下げることは可能であるが、電流集中に対する対策についてはなされていない。
【０００５】
また、このようなＥＳＤ保護素子として、ドレイン領域に抵抗を挿入し保護回路に均一に電流が流れるようにした構造についての提案もなされている（特許文献２）。しかしながらこの構成ではドレイン領域の抵抗が高くなるため、抵抗がない場合に比べて、同じ量のＥＳＤサージ電流が流れても内部回路にかかる電圧が上昇し、内部回路を破壊する可能性が高くなる。
【０００６】
【特許文献１】特開２００３−２５８２００号公報
【特許文献２】特開２００５−１９１１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
すなわち、特許文献２の構成においては、ＥＳＤ保護回路にＥＳＤサージが流れた場合に、保護回路の一部に電流が集中して流れると、その部分が発熱し破壊されてしまうという問題がある。
また、特許文献１においては、ゲート、ソースおよび基板コンタクトをグランド電位に接続するという記載（請求項６）もあり、この構成により、ＥＳＤ保護用トランジスタのゲート、ソース領域および基板コンタクト領域をグランド電位に接続することで、ドレイン領域に印加される、正電位あるいは負電位の静電気サージを確実に吸収することができるとしている（段落００２３）。
しかしながら、特許文献１、２の構成においてもＥＳＤ電流サージが流れた場合に、保護回路の一部に電流が集中して流れると、ゲート電位が変動し、一部の領域に電流集中が生じてしまうという問題があった。
そこで本発明では、ＥＳＤサージ電流が流れても、電流集中を防ぐことのできるＥＳＤ保護素子を提供することを目的とする。
また本発明では、ＥＳＤサージ電流が流れても、電流集中を防ぐことのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
そこで本発明は、半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線よりも、前記接地端子に近い位置で、前記接地端子に接続されたことを特徴とする。
この構成により、電流供給端子であるソース配線に大電流が流れた場合に電圧降下が生じても、ゲート配線はより接地端子に近い位置で接地端子に接続されているため、電圧降下の影響が少なく、ゲート電位の変動を抑制することができる。
【０００９】
また本発明は、半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線は、互いに独立した配線で、前記接地端子に接続されたことを特徴とする。
この構成により、電流供給端子であるソース配線に大電流が流れた場合に電圧降下が生じても、ゲート配線はソース配線と独立した配線で接地端子に接続されているため、電圧降下の影響がほとんどなく、ゲート電位の変動を抑制することができる。
【００１０】
また本発明は、半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、前記接地端子は前記半導体基板の周縁部に沿って配設された接地リング配線を具備しており、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線よりも、前記接地リング配線に近い位置で、前記接地リング配線に接続されたことを特徴とする。
この構成により、電流供給端子であるソース配線に大電流が流れた場合に電圧降下が生じても、ゲート配線はより接地端子に近い位置で接地リング配線に接続されているため、電圧降下の影響が少なく、ゲート電位の変動を抑制することができる。
【００１１】
また本発明は、半導体基板上に、内部回路と、入出力端子と、接地端子と、前記内部回路と入出力端子との間に接続され、内部回路を保護する保護素子を備えた半導体装置であって、前記保護素子が、ゲート電極下に形成されるチャネル領域を挟んでソースおよびドレイン領域が形成され、前記ソース領域と前記ゲート電極とが接地電位に接続されたトランジスタで構成され、前記接地端子は前記半導体基板の周縁部に沿って配設された接地リング配線を具備しており、前記ゲート電極に接続されるゲート配線は、前記ソース領域に接続されるソース配線は、互いに独立した配線で、前記接地リング配線に接続されたことを特徴とする。
この構成により、電流供給端子であるソース配線に大電流が流れた場合に電圧降下が生じても、ゲート配線はソース配線と独立した配線で接地リング配線に接続されているため、電圧降下の影響がほとんどなく、ゲート電位の変動を抑制することができる。
【００１２】
また本発明は、上記半導体装置において、前記内部回路は半導体集積回路であり、前記半導体基板の周縁部に沿って複数の入出力端子が配列されているものを含む。
【００１３】
また本発明は、上記半導体装置において、前記入出力端子毎に前記保護素子が配設されたものを含む。
【００１４】
また本発明は、上記半導体装置において、前記内部回路はディスクリート素子であるものを含む。
【発明の効果】
【００１５】
本発明によれば、ＥＳＤ保護素子のゲート電極をＥＳＤサージ電流の影響を受けないように配線することで、ゲート電位が不安定となるのを防止し電流集中を防ぐことができる。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施の形態について図面を参照しつ説明する。
（実施の形態１）
本実施の形態１の半導体装置は、内部回路として複数の回路素子が集積化された半導体集積回路（ＬＳＩチップ）を構成するものであり、図１に概略図、図２に保護素子としての保護トランジスタの要部拡大図を示すように、ＬＳＩチップ１の外周に配列された入出力端子Ｐ１・・・・Ｐｎと、前記入出力端子Ｐ１・・・・Ｐｎ、それぞれに、内部回路２との間にそれぞれ配設された保護トランジスタ３と、前記ＬＳＩチップの外周に沿って配設された接地リング配線５と、前記接地リング配線５に接続された接地端子４とを具備している。そしてこの保護トランジスタが、図２に示すように、ゲート電極３１に接続されるゲート配線３４は、ソース領域３２に接続されるソース配線３５は、互いに独立した配線で、前記接地リング配線５に接続されたことを特徴とする。なお、この保護トランジスタ3のドレイン領域３３は、前記入出力端子Ｐ１・・・・Ｐｎのそれぞれに接続されたドレイン配線３８を介して内部回路２に接続されている。そしてこの保護トランジスタでは、ゲート電極３１下に形成されるチャネル領域を挟んでソース領域３２およびドレイン領域３３が形成され、前記ゲート電極３１に接続されるゲート配線３４と、前記ソース領域３２に接続されるソース配線３５は、互いに独立した配線で、それぞれ第１の接続点３６および第２の接続点３７を介して接地リング配線５に接続されている。
【００１７】
この構成により、電流供給端子であるソース配線３５に大電流が流れた場合に電圧降下が生じても、ゲート配線３４はソース配線３５に独立して接地電位を構成する接地リング配線５に接続されているため、電圧降下の影響がほとんどなく、ゲート電位の変動を抑制することができる。
【００１８】
（実施の形態２）
本実施の形態２の半導体装置は、内部回路として複数の回路素子が集積化された半導体集積回路（ＬＳＩチップ）を構成するものであり、前記実施の形態１の半導体集積回路装置と異なるのは、接地リング配線５と、ソース配線３５との接続部３７が前記ゲート配線３４上にある点である。すなわち、ゲート配線３４は、ソース配線３５よりも、より接地リング配線５に近い位置で接地リング配線５に接続されている。
他部については前記実施の形態１と同様に形成されているためここでは説明を省略するが、同一部位には同一符号を付した。
【００１９】
この構成により、電流供給端子であるソース配線３５に大電流が流れた場合に電圧降下が生じても、ゲート配線３４は、ソース配線３５よりも、より接地リング配線５に近い位置で接地リング配線５に接続されているため、電圧降下の影響が少なく、ゲート電位の変動を抑制することができる。
【００２０】
（実施の形態３）
前記実施の形態１および２では半導体集積回路装置について説明したが、本実施の形態では、ディスクリート素子を構成する半導体装置について説明する。すなわちこの半導体装置は、内部回路として１つの回路素子が形成されたディスクリート素子を構成するものであり、図３に保護素子としての保護トランジスタの要部拡大図を示すように、チップ１の外周に配列された入出力端子Ｐと、前記入出力端子Ｐと、内部回路２との間に配設された保護トランジスタ３と、前記チップの外周近傍に配設された接地端子４とを具備している。そしてこの保護トランジスタが、図３に示すように、ゲート電極３１に接続されるゲート配線３４は、ソース領域３２に接続されるソース配線３５は、互いに独立した配線で、前記接地端子４に接続されたことを特徴とする。なお、この保護トランジスタ３のドレイン領域３３は、前記入出力端子Ｐ１・・・・Ｐｎのそれぞれに接続されたドレイン配線３８を介して内部回路２に接続されている。そしてこの保護トランジスタでは、ゲート電極３１下に形成されるチャネル領域を挟んでソース領域３２およびドレイン領域３３が形成され、前記ゲート電極３１に接続されるゲート配線３４と、前記ソース領域３２に接続されるソース配線３５は、互いに独立した配線で、それぞれ第１の接続点３６および第２の接続点３７を介して接地端子４に接続されている。
【００２１】
この構成により、電流供給端子であるソース配線３５に大電流が流れた場合に電圧降下が生じても、ゲート配線３４はソース配線３５に独立して接地電位を構成する接地端子４に接続されているため、電圧降下の影響がほとんどなく、ゲート電位の変動を抑制することができる。
【００２２】
（実施の形態４）
本実施の形態４の半導体装置は、内部回路として１つの回路素子が形成されたディスクリート素子を構成するものであり、前記実施の形態３の半導体装置と異なるのは、接地端子４と、ソース配線３５との接続部３７が前記ゲート配線３４上にある点である。すなわち、ゲート配線３４は、ソース配線３５よりも、より接地リング配線５に近い位置で接地端子４に接続されている。
他部については前記実施の形態３と同様に形成されているためここでは説明を省略するが、同一部位には同一符号を付した。
【００２３】
この構成により、電流供給端子であるソース配線３５に大電流が流れた場合に電圧降下が生じても、ゲート配線３４は、ソース配線３５よりも、より接地端子４に近い位置で接地リング配線５に接続されているため、電圧降下の影響が少なく、ゲート電位の変動を抑制することができる。
【００２４】
なお、前記実施の形態に限定されることなく適宜変更可能である。また前記実施の形態１および２に示した半導体集積回路装置においても実施の形態３および４に示した構造と同様、接地リング配線ではなく接地端子に直接接続されるようにしてもよいことはいうまでもない。また保護素子は端子毎にもうけてもよいが、複数の端子毎にもうけてもよい。
【産業上の利用可能性】
【００２５】
以上説明してきたように、本発明によれば、ＥＳＤサージ電流が流れてもゲート電位が変動しないようにすることで電流集中を防ぐことができるため、固体撮像装置をはじめ種々の半導体装置に適用可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１の半導体装置を概要図
【図２】本発明の実施の形態１の半導体装置の要部拡大図
【図３】本発明の実施の形態２の半導体装置の要部拡大図
【図４】本発明の実施の形態３の半導体装置の要部拡大図
【図５】本発明の実施の形態４の半導体装置の要部拡大図
【図６】従来例の半導体装置を示す図
【符号の説明】
【００２７】
１  チップ
２  内部回路
３  保護トランジスタ（保護素子）
４  接地端子
５  接地リング配線
Ｐ１・・・・Ｐｎ  入出力端子
３１  ゲート電極
３２  ソース領域
３３  ドレイン領域
３４  ゲート配線
３５  ソース配線
３６  第１の接続点
３７  第２の接続点
３８  ドレイン配線
【図１】
2009060027.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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