(57)【要約】【課題】スイッチング部に分子を用いるトランジスタの性能の劣化を防止することができ、かつ製造コストの低減を図ることができる三次元集積回路装置の製造方法を提供する。【解決手段】ソース電極の頂点とドレイン電極の頂点とが互いに対向して設けられたＩＣチップ１１、３１、３２を実装基板３０上に順次積層する。これらの実装基板３０およびＩＣチップ１１、３１、３２のそれぞれの間の隙間３４に分子溶液を毛細管現象により注入する。自己組織化により分子溶液中の分子をソース電極の頂点とドレイン電極の頂点との間に接続する。【選択図】図７
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【特許請求の範囲】
【請求項１】
ソース電極およびドレイン電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記ソース電極と上記ドレイン電極との間にスイッチング部となる分子を接続する工程とを有する三次元集積回路装置の製造方法。
【請求項２】
上記ソース電極および上記ドレイン電極はそれぞれ角部を有し、上記ソース電極の上記角部の頂点と上記ドレイン電極の上記角部の頂点とが互いに対向している請求項１記載の三次元集積回路装置の製造方法。
【請求項３】
上記ソース電極の上記頂点と上記ドレイン電極の上記頂点との間の間隔が２０ｎｍ以下である請求項２記載の三次元集積回路装置の製造方法。
【請求項４】
それぞれ角部を有し、これらの角部の頂点が互い対向する第１のパターンおよび第２のパターンを含む設計パターンを光または荷電粒子ビームを用いた露光により転写することにより上記基板上にマスクパターンを形成し、このマスクパターンを転写することにより上記基板上に上記ソース電極および上記ドレイン電極を形成するようにした請求項３記載の三次元集積回路装置の製造方法。
【請求項５】
上記複数の基板を上記分子を含む溶液中に浸漬し、上記複数の基板の間の隙間に毛細管現象により上記溶液を注入し、上記溶液中の上記分子を上記ソース電極の上記頂点と上記ドレイン電極の上記頂点との間に自己組織化により接続する請求項４記載の三次元集積回路装置の製造方法。
【請求項６】
実装基板上に上記複数の基板を配置し、上記実装基板の端子と上記複数の基板の少なくとも一つの基板の端子との間をワイヤーボンディングにより配線する請求項５記載の三次元集積回路装置の製造方法。
【請求項７】
実装基板上に上記複数の基板を配置し、上記実装基板および上記複数の基板のうちの少なくとも互いに隣接する一対のものの端子間を貫通配線により接続する請求項５記載の三次元集積回路装置の製造方法。
【請求項８】
実装基板上に上記複数の基板を配置し、上記実装基板および上記複数の基板のうちの少なくとも互いに隣接する一対のものの端子間を分子配線により接続する請求項５記載の三次元集積回路装置の製造方法。
【請求項９】
上記分子は、複数の双極子モーメントおよび／または誘電率異方性を有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子である請求項１記載の三次元集積回路装置の製造方法。
【請求項１０】
上記基板上に上記ペンダント分子に制御用の電界を印加するためのゲート電極が設けられている請求項９記載の三次元集積回路装置の製造方法。
【請求項１１】
ソース電極およびドレイン電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記ソース電極と上記ドレイン電極との間にスイッチング部となる分子を接続する工程とを実施することにより製造される三次元集積回路装置。
【請求項１２】
第１の電極および第２の電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記第１の電極と上記第２の電極との間に分子を接続する工程とを有する三次元集積回路装置の製造方法。
【請求項１３】
第１の電極および第２の電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記第１の電極と上記第２の電極との間に分子を接続する工程とを実施することにより製造される三次元集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は三次元集積回路装置の製造方法および三次元集積回路装置に関し、特に、少なくとも回路の一部に分子を用いた三次元集積回路装置に適用して好適なものである。
【背景技術】
【０００２】
近年、半導体産業では、素子の微細化だけでＬＳＩの進化を継続させることが難しくなってきている。この困難を克服する一つの方法として、複数のＬＳＩチップを積層して回路を三次元化することで微細化の限界を乗り越える方法がある（例えば、特許文献１〜３参照。）。
【０００３】
【特許文献１】特表平１０−５０２４９３号公報
【特許文献２】特表２００６−５２２４６１号公報
【特許文献３】特表２００８−５００７３４号公報
【特許文献４】特開２００６−１０８６２７号公報
【特許文献５】特開２００６−３５１６２３号公報
【非特許文献１】導電性高分子、緒方直哉編、株式会社講談社サイエンティフィク発行（１９９０年）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数のＬＳＩチップを積層する従来の三次元ＬＳＩでは、スイッチ素子であるトランジスタの形成後に行われる高温プロセスなどの工程でトランジスタの性能が劣化する問題や製造コストが高くなる問題がある。
【０００５】
そこで、この発明が解決しようとする課題は、スイッチング部に分子を用いるトランジスタの性能の劣化を防止することができるとともに、製造コストの低減を図ることができる三次元集積回路装置の製造方法およびそのような製造方法により製造される三次元集積回路装置を提供することである。
【０００６】
この発明が解決しようとする課題は、より一般的には、少なくとも回路の一部に分子を用いる場合にその分子の劣化を防止することができるとともに、製造コストの低減を図ることができる三次元集積回路装置の製造方法およびそのような製造方法により製造される三次元集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、第１の発明は、
ソース電極およびドレイン電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記ソース電極と上記ドレイン電極との間にスイッチング部となる分子を接続する工程とを有する三次元集積回路装置の製造方法である。
【０００８】
第２の発明は、
ソース電極およびドレイン電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記ソース電極と上記ドレイン電極との間にスイッチング部となる分子を接続する工程とを実施することにより製造される三次元集積回路装置である。
【０００９】
第１および第２の発明において、好適には、ソース電極およびドレイン電極がそれぞれ角部を有し、ソース電極の角部の頂点とドレイン電極の角部の頂点とが互いに対向するようにする。この場合、ソース電極の頂点とドレイン電極の頂点との間の間隔はスイッチング部として用いる分子に応じて適宜選ばれるが、一般的には例えば２０ｎｍ以下、典型的には１０ｎｍ以下である。このようなソース電極およびドレイン電極を基板上に形成するためには、好適には、それぞれ角部を有し、これらの角部の頂点が互い対向する第１のパターンおよび第２のパターンを含む設計パターンを光または荷電粒子ビームを用いた露光により転写することにより基板上にマスクパターンを形成し、このマスクパターンを転写するようにする。荷電粒子ビームとしては好適には電子ビームが用いられるが、これに限定されるものではない。ソース電極およびドレイン電極は、リフトオフ法により形成してもよいし、ドライエッチングなどのエッチング法により形成してもよい。ソース電極の頂点とドレイン電極の頂点との間にスイッチング部となる分子を接続するためには、好適には、複数の基板をその分子を含む溶液中に浸漬し、これらの複数の基板の間の隙間に毛細管現象によりこの溶液を注入し、この溶液中の分子をソース電極の頂点とドレイン電極の頂点との間に自己組織化により形成し、接続する。
【００１０】
典型的な一つの例では、実装基板上に上記の複数の基板を配置し（あるいは積層し）、実装基板の端子と複数の基板の少なくとも一つの基板の端子との間をワイヤーボンディングにより配線する。他の典型的な例では、実装基板上に上記の複数の基板を配置し、これらの実装基板および複数の基板のうちの少なくとも互いに隣接する一対のものの端子間を貫通配線により接続する。さらに他の典型的な例では、実装基板上に上記の複数の基板を配置し、これらの実装基板および複数の基板のうちの少なくとも互いに隣接する一対のものの端子間を分子配線により接続する。このような分子配線としては、従来公知のものを用いることができ、従来公知の方法により形成することができる（例えば、特許文献５および非特許文献１参照。）。必要に応じて、上記の三つの例による接続法を混用してもよい。また、上記の三つの例による接続は、好適には、ソース電極とドレイン電極との間にスイッチング部となる分子を接続した後に行うが、これに限定されるものではない。
【００１１】
ソース電極とドレイン電極との間、好適にはソース電極の頂点とドレイン電極の頂点との間に接続する分子としては、例えば、複数の双極子モーメントおよび／または誘電率異方性を有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、このペンダント分子の配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子が用いられる。この機能性分子においては、共役系分子からなる主鎖に導電路が形成され、ペンダント分子に印加される電界の変化によってこの導電路の導電性が制御される。この場合、ペンダント分子に印加される電界の変化によって、このペンダント分子の電界方向との位置関係が変化し、このペンダント分子と共役系分子とがなす角度が変化し、導電路の導電性が制御される。
【００１２】
この機能性分子の共役系分子としては、例えば、オリゴフルオレン、オリゴピリジン、ポルフィリン１次元オリゴマー、オリゴフェニレンビニレン、オリゴパラフェニレン、オリゴナフタレン、オリゴアントラセン、オリゴピレン、オリゴアズレン、オリゴフラン、オリゴチオフェン、オリゴセレノフェン、オリゴ（パラフェニレンスルフィド）、オリゴ（パラフェニレンオキシド）、オリゴアニリンなどの導電性オリゴマーなどが挙げられるが、これに限定されるものではない。また、ペンダント分子としては、例えば、４−ペンチル−４’−シアノビフェニルや、双極子モーメントを有するカルボニル基（Ｃ＝Ｏ）、ハロゲン（−Ｃｌなど）、＝Ｎ−Ｈ基、−ＯＨ基、＝Ｃ＝Ｓ基などを有する分子などが挙げられるが、これに限定されるものではない。典型的には、基板上にペンダント分子に制御用の電界を印加するためのゲート電極が設けられる。
【００１３】
第３の発明は、
第１の電極および第２の電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記第１の電極と上記第２の電極との間に分子を接続する工程とを有する三次元集積回路装置の製造方法である。
【００１４】
第４の発明は、
第１の電極および第２の電極が互いに対向して設けられた基板を少なくとも一つ含む複数の基板を互いに対向して配置する工程と、
上記第１の電極と上記第２の電極との間に分子を接続する工程とを実施することにより製造される三次元集積回路装置である。
【００１５】
第３および第４の発明において、第１の電極と第２の電極との間、好適には第１の電極の頂点と第２の電極の頂点との間に接続する分子は、この分子に持たせる機能に応じたものを用いることができる。この分子は、例えば、トランジスタ、ダイオード、抵抗などとして用いることができる。
第３および第４の発明においては、上記以外のことについては、第１および第２の発明に関連して説明したことが成立する。
【００１６】
上述のように構成されたこの発明においては、複数の基板を互いに対向して配置して回路を三次元化した後に、少なくとも一つの基板に設けられたソース電極およびドレイン電極あるいは第１の電極および第２の電極の間に分子を接続し、トランジスタを形成し、あるいは回路を完成するので、従来のようにトランジスタなどの素子の形成後に高温プロセスなどを行う必要がなくなる。
【発明の効果】
【００１７】
この発明によれば、スイッチング部に分子を用いるトランジスタを有する三次元集積回路装置を製造する場合に、そのトランジスタの性能の劣化を防止することができるとともに、製造コストの低減を図ることができる。より一般的には、少なくとも回路の一部に分子を用いる場合にその分子の劣化を防止することができるとともに、製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。
まず、この発明の第１の実施形態による三次元ＩＣの製造方法について説明する。
この第１の実施形態においては、まず、図１に示すように、従来公知の半導体テクノロジーを用いてＩＣチップ１１を製造する。このＩＣチップ１１は、このＩＣチップ１１に持たせる機能に応じた構成を有する回路部１２および配線１３によりこの回路部１２と接続された複数のパッド電極１４を有する。回路部１２は、例えば、論理回路、メモリセルアレイ、センスアンプ、デコーダなどを含み、スイッチング部に分子を用いる分子スイッチやその他の各種の素子のほか、素子間を接続する配線などにより構成されている。パッド電極１４は、ＩＣチップ１１の周辺部に設けられている。パッド電極１４は、例えば、厚さ５ｎｍのチタン（Ｔｉ）膜上に厚さ１００ｎｍの金（Ａｕ）膜が積層されたものであり、真空蒸着法などにより形成される。ＩＣチップ１１は、例えば、シリコン（Ｓｉ）やガリウムヒ素（ＧａＡｓ）などの半導体基板を用いたものである。
【００１９】
回路部１２に含まれる、スイッチング部に分子を用いる分子スイッチの構成の一例を図２および図３に示す。ここで、図２は平面図、図３は図２のＸ−Ｘ線に沿っての拡大断面図である。図２および図３に示すように、この分子スイッチ１５においては、半導体基板１６上に形成された例えば厚さが１００ｎｍ程度のＳｉＯ2 膜などの絶縁膜１７上に、それぞれ角部１８ａ、１９ａを有するソース電極１８およびドレイン電極１９が、これらの角部１８ａ、１９ａの頂点１８ｂ、１９ｂがギャップ２０を挟んで互いに対向するように設けられている。これらの頂点１８ｂ、１９ｂの間には最終的にはスイッチング部となる分子が接続されるが、この時点ではまだ形成されていない。この分子としては、電界の印加により導通を制御することができるものが用いられる。これらの頂点１８ｂ、１９ｂの間の間隔、言い換えるとギャップ２０の間隔は、スイッチング部に用いる分子の長さに応じて適宜決められるが、一般的には２０ｎｍ以下、典型的には１０ｎｍ以下である。絶縁膜１７上にはさらに、頂点１８ｂ、１９ｂの間に接続される分子を両側から挟むように一対のゲート電極２１、２２が互いに対向して設けられている。これらのゲート電極２１、２２間に印加する電圧（ゲート電圧）により分子に電界を印加し、この分子の導通を制御する。なお、実際にはソース電極１８、ドレイン電極１９およびゲート電極２１、２２には配線が接続されるが、それらの図示および説明は省略する。
【００２０】
分子スイッチ１５のソース電極１８、ドレイン電極１９およびゲート電極２１、２２は、例えば次のようにして形成することができる。
まず、図３Ａに示すように、半導体基板１６上に形成された絶縁膜１７上にポジ型レジスト（例えば、東京応化工業株式会社製電子ビーム露光用化学増幅ポジ型レジストＯＥＢＲ−ＣＡＰ１３８  ＰＭ）を塗布し、レジスト膜（図示せず）を形成する。
【００２１】
次に、このレジスト膜に、例えば可変成形型電子ビーム露光機を用いた露光により、図４に示すような、ソース電極１８、ドレイン電極１９およびゲート電極２１、２２の形成用の設計パターン２３を転写する。具体的には、図４に示すように、例えば、ソース電極１８に対応するパターン２４を転写した後、パターン２４の角部２４ａの頂点２４ｂからｘ軸方向にΔｘ、ｙ軸方向にΔｙ離れた位置に角部２５ａの頂点２５ｂが配置されるように、ドレイン電極１９に対応するパターン２５を転写する。Δｘ、Δｙは適宜選ばれるが、一例を挙げるとΔｘ＝Δｙ＝３０ｎｍである。次に、ゲート電極２１、２２に対応するパターン２６、２７を転写する。
【００２２】
次に、以上のようにして露光を行ったレジスト膜を現像することにより、図３Ａに示すように、設計パターン２３が開口パターンとして転写されたレジストパターン２８を形成する。このレジストパターン２８はソース電極１８、ドレイン電極１９およびゲート電極２１、２２に対応した形状の開口パターンを有するが、図３Ａにはソース電極１８およびドレイン電極１９に対応した形状の開口パターン２８ａ、２８ｂだけが図示されている。レジストパターン２８のうちのこれらの開口パターン２８ａ、２８ｂの間の部分２８ｃが最終的にギャップ２０となる部分である。
【００２３】
以上のように、ソース電極１８に対応するパターン２４およびドレイン電極１９に対応するパターン２５をそれらの頂点２４ｂ、２５ｂが互いに対向した状態で配置するように電子ビーム露光により転写している。このため、辺を対向させた状態で配置された設計パターンを転写する場合と比較して、パターン２４、２５の頂点２４ｂ、２５ｂの近傍では電子散乱による近接効果を抑制することができる。この結果、最終的にギャップ２０となる、レジストパターン２８のうちの開口パターン２８ａ、２８ｂの間の部分２８ｃを微細な幅で形成することが可能となる。
【００２４】
次に、図３Ｂに示すように、例えば真空蒸着法により、半導体基板１６上およびレジストパターン２８上に電極膜２９を形成する。電極膜２９の材料は従来公知の導電材料の中から適宜選ばれるが、例えば、厚さ５ｎｍのクロム（Ｃｒ）膜および厚さが２０ｎｍの金（Ａｕ）間が順次積層された積層膜や不純物がドープされた例えば厚さが５０ｎｍ程度の多結晶Ｓｉ膜などが用いられる。
【００２５】
次に、リフトオフ法により、レジストパターン２８をその上に形成された電極膜２９とともに除去する。これによって、図３Ｃに示すように、開口パターン２８ａ、２８ｂがあった部分およびゲート電極２１、２２に対応した形状の開口パターンがあった部分にそれぞれソース電極１８、ドレイン電極１９およびゲート電極２１、２２が形成される。この場合、ソース電極１８およびドレイン電極１９間のギャップ２０は例えば２０ｎｍ以下にすることができる。
【００２６】
以上の方法により実際に作製したソース電極１８、ドレイン電極１９およびゲート電極２１、２２の走査型電子顕微鏡（ＳＥＭ）写真を図５に示す。図５より、ソース電極１８とドレイン電極１９との間のギャップ２０の間隔は幅１１．８ｎｍと極めて狭いことが分かる。
【００２７】
図６に、直径２００ｍｍの半導体基板１６（半導体ウェハ）の全面に、上記の設計パターン２３を電子ビーム露光により転写し、最終的に得られたギャップ２０の間隔を測定した結果の度数分布図を示す。図６に示すように、ギャップ２０の間隔＝２０ｎｍ付近をピークに、分子素子評価用としては、十分な数の電極パターンが得られていることが確認された。得られたギャップ２０のうち、２０ｎｍ以下の間隔が占める割合は３０％程度であった。
【００２８】
以上のように、図４に示す設計パターン２３を電子ビーム露光によりレジスト膜に転写することにより、例えば２０ｎｍ以下のギャップ２０を有するソース電極１８およびドレイン電極１９を歩留まりよく形成することができる。
【００２９】
次に、図７に示すように、実装基板３０上に、図１に示すＩＣチップ１１およびこのＩＣチップ１１と同様な一つまたは複数のＩＣチップを順次積層する。実装基板３０上に積層するＩＣチップの数は特に限定されないが、ここでは、一例として三つのＩＣチップ１１、３１、３２を積層する場合について説明する。これらのＩＣチップ１１、３１、３２は同じ構成を有するものであっても、互いに異なるものであってもよい。実装基板３０の周辺部には、この実装基板３０上に積層するＩＣチップ１１、３１、３２のパッド電極１４との接続用のパッド電極３３が設けられている。
【００３０】
図８に示すように、実装基板３０とＩＣチップ１１との間、ＩＣチップ１１とＩＣチップ３１との間およびＩＣチップ３１とＩＣチップ３２との間には所定の間隔の隙間３４を設ける。このために、実装基板３０とＩＣチップ１１との間、ＩＣチップ１１とＩＣチップ３１との間およびＩＣチップ３１とＩＣチップ３２との間にそれぞれ所定の厚さのスペーサ３５を設ける。このスペーサ３５としては例えばガラスビーズが用いられるが、これに限定されるものではない。隙間３４の大きさ（間隔）は適宜選ばれるが、後述のようにスイッチング部に用いられる分子を含む溶液（以下、分子溶液という）を毛細管現象によりこの隙間３４に注入することができる大きさに選ばれ、具体的には、例えば３０μｍ程度に選ばれる。
【００３１】
次に、図９に示すように、実装基板３０のパッド電極３３とＩＣチップ１１、３１、３２のパッド電極１４との間をワイヤー３６によりボンディングする。
次に、こうして実装基板３０上にＩＣチップ１１、３１、３２を積層し、ワイヤー３６によりボンディングを行ったものを分子溶液中に浸漬することにより、この分子溶液を毛細管現象により実装基板３０およびＩＣチップ１１、３１、３２の間のそれぞれの隙間３４に注入する。この分子溶液の注入時の温度は適宜選ぶことができるが、例えば室温で行う。こうして隙間３４に分子溶液が注入されると、図１０に示すように、この分子溶液中の分子３７が自己組織化によりソース電極１８およびドレイン電極１９のギャップ２０に入って頂点１８ｂ、１９ｂ間に接続される。この後、実装基板３０上にＩＣチップ１１、３１、３２を積層したものを分子溶液から大気中に取り出す。こうしてソース電極１８およびドレイン電極１９間に分子３７が接続されてスイッチング部が形成されることにより分子スイッチ１５が完成し、ひいてはＩＣチップ１１、３１、３２が完成する。残された溶媒分子は分子スイッチ１５の完成後に、例えば真空中で除去する。
以上により、目的とする三次元ＩＣが製造される。
【００３２】
次に、分子スイッチ１５のスイッチング部として用いられる分子３７について説明する。
この分子３７としては、例えば、特許文献４に開示された機能性分子を用いることができる。すなわち、この分子３７としては、複数の双極子モーメントおよび／または誘電率異方性を有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、このペンダント分子の配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子を用いることができる。
【００３３】
図１１ＡおよびＢにこの機能性分子を模式的に示す。図１１ＡおよびＢに示すように、この機能性分子においては、共役系を有していて非局在化したπ電子により導電性を示す線状または膜状の主鎖４１に対して、複数の双極子モーメントおよび／または誘電率異方性を有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖４２が共有結合している。側鎖４２は、複数の双極子モーメントおよび／または誘電率異方性を有するため、電界中では電界の向きに対して特定の方向（具体的には、分子の長軸方向が電界の向きと一致する平行な方向または直交する方向）に配向しようとする傾向を有する。
【００３４】
このため、側鎖４２に印加する電界を変化させることにより、側鎖４２の位置を電界方向に対して変化させ、その結果として、側鎖４２と主鎖４１とがなす角度を変化させ、それによって主鎖４１の導電性（電子の流れやすさ）を制御することができる。図１１Ａに示す状態では、共役系分子からなる主鎖４１の二面角（ねじれ角）が平面のものに近く、この状態では共役系分子からなる主鎖４１内の電子は妨げられることなく流れることができ、この機能性分子は導通（オン）状態にある。これに対し、図１１Ｂに示す状態では、側鎖４２の配向が変化したため、主鎖４１の二面角が平面のものに比べて大きく変化して主鎖４１の平面性が失われている。この状態では、共役系分子からなる主鎖４１内の電子は主鎖４１のねじれに遮られて流れることができず、この機能性分子は非導通（オフ）状態にある。
【００３５】
図１２は上述の機能性分子の具体例を示す。この機能性分子は構造液晶側鎖付きπ共役系分子であり、オリゴフルオレン主鎖および４−ペンチル−４’−シアノビフェニルからなる液晶側鎖を有し、オリゴフルオレン主鎖の一端および他端にはチオール基（−ＳＨ）が結合している。この機能性分子のオリゴフルオレン主鎖の長さはオリゴフルオレンの重合度によって異なるが、例えば重合度が７〜１０の場合には約７〜１０ｎｍである。
【００３６】
この構造液晶側鎖付きπ共役系分子をソース電極１８の頂点１８ｂとドレイン電極１９の頂点１９ｂとの間に接続した状態を図１３に模式的に示す。図１３に示すように、この構造液晶側鎖付きπ共役系分子のオリゴフルオレン主鎖の一端および他端がチオール基を介してソース電極１８の頂点１８ｂおよびドレイン電極１９の頂点１９ｂにそれぞれ結合している。
【００３７】
上述の構造液晶側鎖付きπ共役系分子において電界印加により導電率の変調が起きるメカニズムを図１４Ａ〜Ｃに基づいて説明する。図１４Ａ〜Ｃに示すように、電界印加前、すなわちゲート電圧＝０Ｖでは、オリゴフルオレン主鎖は側鎖間のパッキングによって安定化した状態で緩やかにねじれたらせん構造を有している。電界を印加すると、すなわちゲート電圧を印加すると、側鎖の配向の変化により、オリゴフルオレン主鎖を含む分子全体の安定した構造が変化し、ゲート電圧の増大に伴ってオリゴフルオレン主鎖の二面角が変化し、その結果、導電性が発現する。なお、オリゴフルオレンは、側鎖が異なると、安定な二面角が変化することが知られている。
【００３８】
以上のように、この第１の実施形態によれば、分子スイッチ１５のソース電極１８、ドレイン電極１９およびゲート電極２１、２２が形成され、スイッチング部が形成されていないＩＣチップ１１、３１、３２を実装基板３０上に積層して回路を三次元化している。そして、この後、ＩＣチップ１１、３１、３２間の隙間３４に毛細管現象により分子溶液を注入し、この分子溶液中の分子を自己組織化によりソース電極１８の頂点１８ａとドレイン電極１９の頂点１９ａとの間に接続するようにしている。このため、分子スイッチ１５の完成後に高温プロセスなどを施す必要がなく、スイッチング部に用いられる分子３７の劣化を防止することができ、ひいては分子スイッチ１５の性能の劣化を防止することができる。また、ＩＣチップ１１、３１、３２間の隙間３４に毛細管現象により分子溶液を注入するだけでソース電極１８の頂点１８ａとドレイン電極１９の頂点１９ａとの間にスイッチング部としての分子３７を接続することができるので、従来の三次元ＩＣに比べて製造工程の簡略化を図ることができ、ひいては製造コストの低減を図ることができる。
【００３９】
次に、この発明の第２の実施形態による三次元ＩＣの製造方法について説明する。
図１５に示すように、この第２の実施形態においては、第１の実施形態と異なり、ＩＣチップ１１、３１、３２および実装基板３０は、それぞれを貫通して設けられた貫通配線５１により相互に電気的に接続されている。この場合、ＩＣチップ１１、３１、３２にはパッド電極１４が設けられておらず、同様に、実装基板３０においてはパッド電極３３が設けられておらず、貫通配線５１がこれらのパッド電極１４、３３と同様な役割を果たしている。
【００４０】
貫通配線５１は、具体的には、例えば、ＩＣチップ１１、３１、３２および実装基板３０にこれらを貫通するヴィアホールを形成し、このヴィアホールの内壁にＳｉＯ2 膜などの絶縁膜を形成した後、このヴィアホールの内部にＣｕなどの導電材料を埋め込むことにより形成することができる。このヴィアホールの直径は適宜決められるが、例えば１００μｍ程度である。
この第２の実施形態においては、上記以外のことは第１の実施形態と同様である。
この第２の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００４１】
次に、この発明の第３の実施形態による三次元ＩＣの製造方法について説明する。
図１６に示すように、この第３の実施形態においては、第１および第２の実施形態と異なり、ＩＣチップ１１、３１、３２および実装基板３０は、それぞれを貫通して設けられた貫通配線５１およびこの貫通配線５１に接続された分子配線５２により相互に電気的に接続されている。この場合、ＩＣチップ１１、３１、３２にはパッド電極１４が設けられておらず、同様に、実装基板３０においてはパッド電極３３が設けられておらず、貫通配線５１がこれらのパッド電極１４、３３と同様な役割を果たしている。
【００４２】
分子配線５２は特に限定されるものではないが、例えば、ポリピロールが用いられる。分子配線５２としてポリピロールを用いる場合についてこの分子配線５２を電解重合により形成する方法について説明すると、次のとおりである。
まず、第２の実施形態と同様にして、ＩＣチップ１１、３１、３２および実装基板３０に貫通配線５１を形成する。
次に、第１の実施形態と同様にして、実装基板３０上にＩＣチップ１１、３１、３２を順次積層する。
【００４３】
次に、一番上のＩＣチップ３２の上面に導電性板（図示せず）を設け、貫通配線５１と電気的に接触させる。
次に、実装基板３０、ＩＣチップ１１、３１、３２および上記の導電性板の全体を電解溶液に浸漬する。電解溶液としては、脱酸素したアセトニトリルを溶媒としたピロール溶液を用いる。このピロール溶液は、例えば、濃度０．０５〜０．１ｍｏｌ／ｍｌ、電解質濃度０．１〜０．３ｍｏｌ／ｍｌである。電解質としては、例えば、ＬｉＣｌＯ4 、ＬｉＢＦ4 、Ｅｔ4 ＮＣｌ4 、Ｅｔ4 ＮＢＦ4 などを用いる。
【００４４】
電解溶液中には対極を設け、この対極を負極、上記の導電性板を正極として用い、両者の間に例えば約３．５Ｖの電圧を印加し、電解溶液中で電解重合を行う。この場合、電解溶液中の、モノマー溶液であるピロール溶液が毛細管現象により実装基板３１およびＩＣチップ１１、３１、３２の間のそれぞれの隙間３４に注入される。これによって、ＩＣチップ１１、３１、３２および実装基板３０の隙間３４を介して互いに対向する貫通配線５１間に、ピロールの電解重合によりポリピロールが形成される。こうして分子配線５２が形成される。必要に応じて、ポリピロールが正極側から生成される性質を利用して、貫通配線５１間にダイオードなどの素子を形成することも可能である。
この第３の実施形態においては、上記以外のことは第１の実施形態と同様である。
この第３の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００４５】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、構造、構成、形状、材料、条件、プロセスなどはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、構成、形状、材料、条件、プロセスなどを用いてもよい。
【図面の簡単な説明】
【００４６】
【図１】この発明の第１の実施形態による三次元ＩＣの製造方法を説明するための略線図である。
【図２】この発明の第１の実施形態による三次元ＩＣの製造方法を説明するための平面図および断面図である。
【図３】この発明の第１の実施形態による三次元ＩＣの製造方法を説明するための断面図である。
【図４】この発明の第１の実施形態による三次元ＩＣの製造方法において電子ビーム露光によりソース電極、ドレイン電極およびゲート電極を形成する際に用いる設計パターンを示す平面図である。
【図５】図４に示す設計パターンを用いて電子ビーム露光によりソース電極、ソース電極、ドレイン電極およびゲート電極を形成した結果を示す図面代用写真である。
【図６】図４に示す設計パターンを用いて電子ビーム露光によりソース電極、ソース電極、ドレイン電極およびゲート電極を形成した際のギャップの間隔の度数分布を示す略線図である。
【図７】この発明の第１の実施形態による三次元ＩＣの製造方法を説明するための斜視図である。
【図８】図７のＹ−Ｙ線に沿っての断面図である。
【図９】この発明の第１の実施形態による三次元ＩＣの製造方法を説明するための斜視図である。
【図１０】この発明の第１の実施形態による三次元ＩＣの製造方法においてソース電極およびドレイン電極間のギャップにスイッチング部として分子を形成した状態を示す断面図である。
【図１１】この発明の第１の実施形態による三次元ＩＣの製造方法においてソース電極およびドレイン電極間のギャップにスイッチング部として形成する分子の一例を示す略線図である。
【図１２】図１１に示す分子の具体例を示す略線図である。
【図１３】この発明の第１の実施形態による三次元ＩＣの製造方法においてソース電極およびドレイン電極間のギャップにスイッチング部として図１２に示す分子を形成した状態を示す断面図である。
【図１４】図１３に示す分子の導電性が電界印加により制御されるメカニズムを説明するための略線図である。
【図１５】この発明の第２の実施形態による三次元ＩＣの製造方法により製造された三次元ＩＣを示す斜視図である。
【図１６】この発明の第３の実施形態による三次元ＩＣの製造方法により製造された三次元ＩＣを示す断面図である。
【符号の説明】
【００４７】
１１、３１、３２…ＩＣチップ、１２…回路部、１３…配線、１４…パッド電極、１５…分子スイッチ、１６…半導体基板、１７…絶縁膜、１８…ソース電極、１９…ドレイン電極、２０…ギャップ、２１、２２…ゲート電極、２３…設計パターン、２８…レジストパターン、２９…電極膜、３０…実装基板、３３…電極パッド、３４…隙間、３５…スペーサ、３６…ワイヤー、３７…分子、４１…主鎖、４２…側鎖、５１…貫通配線、５２…分子配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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