(57)【要約】【課題】メモリセルのセンスマージン低下を防止するメモリセルアレイ構造を提供する。【解決手段】半導体メモリセルアレイは、長尺状に連続する活性領域２２０と、活性領域２２０に形成され、第１のメモリセル２１０［ｉ］を構成する第１トランジスタと、活性領域２２０に形成され、第２のメモリセル２１０［ｉ＋１］を構成する第２トランジスタとを備える。第２のメモリセル２１０［ｉ＋１］は、活性領域２２０の長尺方向に沿って第１のメモリセル２１０［ｉ］に最も近接する。半導体メモリセルアレイはさらに、第１及び第２トランジスタ間において活性領域２２０上に形成された分離ゲート２３５を備える。分離ゲート２３５は第１及び第２トランジスタのゲートとほぼ同じ構造を有し、所定電圧の供給を受けることにより、活性領域２２０において分離ゲート２３５の下方の部分を流れる活性電流を遮断する。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
半導体メモリセルアレイであって、
長尺状に連続する活性領域と、
前記活性領域に形成され、第１の単一トランジスタメモリセルを構成する第１トランジスタと、
同じく前記活性領域に形成され、第２の単一トランジスタメモリセルを構成し、かつ前記活性領域の長尺方向に沿って前記第１の単一トランジスタメモリセルに最も近接するメモリセルである第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間において前記活性領域上に形成された分離ゲートと、を備え、
前記分離ゲートは前記第１及び第２トランジスタのゲートとほぼ同じ構造を有し、かつ所定電圧の供給を受けることにより、前記活性領域において前記分離ゲートの下方の部分を流れる活性電流を遮断する、半導体メモリセルアレイ。
【請求項２】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであり、前記所定電圧は接地電位（ＶＳＳ）である、請求項１記載の半導体メモリセルアレイ。
【請求項３】
前記第１及び第２トランジスタのゲート、並びに前記分離ゲートがポリシリコンにより形成されている、請求項１記載の半導体メモリセルアレイ。
【請求項４】
前記長尺方向に延び、前記第１及び第２トランジスタのドレインに接続されたビットラインを更に備え、前記第１トランジスタのソースには前記所定電圧が供給されているが、前記第２トランジスタのソースには前記所定電圧が供給されていない、請求項１記載の半導体メモリセルアレイ。
【請求項５】
前記所定電圧は一つ又は複数のコンタクトを通じて前記第１トランジスタのソースに供給されており、前記第２トランジスタのソースにはコンタクトが設けられていない、請求項４記載の半導体メモリセルアレイ。
【請求項６】
前記所定電圧は、前記第１トランジスタのソースから第１金属層の第１金属領域に達する一つ又は複数のコンタクト、及び前記第１金属層の前記第１金属領域と第２金属層の第２金属領域との間の一つ又は複数のビアを通じて前記第１トランジスタのソースに供給されており、前記第２トランジスタのソースから前記所定電圧に達する所望の接続経路にはビアが設けられていないことにより前記第２トランジスタのソースには前記所定電圧が供給されていない、請求項４記載の半導体メモリセルアレイ。
【請求項７】
前記ビットラインは前記第２金属層に形成されており、前記第２金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項６記載の半導体メモリセルアレイ。
【請求項８】
前記長尺方向に延びるビットラインを更に備え、前記第１及び第２トランジスタのソースに前記所定電圧が供給されており、前記第１トランジスタのドレインには前記ビットラインが接続されているが、前記第２トランジスタのドレインには前記ビットラインが接続されていない、請求項１記載の半導体メモリセルアレイ。
【請求項９】
前記ビットラインは一つ又は複数のコンタクトを通じて前記第１トランジスタのドレインに接続されており、前記第２トランジスタのドレインにはコンタクトが設けられていない、請求項８記載の半導体メモリセルアレイ。
【請求項１０】
前記ビットラインは、前記第１トランジスタのドレインから第３金属層の第３金属領域に達する一つ又は複数のコンタクト、及び前記第３金属層の前記第３金属領域と第４金属層の第４金属領域との間の一つ又は複数のビアを通じて前記第１トランジスタのドレインに接続されており、前記第２トランジスタのドレインから前記ビットラインに達する所望の接続経路にはビアが設けられていないことにより前記第２トランジスタのドレインには前記ビットラインが接続されていない、請求項８記載の半導体メモリセルアレイ。
【請求項１１】
前記ビットラインは前記第４金属層に形成されており、前記第４金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項１０記載の半導体メモリセルアレイ。
【請求項１２】
前記半導体メモリは読み出し専用メモリである、請求項１記載の半導体メモリセルアレイ。
【請求項１３】
半導体読み出し専用メモリセルアレイであって、
長尺状に連続する活性領域と、
前記活性領域に形成され、第１の単一トランジスタメモリセルを構成する第１トランジスタと、
同じく前記活性領域に形成され、第２の単一トランジスタメモリセルを構成し、かつ前記活性領域の長尺方向に沿って前記第１の単一トランジスタメモリセルに最も近接するメモリセルである第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間において前記活性領域上に形成された分離ゲートと、を備え、
前記分離ゲートは前記第１及び第２トランジスタのゲートとほぼ同じ構造を有し、かつ所定電圧の供給を受けることにより、前記活性領域において前記分離ゲートの下方の部分を流れる活性電流を遮断する、半導体読み出し専用メモリセルアレイ。
【請求項１４】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであり、前記所定電圧は接地電位（ＶＳＳ）である、請求項１３記載の半導体読み出し専用メモリセルアレイ。
【請求項１５】
前記第１及び第２トランジスタのゲート、並びに前記分離ゲートがポリシリコンにより形成されている、請求項１３記載の半導体読み出し専用メモリセルアレイ。
【請求項１６】
前記長尺方向に延び、前記第１及び第２トランジスタのドレインに接続されたビットラインを更に備え、前記第１トランジスタのソースには前記所定電圧が供給されているが、前記第２トランジスタのソースには前記所定電圧が供給されていない、請求項１３記載の半導体読み出し専用メモリセルアレイ。
【請求項１７】
前記所定電圧は一つ又は複数のコンタクトを通じて前記第１トランジスタのソースに供給されており、前記第２トランジスタのソースにはコンタクトが設けられていない、請求項１６記載の半導体読み出し専用メモリセルアレイ。
【請求項１８】
前記所定電圧は、前記第１トランジスタのソースから第１金属層の第１金属領域に達する一つ又は複数のコンタクト、及び前記第１金属層の前記第１金属領域と第２金属層の第２金属領域との間の一つ又は複数のビアを通じて前記第１トランジスタのソースに供給されており、前記第２トランジスタのソースから前記所定電圧に達する所望の接続経路にはビアが設けられていないことにより前記第２トランジスタのソースには前記所定電圧が供給されていない、請求項１６記載の半導体読み出し専用メモリセルアレイ。
【請求項１９】
前記ビットラインは前記第２金属層に形成されており、前記第２金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項１８記載の半導体読み出し専用メモリセルアレイ。
【請求項２０】
前記長尺方向に延びるビットラインを更に備え、前記第１及び第２トランジスタのソースに前記所定電圧が供給されており、前記第１トランジスタのドレインには前記ビットラインが接続されているが、前記第２トランジスタのドレインには前記ビットラインが接続されていない、請求項１３記載の半導体読み出し専用メモリセルアレイ。
【請求項２１】
前記ビットラインは一つ又は複数のコンタクトを通じて前記第１トランジスタのドレインに接続されており、前記第２トランジスタのドレインにはコンタクトが設けられていない、請求項２０記載の半導体読み出し専用メモリセルアレイ。
【請求項２２】
前記ビットラインは、前記第１トランジスタのドレインから第３金属層の第３金属領域に達する一つ又は複数のコンタクト、及び前記第３金属層の前記第３金属領域と第４金属層の第４金属領域との間の一つ又は複数のビアを通じて前記第１トランジスタのドレインに接続されており、前記第２トランジスタのドレインから前記ビットラインに達する所望の接続経路にはビアが設けられていないことにより前記第２トランジスタのドレインには前記ビットラインが接続されていない、請求項２０記載の半導体読み出し専用メモリセルアレイ。
【請求項２３】
前記ビットラインは前記第４金属層に形成されており、前記第４金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項２２記載の半導体読み出し専用メモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体メモリに関し、特に半導体読み出し専用メモリ（ＲＯＭ）のセルアレイ構造に関する。
【背景技術】
【０００２】
半導体ＲＯＭは、所望のデータを半永久的に保存するように形成される一種の固体メモリである。各ＲＯＭセルは通常、一つのトランジスタのみを有し、このトランジスタは、一つのワードライン及び一つのビットラインによって選択されると「オン」状態または「オフ」状態のいずれかになる。ワードラインは通常、セルトランジスタのゲートに接続される。ビットラインは通常、セルトランジスタのドレインに接続され、セルトランジスタのソースは通常、接地（ＶＳＳ）に接続される。このため、「オン」状態または「オフ」状態は、ビットラインから特定のセルトランジスタを介してＶＳＳに達する経路が電気的に接続されているか、または絶縁されているかに依存する。このような経路は、コンタクトマスク、ビアマスク、またはアクティブマスク（ＯＤ）のようなマスクにより決定される。例えば、ＶＳＳに達するソースコンタクトがセルトランジスタに設けられない場合、セルトランジスタは「オフ」状態となる。
【０００３】
セル状態はセンスアンプによって検出され、センスアンプは「オン」状態または「オフ」状態を論理「１」または論理「０」、もしくはその逆の論理としてそれぞれ読み出す。センスアンプは電圧または電流のいずれかを検出する。セルトランジスタの「オン」状態と「オフ」状態との間の電圧差または電流差をできる限り大きくすることで、センスアンプにより上記状態を高速かつ正しく検出することができる。従来のＲＯＭセルでは、上記電圧差または電流差は、その大部分がセルトランジスタのチャネル幅及びチャネル長によって決定される。ナノメートルテクノロジ領域におけるプロセス技術では、セルトランジスタのチャネル幅及びチャネル長は、トランジスタのレイアウト設計の影響を大きく受け、特に、ポリシリコン間隔の影響（Poly Spacing Effect:ＰＳＥ）、シャロートレンチアイソレーション（ＳＴＩ）によって発生する応力の影響（ＬＯＤ）、及びＳＴＩによって発生する引っ張り歪みの影響を受ける。これらの影響がチャネル幅及びチャネル長に大きく現われると、セルトランジスタによる検出マージンが小さくなる。トランジスタサイズ（セルサイズ）を大きくするかメモリの動作速度を遅くすることにより、上記レイアウト設計の影響を補償することはできるが、製品コストや性能に影響を与える。
【０００４】
図１Ａは、従来のＲＯＭセルアレイを示す模式図である。例としてＲＯＭセルアレイは２つのメモリセル１１０［ｉ］，１１０［ｉ＋１］を有する。メモリセル１１０［ｉ］において、ＮＭＯＳトランジスタ１０５［ｉ］は、ワードライン（ＷＬ［ｉ］）及びビットライン（ＢＬ）にそれぞれ接続されたゲート及びドレインを有する。ＮＭＯＳトランジスタ１０５［ｉ］のソースは接地（ＶＳＳ）から切り離されている。すなわちＮＭＯＳトランジスタ１０５［ｉ］のソースは、スイッチ１０８［ｉ］を開くことで浮遊電位（フローティング）になっている。従って、ＷＬ［ｉ］及びＢＬを共に活性化することによってメモリセル１１０［ｉ］が選択されたとき、ＢＬの電流は検出されない。この状態は、論理「０」として検出される。メモリセル１１０［ｉ＋１］では、ＮＭＯＳトランジスタ１０５［ｉ＋１］は、ワードライン（ＷＬ［ｉ＋１］）及びビットラインＢＬにそれぞれ接続されたゲート及びドレインを有する。ＮＭＯＳトランジスタ１０５［ｉ＋１］のソースは、スイッチ１０８［ｉ＋１］を閉じることでＶＳＳに接続されている。従って、ＷＬ［ｉ＋１］及びＢＬを共に活性化することによってメモリセル１１０［ｉ＋１］が選択されたときには、ＮＭＯＳトランジスタ１０５［ｉ＋１］の導通電流によりＢＬの電流が検出される。この状態は、論理「１」として検出される。
【０００５】
図１Ｂは、図１Ａの従来のＲＯＭセルアレイのレイアウト形態を示すレイアウト図である。ＮＭＯＳトランジスタ１１０［ｉ］は、活性領域（ＯＤ）１２０［ｉ］と、ポリシリコンゲート１２７［ｉ］と、ＮＭＯＳトランジスタ１１０［ｉ］のドレインをＢＬ（図示せず）に接続するコンタクト１２３［ｉ］とを有する。ＮＭＯＳトランジスタ１１０［ｉ］のソース領域１２５［ｉ］にはコンタクトは設けられていない。この構成は、スイッチ１０８［ｉ］を非導通状態とするための特殊な形態である（図１Ａ参照）。ＮＭＯＳトランジスタ１１０［ｉ＋１］は、活性領域（ＯＤ）１２０［ｉ＋１］と、ポリシリコンゲート１２７［ｉ＋１］と、ＮＭＯＳトランジスタ１１０［ｉ＋１］のドレインをＢＬ（図示せず）に接続するコンタクト１２３［ｉ＋１］とを有する。ＮＭＯＳトランジスタ１１０［ｉ＋１］のソース領域にはコンタクト１２５［ｉ＋１］が設けられている。この構成は、スイッチ１０８［ｉ＋１］を導通状態とするための特殊な形態である（図１Ａ参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の図１Ｂにおいて、ポリシリコンによるワードラインＷＬ［ｉ］，ＷＬ［ｉ＋１］は、ポリシリコン間隔の影響を生じさせる。近年のシリコンプロセスでは、活性領域（ＯＤ）１２０［ｉ］，１２０［ｉ＋１］間の間隔を最小に維持してチップサイズを小さくするために、それら活性領域１２０［ｉ］，１２０［ｉ＋１］間の絶縁がシャロートレンチアイソレーション（ＳＴＩ）によって行なわれる。このため、ＳＴＩによる応力の影響や歪みの影響が現われる。前述したように、これらのレイアウトに関連する影響は、メモリセルのセンスマージンを低下させる。従って、このようなレイアウトに関連する影響を、ＲＯＭセルアレイのサイズを大きくしたり、ＲＯＭセルアレイの速度を低下させることなく低減し得るＲＯＭセル構造が必要とされている。
【課題を解決するための手段】
【０００７】
本発明は、上記問題に鑑みてなされたものであり、半導体メモリセルアレイであって、長尺状に連続する活性領域と、前記活性領域に形成され、第１の単一トランジスタメモリセルを構成する第１トランジスタと、同じく前記活性領域に形成され、第２の単一トランジスタメモリセルを構成し、かつ前記活性領域の長尺方向に沿って前記第１の単一トランジスタメモリセルに最も近接するメモリセルである第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間において前記活性領域上に形成された分離ゲートと、を備え、前記分離ゲートは前記第１及び第２トランジスタのゲートとほぼ同じ構造を有し、かつ所定電圧の供給を受けることにより、前記活性領域において前記分離ゲートの下方の部分を流れる活性電流を遮断する。
【０００８】
本発明の一つの態様によれば、メモリセルの状態は、メモリセルのソースからＶＳＳに達するコンタクトが設けられるかどうかによって決定される。
本発明の別の態様によれば、メモリセルの状態は、メモリセルのソースをＶＳＳに接続するビアが設けられるかどうかによって決定される。
【０００９】
本発明の更に別の態様によれば、メモリセルの状態は、メモリセルのドレインから対応するビットラインに達するコンタクトが設けられるかどうかによって決定される。
本発明の更に別の態様によれば、メモリセルの状態は、メモリセルのドレインを対応するビットラインに接続するビアが設けられるかどうかによって決定される。
【００１０】
本発明の動作に関する構成及び方法は、本発明の更なる追加の目的及び利点とともに、特定の実施形態に関する以下の説明を添付の図を参照しながら参酌することで一層理解し得る。
【発明を実施するための最良の形態】
【００１１】
以下、ビットライン（ＢＬ）方向における２つの隣接するメモリセル間のシャロートレンチアイソレーション（ＳＴＩ）を、永続的オフ状態のトランジスタに置き換えた本発明のＲＯＭセルアレイ構造を詳細に説明する。本発明は、添付の図面の参考図に、例示として、かつ非制限的に示されている。これらの図面において、同様の参照番号は同様の構成要素を示している。
【００１２】
図２Ａは、本発明の第１の実施形態によるＲＯＭセルアレイを示す模式図であり、このＲＯＭセルアレイは、ＢＬ方向における２つの隣接するメモリセル２１０［ｉ］，２１０［ｉ＋１］間にＮＭＯＳトランジスタ２３０を含む。メモリセル２１０［ｉ］，２１０［ｉ＋１］は、図１Ａに示す従来のメモリセル１１０［ｉ］，１１０［ｉ＋１］とそれぞれ同じであるため、ここでは詳細な説明は省略する。ＮＭＯＳトランジスタ２３０のゲートはＶＳＳに接続されている。ＮＭＯＳトランジスタ２３０のソース及びドレインは、メモリセル２１０［ｉ］のＶＳＳ、及びメモリセル２１０［ｉ＋１］のＶＳＳにそれぞれ接続されている。従って、ＮＭＯＳトランジスタ２３０は永続的にオフ状態であり、ＲＯＭセルアレイにおいて何ら電子的に機能するものではない。しかしながら、ＮＭＯＳトランジスタ２３０を設けることによって、ＲＯＭセルアレイに対するレイアウト上の利点がもたらされる。
【００１３】
図２Ｂは、図２ＡのＲＯＭセルアレイのレイアウト形態を示すレイアウト図である。このレイアウト形態では、活性（ＯＤ）領域２２０がメモリセル２１０［ｉ］，２１０［ｉ＋１］にわたってＢＬ方向に連続的に形成される。ＶＳＳが印加されるポリシリコンゲート２３５は、２つのメモリトランジスタ２１０［ｉ］，２１０［ｉ＋１］を分離するように機能する。図１Ｂに示す従来のＲＯＭセルアレイでは、このような分離はシャロートレンチアイソレーション（ＳＴＩ）によって行なわれ、ＯＤ領域１２０［ｉ］，１２０［ｉ＋１］が近接配置されることに起因してＳＴＩによる応力の影響及び歪みの影響が生じていた。図２Ｂのメモリセルアレイ構造ではＳＴＩ領域が無いため、この領域におけるＳＴＩによる応力の影響及び歪みの影響が無い。更に、ポリシリコンゲート２３５を追加したことにより、図２ＢのＲＯＭセルアレイ全体において、ポリシリコンがより均一に離間して配置される。このため、本発明の第１の実施形態によるメモリセルアレイ構造はポリシリコン間隔の影響が低減される。
【００１４】
図２Ｂを再度参照すると、図２Ｂのポリシリコンゲート２２７［ｉ］，２２７［ｉ＋１］及びコンタクト２２３［ｉ］，２２３［ｉ＋１］，２２５［ｉ＋１］等の他のレイアウトパターンは、図１Ｂの対応するレイアウトパターンと同様に構成されている。従って、それらの詳細な説明は省略する。ＲＯＭセル状態は、基本的にはＶＳＳ−ソース間コンタクトが設けられるかどうかによって決まる。例えば、メモリセル２１０［ｉ］にはＶＳＳ−ソース間コンタクトは設けられておらず、従ってこのメモリセルは、アドレス指定すなわち選択されたとき「オフ」状態である。これとは異なり、メモリセル２１０［ｉ＋１］にはＶＳＳ−ソース間コンタクト２２５［ｉ＋１］が設けられており、従ってこのメモリセルは、アドレス指定すなわち選択されたとき「オン」状態である。
【００１５】
図３Ａは、本発明の第２の実施形態によるＲＯＭセルアレイを示す模式図である。第２の実施形態は、メモリセルトランジスタのソースをＶＳＳから切り離すことで図２Ａのメモリセル状態を変更することの代わりに、メモリセルトランジスタのドレインを図３ＡのＢＬから切り離すことでメモリセル状態を変更するという点で第１の実施形態とは異なっている。
【００１６】
図３Ａを参照すると、メモリセル３１０［ｉ］はＮＭＯＳトランジスタ２０５［ｉ］を有し、ＮＭＯＳトランジスタ２０５［ｉ］のソース及びゲートはＶＳＳ及びＷＬ［ｉ］にそれぞれ接続されている。ＮＭＯＳトランジスタ２０５［ｉ］のドレインはＢＬからスイッチ３０８［ｉ］によって切り離されている。従って、メモリセル３１０［ｉ］が選択されても電流が読み出されないのでメモリセル３１０［ｉ］は「オフ」状態を示す。隣接するメモリセル３１０［ｉ＋１］はＮＭＯＳトランジスタ２０５［ｉ＋１］を有し、ＮＭＯＳトランジスタ２０５［ｉ＋１］のソース及びゲートはＶＳＳ及びＷＬ［ｉ＋１］にそれぞれ接続されている。ＮＭＯＳトランジスタ２０５［ｉ＋１］のドレインはＢＬにスイッチ３０８［ｉ＋１］によって接続されている。従って、メモリセル３１０［ｉ＋１］が選択されると電流が読み出されるのでメモリセル３１０［ｉ＋１］は「オン」状態を示す。
【００１７】
図３Ａを再度参照すると、分離用ＮＭＯＳトランジスタ３３０のゲートはＶＳＳに永続的に接続されている。従って、ＮＭＯＳトランジスタ３３０は常時、非導通状態であり、隣接するＮＭＯＳトランジスタ３０５［ｉ］のドレインとＮＭＯＳトランジスタ３０５［ｉ＋１］のドレインとを効果的に絶縁分離する。
【００１８】
図３Ｂは、図３ＡのＲＯＭセルアレイのレイアウト形態を示すレイアウト図である。ＯＤ領域３２０が、隣接するＮＭＯＳトランジスタ３１０［ｉ］，３１０［ｉ＋１］にわたって連続的に形成されている。ＮＭＯＳトランジスタ３１０［ｉ］は、ポリシリコンゲート３２７［ｉ］と、ソースコンタクト３２３［ｉ］と、ドレインコンタクト３２５［ｉ］とを有する。第１層金属水平ライン３４０［ｉ］でソースコンタクト３２３［ｉ］とのコンタクトが行なわれている。第２層金属垂直ライン３６２で第１層金属水平ライン３４０［ｉ］とのコンタクトがビア３５２［ｉ］を介して行なわれている。第２層金属垂直ライン３６２は最終的にＶＳＳに接続されている。ドレインコンタクト３２５［ｉ］は第１層金属ランディングパッド３４２［ｉ］に接続されている。ＢＬとして機能する第２層金属垂直ライン３６０はＯＤ領域３２０の上方において延びている。しかしながら、第２層金属垂直ライン３６０を第１層金属ランディングパッド３４２［ｉ］に接続するビアは設けられていない。従って、ＮＭＯＳトランジスタ３１０［ｉ］のドレインはＢＬに接続されていない。すなわち、図３Ａのスイッチ３０８［ｉ］は、ＢＬ３６０とドレインランディングパッド３４２［ｉ］との間にビアを設けないことによって得られている。同様に、ＮＭＯＳトランジスタ３１０［ｉ＋１］は、ポリシリコンゲート３２７［ｉ＋１］と、ソースコンタクト３２３［ｉ＋１］と、ドレインコンタクト３２５［ｉ＋１］とを有する。第１層金属水平ライン３４０［ｉ＋１］でソースコンタクト３２３［ｉ＋１］とのコンタクトが行なれている。第２層金属垂直ライン３６２で第１層金属水平ライン３４０［ｉ＋１］とのコンタクトがビア３５２［ｉ＋１］を介して行なわれている。従って、ＮＭＯＳトランジスタ３１０［ｉ＋１］のソースはＶＳＳに接続されている。ドレインコンタクト３２５［ｉ＋１］は第１層金属ランディングパッド３４２［ｉ＋１］に接続されている。第２層金属ＢＬ３６０は第１層金属ランディングパッド３４２［ｉ＋１］にビア３５０［ｉ＋１］を介して接続されている。従って、ＮＭＯＳトランジスタ３１０［ｉ＋１］のドレインはＢＬに接続されている。すなわち、図３Ａのスイッチ３０８［ｉ＋１］は、ＢＬ３６０とドレインランディングパッド３４２［ｉ＋１］との間にビア３５０［ｉ＋１］を設けることによって得られている。
【００１９】
図３Ｂを再度参照すると、ＶＳＳ（図示せず）に接続されるポリシリコン水平ライン３３５は、隣接するＮＭＯＳトランジスタ３１０［ｉ］，３１０［ｉ＋１］のドレインコンタクト３２５［ｉ］，３２５［ｉ＋１］間に配置されている。ポリシリコン水平ライン３３５は、分離用ＮＭＯＳトランジスタ３３０のゲートであり、隣接するＮＭＯＳトランジスタ３１０［ｉ］，３１０［ｉ＋１］を効果的に絶縁分離する。図２Ｂに示すＲＯＭセルアレイと同様に、ＯＤ領域３２０を連続させることにより、図１Ｂに示す従来のＲＯＭセルアレイに発生するメモリセル間のＳＴＩによる応力の影響及び歪みの影響を無くすことができる。また、図３Ｂではポリシリコン水平ライン３３５がＲＯＭセルアレイに追加されることにより、ポリシリコンが更に均一に離間して配置されるので、ポリシリコン間隔の影響を軽減することができる。
【００２０】
ＶＳＳは、図２Ａの分離用ＮＭＯＳトランジスタ２３０または図３Ａの分離用ＮＭＯＳトランジスタ３３０を同ＶＳＳによって非導通状態にするものとして説明したが、当業者であれば、ＮＭＯＳトランジスタ２３０またはＮＭＯＳトランジスタ３３０の閾値電圧よりも小さい任意の電圧によってもそれらを非導通状態にすることができ、かつ絶縁分離を効果的に行なうことができることを理解し得る。また、ＮＭＯＳ型のＲＯＭセルアレイについてのみ説明したが、当業者であれば、本発明の趣旨、すなわちＳＴＩの代わりに常時オフ状態にされる能動素子を使用して、ＢＬ方向に隣接する２つのメモリセルを絶縁分離するという方法をＰＭＯＳ型のＲＯＭセルアレイにも同様に適用可能であることを理解し得る。更に当業者は、ＳＴＩの代わりに分離用ポリシリコンゲートを用いると、ＲＯＭセルアレイのチップサイズに大きな影響を与えないことを理解し得る。
【００２１】
上述の例示では、種々の異なる実施形態、すなわち本発明の異なる特徴を実現する実施形態を挙げている。構成要素及びプロセスの特定の実施形態は、本発明を明確にするように説明されている。勿論、これらの実施形態は単なる例示の実施形態に過ぎず、特許請求の範囲に記載の本発明を制限するものではない。
【００２２】
本発明を一つ又は複数の特定の例で具体化して説明したが、本発明はこれに制限されるものではない。本発明は、本発明の技術思想から逸脱しない限り、特許請求の範囲における請求項の範囲内で、かつ請求項の均等物の範囲内で種々の変形及び構造上の変更を行うことができる。従って、特許請求の範囲における請求項は広義に、かつ請求項に記載される本発明の範囲と矛盾しないように解釈される。
【図面の簡単な説明】
【００２３】
【図１Ａ】従来のＲＯＭセルアレイを示す模式図である。
【図１Ｂ】図１ＡのＲＯＭセルアレイのレイアウト形態を示すレイアウト図である。
【図２Ａ】本発明の第１の実施形態のＲＯＭセルアレイを示す模式図である。
【図２Ｂ】図２ＡのＲＯＭセルアレイのレイアウト形態を示すレイアウト図である。
【図３Ａ】本発明の第２の実施形態のＲＯＭセルアレイを示す模式図である。
【図３Ｂ】図３ＡのＲＯＭセルアレイのレイアウト形態を示すレイアウト図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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