(57)【要約】【課題】不揮発性メモリの同期バースト読み出しにおいて、出力データのタイミングマージンを改善する回路規模が小さく消費電力の少ない半導体集積回路を提供する。【解決手段】クロック遅延制御回路１５とモードレジスタ２０とを有するクロック遅延制御部１０と、クロック入力バッファ４０とを含み、クロック遅延制御回路１５は、モードレジスタ２０に格納された周波数に対応付けられた情報を基にクロック入力バッファ４０から出力された外部クロック信号ＣＬＫ′の遅延を制御することによりデータ出力部３０のデータ出力タイミングを制御する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリの同期バースト読み出しにおけるデータ出力部のデータ出力タイミングを制御する半導体集積回路であって、
クロック遅延制御回路とモードレジスタとを有するクロック遅延制御部と、クロック入力バッファとを含み、
前記クロック遅延制御回路は、前記モードレジスタに格納された周波数に対応付けられた情報を基に、外部から入力され前記クロック入力バッファから出力された外部クロック信号の遅延を制御することにより、前記データ出力部のデータ出力タイミングを制御することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリの同期バースト読み出しデータを制御する半導体集積回路に係り、詳しくは、データ出力部のデータ出力タイミングを制御する半導体集積回路に関する。
【背景技術】
【０００２】
不揮発性メモリの同期バースト読み出しにおけるクロック信号と出力データとの間には、一定の時間関係が規定されている。図３は、クロック信号と出力データの時間関係を示すパルス列である。図３において、出力データＯｕｔＰｕｔＤａｔａは、最初の外部クロック信号ＣＬＫが立ち上がってからバーストアクセス時間ｔＢＡ後には、データが確定していなければならない。また、データが確定してから、次の外部クロック信号ＣＬＫが立ち上がった後のデータ保持時間ｔＢＤＨの間は、データが保持されていなければならない。
【０００３】
図４は、外部クロック信号ＣＬＫの周波数とバーストアクセス時間ｔＢＡ及びデータ保持時間ｔＢＤＨとの関係を示す規格表である。例えばクロック周波数が５４ＭＨｚのとき、バーストアクセス時間ｔＢＡの最大値は１４．５ｎｓ、データ保持時間ｔＢＤＨの最小値は４ｎｓである。クロック周波数が１０８ＭＨｚのときは、バーストアクセス時間ｔＢＡの最大値は７ｎｓ、データ保持時間ｔＢＤＨの最小値は２ｎｓである。またそれぞれのクロック周波数におけるレイテンシーの推奨値も示されている。
【０００４】
図５は、従来の同期バースト読み出しにおける、データ出力部とクロック信号との関係を示すブロック図である。外部クロック信号ＣＬＫは、メモリチップのクロックパッド５０を介してクロック入力バッファー４０に入力される。クロック入力バッファー４０から出力された外部クロック信号ＣＬＫは、データ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２とに入力される。メモリアレイ７０からバースト読み出しされたパイプラインデータは、データ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２に入力された外部クロック信号ＣＬＫに制御されて、データ出力パッド６０から外部へ取り出される。モードレジスタ２０は同一メモリチップ上に存在するが、データ出力部３０との係りはない。
【０００５】
図６は、出力データの出力タイミングを示すタイミングマージン図である。図６において、白丸は、各クロック周波数に対し図５のデータ出力パッド６０から取り出された出力データのバーストアクセス時間ｔＢＡ及びデータ保持時間ｔＢＤＨを示している。通常、最大のクロック周波数において最大のタイミングマージンが得られるよう設計される。このため１０８ＭＨｚのクロック周波数において、データ保持時間ｔＢＤＨの最小値２ｎｓとバーストアクセス時間ｔＢＡの最大値７ｎｓとの中間値４．５ｎｓに、データ保持時間ｔＢＤＨとバーストアクセス時間ｔＢＡとが来るよう設計され、最大のタイミングマージンを得ている。
【０００６】
このためクロック周波数が低くなると、例えば５４ＭＨｚにおいては、データ保持時間ｔＢＤＨの最小値４ｎｓに対し、０．５ｎｓのタイミングマージンしか残らないことになり、メモリのシステム設計が困難となる。特許文献１には、同期バースト読み出し動作において、内部クロックと遅延クロックとの位相を比較する位相比較回路と、位相比較回路からの信号により遅延量を調整する可変遅延付加回路とを有するＤＬＬ回路により出力データのタイミングを最適化する、旨の記載がある。ところがこのＤＬＬ回路は、回路規模が大きいため、チップサイズを小さくすることが困難であり、消費電力も大きいという問題があった。
【特許文献１】特開２００５−２２８４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような問題を解決するためになされたものであり、その目的は、不揮発性メモリの同期バースト読み出しにおいて、出力データのタイミングマージンを改善する回路規模が小さく消費電力の少ない半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、不揮発性メモリの同期バースト読み出しにおけるデータ出力部のデータ出力タイミングを制御する半導体集積回路であって、クロック遅延制御回路とモードレジスタとを有するクロック遅延制御部と、クロック入力バッファとを含み、クロック遅延制御回路は、モードレジスタに格納された周波数に対応付けられた情報を基に、外部から入力されクロック入力バッファから出力された外部クロック信号の遅延を制御することにより、データ出力部のデータ出力タイミングを制御することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体集積回路によれば、不揮発性メモリの同期バースト読み出しにおいて、出力データのタイミングマージンを改善する回路規模が小さく消費電力の少ない半導体集積回路を提供できるため、メモリ容量の増大に伴うチップサイズの増加と消費電力の増加とを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明による半導体集積回路の実施の形態について、図を用いて説明する。図１は、本発明のクロック遅延制御部とデータ出力部との関係を示すブロック図である。図１において、クロック入力バッファ４０から出力された外部クロック信号ＣＬＫ′は、クロック遅延制御部１０のクロック遅延制御回路１５に入力され、モードレジスタ２０に格納された周波数に対応付けられた情報（他に出力強度の情報等がある）であるレイテンシー情報信号を基に遅延を制御されて、データ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２とに入力されるところが、図５と異なっている。
【００１１】
クロック遅延制御回路１５は、クロック周波数が５４ＭＨｚのとき、モードレジスタ２０から、図４のレイテンシー情報信号である４サイクルの信号を得て、クロック入力バッファ４０から出力された外部クロック信号ＣＬＫ′の遅延を制御し、遅延クロック信号ＤｅｌａｙＣＬＫをデータ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２とに入力する。これによりメモリアレイ７０からバースト読み出しされたパイプラインデータが制御され、制御されたパイプラインデータは、出力データとしてデータ出力パッド６０から取り出される。図６に黒丸で示されるように、出力データのデータ保持時間ｔＢＤＨとバーストアクセス時間ｔＢＡとは、データ保持時間ｔＢＤＨの最小値４ｎｓとバーストアクセス時間ｔＢＡの最大値１４．５ｎｓとの間の、６．５ｎｓに設定されており、データ保持時間ｔＢＤＨ側のタイミングマージンが改善されている。
【００１２】
クロック遅延制御回路１５は、クロック周波数が６６ＭＨｚ、８３ＭＨｚ、及び１０８ＭＨｚのときも同様に、モードレジスタ２０から、図４のレイテンシー情報信号である５、６及び８サイクルの信号を得て、クロック入力バッファ４０から出力された外部クロック信号ＣＬＫ′の遅延を制御し、データ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２とに入力する。これにより、データ出力パッド６０から取り出された出力データのデータ保持時間ｔＢＤＨとバーストアクセス時間ｔＢＡは、図６の黒丸で示されるようにバーストアクセス時間ｔＢＡの最大値側へシフトし、データ保持時間ｔＢＤＨ側のタイミングマージンが改善されている。
【００１３】
図２は、本発明のクロック遅延制御部のクロック遅延制御回路のブロック図である。図２において、クロック遅延制御回路１５は、遅延回路１５−１〜３、セレクタ１６及びバッファ１７を有している。遅延回路１５−１〜３は互いにカスケード接続され、一端はクロック入力バッファ４０の出力端に、他端はセレクタ１６の入力端の１つに接続されている。セレクタ１６の他の入力端には、クロック入力バッファ４０の出力端及びカスケード接続された遅延回路１５−１〜３の接続ノードがそれぞれ接続されている。さらにセレクタ１６の制御端はモードレジスタ２０の出力端に接続され、出力端はバッファ１７の入力端に接続されている。バッファ１７の出力端は、データ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２の入力端に接続されている。
【００１４】
セレクタ１６は、クロック入力バッファ４０から出力された外部クロック信号ＣＬＫ′の周波数に応じたレイテンシー情報信号を制御信号としてモードレジスタ２０から受信する。その信号を基に遅延量０ｎｓ、１．０ｎｓ、２．０ｎｓ、３．０ｎｓの遅延を有する遅延クロック信号ＤｅｌａｙＣＬＫのいずれかを選択し、バッファ１７を介してバーストカウンタ３０−１とデータ出力ドライバ３０−２に供給する。
【００１５】
これにより、メモリアレイ７０からバースト読み出されたパイプラインデータは、データ出力部３０のバーストカウンタ３０−１とデータ出力ドライバ３０−２に入力された、クロック入力バッファ４０から出力された外部クロック信号ＣＬＫ′又は遅延クロック信号ＤｅｌａｙＣＬＫに制御され、データ出力パッド６０から取り出された出力データのデータ保持時間ｔＢＤＨとバーストアクセス時間ｔＢＡは、図６の黒丸と同様にバーストアクセス時間ｔＢＡの最大値側へシフトし、データ保持時間ｔＢＤＨ側のタイミングマージンを改善することができる。このクロック遅延制御回路１５は、従来のＤＬＬ回路に比べて回路規模が小さく、且つ、消費電力も小さい。
【００１６】
以上説明したように、本発明によると、不揮発性メモリの同期バースト読み出しにおいて、出力データのタイミングマージンを改善する回路規模が小さく消費電力の少ない半導体集積回路を提供できるため、メモリ容量の増大に伴うチップサイズの増加と消費電力の増加とを抑制することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明のクロック遅延制御部とデータ出力部との関係を示すブロック図。
【図２】本発明によるクロック遅延制御部のクロック遅延制御回路のブロック図。
【図３】クロック信号と出力データの時間関係を示すパルス列。
【図４】クロック信号の周波数とバーストアクセス時間ｔＢＡ及びデータ保持時間ｔＢＤＨとの関係を示す規格表。
【図５】従来のデータ出力部とクロック信号との関係を示すブロック図。
【図６】出力データの出力タイミングを示すタイミングマージン図。
【符号の説明】
【００１８】
１０  遅延制御部
１５  クロック遅延制御回路
１５−１〜３  遅延回路
１６  セレクタ
１７  バッファ
２０  モードレジスタ
３０  データ出力部
３０−１  バーストカウンタ
３０−２  データ出力ドライバ
４０  クロック入力バッファー
５０  クロックパッド
６０  データ出力パッド
７０  メモリアレイ
ＣＬＫ  外部クロック信号
ＣＬＫ′  バッファから出力された外部クロック信号
ＤｅｌａｙＣＬＫ  遅延クロック信号
ＯｕｔＰｕｔＤａｔａ  出力データ
ｔＢＡ  バーストアクセス時間
ｔＢＤＨ  データ保持時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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