(57)【要約】【課題】本発明は、高周波帯域で動作する半導体装置の特性向上と製造コストの低減とを両立した半導体装置およびその製造方法を提供する。【解決手段】同一の半絶縁性ＧａＡｓ基板１上に積層された複数の半導体層を用いて複数の半導体素子が形成された半導体装置１００であって、ＦＥＴ領域２３を用いて形成されたＦＥＴと、ＦＥＴ領域２３と隣接するＨＢＴ領域２２を用いて形成されたＨＢＴと、ＦＥＴ領域２３とＨＢＴ領域２２との間である素子分離領域２４に設けられ、ＦＥＴ領域２３とＨＢＴ領域２２とを分離する分離溝２５とを備え、分離溝２５は、内壁面と該内壁面の端部とに接地電位を有する導電性金属層が形成されることにより、素子分離領域２４を通過する素子間リーク電流を抑制する。【選択図】図１
2009239115.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板上に積層された複数の半導体層を用いて、複数の半導体素子が配置された半導体装置であって、
前記複数の半導体層は、
前記複数の半導体層の一部である第１の領域と、
前記第１の領域と、前記半導体基板の面方向に隣接し、前記複数の半導体層の一部である第２の領域とを備え、
前記半導体装置は、
前記第１の領域を用いて形成された電界効果トランジスタと、
前記第２の領域を用いて形成された第１の半導体素子と、
前記第１の領域と前記第２の領域との境界である第１の境界に設けられ、前記第１の領域と前記第２の領域とを分離する第１の分離溝とを備え、
前記第１の分離溝には、内壁面および該内壁面の端部に接地電位を有する導電性金属層が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１の分離溝は、予めイオン注入された前記第１の境界をドライエッチングすることにより形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、
前記半導体基板および前記複数の半導体層を貫通するバイアホールを備え、
前記第１の分離溝と前記バイアホールとは配線により接続されている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の半導体素子は、ヘテロ接合バイポーラトランジスタであり、
前記複数の半導体層は、さらに、
前記第２の領域と、前記半導体基板の面方向に隣接し、前記複数の半導体層の一部である第３の領域とを備え、
前記半導体装置は、さらに、
前記第３の領域を用いて形成された第２の半導体素子と、
前記第２の領域と前記第３の領域との境界である第２の境界に設けられ、前記第２の領域と前記第３の領域とを分離する第２の分離溝とを備え、
前記第２の分離溝には、内壁面および該内壁面の端部に接地電位を有する導電性金属層が形成されている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第２の分離溝は、予めイオン注入された前記第２の境界をドライエッチングすることにより形成される
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記半導体基板および前記複数の半導体層を貫通するバイアホールを備え、
前記第１の分離溝と前記第２の分離溝と前記バイアホールとは配線により接続されている
ことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第１の分離溝は、少なくとも、前記電界効果トランジスタのソース電極およびドレイン電極のフィンガー部分よりも、前記半導体基板の面方向において長く、
前記電界効果トランジスタと、前記電界効果トランジスタと最近接する半導体素子との間には、少なくとも前記第１の分離溝の一部が存在する
ことを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置。
【請求項８】
複数の半導体素子が同一の半導体基板上に形成された半導体装置の製造方法であって、
前記半導体基板の表面に、複数の半導体層を順次積層する半導体層積層ステップと、
前記複数の半導体層の一部である第１の領域を用いて電界効果トランジスタを形成するＦＥＴ形成ステップと、
前記第１の領域と、前記半導体基板の面方向に隣接し、前記複数の半導体層の一部である第２の領域を用いて第１の半導体素子を形成するＦＥＴ隣接素子形成ステップと、
前記ＦＥＴ形成ステップおよび前記ＦＥＴ隣接素子形成ステップの後、前記第１の領域と前記第２の領域との境界である第１の境界に、前記第１の領域と前記第２の領域とを分離する第１の分離溝を形成する分離溝形成ステップと、
前記第１の分離溝の内壁面および該内壁面の端部に、接地された導電性金属層を形成する金属層形成ステップとを含む
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体装置の製造方法は、さらに、
前記分離溝形成ステップの前に、前記第１の境界にイオン注入するイオン注入ステップを含み、
前記分離溝形成ステップでは、
イオン注入された前記第１の境界に対し、ドライエッチングをすることにより前記第１の分離溝を形成する
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記分離溝形成ステップでは、
前記第１の分離溝を形成すると同時に、バイアホール形成用の穴を形成し、
前記金属層形成ステップでは、
前記第１の分離溝の内壁面および該内壁面の端部と、前記バイアホール形成用の穴の内壁面および該内壁面の端部とに、前記接地された導電性金属層を同時形成する
ことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の半導体素子は、ヘテロ接合バイポーラトランジスタであり、
前記半導体装置の製造方法は、さらに、
前記分離溝形成ステップの前に、前記第２の領域と、前記半導体基板の面方向に隣接し、前記複数の半導体層の一部である第３の領域を用いて第２の半導体素子を形成するＨＢＴ隣接素子形成ステップを含み、
前記分離溝形成ステップでは、
前記第１の分離溝を形成すると同時に、前記第２の領域と前記第３の領域との境界である第２の境界に、前記第２の領域と前記第３の領域とを分離する第２の分離溝を形成し、
前記金属層形成ステップでは、
前記第１の分離溝の内壁面および該内壁面の端部と、前記第２の分離溝の内壁面および該内壁面の端部とに、接地された導電性金属層を同時形成する
ことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１２】
前記イオン注入ステップでは、
前記第１の境界および前記第２の境界に対してイオン注入し、
前記分離溝形成ステップでは、
イオン注入された前記第１の境界および前記第２の境界に対し、同時にドライエッチングをすることにより前記第１の分離溝および前記第２の分離溝を同時形成する
ことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記分離溝形成ステップでは、
前記第１および第２の分離溝を形成すると同時に、バイアホール形成用の穴を形成し、
前記金属層形成ステップでは、
前記第１および第２の分離溝のそれぞれの内壁面および該内壁面の端部と、前記バイアホール形成用の穴の内壁面および該内壁面の端部とに、前記接地された導電性金属層を同時形成する
ことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にヘテロ接合バイポーラトランジスタと電界効果トランジスタとを同一基板上に備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
III−V族化合物半導体は、Ｓｉ（シリコン）半導体に比べて電子移動度が高いという特長から、高速動作や高効率動作を要求されるデバイスに多用されている。なかでも、エミッタ−ベース間の接合にヘテロ接合を用いたヘテロ接合バイポーラトランジスタは、エミッタ層のバンドギャップがベース層のバンドギャップよりも広いことから、高周波特性に優れ、低歪みの信号増幅が可能で、単一電源での使用ができる等の優れた特徴を持つ。よって、ヘテロ接合バイポーラトランジスタは、携帯電話用のパワーアンプをはじめとした高周波帯域で動作する半導体部品として幅広く使用されるようになってきた。
【０００３】
しかしながら、近年の携帯電話端末は、マルチバンド化や、より複雑な動作制御が求められる一方で、製造コストを抑えるための部品点数の削減が求められており、これらの相反する要求を同時に満たさなければならない。
【０００４】
これを実現するため、最近では、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴと記す）と電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと記す）とを同一半導体チップ上に形成するＢｉ−ＦＥＴプロセス技術により、高周波信号の増幅動作とスイッチング動作とをワンチップで実現する研究開発が進められている。
【０００５】
図７（ａ）は、従来のＢｉ−ＦＥＴプロセスを用いた半導体装置の平面図、また、図７（ｂ）は、そのＣ−Ｃ’部分における断面図である。同図（ａ）および（ｂ）における半導体装置７００は、半絶縁性ＧａＡｓ基板７０１と、ＨＢＴ領域７２２と、ＦＥＴ領域７２３と、素子分離領域７２４とを備える。
【０００６】
ＨＢＴ領域７２２は、半絶縁性ＧａＡｓ基板７０１の上に形成され、半絶縁性ＧａＡｓ基板７０１側から順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層７０２と、ＡｌＧａＡｓ障壁層７０３と、ＩｎＧａＡｓチャネル層７０４と、ＧａＡｓサブコレクタ兼キャップ層７０５と、コレクタ電極７１４と、第１配線層７１７と、第２配線層７１８とを備え、コレクタ電極７１４の間にベースメサ領域７２０を備える。
【０００７】
ベースメサ領域７２０は、ＧａＡｓサブコレクタ兼キャップ層７０５の上に形成され、ＧａＡｓサブコレクタ兼キャップ層７０５側から順に、ＧａＡｓコレクタ層７０６と、ＧａＡｓベース層７０７と、ＩｎＧａＰエミッタ層７０８と、ＧａＡｓエミッタキャップ層７０９と、ＩｎＧａＡｓエミッタコンタクト層７１０と、エミッタ電極７１６とを備え、エミッタ電極７１６の間であってＧａＡｓベース層７０７の表面にベース電極７１５を備え、エミッタ電極７１６およびベース電極７１５の上に第１配線層７１７を備える。
【０００８】
ＦＥＴ領域７２３は、ＧａＡｓ／ＡｌＧａＡｓ超格子層７０２と、ＡｌＧａＡｓ障壁層７０３と、ＩｎＧａＡｓチャネル層７０４と、ＧａＡｓサブコレクタ兼キャップ層７０５と、ドレイン電極７１１と、ソース電極７１２と、ゲート電極７１３と、第１配線層７１７とを備える。
【０００９】
Ｂｉ−ＦＥＴプロセスにおけるデバイス構造としては、最下層の半絶縁性ＧａＡｓ基板７０１に対するＨＢＴおよびＦＥＴの配置がポイントとなるが、プロセス難易度の観点等から、現在では半絶縁性基板に対して上層側にＨＢＴを、下層側にＦＥＴを配置する構造が一般的となっている。
【００１０】
Ｂｉ−ＦＥＴを形成するプロセスにおいては、ＦＥＴと他素子、特に増幅動作をしているＨＢＴとの素子間リーク電流が、ＦＥＴにおける高周波信号のスイッチング特性に悪影響を及ぼすことが知られており、この素子間リーク電流を抑制するための対策がとられている。
【００１１】
素子間リーク電流を抑制するための対策として、従来の方法では、素子分離領域２４としてイオン注入による高抵抗層を用いる場合と、ウェットエッチングにより活性層を除去する場合の２種類がある。
【特許文献１】米国特許第７０１５５１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、素子分離領域２４としてイオン注入による高抵抗層を用いる場合は、ＧａＡｓサブコレクタ兼キャップ層７０５からＧａＡｓ／ＡｌＧａＡｓ超格子層７０２まで深さ方向に幅広い領域を高抵抗化する必要があり、高さの違うＨＢＴとＦＥＴ双方の素子間リーク電流を低レベルに抑えることが難しい。また、深さ方向に対して幅広く均一に高抵抗層を作る方法としては、数種類のイオン注入エネルギーで注入を行う多段注入の手法がある。しかし、この手法は、製造バラつきを増大させるうえに、イオン注入工程の処理時間を大幅に増加させてしまい、大幅なコストアップを発生させる。更に、イオン注入による高抵抗領域は、活性層を除去していないので、活性層を除去した場合と比較して素子間リーク電流は大きい。そのため、残存するリーク電流が特性に影響を与えないような各素子間の間隔が必要となり、素子分離領域の面積を増大させてしまう。
【００１３】
一方、素子分離領域をウェットエッチングによる活性層除去により形成する場合は、プロセスの制約上、ＦＥＴのゲート形成工程よりも前に、ウェットエッチングで素子分離領域を形成しなければならない。よって、ＦＥＴのゲート形成工程時点では、ＨＢＴおよびＦＥＴを含む半導体装置自体のトータル段差が非常に大きくなっているため、当該段差をカバーするレジスト膜厚や解像度が制約され、結果的にゲート寸法の微細化が困難となる。また、ウェットエッチングは等方性エッチングとなるため、ある面方位でエッチングしようとする深さ方向の寸法と同じ寸法だけサイドエッチングもされる事になり、当該サイドエッチング量を考慮して素子間分離領域を広く設定する必要がある。更に、面方位によっては、エッチングされたメサ端面が逆メサ形状になるため、その部分を跨ぐ配線を、上部より蒸着法で形成することができず、レイアウト上の制約が大きくなり、チップ面積の増大にもつながる。
【００１４】
上記問題に鑑み、本発明は、高周波帯域で動作する半導体装置の特性向上と製造コストの低減とを両立した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る半導体装置は、同一の半導体基板上に積層された複数の半導体層を用いて、複数の半導体素子が配置された半導体装置であって、前記複数の半導体層は、前記複数の半導体層の一部である第１の領域と、前記第１の領域と、前記半導体基板の面方向に隣接し、前記複数の半導体層の一部である第２の領域とを備え、前記半導体装置は、前記第１の領域を用いて形成された電界効果トランジスタと、前記第２の領域を用いて形成された第１の半導体素子と、前記第１の領域と前記第２の領域との境界である第１の境界に設けられ、前記第１の領域と前記第２の領域とを分離する第１の分離溝とを備え、前記第１の分離溝には、内壁面および該内壁面の端部に接地電位を有する導電性金属層が形成されていることを特徴とする。
【００１６】
これにより、ＦＥＴとＦＥＴに隣接する半導体素子との間にある素子分離領域において、接地された分離溝が形成されているので、高周波ノイズが遮蔽され、ＦＥＴの高周波スイッチング特性を向上させることが可能となる。しかも、接地された導電性金属層が分離溝の内壁に形成されることで素子間リーク電流の電気的な抑制が強化されるので、分離溝の幅を必要以上に確保する必要がない。よって、高周波特性の向上とともに省面積化に起因する製造コスト低減が実現できる。
【００１７】
また、前記第１の分離溝は、予めイオン注入された前記第１の境界をドライエッチングすることにより形成されることが好ましい。
【００１８】
これにより、プロセスや使用するレジストが制約されるウェットエッチングを採用する必要がないので、デバイスの加工精度が向上するとともに分離溝の幅を必要以上に設定する必要がない。よって、特性の素子間ばらつき低減や省面積化に起因する製造コスト低減が実現できる。
【００１９】
さらに、分離溝の形成にウェットエッチングを使用せず、ドライエッチングを使用することで、ＦＥＴが形成された後に分離溝を形成することが可能となる。従って、ＦＥＴの高周波信号スイッチング特性を確認したうえで、ＦＥＴ周囲のＨＢＴと隣接する部分のみに効果的に分離溝を配置するなど、配置場所を最適化することができる。よって、配線や他素子等のレイアウト上の制約を少なくすることができる。
【００２０】
また、前記半導体装置は、さらに、前記半導体基板および前記複数の半導体層を貫通するバイアホールを備え、前記第１の分離溝と前記バイアホールとは配線により接続されていることが好ましい。
【００２１】
これにより、バイアホールを含む半導体装置の場合は、分離溝構造の幅を最適化することで、バイアホール形成用の穴と分離溝の形成を同時に実施することができる。よって、製造工程の簡略化による製造コストの低減化が図られる。
【００２２】
また、前記第１の半導体素子は、ヘテロ接合バイポーラトランジスタであり、前記複数の半導体層は、さらに、前記第２の領域と、前記半導体基板の面方向に隣接し、前記複数の半導体層の一部である第３の領域とを備え、前記半導体装置は、さらに、前記第３の領域を用いて形成された第２の半導体素子と、前記第２の領域と前記第３の領域との境界である第２の境界に設けられ、前記第２の領域と前記第３の領域とを分離する第２の分離溝とを備え、前記第２の分離溝には、内壁面および該内壁面の端部に接地電位を有する導電性金属層が形成されていることが好ましい。
【００２３】
これにより、ＨＢＴとＨＢＴに隣接する半導体素子との間にある素子分離領域において、接地された分離溝が形成されているので、ＨＢＴにおける高周波増幅信号から発生する高周波ノイズが遮蔽され、隣接するＦＥＴおよび半導体素子の特性を向上させることが可能となる。しかも、接地された導電性金属層が分離溝の内壁に形成されることで、分離溝の幅を必要以上に確保する必要がない。よって、高周波特性の向上とともに省面積化に起因する製造コスト低減が実現できる。
【００２４】
また、前記第２の分離溝は、予めイオン注入された前記第２の境界をドライエッチングすることにより形成されることが好ましい。
【００２５】
これにより、プロセスや使用するレジストが制約されるウェットエッチングを採用する必要がないので、デバイスの加工精度が向上するとともに分離溝の幅を必要以上に設定する必要がない。よって、特性の素子間ばらつき低減や省面積化に起因する製造コスト低減が実現できる。
【００２６】
また、前記半導体装置は、さらに、前記半導体基板および前記複数の半導体層を貫通するバイアホールを備え、前記第１の分離溝と前記第２の分離溝と前記バイアホールとは配線により接続されていることが好ましい。
【００２７】
これにより、ＨＢＴとＦＥＴに加え、更に、バイアホールを含む半導体装置の場合は、分離溝構造の幅を最適化することで、バイアホール形成用の穴と分離溝の形成を同時に実施することができる。よって、製造工程の簡略化による製造コストの低減化が図られる。
【００２８】
また、前記第１の分離溝は、少なくとも、前記電界効果トランジスタのソース電極およびドレイン電極のフィンガー部分よりも、前記半導体基板の面方向において長く、前記電界効果トランジスタと、前記電界効果トランジスタと最近接する半導体素子との間には、少なくとも前記第１の分離溝の一部が存在することが好ましい。
【００２９】
これにより、ＦＥＴのドレイン電流と他の半導体素子との相互作用が漏れなく抑制され、特に最も相互作用の強い最近接の半導体素子とのリーク電流が抑制されるので、ＦＥＴとの素子間リーク電流を確実に抑制できる。よって、ＦＥＴの高周波スイッチング特性の向上が図られる。
【００３０】
また、本発明は、このような特徴的な手段を備える半導体装置として実現することができるだけでなく、半導体装置に含まれる特徴的な手段をステップとする半導体装置の製造方法として実現することができる。
【発明の効果】
【００３１】
本発明の半導体装置によれば、高周波スイッチング機能を有するＦＥＴと高周波信号増幅機能を有するＨＢＴとが同一半導体基板上に形成され、ＦＥＴとＨＢＴまたは他素子との間には、接地された分離溝が形成されている。よって、ＦＥＴとの素子間リーク電流を抑制することができ、しかも、接地電位を有する導電性金属層が分離溝の内壁に形成されることで、分離溝の幅を必要以上に確保する必要がない。よって、高周波特性の向上とともに省面積化に起因する製造コスト低減が図られる。
【発明を実施するための最良の形態】
【００３２】
（実施の形態１）
本実施の形態における半導体装置は、半絶縁性の半導体基板上に、キャリア走行層と、ＡｌＧａＡｓ障壁層と、ＩｎＧａＡｓチャネル層と、キャップ層とを用いて形成された電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと記す）と、サブコレクタ層、コレクタ層、ベース層、エミッタ層を用いて形成されたヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴと記す）と、各キャリア走行層とコンタクトする各電極と、各電極と電気的に接続する金属配線層と、素子分離領域と、素子分離領域内に形成された接地電位を有する分離溝とを備える。これにより、高周波帯域で動作する半導体装置の特性向上と、製造コスト低減の双方が図られる。
【００３３】
以下、本発明の実施の形態１について、図面を用いて詳細に説明する。
【００３４】
図１（ａ）は、本発明の実施の形態１に係る半導体装置の平面図である。また、図１（ｂ）は、本発明の実施の形態１に係る半導体装置のＡ−Ａ’部分における断面図である。同図における半導体装置１００は、半絶縁性ＧａＡｓ基板１と、ドレイン電極１１と、ソース電極１２と、ゲート電極１３と、コレクタ電極１４と、ベース電極１５と、エミッタ電極１６と、第１配線層１７と、第２配線層１８と、ＨＢＴ領域２２と、ＦＥＴ領域２３と、素子分離領域２４と、分離溝２５とを備える。
【００３５】
半絶縁性ＧａＡｓ基板１は、複数の半導体素子が形成される半導体基板として機能する。
【００３６】
ＨＢＴ領域２２は、ＦＥＴ領域２３に隣接する第２の領域として機能し、ＡｌＧａＡｓ障壁層３の表面から順に、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とを備える。
【００３７】
ＧａＡｓベース層７とＩｎＧａＰエミッタ層８とは、ＩｎＧａＰ／ＧａＡｓヘテロ接合を形成している。
【００３８】
ＦＥＴ領域２３は、複数の半導体層の第１の領域として機能し、半絶縁性ＧａＡｓ基板１の表面から順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３と、ＡｌＧａＡｓ障壁層３中に配置されたＩｎＧａＡｓチャネル層４と、ＧａＡｓサブコレクタ兼キャップ層５とを備える。
【００３９】
ゲート電極１３に印加される電圧がＩｎＧａＡｓチャネル層４を走行するキャリアに影響することにより、ドレイン電極１１−ソース電極１２間を流れる電流が制御される。
【００４０】
なお、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３と、ＩｎＧａＡｓチャネル層４と、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とは、半導体基板上に積層された複数の半導体層であり、活性層として機能する。
【００４１】
素子分離領域２４は、ＨＢＴ領域２２とＦＥＴ領域２３との境界に形成され、複数の半導体層にわたってイオン注入されている。
【００４２】
分離溝２５は、イオン注入された素子分離領域２４がドライエッチングされ、エッチングされた内壁面およびその端部に、接地電位を有する導電性金属層が形成されている。
【００４３】
次に、図１に記載された半導体装置の製造方法を説明する。図２は、本発明の実施の形態１に係る半導体装置の製造工程図である。
【００４４】
最初に、半絶縁性ＧａＡｓ基板１上に、下層より順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３と、ＡｌＧａＡｓ障壁層３中に配置されたＩｎＧａＡｓチャネル層４と、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とをエピタキシャル成長させ複数の半導体層を形成する（図２（ａ））。
【００４５】
次に、複数の半導体層に対し、フォトリソグラフィー法によりレジストをパターンニングし、レジスト開口部をドライエッチング法でエッチングすることでエミッタメサ領域１９を形成する。続いて、同様の方法によりベースメサ領域２０を形成する（図２（ｂ））。
【００４６】
次に、素子間分離を行う場所以外をレジストで保護し、Ｈｅ+イオンを注入することで高抵抗化した素子分離領域２４を形成し、ＨＢＴ領域２２、ＦＥＴ領域２３を区画する（図２（ｃ））。
【００４７】
次に、絶縁膜を形成した後、エミッタ、ベースおよびコレクタの各電極を形成する部分の絶縁膜およびベース電極１５を形成する部分のＩｎＧａＰエミッタ層８を除去し、ＩｎＧａＡｓエミッタコンタクト層１０にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるエミッタ電極１６、ＧａＡｓベース層７にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるベース電極１５、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極１４を順次形成する。
【００４８】
次に、ドレインおよびソースの各電極を形成する部分の絶縁膜を除去し、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるドレイン電極１１およびソース電極１２を形成する。さらにゲート電極を形成する部分の絶縁膜を除去し、その部分のＧａＡｓサブコレクタ兼キャップ層５を除去してゲート掘り込み領域２１を形成した上で、ＡｌＧａＡｓ障壁層３にコンタクトするＴｉ／Ａｌ／Ｔｉ等からなるゲート電極１３を形成する。
【００４９】
次に、絶縁膜を形成した後、形成している各電極へのコンタクト部分を開口して、その上に第１配線層１７を形成する。（図２（ｄ））。
【００５０】
次に、絶縁膜を形成した後、素子分離領域２４内のうち分離溝を配置しようとする場所の絶縁膜を全て除去し、更にその場所にドライエッチング法で分離溝２５を幅２〜５μｍ程度、深さ５〜１０μｍ程度のディメンジョンで形成する（図２（ｅ））。
【００５１】
なお、本製造工程において、形成する分離溝２５の深さについては、拡散工程後の部品加工工程における研磨時にウェハ割れが発生しない深さに最適化されている。
【００５２】
また、ＨＢＴと他素子との素子間リーク電流を更に抑えるために、ＨＢＴの周囲にもこの分離溝２５が配置されることが好ましい。
【００５３】
次に、第１配線層１７と第２配線層１８とをコンタクトさせる場所の絶縁膜を除去し、第１配線層１７と接続させる部分と分離溝２５部分等に第２配線層１８をメッキ法等により形成する（図２（ｆ））。
【００５４】
最後に、最終保護膜を形成し、各パッドやスクライブライン部分の保護膜を除去して工程を完了する。
【００５５】
本発明の実施の形態に係る半導体装置の製造方法によれば、分離溝２５の形成工程は、ＨＢＴおよびＦＥＴ等の各電極形成後に実施することが可能であるので、ウェットエッチングで活性層を除去して素子分離領域を形成する場合と比較して、ＦＥＴのゲート形成時のグローバル段差は小さくて済み、ゲート寸法の微細化に対する影響は少ない。
【００５６】
なお、本実施の形態において、図２（ｅ）に記載された分離溝２５を形成する場所は、高周波信号のスイッチング動作等の特性を勘案して、配置箇所が最適化されている。さらに、ＦＥＴの周囲に配置される分離溝２５については、確実に素子間リーク電流を低減するために、近接ＦＥＴのソース電極およびドレイン電極のフィンガー長より長くなっていることが望ましい。ここでフィンガー長とは、基板平面上のレイアウトにおいて、ソース電極とドレイン電極とが対向している部分の長さであり、図１（ａ）に記載されたＦＥＴ部のレイアウトにおけるＬである。
【００５７】
また、本実施の形態において、図２（ｄ）に記載されたベース電極１５を形成する工程は、ベース電極１５の最下層にＰｔ等の半導体層に拡散する材料を採用することで、ＩｎＧａＰエミッタ層８を除去せずに、ＩｎＧａＰ８層上にベース電極１５を形成するようにしてもよい。
【００５８】
また、本実施の形態において、図２（ｄ）に記載されたコレクタ電極１４、ソース電極１２およびドレイン電極１１を形成する工程は、電極を形成する部分の層間膜除去工程を含めて１つのマスクで同時に実施するようにしてもよい。
【００５９】
図３は、本発明の実施の形態１に係る半導体装置と従来の半導体装置との素子間リーク電流の比較図である。横軸は、イオン注入のみによる素子間分離を行った従来の半導体装置（図中ではイオン注入のみと記載）、ウェットエッチングのみによる素子間分離を行った従来の半導体装置（図中ではウェットエッチのみ）、および本発明の実施の形態１に係る半導体装置（図中では本発明の分離溝構造と記載）を示している。縦軸は、ＦＥＴの周囲に分離溝を配置した場合およびＨＢＴの周囲に分離溝を配置した場合の素子間リーク電流を示している。
【００６０】
図３に記載された結果より、本発明の実施の形態１に係る半導体装置は、素子分離領域２４に、接地された分離溝２５を備えることにより、ＦＥＴの素子間リーク電流を、ウェットエッチングで活性層を除去して素子分離領域を形成したものと同等で良好なリークレベルに抑制している。
【００６１】
しかも、ゲート電極の寸法も、ウェットエッチングによる従来の半導体装置のゲート電極の寸法に比べ微細化されている。さらには、本実施の形態にかかる半導体装置は、分離溝部分において活性層を除去しており、接地電位を有しているため、確実にリーク電流が低減できることから、素子分離領域としてイオン注入による高抵抗領域を用いる従来の半導体装置と比較しても、分離溝を挟んで素子間距離を縮めることができるため、素子分離領域の面積を小さくすることができる。
【００６２】
以上のことから、本発明の実施の形態１に係る半導体装置は、素子間リーク電流の抑制による高周波特性の向上とともに、省面積化に起因する製造コスト低減が実現される。
【００６３】
さらに、本実施の形態の半導体装置の製造工程において、分離溝２５を形成する工程は、図２（ｅ）に記載された工程である。よって、当該工程の前（図２（ｄ）の工程完了時）にはＦＥＴおよびＨＢＴの各電極が形成されているため、ＦＥＴおよびＨＢＴの電気特性を測定することが可能である。これにより、本実施の形態の半導体装置は、高周波信号のスイッチング動作を初めとした諸特性を勘案して分離溝の配置場所を最適化できるため、配線や他素子の配置等に関してのレイアウト上の制約をほとんど有しない。
【００６４】
（実施の形態２）
本実施の形態２における半導体装置は、ＨＢＴとＦＥＴに加えて、バイアホールを備える。当該半導体装置の製造方法は、パターン幅とエッチング深さの関係から分離溝の幅を最適化することで、バイアホール形成用の穴と分離溝との形成を同時に実施する。これにより、全く製造工程を追加せずにＦＥＴの素子間リーク電流を抑制することができるので、コストアップせずに特性向上が図られる。
【００６５】
以下、本発明の実施の形態２について、図面を用いて詳細に説明する。
【００６６】
図４（ａ）は、本発明の実施の形態２に係る半導体装置の平面図である。また、図４（ｂ）は、本発明の実施の形態２に係る半導体装置のＢ−Ｂ’部分における断面図である。同図における半導体装置２００は、半絶縁性ＧａＡｓ基板１と、ドレイン電極１１と、ソース電極１２と、ゲート電極１３と、コレクタ電極１４と、ベース電極１５と、エミッタ電極１６と、第１配線層１７と、ＨＢＴ領域２２と、ＦＥＴ領域２３と、素子分離領域２４と、接地された分離溝２５と、表面バイアホール２６と、裏面金属層２７と、第２配線層２８とを備える。図４に記載された半導体装置は、図１に記載された半導体装置と比較して、表面バイアホール２６および裏面金属層２７を備える点および第２配線層２８のレイアウトのみが異なる。図１に記載された半導体装置と同じ点は説明を省略し、以下、異なる点のみ説明する。
【００６７】
第２配線層２８は、分離溝２５の内壁面と表面バイアホール２６の内壁面とを電気的に接続する機能を有する。また、第２配線層２８、分離溝２５、表面バイアホール２６および裏面金属層２７が接地されることにより、素子間リーク電流が抑制され、ＦＥＴの高周波スイッチング特性やＨＢＴの高周波信号増幅特性が向上する。
【００６８】
次に、図４に記載された半導体装置の製造方法を説明する。図５は、本発明の実施の形態２に係る半導体装置の製造工程図である。
【００６９】
最初に、半絶縁性ＧａＡｓ基板１上に、下層より順に、ＧａＡｓ／ＡｌＧａＡｓ超格子層２と、ＡｌＧａＡｓ障壁層３と、ＡｌＧａＡｓ障壁層３中に配置されたＩｎＧａＡｓチャネル層４と、ＧａＡｓサブコレクタ兼キャップ層５と、ＧａＡｓコレクタ層６と、ＧａＡｓベース層７と、ＩｎＧａＰエミッタ層８と、ＧａＡｓエミッタキャップ層９と、ＩｎＧａＡｓエミッタコンタクト層１０とをエピタキシャル成長させ複数の半導体層を形成する（図５（ａ））。
【００７０】
次に、複数の半導体層に対し、フォトリソグラフィー法によりレジストをパターンニングし、レジスト開口部をドライエッチング法でエッチングすることでエミッタメサ領域１９を形成する。続いて、同様の方法によりベースメサ領域２０を形成する（図５（ｂ））。
【００７１】
次に、素子間分離を行う場所以外をレジストで保護し、Ｈｅ+イオンを注入することで高抵抗化した素子分離領域２４を形成し、ＨＢＴ領域２２、ＦＥＴ領域２３を区画する（図５（ｃ））。
【００７２】
次に、絶縁膜を形成した後、エミッタ、ベースおよびコレクタの各電極を形成する部分の絶縁膜およびベース電極１５を形成する部分のＩｎＧａＰエミッタ層８を除去し、ＩｎＧａＡｓエミッタコンタクト層１０にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるエミッタ電極１６、ＧａＡｓベース層７にコンタクトするＴｉ／Ｐｔ／Ａｕ等からなるベース電極１５、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極１４をそれぞれ順次形成する。
【００７３】
次に、ドレインおよびソースの各電極を形成する部分の絶縁膜を除去し、ＧａＡｓサブコレクタ兼キャップ層５にコンタクトするＡｕＧｅ／Ｎｉ／Ａｕ等からなるドレイン電極１１およびソース電極１２を形成する。さらにゲート電極を形成する部分の絶縁膜を除去し、その部分のＧａＡｓサブコレクタ兼キャップ層５を除去してゲート掘り込み領域２１を形成した上で、ＡｌＧａＡｓ障壁層３にコンタクトするＴｉ／Ａｌ／Ｔｉ等からなるゲート電極１３を形成する。
【００７４】
次に、絶縁膜を形成した後、形成している各電極へのコンタクト部分を開口して、その上に第１配線層１７を形成する。（図５（ｄ））。
【００７５】
次に、絶縁膜を形成した後、素子分離領域２４内のうち分離溝２５および表面バイアホール２６を配置しようとする場所の絶縁膜を全て除去し、更にその場所にドライエッチング法で分離溝２５を深さ５〜１０μｍ程度で、表面バイアホール形成用の穴２９を直径５０μｍ程度、深さ１２０〜１６０μｍのディメンジョンで同時に形成する（図５（ｅ））。
【００７６】
なお、本製造工程において、形成する分離溝２５の深さについては、拡散工程後の部品加工工程における研磨時にウェハ割れが発生しない深さに最適化されている。
【００７７】
また、ＨＢＴと他素子との素子間リーク電流を更に抑えるために、ＨＢＴの周囲にもこの分離溝２５が配置されることが好ましい。
【００７８】
次に、第１配線層１７と第２配線層２８とをコンタクトさせる場所の絶縁膜を除去し、第１配線層１７と接続させる部分、分離溝２５部分および表面バイアホール形成用の穴２９等に第２配線層２８をメッキ法等により形成する。
【００７９】
次に、最終保護膜を形成し、各パッドやスクライブライン部分の保護膜を除去して拡散工程を完了した後、オンウェハＤＣ検査を行い、半絶縁性ＧａＡｓ基板１の裏面側よりウェハ厚さが最終チップ厚になるまで研磨する。その後、裏面にダイスボンドのためのＡｕＳｎ等からなる裏面金属層２７を蒸着して、本実施の形態２の半導体装置を完成させる（図５（ｆ））。
【００８０】
なお、本実施の形態において、形成する分離溝２５のパターン幅については、図６に例示した同一条件下におけるパターン幅とエッチング深さの関係によりパターン幅が最適化されている。
【００８１】
図６は、同一エッチング条件下におけるパターン幅とエッチング深さの関係を示すグラフである。横軸がエッチングされる部分のパターン幅であり、縦軸がエッチング深さを示している。このグラフは、プロットされた点を結ぶ曲線上であれば、同時エッチングが可能であることを示している。本実施の形態に係る半導体装置の製造工程では、分離溝２５の寸法と表面バイアホール形成用の穴２９の寸法とが当該曲線上で選択できるため、前述したエッチング工程において（図５（ｅ））、同時エッチングが実現される。なお、本実施の形態に係る半導体装置の製造工程では、分離溝２５のエッチング深さが５〜１０μｍ程度になるようにパターン幅が最適化されている。
【００８２】
なお、本実施の形態において、図５（ｅ）に記載された分離溝２５を形成する場所は、高周波信号のスイッチング動作等の特性を勘案して、配置箇所が最適化されている。さらに、ＦＥＴの周囲に配置される分離溝２５については、確実に素子間リーク電流を低減するために、近接するＦＥＴのソース電極およびドレイン電極のフィンガー長Ｌより長くなっていることが望ましい。
【００８３】
以上のようにして形成された本実施の形態に係る半導体装置では、接地電位を有する分離溝２５と表面バイアホール２６との形成が同時に実施されることにより、全くコストアップせずに素子間リーク電流の抑制が実現される。
【００８４】
素子間リーク電流の抑制結果については、本実施の形態においても、図３に記載された結果と同様の結果が得られた。よって、本発明の実施の形態２に係る半導体装置においても、実施の形態１に係る半導体装置と同様、ＦＥＴの素子間リーク電流を、ウェットエッチングで活性層を除去して素子分離領域を形成したものと同等で良好なリークレベルに抑制している。
【００８５】
しかも、ゲート電極の寸法も、ウェットエッチングによる従来の半導体装置のゲート電極の寸法に比べ微細化されている。さらには、本実施の形態にかかる半導体装置は、分離溝部分において活性層を除去しており、接地電位を有しているため、確実にリーク電流が低減できることから、素子分離領域としてイオン注入による高抵抗領域を用いる従来の半導体装置と比較しても、分離溝を挟んで素子間距離を縮めることができるため、素子分離領域の面積を小さくすることができる。
【００８６】
以上のことから、本発明の実施の形態２に係る半導体装置は、素子間リーク電流の抑制による高周波特性の向上とともに、省面積化および製造工程の共用に起因する製造コスト低減が実現される。
【００８７】
さらに、本実施の形態の半導体装置の製造工程において、実施の形態１の半導体装置の製造工程と同様、分離溝を形成する工程は、図５（ｅ）に記載された工程である。よって、当該工程の前（図５（ｄ）の工程完了時）にはＦＥＴおよびＨＢＴの各電極が形成されているため、ＦＥＴおよびＨＢＴの電気特性を予め測定することが可能である。
【００８８】
これにより、本実施の形態の半導体装置においても、高周波信号のスイッチング動作を初めとした諸特性を勘案して分離溝の配置場所を最適化できるため、配線や他素子の配置等に関してのレイアウト上の制約をほとんど有しない。
【００８９】
なお、図４に記載された表面バイアホール２６は、裏面バイアホールであってもよい。この裏面バイアホールを形成する工程は、実施の形態２で説明した図５（ｅ）および図５（ｆ）の工程が異なる。裏面バイアホール形成の場合には、図５（ｄ）までの素子形成工程の後、ドライエッチング法で分離溝２５を形成する時に、バイアホール形成用の穴を同時形成しない。分離溝２５が形成された後に、半絶縁性ＧａＡｓ基板１の裏面側よりウェハ厚さが最終チップ厚になるまで研磨した後、裏面側からバイアホール形成用の貫通孔をエッチングにより形成する。そして、上記バイアホール形成用の貫通孔の内壁面およびその接地に必要な配線層をメッキ法等により形成する。
【００９０】
この場合においても、分離溝は、接地されたバイアホールと接続されることにより、素子間リーク電流の抑制を強化する効果を奏する。
【００９１】
以上、本発明の半導体装置およびその製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を任意に組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００９２】
本発明は、高周波帯域で動作する半導体装置およびその製造方法に有用であり、特に電界効果トランジスタをスイッチング素子として使用した半導体装置として最適である。
【図面の簡単な説明】
【００９３】
【図１】（ａ）本発明の実施の形態１に係る半導体装置の平面図である。（ｂ）本発明の実施の形態１に係る半導体装置のＡ−Ａ’部分における断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程図である。
【図３】本発明の実施の形態１に係る半導体装置と従来の半導体装置との素子間リーク電流の比較図である。
【図４】（ａ）本発明の実施の形態２に係る半導体装置の平面図である。（ｂ）本発明の実施の形態２に係る半導体装置のＢ−Ｂ’部分における断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造工程図である。
【図６】同一エッチング条件下におけるパターン幅とエッチング深さの関係を示すグラフである。
【図７】（ａ）従来のＢｉ−ＦＥＴプロセスを用いた半導体装置の平面図である。（ｂ）従来のＢｉ−ＦＥＴプロセスを用いた半導体装置のＣ−Ｃ’部分における断面図である。
【符号の説明】
【００９４】
１、７０１    半絶縁性ＧａＡｓ基板
２、７０２    ＧａＡｓ／ＡｌＧａＡｓ超格子層
３、７０３    ＡｌＧａＡｓ障壁層
４、７０４    ＩｎＧａＡｓチャネル層
５、７０５    ＧａＡｓサブコレクタ兼キャップ層
６、７０６    ＧａＡｓコレクタ層
７、７０７    ＧａＡｓベース層
８、７０８    ＩｎＧａＰエミッタ層
９、７０９    ＧａＡｓエミッタキャップ層
１０、７１０    ＩｎＧａＡｓエミッタコンタクト層
１１、７１１    ドレイン電極
１２、７１２    ソース電極
１３、７１３    ゲート電極
１４、７１４    コレクタ電極
１５、７１５    ベース電極
１６、７１６    エミッタ電極
１７、７１７    第１配線層
１８、２８、７１８    第２配線層
１９、７１９    エミッタメサ領域
２０、７２０    ベースメサ領域
２１、７２１    ゲート掘り込み領域
２２、７２２    ＨＢＴ領域
２３、７２３    ＦＥＴ領域
２４、７２４    素子分離領域
２５    分離溝
２６    表面バイアホール
２７    裏面金属層
２９    表面バイアホール形成用の穴
１００、２００、７００    半導体装置
【図１】
2009239115.tif 000003
【図２】
2009239115.tif 000004
【図３】
2009239115.tif 000005
【図４】
2009239115.tif 000006
【図５】
2009239115.tif 000007
【図６】
2009239115.tif 000008
【図７】
2009239115.tif 000009