(57)【要約】      （修正有）【課題】従来のＮＰＴ−ＩＧＢＴは、基板トータル厚みが薄いため、製造工程中の割れ不良の発生が多く、歩留まりが悪く、割れ不良を回避してスイッチング特性を向上させた絶縁ゲート型バイポーラトランジスタ及びその製造方法を提供する。【解決手段】ｐ＋＋型半導体層３とｎ−型半導体層１を積層し、その境界に絶縁領域２を選択的に配置する。絶縁領域がｐ＋＋型半導体層からｎ−型半導体層に注入されるホールのバリア層となるので、ｐ＋＋型半導体層の不純物濃度が高く厚みが厚い場合でも、ｎ−型半導体層中のホール注入量を制御（抑制）可能となる。その結果オフ時のホール引き抜き時間を短縮でき、スイッチング特性（速度）を向上させることができ、基板厚みを厚く維持できるので、割れ不良の発生を防止できる。更にライフタイムキラーを用いないので、スイッチング特性の温度特性を安定させることができる。【選択図】図１
2009130075.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層の一主面に設けられた素子領域と、
前記一導電型半導体層と前記逆導電型半導体層の境界付近に選択的に設けられた絶縁領域と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記絶縁領域は、前記一導電型半導体層に接して設けられることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記絶縁領域の総面積は、前記一導電型半導体層の総面積の３０％〜９０％であることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前一導電型半導体層は、前記逆導電型半導体層より厚いことを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
一導電型半導体層を準備し、該一導電型半導体層表面に絶縁層を形成し、該絶縁層をパターンニングして前記一導電型半導体層上に選択的に絶縁領域を残存させる工程と、
前記一導電型半導体層および前記絶縁領域上に逆導電型半導体層を形成する工程と、
前記逆導電型半導体層表面に素子領域を形成する工程と、
前記一導電型半導体層を所望の厚みに研削する工程と、
前記一導電型半導体層に金属電極層を形成する工程と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項６】
前記絶縁領域の総面積は、前記一導電型半導体層の総面積の３０％〜９０％であることを特徴とする請求項５に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項７】
前記一導電型半導体層は、厚みが前記逆導電型半導体層より厚く研削されることを特徴とする請求項５に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型バイポーラトランジスタおよびその製造方法に係り、特に割れ不良を回避してスイッチング特性を向上させた絶縁ゲート型バイポーラトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
図６から図８を参照し、従来の絶縁ゲート型バイポーラトランジスタとしてｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。ＩＧＢＴは高耐圧を必要とする領域において、損失を小さくすることができる素子である。
【０００３】
ＩＧＢＴの基本構造として、パンチスルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴ）と、ノンパンチスルー型ＩＧＢＴ（以下ＮＰＴ−ＩＧＢＴ）とがある。
【０００４】
ＰＴ−ＩＧＢＴは基板の構成として、例えばｎチャネル型の場合にはコレクタ層となるｐ＋型半導体層の上に、ｎ＋型バッファ層とｎ型ベース層とを有する。あるいは厚いｐ＋型半導体層の上にｎ型ベース層を有する。そしてｎ型ベース層表面に素子領域が形成される。
【０００５】
ＰＴ−ＩＧＢＴはＥ端子−Ｃ端子間に所定の電圧を印加すると、空乏層がｎ型ベース層中を広がりｎ＋型バッファ層に達する。
【０００６】
一方、ＮＰＴ−ＩＧＢＴは基板の構成として一般にｎ＋型バッファ層は有さず、すなわちコレクタ層となるｐ＋型半導体層の上にｎ型ベース層が接している。ＮＰＴ−ＩＧＢＴのｎベース層は、浮遊帯溶融（ＦＺ）結晶であり、ｐ＋型半導体層部分は、その基板にアクセプタ型不純物をイオン注入し拡散熱処理して形成される。（例えば特許文献１参照）。
【０００７】
図６を参照して、従来のＮＰＴ−ＩＧＢＴについてトレンチ構造のｎチャネル型ＮＰＴ−ＩＧＢＴを例に説明する。
【０００８】
コレクタ層となるｐ＋型半導体層６１の上にｎ−型半導体層５１が積層され、ｎ型半導体層５１表面にはＩＧＢＴのトランジスタセルが多数配置された素子領域Ｅが設けられる。素子領域Ｅの詳細は後述する。
【０００９】
ｎ−型半導体層は、例えば比較的低濃度（ｎ−型）のＦＺ結晶基板５１であり、ｐ＋型半導体層６１はＦＺ結晶基板５１の裏面に設けられた高濃度のｐ型不純物拡散領域である。ｐ＋型半導体層６１を覆って、コレクタ電極６２が設けられる。ＮＰＴ−ＩＧＢＴの基板（ｐ＋型半導体層６１およびｎ型半導体層５１）のトータルの厚みｔ４は、例えば６００Ｖの耐圧の場合１００μｍ程度である。
【００１０】
図７および図８を参照して、上記のＮＰＴ−ＩＧＢＴの製造方法について説明する。
【００１１】
厚みｔ３が、例えば６２５μｍ程度のｎ−型ＦＺ結晶基板５１を準備する（図７（Ａ））。
【００１２】
基板５１表面に、所望の不純物拡散等によりＩＧＢＴのトランジスタセルが多数配置された素子領域Ｅを形成する。
【００１３】
すなわち、基板５１の表面にｐ型のチャネル層５３を形成する。チャネル層５３を貫通するトレンチ５４を形成し、トレンチ５４内にゲート絶縁膜５５を形成する。トレンチ５４内に不純物がドープされたポリシリコンを埋設してゲート電極５６を形成し、チャネル層５３表面にｎ＋型エミッタ領域５７およびｐ＋型ボディ領域５８を形成すると共にゲート電極５６上を覆う層間絶縁膜５９を形成し、エミッタ電極６０を形成する（図７（Ｂ））。
【００１４】
基板５１の裏面をバックグラインド（以下Ｂ／Ｇ）研削する。基板５１の厚みｔ４は、例えば１００μｍ程度である（図８（Ａ））。
【００１５】
その後、基板５１の裏面にｐ型不純物をイオン注入した後（図８（Ｂ））、熱処理により拡散してｐ＋型半導体層６１を形成する。その後、裏面にコレクタ電極６２を形成し、図６に示す最終構造を得る。
【特許文献１】特開平７−３２１３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＮＰＴ−ＩＧＢＴは一般に、高速スイッチング動作、高破壊耐量であるが飽和電圧ＶＣＥ（ｓａｔ）が高い特性を有する。これは、ｎ−型半導体層５１に結晶性の良好なＦＺ結晶基板等を採用することにより、ｎ−型半導体層５１内に注入されるホールの量が比較的少なくても、ホールの輸送効率を高めることが可能である構造に起因する。特に、オフ時のホールの引き抜きが早いため、高速スイッチング動作には有利である。
【００１７】
またＮＰＴ−ＩＧＢＴでは、ｎ−型半導体層とｐ＋型半導体層の厚みはいずれもＩＧＢＴの特性を決定する上で重要であり、裏面Ｂ／Ｇ工程において、総ウエハ厚を極めて薄くする必要がある。
【００１８】
たとえば、図６に示す従来構造において、６００Ｖ〜１５００Ｖの耐圧の場合、ＮＰＴ−ＩＧＢＴの総ウエハ厚ｔ４は、例えば１００μｍ〜１７０μｍ程度である。このような薄いウエハの取り扱いは困難であり、Ｂ／Ｇ研削後のｐ型不純物のイオン注入工程や、アニール処理、裏面の金属蒸着（コレクタ電極）形成工程などの製造工程中に割れ不良が発生しやすく、歩留まりが悪いという問題点があった。
【００１９】
一方、ＰＴ−ＩＧＢＴは一般に、ｐ＋＋型半導体層の不純物濃度を非常に高濃度で且つその厚みを厚くにすることにより、ホールを多量にｎ−型半導体層に注入することで、低い飽和電圧飽和電圧ＶＣＥ（ｓａｔ）を実現できるが、オフ時にホールの引き抜きに時間がかかるため、スイッチング動作が遅く、破壊耐量も低い特性を有する。
【００２０】
またＰＴ−ＩＧＢＴは、ｎ−型基板とｎ型バッファ層の厚みが特性を決定する上で重要となるが、ｐ＋＋型半導体層は所望の厚みを選択できる。つまり、製造工程上割れ不良を回避できる程度の厚みを維持することが可能である。
【００２１】
つまり、ＰＴ−ＩＧＢＴはその構造上、製造工程中の取り扱いが容易である反面、高速スイッチング動作および高破壊耐量の要求に応えるには不十分である。
【００２２】
そこで、ＰＴ−ＩＧＢＴにライフタイムキラー（Ｐｔ等の不純物イオン）を導入することで、ｎ−型半導体層内のホール量を減少させ、製造工程上の取り扱いが容易な基板厚みのまま、ＮＰＴ−ＩＧＢＴと同様の特性を得る（特に高速スイッチングを可能にする）手法も知られている。しかし、ライフタイムキラーは温度特性に影響を与え、温度によりライフタイムキラーの効き方が悪くなり、スイッチングスピードが遅くなる。つまり半導体装置の長時間の使用により、装置の温度が高くなると、ホール量を減少させる効果が低減し、スイッチング動作等の特性が変動してしまう問題がある。
【課題を解決するための手段】
【００２３】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層の一主面に設けられた素子領域と、前記一導電型半導体層と前記逆導電型半導体層の境界付近に選択的に設けられた絶縁領域と、を具備することにより解決するものである。
【００２４】
第２に、一導電型半導体層を準備し、該一導電型半導体層表面に絶縁層を形成し、該絶縁層をパターンニングして前記一導電型半導体層上に選択的に絶縁領域を残存させる工程と、前記一導電型半導体層および前記絶縁領域上に逆導電型半導体層を形成する工程と、前記逆導電型半導体層表面に素子領域を形成する工程と、前記一導電型半導体層を所望の厚みに研削する工程と、前記一導電型半導体層に金属電極層を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２５】
本発明によれば、第１に、ｐ型（ｐ＋＋型）半導体層の厚みを割れ不良を回避できる程度に維持しつつ、高速スイッチング動作を可能にできる。
【００２６】
すなわち、コレクタ層であるｐ＋＋型半導体層からドリフト層であるｎ型（ｎ−型）半導体層に注入されるホール量を、選択的に設けた絶縁領域により制御する。ｐ＋＋型半導体層の厚みとその不純物濃度で総ホール量が決定するが、絶縁領域がバリア層になることで、ｐ＋＋型半導体層内のホール量が多くても、ｎ−型半導体層への注入量が少なくなり、オフ時に短時間でホールの引き抜きが完了する。従って、高速スイッチングが可能となる。
【００２７】
これにより、ｐ＋＋型半導体層は、例えばｎ−型半導体層より厚く（従来のＰＴ−ＩＧＢＴと同程度）することが可能となり、製造工程中の割れ不良を回避でき、歩留まりを向上させることができる。
【００２８】
第２に、絶縁領域を、ｐ＋＋型半導体層とｎ−型半導体層の境界付近、特に、ｐ＋＋型半導体層に接して（例えば表面に）設けることにより、オフ時のホール引き抜き時間をより短縮できる。
【００２９】
第３に、ライフタイムキラーを採用しなくても、高速スイッチング動作が可能となる。ライフタイムキラーは温度依存が高く、装置が高温になると所望の高速スイッチング動作への寄与がばらつく問題がある。しかし、本実施形態では、ライフタイムキラーを用いないので、高速スイッチング動作の温度に対する依存性が安定する利点を有する。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＩＧＢＴを例に図１から図５を参照して説明する。
【００３１】
本実施形態のＩＧＢＴ２０は、一導電型半導体層３と、逆導電型半導体層１と、素子領域Ｅと、絶縁領域２とから構成される。
【００３２】
図１は、本実施形態のＩＧＢＴ２０の概略を示す図であり、図１（Ａ）が断面図であり、図１（Ｂ）（Ｃ）が絶縁領域２のパターンを示す平面図である。
【００３３】
図１（Ａ）を参照して、基板１０は、逆導電型半導体層１と絶縁領域２と一導電型半導体層３からなる。
【００３４】
逆導電型半導体層１は、チョクラルスキー（ＣＺ）結晶引き上げ法による単結晶基板からなる低濃度不純物（不純物濃度：１Ｅ１４ｃｍ−３程度）のｎ型半導体層（以下ｎ−型半導体層）であり、その一主面にはＩＧＢＴのセル（トランジスタの基本単位）が多数配置された素子領域Ｅが設けられる。すなわちｎ−型半導体層１はドリフト層となる。ｎ−型半導体層１の厚みｔ２１は、例えば５０μｍである。
【００３５】
尚、本実施形態のＩＧＢＴは素子領域Ｅの外周に所望の耐圧を確保するため、既知の終端領域を備えているが、図１以下の参照図面においては省略する。
【００３６】
一導電型半導体層３は、高濃度不純物（不純物濃度：１Ｅ１９ｃｍ−３程度）のｐ型半導体層（以下ｐ＋＋型半導体層）であり、ｎ−型半導体層１の素子領域Ｅが配置される一主面と対向する他の主面側と当接して設けられる。ｐ＋＋型半導体層３の厚みｔ２２は、ｎ−型半導体層１より厚く、たとえば１５０μｍである。
【００３７】
絶縁領域２は、ｎ−型半導体層１とｐ＋＋型半導体層３の境界付近に設けられ、絶縁膜（例えば酸化膜）を所望の形状にパターンニングし、互いに等間隔で離間して複数配置される。
【００３８】
より具体的には、絶縁領域２は、ｐ＋＋型半導体層３のｎ−型半導体層１と接する表面に設けられ、ｎ−型半導体層１は、ｐ＋＋型半導体層３または絶縁領域２と当接する。
【００３９】
素子領域Ｅに設けられるＩＧＢＴのセルは、以下の構成である。
【００４０】
ここでは、素子領域Ｅとはｎ−型半導体層１表面に設けられた、ｐ型不純物領域であるチャネル層４の形成領域をいう。チャネル層４を貫通してｎ−型半導体層１に達する複数のトレンチ５が設けられ、トレンチ５内壁にはゲート絶縁膜（例えば酸化膜）６が設けられる。トレンチ５内には不純物をドープしたポリシリコン層などの導電層を埋設し、ゲート電極７を設ける。トレンチ５に隣接するチャネル層４の表面には高濃度のｎ型不純物領域であるエミッタ領域１５が配置され、エミッタ領域１５間のチャネル層４表面には高濃度のｐ型の不純物領域であるボディ領域１７が設けられる。層間絶縁膜１６は、少なくともゲート電極７上を覆い、全面にエミッタ電極１８が設けられてボディ領域１７およびエミッタ領域１５とコンタクトする。また基板１０の裏面には、金属蒸着等により、コレクタ電極１９を設ける。
【００４１】
ＩＧＢＴは、オン時に高濃度のｐ＋＋型半導体層３からドリフト層となるｎ−型半導体層１にホールが注入され、ｎ−型半導体層１内の伝導度変調によってドリフト層の抵抗が下がり、低抵抗で電流が流れる。
【００４２】
一方、オフ時には、ｎ−型半導体層１内に存在する少数キャリア（ホール）を引き抜く（消滅させる）必要があり、この時間が速いほど良好なスイッチング特性が得られる。
【００４３】
本実施形態のＩＧＢＴは、ｐ＋＋型半導体層３上に絶縁領域２０が選択的に配置されている。絶縁領域２０は、ｐ＋＋型半導体層３からｎ−型半導体層１内に注入されるホール量を制御（低減）するバリア層である。
【００４４】
ｐ＋＋型半導体層３の不純物濃度が非常に高濃度（１Ｅ１９ｃｍ−３程度）で厚みが例えば１５０μｍ（耐圧が６００Ｖの場合）である。
【００４５】
このような場合、一般的には従来のＰＴ−ＩＧＢＴと同様の動作となりオフ時にｎ−型半導体層１内のホールの引き抜きに時間がかかるため、スイッチング速度が遅くなる問題がある。
【００４６】
しかし本実施形態では、選択的に設けた絶縁領域２がオン時にｎ−型半導体層１内に注入されるホールの量を阻むので、ｎ−型半導体層１内に注入されるホール量を必要最小限にすることができる。
【００４７】
従って、ｐ＋＋型半導体層３の厚みｔ２２が、従来のＰＴ−ＩＧＢＴの如く厚い（例えば、１５０μｍ程度）構造であっても（ｐ＋＋型半導体層３内のホール量が多量であっても）、オフ時にホールを引き抜く時間が短くなり、スイッチング速度を向上させることができる。
【００４８】
また、裏面Ｂ／Ｇ研削後のｐ＋＋型半導体層３の厚みｔ２２が従来のＮＰＴ−ＩＧＢＴの厚み（例えば１００μｍ）に比べて厚いので、製造工程中（特に裏面Ｂ／Ｇ研削後）の取り扱いが容易となり、ウエハ（基板）の割れ不良を低減できる。尚、ｐ＋＋型半導体層ｔ２２の厚みは、製造工程での取り扱いが問題ない程度の厚みが維持できればよく、必要に応じて更に薄くすることも可能である。
【００４９】
更に、絶縁領域２がバリア層となり、ホールのｎ−型半導体層１への流入を物理的に阻止するので、ライフタイムキラー（Ｐｔイオン注入）などを採用することなく、ホールのｎ−型半導体層１への注入量を制御することができる。
【００５０】
ライフタイムキラーによるホール量制御の効果は、温度に依存し高温ではその効果が薄れる。すなわち、長時間のＩＧＢＴの使用により装置温度が高くなると、ホール量制御にばらつきが生じ、すなわちＩＧＢＴのスイッチング特性が時間経過と共にばらつく問題が発生する。
【００５１】
しかし、本実施形態ではライフタイムキラーを用いることなく、ホールの注入量を制御できるので、装置の温度変化によらず安定したスイッチング特性が得られる。
【００５２】
図１（Ｂ）（Ｃ）を参照して絶縁領域２について説明する。これらの平面図は、ｎ−型半導体層１を省略して、平面パターンにおける絶縁領域２とｐ＋＋型半導体層３とを示した図である。
【００５３】
絶縁領域２は、例えば図１（Ｂ）の如く格子状にパターンニングされる。また図１（Ｃ）の如くそれぞれが独立し、離間した島状にパターンニングされる。尚図１（Ｃ）では円形の絶縁領域２を示したが、これが矩形、六角形状等であってもよい。
【００５４】
絶縁領域２はバリア層であるので、この面積（またはパターン）によってｐ＋＋型半導体層３からｎ−型半導体層１に注入されるホール量を制御（増減）することができる。一例として、チップサイズごとの絶縁領域２の総面積は、ｐ＋＋型半導体層３の面積の３０％〜９０％とする。この面積比は、スイッチング特性に応じて適宜選択可能である。
【００５５】
また、本実施形態の絶縁領域２は、ｐ＋＋型半導体層３に接して、例えばその表面に設けられる。これにより、オフ時のホールの引き抜き時間の短縮に寄与できる。
【００５６】
ｎ−型半導体層（ドリフト層）１内で輸送されるホール量を制御（制限）するには、素子領域Ｅより下層であれば、バリア層となる絶縁領域２はｎ−型半導体層１中のいずれの深さに配置されていてもよい。しかし、ｐ＋＋型半導体層３から離間したｎ−型半導体層１内に絶縁領域２が配置されると、ホールの引き抜きの際には、絶縁領域２より下層のｎ−型半導体層１のホールを引き抜くための時間が必要となってしまう。
【００５７】
本実施形態では、ｎ−型半導体層１の最下層となる、ｐ＋＋型半導体層３表面に絶縁領域２を設けることにより、オフ時のホール引き抜きに影響するホール量を低減することができる。
【００５８】
尚、ＩＧＢＴはｎ−型半導体層１へのホール注入により伝導度変調を起こすものであるので、当然ながら伝導度変調の特性に劣化しない程度に絶縁領域２のパターン及び総面積を適宜選択する。
【００５９】
後に詳述するが、本実施形態の絶縁領域２はｐ＋＋型半導体層３上に設けた絶縁層（たとえば厚み１μｍ程度）を上記の形状にパターンニングしてｎ−型半導体基板を張り合わせて形成する。
【００６０】
図２から図５を参照し、本実施形態の絶縁ゲート型バイポーラトランジスタの製造方法について、図１のＩＧＢＴの場合を例に説明する。
【００６１】
本実施形態のＩＧＢＴの製造方法は、一導電型半導体層を準備し、該一導電型半導体層表面に絶縁層を形成し、該絶縁層をパターンニングして前記一導電型半導体層上に選択的に絶縁領域を残存させる工程と、前記一導電型半導体層および前記絶縁領域上に逆導電型半導体層を形成する工程と、前記逆導電型半導体層表面に素子領域を形成する工程と、前記一導電型半導体層を所望の厚みに研削する工程と、前記一導電型半導体層に金属電極層を形成する工程と、とから構成される。
【００６２】
第１工程（図２参照）：一導電型半導体層を準備し、一導電型半導体層表面に絶縁層を形成し、絶縁層をパターンニングして一導電型半導体層上に選択的に絶縁領域を残存させる工程。
【００６３】
まず、図２（Ａ）の如く、ｐ＋＋型半導体層３を準備し、その表面に絶縁層２ａを形成する。ｐ＋＋型半導体層３の不純物濃度は１Ｅ１９ｃｍ−３程度であり、絶縁層２ａは例えば厚みが１μｍの酸化膜である。
【００６４】
次に図２（Ｂ）の如く絶縁層２ａ上に所望のパターンのマスクＭを設ける。マスクから露出した絶縁層２ａをエッチングにより除去する。これにより、ｐ＋＋型半導体層３表面に選択的に形成された絶縁領域２が得られる。絶縁領域２は、格子状パターン（図１（Ｂ））または円形パターン（図１（Ｃ））等に形成される。
【００６５】
第２工程（図３参照）：一導電型半導体層および絶縁領域上に逆導電型半導体層を形成する工程。
【００６６】
ｐ＋＋型半導体層３および絶縁領域２上に、厚いｎ−型半導体基板を張り合わせ、ｎ−型半導体基板を削る。このようにして、ｎ−型半導体層１を形成して基板１０を形成する。ｎ−型半導体層１の厚みｔ２１は例えば５０μｍであり、基板１０の厚み（ｎ−型半導体層１およびｐ＋＋型半導体層３のトータルの厚み）ｔ１は例えば６２５μｍ程度である。
【００６７】
第３工程（図４参照）：逆導電型半導体層表面に素子領域を形成する工程。
【００６８】
基板１０の一主面となるｎ−型半導体層１表面に、既知の方法によりＩＧＢＴの素子領域を形成する。すなわち、ｎ−型半導体層１の表面にｐ型不純物をイオン注入（ドーズ量：例えば１Ｅ１３ｃｍ−２）および拡散して、チャネル層４を形成する。
【００６９】
チャネル層４を貫通し、ｎ−型半導体層１に達するトレンチ５を形成し、トレンチ５内壁を例えば熱酸化してゲート絶縁膜６を形成する。トレンチ６内に不純物をドープしたポリシリコン等の導電材料を埋設し、ゲート電極７を形成する。
【００７０】
チャネル層４表面にｎ型不純物（ドーズ量：例えば１Ｅ１５ｃｍ−２）およびｐ型不純物（ドーズ量：例えば１Ｅ１５ｃｍ−２）をイオン注入し、全面に、層間絶縁膜となる絶縁膜を形成する。このリフローによりｎ型不純物及びｐ型不純物を拡散し、トレンチ５に隣接したｎ型のエミッタ領域１５を形成すると共にエミッタ領域１５間にｐ型のボディ領域１７を形成する。これによりトレンチ７で囲まれた領域にＩＧＢＴのセルが形成される。
【００７１】
絶縁膜にコンタクトホールを形成し、ゲート電極７上を覆う層間絶縁膜１６を形成する。その後、各セル上を覆うエミッタ電極１８を形成し、同時にゲート電極７に接続するゲート配線電極（不図示）等も形成して、素子領域Ｅを形成する。
【００７２】
第４工程（図５参照）：一導電型半導体層を所望の厚みに研削する工程。
【００７３】
基板１０の裏面、すなわち、一主面がｎ−型半導体層１と接するｐ＋＋型半導体層３の他の主面を、バックグラインド（Ｂ／Ｇ）により所望の厚みｔ２２に研削する。Ｂ／Ｇ研削後の厚みｔ２２は、例えば１５０μｍであり、基板１０のトータルの厚みｔ２は２００μｍ程度であり、これが最終構造における基板１０のトータル厚みとなる。
【００７４】
第５工程（図１参照）：一導電型半導体層に金属電極層を形成する工程。
【００７５】
基板１０の他の主面（ｐ＋＋型半導体層３の露出した裏面）に、金属蒸着などによりコレクタ電極１９を形成する。これにより、図１に示す最終構造を得る。
【００７６】
従来のＮＰＴ−ＩＧＢＴでは、バックグラインドにより基板を５０μｍ程度まで薄く研削し、ｐ型不純物のイオン注入工程、アニール工程、コレクタ電極形成工程を行っており、割れ不良が多発するなど基板１０の取り扱いが困難であった。
【００７７】
本実施形態の製造方法によれば、第３工程すなわち、裏面（ｐ＋＋型半導体層３）のＢ／Ｇ研削工程後の基板１０のトータル厚みｔ２が２００μｍ程度である。従って、Ｂ／Ｇ研削後のコレクタ電極形成工程（第４工程）などでの取り扱いが容易となり、割れ不良が低減でき、歩留まりが向上する。
【００７８】
以上、本発明の実施の形態ではｎチャネル型のＩＧＢＴを例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施できる。
【００７９】
更に、素子領域Ｅにトレンチ構造のＩＧＢＴが形成される場合を例に説明したが、既知のプレーナ構造のＩＧＢＴであっても同様に実施できる。
【００８０】
プレーナ構造のＩＧＢＴの構成の一例は以下の通りである。すなわち、ｎ−型半導体層１表面にゲート絶縁膜６を設け、ゲート絶縁膜６上にゲート電極７を配置する。ゲート電極７上には層間絶縁膜１６が設けられ、ゲート電極７はゲート絶縁膜６および層間絶縁膜１６により周囲を被覆される。
【００８１】
隣り合うゲート電極７間にはｐ型のチャネル層４を設け、チャネル層４表面にはｎ型のエミッタ領域１５を設ける。エミッタ領域１５は、ゲート電極７の下方の一部と外側に配置される。エミッタ領域１５間のチャネル層４表面にはボディ領域１７が設けられる。エミッタ領域１５およびボディ領域１７は、層間絶縁膜１６間のコンタクトホールを介してエミッタ電極１８とコンタクトする。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態の絶縁ゲート型バイポーラトランジスタを説明する（Ａ）断面図、（Ｂ）平面図、（Ｃ）平面図である。
【図２】本発明の実施形態の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図３】本発明の実施形態の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図４】本発明の実施形態の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図５】本発明の実施形態の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図６】従来の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図７】従来の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図８】従来の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【符号の説明】
【００８３】
１    ｎ−型半導体層
１ａ  ｎ型半導体層
２    絶縁領域
２ａ  絶縁層
３    ｐ＋＋型半導体層
４    チャネル層
５    トレンチ
６    ゲート絶縁膜
７    ゲート電極
１０  基板
１５  エミッタ領域
１６  層間絶縁膜
１７  ボディ領域
１８  エミッタ電極
１９  コレクタ電極
２０  ＩＧＢＴ
５１  ｎ−型半導体層
５３  チャネル層
５４  トレンチ
５５  ゲート絶縁膜
５６  ゲート電極
５７  エミッタ領域
５８  ボディ領域
５９  層間絶縁膜
６０  エミッタ電極
６１  ｐ＋型半導体層
６２  コレクタ電極
Ｅ    素子領域
【図１】
2009130075.tif 000003
【図２】
2009130075.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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