(57)【要約】【課題】半導体集積回路において、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限をなくす。【解決手段】スタンダードセルＡ内において、ＰチャネルＭＯＳトランジスタ３のドレイン領域とＮチャネルＭＯＳトランジスタ５のドレイン領域とが各々コンタクト６、５を介してメタル配線８により接続される。このメタル配線８は、コンタクト９を介してポリシリコン配線１０に接続され、このポリシリコン配線１０はコンタクト１１を介してメタル配線１２に接続される。前記メタル配線８、前記ポリシリコン配線１０及び前記メタル配線１２は１本の出力信号線を構成すると共に、前記ポリシリコン配線１０を持つので、高抵抗の出力配線となる。従って、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限がなくなる。【選択図】図１
2009016683.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタンダードセルによって論理回路が構成される半導体集積回路において、
前記複数のスタンダードセルは、
ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とを接続して第１の出力信号線を形成している第１のスタンダードセルを含み、
前記第１の出力信号線は、
メタル配線とポリシリコン配線とから構成される
ことを特徴とする半導体集積回路。
【請求項２】
複数のスタンダードセルによって論理回路が構成される半導体集積回路において、
前記複数のスタンダードセルは、
ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とを接続して第２の出力信号線を形成している第２のスタンダードセルを含み、
前記第２の出力信号線は、
メタル配線と拡散層配線とから構成される
ことを特徴とする半導体集積回路。
【請求項３】
複数のスタンダードセルによって論理回路が構成される半導体集積回路において、
前記複数のスタンダードセルは、
ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とを接続して第３の出力信号線を形成している第３のスタンダードセルを含み、
前記第３の出力信号線は、
ジグザグ形状に配線されている
ことを特徴とする半導体集積回路。
【請求項４】
複数のスタンダードセルによって論理回路が構成される半導体集積回路において、
前記複数のスタンダードセルは、
ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とをコンタクトを介して接続して第４の出力信号線を形成した第４のスタンダードセルと、
前記第４のスタンダードセルと同一の論理、同一のセル高さ、同一のセル幅、同一のトランジスタサイズ、同一の入出力端子位置であり、且つ前記第４の出力信号線と配線形状が異なる第５の出力信号線を有する第５のスタンダードセルとを含んでいる
ことを特徴とする半導体集積回路。
【請求項５】
前記請求項４記載の半導体集積回路において、
前記第５のスタンダードセルの前記第５の出力信号線は、
その配線幅が、前記第４のスタンダードセルの配線幅と異なる
ことを特徴とする半導体集積回路。
【請求項６】
前記請求項４記載の半導体集積回路において、
前記第５のスタンダードセルの前記第５の出力信号線は、
その配線長が、前記第４のスタンダードセルの配線長と異なる
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項４記載の半導体集積回路において、
前記第５のスタンダードセルの前記第５の出力信号線と前記ドレイン領域とを接続しているコンタクトの数は、
前記第４のスタンダードセルの前記第４の出力信号線と前記ドレイン領域とを接続しているコンタクトの数と異なる
ことを特徴とする半導体集積回路。
【請求項８】
前記請求項４記載の半導体集積回路において、
前記第５のスタンダードセルの前記第５の出力信号線は、
メタル配線とポリシリコン配線とにより構成される
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項４記載の半導体集積回路において、
前記第５のスタンダードセルの前記第５の出力信号線は、
メタル配線と拡散層配線とにより構成される
ことを特徴とする半導体集積回路。
【請求項１０】
複数のスタンダードセルによって論理回路が構成される半導体集積回路において、
前記複数のスタンダードセルは、
ＮチャネルＭＯＳ型トランジスタのポリシリコン配線とＰチャネルＭＯＳ型トランジスタのポリシリコン配線とを接続し、これ等のポリシリコン配線とメタル配線とをコンタクトを介して接続して入力信号線を形成している第６のスタンダードセルと、
前記第６のスタンダードセルと同一の論理、同一のセル高さ、同一のセル幅、同一のトランジスタサイズ、同一の入出力端子位置であり、且つ前記コンタクトの数が異なる第７のスタンダードセルとを含んでいる
ことを特徴とする半導体集積回路。
【請求項１１】
前記請求項１〜１０の何れか１項に記載のスタンダードセルを少なくとも１つ含む
ことを特徴とするスタンダードセルライブラリ。
【請求項１２】
前記請求項４〜１０の何れか１項に記載の半導体集積回路を設計する半導体集積回路の設計方法であって、
前記第４のスタンダードセルと前記第５のスタンダードセルを含む複数のスタンダードセル、又は前記第６のスタンダードセルと前記第７のスタンダードセルとを含む複数のスタンダードセルを用いて半導体集積回路を設計するに際し、
前記第４又は前記第６のスタンダードセルを含む前記複数のスタンダードセルを配置配線し、
エレクトロマイグレーション検証を行った結果、エレクトロマイグレーションエラーが発生した場合に、エレクトロマイグレーションエラーが検出された配線に接続される第４のスタンダードセルを前記第５のスタンダードセルに置換又は第６のスタンダードセルを前記第７のスタンダードセルに置換する
ことを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルを配置配線して作成する半導体集積回路、及びその設計方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の動作の高速化、高集積化、プロセスの微細化に伴い、配線に流れる電流の電流密度やピーク電流が増加している。電流密度やピーク電流が増加すると、エレクトロマイグレーションの影響により、配線が断線する危険性が生じる。
【０００３】
一般に、電流密度が高く、エレクトロマイグレーション等の影響により、配線が断線する可能性が高いのは、大電流が流れる場合の配線の断面積がボトルネックとなる場所である。
【０００４】
従来、エレクトロマイグレーションは、半導体集積回路内において、電源配線のみが問題となっており、流れる電流量の少ない個々のスタンダードセルの配線のエレクトロマイグレーション現象については問題とされることはなかった。しかし、近年では配線幅が狭まることにより、個々のスタンダードセルの配線も断面積が小さくなることにより電流密度が高くなり、エレクトロマイグレーションエラー発生の可能性が高まっている。また、配線に流れる電流の電流密度が高いほど、配線寿命が短くなることが知られている。そのため、近年では配線寿命を満足させることが困難になってきている。
【０００５】
また、ピーク電流の増加により、断線、電流による過熱などが問題になっている。
【０００６】
このような問題から、電流密度やピーク電流を抑制するということが重要になってきている。ピーク電流を抑制するには、１．抵抗を増やす、２．容量を減らす、３．入力波形の鈍りを増やす、などの対策が挙げられる。
【０００７】
従来、電流密度が高いために断線の可能性がある配線については、レイアウト処理後に配線パターンを人手で修正していた。また、配線長の大きい配線を発生させないように予め人手で配置配線設計を工夫することもあった。
【０００８】
また、一般に、スタンダードセルは、幅及び間隔の狭い下層の薄膜のメタル配線を用いて構成されるので、エレクトロマイグレーションによる電流密度の制約から、スタンダードセルの駆動能力が制限される。このような、薄膜のメタル配線を用いてスタンダードセルの駆動能力を高めるためには、スタンダードセルの出力ドレイン端子と、これに接続する薄膜のメタル配線の幅を広くして対応している。
【０００９】
次に、本発明に関連する先行技術として特許文献１、２及び３を挙げる。
【００１０】
特許文献１には、長い信号線を高い駆動能力で駆動することができるように、半導体集積回路を構成するスタンダードセルの入出力端子を厚膜の上層のメタル配線まで垂直に持ち上げ、主として上層の金属配線を用いて各入出力端子間を接続することにより、出力端子側のエレクトロマイグレーションによる駆動能力の制限を緩和するという手法が提案されている。図２１が特許文献１において特徴的な図面であり、同図（ｂ）は同図（ａ）の符号５６の部分の断面図を示す。
【００１１】
特許文献２には、配線内に中継バッファを挿入することにより、配線が分断されるため配線の容量が削減され、それに伴い、配線を流れる電流も低下して、配線の電流密度を低減することができるという手法が提案されている。図２２が特許文献２において特徴的な図面であり、同図（ｂ）は同図（ａ）のメタル配線６３をメタル配線６４、６６に分断し、バッファ６５を挿入した図を示す。
【００１２】
特許文献３には、入出力端子位置やスタンダードセルサイズ、論理機能が等しく、駆動能力が異なるスタンダードセルライブラリを用いて設計することにより、配置配線のやり直しを行わずに、スタンダードセルの置き換えのみで対応するという手法が提案されている。図２３が特許文献３において特徴的な図面であり、同図（ａ）及び(ｂ)は、入出力端子位置やスタンダードセルサイズ、論理機能が等しく、トランジスタサイズが同図（ｂ）の方が小さいことを示す図である。
【特許文献１】特開２００２−１６１４４号公報
【特許文献２】特開平１０−１９９９８２号公報
【特許文献３】特開平８−１８１２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した従来技術においては、配線の電流密度を計算した後、エレクトロマイグレーションによる断線する可能性のある配線を人手で修正しなければならない。このため、人手による配線修正工数が多大である上に、修正する配線の配線長そのものが長いため配線混雑度の度合いによっては、配線修正だけではエレクトロマイグレーションによる断線の可能性を除去、改善しきれない場合や、修正する対象の配線以外の配線にも影響を及ぼし、工数がかかる可能性がある。
【００１４】
また、特許文献１で提案しているような、スタンダードセルの入出力端子を厚膜の上層のメタル配線まで垂直方向に持ち上げ、主として上層のメタル配線を用いて各入出力端子間を接続するという手法は、駆動能力の制限を緩和することができるが、入出力端子を上層まで持ち上げるため、上層の配線リソースが減る可能性がある。
【００１５】
更に、特許文献２で提案しているような、配線内に中継バッファを挿入することにより、配線を分断し、配線の電流密度を低減させるという手法は、人手により修正が行われるため、十分注意を払わないと、半導体集積回路内の回路パターンに矛盾が生じ、この誤りに対処する作業、又は設計変更のやり直し等が必要になり、工数がかかる可能性がある。
【００１６】
加えて、特許文献３で提案しているような、入出力端子位置やスタンダードセルサイズ、論理機能が等しく、スタンダードセルの駆動能力が異なるライブラリを用いるという手法は、配置配線設計のやり直しや修正が必要なく、スタンダードセルを置き換えるだけでエレクトロマイグレーションエラーを回避することができるが、駆動能力を下げることにより、タイミングを満たせなくなり、修正工数がかかる可能性がある。
【００１７】
本発明は、前記課題を解決するためになされたものであり、その目的は、スタンダードセルを用いた半導体集積回路において、スタンダードセルの出力に高抵抗をつけることにより、配線リソースを減らすことなく、エレクトロマイグレーションによる駆動能力の制限を緩和することにある。
【００１８】
また、本発明の他の目的は、スタンダードセルを用いた半導体集積回路及びその設計方法において、修正工数を削減すると共に、人手による設計変更の繰り返し等の無駄な作業の発生を防ぎ、更には他の配置配線やタイミングや面積に影響を及ぼすことなく、エレクトロマイグレーションエラーを回避することにある。
【課題を解決するための手段】
【００１９】
前記目的を達成するために、本発明では、スタンダードセルの出力に高抵抗を付けることにより、エレクトロマイグレーションによる駆動能力の制限を緩和する。
【００２０】
また、本発明では、同一論理機能のスタンダードセルを複数用意し、それ等のスタンダードセル間では、入出力端子位置やスタンダードセルサイズ、トランジスタサイズが等しいが、出力配線の配線幅や配線調整などの形状が異なってピーク電流が異なるように構成し、エレクトロマイグレーションの発生時には、その原因となったスタンダードセルを、これとは同一論理機能でピーク電流の少ないスタンダードセルに置き換えることとする。
【００２１】
具体的に、請求項１記載の発明の半導体集積回路は、複数のスタンダードセルによって論理回路が構成される半導体集積回路において、前記複数のスタンダードセルは、ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とを接続して第１の出力信号線を形成している第１のスタンダードセルを含み、前記第１の出力信号線は、メタル配線とポリシリコン配線とから構成されることを特徴とする。
【００２２】
請求項２記載の発明の半導体集積回路は、複数のスタンダードセルによって論理回路が構成される半導体集積回路において、前記複数のスタンダードセルは、ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とを接続して第２の出力信号線を形成している第２のスタンダードセルを含み、前記第２の出力信号線は、メタル配線と拡散層配線とから構成されることを特徴とする。
【００２３】
請求項３記載の発明の半導体集積回路は、複数のスタンダードセルによって論理回路が構成される半導体集積回路において、前記複数のスタンダードセルは、ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とを接続して第３の出力信号線を形成している第３のスタンダードセルを含み、前記第３の出力信号線は、ジグザグ形状に配線されていることを特徴とする。
【００２４】
請求項４記載の発明の半導体集積回路は、複数のスタンダードセルによって論理回路が構成される半導体集積回路において、前記複数のスタンダードセルは、ＮチャネルＭＯＳ型トランジスタのドレイン領域とＰチャネルＭＯＳ型トランジスタのドレイン領域とをコンタクトを介して接続して第４の出力信号線を形成した第４のスタンダードセルと、前記第４のスタンダードセルと同一の論理、同一のセル高さ、同一のセル幅、同一のトランジスタサイズ、同一の入出力端子位置であり、且つ前記第４の出力信号線と配線形状が異なる第５の出力信号線を有する第５のスタンダードセルとを含んでいることを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項４記載の半導体集積回路において、前記第５のスタンダードセルの前記第５の出力信号線は、その配線幅が、前記第４のスタンダードセルの配線幅と異なることを特徴とする。
【００２６】
請求項６記載の発明は、前記請求項４記載の半導体集積回路において、前記第５のスタンダードセルの前記第５の出力信号線は、その配線長が、前記第４のスタンダードセルの配線長と異なることを特徴とする。
【００２７】
請求項７記載の発明は、前記請求項４記載の半導体集積回路において、前記第５のスタンダードセルの前記第５の出力信号線と前記ドレイン領域とを接続しているコンタクトの数は、前記第４のスタンダードセルの前記第４の出力信号線と前記ドレイン領域とを接続しているコンタクトの数と異なることを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項４記載の半導体集積回路において、前記第５のスタンダードセルの前記第５の出力信号線は、メタル配線とポリシリコン配線とにより構成されることを特徴とする。
【００２９】
請求項９記載の発明は、前記請求項４記載の半導体集積回路において、前記第５のスタンダードセルの前記第５の出力信号線は、メタル配線と拡散層配線とにより構成されることを特徴とする。
【００３０】
請求項１０記載の発明の半導体集積回路は、複数のスタンダードセルによって論理回路が構成される半導体集積回路において、前記複数のスタンダードセルは、ＮチャネルＭＯＳ型トランジスタのポリシリコン配線とＰチャネルＭＯＳ型トランジスタのポリシリコン配線とを接続し、これ等のポリシリコン配線とメタル配線とをコンタクトを介して接続して入力信号線を形成している第６のスタンダードセルと、前記第６のスタンダードセルと同一の論理、同一のセル高さ、同一のセル幅、同一のトランジスタサイズ、同一の入出力端子位置であり、且つ前記コンタクトの数が異なる第７のスタンダードセルとを含んでいることを特徴とする。
【００３１】
請求項１１記載の発明のスタンダードセルライブラリは、前記請求項１〜１０の何れか１項に記載のスタンダードセルを少なくとも１つ含むことを特徴とする。
【００３２】
請求項１２記載の発明の半導体集積回路の設計方法は、前記請求項４〜１０の何れか１項に記載の半導体集積回路を設計する半導体集積回路の設計方法であって、前記第４のスタンダードセルと前記第５のスタンダードセルを含む複数のスタンダードセル、又は前記第６のスタンダードセルと前記第７のスタンダードセルとを含む複数のスタンダードセルを用いて半導体集積回路を設計するに際し、前記第４又は前記第６のスタンダードセルを含む前記複数のスタンダードセルを配置配線し、エレクトロマイグレーション検証を行った結果、エレクトロマイグレーションエラーが発生した場合に、エレクトロマイグレーションエラーが検出された配線に接続される第４のスタンダードセルを前記第５のスタンダードセルに置換又は第６のスタンダードセルを前記第７のスタンダードセルに置換することを特徴とする。
【００３３】
以上により、請求項１〜３記載の発明の半導体集積回路では、スタンダードセル内で高抵抗を持った配線を用いて出力信号線を構成するので、従来のように上層の配線を使用する必要がなくて、配線リソースを減らすことなく、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限をなくすことが可能となる。
【００３４】
また、請求項４〜１０、１２記載の発明の半導体集積回路及びその設計方法では、同一の論理機能を有する複数のスタンダードセルが用意され、これ等のスタンダードセルは、駆動能力、入出力端子位置やスタンダードセルサイズ、トランジスタサイズが等しいが、出力配線の配線幅や配線長などの形状や、入力に打たれているコンタクト数が異なって、ピーク電流が相互に異なっているので、エレクトロマイグレーションが発生する場合には、そのエレクトロマイグレーションの発生原因となったスタンダードセルが、そのセルとは同一論理機能でピーク電流の少ないスタンダードセルに置換されて、エレクトロマイグレーションエラーが回避される。この置換前後のスタンダードセル同士はトランジスタサイズが等しくて駆動能力が同一であるので、他の配置配線やタイミングや面積に影響を及ぼすことなく、修正工数が増えることがない。しかも、特許文献２のように中継バッファを挿入しないので、人手による設計変更の繰り返し等の無駄な作業が発生することもない。
【発明の効果】
【００３５】
以上説明したように、請求項１〜３記載の発明の半導体集積回路によれば、配線リソースを減らすことなく、エレクトロマイグレーションに起因するスタンダードセルの駆動能力の制限をなくすことが可能である。
【００３６】
また、請求項４〜１０、１２記載の発明の半導体集積回路及びその設計方法によれば、人手による設計変更の繰り返し等の無駄な作業の発生がなく、また、他の配置配線やタイミングや面積に影響を及ぼすことなく、工数を削減しつつ、エレクトロマイグレーションエラーを回避することが可能である。
【発明を実施するための最良の形態】
【００３７】
次に、本発明の実施形態について図面を参照して説明する。
【００３８】
（実施形態１）
複数のスタンダードセルによって論理回路が構成される半導体集積回路について、以下、図面を照らし合わせて、第１の実施形態を説明する。
【００３９】
尚、以下に示す全図面において、点線はスタンダードセルの領域を示す。但し、水平方向の点線については、ＰウェルとＮウェルの境界を表すものとする。また、スタンダードセル内のバツ印は、入力端子又は出力端子を表すものとする。
【００４０】
図１は、本実施形態１において用いられるスタンダードセルＡの構成を示した図であり、インバータ回路に相当する。
【００４１】
図１において、スタンダードセル（第１のスタンダードセル）Ａは、ゲート電極１とＰ型拡散領域２とによってＰチャネルＭＯＳ型トランジスタ３が構成されており、ゲート電極１とＮ型拡散領域４とによってＮチャネルＭＯＳ型トランジスタ５が構成されている。
【００４２】
ＰチャネルＭＯＳ型トランジスタ３のドレイン領域は、コンタクト６を介してメタル配線８と接続しており、また、ＮチャネルＭＯＳ型トランジスタ５のドレイン領域は、コンタクト７を介してメタル配線８と接続している。
【００４３】
更に、メタル配線８は、スタンダードセルＡの出力信号線の一部であり、メタル配線８はコンタクト９を介してポリシリコン配線１０に接続し、ポリシリコン配線１０はコンタクト１１を介してメタル配線１２に接続している。前記メタル配線８、ポリシリコン配線１０及びメタル配線１２により第１の出力信号線を構成している。
【００４４】
よって、予めスタンダードセルＡ内で高抵抗のポリシリコン配線を用いて出力信号線の配線を行うことにより、ピーク電流を減らし、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限を緩和することができる。
【００４５】
スタンダードセルＡ内のＰ型拡散領域２及びＮ型拡散領域４の右側は、トランジスタが配置されているわけではなく、無駄が生じるが、実際の半導体集積回路の集積度は個々のスタンダードセルの集積度で決まっているわけではない。それらを相互接続するために非常に多くの配線領域が必要となるので、個々のスタンダードセルの配置には多少程度の余裕が必要なのが現状である。その結果、個々のスタンダードセルにおけるこれらの無駄が半導体集積回路のチップ面積の増大に結びつくことはほとんどない。
【００４６】
尚、図２に示すスタンダードセル（第２のスタンダードセル）Ｂのように、メタル配線８をコンタクト１３を介して拡散層配線１４に接続し、拡散層配線１４をコンタクト１５を介してメタル配線１６に接続する構成でも同様の効果を得ることができる。図２では、メタル配線８、拡散層配線１４及びメタル配線１６により、第２の出力信号線を構成している。更に、図２の拡散層配線１４はＮチャネルＭＯＳ型トランジスタ形成領域に配線しているが、ＰチャネルＭＯＳ型トランジスタ形成領域でも構わない。また、拡散層配線の長さはどれだけでも構わない。
【００４７】
また、本実施形態では、スタンダードセルの面積が増加しているが、スタンダードセルの種類によっては、面積を増加させず、ポリシリコン配線や拡散層配線を使用することも可能である。
【００４８】
（実施形態２）
スタンダードセルを用いた半導体集積回路の発明について、図面を照らし合わせて、第２の実施形態を説明する。尚、実施形態１で説明した内容については省略して説明する。
【００４９】
図３は、本実施形態２において用いられるスタンダードセル（第３のスタンダードセル）Ｃの構成を示した図であり、インバータ回路に相当する。
【００５０】
メタル配線８はスタンダードセルＣの出力信号線であり、ジグザグ形状に配線されている。
【００５１】
よって、予めスタンダードセル内でメタル配線８をジグザグ形状に引き回して高抵抗を付けて出力信号線の配線を行うことにより、ピーク電流を減らし、エレクトロマイグレーションによるスタンダードセルの駆動能力の制限を緩和することができる。
【００５２】
スタンダードセルＣ内のＰ型拡散領域２及びＮ型拡散領域４の右側は、トランジスタが配置されているわけではなく、無駄が生じるが、実際の半導体集積回路の集積度は個々のスタンダードセルの集積度で決まっているわけではない。それらを相互接続するために非常に多くの配線領域が必要になるので、個々のスタンダードセルの配置には多少程度の余裕が必要なのが現状である。その結果、個々のスタンダードセルにおけるこれらの無駄が半導体集積回路のチップ面積の増大に結びつくことはほとんどない。
【００５３】
尚、図３のメタル配線８の折り返し回数は２回だが、何回でも構わない。また、本実施形態では、スタンダードセルの面積が増加しているが、スタンダードセルの種類によっては、面積を増加させず、メタル配線をジグザグ形状に引き回して使用することも可能である。
【００５４】
（実施形態３）
スタンダードセルを用いた半導体集積回路とその設計方法の発明について、図面に照らし合わせて第３の実施形態を説明する。前記実施形態１〜２で説明した内容については省略して説明する。
【００５５】
先ず、本実施形態において用いられる複数種類のスタンダードセルの各々の構成について説明する。
【００５６】
図４は、スタンダードセル（第４のスタンダードセル）Ｄの構成を示した図であり、インバータ回路に相当する。スタンダードセルＤは、ゲート電極１７とＰ型拡散領域１８とによってＰチャネルＭＯＳ型トランジスタ１９が構成されており、ゲート電極１７とＮ型拡散領域２０とによってＮチャネルＭＯＳ型トランジスタ２１が構成されている。
【００５７】
ＰチャネルＭＯＳ型トランジスタ１９のドレイン領域は、コンタクト２２を介してメタル配線２４と接続しており、また、ＮチャネルＭＯＳ型トランジスタ２１のドレイン領域は、コンタクト２３を介してメタル配線２４と接続している。前記２つのメタル配線２４、２６により第５の出力信号線を構成している。尚、ゲート電極１７はスタンダードセルＤの入力に対応する。
【００５８】
図５は、スタンダードセル（第５のスタンダードセル）Ｆの構成を表す図であって、スタンダードセルＦは、メタル配線２４とメタル配線２５とにより第５の出力信号線を構成していて、メタル配線２５の幅が、前記図４に示したメタル配線２６よりも太いという点のみ、スタンダードセルＤと異なる。
【００５９】
図６は、スタンダードセルＥの構成を表す図であって、ゲート電極５１はコンタクト５２を介してメタル配線５３と接続しており、メタル配線５３はスタンダードセルＥの入力に対応している。
【００６０】
次に、前記のスタンダードセルを用いたブロックレイアウトとその設計方法を説明する。
【００６１】
図７は、本実施形態におけるブロックレイアウトの設計フローチャート図を表した図である。
【００６２】
ステップＳ１は、スタンダードセルの設計を行う工程である。ここでは、図４に示すスタンダードセルＤのようなスタンダードセルに加え、図５に示すスタンダードセルＦのような、出力配線の形状が異なる、本発明に特徴的なスタンダードセルを設計する。尚、前記２種類のスタンダードセル以外にも、図６に示すスタンダードセルＥのような、ブロックレイアウトを構成するのに必要な他のスタンダードセルも設計されることは言うまでもない。これらの設計されたスタンダードセルは、スタンダードセルライブラリに登録される。
【００６３】
ステップＳ２は、スタンダードセルの配置・配線を行う工程である。所定のブロックレイアウトを設計するために必要な、スタンダードセルライブラリに含まれるスタンダードセルを用いた配置・配線を行い、図２０に示すようなブロックレイアウトを形成する。図２０のスタンダードセル５５の拡大図を図８に示す。この段階では、図８に示すように、通常構成のスタンダードセルＤを用いるとする。このスタンダードセルＤの出力に対応するメタル配線２６と、スタンダードセルＥの入力に対応するメタル配線５３を接続する。尚、本実施形態では、スタンダードセルＤとスタンダードセルＦとでは、スタンダードセルＤの方がピーク電流が多いとしているが、実際はプロセスやレイアウト形状に依存することは言うまでもない。
【００６４】
ステップＳ３は、ステップＳ２で構成されたブロックレイアウトに対してエレクトロマイグレーションエラーの検出を行う工程である。この段階では、ブロックレイアウトに含まれるスタンダードセルに接続する配線の何れかでエレクトロマイグレーションエラーが発生した場合に、それを検出する。スタンダードセルに接続する配線の何れかにエレクトロマイグレーションエラーが検出された場合は、次の工程でブロックレイアウトの変更を行い、エレクトロマイグレーションエラーが検出されない場合は、ブロックレイアウトに対する変更は加えない。本実施形態では、図８に示すレイアウトにおいて、スタンダードセルＥの入力に接続される配線にエレクトロマイグレーションエラーが発生したと仮定する。
【００６５】
ステップＳ４は、エレクトロマイグレーションエラーが検出されたスタンダードセルに接続されているスタンダードセルを置換する工程である。この段階では、図８に示すようなレイアウトにおいて、エレクトロマイグレーションエラーが検出されたスタンダードセルＥの入力に対応するメタル配線５３に接続しているスタンダードセルＤを、ピーク電流の少ないスタンダードセルＦと置換することにより、図９のようなレイアウトを形成し、再度エレクトロマイグレーション検証を行う。
【００６６】
前記のステップＳ３及びＳ４で説明したエレクトロマイグレーションエラー検出によるレイアウト変更について、図８に示すスタンダードセルＤ、Ｅから成るレイアウトと、図９に示すスタンダードセルＦ、Ｅから成るレイアウトを用いて以下に記述する。
【００６７】
図８に示すレイアウトに対して、エレクトロマイグレーションエラー検証を行い、ブロックレイアウトを構成する何れかのスタンダードセルに接続する配線にエレクトロマイグレーションエラーが検出された場合には（ステップＳ３）、ピーク電流の多いスタンダードセルＤをレイアウトから取り除き、同じ位置にピーク電流の少ないスタンダードセルＦを配置する。この置換配置によって、図９に示すレイアウトが形成される。
【００６８】
前記のように、スタンダードセルＤとスタンダードセルＦとを置換するためには、スタンダードセルＤとスタンダードセルＦが同一の論理、同一のセル高さ、同一のセル幅、同一のトランジスタサイズ、同一の入出力端子位置を有する必要がある。図５に示すスタンダードセルＦは、メタル配線２５の幅のみがスタンダードセルＤとは異なり、その他の素子やセルの高さなど、構成の大部分はスタンダードセルＤと同じである。論理及びサイズが同一であるため、置換によって再配線の必要はない。従って、スタンダードセルＥの入力に接続する配線にエレクトロマイグレーションエラーを検出した場合には、スタンダードセルＤとスタンダードセルＦとを置換するという容易な手段によって、工数を削減し、エレクトロマイグレーションエラーを回避することができる。
【００６９】
以上のように、ピーク電流の少ないスタンダードセルを配置することによって、配線を流れるピーク電流が低下し、エレクトロマイグレーションエラーを回避することができる。
【００７０】
尚、本実施形態において、エレクトロマイグレーションエラー検出時には、エレクトロマイグレーションエラーが検出された箇所のエラーを回避するために必要な置換のみが行われる。図１０において、スタンダードセルＥの左側にはピーク電流の少ないスタンダードセルＦが、右側にはスタンダードセルＤが配置されている。これは、左側のスタンダードセルＦのみが置換された例である。
【００７１】
尚、図１１に示すスタンダードセル（第５のスタンダードセル）Ｇのように、メタル配線２７をジグザグ形状に引き回した構成のスタンダードセルに置換するという手段でも同様の効果を得ることができる。また、メタル配線２７の折り返し回数は何回でも構わない。
【００７２】
更に、図１２に示すスタンダードセル（第５のスタンダードセル）Ｈのように、ＮチャネルＭＯＳ型トランジスタ２１のドレイン領域とメタル配線２４とを接続しているコンタクト２９の個数を変更した構成のスタンダードセルに置換する手段でも同様の効果を得ることができる。尚、ＮチャネルＭＯＳ型トランジスタ側だけに限らず、ＰチャネルＭＯＳ型トランジスタ側でも、またＰチャネルＭＯＳ型とＮチャネルＭＯＳ型との両側でも構わない。
【００７３】
また、図１３に示すスタンダードセル（第５のスタンダードセル）Ｉのように、メタル配線３０をコンタクト３１を介してポリシリコン配線３２に接続し、ポリシリコン配線３２をコンタクト３３を介してメタル配線３４に接続して第５の出力信号線を形成する構成のスタンダードセルに置換する構成や、図１４に示すスタンダードセル（第５のスタンダードセル）Ｊのように、メタル配線３５をコンタクト３６を介して拡散層配線３７に接続し、拡散層配線３７をコンタクト３８を介してメタル配線３９に接続して第５の出力信号線を形成する構成のスタンダードセルに置換する構成であっても、同様の効果を得ることができる。
【００７４】
尚、図１１〜図１４記載のスタンダードセルについても、実際はプロセスやレイアウト形状に依存することは言うまでもない。
【００７５】
（実施形態４）
スタンダードセルを用いた半導体集積回路の発明について、図面に照らし合わせて第４の実施形態を説明する。前記実施形態１〜３で説明した内容については省略して説明する。
【００７６】
先ず、本実施形態において用いられる複数種類のスタンダードセルの各々の構成について説明する。
【００７７】
図１５は、スタンダードセル（第６のスタンダードセル）Ｋの構成を示した図であり、インバータ回路に相当する。スタンダードセルＫは、ゲート電極（ポリシリコン配線）４０とＰ型拡散領域４１とによってＰチャネルＭＯＳ型トランジスタ４２が構成されており、ゲート電極４０とＮ型拡散領域４３とによってＮチャネルＭＯＳ型トランジスタ４４が構成されている。ゲート電極４０は、コンタクト４５を介してメタル配線４６と接続している。前記ゲート電極４０はスタンダードセルＫの入力に対応し、前記ゲート電極４０をコンタクト４５を介して接続されたメタル配線４６は、入力信号線を構成している。
【００７８】
図１６は、スタンダードセル（第７のスタンダードセル）Ｌの構成を表す図であって、スタンダードセルＬは、ゲート電極４０とメタル配線４９を接続しているコンタクト４８の個数がスタンダードセルＫでのコンタクト４５の個数とは異なり、コンタクトの個数を調整することにより、スリューを増やし、ピーク電流を少なくしている。
【００７９】
本実施形態においても、スタンダードセルを用いた配置・配線を行い、図２０に示すようなブロックレイアウトを形成する。図２０のスタンダードセル５５の拡大図を図１７に示す。この段階では、図１５に示すように、通常構成のスタンダードセルＫを用いるとする。このスタンダードセルＫの出力に対応するメタル配線４７と、スタンダードセルＥの入力に対応するメタル配線５３とを接続して、図１７に示すようなレイアウトを形成し、エレクトロマイグレーションエラーが検出されたスタンダードセルＥの入力に対応するメタル配線５３に接続しているスタンダードセルＫを、ピーク電流の少ないスタンダードセルＬと置換することにより、図１８のようなレイアウトを形成する。
【００８０】
尚、本実施形態において、エレクトロマイグレーションエラーの検出時には、エレクトロマイグレーションエラーが検出された箇所のエラーを回避するために必要な置換のみが行われる。図１９において、スタンダードセルＥの左側にはピーク電流の少ないスタンダードセルＬが、右側にはスタンダードセルＫが配置されている。これは、左側のスタンダードセルＬのみが置換された例である。
【００８１】
尚、本実施形態では、スタンダードセルＫとスタンダードセルＬとでは、スタンダードセルＫの方がピーク電流が多いとしているが、実際はプロセスやレイアウト形状に依存することは言うまでもない。
【００８２】
設計方法の詳細な内容については実施形態３で説明した内容と同様であるので、その説明を省略する。
【００８３】
前記のように、スタンダードセルＫとスタンダードセルＬとを置換するためには、スタンダードセルＫとスタンダードセルＬとが同一の論理、同一のセル高さ、同一のセル幅、同一のトランジスタサイズ、同一の入出力端子位置を有する必要がある。図１５に示すスタンダードセルＬは、ゲート電極４０とメタル配線４９とを接続しているコンタクト４８の個数がスタンダードセルＫとは異なり、その他の素子やセルの高さなど、構成の大部分はスタンダードセルＫと同じである。論理及びサイズが同一であるので、置換によって再配線の必要はない。従って、スタンダードセルＥの入力に接続する配線にエレクトロマイグレーションエラーを検出した場合には、スタンダードセルＫとスタンダードセルＬとを置換するという容易な手段によって、工数を削減し、エレクトロマイグレーションエラーを回避することができる。
【００８４】
尚、ゲート電極４０とメタル配線４９とを接続しているコンタクトの数は何個でも構わない。
【００８５】
以上、実施形態１〜４は全て例示であって、本発明をここで挙げた実施形態に制限するものではないことは言うまでもない。
【００８６】
また、以上の実施形態においては、エレクトロマイグレーションエラー発生の可能性のあるスタンダードセルに接続しているスタンダードセルが隣接しているを説明したが、必ずしも隣接している必要はない。
【産業上の利用可能性】
【００８７】
以上説明したように、本発明は、配線リソースを減らすことなく、また、人手による設計変更の繰り返し等の無駄な作業の発生がなく、また、他の配置配線やタイミングや面積に影響を及ぼすことなく、工数を削減しつつ、スタンダードセルの駆動能力の制限をなくしたり、エレクトロマイグレーションエラーを回避することが可能であるので、スタンダードセルを用いた半導体集積回路やその設計方法等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態１のスタンダードセルＡを示す図である。
【図２】本発明の実施形態１のスタンダードセルＢを示す図である。
【図３】本発明の実施形態２のスタンダードセルＣを示す図である。
【図４】本発明の実施形態３のスタンダードセルＤを示す図である。
【図５】本発明の実施形態３のスタンダードセルＥを示す図である。
【図６】本発明の実施形態３のスタンダードセルＦを示す図である。
【図７】本発明の実施形態３及び４の設計フローチャート図である。
【図８】本発明の実施形態３のレイアウトを示す図である。
【図９】本発明の実施形態３の他のレイアウトを示す図である。
【図１０】本発明の実施形態３の更に他のレイアウトを示す図である。
【図１１】本発明の実施形態３のスタンダードセルＧを示す図である。
【図１２】本発明の実施形態３のスタンダードセルＨを示す図である。
【図１３】本発明の実施形態３のスタンダードセルＩを示す図である。
【図１４】本発明の実施形態３のスタンダードセルＪを示す図である。
【図１５】本発明の実施形態４のスタンダードセルＫを示す図である。
【図１６】本発明の実施形態４のスタンダードセルＬを示す図である。
【図１７】本発明の実施形態４のレイアウトを示す図である。
【図１８】本発明の実施形態４の他のレイアウトを示す図である。
【図１９】本発明の実施形態４の更に他のレイアウトを示す図である。
【図２０】本発明の実施形態のブロックレイアウトを示す図である。
【図２１】特許文献１を示す図である。
【図２２】特許文献２を示す図である。
【図２３】特許文献３を示す図である。
【符号の説明】
【００８９】
１、１７、４０、５１    ゲート電極
２、１８、４１          Ｐ型拡散領域
３、１９、４２          ＰチャネルＭＯＳ型トランジスタ
４、２０、４３          Ｎ型拡散領域
５、２１、４４          ＮチャネルＭＯＳ型トランジスタ
６、７、９、１１、１３、１５、２２、２３、２８、２９、３１、３３、３６、３８、４５、４８、５２
コンタクト
８、１２、１６、２４、２５、２６、２７、３０、３４、３５、３９、４６、４７、４９、５０、５３、６３、６４、６６
メタル配線
１０、３２             ポリシリコン配線
１４、３７           拡散層配線
Ａ                  第１のスタンダードセル
Ｂ                  第２のスタンダードセル
Ｃ                  第３のスタンダードセル
Ｄ                  第４のスタンダードセル
Ｆ                  第５のスタンダードセル
Ｋ                  第６のスタンダードセル
Ｌ                  第７のスタンダードセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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