(57)【要約】【課題】  レベルシフト回路のオン耐圧について配慮し、オン耐圧を高めて破壊を防止する回路を提供することにある。【解決手段】  高圧出力ＤＯＵＴがＨｉの状態では、Ｎ型トランジスタＨＶＮ１、Ｐ型トランジスタＨＶＰ２はＯＦＦ状態、Ｎ型トランジスタＨＶＮ２、Ｐ型トランジスタＨＶＰ１はＯＮ状態であり、ＨＶＮ１のドレイン−ソース間には高電圧ＶＨが印加されている。高圧出力ＤＯＵＴをＬｏに遷移させる過程において、Ｎ型トランジスタＨＶＮ１のゲート電位を一旦、ＶＤＤとＧＮＤの中間状態に置き、Ｎ型トランジスタＨＶＮ１のドレイン−ソース電圧を下げた後、ゲート電圧をＶＤＤに上昇させる。これにより、Ｎ型トランジスタＨＶＮ１のドレイン−ソース間電圧が高く、且つ、ドレイン電流が大きい状態を回避し、レベルシフト回路のオン耐圧を高めて破壊を防止する。【選択図】  図１
2009267758.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
前記出力端子に接続された出力トランジスタと、前記出力トランジスタの入力レベルを変更するレベルシフト回路とを含んで成る負荷駆動回路と、
ソースが第１の電源に接続された第２のＰ型ＭＯＳトランジスタとソースが前記第１の電源より電位の低い第２の電源に接続された第１のＮ型ＭＯＳトランジスタとが互いのドレインで接続されて成る第１のインバータを含んで成るレベルシフト駆動回路と、
前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと電気的に共通接続された入力端子と
を備え、
前記レベルシフト回路は、ソースが前記第２の電源に共通接続された第１および第２の負荷駆動Ｎ型ＭＯＳトランジスタを含み、かつ、前記第１の負荷駆動Ｎ型ＭＯＳトランジスタのドレインが前記出力トランジスタのゲートに接続され、
前記レベルシフト駆動回路は、前記第１のインバータの共通ドレインにて前記レベルシフト回路を構成する前記第１の負荷駆動Ｎ型ＭＯＳトランジスタのゲートと接続され、かつ、前記第１のインバータの共通ドレインに発生する電圧を抑制するレベルシフト駆動電圧抑制回路を含む
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記レベルシフト駆動電圧抑制回路は、
ソースが前記第１の電源に電気的に接続され、かつ、ドレインが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが前記入力端子と接続された第１のＰ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が前記入力端子と接続された遅延素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第１のＰ型ＭＯＳトランジスタは、アノード側が前記第１の電源に接続され、かつ、カソード側が前記第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して前記第１の電源と電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
前記レベルシフト駆動電圧抑制回路は、
ドレインが前記第１の電源に電気的に接続され、かつ、ソースが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して前記入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が前記入力端子と接続された遅延素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
前記レベルシフト駆動電圧抑制回路は、
ソースが前記第１の電源に電気的に接続され、かつ、ドレインが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが前記入力端子と接続された第１のＰ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と接続された遅延素子と、
出力側が前記第１のインバータを構成する前記第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と前記遅延素子の出力とに接続されたＡＮＤゲート素子と
を含んで成り、
前記第１のＰ型ＭＯＳトランジスタは、アノード側が前記第１の電源に接続され、かつ、カソード側が前記第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して前記第１の電源と電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記レベルシフト駆動電圧抑制回路は、
ドレインが前記第１の電源に電気的に接続され、かつ、ソースが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して前記入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と接続された遅延素子と、
出力側が前記第１のインバータを構成する前記第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と前記遅延素子の出力とに接続されたＡＮＤゲート素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項７】
負荷に高低の電圧を供給する回路であって、
第１の電源と出力端子との間に接続された第１の半導体スイッチング素子と、
前記出力端子と前記第１の電源より電位の低い第２の電源との間に接続された第２の半導体スイッチング素子と、
前記第１の半導体スイッチング素子のゲートを駆動する第１の高圧ＰＭＯＳと、
前記第１の半導体スイッチング素子のゲートを駆動する第１の高圧ＮＭＯＳと、
前記第１の高圧ＰＭＯＳと差動動作する第２の高圧ＰＭＯＳと、
前記第１の高圧ＮＭＯＳと差動動作する第２の高圧ＮＭＯＳと、
ソースが前記第１の電源に接続された第２のＰ型ＭＯＳトランジスタとソースが前記第２の電源に接続された第１のＮ型ＭＯＳトランジスタとが互いのドレインで接続されて成る第１のインバータと、前記第１の高圧ＮＭＯＳのゲートに印加される電圧を抑制するレベルシフト駆動電圧抑制回路とを含んで成るレベルシフト駆動回路と
を備えて成ることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記レベルシフト駆動電圧抑制回路は、
ソースが前記第１の電源に電気的に接続され、かつ、ドレインが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが前記入力端子と接続された第１のＰ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が前記入力端子と接続された遅延素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
前記第１のＰ型ＭＯＳトランジスタは、アノード側が前記第１の電源に接続され、かつ、カソード側が前記第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して前記第１の電源と電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項７において、
前記レベルシフト駆動電圧抑制回路は、
ドレインが前記第１の電源に電気的に接続され、かつ、ソースが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して前記入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が前記入力端子と接続された遅延素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７において、
前記レベルシフト駆動電圧抑制回路は、
ソースが前記第１の電源に電気的に接続され、かつ、ドレインが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが前記入力端子と接続された第１のＰ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と接続された遅延素子と、
出力側が前記第１のインバータを構成する前記第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と前記遅延素子の出力とに接続されたＡＮＤゲート素子と
を含んで成り、
前記第１のＰ型ＭＯＳトランジスタは、アノード側が前記第１の電源に接続され、かつ、カソード側が前記第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して前記第１の電源と電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項７において、
前記レベルシフト駆動電圧抑制回路は、
ドレインが前記第１の電源に電気的に接続され、かつ、ソースが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して前記入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と接続された遅延素子と、
出力側が前記第１のインバータを構成する前記第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と前記遅延素子の出力とに接続されたＡＮＤゲート素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項１３】
出力端子と、
前記出力端子に接続された出力トランジスタと、前記出力トランジスタの入力レベルを変更するレベルシフト回路とを含んで成る負荷駆動回路と、
ソースが第１の電源に接続された第２のＰ型ＭＯＳトランジスタとソースが前記第１の電源より電位の低い第２の電源に接続された第１のＮ型ＭＯＳトランジスタとが互いのドレインで接続されて成る第１のインバータを含んで成るレベルシフト駆動回路と、
前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと電気的に共通接続された入力端子と
を備えた回路が複数組み並列配置されて共通の半導体基板上に一体に集積形成されて成る半導体集積回路装置であって、
複数組みの前記回路の各々について、
前記レベルシフト回路は、ソースが前記第２の電源に共通接続された第１および第２の負荷駆動Ｎ型ＭＯＳトランジスタを含み、かつ、前記第１の負荷駆動Ｎ型ＭＯＳトランジスタのドレインが前記出力トランジスタのゲートに接続され、
前記レベルシフト駆動回路は、前記第１のインバータの共通ドレインにて前記レベルシフト回路を構成する前記第１の負荷駆動Ｎ型ＭＯＳトランジスタのゲートと接続され、かつ、前記第１のインバータの共通ドレインに発生する電圧を抑制するレベルシフト駆動電圧抑制回路を含む
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記レベルシフト駆動電圧抑制回路は、
ソースが前記第１の電源に電気的に接続され、かつ、ドレインが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが前記入力端子と接続された第１のＰ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が前記入力端子と接続された遅延素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
前記第１のＰ型ＭＯＳトランジスタは、アノード側が前記第１の電源に接続され、かつ、カソード側が前記第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して前記第１の電源と電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１３において、
前記レベルシフト駆動電圧抑制回路は、
ドレインが前記第１の電源に電気的に接続され、かつ、ソースが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して前記入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が前記入力端子と接続された遅延素子と
を含んで成ることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１３において、
前記レベルシフト駆動電圧抑制回路は、
ソースが前記第１の電源に電気的に接続され、かつ、ドレインが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが前記入力端子と接続された第１のＰ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と接続された遅延素子と、
出力側が前記第１のインバータを構成する前記第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と前記遅延素子の出力とに接続されたＡＮＤゲート素子と
を含んで成り、
前記第１のＰ型ＭＯＳトランジスタは、アノード側が前記第１の電源に接続され、かつ、カソード側が前記第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して前記第１の電源と電気的に接続されている
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１３において、
前記レベルシフト駆動電圧抑制回路は、
ドレインが前記第１の電源に電気的に接続され、かつ、ソースが前記第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して前記入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、
出力側が前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と接続された遅延素子と、
出力側が前記第１のインバータを構成する前記第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が前記入力端子と前記遅延素子の出力とに接続されたＡＮＤゲート素子と
を含んで成ることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特に負荷駆動回路と、それを構成するレベルシフト回路を駆動するレベルシフト駆動回路とが共通の半導体基板上に一体に集積形成された半導体集積回路、あるいは、負荷駆動回路とレベルシフト駆動回路との組合せを複数チャネル分備えたプラズマディスプレイ用スキャンドライバ半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、パワーＭＯＳトランジスタがオンする際、ゲート・ソース間に高い電圧が印加され、耐圧が高くない素子を使用する場合はその耐圧を超えて破壊に至ることを課題と捉え、駆動回路として、電圧回路にゲートを接続されたＰ型ＭＯＳトランジスタのソースと電源端子との間の電圧で動作し、パワーＭＯＳトランジスタを駆動するバッファ回路を備えるものが提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００５−１０１７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本願発明者等は本願に先立って、レベルシフト回路の駆動方法について検討を行った。レベルシフト回路の駆動については、図９に示されるような、単純なインバータで差動ＮＭＯＳドライバのレベルシフト回路を駆動する回路を検討した。
【０００５】
しかし、この回路は差動ＮＭＯＳのオン耐圧について配慮されていないことを本願発明者等は見いだした。レベルシフト９はＮ型トランジスタＨＶＮ２、ＨＶＮ１とＰ型トランジスタＨＶＰ２、ＨＶＰ１で構成されている。Ｎ型トランジスタＨＶＮ１のドレイン端子はスイッチング素子１のゲートに接続されている。スイッチング素子１は外部負荷を駆動するため、負荷駆動に耐えるに足る大きさであり一般的にゲート容量も大きい。そのため、Ｎ型トランジスタＨＶＮ１が駆動する負荷は大きい。一方、Ｎ型トランジスタＨＶＮ２は、レベルシフト回路のＰ型トランジスタＨＶＰ１のゲートを駆動するため、駆動する負荷は小さい。
【０００６】
高圧出力ＤＯＵＴがＨｉレベルにある状態では、Ｎ型トランジスタＨＶＮ１はオフ状態でありＰ型トランジスタＨＶＰ１はオン状態である。このときＮ型トランジスタＨＶＮ１のドレイン−ソース間には高圧電圧ＶＨが印加された状態である。高圧出力ＤＯＵＴをＨｉレベルからＬｏレベルに遷移させる場合には、Ｎ型トランジスタＨＶＮ１のゲート−ソース間に低電圧ＶＤＤを印加する制御を行なう。このゲート−ソース間にＶＤＤを印加した直後は、ゲートードレイン間には高電圧ＶＨが印加された状態にあり、Ｎ型トランジスタＨＶＮ１の駆動によってノードＧの電位を徐々にローレベルに下げていく。Ｎ型トランジスタＨＶＮ１の駆動する負荷にはスイッチング素子１のゲート容量も含まれるため、Ｎ型トランジスタＨＶＮ１のドレイン−ゲート間電圧Ｖｄｓが下がる前に、ドレイン電流は飽和電流に達してしまう。このため、Ｎ型トランジスタＨＶＮ１は、ドレイン−ソース間電圧が大きく、且つ、ドレイン電流が大きい状態が存在する。これによりＮ型トランジスタのオン耐圧のマージンが小さいと正常に動作しなくなる。
【０００７】
図１０にＮ型トランジスタＨＶＮ１の動作点を示す。横軸にドレイン−ソース間電圧Ｖｄｓ、縦軸にドレイン電流Ｉｄｓを示す。Ｖｄｓ＝ＶＨ、Ｉｄｓ＝０の点Ａから、ドレイン電流Ｉｄｓが飽和電流に達する点Ｂを経由して、Ｖｄｓ＝０、Ｉｄｓ＝０の点Ｃに至る。点Ｂでは、ドレイン−ソース間電圧が大きく、且つ、ドレイン電流が大きいため、オン耐圧マージンが少ないと正常に動作しなくなる。
【０００８】
一方、Ｎ型トランジスタＨＶＮ２は、駆動する負荷が小さいため、ドレイン電流Ｉｄｓが飽和電流に達する前に、ドレイン−ソース間電圧Ｖｄｓが下がるため、ドレイン−ソース間電圧が大きく、且つ、ドレイン電流が大きい状態が存在しない。
【０００９】
図１１に、Ｎ型トランジスタＨＶＮ２の動作点を示す。横軸にドレイン−ソース間電圧Ｖｄｓ、縦軸にドレイン電流Ｉｄｓを示す。Ｖｄｓ＝ＶＨ、Ｉｄｓ＝０の点Ａから、ドレイン電流Ｉｄｓが飽和電流に達する点Ｂを経由して、Ｖｄｓ＝０、Ｉｄｓ＝０の点Ｃに至る。点Ｂでは、ドレイン−ソース間電圧が下がっているため、Ｎ型トランジスタＨＶＮ１と比較して、オン耐圧マージンに対する配慮は必要ではない。
【００１０】
尚、上記の特許文献１は、バッファ回路を新たに設けることで素子破壊の問題を解決しようとした例であるが、新たに設けたバッファ回路の占める面積の分、回路面積全体のオーバーヘッドの点で課題が残ると考えられる。
【課題を解決するための手段】
【００１１】
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明の半導体集積回路装置は、出力端子と、前記出力端子に接続された出力トランジスタと、前記出力トランジスタの入力レベルを変更するレベルシフト回路とを含んで成る負荷駆動回路と、ソースが第１の電源に接続された第２のＰ型ＭＯＳトランジスタとソースが前記第１の電源より電位の低い第２の電源に接続された第１のＮ型ＭＯＳトランジスタとが互いのドレインで接続されて成る第１のインバータを含んで成るレベルシフト駆動回路と、前記第１のインバータを構成する前記第２のＰ型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトランジスタのゲートと電気的に共通接続された入力端子とを備え、前記レベルシフト回路は、ソースが前記第２の電源に共通接続された第１および第２の負荷駆動Ｎ型ＭＯＳトランジスタを含み、かつ、前記第１の負荷駆動Ｎ型ＭＯＳトランジスタのドレインが前記出力トランジスタのゲートに接続され、前記レベルシフト駆動回路は、前記第１のインバータの共通ドレインにて前記レベルシフト回路を構成する前記第１の負荷駆動Ｎ型ＭＯＳトランジスタのゲートと接続され、かつ、前記第１のインバータの共通ドレインに発生する電圧を抑制するレベルシフト駆動電圧抑制回路を含むことを特徴とする。
【００１２】
別の観点から捉えれば、本発明の半導体集積回路装置は、負荷に高低の電圧を供給する回路であって、高圧電源と出力端子の間に第１の半導体スイッチング素子と、出力端子とグランドの間に第２の半導体スイッチング素子と、第１の半導体スイッチング素子のゲートを駆動する第１の高圧ＰＭＯＳと、第１の半導体スイッチング素子のゲートを駆動する第１の高圧ＮＭＯＳと、第１の高圧ＰＭＯＳと差動動作する第２の高圧ＰＭＯＳと、第１の高圧ＮＭＯＳと差動動作する第２の高圧ＮＭＯＳと、第１の高圧ＮＭＯＳのゲートに印加される電圧を抑制する構成を有することを特徴とする。
【００１３】
また、本発明のスキャンドライバ半導体集積回路装置は、上記の出力端子と、負荷駆動回路と、レベルシフト駆動回路と、入力端子とを備えた回路が複数組み並列配置されて共通の半導体基板上に一体に集積形成されて成る半導体集積回路装置であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、オン耐圧が高い半導体装置を提供できることである。
【発明を実施するための最良の形態】
【００１５】
本発明の半導体集積回路装置は、出力端子と、その出力端子に接続された出力トランジスタと、その出力トランジスタの入力レベルを変更するレベルシフト回路とを含んで成る負荷駆動回路と、ソースが第１の電源に接続された第２のＰ型ＭＯＳトランジスタとソースが第１の電源より電位の低い第２の電源に接続された第１のＮ型ＭＯＳトランジスタとが互いのドレインで接続されて成る第１のインバータを含んで成るレベルシフト駆動回路と、第１のインバータを構成する第２のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタのゲートと電気的に共通接続された入力端子とを備える。レベルシフト回路は、ソースが第２の電源に共通接続された第１および第２の負荷駆動Ｎ型ＭＯＳトランジスタを含み、かつ、第１の負荷駆動Ｎ型ＭＯＳトランジスタのドレインが出力トランジスタのゲートに接続されて構成される。レベルシフト駆動回路は、第１のインバータの共通ドレインにてレベルシフト回路を構成する第１の負荷駆動Ｎ型ＭＯＳトランジスタのゲートと接続され、かつ、第１のインバータの共通ドレインに発生する電圧を抑制するレベルシフト駆動電圧抑制回路を含んで構成される。
【００１６】
レベルシフト駆動電圧抑制回路は、ソースが第１の電源に電気的に接続され、かつ、ドレインが第１のインバータの共通ドレインに接続され、かつ、ゲートが入力端子と接続された第１のＰ型ＭＯＳトランジスタと、出力側が第１のインバータを構成する第２のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が入力端子と接続された遅延素子とを含んで構成されるのが好適である。
【００１７】
第１のＰ型ＭＯＳトランジスタは、第１の電源とソースで直接接続されてもよいが、例えば、アノード側が第１の電源に接続され、かつ、カソード側が第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して第１の電源と電気的に接続されるように構成すればより好適である。
【００１８】
レベルシフト駆動電圧抑制回路は、ドレインが第１の電源に電気的に接続され、かつ、ソースが第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、出力側が第１のインバータを構成する第２のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタのゲートと共通接続され、かつ、入力側が入力端子と接続された遅延素子とを含んで構成されるようにしても好適である。
【００１９】
レベルシフト駆動電圧抑制回路は、ソースが第１の電源に電気的に接続され、かつ、ドレインが第１のインバータの共通ドレインに接続され、かつ、ゲートが入力端子と接続された第１のＰ型ＭＯＳトランジスタと、出力側が第１のインバータを構成する第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が入力端子と接続された遅延素子と、出力側が第１のインバータを構成する第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が入力端子と遅延素子の出力とに接続されたＡＮＤゲート素子とを含んで構成されても好適である。この場合、第１のＰ型ＭＯＳトランジスタは、アノード側が第１の電源に接続され、かつ、カソード側が第１のＰ型ＭＯＳトランジスタのソースに接続されたダイオードを介して第１の電源と電気的に接続される。
【００２０】
レベルシフト駆動電圧抑制回路は、ドレインが第１の電源に電気的に接続され、かつ、ソースが第１のインバータの共通ドレインに接続され、かつ、ゲートが第２のインバータを介して入力端子と電気的に接続された第２のＮ型ＭＯＳトランジスタと、出力側が第１のインバータを構成する第２のＰ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が入力端子と接続された遅延素子と、出力側が第１のインバータを構成する第１のＮ型ＭＯＳトランジスタのゲートと接続され、かつ、入力側が入力端子と遅延素子の出力とに接続されたＡＮＤゲート素子とを含んで構成されても好適である。
【００２１】
別の観点から捉えるならば、本発明の半導体集積回路装置は、負荷に高低の電圧を供給する回路であって、第１の電源と出力端子との間に接続された第１の半導体スイッチング素子と、出力端子と前記第１の電源より電位の低い第２の電源との間に接続された第２の半導体スイッチング素子と、第１の半導体スイッチング素子のゲートを駆動する第１の高圧ＰＭＯＳと、第１の半導体スイッチング素子のゲートを駆動する第１の高圧ＮＭＯＳと、第１の高圧ＰＭＯＳと差動動作する第２の高圧ＰＭＯＳと、第１の高圧ＮＭＯＳと差動動作する第２の高圧ＮＭＯＳと、ソースが第１の電源に接続された第２のＰ型ＭＯＳトランジスタとソースが第２の電源に接続された第１のＮ型ＭＯＳトランジスタとが互いのドレインで接続されて成る第１のインバータと、第１の高圧ＮＭＯＳのゲートに印加される電圧を抑制するレベルシフト駆動電圧抑制回路とを含んで成るレベルシフト駆動回路とを備えて構成される。
【００２２】
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【実施例１】
【００２３】
図１は本発明の半導体集積回路装置の一例である第一の実施例を示す図である。本実施例の半導体集積回路８００は、５Ｖ程度の電圧ＶＤＤが印加されるレベルシフト駆動回路２００と、１００Ｖ以上の高圧電源ＶＨが印加される負荷駆動回路１００の二つの部分を含んで構成されている。特にレベルシフト回路駆動２００の構成に特徴を有する。以下に夫々の回路について説明する。
【００２４】
負荷駆動回路１００はレベルシフト回路９とスイッチング素子１、２、ダイオード３、４、８、抵抗５、ツェナー７によって構成される。レベルシフト回路９は、ソースがＧＮＤに接地された二つのＮ型トランジスタＨＶＮ１、ＨＶＮ２と、ソースが高圧電源ＶＨに接続された二つのＰ型トランジスタＨＶＰ１、ＨＶＰ２によって構成される。Ｎ型トランジスタＨＶＮ１とＰ型トランジスタＨＶＰ１のドレインと、Ｐ型トランジスタＨＶＰ２のゲートと、スイッチング素子１のゲートは接続している。Ｎ型トランジスタＨＶＮ２とＰ型トランジスタＨＶＰ２のドレインは接続されており、Ｐ型トランジスタＨＶＰ１のゲートに接続している。
【００２５】
レベルシフト駆動回路２００は、二つのＰ型トランジスタＰ１、Ｐ２と、Ｎ型トランジスタＮ１と遅延素子１０によって構成されている。Ｐ型トランジスタＰ１、Ｐ２と、Ｎ型トランジスタＮ１のドレインは前記Ｎ型トランジスタＨＶＮ１のゲートとノードＣで接続されている。Ｐ型トランジスタＰ１、Ｐ２のソースは、電源ＶＤＤに接続されている。Ｎ型トランジスタＮ１のソースはＧＮＤに接地されている。Ｐ型トランジスタＰ２のゲートと、Ｎ型トランジスタＮ１のゲートは、遅延素子１０の出力とノードＢで接続されている。Ｐ型トランジスタＰ１のゲートは入力信号ＩＮ１と接続されている。
【００２６】
以上のように構成された回路について、以下、図２を用いて動作を説明する。まず、入力信号ＩＮ１がＨｉレベルにある定常時のｔ１では、Ｐ型トランジスタＰ１、Ｐ２はＯＦＦ、Ｎ型トランジスタＮ１はＯＮしており、ノードＣはＬｏレベルであるため、Ｎ型トランジスタＨＶＮ１はＯＦＦである。ＩＮ２がＨｉレベル、ＩＮ３がＬｏレベルであれば、Ｎ型トランジスタＨＶＮ２はＯＮ、Ｐ型トランジスタＨＶＰ１はＯＮ、Ｐ型トランジスタＨＶＰ２はＯＦＦ、スイッチング素子１はＯＮ、スイッチング素子２はＯＦＦであり、出力ＤＯＵＴはＨｉレベルとなる。
【００２７】
入力信号ＩＮ１がＬｏレベルに切り替わった直後の時刻t2では、Ｐ型トランジスタＰ１はＯＮ、ノードＢはＨｉレベルであるためＰ型トランジスタＰ２はＯＦＦ、Ｎ型トランジスタＮ１はＯＮである。Ｐ型トランジスタＰ１とＮ型トランジスタＮ１が共にＯＮであるため、ノードＣはＧＮＤレベルとＶＤＤレベルの中間電位ＶＭＩＤである。この中間電位ＶＭＩＤをＮ型トランジスタＨＶＮ１の閾値電圧Ｖｔｈよりも大きいレベルに設定することでＮ型トランジスタＨＶＮ１はスイッチング素子１を駆動するのに十分なドレイン電流を確保しつつ、オン耐圧により正常に動作しなくなることを防止できるレベルにドレイン電流を抑制できる。また、中間電位ＶＭＩＤに到達する時間を短くできるため、遅延時間を短くできる利点も兼ね備える。Ｎ型トランジスタＨＶＮ１がＯＮすることで、スイッチング素子１のゲート容量をドライブし、ドレイン−ソース間電位は徐々に低くなる。ゲート−ソース間電圧ＶｇｓをＶＤＤよりも低いＶＭＩＤに抑制しているため、ドレイン電流Ｉｄｓは小さい状態であり、Ｎ型トランジスタＨＶＮ１は、Ｖｄｓが大きく、且つ、Ｉｄｓが大きい状態を回避する。入力信号ＩＮ２は、Ｌｏレベルに設定することでＮ型トランジスタＨＶＮ２をオフとし、レベルシフトの反転を行なう。
【００２８】
図２の時刻t３では、入力信号ＩＮ１はＬｏレベルであるため、Ｐ型トランジスタＰ１はＯＮとなる。ノードＢもＬｏレベルであるため、Ｐ型トランジスタＰ２はＯＮ、Ｎ型トランジスタＮ１はＯＦＦである。ノードＣはＶＤＤとなり、Ｎ型トランジスタＨＶＮ１のドレイン電流Ｉｄｓは大きくなり、Ｎ型トランジスタＨＶＮ１のドレイン−ソース間電圧Ｖｄｓを早くＬｏレベルに落とし、スイッチング素子１を早くＯＦＦする。時刻ｔ４は、Ｎ型トランジスタＨＶＮ１をＯＦＦした状態の定常状態である。
【００２９】
入力信号ＩＮ３は、スイッチング素子１、２が同時にＯＮしないタイミングでＨｉとし、出力ＤＯＵＴをＬｏレベルに固定する。
【００３０】
図３に時刻ｔ１から時刻ｔ４までのＮ型トランジスタＨＶＮ１の動作点を示す。横軸は、ドレイン−ソース間電圧Ｖｄｓであり、縦軸は、ドレイン電流Ｉｄｓである。時刻ｔ１では、Ｖｄｓ＝ＶＨ、Ｉｄｓ＝０であり、時刻ｔ２でゲート−ソース間電圧Ｖｇｓ＝ＶＭＩＤで抑制された飽和電流に達し、抑制された飽和電流Ｉｄｓで、ドレイン−ソース電圧Ｖｄｓを下げる。時刻ｔ３の、Ｖｇｓ＝ＶＤＤの大きい飽和電流を経由し、Ｖｄｓ＝０、Ｉｄｓ＝０の時刻ｔ４に至る。Ｖｄｓが大きく、且つ、Ｉｄｓが大きい状態を回避し、オン耐圧マージン不足により正常に動作しなくなることを防止する。
【００３１】
以上により、図１のレベルシフト回路において、スイッチング素子１を駆動するＮ型トランジスタＨＶＮ１のドレイン電流が大きく、且つ、ドレイン−ソース間電圧が大きい状態を回避し、Ｎ型トランジスタのオン耐圧不足による破壊を予防する。
〔実施例１の変形例１〕
図４は、前記第１の実施例の一変形例である変形例１を示す図である。
【００３２】
本変形例は、前記第１の実施例のレベルシフト駆動回路２００に変更を加えた変形例である。すなわち、図４のＰ型トランジスタＰ１のドレインと電源ＶＤＤの間にダイオードＤ１を接続している。これにより、Ｐ型トランジスタＰ１とＮ型トランジスタＮ１が同時にＯＮしたときにノードＣの電位はダイオードの電圧降下分だけ低下し、Ｎ型トランジスタＨＶＮ１のゲート電圧上昇を抑制することが可能となる。
【００３３】
回路の動作は、第１の実施例と同じであるため省略するが、以上のように構成された図４のスイッチング素子１を駆動するＮ型トランジスタＨＶＮ１のドレイン電流が大きく、且つ、ドレイン−ソース間電圧が大きい状態を回避し、Ｎ型トランジスタのオン耐圧不足により正常に動作しなくなることを防止する。
〔実施例１の変形例２〕
図５は、前記第１の実施例の他の一変形例である変形例２を示す図である。
【００３４】
本変形例は、前記第１の実施例のレベルシフト駆動回路２００に変更を加えた他の変形例である。電源ＶＤＤとノードＣとの間に第１の実施例のＰ型トランジスタＰ１に代えてＮ型トランジスタＮ２を、ドレインがＶＤＤと接続され、かつ、ソースがノードＣと接続されるように接続し、さらに、入力信号ＩＮ１とＮ型トランジスタＮ２のゲートとの間には、インバータＩＮＶ１を、当該インバータＩＮＶ１の入力側が入力信号ＩＮ１と接続され、かつ、出力側がＮ型トランジスタＮ２のゲートと接続されるように接続する。
【００３５】
入力信号ＩＮ１と、ノードＢ、ノードＣの動作は、前記第１の実施例と同一であるため省略するが、Ｎ型トランジスタＮ１とＮ型トランジスタＮ２が同時にＯＮしたときのノードＣの電位は、Ｎ型トランジスタＮ２の閾値電圧分だけ低下し、Ｎ型トランジスタＨＶＮ１のゲート電圧上昇を抑制することが可能となる。
【００３６】
以上のように構成された図５のスイッチング素子１を駆動するＮ型トランジスタＨＶＮ１のドレイン電流が大きく、且つ、ドレイン−ソース間電圧が大きい状態を回避し、Ｎ型トランジスタのオン耐圧不足により正常に動作しなくなることを防止する。
【実施例２】
【００３７】
図６は本発明の半導体集積回路装置の他の一例である第２の実施例を示す図である。
【００３８】
本実施例の半導体集積回路８００は、５Ｖ程度の電圧ＶＤＤが印加されるレベルシフト駆動回路２００と、１００Ｖ以上の高圧電源ＶＨが印加される負荷駆動回路１００の二つの部分を含んで構成されている。負荷駆動回路１００は、前記第１の実施例と同一であるため、ここでは説明を省略する。レベルシフト駆動回路２００は、二つのＰ型トランジスタＰ１、Ｐ２と、Ｎ型トランジスタＮ１と、ダイオードＤ１と、ＡＮＤ素子ＡＮＤ１、遅延素子１０で構成される。レベルシフト９を構成するＮ型トランジスタＨＶＮ１のゲートは、Ｐ型トランジスタＰ１のドレインと、Ｐ型トランジスタＰ２のドレインと、Ｎ型トランジスタＮ１のドレインとノードＣで接続する。Ｐ型トランジスタＰ２のソースは、電源ＶＤＤと接続する。Ｎ型トランジスタＮ１のソースは、ＧＮＤと接地する。ダイオードＤ１は、Ｐ型トランジスタＰ１のソースと、電源ＶＤＤと接続する。遅延素子１０は、入力信号ＩＮ１とノードＢと接続する。ＡＮＤ素子ＡＮＤ１は入力信号ＩＮ１とノードＢを入力として接続する。ＡＮＤ１の出力ノードＤは、Ｎ型トランジスタＮ１のゲートと接続する。
【００３９】
以上のように構成された回路について、以下、図７を用いて動作を説明する。まず、入力信号ＩＮ１がＨｉレベルにある定常時のｔ１では、Ｐ型トランジスタＰ１、Ｐ２はＯＦＦ、Ｎ型トランジスタＮ１はＯＮしており、ノードＣはＬｏレベルである。ＩＮ２がＨｉレベル、ＩＮ３がＬｏレベルであれば、Ｎ型トランジスタＨＶＮ２はＯＮ、Ｐ型トランジスタＨＶＰ１はＯＮ、Ｐ型トランジスタＨＶＰ２はＯＦＦ、スイッチング素子１はＯＮ、スイッチング素子２はＯＦＦであり、出力ＤＯＵＴはＨｉレベルとなる。
【００４０】
入力信号ＩＮ１がＨｉレベルからＬｏレベルに切り替わる時刻t2から、遅延素子１０の出力ノードＢがＬｏレベルに切り替わる時刻t3までの時間は、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦ、Ｎ型トランジスタＮ１はＯＦＦである。ノードＣの電位は、ダイオードＤ１の電圧降下分だけＶＤＤよりも低いＶＭＩＤとなる。ＶＭＩＤをレベルシフトを構成するＮ型トランジスタＨＶＮ１の閾値電圧Ｖｔｈよりも大きいレベルに設定することでＮ型トランジスタＨＶＮ１はスイッチング素子１を駆動するのに十分なドレイン電流を確保しつつ、オン耐圧により正常に動作しなくなることを防止できるレベルにドレイン電流を抑制できる。また、ＶＭＩＤに到達する時間を短くできるため、遅延時間を短くできる利点も兼ね備える。Ｎ型トランジスタＨＶＮ１がＯＮすることで、スイッチング素子１のゲート容量をドライブし、ドレイン−ソース間電位は徐々に低くなる。これにより、Ｎ型トランジスタＨＶＮ１は、ドレイン−ソース間電圧Ｖｄｓが大きく、且つ、ドレイン電流Ｉｄｓが大きい状態を回避する。入力信号ＩＮ２は、Ｌｏレベルに設定することでＮ型トランジスタＨＶＮ２をオフとし、レベルシフトの反転を助ける。
【００４１】
図７の時刻t3の直後では、入力信号ＩＮ１はＬｏレベルであるため、Ｐ型トランジスタＰ１はＯＮである。ノードＢもＬｏレベルであるため、Ｐ型トランジスタＰ２はＯＮである。ノードＤもＬｏレベルであるため、Ｎ型トランジスタＮ１はＯＦＦである。ノードＣはＶＤＤとなり、Ｎ型トランジスタＨＶＮ１のドレイン電流Ｉｄｓは大きくなり、Ｎ型トランジスタＨＶＮ１のドレイン−ソース間電圧Ｖｄｓを早くＬｏレベルに落とし、スイッチング素子１を早くＯＦＦする。時刻ｔ４は、Ｎ型トランジスタＨＶＮ１をＯＦＦした状態の定常状態である。
【００４２】
入力信号ＩＮ３は、スイッチング素子１、２が同時にオンしないタイミングでＨｉとし、出力ＤＯＵＴをＬｏレベルに固定する。
【００４３】
以上により、図６のレベルシフト回路において、スイッチング素子１を駆動するＮ型トランジスタＨＶＮ１のドレイン電流が大きく、且つ、ドレイン−ソース間電圧が大きい状態を回避し、Ｎ型トランジスタのオン耐圧不足により正常に動作しなくなることを防止する。
〔実施例２の変形例１〕
図８は前記第２の実施例の一変形例である変形例１を示す図である。
【００４４】
本変形例は、前記第２の実施例のレベルシフト駆動回路２００に変更を加えた変形例である。すなわち、Ｎ型トランジスタＮ２のソースをノードＣと接続し、Ｎ型トランジスタＮ２のドレインと電源ＶＤＤを接続する。Ｎ型トランジスタＮ２のゲートと入力信号ＩＮ１の間には、インバータＩＮＶ１を接続する。
【００４５】
入力信号ＩＮ１と、ノードＢ、ノードＤ、ノードＣの動作は、前記第２の実施例と同一であるため省略するが、Ｎ型トランジスタＮ２がＯＮ、Ｐ型トランジスタＰ１がＯＦＦ、Ｎ型トランジスタＮ１がＯＮしたときのノードＣの電位は、Ｎ型トランジスタＮ２の閾値電圧分だけ低下し、レベルシフトを構成するＮ型トランジスタＨＶＮ１のゲート電圧上昇を抑制することが可能となる。
【００４６】
以上のように構成された図８のスイッチング素子１を駆動するＮ型トランジスタＨＶＮ１のドレイン電流が大きく、且つ、ドレイン−ソース間電圧が大きい状態を回避し、Ｎ型トランジスタのオン耐圧不足により正常に動作しなくなることを防止する。
【実施例３】
【００４７】
スキャンドライバは、図１２のように、図１、４、５、６、８のいずれかに記載の負荷駆動回路100とレベルシフト駆動回路200との直列接続が複数組み並列配置された構成になっている。個々のレベルシフト駆動回路a〜d（309〜312）は、それぞれ対応する個別の負荷駆動回路a〜d（301〜304）を構成するレベルシフト9をそれぞれ駆動し、また、個々の負荷駆動回路a〜d（301〜304）は、それぞれ個別の負荷305〜308を駆動し、各々が一組の出力ビットを構成する。
【実施例４】
【００４８】
図４は本発明の負荷駆動回路100とレベルシフト駆動回路200との直列接続の１組あるいは複数組みが共通半導体基板上に集積・搭載された半導体集積回路装置をスキャンドライバとして適用したプラズマディスプレイの一実施例を示す図である。図４において、プラズマディスプレイ400は、スキャンドライバ401、アドレスドライバ402、サステイン回路403、405、電力回収回路404、406によって構成される。スキャンドライバ401はプラズマパネル407上を横方向に走る走査線に接続され、アドレスドライバ402はプラズマパネル407上を縦方向に走るデータ線に接続され、サステイン回路405はプラズマパネル407上を横方向に走るサステイン線に接続される。
【００４９】
プラズマパネル407の発光期間は、スキャン期間、サステイン期間に分かれ、スキャン期間では、スキャンドライバ401は走査線を順にHi電位からLo電位に下げる。このとき、同時にLoに下げられる走査線は存在せず、一つの走査線のみがLo電位に下げられる。アドレスドライバ402は、スキャンドライバ401によってLo電位に下げられたプラズマパネル407の位置における色情報をデータ線に供給する。スキャンドライバ401によってLo電位に下げられた走査線とアドレスドライバ402によって色情報が供給されたデータ線の交点が予備放電によって発光する。プラズマパネル407上のすべての位置で予備放電が完了した後、プラズマパネル407の発光期間はサステイン期間に移る。サステイン期間では、スキャン期間に予備放電された発光が継続して行なわれ、プラズマパネル407上に画像が表示される。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体集積回路装置の一実施例（実施例１）を示す図である。
【図２】図1の動作を説明するための動作波形図である。
【図３】図1のＨＶＮ１の動作を説明するための動作図である。
【図４】本発明の実施例１の一変形例（変形例１）を示す図である。
【図５】本発明の実施例１の一変形例（変形例２）を示す図である。
【図６】本発明の半導体集積回路装置の一実施例（実施例２）を示す図である。
【図７】図６の動作を説明するための動作波形図である。
【図８】本発明の実施例２の一変形例（変形例１）を示す図である。
【図９】従来の半導体集積回路装置の例を示す図である。
【図１０】図９のＨＶＮ１の動作を説明するための動作図である。
【図１１】図９のＨＶＮ２の動作を説明するための動作図である。
【図１２】本発明の負荷駆動回路とレベルシフト駆動回路との直列接続を複数組み並列配置して成るスキャンドライバ半導体集積回路装置の一実施例（実施例３）を示す図である。
【図１３】本発明のスキャンドライバ半導体集積回路装置を用いたプラズマディスプレイの一実施例（実施例４）を示す図である。
【符号の説明】
【００５１】
1…IGBT、2…IGBT、3…ダイオード、4…ダイオード、5…抵抗、7…ダイオード、10…遅延素子、HVP1…P型トランジスタ、HVP2…P型トランジスタ、HVN1…N型トランジスタ、HVN2…N型トランジスタ、P1…P型トランジスタ、P2…P型トランジスタ、N1…N型トランジスタ、N2…N型トランジスタ、D1…ダイオード、INV1…インバータ回路、AND1…AND回路、VDD…低圧電源、VH…高圧電源。
【図１】
2009267758.tif 000003
【図２】
2009267758.tif 000004
【図３】
2009267758.tif 000005
【図４】
2009267758.tif 000006
【図５】
2009267758.tif 000007
【図６】
2009267758.tif 000008
【図７】
2009267758.tif 000009
【図８】
2009267758.tif 000010
【図９】
2009267758.tif 000011
【図１０】
2009267758.tif 000012
【図１１】
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【図１２】
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【図１３】
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