(57)【要約】      （修正有）【課題】不揮発性半導体記憶装置を高集積化および高信頼度化する方法を提供する。【解決手段】複数のメモリセルが、ウェル（ｐ型半導体領域１０２）よりも深く、Ｙ方向に延在した複数の素子分離（シリコン酸化膜１０３）によって区画された複数のアクティブ領域に形成されている。各メモリセルでは、ソース拡散層（ｎ＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられており、ビット線（メタル配線１１７）とソース拡散層（ｎ＋型半導体領域１１５）とを電気的に接続するコンタクト１１６がウェル（ｐ型半導体領域１０２）とも電気的に接続されている。【選択図】図１４
2009130136.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に設けられ、ウェルを構成する第１導電型の第１半導体領域と、
前記第１半導体領域上に絶縁膜を介して設けられたゲートと、
前記ゲート下部のチャネル領域を挟むように前記第１半導体領域に設けられ、ドレイン／ソースを構成する前記第１導電型とは逆の第２導電型の第２半導体領域および前記第２導電型の第３半導体領域と、
を有する電界効果型トランジスタからなる複数のメモリセルが前記半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に設けられており、
前記第１半導体領域よりも深く、前記第２方向に延在した複数の素子分離によって区画された複数の領域に、前記複数のメモリセルが設けられており、
前記複数のメモリセルのそれぞれの前記第２半導体領域は、前記第１方向に延在する第１配線によって電気的に接続されており、
前記複数のメモリセルのそれぞれの前記第３半導体領域は、前記第２方向に延在する第２配線によって電気的に接続されており、
前記第３半導体領域を貫通するように前記第１半導体領域にコンタクトが設けられており、
前記第２配線と前記第３半導体領域とを電気的に接続する前記コンタクトは、前記第１半導体領域とも電気的に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記素子分離は、ＳＴＩであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第２半導体領域上および前記素子分離上には、前記第１配線が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記第３半導体領域下の前記第１半導体領域には、前記第１半導体領域よりも不純物濃度が高い前記第１導電型の第４半導体領域が設けられており、
前記コンタクトと前記第１半導体領域とは、前記第４半導体領域を介して電気的に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記コンタクトと接触している前記第１半導体領域の接触面は、シリサイド化されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記半導体基板は、ＳＯＩ基板であり、
前記第１半導体領域は、ＳＯＩ層に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、
前記ゲートは、メモリゲートであり、
前記絶縁膜は、電荷蓄積膜を含む積層膜であり、
前記メモリセルは、
前記第１半導体領域上にゲート絶縁膜を介して設けられた選択ゲートと、
前記選択ゲートの側壁および前記第１半導体領域に沿って設けられた前記積層膜と、
前記第１半導体領域上に前記積層膜を介して設けられ、かつ、前記選択ゲートと隣接して前記積層膜を介して設けられた前記メモリゲートと、
前記メモリゲートの側壁下の前記第１半導体領域に設けられた前記第２半導体領域と、
前記選択ゲートの側壁下の前記第１半導体領域に設けられた前記第３半導体領域とから構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置において、
前記ゲートは、メモリゲートであり、
前記絶縁膜は、電荷蓄積膜を含む積層膜であり、
前記メモリセルは、
前記第１半導体領域上に前記積層膜を介して設けられた前記メモリゲートと、
前記メモリゲートの一方の側壁下の前記第１半導体領域に設けられた前記第２半導体領域と、
前記メモリゲートの他方の側壁下の前記第１半導体領域に設けられた前記第３半導体領域とから構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置において、
前記ゲートは、浮遊ゲートであり、
前記絶縁膜は、ゲート絶縁膜であり、
前記メモリセルは、
前記第１半導体領域上に前記ゲート絶縁膜を介して設けられた前記浮遊ゲートと、
前記浮遊ゲート上にゲート間絶縁膜を介して設けられた制御ゲートと、
前記浮遊ゲートの一方の側壁下の前記第１半導体領域に設けられた前記第２半導体領域と、
前記浮遊ゲートの他方の側壁下の前記第１半導体領域に設けられた前記第３半導体領域とから構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１記載の不揮発性半導体記憶装置において、
前記ゲートは、浮遊ゲートであり、
前記絶縁膜は、第１ゲート絶縁膜であり、
前記メモリセルは、
前記第１半導体領域上に前記第１ゲート絶縁膜を介して設けられた前記浮遊ゲートと、
前記浮遊ゲートの側壁および前記第１半導体領域に沿って設けられた第２ゲート絶縁膜と、
前記第１半導体領域上に前記第２ゲート絶縁膜を介して設けられ、かつ、前記浮遊ゲートと隣接して前記第２ゲート絶縁膜を介して設けられた選択ゲートと、
前記浮遊ゲート上にゲート間絶縁膜を介して設けられた制御ゲートと、
前記浮遊ゲートの側壁下の前記第１半導体領域に設けられた前記第２半導体領域と、
前記選択ゲートの側壁下の前記第１半導体領域に設けられた前記第３半導体領域とから構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
以下の工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法：
（ａ）第１方向およびこれと交差する第２方向を有する半導体基板の主面にウェルを構成する第１導電型の第１半導体領域を形成する工程、
（ｂ）前記工程（ａ）の後に、前記半導体基板の主面上に絶縁膜を介してゲートを構成するゲート用導電性膜を形成し、前記第１方向に延在するように前記ゲート用導電性膜をパターニングする工程、
（ｃ）前記工程（ｂ）の後に、前記ゲートの一方の側壁側下の前記第１半導体領域に、ドレインを構成する前記第１導電型とは逆の第２導電型の第２半導体領域を形成する工程、
（ｄ）前記工程（ｂ）の後に、前記ゲートの他方の側壁側下の前記第１半導体領域に、ソースを構成する前記第２導電型の第３半導体領域を形成する工程、
（ｅ）前記工程（ｄ）の後に、前記第３半導体領域を貫通する孔を形成する工程、
（ｆ）金属膜を前記孔に埋め込み、前記第３半導体領域および前記第１半導体領域と電気的に接続されたコンタクトを形成する工程。
【請求項１２】
請求項１１記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）の間に、前記半導体基板の主面に、前記第１半導体領域よりも深く、前記第２方向に延在する複数の素子分離を前記第１方向に沿って形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｃ）の後に、前記半導体基板の主面上にデータ線を構成する配線用導電性膜を形成し、前記第２半導体領域上および前記素子分離上に、前記第１方向に延在するように前記配線用導電性膜をパターニングすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１１記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｄ）の前に、前記第１半導体領域に、前記第１半導体領域よりも不純物濃度が高い前記第１導電型の第４半導体領域を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、メモリセルの高集積化および高信頼度化に対して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。不揮発性メモリは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。
【０００３】
半導体素子の不揮発性メモリには、いわゆる浮遊ゲート型メモリや、絶縁膜を用いたメモリがある。通常、これらのメモリセルはマトリックス状に配置され、複数のビット線とワード線からなるアレイ（メモリセルアレイ）を構成して用いられる。そのため、選択メモリセルに書込み・消去動作を行うために所定の電圧をビット線およびワード線に印加すると、それぞれビット線およびワード線を共有する非選択メモリセルにも同様の電圧が印加されることになる。その結果、それらの印加電圧により非選択メモリセルのしきい値が変動する現象、いわゆる誤書込み・誤消去（ディスターブ）が生じる可能性がある。
【０００４】
特開平１１−１６３１７３号公報（特許文献１）や特開平０１−１１５１６５号公報（特許文献２）には、誤書込み・誤消去を緩和する技術として、ウェルをビット線毎に分離して、書込み・消去選択メモリセルのウェルと非選択メモリセルのウェルにそれぞれ異なる電圧を印加することが開示されている。なお、特許文献１、２では、ウェルへの給電はアクティブ端（ウェル端）に形成されたコンタクトを介して行われる。
【０００５】
また、特開２００３−３１８２９１号公報（特許文献３）では、ｎ型ウェル内に、ｎ型拡散層（ドレイン）が設けられ、またｎ型拡散層（ソース）がｐ型ウェルを介して設けられている。そのｐ型ウェルがｎ型拡散層（ソース）を貫通するコンタクトによってｎ型拡散層（ソース）と接続されることが開示されている。
【特許文献１】特開平１１−１６３１７３号公報
【特許文献２】特開平０１−１１５１６５号公報
【特許文献３】特開２００３−３１８２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した特許文献１、２ に記載されているようなメモリセルでは、メモリセルの微細化に伴いアクティブ幅（つまりウェル分離をしているそれぞれのウェル幅）が狭くなるにつれてウェルの抵抗が増加し、アクティブ端に形成したウェル用のコンタクトからの給電がしにくくなるものと考えられる。すなわち、コンタクトから各メモリセルのチャネル領域までの距離の電圧降下によりディスターブ緩和の効果が異なり、特にコンタクトから離れて存在するメモリセルのディスターブ緩和効果が極端に低減する可能性がある。
【０００７】
この微細化に伴うウェル抵抗増大の対策として、ビット線毎に分離したそれぞれのウェルに所望の電圧を給電するために、単にウェルに給電するためのコンタクトを１つのビット線に対して複数個形成することや、１つのビット線に接続するメモリセル数を少なくすることなどが考えられる。しかしながら、この対策では、同じセル数を含むアレイを構成する場合、そのレイアウト面積が増大してしまう。
【０００８】
また、コンタクトから各メモリセルのチャネル領域までの距離の電圧降下の違いに対して、前述した特許文献３に記載されているようなメモリセルでは、ｎ型拡散層（ソース）に対してウェルまで貫通するコンタクトにより、アクティブ端からのウェル供給ではなく、メモリセルの近傍で電圧を供給することができると考えられる。しかしながら、ｎ型拡散層（ドレイン）と導通しているｎ型ウェルがｐ型ウェルを覆っているため、読出し時の接合リークが増加してしまう。
【０００９】
本発明の目的は、不揮発性半導体記憶装置を高集積化および高信頼度化することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の一実施の形態は、複数のメモリセルが、半導体基板の主面のＸ方向およびこれと交差するＹ方向に沿ってマトリクス状に設けられており、ｐ型ウェルよりも深く、Ｙ方向に延在した複数の素子分離によって区画された複数のアクティブ領域に形成されている。各メモリセルは、ｐ型ウェル内に形成されたドレイン拡散層（ｎ型半導体領域）およびソース拡散層（ｎ型半導体領域）を有し、そのソース拡散層を貫通するようにｐ型ウェルにコンタクトが設けられている。そのコンタクトは、ビット線とソース拡散層とを電気的に接続し、ｐ型ウェルとも電気的に接続されている。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
本発明の一実施の形態によれば、不揮発性半導体記憶装置を高集積化および高信頼度化することができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面を見やすくするため、平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
図１は、本実施の形態である不揮発性半導体記憶装置の一例を示した半導体基板の平面図であり、図２は、図１のメモリセルアレイの要部平面図であり、図３〜図６は、それぞれ図２におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った半導体基板の断面図である。また、図７は図２に対応するメモリセルアレイの等価回路図である。
【００２１】
本実施の形態の複数のメモリセルは、図１に示すように、半導体基板（例えばシリコン基板１００）の主面のアレイ領域１１８に配置されている。そのアレイ領域１１８の外側には、シリコン基板１００の主面から深い位置に形成されたｎ型半導体領域１０１（例えば図３参照）に給電するためのコンタクト１１９が複数個配置されている。なお、このコンタクト１１９を介してｎ型半導体領域１０１は所定の電圧に固定されることとなる。
【００２２】
アレイ領域１１８では、図７に示すように、複数のメモリセルがマトリクス状に配置されている。１つのメモリセルは１つのウェルを共用した２つの電界効果型トランジスタから構成されている。図７では、一方の電界効果型トランジスタのメモリゲートに電気的に接続される配線ＭＧ（１、２…）、他方の電界効果型トランジスタの選択ゲートに電気的に接続される配線ＣＧ（１、２…）が示されている。この配線ＣＧはいわゆるワード線を構成するものである。また、メモリセルのドレイン拡散層に電気的に接続される配線Ｄｒａｉｎ（１、２、…）、ソース拡散層およびウェルに電気的に接続される配線Ｓｏｕｒｃｅ＆ｗｅｌｌ（１、２、…）が示されている。本実施の形態では、このウェルにドレイン拡散層およびソース拡散層が形成されており、ソース拡散層とウェルとが電気的に接続されているので配線Ｓｏｕｒｃｅ＆ｗｅｌｌとして示している。この配線Ｓｏｕｒｃｅ＆ｗｅｌｌはいわゆるビット線を示すものであり、また配線Ｄｒａｉｎはいわゆるデータ線を示すものである。
【００２３】
図２〜図６に示すように、メモリセルは、Ｘ方向（行方向）およびこれと交差するＹ方向（列方向）を有するシリコン基板１００の主面に形成されたｎ型半導体領域１０１とその上部に形成されたウェルを構成するｐ型半導体領域１０２、複数のメモリセルのいずれかを選択するためのゲート（選択ゲート）を構成するポリシリコン膜１０５、しきい値によって記憶（情報）の有無が判定されるゲート（メモリゲート）を構成するポリシリコン膜１１０を備えている。ｐ型半導体領域１０２は、ｎ型半導体領域１０１と素子分離（例えばシリコン酸化膜１０３）により、複数のアクティブ領域に分離されている。さらに、本実施の形態では、ウェル（ｐ型半導体領域１０２）とｎ型半導体領域１０１との間において、コンタクト１１９を介してｎ型半導体領域１０１に所定の電圧を印加することによって電気的に分離してリーク電流を抑制している。
【００２４】
この素子分離を構成するシリコン酸化膜１０３は、Ｙ方向に延在するように設けられており、例えばＳＴＩ（Shallow Trench Isolation）とすることで、狭い領域にウェル（ｐ型半導体領域１０２）より深くｎ型半導体領域１０１の上部にかかるように形成することができる。また、本実施の形態では、Ｙ方向に延在する複数の素子分離（シリコン酸化膜１０３）によって平面ストライプ状に複数のアクティブ領域が分離されることとなる。これにより、アクティブ領域がビット線毎に分離されることとなり、書込み・消去選択メモリセルのウェルと非選択メモリセルのアクティブ領域にそれぞれ異なる電圧を印加することができる。
【００２５】
選択ゲートを構成するポリシリコン膜１０５とウェル（ｐ型半導体領域１０２）はゲート絶縁膜を構成するシリコン酸化膜１０４により絶縁されている。メモリゲートを構成するポリシリコン膜１１０とウェル（ｐ型半導体領域１０２）の間には、電荷蓄積膜となるシリコン窒化膜１０８をシリコン酸化膜１０７（ボトム膜）およびシリコン酸化膜１０９（トップ膜）により挟んだＯＮＯ（Oxide-Nitride-Oxide）膜で構成される積層膜により絶縁されている。なお、選択ゲートを構成するポリシリコン膜１０５とメモリゲートを構成するポリシリコン膜１１０もこのＯＮＯ膜により絶縁されている。
【００２６】
選択ゲートを構成するポリシリコン膜１０５はシリコン基板１００の主面のＸ方向に接続されており、ワード線を形成する。メモリゲートを構成するポリシリコン膜１１０は選択ゲートに平行にＸ方向に接続されている。ビット線を構成するメタル配線１１７はＹ方向に延在して配置されている。また、複数のメモリセルのそれぞれのドレイン拡散層を構成するｎ＋型半導体領域１１２はＸ方向に延在するデータ線（ポリシリコン膜１１３）によって電気的に接続されている。
【００２７】
したがって、複数のメモリセルが、シリコン基板１００の主面のＸ方向およびＹ方向に沿ってマトリクス状に設けられており、それぞれの選択ゲートはＸ方向に延在するワード線（ポリシリコン膜１０５）によって電気的に接続されており、それぞれのソース拡散層（ｎ＋型半導体領域１１５）はＹ方向に延在するビット線（メタル配線１１７）によって電気的に接続されている。なお、このビット線（メタル配線１１７）は、前述した素子分離（シリコン酸化膜１０３）によって区画されたアクティブ領域上に設けられる。よって、ビット線毎に素子分離されているともいえる。
【００２８】
同一のアクティブ領域内のソース拡散層（ｎ＋型半導体領域１１５）は、それぞれがコンタクト１１６を介してビット線を構成するメタル配線１１７により接続されている。また、このコンタクト１１６は、ウェル（ｐ型半導体領域１０２）内のｎ＋型半導体領域１１５を貫通して設けられており、そのウェルに給電するためのものでもある。本実施の形態では、コンタクト１１６とウェル（ｐ型半導体領域１０２）との接触抵抗を低減するために、ｎ＋型半導体領域１１５の下部に、ウェル（ｐ型半導体領域１０２）よりも不純物濃度が高いｐ＋型半導体領域１１４を設け、ｐ＋型半導体領域１１４を介してそのウェルとコンタクト１１６の電気的接続をしている。
【００２９】
さらに接触抵抗を低減するために、コンタクト１１６と接触しているｐ型半導体領域１０２の接触面をシリサイド化しても良い。本実施の形態では、例えば図３および図５で示すコンタクト１１６の接続において、コンタクト１１６と接触しているソース拡散層（ｎ＋型半導体領域１１５）の接触面およびｐ＋型半導体領域１１４の接触面がシリサイド化されることとなる。
【００３０】
メモリセルのドレイン拡散層となるｎ＋型半導体領域１１２は、その上部に形成されている配線用導電性膜として例えばポリシリコン膜１１３により、素子分離（シリコン酸化膜１０３）を介して隣接するｎ＋型半導体領域１１２と電気的に接続されている。本実施の形態では、前述したようにＹ方向に延在する素子分離によってアクティブ領域がストライプ状に区画されている。このため、メモリセルアレイを構成するために、Ｘ方向に配置されているそれぞれのメモリセルのドレイン拡散層（ｎ＋型半導体領域１１２）を電気的に接続する必要がある。そこで、ドレイン拡散層（ｎ＋型半導体領域１１２）上および素子分離（シリコン酸化膜１０３）上に配線用導電性膜（ポリシリコン膜１１３）を設け、Ｘ方向に配置されているそれぞれのメモリセルのドレイン拡散層（ｎ＋型半導体領域１１２）を電気的に接続している。
【００３１】
本実施の形態の複数のメモリセルは、ウェルを構成するｐ型半導体領域１０２と、その上にＯＮＯ膜を介して設けられたメモリゲート（ポリシリコン膜１１０）と、その下部のチャネル領域を挟むようにウェル（ｐ型半導体領域１０２）に設けられ、メモリセルのドレイン／ソースを構成するｎ＋型半導体領域１１２およびｎ＋型半導体領域１１５と、を有する電界効果型トランジスタからなるものである。
【００３２】
具体的にメモリセルは、ウェル（ｐ型半導体領域１０２）上にゲート絶縁膜（シリコン酸化膜１０４）を介して設けられた選択ゲート（ポリシリコン膜１０５）と、その側壁およびｐ型半導体領域１０２に沿って設けられたＯＮＯ膜と、ｐ型半導体領域１０２上にＯＮＯ膜を介して設けられ、選択ゲート（ポリシリコン膜１０５）と隣接してＯＮＯ膜を介して設けられたメモリゲート（ポリシリコン膜１１０）とから構成されている。そのメモリセルは、メモリゲート（ポリシリコン膜１１０）の側壁下のドレイン拡散層（ｎ＋型半導体領域１１２）と、選択ゲート（ポリシリコン膜１０５）の側壁下のソース拡散層（ｎ＋型半導体領域１１５）とから構成されている。
【００３３】
本実施の形態のメモリセルには、ソース拡散層（ｎ＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられている。すなわち、ビット配線（メタル配線１１７）とソース拡散層（ｎ＋型半導体領域１１５）とを電気的に接続するコンタクト１１６は、ウェル（ｐ型半導体領域１０２）とも電気的に接続されている。したがって、各メモリセルのチャネル領域近傍でウェル給電を行うことができる。すなわちアクティブ領域の抵抗による損失が少ない状態でウェル給電を行うことができる。
【００３４】
これに対してアクティブ端（ウェル端）でウェル給電が行われる場合、特にメモリセルの微細化に伴うアクティブ幅の狭小化によりアクティブ領域の抵抗が増加した状態においてアクティブ端でウェル給電が行われる場合は、コンタクトからチャネル領域までの距離の電圧降下によりディスターブ緩和効果が極端に低減する可能性がある。しかしながら、本実施の形態の不揮発性半導体記憶装置では、各メモリセルのチャネル領域近傍でウェル給電を行うため、アクティブ領域の抵抗による損失が少ない状態でウェル給電を行うことができる。
【００３５】
具体的には、例えば、書込み対象として選択された選択メモリセルと同じデータ線と電気的に接続されているメモリセルのドレイン拡散層（ｎ＋型半導体領域１１２）に対して、そのメモリセルのソース拡散層（ｎ＋型半導体領域１１５）と電気的に接続されているコンタクト１１６から給電することによって、ウェル−ドレイン拡散層間の電位差が小さくなることにより、誤書込み（ディスターブ）を防止することができる。
【００３６】
また、各メモリセルのチャネル領域近傍でウェル給電を行うため、単にウェル給電用のコンタクトを設けた場合では、そのコンタクトとウェルとを接続するための領域をアクティブ領域内に確保しなければならない。しかしながら、本実施の形態の不揮発性半導体記憶装置では、ビット配線（メタル配線１１７）とソース拡散層（ｎ＋型半導体領域１１５）とを電気的に接続するコンタクト１１６が、ウェル（ｐ型半導体領域１０２）とも電気的に接続されているので、アクティブ領域の増加を抑制することができる。
【００３７】
このため、本実施の形態の不揮発性半導体記憶装置は、所定のアクティブ領域内でメモリセルを形成できるので高集積化されると共に、ディスターブを防止できるので高信頼度化されている。
【００３８】
次に、本実施の形態における不揮発性半導体記憶装置の製造方法について図面を参照して説明する。図８〜図１４は図２のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線およびＤ−Ｄ’線に対応した製造工程中の不揮発性半導体記憶装置の断面図である。
【００３９】
まず、図２で示したＸ方向およびこれと交差するＹ方向を有する半導体基板（例えばｐ型の単結晶シリコンからなるシリコン基板１００）を準備した後、その主面にｎ型半導体領域１０１とウェルを構成するｐ型半導体領域１０２をリソグラフィーとイオン注入技術により形成する（図８）。ｐ型半導体領域１０２をアクティブ領域として用いるため、それぞれが電気的に分離されるようにｎ型半導体領域１０１とｐ型半導体領域１０２は導電型を逆にして形成される。
【００４０】
続いて、リソグラフィーおよびドライエッチングを用いて、シリコン基板１００の主面に、ｐ型半導体領域１０２よりも深く、Ｙ方向に延在する複数の溝をＸ方向に沿って形成した後、ＣＶＤ（Chemical Vapor Deposition）法によって前記溝にシリコン酸化膜１０３を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）技術により、シリコン基板１００上に堆積したシリコン酸化膜１０３を除去する（図９）。これにより、ＳＴＩとして、Ｙ方向に延在する複数の素子分離（シリコン酸化膜１０３）がＸ方向に沿って形成される。
【００４１】
続いて、選択ゲートのゲート酸化膜となるシリコン酸化膜１０４を熱酸化膜法により形成し、選択ゲートとなるポリシリコン膜１０５、シリコン酸化膜１０６を堆積した後、後にメモリゲートおよびドレイン拡散層となる領域をエッチングにより除去する（図１０）。
【００４２】
続いて、シリコン基板１００の主面上にＯＮＯ膜を介してメモリゲートを構成するゲート用導電性膜のポリシリコン膜１１０を形成し、Ｘ方向に延在するようにポリシリコン膜１１０をパターニングした後、シリコン酸化膜１１１のサイドウォールを形成し、ドレイン拡散層となるｎ＋型半導体領域１１２をイオン注入により形成する（図１１）。前記ＯＮＯ膜は、シリコン酸化膜１０７を熱酸化法により形成し、電荷蓄積膜となるシリコン窒化膜１０８を堆積し、一部熱酸化することでシリコン酸化膜１０９を形成して構成される。また、前記メモリゲートは、ＯＮＯ膜を覆うようにポリシリコン膜１１０を堆積した後、サイドウォール加工により形成される。
【００４３】
続いて、シリコン基板１００の主面上にデータ線を構成する配線用導電性膜であるポリシリコン膜１１３を形成し、ｎ＋型半導体領域１１２上および素子分離であるシリコン酸化膜１０３上に、Ｘ方向に延在するようにポリシリコン膜１１３をパターニングする（図１２）。具体的には、洗浄によりｎ＋型半導体領域１１２を表面に完全に露出させた後、隣接するアクティブ同士を接続するためのポリシリコン膜１１３を堆積させ、例えばエッチバック法により隣接するメモリゲート間のみにポリシリコン膜１１３を残す。
【００４４】
続いて、図１３に示すように、リソグラフィーとエッチング技術によりポリシリコン膜１０５からなる選択ゲートを形成した後、前記選択ゲートの側壁下のウェル（ｐ型半導体領域１０２）に、ｐ型半導体領域１０２よりも不純物濃度が高いｐ＋型半導体領域１１４を形成し、さらにソース拡散層を構成するｎ＋型半導体領域１１５を形成する。具体的には、前記選択ゲートを形成する際のポリシリコン膜１０５のパターニングによって露出したｐ型半導体領域１０２に対して、ウェル（ｐ型半導体領域１０２）用のコンタクト１１６の取出し部となるｐ＋型半導体領域１１４とソース拡散層となるｎ＋型半導体領域１１５をイオン注入により形成する。なお、選択ゲートを形成した後、ポリシリコン膜１０５（選択ゲート）、ポリシリコン膜１１０（メモリゲート）、ポリシリコン膜１１３（データ線の配線用導電性膜）はそれぞれの抵抗を低減するために、シリサイド化しても良い。
【００４５】
これらｐ＋型半導体領域１１４とｎ＋型半導体領域１１５は、選択ゲート（ポリシリコン膜１０５）の側壁側のウェル（ｐ型半導体領域１０２）に形成されているが、選択ゲート隣のメモリゲート（ポリシリコン膜１１０）の側壁側のウェル（ｐ型半導体領域１０２）に形成されているともいえる。すなわち、メモリゲート（ポリシリコン膜１１０）の一方の側壁側にｎ＋型半導体領域１１２、他方の側壁側にｎ＋型半導体領域１１５が形成されている。
【００４６】
続いて、シリコン基板１００上に層間絶縁膜として例えばシリコン酸化膜（図示しない）をＣＶＤ法によって堆積した後、リソグラフィーとエッチング技術により前記層間絶縁膜、およびｎ＋型半導体領域１１５を貫通し、ｐ＋型半導体領域１１４まで到達する孔（コンタクトホール１２０）をｐ型半導体領域１０２に形成する（図１４）。その後、コンタクトホール１２０によって露出しているｐ型半導体領域１０２（ｐ＋型半導体領域１１４およびｎ＋型半導体領域１１５）の表面をシリサイド化しても良い。具体的には、コンタクトホール１２０の側面上に例えばニッケル膜を形成し、熱処理によって露出しているｐ型半導体領域１０２と前記ニッケル膜を反応させた後、未反応のニッケル膜を除去することによって、コンタクトホール１２０によって露出しているｐ型半導体領域１０２の表面をシリサイド化する。
【００４７】
次いで、コンタクトホール１２０に金属膜（例えばタングステン膜）を埋め込み、ｎ＋型半導体領域１１５およびｐ型半導体領域１０２と電気的に接続されたコンタクト１１６を形成した後、金属膜（例えばアルミニウムを主成分とする材料膜）を堆積し、パターニングしてビット線を構成するメタル配線１１７を形成する（図１４）。その後、例えばビット線を覆う絶縁膜、パッシベーション膜を形成することによって不揮発性半導体記憶装置が完成する。
【００４８】
以上の工程を経て製造された不揮発性半導体記憶装置においては、各々のビット線（メタル配線１１７）に対して、ソース拡散層（ｎ＋型半導体領域１１５）とウェル（ｐ型半導体領域１０２）へ給電するコンタクト１１６を共用しているために、それとは別にウェル（ｐ型半導体領域１０２）用のコンタクトホールを形成する必要が無く、従来技術と比較してレイアウト面積を縮小できる。さらに、各メモリセルのコンタクト１１６からウェル（ｐ型半導体領域１０２）に給電可能となるため、セル微細化に伴うアクティブ幅縮小としても、ウェル（ｐ型半導体領域１０２）に給電することができる。
【００４９】
次に、本実施の形態であるメモリセルアレイでの読出し、消去、書込み動作時の印加電圧条件の一例を図１５の表に示し、それぞれの動作を図７の回路図とともに説明する。なお、メモリセル動作中にはリーク電流を防止するために、ｎ型半導体領域１０１には常に１．５Ｖが印加されている。
【００５０】
読出し（Ｒｅａｄ）は、例えばメモリセルアレイの１つのメモリセルを選択する場合（図７中の選択セルＣｅｌｌ）には、図１５の表に示すように配線ＣＧ２（選択ワード線）に１．５Ｖ、配線ＭＧ２に０Ｖ、配線Ｄｒａｉｎ１、２に１．５Ｖ、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３（選択ビット線）に０Ｖを印加してメモリセルのしきい値判定を行う。このとき、配線ＣＧ１、３、４および配線ＭＧ１、３、４には０Ｖを印加する。また非選択のビット線である配線Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４には１．５Ｖを印加する。この条件では、非選択ビット線のソース−ドレイン間の電位差が０Ｖであるため読出しのリーク電流を完全に抑えることができる。また配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３中の非選択セルは配線ＣＧ１、３、４に０Ｖを印加することによりオフリーク電流を抑制している。
【００５１】
消去（Ｅｒａｓｅ）は、ビット線単位で行い、複数個のセルを同時に消去する。電圧条件としては、配線ＣＧ１〜４は０Ｖ、配線ＭＧ１〜４には−６Ｖ、配線Ｄｒａｉｎ１、２には６Ｖ、選択ビット線である配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３には０Ｖを印加する。このとき例えば図３に示したドレイン拡散層（ｎ＋型半導体領域１１２）端部のメモリゲート（ポリシリコン膜１１０）とその拡散層がオーバーラップした領域で強反転が生じ、バンド間トンネル現象が誘起されホールを生成することができる。発生したホールがチャネル方向へ加速され、メモリゲート（ポリシリコン膜１１０）のバイアスにより引かれＯＮＯ膜中に注入されることにより消去動作が行なわれる。すなわち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。ただし、上記の条件では、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３のみ０Ｖを印加することで選択状態としているが、複数本の配線Ｓｏｕｒｃｅ＆ｗｅｌｌに選択電圧を印加することにより、消去単位をさらに大きくすることが可能であり、消去のスループットを向上することも可能である。
【００５２】
前述したように、本実施の形態では、ビット配線（メタル配線１１７）とソース拡散層（ｎ＋型半導体領域１１５）とを電気的に接続するコンタクト１１６は、ウェル（ｐ型半導体領域１０２）とも電気的に接続されている。このため、非選択ビット線である配線Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４には１．５Ｖを印加することで、選択ビット線と比較してドレイン（ｎ＋型半導体領域１１２）−ウェル（ｐ型半導体領域１０２）間の電位差を小さくすることができ、消去時に非選択ビット線に接続されているセルへの誤消去を緩和することが可能となる。加えて、非選択セルに流れるリーク電流も低減できることから、消去に要する電源を小さくできチップ面積を縮小できる。
【００５３】
書込み（Ｐｒｏｇｒａｍ）は、例えばメモリセルアレイの１つのメモリセルを選択する場合（図７中の選択セルＣｅｌｌ）には、配線ＣＧ２（選択ワード線）に１Ｖ、配線ＭＧ２に１０Ｖ、配線Ｄｒａｉｎ１、２に５Ｖ、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３（選択ビット線）に０．５Ｖを印加する。この電圧条件では、例えば図３に示したメモリゲート（ポリシリコン膜１１０）下のソース拡散層（ｎ＋型半導体領域１１５）側のチャネル部に強い電界が発生し、同部においてホットエレクトロンが発生して、電荷蓄積膜（シリコン窒化膜１０８）に電子が注入される（ソース  サイド  インジェクション  ホットエレクトロン書込み方式）ことで、メモリセルのしきい値が上昇する。この方式でのホットエレクトロン注入の特徴として、比較的少ないチャネル電流で効率よくホットエレクトロンを注入できること、電界がスプリットゲートを構成する選択ゲート（ポリシリコン膜１０５）とメモリゲート（ポリシリコン膜１１０）境界付近に集中するためメモリゲートの選択ゲート側端部に集中的に注入が行なわれることである。また、シリコン窒化膜１０８中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。ただし、上記の条件では、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３のみ０．５Ｖを印加することで選択状態としているが、複数本の配線Ｓｏｕｒｃｅ＆ｗｅｌｌに選択電圧を印加することにより、メモリセルを並列に書込むことが可能であり、書込みスループットを向上することも可能である。
【００５４】
前述したように、本実施の形態では、ビット配線（メタル配線１１７）とソース拡散層（ｎ＋型半導体領域１１５）とを電気的に接続するコンタクト１１６は、ウェル（ｐ型半導体領域１０２）とも電気的に接続されている。このため、非選択状態となる配線ＣＧ１、３、４には０Ｖ、配線ＭＧ１、３、４には１．５Ｖ、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４には１．５Ｖを印加することで、選択ビット線と比較してドレイン（ｎ＋型半導体領域１１２）−ウェル（ｐ型半導体領域１０２）間の電位差を小さくすることができ、消去時に非選択ビット線に接続されているセルへの誤消去を緩和することが可能となる。
【００５５】
ここで、例えば微細化によりウェル（ｐ型半導体領域１０２）の抵抗が高くなった場合の、図７中の配線Ｓｏｕｒｃｅ＆ｗｅｌｌ２（非選択ビット線）に接続されているメモリセルの誤書込み耐性について、従来構成と比較して図１６に示す。ここで従来構成は、ソース拡散層に接続されるコンタクトとは別に、ウェル用のコンタクトが設けられており、そのウェル用のコンタクトは複数のメモリセルに対して共用されているものである。また、ウェルの抵抗はメガオーム程度となることを想定している。図１６より明らかなように、本発明においては各メモリセルのコンタクト１１６を介してソース拡散層（ｎ＋型半導体領域１１５）下からウェル（ｐ型半導体領域１０２）に給電しているため、そのウェルには所望の電圧が掛かり、ディスターブ耐性が向上している。
【００５６】
また、本実施の形態であるメモリセルのデータ保持特性を図１７に示す。図は、アレイを構成する複数個のセルをそれぞれ１万回書換えた後、消去状態にあるメモリセルのデータ保持特性（しきい値変動の時間依存性）を示している。メモリセルが非選択状態となる時の、ウェル（ｐ型半導体領域１０２）およびソース拡散層（ｎ＋型半導体領域１１５）に印加する電圧の依存性を示している。図より明らかなように、ウェルおよびソース拡散層に印加する電圧を１．５Ｖとすることにより、アレイ書換え時にホットキャリアがより安定に電荷蓄積膜（シリコン窒化膜１０８）中に蓄積され、保持特性が改善している。
【００５７】
以上から、本実施の形態に示す不揮発性半導体記憶装置においては、レイアウト面積を増加させることなくビット線毎に分離したウェルにそれぞれ給電が可能となり、非選択セルのディスターブを緩和できる。加えて、データ保持特性を向上できる。さらに、消去時などに非選択セルでのリーク電流を少なくできることで電源面積を低減することができ、チップ面積を縮小できる。
【００５８】
（実施の形態２）
実施の形態２と実施の形態１との違いはメモリセルの消去動作であり、実施の形態１においては、バンド間トンネルで誘起したホットホールを電荷蓄積膜（シリコン窒化膜１０８）に注入して消去していたことに対して、実施の形態２ではＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルにより消去動作を行う。回路図や製造方法は実施の形態１と同様である。
【００５９】
実施の形態２のメモリセル動作電圧条件を図１８に示した。ここでは、実施の形態１と同様にビット線１本毎に一括消去する場合を例としている。消去選択ビット線を図７に示す回路図のＳｏｕｒｃｅ＆Ｗｅｌｌ３とすると、Ｓｏｕｒｃｅ＆Ｗｅｌｌ３には１．５Ｖを印加し、その他の非選択ビット線（Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４）には０Ｖを印加する。またＤｒａｉｎ１、２には１．５Ｖを印加する。この状態ですべての配線ＭＧに−８．５Ｖを印加すると、選択ビット線に配置されているメモリセル(例えば、図７のＣｅｌｌ)には（−８．５Ｖ）−（１．５Ｖ）＝−１０Ｖの電位差が生じるのに対して、非選択ビット線のセルには（−８．５Ｖ）−（０Ｖ）＝−８．５Ｖの電位差しか生じない。この結果、実施の形態２で開示された不揮発性半導体記憶装置においても、実施の形態１と同様の効果が得られる。
【００６０】
また、実施の形態２では消去選択ビット線が１本の例を示したが、複数本のビット線を選択条件とし同時消去しても良い。
【００６１】
（実施の形態３）
本実施の形態３では、本発明の構成をＮＲＯＭに適応した場合を記載する。図１９は、実施の形態３である不揮発性半導体記憶装置の一例を示した半導体基板の要部平面図であり、図２０〜図２３は、それぞれ図１９におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った半導体基板の断面図である。また、図２４は図１９に対応する等価回路図である。
【００６２】
図２４では、１つの電界効果型トランジスタのメモリゲートに電気的に接続される配線ＭＧ（１、２…）、メモリセルのドレイン拡散層に電気的に接続される配線Ｄｒａｉｎ（１、２、…）、ソース拡散層およびウェルに電気的に接続される配線Ｓｏｕｒｃｅ＆ｗｅｌｌ（１、２、…）が示されている。本実施の形態では、このウェルにドレイン拡散層およびソース拡散層が形成されており、ソース拡散層とウェルとが電気的に接続されているので配線Ｓｏｕｒｃｅ＆ｗｅｌｌとして示している。この配線Ｓｏｕｒｃｅ＆ｗｅｌｌはいわゆるビット線を示すものであり、また配線Ｄｒａｉｎはいわゆるデータ線を示すものである。
【００６３】
本実施の形態の複数のメモリセルは、ウェルを構成するｐ型半導体領域３０２と、その上にＯＮＯ膜を介して設けられたメモリゲート（ポリシリコン膜３０７）と、その下部のチャネル領域を挟むようにウェル（ｐ型半導体領域３０２）に設けられ、メモリセルのドレイン／ソースを構成するｎ＋型半導体領域３１０およびｎ＋型半導体領域３１３と、を有する電界効果型トランジスタからなるものである。
【００６４】
本実施の形態のメモリセルは、シリコン基板３００の主面に形成されたｎ型半導体領域３０１とｎ型半導体領域３０１の上部に形成されたウェルとなるｐ型半導体領域３０２、メモリゲート３０７を有する。ｐ型半導体領域３０２は、素子分離（シリコン酸化膜３０３）とｎ型半導体領域３０１により、アクティブ毎に分離されている。またｎ型半導体領域３０１はシリコン酸化膜３０３の下部に至るまで形成されている。
【００６５】
このメモリセルは、ウェル（ｐ型半導体領域３０２）上にＯＮＯ膜を介して設けられたメモリゲート３０７と、メモリゲート３０７の一方の側壁下のウェル（ｐ型半導体領域３０２）に設けられたドレイン拡散層（ｎ＋型半導体領域３１０）と、メモリゲート３０７の他方の側壁下のウェル（ｐ型半導体領域３０２）に設けられたソース拡散層（ｎ＋型半導体領域３１３）とから構成されている。
【００６６】
メモリゲート３０７とｐ型半導体領域３０２の間には、電荷蓄積膜となるシリコン窒化膜３０５をシリコン酸化膜３０４および３０６により挟んだＯＮＯ絶縁膜（積層膜）により絶縁されている。ドレイン拡散層となるｎ＋型半導体領域３１０は、この上部に形成されているポリシリコン膜３１１により隣接するビット線のドレイン拡散層領域と電気的に接続されている。またソース拡散層となるｎ＋型半導体領域３１３は、コンタクト３１４およびメタル配線３１５により同一のアクティブ内に接続されているメモリセルのソース拡散層とそれぞれ接続されている。コンタクト３１４は、ｎ＋型半導体領域３１３の下部に形成されているｐ＋型半導体領域３１２まで貫通して形成されており、ｐ＋型半導体領域３１２を通してウェルとなるｐ型半導体領域３０２に給電する。また、メモリゲート３０７は行方向（Ｘ方向）に接続されワード線を形成する。ビット線となるメタル配線３１５はワード線に垂直な列方向（Ｙ方向）に延在して配置されてメモリセルアレイを構成する。
【００６７】
図２５〜図２８は、本実施の形態３である不揮発性半導体記憶装置の製造方法を簡略に示した要部断面図である。
【００６８】
まず、前記実施の形態１の図９までの工程と同様に素子分離としてＳＴＩで構成するシリコン酸化膜３０３を形成する。次に、シリコン酸化膜３０４を熱酸化法により形成し、電荷蓄積膜となるシリコン窒化膜３０５を堆積し、一部熱酸化することによりシリコン酸化膜３０６を形成する。その後、メモリゲートとなるポリシリコン膜３０７、シリコン酸化膜３０８を順に堆積し、後にドレイン拡散層となる領域をエッチングにより除去する。その後、シリコン酸化膜３０９のサイドウォールを形成した後、ドレイン拡散層となるｎ＋型半導体領域３１０をイオン注入により形成する（図２５）。続いて、洗浄によりｎ＋型半導体領域３１０を表面に完全に露出させた後、隣接するアクティブ同士を接続するためのポリシリコン膜３１１を堆積させ、例えばエッチバック法により隣接するメモリゲート間のみにポリシリコン膜３１１を残す（図２６）。
【００６９】
次に、リソグラフィーとエッチング技術により、メモリゲートを加工する。なお、メモリゲート３０７、ポリシリコン膜３１１はそれぞれの抵抗を低減するために、加工後にメモリゲート上のシリコン酸化膜３０８を取り除いた後にシリサイド化しても良い。その後、ウェルコンタクトの取出し部となるｐ＋型半導体領域３１２とソース拡散層となるｎ＋型半導体領域３１３をイオン注入により形成する（図２７）。コンタクト層間のシリコン酸化膜などを堆積した後、ウェルおよびソース拡散層に給電するためのコンタクト３１４を、ｐ＋型半導体領域３１２まで貫通するように加工しｐ＋型半導体領域３１２およびｎ＋型半導体領域３１３をシリサイド化した後、コンタクト３１４を形成する。続いて金属膜を堆積し、パターニングしてメタル配線３１５として不揮発性半導体記憶装置を完成する（図２８）。
【００７０】
以上の工程を経て製造された不揮発性半導体記憶装置においては、各々のビット線に対して、ソース拡散層とウェルへ給電するコンタクを共用しているために新たにウェル用のコンタクトホールを形成する必要が無く、従来技術と比較してレイアウト面積を縮小できる。さらに、各メモリセルのコンタクトからウェルに給電可能となるため、セル微細化に伴うアクティブ幅縮小により、ウェル抵抗が増加してもきちんとウェルに給電することができる。
【００７１】
次に、実施の形態３であるメモリセルの読出し、消去、書込み動作時の印加電圧条件の一例を図２９の表に示し、それぞれの動作に対して図２４の回路図とともに説明する。選択セルを図２４に示すＣｅｌｌとする。メモリセル動作中にはｎ型半導体領域３０１には常に１．５Ｖが印加されている。
【００７２】
メモリセル読出し時には、図２９に示すように配線ＭＧ２に読出し電圧Ｖｒｅａｄ、配線Ｄｒａｉｎ１、２に１．５Ｖ、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３に０Ｖを印加してメモリセルのしきい値判定を行う。このとき、配線ＭＧ１、３、４には０Ｖを印加する。また非選択のビット線である配線Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４には１．５Ｖを印加する。この条件では、非選択ビット線のソース−ドレイン間電圧が０Ｖであるため読出しのリーク電流を完全に抑えることができる。また選択ビット線中の非選択セルは配線ＭＧに０Ｖを印加することによりオフリーク電流を抑制する。
【００７３】
消去はビット線単位で行い、複数個のセルを同時に消去する。電圧条件としては、配線ＭＧ１〜４には−６Ｖ、配線Ｄｒａｉｎ１、２には６Ｖを印加する。選択ビット線である配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３には０Ｖを印加する。ただし、上記の条件では、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３のみ０Ｖを印加することで選択状態としているが、複数本の配線Ｓｏｕｒｃｅ＆ｗｅｌｌに選択電圧を印加することにより、消去単位をさらに大きくすることが可能であり、消去のスループットを向上することも可能である。
【００７４】
また、非選択ビット線である配線Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４には１．５Ｖを印加することで、選択ビット線と比較してドレイン−ウェル間の電位差を小さくすることができ、消去時に非選択ビット線に接続されているセルへの誤消去を緩和することが可能となる。加えて、非選択セルに流れるリーク電流も低減できることから、消去に要する電源を小さくできチップ面積を縮小できる。
【００７５】
書込み時には、配線ＭＧ２に５Ｖ、配線Ｄｒａｉｎ１、２に５Ｖ、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３に０．５Ｖを印加する。この電圧条件では、選択セルＣｅｌｌのチャネルに大きめの電流が流れることで、チャネルを流れる電流の電子のエネルギーが高くなり、その一部がドレイン拡散層側で電荷蓄積膜に注入される（チャネルホットエレクトロン書込み方式）ことで、メモリセルのしきい値が上昇する。ただし、上記の条件では、配線Ｓｏｕｒｃｅ＆ｗｅｌｌ３のみ０．５Ｖを印加することで選択状態としているが、複数本の配線Ｓｏｕｒｃｅ＆ｗｅｌｌに選択電圧を印加することにより、メモリセルを並列に書込むことが可能であり、書込みスループットを向上することも可能である。
【００７６】
以上のように、実施の形態３で開示された不揮発性半導体記憶装置においても、実施の形態１と同様の効果が得られる。
【００７７】
（実施の形態４）
実施の形態４と実施の形態３との違いはメモリセルの書込みおよび消去動作であり、
実施の形態３においては、チャネルホットエレクトロン書込み／バンド間トンネル誘起ホットホール消去していたことに対して、実施の形態４ではＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルにより書込み／消去を行う。回路図や製造方法は実施の形態３と同様である。
【００７８】
実施の形態４のメモリセル動作電圧条件を図３０に示した。ここでは、実施の形態３と同様に、消去時にはビット線１本毎に一括消去する場合を例とし、消去選択ビット線を図２４に示す回路図のＳｏｕｒｃｅ＆Ｗｅｌｌ３とし、書込み選択セルを図２４のＣｅｌｌとする。
【００７９】
消去時には、選択ビット線である配線Ｓｏｕｒｃｅ＆Ｗｅｌｌ３には１．５Ｖを印加し、その他の非選択ビット線（配線Ｓｏｕｒｃｅ＆ｗｅｌｌ１、２、４）には０Ｖを印加する。また配線Ｄｒａｉｎ１、２には１．５Ｖを印加する。この状態ですべての配線ＭＧに−８．５Ｖを印加すると、選択ビット線状に配置されているセル(選択セルＣｅｌｌ)には（−８．５Ｖ）−（１．５Ｖ）＝−１０Ｖの電位差が生じるのに対して、非選択ビット線のセルには（−８．５Ｖ）−（０Ｖ）＝−８．５Ｖの電位差しか生じない。
【００８０】
書込み時には、配線Ｓｏｕｒｃｅ＆Ｗｅｌｌ３には０Ｖを印加し、その他の非選択ビット線には１．５Ｖを印加し、配線Ｄｒａｉｎ１、２はＯＰＥＮとする。また、配線ＭＧ２に１０Ｖ、配線ＭＧ１、３、４には０Ｖを印加する。この電圧条件では、書込み選択セルＣｅｌｌには、１０Ｖ−０Ｖ＝１０Ｖの電位差が生じるのに対して、書込み非選択セルにはその電位差より小さい電位差１０Ｖ−１．５Ｖ＝８．５Ｖ、または０Ｖ−０Ｖ＝０Ｖしか生じない。この結果、実施の形態４で開示された不揮発性半導体記憶装置に関しても実施の形態１と同様の効果が得られる。
【００８１】
また、実施の形態４では消去選択ビット線が１本の例を示したが、複数本のビット線を選択条件とし同時消去しても良い。
【００８２】
（実施の形態５）
実施の形態５では、本発明の構成を浮遊ゲートに電荷を蓄積するスプリットゲート型のメモリセルに適応した場合を記載する。実施の形態５である不揮発性半導体記憶装置の一例を示した平面図は図２と同様であり、等価回路図は図７と同様である。図３１〜図３４は、それぞれ図２におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った半導体基板の断面図である。
【００８３】
本実施の形態の複数のメモリセルは、ウェルを構成するｐ型半導体領域５０２と、その上にゲート絶縁膜（シリコン酸化膜５０３）を介して設けられた浮遊ゲート（ポリシリコン膜５０４）と、その下部のチャネル領域を挟むようにウェル（ｐ型半導体領域５０２）に設けられ、メモリセルのドレイン／ソースを構成するｎ＋型半導体領域５１３およびｎ＋型半導体領域５１８と、を有する電界効果型トランジスタからなるものである。
【００８４】
本実施の形態のメモリセルは、シリコン基板５００の主面に形成されたｎ型半導体領域５０１とｐ型半導体領域の上部に形成されたウェルとなるｐ型半導体領域５０２、浮遊ゲート５０４、制御ゲート５１０、選択ゲート５１６を有する。ｐ型半導体領域５０２は、シリコン酸化膜５０６とｎ型半導体領域５０１により、アクティブ毎に分離されている。また、ｎ型半導体領域５０１はシリコン酸化膜５０６の下部に至るまで形成されている。
【００８５】
また、メモリセルは、ウェル（ｐ型半導体領域５０２）上にゲート絶縁膜（シリコン酸化膜５０３）を介して設けられた浮遊ゲート５０４と、ｐ型半導体領域５０２上にシリコン酸化膜５１５を介して設けられ、かつ、浮遊ゲート５０４と隣接してシリコン酸化膜５１５を介して設けられた選択ゲート５１６と、浮遊ゲート５０４上にゲート間絶縁膜（ＯＮＯ膜）を介して設けられた制御ゲート５１０とから構成されている。そのメモリセルは、浮遊ゲート５０４の側壁下のウェル（ｐ型半導体領域５０２）にドレイン拡散層（ｎ＋型半導体領域５１３）と、選択ゲート５１６の側壁下のウェル（ｐ型半導体領域５０２）に設けられたソース拡散層（ｎ＋型半導体領域５１８）とから構成されている。なお、ゲート絶縁膜を構成するシリコン酸化膜５１５は浮遊ゲート５０４の側壁およびｐ型半導体領域５０２に沿って設けられている。
【００８６】
浮遊ゲート５０４とｐ型半導体領域５０２はシリコン酸化膜５０３により絶縁されている。浮遊ゲート５０４と制御ゲート５１０とは、シリコン酸化膜５０７、シリコン窒化膜５０８、シリコン酸化膜５０９から成るゲート間絶縁膜（ＯＮＯ膜）により絶縁されている。選択ゲート５１６とｐ型半導体領域５０２はシリコン酸化膜５１５により絶縁されている。
【００８７】
ドレイン拡散層となるｎ＋型半導体領域５１３は、同半導体領域の上部に形成されているポリシリコン膜５１４により隣接するビット線のドレイン拡散層領域と電気的に接続されている。またソース拡散層となるｎ＋型半導体領域５１８は、コンタクト５１９およびメタル配線５２０により同一のアクティブ内に接続されているメモリセルのソース拡散層とそれぞれ接続されている。コンタクト５１９は、ｎ＋型半導体領域５１８の下部に形成されているｐ＋型半導体領域５１７まで貫通して形成されており、同ｐ＋型半導体領域を通してウェルとなるｐ型半導体領域５０２に給電する。
【００８８】
また、選択ゲート５１６は行方向（Ｘ方向）に接続され、ワード線を形成する。制御ゲート５１０は選択ゲートに平行に行方向に接続されている。ビット線となるメタル配線５２０はワード線に垂直な列方向（Ｙ方向）に延在して配置されてメモリセルアレイを構成する。
【００８９】
図３５〜図４１は、実施の形態５である不揮発性半導体記憶装置の製造方法を簡略に示した一部断面図である。
【００９０】
まず、シリコン基板５００上にｎ型半導体領域５０１とウェルとなるｐ型半導体領域５０２をリソグラフィーとイオン注入技術により形成する（図３５）。その後、図３６に示すように、浮遊ゲートとｐ型半導体領域５０２を絶縁するシリコン酸化膜５０３を熱酸化法により形成し、浮遊ゲートとなるポリシリコン膜５０４、シリコン窒化膜５０５を順にＣＶＤ法により堆積させ、リソグラフィー、ドライエッチングおよびＣＭＰ技術により素子分離（ＳＴＩ）となるシリコン酸化膜５０６を形成し、シリコン窒化膜５０５を除去する（図３７）。
【００９１】
次に、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜となるシリコン酸化膜５０７、シリコン窒化膜５０８、シリコン酸化膜５０９を順に堆積し、その上に制御ゲートとなるポリシリコン膜５１０、シリコン酸化膜５１１を堆積し、後にドレイン拡散層となる領域をエッチングして除去する。続いて、シリコン酸化膜のサイドウォールを形成した後、ドレイン拡散層となるｎ＋型半導体領域５１３をイオン注入により形成する（図３８）。洗浄によりｎ＋型半導体領域５１３を表面に完全に露出させた後、隣接するアクティブ同士を接続するためのポリシリコン膜５１４を堆積させ、例えばエッチバック法により隣接するメモリゲート間のみに同ポリシリコン膜５１４を残す（図３９）。
【００９２】
次に、リソグラフィーとエッチング技術により、制御ゲートおよび浮遊ゲートを加工する。その後、選択ゲートを周囲のゲートおよびｐ型半導体領域５０２から絶縁するシリコン酸化膜５１５を形成し、選択ゲートとなるポリシリコン膜５１６を堆積してサイドウォール加工により選択ゲートを形成する（図４０）。その後、ウェルコンタクトの取出し部となるｐ＋型半導体領域５１７とソース拡散層となるｎ＋型半導体領域５１８をイオン注入により形成する。コンタクト層間のシリコン酸化膜などを堆積した後、ウェルおよびソース拡散層に給電するためのコンタクト５１９を、ｐ＋型半導体領域５１７まで貫通するように加工しｐ＋型半導体領域５１７およびｎ＋型半導体領域５１８をシリサイド化した後、コンタクトを形成する。続いて金属膜を堆積し、パターニングしてメタル配線５２０として不揮発性半導体記憶装置を完成する（図４１）。
【００９３】
以上の工程を経て製造された不揮発性半導体記憶装置においては、各々のビット線に対して、ソース拡散層とウェルへ給電するコンタクトを共用しているために新たにウェル用のコンタクトホールを形成する必要が無く、従来技術と比較してレイアウト面積を縮小できる。さらに、各メモリセルのコンタクトからウェルに給電可能となるため、セル微細化に伴うアクティブ幅縮小により、ウェル抵抗が増加してもきちんとウェルに給電することができる。実施の形態５であるメモリセルアレイの動作条件は、実施の形態１、２と同様である。
【００９４】
実施の形態５に開示した不揮発性半導体記憶装置においては、レイアウト面積を増加させることなくビット線毎に分離したウェルにそれぞれ給電が可能となり、非選択セルのディスターブを緩和できる。さらに、消去時などに非選択セルでのリーク電流を小さくできることで必要な電源面積を低減することができ、チップ面積を縮小できる。
【００９５】
（実施の形態６）
実施の形態６では、本発明の構成を浮遊ゲートに電荷を蓄積する１トランジスタ型のメモリセルに適応した場合を記載する。実施の形態６である不揮発性半導体記憶装置の一例を示した平面図は図１９と同様であり、等価回路図は図２４と同様である。図４２〜図４５は、それぞれ図１９におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った半導体基板の断面図である。
【００９６】
本実施の形態の複数のメモリセルは、ウェルを構成するｐ型半導体領域６０２と、その上にゲート絶縁膜（シリコン酸化膜６０３）を介して設けられた浮遊ゲート（ポリシリコン膜）６０４と、その下部のチャネル領域を挟むようにウェル（ｐ型半導体領域６０２）に設けられ、メモリセルのドレイン／ソースを構成するｎ＋型半導体領域６１３およびｎ＋型半導体領域６１６と、を有する電界効果型トランジスタからなるものである。
【００９７】
本実施の形態のメモリセルは、シリコン基板６００の主面に形成されたｎ型半導体領域６０１とｐ型半導体領域の上部に形成されたウェルとなるｐ型半導体領域６０２、浮遊ゲート６０４、制御ゲート６１０を有する。ｐ型半導体領域６０２は、シリコン酸化膜６０６とｎ型半導体領域６０１により、アクティブ毎に分離されている。またｎ型半導体領域６０１はシリコン酸化膜６０６の下部に至るまで形成されている。
【００９８】
このメモリセルは、ウェル（ｐ型半導体領域６０２）上にシリコン酸化膜６０３を介して設けられた浮遊ゲート６０４と、浮遊ゲート６０４上にゲート間絶縁膜（ＯＮＯ膜）を介して設けられた制御ゲート６１０と、浮遊ゲート６０４の一方の側壁下のウェル（ｐ型半導体領域６０２）に設けられたドレイン拡散層（ｎ＋型半導体領域６１３）と、浮遊ゲート６０４の他方の側壁下のウェル（ｐ型半導体領域６０２）に設けられたソース拡散層（ｎ＋型半導体領域６１６）とから構成されている。
【００９９】
浮遊ゲート６０４とｐ型半導体領域６０２はシリコン酸化膜６０３により絶縁されている。浮遊ゲート６０４と制御ゲート６１０とは、シリコン酸化膜６０７、シリコン窒化膜６０８、シリコン酸化膜６０９から成るゲート間絶縁膜（ＯＮＯ膜）により絶縁されている。
【０１００】
ドレイン拡散層となるｎ＋型半導体領域６１３は、同半導体領域の上部に形成されているポリシリコン膜６１４により隣接するビット線のドレイン拡散層領域と電気的に接続されている。またソース拡散層となるｎ＋型半導体領域６１６は、コンタクト６１７およびメタル配線６１８により同一のアクティブ内に接続されているメモリセルのソース拡散層とそれぞれ接続されている。コンタクト６１７は、ｎ＋型半導体領域６１６の下部に形成されているｐ＋型半導体領域６１５まで貫通して形成されており、同ｐ＋型半導体領域を通してウェルとなるｐ型半導体領域６０２に給電する。
【０１０１】
また、制御ゲート６１０は行方向に接続され、ワード線を形成する。ビット線となるメタル配線６１８はワード線に垂直な列方向に延在して配置されてメモリセルアレイを構成する。
【０１０２】
図４６〜図４７は、実施の形態６である不揮発性半導体記憶装置の製造方法を簡略に示した一部断面図である。
【０１０３】
前記実施の形態５の図３９と同じ工程により図４６までを形成する。次に、リソグラフィーとエッチング技術により、制御ゲートおよび浮遊ゲートを加工する。その後、ウェルコンタクトの取出し部となるｐ＋型半導体領域６１５とソース拡散層となるｎ＋型半導体領域６１６をイオン注入により形成する。コンタクト層間のシリコン酸化膜などを堆積した後、ウェルおよびソース拡散層に給電するためのコンタクト６１７を、ｐ＋型半導体領域６１５まで貫通するように加工しｐ＋型半導体領域６１５およびｎ＋型半導体領域６１６をシリサイド化した後、コンタクトを形成する。続いて金属膜を堆積し、パターニングしてメタル配線６１８として不揮発性半導体記憶装置を完成する（図４７）。
【０１０４】
以上の工程を経て製造された不揮発性半導体記憶装置においては、各々のビット線に対して、ソース拡散層とウェルへ給電するコンタクトを共用しているために新たにウェル用のコンタクトホールを形成する必要が無く、従来技術と比較してレイアウト面積を縮小できる。さらに、各メモリセルのコンタクトからウェルに給電可能となるため、セル微細化に伴うアクティブ幅縮小により、ウェル抵抗が増加してもきちんとウェルに給電することができる。実施の形態６であるメモリセルアレイの動作条件は、実施の形態３、４と同様である。
【０１０５】
実施の形態６に開示した不揮発性半導体記憶装置においても実施の形態５と同様の効果が得られる。
【０１０６】
（実施の形態７）
本実施の形態と前記実施の形態１、２との違いはウェルの分離方法であり、前記実施の形態１、２ではウェル構造によりビット線毎にウェル分離していたが、本実施の形態ではＳＯＩ（Silicon On Insulator）構造で分離している。
【０１０７】
図４８に実施の形態７である不揮発性半導体記憶装置の断面図を示す。本実施の形態で用いる半導体基板は、ＳＯＩ基板であり、基材をシリコン基板７００としてシリコン酸化膜７０１上にＳＯＩ層７０２が設けられている。このＳＯＩ層７０２に、ウェル（ｐ型半導体領域）が形成されている。本実施の形態では、シリコン酸化膜７０１を前記実施の形態１で示したｎ型半導体領域１０１の代わりに用いることによって、リーク電流を防止することができる。
【０１０８】
また、本実施の形態の不揮発性半導体記憶装置の製造方法については、図８においてｎ型半導体領域１０１を形成する代わりにＳＯＩ基板のシリコン酸化膜７０１を用いる他は、前記実施の形態１、２と同様である。図４８に示したメモリセルにおいても前記実施の形態１、２に記載した電圧条件によりメモリセルを動作させることにより同様の効果が得られる。
【０１０９】
以上、本実施の形態では前記実施の形態１、２のメモリセルに対してＳＯＩ構造によりウェル分離することを記載したが、同様に、前記実施の形態３〜６に記載のメモリセルおよびその動作電圧条件に対して、ウェル構造の代わりにＳＯＩ構造によりウェル分離することで、それぞれの実施例に記載した効果と同様の効果が得られることは言うまでも無い。
【０１１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１１】
例えば、前記実施の形態では、平面ストライプ状のアクティブ領域に複数のメモリセルが形成された場合について説明したが、各メモリセルにソース拡散層およびウェルと電気的に接続される共通のコンタクトを設けることができれば、平面矩形状のアクティブ領域に適用することもできる。
【産業上の利用可能性】
【０１１２】
本発明は、不揮発性半導体記憶装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１１３】
【図１】実施の形態１である不揮発性半導体記憶装置を示した平面図である。
【図２】図１のメモリセルアレイを示した要部平面図である。
【図３】図２のＡ−Ａ’線に沿った断面図である。
【図４】図２のＢ−Ｂ’線に沿った断面図である。
【図５】図２のＣ−Ｃ’線に沿った断面図である。
【図６】図２のＤ−Ｄ’線に沿った断面図である。
【図７】図２に示すメモリセルアレイの等価回路図である。
【図８】実施の形態１である不揮発性半導体記憶装置のメモリセル領域の製造方法を示した断面図である。
【図９】図８に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図１２】図１１に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図１５】実施の形態１であるメモリセルの動作電圧条件を示す表である。
【図１６】実施の形態１の誤書込み（ディスターブ）耐性を従来構成と比較して示した図である。
【図１７】実施の形態１のデータ保持特性を従来構成と比較して示した図である。
【図１８】実施の形態２であるメモリセルの動作電圧条件を示す表である。
【図１９】実施の形態３である不揮発性半導体記憶装置のメモリセルを示した要部平面図である。
【図２０】図１９のＡ−Ａ’線に沿った断面図である。
【図２１】図１９のＢ−Ｂ’線に沿った断面図である。
【図２２】図１９のＣ−Ｃ’線に沿った断面図である。
【図２３】図１９のＤ−Ｄ’線に沿った断面図である。
【図２４】図１９に示すメモリセルアレイの等価回路図である。
【図２５】実施の形態３である不揮発性半導体記憶装置のメモリセル領域の製造方法を示した断面図である。
【図２６】図２５に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図２７】図２６に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図２８】図２７に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図２９】実施の形態３であるメモリセルの動作電圧条件を示す表である。
【図３０】実施の形態４であるメモリセルの動作電圧条件を示す表である。
【図３１】実施の形態５である不揮発性半導体記憶装置の図２におけるＡ−Ａ’線に沿った断面図である。
【図３２】実施の形態５である不揮発性半導体記憶装置の図２におけるＢ−Ｂ’線に沿った断面図である。
【図３３】実施の形態５である不揮発性半導体記憶装置の図２におけるＣ−Ｃ’線に沿った断面図である。
【図３４】実施の形態５である不揮発性半導体記憶装置の図２におけるＤ−Ｄ’線に沿った断面図である。
【図３５】実施の形態５である不揮発性半導体記憶装置のメモリセル領域の製造方法を示した断面図である。
【図３６】図３５に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図３７】図３６に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図３８】図３７に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図３９】図３８に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図４０】図３９に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図４１】図４０に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図４２】実施の形態６である不揮発性半導体記憶装置の図１９におけるＡ−Ａ’線に沿った断面図である。
【図４３】実施の形態６である不揮発性半導体記憶装置の図１９におけるＢ−Ｂ’線に沿った断面図である。
【図４４】実施の形態６である不揮発性半導体記憶装置の図１９におけるＣ−Ｃ’線に沿った断面図である。
【図４５】実施の形態６である不揮発性半導体記憶装置の図１９におけるＤ−Ｄ’線に沿った断面図である。
【図４６】実施の形態６である不揮発性半導体記憶装置のメモリセル領域の製造方法を示した断面図である。
【図４７】図４６に続く不揮発性半導体記憶装置の製造方法を示した断面図である。
【図４８】実施の形態７である不揮発性半導体記憶装置のメモリセルを示した要部断面図である。
【符号の説明】
【０１１４】
１００  シリコン基板
１０１  ｎ型半導体領域
１０２  ｐ型半導体領域
１０３  シリコン酸化膜
１０４  シリコン酸化膜
１０５  ポリシリコン膜
１０６  シリコン酸化膜
１０７  シリコン酸化膜
１０８  シリコン窒化膜
１０９  シリコン酸化膜
１１０  ポリシリコン膜
１１１  シリコン酸化膜
１１２  ｎ＋型半導体領域
１１３  ポリシリコン膜
１１４  ｐ＋型半導体領域
１１５  ｎ＋型半導体領域
１１６  コンタクト
１１７  メタル配線
１１８  アレイ領域
１１９  コンタクト
１２０  コンタクトホール
３００  シリコン基板
３０１  ｎ型半導体領域
３０２  ｐ型半導体領域
３０３  シリコン酸化膜
３０４  シリコン酸化膜
３０５  シリコン窒化膜
３０６  シリコン酸化膜
３０７  ポリシリコン膜（メモリゲート）
３０８  シリコン酸化膜
３０９  シリコン酸化膜
３１０  ｎ＋型半導体領域
３１１  ポリシリコン膜
３１２  ｐ＋型半導体領域
３１３  ｎ＋型半導体領域
３１４  コンタクト
３１５  メタル配線
５００  シリコン基板
５０１  ｎ型半導体領域
５０２  ｐ型半導体領域
５０３  シリコン酸化膜
５０４  ポリシリコン膜（浮遊ゲート）
５０５  シリコン窒化膜
５０６  シリコン酸化膜
５０７  シリコン酸化膜
５０８  シリコン窒化膜
５０９  シリコン酸化膜
５１０  ポリシリコン膜（制御ゲート）
５１１  シリコン酸化膜
５１２  シリコン酸化膜
５１３  ｎ＋型半導体領域
５１４  ポリシリコン膜
５１５  シリコン酸化膜
５１６  ポリシリコン膜（選択ゲート）
５１７  ｐ＋型半導体領域
５１８  ｎ＋型半導体領域
５１９  コンタクト
５２０  メタル配線
６００  シリコン基板
６０１  ｎ型半導体領域
６０２  ｐ型半導体領域
６０３  シリコン酸化膜
６０４  ポリシリコン膜（浮遊ゲート）
６０６  シリコン酸化膜
６０７  シリコン酸化膜
６０８  シリコン窒化膜
６０９  シリコン酸化膜
６１０  ポリシリコン膜（制御ゲート）
６１１  シリコン酸化膜
６１２  シリコン酸化膜
６１３  ｎ＋型半導体領域
６１４  ポリシリコン膜
６１５  ｐ＋型半導体領域
６１６  ｎ＋型半導体領域
６１７  コンタクト
６１８  メタル配線
７００  シリコン基板
７０１  シリコン酸化膜
７０２  ＳＯＩ層
【図１】
2009130136.tif 000003
【図２】
2009130136.tif 000004
【図３】
2009130136.tif 000005
【図４】
2009130136.tif 000006
【図５】
2009130136.tif 000007
【図６】
2009130136.tif 000008
【図７】
2009130136.tif 000009
【図８】
2009130136.tif 000010
【図９】
2009130136.tif 000011
【図１０】
2009130136.tif 000012
【図１１】
2009130136.tif 000013
【図１２】
2009130136.tif 000014
【図１３】
2009130136.tif 000015
【図１４】
2009130136.tif 000016
【図１５】
2009130136.tif 000017
【図１６】
2009130136.tif 000018
【図１７】
2009130136.tif 000019
【図１８】
2009130136.tif 000020
【図１９】
2009130136.tif 000021
【図２０】
2009130136.tif 000022
【図２１】
2009130136.tif 000023
【図２２】
2009130136.tif 000024
【図２３】
2009130136.tif 000025
【図２４】
2009130136.tif 000026
【図２５】
2009130136.tif 000027
【図２６】
2009130136.tif 000028
【図２７】
2009130136.tif 000029
【図２８】
2009130136.tif 000030
【図２９】
2009130136.tif 000031
【図３０】
2009130136.tif 000032
【図３１】
2009130136.tif 000033
【図３２】
2009130136.tif 000034
【図３３】
2009130136.tif 000035
【図３４】
2009130136.tif 000036
【図３５】
2009130136.tif 000037
【図３６】
2009130136.tif 000038
【図３７】
2009130136.tif 000039
【図３８】
2009130136.tif 000040
【図３９】
2009130136.tif 000041
【図４０】
2009130136.tif 000042
【図４１】
2009130136.tif 000043
【図４２】
2009130136.tif 000044
【図４３】
2009130136.tif 000045
【図４４】
2009130136.tif 000046
【図４５】
2009130136.tif 000047
【図４６】
2009130136.tif 000048
【図４７】
2009130136.tif 000049
【図４８】
2009130136.tif 000050