(57)【要約】【課題】記憶容量を高めたメモリ（１００）を有する記憶装置を提供する。【解決手段】データ・ビットはスタック（５０）に沿う複数のメモリ位置に垂直に記憶する。各メモリ位置（５６，５８）は非磁気層（６０，６４）と切替え可能な磁気層（６２，６６）とを含む。電流源（１０２）からスタック内に電流を流して、スピン運動量移動により、各位置の隣の磁気層の間にトルクを発生させて磁化の方向を決めることによりデータ・ビットを記憶する。複数のスタック・メモリ位置は複数のデータ・ビットを記憶することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
データを記憶するためのメモリであって、
複数のスタック・メモリ位置であって、それぞれが切替え可能な磁気層を含み、また第１および第２の抵抗状態を有する複数のスタック・メモリ位置と、
電流源であって、前記メモリに記録電流を与えることにより前記複数のメモリ位置の少なくとも１つを第１の抵抗状態から第２の抵抗状態に切り替えてディジタル値を記憶する電流源と、
センサであって、前記複数のメモリ位置の少なくとも１つの抵抗を検知して前記記憶されたディジタル値を検索するセンサと、
を備えるメモリ。
【請求項２】
前記複数のメモリ位置はそれぞれ非磁気層を含む、請求項１記載のメモリ。
【請求項３】
前記非磁気層は、絶縁層、半導体層、および金属層から成る層のグループから選択された層を含む、請求項２記載のメモリ。
【請求項４】
前記複数のメモリ位置はそれぞれ切替え可能な磁気層を含む、請求項１記載のメモリ。
【請求項５】
前記切替え可能な磁気層は、反強磁性層、高異方性層、および合成反強磁性層、に近接する磁気層から成る層のグループから選択する、請求項１記載のメモリ。
【請求項６】
前記切替え可能な磁気層は高異方性層に隣接する磁気層を含む、請求項３記載のメモリ。
【請求項７】
前記電流源を制御するためのコントローラを含む請求項１記載のメモリ。
【請求項８】
ピン層を含む請求項１記載のメモリ。
【請求項９】
前記ピン層は、反強磁性層、高異方性層、および合成反強磁性層、に隣接する磁気層から成る層のグループから選択する、請求項１記載のメモリ。
【請求項１０】
少なくとも１つのメモリ位置は固定磁気層と自由磁気層とを含む、請求項１記載のメモリ。
【請求項１１】
読取り／書込みチャネルにデータの読取りおよび書込みを行うための変換器を含む請求項１記載のメモリ。
【請求項１２】
前記変換器は第２の電流源を含む、請求項１１記載のメモリ。
【請求項１３】
前記変換器は前記読取り／書込みチャネルの抵抗を検知するためのものである、請求項１１記載のメモリ。
【請求項１４】
前記電流源は前記スタックの向かい合う端に結合する、請求項１記載のメモリ。
【請求項１５】
前記複数のスタック磁気メモリ位置は少なくとも１つのバッファ・セルを含む、請求項１記載のメモリ。
【請求項１６】
複数のスタック磁気メモリ・セルを含んで配列を形成する請求項１記載のメモリ。
【請求項１７】
データを記憶する方法であって、
ピン層を備えることと、
それぞれが切替え可能な磁気層を含む複数のスタック・メモリ位置を備えることと、
前記複数のメモリ位置を通して第１の電流を与えて、前記複数のメモリ位置の少なくとも１つを第１の電気抵抗レベルにすることによりディジタル値を記憶することと、
前記複数のメモリ位置の少なくとも１つの抵抗を検知して、前記記憶されたディジタル値を検索することと、
を含むデータを記憶する方法。
【請求項１８】
抵抗を検知することは第２の電流レベルを与えることを含み、また前記第１の電流レベルは第２の電流レベルと異なる、請求項１７記載のデータを記憶する方法。
【請求項１９】
第２の電流レベルを前記複数のメモリ位置に与えて、前記複数のメモリ位置を第２の電気抵抗値にすることを含む、請求項１７記載のデータを記憶する方法。
【請求項２０】
まず前記抵抗値を測定し、この値を用いて、望ましい最終状態に到達するのに必要な一連の電流値を決定する、請求項１７記載のデータを記憶する方法。
【請求項２１】
データ・ビットを書き込むための電流を与える前に、リセット電流を与えて前記切替え可能な層を或る既知の状態にセットすることを含む、請求項１７記載のデータを記憶する方法。
【請求項２２】
データ・ビットのブロックを複数のスタック・メモリ位置に同時に書き込む、請求項１７記載のデータを記憶する方法。
【請求項２３】
前記非磁気層は、絶縁層、半導体層、および金属層から成る層のグループから選択された層を含む、請求項１７記載のデータを記憶する方法。
【請求項２４】
前記切替え可能な磁気層は、反強磁性層、高異方性層、および合成反強磁性層、に近接する磁気層から成る層のグループから選択する、請求項１７記載のデータを記憶する方法。
【請求項２５】
前記第１および第２の電流を或る電流源で与えることを含む、請求項１９記載のデータを記憶する方法。
【請求項２６】
前記複数のスタック・メモリ位置のそれぞれを２つの抵抗状態の間に切り替えることを含む、請求項１７記載のデータを記憶する方法。
【請求項２７】
データを記憶する方法であって、
複数のスタック磁気メモリ位置を得ることと、
前記複数のスタック・メモリ位置内の読取り／書込みチャネルにデータを書き込むことと、
前記読取り／書込みチャネルに書き込んだデータを前記複数のスタック・メモリ位置内の隣のメモリ位置に伝播させることと、
を含むデータを記憶する方法。
【請求項２８】
ピン層を備えることを含む請求項２７記載のデータを記憶する方法。
【請求項２９】
少なくとも１つのメモリ位置は固定磁気層と自由磁気層とを含む、請求項２７記載のデータを記憶する方法。
【請求項３０】
前記読取り／書込みチャネルにデータの読取りおよび書込みを行うための変換器を備えることを含む請求項２７記載のデータを記憶する方法。
【請求項３１】
前記読取り／書込みチャネルの抵抗を検知してデータを読み取ることを含む請求項２７記載のデータを記憶する方法。
【請求項３２】
前記スタック磁気メモリ位置の向かい合う端に電流源を備えて前記データを隣の位置に伝播させることを含む請求項２７記載のデータを記憶する方法。
【請求項３３】
前記複数のスタック磁気メモリ位置の少なくとも１つの位置は少なくとも２つの安定な磁気状態を有する、請求項２７記載のデータを記憶する方法。
【請求項３４】
前記書き込んだデータをバッファ位置に伝播させることを含む請求項２７記載のデータを記憶する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気記憶装置に関するものである。より特定すると、本発明は多重レベル磁気固体記憶装置に関するものである。
【背景技術】
【０００２】
磁気記憶装置は情報を記憶するのに多くのアプリケーションで広く用いられている。よく使われる記憶装置はハードディスク・ドライブであって、回転する磁気ディスクを用いて情報を記憶する。情報はディスクの表面に近接する変換器を用いて書込みまたは読取りを行う。別のタイプのメモリは、動く部分を用いない固体メモリである。例えば、フラッシュ・メモリは、複数のメモリ「セル」を形成するトランジスタ配列内に情報を記憶する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，８３４，００５号
【特許文献２】米国特許第６，８９８，１３２号
【特許文献３】米国特許第６，９２０，０６２号
【非特許文献】
【０００４】
【非特許文献１】Ｊ．Ａ．Ｋａｔｉｎｅ他、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８４，３１４９（２０００）
【非特許文献２】Ｉ．Ｎ．Ｋｒｉｖｏｒｏｔｏｖ他、Ｓｃｉｅｎｃｅ  ３０７，２２８（２００５）
【非特許文献３】Ｓ．Ｅ．Ｒｕｓｓｅｋ他、Ｐｈｙｓ．Ｒｅｖ．Ｂ，７１，１０４４２５（２００５）
【非特許文献４】Ｎａｄｊｉｂ  Ｂｅｎａｔｍａｎｅ，  Ｗｅｒｎｅｒ  Ｓｃｈｏｌｚ，  Ｔ．Ｗ．Ｃｌｉｎｔｏｎ、「サブ１００ｎｍのＮｉＦｅナノリングの磁気構成および位相図（Ｍａｇｎｅｔｉｃ  Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ａｎｄ  Ｐｈａｓｅ  Ｄｉａｇｒａｍｓ  ｏｆ  ｓｕｂ−１００ｎｍ  ＮｉＦｅ  Ｎａｎｏｒｉｎｇｓ）」、ＩＥＥＥ  Ｔｒａｎｓ．Ｍａｇｎ．４３（２００７）２８８４−２８８６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリ素子内の使用可能なデータ記憶容量を増やしたいという希望は常に存在する。これは、例えば、装置の寸法を小さくすることにより達成される。しかし、装置の寸法を絶えず小さくして記憶密度を高めるのは困難なことが多い。また、寸法が小さくなるに従って、記憶に用いる物理的現象を実現することが困難になる。一般にハードディスク・ドライブ装置も固体メモリ素子も本質的に二次元（２Ｄ）であって、データ・ビットは横に並んで記憶され、装置の面積密度が一般に装置の全容量を規定する。例えば、ディスク・ドライブはディスクの表面上にビットを記憶し、固体メモリはチップの表面上に２Ｄ配列として形成される。
【課題を解決するための手段】
【０００６】
本発明は、ピン（ｐｉｎｎｅｄ）磁気層と複数のスタック・メモリ位置とを有する、データを記憶するためのメモリを含む。各メモリ位置は非磁気層と切替え可能な磁気層とを含む。複数のスタック・メモリ位置は複数のデータ・ビットを記憶することができる。
【図面の簡単な説明】
【０００７】
【図１】適当な電流を与えることによりスピン・トルク書込みおよび磁気抵抗読取りの基礎を形成する２つの磁気層を示す略図である。
【図２】図１のメモリ・ドットの抵抗に対する電流のグラフである。
【図３】Ａ〜Ｃは、本発明の或る実施の形態に係るメモリ素子の側断面図である。
【図４】抵抗（オーム）に対する素子電流（ミリアンペア）のグラフである。
【図５】本発明のメモリ素子を用いるデータ記憶装置を示す略図である。
【図６】メモリ・スタックの略図である。
【図７】磁気ドットまたはリングの磁化状態の数例を示す。
【図８】磁気ドットまたはリングの位相図を示すグラフである。
【図９】メモリ・スタック内のデータ・ビットの伝播を示す。
【図１０】スタック内のビットの逆伝播を示す。
【図１１】スタック内に３ビットを記憶するステップを示す。
【図１２】スタック内の３ビット・シーケンスの逆伝播を示す。
【図１３】Ａは、スタック内の読取りチャネルの詳細を示す図である。Ｂは、読取りチャネルの構成要素を示すスタックの斜視図である。
【図１４】読取りチャネルを流れる電流を示す図である。
【図１５】セルの抵抗に対する電流を示すグラフである。
【図１６】第１のセル内のビットの伝播を示す図である。
【図１７】３Ｄ記憶装置を形成するためのスタックの配列を示す。
【発明を実施するための形態】
【０００８】
本発明はデータ・ビットの三次元配置を可能にする複数のスタック・メモリ位置を提供する。素子は二次元配列に限定されないので面積記憶密度を高くすることができる。
従来技術の磁気記憶セルは２つの出力レベルを有し、セル当たり１ビットの値（すなわち、「１」または「０」）を記憶する。一般に磁気自由層の逆の極性で表される２つの安定な状態があり、２つの明確な磁気抵抗出力レベルが得られる。
本発明の磁気メモリは、複数の記憶位置を垂直に積み重ねてビットを三次元で表すように配列する。ビットはスタックに沿う位置に垂直に記憶する。スタック内に電流を流すと、スピン運動量移動（ＳＭＴ）により隣の磁気層の間にトルクが発生して、選択された層の磁化の方向が逆になる。
【０００９】
図１は磁気ドット１０についてこの効果を示す。スピン分極した電流が磁気材料の中を流れると、スピンからの角運動量の移動は物質の磁気モーメントにトルクを与える（Ｊ．Ａ．Ｋａｔｉｎｅ他、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８４，３１４９（２０００）；Ｉ．Ｎ．Ｋｒｉｖｏｒｏｔｏｖ他、Ｓｃｉｅｎｃｅ  ３０７，２２８（２００５）参照）。固定（基準）磁気層１４と自由層１２から成る磁気二層（例えば、図１の左上に示すような）では、スピン分極電流は角運動量を固定層１４から自由層１２に移して、自由層１２にトルクを与える。図１の例では、電流源１６からの電流はスタック内を垂直に流れ、図に示す正のバイアス（電子は下から上に流れる）では、スピン・トルクは自由層１２を固定層１４に平行に駆動する。
【００１０】
この効果は実験的に観察されているし、また理論的にも解明されている（Ｊ．Ａ．Ｋａｔｉｎｅ他、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８４，３１４９（２０００）；Ｉ．Ｎ．Ｋｒｉｖｏｒｏｔｏｖ他、Ｓｃｉｅｎｃｅ  ３０７，２２８（２００５）参照）。現在では、磁化を静的平衡に安定させようとする制動トルクに抗することによりスピン・トルクが磁化ダイナミックスを誘起することが知られている。したがって強磁性体が不安定になると、スピン・トルクが誘起する切替えが起こる。運動のランダウ・リフシュッツ（Ｌａｎｄａｕ−Ｌｉｆｓｈｉｔｚ）方程式に１項を追加することにより、スピン・トルクに応じる自由層ダイナミックスを記述することができる（Ｓ．Ｅ．Ｒｕｓｓｅｋ他、Ｐｈｙｓ．Ｒｅｖ．Ｂ，７１，１０４４２５（２００５）参照）。
【００１１】
【数１】
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ただし、Ｉは磁気層の平面に垂直に流れる電流（ＣＰＰ）、ＭSfreeは自由層１２の飽和磁化、ＭSfixedは固定層１４の飽和磁化、εは電流のスピン分極に関係する効率因子、Ｖは自由層１２の容量である。式１の右辺の最初の２項は普通のランダウ・リフシュッツ項であり、右辺の第３項はスピン・トルクの寄与を表す。この方程式の解は臨界電流密度Ｊcを与える。この値を超えると、自由層１２の磁化は、電流の方向に従って固定層１４に平行にまたは逆平行に駆動される。
【００１２】
図２は位置１０の抵抗に対する位置１０内の電流Ｉのグラフで、２つの安定状態を示す。電流密度は複数の変数（磁界や自由層１２の物理パラメータなど）に依存する。薄膜形状（ピン層および自由磁気層は薄膜平面内で磁化される）と自由層（面内一軸異方性を有する）という特定の例で、平行磁気構成と逆平行磁気構成とを切り替える臨界電流密度の大きさは
【数２】
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である。ただし、αは自由層１２のランダウ・リフシュッツ制動係数、ｔは自由層１２の厚さｔ2、Ｍsは自由層１２の飽和磁化、Ｈkは自由層１２の面内一軸異方性、Ｈextは面内異方性軸に沿って与えられる外部磁界である。
【００１３】
本発明は多重レベル磁気固体メモリ素子を提供する。図３Ａ、３Ｂ、３Ｃは本発明の例示の構成に係るメモリ素子５０の実施の形態の側断面図である。メモリ素子５０（メモリ要素スタック（ＭＥＳ）とも呼ばれる）は非磁気層５４上に乗るピン層５２を含む。図３Ａの実施の形態では、ピン層は柱から横方向に伸びている。素子５０は複数のメモリ位置を更に含む。図３Ａおよび３Ｂに示す実施の形態では、２つのメモリ位置５６および５８を示す。メモリ位置５６は非磁気層６０と切替え可能な磁気層６２とを含む。同様に、メモリ位置５８は非磁気層６４と切替え可能な磁気層６６とを含む。最上部の非磁気層６８も示す。この構成は、非磁気中間層で分離される複数の切替え可能な磁気層と表現してもよい。より特定すると、切替え可能な磁気層は非磁気層と直接接触する。図３Ｂは、ピン層５２が「伸びた」構成を有しない構成を示す。図３Ｃは、非磁気層７４と切替え可能な磁気層７６とで形成する第３のメモリ位置７２を追加した実施の形態を示す。  
【００１４】
図３Ａ−３Ｃでは、層１（５２）はピン磁気層（ＰＬ）である。この層の磁化はメモリ５０の中を流れる電流からも、６２および６６などの切替え可能な磁気層（ＳＬ）からの磁界からも影響を受けない。これは任意の適当な方法を用いて達成してよい。例えば、反強磁性層または高異方性層を第２の磁気層と共に用いることにより複合層（磁気ピン層はこの反強磁性層または高異方性層に磁気的に交換結合する）を形成してよい。同様に、高異方性層を有する単一層を用いてもよい。合成反強磁性（ＳＡＦ）層を用いてピン層および／または複合構造の安定性を高めてもよい。
【００１５】
２，３，４（それぞれ６２，６６，７６）という番号をつけた層は切替え可能な磁気層である。これらの層の磁化は、電流がＭＥＳ５０の中を流れるときのスピン運動量移動（ＳＭＴ）を用いて切り替えることができる。切替え可能な各層の方向は図３Ａに示す電流ＩCPPの向きと大きさにより決まる。ＭＥＳ５０の全抵抗は切替え可能な層の磁化方向の組合せに依存する。各切替え可能な層は信号、安定性、および素子の他の性能パラメータを高める多層の磁気材料を備えてよいことに注意していただきたい。同様に、切替え可能な磁気層はＲＫＫＹ結合により結合する２つ以上の磁気層を含む合成反強磁性層を備えて、１つの層から隣の層への静磁界の影響を減らすことができる。非磁気中間層は、任意の適当な材料、または材料または層の組合せでよい。例えば、中間層はトンネル接合部を形成する絶縁体、トンネル接合部を形成する半導体材料、または大きな磁気抵抗を有する金属材料などでよい。
【００１６】
図４は差込み図に示す多重レベル磁気固体メモリ素子５０の移動曲線の一例を示す、抵抗（オーム）対素子電流（ミリアンペア）のグラフである。図４の素子５０を、１つのピン層（ＰＬ）と２−５という番号をつけた４つの切替え可能な磁気層とで示す。このグラフは表１に設定したパラメータを用いて作成した。
【表１】
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【００１７】
表１において、Ｒ＿Ｐａｒａは非磁気層の向かい合う側の２つの磁気層が平行に向いているときの抵抗、ＭＲは磁気抵抗率（ＤＲ／Ｒ＿Ｐ）、Ｒ＿ＡＰは各層が逆平行に向いているときの抵抗、ＤＲはデルタＲ（抵抗の変化）、Ｉc_posおよびＩc_negは図４のグラフに沿う電流レベル（増加または減少）である。ＳＭＴはその特定の切替え可能な層を切り替えるのに十分な大きさを有する。図４に示す移動曲線は１つのピン層と４つの切替え可能な層とを有する素子のものであって、これを用いてこの素子の一般的な動作を記述することができる。しかし、任意の数の切替え可能な層を用いてよく、本発明はここに規定する例に限定されるものではない。
【００１８】
図４において、この例では、Ｉc＿Ａは、ピン層に対して層２を平行（−Ｉc＿Ａ）または逆平行（＋Ｉc＿Ａ）にするために与えなければならない臨界電流である。正と負の切替え電流は同じ大きさを有すると仮定する。また、臨界電流は正の量であり、不等式Ｉc＿Ａ＞Ｉc＿Ｂ＞Ｉc＿Ｃ＞Ｉc＿Ｄに従うと仮定する。ＤＲＡは層１に関して層２の磁気の方向が変わるときの電気抵抗の変化である。同様に、ＤＲＢは層２に関して層３の磁気の方向が変わるときの電気抵抗の変化である。ＤＲＡ＞ＤＲＢ＞ＤＲＣ＞ＤＲＤと仮定する。これらの仮定は素子の動作のために必ずしも必要でなく、説明のために設けたものであることに注意していただきたい。
【００１９】
図４のグラフにおいて、メモリ素子５０を移動曲線に従って一回りさせるにはメモリ素子５０に次のステップを行えばよい。
・  大きな負の電流を与えると（Ｉ＜−Ｉc＿Ａを与えると電子は左から右に流れる。図４の右下の差込み図に示す構造を参照）、層１から層５の磁化はスピン運動量移動により全て平行に並ぶ。これにより素子の抵抗状態は図４のＲ１に示すように最低になる。電流が減少してゼロになると、抵抗は安定してＲ１の値が続く。
・  正の電流Ｉc＿Ｄ＜Ｉ＜Ｉc＿Ｃを与えると、層５の磁化の向きが切り替わって層４に逆平行になる。しかし、向きが切り替わるのは層５だけで、層１−４は方向を保持する。これにより素子の抵抗はＲ１からＲ２に増加する（ただし、Ｒ２＝Ｒ１＋ＤＲＤ）。電流が減少してゼロになると、素子はＲ２の抵抗を保持して安定する。
【００２０】
・  正の電流Ｉc＿Ｃ＜Ｉ＜Ｉc＿Ｂを与えると、層４が切り替わって層３に逆平行になるが他の層の方向は変わらない。相対的な方向を保持するため、Ｉ＞Ｉc＿Ｄのために層４が切り替わるとき層５も切り替わる。これにより素子の抵抗は増加してＲ２からＲ３（Ｒ３＝Ｒ１＋ＤＲＤ＋ＤＲＣ）になり、素子の抵抗はＲ３で安定する。
・  正の電流Ｉc＿Ｂ＜Ｉ＜Ｉc＿Ａを与えると、層３が切り替わって層２に逆平行になるが他の層はその相対的方向を保持する。その相対的方向を保持するため、Ｉ＞Ｉc＿ＤおよびＩ＞Ｉc＿Ｃのために層３が切り替わるとき層４および層５も切り替わる。これにより素子の抵抗は増加してＲ３からＲ５（Ｒ５＝Ｒ１＋ＤＲＤ＋ＤＲＣ＋ＤＲＢ）になり、素子の抵抗はＲ５で安定する。
【００２１】
・  正の電流Ｉ＞Ｉc＿Ａを与えると、層２が切り替わって層１に逆平行になるが他の層はその相対的方向を保持する。したがって、Ｉ＞Ｉc＿Ｂ＞Ｉc＿Ｃ＞Ｉc＿Ｄのために層２が切り替わるとき層３，４，５も切り替わる。これにより素子の抵抗は増加してＲ５からＲ８（Ｒ５＝Ｒ１＋ＤＲＤ＋ＤＲＣ＋ＤＲＢ＋ＤＲＡ）になり、素子の抵抗はＲ８で安定する。これは素子の最高の抵抗状態である。
・  次に、負の電流−Ｉc＿Ｄ＞Ｉ＞−Ｉc＿Ｃを与えると、層５が切り替わって層４に平行になるが他の層はその方向を保持する。これにより素子は図４に示す曲線の左側に沿って戻り、素子の抵抗は減少してＲ８からＲ７（Ｒ７＝Ｒ８−ＤＲＤ）になる。電流が増加してゼロになると、素子の抵抗はＲ７で安定する。
【００２２】
・  負の電流−Ｉc＿Ｃ＞Ｉ＞−Ｉc＿Ｂを与えると、層４が切り替わって層３に平行になるが他の層はその相対的方向を保持する。したがって、Ｉ＜−Ｉc＿Ｄのために層４が切り替わるとき層５も切り替わる。これにより素子の抵抗は減少してＲ７からＲ６（Ｒ６＝Ｒ８−ＤＲＤ−ＤＲＣ）になる。電流が増加してゼロになると、素子の抵抗はＲ６で安定する。
・  負の電流−Ｉc＿Ｂ＞Ｉ＞−Ｉc＿Ａを与えると、層３が切り替わって層２に平行になるが他の層はその相対的方向を保持する。したがってＩ＜−Ｉc＿ＤおよびＩ＜−Ｉc＿Ｃのために層３が切り替わるとき層４および層５も切り替わる。これにより素子の抵抗は減少してＲ６からＲ４（Ｒ４＝Ｒ８−ＤＲＤ−ＤＲＣ−ＤＲＢ）になる。電流が増加してゼロになると、素子の抵抗はＲ４という安定な抵抗状態になる。
【００２３】
・  最後に、負の電流Ｉ＜−Ｉc＿Ａを与えると、層２が切り替わって層１に平行になるが他の層はその相対的方向を保持する。したがってＩ＜−Ｉc＿Ｄ、Ｉ＜−Ｉc＿ＣおよびＩ＜−Ｉc＿Ｂのために層２が切り替わるとき層５、４、３も切り替わる。これにより素子の抵抗は減少してＲ４からＲ１になる。Ｒ１はＲ８−ＤＲＤ−ＤＲＣ−ＤＲＢ−ＤＲＡに等しい。素子電流が増加してゼロになると、素子は素子の最低抵抗状態である抵抗Ｒ１で再び安定する。
【００２４】
上の説明から２Ｎの状態ができることに注意していただきたい。ただし、Ｎは切替え可能な層の数である。２Ｎのレベルを得るには、抵抗状態が劣化しないようにＤＲ値を適当に選ばなければならない。素子内の他のデータ・ビットを保存する必要がある場合は素子を事前に読み取る必要があるかも知れない。または、データのブロックを同時に書き込んで、事前に読み取る必要がないようにしてもよい。または、書き込む前に単にリセットを行う。ただし、リセットは大きな正または負の電流を与えることを含んでよい。例えば、１ビットを書き込む前にＩ＞Ｉc＿Ａまたは−Ｉ＞Ｉc＿Ａを与えれば、書込み電流は１つの電流値である。または、書き込む前に素子内のデータを読み取り、望ましい状態に達するための電流シーケンスを決めてもよい。電流シーケンスは１つまたは複数の電流値でよい。
【００２５】
マイナ・ループを用いることが可能であれば、より多くの状態を作ることができるであろう。例えば、次の電流シーケンスを素子に与えると、上に述べた８つの状態に加えて別の状態を作ることができる。すなわち、電流Ｉ＞Ｉc＿Ａを与え、電流−Ｉ（ただし、Ｉc＿Ｂ＜−Ｉ＜Ｉc＿Ａ）を与え、電流Ｉc＿Ｄ＜Ｉ＜Ｉc＿Ｃを与える。これにより、Ｒ４とＲ５の中間の抵抗状態が得られる。
所定の数の切替え可能な層について得られる状態の数はＤＲ値を制御することにより決まる。十分な数の劣化しない抵抗状態が得られ、かつ設計により複数の電流パルを与えることができる場合は、２Nのレベルを得ることができる。ただし、Ｎは切替え可能な層の数である。切替え可能な層の数は、臨界電流レベルをいかによく制御できるかにより決まる。
【００２６】
極端な場合には、８つの切替え可能な層を有する１つのメモリ素子内に８ビット（２8＝２５６状態）全体を保持することができる。例えば１個の素子は、高い抵抗状態が１に対応しまた低い抵抗状態が０に対応する８つの切替え可能な層を有してよい。最も複雑な状態は０１０１０１０１であろう。ここで、最も左の０は接合部Ａであり、最も右は「Ｈ」である。この例では、Ｉc＿Ａ＞Ｉc＿Ｂ＞Ｉc＿Ｃ＞Ｉc＿Ｄ＞Ｉc＿Ｅ＞Ｉc＿Ｆ＞Ｉc＿Ｇ＞Ｉc＿Ｈである。このデータは、８つの電流を次の順序で与えることにより書き込むことができる。
１）  Ｉ＜−Ｉc＿Ａ
２）  Ｉc＿Ｂ＜Ｉ＜Ｉc＿Ａ
３）  −Ｉc＿Ｃ＞Ｉ＞−Ｉc＿Ｂ
４）  Ｉc＿Ｄ＜Ｉ＜Ｉc＿Ｃ
５）  −Ｉc＿Ｅ＞Ｉ＞−Ｉc＿Ｄ
６）  Ｉc＿Ｆ＜Ｉ＜Ｉc＿Ｅ
７）  −Ｉc＿Ｇ＞Ｉ＞−Ｉc＿Ｆ
８）  Ｉ＞Ｉc＿Ｈ
【００２７】
かかる構成では、各接合部の臨界電流は、切替え可能な層の厚さ、磁気および異方性、飽和磁化、磁気制動率（これはランダウ・リフシュッツ・ギルバート係数αによりパラメータ化してよい）などのパラメータにより制御することができる。また臨界電流レベルは中間層に用いる厚さおよび材料を制御することにより制御することができる。各接合部の磁気抵抗は、電流の分極と共にこれらのパラメータにより制御することができる。
【００２８】
図５はメモリ素子５０と共に用いられるデータ記憶装置１００の略図である。データ記憶装置１００は電流源１０２およびセンサ１０４を含む。センサ１０４は、例えば、素子５０の抵抗を測定するのに用いられる電圧センサを備えてよい。コントローラ１０６は電流源１０２およびセンサ１０４に結合し、上に述べた方法を用いてデータを読取りまたは書き込むのに用いてよい。データはデータ・バス１０８で送り出しまたは受け取る。コントローラは適当なディジタル回路で実現してよく、またこれを用いて素子５０を種々の抵抗状態に変えてよい。
【００２９】
１つの構成では、本発明はデータを記憶するためのメモリ５０を提供する。これは１つのピン層５２と、それぞれが非磁気層６０，６４と切替え可能な磁気層６２，６６とを含む複数のスタック・メモリ位置５６，５８とを含む。各位値は第１および第２の抵抗状態を有する。電流源１０２は複数のメモリ位置に結合し、記録電流を複数のメモリ位置に与えることにより、複数のメモリ位置の少なくとも１つを第１の抵抗状態から第２の抵抗状態に切り替えて、ディジタル値を記憶する。センサ１０４は複数のメモリ位置に結合し、複数のメモリ位置の抵抗を検知して、記憶されたディジタル値を検索する。
【００３０】
本発明の別の実施の形態では、複数の記憶位置を垂直に積み重ねて三次元でビットを得るように配列された磁気メモリを提供する。ビットはスタックに沿う位置に垂直に記憶する。スタックを通して電流を流すと、スピン運動量移動（ＳＭＴ）により隣の磁気層の間にトルクが発生し、選択された層の磁化方向を逆にしまたは安定させる効果を有する。
【００３１】
図６は、最初のＤＣ消去された状態（例えば、全て「０」）を示す本発明の１つの実施の形態に係るＮビットのメモリ・スタック１５０の略図である。スタック１５０は、読取り／書込みチャネル、Ｎ個の位置（読取り／書込みチャネル内の１つの記憶位置を含む）、Ｎ−１個のバッファ層すなわち位置、スタックの最上部と最下部の静止層から成る。１からＮの各セルは少なくとも２つの磁気層１５２，１５４を含む。１ビットは同じ磁化方向に保持されている少なくとも２つの磁気層で形成する。ビットはスタック内を伝播するが、位置はスタック１５０内の固定の位置と考えてよい。スタック１５０の読取り／書込みチャネルは、図１とほとんど同じ形状に基づいて、端末１６０と１６２との間の多層構造１５０の中を垂直に流れる電流からのＳＭＴ効果を用いて２つの逆の極性の磁化状態を駆動することにより動作することができる（ビットの書込み）。
【００３２】
これらの同じ２つの端末１６０、１６２を用いて素子１５０の磁気抵抗出力を読み取ることができる（ビットの読取り）。これは図２のグラフに示されている。図２では２レベルの磁気抵抗出力に対するスタックを流れる電流（Ｒ−Ｉループ）を、対応する磁気方向と共に示している。基準（静止）層（この例では最下層）は固定の磁化方向にある。これはその厚さを自由層の厚さに比べて厚くする（大きな磁気容量）ことにより、または確立された技術を用いてそれをピニングすることにより、得ることができる。
【００３３】
図６に水平の矢印で示す磁化層１５２，１５４は種々の方法で作ることができる。例えば図８は、材料や構造や形状の設計（渦状態、内面すなわちオニオン（ｏｎｉｏｎ）状態、面外状態）により確立しまた安定化することができる磁気ドット（またはリング）のいくつかの明確に定義された磁化状態を示す。より特定すると、図８はドット（およびリング）の形状位相図を表すグラフであって、磁気位相をドットおよびリングの薄膜厚さｔおよび半径（Ｒout）の関数として示す（Ｎａｄｊｉｂ  Ｂｅｎａｔｍａｎｅ，  Ｗｅｒｎｅｒ  Ｓｃｈｏｌｚ，  Ｔ．Ｗ．Ｃｌｉｎｔｏｎ、「サブ１００ｎｍのＮｉＦｅナノリングの磁気構成および位相図（Ｍａｇｎｅｔｉｃ  Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ａｎｄ  Ｐｈａｓｅ  Ｄｉａｇｒａｍｓ  ｏｆ  ｓｕｂ−１００ｎｍ  ＮｉＦｅ  Ｎａｎｏｒｉｎｇｓ）」、ＩＥＥＥ  Ｔｒａｎｓ．Ｍａｇｎ．４３（２００７）２８８４−２８８６）。
【００３４】
渦状態は最低の静磁気エネルギーを有するので、静磁気の相互作用がビットを不安定にするような高密度の位置に適している。これらの特定の状態についてはこの分野における文献があり、周知である。しかし本発明は、材料、形状、構造に従って作られる他の磁化状態で動作することができる。
【００３５】
図９はスタック１５０の中のビットの伝播を示す例である。例えば、最も左の略図は３ビット・スタック１５０の初期のＤＣ消去状態を示す。図を左から右にたどると、まずセル１の２つの層の該当する磁化方向を駆動することにより読取り／書込みチャネル内に１ビットを書き込む（ＳＭＴにより）ステップがある。これはこの位置の初期状態とは無関係に行うことができる。すなわち、位置１を事前に読み取る必要はない。明確にするために、このビットはＤＣ消去方向とは逆の磁化極性を有し、この例では「１」と呼ぶ。
【００３６】
スタックの中に電流Ｉを流すと（上部および下部電極１６０，１６２により）電子は下から上に流れ、各層は下側の層から平行整列トルクを受け、上側の層から逆平行整列トルクを受ける。所定の層のトルクを強くすると（そして最も近い層に対して次に近い層より強いトルクを与えると）、特定の２つの層は正味の逆平行トルクを受ける（図９の左から３番目の図に示すように）。上に述べたように電流密度が十分大きい場合は、ＳＭＴはこれらの層の磁化を逆にすることができる。これによりこのビットは半位置だけ上の方に伝播する。
【００３７】
適当なレベルの電流を更に与えると、左から４番目の図に示すように、同じ機構によりそのビットは更に半位置だけ伝播する。これによりこのビットはセル１からセル２へ全位置移動し、読取り／書込みチャネルから完全に外に出る。このプロセスを続け、左から５番目と６番目の図に示すように、このビットが第３の位置（この例では最後の位置）に来ると適当な時刻に電流を止める。層内の磁化を左向きまたは右向きの矢印で示したが、実際にはこれは種々の磁化状態とその（同様に安定な）逆極性（すなわちキラリティ（ｃｈｉｒａｌｉｔｉｅｓ））を表す。
【００３８】
ビット（および位置）当たり少なくとも２つの層を用いればランダムなビット・シーケンスの伝播が可能であるが、単層ビットでは破壊することがある。必要なときに層を逆にしてビットの伝播を持続するのに十分なトルクがあるようにするには追加の層が必要である。このプロセスは磁気ワイヤ内のドメイン・ウォール（ＤＷ）運動と同様であって、３Ｄメモリなどのシフト・レジスタの基礎である（米国特許番号６，８３４，００５；  ６，８９８，１３２：  ６，９２０，０６２）。
【００３９】
しかし、伝播の離散化（ｄｅｓｃｒｅｔｉｚａｔｉｏｎ）は本発明の１つの利点である。すなわち、位置の長さは非常に制御しやすく（例えば、層の厚さにより）、またドメイン・ウォールに基づくシステムのように劣化に影響されることが少ない（ドメイン・ウォールは運動と共に形を変えることが知られている）。本発明の別の利点は、ビットの磁化状態を多くの形（隣のビットと静磁気反応を起こすことが最も少ない渦状態など）にすることが容易なので（ドメイン・ウォール間の線形すなわち均質の磁化状態とは異なり）、熱安定性およびビット密度を高めることができることである。
【００４０】
図１０は、ビットの伝播を逆にして図９のビットを読取り／書込みチャネルに戻して、読取り、再書込み、または単に記憶ができるようにするプロセスのステップを示す。伝播を逆向きにするには電流極性を逆にすればよく、上に述べたのと同じ物理現象が当てはまる。電子流を逆にすると、今度は各層は上側の層から平行整列トルクを、下側の層から逆平行整列トルクを受ける。
【００４１】
図１１ではプロセスを拡張して、この例では３ビットを記憶する。最も左の図は、上に述べたプロセスに従ってセル２に「１」を記憶している。次に、図１１の左から２番目の図に示すように、セル１内の読取り／書込みチャネルで「０」を書き込む。２つのビットを一度に半位置ずつ伝播させて１位置シフトすると第１の位置は「０」になり、第３の位置に「１」が書き込まれて、レジスタは満杯になる。
【００４２】
図１２は図１１と同様であるが、３ビットのシーケンスを逆に伝播させて読取り／書込みチャネルを通して各ビットを駆動する場合を示す。図１２はバッファ位置の使用を示す。バッファ位置は、レジスタ１５０内の全てのビットが読取り／書込みチャネルでアクセスできるように配列されている。図の左から右に、電流Ｉを与えてビットを下向きに、バッファ位置の中に移動させる。或るビットが最も下の静止層に接する最後のバッファに到達すると電流Ｉは止まる。読取り／書込みチャネルを除いて、一般に位置の数と少なくとも同じ数のバッファがある。
【００４３】
図１３Ａおよび１３Ｂはスタック１５０に組み込まれた読取り／書込みチャネル２００の詳細な図で、２Ｄ断面図（図１３Ａ）および斜視図(図１３Ｂ)を示す。読取り／書込みチャネル２００は一般にスタック１５０の高さ方向の中央にあり、上に述べたように、固定の磁化方向を持つ１つの磁化層２０２と、これも第１の位置を形成する２つの自由層２０４，２０６とを含む。この実施の形態では、固定層２０２はスタック１５０と同心の磁気リングで、バッファ層と共に垂直に並んでいる。電気絶縁２１０がスタックの壁と内部リングの壁との間にあって、両者の間に電流が流れるのを防ぐ。しかしセル１の磁気層はスタック１５０およびリング２０２と直接電気的に接触する。読取り／書込みチャネル用の２個の電極２２０，２２２がリングの下側とセル１の上側にあり、これらは読取りプロセスにも書込みプロセスにも用いる。
【００４４】
また図１３Ａは、電流を制御してスタック１５０の中でビットを伝播させる電流源２３０と、読取り／書込みチャネル２００に関連する電流源２３２および電圧センサ２３４とを示す。書込み中は、電流源２３２を用いて十分大きな電流をチャネル２００に与えてデータ・ビットを書き込んでよい。読取り中は、より小さな電流レベルをチャネル２００に与えて、得られた電圧を電圧センサ２３４で検知する。この電圧はその位置の両端の抵抗に関係するので、これを用いれば記憶されたデータ・ビットを読み取ることができる。
【００４５】
コントローラ２３６はスタック１５０のデータの読取りおよび書込みを制御するためのもので、電流源２３０および２３２と電圧センサ２３４とに結合する。コントローラ２３６はディジタル回路を含む適当な回路でよく、適当な方法を用いて電流源２３２および電圧センサ２３４に結合する。例えば、コントローラ２３６は電圧センサ２３４の抵抗の両端の電圧降下をディジタル値に変換するためのアナログ・ディジタル変換器を含んでよい。コントローラ２３６は、上に述べたようにスタック１５０を通してビットを記憶し、読み取り、伝播させてよい。また図のように入出力チャネル２３８がコントローラに結合し、これを用いてスタック１５０にデータを書き込みまたスタック１５０からデータを読み取ることができる。
【００４６】
図１４はビットの読取りおよび書込みプロセスを示す。読取りプロセスでは、データが書き込まれないようにするために、書込みしきい値電流より十分低い電流レベルＩを与える必要がある。２つの磁気抵抗出力のどちらかを測定した結果を図１５のＲ−Ｉ曲線に示す。２つの磁化状態は安定で不揮発性であり、読取りプロセスは非破壊的である。
【００４７】
書込みプロセスは上の二層システムの説明にそのまま従う。図１５のグラフに示すように、ここでは固定リングを用いてセル１の２つの層の磁化を平行にまたは逆平行に駆動する。セル１内を拡散する電流と層内の固有交換結合とにより自由層は均一な磁化状態になる。図１５の例は渦磁化を示すが、このプロセスは、材料、形状、および構造に従って容易に作ることができる他の磁化状態でも機能する（Ｎａｄｊｉｂ  Ｂｅｎａｔｍａｎｅ，  Ｗｅｒｎｅｒ  Ｓｃｈｏｌｚ，  Ｔ．Ｗ．Ｃｌｉｎｔｏｎ、「サブ１００ｎｍのＮｉＦｅナノリングの磁気構成および位相図（Ｍａｇｎｅｔｉｃ  Ｃｏｎｆｉｇｕｒａｔｉｏｎｓ  ａｎｄ  Ｐｈａｓｅ  Ｄｉａｇｒａｍｓ  ｏｆ  ｓｕｂ−１００ｎｍ  ＮｉＦｅ  Ｎａｎｏｒｉｎｇｓ）」、ＩＥＥＥ  Ｔｒａｎｓ．Ｍａｇｎ．４３（２００７）２８８４−２８８６参照）。
【００４８】
第１の位置の表面積は固定リング２０２の表面積より大きい。なぜなら、セル１はメモリ・スタック１５０の一部でもあり、したがって両者と重なるはずだからである。しかし図１５に示すように、この位置の２つの層の磁化は固定リング２０２磁化からのＳＭＴにより「均一な」磁化状態になる。詳しく述べると、リング２０２からの電流は各層の内部容量に拡散するので（低い密度で）、図１４に示すようにスピン・トルクは位置容量の多くの部分にかかる。したがって、磁化切替えのための電流密度は表面が完全に重なる場合より大きいが、グラフ内の図１５のＲ−Ｉ軌跡は実現可能なはずである。また、各層内の固有交換結合は更に磁化を「均一な」構成にしようとする。更に、固定リング２０２と第１の位置との相対的寸法は切替え動作が最適になるように設計することができる。
【００４９】
図１６は図１４と同様であって、第１の位置を通るビットの伝播を示す。この場合も、電流拡散および固有交換結合により、ビットはセル１の一層大きな（面積の）層を通って伝播することができる。また、この位置の一方の層はこの位置の他方の層にトルクを与えてビットの伝播を起こす。書込みプロセスと同様に、第１の位置と隣の位置の相対的寸法を設計して、ビット伝播を最適にすることができる。
【００５０】
図１７は３Ｄ記憶装置用のシフト・レジスタ１５０の配列２５０を示す。半導体技術を用いて、電界効果トランジスタ（ＦＥＴ）の場合のように個々のレジスタを絶縁してアドレス指定することができる。他方で、電気的相互接続２５２の配列を適当に設計することにより、任意の個々のレジスタ１５０にアクセスすることができる。かかる構成では、図１３Ａに示すようにコントローラ２３８、電流源２３０，２３２、および電圧センサ２３４を用いて、配列へのデータの読取りおよび書込みを行うことができる。
【００５１】
ビットの伝播速度すなわちデータ速度は、磁気層内の磁化反転の周知の時間尺度に基づいて推定することができる。これはナノ秒（τ〜１０-9秒）程度であるが、原理的には更に速くてよい。したがって、データの読取りまたは書込みは１ギガヘルツ程度のデータ速度で行うことができる。またアクセス時間は、スタック当たりのビット数およびデータの並列アクセスの程度に従って、切替え時間τの何倍かである。すなわち、各スタックは読取り／書込みチャネルを有するので、或るデータ集合を複数のスタックにわたって記憶しまた並列にアクセスすることができる。
【００５２】
この例では、全ての磁気層は互いに結合されたＧＭＲまたはＴＭＲなどと仮定している。例えば、各磁気層の間に非磁気中間層（金属またはトンネル障壁）があって層の間のスピン運動量移動を最適にする。各位置の中間層は変化してよく、またＧＭＲまたはＴＭＲベースでよい(それぞれ、金属またはトンネル障壁）。しかし、製作を容易にするために、位置のスタックを通して一般に同じ中間層を用いる。読取り／書込みチャネルでは、基準層と自由層（セル１）との間の中間層を各位置の中間層とは別個に設計して、特に読取り幅および書込みプロセスを共に最適にすることができる。磁気多重層の中間層結合はこの分野で周知である。
【００５３】
上に述べた設計は包括的ではない。なぜなら、特に説明してはいないが、上記の自然な延長であって本発明に有用な他の形状があるからである。自由層および固定層の材料は、Ｆｅ，Ｃｏ，Ｎｉなどの一般的な遷移金属強磁性体や、ホイスラー合金などの新しい強磁性材料などでよい。中間層は、ＧＭＲ素子に一般に用いられるような、Ｃｕなどの広い範囲の金属を含んでよい。また中間層は、例えば、ＡｌＯ，ＴａＯ，ＭｇＯなどの絶縁トンネル障壁や、この分野で周知の他の材料を含んでよい。
【００５４】
本発明はディスク・ドライブと同等またはそれ以上の容量の可能性を持つ３Ｄ磁気メモリを提供するが、固体素子として、強い、フットプリントが小さい、アクセス時間が短い、ランダムなデータへのアクセスが速い、或る構成ではビット当たりのコスト競争力がある、などの利点を有する。特徴としては、スピン運動量移動を用いてビットを伝播させる能力や、データの読取り、書込み、記憶のためにシフト・レジスタ並みのアクセスを可能にする２端子統合読取りおよび（ＳＭＴベースの）書込みチャネルを含む。
【００５５】
本発明について好ましい実施の形態を参照して説明したが、当業者が認識するように、本発明の精神および範囲から逸れない限り、形式および詳細に変更を加えてよい。ここで用いているメモリ位置という用語は、磁気層および近接する非磁気層を含む。各層は直接接触してもよいし接触しなくてもよく、またオプションで追加の層を含んでもよい。特定の非磁気層を磁気層のどちらかの側に置いてもよい。ここで用いる「メモリ位置」は、読取り／書込みチャネル内のメモリ位置およびバッファ位置を含む。また、「変換器」という用語は、電流源および／または読取り／書込みチャネルの抵抗を検知するためのセンサを含む。
【符号の説明】
【００５６】
５０  メモリ素子スタック
５６，５８  メモリ位置
６０，６４  非磁気層
６２，６６  切替え可能な磁気層
１００  メモリ
１０２  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009239282.tif 000021
【図１７】
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