(57)【要約】【課題】絶縁膜を介して隣接する複数のＳｉ系結晶上に、絶縁膜上での短絡のおそれを回避しつつ、それぞれ十分かつほぼ等しい厚さを有するシリサイド層を形成する半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して隣接し、前記絶縁膜よりも上面の高さが低い複数のＳｉ系結晶部を形成する工程と、前記複数のＳｉ系結晶部の上面、ならびに前記絶縁膜の上面および露出した側面に金属膜を形成する工程と、前記金属膜をシード膜として金属層を形成する工程と、熱処理により前記複数のＳｉ系結晶部と、前記金属膜および前記金属層とを反応させてシリサイド層を形成する工程と、を含む。【選択図】図２Ｃ
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【特許請求の範囲】
【請求項１】
半導体基板上に、絶縁膜を介して隣接し、前記絶縁膜よりも上面の高さが低い複数のＳｉ系結晶部を形成する工程と、
前記複数のＳｉ系結晶部の上面、ならびに前記絶縁膜の上面および露出した側面に金属膜を形成する工程と、
前記金属膜をシード膜として金属層を形成する工程と、
熱処理により前記複数のＳｉ系結晶部と、前記金属膜および前記金属層とを反応させてシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数のＳｉ系結晶部を形成する工程は、エッチングにより前記複数のＳｉ系結晶部の上面の高さを下げる工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数のＳｉ系結晶部を形成する工程は、Ｓｉ系結晶膜上に所定のパターンを有するマスク材を形成し、前記マスク材をマスクとして前記Ｓｉ系結晶膜にエッチングを施して前記複数のＳｉ系結晶部に加工し、前記複数のＳｉ系結晶部間に前記複数のＳｉ系結晶部上の前記マスク材と上面の高さが揃った前記絶縁膜を形成し、前記マスク材を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリサイド層を形成する工程は、前記シリサイド層の上面の高さが前記絶縁膜の上面の高さ以下になるように行われることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記金属膜を気相堆積法により形成し、前記金属層をめっき法により形成することを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法として、フラッシュメモリのコントロールゲートとしての多結晶シリコンの上部を金属膜と反応させて、金属シリサイド層を形成するものがある（例えば、特許文献１参照）。
【０００３】
しかし、従来の方法によれば、制御ゲート上に金属シリサイド層を形成する際に、シリサイド反応が金属膜中を制御ゲート間の絶縁膜の上面よりも上側に進行する場合がある。制御ゲート間の絶縁膜の上面よりも上側では、シリサイド反応は垂直方向のみならず水平方向にも進行し、反応箇所によって形状、大きさ等が異なるシリサイド層が形成される。このため、各制御ゲートに形成されるシリサイド層の大きさが不均一になって半導体装置の動作安定性への悪影響が生じるおそれがあり、かつ今後半導体装置の微細化がさらに進行すると、隣接する制御ゲート間の絶縁膜上で短絡が発生する可能性もある。
【特許文献１】特開２００７−２０７９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、絶縁膜を介して隣接する複数のＳｉ系結晶上に、絶縁膜上での短絡のおそれを回避しつつ、それぞれ十分かつほぼ等しい厚さを有するシリサイド層を形成する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板上に、絶縁膜を介して隣接し、前記絶縁膜よりも上面の高さが低い複数のＳｉ系結晶部を形成する工程と、前記複数のＳｉ系結晶部の上面、ならびに前記絶縁膜の上面および露出した側面に金属膜を形成する工程と、前記金属膜をシード膜として金属層を形成する工程と、熱処理により前記複数のＳｉ系結晶部と、前記金属膜および前記金属層とを反応させてシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００６】
本発明によれば、絶縁膜を介して隣接する複数のＳｉ系結晶上に、絶縁膜上での短絡のおそれを回避しつつ、それぞれ十分かつほぼ等しい厚さを有するシリサイド層を形成する半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
本実施の形態に係る半導体装置は、上部にシリサイド層を有する制御ゲートを備えたＮＡＮＤ型フラッシュメモリである。
【０００８】
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置のメモリセル領域の断面図である。半導体装置１は、半導体基板２と、半導体基板２中に形成されたソース・ドレイン領域３と、半導体基板２上にゲート絶縁膜４を介して形成された浮遊ゲート５と、浮遊ゲート５上にゲート間絶縁膜６を介して形成された制御ゲート７と、メモリセル間（それぞれ半導体基板２上にゲート絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６および制御ゲート７が積層されてなる複数の積層ゲート構造相互間の隙間）に形成される絶縁膜８と、を有して概略構成される。
【０００９】
半導体基板２は、単結晶Ｓｉ等のＳｉ系単結晶からなる。
【００１０】
ソース・ドレイン領域３は、例えば、イオン注入法を用いて半導体基板２表面に導電型不純物を注入することにより形成される。ｐ型不純物としてはＢ、ＢＦ２、Ｉｎ等、ｎ型不純物としてはＡｓ、Ｐ等を用いることができる。
【００１１】
ゲート絶縁膜４およびゲート間絶縁膜６は、酸化Ｓｉ、窒化Ｓｉ等の絶縁材料からなる。
【００１２】
浮遊ゲート５は、多結晶Ｓｉ等のＳｉ系多結晶からなる。
【００１３】
制御ゲート７は、ゲート間絶縁膜６上に形成される半導体層７ａと、半導体層７ａ上に形成されるシリサイド層７ｂを有する。半導体層７ａは、多結晶Ｓｉ等のＳｉ系多結晶からなり、シリサイド層７ｂは、Ｎｉ、Ｃｏ、Ｐｔ等のめっき法により成膜可能な金属とＳｉとの化合物からなる。
【００１４】
絶縁膜８は、酸化Ｓｉ等の絶縁材料からなる。
【００１５】
（半導体装置の製造）
図２Ａ（ａ）〜（ｃ）、図２Ｂ（ｄ）〜（ｆ）、図２Ｃ（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００１６】
まず、図２Ａ（ａ）に示すように、半導体基板２上に第１の絶縁膜１０、第１の半導体膜１１、第２の絶縁膜１２および第２の半導体膜１３を積層し、第２の半導体膜１３上に所定のパターンを有するマスク材１４を形成する。
【００１７】
次に、図２Ａ（ｂ）に示すように、マスク材１４をエッチングマスクにしてＲＩＥ（Reactive Ion Etching）法等によるエッチングを第２の半導体膜１３、第２の絶縁膜１２、第１の半導体膜１１および第１の絶縁膜１０に施し、これらをそれぞれ半導体層７ａ、ゲート間絶縁膜６、浮遊ゲート５、ゲート絶縁膜４に加工する。
【００１８】
次に、図２Ａ（ｃ）に示すように、イオン注入法等により、得られた積層ゲート構造と自己整合的に露出した半導体基板２表面に導電型不純物を注入し、熱処理により注入した不純物を活性化して、ソース・ドレイン領域３を形成する。
【００１９】
次に、図２Ｂ（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、絶縁膜８をセル間に埋め込み、ＣＭＰ（Chemical Mechanical Polishing）等により、マスク材１４をストッパとしてマスク材１４と上面の高さが揃うまで埋め込んだ絶縁膜８を平坦化する。
【００２０】
次に、図２Ｂ（ｅ）に示すように、マスク材１４をエッチングにより除去する。なお、マスク材１４を除去する際に、絶縁膜８の上部にもエッチングが及んで上面の高さが下がってもよい。
【００２１】
次に、図２Ｂ（ｆ）に示すように、半導体層７ａに選択的にドライエッチングまたはウェットエッチングを施して、その上面の高さを絶縁膜８の上面の高さよりも下げる。半導体層７ａと絶縁膜８の上面の高さの差は、後の工程において形成されるシリサイド層７ｂの厚さ（半導体基板２の表面に垂直な方向の幅）に影響を与えるため、制御ゲート７を低抵抗化するために十分な厚さのシリサイド層７ｂを形成することのできる位置まで、半導体層７ａの上面の高さを下げる。
【００２２】
次に、図２Ｃ（ｇ）に示すように、ＰＶＤ（Physical Vapor Deposition）法等の気相堆積法により、半導体層７ａの上面、ならびに絶縁膜８の上面および露出した側面に金属膜１５を形成する。このとき、金属膜１５の厚さを大きくし過ぎると、半導体層７ａの上面の高さと絶縁膜８の上面の高さとの差により半導体層７ａ上に形成される凹部の開口部付近において、凹部の両側の金属膜１５が互いに接触して、凹部内において金属膜１５内部にボイドが発生するおそれがある。そのため、金属膜１５は、凹部内において金属膜１５内部に後の工程におけるシリサイド層７ｂの形成に悪影響を及ぼす程の量のボイドが形成されない程度の厚さに形成される。
【００２３】
次に、図２Ｃ（ｈ）に示すように、電解めっき法や無電解めっき法のめっき法により、金属膜１５をシード膜として金属層１６を形成する。ここで、めっき法はＰＶＤ法等の気相堆積法と比べて被覆性がよく、後の工程におけるシリサイド層７ｂの形成に悪影響を及ぼす程の量のボイドは金属層１６内に形成されない。
【００２４】
次に、図２Ｃ（ｉ）に示すように、ＲＴＡ（Rapid Thermal Annealing）法等による熱処理を施して、金属膜１５および金属層１６と、半導体層７ａとをシリサイド反応させてシリサイド層７ｂを形成する。ここで、各半導体層７ａ上のシリサイド層７ｂの下面の位置はほぼ等しい。
【００２５】
このとき、シリサイド層７ｂは、その上面の高さが絶縁膜８の上面の高さ以下になるように形成される。これは、シリサイド反応が絶縁膜８の上面よりも上側に進行すると、シリサイド反応が垂直方向のみならず水平方向にも進行し、制御ゲート７同士の短絡や、あるいは各制御ゲート７上のシリサイド層７ｂの形状、大きさ等のばらつきが発生するおそれがあるためである。また、このような場合、シリサイド層７ｂの絶縁膜８の上面よりも上側の部分を仮に除去できたとしても、シリサイド層７ｂの下面の位置にもばらつきがあるため、最終的に、制御ゲート毎のシリサイド層７ｂの厚さにばらつきが生まれる。
【００２６】
その後、硫酸と過酸化水素とを混合した薬液等を用いて、未反応の金属膜１５および金属層１６を選択的に除去し、図１に示した半導体装置１を得る。
【００２７】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、半導体層７ａにエッチングを施して、その上面の高さを絶縁膜８の上面の高さとの間に所定の差ができるまで下げ、半導体層７ａ上にボイドをほとんど含まない金属膜１５および金属層１６を形成することにより、各半導体層７ａ上に、制御ゲート７を低抵抗化するために十分、かつほぼ均一な厚さを有するシリサイド層７ｂを形成することができる。
【００２８】
〔第２の実施の形態〕
第２の実施の形態は、半導体層７ａの上面の高さを絶縁膜８の上面の高さと所定の差ができるまで下げるための方法において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
【００２９】
（半導体装置の製造）
図３（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３０】
まず、図３（ａ）に示すように、半導体基板２上に第１の絶縁膜１０、第１の半導体膜１１、第２の絶縁膜１２および第２の半導体膜１３を積層し、第２の半導体膜１３上に所定のパターンを有するマスク材２０を形成する。ここで、マスク材２０の厚さは、シリサイド層７ｂを形成する前の半導体層７ａの上面の高さと絶縁膜８の上面の高さとの差に影響を与えるため、所望するシリサイド７ｂ形成前の半導体層７ａの上面の高さと絶縁膜８の上面の高さとの差以上の厚さに形成される。
【００３１】
次に、図３（ｂ）に示すように、図２Ａ（ｂ）〜図２Ｂ（ｄ）に示した絶縁膜８を形成するまでの工程を第１の実施の形態と同様に行う。
【００３２】
次に、図３（ｃ）に示すように、マスク材２０をエッチングにより除去する。ここで、マスク材２０を除去することにより、後の工程において制御ゲート７を低抵抗化するために十分な厚さのシリサイド層７ｂを形成することができる程度に、半導体層７ａと絶縁膜８との上面の高さに差が生じる。このため、本実施の形態においては、第１の実施の形態のように、マスク材を除去した後に、エッチングにより半導体層７ａの上面の高さを下げなくてもよい。
【００３３】
その後、図２Ｃ（ｇ）に示した金属膜１５を形成する工程以降の工程を第１の実施の形態と同様に行い、図１に示した半導体装置１を得る。
【００３４】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と異なる方法により、半導体層７ａの上面の高さを絶縁膜８の上面の高さとの間に所定の差ができるまで下げ、各半導体層７ａ上に、制御ゲート７を低抵抗化するために十分、かつほぼ均一な厚さを有するシリサイド層７ｂを形成することができる。
【００３５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００３６】
例えば、上記各実施の形態においては、一例として積層ゲート構造を有する浮遊ゲート型のフラッシュメモリの製造方法を示したが、単層のゲート構造を有する、例えば、ＭＯＮＯＳ型フラッシュメモリの製造方法においても同様の効果がある。すなわち、上記各実施の形態の方法により、ＭＯＮＯＳ型フラッシュメモリの制御ゲートとして金属シリサイドを形成してもよく、その他ロジック素子におけるトランジスタのゲートへの適用も可能である。
【００３７】
また、上下層の導電部材を電気的に接続するためのプラグの製造方法においても同様の効果がある。すなわち、上記各実施の形態の方法により、上部に金属シリサイド層を有するＳｉ系多結晶からなるプラグを形成することができる。さらに、Ｓｉ系結晶部の下部に半導体層を残すことなくシリサイド反応を進行させて、上部のみならず、全部が金属シリサイド層からなるゲートまたはプラグを形成してもよい。
【００３８】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態に係る半導体装置のメモリセル周辺の断面図である。
【図２Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４０】
１  半導体装置。  ２  半導体基板。  ７  制御ゲート。  ７ａ  半導体層。  ７ｂ  シリサイド層。  ８  絶縁膜。  １５  金属膜。  １６  金属層。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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