(57)【要約】【課題】高電圧動作時においても良好な特性を得ることができる半導体装置及びその製造方法を提供する。【解決手段】半絶縁性のＳｉＣ基板１上に化合物半導体領域２が形成されている。ｉ−ＧａＮ層２ａの表層部分は電子走行層として機能し、その下の部分はバッファ層として機能する。バッファ層は、ＳｉＣ基板１の表面に存在する格子欠陥の電子走行層への伝播を防止している。ｎ−ＡｌＧａＮ層２ｃは電子供給層として機能する。ｎ−ＧａＮ層２ｄには、ｎ−ＡｌＧａＮ層２ｃを露出する２個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極４又はドレイン電極５として形成されている。更に、ｎ−ＧａＮ層２ｄ、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０が形成されている。シリコン窒化膜１０には、１．４×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基が含まれている。【選択図】図１
2009239230.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体領域と、
前記化合物半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
を有し、
前記絶縁膜は、１．４×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むことを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記化合物半導体領域は、ＩＩＩ−Ｖ族化合物半導体を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁膜に凹部が形成されており、
前記ゲート電極は、前記凹部の底に接触していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記化合物半導体領域は、
ＧａＮ電子走行層と、
前記ＧａＮ電子走行層上に形成されたＡｌＧａＮ電子供給層と、
前記ＡｌＧａＮ電子供給層上に形成されたＧａＮ層と、
を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
化合物半導体領域上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を有し、
前記絶縁膜として、１．４×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むものを用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
近年、ＧａＮ層上にＡｌＧａＮ層を形成し、これらの間のヘテロ接合を利用したＧａＮ系ＨＥＭＴ等のＧａＮ系電界効果トランジスタ（ＦＥＴ：field effect transistor）の開発が活発である。このようなＧａＮ系ＦＥＴでは、ＧａＮ層が電子走行層として機能する。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を持つので、高電圧動作及び高出力が可能なデバイス用の材料として、極めて有望である。また、従来のＧａＮ系ＦＥＴでは、ゲート電極としてＮｉ層及びＰｔ層を備えたショットキー電極が主に用いられている。
【０００３】
その一方で、高電圧動作が可能なデバイスの開発においては、ゲートリーク電流の低減が重要である。
【０００４】
しかし、ショットキー電極を備えたＧａＮ系ＦＥＴにおいてゲートリーク電流が低減することは極めて困難である。そこで、シリコン窒化膜をゲート電極と半導体層との間に介在させた絶縁ゲート構造についての検討が行われている。即ち、ＭＩＳ（metal insulator semiconductor）型ＦＥＴについての検討が行われている。
【０００５】
ところが、このような絶縁ゲート構造を備えた従来のＧａＮ系ＦＥＴによっても、十分な電気特性を得ることは困難である。例えば、２０Ｖ程度であれば所望の特性が得られても、５０Ｖ程度で高電圧動作させようとすると、電流コラプスが生じてしまい、高出力を得にくい。即ち、低電圧動作の場合に得られる電流よりも、高電圧動作の場合に得られる電流が大幅に低下してしまう。
【０００６】
【特許文献１】特開２００１−７７１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高電圧動作時においても良好な特性を得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００９】
半導体装置の一態様には、化合物半導体領域と、前記化合物半導体領域上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、が設けられている。前記絶縁膜は、１．４×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含む。
【００１０】
半導体装置の製造方法の一態様では、化合物半導体領域上に絶縁膜を形成し、その後、前記絶縁膜上にゲート電極を形成する。前記絶縁膜として、１．４×１０22個／ｃｍ3以上のＳｉ−Ｈ結合基を含むものを用いる。
【発明の効果】
【００１１】
上記の半導体装置等によれば、絶縁膜として適切なものを用いているので、高電圧動作させた場合でも、良好な特性を得ることができる。
【発明を実施するための最良の形態】
【００１２】
（本発明の基本骨子）
従来の半導体装置における電流コラプスの原因は、シリコン窒化膜の内部、及びシリコン窒化膜と半導体層との界面に発生したトラップにあると考えられる。
【００１３】
そして、本願発明者らが、トラップの発生の原因について鋭意検討した結果、従来のシリコン窒化膜中には水素原子も存在しており、この水素原子がシリコン原子又は窒素原子と結合しているが、結合せずに遊離しているものも存在していることを見出した。シリコン窒化膜中に水素原子が存在しているのは、一般的に、シリコン窒化膜はモノシラン（ＳｉＨ4）を用いたプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法により形成されているからである。
【００１４】
従って、上述のような遊離している水素原子等を抑制すれば、トラップを減少することができ、例えば５０Ｖ程度の高電圧動作時にも電流コラプスを抑制することが可能となる。本発明では、シリコン原子と水素原子との結合基の量を適切に規定することにより、遊離している水素原子等を抑制する。
【００１５】
（第１の実施形態）
次に、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。
【００１６】
第１の実施形態では、図１に示すように、例えば半絶縁性のＳｉＣ基板１上に、化合物半導体領域２が形成されている。化合物半導体領域２には、順次積層されたｉ−ＧａＮ層２ａ、ｉ−ＡｌＧａＮ層２ｂ、ｎ−ＡｌＧａＮ層２ｃ及びｎ−ＧａＮ層２ｄが含まれている。ｉ−ＧａＮ層２ａは意図的に不純物のドーピングを行っていないＧａＮ層であり、その厚さは３μｍ程度である。ｉ−ＧａＮ層２ａの表層部分は電子走行層として機能し、その下の部分はバッファ層として機能する。バッファ層は、ＳｉＣ基板１の表面に存在する格子欠陥の電子走行層への伝播を防止している。ｉ−ＡｌＧａＮ層２ｂは意図的に不純物のドーピングを行っていないＡｌ0.25Ｇａ0.75Ｎ層であり、その厚さは３ｎｍ程度である。ｎ−ＡｌＧａＮ層２ｃはＳｉが２×１０18ｃｍ-3程度の濃度でドーピングされたｎ型のＡｌ0.25Ｇａ0.75Ｎ層であり、その厚さは２０ｎｍ程度である。ｎ−ＡｌＧａＮ層２ｃは電子供給層として機能する。ｎ−ＧａＮ層２ｄはＳｉが２×１０18ｃｍ-3程度の濃度でドーピングされたｎ型のＧａＮ層であり、その厚さは１０ｎｍ以下、例えば５ｎｍ程度である。なお、各ＡｌＧａＮ層におけるＡｌとＧａとの割合は特に限定されない。
【００１７】
また、活性領域を画定する素子分離領域３が化合物半導体領域２の周囲に形成されている。ｎ−ＧａＮ層２ｄには、ｎ−ＡｌＧａＮ層２ｃを露出する２個の開口部が形成されており、開口部の各々に、オーミック電極がソース電極４又はドレイン電極５として形成されている。更に、ｎ−ＧａＮ層２ｄ、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０が形成されている。シリコン窒化膜１０には、１．７×１０22個／ｃｍ3程度のＳｉ−Ｈ結合基が含まれている。シリコン窒化膜１０の厚さは３５ｎｍ程度である。
【００１８】
そして、ソース電極４及びドレイン電極５の間において、シリコン窒化膜１０上にゲート電極６が形成されている。
【００１９】
このような第１の実施形態では、シリコン窒化膜１０のゲート電極６と化合物半導体領域２との間の部分がゲート絶縁膜として機能する。また、シリコン窒化膜１０に、１．７×１０22個／ｃｍ3程度のＳｉ−Ｈ結合基が含まれている。そして、このシリコン窒化膜１０内でシリコン原子と水素原子とが十分に結合しているので、トラップの発生が抑制される。従って、後述の実験の結果からも明らかなように、電流コラプスを抑制することができ、高電圧動作時においても高出力を得ることができる。なお、化合物半導体領域を備えた半導体装置において、上述のような多量のＳｉ−Ｈ結合基を含むシリコン窒化膜がゲート電極の直下に配置されたものは存在しない。
【００２０】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図２Ａ乃至図２Ｇは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００２１】
先ず、図２Ａに示すように、半絶縁性のＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、厚さが３μｍ程度のｉ−ＧａＮ層２ａ、ｉ−ＡｌＧａＮ層２ｂ、ｎ−ＡｌＧａＮ層２ｃ及びｎ−ＧａＮ層２ｄをこの順で形成する。ｉ−ＧａＮ層２ａ、ｉ−ＡｌＧａＮ層２ｂ、ｎ−ＡｌＧａＮ層２ｃ及びｎ−ＧａＮ層２ｄが化合物半導体領域２に含まれる。
【００２２】
次いで、図２Ｂに示すように、化合物半導体領域２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域３を化合物半導体領域２及びＳｉＣ基板１の表層部に形成する。
【００２３】
その後、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を開口するレジストパターンを化合物半導体領域２上に形成する。続いて、レジストパターンをマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングをｎ−ＧａＮ層２ｄに対して行うことにより、図２Ｃに示すように、ｎ−ＧａＮ層２ｄに２個の開口部を形成する。なお、開口部の深さに関し、ｎ−ＧａＮ層２ｄの一部を残してもよく、また、ｎ−ＡｌＧａＮ層２ｃの一部を除去してもよい。つまり、開口部の深さはｎ−ＧａＮ層２ｄの厚さと一致している必要はない。
【００２４】
その後、同じく図２Ｃに示すように、一方の開口部内にソース電極４を形成し、他方の開口部内にドレイン電極５を形成する。ソース電極４及びドレイン電極５の形成に当たっては、先ず、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。そして、加温した有機溶剤を用いてレジストパターンを除去する。つまり、ソース電極４及びドレイン電極５の形成では、例えば蒸着及びリフトオフの技術を用いる。その後、５５０℃程度での熱処理を行うことにより、ｎ−ＡｌＧａＮ層２ｃとソース電極４及びドレイン電極５との間とをオーミックコンタクトさせる。
【００２５】
次いで、図２Ｄに示すように、化合物半導体領域２上の全面に、ソース電極４及びドレイン電極５を覆うシリコン窒化膜１０をプラズマＣＶＤ法により形成する。このとき、プラズマの励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗとする。また、ＳｉＨ4ガスの流量を３ｓｃｃｍ、Ｎ2ガスの流量を１５０ｓｃｃｍ、Ｈｅガスの流量を１０００ｓｃｃｍとする。このような条件下で形成されたシリコン窒化膜１０中のＳｉ−Ｈ結合基の量は、１．７×１０22個／ｃｍ3程度となる。
【００２６】
その後、図２Ｅに示すように、ゲート電極６を形成する予定の領域に開口部２１ａが形成された下層レジストパターン２１及び開口部２１ａより狭い開口部２２ａが形成された上層レジストパターン２２をシリコン窒化膜１０上に形成する。
【００２７】
これらの下層レジストパターン２１及び上層レジストパターン２２の形成に当たっては、先ず、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）を、例えばスピンコート法によりシリコン窒化膜１０上に塗布し、熱処理を行うことにより、レジスト膜を形成する。更に、感光性レジスト剤（商品名ＰＦＩ３２−Ａ８:住友化学社製）を、例えばスピンコート法により塗布し、熱処理を行うことにより、レジスト膜を形成する。次いで、紫外線露光により直径が０．８μｍ程度の開口部２２ａを上層のレジスト膜に形成する。この結果、開口部２２ａを備えた上層レジストパターン２２が得られる。その後、上層レジストパターン２２をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部２１ａを備えた下層レジストパターン２１が得られる。これらの処理により、図２Ｅに示すように、庇構造の多層レジストが得られる。
【００２８】
下層レジストパターン２１及び上層レジストパターン２２の形成後、同じく図２Ｅに示すように、開口部２１ａ内にゲート電極６を形成する。ゲート電極６の形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。ゲート電極６の形成に当たり、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＰｔ層を形成し、更にその上にＡｕ層を形成してもよい。この場合、例えば、Ｔｉ層の厚さは２０ｎｍ程度、Ｐｔ層の厚さは５０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。
【００２９】
次いで、図２Ｆに示すように、加温した有機溶剤を用いてレジストパターン２１及び２２を除去する。つまり、ゲート電極６の形成でも、例えば蒸着及びリフトオフの技術を用いる。
【００３０】
その後、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００３１】
ここで、第１の実施形態に係るＧａＮ系ＨＥＭＴの電気特性について本願発明者らが実際に行った実験について説明する。
【００３２】
この実験では、上述の方法に沿って、第１の実施形態に係るＧａＮ系ＨＥＭＴ（実施例）を製造した。また、比較のために、シリコン窒化膜中のＳｉ−Ｈ結合基の量が、０．９×１０22個／ｃｍ3程度であり、シリコン窒化膜の厚さが３５ｎｍのＧａＮ系ＨＥＭＴ（比較例）も製造した。この量は、従来の半導体装置のものと同程度である。比較例では、シリコン窒化膜の形成時に、プラズマの励起周波数を１３．５６ＭＨｚ、高周波出力を５０Ｗとした。また、ＳｉＨ4ガスの流量を２ｓｃｃｍ、Ｎ2ガスの流量を１５０ｓｃｃｍ、Ｈｅガスの流量を１０００ｓｃｃｍとした。
【００３３】
そして、これらの実施例及び比較例について、カーブトレーサを用いて、ドレイン電圧を１０Ｖまで掃引した場合の電流−電圧特性、及びドレイン電圧を５０Ｖまで掃引した場合の電流−電圧特性を調査した。実施例の電流−電圧特性を図３Ａに示し、比較例の電流−電圧特性を図３Ｂに示す。なお、図３Ａ及び図３Ｂ中の実線が１０Ｖまで掃引した場合の電流−電圧特性を示し、破線が５０Ｖまで掃引した場合の電流−電圧特性を示している。
【００３４】
図３Ａに示すように、実施例では、電圧Ｖdsを５０Ｖまで掃引した場合でも、電圧Ｖdsを１０Ｖまで掃引した場合と同等の電流Ｉdsが得られた。これに対し、比較例では、電圧Ｖdsを５０Ｖまで掃引した場合に得られた電流Ｉdsは、電圧Ｖdsを１０Ｖまで掃引した場合の２割程度であった。
【００３５】
これらの結果から、Ｓｉ−Ｈ結合基の量と電流コラプスとの関係をまとめると、図４に示すグラフが得られる。なお、図４中の縦軸は、電圧Ｖdsを５０Ｖまで掃引した場合の電流Ｉdsを、電圧Ｖdsを１０Ｖまで掃引した場合の電流Ｉdsで規格化した値を示している。また、図４中の●は上記実施例及び比較例の結果を示し、○は上記実施例からＳｉＨ4ガスの流量を２．６ｓｃｃｍに変化させたＧａＮ系ＨＥＭＴから得られた結果を示している。
【００３６】
図４に示すように、シリコン窒化膜中のＳｉ−Ｈ結合基の量が１．４×１０22個／ｃｍ3以上の場合に、５０Ｖ掃引の場合の電流コラプスが０．８以上となり、良好な電流−電圧特性が得られるといえる。
【００３７】
なお、本願発明者らの他の実験によると、例えば上記実施例からＳｉＨ4ガスの流量を変更する場合、２．８ｓｃｃｍ〜３．２ｓｃｃｍとすると、上記実施例と同程度の電流コラプスが得られることが判明している。その一方で、１．８ｓｃｃｍ〜２．２ｓｃｃｍとすると、上記比較例と同程度の電流コラプスが得られることも判明している。従って、５０Ｖ掃引の場合の電流コラプスを０．８以上とするためには、シリコン窒化膜中のＳｉ−Ｈ結合基の量を１．４×１０22個／ｃｍ3以上とすることが必要であり、そのためには、ＳｉＨ4ガスの流量を２．６ｓｃｃｍ以上とすることが好ましいといえる。
【００３８】
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。
【００３９】
第２の実施形態では、ゲート電極６の形状がマッシュルーム型となっており、この点で第１の実施形態と相違している。また、本実施形態では、ゲート電極６を覆うシリコン窒化膜３４がシリコン窒化膜１０上に形成されている。他の構成は、第１の実施形態と同様である。
【００４０】
このような第２の実施形態においても、第１の実施形態と同様に、シリコン窒化膜１０に、十分なＳｉ−Ｈ結合基が含まれているので、トラップの発生が抑制される。従って、電流コラプスを抑制することができ、高電圧動作時においても高出力を得ることができる。また、シリコン窒化膜３４が形成されているので、第１の実施形態と比較して耐湿性等の信頼性が高い。なお、第１の実施形態にシリコン窒化膜３４が設けられていてもよい。
【００４１】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図６Ａ乃至図６Ｃは、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００４２】
第２の実施形態では、第１の実施形態と同様にして、シリコン窒化膜１０の形成までの処理を行う（図２Ｄ参照）。次いで、図６Ａに示すように、ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３をシリコン窒化膜１０上に形成する。ファインゲート用レジストパターン３１には、マッシュルーム型のゲート電極６の柄の部分を形成する予定の領域に開口部３１ａが形成されている。下層レジストパターン３２には、ゲート電極６の傘の部分を形成する予定の領域に開口部３２ａが形成されている。上層レジストパターン３３には、開口部３２ａより狭い開口部３３ａが形成されている。
【００４３】
これらのファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３の形成に当たっては、先ず、ポジ型電子線レジスト剤（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）を３００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で５分間熱処理することにより、レジスト膜を形成する。次いで、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）を５００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で３分間熱処理することにより、レジスト膜を形成する。その後、ポジ型電子線レジスト剤（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）を２００ｎｍ程度の厚さで、例えばスピンコート法により塗布し、１８０℃で２分間熱処理することにより、レジスト膜を形成する。続いて、紫外線露光により直径が０．８μｍ程度の開口部３３ａを上層のレジスト剤に形成する。この結果、開口部３３ａを備えた上層レジストパターン３３が得られる。次いで、上層レジストパターン３３をマスクとして、アルカリ現像液を用いてその下のレジスト剤をウェットエッチングする。この結果、開口部３２ａを備えた下層レジストパターン３２が得られる。これらの処理により、図６Ａに示すように、庇構造の多層レジストが得られる。本実施形態では、更に、電子線描画により最も下方に位置するレジスト膜を加工することにより、幅狭の開口部３１ａを形成する。この結果、開口部３１ａを備えたファインゲート用レジストパターン３１が得られる。
【００４４】
ファインゲート用レジストパターン３１、下層レジストパターン３２及び上層レジストパターン３３の形成後、同じく図６Ａに示すように、開口部３３ａ、３２ａ及び３１ａ内にゲート電極６を形成する。ゲート電極６の形成に当たっては、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＰｔ層を形成し、更にその上に蒸着法によりＡｕ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ｐｔ層の厚さは５０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。
【００４５】
次いで、図６Ｂに示すように、加温した有機溶剤を用いてレジストパターン３１、３２及び３３を除去する。つまり、ゲート電極６の形成では、第１の実施形態と同様に、例えば蒸着及びリフトオフの技術を用いる。
【００４６】
その後、図６Ｃに示すように、ゲート電極６を覆うシリコン窒化膜３４を化合物半導体領域２上に形成する。
【００４７】
その後、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００４８】
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）の構造を示す断面図である。
【００４９】
第３の実施形態では、図７に示すように、シリコン窒化膜１０のゲート電極６直下の部分に凹部１０ａが形成されており、ゲート電極６がこの凹部１０ａを埋め込むようにして形成されている。凹部１０ａにおけるシリコン窒化膜１０の厚さは１０ｎｍ程度であり、シリコン窒化膜１０の他の部分の厚さは３５ｎｍ程度である。他の構成は第１の実施形態と同様である。
【００５０】
このような第３の実施形態においても、第１の実施形態と同様に、シリコン窒化膜１０に、十分なＳｉ−Ｈ結合基が含まれているので、トラップの発生が抑制される。従って、電流コラプスを抑制することができ、高電圧動作時においても高出力を得ることができる。また、凹部１０ａの存在に伴ってゲート電極６の底部に段差が形成され、ゲート電極６の一部がシリコン窒化膜１０に乗り上げているため、ゲート電極６のドレイン端への電界集中が緩和される。この結果、第１の実施形態と比較して高い耐圧を得ることができる。
【００５１】
なお、凹部１０ａにおけるシリコン窒化膜１０の厚さは特に限定されないが、例えば５０Ｖで動作するゲート絶縁構造のＨＥＭＴとして用いる場合には、１０ｎｍ以上であることが好ましい。そして、動作電圧が高くなるほど、この部分の厚さは厚いことが好ましい。
【００５２】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図８Ａ乃至図８Ｃは、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００５３】
第３の実施形態では、第１の実施形態と同様にして、シリコン窒化膜１０の形成までの処理を行う（図３Ｄ参照）。次いで、図８Ａに示すように、ゲート電極６を形成する予定の領域内において、シリコン窒化膜１０に凹部１０ａを形成する。凹部１０ａの形成に当たっては、例えば、凹部１０ａを形成する予定の領域に開口部が位置するレジストパターンをシリコン窒化膜１０上に形成し、これをマスクとしてシリコン窒化膜１０を時間制御によりエッチングする。
【００５４】
次いで、図８Ｂに示すように、第１の実施形態と同様にして、下層レジストパターン２１及び上層レジストパターン２２を形成する。この時、凹部１０ａが露出するようにして開口部２１ａ及び２２ｂを形成する。その後、ゲート電極６を形成する。ゲート電極６の底部は凹部１０ａ内に入り込む。
【００５５】
続いて、図８Ｃに示すように、加温した有機溶剤を用いてレジストパターン２１及び２２を除去する。
【００５６】
その後、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。
【００５７】
なお、このような凹部１０ａを備えたシリコン窒化膜１０を第２及び第３の実施形態に用いることも可能である。
【００５８】
また、基板として、ＧａＮ基板等の化合物半導体基板の他に、サファイア基板又はシリコン基板等を用いてもよい。また、基板が半絶縁性でなくてもよい。
【００５９】
また、第１〜第３の実施形態中のｎ−ＧａＮ層２ｄは、電界集中の緩和及びトラップの低減を目的として設けられており、これらの目的達成のためには、不純物が１×１０17個／ｃｍ3以上含まれていることが好ましい。但し、ｎ−ＧａＮ層２ｄが化合物半導体領域２に含まれていなくてもよい。
【図面の簡単な説明】
【００６０】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｂ】図１Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｃ】図１Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｄ】図１Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｅ】図１Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図２Ｆ】図１Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図３Ａ】実施例の電流−電圧特性を示すグラフである。
【図３Ｂ】比較例の電流−電圧特性を示すグラフである。
【図４】Ｓｉ−Ｈ結合基の量と電流コラプスとの関係を示すグラフである。
【図５】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図６Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６Ｂ】図６Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図６Ｃ】図６Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図７】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図８Ａ】第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図８Ｂ】図８Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【図８Ｃ】図８Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。
【符号の説明】
【００６１】
１：ＳｉＣ基板
２：化合物半導体領域
３：素子分離領域
４：ソース電極
５：ドレイン電極
６：ゲート電極
１０：シリコン窒化膜
１０ａ：凹部
１１：ＩｎＰ基板
１２：化合物半導体領域
３０：メサエッチング領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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