(57)【要約】      （修正有）【課題】低オン抵抗とノーマリオフ特性と電流コラプス抑制とを同時に達成したＨＦＥＴを提供すること。【解決手段】第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において第１導電型の２次元キャリアガス層を形成することができる第２半導体層と、前記第２半導体層上に形成され且つ不純物を導入された第３半導体層と、前記第３半導体層上に形成されるソース電極９と、前記第３半導体層上に形成され且つ前記ソース電極と離間して形成されるドレイン電極１０と、を有し、前記第３半導体層上であって前記ソース電極と前記ドレイン電極との間に島状に形成され且つ前記第１導電型と異なる第２導電型を有する第４半導体層と、前記第４半導体層上と電気的に接続されるゲート電極８と、を有することを特徴とするＨＦＥＴ。【選択図】図１
2009206123.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において第１導電型の２次元キャリアガス層を形成することができる第２半導体層と、
前記第２半導体層上に形成され且つ不純物を導入された第３半導体層と、
前記第３半導体層上に形成されるソース電極と、
前記第３半導体層上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上または上方に形成され且つ前記第１導電型と異なる第２導電型を有する第４半導体層と、
前記第４半導体層上と電気的に接続されるゲート電極と、を有し、
前記第４半導体層が前記第３半導体層に隣接して包囲されることを特徴とするＨＦＥＴ。
【請求項２】
前記第３半導体層が、前記第２導電型の不純物を導入されたことを特徴とする請求項１記載のＨＦＥＴ。
【請求項３】
前記第４半導体層上に形成され且つ前記第４半導体層よりも不純物濃度の高い前記第２導電型の第５半導体層を有し、前記ゲート電極が前記第５半導体層上に形成されることを特徴とする請求項２記載のＨＦＥＴ。
【請求項４】
前記第３半導体層は不活性な不純物を含み、前記第４および第５半導体層は活性な不純物を含むことを特徴とする請求項２または３記載のＨＦＥＴ。
【請求項５】
前記第１乃至第５半導体層は、窒化物半導体から成ることを特徴とする請求項１乃至４のいずれか１つに記載のＨＦＥＴ。
【請求項６】
第１半導体層と、
前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において第１導電型の２次元キャリアガス層を形成することができる第２半導体層と、
前記第２半導体層上に形成され且つ不純物を導入された第３半導体層と、
前記第３半導体層上に形成されるソース電極と、
前記第３半導体層上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上または上方に形成され且つ前記第１導電型と異なる第２導電型を有する第４半導体層と、
前記第４半導体層上と電気的に接続されるゲート電極と、を有し、
前記第４半導体層が前記第３半導体層に隣接して包囲されるＨＦＥＴの製造方法であって、
前記第２導電型を有する不純物が導入された前記第３半導体層を形成する工程と、
前記第３半導体層の不純物を選択的に活性化し、前記第４半導体層を形成する工程を含むことを特徴とするＨＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオフ型のＨＦＥＴ（Ｈｅｔｅｒｏ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関する。
【背景技術】
【０００２】
従来のＨＦＥＴは、ＳｉＣ（またはＳｉ、ＧａＮ、サファイア等）から成る半導体基板と、半導体基板上に形成されたＡｌＮから成るバッファ層と、バッファ層上に形成されたノンドープＧａＮから成る電子走行層と、電子走行層上に形成されたノンドープＡｌＧａＮまたはノンドープＡｌＧａＮ層を含む積層から成る電子供給層と、電子供給層上に形成され且つ一部が開口したＳｉＯｘ（ｘは１〜２の整数である。）から成る絶縁膜と、電子供給層上に形成されたゲート電極とソース電極とドレイン電極と、を備えている。
ここで、ノンドープとは半導体層に対し意図的に不純物を導入していないことを意味する。
【０００３】
ＡｌＧａＮのバンドギャップはＧａＮのそれよりも大きく、ＡｌＧａＮの格子定数はＧａＮのそれよりも小さいため、ＧａＮから成る電子走行層上にＡｌＧａＮから成る電子供給層を形成すると、電子供給層に引張応力が作用してピエゾ（圧電）分極が生じる。電子供給層では自発分極も生じるため、電子走行層と電子供給層とのヘテロ接合界面において、ピエゾ分極と自発分極による電界が作用して２次元電子ガス（２ＤＥＧ）層と呼ばれるキャリア層が発生する。ＨＦＥＴは、上記の２ＤＥＧ層をチャネルとして利用することで、ドレインからチャネルを経由してソースへと向かう電子の流れを制御できるスイッチング素子として利用される。
【０００４】
一方で、従来のＨＦＥＴは、電子走行層と電子供給層とのヘテロ接合界面におけるエネルギーレベルがフェルミレベル以下となるため、負の閾値を有するノーマリオン（デプレッション型）の特性を有するが、パワー半導体素子として例えば電源装置に適用される半導体装置は、異常時の安全確保のため、正の閾値を有するノーマリオフ（エンハンスメント）型であることが必要である。この問題を解決する手段が特許文献１で開示されている。
【０００５】
図３は、ノーマリオフ特性を有するＧａＮ系の材料を用いたＨＦＥＴの断面構造を示す図である。
ＳｉＣから成る半導体基板１と、
半導体基板１上に形成されたＡｌＮから成るバッファ層２と、
バッファ層２上に形成されたノンドープＧａＮから成る電子走行層３と、
電子走行層３上に形成されたノンドープＡｌＧａＮから成る電子供給層４と、
電子供給層４の一部の上に形成されたｐ型ＧａＮから成るｐ型半導体層６と、
ｐ型半導体層６上に形成されたｐ＋型ＧａＮから成る高濃度ｐ型半導体層１１と、
電子供給層４上とｐ型半導体層６側面と高濃度ｐ型半導体層１１上および側面とに形成され且つ一部が開口したＳｉＯｘから成る絶縁膜７と、
高濃度ｐ型半導体層１１上に形成され且つ高濃度ｐ型半導体層１１とオーミック接合するＰｄから成るゲート電極８と、
電子供給層４上であってｐ型半導体層６を挟むように離間して形成されたＴｉとＡｌとから成るソース電極９およびドレイン電極１０と、を備えている。
【０００６】
ゲート電極８直下の電子供給層４上にｐ型ＧａＮから成るｐ型半導体層６を形成されるので、電子走行層３および電子供給層４のエネルギーレベルが引き上げられ、ノーマリオフ特性を有するＨＦＥＴが得られる。
【特許文献１】特開２００６−３３９５６１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のようなｐ型ゲート構造を有するＨＦＥＴにおいて、オン抵抗を低減するためには、電子供給層４を厚く形成するか、または、電子供給層４を構成するＡｌＧａＮにおけるＡｌ組成比（モル分率）を高くすることにより、２ＤＥＧ層のキャリア濃度を高くすることが要求される。しかしながら、上記いずれの方法においても、オン抵抗が低減する一方でノーマリオフ化が困難になってしまう問題点があった。
【０００８】
また、上記のようなＨＦＥＴは、高電圧・高周波数でスイッチング動作させると、ドレイン電流が減少してしまう問題点があった。この現象は電流コラプスと呼ばれ、ＨＦＥＴを形成するＧａＮおよびＡｌＧａＮから成る半導体層の結晶中の欠陥にキャリアがトラップ（捕獲）され、電流経路のキャリア密度が低下することが原因の１つとされている。
【０００９】
そこで、本発明の目的は、低オン抵抗とノーマリオフ特性と電流コラプス抑制とを同時に達成したＨＦＥＴ（Ｈｅｔｅｒｏ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決し上記目的を達成するために、請求項１に係る本発明のＨＦＥＴは、
第１半導体層と、
前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において第１導電型の２次元キャリアガス層を形成することができる第２半導体層と、
前記第２半導体層上に形成され且つ不純物を導入された第３半導体層と、
前記第３半導体層上に形成されるソース電極と、
前記第３半導体層上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上または上方に形成され且つ前記第１導電型と異なる第２導電型を有する第４半導体層と、
前記第４半導体層上と電気的に接続されるゲート電極と、を有し、
前記第４半導体層が前記第３半導体層に隣接して包囲されることを特徴とする。
【００１１】
さらに、上記課題を解決し上記目的を達成するために、請求項２に係る本発明のＨＦＥＴは、
前記第３半導体層が、前記第２導電型の不純物を導入されたことを特徴とする。
【００１２】
さらに、上記課題を解決し上記目的を達成するために、請求項３に係る本発明のＨＦＥＴは、
前記第４半導体層上に形成され且つ前記第４半導体層よりも不純物濃度の高い前記第２導電型の第５半導体層を有し、前記ゲート電極８が前記第５半導体層上に形成されることを特徴とする。
【００１３】
さらに、上記課題を解決し上記目的を達成するために、請求項４に係る本発明のＨＦＥＴは、
前記第３半導体層は不活性な不純物を含み、前記第４および第５半導体層は活性な不純物を含むことを特徴とする。
【００１４】
さらに、上記課題を解決し上記目的を達成するために、請求項５に係る本発明のＨＦＥＴは、
前記第１乃至第５半導体層は、窒化物半導体から成ることを特徴とする。
【００１５】
さらに、上記課題を解決し上記目的を達成するために、請求項６に係る本発明のＨＦＥＴの製造方法は、
第１半導体層と、
前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において第１導電型の２次元キャリアガス層を形成することができる第２半導体層と、
前記第２半導体層上に形成され且つ不純物を導入された第３半導体層と、
前記第３半導体層上に形成されるソース電極と、
前記第３半導体層上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上または上方に形成され且つ前記第１導電型と異なる第２導電型を有する第４半導体層と、
前記第４半導体層上と電気的に接続されるゲート電極と、を有し、
前記第４半導体層が前記第３半導体層に隣接して包囲されるＨＦＥＴの製造方法であって、
前記第２導電型を有する不純物が導入された前記第３半導体層を形成する工程と、
前記第３半導体層の不純物を選択的に活性化し、前記第４半導体層を形成する工程を含むことを特徴とする。
【発明の効果】
【００１６】
各請求項の発明によれば、低オン抵抗とノーマリオフ特性と電流コラプス抑制とを同時に達成したＨＦＥＴを提供できる。
【発明を実施するための最良の形態】
【００１７】
次に、図１〜２を参照して本発明の実施形態に係わる半導体装置の一例を説明する。
【００１８】
図１は本発明の第１実施例の半導体装置を示す断面図である。図１の半導体装置は、
ＳｉＣから成る半導体基板１と、
半導体基板１上に形成されたＡｌＮから成るバッファ層２と、
バッファ層２上に形成されたノンドープＧａＮから成る電子走行層３と、
電子走行層３上に形成されたノンドープＡｌＧａＮから成る電子供給層４と、
電子供給層４上に形成され且つｐ型不純物が導入されたＡｌＧａＮから成る不純物ドープ層５と、
電子供給層４上に形成され且つｐ型不純物が活性化されたｐ型半導体層６と、
不純物ドープ層５およびｐ型半導体層６上を覆うように形成されたＳｉＯｘから成る絶縁膜７と、
ｐ型半導体層６上に形成され且つ絶縁膜７の開口部でｐ型半導体層６にオーミック接合されるＰｄから成るゲート電極８と、
不純物ドープ層５上に形成され且つ絶縁膜７の開口部で不純物ドープ層５に接続されるＴｉおよびＡｌから成るソース電極９およびドレイン電極１０と、を有している。
【００１９】
本発明の第１実施例に係る半導体装置は、不純物ドープ層５およびｐ型半導体層６が、ゲート電極８、ソース電極９およびドレイン電極１０いずれの電極直下においても略均一な厚さで形成されている点で、従来の半導体装置と異なり、その他は同一に形成される。即ち、本発明の第１実施例に係る半導体装置は、不純物ドープ層５のうちゲート電極８の直下に位置する領域が選択的にｐ型半導体層６に変えられており、不純物ドープ層５のうちゲート電極８の直下に位置する領域を除いた部分は不純物ドープ層５として残存している。ｐ型半導体層６は、従来のＨＦＥＴのように不純物ドープ層５の上面に積層して形成されたものではなく、後述のように不純物ドープ層５に導入された不純物を選択的に活性化して形成されており、ｐ型半導体層６の側面は不純物ドープ層５に隣接して包囲されている。また、ｐ型半導体層６の上面と不純物ドープ層５の上面とは、実質的に同一の平面上に位置する。
【００２０】
また、本発明の第１実施例に係る半導体装置では、ｐ型半導体層６は、平面的に見てゲート電極８を完全に含むようにゲート電極８よりも大きな面積を有して形成されている。従って、ｐ型半導体層６はゲート電極８の外周縁から外側に延伸しており、ｐ型半導体層６の上面は、ゲート電極８の外周縁に沿って環状に露出している。更に、本発明の第１実施例に係る半導体装置では、ゲート電極８の直下に位置する領域において、不純物ドープ層５の厚み方向の全体にわたってその不純物を活性化させた。この結果、ｐ型半導体層６の下面には不純物ドープ層５が残存しておらず、ｐ型半導体層６の下面は電子供給層４の上面と接触している。従って、電子供給層４の上面は、素子中央側ではｐ型半導体層６の下面に接触し、素子外周側では不純物ドープ層５の下面に接触している。
【００２１】
図２は、本発明の第１実施例の半導体装置の製造方法を示す工程断面図である。
まず、図２（ａ）のように、半導体基板１上にエピタキシャル成長により、ＡｌＮから成るバッファ層２とＧａＮから成る電子走行層３とＡｌＧａＮから成る電子供給層４とをこの順に形成する。
【００２２】
図２は、本発明の第１実施例の半導体装置の製造方法を示す工程断面図である。
まず、図２（ａ）のように、半導体基板１上にエピタキシャル成長により、ＡｌＮから成るバッファ層２とＧａＮから成る電子走行層３とＡｌＧａＮから成る電子供給層４とをこの順に形成する。
【００２３】
次に、図２（ｃ）のように、不純物ドープ層５の一部のみを不純物活性化させ、ｐ型半導体層６を形成した後、不純物ドープ層５およびｐ型半導体層６上を覆うように絶縁膜７を形成する。
【００２４】
次に、図２（ｄ）のように、ドライエッチングにより、絶縁膜７の一部を開口し、ゲート電極８とソース電極９とドレイン電極１０とを形成する。
【００２５】
ここで、不純物ドープ層５に導入するｐ型不純物としては、Ｍｇ等を用いる。また、不純物ドープ層５の一部のみを活性化してｐ型半導体層６を形成する手段としては、選択的または局所的にレーザまたは電子線等を照射する方法を用いる。選択的又は局所的にレーザまたは電子線等が照射された不純物ドープ層５は熱処理（アニール）が施され、この領域に導入されたｐ型不純物が活性化する。一方、レーザまたは電子線等が照射されない不純物ドープ層５は熱処理（アニール）が施されないため、この領域に導入されたｐ型不純物は活性化しない。また、エピタキシャル成長法はＭＯＣＶＤ法またはＭＢＥ法等を用い、ドライエッチングはＩＣＰ（Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）法等を用いる。また、不純物ドープ層５は、電子供給層４上にエピタキシャル成長によりＡｌＧａＮ層を形成した後、ｐ型不純物イオンを注入して形成されても良い。また、ゲート電極８とソース電極９とドレイン電極１０とは、絶縁膜７よりも前に形成されても良い。
【００２６】
本発明の実施例１に係る半導体装置によれば、ｐ型半導体層６が形成されることにより、電子走行層３および電子供給層４のエネルギーレベルが引き上げられるので、ノーマリオフ特性が得られる。
また、ゲート電極８直下以外の電子供給層４は相対的に厚く形成されることにより、電子供給層に加わる引張応力が大きくなり、２ＤＥＧのキャリア濃度が高くなるため、オン抵抗が低減できる。
また、本発明の実施例１に係る半導体装置の製造方法によれば、ソース電極９およびドレイン電極１０直下の半導体層をドライエッチングする工程が無いため、半導体層に結晶欠陥が形成されにくく、電流コラプスの抑制効果が得られる。
【００２７】
本発明の実施例１に係る半導体装置において、バッファ層２の厚さは１００ｎｍ、電子走行層３の厚さは２μｍ、電子供給層４の厚さは２５ｎｍ、不純物ドープ層５およびｐ型半導体層６の厚さは１００ｎｍ、ｐ型半導体層６の不純物濃度は１×１０１９ｃｍ−３である。
【００２８】
本発明のＨＦＥＴは、上記の実施例に限定されず、様々な変形が可能なものである。例えば、半導体基板１は、Ｓｉ、ＧａＮまたはサファイアで構成されても良い。また、バッファ層２は、ＡｌＮ層を含む多層の半導体層で構成されても良い。また、ＧａＮ等の窒化物半導体ではなく、ＧａＡｓまたはＩｎＰ等の化合物半導体で構成されても良い。また、絶縁膜７はＳｉＮｘ（ｘは１〜２の整数である。）で形成されても良い。また、ｐ型半導体層６は、電子供給層４と隣接しないように形成されても良く、ｐ型半導体層６の上面と不純物ドープ層５の上面とが、異なる平面上に位置するように形成されても良い。また、ｐ型半導体層６上に高濃度ｐ型半導体層１１を形成しても良く、この場合、高濃度ｐ型半導体層１１上にゲート電極８を形成して良好なオーミック接合を得ることで、ゲート電極８からのホールの注入効率が改善されるため、オン抵抗をさらに低減できる。また、ソース電極９およびドレイン電極１０は、電子供給層４と電気的に接続されるように形成されても良い。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施例のＨＦＥＴの構造を示す断面図である。
【図２】本発明の第１実施例のＨＦＥＴの製造方法を示す工程断面図である。
【図３】従来のＨＦＥＴの構造を示す断面図である。
【符号の説明】
【００３０】
１    半導体基板
２    バッファ層
３    電子走行層
４    電子供給層
５    不純物ドープ層
６    ｐ型半導体層
７    絶縁膜
８    ゲート電極
９    ソース電極
１０  ドレイン電極
１１  高濃度ｐ型半導体層
【図１】
2009206123.tif 000003
【図２】
2009206123.tif 000004
【図３】
2009206123.tif 000005