(57)【要約】【課題】不要な配線を設けることなくインダクタの特性値を調整することができる半導体装置及びその製造方法を提供する。【解決手段】インダクタ４２にスパイラル形状に沿って予め定められた間隔でパッド４４Ａ，４４Ｂ，４４Ｃを設け、インダクタ４２の特性を示す特性値を測定し、測定した特性値と予め定められた目標値との差を算出し、パッド４４Ａ，４４Ｂ，４４Ｃのうち、電気的に接続した際に当該差が最も小さくなるものとして予め定められたパッド間を配線９２で電気的に接続する。【選択図】図５
2009239143.tif 000002
【特許請求の範囲】
【請求項１】
表面に半導体素子が形成された半導体基板と、
前記表面を全体的に覆う絶縁膜と、
前記絶縁膜上に配線がスパイラル形状に形成されて構成されたインダクタと、
前記インダクタに前記スパイラル形状に沿って予め定められた間隔で設けられた複数の端子と、
を備えた半導体装置。
【請求項２】
前記予め定められた間隔は、前記インダクタの全長を等分する間隔である請求項１記載の半導体装置。
【請求項３】
半導体基板の表面を全体的に覆う絶縁膜を形成する工程と、
前記絶縁膜上にスパイラル形状の配線からなるインダクタを形成する工程と、
前記インダクタに前記スパイラル形状に沿って予め定められた間隔で複数の端子を設ける工程と、
前記インダクタの特性を示す特性値を測定する工程と、
測定した特性値と予め定められた目標値との差を算出する工程と、
前記複数の端子のうち、電気的に接続した際に前記差が最も小さくなるものとして予め定められた端子間を端子間接続用配線で電気的に接続する工程と、
を有する半導体装置の製造方法。
【請求項４】
ウェハ・レベル・パッケージ技術により半導体装置を製造する請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置では、インダクタンスを得るために、特許文献１及び特許文献２に示されているように、半導体チップとパッケージとの接続に用いられるボンディングワイヤをコイル形状に形成したり、特許文献３に示されているように、ボンディングワイヤをスパイラル形状に形成したりしていた。この他、半導体装置でインダクタンスを得るための技術としては、半導体基板上の絶縁膜上において薄膜状の配線をスパイラル形状に形成する技術も知られている。
【０００３】
また、特許文献４には、配線がスパイラル形状に形成されて構成されたインダクタを製造する過程で生じた膜厚や寸法等のばらつきによる当該インダクタの特性を示す特性値のずれを調整するために、インダクタの周回部のうちの少なくとも１つの周回部の所定部位と、当該周回部と隣接する内側の周回部の所定部位とを予め配線で電気的に接続する技術が開示されている。
【特許文献１】特開平３−１７３４４６号公報
【特許文献２】特開平９−２３２３８３号公報
【特許文献３】特開２００３−７９００号公報
【特許文献４】特開２００５−３４７４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１〜特許文献３の技術は、インダクタの特性値の調整を行うことができない、という問題点がある。
【０００５】
また、上記特許文献４の技術は、インダクタの特性値の調整を行うことはできるものの、調整を可能とするために、必要性の如何に拘らずインダクタの周回部間を予め配線で接続しておく必要がある、という問題点がある。
【０００６】
本発明は上記問題点を解決するためになされたものであり、不要な配線を設けることなくインダクタの特性値を調整することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１に記載の半導体装置は、表面に半導体素子が形成された半導体基板と、前記表面を全体的に覆う絶縁膜と、前記絶縁膜上に配線がスパイラル形状に形成されて構成されたインダクタと、前記インダクタに前記スパイラル形状に沿って予め定められた間隔で設けられた複数の端子と、を備えている。
【０００８】
請求項１に記載の半導体装置では、半導体基板の表面に半導体素子が形成され、当該表面が全体的に絶縁膜で覆われ、当該絶縁膜上に配線がスパイラル形状に形成されて構成されたインダクタが設けられる。
【０００９】
ここで、請求項１に記載の半導体装置では、前記インダクタに前記スパイラル形状に沿って予め定められた間隔で複数の端子が設けられる。
【００１０】
従って、本発明の半導体装置によれば、インダクタの特性を示す特性値を測定し、当該特性値と予め定められた目標値との差を算出し、上記複数の端子のうち、電気的に接続した際に、当該差が最も小さくなるものとして予め定められた端子間を端子間接続用配線で電気的に接続することにより、不要な配線を設けることなくインダクタの特性値を調整することができる。
【００１１】
なお、請求項１に記載の半導体装置は、請求項２に記載の発明のように、前記予め定められた間隔が前記インダクタの全長を等分する間隔であるものとしても良い。これにより、複数の端子をインダクタの全体にわたってバランス良く散在させることができる。
【００１２】
一方、上記目的を達成するために、請求項３に記載の半導体装置の製造方法は、半導体基板の表面を全体的に覆う絶縁膜を形成する工程と、前記絶縁膜上にスパイラル形状の配線からなるインダクタを形成する工程と、前記インダクタに前記スパイラル形状に沿って予め定められた間隔で複数の端子を設ける工程と、前記インダクタの特性を示す特性値を測定する工程と、測定した特性値と予め定められた目標値との差を算出する工程と、前記複数の端子のうち、電気的に接続した際に前記差が最も小さくなるものとして予め定められた端子間を端子間接続用配線で電気的に接続する工程と、を有している。
【００１３】
従って、本発明の半導体装置の製造方法によれば、請求項１記載の発明と同様の半導体装置を製造することができるので、請求項１記載の発明と同様に、不要な配線を設けることなくインダクタの特性値を調整することができる
なお、請求項３に記載の半導体装置の製造方法は、請求項４に記載の発明のように、ウェハ・レベル・パッケージ技術により半導体装置を製造するようにしても良い。これにより、半導体装置の製造コストを削減することができる。
【発明の効果】
【００１４】
本発明によれば、不要な配線を設けることなくインダクタの特性値を調整することができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。
【００１６】
〔構造〕
先ず、図１を参照しながら本実施形態に係る半導体装置１０の構造について説明する。なお、図１は、本実施形態に係る半導体装置１０の構造を示す概略構造図である。
【００１７】
同図に示されるように、半導体装置１０は、表面１２ａに複数の半導体素子が形成された半導体基板１２を有している。半導体基板１２上にはＢＯＸ酸化膜（埋め込み酸化膜）１４及びフィールド酸化膜１６が順番に積層されており、フィールド酸化膜１６上には配線層２０，２４，２８，３２，３８，４６が順番に積層されている。
【００１８】
なお、本実施形態に係る半導体装置１０では、半導体基板１２として、ＳＯＩ基板を適用しているが、これに限らず、バルクシリコン基板等の半導体基板となり得る他の基板を適用しても良いことは言うまでもない。
【００１９】
配線層２０は、通常の回路配線である配線１８を、配線層２４は、通常の回路配線である配線２２を、配線層２８は、通常の回路配線である配線２６を、配線層３２は、通常の回路配線である配線３０を、各々備えている。
【００２０】
配線層３８は、後述するインダクタ４２の引き出し配線３４及び引き出し配線３４とインダクタ４２とを電気的に接続するコンタクト４０Ａと、通常の回路配線である配線３６と、を備えている。
【００２１】
配線層４６は、配線がスパイラル形状に形成されて構成されるインダクタ４２と、当該インダクタ４２にスパイラル形状に沿って予め定められた間隔で設けられたパッド４４Ａ，４４Ｂ，４４Ｃと、を備えている。
【００２２】
なお、本実施形態では、上記予め定められた間隔として、パッド４４Ａ，４４Ｂ，４４Ｃが引き出し線３４及び当該引き出し線３４の延長線に重なるようにインダクタ４２の周回部を１つずつ隔てて配置される間隔を適用しているが、これに限らず、例えば、図６に示すように、インダクタ４２の全長を等分する間隔を適用しても良い。この場合、パッドをインダクタ４２の全体にわたってバランス良く散在させることができる。また、上記予め定められた間隔を半導体装置１０に要求される精度や用途等に応じて決定しても良いことは言うまでもない。
【００２３】
〔製造方法〕
次に、図１〜図５を参照しながら本実施形態に係る半導体装置１０の製造方法について説明する。なお、以下では、半導体装置１０をＷＬＰ（ウェハ・レベル・パッケージ）技術を利用して製造する場合について説明する。
【００２４】
先ず、図２に示されるように、半導体基板１２の表面１２ａを全体的に覆うように表面１２ａにＢＯＸ酸化膜１４及びフィールド酸化膜１６を従来既知の方法（ここでは、ＣＶＤ（Chemical Vapor Deposition）法）により堆積させる。
【００２５】
次に、フィールド酸化膜１６を全体的に覆うようにフィールド酸化膜１６上に従来既知の方法（ここでは、スパッタ法）により導電膜（ここでは、Ｃｕ）を堆積させ、ホトリソエッチングにより配線１８を形成する。
【００２６】
次に、フィールド酸化膜１６及び配線１８を全体的に覆うようにフィールド酸化膜１６上及び配線１８上に従来既知の方法（ここでは、ＣＶＤ法）により絶縁膜（ここでは、シリコン酸化膜）を堆積させ、ＣＭＰ（Chemical Mechanical Polishing）により平坦化して配線層２０を形成する。
【００２７】
次に、配線層２０の上面にホトリソエッチングにより配線１８の表面の一部を露呈させる孔（図示省略）を形成する。そして、従来既知の方法（ここでは、スパッタ法）により、当該孔に導電体（ここでは、Ｃｕ）を埋め込むと共に、配線層２０を全体的に覆うように配線層２０上に導電膜（ここでは、Ｃｕ）を堆積させ、ホトリソエッチングにより配線２２を形成する。
【００２８】
次に、従来既知の方法（ここでは、ＣＶＤ法）により配線層２０及び配線２２を全体的に覆うように配線層２０上及び配線２２上に絶縁膜（ここでは、シリコン酸化膜）を堆積させ、ＣＭＰにより平坦化して配線層２４を形成する。
【００２９】
次に、配線２２を配線層２０上に形成した方法と同様にして配線層２４上に配線２６を形成し、配線層２４を配線層２０上及び配線２２上に形成した方法と同様にして配線層２４上及び配線２６上に配線層２８を形成する。
【００３０】
次に、配線２６を配線層２４上に形成した方法と同様にして配線層２８上に配線３０を形成し、配線層２８を配線層２４上及び配線２６上に形成した方法と同様にして配線層２８上及び配線３０上に配線層３２を形成する。
【００３１】
次に、従来既知の方法（ここでは、スパッタ法）により配線層３２を全体的に覆うように配線層３２上に導電膜（ここでは、Ｃｕ）を堆積させ、ホトリソエッチングにより、インダクタンス４２（図１参照。）の引き出し配線３４及び配線３６を形成する。
【００３２】
次に、配線層３２、引き出し配線３４及び配線３６を全体的に覆うように従来既知の方法（ここでは、ＣＶＤ法）により配線層３２上、引き出し配線３４上及び配線３６上に絶縁膜（ここでは、シリコン酸化膜）を堆積させ、ＣＭＰにより平坦化して配線層３８を形成する。そして、配線層３８の上面にホトリソエッチングにより引き出し配線３４の表面の一部を露呈させる孔４０を形成する。
【００３３】
次に、図１に示されるように、従来既知の方法（ここでは、スパッタ法）により、孔４０に導電体（ここでは、Ｃｕ）を埋め込むと共に、配線層３８を全体的に覆うように配線層３８上に導電膜（ここでは、Ｃｕ）を堆積させ、ホトリソエッチングによりインダクタ４２を形成すると共に、当該インダクタ４２にスパイラル形状に沿って予め定められた間隔でパッド４４Ａ，４４Ｂ，４４Ｃを形成する。そして、配線層３８上、インダクタ４２及びパッド４４Ａ，４４Ｂ，４４Ｃの全体を覆うように従来既知の方法（ここでは、ＣＶＤ法）により絶縁膜（ここでは、シリコン酸化膜）を堆積させ、ＣＭＰにより平坦化して配線層４６を形成する。
【００３４】
ところで、本実施形態に係る半導体装置１０には、図７に示すＬＮＡ（Low Noise Amp）５０が組み込まれている。なお、図７は、本実施形態に係るＬＮＡ５０の構成を示す回路図である。
【００３５】
同図に示されるように、ＬＮＡ５０は、後述するアンテナ７２（図８も参照。）から入力されたＲＦ（Radio Frequency）信号を低雑音増幅する増幅器であり、インダクタ４２，５２，５４，ＭＯＳトランジスタ５６，５８、コンデンサ６０、及び端子６２，６４，６６，６８を備えている。
【００３６】
インダクタ４２の一端には端子６２が接続されており、他端にはコンデンサ６０を介して端子６８が接続されている。ＭＯＳトランジスタ５８のソースはインダクタ４２及びコンデンサ６０の接続点に接続されている。ＭＯＳトランジスタ５８のゲートには端子６６が接続されている。ＭＯＳトランジスタ５８のドレインにはＭＯＳトランジスタ５６のドレインが接続されている。ＭＯＳトランジスタ５６のゲートにはインダクタ５２を介して端子６４が接続されている。ＭＯＳトランジスタ５６のソースはインダクタ５４を介して接地されている。
【００３７】
なお、本実施形態に係る半導体装置１０では、インダクタ５２，５４、ＭＯＳトランジスタ５６，５８、及びコンデンサ６０がフィールド酸化膜１６に配置されているが、これに限らず、例えば、インダクタ５２，６０を配線層２０に配置し、ＭＯＳトランジスタ５６，５８を配線層２４に配置し、コンデンサ６０をフィールド酸化膜１６に配置するようにしても良く、インダクタ５２，６０、ＭＯＳトランジスタ５６，５８、及びコンデンサ６０をフィールド酸化膜１６及び配線層２０，２４，２８，３２の何れに配置するかは半導体装置１０の設計仕様や製造コスト等に応じて決定すれば良い。
【００３８】
一方、端子６２，６４，６６，６８は半導体装置１０の外部に露出している。端子６２には所定の電圧Ｖｄｄが、端子６６にはＭＯＳトランジスタ５８のゲートに印加するための所定のゲート電圧Ｖｇが各々印加される。そして、端子６４にアンテナ７２（図８も参照。）からＲＦ信号が入力されると、端子６８から低雑音増幅されたＲＦ信号が出力される。
【００３９】
図８は本実施形態に係るＬＮＡ５０が適用された信号伝送装置７０の一例を示す構成図である。
【００４０】
同図に示されるように、信号伝送装置７０は、ＬＮＡ５０、アンテナ７２、ミキサ７４、バンドパスフィルタ７６、電力増幅器７８、Ａ／Ｄ変換器８０及びベースバンド８２を備えている。
【００４１】
アンテナ７２は、電波を受信し、当該電波に対応したＲＦ信号を出力するものである。ミキサ７４は、ＬＮＡ５０により低雑音増幅されたＲＦ信号とローカル信号とを混合して当該ＲＦ信号の周波数を所定の周波数に変換するものである。バンドパスフィルタ７６は、予め定められた範囲の周波数の信号のみを通過させるものである。電力増幅器７８は、入力される信号の電力を増幅させるものである。Ａ／Ｄ変換器８０は、入力されるアナログ信号をデジタル信号に変換するものである。ベースバンド８０は、入力されたデジタル信号に対してベースバンド伝送を行うものである。
【００４２】
ＬＮＡ５０の端子６４にはアンテナ７０の出力端子が接続されている。ＬＮＡ５０の端子６８にはミキサ７４の入力端子が接続されている。ミキサ７４の出力端子にはバンドパスフィルタ７６の入力端子が接続されている。バンドパスフィルタ７６の出力端子には電力増幅器７８及びＡ／Ｄ変換器８０を介してベースバンド８２の入力端子が接続されている。
【００４３】
従って、アンテナ７２からＬＮＡ５０に入力されたＲＦ信号は、ＬＮＡ５０により低雑音増幅された後、ミキサ７４、バンドパスフィルタ７６、電力増幅器７８及びＡ／Ｄ変換器８０を介してベースバンド８２に出力され、ベースバンド８２により図示しない外部装置に伝送される。
【００４４】
ここで、本実施形態では、ネットワークアナライザ８４によりＬＮＡ５０（以下、被測定物Ａとも言う。）の特性値と、ＬＡＮ５０、ミキサ７４及びバンドパスフィルタ７６からなる回路（以下、被測定物Ｂと言う。）の特性値と、を測定する。具体的には、ＬＮＡ５０の端子６４にネットワークアナライザ８４のポート１を接続し、ＬＮＡ５０の端子６８にネットワークアナライザ８４のポート２Ａを接続し、バンドパスフィルタ７６の出力端子にネットワークアナライザ８４のポート２Ｂを接続する。そして、ネットワークアナライザ８４によりＲＦ信号をポート１から端子６４に入力することによって当該ＲＦ信号が被測定物Ａ，Ｂで反射する度合い又は透過する度合いを示すＳパラメータ及び被測定物Ａ，Ｂの周波数を測定する。
【００４５】
以下、被測定物Ａ，Ｂを区別しない場合には単に「被測定物」という。また、以下、ポート２Ａ，２Ｂを区別しない場合には単に「ポート２」という。
【００４６】
図９はネットワークアナライザ８４のポート１及びポート２に入力される信号及びネットワークアナライザ８４のポート１及びポート２から出力される信号の様子を概念的に表した２ポート回路を示す図である。
【００４７】
同図において、ａ１はポート１から被測定物に出力される信号を示し、ｂ１は被測定物からポート１に出力される信号を示し、ａ２はポート２から被測定物に出力される信号を示し、ｂ２は被測定物からポート２に出力される信号を示している。また、同図において、Ｓ１１、Ｓ２１、Ｓ２２及びＳ１２はＳパラメータを示しており、Ｓ１１はポート１から被測定物に出力した信号がポート１に反射してくる度合いを示し、Ｓ２１はポート１から被測定物に出力した信号がポート２へ透過していく度合いを示し、Ｓ２２はポート２から被測定物に出力した信号がポート２に反射してくる度合いを示し、Ｓ１２はポート２から被測定物に出力した信号がポート１へ透過していく度合いを示している。
【００４８】
図１０（ａ）は本実施形態に係る半導体装置１０の設計時に想定していたＳ１１と周波数との関係の一例、及びネットワークアナライザ８４により測定された被測定物のＳ１１と周波数との関係の一例を各々示すグラフである。また、図１０（ｂ）は本実施形態に係る半導体装置１０の設計時に想定していたＳ２１と周波数との関係の一例、及びネットワークアナライザ８４により測定された被測定物のＳ２１と周波数との関係の一例を各々示すグラフである。なお、同図において、「meas」はネットワークアナライザ８４により測定されたＳパラメータ及び周波数を、「sim」は半導体装置１０の設計時に想定していたＳパラメータ及び周波数を示している。
【００４９】
同図（ａ）（ｂ）に示されるように、ネットワークアナライザ８４により測定された共振周波数の位置は半導体装置１０の設計時に想定していた共振周波数の位置よりも低周波側に位置している。
【００５０】
そこで、ネットワークアナライザ８４により測定された共振周波数と半導体装置１０の設計時に想定していた共振周波数との差を算出し、パッド４４Ａ，４４Ｂ，４４Ｃのうち、電気的に接続した際に、当該差が最も小さくなるものとして予め定められたパッド間を配線で接続する。
【００５１】
具体的には、先ず、図３に示されるように、配線層４６にホトリソエッチングにより対象となる複数のパッド（ここでは、パッド４４Ａ及びパッド４４Ｂ）の各々の上面を露呈させる孔９０を当該パッド毎に形成する。次に、図４に示されるように、従来既知の方法（ここでは、スパッタ法）により、各々の孔９０に導電体（ここでは、Ｃｕ）を埋め込むと共に、配線層４６を全体的に覆うように配線層４６上に導電膜（ここでは、Ｃｕ）を堆積させる。そして、図５に示されるように、ホトリソエッチングにより、各々の孔９０に埋め込まれている導電体間を接続する配線９２を形成し、配線層４６及び配線９２を全体的に覆うように従来既知の方法（ここでは、ＣＶＤ法）により配線層４６上及び配線９２上に絶縁膜（ここでは、シリコン酸化膜）を堆積させ、ＣＭＰにより平坦化して配線層９４を形成する。
【００５２】
ここで、配線９２で電気的に接続するパッドを決定する方法の一例を示す。
【００５３】
先ず、パッド４４Ａとパッド４４Ｂとを最短距離で接続する配線９２、パッド４４Ａとパッド４４Ｃとを最短距離で接続する配線９２、パッド４４Ｂとパッド４４Ｃとを最短距離で接続する配線９２、及びパッド４４Ａとパッド４４Ｂとパッド４４Ｃとを最短距離で接続する配線９２の各々で対象となるパッド４４間を接続したときの被測定物の特性値（ここでは、被測定物の共振周波数）を電磁界シミュレーションを利用して推定する。次に、当該特性値とこれに対応するパッドの組み合わせとを示す情報をパーソナル・コンピュータに内蔵されているハードディスクやＮＶＭ（Non Volatile memory）等の記憶媒体に予め記憶しておく。そして、当該記憶媒体に記憶されている上記情報を参照して、半導体装置１０の設計時に想定していた被測定物の特性値（ここでは、被測定物の共振周波数）に最も近い特性値（ここでは、半導体装置１０の設計時に想定していた被測定物の共振周波数との差が最も小さくなる共振周波数）に対応しているパッドの組み合わせを選択する。
【００５４】
以上詳細に説明したように、本実施形態によれば、半導体基板１２の表面１２ａを全体的に覆う絶縁膜（ここでは、ＢＯＸ酸化膜１４、フィールド酸化膜１６及び配線層２０，２４，２８，３２，３８）を形成し、当該絶縁膜上にスパイラル形状の配線からなるインダクタ４２を形成し、インダクタ４２にスパイラル形状に沿って予め定められた間隔で複数の端子（ここでは、パッド４４Ａ，４４Ｂ，４４Ｃ）を設け、インダクタ４２の特性を示す特性値（ここでは、被測定物の共振周波数）を測定し、測定した特性値と予め定められた目標値（ここでは、半導体装置１０の設計時に想定していた被測定物の共振周波数）との差を算出し、複数の端子のうち、電気的に接続した際に当該差が最も小さくなるものとして予め定められた端子間（ここでは、パッド４４Ａ及びパッド４４Ｂ間）を端子間接続用配線（ここでは、配線９２）で電気的に接続しているので、不要な配線を設けることなくインダクタ４２の特性値を調整することができる。
【００５５】
また、本実施形態によれば、ＷＬＰ技術を用いて半導体装置１０を製造しているので、製造コストを削減することができる。
【００５６】
以上、本発明を上記実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の主旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００５７】
また、上記実施形態は、特許請求の範囲に記載された発明を限定するものではなく、また、上記実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における状況に応じた組み合わせにより種々の発明を抽出できる。上記実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００５８】
例えば、上記実施形態では、パッド間を最短距離で接続しているため、配線９２の形状が直線状になっているが、これに限らず、一例として図１１（ａ）に示されるように、配線９２の形状をコ字状としても良いし、図１１（ｂ）に示されるように、逆Ｓ字状としても良い。また、Ｓ字状や円弧状、へ字状、波線状等としても良い。このようにパッド間を接続する配線の形状は如何なる形状であっても良い。
【００５９】
また、上記実施形態では、ネットワークアナライザ８４を用いて被測定物のＳパラメータ及び周波数を測定する場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、スペクトラムアナライザを用いて被測定物の出力信号を測定する等、被測定物の特性値を測定することができるものであれば如何なるものも適用可能である。
【００６０】
また、上記実施形態では、配線９２の材料としてＣｕを適用しているが、これに限らず、ＡｌやＡｌ合金、Ｃｕ合金等の他の導電性の材料を適用しても良いことは言うまでもない。
【００６１】
また、上記実施形態では、インダクタ４２の特性値を被測定物の周波数とした場合の形態例を挙げて説明したが、本発明はこれに限定されるものではなく、インダクタ４２の特性値は、インダクタ４２の特性を示す物理量であれば如何なるものであっても良い。
【００６２】
また、上記実施形態で説明した半導体装置１０の構成（図１〜図５を参照。）は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。
【図面の簡単な説明】
【００６３】
【図１】実施形態に係る半導体装置の構造を示す概略構造図であり、（ａ）は半導体装置の要部の平面図であり、（ｂ）は（ａ）のＡ−Ａ’による半導体装置の断面を示す概略断面図である。
【図２】実施形態に係る半導体装置の製造工程の説明に供する図であり、半導体装置の断面を示す概略断面図である。
【図３】実施形態に係る半導体装置の製造工程の説明に供する図であり、（ａ）は半導体装置の要部の平面図であり、（ｂ）は（ａ）のＡ−Ａ’による半導体装置の断面を示す概略断面図である。
【図４】実施形態に係る半導体装置の製造工程の説明に供する図であり、（ａ）は半導体装置の要部の平面図であり、（ｂ）は（ａ）のＡ−Ａ’による半導体装置の断面を示す概略断面図である。
【図５】実施形態に係る半導体装置の製造工程の説明に供する図であり、（ａ）は半導体装置の要部の平面図であり、（ｂ）は（ａ）のＡ−Ａ’による半導体装置の断面を示す概略断面図である。
【図６】実施形態に係るパッドの他のレイアウト構造を示す概略構造図である。
【図７】実施形態に係るＬＮＡの構成の一例を示す回路図である。
【図８】実施形態に係るＬＮＡが適用された信号伝送装置の一例を示す構成図である。
【図９】ネットワークアナライザのポートに入出力される信号の様子を概念的に表した２ポート回路を示す図である。
【図１０】実施形態に係る半導体装置の設計時に想定していたＳパラメータと周波数との関係、及びネットワークアナライザにより測定された被測定物のＳパラメータと周波数との関係の一例を示すグラフである。
【図１１】実施形態に係るパッド間を接続する配線の他の形状例を示す概念図である。
【符号の説明】
【００６４】
１０  半導体装置
１２  半導体基板
１２ａ  表面
１４  ＢＯＸ酸化膜
１６  フィールド酸化膜
２０，２４，２８，３２，３８  配線層
４２  インダクタ
４４Ａ，４４Ｂ，４４Ｃ  パッド
９２  配線
【図１】
2009239143.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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