(57)【要約】【課題】高速な書込み動作および消去動作を比較的低電圧で行うことができ、かつボディコンタクトなしで書き換えを行うことができて回路面積を小さくすることができる半導体記憶装置を提供する。【解決手段】この半導体記憶装置では、制御部１１１の制御でもって、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を０Ｖにし、かつ、行デコーダ１０２はワード線ＷＬ０に０Ｖよりも高い１５Ｖを印加する。次に、制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を０Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を１２Ｖにし、かつ、行デコーダ１０２はワード線ＷＬ０に０Ｖよりも高い１５Ｖを印加する。これにより、半導体記憶素子ＭＣ０を比較的小電圧で消去できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に形成された半導体層と、
上記半導体層内に形成されている第１の拡散層と、
上記半導体層内に形成されている第２の拡散層と、
少なくとも上記半導体層内の上記第１の拡散層と上記第２の拡散層との間のチャネル領域を覆うと共に上記チャネル領域から電荷が注入される電荷蓄積膜と、
上記電荷蓄積膜を挟んで上記チャネル領域とは反対側に位置するゲート電極と
を有する半導体記憶素子と、
上記ゲート電極に接続されたワード線と、
上記半導体記憶素子の上記第１の拡散層に接続された第１のビット線と、
上記半導体記憶素子の上記第２の拡散層に接続された第２のビット線と、
上記第１のビット線に接続された第１のビット線電圧発生回路と、
上記第２のビット線に接続された第２のビット線電圧発生回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第１、第２の拡散層はＰ型の導電型を有すると共に上記半導体記憶素子はＰ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加する第１の電圧印加を行った後、上記第１のビット線から上記第１の拡散層に印加している電圧よりも高い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも高い電圧を印加する第２の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去する制御部を備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記制御部は、
上記第１の電圧印加を行った後、上記第２の電圧印加を行ってから、上記第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加する第３の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去することを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記制御部は、
上記第１、第２、第３の電圧印加を順に行なってから、上記第１のビット線から上記第１の拡散層に印加している電圧よりも高い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも高い電圧を印加する第４の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去することを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記第１、第２の拡散層はＮ型の導電型を有すると共に上記半導体記憶素子はＮ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加する第１の電圧印加を行った後、上記第１のビット線から上記第１の拡散層に印加している電圧よりも低い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも低い電圧を印加する第２の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去する制御部を備えたことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記制御部は、
上記第１の電圧印加を行った後、上記第２の電圧印加を行ってから、上記第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加する第３の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去することを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
上記制御部は、
上記第１、第２、第３の電圧印加を順に行なってから、上記第１のビット線から上記第１の拡散層に印加している電圧よりも低い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも低い電圧を印加する第４の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去することを特徴とする半導体記憶装置。
【請求項８】
請求項２または５に記載の半導体記憶装置において、
上記制御部は、
上記第１の電圧印加を行なった後に上記第２の電圧印加を行なう電圧印加制御を複数回繰り返して上記半導体記憶素子を消去することを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶素子を有し、
上記ゲート電極に接続されたワード線と、
上記半導体記憶素子の上記第１の拡散層に接続された第１のビット線と、
上記半導体記憶素子の上記第２の拡散層に接続されていると共にグランドに接続された第２のビット線と、
上記第１のビット線に接続されたビット線電圧発生回路と
を備えたことを特徴とする半導体記憶装置。
【請求項１０】
請求項１または９に記載の半導体記憶装置において、
上記第１、第２の拡散層はＰ型の導電型を有すると共に上記半導体記憶素子はＰ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加するように、上記ビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去する制御部を備えたことを特徴とする半導体記憶装置。
【請求項１１】
請求項１または９に記載の半導体記憶装置において、
上記第１、第２の拡散層はＮ型の導電型を有すると共に上記半導体記憶素子はＮ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加するように、上記ビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去する制御部を備えたことを特徴とする半導体記憶装置。
【請求項１２】
請求項１から１１のいずれか１つに記載の半導体記憶装置において、
上記半導体記憶素子のチャネル長が０.１μｍ以上かつ５.０μｍ以下であることを特徴とする半導体記憶装置。
【請求項１３】
請求項１から１１のいずれか１つに記載の半導体記憶装置を備え、
パネル基板上に縦横に配置された走査線と信号線によって囲まれる領域を１画素とすると共にこの１画素に対応する画素電極を選択的に駆動する駆動回路を有し上記画素電極と対向電極の間に液晶を介在させた液晶表示装置であって、
上記半導体記憶装置に、デジタルの階調データとアナログの階調信号の電圧との相関を規定する相関データを記憶し、
上記半導体記憶装置から入力される相関データに基づいて、上記デジタルの階調データを上記アナログの階調信号に変換するＤＡコンバータと、
上記ＤＡコンバータから入力される上記アナログの階調信号により定められる電圧を上記対向電極に出力する電圧出力回路とを備え、
上記半導体記憶装置および上記電圧出力回路は上記パネル基板上に形成されていることを特徴とする液晶表示装置。
【請求項１４】
請求項１から１１のいずれか１つに記載の半導体記憶装置を含む記憶回路と、
表示装置と、
画像信号を受信する受信回路と、
上記受信回路によって受信された画像信号を上記表示装置に供給する画像信号回路とを備え、
上記記憶回路,受信回路および画像受信回路は上記表示装置のパネル基板上に形成されていると共に、上記記憶回路に上記画像信号を生成するのに必要なデータを記憶することを特徴とする受像機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびこの半導体記憶装置を用いた装置に関する。より詳細には、電荷をトラップする準位を有する絶縁体に電荷を蓄積する半導体記憶素子を有する半導体記憶装置およびこの半導体記憶装置を備えた装置(例えば、表示装置、液晶表示装置および受像機)に関する。
【背景技術】
【０００２】
半導体記憶素子は、一般的に半導体基板を用いて形成される。一方、液晶表示装置のようにガラス等の絶縁性基板を使用する装置においては、絶縁性基板上に半導体層が形成され、この半導体層を使用して、薄膜トランジスタ(ＴＦＴ)が形成される。このＴＦＴにより信号処理回路、装置駆動回路が構成される。また、これら回路を構成するＴＦＴとともに、半導体記憶素子も上記絶縁性基板上に同時に形成されることが望まれている。
【０００３】
例えば、非特許文献１(Ｈｕｎｇ−Ｔｓｅ Ｃｈｅｎら著「ＳＩＤ  ０５  Ｄｉｇｅｓｔ」，ｐ１１５２−１１５５，２００５年)では、ガラス基板等の絶縁基板上に形成するシリコン窒化膜を用いた不揮発性記憶素子を開示している。
【０００４】
非特許文献１に記載されているように、ガラスからなる絶縁性基板上に不揮発性メモリを形成する技術では、書込みや消去の際、電荷トラップ絶縁膜への電子の注入や引き抜きをＦＮ(ファウラー・ノルドハイム)トンネル電流を用いて行っている。そのため、書込み動作や消去動作に高電圧を必要とする、という問題がある。
【０００５】
上記非特許文献１に記載されている不揮発性メモリにおいては、書込み動作時に２０Ｖ、消去動作時に−４０Ｖもの高電圧が印加されている。このため、書込み動作,消去動作を行うためにこれらの高電圧を供給する電源もしくは昇圧回路が必要となり、製造コストを上昇させる。また、ＦＮ電流を流し、消去するためにはチャネルを蓄積層にする必要がある。
【０００６】
一方、書込み動作時の印加電圧,消去動作時の印加電圧を下げると、ＦＮトンネルの効率が急激に低下して、書込み速度,消去速度が顕著に低下することになるので、充分なメモリウインドウを得ることができなくなる。
【非特許文献１】Ｈｕｎｇ−Ｔｓｅ Ｃｈｅｎら著「ＳＩＤ ０５ Ｄｉｇｅｓｔ」，ｐ１１５２−１１５５，２００５年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、高速な書込み動作および消去動作を比較的低電圧で行うことができるため、高電圧を供給する電源もしくは昇圧回路が必要なくなり、安価に製造できる半導体記憶装置、および、そのような半導体記憶装置を備えた装置(例えば、表示装置,液晶表示装置および受像機)を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の半導体記憶装置は、絶縁表面を有する基板上に形成された半導体層と、
上記半導体層内に形成されている第１の拡散層と、
上記半導体層内に形成されている第２の拡散層と、
少なくとも上記半導体層内の上記第１の拡散層と上記第２の拡散層との間のチャネル領域を覆うと共に上記チャネル領域から電荷が注入される電荷蓄積膜と、
上記電荷蓄積膜を挟んで上記チャネル領域とは反対側に位置するゲート電極と、
を有する半導体記憶素子と、
上記ゲート電極に接続されたワード線と、
上記半導体記憶素子の上記第１の拡散層に接続された第１のビット線と、
上記半導体記憶素子の上記第２の拡散層に接続された第２のビット線と、
上記第１のビット線に接続された第１のビット線電圧発生回路と、
上記第２のビット線に接続された第２のビット線電圧発生回路と
を備えたことを特徴としている。
【０００９】
この発明の半導体記憶装置によれば、上記半導体記憶素子がＰ型半導体記憶素子である場合、上記第１のビット線電圧発生回路によって、上記第２のビット線電圧発生回路が第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加することができる。この電圧印加の状態において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加することによって、消去動作を比較的小さい電圧で行うことができる。一方、上記第１の拡散層に第２の拡散層よりも高い電圧を印加する電圧印加の状態において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加することによって、書込動作を比較的小さい電圧で行うことができる。ガラス基板上ではＮ型半導体記憶素子よりもＰ型半導体記憶素子の方が、書換えが安定して、特に好ましい。ＳＯＩ(シリコン・オン・インシュレータ)基板では、Ｎ型半導体記憶素子でもＰ型半導体記憶素子でもかまわない。
【００１０】
一方、上記半導体記憶素子がＮ型半導体記憶素子である場合、上記第１のビット線電圧発生回路によって、上記第２のビット線電圧発生回路が第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加することができる。この電圧印加の状態において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加することによって、消去動作を比較的小さい電圧で行うことができる。一方、上記第１の拡散層に第２の拡散層よりも低い電圧を印加する電圧印加の状態において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加することによって、書込動作を比較的小さい電圧で行うことができる。
【００１１】
したがって、この発明の半導体記憶装置によれば、高速な書込み動作および消去動作を比較的低電圧で行うことができ、安価に製造できると共にメモリウインドウが大きく高い信頼性を達成できる。また、回路面積を小さくすることができることは、コスト削減にとって有利になる。
【００１２】
また、一実施形態の半導体記憶装置では、上記第１、第２の拡散層はＰ型の導電型を有すると共に上記半導体記憶素子はＰ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加する第１の電圧印加を行った後、上記第１のビット線から上記第１の拡散層に印加している電圧よりも高い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも高い電圧を印加する第２の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去する制御部を備えた。
【００１３】
この実施形態によれば、上記制御部によって、上記第１,第２のビット線電圧発生回路とワード線電圧発生回路を制御して、上記Ｐ型半導体記憶素子を上記第１の電圧印加の状態にしてから上記第２の電圧印加の状態にすることによって、消去動作を比較的低電圧で行うことができる。
【００１４】
なお、上記第１の電圧印加において、上記ゲート電極に上記第１の拡散層に印加する電圧よりも高い電圧を印加することが望ましい。また、上記第２の電圧印加において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加することが望ましい。
【００１５】
また、一実施形態の半導体記憶装置では、上記制御部は、
上記第１の電圧印加を行った後、上記第２の電圧印加を行ってから、上記第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加する第３の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去する。
【００１６】
この実施形態の半導体記憶装置によれば、上記第１の電圧印加を行った後、上記第２の電圧印加を行ってから、さらに、上記第３の電圧印加を行なうことで、上記Ｐ型半導体記憶素子をより確実に消去できる。
【００１７】
なお、上記第３の電圧印加において、上記ゲート電極に上記第１の拡散層に印加する電圧よりも高い電圧を印加することが望ましい。
【００１８】
また、一実施形態の半導体記憶装置では、上記制御部は、
上記第１、第２、第３の電圧印加を順に行なってから、上記第１のビット線から上記第１の拡散層に印加している電圧よりも高い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも高い電圧を印加する第４の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去する。
【００１９】
この実施形態の半導体記憶装置によれば、上記第１、第２、第３の電圧印加を順に行なってから、さらに、上記第４の電圧印加を行なうことで、上記Ｐ型半導体記憶素子をより一層確実に消去できる。
【００２０】
なお、上記第４の電圧印加において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加することが望ましい。
【００２１】
また、一実施形態の半導体記憶装置では、上記第１、第２の拡散層はＮ型の導電型を有すると共に上記半導体記憶素子はＮ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加する第１の電圧印加を行った後、上記第１のビット線から上記第１の拡散層に印加している電圧よりも低い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも低い電圧を印加する第２の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去する制御部を備えた。
【００２２】
この実施形態によれば、上記制御部によって、上記第１,第２のビット線電圧発生回路とワード線電圧発生回路を制御して、上記Ｎ型半導体記憶素子を上記第１の電圧印加の状態にしてから上記第２の電圧印加の状態にすることによって、消去動作を比較的低電圧で行うことができる。
【００２３】
なお、上記第１の電圧印加において、上記ゲート電極に上記第１の拡散層に印加する電圧よりも低い電圧を印加することが望ましい。また、上記第２の電圧印加において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加することが望ましい。
【００２４】
また、一実施形態の半導体記憶装置では、上記制御部は、
上記第１の電圧印加を行った後、上記第２の電圧印加を行ってから、上記第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加する第３の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去する。
【００２５】
この実施形態の半導体記憶装置によれば、上記第１の電圧印加を行った後、上記第２の電圧印加を行ってから、さらに、上記第３の電圧印加を行なうことで、上記Ｎ型半導体記憶素子をより確実に消去できる。
【００２６】
なお、上記第３の電圧印加において、上記ゲート電極に上記第１の拡散層に印加する電圧よりも低い電圧を印加することが望ましい。
【００２７】
また、一実施形態の半導体記憶装置では、上記制御部は、
上記第１、第２、第３の電圧印加を順に行なってから、上記第１のビット線から上記第１の拡散層に印加している電圧よりも低い電圧を上記第２のビット線から上記第２の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第１の拡散層に印加する電圧よりも低い電圧を印加する第４の電圧印加を行なうように、上記第１,第２のビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去する。
【００２８】
この実施形態の半導体記憶装置によれば、上記第１、第２、第３の電圧印加を順に行なってから、さらに、上記第４の電圧印加を行なうことで、上記Ｎ型半導体記憶素子をより一層確実に消去できる。
【００２９】
また、一実施形態の半導体記憶装置では、上記制御部は、上記第１の電圧印加を行なった後に上記第２の電圧印加を行なう電圧印加制御を複数回繰り返して上記半導体記憶素子を消去する。
【００３０】
この実施形態の半導体記憶装置によれば、上記半導体記憶素子を確実に消去できる。
【００３１】
また、一実施形態の半導体記憶装置では、上記半導体素子を有し、上記ゲート電極に接続されたワード線と、
上記半導体記憶素子の上記第１の拡散層に接続された第１のビット線と、
上記半導体記憶素子の上記第２の拡散層に接続されていると共にグランドに接続された第２のビット線と、
上記第１のビット線に接続されたビット線電圧発生回路とを備えた。
【００３２】
この実施形態によれば、上記半導体素子がＰ型半導体素子である場合は、上記ビット線電圧発生回路によって、第２のビット線から上記第２の拡散層に印加しているグランド電位よりも高い電圧を、上記第１のビット線から上記第１の拡散層に印加できる。この電圧印加の状態において、上記ゲート電極にグランド電位よりも高い電圧を印加することによって、消去動作を比較的小電圧で行うことができる。一方、上記第１の拡散層にグランド電位よりも高い電圧を印加している状態において、上記ゲート電極にグランド電位よりも低い電圧を印加することによって、書込動作を比較的低電圧で行うことができる。
【００３３】
一方、上記半導体素子がＮ型半導体素子である場合は、上記ビット線電圧発生回路によって、第２のビット線から上記第２の拡散層に印加しているグランド電位よりも低い電圧を、上記第１のビット線から上記第１の拡散層に印加できる。この電圧印加の状態において、上記ゲート電極にグランド電位よりも低い電圧を印加することによって、消去動作を比較的低電圧で行うことができる。一方、上記第１の拡散層にグランド電位よりも低い電圧を印加している状態において、上記ゲート電極にグランド電位よりも高い電圧を印加することによって、書込動作を比較的低電圧で行うことができる。
【００３４】
したがって、この実施形態の半導体記憶装置によれば、高速な書込み動作および消去動作を比較的小電圧で行うことができ、安価に製造できると共にメモリウインドウが大きく高い信頼性を達成できる。また、１つのビット線電圧発生回路で書き込み,消去あるいは読み出しを行えるので、回路面積を小さくすることができ、コスト削減にとって有利である。
【００３５】
また、一実施形態の半導体記憶装置では、上記第１、第２の拡散層はＰ型の導電型を有すると共に上記半導体記憶素子はＰ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも高い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加するように、上記ビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｐ型半導体記憶素子を消去する制御部を備えた。
【００３６】
この実施形態の半導体記憶装置によれば、上記制御部によって、上記ビット線電圧発生回路および上記ワード線電圧発生回路を制御して、上記第２の拡散層に印加している電圧よりも高い電圧を上記第１の拡散層に印加し、かつ、上記ゲート電極に上記第２の拡散層に印加している電圧よりも高い電圧を印加することによって、消去動作を比較的低電圧で行うことができる。一方、上記第１の拡散層に第２の拡散層よりも高い電圧を印加する電圧印加の状態において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加することによって、書込動作を比較的低電圧で行うことができる。
【００３７】
したがって、この実施形態の半導体記憶装置によれば、高速な書込み動作および消去動作を比較的低電圧で行うことができ、安価に製造することができると共にメモリウインドウが大きく高い信頼性を達成できる。
【００３８】
また、一実施形態の半導体記憶装置では、上記第１、第２の拡散層はＮ型の導電型を有すると共に上記半導体記憶素子はＮ型半導体記憶素子であり、
上記第２のビット線から上記第２の拡散層に印加している電圧よりも低い電圧を上記第１のビット線から上記第１の拡散層に印加すると共に上記ワード線から上記ゲート電極に上記第２の拡散層に印加する電圧よりも低い電圧を印加するように、上記ビット線電圧発生回路および上記ワード線に接続されたワード線電圧発生回路を制御して上記Ｎ型半導体記憶素子を消去する制御部を備えた。
【００３９】
この実施形態の半導体記憶装置によれば、上記制御部によって、上記ビット線電圧発生回路および上記ワード線電圧発生回路を制御して、上記第２の拡散層に印加している電圧よりも低い電圧を上記第１の拡散層に印加し、かつ、上記ゲート電極に上記第２の拡散層に印加している電圧よりも低い電圧を印加することによって、消去動作を比較的低電圧で行うことができる。一方、上記第１の拡散層に第２の拡散層よりも低い電圧を印加する電圧印加の状態において、上記ゲート電極に上記第２の拡散層に印加する電圧よりも高い電圧を印加することによって、書込動作を比較的低電圧で行うことができる。
【００４０】
したがって、この実施形態の半導体記憶装置によれば、高速な書込み動作および消去動作を比較的低電圧で行うことができ、かつボディコンタクトなしで書き換えを行うことができて回路面積を小さくすることができると共にメモリウインドウが大きく高い信頼性を達成できる。
【００４１】
また、一実施形態の半導体記憶装置では、上記半導体記憶素子のチャネル長が０.１μｍ以上かつ５.０μｍ以下である。
【００４２】
この実施形態の半導体記憶装置によれば、高速な消去動作を比較的低電圧で行うことができる。
【００４３】
また、一実施形態の液晶表示装置は、上記半導体記憶装置を備え、パネル基板上に縦横に配置された走査線と信号線によって囲まれる領域を１画素とすると共にこの１画素に対応する画素電極を選択的に駆動する駆動回路を有し上記画素電極と対向電極の間に液晶を介在させた液晶表示装置であって、
上記半導体記憶装置に、デジタルの階調データとアナログの階調信号の電圧との相関を規定する相関データを記憶し、
上記半導体記憶装置から入力される相関データに基づいて、上記デジタルの階調データを上記アナログの階調信号に変換するＤＡコンバータと、
上記ＤＡコンバータから入力される上記アナログの階調信号により定められる電圧を上記対向電極に出力する電圧出力回路とを備え、
上記半導体記憶装置および上記電圧出力回路は上記パネル基板上に形成されている。
【００４４】
この実施形態の液晶表示装置によれば、上記ＤＡコンバータは、小型で高信頼性の上記半導体記憶装置に記憶された相関データに基づいて、上記デジタルの階調データを上記アナログの階調信号に変換することができる。また、この実施形態の液晶表示装置によれば、上記半導体記憶装置が液晶表示装置のパネル基板上に形成されているので、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、上記デジタルの階調データを上記アナログの階調信号に変換するための上記相関データの調整の自動化が容易となるので、検査コストを削減することができる。
【００４５】
また、一実施形態の受像機は、上記半導体記憶装置を含む記憶回路と、
表示装置と、
画像信号を受信する受信回路と、
上記受信回路によって受信された画像信号を上記表示装置に供給する画像信号回路とを備え、
上記記憶回路,受信回路および画像受信回路は上記表示装置のパネル基板上に形成されていると共に、上記記憶回路に上記画像信号を生成するのに必要なデータを記憶する。
【００４６】
この実施形態の受像機によれば、低コストで信頼性の高い上記半導体記憶装置を含む記憶回路に上記画像信号を生成するのに必要なデータを記憶するので、低コストで高機能な受像機を実現することができる。
【発明の効果】
【００４７】
この発明の半導体記憶装置によれば、高速な書込み動作および消去動作を比較的低電圧で行うことができ、かつボディコンタクトなしで書き換えを行うことができて回路面積を小さくすることができると共にメモリウインドウが大きく高い信頼性を達成できる。また、回路面積を小さくすることができることは、コスト削減にとって有利になる。
【発明を実施するための最良の形態】
【００４８】
以下、この発明を図示の実施の形態により詳細に説明する。なお、以下の説明においては、情報記憶に結び付けられる２つの状態(いわゆる書込み状態と消去状態)を次のように定義する。すなわち、電荷を蓄積する機能を有するゲート絶縁膜中に、主に第１および第２の拡散層領域の導電型における多数キャリアが蓄積されている場合を書込み状態と定義する。一方、上記ゲート絶縁膜中に上記多数キャリアとは逆の導電型のキャリアが主に蓄積されている場合あるいは蓄積電荷が実効的に少ない場合を、消去状態と定義する。この消去状態は、正孔と電子が共に蓄積されて互いのポテンシャルを打ち消し合い、蓄積電荷が実効的に少ない場合を含む。
【００４９】
(第１の実施の形態)
図１は、この発明の第１実施形態の半導体記憶装置を示す図である。
【００５０】
この第１実施形態の半導体記憶装置は、複数の不揮発性のＰ型半導体記憶素子ＭＣ０、ＭＣ１、…がマトリクス状に配置された半導体記憶素子アレイ１００を備える。この半導体記憶素子アレイ１００の行方向には、同一行に並ぶ半導体記憶素子ＭＣ０、ＭＣ１、…の制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎが延在している。
【００５１】
また、この第１実施形態の半導体記憶装置は、上記半導体記憶素子アレイ１００の列方向に延在する複数本のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…を有する。この複数本のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…は、同一列に並ぶ複数の上記半導体記憶素子の一方の入出力端子を互いに接続する。例えば、偶数番ビット線ＢＬ０、ＢＬ２・・・が、各半導体記憶素子のソースに接続され、奇数番ビット線ＢＬ１、ＢＬ３・・・が、各半導体素子のドレインに接続されている。
【００５２】
また、上記ワード線ＷＬ０〜ＷＬｍは、任意のワード線を選択する行デコーダ１０２に接続されている。この行デコーダ１０２は、ワード線電圧発生回路をなす。また、上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…は、それぞれ、トランジスタＴｒ０〜Ｔｒ４に接続されている。上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…は、ビット線選択回路１０３が出力する出力信号ＳＥＬ０〜ＳＥＬ４で選択されるトランジスタＴｒ０〜Ｔｒ４によって、奇数番ビット線電圧発生回路１０９あるいは偶数番ビット線電圧発生回路１０８に接続される。また、上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、…は、センスアンプ１０１に接続されている。
【００５３】
ここで、上記不揮発性のＰ型半導体記憶素子ＭＣ０の列の各半導体記憶素子については、ビット線ＢＬ０が第１のビット線をなす一方、ビット線ＢＬ１が第２のビット線をなす。また、この不揮発性のＰ型半導体記憶素子ＭＣ０の列の各半導体記憶素子については、第１のビット線をなすビット線ＢＬ０が接続されている偶数番ビット線電圧発生回路１０８が第１のビット線電圧発生回路をなす一方、第２のビット線をなすビット線ＢＬ１が接続されている奇数番ビット線電圧発生回路１０９が第２のビット線電圧発生回路をなす。
【００５４】
また、上記不揮発性のＰ型半導体記憶素子ＭＣ１の列の各半導体記憶素子については、ビット線ＢＬ１が第１のビット線をなす一方、ビット線ＢＬ２が第２のビット線をなす。したがって、このＰ型半導体記憶素子ＭＣ１の列の各半導体記憶素子については、第１のビット線をなすビット線ＢＬ１が接続されている奇数番ビット線電圧発生回路１０９が第１のビット線電圧発生回路をなす一方、第２のビット線をなすビット線ＢＬ２が接続されている偶数番ビット線電圧発生回路１０８が第２のビット線電圧発生回路をなす。
【００５５】
また、上記不揮発性のＰ型半導体記憶素子ＭＣ２の列の各半導体記憶素子については、ビット線ＢＬ２が第１のビット線をなす一方、ビット線ＢＬ３が第２のビット線をなす。したがって、このＰ型半導体記憶素子ＭＣ２の列の各半導体記憶素子については、第１のビット線をなすビット線ＢＬ２が接続されている偶数番ビット線電圧発生回路１０８が第１のビット線電圧発生回路をなす一方、第２のビット線をなすビット線ＢＬ３が接続されている奇数番ビット線電圧発生回路１０９が第２のビット線電圧発生回路をなす。
【００５６】
また、上記不揮発性のＰ型半導体記憶素子ＭＣ３の列の各半導体記憶素子については、ビット線ＢＬ３が第１のビット線をなす一方、ビット線ＢＬ４が第２のビット線をなす。したがって、このＰ型半導体記憶素子ＭＣ３の列の各半導体記憶素子については、第１のビット線をなすビット線ＢＬ３が接続されている奇数番ビット線電圧発生回路１０９が第１のビット線電圧発生回路をなす一方、第２のビット線をなすビット線ＢＬ４が接続されている偶数番ビット線電圧発生回路１０８が第１のビット線電圧発生回路をなす。
【００５７】
また、この実施形態の半導体記憶装置は、図１に示す制御部１１１を有する。この制御部１１１は、上記行デコーダ１０２、ビット線選択回路１０３、偶数番ビット線電圧発生回路１０８、奇数番ビット線電圧発生回路１０９の動作を制御する。
【００５８】
この実施形態の半導体記憶装置が備える各上記不揮発性Ｐ型半導体記憶素子ＭＣ０、ＭＣ１、…は、図２に示す半導体記憶素子２００からなる。この半導体記憶素子２００は、絶縁基板２０１と、この絶縁基板２０１上に設けられた半導体層としてのシリコンボディ２０７を有する。このシリコンボディ２０７の両端にはＰ型ウェル領域２０３と２０４とが形成されている。このＰ型ウェル領域２０３が第１の拡散層をなす一方、Ｐ型ウェル領域２０４が第２の拡散層をなす。
【００５９】
上記Ｐ型ウェル領域２０３と２０４上に、トンネル絶縁膜２０８と電荷蓄積膜２０１が順に形成されており、この電荷蓄積膜２０１上にゲート絶縁膜２０５を介してゲート電極２０２形成されている。電荷蓄積膜２０１は書換え動作により実際に電荷が蓄積される部分である。
【００６０】
チャネル長については、チャネル長が長すぎると消去電圧が非常に高くなってしまう問題があり、５μｍ以下とすることが好ましい。一方、チャネル長が０．１μｍよりも短くなると、短チャネル効果の影響が大きくなり、半導体素子間バラツキも大きくなることから、チャネル長０．１μｍ以上であることが好ましい。
【００６１】
次に、図１を参照して、この実施形態における消去動作を説明する。
【００６２】
ここでは、一例として、半導体記憶素子ＭＣ０を消去する場合を説明する。まず、上記制御部１１１は、半導体記憶素子ＭＣ０に対して第１の電圧印加を行なうために、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を０Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、この出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンにする。これにより、ビット線ＢＬ０に１２Ｖの電圧が印加され、ビット線ＢＬ１に０Ｖの電圧が印加される。この状態において、行デコーダ１０２は、ワード線ＷＬ０に奇数番ビット線電圧発生回路１０９の出力０Ｖよりも高い適当な電圧(例えば、１５Ｖ)を印加する。
【００６３】
これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から１２Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から０Ｖの電圧が印加され、ゲート電極２０２に１５Ｖの電圧が印加される。この電圧印加の状態が第１の電圧印加である。
【００６４】
その後、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を０Ｖにし、奇数番ビット線電圧発生回路１０９の出力を１２Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を０Ｖにし、出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンする。これにより、ビット線ＢＬ０に０Ｖの電圧が印加され、ビット線ＢＬ１に１２Ｖの電圧が印加される。この状態において、行デコーダ１０２は、ワード線ＷＬ０に偶数番ビット線電圧発生回路１０８の出力０Ｖよりも高い適当な電圧(例えば、１５Ｖ)を印加する。これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から０Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から１２Ｖの電圧が印加され、ワード線ＷＬ０からゲート電極２０２に１５Ｖの電圧が印加される。この電圧印加の状態が第２の電圧印加である。
【００６５】
このように、上記第１の電圧印加の後に上記第２の電圧印加を行なうことで、上記半導体記憶素子ＭＣ０を消去することができる。
【００６６】
次に、図１を参照して、この実施形態における書き込み動作を説明する。
【００６７】
ここでは、一例として、半導体記憶素子ＭＣ０に書き込む場合を説明する。まず、上記制御部１１１は、偶数ビット線電圧発生回路１０８の出力を１２Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を０Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、この出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンにする。これにより、ビット線ＢＬ０に１２Ｖの電圧が印加され、ビット線ＢＬ１に０Ｖの電圧が印加される。次に、行デコーダ１０２により、ワード線ＷＬ０に−３Ｖの電圧を印加する。これにより、半導体記憶素子ＭＣ０のみにおいて、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から１２Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から０Ｖの電圧が印加され、ワード線ＷＬ０からゲート電極２０２に−３Ｖの電圧が印加される。つまり、半導体記憶素子ＭＣ０のみに、ゲート電圧−３Ｖ、ソース電圧１２Ｖ、ドレイン電圧０Ｖが印加される。この電圧印加により、半導体記憶素子ＭＣ０に書き込むことができる。
【００６８】
次に、図１を参照して、この実施形態における読み出し動作を説明する。
【００６９】
ここでは、一例として、半導体記憶素子ＭＣ０の情報の読み出し動作を説明する。
【００７０】
まず、制御部１１１は、偶数番ビット線電圧発生回路１０８および奇数番ビット線電圧発生回路１０９の両方の出力を４Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０を０Ｖにすると共に出力信号ＳＥＬ１〜ＳＥＬ４の出力を４Ｖにする。これにより、出力信号ＳＥＬ０が制御するトランジスタＴｒ０をオフにすると共に出力信号ＳＥＬ１〜ＳＥＬ４のそれぞれが制御するトランジスタＴｒ１〜Ｔｒ４をオンする。また、行デコーダ１０２の出力ＷＬ０を０Ｖにする。このとき、半導体記憶素子ＭＣ０のみに、ゲート電圧０Ｖ、ソース電圧０Ｖ、ドレイン電圧４Ｖが印加され、半導体記憶素子ＭＣ０においてドレインからソースに電流が流れ、ビット線ＢＬ０が充電される。そして、或る一定時間が経過した後、行デコーダ１０２により、ワード線ＷＬ０の電圧を４Ｖにすると、ビット線ＢＬ０の充電が終了する。
【００７１】
上述の動作において、上記半導体記憶素子ＭＣ０が消去状態であるときには、上記半導体記憶素子ＭＣ０の電流駆動力が大きいため、充電後のビット線ＢＬ０の電圧は高くなる。一方、半導体記憶素子ＭＣ０が書き込み状態であるときには、半導体記憶素子ＭＣ０の電流駆動力が小さいため、充電後のビット線ＢＬ０の電圧は低い。したがって、ワード線ＷＬ０の電圧を０Ｖにした後、センスアンプ１０１によって、ビット線ＢＬ０の電圧と基準電圧とを比較することによって、上記半導体記憶素子ＭＣ０の記憶情報を読み出すことができる。
【００７２】
次に、図３を参照して、この実施形態の半導体記憶装置の半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性(Ｉｄ−Ｖｇ特性)を説明する。図３において、縦軸はドレイン電流Ｉｄ(Ａ)を示し、横軸はゲート電圧Ｖｇ(Ｖ)を示す。なお、上記縦軸において、例えば、「４.Ｅ−０６」は「４×１０−６」を表し、「１.Ｅ−０５」は「１×１０−５」を表している。
【００７３】
また、図３において、イニシャル特性Ｋ０は、上記半導体記憶素子ＭＣ０の消去動作前のドレイン電流‐ゲート電圧特性を表している。また、第１の特性Ｋ１は、上記消去動作における上記第１の電圧印加後の上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性を表している。また、第２の特性Ｋ２は、上記消去動作における上記第１の電圧印加後に上記第２の電圧印加を行なった後の上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性を表している。
【００７４】
なお、この図３に示す特性における半導体記憶素子ＭＣ０の素子パラメータとしては、図２に示す半導体記憶素子２００において、ゲート絶縁膜２０５の厚さを１０ｎｍとし、トンネル酸化膜２０８の厚さを１０ｎｍとし、電荷蓄積膜２０１を構成している窒化膜の厚さを２５ｎｍとし、チャネル長を０.７μｍとし、チャネル幅を２.５μｍとした。
【００７５】
チャネル長は上記の通り、５．０μｍ以下が好ましく、さらにチャネル長１．０μｍ以下とすれば、低電圧で高速な消去が可能な高性能半導体素子が得られるのでとりわけ好ましい。また一方、チャネル長が０．１μｍよりも短くなると、短チャネル効果の影響が大きくなり、半導体素子間バラツキも大きくなることから、チャネル長０．１μｍ以上であることが好ましい。チャネル長によって適当な消去の条件は異なり、チャネル長が短いほど消去の電圧を低く設定できる。
【００７６】
また、消去動作の条件としては、第１の電圧印加で、第１の拡散層(Ｐ型ウェル２０３)に１２Ｖ、第２の拡散層(Ｐ型ウェル２０４)に０Ｖ、ゲート電極２０２に１５Ｖの電圧を１秒間印加した後、第２の電圧印加で、第１の拡散層(Ｐ型ウェル２０３)に０Ｖ、第２の拡散層(Ｐ型ウェル２０４)に１２Ｖ、ゲート電極に１５Ｖの電圧を１秒間印加した。
【００７７】
上記消去動作によって、図３に示すように、上記半導体記憶素子ＭＣ０は、ドレイン電流‐ゲート電圧特性がイニシャル特性Ｋ０から第２の特性Ｋ２になり、閾値がおよそ９Ｖシフトした。
【００７８】
また、図４に、この実施形態において上記消去動作と書込み動作によって書き換えを行なった結果を示す。図４において、横軸は書き換え回数を示し、縦軸は閾値を示している。また、図４において、領域Ｒ１に書き込み後の閾値を示し、領域Ｒ２に消去後の閾値を示している。図４に示すように、書き換え１０回後に閾値ウインドウとしておよそ１１Ｖを達成している。
【００７９】
尚、上記実施形態では、ガラス基板上ではＮ型半導体記憶素子よりもＰ型半導体記憶素子の方が書換えが安定して、特に好ましいため、半導体記憶素子ＭＣ０、ＭＣ１、…がＰ型半導体記憶素子である一例を説明したが、本発明はＮ型半導体記憶素子を有する半導体記憶装置にも適用できる。また、ＳＯＩ基板を用いた場合は、Ｎ型半導体記憶素子でもＰ型半導体記憶素子でもかまわない。
【００８０】
Ｎ型半導体記憶素子を有する半導体記憶装置の場合、制御部１１１は、消去動作時は、偶数番ビット線電圧発生回路１０８の出力を３Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を１５Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０に奇数番ビット線電圧発生回路１０９の出力１５Ｖよりも低い適当な電圧(例えば、０Ｖ)を印加する。この電圧印加の状態が第１の電圧印加である。その後、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を１５Ｖにし、奇数番ビット線電圧発生回路１０９の出力を３Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０に偶数番ビット線電圧発生回路１０８の出力１５Ｖよりも低い適当な電圧(例えば、０Ｖ)を印加する。
【００８１】
また、上記半導体記憶素子の基板としては、ＳＩＭＯＸ(シリコン・インプランテッド・オキサイド)、Ｓｍａｒｔ−Ｃｕｔ(SOITEC社の登録商標)、ＥＬＴＲＡＮ(キャノン株式会社の登録商標)などのＳＯＩ(シリコン・オン・インシュレータ)基板を用い、単結晶半導体薄膜を活性層として用いることも可能である。
【００８２】
(第２の実施の形態)
次に、この発明の半導体記憶装置の第２実施形態を説明する。この第２実施形態は、制御部１１による消去動作の内容および半導体記憶素子ＭＣ０の素子パラメータのうちのチャネル長が前述の第１実施形態と異なるが、制御部１１による消去動作とチャネル長の他は前述の第１実施形態と同様であるので、主として前述の第１実施形態と異なる点を説明する。
【００８３】
図１を参照して、この第２実施形態における消去動作を説明する。
【００８４】
ここでは、一例として、半導体記憶素子ＭＣ０に対して第１の電圧印加を行なうために、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにし、かつ、奇数番ビット線電圧発生回路１０９を０Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、この出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンする。これにより、ビット線ＢＬ０に１２Ｖの電圧が印加され、ビット線ＢＬ１に０Ｖの電圧が印加される。この状態において、行デコーダ１０２は、ワード線ＷＬ０に奇数番ビット線電圧発生回路１０９の出力０Ｖよりも高い適当な電圧(例えば、１５Ｖ)を印加する。
【００８５】
これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から１２Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から０Ｖの電圧が印加され、ゲート電極２０２に１５Ｖの電圧が印加される。この電圧印加の状態が第１の電圧印加である。
【００８６】
その後、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を０Ｖにし、奇数番ビット線電圧発生回路１０９の出力を１２Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンにする。これにより、ビット線ＢＬ０に０Ｖの電圧が印加され、ビット線ＢＬ１に１２Ｖの電圧が印加される。この状態において、行デコーダ１０２は、ワード線ＷＬ０に偶数番ビット線電圧発生回路１０８の出力０Ｖよりも高い適当な電圧(例えば、１５Ｖ)を印加する。これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から０Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から１２Ｖの電圧が印加され、ワード線ＷＬ０からゲート電極２０２に１５Ｖの電圧が印加される。この電圧印加の状態が第２の電圧印加である。
【００８７】
その後、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにし、奇数番ビット線電圧発生回路１０９の出力を０Ｖにする。この状態において、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンにする。この状態において、行デコーダ１０２は、ワード線ＷＬ０に奇数番ビット線電圧発生回路１０９の出力０Ｖよりも高い適当な電圧(例えば、１５Ｖ)を印加する。これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から１２Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から０Ｖの電圧が印加され、ワード線ＷＬ０からゲート電極２０２に１５Ｖの電圧が印加される。この電圧印加の状態が第３の電圧印加である。
【００８８】
その後、制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を０Ｖにし、奇数番ビット線電圧発生回路１０９を１２Ｖにする。この状態において、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンにする。この状態において、行デコーダ１０２は、ワード線ＷＬ０に偶数番ビット線電圧発生回路１０８の出力０Ｖよりも高い適当な電圧(例えば、１５Ｖ)を印加する。これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から０Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から１２Ｖの電圧が印加され、ワード線ＷＬ０からゲート電極２０２に１５Ｖの電圧が印加される。この電圧印加の状態が第４の電圧印加である。
【００８９】
このように、上記第１、第２、第３、第４の電圧印加を順に行なうことで、上記半導体記憶素子ＭＣ０を消去することができる。
【００９０】
なお、この第２実施形態の書込み動作および読出し動作については前述の第１実施形態と同様である。
【００９１】
次に、図５を参照して、この実施形態の半導体記憶装置の半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性(Ｉｄ−Ｖｇ特性)を説明する。図５において、縦軸はドレイン電流Ｉｄ(Ａ)を示し、横軸はゲート電圧Ｖｇ(Ｖ)を示す。なお、上記縦軸において、例えば、「４.Ｅ−０６」は「４×１０−６」を表し、「１.Ｅ−０５」は「１×１０−５」を表している。
【００９２】
なお、この図５に示す特性における半導体記憶素子ＭＣ０の素子パラメータとしては、図２に示す半導体記憶素子２００において、ゲート絶縁膜２０５の厚さを１０ｎｍとし、トンネル酸化膜２０８の厚さを１０ｎｍとし、電荷蓄積膜２０１を構成している窒化膜の厚さを２５ｎｍとし、チャネル長を１.２μｍとし、チャネル幅を２.５μｍとした。
【００９３】
図５において、イニシャル特性Ｊ０は、上記半導体記憶素子ＭＣ０の書込み前のドレイン電流‐ゲート電圧特性を表している。また、特性Ｊ１は、上記半導体記憶素子ＭＣ０の書込み後のドレイン電流‐ゲート電圧特性を表している。また、特性Ｊ２は、上記書込み後の半導体記憶素子ＭＣ０に上記第１の電圧印加を行なった後のドレイン電流‐ゲート電圧特性を表している。また、特性Ｊ３は、上記消去動作における上記第１、第２の電圧印加後の上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性を表している。また、特性Ｊ４は、上記消去動作における上記第１、第２の電圧印加後に上記第３の電圧を印加した後の上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性を表している。また、特性Ｊ５は、上記消去動作における上記第１、第２の電圧印加後に上記第３、第４の電圧を印加した後の上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性を表している。
【００９４】
上記書込みでは、第１の拡散層(Ｐ型ウェル２０３)に１２Ｖ、第２の拡散層(Ｐ型ウェル２０４)に０Ｖ、ゲート電極２０２に−３Ｖの電圧を１秒間印加している。また、上記消去動作の条件としては、第１の電圧印加で、第１の拡散層(Ｐ型ウェル２０３)に１２Ｖ、第２の拡散層(Ｐ型ウェル２０４)に０Ｖ、ゲート電極２０２に１５Ｖの電圧を１秒間印加した後、第２の電圧印加で、第１の拡散層(Ｐ型ウェル２０３)に０Ｖ、第２の拡散層(Ｐ型ウェル２０４)に１２Ｖ、ゲート電極に１５Ｖの電圧を１秒間印加した。その後、第３の電圧印加では、上記第１の拡散層に１２Ｖ、上記第２の拡散層に０Ｖ、上記ゲート電極２０２に１５Ｖの電圧を１秒間印加した後、第４の電圧印加では、上記第１の拡散層に０Ｖ、上記第２の拡散層に１２Ｖ、ゲート電極２０２に１５Ｖの電圧を１秒間印加した。
【００９５】
この第２実施形態では、半導体記憶素子ＭＣ０の素子パラメータであるチャネル長が１.２μｍであり、前述の第１実施形態での半導体記憶素子ＭＣ０のチャネル長０.７μｍよりもチャネル長が長い。このため、上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性Ｊ３に示すように、上記消去動作における上記第１、第２の電圧を印加しただけでは十分な消去ができていない。すなわち、第１の拡散層に１２Ｖ、第２の拡散層に０Ｖ、ゲート電極に１５Ｖの電圧を１秒間印加した後、第１の拡散層に０Ｖ、第２の拡散層に１２Ｖ、ゲート電極に１５Ｖの電圧を１秒間印加してしただけでは十分な消去ができていない。これに対し、上記第１、第２の電圧印加の後、上記第３の電圧を印加した後の特性Ｊ４、上記第１、第２の電圧印加の後、上記第３、第４の電圧を印加した後の特性Ｊ５によれば、十分な消去ができている。
【００９６】
本実施形態によれば、大きいチャネル長の素子に対しても消去を効果的に行うことができ、チャネル長５．０μｍ以上でもよいが、比較的低電圧で高速な消去を行うためには、チャネル長は２．０μｍ以下が好ましい。チャネル長によって適当な消去の条件は異なり、チャネル長が小さいほど消去の電圧を低く設定できるので、チャネル長１．５μｍ以下がより好ましい。
【００９７】
尚、この第２実施形態では、ガラス基板上ではＮ型半導体記憶素子よりもＰ型半導体記憶素子の方が、書換えが安定して、特に好ましいため、半導体記憶素子ＭＣ０、ＭＣ１、…がＰ型半導体記憶素子である一例を説明したが、本発明はＮ型半導体記憶素子を有する半導体記憶装置にも適用できる。また、ＳＯＩ基板を用いた場合は、Ｎ型半導体記憶素子でもＰ型半導体記憶素子でもかまわない。
【００９８】
Ｎ型半導体記憶素子を有する半導体記憶装置の場合、制御部１１１は、消去動作時は、偶数番ビット線電圧発生回路１０８の出力を３Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を１５Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０に奇数番ビット線電圧発生回路１０９の出力１５Ｖよりも低い適当な電圧(例えば、０Ｖ)を印加する。この電圧印加の状態が第１の電圧印加である。その後、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を１５Ｖにし、奇数番ビット線電圧発生回路１０９の出力を３Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０に偶数番ビット線電圧発生回路１０８の出力１５Ｖよりも低い適当な電圧(例えば、０Ｖ)を印加する。この電圧印加の状態が第２の電圧印加である。その後、さらに、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を３Ｖにし、かつ、奇数番ビット線電圧発生回路１０９の出力を１５Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０に奇数番ビット線電圧発生回路１０９の出力１５Ｖよりも低い適当な電圧(例えば、０Ｖ)を印加する。この電圧印加の状態が第３の電圧印加である。その後、さらに、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を１５Ｖにし、奇数番ビット線電圧発生回路１０９の出力を３Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０に偶数番ビット線電圧発生回路１０８の出力１５Ｖよりも低い適当な電圧(例えば、０Ｖ)を印加する。この電圧印加の状態が第４の電圧印加である。
【００９９】
(第３の実施の形態)
次に、図６に、この発明の半導体記憶装置の第３実施形態を示す。この第３実施形態は、前述の第１実施形態における奇数番ビット線電圧発生回路１０９を削除すると共に奇数番ビット線ＢＬ１、ＢＬ３をグランドに接続した点と、制御部１１１による消去動作の内容とが前述の第１実施形態と異なる。よって、この第３実施形態では、前述の第１実施形態と異なる点を主に説明する。
【０１００】
図６を参照して、この第３実施形態における消去動作を説明する。ここでは、一例として、半導体記憶素子ＭＣ０を消去する場合を説明する。まず、上記制御部１１１は、偶数番ビット線電圧発生回路１０８の出力を１２Ｖにする。また、ビット線選択回路１０３の出力信号ＳＥＬ０とＳＥＬ１を１２Ｖにし、この出力信号ＳＥＬ０とＳＥＬ１が制御しているトランジスタＴｒ０とＴｒ１をオンにする。これにより、ビット線ＢＬ０に１２Ｖの電圧が印加され、ビット線ＢＬ１にグランド電位(０Ｖ)の電圧が印加される。この状態において、行デコーダ１０２は、ワード線ＷＬ０に上記グランド電位(０Ｖ)よりも高い適当な電圧(一例として１５Ｖ)を印加する。これにより、図２に示す第１の拡散層をなすＰ型ウェル２０３にビット線ＢＬ０から１２Ｖの電圧が印加され、第２の拡散層をなすＰ型ウェル２０４にビット線ＢＬ１から０Ｖの電圧が印加され、ゲート電極２０２に１５Ｖの電圧が印加される。
【０１０１】
この第３実施形態では、上記電圧印加によって、上記半導体記憶素子ＭＣ０を消去する。
【０１０２】
なお、この第３実施形態における書込み動作は、制御部１１１が奇数番ビット線電圧発生回路１０９を制御する動作がない点の他は先述の第１実施形態での書き込み動作と同様である。また、この第３実施形態における読み出し動作は、制御部１１１が奇数番ビット線電圧発生回路１０９を制御する動作がない点の他は先述の第１実施形態での読み出し動作と同様である。
【０１０３】
次に、図７を参照して、この実施形態の半導体記憶装置の半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性(Ｉｄ−Ｖｇ特性)を説明する。図７において、縦軸はドレイン電流Ｉｄ(Ａ)を示し、横軸はゲート電圧Ｖｇ(Ｖ)を示す。なお、上記縦軸において、例えば、「４.Ｅ−０６」は「４×１０−６」を表し、「１.Ｅ−０５」は「１×１０−５」を表している。
【０１０４】
この図７において、イニシャル特性Ｈ０は、上記半導体記憶素子ＭＣ０の消去動作前のドレイン電流‐ゲート電圧特性を表している。また、特性Ｈ１は、上記消去動作後の上記半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性を表している。
【０１０５】
なお、この図７に示す特性における半導体記憶素子ＭＣ０の素子パラメータとしては、図２に示す半導体記憶素子２００において、ゲート絶縁膜２０５の厚さを１０ｎｍとし、トンネル酸化膜２０８の厚さを１０ｎｍとし、電荷蓄積膜２０１を構成している窒化膜の厚さを２５ｎｍとし、チャネル長を０.７μｍとし、チャネル幅を２.５μｍとした。
【０１０６】
また、消去動作の条件としては、上記電圧印加により、第１の拡散層(Ｐ型ウェル２０３)に１２Ｖ、第２の拡散層(Ｐ型ウェル２０４)に０Ｖ、ゲート電極２０２に１５Ｖの電圧を１秒間印加した。
【０１０７】
図７に示すように、上記消去動作による電圧印加により、およそ２Ｖの閾値シフトが得られた。
【０１０８】
尚、この第３実施形態では、半導体記憶素子ＭＣ０、ＭＣ１、…がＰ型半導体記憶素子である一例を説明したが、本発明はＮ型半導体記憶素子を有する半導体記憶装置にも適用できる。この場合、制御部１１１は、消去動作時は、偶数番ビット線電圧発生回路１０８の出力を−１２Ｖにし、かつ、行デコーダ１０２は、ワード線ＷＬ０にグランド電位(０Ｖ)よりも低い適当な電圧(例えば、−１５Ｖ)を印加する。
【０１０９】
(第４の実施の形態)
次に、図８Ａ,図８Ｂを参照して、この発明の第４実施形態としての液晶表示装置を説明する。この液晶表示装置は、図８Ａに示すように、パネル基板３０１上に縦横に配置された走査線３１２と信号線３１３によって囲まれる領域を１画素３０２とする。図８Ｂに示すように、この液晶表示装置は、上記１画素３０２に対応する画素電極３１４を選択的に駆動する駆動回路をなす画素ＴＦＴ(薄膜トランジスタ)３１１を有する。この画素ＴＦＴ３１１のゲートは走査線３１２に接続され、一方の拡散領域(例えばソース)は信号線３１３に接続され、他方の拡散領域(例えばドレイン)は上記画素電極３１４に接続されている。また、上記画素電極３１４とパネル共通の対向電極３１５の間に液晶３１６を介在させている。この対向電極３１５には、電圧発生回路３２２が発生する所定の電圧が印加される。
【０１１０】
この液晶表示装置は、上記パネル基板３０１上に、前述の第１〜第３実施形態のいずれかの半導体記憶装置をメモリ部３２１として有している。このメモリセル部３２１は、この液晶表示装置の対向電極３１５に電圧を印加する電圧発生回路３２２に提供する画像情報を蓄積する素子として利用される。より具体的には、電圧発生回路３２２が発生する電圧は、メモリ部３２１に記憶された画像情報を基に決定される。電圧発生回路３２２で発生する電圧は、画面のちらつきを抑えるために対向電極３１５に印加されるが、この発生電圧値はパネル毎に調整すべきものである。
【０１１１】
この実施形態では、上記メモリ部３２１に記憶された画像情報を基に上記発生電圧値が決定されるので、パネルに外付けされた可変抵抗器を調節して電圧調整を行なう一般的な場合に比べて、外付け部品自体のコスト、外付け部品の取り付けコストを削減できる。また、電圧調整の自動化が容易となるので、検査コストを削減することができる。さらには、この実施形態の半導体記憶装置はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【０１１２】
(第５の実施の形態)
次に、図９を参照して、この発明の第５実施形態としての表示装置を説明する。この表示装置は、一例として液晶パネルや有機ＥＬパネルなどである。
【０１１３】
この表示装置は、表示部４１５として、前述の第４実施形態で述べたようなパネル基板３０１,走査線３１２,信号線３１３,画素３０２,画素電極３１４,対向電極３１５,液晶３１６を有する。また、この表示装置は、表示データ発生回路４１３からのデジタルの階調データ(デジタル情報)が入力されると共にこのデジタル階調データをアナログの階調信号に変換するＤＡコンバータ４１２を有する。また、この表示装置は、上記デジタルの階調データとアナログの階調信号の電圧との相関を規定するデータを記憶したメモリ部４１１を有する。このメモリ部４１１は、上述した第１〜第３実施形態の半導体記憶装置のうちのいずれか１つで構成されている。
【０１１４】
上記ＤＡコンバータ４１２は、メモリ部４１１に記憶されたデータに基づいて、上記デジタル階調データをアナログの階調信号に変換して、電圧出力回路４１４に出力する。この電圧出力回路４１４は、上記アナログの階調信号による信号電圧を表示部４１５に出力する。この電圧出力回路４１４,ＤＡコンバータ４１２およびメモリ部４１１は、上記パネル基板３０１上に形成されている。
【０１１５】
この実施形態の表示装置によれば、上記ＤＡコンバータ４１２は、上記メモリ部４１１に記憶されたデータに基づいて、表示部４１５に表示される画像の色彩が自然に再現されるように、上記デジタル階調データをアナログの階調信号に変換する。このデジタル階調データとアナログの階調信号との相関は、パネル毎に調整すべきものである。
【０１１６】
この実施形態によれば、上記メモリ部４１１に記憶されたデータを基に上記変換が行なわれるので、パネルに外付けされた可変抵抗器を調節して電圧調整を行なう一般的な場合に比べて、外付け部品自体のコスト、外付け部品の取り付けコストを削減できる。また、電圧調整の自動化が容易となるので、検査コストを削減することができる。さらには、この実施形態の半導体記憶装置はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【０１１７】
(第６の実施の形態)
次に、図１０を参照して、この発明の第６実施形態としての受像機を説明する。この受像機５００は、アンテナ端子５１５から受信信号が入力されるチューナー５１２と、チューナー５１２による受信信号の同調動作を制御する制御部５１４と、チューナー５１２で選択された音声信号が入力されるスピーカー５１３と、チューナー５１２で選択された画像信号が入力される液晶表示パネルからなる表示装置５１１とを備えている。
【０１１８】
また、この受像機５００は、上記表示装置５１１のパネル基板上に、チューナー５１２からの画像信号を受信する受信回路５０５と、この受信回路５０５によって受信された画像信号に対する信号処理を行ってから液晶表示部に供給する画像信号回路５０６と、上記画像信号の信号処理を行うために必要なデータを記憶する記憶回路５１０とを有している。この実施形態では、上述した第１〜第３実施形態の半導体記憶装置のうちのいずれか１つで記憶回路５１０を構成している。
【０１１９】
この表示装置５１１が備える記憶回路５１０が有する不揮発性メモリには、前述の第４実施形態で述べたような上記液晶表示パネルの対向電極に印加すべき電圧値を決定するための情報や、前述の第５実施形態で述べたようなデジタルの階調データとアナログの階調信号の電圧との相関を表すデータなどを記憶させることができる。
【０１２０】
さらには、この受像機５００では、チューナー５１２を経由して表示装置５１１に暗号化された信号を送り、上記液晶表示パネルの画像信号回路５０６で暗号を解くことにより、情報セキュリティの強化を図ることができるが、この際の暗号の鍵を上記液晶表示パネルに備えた上記記憶回路５１０に記憶させることができる。このような表示装置５１１を備えることにより、低コストで高機能な受像機５００を実現できる。
【０１２１】
なお、図１０では、上記受像機が無線信号をアンテナで受信する場合の構成を示しているが、有線により信号を受信する場合は、アンテナ端子５１５に替えてケーブル接続端子を備え、チューナー５１２に替えて信号受信部を備える。
【図面の簡単な説明】
【０１２２】
【図１】この発明の第１実施形態の半導体記憶装置を示す概略図である。
【図２】この発明の第１実施形態が有するＰ型半導体記憶素子の概略図である。
【図３】この発明の第１実施形態の半導体記憶素子ＭＣ０のドレイン電流‐ゲート電圧特性(Ｉｄ−Ｖｇ特性)を説明する特性図である。
【図４】この発明の第１実施形態の消去方法および書き込み方法で書き換えを行なった半導体記憶素子の閾値ウインドウを示すグラフである。
【図５】この発明の第２実施形態の消去方法および書き込み方法で書き換えした半導体記憶素子のＩｄ−Ｖｇ特性を示す特性図である。
【図６】この発明の第３実施形態の半導体記憶装置を示す概略図である。
【図７】この発明の第３実施形態の消去方法で消去した半導体記憶素子のＩｄ−Ｖｇ特性を示す特性図である。
【図８Ａ】この発明の第４実施形態の液晶表示装置のパネル基板３０１を示す模式図である。
【図８Ｂ】上記第４実施形態の液晶表示装置の模式的な回路ブロック図である。
【図９】この発明の第５実施形態の表示装置の回路ブロック図である。
【図１０】この発明の第６実施形態の受像機の構成図である。
【符号の説明】
【０１２３】
１００  記憶素子アレイ
１０１  センスアンプ
１０２  行デコーダ
１０３  ビット線選択回路
１０８  偶数番ビット線電圧発生回路
１０９  奇数番ビット線電圧発生回路
１１１  制御部
２００  半導体記憶素子
２０１  電荷蓄積膜
２０２  ゲート電極
２０３  第１の拡散層
２０４  第２の拡散層
２０５  ゲート絶縁膜
２０６  絶縁基板
２０７  シリコンボディ
２０８  トンネル絶縁膜
３１１  画素電極
３１２  走査線
３１３  信号線
３１４  画素電極
３１５  対向電極
３１６  液晶
３２１  メモリ部
３２２  電圧発生回路
４１１  メモリ部
４１２  ＤＡコンバータ
４１４  出力回路
４１５  表示部
５００  受像機
５０５  受信回路
５０６  画像信号回路
５１０  記憶回路
５１１  表示装置(液晶表示パネル)
５１２  チューナー
５１３  スピーカー
５１４  制御部
【図１】
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【図２】
2009239189.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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