(57)【要約】【課題】電源電圧や接地レベルの変動に伴う信号の振幅変動やジッター等の非対称歪の発生が抑えられるようにしたデジタルデータ伝送装置を提供すること。【解決手段】システムＬＳＩから出力されるデジタルデータを、バッファ回路３(1)を介して波形整形回路４に供給し、ここで立上り部と立下り部にオーバーシュートがかけられたデジタルデータが、駆動電源ライン２５から伝送路に供給されるようにし、このとき、調整電圧発生回路３１により駆動電源ライン２５の電圧を調整し、伝送系の波形歪みによる影響の除去に適したオーバーシュートがえられるようにしたもの。【選択図】図２
2009267699.tif 000002
【特許請求の範囲】
【請求項１】
システムＬＳＩから出力されるデジタルデータを、伝送路を介して外部メモリに供給する方式のデジタルデータ伝送装置において、
前記システムＬＳＩから伝送路に出力される波形にオーバーシュートをかける波形整形手段と、
前記波形整形手段によるオーバーシュートの量を当該波形整形手段の出力に基づいてフィードバック制御する調整電圧発生手段を設け、
前記伝送路により発生する波形歪の影響を除去するように構成したことを特徴とするデジタルデータ伝送装置。
【請求項２】
請求項１に記載のデジタルデータ伝送装置おいて、
前記システムＬＳＩから出力されるデータが前記デジタルデータと、このデジタルデータとは別のデジタル制御データを含み、
前記波形整形手段と前記調整電圧発生手段が第１と第２の２系統備えられていることを特徴とするデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩを用いたデジタルデータ伝送装置に係り、特に、基板上でシステムＬＳＩのデータ処理時に外部メモリとの間で、高速に大容量のデジタルデータの伝送が行われるようにしたデジタルデータ伝送装置に関する。
【背景技術】
【０００２】
システムＬＳＩでは、通常、内部にプロセッサが配置されており、データ処理時にプロセッサの制御によって外部メモリとの間でデータの書き込みや、データの読み出しを行っている。このとき、処理データが映像信号などの高速、大容量のデータである場合、システムＬＳＩと外部メモリとのデータ伝送も高速、大容量となり、高速、大容量のデータ伝送を行うことが可能な伝送システムが必要となる。
【０００３】
そこで、このような高速、大容量のデータ伝送を行うことが可能な伝送システムの一例について、図１０により説明する。
まず、図１０(a)は、第１の伝送系で、システムＬＳＩ７１(1)に対して伝送路７３(1)、７３(2)で結合された２個のメモリ７２(1)、７２(2)からなる。
次に、図１０(b)は、第２の伝送系で、システムＬＳＩ7１(2)と２個のメモリ７２(3)、７２(4)を備え、これらを伝送路７３(3)、７３(4)で結合させたものである。
そして、図１０(c)は、第３の伝送系で、伝送路７３(5)、７３(6)で結合されたシステムＬＳＩ７１(3)及び２個のメモリ７２(5)、７２(6)とで構成されている。
【０００４】
このとき、まず、第１の伝送系の伝送路７３(1)、７３(2)では８ビットでクロック周波数が１００ＭＨｚのデータを伝送させる。
次に、第２の伝送系の伝送路７３(3)、７３(4)では、同じく８ビットではあるが、クロック周波数が２００ＭＨｚで高速データを伝送させたものである。
そして第３伝送系の伝送路７３(5)、７３(6)では、クロック周波数は１００ＭＨｚであるもののビット数が１６ビットで、データバス幅が拡大して大量のデータを伝送させたものである。
【０００５】
ところで、このような伝送システムを用いてデータ伝送が行われた場合、伝送される数多くのデータ及び制御信号がそれぞれハイレベルとローレベルとの間を高速で切り替えられることになる。そして、この結果、システムＬＳＩの内部では、その切替えの影響を受け、データや制御信号のハイレベルとローレベルとが基準値に対して揺さぶられる状態になることがある。
そこで、次に、その理由について説明する。
【０００６】
図１１は、上記の電圧レべルが揺さぶられている状態が生じる理由を説明するための波形図で、同図(a)はクロック信号の波形、(b)は例えばアドレス信号、制御信号、デジタルデータなど外部メモリに供給されるデジタル制御信号の波形、(c)は電源電圧の波形、(d)は接地電圧の波形、(e)はハイレベル及びローレベルが一時的に変動したクロック信号の波形である。
そして、この図１１によれば、外部メモリに供給されるデジタル制御信号が、図の(b)に示すように、システムＬＳＩの内部で形成されたとき、これに伴って電源電圧、接地電圧、クロック信号の各レベルが、同図の(c)、(d)、(e)に示すように、それぞれ変動してしまうことが判る。
【０００７】
しかも、この図１１では、デジタル制御信号が１回だけ現れた場合が示されているが、現実には、このデジタル制御信号は、上記したように、アドレス信号、制御信号、デジタルデータなどの数多くの信号からなるので、それらが同じタイミング、又は近いタイミングでオン／オフする。このため、そのオン／オフの瞬間、電源電圧は規定電圧値から若干低下し、その後に規定電圧値から過渡的に若干上昇する跳ね上がり電圧が発生することになる。
【０００８】
また、システムＬＳＩにおいては、電源端子、接地端子を含む各種の端子が外部回路との接続のために導出されているが、それらの端子とＬＳＩチップとの間は、図１２の等価回路に示すように、インダクタンスＬａが含まれてしまうのが避けられず、このためシステムＬＳＩは、内部の電源ライン及び接地ラインに流れる電流の強弱によって電源電圧レベルや接地電圧レベルが変動してしまう。
このようなクロック系の電源電圧レベルと接地電位レベル間の電位差は、本来は一定であるべきものであるのに、これが前述のように変動するため、形成されたクロック信号の振幅も断続的に変化し、この変動が急激な場合には上下非対称な信号波形となってしまうため、ジッターを発生させる原因になっている。
【０００９】
図１３(a)、(b)は、デジタル制御信号、例えばＣＡＳ信号をオン／オフ変化させたためにクロック信号波形が変化した状態をオシロスコープの表示面で写した信号波形図であって、この図の(a)は、上段に示すＣＡＳ信号がオン／オフしたときに下段に示すクロック信号の一部の振幅が小さくなっている場合であり、同図の(b)は、クロック信号の一部の振幅が小さくなったことにより、そのデューティも変化している場合である。
クロック信号にこのような一部の振幅の低下や一部のデューティの変化が発生すると、データを正しく読み出すことができなくなってしまうという問題が生じる。
【００１０】
このような問題に対して、この種のシステムにおいては、伝送データや制御信号の立上りタイミング、立下りタイミングをずらすことにより、一度に多くの電流が流れて電源電圧降下が発生することを防いだり、システムＬＳＩパッケージにおける電源層、接地層を強化することにより、それらの層でレベル変動が生じることを抑えたり、ＬＳＩ端子とＬＳＩチップ間に形成される等価インダクタンスを見掛け上小さくするために多くのＬＳＩ端子を電源端子、接地端子として使用することにより、悪影響の発生を抑える防御手段が採用されることがある。
【００１１】
一方、これらの防御手段を備えた伝送システムとは別に、２個のＬＳＩ間で高周波データを高速伝送する際に、伝送路の寄生インダクタンスや寄生容量によってデータ波形にリンギングが発生することを抑え、高い信頼性を持ったデータ伝送を行うことが可能なパルス伝送手段が従来から提案されている(例えば特許文献１参照)。
【００１２】
この提案に係るパルス伝送手段では、２個のＬＳＩ間で高周波データを高速伝送する場合に、伝送データとして、ローレベルからハイレベルに変化し、そのハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベルが一定時間持続した後にローレベルに変化する矩形波と、その矩形波のハイレベル持続時間が若干短くなるように変形した変形矩形波とを重ね合わせて形成した階段状矩形波を用い、この階段状矩形波をＬＳＩ間で伝送させることにより、矩形波のリンギングによる振動と変形矩形波のリンギングによる振動とが打ち消し合い、高い信頼性を有するパルス伝送が行われるようにしたものである。
【００１３】
【特許文献１】特開平０７−３２７０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記した防衛手段を備える伝送システムは、伝送データや制御信号の使用数が数１０にも及び、且つ、それらのデータや制御信号が高速伝送されるものである場合には、それぞれのデータや制御信号の立上りタイミング、立下りタイミングを相互にずらすことには自ずと限界があった。
また、この種の伝送システムに使用されるシステムＬＳＩは、通常、大規模なものであるため、１.２Ｖ、２.５Ｖ、３.３Ｖなど複数の電源層とそれに対応し た複数の接地層が設けられており、それらの電源層及び接地層を強化することにも自ずと限界があった。
【００１５】
更に、この場合、システムＬＳＩから導出させることが可能な端子数は限られており、従って、システムＬＳＩが大規模になったからといって、それらの端子を、これまで以上に多くの電源端子と接地端子に振り分けて利用することは難しくなってきている。
一方、上記提案されているパルス伝送手段の場合、リンギングの発生は抑えられるが、ＬＳＩ内の電源変動によって発生するデジタル信号歪、特にクロック信号に発生する非対称歪については改善が望めないものである。
【００１６】
本発明は、このような状況を鑑みてなされたもので、その目的は、電源電圧や接地電位レベルの変動に伴う信号の振幅変動やジッター等の非対称歪の発生が抑えられるようにしたデジタルデータ伝送装置を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するため、システムＬＳＩから出力されるデジタルデータを、伝送路を介して外部メモリに供給する方式のデジタルデータ伝送装置において、前記システムＬＳＩから伝送路に出力される波形にオーバーシュートをかける波形整形手段と、前記波形整形手段によるオーバーシュートの量を当該波形整形手段の出力に基づいてフィードバック制御する調整電圧発生手段を設け、前記伝送路により発生する波形歪の影響が除去されることを特徴とする。
【００１８】
このとき、前記システムＬＳＩから伝送路を介して外部メモリに供給されるデータがデジタルデータ及びクロッ信号等を含んだデジタル制御信号であり、前記波形整形手段と前記調整電圧発生手段が第１と第２の２系統設けられているようにしてもよい。
【００１９】
ここで前記波形整形回路が、システムＬＳＩから伝送路にデジタルデータが出力されるとき、電源電圧の変動を監視し、その監視によりデジタルデータ波形に歪が発生する可能性がある場合、伝送路に供給される信号電流値を調整することによってデジタルデータ波形に発生する歪を除去するようにしてもよく、同じく波形整形回路が、システムＬＳＩから伝送路にクロック信号が出力されるとき、電源電圧の変動を監視し、その監視によりクロック信号の振幅変動やジッターが発生する可能性がある場合、電源電圧の変動量を調整することによってクロック信号の振幅変動やジッターを除去するものであってもよい。
【００２０】
また、このとき、前記波形整形回路が、入力されたデジタル信号を増幅した伝送路に供給する駆動用トランジスタと、駆動用トランジスタに電源電圧を供給する電流調整用トランジスタと、電流調整用トランジスタの制御電極に電流調整電圧を供給する調整電圧発生回路を有するものであってもよく、ここで、前記波形整形回路における調整電圧発生回路は、伝送路に出力されるデジタル信号波形の立上り及び立下りの鈍りを表す第１電圧を形成する第１回路と、伝送路に出力されるデジタル信号波形にオーバーシュートをかけ過ぎたときおよび電源電圧が変動したときに第２電圧を形成する第２回路と、第１電圧と第２電圧とを加減算及び積分して電流調整電圧を形成する第３回路とからなるものであってもよい。
【発明の効果】
【００２１】
本発明によれば、システムＬＳＩに波形整形回路を設け、その波形整形回路によってシステムＬＳＩと外部メモリとの間の伝送路に供給されるデジタルデータ及びデジタル制御信号が最適な状態になるように整形してその波形変化を改善させることができる。
従って、本発明によれば、大容量のデータや制御信号を歪のない状態で高速に伝送させることが可能になり、電源電圧、接地レベルの変動に伴うデジタル制御信号、特にクロック信号の振幅変動やジッター等の非対称歪の発生を抑えることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係るデジタルデータ伝送装置について、実施の形態を用いて詳細に説明する。
図１は、本発明の一実施の形態を示すブロック図で、この場合、システムＬＳＩ１は、信号処理のため外部メモリ２にデータを書き込んだり、読み出したりする働きをすることになり、ここで、システムＬＳＩ１が信号処理中、そのデジタルデータの書き込みを外部メモリ２に行う場合は、当該データを第１バッファ回路３(1)から、第１波形整形回路４(1)に入力する。
【００２３】
そこで、この第１波形整形回路４(1)では、後述するように、入力されたデジタルデータの波形が所定の形状になるように整形した後、第１送受信切替スイッチ５に供給する。
この第１送受信切替スイッチ５は、ライトイネーブル信号ＷＥが、制御ラインを介して供給されると接点が送信側に切り替えられ、第１送受信スイッチ５に供給されたデータがプリント基板などにより構成されている伝送路６(1)を介して外部メモリ２に伝送されることになる。
【００２４】
また、システムＬＳＩが、デジタルデータ以外のデジタル制御信号、例えば外部メモリ２の制御信号であるアドレス信号、クロック信号などを外部メモリ２に伝送する場合には、当該制御信号を第３バッファ回路３(3)から第２波形整形回路４(2)に入力し、この第２波形整形回路４(2)において当該デジタル制御信号の波形が所定の形状になるように整形した後、同じくプリント基板などにより構成されている伝送路６(2)を介して外部メモリ２に伝送され、外部メモリ２の制御が行われることになる。
【００２５】
そこで、まず、第１波形整形回路４(1)について、図２により詳細に説明すると、これは、図示のように、第１駆動用トランジスタ９(1)、第２駆動用トランジスタ９(2)及び第３駆動用トランジスタ９(3)と、第１インバーター１０(1)、第２インバーター１０(2)及び第３インバーター１０(3)と、遅延回路１２と、第１電流調整用トランジスタ１１(1)、第２電流調整用トランジスタ１１(2)及び第３電流調整用トランジスタ１１(3)とを備えている。
【００２６】
そして、この第１波形整形回路４(1)には、第１コンパレータ１３、第２コンパレータ１４、第３コンパレータ１５(1)、第４コンパレータ１５(2)及び第５コンパレータ１６と、第１基準電圧１７、第２基準電圧１８、第３基準電圧１９、第４基準電圧２０及び第５基準電圧２１と、ＥＸＯＲ回路(排他的論理和回路)２２、第１加算回路２３(1)及び第２加算回路２３(2)、加減算回路３０、第１積分回路２４(1)、第２積分回路２４(2)及び第３積分回路２４(3)とからなる調整電圧発生回路３１を備えている。
【００２７】
そして、まず、第１インバータ回路１０(1)は、その入力が前段にある第１バッファ回路３(1)の出力端子に接続され、出力は第２インバータ回路１０(2)と抵抗Ｒ３を介して第１駆動用トランジスタ９(1)のゲートにそれぞれ接続されている。
次に、第２インバータ回路１０(2)は、その入力が第１インバータ回路１０(1)の出力に接続され、出力は遅延回路１２の入力に接続されている。
このとき、遅延回路１２は、その入力が第２インバータ回路１０(2)の出力に接続され、出力は第３インバータ回路１０(3)の入力と抵抗Ｒ８を介して第２駆動用トランジスタ９(2)のゲートにそれぞれ接続されている。
【００２８】
また、第３インバータ回路１０(3)は、その入力が遅延回路１２の出力に接続され、出力は抵抗Ｒ４を介して第３駆動用トランジスタ９(3)のゲートに接続されている。
一方、第１駆動用トランジスタ９(1)は、ゲートが抵抗Ｒ３を介して第１インバータ回路１０(1)の出力に接続され、ソースは駆動電源ライン２５に接続され、ドレインは抵抗Ｒ１０を介して電源ライン(3)２９に接続されている。
次に、第２駆動用トランジスタ９(2)は、ゲートが抵抗Ｒ８を介して遅延回路１２の出力に接続され、次に、ソースは抵抗Ｒ９を介して第１電流調整用トランジスタ１１(1)のドレインに接続されており、このときドレインはグランド(共通電位点)に接続されている。
【００２９】
また、第３駆動用トランジスタ９(3)は、ゲートが抵抗Ｒ４を介して第３インバータ回路１０(3)の出力に接続され、ソースは電源ライン(2)２８に接続され、そしてドレインは、抵抗Ｒ６を介して第２電流調整用トランジスタ１１(2)のソースに接続されている。
一方、第１電流調整用トランジスタ１１(1)は、そのゲートが抵抗Ｒ７を介して調整電圧２６(2)に接続され、ソースは駆動電源ライン２５に、そしてドレインは抵抗Ｒ９を介して第２駆動用トランジスタ９(2)のソースに、それぞれ接続されている。
【００３０】
また、第２電流調整用トランジスタ１１(2)は、ゲートが抵抗Ｒ５を介して調整電圧２６(1)に接続され、ソースは抵抗Ｒ６を介して第３駆動用トランジスタ９(3)のドレインに、そしてドレインは駆動電源ライン２５に、それぞれ接続されている。
そして、第３電流調整用トランジスタ１１(3)は、ゲートが抵抗Ｒ２を介して調整電圧２６(3)に接続され、ソースは抵抗Ｒ１を介して電源ライン(1)２７に接続され、ドレインは駆動電源ライン２５に接続されている。
【００３１】
次に、調整電圧発生回路３１について説明する。
まず、第１コンパレータ１３は、非反転入力(+)が駆動電源ライン２５に接続され、反転入力(-)は第１基準電源１７に接続されていて、出力はＥＸＯＲ回路２２の一方の入力に接続されている。
また、第２コンパレータ１４は、非反転入力(+)が駆動電源ライン２５に接続され、反転入力(-)は第２基準電圧１８に接続されていて、出力はＥＸＯＲ回路２２の他方の入力に接続されている。
【００３２】
次に、第３コンパレータ１５(1)は、非反転入力(+)が駆動電圧２５に接続され、反転入力(-)は第３基準電圧１９に接続されていて、出力は第１加算回路２３(1)の入力端子に接続されている。
また、第４コンパレータ１５(2)は、非反転入力(+)が第４基準電圧２０に接続され、反転入力(-)は駆動電圧ライン２５に接続されていて、出力は第２加算回路２３(2)の入力端子に接続されている。
そして、第５コンパレータ１６は、非反転入力(+)が第５基準電圧２１に接続され、反転入力(-)は電源ライン(1)２７に接続されていて、出力は加減算回路３０の減算端子(-)に接続されている。
【００３３】
次に、第１加算回路２３(1)は、一方の入力がＥＸＯＲ回路２２の出力に接続され、他方の入力は第３コンパレータ１５(1)の出力に接続されていて、出力は第１積分回路２４(1)に接続されている。
また、第２加算回路２３(2)は、一方の入力がＥＸＯＲ回路２２の出力に接続され、他方の入力は第４コンパレータ１５(2)の出力に接続されていて、出力は第２積分回路２４(2)に接続されている。
そして、加減算回路３０は、加算入力(+)がＥＸＯＲ回路２２の出力に接続され、減算入力(-)は第５コンパレータ１６の出力に接続されていて、出力は第３積分回路２４(3)に接続されている。
【００３４】
次に、第１積分回路２４(1)は、入力が第１加減算回路２３(1)の出力に接続され、出力は抵抗Ｒ７を介して第１電流調整用トランジスタ１１(1)のゲートに接続され、これにより調整電圧２６(2)が第１電流調整用トランジスタ１１(1)のゲートに供給されるようになっている。
また、第２積分回路２４(2)は、入力が第２加減算回路２３(2)の出力に接続され、出力は抵抗Ｒ５を介して第２電流調整用トランジスタ１１(2)のゲートに接続され、これにより調整電圧２６(1)が第２電流調整用トランジスタ１１(2)のゲートに供給されるようになっている。
【００３５】
そして、第３積分回路２４(3)は、入力が加減算回路３０の出力に接続され、出力は抵抗Ｒ２を介して第３電流調整用トランジスタ１１(3)のゲートに接続され、これにより調整電圧２６(3)が第３電流調整用トランジスタ１１(3)のゲートに供給されるようになっている。
このときＥＸＯＲ回路２２は、一方の入力が第１コンパレータ１３の出力に接続され、他方の入力は第２コンパレータ１４の出力に接続されている。そして、出力は第１加算回路２３(1)と第２加算回路２３(2)、それに加減算回路３０のそれぞれの加算入力(+)に接続されている。
【００３６】
次に、図１の第２波形整形回路４(2)について説明すると、これは、以上に説明した第１波形整形回路４(1)と同じで、異なっているのは、入力が第３バッファ回路３(3)の出力になっている点と、駆動電圧２５が直接、伝送路６(2)に接続されている点だけであり、従って、詳しい構成についての説明は割愛する。
また、この結果、これら第１波形整形回路４(1)と第２波形整形回路４(2)は、入力信号と出力信号が異なるだけで、動作については同じである。
そこで、以下、第１波形整形回路４(1)を代表にして、これら第１波形整形回路４(1)と第２波形整形回路４(2)の動作について纏めて説明する。
【００３７】
まず、この第１波形整形回路４(1)には、図１に示されているように、第１バッファ回路３(1)からデジタルデータが入力される。
このとき、第１バッファ回路３(1)から入力されるデジタルデータは、図４の(a)に示す波形の信号であり、これが第１インバータ回路１０(1)の入力に供給される。
そこで、この第１インバータ回路１０(1)からは、図４の(b)に示すように、同図(a)の波形が反転されたデジタルデータが出力され、このデジタルデータが第２インバータ回路１０(2)に入力され、同時に抵抗Ｒ３を介して第１駆動用トランジスタ９(1)のゲートにも入力される。
【００３８】
このとき電源ライン(1)２７の電源電圧Ｖcc１と電源ライン(2)２８の電源電圧Ｖcc２、それに電源ライン(3)２９の電源電圧Ｖcc３は、グランドの電位Ｅに対して図３に示す関係になっている(Ｖcc１＞Ｖcc２＞Ｅ＞Ｖcc３)。
そこで、いま、第１インバータ回路１０(1)から図４(b)に示す信号が入力されたとすると、この信号がハイレベルのとき第１駆動用トランジスタ９(1)はＯＮし、ローレベルではＯＦＦする。そこで、この第１駆動用トランジスタ９(1)のソースでは、図４(c)に示すように反転した関係となる。
【００３９】
このときのハイレベルでの電圧Ｖ１は、抵抗値Ｒ１と第３電流調整用トランジスタ１１(3)のドレイン電流によって決り、ドレイン電流をＩＤ３とすると、
Ｖ１＝Ｖcc１−ＩＤ３・Ｒ１
となる。
一方、ローレベルのときの電圧をＶ４とすると、これは、抵抗値Ｒ１と抵抗値Ｒ１０及び電源ライン(1)２７の電源電圧Ｖcc１と電源ライン(3)２９の電源電圧Ｖcc３によって決り、
Ｖ４＝Ｒ１０／（Ｒ１＋Ｒ１０）・（Ｖcc１−Ｖcc３）
となる。
【００４０】
一方、第２インバータ回路１０(2)の出力は、図４(b)の信号が反転されるため図４(c)と同じ波形となり、これが遅延回路１２に入力され、ここで信号に対して時間τの遅れが与えられるため、その出力波形は図４(d)に示すようになり、これが、第３インバータ回路１０(3)に入力されると共に、抵抗Ｒ８を介して第２駆動トランジスタ９(2)のゲートにも入力される。
この第２駆動用トランジスタ９(2)はゲートがハイレベルのときＯＮし、ローレベルではＯＦＦとなる。
そこで、いま、第３駆動用トランジスタ９(3)と抵抗Ｒ６、それに第２電流調整用トランジスタ１１(2)が無かったとすると、駆動電源ライン２５の電圧は図４(e)に示すような波形となる。
【００４１】
ここで、第１電流調整用トランジスタ１１(1)のドレイン電流をＩＤ１とすると、第２駆動用トランジスタ９(2)がＯＮのときの駆動電源ライン２５の電圧Ｖ２は抵抗Ｒ９と電流ＩＤ１で決り、
Ｖ２＝Ｖcc１−ＩＤ３・Ｒ１−ＩＤ１・Ｒ９
となる。
このとき図４(e)から明らかなように、波形の立上り部では電圧Ｖ１がオーバーシュートとなり、そして、このオーバーシュートのレベルは電圧Ｖ１と電圧Ｖ２の差で与えられ、従って、これは、第１電流調整用トランジスタ１１(1)のドレイン電流ＩＤ１により調整できることになる。
【００４２】
このときの第３インバータ回路１０(3)の入力波形は図４の(d)であるから、出力は反転され、図４の(f)に示すようになる。
そして、この第３インバータ回路１０(3)の出力は抵抗Ｒ４を介して第３駆動用トランジスタ９(3)のゲートに供給される。ここで、この第３駆動用トランジスタ９(3)は、入力がハイのときＯＮし、ローではＯＦＦするため、このときの駆動電源ライン２５の電圧は、図４の(g)に示すような波形となる。
【００４３】
このＯＮ状態のときの電圧Ｖ３は抵抗Ｒ６と第２電流調整用トランジスタ１１(2)に流れる電流により決まる。すなわち、第２電流調整用トランジスタ１１(2)のドレイン電流をＩＤ２とすると、
Ｖ３＝Ｒ１０／(Ｒ１＋Ｒ１０)・(Ｖcc１−Ｖcc３)＋ＩＤ２・Ｒ６
となり、よって、この場合も、第２電流調整用トランジスタ１１(2)のドレイン電流ＩＤ２の調整により立下り部のオーバーシュートのレベルを決めることができる。
【００４４】
このようにして電圧レベルが制御され、図４の(g)に示すように、波形の立上り部と立ち下がり部の双方にオーバーシュートが与えられた駆動電源ライン２５のデジタルデータは、図１から明らかなように、送受信切替スイッチ５に供給される(第２波形整形回路４(2)の場合は伝送路６(2)に供給される)ことになるが、このとき、駆動電源ライン２５の電圧は、更に第１コンパレータ１３と第２コンパレータ１４及び第３コンパレータ１５(1)の各々の非反転入力(+)に取り込まれ、第４コンパレータ１５(2)及び第５コンパレータ１６の各々では反転入力端子(-)に取り込まれる。
【００４５】
ここで第１コンパレータ１３の反転入力(-)には第１基準電源１７から基準電圧Ｖａが入力され、第２コンパレータ１４の反転入力(-)には第２基準電源１８から基準電圧Ｖｂが入力されるが、このときの電圧Ｖａと電圧Ｖｂについては、駆動電源ライン２５のハイレベルとローレベルの中間電圧に対して、Ｖｂ＞中間電圧＞Ｖａの関係になるように選ばれているので、駆動電源ライン２５の電圧が図５の(a)に示すようなオーバーシュートが無い状態で立上り部及び立下り部が直立状態でなく傾斜した波形鈍りが生じるデジタルデータの場合には、第１コンパレータ１３及び第２コンパレータ１４におけるデジタルデータの検出タイミングに違いが生じる。
【００４６】
すなわち、第１コンパレータ１３の出力は、基準電圧Ｖａが中間電圧より低いから、図５の(b)に示すように、デジタルデータの立上り開始部分に近いところでローレベルからハイレベルに立上り、デジタルデータの立下り終了部分に近いところでハイレベルからローレベルに立ち下るので、若干、広い幅の矩形波になる。
一方、第２コンパレータ１４の出力は、基準電圧Ｖｂが中間電圧より高くしてあるので、図５の(c)に示すように、デジタルデータの立上り終了部分の近いところでローレベルからハイレベルに立上り、デジタルデータの立下り開始部分の近いところでハイレベルからローレベルに立ち下るので、若干、狭い幅の矩形波になる。
【００４７】
これら第１コンパレータ１３と第２コンパレータ１４の出力はＥＸＯＲ回路２２に入力され、この結果、ＥＸＯＲ回路２２の出力に、図５(d)に示すように、デジタルデータの立上り部及び立下り部に相当する２つのパルスが発生し、第１加算回路２３(1)、第２加算回路２３(2)、加減算回路３０の加算端子(+)に入力される。なお、ここで得られたパルス幅は駆動電圧２５のデジタルデータの立ち上がり部及び立下り部の波形鈍りが大きいほど拡がったものになる。
このとき駆動電源ライン２５のデジタルデータにオーバーシュートをかけ、その波形が図５(e)に示すようにしたとすれば、伝送系６(1)で発生する波形の鈍りが補正され、図５(e)に破線で示したように、元のデジタルデータに近い波形に戻すことができる(詳しくは後述する)。
【００４８】
次に、第３コンパレータ１５(1)の場合、その非反転入力(+)には駆動電源ライン２５のデジタルデータの一部が入力され、反転入力(-)には、電圧Ｖｃを出力している第３基準電圧１９に接続されているので、駆動電源ライン２５の電圧が、図６(a)に示すように、電圧Ｖｃより低い電圧レベルになった場合、図６(b)に示すように第３コンパレータ１５(1)の出力レベルがローレベルになる。
すなわち、駆動電源ライン２５のデジタルデータにおいて、その立上り部にオーバーシュートがかかり過ぎていた場合、そのオーバーシュートの部分において第３コンパレータ１５(1)の出力からパルス幅が長く導出されることになり、従って第３コンパレータ１５(1)は、駆動電源ライン２５のデジタルデータにおける電圧Ｖｃよりも低くなっている過剰なオーバーシュートが発生した場合、それを検出していることになる。
【００４９】
このとき第４コンパレータ１５(2)には、その反転入力(-)に駆動電源ライン２５のデジタルデータの一部が入力され、その非反転入力(+)には、電圧Ｖｄを出力する第４基準電圧２０に接続されている。
そこで、基準電源２５の電圧が、図６(c)に示すように、電圧Ｖｄより高い電圧レベルになった場合、この第４コンパレータ１５(2)の出力レベルは、図６(d)に示すように、ローレベルになる。
すなわち、駆動電源ライン２５のデジタルデータに立下り部のオーバーシュートがかかり過ぎていた場合、そのオーバーシュートの部分において、第４コンパレータ１５(2)の出力からパルスが導出される。
従って、この第４コンパレータ１５(2)は、駆動電源ライン２５のデジタルデータにおいて、それが電圧Ｖｄよりも高くなったとき、過剰なオーバーシュートが発生したものとして検出していることになる。
【００５０】
ここで、図７(a)に示すようなデジタルデータが駆動電源ライン２５に出力された場合、デジタルデータの極性の切替えに伴い、図７(b)に示すように、電源ラインの電源電圧Ｖcc１が過渡的に変動し、一時的ではあるが第５基準電圧Ｖｅより低下することがある。
このとき第５コンパレータ１６は、その反転入力(-)が電源ライン(1)２７に接続され、非反転入力(+)は第５基準電源２１に接続され、これにより、その出力は、図７(a)に示すような電源電圧Ｖcc１の低下時点で、それまでのローレベルからハイレベルに変化し、図７(c)に示すハイレベルのパルスを出力して、電源ライン(1)２７における電圧Ｖcc１の変動を監視する働きをする。
【００５１】
第１加算回路２３(1)から出力された加減算出力電圧は第１積分回路２４(1)に供給される。このとき上記したように、ＥＸＯＲ回路２２の出力も第１加算回路２３(1)の端子に入力されている。
そこで、この第１積分回路２４(1)は、駆動電源ライン２５の電圧の立上り部のオーバーシュートが過剰に発生して図８(a)に示すような波形になったとき、第３コンパレータ１５(1)から図８(b)に示す波形の出力が得られるように動作する。
すなわち、図８(a)に示すように、駆動電源ライン２５の電圧の変化部にオーバーシュートがあるので、第３コンパレータ１５(1)の出力は、図８(b)に示すように、細いパルスとなっている。そこで、第１積分回路２４(1)は、積分出力電圧が低くなるように動作する。
【００５２】
一方、図８(c)に示すように、立上り部のオーバーシュートが不足していた場合は、第３コンパレータ１５(1)の出力は、図８(d)に示すようになり、幅広のパルスとなるので、積分出力が増加するように働き、また、ＥＸＯＲ回路２２出力は駆動電源ライン２５のデジタルデータの変化部の波形が鈍ってくるので、これによっても積分出力電圧が高くなるように動作する。
第１積分回路２４(1)の積分出力電圧は、抵抗Ｒ７を介して第１電流調整用トランジスタ１１(1)のゲートに供給される。
【００５３】
この場合、第１積分回路２４(1)の積分出力電圧が高くなれば、第１電流調整用トランジスタ１１(1)に流れる電流が増加し、一方、第１積分回路２４(1)の積分出力電圧が低くなれば、第１電流調整用トランジスタ１１(1)流れる電流が減少するようになる。
従って、駆動電源ライン２５のデジタルデータの変化部の波形が鈍った場合、第１電流調整用トランジスタ１１(1)に流れる電流が増加し、その結果、オーバーシュートの電圧差が上昇し、駆動電源ライン２５のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、デジタルデータにおける立上り部にオーバーシュートが過剰な場合、第１電流調整用トランジスタ１１(1)に流れる電流が減少してデジタルデータにおける過剰な立上り部のオーバーシュートの発生が解消させる方向に働く。
【００５４】
同様に、第２加算回路２３(2)から出力された加算出力電圧は第２積分回路２４(2)に供給され、そこで積分される。第２積分回路２４(2)は、図９(a)に示すように、駆動電源ライン２５の電圧の立下り部のオーバーシュートが過剰に発生した場合、図９(b)に示すようになり、その積分出力が低下するように動作する。
また、ＥＸＯＲ回路２２の出力は第２加算回路２３(2)の端子に入力され、同じように第２積分回路２４(2)で積分される。
第２積分回路２４(2)は、駆動電源ライン２５のデジタルデータの変化部の波形が細い幅で立ってくるので、その積分出力電圧が低くなるように動作する。
【００５５】
一方、図９(c)に示すように、オーバーシュートが不足した場合、第４コンパレータ１５(2)の出力は、図９(d)に示すように幅広のパルスになり、積分出力が増加するように働き、このときＥＸＯＲ回路２２の出力では駆動電源ライン２５のデジタルデータの変化部の波形が鈍ってくるので、積分出力が高くなるように動作する。
第２積分回路２４(2)の積分出力電圧は、抵抗Ｒ５を介して第２電流調整用トランジスタ１１(2)のゲートに供給される。
そこで、第２積分回路２４(2)の積分出力電圧が高くなれば、第２電流調整用トランジスタ１１(2)に流れる電流が増加し、積分出力電圧が低くなれば、第２電流調整用トランジスタ１１(2)に流れる電流が減少する。
【００５６】
従って、駆動電源ライン２５のデジタルデータの変化部の波形が鈍った場合、第２電流調整用トランジスタ１１(2)に流れる電流が増加し、その結果、オーバーシュートの電圧差が上昇し、駆動電源ライン２５のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、デジタルデータにおける立下り部にオーバーシュートが過剰な場合、第２電流調整用トランジスタ１１(2)に流れる電流が減少してデジタルデータにおける立下り部の過剰なオーバーシュートの発生が解消させる方向に働く。
【００５７】
一方、加減算回路３０から出力された加減算出力電圧は第３積分回路２４(3)に供給され、そこで積分される。
そこで、この第３積分回路２４(3)は、電源ライン(1)２７の電圧Ｖcc１が低下した場合に、図７(c)に示すように、第５コンパレータ１６の出力のパルス幅が広がる。それにより、加減算回路３０の出力レベルが低下する。そのため積分出力が低下するように動作する。
これに対して、ＥＸＯＲ回路２２の出力は、第３加減算回路２３(3)の加算端子(+)に入力され、同じように第３積分回路２４(3)で積分される。
【００５８】
そこで、この第３積分回路２４(3)は、駆動電源ライン２５のデジタルデータの変化部の波形が鈍っている場合に、第３積分回路２４(3)の積分出力電圧が高くなるように動作する。
第３積分回路２４(3)の積分出力電圧は、抵抗Ｒ２を介して第３電流調整用トランジスタ１１(3)のゲートに供給される。
そこで、第３積分回路２４(3)の積分出力電圧が高くなれば、第３電流調整用トランジスタ１１(3)に流れる電流が増加し、一方、第３積分回路２４(3)の積分出力電圧が低くなれば、第３電流調整用トランジスタ１１(3)に流れる電流が減少する。
【００５９】
従って、駆動電源ライン２５のデジタルデータの変化部の波形が鈍った場合、第３電流調整用トランジスタ１１(3)に流れる電流が増加し、その結果、駆動電源ライン２５に流れる電流が増加し、駆動電源ライン２５のデジタルデータの波形の変化部の鈍りが解消されるようになり、反対に、電源ライン(1)２７の電圧Ｖcc１の電圧降下が大きい場合、第３電流調整用トランジスタ１１(3)に流れる電流が減少してデジタルデータにおける過剰なオーバーシュートの発生が解消させる方向に働く。
【００６０】
この結果、第１波形整形回路４(1)によれば、駆動電源ライン２５のデジタルデータの波形に対してフィードバックループが構成されていることになり、従って、この実施形態によれば、駆動電源ライン２５のデジタルデータを常時、最適な波形に保持させることができる。
ところで、以上は第１波形整形回路４(1)の動作について説明したが、前述のように、第２波形整形回路４(2)についての動作は、波形整形処理の対象信号がデジタルデータからデジタル制御信号に変わるだけで、その他は、ほとんど同じ動作が行われる。
【００６１】
従って、この実施形態に係るデジタルデータ伝送装置によれば、システムＬＳＩ１から伝送路６(1)、６(2)を介して外部メモリ２にデジタルデータ及びデジタル制御信号を伝送する際、システムＬＳＩ１内に第１波形整形回路４(1)及び第２波形整形回路４(2)を配置したので、システムＬＳＩ１から出力される伝送データや制御信号の変化部の波形を急峻になるように整形することができ、これと共に電源電圧や接地レベルの変動に伴う制御信号の振幅変動やジッター等の非対称性の発生を抑えることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明によるデジタルデータ伝送装置の実施形態を示すブロック図である。
【図２】本発明の実施形態における波形整形回路の回路図である。
【図３】波形整形回路に設定される電源電圧の説明図である。
【図４】波形整形回路によるオーバーシュートの生成動作を説明するための波形図である。
【図５】波形整形回路において波形の立上りと立下りが鈍った場合の検出動作の説明図である。
【図６】波形整形回路において波形の立上りと立下りでのオーバーシュートの検出動作を説明するための波形図である。
【図７】波形整形回路による電源電圧降下の検出動作を説明するための波形図である。
【図８】波形整形回路による波形の立上り部のオーバーシュートが過剰な場合と不足した場合の検出動作を説明するための波形図である。
【図９】波形整形回路による立下り部のオーバーシュートが過剰な場合と不足した場合の検出動作を説明するための波形図である。
【図１０】高速大容量のデータ伝送が可能な伝送システムの一例を示す説明図である。
【図１１】データ伝送における電圧降下とグランドの振動クロックのレベル変動を説明するための波形図である。
【図１２】システムＬＳＩ内の端子とＬＳＩチップとの間の配線の等価回路を示す回路図である。
【図１３】データ伝送におけるレベル変動現象の一例を示す説明図である。
【符号の説明】
【００６３】
１：システムＬＳＩ
２：外部メモリ
３、８：バッファ回路
４：波形整形回路
６：伝送路
９(1)、９(2)、９(3)：駆動用トランジスタ(Ｔｒ)
１１(1)、１１(2)、１１(3)：電流調整用トランジスタ(Ｔｒ)
１３、１４、１５(1)、１５(2)、１６：コンパレータ
２２：ＥＸＯＲ回路
２３(1)、２３(2)：加算回路
３０：加減算回路
２４(1)、２４(2)、２４(3)：積分回路
２５：駆動電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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