(57)【要約】      （修正有）【課題】コンタクトプラグ間にブリッジが発生するのを防止し、ビット線不良の防止に有効なフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板１００上に形成された第１及び第２の層間絶縁膜１０４，１１４をエッチングして、セル領域の接合領域を露出させる第１及び第２のコンタクトホール１０６，１１６を形成する。このコンタクトホールの内部に第１及び第２の層間絶縁膜の界面よりも低くコンタクトプラグ１１０，１１８ａを形成する。コンタクトプラグ上部のコンタクトホールの側壁にスペーサ１２０ａを形成する。それによって、例えば導電性残留物層１１２及び第１及び第２の層間絶縁膜界面に発生したオープンパスのためにドレインコンタクトプラグ間で連結するブリッジを防止する。また、ドレインコンタクトプラグと接続されるビット線にて漏洩電流を誘発するなどの不良を防止し、工程の歩留まり及び素子の信頼性を向上させる。【選択図】図１Ｇ
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【特許請求の範囲】
【請求項１】
第１及び第２の層間絶縁膜が形成された半導体基板が提供される段階と、
前記第２及び第１の層間絶縁膜をエッチングしてセル領域の接合領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールの内部に前記第１及び第２の層間絶縁膜の界面よりも低くコンタクトプラグを形成する段階と、
前記コンタクトプラグ上部の前記コンタクトホールの側壁にスペーサを形成する段階と、含むフラッシュメモリ素子の製造方法。
【請求項２】
前記コンタクトプラグを形成する段階は、
前記コンタクトホールが満たされるように前記コンタクトホールを含む前記第２の層間絶縁膜上に導電膜を形成する段階と、
前記導電膜を前記第２の層間絶縁膜が露出されるまでエッチングする段階と、
前記導電膜が前記第１及び第２の層間絶縁膜の界面よりも低くなるようにエッチングする段階と、
を含む請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記エッチング工程時に目標エッチング厚さを前記第２の層間絶縁膜の厚さより厚くして前記導電膜を前記第１及び第２の層間絶縁膜の界面よりも低くする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第２の層間絶縁膜は、2000〜3000Åの厚さで形成される請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記エッチング工程は、目標エッチング厚さを3100〜4000Åとして行う請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記エッチング工程は、高密度プラズマ方式の乾式エッチング装備で六フッ化硫黄(SF6)、三フッ化窒素(NF3)、四フッ化炭素(CF4)のフッ素(F)系列ガスと塩素(Cl2)ガスを用いて行う請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記スペーサは、窒化膜または酸化膜で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記スペーサは、50〜130Åの厚さで形成される請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記スペーサは、CCPタイプの乾式エッチング装備を用いた異方性エッチング工程で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関し、さらに詳しくは、特にコンタクトプラグ間に発生するブリッジを改善することでビット線不良(Bit Line Fail)を防止できるフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
ナンド（NAND）型フラッシュ素子のセルアレイは多数のセルブロックを設けて構成され、それら各セルブロックは一般のフラッシュ素子とは異なり、セルアレイをストリングに区分して動作している。そうした特性を有するため、ストリングの両端にビット線で連結されるドレインコンタクトとグローバルグラウンドのためのソースコンタクトが位置するようになる。それらドレインコンタクトとソースコンタクトはストリングの制御のためのセレクトトランジスタのジャンクションに連結される。
【０００３】
一般的なフラッシュ素子のソース及びドレインの両コンタクトプラグについてその形成工程を概略的に説明する。半導体基板においては、ソースセレクトトランジスタと、複数のメモリセル及びドレインセレクトトランジスタを含む複数のストリング構造が形成される。次いで、これらの上部に第１の層間絶縁膜を形成した後、ソースセレクトトランジスタのソースが露出されるように第１のコンタクトホールを形成する。その後、第１のコンタクトホールを含む第１の層間絶縁膜上にバリアメタル膜(Ti/TiN)及びタングステン(W)膜を積層した後、化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程で平坦化する。その平坦化によって第１のコンタクトホールを満たすソースコンタクトプラグを形成する。引き続き、ソースコンタクトプラグ上に第２の層間絶縁膜を形成した後、ドレインセレクトトランジスタのドレインが露出されるように第２のコンタクトホールを形成する。その後、第２のコンタクトホールを含む第２の層間絶縁膜上にポリシリコン膜を蒸着した後、上記CMP工程で平坦化し、第２のコンタクトホールを満たすドレインコンタクトプラグを形成する。
【０００４】
ところで、CMP工程においてソースコンタクトプラグを形成する際、バリアメタル膜またはタングステン(W)膜の残留物が第１の層間絶縁膜上に残存するようになる。そのような導電性残留物が残存する領域がドレインコンタクトプラグが形成される領域である場合、導電性残留物に隣接するドレインコンタクトプラグが互いに連結され、ブリッジ(bridge)が発生する。また、導電性残留物のなかでもタングステン(W)が異常酸化すると、ドレインコンタクトプラグ間にブリッジが発生し、そのブリッジのためにビット線からの漏洩電流を誘発し、歩留まりが低下する不具合がある。
【０００５】
さらには、ドレインコンタクトホールを形成するための湿式エッチング工程時、第１及び第２の層間絶縁膜間の界面ではエッチングによって損傷したオープンパス(open path)が発生することがある。オープンパスが発生するとこのオープンパスを通して隣接したドレインコンタクトプラグがコンタクトホールにポリシリコン膜の蒸着時に互いに連結され、ブリッジを発生してやはり漏洩電流の誘発といったビット線不良を引き起こす原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上から、本発明の目的は、コンタクトプラグ形成時に導電性残留物層及び層間絶縁膜の界面に発生したオープンパスのためにコンタクトプラグ間にブリッジが発生するのを防止し、ビット線不良の防止に有効なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る代表的なフラッシュメモリ素子の製造方法は、第１及び第２の層間絶縁膜が形成された半導体基板が提供される段階と、前記第２及び第１の層間絶縁膜をエッチングしてセル領域の接合領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールの内部に前記第１及び第２の層間絶縁膜の界面よりも低くコンタクトプラグを形成する段階と、前記コンタクトプラグ上部の前記コンタクトホールの側壁にスペーサを形成する段階と、含むことを特徴とする。
【０００８】
その場合、上記コンタクトプラグを形成する段階を、コンタクトホールが満たされるようにコンタクトホールを含む第２の層間絶縁膜上に導電膜を形成する段階と、導電膜を第２の層間絶縁膜が露出されるまでエッチングする段階と、導電膜が第１及び第２の層間絶縁膜の界面より低くなるようにエッチングする段階とを含ませることができる。
【０００９】
エッチング工程時に目標エッチング厚さを第２の層間絶縁膜の厚さより厚くし、導電膜を第１及び第２の層間絶縁膜の界面よりも低くする。第２の層間絶縁膜は、2000〜3000Åの厚さで形成される。エッチング工程は、目標エッチング厚さを3100〜4000Åとして行う。エッチング工程は、高密度プラズマ方式の乾式エッチング装備であり、六フッ化硫黄(SF6)、三フッ化窒素(NF3)、四フッ化炭素(CF4)のフッ素(F)系列ガスと塩素(Cl2)ガスを用いて行う。
【００１０】
スペーサは、窒化膜または酸化膜で形成され、50〜130Åの厚さで形成される。スペーサは、CCP(Capacitively Coupled Plasma)タイプの乾式エッチング装備を用いた異方性エッチング工程で形成される。
【発明の効果】
【００１１】
本発明の代表的なフラッシュメモリ素子の製造方法によれば、コンタクトプラグを第１及び第２の層間絶縁膜の界面よりも下部に形成するとともに、コンタクトプラグ上部のコンタクトホールの側壁にスペーサを形成する。そうすることによって、例えば導電性残留物層及び第１及び第２の層間絶縁膜界面に発生したオープンパスのためにドレインコンタクトプラグ間で連結してブリッジを防止して改善できる。結果、ドレインコンタクトプラグと接続されるビット線において漏洩電流を誘発するなどといった不良を防止でき、工程の歩留まり及び素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態について工程順を示す図１（Ａ）〜（Ｇ）を参照して詳細に説明する。
【００１３】
まず、図１（Ａ）に示すように、半導体基板(100)のセル領域にソースセレクトトランジスタ、多数のメモリセル及びドレインセレクトトランジスタを含む多数のストリング構造を形成する。図は、そのストリング構造において、便宜的にソースセレクトトランジスタのソース102aとドレインセレクトトランジスタのドレイン102bのみを示している。続いて、ソースセレクトトランジスタのソース(102a)上にソースコンタクトプラグ(110)を形成するための工程を行う。
【００１４】
ここで、ソースコンタクトプラグ(110)の形成工程を簡略に説明する。まず、ソースセレクトトランジスタ、ドレインセレクトトランジスタ及び多数のメモリセルを含む半導体基板(100)上に第１の層間絶縁膜(104)を形成した後、ソースセレクトトランジスタのソース(102a)が露出されるように第１のコンタクトホール(106)を形成する。この場合、第１のコンタクトホール(106)はソースコンタクトホールとなる。その後、第１のコンタクトホール(106)を含む第１の層間絶縁膜(104)上にTi/TiNの積層膜としてバリアメタル膜(108)を形成する。この第１のコンタクトホール(106)が満たされるように、バリアメタル膜(108)の上部に図示しないタングステン(W)膜を積層した後、化学的機械的研磨(Chemical Mechanical Polishing; CMP)工程を実行する。CMP工程においては、第１の層間絶縁膜(104)の表面が露出される時点まで平坦化することにより、第１のコンタクトホール(106)を満たすソースコンタクトプラグ(110)を形成する。
【００１５】
ところで、そうしたCMP工程においては、ソースコンタクトプラグ(110)を形成する過程でバリアメタル膜(106)またはタングステン(W)膜の導電性残留物が第１の層間絶縁膜(104)上に導電性残留物層(112)に残存する。
【００１６】
そこで、図１（ｂ）に示すように、ソースコンタクトプラグ(110)及び導電性残留物層(112)を含む第１の層間絶縁膜(104)上に第２の層間絶縁膜(114)を形成する。第２の層間絶縁膜(114)は、酸化膜系列の物質であればいずれも適用することが可能である。例えば、SOG(SpinOn Glass)、BPSG(Boron-Phosphorus Silicate Glass)、PETEOS(Plasma Enhanced TetraEthyl Ortho Silicate)、USG(Undoped Silicate Glass)及びPSG(Phosphorus SilicateGlass)から選択されるいずれか一つで形成することができる。この時、第２の層間絶縁膜(114)は、2000〜3000Åの厚さで形成する。
【００１７】
その後、マスク(図示せず)を用いたエッチング工程で第２の層間絶縁膜(114)及び第１の層間絶縁膜(104)の一部領域をエッチングして接合領域、即ち、ドレイン領域(102b)を露出させる第２のコンタクトホール(116)を形成する。この場合、第２のコンタクトホール(116)はドレインコンタクトホールとなる。一方、第２及び第１の層間絶縁膜(114,104)エッチング過程で第１の層間絶縁膜(104)と第２の層間絶縁膜(114)の界面に残存する導電性残留物層(112)も共にエッチングされる。
【００１８】
また、図示を略しているが、第２のコンタクトホール(116)の形成時、第１の層間絶縁膜(104)と第２の層間絶縁膜(114)の界面でエッチング損傷によるオープンパスを発生することもある。
【００１９】
つぎに、図１（Ｃ）に示すように、第２のコンタクトホール(116)が満たされるように第２のコンタクトホール(116)を含む第２の層間絶縁膜(114)上に導電物質を蒸着して導電膜(118)を形成する。望ましくは、導電膜(118)はポリシリコン膜で形成することができる。
【００２０】
つぎに、図１（Ｄ）に示すように、第２の層間絶縁膜(114)の表面が露出される時点まで導電膜(118)をエッチングする。この時、エッチング工程は平坦化エッチング工程、例えば、上記のCM（化学的機械的研磨)工程を適用して実施することができる。これにより、第２のコンタクトホール(116)の内部にのみ導電膜(118)が残留し、コンタクトプラグ(118a)が形成される。ここで、コンタクトプラグ(118a)は、ドレインコンタクトプラグとなる。
【００２１】
その場合、コンタクトプラグ(118a)形成工程をこの状態で完了すれば、甚だしい場合、ソースコンタクトプラグ(110)の形成のためのCMP工程で発生した導電性残留物層(112)によりドレインコンタクトプラグ(118a)が互いに連結されてブリッジを発生することがある。そればかりか、第１の層間絶縁膜(104)と第２の層間絶縁膜(114)の界面で発生したオープンパス(openpath)を通じてドレインコンタクトプラグ(118a)が互いに連結されてブリッジを発生することもある。
【００２２】
以下に、そうしたブリッジ防止のために施される後続工程を説明する。
【００２３】
図１（Ｅ）に示すように、第２のコンタクトホール(116)の内部のドレインコンタクトプラグ(118a)が第１及び第２の層間絶縁膜(104,114)の界面より低くなるようにドレインコンタクトプラグ(118a)を一定厚さだけエッチングする。エッチング工程は、乾式エッチング工程で形成することができ、望ましくは、エッチバック(etch back)工程で実施することができる。ここで、エッチバック工程は、第１及び第２の層間絶縁膜(104,114)よりドレインコンタクトプラグ(118a)に対してエッチング選択比の高いエッチングレシピを用いて行う。本実施形態にあっては、第１及び第２の層間絶縁膜(104,114)は酸化膜で形成し、ドレインコンタクトプラグ(118a)はポリシリコン膜で形成するため、エッチバック工程は酸化膜よりポリシリコン膜に対してエッチング選択比が高いエッチングレシピを用いて行う。
【００２４】
具体的には、エッチバック工程は、TCP、ICPまたはMERIEなどの高密度プラズマ(High Density Plasma：HDP)方式の乾式エッチング装備で六フッ化硫黄(SF6)、三フッ化窒素(NF3)、四フッ化炭素(CF4)などのフッ素(F)系列のガスと塩素(Cl2)ガスを用いてエッチングすることができる。
【００２５】
その際、ドレインコンタクトプラグ(118a)が第１及び第２の層間絶縁膜(104, 114)の界面から下部に形成されるように目標エッチング厚さを第２の層間絶縁膜(114)の厚さより厚くしてエッチング工程を行う。望ましくは、ドレインコンタクトプラグ(118a)エッチング工程は目標エッチング厚さを3100〜4100Åとして行う。
【００２６】
これにより、ドレインコンタクトプラグ(118a)の一部のみが選択的にエッチングされることにより、第２の層間絶縁膜(114)の側壁及び第１の層間絶縁膜(104)の側壁の一部が露出され、ドレインコンタクトプラグ(118a)が第１及び第２の層間絶縁膜(104,114)の界面だけでなく、導電性残留物層(112)の表面から下部に形成される。即ち、第１及び第２の層間絶縁膜(104, 114)の界面から100〜2000Åの下部に形成される。
【００２７】
上記のように、ドレインコンタクトプラグ(118a)が形成される場合、ソースコンタクトプラグ(110)の形成のためのCMP工程で発生した導電性残留物層(112)が残存しても、隣接したドレインコンタクトプラグ(118a)が互いに連結されないため、隣接したドレインコンタクトプラグ(118a)間にブリッジが発生しないよう、改善することができる。
【００２８】
また、ドレインコンタクトホール(116)の形成時にエッチングによる損傷のために、第１の層間絶縁膜(104)と第２の層間絶縁膜(114)の界面にオープンパスが形成されることがある。その場合でも、オープンパスに蒸着されたポリシリコン膜とドレインコンタクトプラグ(118a)が互いに連結されないため、隣接したドレインコンタクトプラグ(118a)間にブリッジを改善し得る。したがって、ドレインコンタクトプラグ(118a)間のブリッジを改善し、工程歩留まり及び素子の信頼性を向上させることができる。
【００２９】
つぎに、図１（Ｆ）に示すように、ドレインコンタクトプラグ(118a)を含む第２の層間絶縁膜(114)上にスペーサ用絶縁膜(120)を形成する。スペーサ用絶縁膜(120)は窒化膜または酸化膜で形成することができ、望ましくは、シリコン窒化膜(Si3N4)またはシリコン酸化膜(SiO2)で形成することができる。この時、スペーサ用絶縁膜(120)は50〜130Åの厚さで形成する。
【００３０】
そして、図１（Ｇ）において、スペーサエッチング工程を行う。スペーサエッチング工程は、CCP(Capacitively Coupled Plasma)タイプの乾式エッチング装備を用いて異方性エッチング(anisotropic etching)で行う。これにより、水平部のスペーサ用絶縁膜(120)は除去され、水平部に比べて厚く蒸着された垂直部のスペーサ用絶縁膜(120)が残留し、ドレインコンタクトプラグ(118a)の上部の第１及び第２絶縁膜(104,114)及び導電性残留物層(112)の側壁にスペーサ(120a)が形成される。
【００３１】
上記のように、スペーサ(120a)を形成する場合、後続の工程でドレインコンタクトプラグ(118a)と接続されるビット線(図示略)の形成時に導電性残留物層(112)及びオープンパスによる不良を防止し、工程歩留まり及び素子の信頼性を向上させることができる。
【００３２】
本発明は、上記実施形態に限定されるものではなく、互いに異なる多様な形態で具現することができ、上記実施形態は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【図面の簡単な説明】
【００３３】
【図１Ａ】本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態における工程順に示す断面図。
【図１Ｂ】同実施形態における次工程を示す断面図。
【図１Ｃ】同実施形態における次工程を示す断面図。
【図１Ｄ】同実施形態における次工程を示す断面図。
【図１Ｅ】同実施形態における次工程を示す断面図。
【図１Ｆ】同実施形態における次工程を示す断面図。
【図１Ｇ】同実施形態における次工程を示す断面図。
【符号の説明】
【００３４】
100 :半導体基板
102 :接合領域
102a :ソース領域
102b :ドレイン領域
104 :第１の層間絶縁膜
106 :第１のコンタクトホール
108 :バリアメタル膜
110 :ソースコンタクトプラグ
112 :導電性残留物層
114 :第２の層間絶縁膜
116 :第２のコンタクトホール
118 :導電膜
118a :ドレインコンタクトプラグ
120 :スペーサ用絶縁膜
120a :スペーサ
【図１Ａ】
2009016781.tif 000003
【図１Ｂ】
2009016781.tif 000004
【図１Ｃ】
2009016781.tif 000005
【図１Ｄ】
2009016781.tif 000006
【図１Ｅ】
2009016781.tif 000007
【図１Ｆ】
2009016781.tif 000008
【図１Ｇ】
2009016781.tif 000009