(57)【要約】【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。【選択図】図１
2009206368.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する第１のステップと、
前記第１の絶縁膜をプラズマ処理し、改質された第２の絶縁膜を形成する第２のステップと、
所望される膜厚に応じて前記第１及び第２のステップを１回或いは複数回繰り返して、前記第２の絶縁膜上に改質された絶縁膜を１層或いは積層形成する第３のステップと、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に水素を含有する第１の絶縁膜を形成する第１のステップと、
前記第１の絶縁膜をプラズマ処理し、膜中の水素濃度が低減された第２の絶縁膜を形成する第２のステップと、
所望される膜厚に応じて前記第１及び第２のステップを１回或いは複数回繰り返して、前記第２の絶縁膜上に膜中の水素濃度が低減された絶縁膜を１層或いは積層形成する第３のステップと、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜は、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、或いはアルミナ膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、アモルファスシリコン膜或いはアモルファスシリコン窒化膜であり、第２の絶縁膜はＮ−Ｈ結合やＳｉ−Ｈ結合の水素が窒素ラジカルにより脱離され、プラズマ窒化されたシリコン窒化膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に設けられ、赤外分光法でのＳｉ−Ｈ結合の吸光度がＳｉ−Ｎ結合の吸光度に対して０．０１以下で、膜中の水素濃度が低いシリコン窒化膜が積層された積層膜と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置に関する。
【背景技術】
【０００２】
半導体素子や半導体集積回路（ＬＳＩ）などの半導体装置には、種々の絶縁膜が使用される。半導体装置の製造工程において、例えば、ＣＶＤ（Chemical  Vapor  Deposition）法、ＰＶＤ（Physical  Vapor  Deposition）法などを用いて、絶縁膜としてのシリコン酸化膜（ＣＶＤシリコン酸化膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、アルミナ膜（ＡＬ２Ｏ３膜）などのＨｉｇｈ−Ｋ膜等が使用される。これらの絶縁膜には、多量の水素が水素結合として含有される（例えば、特許文献１参照。）。多量の水素が含有される絶縁膜をトランジスタのゲートに適用したり、トランジスタの周囲に形成するとトランジスタの特性劣化や半導体装置の信頼性を低下させる要因となる。このため、膜中の水素を低減させた絶縁膜の検討及び開発が行われている（例えば、特許文献２参照。）。
【０００３】
特許文献２などに記載される絶縁膜としてのシリコン窒素化膜では、膜中の水素濃度が大幅に低減された膜を数ｎｍ以上形成することができず、しかも半導体基板の表面にしか形成できない（絶縁膜上では形成できない）という問題点がある。
【特許文献１】米国特許第５４４１７６８号明細書
【特許文献２】特開２００５−７９４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、膜中の水素濃度が大幅に低減された絶縁膜が積層形成された積層膜を有する半導体装置の製造方法、半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法は半導体基板上に第１の絶縁膜を形成する第１のステップと、前記第１の絶縁膜をプラズマ処理し、改質された第２の絶縁膜を形成する第２のステップと、所望される膜厚に応じて前記第１及び第２のステップを１回或いは複数回繰り返して、前記第２の絶縁膜上に改質された絶縁膜を１層或いは積層形成する第３のステップとを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に設けられ、赤外分光法でのＳｉ−Ｈ結合の吸光度がＳｉ−Ｎ結合の吸光度に対して０．０１以下で、膜中の水素濃度が低いシリコン窒化膜が積層された積層膜とを具備する。
【発明の効果】
【０００７】
本発明によれば、膜中の水素濃度が大幅に低減された絶縁膜が積層形成された積層膜を有する半導体装置の製造方法、半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置の製造方法、半導体装置について、図面を参照して説明する。図１は半導体装置を示す断面図、図２は図１の領域Ａの拡大断面図である。本実施例では、メモリセルトランジスタのゲートの周囲に膜中の水素濃度が大幅に低減された積層シリコン窒化膜を形成している。
【００１０】
図１に示すように、半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。半導体装置７０は、複数のメモリセルトランジスタと図示しない周辺回路及び入出力回路が設けられるＤＲＡＭ（Dynamic  Random  Access  Memory）である。周辺回路及び入出力回路を構成するトランジスタにはＭＩＳトランジスタが用いられ、メモリセルトランジスタには、Ｎｃｈ  ＭＩＳトランジスタが用いられる。
【００１１】
半導体装置７０では、P型シリコンである半導体基板１上にゲート絶縁膜３、ゲート電極膜４、金属シリサイド膜５、絶縁膜６が積層形成される。ゲート絶縁膜３、ゲート電極膜４、及び金属シリサイド膜５は、メモリセルトランジスタのゲートを構成する。P型シリコンである半導体基板１の第１主面（表面）に埋設されたシャロートレンチアイソレーション（ＳＴＩ）２上にゲート絶縁膜３、ゲート電極膜４、金属シリサイド膜５、絶縁膜６が積層形成され、ゲート電極膜４及び金属シリサイド膜５が配線として使用される。
【００１２】
ゲート絶縁膜３との間、及びゲート絶縁膜３とシャロートレンチアイソレーション（ＳＴＩ）２との間の半導体基板１の表面に、半導体基板１とは逆導電型のｎ型半導体層であるｎ型拡散層７が設けられる。積層形成されるゲート電極膜４、金属シリサイド膜５、及び絶縁膜６の側面には側壁絶縁膜としての絶縁膜８が設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。積層シリコン窒化膜９上には層間絶縁膜１０が設けられる。
【００１３】
メモリセルトランジスタのゲートの間には、積層シリコン窒化膜９及び層間絶縁膜１０がエッチング除去されたコンタクト開口部が形成される。コンタクト開口部には、バリアメタル膜１１及びプラグ１２が埋設される。バリアメタル膜１１及びプラグ１２が埋設されたコンタクト開口部上には、ビット線に接続される金属配線１４が設けられ、金属配線１４の下部にはバリアメタル膜１３が設けられる。なお、メモリセルトランジスタ以外のトランジスタのゲートの周囲にも積層シリコン窒化膜９が設けられる。
【００１４】
図２に示すように、積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。絶縁膜６上に、略シリコン窒化膜厚ＴＡを有する第１のシリコン窒化膜９１が設けられる。第１のシリコン窒化膜９１上に、略シリコン窒化膜厚ＴＡを有する第２のシリコン窒化膜９２が設けられる。図示しない第（ｎ−１）のシリコン窒化膜上に、略シリコン窒化膜厚ＴＡを有する第ｎのシリコン窒化膜９ｎが設けられる。
【００１５】
シリコン窒化膜厚ＴＡは、３ｎｍ以下に設定される。第１のシリコン窒化膜９１、第２のシリコン窒化膜９２、・・・、第ｎのシリコン窒化膜９ｎは、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である（詳細は後述）。
【００１６】
シリコン窒化膜が積層形成される積層シリコン窒化膜９は、ＴＥＭや高倍率の断面ＳＥＭなどを用いることにより、シリコン窒化膜の界面の有無及び積層数の確認をすることができる。
【００１７】
次に、半導体装置の製造方法について、図３乃至６を参照して説明する。図３乃至６は積層シリコン窒化膜の製造工程を示す断面図である。ここで、積層シリコン窒化膜９の形成工程では、半導体基板１に結晶欠陥が発生しないように、昇温工程、膜堆積工程、及びプラズマ処理工程での温度変化を抑制している。
【００１８】
図３に示すように、まず、絶縁膜６及びｎ型拡散層７上と絶縁膜８の側面部に第１のアモルファスシリコン窒化膜２１を形成する。形成方法は、例えば反応ガスとしてＳｉＨ４（シラン）、ＮＨ３（アンモニア）を用い、キャリアガスとしてアルゴン（Ａｒ）を用い、反応温度２０〜４００℃でプラズマＣＶＤ法を用いて形成する。ここでは、プラズマＣＶＤ法を用いているが、ＥＣＲ（Electron  Cyclotron  Resonance）プラズマＣＶＤ法、触媒ＣＶＤ法、ＰＶＤ（Physical  Vapor  Deposition）法、或いはＬＰＣＶＤ法などを用いて第１のアモルファスシリコン窒化膜２１を形成してもよい。
【００１９】
第１のアモルファスシリコン窒化膜２１は、膜厚が略シリコン窒化膜厚ＴＡ以下に形成され、粒径を窒素プラズマ処理で第１のアモルファスシリコン窒化膜２１中の水素結合が置換される程度の大きさ、例えば数ｎｍ程度にしている。第１のアモルファスシリコン窒化膜２１の粒径を数ｎｍ程度に小さくする手法として、例えばキャリアガスとしてアルゴン（Ａｒ）の流量を制御するのが有効である。
【００２０】
次に、図４に示すように、窒素ラジカルを第１のアモルファスシリコン窒化膜２１に照射して、第１のアモルファスシリコン窒化膜２１をプラズマ窒化する。第１のアモルファスシリコン窒化膜２１の膜厚を略３ｎｍ以下に設定しているので、窒素ラジカルが第１のアモルファスシリコン窒化膜２１と絶縁膜６の界面まで供給され、第１のアモルファスシリコン窒化膜２１全体がプラズマ窒化され、膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減された第１のシリコン窒化膜９１が形成される。
【００２１】
ここでは、窒素ラジカルを生成する原料ガスにＮ２（窒素）を用いているが、代わりにＮＦ３、ＮＤ３などのガスを用いてもよい。
【００２２】
続いて、図５に示すように、第１のアモルファスシリコン窒化膜２１と同様な手法（プラズマＣＶＤ法）を用いて、第１のシリコン窒化膜９１上に第２のアモルファスシリコン窒化膜２２を形成する。
【００２３】
なお、第２のアモルファスシリコン窒化膜２２の形成工程中に、下層の第１のシリコン窒化膜９１は変質しない。その理由は、プラズマ窒化処理により、ダングリングボンドや水素結合が大幅に低減されたシリコン窒化膜となっているからである。
【００２４】
膜中に水素結合がある場合、熱処理などにより水素結合が容易に破壊され、ダングリングボンドが発生する。膜中にダングリングボンドがある場合、熱処理工程中やＣＶＤ法による膜形成中などで水素が吸着され、水素結合が形成される。膜中のダングリングボンドは、電荷や準位を形成する。膜中の水素結合は、容易に水素が離脱されるので膜質が不安定となる。
【００２５】
そして、図６に示すように、第１のアモルファスシリコン窒化膜２１と同様な手法（プラズマ窒化）を用いて、第２のアモルファスシリコン窒化膜２２をプラズマ窒化する。ここでは、第２のアモルファスシリコン窒化膜２２の膜厚を略３ｎｍ以下に設定しているので、窒素ラジカルが第２のアモルファスシリコン窒化膜２２と第１のシリコン窒化膜９１の界面まで供給され、第２のアモルファスシリコン窒化膜２２全体がプラズマ窒化され、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減された第２のシリコン窒化膜９２が形成される。
【００２６】
これ以降、同様なステップで図示しない第３のシリコン窒化膜から第ｎのシリコン窒化膜９ｎまで順次積層形成される。積層シリコン窒化膜９の形成以降は、層間絶縁膜形成、コンタクト開口、配線形成などが行われ半導体装置７０が完成する。
【００２７】
形成された積層シリコン窒化膜９は、ダングリングボンドが低減され、水素結合が置換され膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン窒化膜となる。このため、積層シリコン窒化膜９がトランジスタの保護膜（外部からの汚染防止等）として機能し、メモリセルトランジスタなどのトランジスタの特性劣化を防止し、半導体装置７０の信頼性を向上させる。
【００２８】
次に、プラズマ窒化されたアモルファスシリコン窒化膜の特性について図７及び図８を参照して説明する。図７は、アモルファスシリコン窒化膜の膜厚が異なる場合でのプラズマ窒化されたアモルファスシリコンシリコン窒化膜のＦＴＩＲ（Fourier  Transform  Infra−Red  Spectrometry）特性を示す図、図８は本実施例でのプラズマ窒化されたシリコン窒化膜のＦＴＩＲ特性を示す図である。
【００２９】
図７（ａ）に示すように、シリコン窒化膜厚ＴＡである３ｎｍ以下のアモルファスシリコン窒化膜をプラズマ窒化した場合、窒素プラズマが供給されてプラズマ窒化が行われ、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減されたシリコン窒化膜が形成される。このため、ＦＴＩＲ特性では、主ピークのＳｉ−Ｎ結合（Ｓｉ−Ｎ  Stretching  bonds、波数略８８５（ｃｍ−１））が検出されるが、Ｎ−Ｈ結合（Ｎ−Ｈ  bending  bonds、波数略１１５０（ｃｍ−１））、Ｓｉ−Ｈ結合（Ｓｉ−Ｈ  Stretching  bonds、波数略２１５０（ｃｍ−１））、及びＮ−Ｈ２結合（Ｎ−Ｈ２  Stretching  bonds、波数略３３００（ｃｍ−１））がほとんど検出されない。例えば、膜の主成分であるＳｉ−Ｎ結合のピーク値に対して、Ｓｉ−Ｈ結合のピーク値が０．０１以下となる。
【００３０】
図７（ｂ）に示すように、アモルファスシリコン窒化膜の膜厚が、例えば１００ｎｍと比較的厚い場合、プラズマ窒化される領域は表面部分（３ｎｍ以下）のみであり、他の部分は窒素プラズマが供給されず、ほとんどプラズマ窒化されないので、デポ直後のアモルファスシリコン窒化膜が維持される（窒素プラズマ処理での温度により若干膜質が変化するが）。このため、ＦＴＩＲ特性では、Ｓｉ−Ｎ結合（Ｓｉ−Ｎ  Stretching  bonds、波数略８８５（ｃｍ−１））が検出される。しかも、Ｎ−Ｈ結合（Ｎ−Ｈ  bending  bonds、波数略１１５０（ｃｍ−１））、Ｓｉ−Ｈ結合（Ｓｉ−Ｈ  Stretching  bonds、波数略２１５０（ｃｍ−１））、及びＮ−Ｈ２結合（Ｎ−Ｈ２  Stretching  bonds、波数略３３００（ｃｍ−１））が検出される。例えば、膜の主成分であるＳｉ−Ｎ結合のピーク値に対して、Ｓｉ−Ｈ結合のピーク値が０．０８となる。
【００３１】
なお、膜厚が比較的厚い場合（図７（ｂ））のプラズマ窒化されたアモルファスシリコン窒化膜のＳｉ−Ｎ結合の半値幅Ｗｂは、Ｓｉ−Ｎ結合に隣接するＮ−Ｈ結合の影響により、膜厚が比較的薄い場合（図７（ａ））のプラズマ窒化されたシリコン窒化膜の半値幅Ｗａよりも広くなる。また、それぞれの吸光度のピーク値はプラズマＣＶＤ法の条件により異なり、反応ガス中の水素が多いほどＮ−Ｈ結合、Ｓｉ−Ｈ結合、及びＮ−Ｈ２結合のピーク値が増加する。成長温度が高いほど膜中の水素濃度が減少する傾向がある。
【００３２】
それに対して、本実施例では、１層目のアモルファスシリコン窒化膜以降でも、シリコン窒化膜厚ＴＡを有するアモルファスシリコン窒化膜に窒素プラズマが十分供給され、プラズマ窒化され、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減されたシリコン窒化膜となる。このため、図８（ａ）に示す第１のシリコン窒化膜９１及び第２のシリコン窒化膜９２のＦＴＩＲ特性、図８（ｂ）に示す積層シリコン窒化膜９のＦＴＩＲ特性共、主ピークのＳｉ−Ｎ結合（Ｓｉ−Ｎ  Stretching  bonds、波数略８８５（ｃｍ−１））が検出されるが、Ｎ−Ｈ結合（Ｎ−Ｈ  bending  bonds、波数略１１５０（ｃｍ−１））、Ｓｉ−Ｈ結合（Ｓｉ−Ｈ  Stretching  bonds、波数略２１５０（ｃｍ−１））、及びＮ−Ｈ２結合（Ｎ−Ｈ２  Stretching  bonds、波数略３３００（ｃｍ−１））がほとんど検出されない。例えば、膜の主成分であるＳｉ−Ｎ結合のピーク値に対して、Ｓｉ−Ｈ結合のピーク値が０．０１以下となる。
【００３３】
上述したように、本実施例の半導体装置の製造方法、半導体装置では、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜は、それぞれ膜厚が３ｎｍ以下に設定され、膜中の水素結合がプラズマ処理で置換され、水素が離脱されたシリコン窒化膜である。ｎ層のシリコン窒化膜は、それぞれアモルファスシリコン窒化膜をプラズマ窒化処理により、膜中の水素が離脱されたシリコン窒化膜である。
【００３４】
このため、形成された積層シリコン窒化膜９は、ダングリングボンドが低減され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン窒化膜となる。したがって、積層シリコン窒化膜９がトランジスタの保護膜として機能し、メモリセルトランジスタなどのトランジスタの特性劣化を防止し、半導体装置７０の信頼性を向上させることができる。
【００３５】
なお、本実施例では、アモルファスシリコン窒化膜を窒素プラズマ処理して、膜中の水素濃度が大幅に低減されたシリコン窒化膜をＤＲＡＭのメモリセルトランジスタのゲートの周囲に積層形成しているが、粒径の小さなアモルファスシリコン膜を窒素プラズマ処理して、膜中の水素濃度が大幅に低減されたシリコン窒化膜を積層形成してもよい。また、膜中の水素濃度が大幅に低減された積層シリコン窒化膜をＬＤＤ膜、ＭＯＮＯＳの電荷蓄積膜、ＭＩＳトランジスタのゲート絶縁膜、フラッシュメモリのコントロールゲート絶縁膜、ＴＦＴのゲート絶縁膜などに適用してもよい。
【実施例２】
【００３６】
次に、本発明の実施例２に係る半導体装置の製造方法、半導体装置について、図面を参照して説明する。図９は半導体装置を示す断面図、図１０は図９の領域Ｂの拡大断面図である。本実施例では、半導体装置のトップ保護膜に膜中の水素濃度が大幅に低減された積層シリコン窒化膜を用いている。
【００３７】
図９に示すように、半導体装置７１には、半導体基板１上に複数のメモリセルトランジスタが設けられる。半導体装置７１は、複数のメモリセルトランジスタと図示しない周辺回路及び入出力回路が設けられるＤＲＡＭである。周辺回路及び入出力回路を構成するトランジスタにはＭＩＳトランジスタが用いられ、メモリセルトランジスタには、Ｎｃｈ  ＭＩＳトランジスタが用いられる。本実施例の半導体装置７１では、金属配線１４までが実施例１と同様な構造を有しているので、その部分の説明を省略する。
【００３８】
半導体装置７１では、金属配線１４及び層間絶縁膜１０上に層間絶縁膜１５が形成される。層間絶縁膜１５上に半導体装置７１を保護するための保護膜としての積層シリコン窒化膜１６が形成される。
【００３９】
図１０に示すように、積層シリコン窒化膜１６は、例えば膜厚が略２００ｎｍであり、ｎ層のシリコン窒化膜から構成される。層間絶縁膜１５上に、略シリコン窒化膜厚ＴＢを有する第１のシリコン窒化膜１６１が設けられる。第１のシリコン窒化膜１６１上に、略シリコン窒化膜厚ＴＢを有する第２のシリコン窒化膜１６２が設けられる。図示しない第（ｎ−１）のシリコン窒化膜上に、略シリコン窒化膜厚ＴＢを有する第ｎのシリコン窒化膜１６ｎが設けられる。
【００４０】
シリコン窒化膜厚ＴＢは、３ｎｍ以下に設定される。第１のシリコン窒化膜１６１、第２のシリコン窒化膜１６２、・・・、第ｎのシリコン窒化膜１６ｎは、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である（詳細は後述）。
【００４１】
シリコン窒化膜が積層形成される積層シリコン窒化膜１６は、ＴＥＭや高倍率の断面ＳＥＭなどを用いることにより、シリコン窒化膜の界面の有無及び積層数の確認をすることができる。
【００４２】
次に、半導体装置の製造方法について、図１１乃至図１４を参照して説明する。図１１乃至１４は積層シリコン窒化膜の製造工程を示す断面図である。ここで、積層シリコン窒化膜１６の形成工程では、半導体基板１に結晶欠陥が発生しないように、昇温工程、膜堆積工程、及びプラズマ処理工程での温度変化を抑制している。
【００４３】
図１１に示すように、まず、層間絶縁膜１５上に第１のアモルファスシリコン膜４１を形成する。形成方法は、例えば反応ガスとしてＳｉＨ４（シラン）を用い、キャリアガスとしてアルゴン（Ａｒ）を用い、反応温度２０〜４００℃でプラズマＣＶＤ法を用いて形成する。
【００４４】
第１のアモルファスシリコン膜４１は、膜厚が略シリコン窒化膜厚ＴＢ以下に形成され、粒径を窒素プラズマ処理で第１のアモルファスシリコン膜４１中のシリコンが窒素と反応し、第１のアモルファスシリコン膜４１中の水素結合が置換される程度の大きさ、例えば数ｎｍ程度にしている。第１のアモルファスシリコン膜４１の粒径を数ｎｍ程度に小さくする手法として、例えばキャリアガスとしてアルゴン（Ａｒ）の流量を制御するのが有効である。
【００４５】
ここでは、プラズマＣＶＤ法を用いているが、金属配線１４等が他の物質と反応したり、変質したりしない程度の比較的低温度で、ＥＣＲ（Electron  Cyclotron  Resonance）プラズマＣＶＤ法、触媒ＣＶＤ法、或いはＰＶＤ（Physical  Vapor  Deposition）法などを用いて第１のアモルファスシリコン膜４１を形成してもよい。
【００４６】
次に、図１２に示すように、窒素ラジカルを第１のアモルファスシリコン膜４１に照射して、第１のアモルファスシリコン膜４１をプラズマ窒化する。ここでは、第１のアモルファスシリコン膜４１の膜厚を略３ｎｍ以下に設定しているので、窒素ラジカルが層間絶縁膜１５と第１のアモルファスシリコン膜４１の界面まで供給され、第１のアモルファスシリコン膜４１全体がプラズマ窒化され、膜中のシリコンが窒素と反応し、膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減された第１のシリコン窒化膜１６１が形成される。
【００４７】
続いて、図１３に示すように、第１のアモルファスシリコン膜４１と同様な手法（プラズマＣＶＤ法）を用いて、第１のシリコン窒化膜１６１上に第２のアモルファスシリコン膜４２を形成する。
【００４８】
なお、第２のアモルファスシリコン膜４２の形成工程中に、下層の第１のシリコン窒化膜１６１は変質しない。その理由は、プラズマ窒化処理により、ダングリングボンドや水素結合が大幅に低減されたシリコン窒化膜となっているからである。
【００４９】
そして、図１４に示すように、第１のアモルファスシリコン膜４１と同様な手法（プラズマ窒化）を用いて、第２のアモルファスシリコン膜４２をプラズマ窒化する。ここでは、第２のアモルファスシリコン膜４２の膜厚を略３ｎｍ以下に設定しているので、窒素ラジカルが第１のシリコン窒化膜１６１と第２のアモルファスシリコン膜４２の界面まで供給され、第２のアモルファスシリコン膜４２全体がプラズマ窒化され、膜中のシリコンが窒素と反応し、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減された第２のシリコン窒化膜１６２が形成される。
【００５０】
これ以降、同様なステップで図示しない第３のシリコン窒化膜から第ｎのシリコン窒化膜１６ｎまで順次積層形成される。
【００５１】
形成された積層シリコン窒化膜１６は、ダングリングボンドが低減され、水素結合が置換され、膜中のシリコンがプラズマ窒化され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン窒化膜となる。このため、外部から侵入する汚染から半導体装置７１を保護し、半導体装置７１の信頼性を向上させる。
【００５２】
なお、積層シリコン窒化膜１６を構成する第１のシリコン窒化膜１６１、第２のシリコン窒化膜１６２、・・・、第ｎのシリコン窒化膜１６ｎ共、実施例１と同様に主ピークのＳｉ−Ｎ結合（Ｓｉ−Ｎ  Stretching  bonds、波数略８８５（ｃｍ−１））は検出されるが、Ｎ−Ｈ結合（Ｎ−Ｈ  bending  bonds、波数略１１５０（ｃｍ−１））、Ｓｉ−Ｈ結合（Ｓｉ−Ｈ  Stretching  bonds、波数略２１５０（ｃｍ−１））、及びＮ−Ｈ２結合（Ｎ−Ｈ２  Stretching  bonds、波数略３３００（ｃｍ−１））がほとんど検出されない。例えば、膜の主成分であるＳｉ−Ｎ結合のピーク値に対して、Ｓｉ−Ｈ結合のピーク値が０．０１以下となる。
【００５３】
上述したように、本実施例の半導体装置の製造方法、半導体装置では、半導体基板１上に複数のメモリセルトランジスタが設けられる。層間絶縁膜１５上に半導体装置７１を保護するための保護膜としての積層シリコン窒化膜１６が形成される。積層シリコン窒化膜１６は、例えば膜厚が略２００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜は、それぞれ膜厚が３ｎｍ以下に設定され、膜中の水素がプラズマ処理で置換され、水素が離脱されたシリコン窒化膜である。ｎ層のシリコン窒化膜は、それぞれアモルファスシリコン膜をプラズマ窒化処理により、膜中の水素が離脱され、アモルファスシリコンが窒化されたシリコン窒化膜である。
【００５４】
このため、形成された積層シリコン窒化膜１６は、ダングリングボンドが低減され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン窒化膜となる。したがって、積層シリコン窒化膜１６は、外部から侵入する汚染から半導体装置７１を保護し、半導体装置７１の信頼性を向上させることができる。
【００５５】
なお、本実施例では、アモルファスシリコン膜の形成用の反応ガスにＳｉＨ４（シラン）を用いているが、ＳｉＨ２Ｃｌ２（ジクロロシラン）、Ｓｉ２Ｈ６（ジシラン）などを用いてもよい。
【実施例３】
【００５６】
次に、本発明の実施例３に係る半導体装置の製造方法、半導体装置について、図面を参照して説明する。図１５は半導体装置を示す断面図、図１６は図１５の領域Ｃの拡大断面図である。本実施例では、ＴＦＴのゲート絶縁膜に膜中の水素濃度が大幅に低減された積層シリコン酸化膜を用いている。
【００５７】
図１５に示すように、半導体装置７２には、絶縁基板５１上にＴＦＴ（Thin  Film  Transistor）が設けられる。
【００５８】
半導体装置７２では、絶縁基板５１上にP型の多結晶シリコン基板５２が設けられる。多結晶シリコン基板５２の右部には、ＴＦＴのソースとなるＮ型不純物が高濃度にドープされたＮ＋ソース層５３が設けられ、多結晶シリコン基板５２の左部には、ＴＦＴのドレインとなるＮ型不純物が高濃度にドープされたＮ＋ドレイン層５４が設けられる。
【００５９】
絶縁基板５１及び多結晶シリコン基板５２上には、ＴＦＴのゲート絶縁膜となる積層シリコン酸化膜５５が設けられる。P型の多結晶シリコン基板５２上には、積層シリコン酸化膜５５を介して、Ｎ＋ソース層５３及びＮ＋ドレイン層５４とオーバーラップするようにゲート電極膜５６が設けられる。
【００６０】
積層シリコン酸化膜５５及びゲート電極膜５６上に、層間絶縁膜５７が設けられる。Ｎ＋ソース層５３上の積層シリコン酸化膜５５及び層間絶縁膜５７がエッチング除去されたコンタクト開口部５８が形成される。Ｎ＋ドレイン層５４上の積層シリコン酸化膜５５及び層間絶縁膜５７がエッチング除去されたコンタクト開口部５９が形成される。コンタクト開口部５８上にはソース電極６０が設けられ、コンタクト開口部５９にはドレイン電極が設けられる。
【００６１】
図１６に示すように、積層シリコン酸化膜５５は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン酸化膜から構成される。多結晶シリコン基板５２上に、略シリコン酸化膜厚ＴＣを有する第１のシリコン酸化膜５５１が設けられる。第１の第１のシリコン酸化膜５５１上に、略シリコン酸化膜厚ＴＣを有する第２のシリコン酸化膜５５２が設けられる。図示しない第（ｎ−１）のシリコン酸化膜上に、略シリコン酸化膜厚ＴＣを有する第ｎのシリコン酸化膜５５ｎが設けられる。
【００６２】
シリコン酸化膜厚ＴＣは、３ｎｍ以下に設定される。第１のシリコン酸化膜５５１、第２のシリコン酸化膜５５２、・・・、第ｎのシリコン酸化膜５５ｎは、プラズマ処理により、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン酸化膜である（詳細は後述）。
【００６３】
シリコン酸化膜が積層形成される積層シリコン酸化膜５５は、ＴＥＭや高倍率の断面ＳＥＭなどを用いることにより、シリコン酸化膜の界面の有無及び積層数の確認をすることができる。
【００６４】
次に、半導体装置の製造方法について、図１７乃至図２０を参照して説明する。図１７乃至２０は積層シリコン酸化膜の製造工程を示す断面図である。ここで、積層シリコン酸化膜５５の形成工程では、多結晶シリコン基板５２などに結晶欠陥が発生しないように、昇温工程、膜堆積工程、及びプラズマ処理工程での温度変化を抑制している。
【００６５】
図１７に示すように、まず、絶縁基板５１、多結晶シリコン基板５２、ソース層５３、及びドレイン層５４上に第１のＣＶＤシリコン酸化膜８１を形成する。
【００６６】
形成方法は、例えば反応ガスとしてＳｉＨ４（シラン）、Ｏ２（酸素）を用い、反応温度２０〜４００℃でプラズマＣＶＤ法を用いて形成する。
【００６７】
第１のＣＶＤシリコン酸化膜８１は、膜厚が略シリコン酸化膜厚ＴＣ以下に形成され、酸素プラズマ処理で第１のＣＶＤシリコン酸化膜８１中の水素が離脱できるように粒径を、例えば数ｎｍ程度にしている。ＳｉＯＸＨＹからなる第１のＣＶＤシリコン酸化膜８１は、ＦＴＩＲで主ピークのＳｉ―Ｏ結合（波数略１０６０（ｃｍ−１）と４５０（ｃｍ−１））の他に、Ｓｉ−Ｈ結合（波数略２１５０（ｃｍ−１））、Ｓｉ−ＯＨ結合（波数略９３０（ｃｍ−１））が観測される。
【００６８】
ここでは、プラズマＣＶＤ法を用いているが、ＬＰ−ＣＶＤ法、光ＣＶＤ法、ＭＯＣＶＤ（Metal  Organic  CVD）法、ＡＬＤ（Atomic  Layer  Deposition）法、或いはＰＶＤ（Physical  Vapor  Deposition）法などを用いて第１のＣＶＤシリコン酸化膜８１を形成してもよい。
【００６９】
次に、図１８に示すように、酸素ラジカルを第１のＣＶＤシリコン酸化膜８１に照射して、第１のＣＶＤシリコン酸化膜８１をプラズマ酸化する。ここでは、第１のＣＶＤシリコン酸化膜８１の膜厚を略３ｎｍ以下に設定しているので、酸素ラジカルが多結晶シリコン基板５２と第１のＣＶＤシリコン酸化膜８１などの界面まで供給され、第１のＣＶＤシリコン酸化膜８１全体がプラズマ酸化され、膜中の水素が離脱され、膜中の水素濃度が大幅に低減された第１のシリコン酸化膜５５１が形成される。ここでは、酸素ラジカルを生成する原料ガスにＯ２（酸素）を用いているがＯ３（オゾン）などを用いてもよい。
【００７０】
続いて、図１９に示すように、第１のＣＶＤシリコン酸化膜８１と同様な手法（プラズマＣＶＤ法）を用いて、第１のシリコン酸化膜５５１上にＳｉＯＸＨＹからなる第２のＣＶＤシリコン酸化膜８２を形成する。
【００７１】
なお、第２のＣＶＤシリコン酸化膜８２の形成工程中に、下層の第１のシリコン酸化膜５５１は変質しない。その理由は、プラズマ酸化処理により、ダングリングボンドや水素が大幅に低減されたシリコン酸化膜となっているからである。
【００７２】
膜中に水素結合やＯＨ結合がある場合、熱処理などにより水素が容易に破壊され、ダングリングボンドが発生する。膜中にダングリングボンドがある場合、熱処理工程中やＣＶＤ法による膜形成中などで水素が吸着され、水素結合やＯＨ結合が形成される。膜中のダングリングボンドは、電荷や準位を形成する。膜中の水素結合やＯＨ結合は、容易に水素が離脱されるので膜質が不安定となる。
【００７３】
そして、図２０に示すように、第１のＣＶＤシリコン酸化膜８１と同様な手法（プラズマ酸化）を用いて、第２のＣＶＤシリコン酸化膜８２をプラズマ酸化する。ここでは、第２のＣＶＤシリコン酸化膜８２の膜厚を略３ｎｍ以下に設定しているので、酸素ラジカルが第１のシリコン酸化膜５５１と第２のＣＶＤシリコン酸化膜８２の界面まで供給され、第２のＣＶＤシリコン酸化膜８２全体がプラズマ酸化され、膜中の水素が離脱され、膜中の水素濃度が大幅に低減された第２のシリコン酸化膜５５２が形成される。
【００７４】
これ以降、同様なステップで図示しない第３のシリコン酸化膜から第ｎのシリコン酸化膜５５ｎまで順次積層形成される。ここで、膜中の水素濃度が大幅に低減されたシリコン酸化膜５５は、例えばＦＴＩＲ特性で、主ピークであるＳｉ−Ｏ結合の吸光度に対してＳｉ−Ｈ結合の吸光度が０．０１以下となる。ＴＦＴのゲート絶縁膜形成以降、ゲート電極、層間絶縁膜、コンタクト開口、及び配線形成などが行われ、半導体装置７１が完成する。
【００７５】
形成された積層シリコン酸化膜５５は、ダングリングボンドが低減され、水素が離脱され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン酸化膜となる。このため、積層シリコン酸化膜５５がＴＦＴのゲート絶縁膜として使用することができる。
【００７６】
上述したように、本実施例の半導体装置の製造方法、半導体装置では、絶縁基板５１上にＴＦＴが設けられる。ＴＦＴの基板としての多結晶シリコン基板５２上にはＴＦＴのゲート絶縁膜としての積層シリコン酸化膜５５が形成される。積層シリコン酸化膜５５は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン酸化膜から構成される。ｎ層のシリコン酸化膜は、それぞれ膜厚が３ｎｍ以下に設定され、膜中の水素がプラズマ処理で離脱されたシリコン酸化膜である。
【００７７】
このため、形成された積層シリコン酸化膜５５は、ダングリングボンドが低減され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン酸化膜となる。したがって、積層シリコン酸化膜５５をＴＦＴのゲート絶縁膜として用いることができる。
【実施例４】
【００７８】
次に、本発明の実施例４に係る半導体装置の製造方法、半導体装置について、図面を参照して説明する。図２１は半導体装置を示す断面図、図２２は図２１の領域Ｄの拡大断面図である。本実施例では、メモリセルトランジスタの側壁膜に膜中の水素濃度が大幅に低減された積層シリコン窒化膜を用いている。
【００７９】
図２１に示すように、半導体装置７３には、実施例１と同様に半導体基板１上にメモリセルトランジスタが設けられる。ここでは、ゲート加工が終了し、ゲート周囲に側壁膜として用いられる積層シリコン窒化膜１００を形成した時点での断面図である。
【００８０】
図２２に示すように、積層シリコン窒化膜１００は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。絶縁膜６上に、略シリコン窒化膜厚ＴＤを有する第１のシリコン窒化膜１０１が設けられる。第１のシリコン窒化膜１０１上に、略シリコン窒化膜厚ＴＤを有する第２のシリコン窒化膜１０２が設けられる。図示しない第（ｎ−１）のシリコン窒化膜上に、略シリコン窒化膜厚ＴＤを有する第ｎのシリコン窒化膜１０ｎが設けられる。
【００８１】
シリコン窒化膜厚ＴＤは、３ｎｍ以下に設定される。第１のシリコン窒化膜１０１、第２のシリコン窒化膜１０２、・・・、第ｎのシリコン窒化膜１０ｎは、膜中の水素結合がプラズマ処理で置換され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である（詳細は後述）。
【００８２】
シリコン窒化膜が積層形成される積層シリコン窒化膜１００は、ＴＥＭや高倍率の断面ＳＥＭなどを用いることにより、シリコン窒化膜の界面の有無及び積層数の確認をすることができる。
【００８３】
次に、半導体装置の製造方法について、図２３及び図２４を参照して説明する。図２３及び図２４は積層シリコン窒化膜の製造工程を示す断面図である。ここで、積層シリコン窒化膜１００の形成工程では、半導体基板１に結晶欠陥が発生しないように、昇温工程、膜堆積工程、及びプラズマ処理工程での温度変化を抑制している。
【００８４】
図２３に示すように、まず、絶縁膜６及びｎ型拡散層７上に第１のアモルファスシリコン膜１１１を形成する。形成方法は、例えば反応ガスとしてＳｉＨ４（シラン）を用い、キャリアガスとしてアルゴン（Ａｒ）を用い、反応温度５００〜５８０℃、圧力０．１〜１０ＴｏｒｒでＬＰＣＶＤ法を用いて形成する。形成されたアモルファスシリコン膜１１１は、実施例２の低温プラズマＣＶＤ法で形成されたアモルファスシリコン膜よりも形成温度が高く、膜中の水素濃度を低減することができる。ＦＴＩＲ特性では、Ｓｉ−Ｈ結合のピークが低減される。なお、キャリアガスとしてアルゴン（Ａｒ）を用いているが、代わりに窒素（Ｎ２）を用いてもよい。
【００８５】
第１のアモルファスシリコン膜１１１は、膜厚が略シリコン窒化膜厚ＴＤ以下に形成され、粒径を窒素プラズマ処理で第１のアモルファスシリコン膜１１１中の水素結合が置換され、プラズマ窒化される程度の大きさ、例えば数ｎｍ程度にしている。
【００８６】
次に、図２４に示すように、窒素ラジカルを第１のアモルファスシリコン膜１１１に照射して、第１のアモルファスシリコン膜１１１をプラズマ窒化する。第１のアモルファスシリコン膜１１１の膜厚を略３ｎｍ以下に設定しているので、窒素ラジカルが絶縁膜６とアモルファスシリコン膜１１１の界面まで供給され、第１のアモルファスシリコン膜１１１全体がプラズマ窒化され、膜中の水素結合がプラズマ処理で水素が離脱され、アモルファスシリコンがプラズマ窒化され、膜中の水素濃度が大幅に低減された第１のシリコン窒化膜１０１が形成される。
【００８７】
これ以降、同様なステップで第ｎのシリコン窒化膜１０ｎまで順次積層形成される。そして、側壁膜形成、層間絶縁膜形成、コンタクト開口、配線形成等により図示しない半導体装置７３が形成される。
【００８８】
形成された積層シリコン窒化膜１００は、ダングリングボンドが低減され、水素結合が置換され、アモルファスシリコンがプラズマ窒化され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン窒化膜となる。このため、積層シリコン窒化膜１００がトランジスタの側壁保護膜として機能し、メモリセルトランジスタなどのトランジスタの特性劣化を防止し、半導体装置７３の信頼性を向上させる。
【００８９】
上述したように、本実施例の半導体装置の製造方法、半導体装置では、半導体基板１上に複数のメモリセルトランジスタが設けられる。メモリセルトランジスタのゲートの側壁に積層シリコン窒化膜１００が設けられる。積層シリコン窒化膜１００は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜は、それぞれ膜厚が３ｎｍ以下に設定され、膜中の水素結合がプラズマ処理で置換され、水素が離脱されたシリコン窒化膜である。ｎ層のシリコン窒化膜は、それぞれアモルファスシリコン膜をプラズマ窒化処理により、膜中の水素が離脱されたシリコン窒化膜である。
【００９０】
このため、形成された積層シリコン窒化膜１００は、ダングリングボンドが低減され、膜中の水素濃度が大幅に低減された比較的膜厚の厚いシリコン窒化膜となる。したがって、積層シリコン窒化膜１００がトランジスタの側壁保護膜として機能し、メモリセルトランジスタなどのトランジスタの特性劣化を防止し、半導体装置７３の信頼性を向上させることができる。
【００９１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９２】
例えば、実施例１及び２では、膜中の水素濃度が大幅に低減された積層シリコン窒化膜の適用について説明し、実施例３では膜中の水素濃度が大幅に低減された積層シリコン酸化膜の適用について説明したが、必ずしもこれに限定されるものではない。例えば、膜中の水素濃度が大幅に低減されたＳｉＯＮ膜や膜中の水素濃度が大幅に低減されたアルミナ（ＡＬ２Ｏ３）膜を積層形成してもよい。膜中の水素濃度が大幅に低減されたＳｉＯＮ膜の場合、アモルファスシリコン窒化膜を酸素ラジカルで酸化させる方法やＣＶＤＳｉＯ２膜を窒素ラジカルで窒化させる方法などを用いるのが好ましい。
【００９３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上に水素を含有する第１のシリコン酸化膜を形成する第１のステップと、前記第１のシリコン酸化膜を酸素プラズマ処理し、膜中の水素濃度が大幅に低減された第２のシリコン酸化膜を形成する第２のステップと、所望される膜厚に応じて前記第１及び第２のステップを１回或いは複数回繰り返して、前記第２のシリコン酸化膜上に膜中の水素濃度が大幅に低減されたシリコン酸化膜を１層或いは積層形成する第３のステップとを具備する半導体装置の製造方法。
【００９４】
（付記２）  半導体基板上に水素を含有する第１のシリコン酸化膜を形成する第１のステップと、前記第１のシリコン膜を窒素プラズマ処理し、膜中の水素濃度が大幅に低減され、Ｓｉ−Ｎ結合が形成された第１のシリコン酸窒化膜を形成する第２のステップと、所望される膜厚に応じて前記第１及び第２のステップを１回或いは複数回繰り返して、前記第１のシリコン酸窒化膜上に水素が離脱され、膜中の水素濃度が大幅に低減され、Ｓｉ−Ｎ結合が形成されたシリコン酸窒化膜を１層或いは積層形成する第３のステップとを具備する半導体装置の製造方法。
【００９５】
（付記３）  半導体基板上に水素を含有する第１のアモルファスシリコン窒化膜を形成する第１のステップと、前記第１のアモルファスシリコン窒化膜を酸素プラズマ処理し、膜中の水素濃度が大幅に低減され、Ｓｉ−Ｏ結合が形成された第１のシリコン酸窒化膜を形成する第２のステップと、所望される膜厚に応じて前記第１及び第２のステップを１回或いは複数回繰り返して、前記第１のシリコン酸窒化膜上に水素が離脱され、膜中の水素濃度が大幅に低減され、Ｓｉ−Ｏ結合が形成されたシリコン酸窒化膜を１層或いは積層形成する第３のステップとを具備する半導体装置の製造方法。
【００９６】
（付記４）  半導体基板と、前記半導体基板上に設けられ、赤外分光法でのＳｉ−Ｈ結合の吸光度がＳｉ−Ｏ結合の吸光度に対して０．０１以下で、膜中の水素濃度の低いシリコン酸化膜が積層された積層膜とを具備することを特徴とする半導体装置。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】図１の領域Ａの拡大断面図。
【図３】本発明の実施例１に係る積層シリコン窒化膜の製造工程を示す断面図。
【図４】本発明の実施例１に係る積層シリコン窒化膜の製造工程を示す断面図。
【図５】本発明の実施例１に係る積層シリコン窒化膜の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係るアモルファスシリコン窒化膜の膜厚が異なる場合でのプラズマ窒化されたアモルファスシリコンシリコン窒化膜のＦＴＩＲ特性を示す図。
【図８】本発明の実施例１に係る本実施例でのプラズマ窒化されたシリコン窒化膜のＦＴＩＲ特性を示す図。
【図９】本発明の実施例２に係る半導体装置を示す断面図。
【図１０】図９の領域Ｂの拡大断面図。
【図１１】本発明の実施例２に係る積層シリコン窒化膜の製造工程を示す断面図。
【図１２】本発明の実施例２に係る積層シリコン窒化膜の製造工程を示す断面図。
【図１３】本発明の実施例２に係る積層シリコン窒化膜の製造工程を示す断面図。
【図１４】本発明の実施例２に係る積層シリコン窒化膜の製造工程を示す断面図。
【図１５】本発明の実施例３に係る半導体装置を示す断面図。
【図１６】図１５の領域Ｃの拡大断面図。
【図１７】本発明の実施例３に係る積層シリコン酸化膜の製造工程を示す断面図。
【図１８】本発明の実施例３に係る積層シリコン酸化膜の製造工程を示す断面図。
【図１９】本発明の実施例３に係る積層シリコン酸化膜の製造工程を示す断面図。
【図２０】本発明の実施例３に係る積層シリコン酸化膜の製造工程を示す断面図。
【図２１】本発明の実施例４に係る半導体装置を示す断面図。
【図２２】図２１の領域Ｄの拡大断面図。
【図２３】本発明の実施例４に係る積層シリコン窒化膜の製造工程を示す断面図。
【図２４】本発明の実施例４に係る積層シリコン窒化膜の製造工程を示す断面図。
【符号の説明】
【００９８】
１  半導体基板
２  シャロートレンチアイソレーション（ＳＴＩ）
３  ゲート絶縁膜
４、５６  ゲート電極膜
５  金属シリサイド膜
６、８、３１  絶縁膜
７  ｎ型拡散層
９、１６、１００  積層シリコン窒化膜
１０、１５、５７  層間絶縁膜
１１、１３  バリアメタル膜
１２  プラグ
１４  金属配線
２１  第１のアモルファスシリコン窒化膜
２２  第２のアモルファスシリコン窒化膜
４１、１１１  第１のアモルファスシリコン膜
４２  第２のアモルファスシリコン膜
５１  絶縁基板
５２  多結晶シリコン基板
５３  ソース層
５４  ドレイン層
５５  積層シリコン酸化膜
５８、５９  コンタクト開口部
６０  ソース電極
６１  ドレイン電極
７０、７１、７２、７３  半導体装置
８１  第１のＣＶＤシリコン酸化膜
８２  第２のＣＶＤシリコン酸化膜
９１、１０１、１６１  第１のシリコン窒化膜
９２、１０２、１６２  第２のシリコン窒化膜
９２ｎ、１０ｎ、１６ｎ  第ｎのシリコン窒化膜
５５１  第１のシリコン酸化膜
５５２  第２のシリコン酸化膜
５５ｎ  第ｎのシリコン酸化膜
ＴＡ、ＴＢ、ＴD  シリコン窒化膜厚
ＴＣ  シリコン酸化膜厚
Ｗａ、Ｗｂ  半値幅
【図１】
2009206368.tif 000003
【図２】
2009206368.tif 000004
【図３】
2009206368.tif 000005
【図４】
2009206368.tif 000006
【図５】
2009206368.tif 000007
【図６】
2009206368.tif 000008
【図７】
2009206368.tif 000009
【図８】
2009206368.tif 000010
【図９】
2009206368.tif 000011
【図１０】
2009206368.tif 000012
【図１１】
2009206368.tif 000013
【図１２】
2009206368.tif 000014
【図１３】
2009206368.tif 000015
【図１４】
2009206368.tif 000016
【図１５】
2009206368.tif 000017
【図１６】
2009206368.tif 000018
【図１７】
2009206368.tif 000019
【図１８】
2009206368.tif 000020
【図１９】
2009206368.tif 000021
【図２０】
2009206368.tif 000022
【図２１】
2009206368.tif 000023
【図２２】
2009206368.tif 000024
【図２３】
2009206368.tif 000025
【図２４】
2009206368.tif 000026