(57)【要約】【課題】分離領域に形成される所定の膜の平坦化がより確実に行われる半導体装置の製造方法を提供する。【解決手段】第１研磨工程では、シリコン酸化膜の研磨速度がシリコン窒化膜の研磨速度よりも速くなる所定のセリア系スラリーを用いて、シリコン酸化膜７に研磨処理が施され、次に、第２研磨工程では、第１研磨工程におけるシリコン酸化膜の研磨速度とシリコン窒化膜の研磨速度との研磨選択比の大小関係とは逆の研磨選択比となる、シリコン酸化膜の研磨速度がシリコン窒化膜の研磨速度よりも遅くなる所定のシリカ系スラリーを用いて、シリコン酸化膜７とシリコン窒化膜３とに研磨処理が施される。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に所定の研磨特性を有するマスク材として第１膜を形成する工程と、
前記第１膜をマスクとして前記半導体基板の表面にエッチングを施すことにより、溝部を形成する工程と、
前記第１膜を覆うようにして前記溝部を充填する、前記第１膜とは研磨特性の異なる第２膜を形成する工程と、
前記第１膜に対する研磨速度よりも前記第２膜に対する研磨速度が速い第１研磨条件によって、前記第１膜を露出するように前記第２膜に研磨処理を施す第１研磨工程と、
前記第１膜に対する研磨速度よりも前記第２膜に対する研磨速度が遅い第２研磨条件によって、前記半導体基板の表面上に所定の膜厚の前記第１膜を残すように、露出した前記第１膜と前記第２膜とに研磨処理を施す第２研磨工程と、
残された前記第１膜を除去する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記溝部を形成する工程は、前記半導体基板の領域を取り囲むように前記溝部を形成することによって、前記溝部によって取り囲まれた前記半導体基板の領域を素子形成領域として区画する工程を含み、
前記残された第１膜を除去する工程の後、前記素子形成領域を横切るように所定の幅の配線を形成する工程を備えた、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１膜としてシリコン窒化膜が形成され、前記第２膜としてシリコン酸化膜が形成される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２研磨工程では、前記第１膜と同じ膜種の第１評価膜を用いて活性占有率を振り分け、前記第２膜と同じ膜種の第２評価膜を形成した所定の評価用ウェハに対し、研磨量を振り分けて研磨処理を行った後に測定される前記第２評価膜の前記半導体基板の表面からの高さと活性占有率との関係に基づいて、前記高さのばらつきと前記研磨量との関係を求めることで、前記高さのばらつきが最も小さくなる研磨量が選択される、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、素子分離領域を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体基板の表面に形成される複数の半導体素子を電気的に互いに絶縁する分離構造の一つとして、ＳＴＩ（Shallow Trench Isolation）分離構造がある。そのようなＳＴＩ分離構造の形成方法として、特許文献１に提案されている形成方法について説明する。まず、半導体基板の表面にマスク材としてシリコン窒化膜が形成され、そのシリコン窒化膜をマスクとして第１トレンチが形成される。次に、埋め込み酸化膜としてＨＤＰ−ＮＳＧ（High Density Plasma Non doped Silicate Glass）膜が形成され、その凸部に第２トレンチが形成される。
【０００３】
次に、再び、ＨＤＰ−ＮＳＧ膜が形成される。ＨＤＰ−ＮＳＧ膜の表面に残る微小な突起を除去することによって表面が平坦化される。次に、平坦化されたＨＤＰ−ＮＳＧ膜に、ウエットエッチング、ドライエッチングまたはＣＭＰ（Chemical Mechanical Polishing）を施すことにより、ＨＤＰ−ＮＳＧ膜が薄膜化される。その後、このＨＤＰ−ＮＳＧ膜に、シリコン窒化膜をストッパ膜としてＣＭＰが施される。こうして、ＳＴＩ分離構造が形成される。特許文献１の他に、たとえば、特許文献２においても同様のＳＴＩ分離構造の形成方法が提案されている。
【特許文献１】特開２００６−１５６７００号公報
【特許文献２】特開２００６−１００２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、埋め込み酸化膜としてのシリコン酸化膜やマスク材としてのシリコン窒化膜に研磨処理を施す際に、研磨材としてスラリーが使用される。そのスラリーとして、シリコン酸化膜とシリコン窒化膜との研磨選択比の比較的高いセリア系スラリーがある。このセリア系スラリーは、シリコン酸化膜を実質的に研磨してシリコン窒化膜をほとんど研磨しない性質を有している。そのため、シリコン窒化膜をストッパー膜としてシリコン酸化膜を研磨することができて、シリコン酸化膜の半導体基板表面からの高さ（ＳＴＩ高さ）を容易に制御することはできる。
【０００５】
しかしながら、シリコン酸化膜が占める割合が高い領域（低活性占有率）では、シリコン酸化膜の中央付近が周辺部に比べて凹む傾向にある。すなわち、セリア系スラリーでは、低活性占有率の領域において、シリコン酸化膜にディッシングやエロージョンが発生しやすくなる。なお、活性占有率については後述する。
【０００６】
一方、スラリーとして、シリコン酸化膜とシリコン窒化膜との研磨選択比の比較的低いシリカ系スラリーがある。このシリカ系スラリーは、シリコン酸化膜とシリコン窒化膜との双方を研磨する性質を有している。そのため、シリコン酸化膜にディッシングやエロージョンが発生しにくくなる。しかしながら、このシリカ系スラリーでは、シリコン酸化膜とシリコン窒化膜との双方が研磨されることで、ＳＴＩ高さの制御が難しくなる。
【０００７】
半導体装置では、ＳＴＩによって囲まれた素子形成領域にトランジスタ等の所定の半導体素子が形成されることになる。たとえばトランジスタのゲート電極は、素子形成領域を横切るように形成される。このとき、ゲート電極をパターニングするレジストパターンを形成する際に、下地のゲート電極となる導電性膜において露光光が反射するのを抑制するために、フォトレジストの下に反射防止膜（ＢＡＲＣ：Bottom Anti-Reflection Coating）が形成される。
【０００８】
埋め込み酸化膜としてのシリコン酸化膜にディッシング等が発生したり、ＳＴＩの高さがばらつくと、素子形成領域の直上の部分に残される反射防止膜の厚みにばらつきが生じることになる。その結果、レジストパターンの寸法にばらつきが生じ、所望のゲート配線等が形成されず、半導体装置の歩留まりが低下したり信頼性が低下することがあった。
【０００９】
本発明は、上記問題点を解決するためになされたものであり、その目的は、半導体基板において、分離領域に形成される所定の膜の平坦化がより確実に行われる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に所定の研磨特性を有するマスク材として第１膜を形成する。その第１膜をマスクとして半導体基板の表面にエッチングを施すことにより、溝部を形成する。第１膜を覆うようにして溝部を充填する、第１膜とは研磨特性の異なる第２膜を形成する。第１膜に対する研磨速度よりも第２膜に対する研磨速度が速い第１研磨条件によって、第１膜を露出するように第２膜に研磨処理を施す（第１研磨工程）。第１膜に対する研磨速度よりも第２膜に対する研磨速度が遅い第２研磨条件によって、半導体基板の表面上に所定の膜厚の第１膜を残すように、露出した第１膜と第２膜とに研磨処理を施す（第２研磨工程）。残された第１膜を除去する。
【発明の効果】
【００１１】
この方法によれば、第１研磨工程における第１膜と第２膜のそれぞれの研磨速度の大小関係に対して、第２研磨工程における第１膜と第２膜のそれぞれの研磨速度の大小関係が逆転していることで、特に、低活性占有率の領域において、第２膜（ＳＴＩ）の半導体基板の表面からの高さのばらつきを抑えることができる。
【発明を実施するための最良の形態】
【００１２】
（実施例１）
はじめに、化学的機械研磨の基礎評価とその結果について説明する。まず、評価用ウェハについて説明する。図１に示すように、評価用ウェハ１には、シリコン窒化膜３（図２または図３参照）をマスクとして、それぞれ所定のトレンチが形成された複数のパターン（ショット２）が形成されている。１つのショット２では、種々の活性占有率を有するようにトレンチが形成されている。
【００１３】
ここで、活性占有率とは、トレンチが形成される素子分離領域以外の領域を素子形成領域とすると、１００μｍ四方の領域に対する素子形成領域の面積の割合として定義される。活性占有率が高い領域では、素子形成領域の占有面積の割合が高くなって、トレンチの占有面積の割合は低くなる。一方、活性占有率が低い領域では、素子形成領域の占有面積の割合は低くなって、トレンチの占有面積の割合が高くなる。
【００１４】
図２および図３に示すように、トレンチ５は、シリコン窒化膜３をマスクとして半導体基板の表面から所定の深さにわたり形成されている。シリコン窒化膜３の膜厚は、たとえば約５０ｎｍ〜２００ｎｍとされ、トレンチ５の深さ（ウェハ表面からトレンチの底までの深さ）は約４００ｎｍとされる。なお、図２は活性占有率が低い領域（図１の領域Ａ）に相当し、図３は活性占有率が高い領域（図１の領域Ｂ）に相当する。
【００１５】
次に、上述した評価用ウェハ１による化学的機械研磨の基礎評価について説明する。基礎評価は、評価用ウェハ１に形成されたトレンチに充填されるシリコン酸化膜に、所定の研磨処理を施した後のシリコン酸化膜のウェハ表面からの高さを測定することによって行った。
【００１６】
まず、図４の実施例の欄に示すように、評価用ウェハ１に、素子分離のための埋め込み絶縁膜として、トレンチ５を充填するように、高密度プラズマによる膜厚約４００ｎｍ〜７００ｎｍのシリコン酸化膜（ＨＤＰ−ＳｉＯ2膜）７を形成した。次に、図５の実施例の欄に示すように、たとえばシリコン酸化膜の研磨速度が約６０ｎｍ／ｍｉｎとなり、シリコン窒化膜の研磨速度が約３ｎｍ／ｍｉｎとなるセリア系スラリーを用いて、シリコン酸化膜７に研磨処理を施した（第１研磨工程）。なお、領域Ｒ１は低活性占有率の領域を示し、領域Ｒ２は高活性占有率の領域を示す。
【００１７】
次に、第１研磨工程とは研磨速度の逆転（逆研磨選択比）した研磨処理を施した。図６の実施例の欄に示すように、たとえばシリコン酸化膜の研磨速度が約３ｎｍ／ｍｉｎとなり、シリコン窒化膜の研磨速度が約２８ｎｍ／ｍｉｎとなるシリカ系スラリーを用いて、シリコン窒化膜３に研磨処理を施した（第２研磨工程）。このとき、研磨量を種々に振り分けた。
【００１８】
次に、シリコン酸化膜７の評価用ウェハ１の表面からの高さを調整するウエットエッチングを施した。次に、図７の実施例の欄に示すように、マスクとされたシリコン窒化膜３を除去した。次に、図８の実施例の欄に示すように、所定の熱酸化処理を施すことにより、評価用ウェハ（半導体基板）１の表面にゲート酸化膜を形成した。そのゲート酸化膜の上にゲート電極となる所定の導電性膜９を形成した。
【００１９】
その導電性膜の上に、ゲート電極をパターニングするための所定のレジストパターン（図示せず）を形成した。そのレジストパターンをマスクとして、導電性膜９にエッチングを施すことにより、ゲート電極を形成した。こうして、図７の実施例の欄に示すように、素子形成領域等にゲート電極１１を形成した。
【００２０】
次に、研磨処理を施した後（図６に示す工程）のシリコン酸化膜７の評価用ウェハ１表面からの高さを以下の要領で測定した。まず、研磨処理を施した後のシリコン酸化膜７およびシリコン窒化膜３のそれぞれの膜厚を、全ショットについて測定した。次に、測定されたシリコン酸化膜７の膜厚とシリコン窒化膜３の膜厚とに基づいて、所定の４つのショットを選定した。
【００２１】
すなわち、シリコン窒化膜３の膜厚の最小値と最大値がそれぞれ測定された２つのショットと、シリコン酸化膜７の膜厚の最小値および最大値がそれぞれ測定された２つのショットとの４つのショットを選定した。そして、その４つのショットについて、ＳＴＩ段差として、シリコン酸化膜７の評価用ウェハ１の表面からの高さ（段差）を、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いて測定した。
【００２２】
次に、比較例について説明する。まず、図４に比較例の欄に示すように、上述した評価用ウェハ１０１に、高密度プラズマによるシリコン酸化膜１０７を形成した。なお、領域ＲＲ１は低活性占有率領域を示し、領域ＲＲ２は高活性占有率領域を示す。次に、図５の比較例の欄に示すように、シリコン酸化膜１０７とシリコン窒化膜１０３との研磨選択比の比較的高いセリア系スラリーを用いて、シリコン酸化膜１０７に研磨処理を施した（第１研磨工程）。
【００２３】
セリア系スラリーでは、シリコン酸化膜１０７が実質的に研磨されてシリコン窒化膜１０３が研磨されないため、シリコン窒化膜１０３の残膜の制御性はよいが、低活性占有率の領域において、シリコン酸化膜１０７にディッシングやエロージョンが発生しやすい。このディッシング等を抑えるために、セリア系スラリーによるオーバポリッシュ量は最小限にされる。そのため、シリコン酸化膜１０７の残渣が部分的に認められた。
【００２４】
次に、図６の比較例の欄に示すように、シリコン酸化膜１０７とシリコン窒化膜１０３との研磨選択比の比較的低いシリカ系スラリーを用いて、シリコン酸化膜１０７に研磨処理を施した（第２研磨工程）。シリカ系スラリーでは研磨選択比が低いため、シリコン酸化膜１０７が研磨されてシリコン窒化膜１０３が露出すると、そのシリコン窒化膜１０３も研磨されることになる。次に、シリコン酸化膜１０７の評価用ウェハ１０１の表面からの高さを調整するウエットエッチングを施した。
【００２５】
次に、図７の比較例の欄に示すように、マスクとされたシリコン窒化膜１０３を除去した。その後、図８の比較例の欄に示すように、ゲート酸化膜を形成し、そのゲート酸化膜の上に導電性膜１０９を形成した。次に、導電性膜１０９に所定のエッチングを施すことにより、ゲート電極を形成した。こうして、図９の比較例の欄に示すように、素子形成領域等にゲート電極１１１を形成した。
【００２６】
基礎評価では、上述した比較例（比較例１）の他に、シリコン酸化膜とシリコン窒化膜との研磨選択比の比較的高いセリア系スラリーを用いてシリコン酸化膜に１回だけ研磨処理を施した他の比較例（比較例２）も評価の対象とした。比較例１および比較例２に係る評価用ウェハについて、実施例の場合と同様にして、研磨処理を施した後のシリコン酸化膜のウェハ表面からの高さ（段差）を、原子間力顕微鏡を用いて測定した。
【００２７】
次に、上述した基礎評価の結果について説明する。図１０は、シリコン酸化膜のウェハ表面からの高さ（ＳＴＩ高さ）と活性占有率との関係を示すグラフである。グラフＡは実施例に係るグラフであり、グラフＢは比較例１に係るグラフであり、グラフＣは比較例２に係るグラフである。図１０に示すように、活性占有率が５〜９０％の範囲において、ＳＴＩの高さのばらつきは、比較例１では約３３．０ｎｍ（ＴＢ）であり、また、比較例２では３９．６ｎｍ（ＴＣ）であった。
【００２８】
これに対して、実施例では、ＳＴＩの高さのばらつき（ＴＡ）は２１．５ｎｍであり、比較例１，２に比べてＳＴＩの高さのばらつきを大幅に低減できることがわかった。また、実施例では、２回の研磨処理のうち、２回目の研磨処理を１回目の研磨処理の研磨選択比とは逆の研磨選択比の研磨処理を施すことで、特に、活性占有率が３０％の低活性占有率の領域において、ＳＴＩの高さのばらつきを小さくできることがわかった。
【００２９】
次に、上述した基礎評価について、第２研磨工程の研磨量を振り分けて研磨を行い、ＳＴＩ高さと活性占有率との関係を求めた。そのデータに基づいて、ＳＴＩ高さのばらつきと、第２研磨工程の研磨量との関係をグラフにプロットした。その結果を図１１に示す。この評価では、パラメータの一例として、シリコン窒化膜の膜厚を９０ｎｍ、トレンチの深さを３５０ｎｍ、シリコン酸化膜の膜厚を５２０ｎｍ、第１研磨工程のセリアスラリーによるオーバーポリッシュ量を５０ｎｍ、ＳＴＩの高さを調整するためのエッチング量を２０ｎｍとした。そして、第２研磨工程の研磨量を０ｎｍ、１５ｎｍ、３０ｎｍ、４５ｎｍに振り分けた。
【００３０】
図１１に示す縦軸のＳＴＩ高さのばらつきの数値は、図１０に示すグラフの縦軸のＳＴＩ高さの振れ幅に対応する。図１１に示すように、ＳＴＩ高さのばらつきは、第２研磨工程の研磨量によって変わり、この評価では、研磨量が３０ｎｍの場合に、ＳＴＩ高さのばらつきが最も小さくなることがわかった。
【００３１】
したがって、活性占有率を振り分けた評価用ウェハに形成したシリコン酸化膜に対し、第２研磨工程の研磨量を振り分けて研磨処理を行った後に測定されるＳＴＩ高さと活性占有率との関係に基づいて、ＳＴＩ高さのばらつきと研磨量との関係を求めることで、ＳＴＩ高さのばらつきが最も小さくなるように第２研磨工程の研磨量を最適化できることがわかった。
【００３２】
ＳＴＩ高さのばらつきが低減されることで、ゲート電極を形成する際に、素子形成領域の直上の部分に残される反射防止膜の厚みのばらつきが抑制される。これにより、レジストパターンの寸法のばらつきが低減されて、所望のゲート電極を形成することができる。その結果、半導体装置の歩留まりの低下を抑制したり、信頼性の低下を防止することができる。特に、上述した製造方法では、活性占有率が比較的低い領域において、ＳＴＩ高さのばらつきを抑えることができることがわかった。
【００３３】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例に係る基礎評価のための評価用ウェハを示す平面図および部分拡大断面図である。
【図２】同実施例において、図１に示すＡの部分に形成されたトレンチを示す部分拡大断面図である。
【図３】同実施例において、図１に示すＢの部分に形成されたトレンチを示す部分拡大断面図である。
【図４】同実施例において、評価の一工程を示す部分拡大断面図である。
【図５】同実施例において、図４に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図６】同実施例において、図５に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図７】同実施例において、図６に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図８】同実施例において、図７に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図９】同実施例において、図８に示す工程の後に行なわれる工程を示す部分拡大断面図である。
【図１０】同実施例において、評価結果としてのＳＴＩ高さと活性占有率との関係を示すグラフである。
【図１１】同実施例において、評価結果としてのＳＴＩ高さのばらつきと研磨量との関係を示すグラフである。
【符号の説明】
【００３５】
１  評価用ウェハ、２  ショット、３  シリコン窒化膜、５  トレンチ、７  シリコン酸化膜、９  導電性膜、１１  ゲート電極、Ｒ１  低活性占有率の領域、Ｒ２  高活性占有率の領域、Ｈ  高さ、ＴＡ，ＴＢ，ＴＣ  ばらつきの幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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