(57)【要約】【課題】アクティブ領域に発生する結晶欠陥を抑制することにより、半導体装置の不良率を低減できる技術を提供する。【解決手段】本実施の形態１は、ＳＲＡＭの平面構成に関するものである。そして、本実施の形態１の特徴の１つは、図４に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げる。例えば、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３をＬ字形状にする。【選択図】図４
2009130167.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたｎチャネル型ＭＩＳＦＥＴを備え、
前記ｎチャネル型ＭＩＳＦＥＴは、
（ａ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｃ）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有し、
前記ソース領域および前記ドレイン領域は、前記半導体基板のアクティブ領域にｎ型不純物を導入することにより形成され、
前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する半導体装置であって、
前記アクティブ領域の終端部における前記第２方向の幅は、前記アクティブ領域の中央部における前記第２方向の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記アクティブ領域の終端部における前記第２方向の幅は、前記アクティブ領域の前記第２方向の幅の中で最も大きいことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記アクティブ領域の終端部における前記第２方向の幅は、前記アクティブ領域のうち前記第２方向の幅が最も小さい領域幅の１．５倍以上の大きさがあることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記アクティブ領域の周囲は素子分離領域で囲まれていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記素子分離領域は、前記半導体基板に形成された溝に絶縁膜を埋め込むことにより形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記半導体基板上には、さらに、前記半導体基板に電位を供給するｐ型半導体領域よりなる基板電位供給部が形成されており、前記基板電位供給部と前記アクティブ領域とは前記素子分離領域によって分離されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記アクティブ領域には窒素が導入されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記アクティブ領域の終端部は、前記第２方向に曲がっていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記アクティブ領域の終端部は、Ｌ字形状をしていることを特徴とする半導体装置。
【請求項１０】
半導体基板上に形成された複数のｎチャネル型ＭＩＳＦＥＴを備え、
前記複数のｎチャネル型ＭＩＳＦＥＴのうち第１ＭＩＳＦＥＴは、
（ａ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ１）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｃ１）前記第１ゲート電極に整合して形成された第１ソース領域および第１ドレイン領域とを有し、
前記第１ソース領域および前記第１ドレイン領域は、前記半導体基板の第１アクティブ領域に導電型不純物を導入することにより形成され、
前記第１アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記第１ゲート電極は、前記第１方向と交差する第２方向に延在し、前記第１アクティブ領域と前記第１ゲート電極とは平面的に交差する領域を有し、
前記複数のｎチャネル型ＭＩＳＦＥＴのうち第２ＭＩＳＦＥＴは、
（ａ２）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｃ２）前記第２ゲート電極に整合して形成された第２ソース領域および第２ドレイン領域とを有し、
前記第２ソース領域および前記第２ドレイン領域は、前記半導体基板の第２アクティブ領域に導電型不純物を導入することにより形成され、
前記第２アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記第２ゲート電極は、前記第１方向と交差する第２方向に延在し、前記第２アクティブ領域と前記第２ゲート電極とは平面的に交差する領域を有する半導体装置であって、
前記第１アクティブ領域と前記第２アクティブ領域は、互いに並行して前記第１方向に延在するように配置されており、
前記第１アクティブ領域の終端部と前記第２アクティブ領域の終端部は、互いに接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１アクティブ領域および前記第２アクティブ領域には、窒素が導入されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第１アクティブ領域の周囲と前記第２アクティブ領域の周囲を囲むように素子分離領域が形成され、
さらに、前記半導体基板には、前記半導体基板に電位を供給するｐ型半導体領域よりなる基板電位供給部が形成されており、前記基板電位供給部と前記第１アクティブ領域あるいは前記基板電位供給部と前記第２アクティブ領域とは、前記素子分離領域で分離されていることを特徴とする半導体装置。
【請求項１３】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴを含み、
前記複数のｎチャネル型ＭＩＳＦＥＴのそれぞれは、
（ａ１）前記半導体基板内に形成されたｐ型ウェルと、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ１）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｄ１）前記第１ゲート電極に整合して形成された第１ソース領域および第１ドレイン領域とを有し、
前記第１ソース領域および前記第１ドレイン領域は、前記ｐ型ウェルを形成した第１アクティブ領域にｎ型不純物を導入することにより形成され、
前記第１アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記第１ゲート電極は、前記第１方向と交差する第２方向に延在し、前記第１アクティブ領域と前記第１ゲート電極とは平面的に交差する領域を有し、
前記複数のｐチャネル型ＭＩＳＦＥＴのそれぞれは、
（ａ２）前記半導体基板内に形成されたｎ型ウェルと、
（ｂ２）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｃ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｄ２）前記第２ゲート電極に整合して形成された第２ソース領域および第２ドレイン領域とを有し、
前記第２ソース領域および前記第２ドレイン領域は、前記ｎ型ウェルを形成した第２アクティブ領域にｐ型不純物を導入することにより形成され、
前記第２アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記第２ゲート電極は、前記第１方向と交差する第２方向に延在し、前記第２アクティブ領域と前記第２ゲート電極とは平面的に交差する領域を有する半導体装置であって、
前記第１アクティブ領域の終端部における前記第２方向の幅は、前記第１アクティブ領域の中央部における前記第２方向の幅よりも大きいことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記第１アクティブ領域には窒素が導入されている一方、前記第２アクティブ領域には窒素が導入されていないことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記半導体基板は、さらに、
（ｄ）素子間を分離する素子分離領域と、
（ｅ）前記ｐ型ウェルに電位を供給するためのｐ型半導体領域よりなる第１基板電位供給部と、
（ｆ）前記ｎ型ウェルに電位を供給するためのｎ型半導体領域よりなる第２基板電位供給部とを有し、
前記第１アクティブ領域と前記第１基板電位供給部とは前記素子分離領域によって分離されている一方、前記第２アクティブ領域には前記第２基板電位供給部と接触しているものがあることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記メモリセルは、ＳＲＡＭのメモリセルであることを特徴とする半導体装置。
【請求項１７】
半導体基板上に形成されたｎチャネル型ＭＩＳＦＥＴを備え、
前記ｎチャネル型ＭＩＳＦＥＴは、
（ａ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｃ）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有し、
前記ソース領域および前記ドレイン領域は、前記半導体基板のアクティブ領域に導電型不純物を導入することにより形成され、
前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する半導体装置であって、
前記半導体装置は、さらに、前記ゲート電極と同層で形成され、かつ、前記ゲート電極と並行するように前記第２方向に延在するダミー電極が形成されており、
前記ダミー電極は、前記アクティブ領域の終端部と平面的に重なることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記アクティブ領域の周囲を囲むように素子分離領域が形成され、
さらに、前記半導体基板には、前記半導体基板に電位を供給するｐ型半導体領域よりなる基板電位供給部が形成されており、前記基板電位供給部と前記アクティブ領域とは、前記素子分離領域で分離されていることを特徴とする半導体装置。
【請求項１９】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴを含み、
前記複数のｎチャネル型ＭＩＳＦＥＴのそれぞれは、
（ａ１）前記半導体基板内に形成されたｐ型ウェルと、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ１）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｄ１）前記第１ゲート電極に整合して形成された第１ソース領域および第１ドレイン領域とを有し、
前記第１ソース領域および前記第１ドレイン領域は、前記ｐ型ウェルを形成した第１アクティブ領域にｎ型不純物を導入することにより形成され、
前記第１アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記第１ゲート電極は、前記第１方向と交差する第２方向に延在し、前記第１アクティブ領域と前記第１ゲート電極とは平面的に交差する領域を有し、
前記複数のｐチャネル型ＭＩＳＦＥＴのそれぞれは、
（ａ２）前記半導体基板内に形成されたｎ型ウェルと、
（ｂ２）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｃ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｄ２）前記第２ゲート電極に整合して形成された第２ソース領域および第２ドレイン領域とを有し、
前記第２ソース領域および前記第２ドレイン領域は、前記ｎ型ウェルを形成した第２アクティブ領域にｐ型不純物を導入することにより形成され、
前記第２アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記第２ゲート電極は、前記第１方向と交差する第２方向に延在し、前記第２アクティブ領域と前記第２ゲート電極とは平面的に交差する領域を有する半導体装置であって、
前記半導体装置は、さらに、前記第１ゲート電極と同層で形成され、かつ、前記第１ゲート電極と並行するように前記第２方向に延在するダミー電極が形成されており、
前記ダミー電極は、前記第１アクティブ領域の終端部と平面的に重なることを特徴とする半導体装置。
【請求項２０】
（ａ）半導体基板上に素子分離領域を形成することによりアクティブ領域と基板コンタクト部とを区画し、前記素子分離領域で前記アクティブ領域と前記基板コンタクト部を分離する工程と、
（ｂ）前記半導体基板内にｐ型ウェルを形成する工程と、
（ｃ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記導体膜をパターニングすることにより、前記ゲート絶縁膜を介した前記アクティブ領域上にゲート電極を形成する工程と、
（ｆ）前記ゲート電極に整合して前記アクティブ領域内にｎ型不純物を導入することにより、ｎ型半導体領域よりなるソース領域およびドレイン領域を形成する工程と、
（ｇ）前記基板コンタクト部にｐ型不純物を導入することにより、基板電位供給部を形成する工程とを備え、
前記（ａ）工程で形成される前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記（ｅ）工程で形成される前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する半導体装置の製造方法であって、
前記アクティブ領域の終端部における前記第２方向の幅は、前記アクティブ領域の中央部における前記第２方向の幅よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
（ｈ）前記（ｆ）工程前あるいは前記（ｆ）工程後、前記アクティブ領域に窒素を導入する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）半導体基板上に素子分離領域を形成することによりアクティブ領域と基板コンタクト部とを区画し、前記素子分離領域で前記アクティブ領域と前記基板コンタクト部を分離する工程と、
（ｂ）前記半導体基板内にｐ型ウェルを形成する工程と、
（ｃ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記導体膜をパターニングすることにより、前記ゲート絶縁膜を介した前記アクティブ領域上にゲート電極を形成する工程と、
（ｆ）前記ゲート電極に整合して前記アクティブ領域内にｎ型不純物を導入することにより、ｎ型半導体領域よりなるソース領域およびドレイン領域を形成する工程と、
（ｇ）前記基板コンタクト部にｐ型不純物を導入することにより、基板電位供給部を形成する工程とを備え、
前記（ａ）工程で形成される前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記（ｅ）工程で形成される前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する半導体装置の製造方法であって、
さらに、前記（ｅ）工程では、前記ゲート電極と同層で、かつ、前記ゲート電極と並行するように前記第２方向に延在するダミー電極を形成し、
前記ダミー電極が前記アクティブ領域の終端部と平面的に重なるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display）ドライバなどに搭載されるＳＲＡＭ（Static Random Access Memory）に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−４３０８２号公報（特許文献１）には、素子分離領域の応力によるＭＩＳトランジスタの特性変動を抑制したＳＲＡＭを有する半導体装置およびその製造方法が記載されている。具体的には、第１のアクセストランジスタの活性領域と基板コンタクト領域が平面視して一体になるように分離絶縁膜を形成するものである。そして、第１のアクセストランジスタの活性領域と基板コンタクト領域との間に位置する半導体基板上にダミーゲート電極を形成する。このダミーゲート電極を基板コンタクト領域のｐ型不純物領域と電気的に接続するとしている。
【特許文献１】特開２００７−４３０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤドライバは、例えば、入力データを入力するＩ／Ｏ回路（入力回路）、Ｉ／Ｏ回路で入力した入力データを処理するロジック回路、ロジック回路で処理したデータを一次的に記憶するＳＲＡＭ、および、ＳＲＡＭに記憶したデータを適切なタイミングで出力する出力回路などを有している。このように、ＬＣＤドライバでは、データを記憶するためにＳＲＡＭを使用されることが一般的になっている。
【０００４】
ＳＲＡＭのメモリセルＭＣは、例えば、図２７に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【０００５】
具体的には、半導体基板を素子分離領域ＳＴＩで複数のアクティブ領域（活性領域）Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２に区画する。素子分離領域ＳＴＩで区画された複数のアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２は、半導体基板の第１方向に並んで延在するように配置され、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２の周囲を素子分離領域ＳＴＩで囲む構造となっている。ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３では、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３内にリンや砒素などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間のアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３上にゲート絶縁膜を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３の延在する第１方向とは交差する第２方向に延在している。このようにして、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３内に形成されているソース領域およびドレイン領域によりｎチャネル型ＭＩＳＦＥＴが形成される。同様に、アクティブ領域Ａｐ１、Ａｐ２上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｐ１、Ａｐ２内に形成されているソース領域およびドレイン領域によりｐチャネル型ＭＩＳＦＥＴが形成される。
【０００６】
例えば、ＳＲＡＭのメモリセルＭＣにおいて、アクティブ領域Ａｎ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ１および転送用ＭＩＳＦＥＴＱｔ１が同一のアクティブ領域Ａｎ１に形成されている。また、アクティブ領域Ａｐ１に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳＦＥＴＱｐ１が形成され、アクティブ領域Ａｐ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷ＭＩＳＦＥＴＱｐ２が形成されている。同様に、アクティブ領域Ａｎ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ２および転送用ＭＩＳＦＥＴＱｔ２が同一のアクティブ領域Ａｎ２に形成されている。
【０００７】
さらに、ＳＲＡＭにおいては、６つの電界効果トランジスタからなるメモリセルＭＣが複数形成されている以外に、ＳＲＡＭの構造上、駆動用トランジスタＱｄ１、Ｑｄ２のドレイン領域の電位を得るために、基板電位供給部Ｌｐ１、Ｌｐ２が設けられている。この基板電位供給部Ｌｐ１、Ｌｐ２は、ｐ型半導体領域から形成されている。同様に、半導体基板には、ｎ型半導体領域からなる基板電位供給部Ｌｎ１も形成されている。そして、メモリセルＭＣの形成領域と基板電位供給部Ｌｐ１、Ｌｐ２、Ｌｎ１との間の領域は、本来、ゲート電極Ｇを形成する必要のない領域であるが、半導体基板の全体にわたって、ゲート電極Ｇを均一に形成して加工精度を確保するために、ゲート電極Ｇの間隔に対応したダミー電極ＤＧが形成されている。
【０００８】
このように構成されたＳＲＡＭにおいては、例えば、図２７に示すように、アクティブ領域Ａｎ１と基板電位供給部Ｌｐ１は、素子分離領域ＳＴＩで分離されている。しかし、アクティブ領域Ａｎ１の終端部は、アクティブ領域の形成工程で先細りの形状に加工されやすく、この先細りした終端部へ素子分離領域ＳＴＩからの応力が集中的にかかりやすくなる。特に、素子分離領域ＳＴＩとして、半導体基板に形成した溝に酸化シリコン膜を埋め込んだ構造を採用すると、溝に埋め込まれた酸化シリコン膜の膨張によりアクティブ領域Ａｎ１の応力がかかる。近年では、半導体装置の微細化により素子分離領域ＳＴＩを構成する溝の大きさも小さくなっているので、さらに、アクティブ領域Ａｎ１にかかる応力が大きくなる。このため、アクティブ領域Ａｎ１の終端部では結晶欠陥が発生しやすく、この結晶欠陥の成長がアクティブ領域Ａｎ１の延在方向に沿って進み、アクティブ領域Ａｎ１に形成されているソース領域とドレイン領域をまたいで結晶欠陥が形成されることになる。すると、この結晶欠陥を介してソース領域とドレイン領域の間にリーク電流が発生することにより、ＳＲＡＭのメモリセルＭＣの特性が劣化し、ＳＲＡＭの不良率が上昇する問題点が発生する。
【０００９】
そこで、アクティブ領域Ａｎ２、Ａｎ３に示すように、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２をつなげる構造が取られている。すなわち、アクティブ領域Ａｎ２、Ａｎ３を基板電位供給部Ｌｐ２にまで延在し、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２をＨ型にする構造が取られている。このＨ型構造によれば、アクティブ領域Ａｎ２、Ａｎ３の終端部が形成されなくなる利点を有する。つまり、Ｈ型構造にすることにより、応力の集中する終端部を形成しなくてもすむので、アクティブ領域Ａｎ２、Ａｎ３に発生する結晶欠陥を抑制することができる。
【００１０】
このことから、従来のＳＲＡＭでは、図２７に示すように、例えば、アクティブ領域Ａｎ１と基板電位供給部Ｌｐ１を分離する構造だけでなく、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２とを接触させる構造（Ｈ型構造）も一部に採用している。これにより、アクティブ領域Ａｎ２、Ａｎ３に発生する結晶欠陥を抑制することができる。このように、従来のＳＲＡＭでは、アクティブ領域Ａｎ１と基板電位供給部Ｌｐ１のように互いに素子分離領域ＳＴＩで分離する構造と、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２のように互いに接触させてＨ型構造とを交互に配置するレイアウトがｎチャネル型ＭＩＳＦＥＴ形成領域に採用されている。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においても、アクティブ領域Ａｐ１のように基板電位供給部Ｌｎ１と分離する構造と、アクティブ領域Ａｐ２のように基板電位供給部Ｌｎ１と接触する構造を配置することが行なわれている。
【００１１】
ここで、アクティブ領域に発生する結晶欠陥は、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているアクティブ領域よりもｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているアクティブ領域により多く発生する事実がある。この事実は、本発明者が検討した結果によると以下に示すように考えることができる。つまり、ｎチャネル型ＭＩＳＦＥＴでは、アクティブ領域にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入してソース領域やドレイン領域を形成している。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域では、アクティブ領域にホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）などのｐ型不純物を導入してソース領域やドレイン領域を形成している。このとき、結晶欠陥は、応力を受けることにより結晶に転位が発生し、この転位が成長することにより形成される。本発明者は転位を成長させる応力のしきい値がアクティブ領域に導入されている不純物の種類により異なることを見出したのである。すなわち、アクティブ領域に導入されている不純物がリンや砒素などのｎ型不純物である場合、アクティブ領域に導入されている不純物がホウ素やフッ化ホウ素などのｐ型不純物である場合に比べて、転位成長に必要な応力が小さくなるのである。つまり、ｎ型不純物を導入したアクティブ領域の方がｐ型不純物を導入したアクティブ領域よりも小さな応力で転位成長が生じるのである。このことから、ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域の方がｐチャネル型ＭＩＳＦＥＴを形成するアクティブ領域よりも結晶欠陥が生じやすくなる傾向があるのである。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域において、アクティブ領域に発生する結晶欠陥を抑制する必要があることがわかる。
【００１２】
上述したように、ｎチャネル型ＭＩＳＦＥＴ形成領域では、アクティブ領域Ａｎ１と基板電位供給部Ｌｐ１のように互いに素子分離領域ＳＴＩで分離する構造と、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２のように互いに接触させてＨ型構造とを交互に配置している。この分離構造とＨ型構造では、分離構造のアクティブ領域に結晶欠陥が発生しやすくなっている。分離構造における結晶欠陥を抑制するために、ｎ型半導体領域から構成されるアクティブ領域に窒素を導入することが行なわれている。すなわち、リンや砒素などのｎ型不純物が導入されるアクティブ領域に、さらに、窒素を導入している。窒素は欠陥を埋め込む機能を有しており、リンや砒素をアクティブ領域に打込むことにより形成された欠陥や転位ループなどを修復することができるのである。このため、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域に窒素を導入することにより、アクティブ領域に発生する結晶欠陥を抑制できる。特に、分離構造では、アクティブ領域の終端部結晶欠陥の発生が著しく低下する。これは、窒素が結晶欠陥を修復する機能を有しているからと考えることができるが、別の言い方をすれば、アクティブ領域に窒素を導入することにより、リンや砒素だけを導入している場合に比べて、転位成長に必要な応力が大きくなるからと考えられる。このようにして、分離構造をしているアクティブ領域に発生する結晶欠陥を抑制することができる。
【００１３】
ｎチャネル型ＭＩＳＦＥＴ形成領域において、分離構造のアクティブ領域に発生する結晶欠陥を抑制できることになるが、この結果、Ｈ型構造のアクティブ領域における結晶欠陥が顕在化してきている。つまり、窒素を導入する前は、分離構造のアクティブ領域に発生する結晶欠陥の方が、Ｈ型構造のアクティブ領域に発生する結晶欠陥よりもはるかに多かったので、Ｈ型構造のアクティブ領域に発生する結晶欠陥の抑制は、分離領域のアクティブ領域に発生する結晶欠陥の抑制に比べて相対的な重要度は低くなっていた。しかし、窒素を導入することにより、分離構造のアクティブ領域に発生する結晶欠陥を抑制できるようになったことから、相対的に、Ｈ型構造のアクティブ領域に発生する結晶欠陥を抑制する重要性が高まってきたのである。
【００１４】
Ｈ型構造においては、図２７に示すように、ｎ型半導体領域であるアクティブ領域Ａｎ２、Ａｎ３と、ｐ型半導体領域である基板電位供給部Ｌｐ２がつながった構造をしている。このＨ型構造では、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２の接続部分に応力がかかり欠陥が発生しやすくなっている。そして、接続部分で発生した結晶欠陥が成長し、基板電位供給部Ｌｐ２とつながっているアクティブ領域Ａｎ２、Ａｎ３に延在してしまうおそれがある。つまり、Ｈ型構造では、基板電位供給部Ｌｐ２とアクティブ領域Ａｎ２、Ａｎ３がつながっていることから、基板電位供給部Ｌｐ２（接続部分）で発生した結晶欠陥がアクティブ領域Ａｎ２、Ａｎ３にまで達することが生じるのである。このようにアクティブ領域Ａｎ２、Ａｎ３を貫く結晶欠陥が成長すると、この結晶欠陥を介してソース領域とドレイン領域の間にリーク電流が発生することにより、ＳＲＡＭのメモリセルＭＣの特性が劣化し、ＳＲＡＭの不良率が上昇する問題点が発生する。すなわち、アクティブ領域Ａｎ２、Ａｎ３と基板電位供給部Ｌｐ２をつなげるＨ型構造では、窒素を導入する前の分離構造の終端部よりは結晶欠陥の発生が少なくすることができる。ところが、窒素を導入した後の分離構造の終端部で結晶欠陥の発生を抑制できるようになった結果、基板電位供給部Ｌｐ２とアクティブ領域Ａｎ２、Ａｎ３がつながっているＨ型構造に起因した結晶欠陥が顕在化してきているのである。
【００１５】
本発明の目的は、アクティブ領域に発生する結晶欠陥を抑制することにより、半導体装置の不良率を低減できる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
代表的な実施の形態による半導体装置は、半導体基板上に形成されたｎチャネル型ＭＩＳＦＥＴを備え、前記ｎチャネル型ＭＩＳＦＥＴは、（ａ）前記半導体基板上に形成されたゲート絶縁膜と、（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｃ）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有する。そして、前記ソース領域および前記ドレイン領域は、前記半導体基板のアクティブ領域にｎ型不純物を導入することにより形成される。ここで、前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する。このとき、前記アクティブ領域の終端部における前記第２方向の幅は、前記アクティブ領域の中央部における前記第２方向の幅よりも大きいことを特徴とするものである。
【００１９】
代表的な実施の形態による半導体装置によれば、アクティブ領域の終端部の幅を大きくすることで、アクティブ領域の終端部での応力集中を緩和できる結果、応力集中に起因してアクティブ領域に発生する結晶欠陥を抑制することができ、半導体装置の不良率を低減することができる。
【００２０】
また、代表的な実施の形態による半導体装置は、半導体基板上に形成されたｎチャネル型ＭＩＳＦＥＴを備え、前記ｎチャネル型ＭＩＳＦＥＴは、（ａ）前記半導体基板上に形成されたゲート絶縁膜と、（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｃ）前記ゲート電極に整合して形成されたソース領域およびドレイン領域とを有する。そして、前記ソース領域および前記ドレイン領域は、前記半導体基板のアクティブ領域に導電型不純物を導入することにより形成される。ここで、前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する。このとき、前記半導体装置は、さらに、前記ゲート電極と同層で形成され、かつ、前記ゲート電極と並行するように前記第２方向に延在するダミー電極が形成されており、前記ダミー電極は、前記アクティブ領域の終端部と平面的に重なることを特徴とするものである。
【００２１】
代表的な実施の形態による半導体装置によれば、アクティブ領域の終端部をダミー電極で覆うことにより、アクティブ領域の終端部では、不純物の導入が行なわれない。つまり、不純物を打ち込むことによる結晶欠陥の発生を抑制することができ、半導体装置の不良率を低減することができる。
【００２２】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に素子分離領域を形成することによりアクティブ領域と基板コンタクト部とを区画し、前記素子分離領域で前記アクティブ領域と前記基板コンタクト部を分離する工程と、（ｂ）前記半導体基板内にｐ型ウェルを形成する工程とを有する。続いて、（ｃ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上に導体膜を形成する工程と、（ｅ）前記導体膜をパターニングすることにより、前記ゲート絶縁膜を介した前記アクティブ領域上にゲート電極を形成する工程とを有する。その後、（ｆ）前記ゲート電極に整合して前記アクティブ領域内にｎ型不純物を導入することにより、ｎ型半導体領域よりなるソース領域およびドレイン領域を形成する工程と、（ｇ）前記基板コンタクト部にｐ型不純物を導入することにより、基板電位供給部を形成する工程とを備える。ここで、前記（ａ）工程で形成される前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記（ｅ）工程で形成される前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する。このとき、前記アクティブ領域の終端部における前記第２方向の幅は、前記アクティブ領域の中央部における前記第２方向の幅よりも大きくなるように形成する。
【００２３】
代表的な実施の形態による半導体装置の製造方法によれば、アクティブ領域の終端部の幅を大きくすることで、アクティブ領域の終端部での応力集中を緩和できる結果、応力集中に起因してアクティブ領域に発生する結晶欠陥を抑制することができ、半導体装置の不良率を低減することができる。
【００２４】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に素子分離領域を形成することによりアクティブ領域と基板コンタクト部とを区画し、前記素子分離領域で前記アクティブ領域と前記基板コンタクト部を分離する工程と、（ｂ）前記半導体基板内にｐ型ウェルを形成する工程とを有する。続いて、（ｃ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上に導体膜を形成する工程と、（ｅ）前記導体膜をパターニングすることにより、前記ゲート絶縁膜を介した前記アクティブ領域上にゲート電極を形成する工程とを有する。その後、（ｆ）前記ゲート電極に整合して前記アクティブ領域内にｎ型不純物を導入することにより、ｎ型半導体領域よりなるソース領域およびドレイン領域を形成する工程と、（ｇ）前記基板コンタクト部にｐ型不純物を導入することにより、基板電位供給部を形成する工程とを備える。ここで、前記（ａ）工程で形成される前記アクティブ領域は、前記半導体基板の第１方向に延在し、かつ、前記（ｅ）工程で形成される前記ゲート電極は、前記第１方向と交差する第２方向に延在し、前記アクティブ領域と前記ゲート電極とは平面的に交差する領域を有する。さらに、前記（ｅ）工程では、前記ゲート電極と同層で、かつ、前記ゲート電極と並行するように前記第２方向に延在するダミー電極を形成し、前記ダミー電極が前記アクティブ領域の終端部と平面的に重なるように形成するものである。
【００２５】
この代表的な実施の形態による半導体装置の製造方法によれば、アクティブ領域の終端部をダミー電極で覆うことにより、アクティブ領域の終端部では、不純物の導入が行なわれない。つまり、不純物を打ち込むことによる結晶欠陥の発生を抑制することができ、半導体装置の不良率を低減することができる。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
アクティブ領域に発生する結晶欠陥を抑制することができる。この結果、半導体装置の不良率を低減できる技術を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３３】
（実施の形態１）
本実施の形態１では、代表的な具体例として、ＬＣＤドライバ（半導体装置）に使用されるＳＲＡＭについて説明するが、ＬＣＤドライバ以外の半導体装置に使用されるＳＲＡＭにも適用することができ、さらには、ＳＲＡＭに限らず、電界効果トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を形成する半導体装置に幅広く適用することができる。
【００３４】
まず、本実施の形態１におけるＬＣＤドライバの外観構成について説明する。図１は、ＬＣＤドライバを構成する半導体チップＣＨＰの表面を示す平面図である。図１において、半導体チップＣＨＰは、例えば細長い長方形状（矩形形状）に形成された半導体基板１を有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤのドライバが形成されている。
【００３５】
半導体チップＣＨＰは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち１つの長辺（図１では下側の辺）に沿ってバンプ電極ＢＰ１が配置されている。これらのバンプ電極ＢＰ１は、一直線上に配置されている。バンプ電極ＢＰ１は、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＳＩ（Large Scale Integration）に接続する外部接続端子として機能する。特に、バンプ電極ＢＰ１は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
【００３６】
次に、一対の長辺のうちもう１つの長辺（図１では上側の辺）に沿ってバンプ電極ＢＰ２が配置されている。これらのバンプ電極ＢＰ２は、長辺に沿って２列に配置されており、長辺に沿った２列が千鳥状に配置されている。これにより、バンプ電極ＢＰ２を高密度に配置することができる。これらのバンプ電極ＢＰ２も半導体基板１の内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極ＢＰ２は、集積回路からの出力信号用のバンプ電極である。
【００３７】
このように半導体チップＣＨＰの外周を構成する一対の長辺には、バンプ電極ＢＰ１とバンプ電極ＢＰ２が形成されていることになる。このとき、バンプ電極ＢＰ１の数に比べてバンプ電極ＢＰ２の数が多くなっているため、バンプ電極ＢＰ１は長辺に沿って一直線状に形成されているのに対し、バンプ電極ＢＰ２は長辺に沿って千鳥状に配置されている。これは、バンプ電極ＢＰ１がＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極ＢＰ２がＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極ＢＰ１の数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極ＢＰ２の数が多くなるのである。つまり、出力信号用のバンプ電極ＢＰ２は、液晶表示素子を構成する個々のセル（画素）に対して設けられているため、セルの個数に相当する数だけバンプ電極ＢＰ２が必要となるのである。したがって、入力信号用のバンプ電極ＢＰ１に比べて出力信号用のバンプ電極ＢＰ２は数が多くなる。このため、入力信号用のバンプ電極ＢＰ１は、長辺に沿って一直線状に配置することができるが、出力信号用のバンプ電極ＢＰ２は、長辺に沿って千鳥状に配置して数を増やしている。
【００３８】
なお、図１では、半導体チップＣＨＰを構成する一対の長辺に沿ってバンプ電極ＢＰ１とバンプ電極ＢＰ２を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。
【００３９】
半導体チップＣＨＰの外観構成は上記のようになっており、以下に、半導体チップＣＨＰに形成されている集積回路により実現されるＬＣＤドライバの機能について説明する。図２は、ＬＣＤドライバの機能を示す機能ブロック図である。このＬＣＤドライバは、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、図２に示すような、Ｉ／Ｏ回路２、インタフェース３、ロジック部４、ＳＲＡＭ５、ソース出力部６、電源回路７、内蔵クロック８、階調回路９、ＮＶメモリ１０およびパネル制御部１１などを有している。これらの機能は、半導体基板１に形成される半導体素子および配線によって実現されている。
【００４０】
Ｉ／Ｏ回路２は、ＬＣＤドライバ（半導体チップＣＨＰ）へ入力信号を入力するための回路であり、インタフェース３は、Ｉ／Ｏ回路２から入力された入力信号をロジック部４へ出力するために介在する回路である。
【００４１】
ロジック部４は、デコーダやシフトレジスタなどから構成され、ロジック部４に入力された入力信号に対してデータ処理を行なうように構成されている。具体的に、ロジック部４では、シリアルデータからなる入力信号をセルアレイの各画素に対応するパラレルデータに変換する機能を有している。
【００４２】
ＳＲＡＭ５は、データを記憶するように構成されており、例えば、ロジック部４で処理されたパラレルデータを記憶するものである。ソース出力部６は、ロジック部４で生成され、ＳＲＡＭ５に記憶されているパラレルデータを所定のタイミングでＬＣＤドライバから出力する機能を有している。例えば、ソース出力部６は、ＳＲＡＭ５に記憶されているパラレルデータを所定のタイミングで入力し保持するラッチ回路およびラッチ回路から出力されるパラレルデータの電圧を変換してセルアレイの各画素に適した電圧信号（出力信号）にするレベルシフト回路などから構成されている。
【００４３】
電源回路７は、直流電源からの入力電圧の供給を受けて動作し、基準電圧のほか入力電圧から様々な電圧値を有する内部電圧を生成してＬＣＤドライバを構成する各部へ供給するように構成されている。例えば、電源回路７からロジック部４には、約５Ｖ程度の動作電圧を供給し、ソース出力部６の一部を構成するレベルシフト回路には、約４０Ｖ程度の電圧を供給するように構成されている。
【００４４】
内蔵クロック８は、所定のタイミングをとるために使用されるクロック信号を生成する回路であり、この内蔵クロック８により生成されたクロック信号を利用して、ロジック部６でシリアルデータからパラレルデータを生成するタイミングや、ＳＲＡＭ５に記憶されているパラレルデータを逐次出力するタイミングを制御することが行なわれる。
【００４５】
階調回路９は、液晶表示パネル（ＬＣＤ）の色調を決めるのに必要な電圧を制御する機能を有する回路であり、ＮＶメモリ１０は、基準電圧のトリミング、製品コードの書き込み、あるいは、ＳＲＡＭ５の冗長回路として使用される。さらに、パネル制御部１１は、ワード出力の制御に使用されるものである。
【００４６】
ＬＣＤドライバ（半導体チップＣＨＰ）は上記のような機能を有しており、以下に、主要な動作について簡単に説明する。まず、ＬＣＤドライバの外部にあるＣＰＵ（Central Processing Unit）から表示データ（５Ｖ）を入力する。この表示データ（５Ｖ）はシリアルデータであり、ＬＣＤドライバの外部接続端子であるバンプ電極ＢＰ１から入力される。バンプ電極ＢＰ１から入力されたシリアルデータ（５Ｖ）は、Ｉ／Ｏ回路２およびインタフェース３を介してロジック回路４に入力する。ロジック回路４では、内蔵クロック８で生成されたクロック信号に基づいて、入力したシリアルデータ（５Ｖ）をセルアレイの各画素に対応したパラレルデータ（５Ｖ）に変換する。このシリアルデータ（５Ｖ）からパラレルデータ（５Ｖ）への変換は、ロジック回路４を構成するデコーダやシフトレジスタを使用することにより行なわれる。
【００４７】
続いて、ロジック回路４で生成されたパラレルデータ（５Ｖ）は、ＳＲＡＭ５に蓄積される。そして、ＳＲＡＭ５に蓄積されたパラレルデータ（５Ｖ）は、所定のタイミングでＳＲＡＭ５から読み出され、ソース出力部６に出力される。ソース出力部６に入力したパラレルデータ（５Ｖ）は、ソース出力部６を構成するラッチ回路を経由した後、さらに、ソース出力部６を構成するレベルシフト回路で高電圧の出力信号（４０Ｖ）に変換される。そして、レベルシフト回路からの出力信号（４０Ｖ）は、ＬＣＤドライバの外部接続端子であるバンプ電極ＢＰ２からＬＣＤ（液晶表示パネル）の各画素に出力される。これにより、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御することができ、ＬＣＤに画像が表示される。以上のようにして、ＬＣＤドライバが機能する。このとき、ＬＣＤドライバにおいてデータを記憶する機能はＳＲＡＭ５で実現されており、ＳＲＡＭ５はＬＣＤドライバを実現するために重要な機能を有することになる。本実施の形態１では、ＬＣＤドライバを構成するＳＲＡＭ５の構造に特徴がある。
【００４８】
以下では、このＳＲＡＭ５について説明する。まず、ＳＲＡＭ５を構成するメモリセルＭＣの等価回路について説明する。図３は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図３に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００４９】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００５０】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００５１】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ"）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ"）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ"）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００５２】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ"）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ"または“Ｌ"）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００５３】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ"電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００５４】
次に、本実施の形態１におけるＳＲＡＭの特徴であるレイアウト構成について説明する。ＳＲＡＭのメモリセルＭＣ（図４の点線で囲む領域）は、例えば、図４に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００５５】
具体的には、半導体基板を素子分離領域ＳＴＩで複数のアクティブ領域（活性領域）Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２に区画されている。素子分離領域ＳＴＩで区画された複数のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２は、半導体基板のｘ方向（第２方向）に並んでｙ方向（第１方向）に延在するように配置され、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２の周囲を素子分離領域ＳＴＩで囲む構造となっている。ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３では、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３内にリンや砒素などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３上にゲート絶縁膜を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の延在するｙ方向（第１方向）とは交差するｘ方向（第２方向）に延在している。このようにして、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３内に形成されているソース領域およびドレイン領域によりｎチャネル型ＭＩＳＦＥＴが形成される。同様に、アクティブ領域Ａｐ１、Ａｐ２上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｐ１、Ａｐ２内に形成されているソース領域およびドレイン領域によりｐチャネル型ＭＩＳＦＥＴが形成される。
【００５６】
例えば、ＳＲＡＭのメモリセルＭＣにおいて、アクティブ領域Ａｎ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ１および転送用ＭＩＳＦＥＴＱｔ１が同一のアクティブ領域Ａｎ１に形成されている。また、アクティブ領域Ａｐ１に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳＦＥＴＱｐ１が形成され、アクティブ領域Ａｐ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷ＭＩＳＦＥＴＱｐ２が形成されている。同様に、アクティブ領域Ａｎ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ２および転送用ＭＩＳＦＥＴＱｔ２が同一のアクティブ領域Ａｎ２に形成されている。
【００５７】
さらに、ＳＲＡＭにおいては、６つの電界効果トランジスタからなるメモリセルＭＣが複数形成されている以外に、ＳＲＡＭの構造上、駆動用トランジスタＱｄ１、Ｑｄ２のドレイン領域の電位を得るために、基板電位供給部Ｌｐ１、Ｌｐ２が設けられている。この基板電位供給部Ｌｐ１、Ｌｐ２は、ｐ型半導体領域から形成されている。同様に、半導体基板には、ｎ型半導体領域からなる基板電位供給部Ｌｎ１も形成されている。そして、メモリセルＭＣの形成領域と基板電位供給部Ｌｐ１、Ｌｐ２、Ｌｎ１との間の領域は、本来、ゲート電極Ｇを形成する必要のない領域であるが、半導体基板の全体にわたって、ゲート電極Ｇを均一に形成して加工精度を確保するために、ゲート電極Ｇの間隔に対応したダミー電極ＤＧが形成されている。このダミー電極ＤＧは、ゲート電極Ｇと同層で形成されている。
【００５８】
本実施の形態１の特徴の１つは、ｎチャネル型ＭＩＳＦＥＴが形成されるアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とした点にある。発明が解決しようとする課題の欄で説明したように、従来のＳＲＡＭにおいて、ｎチャネル型ＭＩＳＦＥＴが形成されるアクティブ領域は、分離構造とＨ型構造とが交互に形成されている。分離構造とは、アクティブ領域が基板電位供給部とつながっていない構造であり、Ｈ型構造とは、アクティブ領域が基板電位供給部とつながっている構造である。この分離構造とＨ型構造を両方使用する構造では、通常、分離構造のアクティブ領域の方がアクティブ領域の延在方向に延伸する結晶欠陥が生成されやすいという性質を有している。つまり、アクティブ領域が分離構造をしていると、アクティブ領域に形成されるソース領域とドレイン領域にまたがる線状の結晶欠陥が生じやすい。これは、アクティブ領域が分離構造をしていると終端部が存在し、この終端部は、アクティブ領域の形成工程で先細りの形状に加工されやすく、この先細りした終端部へ素子分離領域ＳＴＩからの応力が集中的にかかりやすくなるからである。一方、Ｈ型構造では、アクティブ領域が基板電位供給部とつながっていることから終端部が存在しない。このため、Ｈ型構造では分離構造よりもソース領域とドレイン領域にまたがる結晶欠陥が抑制されやすいといえる。
【００５９】
そこで、分離構造とＨ型構造とを交互に備えるＳＲＡＭでは、分離構造における結晶欠陥を抑制することが重要となってくる。分離構造における結晶欠陥を抑制する方法としてｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域に窒素（ｎ型不純物）を導入することが行なわれている。すなわち、リンや砒素などのｎ型不純物が導入されるアクティブ領域に、さらに、窒素を導入している。窒素は欠陥を埋め込む機能を有しており、リンや砒素をアクティブ領域に打込むことにより形成された欠陥や転位ループなどを修復することができるのである。このため、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域に窒素を導入することにより、アクティブ領域に発生する結晶欠陥を抑制できる。このようにｎチャネル型ＭＩＳＦＥＴ形成領域の分離構造をしているアクティブ領域に窒素を導入することにより、分離構造のアクティブ領域においては、終端部から発生する結晶欠陥を低減することができる。
【００６０】
この結果、分離構造における結晶欠陥を低減できるが、新たな問題として、Ｈ型構造に発生する結晶欠陥が顕在化してきている。つまり、窒素を導入することにより分離構造における結晶欠陥を低減できるが、Ｈ型構造での結晶欠陥が新たに顕在化するのである。Ｈ型構造に発生する結晶欠陥が問題となるのは、結晶欠陥がアクティブ領域に形成されるソース領域とドレイン領域をまたがるように形成される場合である。このような結晶欠陥はＨ型構造の場合、以下に示すメカニズムによって発生する。すなわち、Ｈ型構造においては、ｎ型半導体領域であるアクティブ領域と、ｐ型半導体領域である基板電位供給部がつながった構造をしている。このＨ型構造では、アクティブ領域と基板電位供給部の接続部分に応力がかかり欠陥が発生しやすくなっている。そして、接続部分で発生した結晶欠陥が成長し、基板電位供給部とつながっているアクティブ領域に延在してしまうおそれがある。つまり、Ｈ型構造では、基板電位供給部とアクティブ領域がつながっていることから、基板電位供給部（接続部分）で発生した結晶欠陥がアクティブ領域にまで達することが生じるのである。
【００６１】
すなわち、アクティブ領域と基板電位供給部をつなげるＨ型構造では、窒素を導入する前の分離構造の終端部よりは結晶欠陥の発生が少なくすることができる。ところが、窒素を導入した後の分離構造の終端部で結晶欠陥の発生を抑制できるようになった結果、基板電位供給部とアクティブ領域がつながっているＨ型構造に起因した結晶欠陥が顕在化する。つまり、分離構造に発生する結晶欠陥とＨ型構造に発生する結晶欠陥の頻度が、ｎ型半導体領域（アクティブ領域）に窒素を導入する前と後では逆転するのである。
【００６２】
以上のことから、本実施の形態１では、図４に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３を分離構造としている。そして、分離構造をしているアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３には、窒素を導入している。これにより、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３において、ソース領域とドレイン領域にまたがる結晶欠陥を低減することができる。
【００６３】
しかし、単に、ｎ型半導体領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３を分離構造とし、かつ、窒素を導入する構造では、ある程度、結晶欠陥を抑制することができるが、まだ充分とはいえない。
【００６４】
そこで、本実施の形態１では、図４に示すように、分離構造をしたアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３のそれぞれの終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３における幅を、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３よりも内部（中央部）側のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３による幅よりも大きくしている。言い換えれば、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３をＬ字形状にしている。このように構成することにより、アクティブ領域の形成工程で先細りの形状に加工されやすい終端部への素子分離領域ＳＴＩからの応力集中を抑制できる。つまり、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅を広げることで、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の加工時に、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３が先細りの形状に加工されることを防止できる。すなわち、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅を広げることで、素子分離領域ＳＴＩから受ける応力を分散することができるため、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３での素子分離領域ＳＴＩからの応力を緩和することができ、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３からの結晶欠陥の成長を抑制することができるのである。
【００６５】
このように本実施の形態１の特徴の１つは、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げることにある。ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に窒素を導入することにより、さらに、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に発生する結晶欠陥を抑制することができる。つまり、本実施の形態１の望ましい形態としては、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げる第１の構成と、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に窒素を導入するという第２の構成とを組み合わせることにより、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に発生する結晶欠陥を充分に抑制することができる。第１の構成により、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３における応力分散が図れる結果、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３からの結晶欠陥の発生が抑制される効果が得られ、第２の構成により、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に発生する結晶欠陥や欠陥のもとになる転移ループを修復できる効果が得られるのである。
【００６６】
ただし、本実施の形態１では、上述した第１の構成と第２の構成とを組み合わせることが望ましいが組み合わせが必須な構成ではない。例えば、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げるという第１の構成をとるだけでも、充分に結晶欠陥の抑制を実現することができる。窒素をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に導入する第２の構成は、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に発生した結晶欠陥や欠陥のもとになる転移ループを修復することから、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に形成される結晶欠陥を抑制する観点からは望ましい。しかし、その副作用として、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に形成されるソース領域およびドレイン領域の抵抗値を上昇させることがある。ソース領域およびドレイン領域の抵抗値が上昇すると、ＳＲＡＭを構成するＭＩＳＦＥＴの電流駆動力が低下し、ＳＲＡＭの特性が劣化する。このため、窒素をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に導入する第２の構成をとらずに、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げるという第１の構成をとる場合も利点がある。すなわち、ソース領域およびドレイン領域の抵抗値を上昇させることなく、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３を基点とした結晶欠陥の成長を抑制することができる利点を有する。
【００６７】
次に、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をどの程度広げれば、素子分離領域ＳＴＩからの応力を充分に分散できる観点から望ましいかについて説明する。図４に示すように、まず、ｎチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３を見ると、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３は、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅（ｘ方向の幅）が最も大きくなっているが、中央部（内部）においても、幅（ｘ方向の幅）が異なる領域がある。したがって、例えば、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部にある最も幅の狭い領域を基準に終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅の大きさを相対的に規定することができる。具体的には、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅を、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部にある最も狭い幅の１．５倍以上の大きさとすることができる。このように構成することにより、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３にかかる応力を充分に分散することができる。
【００６８】
ここで、本実施の形態１では、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部（内部）にも幅（ｘ方向の幅）が異なる領域があることについて説明する。図４に示すように、例えば、ｎ型半導体領域であるアクティブ領域Ａｎ１には、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ１が形成される。このとき、ＳＲＡＭにおいては、駆動用ＭＩＳＦＥＴＱｄ１のソース領域とドレイン領域の間を流れる電流と、転送用ＭＩＳＦＥＴＱｔ１のソース領域とドレイン領域との間を流れる電流の間に電流差分がないと動作しない特性を有している。特に、駆動用ＭＩＳＦＥＴＱｄ１を流れる電流は転送用ＭＩＳＦＥＴＱｔ１を流れる電流よりも大きくする必要がある。そこで、本実施の形態では、駆動用ＭＩＳＦＥＴＱｄ１が形成されるアクティブ領域Ａｎ１の幅を、転送用ＭＩＳＦＥＴＱｔ１が形成されるアクティブ領域Ａｎ１の幅よりも大きくしている。すなわち、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極の幅（ゲート長）と転送用ＭＩＳＦＥＴＱｔ１のゲート電極の幅（ゲート長）を同じにしながら、駆動用ＭＩＳＦＥＴＱｄ１が形成されるアクティブ領域Ａｎ１の幅を転送用ＭＩＳＦＥＴＱｔ１が形成されるアクティブ領域Ａｎ１の幅よりも大きくしている。これにより、駆動用ＭＩＳＦＥＴＱｄ１を流れる電流を、転送用ＭＩＳＦＥＴＱｔ１を流れる電流よりも大きくすることができ、駆動用ＭＩＳＦＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ１の間で電流差分を確保することができる。このことは、アクティブ領域Ａｎ１に限らず、駆動用ＭＩＳＦＥＴと転送用ＭＩＳＦＥＴを形成するアクティブ領域Ａｎ０、Ａｎ２、Ａｎ３についても同様のことが言える。例えば、ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３では、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の幅が異なる領域が存在するのである。
【００６９】
なお、本実施の形態１では、駆動用ＭＩＳＦＥＴＱｄ１が形成されるアクティブ領域Ａｎ１の幅を、転送用ＭＩＳＦＥＴＱｔ１が形成されるアクティブ領域Ａｎ１の幅よりも大きくすることにより、駆動用ＭＩＳＦＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ１との電流差分を確保している。しかし、駆動用ＭＩＳＦＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ１との電流差分を確保する構成として、例えば、アクティブ領域Ａｎ１の幅を一定にして、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極の幅（ゲート長）と転送用ＭＩＳＦＥＴＱｔ１のゲート電極の幅（ゲート長）を変えることもできる。
【００７０】
本実施の形態１では、駆動用ＭＩＳＦＥＴと転送用ＭＩＳＦＥＴとの電流差分をとる構成は上述したいずれの構成でもよく、どちらの構成であっても、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも大きくすることができる。つまり、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅を、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の幅の中で最も大きくすることができる。これにより、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３での素子分離領域ＳＴＩからの応力を分散することができ、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３を基点とした結晶欠陥の成長を抑制することができる。
【００７１】
以上述べたように、本実施の形態１の特徴の１つは、図４に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げることにある。つまり、本実施の形態１は、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の形状に関する技術的思想であり、ｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１、Ａｐ２については終端部を広げる構成をとっていない。この理由について説明する。
【００７２】
アクティブ領域に発生する結晶欠陥は、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているアクティブ領域よりもｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているアクティブ領域により多く発生する事実がある。すなわち、図４に示すｐチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｐ１、Ａｐ２は、ｎチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３よりも結晶欠陥の発生が少ないのである。
【００７３】
この事実は、本発明者が検討した結果によると以下に示すように考えることができる。つまり、ｎチャネル型ＭＩＳＦＥＴでは、アクティブ領域にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入してソース領域やドレイン領域を形成している。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域では、アクティブ領域にホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）などのｐ型不純物を導入してソース領域やドレイン領域を形成している。このとき、結晶欠陥は、応力を受けることにより結晶に転位が発生し、この転位が成長することにより形成される。本発明者は転位を成長させる応力のしきい値がアクティブ領域に導入されている不純物の種類により異なることを見出したのである。すなわち、アクティブ領域に導入されている不純物がリンや砒素などのｎ型不純物である場合、アクティブ領域に導入されている不純物がホウ素やフッ化ホウ素などのｐ型不純物である場合に比べて、転位成長に必要な応力が小さくなるのである。つまり、ｎ型不純物を導入したアクティブ領域の方がｐ型不純物を導入したアクティブ領域よりも小さな応力で転位成長が生じるのである。このことから、ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域の方がｐチャネル型ＭＩＳＦＥＴを形成するアクティブ領域よりも結晶欠陥が生じやすくなる傾向があるのである。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域において、アクティブ領域に発生する結晶欠陥を抑制する必要があることがわかる。
【００７４】
さらに、図４に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｐ２は、基板電位供給部Ｌｎ１とつながった構成をしている。この場合、ｎチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域をＨ型構造にする場合と同様の問題が発生することが懸念される。すなわち、基板電位供給部Ｌｎ１とアクティブ領域Ａｐ２がつながっていることから、基板電位供給部Ｌｎ１で発生した結晶欠陥が成長してアクティブ領域Ａｐ２に達する問題点が発生することが懸念される。しかし、ｐチャネル型ＭＩＳＦＥＴ形成領域では、アクティブ領域Ａｐ２はｐ型半導体領域であり、基板電位供給部Ｌｎ１はｎ型半導体領域である。したがって、基板電位供給部Ｌｎ１には、窒素を導入することができ、基板電位供給部Ｌｎ１では、結晶欠陥の発生が抑制されていることになる。このため、基板電位供給部Ｌｎ１で発生した結晶欠陥が、基板電位供給部Ｌｎ１とつながっているアクティブ領域Ａｐ２にまで成長するということは少ないと考えられる。
【００７５】
以上のことから、ｐチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｐ１、Ａｐ２では、ｎチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に比べて結晶欠陥による問題はそれほど問題にならないことがわかる。したがって、ｐチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｐ１、Ａｐ２では、本実施の形態１における特徴的構成を採用していない。ｐチャネル型ＭＩＳＦＥＴ形成領域であるアクティブ領域Ａｐ１、Ａｐ２にも本実施の形態１における特徴的構成を採用してもよく、この場合には、さらに、結晶欠陥を抑制できる。ただし、本実施の形態１の特徴の１つは、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の幅をアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の中央部の幅よりも広げることにある。つまり、本実施の形態１は、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３を基点とした結晶欠陥の成長が問題となるｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３に本発明を適用して特に顕著な効果を奏するものである。
【００７６】
図４では、分離構造をしたアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３のそれぞれの終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３における幅を、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３よりも内部（中央部）側のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３による幅よりも大きくする一例について説明している。図５では、分離構造をしたアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３のそれぞれの終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３における幅を、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３よりも内部（中央部）側のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３による幅よりも大きくする他の一例について説明する。
【００７７】
図５では、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３のそれぞれの終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の形状をいわゆるハンマーヘッド形状にしている。このように終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の形状をハンマーヘッド形状にすることによっても、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３における幅を、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３よりも内部（中央部）側のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３による幅よりも大きくすることができる。これにより、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３での素子分離領域ＳＴＩからの応力を分散することができ、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３を基点とした結晶欠陥の成長を抑制することができる。
【００７８】
このように、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３における幅を、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３よりも内部（中央部）側のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３による幅よりも大きくする例として、終端部Ｔ０、Ｔ１、Ｔ２、Ｔ３の形状をＬ字形状（図４参照）やハンマーヘッド形状（図５参照）とすることをあげることができる。
【００７９】
本実施の形態１における特徴的構成であるＳＲＡＭ（半導体装置）の平面構造について説明したが、次に、ＳＲＡＭの断面構造について説明する。図６は、ＳＲＡＭの断面構造を説明する前提となるＳＲＡＭの簡略的な平面構成を示す図である。図６は、図４および図５を簡略化した図であり、アクティブ領域Ａｎ０とアクティブ領域Ａｎ１を中心に示している。図６は、図４および図５と上下方向と左右方向とが９０度向きを変えて図示されている。すなわち、図４および図５では、紙面の上下方向がｙ方向であり、紙面の左右方向がｘ方向であったが、図６では、紙面の上下方向がｘ方向であり、紙面の左右方向がｙ方向となっている。
【００８０】
図６に示すように、ｘ方向に並ぶようにアクティブ領域Ａｎ０とアクティブ領域Ａｎ１が配置されており、アクティブ領域Ａｎ０とアクティブ領域Ａｎ１はｙ方向に延在するように形成されている。左側のアクティブ領域Ａｎ０と右側のアクティブ領域Ａｎ０の間および左側のアクティブ領域Ａｎ１と右側のアクティブ領域Ａｎ１との間には、基板電位供給部Ｌｐ１が形成されている。この基板電位供給部Ｌｐ１とアクティブ領域Ａｎ０、Ａｎ１は分離しており、アクティブ領域Ａｎ０、Ａｎ１と基板電位供給部Ｌｐ１の周囲を囲むように素子分離領域ＳＴＩが形成されている。
【００８１】
ここで、基板電位供給部Ｌｐ１と分離しているアクティブ領域Ａｎ０、Ａｎ１の終端部はＬ字形状になっている。この点が本実施の形態１の特徴であり、アクティブ領域Ａｎ０、Ａｎ１の終端部をＬ字形状にすることにより、素子分離領域ＳＴＩからの応力を分散することができ、終端部を基点とした結晶欠陥の成長を抑制することができる。
【００８２】
アクティブ領域Ａｎ０およびアクティブ領域Ａｎ１上には、アクティブ領域Ａｎ０、Ａｎ１の延在方向（ｙ方向）と交差する方向にゲート電極Ｇが延在しており、ゲート電極Ｇとアクティブ領域Ａｎ０、Ａｎ１に形成されているソース領域およびドレイン領域によりＭＩＳＦＥＴが形成される。図６では、アクティブ領域Ａｎ０、Ａｎ１の終端部に形成されている転送用ＭＩＳＦＥＴＱｔ１が形成されている。図６では、アクティブ領域Ａｎ０、Ａｎ１の終端部近傍だけを図示しているので、転送用ＭＩＳＦＥＴＱｔ１だけが図示されているが、アクティブ領域Ａｎ０、Ａｎ１には、駆動用ＭＩＳＦＥＴも形成されている。
【００８３】
次に、図６で図示されている転送用ＭＩＳＦＥＴＱｔ１を例に挙げて、ＳＲＡＭを構成するＭＩＳＦＥＴの断面構造を説明する。図７は、図６のＡ−Ａ線で切断した断面である。図７に示すように、半導体基板２０の主面には素子分離領域２５（ＳＴＩ）が形成されている。この素子分離領域２５によってアクティブ領域Ａｎ１と基板電位供給部Ｌｐ１が分離するように区画されている。半導体基板２０の内部にはｐ型半導体領域であるｐ型ウェル２６が形成されている。
【００８４】
素子分離領域２５によって区画されたアクティブ領域Ａｎ１上に転送用ＭＩＳＦＥＴＱｔ１が形成されている。転送用ＭＩＳＦＥＴＱｔ１は、アクティブ領域Ａｎ１上にゲート絶縁膜２７を有しており、このゲート絶縁膜２７上にゲート電極Ｇが形成されている。ゲート電極Ｇは、ポリシリコン膜２８とこのポリシリコン膜２８の表面に形成されているコバルトシリサイド膜３３の積層膜から構成されている。コバルトシリサイド膜３３は、ゲート電極Ｇの低抵抗化のために形成されている。
【００８５】
ゲート電極Ｇの両側の側壁には、サイドウォール３０が形成されており、サイドウォール３０直下の半導体基板２０内には、浅い低濃度ｎ型不純物拡散領域２９が形成されている。この浅い低濃度ｎ型不純物拡散領域２９は、半導体基板２０内にリンや砒素などのｎ型不純物を導入した半導体領域であり、ゲート電極Ｇに整合して形成されている。そして、浅い低濃度ｎ型不純物拡散領域２９の外側にある半導体基板２０内には深い高濃度ｎ型不純物拡散領域３１が形成されている。この深い高濃度ｎ型不純物拡散領域３１も、半導体基板２０内にリンや砒素などのｎ型不純物を導入した半導体領域であり、サイドウォール３０に整合して形成されている。
【００８６】
浅い低濃度ｎ型不純物拡散領域２９と深い高濃度ｎ型不純物拡散領域３１により、転送用ＭＩＳＦＥＴＱｔ１のソース領域およびドレイン領域が形成されている。したがって、転送用ＭＩＳＦＥＴＱｔ１のソース領域およびドレイン領域は、アクティブ領域Ａｎ１に形成されている。言い換えれば、転送用ＭＩＳＦＥＴＱｔ１のソース領域およびドレイン領域がアクティブ領域Ａｎ１の一部を構成していることになる。ソース領域およびドレイン領域のそれぞれを、浅い低濃度ｎ型不純物拡散領域２９と深い高濃度ｎ型不純物拡散領域３１より形成することにより、ソース領域およびドレイン領域をＬＤＤ構造とすることができ、ゲート電極Ｇの端部下における電界集中を抑制することができる。なお、深い高濃度ｎ型不純物拡散領域３１の表面には、コバルトシリサイド膜３３が形成されている。このコバルトシリサイド膜３３は、ソース領域およびドレイン領域の低抵抗化のために形成されている。
【００８７】
ここで、図示はしないが、転送用ＭＩＳＦＥＴＱｔ１のソース領域およびドレイン領域（アクティブ領域Ａｎ１）には、窒素も導入されている。これにより、アクティブ領域Ａｎ１に形成される結晶欠陥や結晶欠陥のもとになる転移ループを修復することができる。
【００８８】
さらに、素子分離領域２５で分離された基板電位供給部Ｌｐ１には、ｐ型半導体領域３２およびこのｐ型半導体領域３２の表面に形成されたコバルトシリサイド膜３３が形成されている。したがって、基板電位供給部Ｌｐ１は、ｐ型半導体領域３２とコバルトシリサイド膜３３から構成され、半導体基板２０に形成されたｐ型ウェル２６と電気的に接続されていることになる。つまり、基板電位供給部Ｌｐ１から半導体基板２０に基板電位（例えば、０Ｖ）を供給することができる。
【００８９】
次に、転送用ＭＩＳＦＥＴＱｔ１や基板電位供給部Ｌｐ１のそれぞれと接続する配線構造について説明する。転送用ＭＩＳＦＥＴＱｔ１や基板電位供給部Ｌｐ１上には、転送用ＭＩＳＦＥＴＱｔ１や基板電位供給部Ｌｐ１を覆うように窒化シリコン膜３４が形成されている。そして、窒化シリコン膜３４上に酸化シリコン膜３５が形成されている。この窒化シリコン膜３４と酸化シリコン膜３５により層間絶縁膜が形成される。この層間絶縁膜には、層間絶縁膜を貫通して転送用ＭＩＳＦＥＴＱｔ１のソース領域やドレイン領域を構成するコバルトシリサイド膜３３に達するコンタクトホールＣＮＴが形成されている。同様に、基板電位供給部Ｌｐ１上にも基板電位供給部Ｌｐ１を構成するコバルトシリサイド膜３３に達するコンタクトホールＣＮＴが形成されている。
【００９０】
コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、図７では、図示していないが、層間絶縁膜上には、配線が形成されており、この配線とプラグＰＬＧが電気的に接続されている。配線は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。さらに、上層には多層配線層が形成されており、その最上層に上述した最上層配線層が形成されている。
【００９１】
このように、半導体基板２０上にｎチャネル型ＭＩＳＦＥＴである転送用ＭＩＳＦＥＴＱｔ１および基板電位供給部Ｌｐ１が形成されている。なお、アクティブ領域Ａｎ１には、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴも形成されているが、この駆動用ＭＩＳＦＥＴも転送用ＭＩＳＦＥＴＱｔ１と同様の構成をしている。さらに、半導体基板２０上には、ＳＲＡＭのメモリセルを構成する負荷用ＭＩＳＦＥＴも形成されている。負荷用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、アクティブ領域Ａｎ０、Ａｎ１とは異なるアクティブ領域に形成されている。
【００９２】
図７では図示されないが、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴの構成についても説明する。ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴの基本的な構成は、ｎチャネル型ＭＩＳＦＥＴである転送用ＭＩＳＦＥＴＱｔ１と同様である。ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴは、ｎ型ウェル上にゲート絶縁膜を有しており、このゲート絶縁膜上にゲート電極が形成されている。ゲート電極は、ポリシリコン膜とこのポリシリコン膜の表面に形成されているコバルトシリサイド膜の積層膜から構成されている。コバルトシリサイド膜は、ゲート電極の低抵抗化のために形成されている。
【００９３】
ゲート電極の両側の側壁には、サイドウォールが形成されており、サイドウォール直下の半導体基板内には、浅い低濃度ｐ型不純物拡散領域が形成されている。この浅い低濃度ｐ型不純物拡散領域は、半導体基板内にホウ素などのｐ型不純物を導入した半導体領域であり、ゲート電極に整合して形成されている。そして、浅い低濃度ｐ型不純物拡散領域の外側にある半導体基板内には深い高濃度ｐ型不純物拡散領域が形成されている。この深い高濃度ｐ型不純物拡散領域も、半導体基板内にホウ素などのｐ型不純物を導入した半導体領域であり、サイドウォールに整合して形成されている。
【００９４】
浅い低濃度ｐ型不純物拡散領域と深い高濃度ｐ型不純物拡散領域により、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成されている。このようにソース領域およびドレイン領域のそれぞれを、浅い低濃度ｐ型不純物拡散領域と深い高濃度ｐ型不純物拡散領域より形成することにより、ソース領域およびドレイン領域をＬＤＤ構造とすることができ、ゲート電極の端部下における電界集中を抑制することができる。なお、深い高濃度ｐ型不純物拡散領域の表面には、コバルトシリサイド膜が形成されている。このコバルトシリサイド膜は、ソース領域およびドレイン領域の低抵抗化のために形成されている。ここで、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴのソース領域およびドレイン領域には、窒素は導入されていない点がｎチャネル型ＭＩＳＦＥＴである転送用ＭＩＳＦＥＴＱｔ１と異なる点である。ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域に窒素を導入しないのは、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域はｐ型半導体領域から形成されているため、ｎ型不純物である窒素を導入することはできないからである。
【００９５】
本実施の形態１におけるＳＲＡＭは上記のように構成されており、以下に、本実施の形態１におけるＳＲＡＭを含むＬＣＤドライバ（半導体装置）の製造方法について、図面を参照しながら説明する。半導体装置の製造工程では、図６のＡ−Ａ線で切断した断面での製造工程を説明する。
【００９６】
まず、図８に示すように、半導体基板２０上に、厚さ５ｎｍ〜２０ｎｍ程度の酸化シリコン膜２１を形成した後、酸化シリコン膜２１上に厚さ５０ｎｍ〜２００ｎｍの窒化シリコン膜２２を形成する。酸化シリコン膜２１は、例えば、熱酸化法を用いて形成することができ、窒化シリコン膜２２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００９７】
次に、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜２２をパターニングする。窒化シリコン膜２２のパターニングは、素子分離領域を形成する領域を開口するように行なわれる。そして、パターニングした窒化シリコン膜２２をマスクにして、露出している酸化シリコン膜２１および酸化シリコン膜２１の下層にある半導体基板２０を順次エッチングすることにより、半導体基板２０に素子分離溝２３を形成する。この素子分離溝２３の深さは、例えば、２５０ｎｍ〜４００ｎｍである。
【００９８】
続いて、素子分離溝２３を形成した半導体基板２０の主面上に酸化シリコン膜２４を形成する。酸化シリコン膜２４は、例えば、ＨＤＰ（High Density Plasma）を使用したプラズマＣＶＤ法により形成することができ、その膜厚は、例えば、６００ｎｍ程度である。このとき、素子分離溝２３に酸化シリコン膜２４を埋め込む前に、素子分離溝２３の表面に熱酸化法により酸化シリコン膜を形成し、素子分離溝２３を形成する際に実施したドライエッチングによるダメージを回復してもよい。さらに、例えば、１０００℃〜１１００℃、５０％〜１００％のＮＯガス雰囲気中で、３０秒〜６０秒の熱処理を実施して素子分離溝２３の表面に窒化シリコン膜を形成してもよい。この窒化シリコン膜を素子分離溝２３の表面に形成することで、その後形成される素子分離領域からの応力を緩和することが可能となり、素子分離領域で分離されたアクティブ領域での結晶欠陥の発生を抑制することができる。そして、素子分離溝２３を埋め込むように半導体基板２０上に形成された酸化シリコン膜２４をＣＭＰ（Chemical Mechanical Polishing）法で研磨する。このときの研磨は、半導体基板２０に形成されている窒化シリコン膜２２が露出するまで行なう。
【００９９】
次に、図１１に示すように、半導体基板２０上に形成されている窒化シリコン膜２２を除去した後、半導体基板２０内にｐ型ウェル２６を形成する。ｐ型ウェル２６は、イオン注入法を使用することにより、ホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）などのｐ型不純物を半導体基板２０内に導入することにより形成する。その後、半導体基板２０上に形成されている酸化シリコン膜２１を除去する。このようにして素子分離領域２５を形成することができる。そして、素子分離領域２５で分離されて区画された領域にアクティブ領域Ａｎ１が形成される。
【０１００】
図１２は、素子分離領域２５で区画されたアクティブ領域Ａｎ１を示す平面図である。図１２のＡ−Ａ線で切断した断面が図１１に対応する。図１２に示すように、半導体基板上に素子分離領域２５を形成することにより、アクティブ領域Ａｎ０、Ａｎ１と基板コンタクト部ＳＣとを区画し、素子分離領域２５でアクティブ領域Ａｎ０、Ａｎ１と基板コンタクト部ＳＣを分離するように形成することができる。そして、上述した素子分離領域２５の形成工程でパターニングを工夫することにより、アクティブ領域Ａｎ０、Ａｎ１の終端部におけるｘ方向の幅を、アクティブ領域Ａｎ０、Ａｎ１の中央部におけるｘ方向の幅よりも大きくすることができる。すなわち、アクティブ領域Ａｎ０、Ａｎ１の終端部をＬ字形状にすることができる。この結果、終端部での素子分離領域２５からの応力を分散することができ、終端部を基点とした結晶欠陥の成長を抑制することができる。
【０１０１】
次に、図１３に示すように、半導体基板２０上にゲート絶縁膜２７を形成する。ゲート絶縁膜２７は、例えば、厚さが３ｎｍ程度の酸窒化シリコン膜（ＳｉＯＮ）から形成することができる。すなわち、酸化シリコン膜からなるゲート絶縁膜２７と半導体基板２０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜２７のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜２７に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板２０をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板２０の表面に酸化シリコン膜からなるゲート絶縁膜２７を形成した後、窒素を含む雰囲気中で半導体基板２０を熱処理し、ゲート絶縁膜２７と半導体基板２０との界面に窒素を偏析させることによっても同様の効果を得ることができる。なお、ゲート絶縁膜２７を、例えば、酸化シリコン膜から形成することもできる。酸化シリコン膜は、例えば、熱酸化法を使用して形成することができる。
【０１０２】
また、ゲート絶縁膜２７は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜２７として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜２７の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜２７として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１０３】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【０１０４】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１０５】
続いて、ゲート絶縁膜２７上に、例えば、厚さが１５０ｎｍ程度のポリシリコン膜２８を形成する。ポリシリコン膜２８は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、アクティブ領域（転送用ＭＩＳＦＥＴ形成領域）に形成されているポリシリコン膜２８中にリンや砒素などのｎ型不純物を導入する。
【０１０６】
次に、図１４に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜２８を加工して、転送用ＭＩＳＦＥＴ形成領域（ｎチャネル型ＭＩＳＦＥＴ形成領域）にゲート電極Ｇを形成する。
【０１０７】
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のゲート電極Ｇに整合した浅い低濃度ｎ型不純物拡散領域（エクステンション領域）２９を形成する。浅い低濃度ｎ型不純物拡散領域２９は、半導体領域である。
【０１０８】
その後、図１６に示すように、半導体基板２０上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール３０をゲート電極Ｇの側壁に形成する。サイドウォール３０は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【０１０９】
次に、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用ＭＩＳＦＥＴ形成領域（ｎチャネル型ＭＩＳＦＥＴ形成領域）にサイドウォール３０に整合した深い高濃度ｎ型不純物拡散領域３１を形成する。深い高濃度ｎ型不純物拡散領域３１は、半導体領域である。この深い高濃度ｎ型不純物拡散領域３１と浅い低濃度ｎ型不純物拡散領域２９によってソース領域が形成される。同様に、深い高濃度ｎ型不純物拡散領域３１と浅い低濃度ｎ型不純物拡散領域２９によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域２９と深いｎ型不純物拡散領域３１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１０】
続いて、図１８に示すように、転送用ＭＩＳＦＥＴ形成領域（ｎチャネル型ＭＩＳＦＥＴ形成領域）に窒素を導入する。窒素の導入は、イオン注入法により行なうことができる。窒素の導入量は、例えば、単位平方センチメートルあたり１×１０１４〜１×１０１６（個）の範囲とすることができる。ただし、基板コンタクト部ＳＣはレジスト膜によるマスクをして、基板コンタクト部ＳＣに窒素が導入されないようにする必要がある。
【０１１１】
窒素を転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のソース領域およびドレイン領域（アクティブ領域）に導入することにより、ソース領域やドレイン領域を形成する際に行なわれるｎ型不純物の打ち込みで形成される結晶欠陥や転位ループ層を回復する効果が得られる。なお、本実施の形態１では、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のソース領域およびドレイン領域を形成した後に窒素を導入する例について説明しているが、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のソース領域およびドレイン領域を形成する前に窒素を導入するようにしてもよい。この工程の後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１１２】
次に、図１９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板２０の基板コンタクト部ＳＣにｐ型半導体領域３２を形成する。ｐ型半導体領域３２は、例えば、ホウ素やフッ化ホウ素を半導体基板２０内に導入することにより形成できる。このｐ型半導体領域３２が基板電位供給部Ｌｐ１となる。
【０１１３】
その後、半導体基板２０上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、深い高濃度ｎ型不純物拡散領域３１にもコバルト膜が直接接する。
【０１１４】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、図２０に示すように、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜２８とコバルト膜を反応させて、コバルトシリサイド膜３３を形成する。これにより、ゲート電極Ｇはポリシリコン膜２８とコバルトシリサイド膜３３の積層構造となる。コバルトシリサイド膜３３は、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度ｎ型不純物拡散領域３１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜３３が形成される。このため、深い高濃度ｎ型不純物拡散領域３１においても低抵抗化を図ることができる。
【０１１５】
そして、未反応のコバルト膜は、半導体基板２０上から除去される。なお、本実施の形態１では、コバルトシリサイド膜３３を形成するように構成しているが、例えば、コバルトシリサイド膜３３に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１１６】
次に、図７に示すように、半導体基板２０の主面上に層間絶縁膜となる窒化シリコン膜３４と酸化シリコン膜３５を形成する。この窒化シリコン膜３４は、例えば、ＣＶＤ法を使用することにより形成することができ、酸化シリコン膜３５は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３５の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１１７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜３４および酸化シリコン膜３５を貫通するコンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴは複数形成される。具体的には、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のソース領域およびドレイン領域に達するコンタクトホールＣＮＴと、基板電位供給部Ｌｐ１に達するコンタクトホールＣＮＴが形成される。
【０１１８】
そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜３５上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１９】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板２０の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜３５上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１２０】
次に、図示はしないが、酸化シリコン膜３５およびプラグＰＬＧ上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線を形成する。さらに、配線の上層に配線を形成して多層配線を形成する。このようにして、半導体基板２０上にＳＲＡＭを含む集積回路を形成することができる。すなわち、本実施の形態１では、ＳＲＡＭを構成する転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）を図示して半導体装置の製造工程について説明したが、ＳＲＡＭを構成するその他のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴや負荷用ＭＩＳＦＥＴ）も基本的に同様な工程で形成され、さらに、ＬＣＤドライバを構成するその他の回路（ロジック回路など）も基本的に同様の工程で形成される。
【０１２１】
続いて、ＳＲＡＭを含む集積回路を形成した後の製造工程について、図２１に示すフローチャートを参照しながら説明する。まず、半導体基板に形成したＳＲＡＭを含む半導体素子上に層間絶縁膜を形成する。層間絶縁膜は、複数の酸化シリコン膜の積層膜から構成される。複数の酸化シリコン膜のうち一部の膜は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。そして、複数の酸化シリコン膜のうち他の一部の膜はＴＥＯＳを材料として形成されるものである（Ｓ１０１）。そして、層間絶縁膜上に導体膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜をパターニングして配線を形成する（Ｓ１０２）。導体膜は、例えば、アルミニウム膜から形成され、例えば、スパッタリング法を使用することにより形成することができる。なお、導体膜は、アルミニウム膜から形成されているとしているが、実際には、アルミニウム膜の上下をチタン／窒化チタン膜で挟んだ構造をしている。この層間絶縁膜の形成工程と配線の形成工程を繰り返すことにより、多層配線を形成することができる。
【０１２２】
続いて、配線上に層間絶縁膜を形成した後（Ｓ１０３）、最上層配線層にパッドを形成する（Ｓ１０４）。パッドは配線と同様に導体膜をパターニングすることにより形成される。その後、最上層配線層（パッド）を覆う酸化シリコン膜を形成する。酸化シリコン膜は、例えば、プラズマＣＶＤ法により形成することができる。その後、酸化シリコン膜上にさらに、ＴＥＯＳを材料とした酸化シリコン膜を形成し、この酸化シリコン膜上に、窒化シリコン膜を形成する。窒化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。このようにして、最上層配線層に形成されるパッドを覆う表面保護膜を形成することができる（Ｓ１０５）。本実施の形態１において、表面保護膜は、２層の酸化シリコン膜と１層の窒化シリコン膜から形成される。表面保護膜は、半導体チップを機械的応力や不純物の侵入から保護するために設けられた膜である。このため、表面保護膜には、機械的強度や可動イオンなどの汚染不純物に対するバリア性が要求される。
【０１２３】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜に開口部を形成する（Ｓ１０６）。この開口部は、パッド上に形成され、パッドの表面を露出している。
【０１２４】
続いて、開口部内を含む表面保護膜上にＵＢＭ（Under Bump Metal）膜を形成する（Ｓ１０７）。ＵＢＭ膜は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜は、バンプ電極とパッドや表面保護膜との接着性を向上させる機能の他、この後の工程で形成される金膜の金属元素が配線等に移動することや、反対に配線等の金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。
【０１２５】
その後、ＵＢＭ膜上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜が残らないように行なわれる。そして、めっき法を使用して露出しているＵＢＭ膜上に金膜を形成する（Ｓ１０８）。このとき、金膜は、表面保護膜（窒化シリコン膜）上に形成されるとともに、開口部にも埋め込まれる。開口部に金膜を埋め込むことにより、プラグが形成される。
【０１２６】
そして、パターニングしたレジスト膜およびレジスト膜で覆われていたＵＢＭ膜を除去することにより、金膜およびＵＢＭ膜からなるバンプ電極を形成する（Ｓ１０９）。その後、半導体基板をダイシングすることにより、個片化した半導体チップを得ることができる（図１参照）。
【０１２７】
次に、上述するようにして形成された半導体チップを実装基板に接着して実装する。図２２は、半導体チップＣＨＰをガラス基板４０に実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図２２に示すように、ガラス基板４０にはガラス基板４１が搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板４０上には、ＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰにはバンプ電極ＢＰ１、ＢＰ２が形成されており、バンプ電極ＢＰ１、ＢＰ２とガラス基板４０上に形成された端子とは異方性導電フィルム（Anisotropic Conductive Film）ＡＣＦを介して接続されている。また、ガラス基板４０とフレキシブルプリント基板（Flexible Printed Circuit）４２も異方性導電フィルムＡＣＦによって接続されている。このようにガラス基板４０上に搭載された半導体チップＣＨＰにおいて、出力用のバンプ電極ＢＰ２はＬＣＤの表示部に電気的に接続され、入力用のバンプ電極ＢＰ１はフレキシブルプリント基板４２に接続されている。
【０１２８】
図２３は、ガラス基板４０に半導体チップＣＨＰを搭載した部分を拡大した図である。図２３において、ガラス基板４０には端子４３が形成されており、この端子４３に半導体チップＣＨＰに形成されているバンプ電極ＢＰ１、ＢＰ２が電気的に接続される。このとき、バンプ電極ＢＰ１、ＢＰ２と端子４３とは直接接触しているのではなく、異方性導電フィルムＡＣＦを介して接続されている。異方性導電フィルムＡＣＦは、熱硬化性樹脂に導電性を持つ微細な金属粒子４４を混ぜ合わせ、膜状に成型したフィルムである。金属粒子４４は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。
【０１２９】
半導体チップＣＨＰをガラス基板４０に実装する際、異方性導電フィルムＡＣＦは、ガラス基板４０の端子４３と半導体チップＣＨＰのバンプ電極ＢＰ１、ＢＰ２の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＨＰを加圧するとバンプ電極ＢＰ１、ＢＰ２にあたる部位にだけ圧力がかかる。すると、異方性導電フィルムＡＣＦ内に分散している金属粒子４４が接触しながら重なり、金属粒子４４が互いに押し付けられる。この結果、金属粒子４４を介して異方性導電フィルムＡＣＦに導電経路が形成される。圧力がかからなかった異方性導電フィルムＡＣＦの部位にある金属粒子４４は、金属粒子４４の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＰ１間および横に並ぶバンプ電極ＢＰ２間の絶縁性は保持される。このため、バンプ電極ＢＰ１間あるいはバンプ電極ＢＰ２間の間隔が狭くても、短絡を起こさずに、半導体チップＣＨＰをガラス基板４０に実装できるメリットがある。
【０１３０】
図２４は、ＬＣＤ（液晶表示装置４５）の全体構成を示した図である。図２４に示すように、ガラス基板上にＬＣＤの表示部４６が形成されており、この表示部４６に画像が表示される。表示部４６の近傍のガラス基板上にはＬＣＤドライバである半導体チップＣＨＰが搭載されている。半導体チップＣＨＰの近傍にはフレキシブルプリント基板４２が搭載されており、フレキシブルプリント基板４２とＬＣＤの表示部４６の間にドライバである半導体チップＣＨＰが搭載されている。このようにして、半導体チップＣＨＰをガラス基板上に搭載することができる。以上のようにして、液晶表示装置４５にＬＣＤドライバである半導体チップＣＨＰを実装することができる。
【０１３１】
（実施の形態２）
前記実施の形態１では、図４や図５に示すように、アクティブ領域の終端部における幅を、終端部よりも内部（中央部）側のアクティブ領域による幅よりも大きくする例として、終端部の形状をＬ字形状（図４参照）やハンマーヘッド形状（図５参照）とする例について説明した。本実施の形態２では、アクティブ領域の終端部における幅を、終端部よりも内部（中央部）側のアクティブ領域による幅よりも大きくする例として、隣接するｎ型半導体領域であるアクティブ領域の終端部を互いに接続する例について説明する。
【０１３２】
図２５は、本実施の形態２におけるＳＲＡＭの平面構成を示す図である。図２５に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１が終端部Ｔ４において互いに接続されていることがわかる。このように構成することにより、アクティブ領域の形成工程で先細りの形状に加工されやすい終端部への素子分離領域ＳＴＩからの応力集中を抑制できる。つまり、終端部Ｔ４の幅を隣接するアクティブ領域Ａｎ０、Ａｎ１が接続されるほど広げることで、アクティブ領域Ａｎ０、Ａｎ１の加工時に、終端部Ｔ４が先細りの形状に加工されることを防止できる。すなわち、終端部Ｔ４を隣接するアクティブ領域Ａｎ０、Ａｎ１を接続するまで広げることで、素子分離領域ＳＴＩから受ける応力を分散することができる。このため、終端部Ｔ４での素子分離領域ＳＴＩからの応力を緩和することができ、終端部Ｔ４からの結晶欠陥の成長を抑制することができるのである。以上のように、本実施の形態２の特徴の１つは、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３をすべて分離構造とすることを前提として、アクティブ領域Ａｎ０とアクティブ領域Ａｎ１との終端部Ｔ４を接続することにある。同様に、隣接するアクティブ領域Ａｎ２とアクティブ領域Ａｎ３との終端部Ｔ４も接続している。
【０１３３】
本実施の形態２よっても、前記実施の形態１と同様に、アクティブ領域の終端部における幅を、終端部よりも内部（中央部）側のアクティブ領域による幅よりも大きくしているので、前記実施の形態１と同様の効果を得ることができる。なお、本実施の形態２におけるＳＲＡＭの製造方法は、基本的に、前記実施の形態１と同様であり、素子分離領域の形成工程でパターニングを変えることで、隣接するアクティブ領域の終端部を互いに接続するように形成することができる。
【０１３４】
（実施の形態３）
本実施の形態３では、アクティブ領域に発生する結晶欠陥を抑制することにより、半導体装置の不良率を低減できるという前記実施の形態１および前記実施の形態２と同一の課題を、前記実施の形態１や前記実施の形態２とは異なる手段で解決する技術的思想について説明する。
【０１３５】
図２６は、本実施の形態３におけるＳＲＡＭの平面構成を示す図である。図２６に示すように、本実施の形態３における特徴の１つは、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３を基板電位供給部Ｌｐ１、Ｌｐ２と分離する分離構造を前提として、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５をダミー電極ＤＧで覆うように構成する点である。つまり、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５と、ダミー電極ＤＧが平面的に重なるように配置する点である。
【０１３６】
このように構成することにより、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５を基点とした結晶欠陥の発生を抑制できるのである。この理由について説明する。通常、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３を基板電位供給部Ｌｐ１、Ｌｐ２と分離する分離構造において、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部は、ダミー電極ＤＧで覆われていなかった。このため、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部には、ＳＲＡＭを構成する転送用ＭＩＳＦＥＴや駆動用ＭＩＳＦＥＴのソース領域やドレイン領域を形成する際、リンや砒素などのｎ型不純物が導入されることになる。アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部に、不純物が注入されると、注入する際のダメージによって結晶欠陥や転位ループが生じやすくなると考えられる。さらに、不純物を拡散させる高温のアニール工程でも不純物が含まれると、結晶欠陥や結晶欠陥のもとになる転位ループが生じやすくなると考えられる。
【０１３７】
この観点は、ｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１で結晶欠陥が少ない事実を検討して本発明者らが見出したものである。つまり、図２６に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１は、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域と同様に分離構造をしているのに結晶欠陥が少ない。この点を本発明者は検討したのである。本発明者の検討の結果、分離構造をしているｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１と、分離構造をしているｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域との差異は、ｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１では、終端部がゲート電極Ｇで覆われた構造をしているのに対し、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域では、終端部がゲート電極Ｇｄｅ覆われていない点にあると考えたのである。
【０１３８】
前記実施の形態１で説明したように、ｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１では、導入する不純物がホウ素やフッ化ホウ素であり、アクティブ領域に導入されている不純物がリンや砒素などのｎ型不純物である場合に比べて、転位成長に必要な応力が大きくなることが結晶欠陥の少ない理由の１つとして考えられる。さらに、本発明者らは、ｐチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｐ１では、終端部がゲート電極Ｇで覆われた構造をしている点に着目したのである。この結果、本発明者らは、アクティブ領域の終端部に、不純物が注入されると、注入する際のダメージによって結晶欠陥や転位ループが生じやすくなることを見出したのである。そして、不純物を拡散させる高温のアニール工程でも不純物が含まれると、結晶欠陥や結晶欠陥のもとになる転位ループが生じやすくなることを見出したのである。
【０１３９】
そこで、図２６に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３を基板電位供給部Ｌｐ１、Ｌｐ２と分離する分離構造を前提として、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５をダミー電極ＤＧで覆うように構成しているのである。このように構成することにより、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５は、ダミー電極ＤＧで覆われることになる。アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３にリンや砒素などのｎ型不純物を導入する工程は、ダミー電極ＤＧを形成する工程の後なので、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５をダミー電極ＤＧで覆うと、このダミー電極ＤＧがマスクとなって、終端部Ｔ５には不純物が導入されない。したがって、不純物を注入する際のダメージや不純物を拡散させる高温のアニール工程による影響を受けることがなく、素子分離領域ＳＴＩからの応力がかかっても、結晶欠陥や転位ループが生じにくくなるのである。つまり、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５をダミー電極ＤＧで覆うことにより、終端部Ｔ５にリンや砒素などのｎ型不純物が導入されない結果、素子分離領域ＳＴＩからの応力に対する耐性が高まると考えられる。以上のことから、本実施の形態３におけるＳＲＡＭの構成によれば、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域に発生する結晶欠陥を抑制することにより、半導体装置の不良率を低減できる効果が得られる。
【０１４０】
ここで、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５をダミー電極ＤＧで覆うには、終端部Ｔ５をダミー電極ＤＧの直下領域まで延在する方法と、ダミー電極ＤＧの形成位置を、終端部Ｔ５を覆う位置までずらす方法が考えられる。基本的にどちらの方法でも実現可能であるが、ダミー電極ＤＧは、半導体基板の全体にわたって、ゲート電極Ｇを均一に形成して加工精度を確保するために形成することを考慮すると、ダミー電極ＤＧの位置をずらすよりも、アクティブ領域Ａｎ０、Ａｎ１、Ａｎ２、Ａｎ３の終端部Ｔ５をダミーゲート電極ＤＧの直下まで延在する方が望ましいといえる。
【０１４１】
なお、本実施の形態２におけるＳＲＡＭの製造方法は、基本的に、前記実施の形態１と同様であり、素子分離領域の形成工程でパターニングを変えることやダミー電極の形成パターンを変えることで、アクティブ領域の終端部をダミー電極で覆うように形成することができる。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４３】
例えば、前記実施の形態１の構成や前記実施の形態２の構成と、前記実施の形態３の構成とを組み合わせることにより、さらに、ｎチャネル型ＭＩＳＦＥＴ形成領域のアクティブ領域に発生する結晶欠陥を抑制することができる結果、半導体装置の不良率を低減できる効果が得られる。
【産業上の利用可能性】
【０１４４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１４５】
【図１】本発明のＬＣＤドライバ（半導体装置）を示す外観図である。
【図２】ＬＣＤドライバの機能を示す機能ブロック図である。
【図３】ＳＲＡＭの等価回路を示す回路図である。
【図４】ＳＲＡＭの平面構成の一例を示す図である。
【図５】ＳＲＡＭの平面構成の他の一例を示す図である。
【図６】ＳＲＡＭの平面構成を簡略化して示す図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】実施の形態１における半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１の断面図に対応した平面図である。
【図１３】図１１に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】ＬＣＤドライバの製造工程を示すフローチャートである。
【図２２】実施の形態１における半導体チップをガラス基板に実装している状態を示す断面図である。
【図２３】半導体チップとガラス基板とを異方性導電フィルムを介して接続する状態を示す拡大図である。
【図２４】液晶表示装置の主要構成を示す図である。
【図２５】実施の形態２におけるＳＲＡＭの平面構成を示す図である。
【図２６】実施の形態３におけるＳＲＡＭの平面構成を示す図である。
【図２７】本発明者らが検討したＳＲＡＭの平面構成を示す図である。
【符号の説明】
【０１４６】
１  半導体基板
２  Ｉ／Ｏ回路
３  インタフェース
４  ロジック部
５  ＳＲＡＭ
６  ソース出力部
７  電源回路
８  内蔵クロック
９  階調回路
１０  ＮＶメモリ
１１  パネル制御部
２０  半導体基板
２１  酸化シリコン膜
２２  窒化シリコン膜
２３  素子分離溝
２４  酸化シリコン膜
２５  素子分離領域
２６  ｐ型ウェル
２７  ゲート絶縁膜
２８  ポリシリコン膜
２９  浅い低濃度ｎ型不純物拡散領域
３０  サイドウォール
３１  深い高濃度ｎ型不純物拡散領域
３２  ｐ型半導体領域
３３  コバルトシリサイド膜
３４  窒化シリコン膜
３５  酸化シリコン膜
４０  ガラス基板
４１  ガラス基板
４２  フレキシブルプリント基板
４３  端子
４４  金属粒子
４５  液晶表示装置
４６  表示部
Ａ  蓄積ノード
ＡＣＦ  異方性導電フィルム
Ａｎ０  アクティブ領域
Ａｎ１  アクティブ領域
Ａｎ２  アクティブ領域
Ａｎ３  アクティブ領域
Ａｐ１  アクティブ領域
Ａｐ２  アクティブ領域
Ｂ  蓄積ノード
ＢＰ１  バンプ電極
ＢＰ２  バンプ電極
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
ＤＧ  ダミー電極
ＤＬ  データ線
／ＤＬ  データ線
Ｇ  ゲート電極
ＩＮＶ１  ＣＭＯＳインバータ
ＩＮＶ２  ＣＭＯＳインバータ
Ｌｎ１  基板電位供給部
Ｌｐ１  基板電位供給部
Ｌｐ２  基板電位供給部
ＭＣ  メモリセル
ＰＬＧ  プラグ
Ｑｄ１  駆動用ＭＩＳＦＥＴ
Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１  負荷用ＭＩＳＦＥＴ
Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１  転送用ＭＩＳＦＥＴ
Ｑｔ２  転送用ＭＩＳＦＥＴ
ＳＣ  基板コンタクト部
ＳＴＩ  素子分離領域
Ｔ０  終端部
Ｔ１  終端部
Ｔ２  終端部
Ｔ３  終端部
Ｔ４  終端部
Ｔ５  終端部
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
2009130167.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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