(57)【要約】【課題】異なるビットレートのデータを混在して伝送する場合において、既存システムとの整合性を維持しながらも、簡易にＢＩＰ演算を行なう。【解決手段】基本ビットレートおよび他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加し（４２ａ，４２ｂ）、前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成する（４３）とともにフレームヘッダの付加によりフレーム信号を構成し（４４ａ，４４ｂ）、連続して構成される前記フレーム信号のパリティを算出し（４５）、前記パリティの演算結果に基づき前記基本ビットレートおよび前記他のビットレートのデータ信号のパリティ検査のためのパリティビットを該フレーム信号に挿入する（４６，４７）。【選択図】図３
2009016925.tif 000002
【特許請求の範囲】
【請求項１】
基本ビットレートのデータ信号とともに、該基本ビットレートに対して２以上の整数倍の関係にある他のビットレートのデータ信号が混在したフレーム信号を光信号として出力しうる局側装置と、前記基本ビットレートの光信号を受信しうる少なくとも一つの第１加入者装置と、前記他のビットレートの光信号を受信しうる少なくとも一つの第２加入者装置と、該局側装置からの光信号を分岐して各第１，第２加入者装置に接続する伝送路と、をそなえてなる光通信システムにおける該局側装置のパリティビット挿入方法であって、
該局側装置は、前記基本ビットレートおよび前記他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加し、
前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成し、
連続して構成される前記フレーム信号のパリティを算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号のパリティ検査のためのパリティビットを該フレーム信号に挿入することを特徴とする、パリティビット挿入方法。
【請求項２】
連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記他のビットレートによるビット値に対応してそれぞれ算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートに対応したパリティビットを、該フレーム信号にそれぞれ挿入することを特徴とする、請求項１記載のパリティビット挿入方法。
【請求項３】
連続して構成される前記フレーム信号のパリティを、前記基本ビットレートによるビット値に対応して算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号用のパリティビットとして共通のパリティビットを、該フレーム信号に挿入することを特徴とする、請求項１記載のパリティビット挿入方法。
【請求項４】
連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記データ列をなす前記他のビットレートの各データ信号のビット値に対応してそれぞれ算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートに対応したパリティビットを前記第１加入者装置におけるパリティ検査のためのパリティビットとして該フレーム信号に挿入するとともに、前記他のビットレートの各データ信号のビット値に対応したパリティビットを当該各データ信号に連続した位置に挿入することを特徴とする、請求項１記載のパリティビット挿入方法。
【請求項５】
請求項２記載のパリティビット挿入方法によって前記パリティビットが挿入されて前記局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、
前記局側装置において前記各データ信号に付加されるヘッダ情報には、前記フレーム信号における当該データ信号の配列位置に関する情報が含まれ、
前記第１加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記基本ビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうとともに、
前記第２加入者装置では、連続して受信され入力される前記フレーム信号における前記他のビットレートのデータ信号の配列位置について、当該データ信号のヘッダ情報から検出するとともに、前記他のビットレートのビット値について、前記他のビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうことを特徴とする、パリティ検査方法。
【請求項６】
請求項３記載のパリティビット挿入方法によって前記パリティビットが挿入され当該局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、
前記各第１，第２加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記挿入された共通のパリティビットに基づきパリティ検査を行なうことを特徴とする、パリティ検査方法。
【請求項７】
請求項４記載のパリティビット挿入方法によって前記パリティビットが挿入され当該局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、
前記局側装置において前記各データ信号に付加されるヘッダ情報には、前記フレーム信号における当該データ信号の配列位置に関する情報が含まれ、
前記第１加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記基本ビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうとともに、
前記第２加入者装置では、連続して受信され入力される前記フレーム信号における前記他のビットレートのデータ信号の配列位置について、当該データ信号のヘッダ情報から検出するとともに、前記他のビットレートのビット値について、自身宛てのデータ信号および当該データ信号に連続して挿入されたパリティビットに基づきパリティ検査を行なうことを特徴とする、パリティ検査方法。
【請求項８】
基本ビットレートのデータ信号とともに、該基本ビットレートに対して２以上の整数倍の関係にある他のビットレートのデータ信号が混在したフレーム信号を光信号として出力しうる局側装置と、前記基本ビットレートのデータ信号を受信しうる少なくとも一つの第１加入者装置と、前記他のビットレートのデータ信号を受信しうる少なくとも一つの第２加入者装置と、該局側装置からの光信号を分岐して各第１，第２加入者装置に接続する伝送路と、をそなえてなる光通信システムにおける局側装置であって、
前記基本ビットレートおよび前記他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加するヘッダ情報付加部と、
前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成するフレーム信号構成部と、
該フレーム信号構成部で連続して構成される前記フレーム信号のパリティを算出するパリティ算出部と、
該パリティ算出部における前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのビット値に対するパリティ検査のためのパリティビットを該フレーム信号に挿入するパリティビット挿入部と、をそなえたことを特徴とする局側装置。
【請求項９】
請求項８記載の局側装置から光信号として送信されるフレーム信号を受信する加入者装置であって、
該フレーム信号を受信するフレーム受信部と、
該フレーム受信部で受信された受信フレーム信号を入力され、前記受信フレーム信号に時分割多重されている各データ信号に付加された前記基本ビットレートのヘッダ情報を参照して、前記基本ビットレートのデータ信号が前記フレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部と、
該タイミング情報取得部で取得した前記タイミング情報に基づいて、前記受信フレーム信号内の前記基本ビットレートのビット値について、前記基本ビットレートのビット値に対するパリティ検査のためのパリティビットに基づいて、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴とする、加入者装置。
【請求項１０】
請求項８記載の局側装置から光信号として送信されるフレーム信号を受信する加入者装置であって、
該フレーム信号を受信するフレーム受信部と、
該フレーム受信部で受信された受信フレーム信号を入力され、前記受信フレーム信号に時分割多重されている各データ信号に付加された前記基本ビットレートのヘッダ情報を参照して、前記他のビットレートのデータ信号が前記フレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部と、
該タイミング情報取得部で取得した前記タイミング情報に基づいて、該フレーム受信部から出力された前記受信フレーム信号内に時分割多重されている前記他のビットレートのデータ信号について、前記他のビットレートのビット値に対するパリティ検査のためのパリティビットを用いることにより、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴とする、加入者装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば受動的光網（ＰＯＮ：Passive Optical Network）を採用したシステムに用いて好適な、パリティビット挿入方法およびパリティ検査方法，局側装置ならびに加入者装置に関する。
【背景技術】
【０００２】
現在、一般家庭等の加入者宅を対象とした加入者系光ファイバネットワークシステムとして、例えば電話局等に設置した集約局に設けられた光局側装置（局）と、複数の加入者宅に設置した光加入者装置を光ファイバで接続するシステムが知られている。その中でも、集約局からの光データ信号の入出力を行なう１本の光ファイバを受動素子であるパワースプリッタで複数に分岐し、その分岐先に各加入者宅の光加入者装置を接続する構成をＰＯＮシステムと呼ぶ。
【０００３】
このＰＯＮシステムは、光局側装置と複数の加入者宅との間で高速のデータ送受を行なうことが可能なシステムとして実用化されている。
そして、ＰＯＮシステムを用いた通信網の一形態として、例えば、図１３に示すようなシステム構成が挙げられる。
この図１３に示すＰＯＮシステム１００は、局（ＯＬＴ：Optical Line Terminal）３００と、Ｎ（Ｎは２以上の整数）の加入者＃１〜＃Ｎに対応したＮ台の光加入者装置（ＯＮＵ：Optical Network Unit）２００−１〜２００−Ｎ（区別しない場合は、単にＯＮＵ２００と表記する）と、パワースプリッタ４００と、ＯＬＴ３００とパワースプリッタ４００とを接続する光ファイバ５００と、パワースプリッタ４００と各ＯＮＵ２００−１〜２００−Ｎとをそれぞれ接続する光ファイバ６００−１〜６００−Ｎ（区別しない場合は、単に光ファイバ６００と表記する）とをそなえて構成される。
【０００４】
前記ＰＯＮシステム１００において、ＯＬＴ３００は、情報の配信等を行なうために電気信号を光信号に変換してＯＮＵ２００側に所定の下りフレームフォーマットで送信する、あるいはＯＮＵ２００から所定の上りフレームフォーマットの光信号で送られてきたデータを電気信号に変換する等の所要の通信制御機能を具備する装置である。
ＯＬＴ３００に接続された光ファイバ５００は、伝送路途中に設けられたパワースプリッタ４００により分岐されており、分岐された光ファイバ６００は、それぞれ個別の加入者宅に引き入れられ、各ＯＮＵ２００に接続される。
【０００５】
ＯＮＵ２００は、ＯＬＴ３００との通信、光信号と電気信号との間の変換等の通信制御を行なう装置である。
ここで、ＯＬＴ３００とパワースプリッタ４００との間において、上り及び下りのデータ伝送は１本の光ファイバ５００を使用して波長分割多重（ＷＤＭ：Wavelength Division Multiplexing）により双方向に行なわれる。なお、ＯＬＴ３００からＯＮＵ２００への方向が下り、ＯＮＵ２００からＯＬＴ３００への方向が上りである。
【０００６】
例えば、ＯＬＴ３００からＯＮＵ２００への下りフレームは、時分割多重（ＴＤＭ：Time Division Multiplexing）により１．４９μｍ帯の光信号として単一のビットレートＡで伝送され、ＯＮＵ２００ではこの下りフレーム中のフレーム同期情報及び管理情報を検出し、これに基づいて、個々に予め割り当てられているタイムスロットのデータを取り出す。一方、ＯＮＵ２００からＯＬＴ３００への上りフレームは、ＯＬＴ３００により与えられたタイミングでＯＮＵ２００から送信される。即ち、各ＯＮＵ２００からの上りフレームは、それぞれが衝突しないタイミングで、時分割多元接続（ＴＤＭＡ：Time Division Multiple Access）方式により１．３１μｍ帯の光信号として伝送される。
【０００７】
パワースプリッタ４００は、１本の光ファイバ５００からの下りフレームを複数の光ファイバ６００に分配（パワー分岐）し、また複数の光ファイバ６００からの上りフレームを１本の光ファイバ５００に集約（合波）する役割を果たす。
ところで、ＰＯＮシステム１００は、一般的には、電話程度の低速のサービスの提供を目的として利用することが検討されていたが、近年、電話サービスよりも高速なビデオ電話サービスやテレビ会議サービス等の高速通信サービスの提供が要求されており、低速ビットレートのデータ（電話等の低速のサービス）と、高速ビットレートのデータ（ビデオ電話サービスやテレビ会議サービス等の高速のサービス）とを１つのＰＯＮシステム１００で提供することが求められている。
【０００８】
例えば、下記特許文献１には、タイムスロットごとに異なる速度の信号を生成するマルチレート・バースト回路を使用することにより、サービス容量の増大を実現するポイント・マルチポイント光伝送システムにおけるサービス容量の増加方式が開示されている。
上述した技術によれば、低速ビットレートのデータと高速ビットレートのデータとを１つのＰＯＮシステムで提供するために、予め全てのＯＮＵ２００にマルチレート・バースト回路を装備しておき、一つのＯＮＵ２００に割り当てられたタイムスロットの一部に異なる伝送速度（ビットレート）を割り振ることで、低速サービスだけでなく高速サービスへの拡張を可能としている。
【０００９】
また、ＰＯＮ（Passive Optical Network）、ＳＯＮＥＴ（Synchronous Optical Network）／ＳＤＨ（Synchronous Digital Hierarchy）等のような標準化された通信方式、例えばＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector）で標準化されているＧ−ＰＯＮのフレーム構成においては、Ｇ．９８４．３において、例えば図１４に示すような、回線状態を監視するためのＢＩＰ（Bit Interleaved Parity）領域が規定されている。
【００１０】
このＢＩＰ領域は、図１４に示すように、データストリームとして連続して送出されるフレーム信号のペイロード部分（Payload）に単一のビットレートのデータ信号が時分割多重化されていることを前提に、フレーム信号のペイロード部分に先行するヘッダ部分であるＰＣＢｄ（Physical Control Block downstream）領域に、１バイトのパリティチェックビットを格納するものである。即ち、ＰＣＢｄ領域は、先頭から順に、（同期情報が書き込まれる）ＰＳｙｎｃ領域，Ｉｄｅｎｔ領域，ＰＬＯＡＭｄ領域，上述のＢＩＰ領域，ＰＬｅｎｄ領域およびＵＳＢＷＭａｐ領域が順に配置されて構成される。
【００１１】
すなわち、図１５に示すように、先行して入力される前フレーム信号Ｆ１のＢＩＰ領域に後続する位置Ｐ１から当該フレーム信号Ｆ２のＢＩＰ領域Ｐ２の手前まで間の領域（前フレームのＰＣＢｄ♯２の領域，ペイロード領域および当該フレームＰＣＢｄ♯１の領域（図１５における〔１〕参照）のビット列についてのパリティ演算を行ない、この演算結果に基づくパリティビットを当該フレームのＢＩＰ領域に挿入するようになっている（図１５における〔２〕参照）。尚、図１５のＰＣＢｄ♯１は、図１４のＰＳｙｎｃ領域，Ｉｄｅｎｔ領域，ＰＬＯＡＭｄ領域が該当し、ＰＣＢｄ♯２は、ＰＬｅｎｄ領域およびＵＳＢＷＭａｐ領域が該当する。
【００１２】
具体的には、上述の前フレーム信号Ｆ１の位置Ａ１から８ビットずつ配列させることにより、図１６に示すように、縦方向８列のビット配置を構成した場合に、各列のビット値が偶数パリティをとるように、即ち各列のビット値“１”の個数が偶数個になるように１ビットずつパリティビットを挿入するようになっている。例えば、図１６における左から３番目の列においては、データ位置が３番目および１１番目のビットが当該列をなしている。このとき、これらのビットの値が、この図１６に示すようにそれぞれ“１”，“０”の場合には、パリティビットＢＩＰ−３としては、“１”を挿入するようになっている（図１６のＢ参照）。
【００１３】
なお、図１６中においては、説明の簡略のため同一ビットレート（例えば２．５Ｇ／ｓ）のビットが「１」番目から「１６」番目まで配置されるとともに、後続するＢＩＰとして８ビットのビットＢＩＰ−１〜ＢＩＰ−８が配置される場合について説明している。又、図示している「１」番目から「１６」番目までのビット値の値については一例である。
その他、本発明に関連する文献公知発明としては、下記の特許文献２および３に記載されたものもある。
【特許文献１】特開平８−８９５４号公報
【特許文献２】特開２０００−１８８５９３号公報
【特許文献３】特開平９−２１４５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、既存システム、例えば、上述のＩＴＵ−Ｔで標準化されているＧ−ＰＯＮ（Gigabit-capable Passive Optical Network）等では、物理レイヤでサービス毎にビットレートを変えて伝送する方式を採用していないため、特許文献１記載の方法では、既存システムとの整合性に改善の余地がある。
また、前述の特許文献１記載の技術は、マルチレート・バースト回路を全ＯＮＵ２００に予め用意（装備）しておく必要があるため、高速サービスを望まない加入者であってもＯＮＵのアップグレード（マルチレート・バースト回路の装備等）を行なわなければならず、機器更新の煩雑さ及びその費用負担が課題としてある。
【００１５】
さらに、上述のごとく低速ビットレートのデータと、高速ビットレートのデータとを１つの通信システムで提供する場合においては、上述のＢＩＰの演算を行なうにあたり、上述のＧ．９８４．３で規定されている手法においてはパリティ演算を行なうことが困難であるという課題がある。
すなわち、例えば図１７（ａ）に示すように、２．５Ｇｂ／ｓのビットレートのデータの流れ（「１」番目〜「８」番目のビット）に続いて１０Ｇｂ／ｓのビットレートのデータの流れ（「９」番目〜「４０」番目のビット）が続き、データストリームとしてビットレートが混在している場合においては、このデータストリームに続くＢＩＰ領域に挿入すべきパリティビットについて想定する。
【００１６】
この場合において、Ｇ．９８４．３に準じた手法によってパリティ演算を行なおうとすると、パリティビット自体は、既存の低速のＯＮＵで処理できるようにするため、低速ＯＮＵに合わせたビットレートであることが必要であることを考慮すると、この図１７（ａ）のようなデータストリームの場合には、ＯＬＴで挿入すべきＢＩＰ領域のビットレートとしては、低速の２．５Ｇｂ／ｓのビットレートを有していることが必要である。
【００１７】
このとき、図１７（ｂ）に示すように、２．５Ｇｂ／ｓの単位ビット長は、１０Ｇｂ／ｓの単位ビットの４倍となるので、４つの１０Ｇｂ／ｓのビットが８個の２．５Ｇｂ／ｓのビットにそれぞれ後続して、パリティ演算のための列をなすことになる。例えば「１」番目の２．５Ｇｂ／ｓのビットに後続して、「９」番目〜「１２」番目の１０Ｇｂ／ｓのビットがパリティ演算のための列をなすことになる。
【００１８】
この場合において、各列のパリティを演算しようとする場合、２．５Ｇｂ／ｓの単位ビット時間において、互いに異なる１０Ｇｂ／ｓのビット値が配置される場合が生じうるので、図１７（ｃ）に示すように、信頼性ある正確なパリティビットを導き出すことが困難となる。即ち、図１７（ｃ）におけるＢＩＰの領域に、それぞれ一意に「０」又は「１」の値を設定することができない。尚、ＢＩＰ領域が１０Ｇｂ／ｓのビット長となれば値を設定することは可能であるが、このようにすると、２．５Ｇｂ／ｓのデータを受信するＯＮＵにおいてＢＩＰ処理を行なうことができず、仮に行なおうとする場合には相当の装置構成の改良が必要となる。
【００１９】
特許文献２に記載された技術においては、ＰＯＮにおけるＯＬＴとしての送信装置から送信するフレーム信号の構成例として、速度の異なるサブフレームが時分割多重されたものについて記載されているが、フレームヘッダとなるオーバヘッドにはＢＩＰ演算を行なう点については触れられていない。
また、特許文献３に記載された技術においては、ＯＬＴ内において複数のフレーマ機能を搭載することにより、各フレーマ機能が個別にＯＮＵに対応付けられて、ＯＬＴとＯＮＵとが独立した光ファイバを介した１対１の通信を行なう技術について開示するものであるが、ビットレート混在フレームにおけるＢＩＰ演算について実現するものではなく、又、ＯＬＴについてはハードウェアのレベルで変更が求められるとともに回線設備についても変更が必要であり、その結果、大規模なネットワーク構成の変更が必要である。
【００２０】
そこで、本発明は、異なるビットレートのデータを混在して伝送する場合において、既存システムとの整合性を維持しながらも、簡易にＢＩＰ演算を行なうことができるようにすることを目的の一つとする。
なお、上記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる効果であって、従来の技術によっては得られない効果を奏することも本発明の他の目的の１つとして位置づけることができる。
【課題を解決するための手段】
【００２１】
このため、本発明は、以下のパリティビットの挿入方法および検査方法，局側装置ならびに加入者装置を特徴とするものである。
（１）すなわち、本発明のパリティビット挿入方法は、基本ビットレートのデータ信号とともに、該基本ビットレートに対して２以上の整数倍の関係にある他のビットレートのデータ信号が混在したフレーム信号を光信号として出力しうる局側装置と、前記基本ビットレートの光信号を受信しうる少なくとも一つの第１加入者装置と、前記他のビットレートの光信号を受信しうる少なくとも一つの第２加入者装置と、該局側装置からの光信号を分岐して各第１，第２加入者装置に接続する伝送路と、をそなえてなる光通信システムにおける該局側装置のパリティビット挿入方法であって、該局側装置は、前記基本ビットレートおよび前記他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加し、前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成し、連続して構成される前記フレーム信号のパリティを算出し、前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号のパリティ検査のためのパリティビットを該フレーム信号に挿入することを特徴としている。
【００２２】
（２）また、上述の（１）の方法において、連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記他のビットレートによるビット値に対応してそれぞれ算出し、前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートに対応したパリティビットを、該フレーム信号にそれぞれ挿入することもできる。
【００２３】
（３）さらに、上述の（１）の方法において、連続して構成される前記フレーム信号のパリティを、前記基本ビットレートによるビット値に対応して算出し、前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号用のパリティビットとして共通のパリティビットを、該フレーム信号に挿入することとしてもよい。
【００２４】
（４）また、上述の（１）の方法において、連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記データ列をなす前記他のビットレートの各データ信号のビット値に対応してそれぞれ算出し、前記パリティの演算結果に基づいて、前記基本ビットレートに対応したパリティビットを前記第１加入者装置におけるパリティ検査のためのパリティビットとして該フレーム信号に挿入するとともに、前記他のビットレートの各データ信号のビット値に対応したパリティビットを当該各データ信号に連続した位置に挿入することとしてもよい。
【００２５】
（５）さらに、本発明のパリティ検査方法は、上述の（２）の方法によって前記パリティビットが挿入されて前記局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、前記局側装置において前記各データ信号に付加されるヘッダ情報には、前記フレーム信号における当該データ信号の配列位置に関する情報が含まれ、前記第１加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記基本ビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうとともに、前記第２加入者装置では、連続して受信され入力される前記フレーム信号における前記他のビットレートのデータ信号の配列位置について、当該データ信号のヘッダ情報から検出するとともに、前記他のビットレートのビット値について、前記他のビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうことを特徴としている。
【００２６】
（６）また、本発明のパリティ検査方法は、上述の（３）の方法によって前記パリティビットが挿入され当該局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、前記各第１，第２加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記挿入された共通のパリティビットに基づきパリティ検査を行なうことを特徴としている。
【００２７】
（７）さらに、本発明のパリティ検査方法は、上述の（４）の方法によって前記パリティビットが挿入され当該局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、前記局側装置において前記各データ信号に付加されるヘッダ情報には、前記フレーム信号における当該データ信号の配列位置に関する情報が含まれ、前記第１加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記基本ビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうとともに、前記第２加入者装置では、連続して受信され入力される前記フレーム信号における前記他のビットレートのデータ信号の配列位置について、当該データ信号のヘッダ情報から検出するとともに、前記他のビットレートのビット値について、自身宛てのデータ信号および当該データ信号に連続して挿入されたパリティビットに基づきパリティ検査を行なうことを特徴としている。
【００２８】
（８）また、本発明の局側装置は、基本ビットレートのデータ信号とともに、該基本ビットレートに対して２以上の整数倍の関係にある他のビットレートのデータ信号が混在したフレーム信号を光信号として出力しうる局側装置と、前記基本ビットレートのデータ信号を受信しうる少なくとも一つの第１加入者装置と、前記他のビットレートのデータ信号を受信しうる少なくとも一つの第２加入者装置と、該局側装置からの光信号を分岐して各第１，第２加入者装置に接続する伝送路と、をそなえてなる光通信システムにおける局側装置であって、前記基本ビットレートおよび前記他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加するヘッダ情報付加部と、前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成するフレーム信号構成部と、該フレーム信号構成部で連続して構成される前記フレーム信号のパリティを算出するパリティ算出部と、該パリティ算出部における前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのビット値に対するパリティ検査のためのパリティビットを該フレーム信号に挿入するパリティビット挿入部と、をそなえたことを特徴としている。
【００２９】
（９）さらに、本発明の加入者装置は、上記（８）の局側装置から光信号として送信されるフレーム信号を受信する加入者装置であって、該フレーム信号を受信するフレーム受信部と、該フレーム受信部で受信された受信フレーム信号を入力され、前記受信フレーム信号に時分割多重されている各データ信号に付加された前記基本ビットレートのヘッダ情報を参照して、前記基本ビットレートのデータ信号が前記フレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部と、該タイミング情報取得部で取得した前記タイミング情報に基づいて、前記受信フレーム信号内の前記基本ビットレートのビット値について、前記基本ビットレートのビット値に対するパリティ検査のためのパリティビットに基づいて、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴としている。
【００３０】
（１０）また、本発明の加入者装置は、上記（８）の局側装置から光信号として送信されるフレーム信号を受信する加入者装置であって、該フレーム信号を受信するフレーム受信部と、該フレーム受信部で受信された受信フレーム信号を入力され、前記受信フレーム信号に時分割多重されている各データ信号に付加された前記基本ビットレートのヘッダ情報を参照して、前記他のビットレートのデータ信号が前記フレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部と、該タイミング情報取得部で取得した前記タイミング情報に基づいて、該フレーム受信部から出力された前記受信フレーム信号内に時分割多重されている前記他のビットレートのデータ信号について、前記他のビットレートのビット値に対するパリティ検査のためのパリティビットを用いることにより、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴としている。
【発明の効果】
【００３１】
このように、本発明によれば、異なるビットレートのデータを混在して伝送する場合において、既存システムとの整合性を維持しながらも、光加入者装置のアップグレード費用及びアップグレードに要する労力を軽減しつつ、簡易にＢＩＰ演算を行なうことができるようになるという利点がある。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照することにより、本発明の実施の形態について説明する。
なお、本発明は、以下の実施の形態に限定されるものではない。又、上述の本願発明の目的のほか、他の技術的課題，その技術的課題を解決する手段及び作用効果についても、以下の実施の形態による開示によって明らかとなる。
〔Ａ〕第１実施形態の説明
図１は、本発明の第１実施形態に係るＰＯＮシステム（ビットレート混在光通信システム）の要部の構成を示すブロック図である。この図１に示すＰＯＮシステム１は、光局側装置（通信装置、以下、ＯＬＴという）３と、加入者＃１〜＃Ｎ（Ｎは２以上の整数）に対応したＮ台の光加入者装置（端末装置、以下、ＯＮＵという）２−１〜２−Ｎ（区別しない場合は、単にＯＮＵ２と表記する）と、分岐合波カプラ１２と、ＯＬＴ３と分岐合波カプラ１２とを接続する光ファイバ１１と、分岐合波カプラ１２と各ＯＮＵ２−１〜２−Ｎとをそれぞれ接続する光ファイバ１３−１〜１３−Ｎ（区別しない場合は、単に光ファイバ１３と表記する）とをそなえて構成される。
【００３３】
ここで、上述の分岐合波カプラ１２と、光ファイバ１１，１３−１〜１３−Ｎと、により、ＯＬＴ３からの光信号を分岐して各第１，第２加入者装置としてのＯＮＵ２に接続する伝送路を構成する。又、ＯＮＵ２には、ＯＬＴ３からのデータ信号の受信用に、基本ビットレートＡ１か又は他のビットレートＡ２が設定されて、ＯＬＴ３との間ではこの設定された通信ビットレートのデータ信号を送受信されるようになっている。ここで、他のビットレートＡ２としては、基本ビットレートＡ１に対するＭ倍（Ｍは２以上の整数で、本実施形態においてはＭ＝４）倍の関係にあるものである。
【００３４】
すなわち、本実施形態においては、２．５Ｇｂ／ｓのビットレートを基本ビットレートＡ１とする一方、基本ビットレートの４倍に相当する１０Ｇｂ／ｓのビットレートを他のビットレートとする。即ち、ＯＮＵ２においては、上述の２．５Ｇｂ／ｓのビットレートか又は１０Ｇｂ／ｓのビットレートを、上述のデータ信号の受信のために適用することができる。
【００３５】
これにより、基本ビットレートによるデータ信号を送受信するＰＯＮシステム１において、他のビットレートによるデータ信号を送受信することを希望するユーザに対応して、既存の基本ビットレートによるデータ信号を送受信するＯＮＵの基本的構成はそのままに、当該他のビットレートによるデータ信号を送受信するＯＮＵおよびＯＬＴの構成についての簡易な変更によって、ビットレートが混在された光信号を送受信することができるようになっている。
【００３６】
このとき、ＯＬＴ３側からは、例えば図２に示すようなフレームフォーマットを有して、ビットレートが混在するデータパケットが時分割多重された光フレーム信号をＯＮＵ２側に送信することにより、ＯＮＵ２との間で時分割多重接続を実現する。又、ＯＮＵ２側からはＯＬＴ３から与えられた個別の送信タイミングで、各ＯＮＵ２で設定されるビットレートのデータパケットを送信することにより、ＯＬＴ３との間で時分割多元接続を実現している。
【００３７】
たとえば、図１に示すように、ＯＮＵ２−１〜２−（Ｎ−１）（加入者＃１〜加入者＃Ｎ−１）を、基本ビットレートＡ１である２．５Ｇｂ／ｓの低速データ受信処理専用のＯＮＵ（第１加入者装置、第１端末装置）とし、ＯＮＵ２−Ｎ（加入者＃Ｎ）をＡ１の４倍のビットレートビットレートＢの高速データ受信処理可能なＯＮＵ（第２加入者装置、第２端末装置）としてそれぞれ構成することができる。尚、以下においては、第１加入者装置としてのＯＮＵを「ＯＮＵ−ａｉ」と表記する一方、第２加入者装置としてのＯＮＵを「ＯＮＵ−ｂｊ」と表記する場合がある（ｉ，ｊは低速ＯＮＵ及び高速ＯＮＵごとに与えられる自然数）。
【００３８】
また、本実施形態においては、ＯＮＵ２においては、ＯＬＴ３からの下り方向のデータパケットに与えられるビットレートと、ＯＬＴ３への上り方向のデータパケットに与えられるビットレートと、は同一としているが、異なるように構成することも可能である。
ここで、この図２に示すフレーム信号は、フレームヘッダをなすＰＣＢｄ領域７１０と、ＰＣＢｄ領域７１０に続くペイロード領域７２０からなり、ＯＬＴ３からの送信データストリームは、このようなフレームフォーマットを持つフレーム信号を連続的に送出することにより構成されるようになる。ＰＣＢｄ領域７１０は、前述の図１４又は図１５に示すものと同様の同期情報を含むＰＣＢｄ♯１領域７１１，ＢＩＰ領域７１２およびＰＣＢｄ♯２領域７１３により構成される。
【００３９】
また、第１実施形態においては、前述の図１５の場合とは異なり、ＢＩＰ領域７１２には、基本ビットレートＡ１のデータ（低速データ）を受信するＯＮＵ（図２中においてはＯＮＵ−ａ１，ＯＮＵ−ａ２、図１中のＯＮＵ２−１〜２−（Ｎ−１）参照）でパリティ検査を行なうためのパリティビットとともに、他のビットレートＡ２のデータ（高速データ）を受信するＯＮＵ（図２中においてはＯＮＵ−ｂ１およびＯＮＵ−ｂ２、図１中のＯＮＵ２−Ｎ参照）でパリティ検査を行なうためのパリティビットについても書き込まれるようになっている。
【００４０】
また、ペイロード領域７２０は、各ＯＮＵ２宛のデータ信号がデータパケットとして時分割多重されるようになっているが、各ＯＮＵ２宛のデータ信号をなすデータ領域の先頭箇所に個別のヘッダ情報（Header）が挿入されることにより、上述のデータパケットを構成するようになっている。この個別のヘッダ情報には、後続するデータ領域に書き込まれるデータの宛て先ＯＮＵについての情報や、宛て先ＯＮＵで取り扱うデータ信号のビットレートに関する情報等の管理情報が含まれるようになっている。
【００４１】
さらに、ＯＬＴ３は、例えば図１中に示すように、フレーム化処理部４と、電気／光（Ｅ／Ｏ）変換部５と、ＷＤＭカプラ６と、光／電気（Ｏ／Ｅ）変換部７と、ビット同期処理部８と、Ｍ分周回路９と、データ処理部１０と、タイミングコントロール部１４と、をそなえて構成される。
ここで、フレーム化処理部４は、各ＯＮＵ２へ送信（同報）するための下りデータを上述の図２に示すフォーマットでフレーム化（時分割多重）し、フレーム信号を構成するためのものであり、後述する図３に示すような構成を有している。
【００４２】
また、タイミングコントロール部１４は、フレーム信号をなすペイロード領域７２０においてデータ信号を時分割多重する順序あるいは配列タイミングについて、宛て先となるＯＮＵ２に対応付けて管理する機能のほか、ＯＮＵ２から送信される信号についての受信タイミングについても管理して、この受信タイミングに基づいて後述するＭ分周回路９の動作をＯＮ／ＯＦＦ制御する機能も具備している。
【００４３】
さらに、Ｅ／Ｏ変換部５は、フレーム化処理部４で生成された下りフレームを電気信号から光信号（例えば、１．４９μｍ帯の光）へ電光（Ｅ／Ｏ）変換するためのものである。ＷＤＭカプラ６は、Ｅ／Ｏ変換部５によりＥ／Ｏ変換された下りフレームを光ファイバ１１へと送出する一方、光ファイバ１１からの上りフレーム（例えば、１．３１μｍ帯の光）をＯ／Ｅ変換部７へと分波するためのものである。
【００４４】
Ｏ／Ｅ変換部７は、ＷＤＭカプラ６で分波された上りフレームを、光信号から電気信号へ光電（Ｏ／Ｅ）変換するためのものである。更に、ビット同期処理部８は、他のビットレートＡ２に対応するクロック周波数（以下、クロックＡ２という）でＯＮＵ２からの上りフレームを受信処理し、上りフレームに含まれるデータの受信タイミングと、ＯＬＴ３の受信処理動作クロックとをビット同期させるためのものである。
【００４５】
Ｍ分周回路９は、ＯＬＴ３の受信処理動作クロックをＭ（Ｍは２以上の整数）分周するためのものである。例えば、２．５Ｇｂ／ｓのビットレートＡ１のデータを受信したタイミングでタイミングコントロール部１４がＭ分周回路９をＯＮとすることにより、ＯＬＴ３の受信動作クロックＡ２である１０ＧＨｚをＭ＝４分周して、後述のデータ処理部１０が、ビットレートＡ１のデータをクロックＡ２の４ビット周期（４クロックに１回の割合）で受信処理するのである。
【００４６】
ここで、ビットレートＡ２は、ビットレートＡ１のＭ（ここでは４）倍であるため、クロックＡ２も、ビットレートＡ１に対応するクロック周波数（以下、クロックＡ１という）のＭ倍となる。即ち、Ｍ分周回路９がＯＮ制御されることで、データ処理部１０は、ビットレートＡ１のデータに対してクロックＡ２をＭ分周したクロックＡ１で動作することになるのである。
【００４７】
一方、ビットレートＡ２のデータを受信したタイミングでは、タイミングコントロール部１４がＭ分周回路９の動作をオフするので、データ処理部１０は、ビットレートＡ２のデータをそのままビット単位（即ち、クロックＡ２）で正確に受信処理することができる。なお、各ＯＮＵ２の上りデータの送信タイミング（アクセスタイミング）はＯＬＴ３で管理しているため、上りフレーム同期の検出、確立処理を行なわなくてもＯＬＴ３はビットレートＡ１，Ａ２のデータ受信タイミングを把握している。
【００４８】
データ処理部１０は、上述したように、Ｍ分周回路９のオン／オフ状態に応じて、ビットレートＡ１のデータをクロックＡ１で、また、ビットレートＡ２のデータをクロックＡ２で受信処理するものである。
このようにＯＬＴ３を構成することにより、図２に示したフレームフォーマットにおいて、ＯＮＵ−ａｉ宛のデータをビットレートＡ１で送信するとともに、ＯＮＵ−ｂｊ宛のデータをビットレートＡ２で送信することができる。さらに、ビットレートＡ１のデータとビットレートＡ２のデータとが混在した各ＯＮＵ２からの上りフレームについては、共通のビット同期処理部８によりクロックＡ２でビット同期を確立した上で、タイミングコントロール部１４でＭ分周回路９をオン／オフ制御することにより、ビットレートＡ１の基本ビットレートのデータはクロックＡ２をＭ分周したクロックＡ１（Ｍビット周期）で、ビットレートＡ２の高速データはクロックＡ２をそのまま用いビット単位周期で受信処理できる。
【００４９】
ところで、ＯＬＴ３におけるフレーム化処理部４は、上述の図２に示すようなフレーム信号を構築するため、図３に示すように、データ取り込み用バッファ４１，ヘッダ付加部４２ａ，４２ｂ，結合部４３，ＰＣＢｄ♯１付加部４４ａ，ＰＣＢ♯２付加部４４ｂ，ＢＩＰ演算部４５，ＢＩＰ挿入用バッファ４６，ＢＩＰ付加部４７および同期ビット処理・スクランブル部４８をそなえている。
【００５０】
データ取り込み用バッファ４１は、ＯＬＴ３からＯＮＵ２に宛てて送信すべきデータを、ＯＬＴ３をなす上位システムから受け取って一旦保持し、指定される宛て先単位に一まとまりのデータ信号として出力する。このとき、データ取り込み用バッファ４１としては、２．５Ｇｂ／ｓの基本ビットレートのデータ信号および１０Ｇｂ／ｓのビットレートのデータ信号用に別々のバッファをそなえて構成することにより、それぞれ個別に書き込み／読み出しを行なうようにすることができる。
【００５１】
また、ヘッダ付加部４２ａは、データ取り込み用バッファ４１からの所定長の２．５Ｇｂ／ｓの基本ビットレートのデータ信号に、宛て先やビットレート情報等の管理情報を含むヘッダ情報を付加するものである。例えば、データ取り込み用バッファ４１から４８バイトのデータ長のデータ信号に５バイトのヘッダ情報を付加することにより、ＡＴＭ（Asynchronous Transfer Mode）のフォーマットに即したデータパケットとすることができる。
【００５２】
さらに、ヘッダ付加部４２ｂについては、データ取り込み用バッファ４１からの所定長の１０Ｇｂ／ｓのビットレートのデータ信号に、宛て先やビットレート情報等の管理情報を含む２．５Ｇｂ／ｓ（基本ビットレート）のヘッダ情報を付加するものである。従って、上述のヘッダ付加部４２ａ，４２ｂは、基本ビットレートおよび他のビットレートを有するデータ信号に、それぞれ基本ビットレートのヘッダ情報を付加するヘッダ情報付加部である。
【００５３】
なお、これらのヘッダ付加部４２ａ，４２ｂで挿入されるヘッダ情報は、上述の基本ビットレートを有しているので、各ＯＮＵ２においては、データ信号の受信に適用されるビットレートにかかわらず、各データ信号に対応するヘッダ情報を参照することにより、自身宛てのデータ信号か否かを識別することができるようになっている。
また、結合部４３は、上述のごとくヘッダ情報が付加されてなるデータパケットについて時分割多重で結合させることにより、図２に示すフレーム信号におけるペイロード領域７２０を構成することができるようになっている。更に、ＰＣＢｄ♯１付加部４４ａおよびＰＣＢｄ♯２付加部４４ｂは、結合部４３でペイロード領域７２０が構成された信号の先頭部分に、フレームヘッダとしてのＰＣＢｄ♯１領域７１１およびＰＣＢｄ♯２領域７１３（図１５参照）に書き込むべき内容をそれぞれ付加するものである。
【００５４】
したがって、上述の結合部４３，ＰＣＢｄ♯１付加部４４ａおよびＰＣＢｄ♯２付加部４４ｂにより、ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成するフレーム信号構成部を構成する。
さらに、ＢＩＰ演算部４５は、結合部４３，ＰＣＢｄ♯１付加部４４ａおよびＰＣＢｄ♯２付加部４４ｂで連続して構成されるフレーム信号のパリティを算出するパリティ算出部として機能し、第１実施形態においては、パリティビットであるＢＩＰ値についてビットレートごとの領域に分けて導出ようになっている。
【００５５】
具体的には、フレーム信号における２．５Ｇｂ／ｓのビットレートを有する領域についてのＢＩＰを演算する低速ＢＩＰ演算部４５ａと、１０Ｇｂ／ｓのビットレートを有する領域についてのＢＩＰを演算する高速ＢＩＰ演算部４５ｂと、低速ＢＩＰ演算部４５ａにおいて演算すべき当該フレーム信号の前フレーム信号に挿入されたＰＣＢｄ♯２領域７１３の値についてバッファリングするＢＩＰ演算用バッファ４５ｃと、をそなえている。
【００５６】
すなわち、低速ＢＩＰ演算部４５ａにおいては、図２の〔１〕に示すように、先行する前フレーム信号に挿入されたＰＣＢｄ♯２領域７１３の情報をＢＩＰ演算用バッファ４５ｃから取り込むとともに、ＰＣＢｄ♯２付加部４４ｂから出力された前フレーム信号のペイロード領域７２０の情報のうちの基本ビットレートＡ１を有する区間の情報と、後続のフレーム信号をなす先頭のＰＣＢｄ♯１領域７１１の情報と、を取り込んで、これらの情報から、基本ビットレートＡ１の情報（ビット値）に対応したパリティ演算を行なうようになっている。
【００５７】
また、高速ＢＩＰ演算部４５ｂは、図２の〔１〕に示すように、ＰＣＢｄ♯２付加部４４ｂから出力された前フレーム信号のペイロード領域７２０の情報のうちで、１０Ｇｂ／ｓの他のビットレートＡ２を有する区間の情報を取り込んで、この取り込んだ情報から、１０Ｇｂ／ｓのビットレートＡ２の情報（ビット値）に対応したパリティ演算を行なうようになっている。
【００５８】
前述したように、タイミングコントロール部１４においては、フレーム化処理部４における結合部４３において、時分割多重によりデータ列を構成するにあたり、データ信号および対応する個別ヘッダ情報の配列タイミングについて管理している。低速ＢＩＰ演算部４５ａおよび高速ＢＩＰ演算部４５ｂでは、タイミングコントロール部１４から上述の配列タイミングに関する情報を受け取ることにより、各ビットレートの信号に対応した情報をパリティ演算のために取り込むことができるようになる。
【００５９】
なお、この他に、低速ＢＩＰ演算部４５ａおよび高速ＢＩＰ演算部４５ｂでは、各データ信号に付加される個別ヘッダ情報に含まれる、当該データ信号のビットレートに関する情報を読み取ることにより、各ビットレートの信号に対応した情報をパリティ演算のために取り込むことも可能である。
また、ＢＩＰ挿入用バッファ４６は、後段のＢＩＰ付加部４７においてパリティビット（ＢＩＰ）をＢＩＰ領域７１２に挿入するために、ＰＣＢｄ♯２付加部４４ｂでフレームヘッダが付加されたフレーム信号のタイミング調整を行なうものであり、例えば、フレーム信号におけるＢＩＰ領域７１２よりも下流側の領域をなす情報をバッファリングにより遅延させて、ＢＩＰ領域７１２を確保する。ＢＩＰ付加部４７は、上述の低速ＢＩＰ演算部４５ａおよび高速ＢＩＰ演算部４５ｂにおけるパリティ演算を通じて得られるパリティビットをＢＩＰ領域７１２に書き込む（付加、あるいは挿入する）ものである。
【００６０】
したがって、上述のＢＩＰ挿入用バッファ４６およびＢＩＰ付加部４７により、上述の低速ＢＩＰ演算部４５ａおよび高速ＢＩＰ演算部４５ｂでのパリティの演算結果に基づいて、基本ビットレートＡ１および他のビットレートＡ２に対応したパリティビットを、各ＯＮＵ２−１〜２−Ｎにおけるパリティ検査のためのパリティビットとしてフレーム信号にそれぞれ挿入するパリティビット挿入部を構成する。
【００６１】
また、同期ビット処理・スクランブル部４８は、ＢＩＰ付加部４７でＢＩＰが付加されたフレーム信号を入力されて、このフレーム信号をなすＰＣＢｄ♯１領域７１１をなす同期情報（ＰＳｙｎｃ）のビット値を除いてスクランブリング処理を行なうものである。尚、上述のスクランブリング処理が施された結果の信号については、もとの同期情報のビット値がフレーム信号の先頭部分に戻された後、送信用の下りフレーム信号としてＥ／Ｏ変換部５に出力されるようになっている。
【００６２】
図４は、上述のＢＩＰ演算部４５でのパリティの演算態様の一例について説明するための図である。例えばこの図４に示すように、連続して入力されてくるフレーム信号Ｆ１，Ｆ２について、横方向は２．５Ｇｂ／ｓのビット長で例えば８ビットごとに一行をなして縦方向に整列させた場合を想定すると、前後のＢＩＰ領域７１２で挟まれる範囲（ＢＩＰ演算範囲：Ｒ１）における各列の（縦方向の）ビット値について、低速の２．５Ｇｂ／ｓのビット値および高速の１０Ｇｂ／ｓのビット値ごとにパリティ演算を行なう。
【００６３】
なお、図４中においては、例として、基本ビットレートＡ１のデータ信号を送受信する１つの低速ＯＮＵ−ａ（第１加入者装置）に宛てたデータパケットとともに、他のビットレートＡ２のデータ信号を送受信する２つの高速ＯＮＵ−ｂ１，ＯＮＵ−ｂ２に宛てたデータパケットが、ペイロード領域７２０に時分割多重されているものが示されている。
具体的には、低速ＢＩＰ演算部４５ａにおいては、ＢＩＰ演算用バッファ４５ｃから、先行フレーム信号Ｆ１のＰＣＢｄ♯２領域７１３のビット値を取り込むとともに、ＰＣＢｄ♯２付加部４４ｂからの、先行フレームＦ１のペイロード領域７２０および、先行フレームＦ１に続く当該フレームＦ２のＰＣＢｄ♯１領域７１１のビット値について取り込むとともに取り込んだビット値について、例えばこの図４に示すように２．５Ｇｂ／ｓのビット長で８ビット列に整列させて、各列についてのパリティ演算を行なう。尚、整列させるビット列数は一例であり、これ以外の列数で整列させてパリティ演算を行なうこととしてもよい。
【００６４】
このとき、タイミングコントロール部１４においては時分割多重によりデータ列を構成するにあたり、データ信号および対応する個別ヘッダ情報の配列タイミングを管理しているので、各低速ＢＩＰ演算部４５ａおよび高速ＢＩＰ演算部４５ｂに入力されるビット値が、フレーム信号をなすいずれの領域に属するものかについて把握することが可能である。
【００６５】
このため、低速ＢＩＰ演算部４５ａにおいては、タイミングコントロール部１４からの制御を受けて、上述のごとく整列された８ビット列のうちで、２．５Ｇｂ／ｓのビット長を有する行をなすビット値をパリティ演算のために抽出して、各列について抽出したビット値でパリティ演算を行なう。
この場合においては、ＢＩＰ演算用バッファ４５ｃからの前フレーム信号のＰＣＢｄ♯２領域７１３のビット値（図４の領域Ｒ２におけるＰＣＢｄ♯（Ａ＋１６）〜ＰＣＢｄ♯Ｂ）、前フレーム信号のペイロード領域７２０をなす２．５Ｇｂ／ｓのパケットデータ（ヘッダおよびデータ信号）のビット値（領域Ｒ３におけるＤａｔａ（Ｃ−Ｂビット））、１０Ｇｂ／ｓのパケットデータにおけるヘッダ領域のビット値（領域Ｒ４，Ｒ６におけるＨｅａｄｅｒ（Ｄ−Ｃビット），Ｈｅａｄｅｒ（Ｆ−Ｅビット））および当該フレーム信号のＰＣＢｄ♯１領域７１１のビット値（領域Ｒ８におけるＰＣＢｄ−♯１〜ＰＣＢｄ−♯Ａ）について、上述のごとく整列された８ビット列ごとにビット値の合計を演算する。
【００６６】
そして、低速ＢＩＰ演算部４５ａでの各列のパリティ演算結果に応じたパリティビット値を、ＢＩＰ領域７１２における該当箇所（領域Ｒ９２の２．５Ｇ  ＢＩＰ−♯１〜２．５Ｇ  ＢＩＰ−♯８）へのパリティビットとして導出する。即ち、上述のビット値の合計により、当該列のビット値「１」が偶数個である場合には、その列のパリティビットを「０」とする一方、上記合計値により当該列のビット値「１」が奇数個である場合には、その列のパリティビットを「１」とする。パリティ付加部４７では、低速ＢＩＰ演算部４５ａにおいてこのように導出されたパリティビットをＢＩＰ領域７１２に付加（挿入）する。
【００６７】
たとえば、図４中、領域Ｒ２のＰＣＢｄ−♯（Ａ＋１６）及びＰＣＢｄ−♯（Ｂ−７），領域Ｒ３の２．５Ｇ−♯（Ｂ＋１）及び２．５Ｇ−♯（Ｃ−７）並びに領域Ｒ４のＰＣＢｄ−♯１及びＰＣＢｄ−♯（Ａ−７）は、いずれも８ビット列における最も左側に整列されているビットである。低速ＢＩＰ演算部４５ａでは、これらのビット値の合計を演算（パリティ演算）して、ＢＩＰ付加部４７で、このパリティ演算結果に応じて上述のごとく定められるパリティビットを、低速ＢＩＰ領域７１２ａの該当位置（領域Ｒ９２における２．５Ｇ  ＢＩＰ−♯１）に付加する。
【００６８】
また、高速ＢＩＰ演算部４５ｂにおいては、タイミングコントロール部１４からの制御に基づいて、先行フレームＦ１のペイロード領域７２０のうちで、１０Ｇｂ／ｓのデータ領域Ｒ５，Ｒ７（１０Ｇ−♯（Ｄ＋１）〜１０Ｇ−♯Ｅ，１０Ｇ−♯（Ｆ＋１）〜１０Ｇ−♯Ｇ）のビット値を取り込み、パリティ演算を行なう。
この場合においては、演算範囲Ｒ１で１行当たり１０Ｇｂ／ｓのビット長で３２ビット毎に整列させることにより、１０Ｇｂ／ｓのビット区間では３２列に配列されることになる。高速ＢＩＰ演算部４５ｂにおいては、この配列に従い各列でのパリティ演算を行なう。尚、整列させるビット列数は一例であり、これ以外の列数で整列させてパリティ演算を行なうこととしてもよい。
【００６９】
このとき、１０Ｇｂ／ｓのビット長は２．５Ｇｂ／ｓのビット長の４分の１であるため、２．５Ｇｂ／ｓの８ビット長ごとの整列により、１０Ｇｂ／ｓでは３２ビット長ごとに一行をなして整列されることとなる。従って、高速ＢＩＰ演算部４５ｂにおいては、上述の３２ビット列ごとにパリティを演算し、低速ＢＩＰと同様に、ＢＩＰ付加部４７で、パリティ演算結果に基づき該当位置のパリティビットを付加する（領域Ｒ９１における１０Ｇ  ＢＩＰ−♯１〜１０Ｇ  ＢＩＰ−♯３２）。尚、ＢＩＰ付加部４７では、図中上述の低速ＢＩＰ演算部４５ａおよび高速ＢＩＰ演算部４５ｂからのパリティ演算の結果に基づいて、タイミングコントロール部１４からのタイミング制御の元で順次ＢＩＰが付加されるようになっている。
【００７０】
このようにして、ＢＩＰ演算部４５において、データ信号のビットレートに個別に対応したパリティ演算を行なうとともに、各ビットレートに対応したＢＩＰ領域７１２を設定することで（図４のＲ９１，Ｒ９２）、各ビットレートに対応したＢＩＰをフレーム信号に付加することができるようになる。
ところで、図１に示すＯＮＵ２において、ＯＬＴ３からのデータ信号の受信のために基本ビットレートＡ１が設定されているもの（例えばＯＮＵ２−１〜２−（Ｎ−１））は、図５にＯＮＵ−ａｉとして示すような構成を有するとともに、基本ビットレートＡ１に対するＭ（例えばＭ＝４）倍の関係にある通信ビットレート（他のビットレート）Ａ２が設定されているＯＮＵ（例えばＯＮＵ２−Ｎ）は、図６にＯＮＵ−ｂｊとして示すような構成を有している。
【００７１】
ここで、この図５に示すように、各低速ＯＮＵ−ａｉ（図１の符号２−１〜２−（Ｎ−１）参照）は、例えば、ＷＤＭカプラ１４と、Ｏ／Ｅ変換部１５と、デスクランブル・同期処理部１６ａと、ヘッダ情報処理部１６ｂと、低速ＢＩＰ演算部１６ｃと、受信データ処理部１７と、タイミング制御部１８と、送信データ処理部１９と、Ｅ／Ｏ変換部２０とをそなえて構成され、基本ビットレートＡ１に対応するクロックＡ１を基本動作クロックとして動作（受信処理）する。
【００７２】
ここで、図５に示す低速ＯＮＵ−ａｉにおいて、ＷＤＭカプラ１４は、光ファイバ１３からの下り光フレーム信号（１．４９μｍ帯の光）をＯ／Ｅ変換部１５へ分波するとともに、Ｅ／Ｏ変換部２０からの上り方向への光信号（１．３１μｍ帯の光）を光ファイバ１３へ送出するものである。又、Ｏ／Ｅ変換部１５は、ＷＤＭカプラ１４で分波された下りフレームを、光信号からアナログ電気信号へＯ／Ｅ変換するとともに、Ｏ／Ｅ変換されたアナログ電気信号は、更に２・５Ｇｂ／ｓのクロック周期に同期して「１」，「０」が識別されたディジタル電気信号として出力されるようになっている。
【００７３】
デスクランブル・同期処理部１６ａは、Ｏ／Ｅ変換部１５においてディジタル電気信号に変換された前記下りフレーム信号中の同期ビットＰＳｙｎｃを識別、即ちフレーム同期を検出するとともに、デスクランブル処理を行なうものである。デスクランブル・同期処理部１６ａにおけるデスクランブル処理を行なうにあたっては、フレーム信号中上述の同期ビットＰＳｙｎｃを削除した上でデスクランブリングがなされ、その後再びＰＳｙｎｃが元の位置に付加されて出力される。
【００７４】
したがって、上述のＷＤＭカプラ１４およびＯ／Ｅ変換部１５により、フレーム信号を受信するフレーム受信部を構成する。
また、ヘッダ情報処理部１６ｂは、デスクランブル・同期処理部１６ａにてデスクランブルされたフレーム信号について、ＯＬＴ３のヘッダ付加部４２ａ，４２ｂで付加されたヘッダ情報を読み取ることにより、当該ヘッダ情報が付加されて構成されるパケットデータのフレーム信号内位置情報や、読み取ったヘッダ情報に後続するデータ信号の宛て先やビットレートに関する情報を取得するものであり、取得した各情報については後段のタイミング制御部１８に出力することができるようになっている。
【００７５】
すなわち、ヘッダ情報処理部１６ｂおよび後述のタイミング制御部１８により、フレーム受信部としてのデスクランブル・同期処理部１６ａで受信された受信フレーム信号を入力され、受信フレーム信号に時分割多重されている各データ信号に付加された基本ビットレートＡ１のヘッダ情報を参照して、基本ビットレートＡ１のデータ信号がフレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部を構成する。
【００７６】
さらに、低速ＢＩＰ演算部１６ｃは、タイミング制御部１８からのタイミング制御に基づいて、デスクランブル・同期処理部１６ａにおいてデスクランブルされたフレーム信号について、前述のＯＬＴ３をなす低速ＢＩＰ演算部４５ａと同様のパリティ演算を通じてパリティ検査を行なうものである。例えば、前述の図４に示すＢＩＰ演算領域Ｒ１における２．５Ｇｂ／ｓのビットが配置される領域Ｒ２〜Ｒ４，Ｒ６，Ｒ８およびＢＩＰ領域Ｒ９２における各列のビット値「１」の合計が偶数個である場合にはパリティ検査ＯＫとする旨を検査結果として出力する一方、合計が偶数個である場合にはパリティ検査ＮＧとする旨を検索結果として出力する。この場合においては、各列についてのパリティ検査結果の全てがＯＫの場合にパリティ検査成功とする旨を出力することができる。
【００７７】
したがって、上述の低速ＢＩＰ演算部１６ｃにより、タイミング情報取得部をなすヘッダ情報処理部１６ｂで取得したタイミング情報に基づいて、受信フレーム信号内の基本ビットレートＡ１のビット値について、パリティ検査を行なうパリティ検査部を構成する。
受信データ処理部１７は、それぞれ上述したように、タイミング制御部１８からの制御に従って、ＢＩＰ演算部１６ｃでパリティ検査が行なわれたフレーム信号について、自局宛のデータ信号の受信処理を行なうものである。又、送信データ処理部１９は、ＯＬＴ３宛てのデータについて、タイミング制御部１８からの制御のもとで当該ＯＮＵ−ａｉに与えられた時分割多元接続のためのタイミングで送信信号の送信処理を行なうものである。
【００７８】
また、タイミング制御部１８は、ヘッダ情報処理部１６ｂで取得した、フレーム信号内に多重化されているデータ信号のフレーム内位置、宛て先やビットレートに関する情報等の管理情報に基づいて、自身のＯＮＵ２−ａｉ内での各機能部に対するタイミング制御を行なうものである。例えば、自局ＯＮＵ−ａｉ宛のデータ位置に対応して、受信データ処理部１７による受信処理を行なうべく受信タイミングを制御するとともに、ＢＩＰ演算部１６ｃでのＢＩＰ演算のためのタイミング制御を行なう。
【００７９】
そして、Ｅ／Ｏ変換部２０は、送信データ処理部１９からの上り方向のデータを電気信号から光信号（上り方向への１．３１μｍ帯の光）にＥ／Ｏ変換するためのものである。尚、上り方向のデータについても、基本ビットレートＡ１とすることができる。
一方、図６に示すように、高速のＯＮＵ−ｂｊ（図１のＯＮＵ２−Ｎ参照）は、図５に示すＯＮＵ−ａｉにおけるもの（符号１４，１５，１７−２０）に対応するＷＤＭカプラ２１，Ｏ／Ｅ変換部２２，受信データ処理部２５，タイミング制御部２６，送信データ処理部２７およびＥ／Ｏ変換部２８をそなえるとともに、ＰＳｙｎｃ削除部２３ａ，高速デスクランブラ２３ｂ，高速ＢＩＰ演算部２３ｃ，分周回路２３ｄ，低速デスクランブラ２３ｅ及びヘッダ情報処理部２３ｈをそなえて構成される。
【００８０】
ここで、図６に示すＯＮＵ−ｂｊのＯ／Ｅ変換部２２は、光ファイバ１３からの下り光フレーム信号（１．４９μｍ帯の光）を光信号からアナログ電気信号へＯ／Ｅ変換するとともに、Ｏ／Ｅ変換されたアナログ電気信号は、更に１０Ｇｂ／ｓのクロック周期に同期して「１」，「０」が識別されたディジタル電気信号として出力されるようになっている。
【００８１】
ＰＳｙｎｃ削除部２３ａは、Ｏ／Ｅ変換部２２においてディジタル電気信号に変換された前記下りフレーム信号中の２．５Ｇｂ／ｓのビット長を有する同期ビットＰＳｙｎｃを識別、即ちフレーム同期を検出するとともに、当該同期ビットＰＳｙｎｃを削除して出力するものである。
したがって、上述のＷＤＭカプラ２１およびＯ／Ｅ変換部２２により、フレーム信号を受信するフレーム受信部を構成する。
【００８２】
高速デスクランブラ２３ｂは、ＰＳｙｎｃ削除部２３ａから、同期ビットＰＳｙｎｃが削除されたフレーム信号を入力されて、１０Ｇｂ／ｓのビットレートに対応したデスクランブル処理を行なうものである。
さらに、ＢＩＰ演算部２３ｃは、タイミング制御部２６からのタイミング制御に基づいて、高速デスクランブラ２３ｂにおいてデスクランブルされたフレーム信号について、前述のＯＬＴ３をなす高速ＢＩＰ演算部４５ｂと同様のパリティ演算を通じてパリティ検査を行なうものである。例えば、高速デスクランブラ２３ｂからのフレーム信号について、前述の図４に示すＢＩＰ演算領域Ｒ１における１０Ｇｂ／ｓのビットが配置される領域Ｒ５，Ｒ７およびＢＩＰ領域Ｒ９１における各列のビット値「１」の合計が偶数個である場合にはパリティ検査ＯＫとする旨を検査結果として出力する一方、合計が奇数個である場合にはパリティ検査ＮＧとする旨を検索結果として出力する。この場合においても、各列についてのパリティ検査結果の全てがＯＫの場合にパリティ検査成功とする旨を出力することができる。
【００８３】
したがって、上述のＢＩＰ演算部２３ｃは、タイミング情報取得部をなす後述のヘッダ処理部２３ｈで取得したタイミング情報に基づいて、ＰＳｙｎｃ削除部２３ａから出力された受信フレーム信号内に時分割多重されている他のビットレートのデータ信号について、受信フレーム信号に挿入された第２加入者装置におけるパリティ検査のためのパリティビットを用いることにより、パリティ検査を行なうパリティ検査部を構成する。
【００８４】
また、分周回路２３ｄは、ＰＳｙｎｃ削除部２３ａから、同期ビットＰＳｙｎｃが削除されたフレーム信号についてＭ（この場合にはＭ＝４）分周することにより、２．５Ｇｂ／ｓのビット長を有する信号として出力するものである。尚、フレーム信号における２．５Ｇｂ／ｓのビットが配置された領域においては、Ｏ／Ｅ変換部２２での変換処理によって、２．５Ｇｂ／ｓの単位ビットに対し、同符号がＭ＝４個連続するディジタル電気信号として出力されるが、分周回路２３ｄにおける分周処理によって、もとの２．５Ｇｂ／ｓのビット長の信号とすることができるようになっている。
【００８５】
なお、上述の分周回路２３ｄにおける分周の結果、フレーム信号をなすビット値に関し、Ｏ／Ｅ変換部２２で１０Ｇｂ／ｓのビット長に（同符号連続で）刻まれた２．５Ｇｂ／ｓのビット値については、もとの２．５Ｇｂ／ｓのビット長を有するものとなる一方、１０Ｇｂ／ｓのビット値については、４ビット置きに取り込まれた符号を有し２．５Ｇｂ／ｓのビット長を有するものとして出力される。
【００８６】
さらに、低速デスクランブラ２３ｅは、分周回路２３ｄで２．５Ｇｂ／ｓのビットレートに変換されたフレーム信号について２．５Ｇｂ／ｓのビットレートに相当するデスクランブル処理を行なうものである。
また、ヘッダ情報処理部２３ｈは、上述のごとくデスクランブル処理が施されたフレーム信号について、ＯＬＴ３のヘッダ付加部４２ａ，４２ｂで付加されたヘッダ情報（２．５Ｇｂ／ｓの基本ビットレート）を読み取ることにより、読み取ったヘッダ情報に後続するデータ信号の宛て先やビットレートに関する情報を取得するものである。
【００８７】
また、タイミング制御部２６は、ヘッダ情報処理部２３ｈで取得した、フレーム信号内に多重化されているデータ信号の宛て先やビットレートに関する情報に基づいて、自局２−Ｎ宛のデータ位置に対応して、受信データ処理部２５による受信処理を行なうべく受信タイミングを制御するとともに、ＢＩＰ演算部２３ｃでのＢＩＰ演算のためのタイミング制御を行なうものである。
【００８８】
したがって、上述分周回路２３ｄ，デスクランブラ２３ｅ，ヘッダ情報処理部２３ｈおよびタイミング制御部２６により、フレーム受信部をなすＰＳｙｎｃ削除部２３ａからの受信フレーム信号を入力され、受信フレーム信号に時分割多重されている各データ信号に付加された基本ビットレートＡ１のヘッダ情報を参照して、他のビットレートＡ２のデータ信号がフレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部を構成する。
【００８９】
受信データ処理部２５は、タイミング制御部２６からの制御に従って、ＢＩＰ演算部２３ｃでパリティ検査が行なわれたフレーム信号について、自局宛のデータ信号（１０Ｇｂ／ｓ）の受信処理を行なうものである。又、送信データ処理部２７は、ＯＬＴ３宛ての送信データ（ビットレートは例えば下り方向と同様の１０Ｇｂ／ｓ）について、タイミング制御部２６からの制御のもとで当該ＯＮＵ２−Ｎに与えられた時分割多元接続のためのタイミングで送信処理を行なうものである。
【００９０】
そして、Ｅ／Ｏ変換部２８は、送信データ処理部２７からの上り方向のデータを電気信号から光信号（上り方向への１．３１μｍ帯の光）にＥ／Ｏ変換するためのものである。
上述のごとく構成されたＰＯＮシステム１では、ＯＬＴ３のフレーム化処理部４では、ヘッダ付加部４２ａ，４２ｂにおいて、基本ビットレートＡ１および他のビットレートＡ２を有するデータ信号に、それぞれ基本ビットレートＡ１のヘッダ情報を付加し、結合部４３，ＰＣＢｄ♯１付加部４４ａ及びＰＣＢｄ♯２付加部４４ｂで、ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成し、ＢＩＰ演算部４５で、連続して構成されるフレーム信号のパリティを算出し、ＢＩＰ付加部４７で、パリティの演算結果に基づいて、前記各第１，第２加入者装置におけるパリティ検査のためのパリティビットをフレーム信号に挿入している。
【００９１】
ここで、ＢＩＰ演算部４５では、連続して構成されるフレーム信号のパリティを、基本ビットレートＡ１および他のビットレートＡ２によるビット値に対応してそれぞれ算出し、パリティの演算結果に基づいて、基本ビットレートＡ１および他のビットレートＡ２に対応したパリティビットを、低速ＯＮＵ−ａｉ（第１加入者装置）および高速ＯＮＵ−ｂｊ（第２加入者装置）におけるパリティ検査のためのパリティビットとしてフレーム信号にそれぞれ挿入している。
【００９２】
また、図５に示す低速のＯＮＵ−ａｉにおいては、下りフレーム信号についての受信処理を行なう際のＢＩＰ演算については、ＢＩＰ演算部１６ｃで、タイミング制御部１８からのタイミング制御を受けて、２．５Ｇｂ／ｓのビットが配置される領域Ｒ２〜Ｒ４，Ｒ６，Ｒ８および２．５Ｇｂ／ｓのＢＩＰ領域Ｒ９２の値に基づいて、２．５Ｇｂ／ｓのデータ信号用のパリティ検査を行なうことができるので、１０Ｇｂ／ｓのビットレートのデータ信号が混在している場合においてもＢＩＰ演算に支障が生じることはない。
【００９３】
一方、図６に示す高速のＯＮＵ−ｂｊにおいては、下りフレーム信号についての受信処理を行なう際のＢＩＰ演算について、ＢＩＰ演算部２３ｃで、タイミング制御部２６からのタイミング制御を受けて、１０Ｇｂ／ｓのビットが配置される領域Ｒ５，Ｒ７および１０Ｇｂ／ｓのＢＩＰ領域Ｒ９１の値に基づいて、１０Ｇｂ／ｓのデータ信号用のパリティ検査を行なうことができる。
【００９４】
なお、低速のＯＮＵ−ａｉにおいては、従来技術にかかるＯＮＵの構成に比して、ＢＩＰ演算部１６ｃおよびタイミング制御部１８としての機能を追加するのみで、第１実施形態におけるフレーム信号に含まれるＢＩＰに応じたパリティ検査を実現することができるので、実質的なハードウェアの仕様変更は不要であり、ファームウェアの更新等を通じた仕様変更のみで足りるため、低速のＯＮＵ−ａｉに求められるアップグレードの労力を必要最小限にとどめることができる。
【００９５】
このように、本発明の第１実施形態によれば、ＢＩＰ演算部４５およびＢＩＰ付加部４７により、第１加入者装置としてのＯＮＵ−ａｉにおけるパリティ検査のためのパリティビットとともに、第２加入者装置としてのＯＮＵ−ｂｊにおけるパリティ検査のためのパリティビットをフレーム信号に挿入することができるので、異なるビットレートのデータを混在して伝送する場合において、既存システムとの整合性を維持しながらも、光加入者装置のアップグレード費用及びアップグレードに要する労力を軽減しつつ、簡易にＢＩＰ演算を行なうことができるようになるという利点がある。
【００９６】
〔Ｂ〕第２実施形態の説明
図７は本発明の第２実施形態にかかる係るＰＯＮシステム（ビットレート混在光通信システム）に適用されるＯＬＴ３の要部構成を示すブロック図である。第２実施形態のおいても、第１実施形態の場合と同様のＰＯＮシステム１を前提とするものであるが、１０Ｇｂ／ｓのビットレートのデータを受信するＯＮＵ−ｂｊ（符号２−Ｎ参照）におけるパリティ検査のために挿入するＢＩＰの態様およびＯＮＵ−ｂｊでのパリティ検査の態様が前述の第１実施形態の場合と異なっている。
【００９７】
このために、第２実施形態におけるＯＬＴ３は、第１実施形態の場合に比して、図３に示すものとは異なるＢＩＰ演算部４５Ａを有するフレーム化処理部４Ａをそなえている点が異なっている。図７に示すフレーム化処理部４Ａの構成としては、ＢＩＰ演算部４５ＡおよびＢＩＰ付加部４７Ａ以外の構成については前述の図３に示すものと基本的に同様であり、図７中、図３と同一の符号はほぼ同様の部分を示している。
【００９８】
ここで、ＢＩＰ演算部（パリティ算出部）４５Ａは、前述の第１実施形態におけるものと同様の低速ＢＩＰ演算部４５ａおよびＢＩＰ演算用バッファ４５ｃにより構成されている。即ち、基本ビットレートＡ１および他のビットレートＡ２のデータ信号の送受信用のＯＮＵ−ａｉ，ＯＮＵ−ｂｊ間において共用のＢＩＰとして、連続して構成されるフレーム信号のパリティを、基本ビットレートによるビット値に対応して算出するようになっている。
【００９９】
すなわち、フレーム信号における高速ＯＮＵ２−Ｎ（図１参照）宛てのデータ信号には基本ビットレートＡ１のヘッダ情報が付されているので、１０Ｇｂ／ｓのデータ信号のためのパリティにおいては、データ信号そのものからパリティを演算せずに、高速ＯＮＵ２−Ｎでデータ信号とともに受信することとなる基本ビットレートＡ１のヘッダ情報を含んでパリティ演算を行なう。
【０１００】
このような基本ビットレートＡ１によるビット値のパリティ演算においても、高速ＯＮＵ２−Ｎにおいて受信するビット値を含んで演算するものであり、少なくともＯＬＴ３と高速ＯＮＵ２−Ｎ間での通信エラーを検出するために適用することが可能である。
また、ＢＩＴ挿入用バッファ４６とともにパリティビット挿入部を構成するＢＩＰ付加部４７Ａでは、ＢＩＰ演算部４５Ａにおけるパリティの演算結果に基づいて、基本ビットレートＡ１および他のビットレートＡ２のデータ信号用のパリティビットとして共通のパリティビットを、第１加入者装置としてのＯＮＵ２−１〜２−（Ｎ−１）および第２加入者装置としてのＯＮＵ２−Ｎにおけるパリティ検査のためのパリティビットとしてフレーム信号に挿入するようになっている。
【０１０１】
図８は、第２実施形態におけるフレーム化処理部４ＡをなすＢＩＰ付加部４７Ａにおけるパリティビットの挿入態様について説明するための図である。この図８に示すように、低速ＢＩＰ演算部４５ａにおいては、ＢＩＰ演算用バッファ４５ｃから、先行フレーム信号Ｆ１のＰＣＢｄ♯２領域７１３のビット値を取り込むとともに、ＰＣＢｄ♯２付加部４４ｂからの、先行フレームＦ１のペイロード領域７２０および、先行フレームＦ１に続く当該フレームＦ２のＰＣＢｄ♯１領域７１１のビット値について取り込む。
【０１０２】
そして、取り込んだビット値について、例えばこの図４に示すように、横方向は２．５Ｇｂ／ｓのビット長における８ビット分の長さで縦方向に整列させて、各８ビット列についてのパリティ演算を行なう。尚、整列させるビット列数は一例であり、これ以外の列数で整列させてパリティ演算を行なうこととしてもよい。
そして、ＢＩＰ付加部４７Ａでは、低速ＢＩＰ演算部４５ａでの各列のパリティ演算結果に応じたパリティビット値を、低速のＯＮＵ−ａｉおよび高速のＯＮＵ−ｂｊに対する共通のパリティビットとして、ＢＩＰ領域７１２をなすＢＩＰ領域７１２における該当箇所（領域Ｒ９２の２．５Ｇ  ＢＩＰ−♯１〜２．５Ｇ  ＢＩＰ−♯８）に付加する。
【０１０３】
また、第２実施形態にかかるＰＯＮシステム１をなすＯＮＵ２（図１参照）に関し、低速のＯＮＵ−ａｉ（符号２−１〜２−（Ｎ−１）参照）としては前述の図５に示すものと同様の構成を有し、図８の領域Ｒ９２に書き込まれたパリティビットを用いたパリティ検査を行なうことができるようになっている。一方、高速のＯＮＵ−ｂｊとしては、上述のごとく共通のパリティビットを用いたパリティ検査を行なうために、図９に示すような構成を有している。
【０１０４】
この図９に示す高速のＯＮＵ−ｂｊは、前述の第１実施形態におけるもの（図６参照）に比して、ＢＩＰ演算部２３ｃがデスクランブラ２３ｂおよび受信データ処理部２５間に介装されず、ＰＳｙｎｃ付加部２３ｆおよび低速ＢＩＰ演算部２３ｇがそなえられている点が異なっているが、これ以外の構成については図６に示すものと基本的に同様である。尚、図９中、ＯＮＵ−ｂｊの構成要素として図６と同一の符号は、ほぼ同様の部分を示している。
【０１０５】
ここで、ＰＳｙｎｃ付加部２３ｆは、分周回路２３ｄで分周された信号について、デスクランブラ２３ｅでデスクランブル処理が行なわれた後の信号に同期ビットＰＳｙｎｃを戻すものであり、低速ＢＩＰ演算部２３ｇは、ＰＳｙｎｃ付加部２３ｆで同期ビットＰＳｙｎｃが戻されたフレーム信号について、前述のＯＮＵ２−１〜２−（Ｎ−１）をなす低速ＢＩＰ演算部１６ｃ（図５参照）と同様のパリティ演算を通じてパリティ検査を行なうものである。
【０１０６】
すなわち、低速ＢＩＰ演算部２３ｇでは、例えば図８に示すように、ＢＩＰ演算用バッファ４５ｃからの前フレーム信号のＰＣＢｄ♯２領域７１３のビット値（図８の領域Ｒ２におけるＰＣＢｄ♯（Ａ＋１６）〜ＰＣＢｄ♯Ｂ）、前フレーム信号のペイロード領域７２０をなす２．５Ｇｂ／ｓのパケットデータ（ヘッダおよびデータ信号）のビット値（領域Ｒ３におけるＤａｔａ（Ｃ−Ｂビット））、１０Ｇｂ／ｓのパケットデータにおけるヘッダ領域のビット値（領域Ｒ４，Ｒ６におけるＨｅａｄｅｒ（Ｄ−Ｃビット），Ｈｅａｄｅｒ（Ｆ−Ｅビット））および当該フレーム信号のＰＣＢｄ♯１領域７１１のビット値（領域Ｒ８におけるＰＣＢｄ−♯１〜ＰＣＢｄ−♯Ａ）およびＢＩＰ領域７１２のビット値について、整列された８ビット列ごとにビット値の合計を演算する。
【０１０７】
その結果、各列のビット値「１」の合計が偶数個である場合にはパリティ検査ＯＫとする旨を検査結果として出力する一方、合計が奇数個である場合にはパリティ検査ＮＧとする旨を検索結果として出力する。この場合においても、各列についてのパリティ検査結果の全てがＯＫの場合にパリティ検査成功とする旨を出力することができる。
したがって、上述の低速ＢＩＰ演算部２３ｇは、タイミング情報取得部をなすヘッダ情報処理部２３ｈで取得したタイミング情報に基づいて、受信フレーム信号内の基本ビットレートのビット値について、基本ビットレートＡ１のビット値に対するパリティ検査のためのパリティビットに基づいて、パリティ検査を行なうパリティ検査部を構成する。
【０１０８】
このように、本発明の第２実施形態によれば、ＢＩＰ演算部４５ＡおよびＢＩＰ付加部４７Ａにより、第１加入者装置としてのＯＮＵ−ａｉおよび第２加入者装置としてのＯＮＵ−ｂｊにおけるパリティ検査のための共通のパリティビットをフレーム信号に挿入することができるので、異なるビットレートのデータを混在して伝送する場合において、既存システムとの整合性を維持しながらも、光加入者装置のアップグレード費用及びアップグレードに要する労力を軽減しつつ、簡易にＢＩＰ演算を行なうことができるようになるという利点がある。
【０１０９】
〔Ｃ〕第３実施形態の説明
図１０は本発明の第３実施形態にかかる係るＰＯＮシステム（ビットレート混在光通信システム）に適用されるＯＬＴ３の要部構成を示すブロック図である。第３実施形態のおいても、第１実施形態の場合と同様のＰＯＮシステム１を前提とするものであるが、１０Ｇｂ／ｓのビットレートのデータを受信するＯＮＵ−ｂｊ（符号２−Ｎ参照）におけるパリティ検査のために挿入するＢＩＰの態様およびＯＮＵ−ｂｊでのパリティ検査の態様が前述の第１実施形態の場合と異なっている。
【０１１０】
このために、第３実施形態におけるＯＬＴ３は、第１実施形態の場合に比して、図３に示すものとは異なるＢＩＰ演算部４５ＢおよびＢＩＰ付加部４７Ｂを有するフレーム化処理部４Ｂをそなえている点が異なっている。尚、図１０に示すフレーム化処理部４Ｂの構成としては、ＢＩＰ演算部４５ＢおよびＢＩＰ付加部４７Ｂ以外の構成については前述の図３に示すものと基本的に同様であり、図１０中、図３と同一の符号はほぼ同様の部分を示している。
【０１１１】
ここで、ＢＩＰ演算部４５Ｂは、（パリティ算出部）４５Ｂは、連続して構成されるフレーム信号のパリティを、基本ビットレートＡ１のビット値およびデータ列（後述の図１１に示すペイロード領域７２０）をなす他のビットレートＡ２の各データ信号のビット値に対応してそれぞれ算出するものである。具体的には、ＢＩＰ演算部４５Ｂは、低速のＯＮＵ−ａｉでのパリティ検査に用いられるＢＩＰを求めるために、前述の第１実施形態におけるものと同様の低速ＢＩＰ演算部４５ａおよびＢＩＰ演算用バッファ４５ｃをそなえる一方、高速のＯＮＵ−ｂｊでのパリティ検査に用いられるＢＩＰを求めるために高速ＢＩＰ演算部４５ｄをそなえている。
【０１１２】
高速ＢＩＰ演算部４５ｄは、ビットレートＡ２の各データ信号のビット値に対応したパリティビットを個別に求めるものである。具体的には、バッファ４１から出力される宛て先単位のデータ信号のうちビットレートＡ２のデータ信号を取り込むとともに、その宛て先単位のデータ信号についてパリティ演算を行なうようになっている。
さらに、ＢＩＰ付加部４７Ｂは、高速ＢＩＰ演算部４５ｄでこのように求められた各データ信号のビット値に対応したパリティビットを、当該データ信号に連続した位置に、当該データ信号の宛て先として対応するＯＮＵ−ｂｊにおけるパリティ検査のためのパリティビットとして挿入するものである。
【０１１３】
図１１は上述の高速ＢＩＰ演算部４５ｄにおけるパリティビットを求める態様とともに、ＢＩＰ付加部４７ＢにおけるＢＩＰの付加態様について説明するための図である。この図１１に例示するように、連続して入力されてくるフレーム信号Ｆ１，Ｆ２について、２．５Ｇｂ／ｓのビット長で例えば８ビットごとに一行をなして整列させるとともに、前後のＢＩＰ領域７１２で挟まれる範囲（ＢＩＰ演算範囲：Ｒ１）における各列のビット値について、低速の２．５Ｇｂ／ｓのビット値および高速の１０Ｇｂ／ｓのビット値ごとにパリティ演算を行なう。
【０１１４】
具体的には、低速ＢＩＰ演算部４５ａにおいては、前述の第１実施形態の場合と同様に、ＢＩＰ演算用バッファ４５ｃから、先行フレーム信号Ｆ１のＰＣＢｄ♯２領域７１３のビット値を取り込むとともに、ＰＣＢｄ♯２付加部４４ｂからの、先行フレームＦ１のペイロード領域７２０および、先行フレームＦ１に続く当該フレームＦ２のＰＣＢｄ♯１領域７１１のビット値について取り込むとともに取り込んだビット値について、例えばこの図４に示すように、横方向（行方向）は２．５Ｇｂ／ｓのビット長の８ビット分の長さを単位として縦方向に整列させて、各列についてのパリティ演算を行なう。
【０１１５】
そして、ＢＩＰ付加部４７Ｂでは、上述の低速ＢＩＰ演算部４５ａでの各列のパリティ演算結果に応じたパリティビット値を、ＢＩＰ領域７１２における該当箇所（領域Ｒ９２の２．５Ｇ  ＢＩＰ−♯１〜２．５Ｇ  ＢＩＰ−♯８）に付加する。即ち、上述のビット値の合計により、当該列のビット値「１」が偶数個である場合には、その列のパリティビットを「０」とする一方、上記合計値により当該列のビット値「１」が奇数個である場合には、その列のパリティビットを「１」とする。
【０１１６】
また、高速ＢＩＰ演算部４５ｄにおいては、バッファ４１から宛て先対応のデータ信号であってビットレートＡ２（１０Ｇｂ／ｓ）のものを取り込み、各々のパリティを演算する。図１１に示すフレーム構成でいえば、データ領域Ｒ５１（１０Ｇ−♯（Ｄ＋１）〜１０Ｇ−♯（Ｄ＋３２）およびデータ領域Ｒ７１（１０Ｇ−♯（Ｆ＋１）〜１０Ｇ−♯（Ｆ＋３２））に対応するデータ信号を取り込んで、各々のパリティ演算を行なう。尚、高速ＢＩＰ演算部４５ｄにおいては、前述の第１実施形態の場合と同様に、タイミングコントロール部１４からの制御を受けて、ＰＣＢｄ♯２付加部４４ｂからのフレーム信号から該当データ領域Ｒ５１，Ｒ７１のビット値を取り込むこととしてもよい。
【０１１７】
ここで、上述のパリティ演算に際し、図１１に示すものにおいては、データ領域Ｒ５１，Ｒ７１における情報は、それぞれ、１０Ｇｂ／ｓのビット長で３２ビットの１行のビット値が整列された場合を想定している。高速ＢＩＰ演算部４５ｄにおいては、この配列に従い領域Ｒ５１，Ｒ７１それぞれについての各列でのパリティ演算を行なう。
たとえば、領域Ｒ５１におけるビット値（１０Ｇ−♯（Ｄ＋１）〜１０Ｇ−♯（Ｄ＋３２））が「１」である箇所においては、後続の領域Ｒ５２（１０Ｇ  ＢＩＰ−♯（Ｄ＋１）〜１０Ｇ  ＢＩＰ−♯（Ｄ＋３２））における対応する列のＢＩＰ値として「１」を与える一方、「０」である箇所においてはＢＩＰ値として「０」を与える。
【０１１８】
同様に、領域Ｒ７１におけるビット値（１０Ｇ−♯（Ｆ＋１）〜１０Ｇ−♯（Ｆ＋３２））が「１」である箇所においては、後続の領域Ｒ７２（１０Ｇ  ＢＩＰ−♯（Ｆ＋１）〜１０Ｇ  ＢＩＰ−♯（Ｆ＋３２））における対応する列のＢＩＰ値として「１」を与える一方、「０」である箇所においてはＢＩＰ値として「０」を与える。
このようにして、ＢＩＰ演算部４５Ｂにおいて、データ信号のビットレートに個別に対応したパリティ演算を行なうとともに、各ビットレートに対応したＢＩＰ領域を設定することで（図１１のＲ５２，Ｒ７２）、各ビットレートに対応したＢＩＰをフレーム信号に付加することができるようになる。尚、上述のパリティ演算を行なう際に想定するビット列の列数は一例であり、これ以外の列数で整列させてパリティ演算を行なうこととしてもよい。
【０１１９】
また、上述のごとくＢＩＰが挿入されたフレーム信号を受信するＯＮＵ２としては、基本的に前述の第１実施形態の場合と同様の構成のものを適用することができる。即ち、２．５Ｇｂ／ｓの基本ビットレートＡ１のデータ信号を受信するＯＮＵ−ａｉにおいては、図５に示す構成のものを適用することにより、パリティ検査を行なうことが可能である一方、１０Ｇｂ／ｓの他のビットレートＡ２のデータ信号を受信するＯＮＵ−ｂｊにおいては、図６に示す構成のものを適用することにより、パリティ検査を行なうことが可能である。
【０１２０】
この場合においては、図６に示すように、ＯＮＵ−ｂｊのＢＩＰ演算部２３ｃにおいては、タイミング制御部２６からのタイミング制御に基づいて、高速デスクランブラ２３ｂにおいてデスクランブルされたフレーム信号について、前述のＯＬＴ３をなす高速ＢＩＰ演算部４５ｂと同様のパリティ演算を通じてパリティ検査を行なう。例えば、高速デスクランブラ２３ｂからのフレーム信号について、前述の図１１に示す１０Ｇｂ／ｓのデータ信号が配置される領域Ｒ５１（又はＲ７１）および後続のＢＩＰ領域Ｒ５２（Ｒ７２）における各列のビット値「１」の合計が偶数個である場合にはパリティ検査ＯＫとする旨を検査結果として出力する一方、合計が奇数個である場合にはパリティ検査ＮＧとする旨を検索結果として出力する。
【０１２１】
この場合においては、多重化されている１０Ｇｂ／ｓのデータ信号が複数存在する場合には、自身のＯＮＵ宛のデータ信号についてのパリティ検査結果がＯＫであれば受信エラーは生じていない旨を判断できるが、自身のＯＮＵ以外を宛てたデータ信号についてのパリティ検査についても同様に行なうことにより、ＰＯＮシステム１全体の回線状態として監視することが可能である。この場合において、パリティ検査の結果が全てＯＫの場合にパリティ検査成功とする旨を出力することができる。
【０１２２】
このように、第３実施形態によれば、ＢＩＰ演算部４５ＢおよびＢＩＰ付加部４７Ｂにより、第１加入者装置としてのＯＮＵ−ａｉにおけるパリティ検査のためのパリティビットとともに、第２加入者装置としてのＯＮＵ−ｂｊにおけるパリティ検査のためのパリティビットをフレーム信号に挿入することができるので、第１実施形態の場合と同様に、異なるビットレートのデータを混在して伝送する場合において、既存システムとの整合性を維持しながらも、光加入者装置のアップグレード費用及びアップグレードに要する労力を軽減しつつ、簡易にＢＩＰ演算を行なうことができるようになるという利点がある。
【０１２３】
〔Ｄ〕その他
上述した実施形態にかかわらず、本発明の趣旨を逸脱しない範囲において種々変形することが可能である。
たとえば、図１２に示すように、上述の第１又は第３実施形態において、第２ビットレートのデータ信号を受信するＯＮＵ−ｂｊとしては、第１又は第３実施形態にかかるＯＮＵ−ｂｊの構成（図６参照）に、第２実施形態にかかるパリティ検査を行なうための構成（図９のＰＳｙｎｃ付加部２３ｆおよびＢＩＰ演算部２３ｇ）を併せてそなえることとしてもよい。このようにすれば、受信フレーム信号の全ての領域についてパリティ検査を行なうことができるようになるので、受信データ全てについての回線状態の監視を実現できるという利点がある。
【０１２４】
この場合においては、上述のＢＩＰ演算部２３ｃおよびＢＩＰ演算部２３ｇの双方におけるパリティ検査の結果が成功の場合に、当該ＯＮＵとしてのパリティ検査が成功である旨を出力することもできる。又、上述のＰＳｙｎｃ付加部２３ｆおよびＢＩＰ演算部１６ｃについては適宜省略して構成することとしてもよい。
また、ＯＬＴから送信されるフレーム信号に混在するデータ信号のビットレートの混在態様としては、上述の実施形態のような２種類に限定されるものではなく、少なくとも基本ビットレートの自然数倍であれば３種類以上の値とすることを妨げるものではない。
【０１２５】
さらに、上述の実施形態においては基本ビットレートとして２．５Ｇｂ／ｓの場合について説明したが、これ以外のビットレートを基本ビットレートとすることも勿論可能である。
その他、上述した実施形態の開示により、当業者であれば本発明の装置を製造することが可能である。
【０１２６】
〔Ｅ〕付記
（付記１）
基本ビットレートのデータ信号とともに、該基本ビットレートに対して２以上の整数倍の関係にある他のビットレートのデータ信号が混在したフレーム信号を光信号として出力しうる局側装置と、前記基本ビットレートの光信号を受信しうる少なくとも一つの第１加入者装置と、前記他のビットレートの光信号を受信しうる少なくとも一つの第２加入者装置と、該局側装置からの光信号を分岐して各第１，第２加入者装置に接続する伝送路と、をそなえてなる光通信システムにおける該局側装置のパリティビット挿入方法であって、
該局側装置は、前記基本ビットレートおよび前記他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加し、
前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成し、
連続して構成される前記フレーム信号のパリティを算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号のパリティ検査のためのパリティビットを該フレーム信号に挿入することを特徴とする、パリティビット挿入方法。
【０１２７】
（付記２）
連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記他のビットレートによるビット値に対応してそれぞれ算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートに対応したパリティビットを、該フレーム信号にそれぞれ挿入することを特徴とする、付記１記載のパリティビット挿入方法。
【０１２８】
（付記３）
該局側装置は、前記時分割多重により前記データ列を構成するにあたり、前記データ信号および対応するヘッダ情報の配列タイミングについて管理しておき、
前記配列タイミングに基づいて、前記各ビットレートの信号に対応したパリティをそれぞれ算出することを特徴とする、付記２記載のパリティビット挿入方法。
【０１２９】
（付記４）
該局側装置は、各データ信号に付加される前記ヘッダ情報に、当該データ信号のビットレートとともに前記フレーム信号への配列タイミングに関する情報を含めるとともに、
前記ヘッダ情報に含まれる当該データ信号の前記フレーム信号への配列タイミングに関する情報に基づいて、前記各ビットレートの信号に対応したパリティをそれぞれ算出することを特徴とする、付記２記載のパリティビット挿入方法。
【０１３０】
（付記５）
連続して構成される前記フレーム信号のパリティを、前記基本ビットレートによるビット値に対応して算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号用のパリティビットとして共通のパリティビットを、該フレーム信号に挿入することを特徴とする、付記１記載のパリティビット挿入方法。
【０１３１】
（付記６）
該局側装置は、前記時分割多重により前記データ列を構成するにあたり、前記データ信号および対応するヘッダ情報の配列タイミングについて管理しておき、
前記配列タイミングに基づいて、前記基本ビットレートによるビット値に対応したパリティを算出することを特徴とする、付記５記載のパリティビット挿入方法。
【０１３２】
（付記７）
連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記データ列をなす前記他のビットレートの各データ信号のビット値に対応してそれぞれ算出し、
前記パリティの演算結果に基づいて、前記基本ビットレートに対応したパリティビットを前記第１加入者装置におけるパリティ検査のためのパリティビットとして該フレーム信号に挿入するとともに、前記他のビットレートの各データ信号のビット値に対応したパリティビットを当該各データ信号に連続した位置に挿入することを特徴とする、付記１記載のパリティビット挿入方法。
【０１３３】
（付記８）
付記２記載のパリティビット挿入方法によって前記パリティビットが挿入されて前記局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、
前記局側装置において前記各データ信号に付加されるヘッダ情報には、前記フレーム信号における当該データ信号の配列位置に関する情報が含まれ、
前記第１加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記基本ビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうとともに、
前記第２加入者装置では、連続して受信され入力される前記フレーム信号における前記他のビットレートのデータ信号の配列位置について、当該データ信号のヘッダ情報から検出するとともに、前記他のビットレートのビット値について、前記他のビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうことを特徴とする、パリティ検査方法。
【０１３４】
（付記９）
付記５記載のパリティビット挿入方法によって前記パリティビットが挿入され当該局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、
前記各第１，第２加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記挿入された共通のパリティビットに基づきパリティ検査を行なうことを特徴とする、パリティ検査方法。
【０１３５】
（付記１０）
付記７記載のパリティビット挿入方法によって前記パリティビットが挿入され当該局側装置において送信されたフレーム信号を受信する加入者装置におけるパリティ検査方法であって、
前記局側装置において前記各データ信号に付加されるヘッダ情報には、前記フレーム信号における当該データ信号の配列位置に関する情報が含まれ、
前記第１加入者装置では、連続して受信され入力される前記フレーム信号における前記基本ビットレートのビット値について、前記基本ビットレートに対応して挿入されたパリティビットに基づきパリティ検査を行なうとともに、
前記第２加入者装置では、連続して受信され入力される前記フレーム信号における前記他のビットレートのデータ信号の配列位置について、当該データ信号のヘッダ情報から検出するとともに、前記他のビットレートのビット値について、自身宛てのデータ信号および当該データ信号に連続して挿入されたパリティビットに基づきパリティ検査を行なうことを特徴とする、パリティ検査方法。
【０１３６】
（付記１１）
前記第２加入者装置においては、前記基本ビットレートのビット値についてパリティ検査をも、前記基本ビットレートに対応して挿入されたパリティビットに基づいて行なうことを特徴とする、付記８又は１０記載のパリティ検査方法。
（付記１２）
基本ビットレートのデータ信号とともに、該基本ビットレートに対して２以上の整数倍の関係にある他のビットレートのデータ信号が混在したフレーム信号を光信号として出力しうる局側装置と、前記基本ビットレートのデータ信号を受信しうる少なくとも一つの第１加入者装置と、前記他のビットレートのデータ信号を受信しうる少なくとも一つの第２加入者装置と、該局側装置からの光信号を分岐して各第１，第２加入者装置に接続する伝送路と、をそなえてなる光通信システムにおける局側装置であって、
前記基本ビットレートおよび前記他のビットレートを有するデータ信号に、それぞれ該基本ビットレートのヘッダ情報を付加するヘッダ情報付加部と、
前記ヘッダ情報が付加されたデータ信号について時分割多重によりデータ列を構成するとともにフレームヘッダを付加することによりフレーム信号を構成するフレーム信号構成部と、
該フレーム信号構成部で連続して構成される前記フレーム信号のパリティを算出するパリティ算出部と、
該パリティ算出部における前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのビット値に対するパリティ検査のためのパリティビットを該フレーム信号に挿入するパリティビット挿入部と、をそなえたことを特徴とする局側装置。
【０１３７】
（付記１３）
該パリティ算出部は、連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記他のビットレートによるビット値に対応してそれぞれ算出するように構成され、
該パリティビット挿入部は、前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートに対応したパリティビットを、該フレーム信号にそれぞれ挿入するように構成されたことを特徴とする、付記１２記載の局側装置。
【０１３８】
（付記１４）
該パリティ算出部は、連続して構成される前記フレーム信号のパリティを、前記基本ビットレートによるビット値に対応して算出するように構成され、
該パリティビット挿入部は、前記パリティの演算結果に基づいて、前記基本ビットレートおよび前記他のビットレートのデータ信号用のパリティビットとして共通のパリティビットを、該フレーム信号に挿入するように構成されたことを特徴とする、付記１２記載の局側装置。
【０１３９】
（付記１５）
該パリティ算出部は、連続して構成される前記フレーム信号のパリティを、前記基本ビットレートおよび前記データ列をなす前記他のビットレートの各データ信号のビット値に対応してそれぞれ算出するように構成され、
該パリティビット挿入部は、前記パリティの演算結果に基づいて、前記基本ビットレートに対応したパリティビットを該フレーム信号に挿入するとともに、前記他のビットレートの各データ信号のビット値に対応したパリティビットを当該各データ信号に連続した位置に挿入するように構成されたことを特徴とする、付記１２記載の局側装置。
【０１４０】
（付記１６）
付記１２記載の局側装置から光信号として送信されるフレーム信号を受信する加入者装置であって、
該フレーム信号を受信するフレーム受信部と、
該フレーム受信部で受信された受信フレーム信号を入力され、前記受信フレーム信号に時分割多重されている各データ信号に付加された前記基本ビットレートのヘッダ情報を参照して、前記基本ビットレートのデータ信号が前記フレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部と、
該タイミング情報取得部で取得した前記タイミング情報に基づいて、前記受信フレーム信号内の前記基本ビットレートのビット値について、前記基本ビットレートのビット値に対するパリティ検査のためのパリティビットに基づいて、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴とする、加入者装置。
【０１４１】
（付記１７）
付記１２記載の局側装置から光信号として送信されるフレーム信号を受信する加入者装置であって、
該フレーム信号を受信するフレーム受信部と、
該フレーム受信部で受信された受信フレーム信号を入力され、前記受信フレーム信号に時分割多重されている各データ信号に付加された前記基本ビットレートのヘッダ情報を参照して、前記他のビットレートのデータ信号が前記フレーム信号に時分割多重されているタイミング情報を取得するタイミング情報取得部と、
該タイミング情報取得部で取得した前記タイミング情報に基づいて、該フレーム受信部から出力された前記受信フレーム信号内に時分割多重されている前記他のビットレートのデータ信号について、前記他のビットレートのビット値に対するパリティ検査のためのパリティビットを用いることにより、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴とする、加入者装置。
【０１４２】
（付記１８）
基本ビットレートで通信可能な第１端末装置および前記基本ビットレートの整数倍のビットレートで通信可能な第２端末装置に対して光分岐装置を介して光通信する通信装置において、
前記通信装置から送信されるフレーム信号に含まれる前記第１端末装置および第２端末装置へのデータ信号のビットレートが異なるように処理する送信データ処理部と、
前記第１端末装置および前記第２端末装置へのデータ信号に対するパリティ検査のためのパリティビットをそれぞれ前記フレーム信号に挿入するパリティビット挿入部と、をそなえたことを特徴とする通信装置。
【０１４３】
（付記１９）
基本ビットレートで通信可能な第１端末装置および前記基本ビットレートの整数倍のビットレートで通信可能な第２端末装置に対して光分岐装置を介して光通信する通信装置において、
前記通信装置から送信されるフレーム信号に含まれる前記第１端末装置および第２端末装置へのデータ信号のビットレートが異なるように処理する送信データ処理部と、
前記第１端末装置および前記第２端末装置へのデータ信号に対するパリティ検査のためのパリティビットを前記基本ビットレートとして前記フレーム信号に挿入するパリティビット挿入部と、をそなえたことを特徴とする通信装置。
【０１４４】
（付記２０）
付記１８記載の通信装置からのフレーム信号を光信号として受信する前記第２端末装置であって、
該フレーム信号を受信するフレーム受信部と、
該フレーム受信部から出力された前記受信フレーム信号内に含まれる前記基本ビットレートの整数倍のビットレートのビット情報について、前記挿入されたパリティビットを用いることにより、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴とする、端末装置。
【０１４５】
（付記２１）
付記１９記載の通信装置からのフレーム信号を光信号として受信する前記第２端末装置であって、
該フレーム信号を受信するフレーム受信部と、
該フレーム受信部から出力された前記受信フレーム信号内に含まれる前記基本ビットレートのビット情報について、前記挿入されたパリティビットを用いることにより、パリティ検査を行なうパリティ検査部と、をそなえたことを特徴とする、端末装置。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１実施形態に係るＰＯＮシステムの要部の構成を示すブロック図である。
【図２】第１実施形態におけるＯＬＴからＯＮＵへの下り方向のフレーム信号のフォーマットを説明するための図である。
【図３】第１実施形態におけるＯＬＴの要部構成を示すブロック図である。
【図４】第１実施形態におけるＢＩＰ演算部でのパリティの演算態様の一例について説明するための図である。
【図５】第１実施形態におけるＯＮＵを示すブロック図である。
【図６】第１実施形態におけるＯＮＵを示すブロック図である。
【図７】第２実施形態におけるＯＬＴの要部構成を示すブロック図である。
【図８】第２実施形態におけるＢＩＰ演算部でのパリティの演算態様の一例について説明するための図である。
【図９】第２実施形態におけるＯＮＵを示すブロック図である。
【図１０】第３実施形態におけるＯＬＴの要部構成を示すブロック図である。
【図１１】第３実施形態におけるＢＩＰ演算部でのパリティの演算態様の一例について説明するための図である。
【図１２】本発明の他の実施形態におけるＯＮＵを示すブロック図である。
【図１３】ＰＯＮシステムを用いた通信網の一形態を示す図である。
【図１４】フレームヘッダに挿入された、回線状態を監視するためのＢＩＰ領域について示す図である。
【図１５】ＢＩＰの演算態様について説明するための図である。
【図１６】ＢＩＰの演算態様について説明するための図である。
【図１７】（ａ）〜（ｃ）はいずれも本願発明が解決すべき課題について説明するための図である。
【符号の説明】
【０１４７】
１    ＰＯＮシステム（ビットレート混在光通信システム）
２，２−１〜２−Ｎ    ＯＮＵ（光加入者装置）
３    ＯＬＴ（光局側装置）
４，４Ａ，４Ｂ    フレーム化処理部
５，２０，２８    Ｅ／Ｏ変換部
６，１４，２１    ＷＤＭカプラ
７，１５，２２    Ｏ／Ｅ変換部
８    ビット同期処理部
９    Ｍ分周回路
１０    データ処理部
１１，１３，１３−１〜１３−Ｎ    光ファイバ
１２    分岐合波カプラ
１４    タイミングコントロール部
１６ａ    デスクランブル・同期処理部
１６ｂ    ヘッダ情報処理部
１６ｃ    低速ＢＩＰ演算部
１７，２５    受信データ処理部
１８，２６    タイミング制御部
１９，２７    送信データ処理部
２３ａ    ＰＳｙｎｃ削除部
２３ｂ    デスクランブラ
２３ｃ    高速ＢＩＰ演算部
２３ｄ    分周回路
２３ｅ    デスクランブラ
２３ｆ    ＰＳｙｎｃ付加部
２３ｇ    低速ＢＩＰ演算部
２３ｈ    ヘッダ情報処理部
４１    データ取り込み用バッファ
４２ａ，４２ｂ    ヘッダ付加部
４３    結合部
４４ａ    ＰＣＢｄ♯１付加部
４４ｂ    ＰＣＢ♯２付加部
４５，４５Ａ，４５Ｂ    ＢＩＰ演算部
４５ａ    低速ＢＩＰ演算部
４５ｂ，４５ｄ    高速ＢＩＰ演算部
４５ｃ    ＢＩＰ演算用バッファ
４６    ＢＩＰ挿入用バッファ
４７，４７Ａ，４７Ｂ    ＢＩＰ付加部
４８    同期ビット処理・スクランブル部
１００    ＰＯＮシステム
２００，２００−１〜２００−Ｎ    ＯＮＵ
３００    ＯＬＴ
４００    パワースプリッタ
５００，６００，６００−１〜６００−Ｎ    光ファイバ
７１０    ＰＣＢｄ領域
７１１    ＰＣＢｄ♯１領域
７１２    ＢＩＰ領域
７１３    ＰＣＢｄ♯２領域
７２０    ペイロード領域
【図１】
2009016925.tif 000003
【図２】
2009016925.tif 000004
【図３】
2009016925.tif 000005
【図４】
2009016925.tif 000006
【図５】
2009016925.tif 000007
【図６】
2009016925.tif 000008
【図７】
2009016925.tif 000009
【図８】
2009016925.tif 000010
【図９】
2009016925.tif 000011
【図１０】
2009016925.tif 000012
【図１１】
2009016925.tif 000013
【図１２】
2009016925.tif 000014
【図１３】
2009016925.tif 000015
【図１４】
2009016925.tif 000016
【図１５】
2009016925.tif 000017
【図１６】
2009016925.tif 000018
【図１７】
2009016925.tif 000019