(57)【要約】【課題】  将来劣化するメモリセルを有する半導体メモリをテストで取り除く。【解決手段】  メモリセルは、データの論理に応じた電荷を蓄積するキャパシタを有するプリセンスアンプは、アクセス要求に応答して各メモリセルから読み出される電荷量に応じて読み出し電圧を生成する。メインセンスアンプは、読み出し電圧をセンスアンプ活性化信号の活性化中に増幅する。タイミング生成回路は、アクセス要求を受けてから所定の時間後にタイミング信号を出力する。電圧検出回路は、読み出し電圧が第1電圧を超えたときに検出信号を出力する。センスアンプ制御回路は、検出信号またはタイミング信号に同期してセンスアンプ活性化信号を出力する。マスク回路は、テストモード中に、タイミング信号に同期してセンスアンプ活性化信号を出力するために、センスアンプ制御回路への検出信号の供給を禁止する。【選択図】    図１
2009110623.tif 000002
【特許請求の範囲】
【請求項１】
データの論理に応じた電荷を蓄積するキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
アクセス要求に応答して前記各メモリセルから読み出される電荷量に応じて読み出し電圧を生成するプリセンスアンプと、
前記読み出し電圧をセンスアンプ活性化信号の活性化中に増幅するメインセンスアンプと、
前記アクセス要求を受けてから所定の時間後にタイミング信号を出力するタイミング生成回路と、
前記読み出し電圧が第1電圧を超えたときに検出信号を出力する電圧検出回路と、
前記検出信号または前記タイミング信号に同期して前記センスアンプ活性化信号を出力するセンスアンプ制御回路と、
テストモード中に、前記タイミング信号に同期して前記センスアンプ活性化信号を出力するために、前記センスアンプ制御回路への前記検出信号の供給を禁止するマスク回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記マスク回路は、外部テスト端子に供給されるテスト信号と前記検出信号とを受け、前記テスト信号が第１論理レベルを示すときに前記検出信号の前記センスアンプ制御回路への供給を許可し、前記テスト信号が第２論理レベルを示すときに前記検出信号の前記センスアンプ制御回路への供給を禁止する論理ゲートを備えていることを特徴とする半導体メモリ。
【請求項３】
データの論理に応じた電荷を蓄積するキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
アクセス要求に応答して前記各メモリセルから読み出される電荷量に応じて読み出し電圧を生成するプリセンスアンプと、
前記読み出し電圧をセンスアンプ活性化信号の活性化中に増幅するメインセンスアンプと、
前記読み出し電圧が第1電圧を超えたときに検出信号を前記センスアンプ活性化信号として出力する電圧検出回路とを備え、
前記プリセンスアンプは、
前記ビット線と前記読み出し電圧を生成する読み出しノードとの間に配置された電荷転送回路と、
前記読み出しノードに接続され、前記アクセス要求に応答して前記メモリセルから前記ビット線および前記電荷転送回路を介して前記読み出しノードに読み出される電荷を蓄積し、蓄積された電荷に応じて前記読み出しノードに前記読み出し電圧を生成する電荷蓄積回路と、
前記電荷転送回路から前記読み出しノードへの電荷の読み出しに同期して付加電荷を前記読み出しノードに供給し、テストモード中に前記読み出しノードに供給する付加電荷を、通常動作モード中に前記読み出しノードに供給する付加電荷に比べて増加する電荷供給回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
トランジスタ制御信号を生成するタイミング制御回路を備え、
前記電荷転送回路は、ゲートで制御電圧を受ける第１トランジスタを有し、
前記電荷供給回路は、前記読み出しノードと電圧線との間にそれぞれ接続された第２および第３トランジスタで構成される複数のトランジスタペアを備え、
前記各第２トランジスタは、ゲートで前記制御電圧を受け、ソースおよびドレインの一方および他方が前記読み出しノードおよび前記各第３トランジスタに接続され、
前記各第３トランジスタは、ゲートで前記トランジスタ制御信号を受け、ソースおよびドレインの一方および他方が前記第２トランジスタおよび前記電圧線に接続され、
前記第１トランジスタと前記各第２トランジスタは、カレントミラー回路を構成し、
前記タイミング制御回路は、前記テストモード中にオンする前記第３トランジスタの数を、前記通常動作モード中にオンする前記第３トランジスタの数と相違するために、前記トランジスタ制御信号を出力することを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記タイミング制御回路は、
外部テスト端子に供給されるテスト信号の論理を記憶する不揮発性の記憶回路と、
前記記憶回路に記憶された値に応じてトランジスタ制御信号を生成する制御信号生成回路とを備え、
前記記憶回路が記憶する前記テスト信号の値は、前記テストモード中と通常動作モード中とで異なることを特徴とする半導体メモリ。
【請求項６】
請求項１または請求項３記載の半導体メモリと、前記半導体メモリをアクセスするコントローラとを備えたことを特徴とするシステム。
【請求項７】
請求項２または請求項５記載の半導体メモリと、前記半導体メモリをテストするために、前記半導体メモリの前記外部テスト端子に前記テスト信号を与えるコントローラとを備えたことを特徴とするテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの論理に応じた電荷を蓄積するキャパシタで構成されるメモリセルを有する半導体メモリ、この半導体メモリが搭載されるシステム、およびこの半導体メモリをテストするテストシステムに関する。
【背景技術】
【０００２】
ＤＲＡＭおよびフラッシュメモリ／ＥＥＰＲＯＭの長所を兼ね備えた半導体メモリとして、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。
【０００３】
近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリの読み出し方式が提案されている。この種の読み出し方式では、プレート線に電圧を印加したときにビット線の電圧が変動しないように、メモリセルからビット線に読み出される電荷を、プリセンスアンプ内に形成されるチャージトランスファと称する電荷転送回路を介して電荷蓄積回路に転送する。電荷蓄積回路に転送された電荷量は電圧に変換される。そして、変換された電圧に応じた論理値が、センスアンプにより所定のタイミングでラッチされ、メモリセルに保持されていたデータの論理値が読み出される（例えば、特許文献１参照）。
【０００４】
また、プリセンスアンプの出力電圧が所定の電圧を超えたときに検出信号を出力し、検出信号に同期して相補のビット線から読み出されるデータをセンスアンプにラッチする方式が提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００２−１３３８５７号公報
【特許文献２】特開２００５−１２９１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
強誘電体キャパシタ（強誘電体材料）の電気的特性は、強誘電体メモリの使用状況により徐々に変化することがある。この変化によりセンスアンプ等の読み出しマージンが低下すると、正しいデータが読み出させないおそれがある。一般に、半導体メモリのテストでは、電圧、温度、入力信号のタイミングやテストパターンは、実使用条件より厳しく設定される。これにより、特性の悪いメモリセルを持つ半導体メモリは、取り除かれ、信頼度が向上する。
【０００６】
一方、強誘電体材料の電気的特性の劣化は、トランジスタの劣化や、ＤＲＡＭのメモリセルキャパシタの劣化とメカニズムが異なる。このため、強誘電体メモリでは、テスト条件を厳しくするだけでは、電気的特性が将来劣化する強誘電体キャパシタを取り除くことができない。特に、プリセンスアンプ等による読み出しマージンを向上する回路技術により、電気的特性が悪い強誘電体キャパシタもテストでパスする傾向にある。これにより、電気的特性が将来劣化する強誘電体キャパシタは、テストで取り除き難くなっている。
【０００７】
本発明の目的は、将来劣化するメモリセルを有する半導体メモリをテストで取り除くことである。特に、半導体メモリを長期間使用したときに信頼度不良を発生することを防止することである。
【課題を解決するための手段】
【０００８】
半導体メモリは、データの論理に応じた電荷を蓄積するキャパシタを有する複数のメモリセル、メモリセルにそれぞれ接続されたビット線、プリセンスアンプ、メインセンスアンプ、タイミング生成回路、電圧検出回路、センスアンプ制御回路およびマスク回路を有する。プリセンスアンプは、アクセス要求に応答して各メモリセルから読み出される電荷量に応じて読み出し電圧を生成する。メインセンスアンプは、読み出し電圧をセンスアンプ活性化信号の活性化中に増幅する。タイミング生成回路は、アクセス要求を受けてから所定の時間後にタイミング信号を出力する。電圧検出回路は、読み出し電圧が第1電圧を超えたときに検出信号を出力する。センスアンプ制御回路は、検出信号またはタイミング信号に同期してセンスアンプ活性化信号を出力する。マスク回路は、テストモード中に、タイミング信号に同期してセンスアンプ活性化信号を出力するために、センスアンプ制御回路への検出信号の供給を禁止する。
【０００９】
別の半導体メモリは、データの論理に応じた電荷を蓄積するキャパシタを有する複数のメモリセル、メモリセルにそれぞれ接続されたビット線、プリセンスアンプ、メインセンスアンプおよび電圧検出回路を有する。プリセンスアンプは、電荷転送回路、電荷蓄積回路および電荷供給回路を有する。電荷転送回路は、ビット線と読み出し電圧を生成する読み出しノードとの間に配置される。電荷蓄積回路は、読み出しノードに接続され、アクセス要求に応答してメモリセルからビット線および電荷転送回路を介して読み出しノードに読み出される電荷を蓄積し、蓄積された電荷に応じて読み出しノードに読み出し電圧を生成する。電荷供給回路は、電荷転送回路から読み出しノードへの電荷の読み出しに同期して付加電荷を読み出しノードに供給し、テストモード中に読み出しノードに供給する付加電荷を、通常動作モード中に読み出しノードに供給する付加電荷に比べて増加する。
【００１０】
各半導体メモリは、この半導体メモリをアクセスするコントローラとともにシステムを構成する。あるいは、各半導体メモリは、半導体メモリをテストするために、半導体メモリの外部テスト端子にテスト信号を与えるコントローラとともにテストシステムを構成する。
【発明の効果】
【００１１】
マスク回路により、テスト中にタイミング信号のみに同期してセンスアンプ活性化信号を生成することで、メインセンスアンプの読み出しマージンを小さくできる。あるいは、電荷供給回路により、テスト中に読み出しノードに供給される付加電荷を増加することで、メインセンスアンプの読み出しマージンを小さくできる。これにより、将来劣化するメモリセルを有する半導体メモリをテストで取り除くことができる。この結果、半導体メモリを長期間使用したときにも信頼度不良を発生することを防止できる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態を図面を用いて説明する。図中の二重の四角印は、外部端子を示している。図中の二重丸は、テストパッドを示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。テストパッドは、パッケージのリードには接続されない。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。
【００１３】
図１は、一実施形態を示している。半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリＦＭとして形成されている。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥ、電圧検出回路ＶＤＥＴ、タイミング制御回路ＴＣＮＴ、オアゲートＯＲ１およびデータ出力バッファＢＵＦを有している。図１では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、記載を省略している。
【００１４】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をデータ出力バッファＢＵＦ等に出力する。
【００１５】
コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号を解読し、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺをタイミング生成回路ＴＧＥＮに出力する。タイミング生成回路ＴＧＥＮは、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受け、プレートドライバＰＤ、ワードドライバＷＤ、データ出力バッファＢＵＦ、プリセンスアンプＰＳＡおよびセンスアンプＳＡ等を動作させる制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ラッチ信号ＬＡＴ１（タイミング信号Ｔ６）や、後述するタイミング信号Ｔ１−Ｔ１２を含む。
【００１６】
プレートドライバＰＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間低レベルから高レベルに変化する。ワードドライバＷＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬは、所定の期間低レベルから高レベルに変化する。
【００１７】
メモリコアＣＯＲＥは、相補のビット線対ＢＬＥ、ＢＬＯに接続されたメモリセルＭＣを含むメモリセルアレイＡＲＹと、各ビット線対ＢＬＥ、ＢＬＯに接続されたプリセンスアンプＰＳＡ（ビット線ＧＮＤセンス回路）と、ビット線対ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプＰＳＡの出力信号ＳＦＥ、ＳＦＯを受けるメインセンスアンプＭＳＡとを有している。プリセンスアンプＰＳＡは、ビット線ＢＬＥ（またはＢＬＯ）を介してメモリセルＭＣから読み出されるデータの電圧振幅を増幅する。プリセンスアンプＰＳＡの詳細は、図３に示す。
【００１８】
メインセンスアンプＭＳＡは、センスアンプパワー信号ＳＡＰＷＲ（センスアンプ活性化信号）の高レベル中に動作し、プリセンスアンプＰＳＡにより増幅された相補のデータの論理をラッチする（データの論理の判定）。メインセンスアンプＭＳＡは、ラッチした相補のデータの論理を示す出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸをデータ出力バッファＢＵＦに出力する。データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータ（相補のデータ）のうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットで構成されている。
【００１９】
電圧検出回路ＶＤＥＴは、オアゲートＯＲ２および遅延回路ＤＬＹを有している。なお、オアゲートＯＲ２の代わりに、シュミットトリガタイプのインバータが入力に接続された2入力ＮＡＮＤゲートを配置してもよい。オアゲートＯＲ２は、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸのいずれかが高レベルに変化したときに、検出信号ＤＥＴを高レベルに変化する。遅延回路ＤＬＹは、検出信号ＤＥＴを遅延させ、検出信号ＤＥＴと同じ論理を有する遅延検出信号ＤＤＥＴとして出力する。これにより、電圧検出回路ＶＤＥＴは、メモリセルＭＣのアクセス時に、一対のビット線ＢＬＥ、ＢＬＯの一方に読み出される電荷量が所定量に到達したときに、遅延検出信号ＤＤＥＴを出力する。
【００２０】
オアゲートＯＲ２は、例えば、プレートドライバＰＤから最も遠い一対のビット線ＢＬＥ、ＢＬＯに対応するプリセンスアンプ対ＰＳＡに接続されている。プレートドライバＰＤから最も遠い一対のビット線ＢＬＥ、ＢＬＯは、メモリセルＭＣから電荷が読み出されるタイミングが最も遅い。このため、遅延検出信号ＤＤＥＴに同期してセンスアンプパワー信号ＳＡＰＷＲが生成される場合に、全てのプリセンスアンプＰＳＡからの出力信号ＳＦＥ、ＳＦＯの電圧差が確実に大きくなってから、センスアンプＳＡを増幅動作できる。
【００２１】
なお、オアゲートＯＲ２は、メモリセルアレイＡＲＹの中央（図の左右方向の真ん中）のビット線対ＢＬＥ、ＢＬＯに対応するプリセンスアンプ対ＰＳＡに接続してもよい。あるいは、全てのプリセンスアンプ対ＰＳＡの出力を受けるオア回路を、オアゲートＯＲ２の代わりに配置してもよい。
【００２２】
タイミング制御回路ＴＣＮＴは、テストパッド（外部テスト端子）に供給されるテスト信号／ＴＥＳＴおよび遅延検出信号ＤＤＥＴを受けるアンドゲートＡＮＤ１と、テストパッドに接続される信号線と電源線ＶＤＤの間に配置された抵抗Ｒ１とを有している。タイミング制御回路ＴＣＮＴは、高レベルのテスト信号／ＴＥＳＴを受けているとき、あるいはテストパッドがオープン状態のときに、遅延検出信号ＤＤＥＴに同期してラッチ信号ＬＡＴ２を出力する。タイミング制御回路ＴＣＮＴは、低レベルのテスト信号／ＴＥＳＴを受けているとき（テストモード中）、ラッチ信号ＬＡＴ２を低レベルに保持する。すなわち、テスト信号／ＴＥＳＴが低レベルのとき、遅延検出信号ＤＤＥＴのオアゲートＯＲ１への供給はマスクされる。このように、アンドゲートＡＮＤ１は、外部テスト端子に供給されるテスト信号／ＴＥＳＴと検出信号ＬＡＴ２とを受け、テスト信号／ＴＥＳＴが高論理レベルを示すときに検出信号ＬＡＴ２のオア回路ＯＲ１への供給を許可し、テスト信号／ＴＥＳＴが低論理レベルを示すときに検出信号ＬＡＴ２のオア回路ＯＲ１への供給を禁止する。タイミング制御回路ＴＣＮＴは、テストモード中に、ラッチ信号ＬＡＴ１のみに同期してセンスアンプパワー信号ＳＡＰＷＲを出力するために、オア回路ＯＲ１へのラッチ信号ＬＡＴ２（検出信号）の供給を禁止するマスク回路として動作する。
【００２３】
オアゲートＯＲ１は、ラッチ信号ＬＡＴ１またはラッチ信号ＬＡＴ２（検出信号）の立ち上がりエッジに同期してセンスアンプパワー信号ＳＡＰＷＲを活性化するセンスアンプ制御回路として動作する。アクセスコマンド（読み出しコマンドまたは書き込みコマンド）を受けてからラッチ信号ＬＡＴ１が高レベルに変化するまでの時間は一定である。一方、アクセスコマンド（読み出しコマンドまたは書き込みコマンド）を受けてからラッチ信号ＬＡＴ２が高レベルに変化するまでの時間は、図２に示す強誘電体キャパシタＦ１またはＦ２の電気的特性（図８に示すヒステリシスループの形状）により異なる。
【００２４】
ラッチ信号ＬＡＴ１の立ち上がりエッジは、標準的な特性を有する強誘電体キャパシタＦ１またはＦ２を用いて生成されるラッチ信号ＬＡＴ２の立ち上がりエッジより遅れるように設計されている。このため、通常時には、センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ２の立ち上がりエッジに同期して高レベルに活性化される。強誘電体キャパシタＦ１またはＦ２の特性の劣化等により、ラッチ信号ＬＡＴ２の立ち上がりエッジが遅れたとき、あるいはラッチ信号ＬＡＴ２が低レベルから高レベルに変化しないときに、センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ１の立ち上がりエッジに同期して高レベルに活性化される。この実施形態では、低レベルのテスト信号／ＴＥＳＴにより、センスアンプパワー信号ＳＡＰＷＲは、常にラッチ信号ＬＡＴ１の立ち上がりエッジに同期して、最も遅いタイミングで活性化される。
【００２５】
図２は、図１に示したメモリセルＭＣの詳細を示している。メモリセルＭＣは、ｎＭＯＳトランジスタからなるアクセストランジスタ対Ｎ１、Ｎ２および強誘電体キャパシタ対Ｆ１、Ｆ２を有している。強誘電体キャパシタＦ１は、一端がアクセストランジスタＮ１を介してビット線ＢＬＥに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端が転送トランジスタＮ２を介してビット線ＢＬＯに接続され、他端がプレート線ＰＬに接続されている。アクセストランジスタＮ１、Ｎ２のゲートは、共通のワード線ＷＬに接続されている。図中、強誘電体キャパシタＦ１、Ｆ２に付けた矢印は、分極状態を表している。上向きの矢印は、"論理０"を記憶している状態である。下向きの矢印は、"論理１"を記憶している状態である。強誘電体キャパシタＦ１、Ｆ２は、記憶するデータの論理に応じて容量値が異なる。すなわち、強誘電体キャパシタＦ１、Ｆ２は、データの論理に応じた電荷を蓄積可能である。
【００２６】
一般に、図２のメモリセルＭＣは、２Ｔ２Ｃタイプと称される。２Ｔ２Ｃタイプのメモリセルでは、一対の強誘電体キャパシタＦ１、Ｆ２は、互いに反対の論理のデータが書き込まれる。図１に示したセンスアンプＳＡは、相補のビット線ＢＬＥ、ＢＬＯにそれぞれ読み出され、プリセンスアンプＰＳＡにより増幅された電圧を差動増幅する。したがって、いわゆるリファレンスメモリセルは不要である。
【００２７】
図３は、図１に示したプリセンスアンプＰＳＡの詳細を示している。プリセンスアンプＰＳＡは、ビット線初期化回路１０、電荷転送回路１２（チャージトランスファ）、閾値電圧生成回路１８（初期化回路）、負電圧生成回路２０（電荷蓄積回路、初期化回路）およびレベルシフタＬＳＦＴを有している。プリセンスアンプＰＳＡにより、ビット線ＧＮＤセンス方式が実現される。
【００２８】
ビット線初期化回路１０は、ゲートで制御信号ＢＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬ（ＢＬＥまたはＢＬＯ）に接続されたｎＭＯＳトランジスタＮＭ１で構成されている。電荷転送回路１２は、ゲート（制御端子）が閾値電圧生成回路１８の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが負電圧生成回路２０の出力ノードＶＭＩＮＳ（読み出しノード）に接続されたｐＭＯＳトランジスタＰＭ１で構成されている。
【００２９】
閾値電圧生成回路１８は、電圧制御信号ＶＧＥＮに応じて、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）または低レベル（接地電圧）を出力するインバータＩ１（電圧生成回路）と、ノードＶＧＥＮＸとノードＶＴＨとの間に接続されたキャパシタＣ４と、ノードＶＴＨに接続されたクランプ回路１８ａと、制御信号ＢＧＮＤに応じてクランプ回路１８ａを接地線に接続するスイッチＳ２（例えば、ｎＭＯＳトランジスタ）とを有している。クランプ回路１８ａは、ソースがスイッチＳ２を介して接地線に接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタＰＭ３と、ソースがノードＶＴＨに接続され、ゲートおよびドレインが接地線に接続されたｐＭＯＳトランジスタＰＭ４とで構成されている。キャパシタＣ４は、例えば、強誘電体キャパシタで構成されている。
【００３０】
負電圧生成回路２０は、入力で負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたインバータＩ２と、ノードＭＧＥＮＸとノードＶＭＩＮＳとの間に配置されたキャパシタＣ５とを有している。キャパシタＣ５は、例えば、強誘電体キャパシタで構成されている。負電圧生成回路２０は、読み出し動作時にメモリセルＭＣからビット線ＢＬＥまたはＢＬＯを介して読み出しノードＶＭＩＮＳに読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出しノードＶＭＩＮＳに読み出し電圧を生成する。
【００３１】
レベルシフタＬＳＦＴは、ノードＶＭＩＮＳに発生する負電圧を正電圧に変換するためのキャパシタ（図示せず）を有している。ビット線ＢＬＥが接続されたプリセンスアンプＰＳＡに対応するレベルシフタＬＳＦＴは、出力信号ＳＦＥを出力する。ビット線ＢＬＯが接続されたプリセンスアンプＰＳＡに対応するレベルシフタＬＳＦＴは、出力信号ＳＦＯを出力する。
【００３２】
図４は、図１に示したメインセンスアンプＭＳＡの詳細を示している。メインセンスアンプＭＳＡは、一対のＣＭＯＳインバータＩ１１、Ｉ１２およびスイッチＳ１１、Ｓ１２で構成されたラッチＬＴと、ＣＭＯＳインバータＩ１３と、スイッチＳ１３、Ｓ１４、Ｓ１５、Ｓ１６で構成されている。ラッチＬＴの相補の入出力ノードＳＡＯＵＴ、ＳＡＯＵＴＸは、センスアンプＳＡの出力である。ＣＭＯＳインバータＩ１３は、センスアンプパワー信号ＳＡＰＷＲを反転し、センスアンプパワー信号ＳＡＰＷＲＸとして出力する。
【００３３】
スイッチＳ１１（ｐＭＯＳトランジスタ）は、ＣＭＯＳインバータＩ１１、Ｉ１２を電源線ＶＤＤに接続するために、センスアンプパワー信号ＳＡＰＷＲの高レベル中にオンする。スイッチＳ１２（ｎＭＯＳトランジスタ）は、ＣＭＯＳインバータＩ１１、Ｉ１２を接地線ＧＮＤに接続するために、センスアンプパワー信号ＳＡＰＷＲの高レベル中にオンする。スイッチＳ１３、Ｓ１４は、プリセンスアンプＰＳＡの出力信号ＳＦＥ、ＳＦＯをラッチＬＴに伝達するために、センスアンプパワー信号ＳＡＰＷＲの低レベル中にオンする。スイッチＳ１５、Ｓ１６は、メインセンスアンプＭＳＡの動作中にオフし、メインセンスアンプＭＳＡの非動作中にオンする。
【００３４】
メインセンスアンプＭＳＡは、センスアンプパワー信号ＳＡＰＷＲ（センスアンプ活性化信号）の低レベル中に非活性化されて動作を停止し、センスアンプパワー信号ＳＡＰＷＲの高レベルへの変化に同期して活性化され、読み出しノードＳＦＥ、ＳＦＯに現れる読み出し電圧の差（ノードＳＡＯＵＴ、ＳＡＯＵＴＸの電圧差）を増幅する。この増幅により、メモリセルＭＣから読み出されたデータの論理値は、ラッチＬＴにラッチされる。また、ラッチされた相補のデータ（論理値）は、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸとして出力される。
【００３５】
図５は、図１に示したメモリＦＭが搭載されたシステムを示している。なお、後述する実施形態においても、図５と同じシステムが構成される。例えば、システムは、シリコン基板上に集積されたシステムオンチップＳｏＣ（System on Chip）として形成されている。あるいは、システムは、シリコン基板上に集積されたシステムインパッケージＳｉＰ（System in Package）として形成されている。ＳｏＣ（またはＳｉＰ）は、図１に示したメモリＦＭ、周辺回路ＰＥＲＩおよびＣＰＵ（コントローラ）を有している。ＣＰＵは、メモリＦＭおよび周辺回路をアクセスし、システム全体を制御する。ＣＰＵ、メモリＦＭおよび周辺回路ＰＥＲＩは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣ（またはＳｉＰ）は、外部バスを介して上位のシステムＳＹＳに接続される。システムＳＹＳは、例えば、携帯電話などの携帯機器や、ＩＣカードである。ＣＰＵは、メモリＦＭをアクセスするために、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤおよび書き込みデータ信号Ｉ／Ｏを出力し、メモリＦＭから読み出しデータ信号Ｉ／Ｏを受ける。
【００３６】
図６は、図１に示したメモリＦＭをテストするためのテストシステムを示している。なお、後述する実施形態においても、図６と同じテストシステムが構成される。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＦＭが形成される。メモリＦＭは、テスト工程において、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴからはアクセスを制御する信号／ＣＳ、／ＷＥ、ＡＤ、Ｉ／Ｏ、電源電圧ＶＤＤ、接地電圧ＶＳＳおよびテスト信号／ＴＥＳＴがメモリＦＭに供給される。メモリＦＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＦＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＦＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＦＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＦＭの端子数に依存する。
【００３７】
ＬＳＩテスタＴＥＳＴは、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤおよび書き込みデータ信号Ｉ／ＯをメモリＦＭに供給し、メモリＦＭから読み出しデータ信号Ｉ／Ｏを受ける。メモリＦＭがテストされるとき（テストモード；テスト工程）、テスタＴＥＳＴは、低レベルのテスト信号／ＴＥＳＴをメモリＦＭに出力する。これにより、図１に示したテスト制御回路ＴＣＮＴは、ラッチ信号ＬＡＴ２を低レベルに固定する。センスアンプパワー信号ＳＡＰＷＲは、常にラッチ信号ＬＡＴ１に同期して活性化される。そして、メモリセルＭＣへのデータの書き込みテストと、メモリセルＭＣからデータの読み出しテストが実施され、メモリＦＭが良品と不良品とに選別される。
【００３８】
なお、メモリＦＭが不良のメモリセルＭＣを救済するための冗長回路（冗長メモリセル）を有するとき、不良のメモリセルＭＣを冗長メモリセルに置き換える必要がある。不良のメモリセルＭＣを見つけるためのテストを実行するとき、テスタＴＥＳＴは、テスト信号／ＴＥＳＴを高レベルに保持し、テスト制御回路ＴＣＮＴの機能を有効にする。これにより、センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ１、ＬＡＴ２の早いほうに同期して活性化される。
【００３９】
さらに、テストシステムは、パッケージにメモリチップＭＥＭが収納された状態で、メモリＦＭをテストしてもよい。このとき、ボンディングワイヤあるいはバンプ等を用いてパッケージのリードの１つにテスト端子／ＴＥＳＴが接続される。テスタＴＥＳＴは、テスト信号／ＴＥＳＴをリードを介してメモリＦＭに供給し、メモリＦＭをテストする。テスト端子／ＴＥＳＴが接続されたリードは、メモリＦＭの製品仕様（マニュアルなど）により、システム上でオープン状態に設定するように決められる。
【００４０】
図７は、図１に示したメモリＦＭの動作を示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧がほぼ標準値で、強誘電体キャパシタＦ１、Ｆ２の特性が劣化していないときを示している。テストパッド／ＴＥＳＴは、オープン状態であり、あるいは、ＬＳＩテスタＴＥＳＴから高レベルを受ける。なお、ビット線ＧＮＤセンス方式を実現するためのプリセンスアンプＰＳＡの動作は、公知であるため、図では、主に、プリセンスアンプＰＳＡへの入力信号のタイミングとプリセンスアンプＰＳＡからの出力信号のタイミングのみを示す。図７の時刻Ｔ１−Ｔ１２は、図１に示したタイミング生成回路ＴＧＥＮからのタイミング信号Ｔ１−Ｔ１２（制御信号ＣＮＴ）が高レベルに変化する時刻を示す。
【００４１】
まず、アクセス要求が供給される前の初期状態（スタンバイ状態）において、制御信号ＢＧＮＤは高レベルに設定されているため、ｎＭＯＳトランジスタＮＭ１（ビット線初期化回路）はオンし、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）の電圧は、接地電圧に初期化される。スイッチＳ２はオンしている。電圧制御信号ＶＧＥＮ、負電圧制御信号ＭＧＥＮ、制御信号ＢＧＮＤは、図１に示したタイミング生成回路ＴＧＥＮにより生成される。
【００４２】
時刻Ｔ２において、電圧制御信号ＶＧＥＮが高レベルに変化し、ノードＶＴＨの電圧（図示せず）は、一時的に下がった後、ｐＭＯＳトランジスタＰＭ３（クランプ回路）の閾値電圧（例えば、−０．６Ｖ）に初期化される。ｐＭＯＳトランジスタＰＭ１、ＰＭ３の閾値電圧は、互いに等しく設計され、製造されている。このため、ノードＶＴＨの電圧が一時的に下がったときに、ｐＭＯＳトランジスタＰＭ１はオンし、ノードＭＩＮＳの電圧は、ビット線ＢＬの電圧（接地電圧）に初期化される。プリセンスアンプ対ＰＳＡの出力ノードＳＦＥ、ＳＦＯの電圧は、例えば、時刻Ｔ２に同期して初期化されるレベルシフタＬＳＦＴにより上昇する。図４のスイッチＳ１３、Ｓ１４により、メインセンスアンプＭＳＡの出力ノードＳＡＯＵＴ、ＳＡＯＵＴＸは、センスアンプパワー信号ＳＡＰＷＲが活性化されるまでノードＳＦＥ、ＳＦＯに接続される。このため、ノードＳＡＯＵＴ、ＳＡＯＵＴＸの電圧は、センスアンプパワー信号ＳＡＰＷＲが活性化されるまでノードＳＦＥ、ＳＦＯの電圧と同様に変化する。
【００４３】
時刻Ｔ３において、制御信号ＢＧＮＤが低レベルに変化し、ｎＭＯＳトランジスタＮＭ１およびスイッチＳ２がオフされる。ｎＭＯＳトランジスタＮＭ１のオフにより、ビット線ＢＬは、フローティング状態になる。スイッチＳ２のオフにより、ｐＭＯＳトランジスタＰＭ３によるノードＶＴＨのクランプが解除される。以上により、時刻Ｔ３以降、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）の電圧が上昇すると、ｐＭＯＳトランジスタＰＭ１がオンし、メモリセルＭＣからビット線ＢＬに読み出された電荷がノードＶＭＩＮＳに転送される。
【００４４】
時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、図３のノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。図３のノードＶＭＩＮＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。プリセンスアンプ対ＰＳＡの出力ノードＳＦＥ、ＳＦＯは、ノードＭＩＮＳの電圧の変化に応じて接地電圧まで下降する。
【００４５】
時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤ（この例では、３Ｖ）に順次に変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣのアクセストランジスタＮ１がオンし、プレート線ＰＬの高レベルにより、メモリセルＭＣの強誘電体キャパシタ対Ｆ１、Ｆ２に正電圧が掛かる。データ”１”を記憶している強誘電体キャパシタＦ１（またはＦ２）に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬ（ＢＬＥまたはＢＬＯ）に読み出される（”１”ＲＤ）。データ”０”を記憶している強誘電体キャパシタＦ２（またはＦ１）に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される（”０”ＲＤ）。
【００４６】
このとき、ビット線ＢＬＥ、ＢＬＯの電圧は、ともに上昇しようとする。しかし、ビット線ＢＬの電圧が僅かに上がると、ｐＭＯＳトランジスタＰＭ１がオンし、ｐＭＯＳトランジスタＰＭ１にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＶＭＩＮＳに転送される。したがって、ビット線ＢＬの電圧上昇は抑えられ、ほぼ０Ｖ（接地電圧）に保持される。
【００４７】
キャパシタＣ５は、ノードＶＭＩＮＳに転送された電荷により充電されるため、ノードＶＭＩＮＳの電圧（読み出し電圧）は上昇する。このとき、データ”１”を記憶している強誘電体キャパシタＦ１（またはＦ２）に対応するノードＶＭＩＮＳの電圧は、データ”０”を記憶している強誘電体キャパシタＦ２（またはＦ１）に対応するノードＶＭＩＮＳの電圧より上昇する。レベルシフタＬＳＦＴは、ノードＶＭＩＮＳの負電圧を正電圧に変換し、出力信号ＳＦＥ、ＳＦＯを生成する。プリセンスアンプ対ＰＳＡの出力電圧ＳＦＥ、ＳＦＯは、ノードＶＭＩＮＳの電圧の変化に応じて上昇する。このとき、データ”１”を記憶している強誘電体キャパシタＦ１（またはＦ２）に対応する出力ＳＦＥ（またはＳＦＯ）の電圧は、データ”０”を記憶している強誘電体キャパシタＦ２（またはＦ１）に対応する出力ＳＦＯ、ＳＦＥの電圧より早く上昇する。
【００４８】
図１に示した電圧検出回路ＶＤＥＴは、ビット線対ＢＬＥ、ＢＬＯの一方に読み出される電荷量が所定量に到達し、出力信号ＳＦＥ、ＳＦＯ（読み出し電圧）の一方が第１電圧Ｖ１を超えたときに検出信号ＤＥＴを高レベルに変化する。電圧検出回路ＶＤＥＴは、検出信号ＤＥＴから所定時間遅れて遅延検出信号ＤＤＥＴを高レベルに変化する。図１に示したオアゲートＯＲ１は、ラッチ信号ＬＡＴ１とラッチ信号ＬＡＴ２のうち、早く高レベルに変化する信号に同期してセンスアンプパワー信号ＳＡＰＷＲを高レベルに変化する。この例では、センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ２に同期して活性化される。そして、図４に示したメインセンスアンプＭＳＡは、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して活性化され、出力ノードＳＦＥ、ＳＦＯの電圧差を増幅する。すなわち、プリセンスアンプＰＳＡにより増幅されたデータの論理が、メインセンスアンプＭＳＡにより判定される。
【００４９】
一方、図には示していないが、テストパッド／ＴＥＳＴに低レベルが供給され、ラッチ信号ＬＡＴ２が低レベルに固定されるとき（テストモード中）、センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ１の立ち上がりエッジに同期して活性化される。このため、メインセンスアンプＭＳＡは、テストモード中に、常にタイミング信号Ｔ６（時刻Ｔ６）に同期して増幅動作を開始する。
【００５０】
時刻Ｔ７において、プレート線ＰＬが接地電圧（ＧＮＤ；低レベル）に変化する。ここで、プレート線ＰＬが高レベルの間、ビット線ＢＬＥ、ＢＬＯは、プリセンスアンプＰＳＡの動作によりほぼ接地電圧に維持される。この期間に、データ”０”が強誘電体キャパシタＦ１、Ｆ２に書き込まれる。換言すれば、強誘電体キャパシタＦ１、Ｆ２がデータ”１”を保持している場合、そのデータは失われる。
【００５１】
時刻Ｔ８において、ビット線ＢＬＥまたはＢＬＯの高レベル（”１”データ）がアクセストランジスタＮ１またはＮ２を介して強誘電体キャパシタＦ１またはＦ２に伝達されるように、ワード線ＷＬが電源電圧より高い昇圧電圧ＶＰＰに変化する。例えば、昇圧電圧ＶＰＰは、メモリＦＭの内部に形成される昇圧電圧生成回路（図示せず）により電源電圧を用いて生成される。そして、強誘電体キャパシタＦ１またはＦ２にデータ”１”を書き込む場合、時刻Ｔ９からＴ１０の期間にビット線ＢＬＥまたはＢＬＯが高レベル（ＶＤＤ；例えば、３Ｖ）に設定される。プレート線ＰＬが高レベルの間に、データ”０”が強誘電体キャパシタＦ１またはＦ２に書き込まれた場合、データ”０”を保持するために、ビット線ＢＬＥまたはＢＬＯは、低レベル（０Ｖ）に設定される。ワード線ＷＬの昇圧期間は、データ”１”のメモリセルＭＣへの書き込み期間であり、同時に、読み出し動作（プレート線ＰＬの高レベル期間）により失われたデータ”１”の再書き込み期間である。
【００５２】
時刻Ｔ１１において、ワード線ＷＬが低レベルに設定される。そして、時刻Ｔ１２において、タイミング信号Ｔ１−Ｔ１２、検出信号ＤＥＴ、ラッチ信号ＬＡＴ１、ＬＡＴ２およびセンスアンプパワー信号ＳＡＰＷＲが低レベルに非活性化されて、アクセス動作が完了する。
【００５３】
図８は、強誘電体キャパシタＦ１またはＦ２（以下、Ｆ１のみで説明する）のヒステリシス曲線を示している。横軸は、強誘電体キャパシタＦ１に印加される電圧Ｖを示し、縦軸は、誘電分極値Ｐを示している。電圧Ｖは、ビット線ＢＬの電圧ＶＢＬに対するプレート線ＰＬの電圧ＶＰＬ（ＶＰＬ−ＶＢＬ）を示している。縦軸上の丸印は、強誘電体キャパシタＦ１に電圧が印加されないときの残留分極値を示している。
【００５４】
”０”データの書き込みは、ビット線ＢＬが低レベルに設定され、プレート線ＰＬが高レベルに設定されることで行われる。このとき、強誘電体キャパシタＦ１の分極値は、点ａを経由して点ｂ（白丸）まで変化する。一方、”１”データの書き込みは、ビット線ＢＬが高レベルに設定され、プレート線ＰＬが低レベルに設定されることで行われる。このとき、強誘電体キャパシタＦ１の分極値は、点ｃを経由して点ｄ（黒丸）まで変化する。
【００５５】
メモリセルＭＣからデータを読み出すとき、プレート線ＰＬは、高レベル（電源電圧ＶＤＤ）に設定される。強誘電体キャパシタＦ１が”０”データを保持している場合、強誘電体キャパシタＦ１から発生する電荷量は、点ａの分極値Ｐａと残留分極値Ｐ０の差に対応するＱ０である。強誘電体キャパシタＦ１が”１”データを保持している場合、強誘電体キャパシタＦ１から発生する電荷量は、点ａの分極値Ｐａと残留分極値Ｐ１の差に対応するＱ１である。プリセンスアンプＰＳＡおよびメインセンスアンプＭＳＡは、電荷量Ｑ０、Ｑ１の差に対応する電圧差を増幅することにより、メモリセルＭＣからデータを読み出す。
【００５６】
図９は、図３に示したプリセンスアンプＰＳＡおよび図４に示したメインセンスアンプＭＳＡの動作を示している。図の上側の波形Ａは、標準的な電気的特性を有する強誘電体キャパシタＦ１（またはＦ２）に接続されたプリセンスアンプＰＳＡのノードＳＦＥ、ＳＦＯの波形を示している（標準タイプ）。図の下側の波形Ｂは、電気的特性が悪い強誘電体キャパシタＦ１（またはＦ２）に接続されたプリセンスアンプＰＳＡのノードＳＦＥ、ＳＦＯの波形を示している（小マージンタイプ）。図の太い実線は、メモリＦＭが製造されたときの波形を示している。すなわち、図７に示したテストシステムは、太い実線の特性を有するメモリＦＭをテストする。図の破線は、メモリＦＭの長期間の使用により、強誘電体キャパシタＦ１（またはＦ２）の電気的特性が劣化したときの波形を示している。
【００５７】
この例では、メモリＦＭの長期間の使用により、出力ノードＳＦＥ、ＳＦＯの電圧上昇は急峻になる。換言すれば、この劣化モードでは、強誘電体キャパシタＦ１またはＦ２の劣化により、図８に示した残留分極値Ｐ０、Ｐ１は、分極値Ｐａに対して相対的に小さくなる。これにより、プリセンスアンプＰＳＡの動作時の読み出しノードＶＭＩＮＳの電圧上昇は急峻になる。
【００５８】
図の下側の波形Ｂの細い実線は、比較のために示した波形であり、図の上側の波形Ａの太い実線（標準タイプのメモリＦＭのノードＳＦＥ、ＳＦＯの波形）と同じである。波形Ａの太い実線は、テストでパスするメモリＦＭを示し、波形Ｂの太い実線は、テストでフェイルするメモリＦＭを示している。上述したように、テスタＴＥＳＴは、メモリＦＭをテストするとき（テストモード）、低レベルのテスト信号／ＴＥＳＴをメモリＦＭに出力する。このとき、センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ１に同期して活性化される。
【００５９】
波形Ａにおいて、メインセンスアンプＭＳＡは、プリセンスアンプＰＳＡの出力ノードＳＦＥ、ＳＦＯの電圧差（太い矢印で示したマージンＭ１）を差動増幅し、読み出しデータの論理を判定する。ここで、マージンＭ１は、メインセンスアンプＭＳＡが読み出しデータの論理を生成できる最小の電圧である。すなわち、出力ノードＳＦＥ、ＳＦＯの電圧差がマージンＭ１より小さいとき、メインセンスアンプＭＳＡは、データを読み出すことができない。これにより、全てのメモリセルＭＣをテストして、マージンＭ１以上の電圧差が現れるとき、メモリＦＭは良品として扱われる。全てのメモリセルＭＣをテストして、メモリセルＭＣのいずれか１つがでもマージンＭ１より小さい電圧差が現れるとき、メモリＦＭは不良品として取り除かれる。
【００６０】
強誘電体キャパシタＦ１（またはＦ２）の電気的特性の劣化は、例えば、図６に示したシステムに実装された状態で起こる。メモリＦＭは、システム上で動作中に（通常動作モード中）、テスト信号／ＴＥＳＴを受けない。このため、図１に示したテスト制御回路ＴＣＮＴは、アンドゲートＡＮＤ１の上側の入力端子で電源電圧ＶＤＤを受け、遅延検出信号ＤＤＥＴに同期してラッチ信号ＬＡＴ２を出力する。センスアンプパワー信号ＳＡＰＷＲは、ラッチ信号ＬＡＴ２に同期して活性化される。メインセンスアンプＭＳＡは、ラッチ信号ＬＡＴ２に同期して動作を開始し、出力ノードＳＦＥ、ＳＦＯの電圧差（太い破線の矢印で示したマージンＭ２）を差動増幅する。マージンＭ１は、マージンＭ２より小さくなるように設計されている。また、メモリＦＭのテスト時に、マージンＭ１より小さいマージンを有するメモリＦＭは、不良品として除去され、出荷されない。したがって、電気的特性が劣化したときにも、マージンはＭ２より小さくならず、動作不良を起こすメモリＦＭはない。すなわち、この実施形態では、将来劣化するメモリセルＭＣを有するメモリＦＭをテストで取り除くことができる。
【００６１】
一方、波形Ｂを有するメモリＦＭは、出力ノードＳＦＥ、ＳＦＯの電圧差（太い矢印で示したマージンＭ３）がマージンＭ１より小さいため、テストにより不良品として取り除かれる。もし、波形Ｂを有するメモリＦＭが出荷され、システム上で長期間動作したとき、電気的特性は、波形Ｂの破線になる。出力ノードＳＦＥ、ＳＦＯの電圧差（太い破線の矢印で示したマージンＭ４）は、マージンＭ１より小さいため、メインセンスアンプＭＳＡは、正しいデータを読み出すことができない。しかし、波形Ｂを有するメモリＦＭは、不良品として処理され、出荷されない。したがって、この実施形態では、メモリＦＭを長期間使用したときにも信頼度不良を発生することを防止できる。
【００６２】
図１０は、別の実施形態を示している。図１から図６で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１のタイミング制御回路ＴＣＮＴ１の代わりにタイミング制御回路ＴＣＮＴ２が形成されている。さらに、プリセンスアンプＰＳＡが図１と相違している。オア回路ＯＲ１は、電圧検出回路ＶＤＥＴが出力する遅延検出信号ＤＤＥＴをラッチ信号ＬＡＴ２として直接受ける。なお、オア回路ＯＲ１を配置せずに、遅延検出信号ＤＤＥＴ（ラッチ信号ＬＡＴ２）のみをセンスアンプパワー信号ＳＡＰＷＲとしてメインセンスアンプＭＳＡに直接供給してもよい。
【００６３】
タイミング制御回路ＴＣＮＴ２は、テスト信号／ＴＥＳＴとともにアドレス端子（外部テスト端子）で受けるアドレス信号ＡＤ（テスト信号）の値に応じて、オン信号ＣＭＯＮ１−３（トランジスタ制御信号）の少なくとも１つを高レベルに設定する。オン信号ＣＭＯＮ１−３は、プリセンスアンプＰＳＡに供給される。その他の構成は、図１と同じである。半導体メモリは、強誘電体メモリＦＭである。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。
【００６４】
例えば、タイミング制御回路ＴＣＮＴ２は、テスト信号／ＴＥＳＴの立ち下がりエッジに同期して受けるアドレス信号ＡＤの値を記憶する不揮発性の記憶回路ＭＣ１と、記憶回路ＭＣ１に記憶された値に対応する論理を有するオン信号ＣＭＯＮ１−３を出力する出力回路Ｏ１（制御信号生成回路）を有する。記憶回路ＭＣ１は、例えば、図示しない強誘電体メモリセルＭＣを用いて構成される。このため、記憶回路ＭＣ１に一度設定された値は、メモリＦＭへの電源電圧ＶＤＤの供給が停止しても保持される。すなわち、オン信号ＣＭＯＮ１−３の論理レベルは、記憶回路ＭＣ１が書き換えられない限り、同じ値である。
【００６５】
記憶回路ＭＣ１は、例えば、図６に示したテストシステムを用いて、ＬＳＩテスタＴＥＳＴにより設定される。テスタＴＥＳＴは、オン信号ＣＭＯＮ１のみ高レベルに設定し、オン信号ＣＭＯＮ１−２を高レベルに設定し、あるいは、全てのオン信号ＣＭＯＮ１−３を高レベルに設定する。なお、記憶回路ＭＣ１は、アドレス信号ＡＤ以外の外部信号（例えば、データ信号Ｉ／Ｏ）に応じて設定されてもよい。出力回路Ｏ１は、記憶回路ＭＣ１に記憶された値に応じてオン信号ＣＭＯＮ１−３を生成する
図１１は、図１０に示したプリセンスアンプＰＳＡの詳細を示している。プリセンスアンプＰＳＡは、カレントミラーＣＭ１−３を有している。その他の構成は、図３と同じである。カレントミラーＣＭ１は、ノードＶＭＩＮＳと接地線（低電圧線）との間に、直列に配置されたｐＭＯＳトランジスタＰＭ６（第２トランジスタ）およびｎＭＯＳトランジスタＮＭ６（第３トランジスタ）を有している。トランジスタＰＭ６のゲートはノードＶＴＨに接続され、トランジスタＮＭ６のゲートは、オン信号ＣＭＯＮ１を受けている。
【００６６】
カレントミラーＣＭ２は、ノードＶＭＩＮＳと接地線との間に、直列に配置されたｐＭＯＳトランジスタＰＭ７（第２トランジスタ）およびｎＭＯＳトランジスタＮＭ７（第３トランジスタ）を有している。トランジスタＰＭ７のゲートはノードＶＴＨ（制御電圧ノード）に接続され、トランジスタＮＭ７のゲートは、オン信号ＣＭＯＮ２を受けている。同様に、カレントミラーＣＭ３は、ノードＶＭＩＮＳと接地線との間に、直列に配置されたｐＭＯＳトランジスタＰＭ８（第２トランジスタ）およびｎＭＯＳトランジスタＮＭ８（第３トランジスタ）を有している。トランジスタＰＭ８のゲートはノードＶＴＨに接続され、トランジスタＮＭ８のゲートは、オン信号ＣＭＯＮ３を受けている。例えば、トランジスタＰＭ６−ＰＭ８の電気的特性は、互いに同じである。トランジスタＮＭ６−ＮＭ８の電気的特性は、互いに同じである。さらに、例えば、トランジスタＰＭ６−ＰＭ８の電気的特性は、トランジスタＰＭ１（第１トランジスタ）の電気的特性（例えば、閾値電圧）と同じである。
【００６７】
カレントミラーＣＭ１−３は、電荷転送回路１２から読み出しノードＶＭＩＮＳへの電荷の読み出しに同期して、接地線からの電荷（付加電荷）を読み出しノードＶＭＩＮＳに供給する電荷供給回路として動作する。図１２で説明するように、カレントミラーＣＭ１−３は、テストモード中に読み出しノードＶＭＩＮＳに供給する付加電荷を、通常動作モード中に読み出しノードＶＭＩＮＳに供給する付加電荷に比べて増加する。
【００６８】
各カレントミラーＣＭ１−３は、ｐＭＯＳトランジスタＰＭ１とともにカレントミラー回路を構成する。例えば、オン信号ＣＭＯＮ１が高レベルに設定され、オン信号ＣＭＯＮ２−３が低レベルに設定されているとき、プリセンスアンプＰＳＡの動作により、図３の回路動作に比べて単位時間当たりほぼ２倍の電荷が、ノードＶＭＩＮＳに供給される。ノードＶＭＩＮＳの電圧は、図３の回路動作に比べて早く上昇する。同様に、オン信号ＣＭＯＳ１−２が高レベルに設定されているとき、プリセンスアンプＰＳＡの動作により、図３の回路動作に比べて単位時間当たりほぼ３倍の電荷が、ノードＶＭＩＮＳに供給される。オン信号ＣＭＯＳ１−３が高レベルに設定されているとき、ノードＶＭＩＮＳの電圧は、図３の回路動作に比べてさらに早く上昇する。
【００６９】
なお、オン信号ＣＭＯＮ１−３が１つずつオンするときのノードＶＭＩＮＳに単位時間当たりに供給される電荷量は、例えば、１．２倍、１．４倍、１．６倍（あるいは、１．５倍、２倍、２．５倍）に設定できる。このためには、カレントミラーＣＭ１−３を、トランジスタＰＭ６−８の電気的特性（回路定数）を変えて設計すればよい。
【００７０】
図１２は、図１１に示したプリセンスアンプＰＳＡの動作を示している。図の波形は、標準的な電気的特性を有する強誘電体キャパシタＦ１（またはＦ２）に接続されたプリセンスアンプＰＳＡを有するメモリＦＭが製造されたときのノードＳＦＥ、ＳＦＯの波形を示している（標準タイプ）。図の太い実線は、オン信号ＣＭＯＮ１のみを高レベルに設定し、トランジスタＮＭ６をオンすることでカレントミラーＣＭ１を動作させ、トランジスタＮＭ７−８をオフすることでカレントミラーＣＭ２−３の動作を停止するときの波形である（テストモードを除く通常動作モード中の状態）。図の破線は、オン信号ＣＭＯＮ１−３を高レベルに設定し、トランジスタＮＭ６−８をオンすることでカレントミラーＣＭ１−３を動作させるときの波形である（テストモード中の状態）。このように、記憶回路ＭＣ１は、テストモード中と通常動作モード中とで異なる値を記憶する。
【００７１】
図６に示したテストシステムは、破線の特性を有するプリセンスアンプＰＳＡを用いてメモリＦＭをテストする。すなわち、テスタＴＥＳＴは、メモリＦＭの動作テスト前に記憶回路ＭＣ１を書き換える。記憶回路ＭＣ１は、高レベルのオン信号ＣＭＯＮ１−３を出力する。これにより、全てのカレントミラーＣＭ１−３が動作する。テストモード中にカレントミラーＣＭ１−３を介して読み出しノードＶＭＩＮＳに供給される付加電荷は、通常動作モード中にカレントミラーＣＭ１を介して読み出しノードＶＭＩＮＳに供給される付加電荷より増加する。
【００７２】
破線の特性は、図８に示した波形Ａの破線と同様に、強誘電体キャパシタＦ１、Ｆ２の電気的特性が劣化したときの波形でもある。すなわち、この実施形態では、タイミング制御回路ＴＣＮＴ２およびカレントミラーＣＭ１−３により、強誘電体キャパシタＦ１、Ｆ２が劣化した状態を擬似的に作り（破線の特性）、この状態でテストを実施する。これにより、将来劣化するメモリセルＭＣを有するメモリＦＭをテストで取り除くことができる。この結果、メモリＦＭを長期間使用したときにも信頼度不良を発生することを防止できる。
【００７３】
テストの終了後、テスタＴＥＳＴは、良品と判定したメモリＦＭの記憶回路ＭＣ１を書き換える。良品と判定されたメモリＦＭの記憶回路ＭＣ１は、高レベルのオン信号ＣＭＯＮ１と低レベルのオン信号ＣＭＯＮ２−３を出力する。そして、太い実線の特性を有するメモリＦＭが出荷され、図５等のシステムに搭載される。
【００７４】
なお、強誘電体キャパシタＦ１（またはＦ２）の電気的特性の劣化による波形の変化が、図１２と逆のとき、すなわち、劣化により出力ノードＳＦＥ、ＳＦＯに生成される電圧上昇が緩やかになるときがある。この劣化モードでは、例えば、テストモード中に、カレントミラーＣＭ１のみを動作して、カレントミラー回路ＣＭ２−３の動作を停止する。通常動作モード中にカレントミラー回路ＣＭ１−２を動作して、カレントミラー回路ＣＭ３の動作を停止する。テストモード中にカレントミラーＣＭ１を介して読み出しノードＶＭＩＮＳに供給される付加電荷は、通常動作モード中にカレントミラーＣＭ１−２を介して読み出しノードＶＭＩＮＳに供給される付加電荷より減少する。このように、劣化モードに応じてテストモードでオンするカレントミラーＣＭ１−３の数を減らしてもよい。テストモード中に動作するカレントミラーＣＭ１−３の数は、予め評価されるメモリＦＭの劣化モードに応じて変更できる。
【００７５】
さらに、テスト工程において、図６に示したテストシステムにより、動作するカレントミラーＣＭ１−３の数を変えて、強誘電体メモリＦＭの読み出しマージンを評価し、最適な読み出しマージンが得られる数のカレントミラーＣＭ１−３が動作するように、記憶回路ＭＣ１を設定してもよい。このとき、読み出しノードＶＭＩＮＳに供給される付加電荷量を様々に設定できるように、カレントミラーＣＭ１−３のｐＭＯＳトランジスタＰＭ６−ＰＭ８の駆動能力（回路定数）は、例えば、オン電流値が２倍ずつ増えるように設定することが望ましい。具体的には、トランジスタＰＭ６、ＰＭ７、ＰＭ８のゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを、１：２：４にすることで、付加電荷量を８通りに調整できる。８通りの調整は、図１２に示した強誘電キャパシタＦ１、Ｆ２の劣化を考慮したテストで実施してもよい。
【００７６】
図１３は、別の実施形態におけるプリセンスアンプＰＳＡの詳細を示している。図１から図６で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図３のプリセンスアンプＰＳＡにインバータアンプ１６を追加して構成されている。その他の構成は、図１のタイミング生成回路ＴＧＥＮが、インバータアンプ１６の動作を制御するタイミング信号ＰＯＷＸ、ＰＯＷ等を出力することを除き、図１から図４と同じである。半導体メモリは、強誘電体メモリＦＭである。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。
【００７７】
インバータアンプ１６は、ＣＭＯＳインバータＩ３（フィードバックインバータ）、ＣＭＯＳインバータＩ３の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチＳ１、ＣＭＯＳインバータＩ３の入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタＣ３、ＣＭＯＳインバータＩ３の出力端子ＩＯＵＴと電荷転送回路１２のゲート（制御端子ＶＴＨ）との間に配置されたキャパシタＣ４を有している。ＣＭＯＳインバータＩ３のｐＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷＸを受けるｐＭＯＳトランジスタＰＭ９（スイッチ回路）を介して電源線ＶＤＤに接続されている。ＣＭＯＳインバータＩ３のｎＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷを受けるｎＭＯＳトランジスタＮＭ９（スイッチ回路）を介して接地線に接続されている。
【００７８】
パワー制御信号ＰＯＷＸ、ＰＯＷは、トランジスタＰＭ９、ＮＭ９をオンし、ＣＭＯＳインバータＩ３を活性化するために、読み出し動作の開始（図７の時刻Ｔ１）に応答してそれぞれ低レベルおよび高レベルに変化する。同様に、スイッチＳ１は、読み出し動作を開始するときに（図７の時刻Ｔ１）、オフされる。キャパシタＣ３、Ｃ４は、例えば、強誘電体キャパシタで構成されている。インバータアンプ１６は、ビット線ＢＬＥまたはＢＬＯに読み出された電荷を負電圧生成回路２０のキャパシタＣ５に転送するために、読み出された電荷によるビット線ＢＬＥまたはＢＬＯの電圧の変化に応じて電荷転送回路１２の電荷転送能力を制御する。なお、インバータアンプ１６は、公知の回路技術であるため、詳細な説明は省略する。この実施形態のメモリＦＭの動作は、ノードＶＴＨの電圧波形が図７と異なることを除き、上述した図７および図８と同じである。ノードＶＴＨの電圧は、図７でプレート線ＰＬが高レベルに設定される期間に、ビット線ＢＬＥ、ＢＬＯの上昇に応答して一時的に下がる。以上、この実施形態においても、上述した実施形態と同じ効果を得ることができる。
【００７９】
図１４は、別の実施形態におけるプリセンスアンプＰＳＡの詳細を示している。図１から図６、図１０、図１１で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１１のプリセンスアンプＰＳＡにインバータアンプ１６を追加して構成されている。その他の構成は、図１０のタイミング生成回路ＴＧＥＮが、インバータアンプ１６の動作を制御するタイミング信号ＰＯＷＸ、ＰＯＷ等を出力することを除き、図１０と同じである。インバータアンプ１６は、図１３と同じである。半導体メモリは、強誘電体メモリＦＭである。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。
【００８０】
この実施形態のメモリＦＭの動作は、ノードＶＴＨの電圧波形が図７と異なることを除き、上述した図７および図１２と同じである。ノードＶＴＨの電圧は、図７でプレート線ＰＬが高レベルに設定される期間に、ビット線ＢＬＥ、ＢＬＯの上昇に応答して一時的に下がる。以上、この実施形態においても、上述した実施形態と同じ効果を得ることができる。
【００８１】
図１５は、別の実施形態を示している。図１から図６で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコアＣＯＲＥが、図１のメモリコアＣＯＲＥと相違している。その他の構成は、図１と同じである。半導体メモリは、強誘電体メモリＦＭである。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。
【００８２】
メモリコアＣＯＲＥは、メモリセルＭＣ（リアルメモリセル）およびリファレンスメモリセルＲＭＣ０、ＲＭＣ１を有するメモリセルアレイＡＲＹと、プリセンスアンプＰＳＡおよびメインセンスアンプＭＳＡを有している。各メモリセルＭＣは、１つの強誘電体キャパシタと１つのアクセストランジスタを有している。この種のメモリセルＭＣは、一般に、１Ｔ１Ｃタイプと称される。
【００８３】
リファレンスメモリセルＲＭＣ０−１は、例えば、１Ｔ１Ｃタイプである。なお、リファレンスメモリセルＲＭＣ０−１は、１Ｔ１Ｃタイプでなく、２Ｔ２Ｃタイプでもよい。また、リファレンスメモリセルＲＭＣ０−１を構成する強誘電体キャパシタの構造および特性は、リアルメモリセルＭＣを構成する強誘電体キャパシタと同じでも良く、相違してもよい。リファレンスメモリセルＲＭＣ０は、データ”０”（第１論理）を記憶し、リファレンスメモリセルＲＭＣ１は、データ”１”（第２論理）を記憶している。
【００８４】
図の横方向に並ぶメモリセルＭＣ、ＲＭＣ０−１は、共通のワード線ＷＬおよびプレート線ＰＬに接続されている。図の縦方向に並ぶメモリセルＭＣの列は、共通のビット線ＢＬに接続されている。メモリセルＲＭＣ０の列およびメモリセルＲＭＣ１の列は、それぞれ共通のリファレンスビット線ＲＢＬＥ、ＲＢＬＯに接続されている。各ビット線ＢＬ、ＲＢＬＥ、ＲＢＬＯは、プリセンスアンプＰＳＡに接続されている。
【００８５】
ビット線ＢＬに接続されたプリセンスアンプＰＳＡは、出力信号ＳＦを出力する。リファレンスビット線ＲＢＬＥ、ＲＢＬＯに接続されたプリセンスアンプＰＳＡは、出力信号ＳＦＥ、ＳＦＯをそれぞれ出力する。電圧検出回路ＶＤＥＴは、リファレンスメモリセルＲＭＣ０−１に対応するプリセンスアンプＰＳＡから出力される出力信号ＳＦＥ、ＳＦＯの電圧が所定の電圧（図７に示した第１電圧Ｖ１）を超えたときに、検出信号ＤＥＴおよび遅延検出信号ＤＤＥＴを順次に高レベルに変化する。
【００８６】
また、出力信号ＳＦＥ、ＳＦＯは、メモリセルＭＣに保持されたデータをラッチするための基準の電圧としてメインセンスアンプＭＳＡに供給される。例えば、メインセンスアンプＭＳＡは、正論理の出力信号ＳＡＯＵＴのみをデータ出力バッファＢＵＦに出力する。データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。プリセンスアンプＰＳＡの動作は、相補の出力信号ＳＦＥ、ＳＦＯではなく、単一の出力信号ＳＦを出力することを除き、上述した図７および図８と同じである。メインセンスアンプＭＳＡの動作は、メモリセルＭＣに対応するプリセンスアンプＰＳＡからの出力信号ＳＦと、リファレンスメモリセルＲＭＣ０−１に対応するプリセンスアンプＰＳＡからの出力信号ＳＦＥまたはＳＦＯとを差動増幅することを除き、図７および図８と同じである。
【００８７】
図１６は、図１５に示したメインセンスアンプＭＳＡの詳細を示している。メインセンスアンプＭＳＡは、図４に示したメインセンスアンプＭＳＡにラッチＬＴを追加して構成されている。但し、メモリセルＭＣに対応するプリセンスアンプＰＳＡの出力ノードＳＦは、一対のラッチＬＴを接続する共通の接続ノードＣＮに接続される。接続ノードＣＮは、出力ノードＳＦ、ＳＡＯＵＴが互いに接続される。スイッチＳ１３は、データ”０”を記憶するリファレンスメモリセルＲＭＣ０に対応するプリセンスアンプＰＳＡの出力信号ＳＦＥをラッチＬＴに伝達するために、センスアンプパワー信号ＳＡＰＷＲの低レベル中にオンする。スイッチＳ１４は、データ”１”を記憶するリファレンスメモリセルＲＭＣ１に対応するプリセンスアンプＰＳＡの出力信号ＳＦＯをラッチＬＴに伝達するために、センスアンプパワー信号ＳＡＰＷＲの低レベル中にオンする。メインセンスアンプＭＳＡのその他の構成は、図４と同じである。
【００８８】
センスアンプパワー信号ＳＡＰＷＲの低レベル期間中、各ラッチＬＴは非活性化される。ラッチＬＴの一方の入力ノードは、出力信号ＳＦＥ（またはＳＦＯ）を受け、ラッチの他方の入力ノードは、出力信号ＳＦを受ける。そして、各ラッチＬＴは、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して活性化され、出力信号ＳＦＥ（またはＳＦＯ）と出力信号ＳＦの電圧差を増幅する。センスアンプパワー信号ＳＡＰＷＲは、メモリＦＭがシステム上で動作する通常動作モード中に、ラッチ信号ＬＡＴ１−２の早い方に同期して高レベルに活性化され、ＬＳＩテスタＴＥＳＴでテストされるテストモード中に、ラッチ信号ＬＡＴ１に同期して高レベルに活性化される。
【００８９】
メモリセルＭＣは、データ”０”またはデータ”１”を保持している。このため、出力信号ＳＦの電圧は、出力信号ＳＦＥ、ＳＦＯのいずれか一方にほぼ等しくなる。例えば、メモリセルＭＣがデータ”０”を保持している場合、出力信号ＳＦＥに対応するラッチＬＴに入力される信号ＳＦ、ＳＦＥの電圧差は、ほとんどない。このため、不十分な差動増幅が実施され、電圧差はなかなか大きくならない。これに対して、出力信号ＳＦＯに対応するラッチＬＴに入力される信号ＳＦ、ＳＦＯの電圧差が大きい。このため、十分な差動増幅が実施され、電圧差がすぐに大きくなる。この結果、メインンスアンプＭＳＡの出力ノードＳＡＯＵＴは、低レベル（接地電圧）に変化する。このように、メインセンスアンプＭＳＡは、リファレンスメモリセルＲＭＣ０−１からそれぞれ読み出される電荷に対応する一対の電圧値ＳＦＥ、ＳＦＯを基準にして、各メモリセルＭＣに保持されたデータの論理を判定する。
【００９０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＦＭが、１Ｔ１ＣタイプのリアルメモリセルＭＣを有する場合にも、将来劣化するメモリセルＭＣを有するメモリＦＭをテストで取り除くことができる。この結果、メモリＦＭを長期間使用したときにも信頼度不良を発生することを防止できる。なお、図１０および図１１に示した実施形態を、図１５の１Ｔ１Ｃタイプのメモリセルを有するメモリコアＣＯＲＥを用いて実現してもよい。
【００９１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００９２】
【図１】一実施形態を示す図である。
【図２】図１に示したバンクの詳細を示す図である。
【図３】図１に示したプリセンスアンプの詳細を示す図である。
【図４】図１に示したメインセンスアンプの詳細を示す図である。
【図５】図１に示したメモリが搭載されたシステムを示す図である。
【図６】図１に示したメモリをテストするためのテストシステムを示す図である。
【図７】図１に示したメモリの動作を示す図である。
【図８】強誘電体キャパシタのヒステリシス曲線を示す図である。
【図９】図３に示したプリセンスアンプおよび図４に示したメインセンスアンプの動作を示す図である。
【図１０】別の実施形態を示す図である。
【図１１】図１０に示したプリセンスアンプの詳細を示す図である。
【図１２】図１１に示したプリセンスアンプの動作を示す図である。
【図１３】別の実施形態におけるプリセンスアンプの詳細を示す図である。
【図１４】別の実施形態におけるプリセンスアンプの詳細を示す図である。
【図１５】別の実施形態を示す図である。
【図１６】図１５に示したメインセンスアンプの詳細を示す図である。
【符号の説明】
【００９３】
ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＬＥ、ＢＬＯ‥ビット線；ＢＵＦ‥データ出力バッファ；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＢ‥コマンドバッファ；ＣＯＲＥ‥メモリコア；ＣＳＷ‥コラムスイッチ；ＶＤＥＴ‥電圧検出回路；Ｆ１、Ｆ２‥強誘電体キャパシタ；ＦＭ‥強誘電体メモリ；ＭＣ‥メモリセル；ＰＤ‥プレートドライバ；ＰＬ‥プレート線；ＰＳＡ‥プリセンスアンプ；ＲＤＥＣ‥ロウデコーダ；ＲＭＣ０、ＲＭＣ１‥リファレンスメモリセル；ＭＳＡ‥メインセンスアンプ；ＴＣＮＴ１、ＴＣＮＴ２‥タイミング制御回路；ＴＧＥＮ‥タイミング生成回路；ＷＤ‥ワードドライバ；ＷＬ‥ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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