(57)【要約】【課題】降圧型スイッチングレギュレータの出力電圧を調整は、回路定数の変更を必要とし、容易に行えない。【解決手段】ＭＯＳトランジスタＴｒをＰＷＭ制御して、入力電圧ＶＩＮからパルス状信号を生成し、これを平滑化して出力電圧ＶＯＵＴを生成する。Ｔｒのゲートに印加されるＰＷＭ制御信号は、ＶＯＵＴに基づいて生成される。ＶＯＵＴに応じた電圧ＶＡはデジタルデータＤＡに変換される。演算回路３６は、ＤＡとレジスタ３４に格納された基準値ＤＲＥＦとから、カウンタ２６のカウント値の変動範囲に含まれるＤＢを算出する。比較回路２８は、ＤＢとカウンタ２６のカウント値Ｃ(ｔ)との比較結果に応じてＴｒのオン／オフを制御するＰＷＭ制御信号Ｓ(ｔ)を生成する。ＶＯＵＴの調整は、レジスタ３４に設定されるデータＤＲＥＦの変更によりＳ(ｔ)のデューティ比ξを変えることにより行われる。【選択図】図１
2009060701.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング信号に基づいて動作し、入力電圧信号から昇圧又は降圧された出力電圧信号を生成する直流チョッパ回路と、
デジタルデータであって前記出力電圧信号に応じて変化する出力電圧関数値を生成する出力電圧関数値生成回路と、
前記出力電圧関数値を含む所定範囲にてカウント値を周期的に変化させるカウンタと、
前記出力電圧関数値と前記カウント値との大小関係を継続的に比較し、比較結果に基づいて前記スイッチング信号を生成して前記スイッチング素子をＰＷＭ制御するスイッチング制御回路と、
を有し、
前記出力電圧関数値生成回路は、デジタルデータであって前記出力電圧関数値のオフセット量を定める基準値を変更可能に構成されていること、
を特徴とするスイッチングレギュレータ。
【請求項２】
請求項１に記載のスイッチングレギュレータにおいて、
前記出力電圧関数値生成回路は、外部から書き換え可能であって前記基準値を格納するレジスタを有することを特徴とするスイッチングレギュレータ。
【請求項３】
請求項１又は請求項２に記載のスイッチングレギュレータにおいて、
前記出力電圧関数値生成回路は、
前記出力電圧信号に応じた電圧をデジタルデータであるモニター値に変換するＡ／Ｄ変換回路と、
前記モニター値の単調関数に基づき前記出力電圧関数値を計算する演算回路と、
を有することを特徴とするスイッチングレギュレータ。
【請求項４】
請求項３に記載のスイッチングレギュレータにおいて、
前記出力電圧関数値生成回路は、直列接続された抵抗からなり、前記出力電圧信号を抵抗値の比に応じて分割して、前記Ａ／Ｄ変換回路へ入力する分圧回路を有すること、
を特徴とするスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関し、特に出力電圧の変更を可能とする構成に関する。
【背景技術】
【０００２】
図５は、従来の降圧型スイッチングレギュレータの回路図である。このスイッチングレギュレータ２は、降圧型チョッパ回路４と、制御回路５とから構成される。降圧型チョッパ回路４は、スイッチング素子となるＭＯＳトランジスタＴｒと、Ｔｒの出力端に現れるパルス状信号を平滑化する平滑化回路６とからなる。降圧型チョッパ回路４は、スイッチング素子の一方端に入力電圧ＶＩＮを印加され、スイッチング素子の周期的な切り換え動作のデューティ比に応じた出力電圧ＶＯＵＴを出力端子ＮＯＵＴから出力する。制御回路５は、Ｔｒのゲートに印加するスイッチング制御信号を生成する。
【０００３】
Ｔｒは、ここではｐチャネルＭＯＳトランジスタとしている。Ｔｒは、ドレインにＶＩＮを印加され、ソースに平滑化回路６を接続される。平滑化回路６は、Ｔｒのソースに一方端を接続されたチョークコイルＬと、Ｌの他方端と接地電位ＧＮＤとの間に接続されたキャパシタＣとで構成されるＬＣローパスフィルタであり、Ｌの他方端が出力端子ＮＯＵＴとなる。
【０００４】
制御回路５は、抵抗Ｒ１，Ｒ２、エラーアンプ８、及び比較回路１０で構成される。Ｒ１，Ｒ２はＶＯＵＴとＧＮＤとの間に接続され、それらの抵抗比に応じて分圧された電圧ＶＡがエラーアンプ８の反転入力端子に入力される。エラーアンプ８は、ＶＡと非反転入力端子に入力される基準電圧ＶＲＥＦとの差を所定ゲインｇで増幅して得られるＶＢ（≡ｇ・(ＶＲＥＦ−ＶＡ)）を出力する。なおＶＲＥＦは別途の回路から供給される。比較回路１０は、反転入力端子にＶＢを、また非反転入力端子に周期Ｔで三角波を反復する信号ＳＴを入力され、それらの大小の比較結果に応じて、当該比較回路１０の出力電圧は、Ｈ（High），Ｌ（Low）のいずれかのレベルとなる。この比較回路１０の出力がＴｒのスイッチング制御信号となる。具体的には、比較回路１０は、三角波の周期ＴのうちＳＴ≧ＶＢの期間にＨレベルを出力してｐチャネルのＴｒをオフし、ＳＴ＜ＶＢの期間にＬレベルを出力してＴｒをオンする。
【０００５】
比較回路１０から出力されるパルス状信号は、ＶＯＵＴに連動してデューティ比ξが変化するパルス幅変調（ＰＷＭ）信号である。上述の構成では、ＶＯＵＴが上がるとＴｒのオフ期間が伸張し、ＶＯＵＴが下がるとＴｒのオン期間が伸張し、ＶＯＵＴを設定値に保つようにフィードバック制御が行われる。
【０００６】
ここで、デューティ比ξを、Ｔｒがオンする期間が周期Ｔに占める割合とすると、ＶＯＵＴの設定値は、次式で与えられる。
ＶＯＵＴ＝ξ・ＶＩＮ     ………（１）
【０００７】
ξは、エラーアンプ８の出力電圧ＶＢに依存するので、エラーアンプ８の一方入力信号を定めるＲ１とＲ２とからなる分圧回路の分圧比α（≡Ｒ２/(Ｒ１＋Ｒ２)）、他方入力信号ＶＲＥＦ、及びゲインｇにより設定される。
【特許文献１】特表２００５−５３０４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
所定のＶＩＮに対してＶＯＵＴを変更したい場合、上述した従来の回路では、ＶＲＥＦ、α等を変えなければならず、ＶＲＥＦを供給する回路や分圧回路といったハードウェアの構成を変更する必要がある。そのため、ＶＯＵＴの調整が容易ではないという問題があった。
【０００９】
一方、ＶＲＥＦ、α等を可変に回路を構成すると、回路が複雑になったり規模が大きくなるという問題があった。例えば、スイッチングレギュレータの回路の主要部を集積回路として構成する場合に、分圧回路を構成するＲ１又はＲ２を外付けの可変抵抗とすればαを調整可能となり得るが、小型化が難しくなったり、部品点数の増加によるコストや組立工数の増加といった問題が生じる。
【００１０】
上記従来技術ではスイッチングレギュレータ２として降圧型スイッチングレギュレータを示した。ここで、スイッチングレギュレータ２において制御回路５はそのままにし、降圧型チョッパ回路４の部分を昇圧型チョッパ回路又は反転昇圧型チョッパ回路とすれば、昇圧型スイッチングレギュレータや反転昇圧型スイッチングレギュレータが構成される。これらについても、制御回路５にかかわる上述の問題が生じる。
【００１１】
本発明は上記問題点を解決するためになされたものであり、出力電圧信号ＶＯＵＴの変更が容易なスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るスイッチングレギュレータは、スイッチング信号に基づいて動作し、入力電圧信号から昇圧又は降圧された出力電圧信号を生成する直流チョッパ回路と、デジタルデータであって前記出力電圧信号に応じて変化する出力電圧関数値を生成する出力電圧関数値生成回路と、前記出力電圧関数値を含む所定範囲にてカウント値を周期的に変化させるカウンタと、前記出力電圧関数値と前記カウント値との大小関係を継続的に比較し、比較結果に基づいて前記スイッチング信号を生成して前記スイッチング素子をＰＷＭ制御するスイッチング制御回路と、を有し、前記出力電圧関数値生成回路が、デジタルデータであって前記出力電圧関数値のオフセット量を定める基準値を変更可能に構成されている。
【発明の効果】
【００１３】
本発明によれば、基準値を変更することにより、出力電圧関数値がカウント値を上回る期間と下回る期間との比率が変わって、ＰＷＭ制御に用いるスイッチング信号のデューティ比が変わるので、回路構成の変更を伴わずに出力電圧信号の電圧レベルを調整できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１５】
図１は本発明の実施形態である降圧型スイッチングレギュレータ２０の構成を示す模式的な回路図である。本スイッチングレギュレータ２０は、スイッチング信号に応じて動作する降圧型チョッパ回路２２と、出力電圧関数値生成回路２４、カウンタ２６及び比較回路２８を含んで構成され前記スイッチング信号を生成する制御回路部とから構成される。降圧型チョッパ回路２２は、ＭＯＳトランジスタＴｒと、平滑化回路３０とを含み構成される。
【００１６】
ＭＯＳトランジスタＴｒは、スイッチング素子として機能し、制御回路部からゲートに印加されるスイッチング信号に基づいて、ドレイン−ソース間の電流の導通のオン／オフを切り換える。Ｔｒのドレインは、入力端子ＮＩＮに接続され、このＮＩＮから基本的に直流である入力電圧信号ＶＩＮを印加される。Ｔｒが周期的なスイッチング動作をすることにより、Ｔｒのソースにはパルス状信号が生じる。ここではＴｒをｐチャネルＭＯＳトランジスタで構成する回路構成を説明するが、ＴｒをｎチャネルＭＯＳトランジスタで構成することもできるし、また電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）や他の種類のスイッチング素子を用いることもできる。
【００１７】
平滑化回路３０は、Ｔｒが生成するパルス状信号を平滑化して出力電圧信号ＶＯＵＴを生成する。平滑化回路３０は、チョークコイルＬ、キャパシタＣ、及びダイオードＤを含んで構成される。
【００１８】
チョークコイルＬは、Ｔｒのソースに一方端を接続され、他方端を出力端子ＮＯＵＴに接続される。キャパシタＣは、ＮＯＵＴとＧＮＤとの間に接続される。これらＬ，ＣはＬＣローパスフィルタを構成し、Ｌの一方端から入力されるパルス状信号を平滑化し、ＮＯＵＴに平滑化された出力電圧信号ＶＯＵＴを生じる。
【００１９】
ダイオードＤはカソードをＬの一方端に接続され、アノードをＧＮＤに接続され、フリーホイールダイオードとして機能する。すなわち、Ｔｒがオン状態からオフ状態に切り替わったときにＬに生じる逆起電力に対して、順方向にバイアスされて電流を流すことによりＴｒを保護する。なお、ダイオードＤは、Ｔｒのオン時には逆バイアス状態となるので、Ｔｒのドレイン電流はダイオードＤには流れず、Ｌに流れる。
【００２０】
出力電圧関数値生成回路２４は、出力電圧ＶＯＵＴに応じて変化するデジタルデータである出力電圧関数値ＤＢを生成して、比較回路２８へ出力する機能を有し、抵抗Ｒ１とＲ２とからなる分圧回路、Ａ／Ｄ（analog-to-digital）変換回路３２、レジスタ３４、及び演算回路３６を含んで構成される。
【００２１】
分圧回路を構成するＲ１，Ｒ２はＶＯＵＴとＧＮＤとの間に直列に接続され、それらの抵抗比に応じて分圧された電圧ＶＡがＡ／Ｄ変換回路３２に入力される。分圧比をαとすると、α及びＶＡはそれぞれ次の（２）式、（３）式で表される。
α＝Ｒ２/(Ｒ１＋Ｒ２)    ………（２）
ＶＡ＝α・ＶＯＵＴ        ………（３）
【００２２】
Ａ／Ｄ変換回路３２は所定の解像度を有し、出力電圧ＶＯＵＴに応じて変化する電圧ＶＡを、設定された所定の感度でデジタルデータＤＡに変換する。本スイッチングレギュレータ２０は、このデジタルデータＤＡによりＶＯＵＴの変動をモニターし、ＶＯＵＴのフィードバック制御に利用する。モニター値ＤＡは演算回路３６に入力される。
【００２３】
レジスタ３４は所定値を格納し、また格納値を外部から書き換え可能に構成される。例えば、レジスタ３４はシステムバス等を介してパソコン等に接続され、このパソコン等からレジスタ３４に所定値が格納される。このレジスタ３４には演算回路３６にて基準値ＤＲＥＦとして利用される値が格納される。
【００２４】
演算回路３６は、Ａ／Ｄ変換回路３２から入力されるモニター値ＤＡと、レジスタ３４から読み出した基準値ＤＲＥＦとを用いて、それらの偏差δ（≡ＤＲＥＦ−ＤＡ)に応じた出力電圧関数値ＤＢを求める。例えば、演算回路３６は、偏差δの一次関数である次式で表されるＤＢを計算する。
ＤＢ＝ｇ・(ＤＲＥＦ−ＤＡ)    ………（４）
【００２５】
なお、演算回路３６は例えば、ロジック回路で構成され、ゲインｇ（ｇ＞０）は所定値に設定される。また、ここでは単純な例として、ＤＢを偏差δの一次式とした。この場合、本スイッチングレギュレータ２０では比例制御（Ｐ制御）により、後述するフィードバック制御が行われることになる。しかし、本スイッチングレギュレータ２０におけるフィードバック制御は当該方式には限定されず、例えば、（４）式の右辺にδの積分値及び時間微分値の項を加えたＤＢを用いてＰＩＤ制御とすることもできる。
【００２６】
カウンタ２６は、クロックＣＬＫ（周期τ）に同期して時間ｔと共に、下限値ＣＬと上限値ＣＨとの間でカウント値Ｃ(ｔ)を単調に変化させる動作を１周期として、これを繰り返す。例えば、カウンタ２６は、下限値ＣＬ＝０から所定のＣＨまで１ずつカウントアップし、ＣＨに達すると０にリセットする動作を繰り返す。これにより、図２に示すように、カウンタ２６の出力値Ｃ(ｔ)は、階段状の信号波形４０を周期Ｔ（≡(ＣＨ＋１)τ）で繰り返す。なお、クロックＣＬＫは、本スイッチングレギュレータ２０の外部から供給を受ける構成とすることができる。
【００２７】
比較回路２８は、演算回路３６が出力するデータＤＢと、カウンタ２６が出力するカウント値Ｃ(ｔ)との大小関係を継続的に比較し、比較結果に基づいてトランジスタＴｒのゲートに印加されるスイッチング信号Ｓ(ｔ)を生成する。すなわち、比較回路２８はスイッチング制御回路としての機能を有する。本スイッチングレギュレータ２０では、比較回路２８は、一方の入力端子にＤＢを、他方の入力端子にＣ(ｔ)を入力され、Ｃ(ｔ)≧ＤＢの期間にＨレベル（電位φＨ）を出力してｐチャネルのＴｒをオフし、Ｃ(ｔ)＜ＤＢの期間にＬレベル（電位φＬ）を出力してＴｒをオンする。
【００２８】
本スイッチングレギュレータ２０はＶＯＵＴを調整でき、この点については後述する。上述の構成において分圧比α、Ａ／Ｄ変換回路３２の感度、演算回路３６でのゲインｇ、及び基準値ＤＲＥＦは、ＶＯＵＴを調整可能とする範囲に対応したＤＢの変動範囲がカウント値の変動範囲ＣＬ〜ＣＨに内包されるように設定される。このように構成された本スイッチングレギュレータ２０の動作を以下に説明する。
【００２９】
図２は、比較回路２８の入力データ及び出力信号の時間変化を示す模式図である。図２において、縦軸がデータ又は信号レベルに対応し、上が正の向きであり、また横軸が時間軸である。図２（ａ）の信号波形４０はＣＬ＝０であるカウント値Ｃ(ｔ)、信号波形４２はＤＢをそれぞれ表し、図２（ｂ）の信号波形４４はＳ(ｔ)を表している。カウント値Ｃ(ｔ)の繰り返し周期ＴはＤＢの変動に比べて十分速いので、図２に示す範囲ではＤＢは一定値に維持されている。上述のように、周期Ｔのうち、Ｃ(ｔ)＜ＤＢの期間ＴＯＮにてＳ(ｔ)はφＬとなってＴｒをオンし、Ｃ(ｔ)≧ＤＢの期間ＴＯＦＦにてＳ(ｔ)はφＨとなってＴｒをオフする。Ｔに対するＴＯＮの比率をデューティ比ξと定義する。すなわち、
ＴＯＮ＝ξ・Ｔ    ………（５）
である。
【００３０】
ここでコイルＬの両端間の電圧をＶＬ、インダクタンスをχとし、また、ＶＬの時定数に対して十分に短い時間間隔ΔｔでのコイルＬに流れる電流ＩＬの変化量をΔＩＬとすると、近似的に次式が成り立つ。
ＶＬ＝−χ(ΔＩＬ/Δｔ)      ………（６）
【００３１】
Ｔｒがオンとなる期間ＴＯＮに関して（６）式は、
ＶＯＵＴ−ＶＩＮ＝−χ(ΔＩＬ/ξＴ)      ………（７）
となる。
【００３２】
一方、Ｔｒがオフとなる期間ＴＯＦＦでは、ダイオードＤのフォワード電圧をβとすると、コイルＬのＴｒのソースに接続された側の電位はβとなる。また、定常状態の場合、充放電時のコイルの平均電流は等しくなるため、コイルＬに流れる電流ＩＬの変化量はＴＯＦＦとＴＯＮとで大きさが同じで符号が逆となる。よって、ＴＯＦＦに関して（６）式は、
ＶＯＵＴ−β＝χ{ΔＩＬ/(１−ξ)Ｔ}    ………（８）
となる。（７）式、（８）式からΔＩＬを消去すると、
ＶＯＵＴ＝ξＶＩＮ＋(１−ξ)β    ………（９）
となる。（９）式は、所定のＶＩＮに対するＶＯＵＴがデューティ比ξに応じて変化することを示している。ちなみに、（９）式は、βを無視する近似にて（１）式となる。
【００３３】
本スイッチングレギュレータ２０は、ＶＯＵＴが増加すると（３）式、（４）式からわかるようにＤＢは減少するように構成されている。図２から理解されるように、ＤＢの減少によりデューティ比は減少し、（９）式からＶＯＵＴは減少する。逆に、ＶＯＵＴが減少した場合はＶＯＵＴを増加させるようにＴｒに対するＰＷＭ制御がなされる。すなわち、本スイッチングレギュレータ２０ではＶＯＵＴを一定に保つようにフィードバック制御が行われる。
【００３４】
さて、本スイッチングレギュレータ２０では、回路構成の変更を行わずにＤＲＥＦを変更することができる。ＤＲＥＦを変更することで、（４）式に基づきＤＢが変化し、ひいてはξが変化してＶＯＵＴを変化させることができる。この構成は、図３に示す昇圧型チョッパ回路や、図４に示す反転昇圧型チョッパ回路を用いたスイッチングレギュレータにも適用することができ、降圧型チョッパ回路２２の代わりに図３の回路を用いて昇圧型スイッチングレギュレータが得られ、また、降圧型チョッパ回路２２の代わりに図４の回路を用いて反転昇圧型スイッチングレギュレータが得られる。
【００３５】
上述の実施形態では、ＤＲＥＦはレジスタ３４に格納され、演算回路３６がこれを読み出す構成としたが、レジスタ３４を用いずにＤＲＥＦを外部から直接、演算回路３６に入力する構成としてもよい。
【００３６】
また、Ａ／Ｄ変換回路３２の入力ダイナミックレンジがＶＯＵＴを直接、入力できるものであれば、Ｒ１，Ｒ２で構成したような分圧回路を設けない構成とすることもできる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態である降圧型スイッチングレギュレータの構成を示す模式的な回路図である。
【図２】比較回路の入力データ及び出力信号の時間変化を示す模式図である。
【図３】昇圧型チョッパ回路の概略の回路図である。
【図４】反転昇圧型チョッパ回路の概略の回路図である。
【図５】従来の降圧型スイッチングレギュレータの回路図である。
【符号の説明】
【００３８】
２０  降圧型スイッチングレギュレータ、２２  降圧型チョッパ回路、２４  出力電圧関数値生成回路、２６  カウンタ、２８  比較回路、３０  平滑化回路、３２  Ａ／Ｄ変換回路、３４  レジスタ、３６  演算回路。
【図１】
2009060701.tif 000003
【図２】
2009060701.tif 000004
【図３】
2009060701.tif 000005
【図４】
2009060701.tif 000006
【図５】
2009060701.tif 000007