(57)【要約】【課題】  プロセスの微細化や低電圧化に伴うデバイス破壊耐性の低下に対して、外来サージ等により電源間に高電圧が印加されることに起因した静電破壊やラッチアップから半導体集積回路装置を保護する保護回路を提供する必要がある。【解決手段】  電源VDDにソース端子が接続され電源GNDを基準として制御回路2が生成した制御信号VG1にゲート端子が接続されたP型MOSトランジスタMP1のドレイン端子は、電源GNDに一端が接続された抵抗R1のもう一端と電源VDDと電源GNDにそれぞれドレイン端子とソース端子が接続されたN型MOSトランジスタMN1のゲート端子に内部信号VG2として接続された構成にて、電源間に任意電圧以上の電圧が印加された場合に電源間を短絡する。【選択図】  図1
2009267072.tif 000002
【特許請求の範囲】
【請求項１】
第１の状態にて第１の電位が供給される第１の電源端子と、
前記第１の状態にて前記第１の電位より低い電位である第２の電位が供給される第２の電源端子と、
ゲート端子に所定の基準電位が印加された状態でソース−ドレイン端子間に流れる電流の大きさを検知する電流レベルセンスを行うＰ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのドレイン端子と前記第２の電源端子との間に接続された第１の抵抗とを含み、前記Ｐ型ＭＯＳトランジスタのソース端子に接続された前記第１の電源端子に前記第１の電位より高い第３の電位が供給される第２の状態へ前記第１の状態から遷移した場合に前記第１の電位から前記第３の電位への電位上昇に相当する前記Ｐ型ＭＯＳトランジスタのソース−ドレイン端子間の電流上昇を前記第１の抵抗によって電圧信号に変換して電源電圧上昇レベル信号として出力する第１の電流シャントを行う第１の電流シャント部と、
前記第１の電源端子にドレイン端子が電気的に接続され、かつ、前記第２の電源端子にソース端子が電気的に接続され、かつ、前記Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子が接続されたＮ型ＭＯＳトランジスタを含み、前記Ｎ型ＭＯＳトランジスタの前記ゲート端子に印加される前記電源電圧上昇レベル信号に応じて前記第１の電源端子から電流を引き抜く第２の電流シャントを行う第２の電流シャント部と
を備えて成ることを特徴とする保護回路。
【請求項２】
請求項１において、
前記Ｎ型ＭＯＳトランジスタのドレイン端子は、第２の抵抗を介して前記第１の電源端子と電気的に接続されていることを特徴とする保護回路。
【請求項３】
請求項２において、
前記第２の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成ることを特徴とする保護回路。
【請求項４】
請求項１において、
前記第１の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成ることを特徴とする保護回路。
【請求項５】
請求項４において、
前記第２の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成ることを特徴とする保護回路。
【請求項６】
第１の電源にドレイン端子が接続され、通常時に前記第１の電源よりも低い電位をとる第２の電源にソース端子が接続されたＮ型ＭＯＳトランジスタと、
前記第２の電源を基準として通常時に前記第１の電源以上の任意電位をとる制御信号を供給する制御回路と、
前記第１の電源にソース端子が接続され、前記第２の電源を基準とした前記制御信号にゲート端子が接続されたＰ型ＭＯＳトランジスタと、
前記第２の電源に一端が接続され、他の一端が前記Ｎ型ＭＯＳトランジスタのゲート端子と前記Ｐ型ＭＯＳトランジスタのドレイン端子とに接続された抵抗と
を備えて成り、
外来サージを含む外乱により前記第１の電源と前記第２の電源との間の電位差が一定電圧以上になることを抑制する制御を行う
ことを特徴とする保護回路。
【請求項７】
請求項６において、
前記Ｎ型ＭＯＳトランジスタのドレイン端子と前記第1の電源との間に直列に任意段数を順方向接続したダイオードを備えて成ることを特徴とする保護回路。
【請求項８】
請求項６において、
通常時に前記第１の電源以上の任意電位をとる前記制御信号を供給する前記制御回路は、
前記第２の電源を基準とした基準電圧と、前記第１の電源と前記第２の電源の電位差を感知するモニタ電位とを比較し、
前記第１の電源と前記第２の電源の電位差が規定電位以上となった際に、前記Ｐ型ＭＯＳトランジスタのゲート端子を前記Ｐ型ＭＯＳトランジスタがオンする閾値電圧以下に制御する
ことを特徴とする保護回路。
【請求項９】
請求項６において、
前記第１の電源と前記第２の電源との電位差が規定電位以上となった際に前記Ｐ型ＭＯＳトランジスタがオンするゲート端子電位を供給可能な第３の電源を更に備え、
通常時に前記第１の電源以上の任意電位をとる前記制御信号が、前記第２の電源を基準として前記第３の電源を用いて生成される
ことを特徴とする保護回路。
【請求項１０】
請求項９において、
前記第３の電源にドレイン端子が接続され、通常時に前記第３の電源よりも低い電位をとる第２の電源にソース端子が接続された他のＮ型ＭＯＳトランジスタと、
前記第２の電源を基準として通常時に前記第３の電源以上の任意電位をとる他の制御信号を供給する他の制御回路と、
前記第３の電源にソース端子が接続され、前記第２の電源を基準とした前記他の制御信号にゲート端子が接続された他のＰ型ＭＯＳトランジスタと、
前記第２の電源に一端が接続され、他の一端が前記他のＮ型ＭＯＳトランジスタのゲート端子と前記他のＰ型ＭＯＳトランジスタのドレイン端子とに接続された他の抵抗と
を備えて成り、
外来サージを含む外乱により前記第３の電源と前記第２の電源との間の電位差が一定電圧以上になることを抑制する制御を行う
ことを特徴とする保護回路。
【請求項１１】
請求項１０において、
前記第３の電源と前記第２の電源との電位差が規定電位以上となった際に前記他のＰ型ＭＯＳトランジスタがオンするゲート端子電位を供給可能な第４の電源を更に備え、
通常時に前記第３の電源以上の任意電位をとる前記制御信号が、前記第２の電源を基準として前記第４の電源を用いて生成される
ことを特徴とする保護回路。
【請求項１２】
請求項１１において、
前記第４の電源にドレイン端子が接続され、通常時に前記第４の電源よりも低い電位をとる第２の電源にソース端子が接続された更に他のＮ型ＭＯＳトランジスタと、
前記第２の電源を基準として通常時に前記第４の電源以上の任意電位をとる更に他の制御信号を供給する更に他の制御回路と、
前記第４の電源にソース端子が接続され、前記第２の電源を基準とした前記他の制御信号にゲート端子が接続された更に他のＰ型ＭＯＳトランジスタと、
前記第２の電源に一端が接続され、他の一端が前記更に他のＮ型ＭＯＳトランジスタのゲート端子と前記更に他のＰ型ＭＯＳトランジスタのドレイン端子とに接続された更に他の抵抗と
を備えて成り、
外来サージを含む外乱により前記第４の電源と前記第２の電源との間の電位差が一定電圧以上になることを抑制する制御を行う
ことを特徴とする保護回路。
【請求項１３】
第１の状態にて第１の電位が供給される第１の電源端子と、
前記第１の状態にて前記第１の電位より低い電位である第２の電位が供給される第２の電源端子と、
ベース端子に所定の基準電位が印加された状態でエミッタ−コレクタ端子間に流れる電流の大きさを検知する電流レベルセンスを行うＰＮＰ型バイポーラトランジスタと、前記ＰＮＰ型バイポーラトランジスタのコレクタ端子と前記第２の電源端子との間に接続された第１の抵抗とを含み、前記ＰＮＰ型バイポーラトランジスタのエミッタ端子に接続された前記第１の電源端子に前記第１の電位より高い第３の電位が供給される第２の状態へ前記第１の状態から遷移した場合に前記第１の電位から前記第３の電位への電位上昇に相当する前記ＰＮＰ型バイポーラトランジスタのエミッタ−コレクタ端子間の電流上昇を前記第１の抵抗によって電圧信号に変換して電源電圧上昇レベル信号として出力する第１の電流シャントを行う第１の電流シャント部と、
前記第１の電源端子にコレクタ端子が電気的に接続され、かつ、前記第２の電源端子にエミッタ端子が電気的に接続され、かつ、前記ＰＮＰ型バイポーラトランジスタのコレクタ端子にベース端子が接続されたＮＰＮ型バイポーラトランジスタを含み、前記ＮＰＮ型バイポーラトランジスタの前記ベース端子に印加される前記電源電圧上昇レベル信号に応じて前記第１の電源端子から電流を引き抜く第２の電流シャントを行う第２の電流シャント部と
を備えて成ることを特徴とする保護回路。
【請求項１４】
請求項１３において、
前記ＮＰＮ型バイポーラトランジスタのコレクタ端子は、第２の抵抗を介して前記第１の電源端子と電気的に接続されていることを特徴とする保護回路。
【請求項１５】
請求項１４において、
前記第２の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成ることを特徴とする保護回路。
【請求項１６】
請求項１３において、
前記第１の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成ることを特徴とする保護回路。
【請求項１７】
請求項１６において、
前記第２の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成ることを特徴とする保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外来サージ等による静電破壊やラッチアップから半導体集積回路装置を保護するために有効な保護回路技術に関する。
【背景技術】
【０００２】
特許文献１は、CMOS回路を用いた半導体集積回路装置に関する文献である。特に同文献の図１にはコレクタを電源に接続しエミッタを接地したNPN型バイポーラトランジスタにおいて、ベースとエミッタ間に高抵抗を接続しベースとコレクタ間に被保護回路の構成素子より降伏電圧が小さいダイオードを接続した回路例が示されている。
【０００３】
特許文献２は、静電保護およびそれを用いた半導体集積装置に関する文献である。特に同文献の図１にはアノードAが第1端子P1に接続されカソードKが第2端子P2に接続されたサイリスタのトリガ端子と第2端子P2の間に順方向電圧が異なるダイオードを直列接続した回路例が示されている。
【０００４】
【特許文献１】特開昭６１−２６４７５４号公報
【特許文献２】特開２００６−１２１０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願発明者等は本願に先立って、外来サージ等による静電破壊やラッチアップから半導体集積回路装置を保護する保護回路技術について検討を行った。
【０００６】
近年、半導体集積回路装置の高集積化に伴うプロセスの微細化や高速・低消費電力化に伴う低電圧化の反作用としてデバイスの破壊耐圧低下は避けられないものとなっている。更に、低電圧回路が受けた低電圧入力信号を内部回路にてレベル変換して高電圧回路が高電圧信号を出力するような異種多電源半導体集積回路装置においてはその使用環境的にも外来サージ等の発生確率は著しく増加するため、静電破壊やラッチアップに対して今まで以上に考慮する必要がある。
【０００７】
保護回路を備えた一般的な半導体集積回路装置の従来例を図８に示す。通常時に正電位をとる電源VDDとグラウンド電位の電源GNDの間に被保護回路である内部回路8が接続されている。内部回路8には、外部端子からの制御信号I/Oが保護抵抗R2を介して接続されている。また、制御信号I/Oと電源VDDならびに電源GNDの間には、それぞれ逆方向接続された保護ダイオードED2,ED3が接続されており外来サージ等により電源電圧範囲を越えて制御信号I/Oが変動し、順方向にバイアスされた場合、保護ダイオードがオンして電源へ電流パスを形成する。電源VDDと電源GNDの間に逆方向接続された保護ダイオードED1は、電源GNDを基準として電源VDDが保護ダイオードED1の順方向電圧以上に低下した場合にオンして電源VDDをクランプする役割を果たしている。保護回路7は、一端が電源VDDに接続された容量C1のもう一端と、一端が電源GNDに接続された抵抗R1のもう一端が内部信号VG2として接続され、電源VDDと電源GNDにそれぞれドレイン端子とソース端子が接続されたN型MOSトランジスタMN1のゲート端子に接続されている。そして容量C1と抵抗R1で決まる時定数を基準として電源GNDに対して電源VDDが上昇した場合、又は電源VDDに対して電源GNDが低下した場合にN型MOSトランジスタがオンして電源VDDと電源GNDの間を短絡し、電位差が広がることを抑制している。一時的な電源変動に対し電源VDDと電源GNDの間に短絡パスを形成するこのAC動作保護回路7は、電源ネットワークを構築する上で非常に重要な回路であるが、注意すべき点は保護回路が動作する電源変動に周波数制約があることである。低電圧と高電圧を混載する異種多電源半導体集積回路装置においては高電圧のサージが低電圧回路に回りこみ易くなるだろうし、そのサージ電圧や応答波形はサージ試験規格で定義したように一様ではなく様々である。車載向け装置で想定しているLoad-Dump試験等もその一例であろう。つまり、通常数100ns程度の時定数が設定されるAC動作保護回路7では対応できない極端に遅い周波数領域の電源変動を誘発する外来サージに対しても有効であるDC動作保護回路が必要と考えられる。また、AC動作保護回路7は電源変動の応答速度に依存して動作するため、保護動作の条件によってはN型MOSトランジスタMN1が電源間を短絡し続け、過剰に電源間電圧を低下させる恐れもある。
【０００８】
それでは、DC動作する一般的な保護回路例として特許文献１の図１に示された基本構成を図９に示す。カソード端子が電源VDDに接続されたツェナーダイオードDZ1のアノード端子は、一端が電源GNDに接続された抵抗R1のもう一端と内部信号VG2として接続され、電源VDDと電源GNDにそれぞれコレクタ端子とエミッタ端子が接続されたNPNトランジスタQN1のベース端子にも接続されている。ここで、ツェナーダイオードDZ1の降伏電圧は被保護回路を構成するデバイスのそれより小さい値に設計されている。よって、例えば外来サージ等により電源VDDが上昇した場合、被保護回路が降伏して静電破壊やラッチアップを引き起すより先にツェナーダイオードDZ1が降伏して内部信号VG2を上昇させ、NPNトランジスタQN1がオンする。従って、電源VDDと電源GNDの間が短絡され、電位差が広がることを抑制している。このDC動作保護回路は回路規模も小さく機能的であるが、その保護動作閾値電圧がツェナーダイオードDZ1の降伏電圧で一義的に決まってしまうという不便さがある。例えば半導体集積回路装置の出荷検査として高温環境下にて実施されるバーイン試験では、通常動作電源電圧以上の任意バイアスを印加して加速試験を行うため、保護回路の動作閾値電圧はバーイン試験時の電源電圧以上の任意電圧に設定する必要がある。ツェナーダイオードは通常のCMOSプロセスにて容易に形成することが可能であるが、その降伏電圧を調整するにはドーズ量を調整するためのホトマスクや製造工程が追加となり、製造コストを増加させてしまう。そこで、上記のようなDC動作する保護回路の閾値電圧を任意に調整できる半導体集積回路技術を見出した。
【課題を解決するための手段】
【０００９】
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明の保護回路は、第１の状態にて第１の電位が供給される第１の電源端子と、前記第１の状態にて前記第１の電位より低い電位である第２の電位が供給される第２の電源端子と、ゲート端子に所定の基準電位が印加された状態でソース−ドレイン端子間に流れる電流の大きさを検知する電流レベルセンスを行うＰ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのドレイン端子と前記第２の電源端子との間に接続された第１の抵抗とを含み、前記Ｐ型ＭＯＳトランジスタのソース端子に接続された前記第１の電源端子に前記第１の電位より高い第３の電位が供給される第２の状態へ前記第１の状態から遷移した場合に前記第１の電位から前記第３の電位への電位上昇に相当する前記Ｐ型ＭＯＳトランジスタのソース−ドレイン端子間の電流上昇を前記第１の抵抗によって電圧信号に変換して電源電圧上昇レベル信号として出力する第１の電流シャントを行う第１の電流シャント部と、前記第１の電源端子にドレイン端子が電気的に接続され、かつ、前記第２の電源端子にソース端子が電気的に接続され、かつ、前記Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子が接続されたＮ型ＭＯＳトランジスタを含み、前記Ｎ型ＭＯＳトランジスタの前記ゲート端子に印加される前記電源電圧上昇レベル信号に応じて前記第１の電源端子から電流を引き抜く第２の電流シャントを行う第２の電流シャント部とを備えて成ることを特徴とする。
【００１０】
前記Ｎ型ＭＯＳトランジスタのドレイン端子は、第２の抵抗を介して前記第１の電源端子と電気的に接続されるよう構成してもよい。その場合、前記第２の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成るよう構成してもよい。
【００１１】
同様に、前記第１の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで成るよう構成してもよく、また、その上さらに前記第２の抵抗を同様に１以上の段数で直列に順方向接続されたダイオードを含んで成るよう構成してもよい。
【００１２】
また、別の観点から捉えれば、本発明の保護回路は、第1の電源にドレイン端子が接続され、通常時に前記第1の電源よりも低い電位をとる第2の電源にソース端子が接続されたN型MOSトランジスタと、前記第2の電源を基準として通常時に前記第1の電源以上の任意電位をとる制御信号を供給する制御回路と、前記第1の電源にソース端子が接続され、前記第2の電源を基準とした前記制御信号にゲート端子が接続されたP型MOSトランジスタと、前記第2の電源に一端が接続され、もう一端が前記N型MOSトランジスタのゲート端子と前記P型MOSトランジスタのドレイン端子とに接続された抵抗とを備え、外来サージ等により前記第1の電源と前記第2の電源との間の電位差が一定電圧以上にならないよう制御することを特徴とする。
【００１３】
尚、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタをそれぞれＰＮＰ型バイポーラトランジスタおよびＮＰＮ型トランジスタに、適宜、置換することが可能であり、そのように置換された構成も本発明の範囲内とする。
【発明の効果】
【００１４】
本発明によれば、外来サージ等を含む外乱により電源間電圧が一定電圧以上にならないよう制御することで静電破壊やラッチアップから内部回路を保護することが可能である。
【発明を実施するための最良の形態】
【００１５】
本発明の保護回路は、第１の電源端子と、第２の電源端子と、第１の電流シャント部と、第２の電流シャント部とを備えて構成される。
【００１６】
第１の電源端子は、第１の状態にて第１の電位が供給される端子である。第２の電源端子は、第１の状態にて第１の電位より低い電位である第２の電位が供給される端子である。
【００１７】
第１の電流シャント部は、ゲート端子に所定の基準電位が印加された状態でソース−ドレイン端子間に流れる電流の大きさを検知する電流レベルセンスを行うＰ型ＭＯＳトランジスタと、そのＰ型ＭＯＳトランジスタのドレイン端子と第２の電源端子との間に接続された第１の抵抗とを含み、Ｐ型ＭＯＳトランジスタのソース端子に接続された第１の電源端子に第１の電位より高い第３の電位が供給される第２の状態へ第１の状態から遷移した場合に第１の電位から第３の電位への電位上昇に相当するＰ型ＭＯＳトランジスタのソース−ドレイン端子間の電流上昇を第１の抵抗によって電圧信号に変換して電源電圧上昇レベル信号として出力する第１の電流シャントを行う。
【００１８】
第２の電流シャント部は、第１の電源端子にドレイン端子が電気的に接続され、かつ、第２の電源端子にソース端子が電気的に接続され、かつ、Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子が接続されたＮ型ＭＯＳトランジスタを含み、そのＮ型ＭＯＳトランジスタのゲート端子に印加される電源電圧上昇レベル信号に応じて第１の電源端子から電流を引き抜く第２の電流シャントを行う。
【００１９】
Ｎ型ＭＯＳトランジスタのドレイン端子が、第２の抵抗を介して第１の電源端子と電気的に接続される構成でもよい。その場合、第２の抵抗は、１以上の段数で直列に順方向接続されたダイオードを含んで構成されてもよい。
【００２０】
同様に、第１の抵抗が、１以上の段数で直列に順方向接続されたダイオードを含んで構成されてもよく、その上さらに、第２の抵抗が、同様に１以上の段数で直列に順方向接続されたダイオードを含んで構成されてもよい。
【００２１】
以下、本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。但し、本願発明は金属ゲートと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけに限定される訳ではなくＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なＦＥＴを用いた回路に適用される。
【実施例１】
【００２２】
図１は本発明を適用した保護回路の第1の実施例を示したものである。電源VDDにソース端子が接続されたP型MOSトランジスタMP1は、電源GNDを基準として制御回路2が生成した制御信号VG1にゲート端子が接続されることで電源VDDと電源GNDの間の電位差を感知するセンス回路の役割を果たしている。P型MOSトランジスタMP1の閾値電圧をvthpとした時、VDD-GND≧VG1+vthpとなった場合にP型MOSトランジスタMP1はオンして抵抗R1に電流を流し、電源GNDレベルにあった内部信号VG2を上昇させる。これにより電源VDDと電源GNDにそれぞれドレイン端子とソース端子が接続され、内部信号VG2をゲート端子が受けたN型MOSトランジスタMN1がオンして電源VDDと電源GNDを短絡する。従って、外来サージ等により例えば電源VDDがチャージアップして電位上昇した場合、上記条件式の関係にある限り電源VDDのチャージアップ電荷を電源GNDに引き抜き、電源VDDの電位上昇を抑えることで内部回路(図は省略)を静電破壊やラッチアップから保護している。電源GNDが低下した場合も同様である。また、N型MOSトランジスタMN1がオンして電源間電圧が低下し、上記条件式の関係にある異常状態から通常状態(VDD-GND<VG1+vthp)に戻った場合、電源間電圧をセンスしているP型MOSトランジスタMP1がオフして電源間を短絡するN型MOSトランジスタMN1をオフさせるため、図８の従来例の説明で述べたような過剰に電源間電圧を低下させることがない。
【実施例２】
【００２３】
図２は本発明を適用した保護回路の第2の実施例を示したものである。基本構成と基本動作は図１の第1の実施例と同様であるため割愛し、異なる機能部分について説明する。図１のP型MOSトランジスタはPNPトランジスタを備える場合、それに置き換えることが可能である。また、N型MOSトランジスタMN1はNPNトランジスタに置換え可能である。同様に、抵抗R1は多段積みした順方向ダイオードDn、又は順方向ダイオードDnと直列に接続した抵抗、又はMOSトランジスタのオン抵抗を用いた抵抗体に置き換えることが可能である。これらの置き換えは適用デバイスの特性や回路動作仕様により、そのいずれか1つのデバイスを置き換えた構成も取り得る。
【実施例３】
【００２４】
図３は本発明を適用した保護回路の第3の実施例を示したものである。基本構成と基本動作は図１の第1の実施例と同様であるため割愛し、異なる機能部分について説明する。図１ではN型MOSトランジスタMN1のドレイン端子は電源VDDに接続されていたが、第3の実施例では電源VDDとドレイン端子の間に多段積みした順方向ダイオードDnを備えている。ダイオードDnの段数は、その順方向電圧の合計が通常動作時における電源VDDと電源GNDの間の電位差に近い値となるよう調整することで、万一N型MOSトランジスタMN1のオフ切り換えが遅延した場合であっても、電源間電圧がダイオードDnにより通常動作電圧付近にクランプされ、電源間電圧の過剰低下を防止している。
【実施例４】
【００２５】
図４は、図１の第1の実施例で示した電源GNDを基準として通常時に電源VDD以上の制御信号VG1を出力する制御回路2の第1の実施例である。動作概要が分かり易いように保護動作回路1も記載しているが、その動作は第1の実施例で説明しているため省略する。制御回路5は、電源GNDを基準とした基準電圧VRと電源間電圧に依存した電源モニタ電圧VMとを比較し、電源間電圧がある閾値を越えた場合に比較器400の出力VG1を電源VDDから電源GNDに反転させ、保護動作回路1が動作するよう制御している。基準電圧VRは、一端が電源VDDに接続された抵抗R2のもう一端の電位とカソード端子が電源GNDに接続されたダイオードD1のアノード端子とを接続した電位により生成している。一方、電源間電圧に依存した電源モニタ電圧VMは、電源VDDと電源GNDの間に直列接続された抵抗R3,R4,R5における抵抗R4と抵抗R5の中点電位により生成している。抵抗R3と並列に接続され比較器400の出力VG1をゲート端子が受けたP型MOSトランジスタMP2は、比較器400の出力VG1にヒステリシスを持たせるために備えられている。
【００２６】
図５は、図４に示した制御回路5の動作タイミングであり、外来サージ等により電源VDDが上昇した場合を示したものである。
【００２７】
期間(a)は、サージ等による電源VDDの上昇の発生する期間である。電源VDDの上昇と共に電源モニタ電圧VMも上昇するが、基準電圧VRに対してVR>VMの関係にあり比較器の出力VG1は電源VDDの値をとるため保護動作回路1は非動作状態である。その後、電源VDDが閾値電源電圧VDDvthを越えて更に上昇しVR<VMの関係になった場合、比較器の出力VG1は電源VDDから電源GNDに反転し、保護動作回路1を動作させる。また、出力VG1をフィードバックしたP型MOSトランジスタMP2がオンして電源モニタ電圧VMを引き上げ、電源のチャタリング等を防止するようヒステリシスを持たせている。この閾値電源電圧VDDvthを決める基準電圧VRの値は、電源VDDの最大動作電圧VDDmaxや出荷検査で実施されるバーイン試験の動作電圧VDDbiよりも高く、且つ被保護回路を構成するデバイスの最低降伏電圧以下に設定される。
【００２８】
期間(b)は、電源VDDを抵抗分圧したモニタ電位VMが対GNDから決まる基準電圧VRを上回ると比較器が動作して閾値にヒステリシスを持たせた上で、保護回路を制御する制御電圧VG1を電源VDDから電源GNDに反転する期間である。保護動作回路1が動作して電源VDDを上昇させている外来サージ等による注入電荷が電源GNDに引き抜かれ、電源VDDが低下する過程である。そして、電源VDDが低下してVR>VMの関係になると比較器の出力VG1は電源GNDから電源VDDにヒステリシスを持って反転し、保護動作回路1がオフする。
【００２９】
期間(c)は、電源VDDが低下してモニタ電位VMが閾値を下回ると比較器が動作して閾値にヒステリシスを持たせた上で、保護回路を制御する制御電圧VG1を電源GNDから電源VDDに反転する期間である。電源VDDが低下して保護動作回路1が非動作状態に遷移した後の様子である。
【００３０】
ここで、値(d)は最大動作電源電圧VDDmaxに対する比較器が動作する閾値マージン電圧であり、値(e)は保護したいデバイスの降伏電圧BVdsに対する比較器が動作する閾値マージン電圧である。
【実施例５】
【００３１】
図６は本発明を適用した保護回路の第4の実施例であり、図１の第1の実施例で示した電源GNDを基準として通常時に電源VDD以上の制御信号VG1を出力する制御回路2の第2の実施例である。電源VCCと電源GNDを供給されて動作する基準電源電圧回路6は、電源VCCより低電圧で動作する内部回路(図は省略。以降、同様。)に内部電源VDDを供給する内部電源生成回路500と基準電圧を生成する基準電圧回路501を備えている。この内部電源VDDに対しても請求項1から請求項3に掛かる保護動作回路を適用している。内部電源VDDで動作する内部回路を保護するために電源GNDに対して内部電源電圧VDDvthを閾値として保護動作回路3を動作させたい場合、P型MOSトランジスタMP1の閾値電圧をvthpとしてVDDvth-vthpの電圧をP型MOSトランジスタMP1のゲート端子に供給すれば良い。例えば、電源VCCが35V外部電源であり内部電源VDDを3Vとした場合、内部電源VDDで動作する3Vデバイスの降伏電圧を7~9Vと考えたとしても電源VCCの35V電源を用いた基準電圧回路501により容易に電源GNDを基準としたVDDvth-vthpの電圧を生成できる。その生成手法としては、簡単な例は図４で説明した電源GNDを基準とした基準電圧VRと同様にダイオードD1をN段直列に接続してダイオード順方向起電圧のN倍の電圧を得るなどである。また、電源VCCに接続された内部回路(図は省略)の保護として、図４と同様の構成を電源VCCと電源GNDの間に配置している。
【実施例６】
【００３２】
図７は本発明を適用した保護回路の第5の実施例を示したものである。基本構成と基本動作は図６の第4の実施例と同様であるため割愛し、異なる機能部分について説明する。第5の実施例では、第4の実施例の構成を電源VBBとそれを元に生成した内部電源VCCの間に1組備え、更に内部電源VCCとそれを元に生成した内部電源VDDの間にもう1組備えた内部2電源構成に適用している。また内部電源を3種以上用いる場合にも同様の構成をとることで本発明の効果を得ることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明を適用した保護回路の第1の実施例である。
【図２】本発明を適用した保護回路の第2の実施例である。
【図３】本発明を適用した保護回路の第3の実施例である。
【図４】図１の制御信号VG1を供給する制御回路の第1の実施例である。
【図５】図４の動作を説明するタイミング図である。
【図６】本発明を適用した保護回路の第4の実施例である。
【図７】本発明を適用した保護回路の第5の実施例である。
【図８】保護回路を備えた一般的な半導体集積回路装置の従来例である。
【図９】図８における保護動作回路7の第2の従来例である。
【符号の説明】
【００３４】
VBB,VCC,VDD,GND…電源、
1,3,4,7…保護動作回路、
2…制御回路、
6…基準電源電圧生成回路、
8…内部回路、
400…比較器、
500…内部電源生成回路、
501…基準電圧生成回路、
MP*…P型MOSトランジスタ、
MN*…N型MOSトランジスタ、
QP*…PNPトランジスタ、
QN*…NPNトランジスタ、
D*…ダイオード、
ED*…ESD保護ダイオード、
C*…容量、
R*…抵抗、
VG*,VR,VM…内部信号、
I/O…外部入力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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