(57)【要約】【課題】余分な回路の増設やプロセスの変更を伴うことなく、アンチフューズ素子としての信頼性を向上させることができる半導体装置を提供する。【解決手段】半導体基板１０上に形成された活性領域２と、活性領域２の表面に形成されたゲート絶縁膜４を介して活性領域２上に設けられたゲート電極１と、を含み、活性領域２をゲート電極１が分割しない位置でゲート電極１の周縁部と活性領域２の周縁部とが互いに重なって、オーバーラップ領域３が形成されるように、ゲート電極１がゲート絶縁膜４上に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された活性領域と、該活性領域の表面に形成されたゲート絶縁膜を介して前記活性領域上に設けられたゲート電極と、を含み、
前記活性領域を前記ゲート電極が分割しない位置で前記ゲート電極の周縁部と前記活性領域の周縁部とが互いに重なって、オーバーラップ領域が形成されるように、前記ゲート電極が前記ゲート絶縁膜上に形成されている半導体装置。
【請求項２】
前記活性領域の平面形状が矩形であり、前記オーバーラップ領域が、前記活性領域の少なくとも１つの辺に沿って位置している、請求項１に記載の半導体装置。
【請求項３】
前記活性領域の平面形状が矩形であり、前記ゲート電極は前記活性領域より小さな開口を備え、前記オーバーラップ領域が、前記活性領域の周縁部の少なくとも一部と前記ゲート電極の開口縁部の少なくとも一部との間に形成されている、請求項１に記載の半導体装置。
【請求項４】
前記活性領域は、中央矩形部と該中央矩形部から延びる延長部とを有し、前記オーバーラップ領域が、前記活性領域の前記延長部の先端部に位置している、請求項１に記載の半導体装置。
【請求項５】
前記活性領域の平面形状が矩形であり、前記ゲート電極は矩形の開口を備え、前記オーバーラップ領域が、前記活性領域の角部と前記ゲート電極の開口縁部の辺との間に形成されている、請求項１に記載の半導体装置。
【請求項６】
前記活性領域の平面形状が矩形であり、前記ゲート電極は切り込み部を備え、前記オーバーラップ領域が、前記活性領域の角部と前記ゲート電極の切り込み縁部の辺との間に形成されている、請求項１に記載の半導体装置。
【請求項７】
前記活性領域の平面形状が切り欠き部を有し、前記オーバーラップ領域が、前記活性領域の切り欠き部を構成する複数の辺のうち、少なくとも１つの辺に沿って位置している、請求項１に記載の半導体装置。
【請求項８】
前記オーバーラップ領域が、前記半導体基板に直交する方向から見て、前記オーバーラップ領域を前記活性領域に接続する第１のコンタクトプラグと、前記オーバーラップ領域を形成する前記ゲート電極に接続する第２のコンタクトプラグとを結ぶ直線上にあって、前記第１のコンタクトプラグと前記第２のコンタクトプラグとの間に位置している、請求項１に記載の半導体装置。
【請求項９】
前記ゲート電極の平面形状が、前記直線に沿って延びる形状である、請求項８に記載の半導体装置。
【請求項１０】
半導体基板上に活性領域を形成する工程と、ゲート絶縁膜を介して前記活性領域上にゲート電極を形成する工程と、を含み、
前記ゲート電極を形成する工程は、前記活性領域の表面に前記ゲート絶縁膜を形成する工程と、前記活性領域を前記ゲート電極が分割しない位置で前記ゲート電極の周縁部と前記活性領域の周縁部とが互いに重なって、オーバーラップ領域が形成されるように、前記ゲート電極を前記ゲート絶縁膜上に形成する工程と、を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンチフューズ素子として用いられる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
アンチフューズ素子は、通常は絶縁状態であるが電圧を加えることで導通状態となる素子であり、半導体集積回路において回路に発生した不良を冗長回路で置換するなどの目的で用いられている。
【０００３】
図１４（ａ）に、ゲート絶縁膜をアンチフューズとして使用する従来のアンチフューズ素子の断面図を示す。図１４（ｂ）は平面図であり、素子の構成を理解しやすくするため、一部の構成要素のみ図示している。
【０００４】
図１４からわかるように、従来のアンチフューズ素子は通常のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと同じレイアウトで構成されている。半導体基板１１０上に素子分離領域１０６で囲まれた活性領域１０２があり、活性領域１０２上にゲート絶縁膜１０４を介してゲート電極１０１が設けられている。ゲート電極１０１は、活性領域１０２を分割するように、活性領域１０２に交差して配置されている。ゲート電極１０３で分割された活性領域１０２の両側には、半導体基板１１０と異なる導電型の不純物を導入した拡散層１０５が形成されている。ゲート電極１０１および拡散層１０５は、層間絶縁膜１０７に形成されたコンタクトプラグ１０８を通じて配線１０９に接続される。ゲート電極１０１に接続し、図１４（ｂ）では素子分離領域１０６上に配置されているコンタクトプラグ１０８は、説明のため、図１４（ａ）では、拡散層１０５に接続するコンタクトプラグ１０８と同一断面上に図示されている。
【０００５】
アンチフューズ素子として機能させる場合、初期状態ではゲート絶縁膜１０４により絶縁状態となっているアンチフューズ素子のうち、接続させたい素子のゲート電極１０１および拡散層１０５間に高電界を印加してゲート絶縁膜１０４を破壊して短絡状態とする。それにより、ゲート電極１０１と拡散層１０５を接続させることができる。この接続動作では、ゲート絶縁膜１０４の破壊箇所に高電流が流れることで、そのエネルギーによりオーミック接触が得られている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、回路の微細化に伴うゲート絶縁膜の薄膜化により、ゲート絶縁膜を介してゲート電極と活性領域間に流れるゲートリーク電流が増加している。上述した従来のアンチフューズ素子では、このゲートリーク電流の増加によって、ゲート電極と拡散層間に高電界を印加した際に破壊箇所以外への電流（エネルギー）の分散が引き起こされる。このため、絶縁膜破壊後の良好なオーミック接触が得られずに、高抵抗となる素子が発生している。この対策として、高抵抗の素子でも回路動作が不良とならないように、アンチフューズ素子専用の信号増幅回路の追加や、アンチフューズを並列配置し論理和（ＯＲ）を取るような回路への変更がおこなわれている。しかし、このような対策は、チップ面積縮小化への障害となり、回路設計の複雑化や工程数の増加も引き起こすため好ましくない。
【０００７】
そこで本発明は、余分な回路の増設やプロセスの変更を伴うことなく、アンチフューズ素子としての信頼性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した目的を達成するために、本発明の半導体装置は、半導体基板上に形成された活性領域と、該活性領域の表面に形成されたゲート絶縁膜を介して前記活性領域上に設けられたゲート電極と、を含み、活性領域をゲート電極が分割しない位置で前記ゲート電極の周縁部と前記活性領域の周縁部とが互いに重なって、オーバーラップ領域が形成されるように、前記ゲート電極が前記ゲート絶縁膜上に形成されている。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上に活性領域を形成する工程と、ゲート絶縁膜を介して前記活性領域上にゲート電極を形成する工程と、を含み、前記ゲート電極を形成する工程は、前記活性領域の表面に前記ゲート絶縁膜を形成する工程と、活性領域をゲート電極が分割しない位置で前記ゲート電極の周縁部と前記活性領域の周縁部とが互いに重なって、オーバーラップ領域が形成されるように、前記ゲート電極を前記ゲート絶縁膜上に形成する工程と、を含む。
【発明の効果】
【００１０】
以上、本発明によれば、余分な回路の増設やプロセスの変更を伴うことなく、アンチフューズ素子としての信頼性を向上させることができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、アンチフューズ素子として用いられる本発明の半導体装置の一実施形態について、図１を参照して説明する。
【００１２】
図１（ａ）および図１（ｂ）に、本実施形態の半導体装置の断面図および平面図を示す。図１（ｃ）および図１（ｄ）は、比較のために示した、アンチフューズ素子として用いられる従来の半導体装置の断面図および平面図である。いずれの平面図も、装置の構成を理解しやすくするために、一部の構成要素のみ図示している。
【００１３】
半導体基板１０上に素子分離領域６で囲まれた活性領域２が設けられ、活性領域２の表面にゲート絶縁膜４が形成されている。ゲート電極１はゲート絶縁膜４を介して活性領域２上に設けられており、半導体基板１０と異なる導電型の不純物を導入した拡散層５がゲート電極１に対して自己整合的に活性領域２に形成されている。ゲート電極１および拡散層５は、層間絶縁膜７に設けられたコンタクトプラグ８を介して上部配線９に接続されている。ここで、本実施形態の半導体装置のレイアウト上の大きな特徴は、図１（ｂ）からもわかるように、ゲート電極１の周縁部と活性領域２の周縁部とが互いに重なるように、ゲート電極１が一方向にずれて配置されていることである。また、ゲート電極１と活性領域２は、互いに交差せず、活性領域２の内側にゲート電極１の端部が位置するように配置されていることも大きな特徴である。
【００１４】
アンチフューズ素子としての信頼性を低下させる要因となるゲートリーク電流は、一般に、ゲート容量、すなわち実効的なゲート面積であるオーバーラップ領域３の面積に比例することが知られている。通常のＭＯＳトランジスタと同じレイアウトを有する従来の半導体装置では、オーバーラップ領域１０３を、ゲート電極１０１および活性領域１０２のパターニングに際して、それぞれのリソグラフィーの解像限界で定まる最小加工寸法でゲート電極１０１および活性領域１０２が形成された場合よりも小さくすることは不可能である。しかし、本実施形態の半導体装置のように、活性領域２が２つ以上の独立した領域（拡散層）に分割されないようにゲート電極１を配置することで、ゲート電極１と活性領域２によって形成されるオーバーラップ領域３を従来の半導体装置の場合よりも大幅に縮小することができる。これにより、ゲート絶縁膜４が薄膜化されてもゲートリーク電流を
大幅に軽減できるため、アンチフューズ素子としての信頼性を向上させることが可能となる。
【００１５】
また、ゲート電極１の周縁部と活性領域２の周縁部とが互いに重なるように配置することで、拡散層５は１つで構成されることになる。これにより、図１（ｂ）に太線で示した、オーバーラップ領域３の平面パターンと拡散層５の平面パターンとの接線部分であるパターンエッジＡの長さを、従来の半導体装置の場合（図１（ｄ）に示した太線の合計の長さ）よりも、容易に短くすることが可能となる。このパターンエッジＡは、後述するゲート電極１の形成工程における加工時のダメージ等により、耐圧の悪化やゲートリーク電流の増加が起こりやすい箇所である。したがって、パターンエッジＡを短くすることは、絶縁破壊が起こる位置の分散を抑えることにつながり、アンチフューズ素子としての信頼性をより効果的に向上させることにつながっている。
【００１６】
従来のレイアウトであれば、パターンエッジＡの長さの合計が最小となるのは、活性領域２がリソグラフィーの解像限界で定まる最小加工寸法で形成された場合である。しかし、本実施形態の半導体装置のようなレイアウトにすれば、パターンエッジＡは容易に短くすることができ、従来のレイアウトにおける最小の長さである、活性領域２における最小加工寸法の２倍より小さくすることも可能となる。
【００１７】
以上のように、本実施形態の半導体装置では、オーバーラップ領域３およびパターンエッジＡを、加工上で微細化することなく、従来の半導体装置と比べて小さくすることができ、ゲートリーク電流の軽減と破壊対象領域の縮小化が可能となる。それにより、ゲート絶縁膜４が薄膜化されても、ゲート絶縁膜４の破壊時に流れる電流の分散を抑制し、オーミックな接続が得られやすくなるため、より信頼性の向上したアンチフューズ素子としての半導体装置を実現することができる。
【００１８】
次に、図２から図６を参照して、本実施形態の半導体装置の製造方法について説明する。
【００１９】
まず、図２に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術等の素子分離方法を用いて、シリコンからなる半導体基板１０を素子分離領域６で分離し、活性領域２を形成する。活性領域２には、図には示していないが、リソグラフィー、イオン注入、アニール技術等を用いて、所望のウェルおよびＭＯＳトランジスタのチャネル領域を形成する。この際のイオン注入では、Ｎ型領域にはリン、砒素、アンチモンなどを使用し、Ｐ型領域にはボロン、フッ化ボロン、ガリウム、インジウムなどを使用する。
【００２０】
次に、図３でゲート絶縁膜４およびゲート電極１の形成工程について説明する。まず、熱酸化法等の技術を用いて、活性領域２上にゲート絶縁膜４を形成する。ゲート絶縁膜４としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜やハフニウム酸窒化膜などのハフニウム系絶縁膜、アルミニウム酸化膜やアルミニウム酸窒化膜などのアルミナ系絶縁膜、酸化ジスプロシウムなどのジスプロシウム系絶縁膜などを用いることができる。さらに、このゲート絶縁膜４上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等の技術を用いてゲート電極層を堆積する。ゲート電極層の例としては、ＣＶＤ法やスパッタ法を用いて形成するポリシリコン、タングステン、タングステンシリサイド、チタン、チタンシリサイド、コバルト、コバルトシリサイド、タンタル、炭化タンタルや、これらの膜の積層構造などがある。このゲート電極層を、リソグラフィー、エッチング技術等を用いて加工し、ゲート電極１のパターン形成を行う。このゲート電極１のパターニングにおけるリソグラフィーでは、アンチフューズとして機能させる素子領域において、ゲート電極１の端部が活性領域２の端部で重なるようにされ
、従来のレイアウトで実現できるよりもオーバーラップ領域３が小さくなるように、またパターンエッジ長さが短くなるようにレイアウトされたレチクルを使用する。
【００２１】
続いて、図４に示すように、リソグラフィー、イオン注入、アニール、エッチング、ＣＶＤ、エピタキシャル技術等を用いて、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｓｅｄ  Ｄｒａｉｎ）領域やソース、ドレイン領域などの拡散層５を形成する。拡散層５はゲート電極１をマスクとして自己整合的に活性領域２に形成される。アンチフューズとして機能させる素子領域では、ゲート電極１の端部が活性領域２の端部で重なるような配置であるため、通常のＭＯＳトランジスタと同じレイアウトである従来のアンチフューズ素子と異なり、拡散層５は１つしか形成されない。Ｎ型拡散層の形成にはリン、砒素、アンチモンなどを使用し、Ｐ型拡散層の形成にはボロン、フッ化ボロン、ガリウム、インジウムなどを使用することができる。
【００２２】
図５はコンタクトプラグ８の形成工程を説明する図である。ＣＶＤ法等を用いて層間絶縁膜７を堆積し、その後、リソグラフィー、エッチング技術等を用いて、拡散層５およびゲート電極１に対するコンタクトホールを形成する。ここに、ＣＶＤ法およびＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により導電体を埋め込むことで、コンタクトプラグ８が形成される。
【００２３】
最後に、図６に示すように、スパッタ法等により堆積した配線材料を、ＣＶＤ、リソグラフィー、エッチング技術等を用いて、それぞれのコンタクトプラグ８に対して形成して、所望の配線９とする。
【００２４】
以上のように、アンチフューズ素子として用いられる本実施形態の半導体装置は、従来のアンチフューズ素子と同様、通常回路で使用しているトランジスタと同じ膜構造である。そのため、従来のアンチフューズ素子と比べて、プロセス変更や工程数の増加を伴うことなくアンチフューズ特性の改善が可能なことも、大きな利点となる。
【００２５】
本発明の半導体装置の他の実施形態について、図７から図９を参照して説明する。
【００２６】
図７（ａ）では、矩形状の活性領域２ａ上に、活性領域２ａよりも小さな開口１１を備えたゲート電極１ａが設けられており、活性領域２ａの周縁部とゲート電極１ａの開口縁部とが重なるような配置が実現されている。したがって、オーバーラップ領域３ａは、活性領域２ａの周縁部の全ての辺に沿って拡散層５ａを取り囲むように形成されている。もちろん、オーバーラップ領域３ａが活性領域２ａの周縁部の３辺、２辺、１辺のいずれかで形成されるように、ゲート電極１ａが配置されるとより効果的である。
【００２７】
また、図７（ｂ）に示すように、活性領域２ｂを十字形状にすることで、オーバーラップ領域３ｂの面積をさらに縮小することができる。ここでオーバーラップ領域３ｂは、活性領域２ｂの４箇所の先端部に位置しているが、この場合も、３箇所、２箇所、１箇所のいずれかの先端部に配置することが可能である。また、活性領域２ｂは十字形状に限定されるものではなく、中央矩形部２１とそこから延びた延長部２２で構成されているような形状であってよい。
【００２８】
図８（ａ）では、図７と同様に、矩形状の開口１３がゲート電極１ｃに設けられているが、ここでは、オーバーラップ領域３ｃが矩形状の活性領域２ｃの４つの角部とゲート電極１ｃの開口縁部の４つの辺との間にそれぞれ形成されている。この場合も、３つ、２つ、１つの角部のいずれかにオーバーラップ領域３ｃを配置することが可能である。また、図８（ｂ）は、図８（ａ）の実施形態の１つの変形例であり、図８（ａ）においてゲート電極１ｃに設けた開口１３の一部を取り除き、ゲート電極１ｄに切り込み部１４を形成し
た構成例である。オーバーラップ領域３ｄは、矩形状の活性領域２ｄの２つの角部とゲート電極１ｄの切り込み縁部の辺との間に形成されている。
【００２９】
図９（ａ）は、活性領域２ｅの任意の1辺に凹形状の切り欠き部２３が設けられ、切り
欠き部２３を構成する３辺に沿ってオーバーラップ領域３ｅが形成されているレイアウトを示している。ゲート電極１ｅを左右どちらかに移動させることで、切り欠き部２３を構成する３辺のうち、隣接した２辺に沿ってオーバーラップ領域３ｅが形成されるようなレイアウトにすることもできる。また、図９（ｂ）では、活性領域２ｆが、図９（ａ）の場合と比べてより深く形成された切り欠き部２４を有している構成例を示している。切り欠き部２４の周縁の２箇所の先端部分でオーバーラップ領域３ｆが形成されており、この場合も、ゲート電極１ｆを左右どちらかに移動させることで、オーバーラップ領域３ｆを１箇所に配置することが可能となる。
【００３０】
上記の構成例はいずれの場合も、ゲート電極の平面パターンが活性領域の平面パターンを分割するように配置された従来のようなレイアウトではなく、ゲート電極１ａ−１ｆの周縁部と活性領域２ａ−２ｆの周縁部とが互いに重なるようなレイアウトを有している。したがって、これらの場合も、オーバーラップ領域３ａ−３ｆおよびパターンエッジＡを従来よりも小さくすることができ、ゲートリーク電流の軽減と破壊対象領域の縮小化が実現できる。それにより、破壊時の破壊箇所以外への電流の分散が抑えられ、破壊が一点に集中することで、オーミックな接続が得られやすくなり、アンチフューズ特性を改善することが可能となる。
【００３１】
また、上記の構成例、すなわち２箇所以上のオーバーラップ領域３ａ−３ｆを有するレイアウトには、製造時の各パターンの重ね合わせマージンの大きな素子を得ることができ、各パターン間で重ね合わせずれが生じた場合でもいずれかの箇所で必ず接触を確保できるという利点もある。
【００３２】
なお、リソグラフィーの最小加工寸法が０．２μｍ以下となるパターンでは、レチクル上の矩形パターンあるいは矩形ホールパターンを半導体基板上のレジストに転写形成すると、矩形の角が光学特性によって丸くなってしまう。それらの変動分を予め考慮してゲート電極パターンをレイアウトすることが可能である。
【００３３】
本発明の半導体装置の他の実施形態として、さらに効果的なレイアウトについて、図１０から図１３を参照して説明する。
【００３４】
図１０の平面図で示す実施形態は、図１（ｂ）に示す実施形態におけるゲート電極の配置を変更した変形例である。図１１は、図１０におけるＢ−Ｂ’線での断面図である。
【００３５】
本実施形態では、図１０において、ゲート電極１ｇは、ゲート電極１ｇに接続するコンタクトプラグ１８ａと活性領域２ｇに接続する２つのコンタクトプラグ２８ａとを結ぶＢ−Ｂ’線上に沿って延びるように形成されている。これにより、ゲート電極１ｇおよび活性領域２ｇによって形成されるオーバーラップ領域３ｇが、ゲート電極１ｇに接続するコンタクトプラグ１８ａと活性領域２ｇに接続するコンタクトプラグ２８ａとを結ぶ直線上であって、各コンタクトプラグ１８ａ、２８ａ間に位置することになる。
【００３６】
オーバーラップ領域３ｇとコンタクトプラグ１８ａ、２８ａとがこのように配置されることで、ゲート絶縁膜４ａを破壊してアンチフューズ素子を導通状態とする際に、ゲート電極１ｇと活性領域２ｇ（拡散層５ａ）との間に印加される電界をゲート電極１ｇ端部の領域に集中させることが可能となる。これにより、オーバーラップ領域３ｇにおける絶縁膜破壊を、図１０の太線Ｃで示した部分の近傍に発生させることが可能となる。図１１に
示すように、太線Ｃで示したゲート電極１ｇ端部の下には、活性領域２ｇに形成された不純物拡散層５ａ（図１１）があり、そのため、絶縁破壊によって形成される電流パスの端部は拡散層５ａに到達し、電気抵抗値は低く保たれることになる。したがって、図１０に示すような、コンタクトプラグ１８ａ、２８ａとオーバーラップ領域３ｇとが同一直線上に配置された構成によって、絶縁破壊の発生する場所の分散を抑制することが可能となり、多数のアンチフューズ素子を設ける場合には、図１に示す実施形態の場合よりも抵抗値を一層安定させることが可能となる。
【００３７】
また、図１２に示すように、図１０に示すレイアウトにさらに別のゲート電極を形成して、矩形状の活性領域２ｈの両端にそれぞれゲート電極１ｈが形成されたレイアウトを有していてもよい。その場合、２つのゲート電極１ｈは共に、半導体基板に直交する方向から見て、ゲート電極１ｈに接続するコンタクトプラグ１８ｂと活性領域２ｈ上のコンタクトプラグ２８ｂとを結ぶＢ−Ｂ’線上に沿って延びるように形成されている。こうして、活性領域２ｈと２つのゲート電極１ｈによって形成される２つのオーバーラップ領域３ｈは共にＢ−Ｂ’線上にあって、各オーバーラップ領域３ｈは、活性領域２ｈに接続するコンタクトプラグ２８ｂと各ゲート電極１ｈに接続する各コンタクトプラグ１８ｂとの間に位置することになる。このような配置によって、アンチフューズ素子の導通状態での抵抗値のばらつきを抑制することが可能となる。これに加えて、図１２に示す実施形態によれば、１つの活性領域に対して２つのオーバーラップ領域、すなわち２つのアンチフューズ素子領域を配置できるため、図１０に示す実施形態と比べて、１つのアンチフューズ素子を配置するのに必要な面積を削減することができ、回路の微細化にも寄与することができる。
【００３８】
さらに、図１３に示すように、矩形状の活性領域２ｉの４辺のそれぞれにゲート電極１ｉを配置して、それによって形成される各オーバーラップ領域３ｉを、半導体基板に直交する方向から見て、活性領域２ｉに接続するコンタクトプラグ２８ｃと各ゲート電極１ｉに接続する各コンタクトプラグ１８ｃとを結ぶ各直線（Ｂ−Ｂ’線またはＤ−Ｄ’線）上に配置することもできる。
【００３９】
以上、説明したように、本発明によれば、アンチフューズ素子の導通状態における電気抵抗値のばらつきを抑えて、信頼性を向上させた半導体装置を容易に製造することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の半導体装置の一実施形態を概略的に示す断面図および平面図である 。
【図２】本発明の一実施形態における半導体装置の製造方法を説明するために示す概略断面図である。
【図３】本発明の一実施形態における半導体装置の製造方法を説明するために示す概略断面図である。
【図４】本発明の一実施形態における半導体装置の製造方法を説明するために示す概略断面図である。
【図５】本発明の一実施形態における半導体装置の製造方法を説明するために示す概略断面図である。
【図６】本発明の一実施形態における半導体装置の製造方法を説明するために示す概略断面図である。
【図７】本発明の半導体装置の他の実施形態を概略的に示す平面図である。
【図８】本発明の半導体装置の他の実施形態を概略的に示す平面図である。
【図９】本発明の半導体装置の他の実施形態を概略的に示す平面図である。
【図１０】本発明の半導体装置の他の実施形態を概略的に示す平面図である。
【図１１】本発明の半導体装置の他の実施形態を概略的に示す断面図である。
【図１２】本発明の半導体装置の他の実施形態を概略的に示す平面図である。
【図１３】本発明の半導体装置の他の実施形態を概略的に示す平面図である。
【図１４】アンチフューズ素子として用いられる従来の半導体装置を概略的に示す断面図および平面図である。
【符号の説明】
【００４１】
１、１ａ−１ｉ  ゲート電極
２、２ａ−２ｉ  活性領域
３、３ａ−３ｉ  オーバーラップ領域
４、４ａ  ゲート絶縁膜
８、１８ａ−１８ｃ、２８ａ−２８ｃ  コンタクトプラグ
１０  半導体基板
１１、１２、１３  開口
１４  切り込み部
２１  中央矩形部
２２  延長部
２３、２４  切り欠き部
【図２】
2009206490.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図１１】
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【図１４】
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【図１】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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