(57)【要約】【課題】キャパシタンスを確保することが可能なメモリ装置及びその製造方法を提供する。【解決手段】基板に、基板の表面に平行な断面がほぼＣ字型であるＣ字型ディープトレンチキャパシタ２０２と、Ｃ字型ディープトレンチキャパシタ２０２に連結されているワードライン２０６，２０６…とが形成されている。メモリ装置２００において、それぞれのメモリセルは、Ｃ字型ディープトレンチキャパシタ２０２の外縁だけでなく内縁もキャパシタンスを提供するために用いられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
該基板の表面に平行な断面がほぼＣ字型であるキャパシタと、
該キャパシタに連結されるワードラインと
を備えることを特徴とするメモリ装置。
【請求項２】
前記キャパシタはディープトレンチキャパシタであることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記基板はアクティブ領域を有し、
該アクティブ領域は、ほぼＣ字型の断面を有する前記キャパシタの内縁の中央部分を横切ることを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記キャパシタは、前記基板に形成された埋込連結部を介して前記ワードラインに接続されており、
前記埋込連結部は、ほぼＣ字型の断面を有する前記キャパシタの内縁の中央部分に近接し、前記埋込連結部の全体が前記ワードラインの下に位置するように形成されていることを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記埋込連結部は、前記ワードラインのソース又はドレイン領域として動作し、
前記ワードラインのドレイン又はソース領域をビットラインに接続させるコネクタを備えることを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記キャパシタを含むユニットセルは方形状をなすことを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記キャパシタは、導電コンタクトを介して前記ワードラインに連結されるスタックキャパシタであることを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記導電コンタクトは、前記基板上に形成された誘電層に形成されており、
ほぼＣ字型の開口部を有するスタック層は、前記誘電層の上に形成されており、
前記スタックキャパシタは、前記開口部に沿って形成されていることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記スタックキャパシタの下に位置し、前記ワードラインと交差するように形成されたビットラインを備えることを特徴とする請求項７に記載のメモリ装置。
【請求項１０】
基板内または基板上に、前記基板の表面に平行な断面がほぼＣ字型であるキャパシタを形成するステップと、
前記基板上にワードラインを形成するステップと
を含むことを特徴とするメモリ装置の製造方法。
【請求項１１】
前記キャパシタは、ディープトレンチキャパシタであり、
Ｃ字型ディープトレンチキャパシタを形成するステップは、
前記基板をパターン化して、前記基板の表面に平行な断面がほぼＣ字型であるＣ字型ディープトレンチを形成するトレンチ形成ステップと、
形成した前記Ｃ字型ディープトレンチに従って、前記Ｃ字型ディープトレンチキャパシタを形成するキャパシタ形成ステップとを含むこと
を特徴とする請求項１０に記載のメモリ装置の製造方法。
【請求項１２】
前記トレンチ形成ステップは、
前記基板上にハードマスク層を形成するステップと、
前記ハードマスク層の上に柱状構造部を形成するステップと、
前記柱状構造部を取り囲む環状スペーサを形成するステップと、
前記環状スペーサの一部を選択的にエッチングして、Ｃ字型スペーサを形成するＣ字型スペーサ形成ステップと、
前記Ｃ字型スペーサ、前記柱状構造部及び前記ハードマスク層を覆う犠牲層を形成するステップと、
前記Ｃ字型スペーサが露出するまで、前記犠牲層を研磨するステップと、
前記Ｃ字型スペーサを除去して、前記犠牲層にＣ字型開口部を形成するステップと、
前記犠牲層をマスクとして前記ハードマスク層をエッチングし、前記Ｃ字型開口部のパターンを前記ハードマスク層に転移するステップと、
前記ハードマスク層をマスクとして前記基板をエッチングし、前記Ｃ字型ディープトレンチを形成するステップと
を含むことを特徴とする請求項１１に記載のメモリ装置の製造方法。
【請求項１３】
前記環状スペーサは、ポリシリコンからなり、
前記Ｃ字型スペーサ形成ステップは、
前記基板の表面に対して傾斜角度を有する注入プロセスを行なって、前記環状スペーサの一部に薬剤を注入するステップと、
ＮＨ4 ＯＨを用いたエッチングプロセスを行ない、前記環状スペーサのドープされていない部分を除去するステップとを含み、
前記Ｃ字型スペーサは、前記環状スペーサのドープされた残りの部分によって構成されていることを特徴とする請求項１２に記載のメモリ装置の製造方法。
【請求項１４】
前記キャパシタ形成ステップは、
前記Ｃ字型ディープトレンチの下部分に前記キャパシタを形成し、第１ポリシリコン層を前記Ｃ字型ディープトレンチ内の前記キャパシタ上に形成するステップと、
前記Ｃ字型ディープトレンチの上側の側壁を覆う環状の誘電層を形成するステップと、
前記Ｃ字型ディープトレンチ内の前記キャパシタの上に第２ポリシリコン層を形成するステップと、
前記Ｃ字型ディープトレンチの内縁の中央部分の近傍の前記環状の誘電層の一部を選択的に開放させる開放ステップと
を含むことを特徴とする請求項１１に記載のメモリ装置の製造方法。
【請求項１５】
前記開放ステップは、
前記Ｃ字型ディープトレンチ内に犠牲ポリシリコン層を形成するステップと、
前記基板の表面に対して傾斜角度を有する注入プロセスを行なって、前記Ｃ字型ディープトレンチの内縁の中央部分の近傍部分以外の前記犠牲ポリシリコン層の一部に薬剤を注入するステップと、
前記犠牲ポリシリコン層のドープされていない部分のエッチングレートが、前記犠牲ポリシリコン層のドープされた部分のエッチングレートよりも高い選択的エッチングプロセスを実行するステップと、
前記選択的エッチングプロセスを実行された犠牲ポリシリコン層をマスクとして、前記環状の誘電層をエッチングするステップとを含み、
前記傾斜角度を有する注入プロセスにおけるドーパントは、ＢＦ2 を含み、
前記選択的エッチングプロセスは、ＮＨ4 ＯＨを用いることを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項１６】
前記Ｃ字型ディープトレンチの内縁の中央部分の近傍の前記基板の一部をドープする注入プロセスを少なくとも行なって、埋込連結部を形成するステップと、
前記Ｃ字型ディープトレンチ内で前記第２ポリシリコン層の上に、第３ポリシリコン層を形成するステップと、
前記Ｃ字型ディープトレンチ内の前記第３ポリシリコン層の上に絶縁層を形成するステップと
を含むことを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項１７】
前記ワードラインを、前記絶縁層、前記基板及び前記埋込連結部の上に、前記埋込連結部の全体を覆うように形成するステップを含むことを特徴とする請求項１６に記載のメモリ装置の製造方法。
【請求項１８】
前記キャパシタは、スタックキャパシタであり、
前記基板の表面に平行な断面がほぼＣ字型であるＣ字型スタックキャパシタを形成するステップは、
前記ワードラインの形成後に実行され、
前記ワードラインの上にスタック層を形成するステップと、
前記スタック層をパターン化してほぼＣ字型の開口部を形成する開口部形成ステップと、
前記開口部に前記キャパシタを形成するステップと
を含むことを特徴とする請求項１０に記載のメモリ装置の製造方法。
【請求項１９】
前記開口部形成ステップは、
前記基板上にハードマスク層を形成するステップと、
前記スタック層上に柱状構造部を形成するステップと、
前記柱状構造部を取り囲む環状スペーサを形成するステップと、
前記環状スペーサの一部を選択的にエッチングして、Ｃ字型スペーサを形成するＣ字型スペーサ形成ステップと、
前記Ｃ字型スペーサ、前記柱状構造部及び前記スタック層を覆う犠牲層を形成するステップと、
前記Ｃ字型スペーサが露出するまで、前記犠牲層を研磨するステップと、
前記Ｃ字型スペーサを除去して、前記犠牲層にほぼＣ字型の開口部を形成するステップと
を含むことを特徴とする請求項１８に記載のメモリ装置の製造方法。
【請求項２０】
前記環状スペーサは、ポリシリコンからなり、
Ｃ字型スペーサ形成ステップは、
前記基板の表面に対して傾斜角度を有する注入プロセスを行なって、前記環状スペーサの一部に薬剤を注入するステップと、
ＮＨ4 ＯＨを用いたエッチングプロセスを行ない、前記環状スペーサのドープされていない部分を除去するステップとを含み、
前記Ｃ字型スペーサは、前記環状スペーサのドープされた残りの部分によって構成され、
前記傾斜角度を有する注入プロセスにおけるドーパントは、ＢＦ2 を含むことを特徴とする請求項１９に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであって、特に、メモリ装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む集積回路は、処理の高速化及び小型化において目覚しい発展を続けている。また、メモリ装置にとっては、記憶容量の大容量化が重要である。その結果、従来のフラット（平板型）キャパシタよりも小さいサイズのトレンチ型キャパシタ（コンデンサ）が発展し、集積度を高めている（特許文献１参照）。
【０００３】
図５７は、従来のディープトレンチダイナミックランダムアクセスメモリの平面図である。メモリ素子として、複数の楕円形ディープトレンチキャパシタ１０２が斜めに配列されており、垂直方向に延設されたワードライン１０６，１０６…と水平方向に延設されたビットラインとによって制御される。なお、図５７では、ビットラインは図示されていないが、ビットラインの下のアクティブ領域１０４，１０４…が図示されている。ディープトレンチダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）１００はできるだけ高い集積度が要求されているので、メモリユニット及びトランジスタは、高速化されるとともにできるだけ小型化されることが要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４４４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、メモリユニットの電極板は、電荷を保持するための十分な領域を有さない。特に、メモリユニットが小型化されると、楕円形ディープトレンチ１０２を製造する際にエッチングプロセスで難題に直面し、楕円形ディープトレンチ１０２のエッジの長さが不足する。
【０００６】
本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、基板の表面に平行な断面がほぼＣ字型であるキャパシタを形成することにより、同サイズの楕円形のキャパシタと比較して大きいキャパシタンスを提供できるメモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るメモリ装置は、基板と、該基板の表面に平行な断面がほぼＣ字型であるキャパシタと、該キャパシタに連結されるワードラインとを備えることを特徴とする。
【０００８】
本発明に係るメモリ装置は、前記キャパシタはディープトレンチキャパシタであることを特徴とする。
【０００９】
本発明に係るメモリ装置は、前記基板はアクティブ領域を有し、該アクティブ領域は、ほぼＣ字型の断面を有する前記キャパシタの内縁の中央部分を横切ることを特徴とする。
【００１０】
本発明に係るメモリ装置は、前記キャパシタは、前記基板に形成された埋込連結部を介して前記ワードラインに接続されており、前記埋込連結部は、ほぼＣ字型の断面を有する前記キャパシタの内縁の中央部分に近接し、前記埋込連結部の全体が前記ワードラインの下に位置するように形成されていることを特徴とする。
【００１１】
本発明に係るメモリ装置は、前記埋込連結部は、前記ワードラインのソース又はドレイン領域として動作し、前記ワードラインのドレイン又はソース領域をビットラインに接続させるコネクタを備えることを特徴とする。
【００１２】
本発明に係るメモリ装置は、前記キャパシタを含むユニットセルは方形状をなすことを特徴とする。
【００１３】
本発明に係るメモリ装置は、前記キャパシタは、導電コンタクトを介して前記ワードラインに連結されるスタックキャパシタであることを特徴とする。
【００１４】
本発明に係るメモリ装置は、前記導電コンタクトは、前記基板上に形成された誘電層に形成されており、ほぼＣ字型の開口部を有するスタック層は、前記誘電層の上に形成されており、前記スタックキャパシタは、前記開口部に沿って形成されていることを特徴とする。
【００１５】
本発明に係るメモリ装置は、前記スタックキャパシタの下に位置し、前記ワードラインと交差するように形成されたビットラインを備えることを特徴とする。
【００１６】
本発明に係るメモリ装置の製造方法は、基板内または基板上に、前記基板の表面に平行な断面がほぼＣ字型であるキャパシタを形成するステップと、前記基板上にワードラインを形成するステップとを含むことを特徴とする。
【００１７】
本発明に係るメモリ装置の製造方法は、前記キャパシタは、ディープトレンチキャパシタであり、Ｃ字型ディープトレンチキャパシタを形成するステップは、前記基板をパターン化して、前記基板の表面に平行な断面がほぼＣ字型であるＣ字型ディープトレンチを形成するトレンチ形成ステップと、形成した前記Ｃ字型ディープトレンチに従って、前記Ｃ字型ディープトレンチキャパシタを形成するキャパシタ形成ステップとを含むことを特徴とする。
【００１８】
本発明に係るメモリ装置の製造方法は、前記トレンチ形成ステップは、前記基板上にハードマスク層を形成するステップと、前記ハードマスク層の上に柱状構造部を形成するステップと、前記柱状構造部を取り囲む環状スペーサを形成するステップと、前記環状スペーサの一部を選択的にエッチングして、Ｃ字型スペーサを形成するＣ字型スペーサ形成ステップと、前記Ｃ字型スペーサ、前記柱状構造部及び前記ハードマスク層を覆う犠牲層を形成するステップと、前記Ｃ字型スペーサが露出するまで、前記犠牲層を研磨するステップと、前記Ｃ字型スペーサを除去して、前記犠牲層にＣ字型開口部を形成するステップと、前記犠牲層をマスクとして前記ハードマスク層をエッチングし、前記Ｃ字型開口部のパターンを前記ハードマスク層に転移するステップと、前記ハードマスク層をマスクとして前記基板をエッチングし、前記Ｃ字型ディープトレンチを形成するステップとを含むことを特徴とする。
【００１９】
本発明に係るメモリ装置の製造方法は、前記環状スペーサは、ポリシリコンからなり、前記Ｃ字型スペーサ形成ステップは、前記基板の表面に対して傾斜角度を有する注入プロセスを行なって、前記環状スペーサの一部に薬剤を注入するステップと、ＮＨ4 ＯＨを用いたエッチングプロセスを行ない、前記環状スペーサのドープされていない部分を除去するステップとを含み、前記Ｃ字型スペーサは、前記環状スペーサのドープされた残りの部分によって構成されていることを特徴とする。
【００２０】
本発明に係るメモリ装置の製造方法は、前記キャパシタ形成ステップは、前記Ｃ字型ディープトレンチの下部分に前記キャパシタを形成し、第１ポリシリコン層を前記Ｃ字型ディープトレンチ内の前記キャパシタ上に形成するステップと、前記Ｃ字型ディープトレンチの上側の側壁を覆う環状の誘電層を形成するステップと、前記Ｃ字型ディープトレンチ内の前記キャパシタの上に第２ポリシリコン層を形成するステップと、前記Ｃ字型ディープトレンチの内縁の中央部分の近傍の前記環状の誘電層の一部を選択的に開放させる開放ステップとを含むことを特徴とする。
【００２１】
本発明に係るメモリ装置の製造方法は、前記開放ステップは、前記Ｃ字型ディープトレンチ内に犠牲ポリシリコン層を形成するステップと、前記基板の表面に対して傾斜角度を有する注入プロセスを行なって、前記Ｃ字型ディープトレンチの内縁の中央部分の近傍部分以外の前記犠牲ポリシリコン層の一部に薬剤を注入するステップと、前記犠牲ポリシリコン層のドープされていない部分のエッチングレートが、前記犠牲ポリシリコン層のドープされた部分のエッチングレートよりも高い選択的エッチングプロセスを実行するステップと、前記選択的エッチングプロセスを実行された犠牲ポリシリコン層をマスクとして、前記環状の誘電層をエッチングするステップとを含み、前記傾斜角度を有する注入プロセスにおけるドーパントは、ＢＦ2 を含み、前記選択的エッチングプロセスは、ＮＨ4 ＯＨを用いることを特徴とする。
【００２２】
本発明に係るメモリ装置の製造方法は、前記Ｃ字型ディープトレンチの内縁の中央部分の近傍の前記基板の一部をドープする注入プロセスを少なくとも行なって、埋込連結部を形成するステップと、前記Ｃ字型ディープトレンチ内で前記第２ポリシリコン層の上に、第３ポリシリコン層を形成するステップと、前記Ｃ字型ディープトレンチ内の前記第３ポリシリコン層の上に絶縁層を形成するステップとを含むことを特徴とする。
【００２３】
本発明に係るメモリ装置の製造方法は、前記ワードラインを、前記絶縁層、前記基板及び前記埋込連結部の上に、前記埋込連結部の全体を覆うように形成するステップを含むことを特徴とする。
【００２４】
本発明に係るメモリ装置の製造方法は、前記キャパシタは、スタックキャパシタであり、前記基板の表面に平行な断面がほぼＣ字型であるＣ字型スタックキャパシタを形成するステップは、前記ワードラインの形成後に実行され、前記ワードラインの上にスタック層を形成するステップと、前記スタック層をパターン化してほぼＣ字型の開口部を形成する開口部形成ステップと、前記開口部に前記キャパシタを形成するステップとを含むことを特徴とする。
【００２５】
本発明に係るメモリ装置の製造方法は、前記開口部形成ステップは、前記基板上にハードマスク層を形成するステップと、前記スタック層上に柱状構造部を形成するステップと、前記柱状構造部を取り囲む環状スペーサを形成するステップと、前記環状スペーサの一部を選択的にエッチングして、Ｃ字型スペーサを形成するＣ字型スペーサ形成ステップと、前記Ｃ字型スペーサ、前記柱状構造部及び前記スタック層を覆う犠牲層を形成するステップと、前記Ｃ字型スペーサが露出するまで、前記犠牲層を研磨するステップと、前記Ｃ字型スペーサを除去して、前記犠牲層にほぼＣ字型の開口部を形成するステップとを含むことを特徴とする。
【００２６】
本発明に係るメモリ装置の製造方法は、前記環状スペーサは、ポリシリコンからなり、Ｃ字型スペーサ形成ステップは、前記基板の表面に対して傾斜角度を有する注入プロセスを行なって、前記環状スペーサの一部に薬剤を注入するステップと、ＮＨ4 ＯＨを用いたエッチングプロセスを行ない、前記環状スペーサのドープされていない部分を除去するステップとを含み、前記Ｃ字型スペーサは、前記環状スペーサのドープされた残りの部分によって構成され、前記傾斜角度を有する注入プロセスにおけるドーパントは、ＢＦ2 を含むことを特徴とする。
【００２７】
本発明によれば、メモリセルを構成するキャパシタを、基板の表面に平行な断面がＣ字型であるキャパシタとすることにより、Ｃ字型のキャパシタの外縁だけでなく内縁によってもキャパシタンスを提供することが可能となる。
【発明の効果】
【００２８】
本発明によれば、Ｃ字型のキャパシタの外縁だけでなく内縁によってもキャパシタンスを提供できるので、同サイズの楕円形のキャパシタと比較して大きいキャパシタンスを提供できる。また、本発明のメモリ装置は、高解像度のリソグラフィ装置を用いることなく製造可能であるので、高解像度のリソグラフィ装置を用いた場合に必要であるコストの増大を回避できる。
【図面の簡単な説明】
【００２９】
【図１】実施形態１に係るメモリ装置の平面図である。
【図２】ビットラインの形成後の実施形態１のメモリ装置の平面図である。
【図３】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図４】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図５】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図６】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図７】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図８】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図９】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１０】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１１】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１２】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１３】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１４】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１５】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１６】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１７】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１８】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図１９】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２０】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２１】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２２】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２３】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２４】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２５】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２６】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２７】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２８】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図２９】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３０】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３１】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３２】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３３】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３４】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３５】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３６】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３７】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３８】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図３９】ディープトレンチメモリ装置の製造方法を説明するための図である。
【図４０】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４１】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４２】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４３】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４４】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４５】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４６】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４７】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４８】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図４９】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５０】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５１】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５２】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５３】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５４】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５５】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５６】スタックキャパシタメモリ装置の製造方法を説明するための図である。
【図５７】従来のディープトレンチダイナミックランダムアクセスメモリの平面図である。
【発明を実施するための形態】
【００３０】
（実施形態１）
以下に、本発明に係るメモリ装置及びメモリ装置の製造方法について、実施形態を示す図面に基づいて説明する。図１は実施形態１に係るメモリ装置の平面図である。本実施形態１のメモリ装置２００は、複数のＣ字型ディープトレンチキャパシタ２０２を形成することによってキャパシタンスを増加させることを目的とする。図１に示すように、複数のＣ字型ディープトレンチキャパシタ２０２が基板中に形成されており、Ｃ字型ディープトレンチキャパシタ２０２のそれぞれは、基板表面と平行な断面がほぼＣ字型をなしている。
【００３１】
なお、本実施形態１のＣ字型ディープトレンチキャパシタ２０２では、Ｃ字型ディープトレンチキャパシタ２０２の外縁２１２だけでなく、内縁２１４も、キャパシタンスに用いられる表面領域を提供するので、全体のキャパシタンスが増加する。具体的には、従来の楕円形または円形のディープトレンチキャパシタと比較すると、本実施形態１のＣ字型ディープトレンチキャパシタ２０２は、Ｃ字型断面における内縁２１４の２つの直線部分の長さに、Ｃ字型ディープトレンチキャパシタ２０２の深さを掛けた面積だけ、表面領域が増加する。
【００３２】
複数のアクティブ領域２０４，２０４がＸ方向に延設されており、アクティブ領域２０４，２０４は、Ｃ字型ディープトレンチキャパシタ２０２の内縁２１４の中央部分２１６を通過する。ゲートラインとして、複数のワードライン２０６，２０６…がＹ方向に延設されており、アクティブ領域２０４，２０４と交差している。なお、図１では、アクティブ領域２０４，２０４のＹ方向の幅が、Ｃ字型ディープトレンチキャパシタ２０２の２つの翼部分の間の距離ｄ1 よりも小さくなっているが、この構成に限られない。例えば、アクティブ領域２０４，２０４の幅が、Ｃ字型ディープトレンチキャパシタ２０２の２つの翼部分の間の距離ｄ1 よりも大きくてもよい。また、本実施形態１のユニットセル２０８におけるアクティブ領域２１０を、Ｃ字型ディープトレンチキャパシタ２０２の内縁２１４の中央部分２１６に近接するように配置することにより、アクティブ領域２１０のＸ方向の長さを減少させてもよい。
【００３３】
図５７と図１とを比較すると、本実施形態１のメモリ装置２００のユニットセル２０８におけるアクティブ領域２１０の長さＬ3 は、図５７に示した従来のメモリ装置１００のアクティブ領域における長さＬ1 のほぼ半分である。従って、アクティブ領域２０４はより効率よく利用され、ユニットセル２０８のサイズは減少される。更に、本実施形態１のユニットセル２０８は方形をなすように形成され、この方形のユニットセル２０８はメモリ装置２００の集積度を増加させることができる。
【００３４】
更に、図１に示すように、本実施形態１のメモリ装置２００のワードライン２０６，２０６…の幅は、図５７に示した従来のメモリ装置１００のワードライン１０６，１０６…よりも広く、本実施形態１のワードライン２０６，２０６…は、Ｃ字型ディープトレンチキャパシタ２０２の２つの翼部分をほぼ覆っている。更に、１つのユニットセル２０８が用いるワードライン２０６の長さＬ4 は、従来のメモリ装置１００（図５７参照）の１つのセルのワードライン１０６の長さＬ2 よりも短く、より小さい抵抗値を実現できる。
【００３５】
図２は、ビットライン２１８，２１８の形成後の実施形態１のメモリ装置２００の平面図である。ビットライン２１８，２１８はＸ方向に延設されている。なお、本実施形態１では、セルの配置に従ってビットライン２１８，２１８の幅を広げることができる。図２に示すように、本実施形態１のビットライン２１８，２１８は、Ｃ字型ディープトレンチキャパシタ２０２の２つの翼部分をほぼ覆っており、１つのユニットセル２０８が用いるビットライン２１８の長さＬ5 は、従来技術よりも短く、より小さい抵抗値を実現できる。
【００３６】
以下に、本実施形態１のディープトレンチメモリ装置２００の形成方法について、図３乃至図３９に基づいて説明する。図３乃至図３９は、ディープトレンチメモリ装置２００の製造方法を説明するための図である。
【００３７】
まず、図３を参照する。なお、図３（ａ）は、本実施形態１のディープトレンチメモリ装置２００の製造方法における中間処理ステップを説明するための部分平面図であり、図３（ｂ）は、図３（ａ）中のＩ−Ｉ’線による断面図である。図３（ｂ）に示すように、基板４０２上に、パッド層４０４、酸化層４０６、カーボン層４０８、第１犠牲層４１０をこの順で順次形成する。本実施形態１では、基板４０２はシリコン基板であり、パッド層４０４は、窒化ケイ素層と二酸化ケイ素層との積層である。また、酸化層４０６はＳｉＯ2 、ＢＳＧ（borosilicate glass）、ＰＳＧ（phosphosilicate glass）またはＢＰＳＧ（boro-phosphosilicate glass）である。更に、第１犠牲層４１０は窒化ケイ素である。次に、第１抵抗材料で第１犠牲層４１０の上をコートした後、リソグラフィによりパターン化して、レジストパターン４１２を形成する。
【００３８】
次に、図４を参照する。図４（ａ）は、中間処理ステップを説明するための部分平面図であり、図４（ｂ）は、図４（ａ）中のＩ−Ｉ’線による断面図である。図３に示した状態から、レジストパターン４１２をマスクとして用いて第１犠牲層４１０に異方性エッチングプロセスを行ない、柱状構造部４１４を形成する。本実施形態１では、エッチングプロセスにおけるパラメータを微調整することによって、カーボン層４０８の上でエッチングプロセスを終了させる。
【００３９】
図５を参照する。図５（ａ）は、中間処理ステップを説明するための部分平面図であり、図５（ｂ）は、図５（ａ）中のＩ−Ｉ’線による断面図である。図４に示した状態から、レジストパターン４１２を除去し、低圧化学気相成長（ＬＰＣＶＤ）処理によって、ドープされていないポリシリコン層４１６を柱状構造部４１４及びカーボン層４０８の上に沿って積層させる。
【００４０】
図６を参照する。図６（ａ）は、中間処理ステップを説明するための部分平面図であり、図６（ｂ）は、図６（ａ）中のＩ−Ｉ’線による断面図である。図５に示した状態から、ポリシリコン層４１６に異方性エッチングプロセスを行ない、柱状構造部４１４を取り囲むような環状スペーサ４１８を形成する。なお、環状スペーサ４１８は、柱状構造部４１４において、カーボン層４０８との接合側のほぼ半分の領域を取り囲むように形成される。
【００４１】
図７乃至図９を参照する。図７は、中間処理ステップを説明するための部分平面図であり、図８は、図７中のＩ−Ｉ’線による断面図であり、図９は、図７中のII−II’線による断面図である。図６に示した状態から、図８に示すように、基板４０２の表面に対して傾斜角度（注入角度）を有する注入プロセス４２０を実行し、ＢＦ2 を環状スペーサ４１８に注入する。図８に示すように、柱状構造部４１４によってドーパントの一部が遮られるので、環状スペーサ４１８の一部はドープされない。これにより、図７乃至図９に示すように、ドープされたＣ字型ドープ部４２２とドープされなかった未ドープ部４２４とを有する環状スペーサ４１８が形成される。
【００４２】
図１０乃至図１２を参照する。図１０は、中間処理ステップを説明するための部分平面図であり、図１１は、図１０中のＩ−Ｉ’線による断面図であり、図１２は、図１０中のII−II’線による断面図である。図７乃至図９に示した状態から、主要なエッチング液としてＮＨ4 ＯＨを用いたエッチングプロセスを実行する。なお、ＢＦ2 によりポリシリコンをドープした場合、ＮＨ4 ＯＨのエッチングレートが低下する。従って、ここでのエッチングプロセスでは、環状スペーサ４１８において、ドープされていない未ドープ部分４２４を選択的に除去することができる。即ち、ドープされたＣ字型ドープ部４２２を残して、Ｃ字型スペーサ４２２ａを形成する。そして、窒化ケイ素などの第２犠牲層４２６を柱状構造部４１４とＣ字型スペーサ４２２ａとを覆うように形成する。
【００４３】
図１３及び図１４を参照する。図１３（ａ）は、中間処理ステップを説明するための部分平面図であり、図１３（ｂ）は、図１３（ａ）中のＩ−Ｉ’線による断面図であり、図１４は、図１３（ａ）中のII−II’線による断面図である。図１０乃至図１２に示した状態から、Ｃ字型スペーサ４２２ａが露出するまで、ＣＭＰ（Chemical Mechanical Polishing）プロセスまたはエッチバックプロセスを実行する。
【００４４】
図１５及び図１６を参照する。図１５（ａ）は、中間処理ステップを説明するための部分平面図であり、図１５（ｂ）は、図１５（ａ）中のＩ−Ｉ’線による断面図であり、図１６は、図１５（ａ）中のII−II’線による断面図である。図１３及び図１４に示した状態から、ＮＨ4 ＯＨを用いたエッチングプロセスを長時間実行して、ポリシリコンからなるＣ字型スペーサ４２２ａを除去し、第２犠牲層４２６に、基板４０２の表面に平行な断面がＣ字型のＣ字型開口部４２８を形成する。そして、第２犠牲層４２６をマスクとしてカーボン層４０８をエッチングし、Ｃ字型開口部４２８のパターンをカーボン層４０８に転移する。即ち、Ｃ字型開口部４２８は、第２犠牲層４２６及びカーボン層４０６に亘って形成される。
【００４５】
図１７及び図１８を参照する。図１７（ａ）は、中間処理ステップを説明するための部分平面図であり、図１７（ｂ）は、図１７（ａ）中のＩ−Ｉ’線による断面図であり、図１８は、図１７（ａ）中のII−II’線による断面図である。図１５及び図１６に示した状態から、第２犠牲層４２６を除去し、カーボン層４０８をマスクとして、酸化層（シリコンガラス層）４０６及びパッド層４０４をエッチングし、Ｃ字型開口部４２８のパターンを酸化層４０６及びパッド層４０４に転移する。これにより、Ｃ字型開口部４２８は、カーボン層４０８、酸化層４０６、パッド層４０４に亘って形成される。
【００４６】
図１９及び図２０を参照する。図１９（ａ）は、中間処理ステップを説明するための部分平面図であり、図１９（ｂ）は、図１９（ａ）中のＩ−Ｉ’線による断面図であり、図２０は、図１９（ａ）中のII−II’線による断面図である。図１７及び図１８に示した状態から、カーボン層４０８、酸化層４０６及びパッド層４０４をハードマスクとして、基板４０２をエッチングし、基板４０２中に、基板４０２の表面に平行な断面がほぼＣ字型のＣ字型ディープトレンチ４３０を形成する。カーボン層４０８はエッチングプロセスで消耗される。
【００４７】
図２１及び図２２を参照する。図２１（ａ）は、中間処理ステップを説明するための部分平面図であり、図２１（ｂ）は、図２１（ａ）中のＩ−Ｉ’線による断面図であり、図２２は、図２１（ａ）中のII−II’線による断面図である。図１９及び図２０に示した状態から、酸化層４０６を除去し、基板４０２の下側の一部をドープさせて、キャパシタの第１電極としてのドープ領域４３２を形成し、Ｃ字型ディープトレンチ４３０の下部分の側壁に沿ってキャパシタ４３４を形成する。キャパシタ４３４の第２電極と電気的に接続するために、第１ポリシリコン層４３６をキャパシタ４３４に充填する。
【００４８】
図２３及び図２４を参照する。図２３（ａ）は、中間処理ステップを説明するための部分平面図であり、図２３（ｂ）は、図２３（ａ）中のＩ−Ｉ’線による断面図であり、図２４は、図２３（ａ）中のII−II’線による断面図である。図２１及び図２２に示した状態から、例えば、酸化ケイ素を含む環状誘電層４４０を、ＬＰＣＶＤ及びエッチバックプロセスにより、Ｃ字型ディープトレンチ４３０の上部分の側壁に沿って形成する。次に、第２ポリシリコン層４３８を、蒸着及びエッチバック処理により、Ｃ字型ディープトレンチ４３０内に形成する。第２ポリシリコン層４３８は、第１ポリシリコン層４３６の上に形成される。
【００４９】
図２５及び図２６を参照する。図２５（ａ）は、中間処理ステップを説明するための部分平面図であり、図２５（ｂ）は、図２５（ａ）中のＩ−Ｉ’線による断面図であり、図２６は、図２５（ａ）中のII−II’線による断面図である。図２３及び図２４に示した状態から、窒化ケイ素からなるライナー層４４２を、Ｃ字型ディープトレンチ４３０内の環状誘電層４４０及び第２ポリシリコン層４３８の表面と、パッド層４０４の表面とに形成し、その後、犠牲ポリシリコン層４４４をライナー層４４２の表面に沿って形成する。
【００５０】
本実施形態１における重要な特徴を、図２７乃至図３１に基づいて説明する。図２７は、中間処理ステップを説明するための部分平面図であり、図２８及び図２９は、図２７中のIII−III’線による断面図であり、図３０及び図３１は、図２７中のIV−IV’線による断面図である。図２５及び図２６に示した状態から、図２７及び図２８（ａ）に示すように、基板４０２の表面に対して傾斜角度を有する注入プロセス４４６を実行する。なお、注入プロセス４４６では、図２７に示すように、２つの異なる傾斜角度でＢＦ2 をドープ（注入）する。
【００５１】
注入プロセス４４６では、図２７及び図２８（ａ）に示すように、Ｃ字型ディープトレンチ４３０中の犠牲ポリシリコン層４４４の一部がドープされない。具体的には、犠牲ポリシリコン層４４４において、Ｃ字型開口部４２８の内縁４５４の中央近く以外の領域がドープされて、ドープ部４４８を形成する。Ｃ字型開口部４２８の内縁４５４の中央近くの、ドープされない領域を第１未ドープ部４５０とする。なお、ＢＦ2 によりポリシリコン（犠牲ポリシリコン層４４４）をドープすることによってＮＨ4 ＯＨのエッチングレートが低下する。これにより、主要なエッチング液としてＮＨ4 ＯＨを用いたエッチングプロセスにおいて、図２８（ｂ）に示すように、犠牲ポリシリコン層４４４の第１未ドープ部４５０が除去され、犠牲ポリシリコン層４４４のドープ部４４８が残される。
【００５２】
図２９（ａ）に示すように、リン酸に浸すなどのエッチングプロセスを行ない、ポリシリコン（ドープ部４４８）によって覆われていないライナー層４４２の一部を除去し、更に、ＨＦに浸すなどのその他のエッチングプロセスを行ない、ポリシリコン（ドープ部４４８）によって覆われていない環状誘電層４４０の一部を除去する。図２９（ｂ）に示すように、残りの犠牲ポリシリコン層４４０（ドープ部４４８）とライナー層４４２とを除去する。なお、このステップの目的は、Ｃ字型開口部４２８の内縁４５４の中央部分の近傍の環状誘電層４４０の一部を開放してギャップ４４１を形成し、環状誘電層４４０の他の部分を開放させないことである。
【００５３】
注入プロセス４４６では、Ｃ字型開口部４２８の外縁４５５及び内縁４５４の連結箇所の近傍の犠牲ポリシリコン層４４４の一部がドープされず、第２未ドープ部４５２を形成する。しかし、Ｃ字型開口部４２８の外縁４５５及び内縁４５４の連結箇所の近傍の環状誘電層４４０の一部は、前述したエッチングプロセスによって開放されるべきでなく、その理由を図３０及び図３１に基づいて説明する。
【００５４】
図２７及び図３０（ａ）に示すように、Ｃ字型開口部４２８の外縁４５５と内縁４５４との連結箇所の近傍では開放領域が小さいので、この箇所では、犠牲ポリシリコン層４４４の一部（第２未ドープ部４５２）が厚くなる。第２未ドープ部４５２は、注入プロセス４４６でドープされなくても、図３０（ｂ）に示すように、ＮＨ4 ＯＨを用いたエッチングプロセスで完全には除去されず、Ｃ字型開口部４２８の内縁４５４の中央部分の近傍の犠牲ポリシリコン層４４４の一部を除去する。これにより、図３１（ａ）に示すように、ＨＦに浸すことによるエッチングによっては、この箇所の近傍の環状誘電層４４０が除去されず、図３１（ｂ）に示すように、犠牲ポリシリコン層４４４が除去された後も、環状誘電層４４０の一部が残留する。
【００５５】
図３２及び図３３を参照する。図３２（ａ）は、中間処理ステップを説明するための部分平面図であり、図３２（ｂ）は、図３２（ａ）中のＩ−Ｉ’線による断面図であり、図３３は、図３２（ａ）中のII−II’線による断面図である。図２７及び図３１に示した状態から、注入プロセスを行ない、基板４０２において、Ｃ字型開口部４２８の内縁４５４の中央部分の近傍に、埋込連結部４６２の第１領域４６０を形成する。蒸着及びエッチングプロセスによって、第３ポリシリコン層４５７を、Ｃ字型ディープトレンチ４３０中の、第２ポリシリコン層４３８の上に形成する。なお、第３ポリシリコン層４５７中のドーパントが、加熱処理の際に基板４０２中に拡散され、基板４０２において、Ｃ字型開口部４２８の内縁４５４の中央部分の近傍に埋込連結部４６２の第２領域４５８を形成する。
【００５６】
図３４及び図３５を参照する。図３４（ａ）は、中間処理ステップを説明するための部分平面図であり、図３４（ｂ）は、図３４（ａ）中のＩ−Ｉ’線による断面図であり、図３５は、図３４（ａ）中のII−II’線による断面図である。図３２及び図３３に示した状態から、リソグラフィプロセスとエッチングプロセスを行ない、アクティブ領域４５９を露出させ、続いて、誘電材料を蒸着、エッチバック処理（または、ＣＭＰ処理）して、アクティブ領域４５９を除く領域を覆う絶縁層４６４を形成する。これにより、本実施形態１のＣ字型ディープトレンチキャパシタ４６１が完成する。
【００５７】
図３６及び図３７を参照する。図３６（ａ）は、中間処理ステップを説明するための部分平面図であり、図３６（ｂ）は、図３６（ａ）中のＩ−Ｉ’線による断面図であり、図３７は、図３６（ａ）中のII−II’線による断面図である。図３６及び図３７に示すように、アクティブ領域４５９と交差するワードライン４６６を形成する。本実施形態１では、ワードライン４６６は、基板４０２の表面から順に、ゲート酸化層４７４、ポリシリコン層４７２、金属層４７０、キャップ層４６８、スペーサ層４７６を有する。特に、ワードライン４６６は、Ｃ字型ディープトレンチキャパシタ４６１の一部と重なり合っているので、ユニットセル２０８のサイズが小さくなり、メモリ装置２００の集積度が増加する。
【００５８】
本実施形態１の変形例として、ワードライン４６６を、Ｃ字型ディープトレンチキャパシタ４６１の２つの翼部分を覆い、２つの翼部分の間の中央部分を露出させるように形成してもよい。なお、この場合、ワードライン４６６が、Ｃ字型開口部４２８の内縁４５４の中央部分の近傍の埋込連結部４６２の一部を経由して、Ｃ字型ディープトレンチキャパシタ４６１に電気的に接続され、他の導電経路は絶縁される。更に、埋込連結部４６２自身がソース又はドレイン領域となり、埋込連結部４６２全体がワードライン４６６の下に形成されるので、アクティブ領域４５９の長さが短くなる。更に、ユニットセル２０８を方形にすることにより、メモリ装置２００の集積度が増加する。
【００５９】
図３８及び図３９を参照する。図３８（ａ）は、中間処理ステップを説明するための部分平面図であり、図３８（ｂ）は、図３８（ａ）中のＩ−Ｉ’線による断面図であり、図３９は、図３８（ａ）中のII−II’線による断面図である。図３６及び図３７に示した状態から、誘電層４７８をワードライン４６６及び基板４０２上に形成し、続いて、誘電層４７８をパターン化して開口部（図示せず）を形成し、その開口部に導電材料を充填してビア４８２を形成する。
【００６０】
ワードライン４６６はキャップ層４６８及びスペーサ層４７６によって他の構成素子から絶縁されているので、本実施形態１では、ワードライン４６６の一部に重なるまでビア４８２のサイズを大きくできる。ビア４８２は、基板４０２上に形成されたソース／ドレイン領域４８４に電気的に接続される。次に、ビットライン４８０を、ワードライン４６６と交差するように形成してビア４８２に接続させる。これにより、ビア４８２は、ソース／ドレイン領域４８４とビットライン４８０とを接続させるコネクタとして機能する。
【００６１】
（実施形態２）
Ｃ字型キャパシタは、ディープトレンチキャパシタメモリ装置だけではなく、スタックキャパシタメモリ装置にも適用できる。以下に、本実施形態２のスタックキャパシタメモリ装置の形成方法について、図４０乃至図５６に基づいて説明する。図４０乃至図５６は、スタックキャパシタメモリ装置の製造方法を説明するための図である。
【００６２】
図４０を参照する。なお、図４０（ａ）は、本実施形態２のスタックキャパシタメモリ装置の製造方法における中間処理ステップを説明するための部分平面図であり、図４０（ｂ）は、図４０（ａ）中のＩ−Ｉ’線による断面図である。図４０（ｂ）に示すように、基板５０２上にワードライン５１０（ゲートライン）を形成し、基板５０２内にドレイン又はソース領域５１４，５１２を形成する。誘電層５０４をワードライン５１０及び基板５０２上に形成し、ビットライン５０６とドレイン又はソース領域５１２とを電気的に接続するビットラインコンタクト５０８と、ビットライン５０６とを誘電層５０４に形成する。
【００６３】
リソグラフィ及びエッチングプロセスによって誘電層５０４をパターン化して開口部（図示せず）を形成し、次に、その開口部にタングステン等の導電材料を充填し、ドレイン又はソース領域５１４に電気的に接続される導電コンタクト５１６を形成する。なお、以降のステップでは、図４乃至図１７に基づいて説明した技術を採用する。
【００６４】
図４１及び図４２を参照する。図４１は、中間処理ステップを説明するための部分平面図であり、図４２は、図４１中のＩ−Ｉ’線による断面図である。図４０に示した状態から、誘電層５０４及び導電コンタクト５１６の上に、パッド層５１８、酸化層５２０、カーボン層５２２、第１犠牲層（図示せず）を、この順で形成する。本実施形態２では、例えば、パッド層５１８は窒化ケイ素であり、酸化層５２０は、ＳｉＯ2 、ＢＳＧ、ＰＳＧ、ＢＰＳＧであり、第１犠牲層は窒化ケイ素である。次に、第１犠牲層をパターン化して柱状構造部５２４を形成し、ドープされていないポリシリコン層５２６を、柱状構造部５２４及びカーボン層５２２に沿って形成する。
【００６５】
図４３及び図４４を参照する。図４３は、中間処理ステップを説明するための部分平面図であり、図４４は、図４３中のＩ−Ｉ’線による断面図である。図４１及び図４２に示した状態から、ポリシリコン層５２６に異方性エッチングプロセスを実行し、柱状構造部５２４を取り囲む環状スペーサ５２８を形成する。
【００６６】
図４５及び図４６を参照する。図４５は、中間処理ステップを説明するための部分平面図であり、図４６は、図４５中のＩ−Ｉ’線による断面図である。図４３及び図４４に示した状態から、図４６に示すように、基板５０２の表面に対して傾斜角度を有する注入プロセス５３０を行なって環状スペーサ５２８にＢＦ2 をドープする。ドーパントの一部は柱状構造部５２４によって遮断されるので、環状スペーサ５２８の一部はドープされない。これにより、図４５及び図４６に示すように、ドープされたＣ字型ドープ部５３２とドープされていない未ドープ部５３４とを有する環状スペーサ５２８が形成される。
【００６７】
図４７及び図４８を参照する。図４７は、中間処理ステップを説明するための部分平面図であり、図４８は、図４７中のＩ−Ｉ’線による断面図である。図４５及び図４６に示した状態から、主要なエッチング液としてＮＨ4 ＯＨを用いたエッチングプロセスを実行する。なお、ＢＦ2によりポリシリコンをドープした場合、ＮＨ4 ＯＨのエッチングレートが低下する。従って、ここでのエッチングプロセスでは、環状スペーサ５２８の未ドープ部分５３４を選択的に除去し、ドープされたＣ字型ドープ部５３２を残して、Ｃ字型スペーサ５３６が形成される。そして、窒化ケイ素などの第２犠牲層５３８を柱状構造部５２４とＣ字型スペーサ５３６とを覆うように形成する。
【００６８】
図４９及び図５０を参照する。図４９は、中間処理ステップを説明するための部分平面図であり、図５０は、図４９中のＩ−Ｉ’線による断面図である。図４７及び図４８に示した状態から、Ｃ字型スペーサ５３６が露出するまで、ＣＭＰプロセスまたはエッチングプロセスを実行する。
【００６９】
図５１及び図５２を参照する。図５１は、中間処理ステップを説明するための部分平面図であり、図５２は、図５１中のＩ−Ｉ’線による断面図である。図４９及び図５０に示した状態から、主要なエッチング液としてＮＨ4 ＯＨを用いたウェットエッチングプロセスを長時間実行すると、ポリシリコンからなるＣ字型スペーサ５３６が除去され、第２犠牲層５３８にＣ字型開口部５４０が形成される。次に、第２犠牲層５３８をマスクとしてカーボン層５２２をエッチングし、カーボン層５２２に、Ｃ字型開口部５４０のパターンを転移する。これにより、Ｃ字型開口部５４０は、第２犠牲層５３８及びカーボン層５２２に亘って形成される。
【００７０】
図５３及び図５４を参照する。図５３は、中間処理ステップを説明するための部分平面図であり、図５４は、図５３中のＩ−Ｉ’線による断面図である。図５１及び図５２に示した状態から、第２犠牲層５３８を除去し、カーボン層５２２をマスクとして酸化層５２０及びパッド層５１８をエッチングし、Ｃ字型開口部５４０のパターンを酸化層５２０及びパッド層５１８に転移する。これにより、Ｃ字型開口部５４０は、カーボン層５２２、酸化層５２０及びパッド層５１８に亘って形成される。
【００７１】
図５５及び図５６を参照する。図５５は、中間処理ステップを説明するための部分平面図であり、図５６は、図５５中のＩ−Ｉ’線による断面図である。図５３及び図５４に示した状態から、スタックキャパシタ５４２をＣ字型開口部５４０の内壁に沿って形成する。なお、本発明は、スタックキャパシタ５４２の位置を制限しないが、スタックキャパシタ５４２の底層は、導電コンタクト５１６に電気的に接続されている必要がある。
【００７２】
本実施形態２のスタックキャパシタ５４２は、基板５０２の表面に平行な断面がＣ字型をなすように形成される。なお、スタックキャパシタ５４２の外縁５４４だけでなく、スタックキャパシタ５４２の内縁５４６も、キャパシタンスを提供するための表面領域となる。これにより、本実施形態２のスタックキャパシタ５４２は、十分な表面領域を実現し、新しい世代のメモリ装置の要求を満たすことができる。
【００７３】
実施形態１，２で示した本発明のメモリ装置及びメモリ装置の製造方法は多くの長所を有する。例えば、キャパシタの外縁だけでなく内縁もキャパシタンスを提供するための表面領域となる。更に、本発明は、高解像度のリソグラフィ装置を用いることなく実現可能であるので、高解像度のリソグラフィ装置を用いた場合に必要であるコストの増大を回避できる。
【００７４】
上述した各実施形態では、本発明の最も好適な実施形態に関して説明したにすぎず、本発明は、上述の実施形態に限定されるものではなく、具体的構成などは適宜設計変更可能である。従って、本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
また、発明の実施形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施形態に記載されたものに限定されるものではない。
【符号の説明】
【００７５】
２００  メモリ装置
２０２，４６１  Ｃ字型ディープトレンチキャパシタ
２０４，４５９  アクティブ領域
２０６，４６６，５１０  ワードライン
２０８  ユニットセル
２１８，４８０，５０６  ビットライン
４０２，５０２  基板
４０４，５１８  パッド層
４０６，５２０  酸化層
４０８，５２２  カーボン層
４１０  第１犠牲層
４１４，５２４  柱状構造部
４１８，５２８  環状スペーサ
４２２，５３２  Ｃ字型ドープ部
４２２ａ，５３６  Ｃ字型スペーサ
４２４，５３４  未ドープ部
４２６，５３８  第２犠牲層
４２８，５４０  Ｃ字型開口部
４３０  Ｃ字型ディープトレンチ
４３６  第１ポリシリコン層
４３８  第２ポリシリコン層
４４０  環状誘電層
４４４  犠牲ポリシリコン層
４５７  第３ポリシリコン層
４６２  埋込連結部（ソース又はドレイン領域）
４６４  絶縁層
４８２  ビア
４８４  ソース又はドレイン領域
５０４  誘電層
５１６  導電コンタクト
５４２  スタックキャパシタ
【図１】
2009239284.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2009239284.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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