(57)【要約】【課題】不揮発性半導体記憶装置において、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむ。【解決手段】ＮＡＮＤフラッシュメモリにおいて、シリコン基板１の周辺回路領域に抵抗素子Ｒを形成する長方形状の活性領域４を形成すべくＳＴＩ２で区画する。この活性領域４上に第１の絶縁膜７を介して２列に分割した抵抗体５ａ、５ｂを設けている。これは、上面に形成した第２の絶縁膜９に分割用のスリット状開口部９ｂを形成する工程と、第２の導電層１０を分割する工程とが必要となるが、いずれも他の部分の加工工程を利用して形成することができる。また、第１の導電層を２列に分割することで高抵抗を形成するので、パターン面積の増大もない。【選択図】図２
2009267107.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に所定間隔で絶縁膜が埋め込み形成された素子分離領域により帯状に分離形成された第１の半導体領域と、
前記第１の半導体領域の上面に第１の絶縁膜、第１の導電層、第２の絶縁膜、第２の導電層を積層形成してなるゲート電極を備えたメモリセルトランジスタと、
前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により矩形状に分離形成された第２の半導体領域と、
前記第２の半導体領域の上面に前記第１の絶縁膜、前記第１の導電層、前記第２の絶縁膜、前記第２の導電層を積層形成してなる抵抗素子とを備え、
前記抵抗素子の前記第１の導電層は、前記第２の半導体領域の上面に前記第１の絶縁膜を介して所定間隔を存して長手方向に複数列に分離形成した抵抗体として設けられ、
前記抵抗素子の前記第２の絶縁膜は、前記複数列の抵抗体のそれぞれの上面に形成されると共に各抵抗体の両端部に前記第２の導電層と電気的に導通させるための開口部が形成され、
前記抵抗素子の前記第２の導電層は、それぞれ長手方向の一部で分断するように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記抵抗素子は、
前記第２の半導体領域の長手方向または幅方向の両端部で、前記第１の導電層が当該第２の半導体領域の端面に揃えて形成されると共に、前記第２の絶縁膜および前記第２の導電層が前記素子分離領域の上部に突出するように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記第１の導電層は、前記第２の半導体領域の上面に前記第１の絶縁膜を介して所定間隔を存して長手方向に２列に分離形成した抵抗体として設けられることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板の表面に第１の絶縁膜および第１の導電層を形成する工程と、
半導体基板の表層部を素子分離領域で分離形成することにより帯状をなす複数の第１の半導体領域および矩形状をなす第２の半導体領域を形成する工程と、
前記第１及び第２の半導体領域の前記第１の導電層の上面に第２の絶縁膜を形成する工程と、
前記第２の半導体領域の上面に形成した前記第２の絶縁膜を複数列に分断するスリットを形成すると共に長手方向の両端部に開口部を形成する工程と、
前記第２の絶縁膜および前記素子分離領域の上面に第２の導体層を積層する工程と、
前記第２の導体層および前記第２の絶縁膜をエッチングして前記第１の半導体領域に直交する帯状のゲート電極を形成すると共に、前記第２の半導体領域に相当する形状に加工する工程と、
前記第２の半導体領域の前記第２の導体層を長手方向に複数列に並ぶように分断すると共に長手方向の一部で分断するように加工し、その後、前記第２の絶縁膜をマスクとして前記スリット部に露出する前記第１の導体層を除去して複数列の抵抗体として形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体装置の製造方法において、
前記第２の導体層および前記第２の絶縁膜をエッチングして前記第１の半導体領域に直交する帯状のゲート電極を形成すると共に、前記第２の半導体領域に相当する形状に加工する工程では、
前記第２の半導体領域上の前記第２の絶縁膜および前記第２の導電層が長尺方向に前記素子分離領域の上部に突出するように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート電極となる導電層を利用して抵抗素子を設ける構成の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の不揮発性半導体記憶装置としては、たとえば特許文献１に示すようなものがある。このものは、ＮＡＮＤ型フラッシュメモリ装置やＮＯＲ型フラッシュメモリ装置などのフローティングゲート電極を有する不揮発性半導体記憶装置において、抵抗素子を設ける構成としたものである。このような抵抗素子は、ゲート絶縁膜上にフローティングゲート電極用に形成した導体層を長尺状に加工して抵抗体とし、その上面に形成するゲート間絶縁膜に開口部を形成し、その上部に形成するコントロールゲート電極用に形成した導体層を長手方向で分断することで、分断した導体層を抵抗体の両端に設けた端子として構成するものである。
【０００３】
上記構成のものでは、形成する抵抗素子の抵抗値を高く設定したい場合には、フローティングゲート電極用の導体層の抵抗率を高くするか、物理的寸法で膜厚を薄くするか、幅寸法を狭くするか、あるいは長さ寸法を長くするかのいずれかの変更をすることが必要である。この場合、フローティングゲート電極を形成する関係から、抵抗率を高くすることや膜厚を薄くすることは設計上で関連するので独立して抵抗素子の設計をすることが難しい。また、長さ寸法を長くすることは素子面積の増大につながるので採用することが難しい。
【０００４】
そこで、パターン面積の増大やプロセス設計の変更を伴わない手段として幅寸法を狭くすることが有望であるが、この場合には、半導体基板のパターン幅寸法を狭くする必要があるが、メモリセル領域の繰り返しパターンと異なり、抵抗素子を形成する周辺回路領域においてはフォトリソグラフィ処理によるパターニングの最小幅がメモリセル領域のように狭くすることができないという事情がある。
【特許文献１】特開２００６−２９４６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむことができる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表層に所定間隔で絶縁膜が埋め込み形成された素子分離領域により帯状に分離形成された第１の半導体領域と、前記第１の半導体領域の上面に第１の絶縁膜、第１の導電層、第２の絶縁膜、第２の導電層を積層形成してなるゲート電極を備えたメモリセルトランジスタと、前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により矩形状に分離形成された第２の半導体領域と、前記第２の半導体領域の上面に前記第１の絶縁膜、前記第１の導電層、前記第２の絶縁膜、前記第２の導電層を積層形成してなる抵抗素子とを備え、前記抵抗素子の前記第１の導電層は、前記第２の半導体領域の上面に前記第１の絶縁膜を介して所定間隔を存して長手方向に複数列に分離形成した抵抗体として設けられ、前記抵抗素子の前記第２の絶縁膜は、前記複数列の抵抗体のそれぞれの上面に形成されると共に各抵抗体の両端部に前記第２の導電層と電気的に導通させるための開口部が形成され、前記抵抗素子の前記第２の導電層は、それぞれ長手方向の一部で分断するように形成されているところに特徴を有する。
【０００７】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の表面に第１の絶縁膜および第１の導電層を形成する工程と、半導体基板の表層部を素子分離領域で分離形成することにより帯状をなす複数の第１の半導体領域および矩形状をなす第２の半導体領域を形成する工程と、前記第１及び第２の半導体領域の前記第１の導電層の上面に第２の絶縁膜を形成する工程と、前記第２の半導体領域の上面に形成した前記第２の絶縁膜を複数列に分断するスリットを形成すると共に長手方向の両端部に開口部を形成する工程と、前記第２の絶縁膜および前記素子分離領域の上面に第２の導体層を積層する工程と、前記第２の導体層および前記第２の絶縁膜をエッチングして前記第１の半導体領域に直交する帯状のゲート電極を形成すると共に、前記第２の半導体領域に相当する形状に加工する工程と、前記第２の半導体領域の前記第２の導体層を長手方向に複数列に並ぶように分断すると共に長手方向の一部で分断するように加工し、その後、前記第２の絶縁膜をマスクとして前記スリット部に露出する前記第１の導体層を除去して複数列の抵抗体として形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむことができるようになる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
本実施形態に係るＮＡＮＤ型フラッシュメモリ装置は、メモリセル領域に多数のメモリセルトランジスタを備えると共に、これらメモリセルトランジスタを制御するためのトランジスタや抵抗素子等を備えた周辺回路領域を有する構成である。図１（ａ）は周辺回路領域に形成される抵抗素子のレイアウトを示す平面図であり、図１（ｂ）はメモリセル領域の一部のレイアウトを示す平面図である。
【００１１】
まず、メモリセル領域を示す図１（ｂ）において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が複数本所定間隔で図１（ｂ）中Ｙ方向に沿って形成され、これによってＹ方向に沿って複数本の帯状の第１の半導体領域としての活性領域３が分離形成されている。複数本の活性領域３は、図１（ｂ）中Ｘ方向に分離形成されている。活性領域３と直交する図１（ｂ）中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。活性領域３とワード線ＷＬが交差する部分はゲート電極ＭＧとされ、このゲート電極ＭＧを挟んで両側に位置するシリコン基板１の活性領域３の表層部にソース／ドレイン領域となる不純物拡散領域１ａが形成され、これによってメモリセルトランジスタが構成されている。
【００１２】
次に、周辺回路領域に形成される抵抗素子を示す図１（ａ）において、周辺回路領域には、他の周辺回路用のトランジスタに加えて、メモリセルトランジスタのゲート電極の積層構造を利用して形成される抵抗素子Ｒが設けられている。メモリセル領域と同様に、シリコン基板１にＳＴＩ２が形成されるが、この場合には抵抗素子Ｒの形成領域を包囲するようにＳＴＩ２が形成され、これによって第２の半導体領域として長方形状の活性領域４が分離形成されている。各活性領域４の上面には、長手方向にたとえば２列に並ぶように分割した抵抗体５ａ、５ｂのそれぞれにより抵抗素子Ｒが形成されている。抵抗体５ａ、５ｂはメモリセルトランジスタ用の第１の導電層８（図３（ａ）、（ｂ）中「８」で示す第１の導電層と同時に形成した膜）を加工して形成されるもので、両端部にはそれぞれコンタクト６が形成されている。
【００１３】
図２（ａ）、（ｂ）は抵抗素子Ｒの模式的な断面構造を示している。図２（ａ）は、図１（ａ）中Ａ−Ａ線で示す部分の断面で、隣接する抵抗体５ａ、５ｂをコンタクト６の位置で横切るように切断した断面を示している。図２（ｂ）は、図１（ａ）中Ｂ−Ｂ線で示す部分の断面で、抵抗体５ｂをコンタクト６の位置で長手方向に切断した断面を示している。図３（ａ）、（ｂ）はメモリセル領域の模式的な断面構造を示している。図３（ａ）は、図１（ｂ）中Ｃ−Ｃ線で示す部分の断面で、ＳＴＩ２および活性領域３を横切るように切断した断面を示している。図３（ｂ）は、図１（ｂ）中Ｄ−Ｄ線で示す部分の断面で、活性領域３に沿ってコンタクト６の位置で切断した断面を示している。
【００１４】
まず、メモリセル領域の断面構成について図３（ａ）、（ｂ）を参照して説明する。図３（ａ）において、シリコン基板１の表層部はＳＴＩ２により活性領域３が分離形成されている。活性領域３の上面には活性領域３の幅寸法と同じ幅寸法でゲート絶縁膜７および多結晶シリコン層が第１の導電層８として積層形成されている。第１の導電層８はフローティングゲート電極として形成されている。素子分離領域であるＳＴＩ２は両側に隣接する第１の導電層８の側壁部の中間部位までの高さに形成されており、このＳＴＩ２の上面および第１の導電層８の上面に全面にＯＮＯ（oxide-nitride-oxide）膜などからなる第２の絶縁膜９が積層形成されている。
【００１５】
さらに、第２の絶縁膜９の上面にはコントロールゲート電極となる多結晶シリコン膜から形成された第２の導電層１０が積層され、その上面にコバルトシリサイド（ＣｏＳｉ２）膜１１が積層されている。第２の導電層１０およびコバルトシリサイド膜１１はＳＴＩ２を存して隣接する第１の導電層８の間に架け渡されており、ワード線ＷＬとして機能する。
【００１６】
次に、図３（ｂ）において、シリコン基板１の活性領域３の形成方向に沿って第１の導電層８がフローティングゲート電極として分離形成され、それら隣接する第１の導電層８の間のシリコン基板１の表層部にソース／ドレイン領域となる不純物拡散領域１ａが形成されている。各第１の導電層８の上部に第２の絶縁膜９、第２の導電層１０およびコバルトシリサイド膜１１が積層されており、ゲート電極ＭＧが形成されている。ゲート電極ＭＧ間を埋めるように層間絶縁膜１２が積層形成され、その上にシリコン窒化膜１３、層間絶縁膜１４が積層形成されている。
【００１７】
次に、図２（ａ）、（ｂ）を参照して抵抗素子Ｒの構成について説明する。抵抗素子Ｒは、メモリセルトランジスタのゲート電極ＭＧを積層形成する場合の膜の構成を利用して形成している。すなわち、シリコン基板１をＳＴＩ２により長尺な矩形状に分離形成した活性領域４には、その上面に第１の絶縁膜が全面に形成され、その上面に長手方向に沿って第１の導電層８として成膜したものを２列に分割した状態に抵抗体５ａ、５ｂが積層形成されている。抵抗体５ａ、５ｂの上面に第２の絶縁膜９が積層形成されている。第２の絶縁膜９の長手方向の両端部には長方形状をなすコンタクト用の開口部９ａがそれぞれ形成されている。また、第２の絶縁膜９は、抵抗体５ａ、５ｂに対して活性領域４よりも少し外側にはみ出すように形成され、ＳＴＩ２上に張り出した状態とされている。
【００１８】
第２の絶縁膜９の上面に第２の導電層１０およびコバルトシリサイド膜１１が積層形成されている。この第２の導電層１０およびコバルトシリサイド膜１１は、抵抗体５ａ、５ｂと同様に長手方向に２列に分割形成されていると共に、長手方向の一部で分断された状態に形成されている。また、第２の導電層１０は、第２の絶縁膜９の開口部９ａを介して下層の第１の導電層８と電気的に接触した状態に形成されている。そして、これらの上部に層間絶縁膜１２、シリコン窒化膜１３、層間絶縁膜１４が積層形成されている。層間絶縁膜１４、シリコン窒化膜１３および層間絶縁膜１２にコンタクト６が形成され、コバルトシリサイド膜１１に電気的に接触している。
【００１９】
上記構成を採用することで、シリコン基板１に形成した活性領域４に対して２列に抵抗体５ａ、５ｂを設けるので、活性領域４の形成幅が制約を受ける場合でも、その活性領域４の幅寸法よりも狭い幅寸法の抵抗体５ａ、５ｂを有する構成することができる。これによって、抵抗素子Ｒの抵抗値を従来よりも高くすることができ、しかも、パターン寸法の増大を招くことがないので、コンパクトで精度の高い抵抗素子Ｒを設ける構成とすることができる。
【００２０】
次に、上記構成の製造工程について図４〜図１３も参照して説明する。なお、図４〜図１３のうち、平面図を示す図８および図１２を除くものは模式的な断面を示すもので、各図の（ａ）、（ｂ）は図２（ａ）、（ｂ）に相当する部分の断面を示し、各図の（ｃ）、（ｄ）は図３（ａ）、（ｂ）に相当する部分の断面を示している。また、図８および図１２は、それぞれ図７および図１１の状態における抵抗素子Ｒの平面図である。
【００２１】
まず、図４において、シリコン基板１にウエルやチャネル領域形成のためイオン注入を行った後、高電圧トランジスタ用ゲート酸化膜となる膜厚が厚い（たとえば３５ｎｍ）シリコン酸化膜を第１の絶縁膜７ａとしてシリコン基板１の上面に形成する。次に、周辺回路領域の低電圧トランジスタ領域および図４（ｃ）、（ｄ）に示すメモリセル領域に形成した第１の絶縁膜７ａを選択的に除去した後、トンネル酸化膜となる膜厚が薄い（たとえば８ｎｍ）シリコン酸化膜を第１の絶縁膜７ｂとしてシリコン基板１の上面に形成することでゲート酸化膜厚を領域に応じて作り分ける。このとき、抵抗素子Ｒを形成する部分である図４（ａ）、（ｂ）で示す部分は厚い膜厚の第１の絶縁膜７ａで形成される。次に、シリコン基板１の第１の絶縁膜７ａ、７ｂの上面に、フローティングゲート電極となる多結晶シリコン膜を第１の導電層８としてたとえば１００ｎｍ程度堆積した後、シリコン窒化膜１５をマスク材として積層形成する。
【００２２】
次に、図５に示すように、周知のリソグラフィ法によりレジストをパターンニングして素子分離領域を形成するためのマスクを設け、続いて、ＲＩＥ（reactive ion etching）法によりレジストをマスクとしてエッチング処理を行ってシリコン窒化膜１５を加工し、続いてシリコン窒化膜１５をマスクとして第１の導電層８、第１の絶縁膜７ａ、７ｂをエッチングすると共にシリコン基板１を所定深さまでエッチングして溝１ｂ、１ｃを形成する。
【００２３】
この場合、シリコン基板１の溝１ｂは抵抗素子Ｒを形成するための活性領域４を矩形状に残すように形成され、溝１ｃはメモリセルトランジスタを形成するための帯状の活性領域３を残すように形成されている。また、このときの活性領域４の幅寸法は周辺回路領域のリソグラフィ最小デザインルールで規定されており、たとえばメモリセル領域のパターン幅寸法に比べて数倍以上程度の条件となっている。
【００２４】
続いて、図６に示すように、シリコン基板１の溝１ｂ、１ｃ内にシリコン酸化膜を埋め込んでＳＴＩ２を形成する。この場合、埋め込むシリコン酸化膜は、たとえばＣＶＤ（chemical vapor deposition）法により形成するシリコン酸化膜や、塗布型のシリコン酸化膜がある。そして、埋め込みをしたのちに、溝１ｂ、１ｃ内からはみ出しているシリコン酸化膜は、シリコン窒化膜１５をストッパとして用いたＣＭＰ（chemical mechanical polishing）処理などにより平坦化することで埋め込まれた状態に形成する。
【００２５】
次に、図７に示すように、メモリセルトランジスタのカップリング比を調整する目的で、メモリセル領域のＳＴＩ２のシリコン酸化膜をエッチバックして、ＳＴＩ２の上面が第１の導電層８の側面の中間位置程度となるまで落とし込む。続いて、メモリセルトランジスタのゲート電極ＭＧのフローティングゲート電極とコントロールゲート電極の間に形成するゲート間絶縁膜に相当する第２の絶縁膜９としてＯＮＯ膜を形成する。この場合、ＯＮＯ膜に代えて、ＯＮＯ膜成膜の前後にＳＰＡ（Slot Plane Antenna）窒化処理を行うことで薄いシリコン窒化膜を上下に形成するＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜、あるいはそれらの膜の中間層に比誘電率の高い膜を介在させた積層膜を用いることもできる。
【００２６】
続いて、第２の絶縁膜９に開口部を形成する加工を行う。これは、メモリセル領域においては図示しない選択ゲート部のゲート電極や、周辺回路領域の各トランジスタのゲート電極をフローティングゲート電極を持たない構成とするために、その開口部を介して短絡して同電位にする目的で行う加工である。また、周辺回路領域の抵抗素子Ｒについては、図８にも示すように、コンタクト形成用の開口部９ａと、第１の導電層８を２列に分割するためのスリット状の開口部９ｂとを形成する。この場合、スリット状の開口部９ｂは、活性領域４の上部を２分割するように開口形成するが、その端部はＳＴＩ２に差し掛かる部分まで突出して開口するように形成している。
【００２７】
次に、図９に示すように、上記構成の上面に、コントロールゲート電極を形成するための多結晶シリコン膜を第２の導電層１０として形成すると共に、ゲート電極加工用のマスク材となるシリコン窒化膜１６を積層形成する。
【００２８】
次に、図１０に示すように、リソグラフィ処理を行うと共にＲＩＥ法を用いてゲート電極ＭＧおよび抵抗素子Ｒのパターンニングを行う。このとき、抵抗素子Ｒのパターニングでは、活性領域４の外形よりも大きく第２の導電層１０を残すように加工するため、レジストのパターンがＳＴＩ２の側に大きくなるように形成される。
【００２９】
この後、まずシリコン窒化膜１６、第２の導電層１０を順にエッチングする。次に、第２の絶縁膜９をエッチングする際オーバーエッチングを行い、素子分離領域のＳＴＩ２を落とし込み、メモリセル領域のフローティングゲート電極の側壁に成膜されている第２の絶縁膜９を除去すると同時に、周辺回路領域にて第１の導電層８の上面高さまで形成されているＳＴＩ２を所定の高さまで落とし込む。この後、第１の絶縁膜７に対して選択的に第１の導電層８の多結晶シリコン膜をエッチングする。
【００３０】
これにより、メモリセル領域においては、図１０（ｄ）に示すように、ゲート電極ＭＧが独立して形成された状態となる。この後、周辺回路領域の高電圧用トランジスタのシリコン基板１の活性領域上に存在する厚いゲート絶縁膜として形成された第１の絶縁膜７ａをエッチングして除去する。そして、この状態で、シリコン基板１の表層部にイオン注入法により不純物を導入して不純物拡散領域１ａを形成する。この不純物拡散領域１ａは、隣接するゲート電極ＭＧの間のシリコン基板１に形成され、ソース／ドレイン領域として機能するものである。
【００３１】
次に、図１１および図１２に示すように、リソグラフィ処理により、抵抗素子Ｒやキャパシタ部の第２の導電層１０の除去などのために必要となるレジストパターンを形成する。これは、第２の絶縁膜９上の第２の導電層１０を除去する工程であり、メモリセル領域は全面にレジストで覆われた状態とされる。この場合、抵抗素子Ｒの形成領域においては、第２の導電層１０および第１の導電層８を分割して長手方向に２列となるように形成すると共に、第２の導電層１０を長手方向の一部で分断するため、十文字状の溝を有するレジストパターンに形成される。
【００３２】
この後、レジストパターンをマスクとしてＲＩＥ法によりエッチングを行う。まず、第２の絶縁膜９に対して選択的にシリコン窒化膜１６、第２の導電層１０をエッチング除去し、続いて、第１の絶縁膜７ａ、７ｂおよび第２の絶縁膜９に対して選択的に第１の導電層８をエッチングする。これにより、図１２に示すように第２の導電層１０が４つの部分に分断され、また、シリコン基板１の活性領域４上の第１の導電層８が第２の絶縁膜９のスリット状に形成された開口部９ｂのパターンに沿って自己整合的に分断され、長手方向に２列に並んだ状態に抵抗体５ａ、５ｂが形成される。
【００３３】
この後、図１３に示すように、ゲート電極ＭＧ間の埋め込みおよび周辺回路領域の各トランジスタのゲート電極側壁へのスペーサ形成のため、ＴＥＯＳ膜などのシリコン酸化膜を所定膜厚で形成し、その後エッチバック処理によりスペーサ加工を行う。形成したスペーサを利用してＬＤＤ構造を採用するトランジスタについて不純物拡散領域を形成し、続いて、ゲート電極間を埋め込むようにＢＰＳＧ（boro-phospho silicate glass）膜を形成し、ＴＥＯＳ膜及びＢＰＳＧ膜からなる層間絶縁膜１０を形成し、その後、ＣＭＰ法により平坦化処理を行う。
【００３４】
次に、シリコン窒化膜１６を除去して第２の導電層１０の上面を露出させた状態とし、この上面にコバルト（Ｃｏ）膜を堆積させて所定の熱処理をすることで第２の導電層１０の多結晶シリコン膜の上部をコバルトによりシリサイド化してコバルトシリサイド（ＣｏＳｉ２）膜１１を形成する。
【００３５】
続いて、所定膜厚でプラズマＴＥＯＳ膜をＢＰＳＧ膜からなる層間絶縁膜１２に積層し、その上面に層間絶縁膜１０のＢＰＳＧ膜からの不純物拡散防止や高密度化のための熱処理時の酸化剤拡散防止のためシリコン窒化膜１３を積層形成する。さらに、その上面にプラズマＴＥＯＳ膜からなる層間絶縁膜１４を積層形成する。
【００３６】
この後、図２、図３に示すように、抵抗素子Ｒや他のトランジスタのゲート上コンタクト、基板上コンタクトなどを形成するために、層間絶縁膜１４、シリコン窒化膜１３、層間絶縁膜１２などにコンタクトホールを形成するリソグラフィ処理を行う。続いて、コンタクト用のメタルをコンタクトホールに埋め込む工程を経てコンタクト６などを形成する。この場合、周辺回路領域におけるコンタクトはデュアルダマシン構造を採用しており、配線層となる溝を形成した後、ビット線コンタクトとコンタクトプラグ及び配線溝を、バリアメタルとしてＴｉ／ＴｉＮを積層でＣＶＤ法により成膜した後、タングステンなどの金属をＣＶＤ法により充填する。次に、ＣＭＰ法により平坦化を行い図示の構成を得る。さらにこの後、バックエンド工程へと進めて行くことによりＮＡＮＤ型フラッシュメモリ装置が形成される。
【００３７】
上記した本実施形態によれば、周辺回路領域において抵抗素子の形成を行う活性領域４上の第１の導電層８を２列に分割形成して抵抗体５ａ、５ｂを設ける構成としたので、パターン寸法を増大させることなく安定な高抵抗の抵抗素子Ｒを得ることができる。
また、第１の導電層８を分断して抵抗体５ａ、５ｂを形成する際の第２の絶縁膜のスリット状の開口部９ｂの幅寸法に対して、第２の導電層１０の分断の際のレジストの開口パターンを広く形成し、第２の絶縁膜９に対して高選択な条件でエッチングを行うことで、抵抗体５ａ、５ｂをコントロールゲート電極の最小デザインよりも小さい幅寸法で自己整合的に形成することができるようになる。
【００３８】
そして、第２の絶縁膜９にスリット状の開口部９ｂを形成する工程は、メモリセル領域の選択ゲート電極や周辺回路領域の各トランジスタにおいて第１の導電層８と第２の導電層１０とを短絡させるために第２の絶縁膜９に開口部を形成する工程で同時に実施できるのでリソグラフィ処理の工程の増加を招くことなく、パターンの変更のみで実施することができる。
【００３９】
さらに、抵抗素子Ｒを形成する際に、第２の導電層１０を分断する工程は、周辺回路領域のキャパシタやトランジスタなどにおいて第２の導電層１０を除去する工程で同時に実施できるのでリソグラフィ処理の工程の増加を招くことなく、パターンの変更のみで実施することができる。
【００４０】
抵抗素子Ｒの形成において、第２の導電層１０の形成領域を、活性領域４や第１の導電層８の形成部分よりも長手方向で外側にはみ出すように形成してＳＴＩ２の上に差し掛かる状態としているので、製造工程において次の利点がある。すなわち、第１の導電層８を２列に長手方向に並ぶように分断するために、第２の絶縁膜９にスリット状に形成する開口部９ｂは、第１の導電層８の長手方向の両端部においてそれよりも外側まで突出するように形成しており、その場合に第２の導電層１０の形成領域が活性領域４と同じであると、シリコン基板１の活性領域４の端部において基板やられを起こすことが予想されるが、この点、この実施形態では上記のように構成しているので、これを防止することができるようになる。
【００４１】
また、第２の導電層１０を、幅方向において第１の導電層８よりもＳＴＩ２側に突出するように形成しているので、抵抗体５ａ、５ｂの形成領域を完全に覆った状態で処理をすることができ、パターン寸法的にも安定したマージンを確保することができ、プロセス的にも抵抗体５ａ、５ｂを所定の設計条件で形成することができるようになる。
【００４２】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
抵抗体５ａ、５ｂは、活性領域４上の第１の導電層８を中央で２分割して形成したが、必要な抵抗体の抵抗値に応じて、中央以外の部分で分割することで異なる幅寸法となるように形成することもできる。
【００４３】
シリコン基板１の一つの活性領域４に対して２列に抵抗体５ａ、５ｂを形成する場合を例に説明したが、３列以上の複数列に形成することもできる。
第２の導電層１０を長手方向の一部で分断する位置は、実施形態の部位以外に、反対側の部位でも良いし、中間部位でも良いし、あるいは分断する幅寸法を広げても良い。さらには、複数個所で分断することも可能である。要は、両端部のコンタクト６間のどこかで切断されていれば良い。
【００４４】
第１の導電層８あるいは第２の導電層１０は、多結晶シリコン膜以外に、アモルファスシリコン膜を用いることもできるし、他の導電層を利用することもできる。
第２の導電層１０をシリサイド化して形成するコバルトシリサイド膜１１に代えて、ニッケルシリサイド（ＮｉＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、タンタルシリサイド（ＴａＳｉ２）膜、白金シリサイド（ＰｔＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜などでも良い。
コンタクト６は、タングステン（Ｗ）以外のものでも良い。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態を示す抵抗素子およびメモリセルトランジスタの模式的平面図
【図２】異なる断面で示す抵抗素子の模式的な縦断面図
【図３】異なる断面で示すメモリセルトランジスタの模式的な縦断面図
【図４】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その１）
【図５】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その２）
【図６】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その３）
【図７】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その４）
【図８】図７の状態における抵抗素子の模式的な平面図
【図９】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その５）
【図１０】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その６）
【図１１】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その７）
【図１２】図１１の状態における抵抗素子の模式的な平面図
【図１３】抵抗素子およびメモリセルトランジスタの製造工程の一段階を模式的に示す縦断面図（その８）
【符号の説明】
【００４６】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３、４は活性領域、５ａ、５ｂは抵抗体、６はコンタクト、７ａ、７ｂは第１の絶縁膜、８は第１の導電層、９は第２の絶縁膜、１０は第２の導電層、Ｒは抵抗素子、ＭＧはゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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