(57)【要約】【課題】作動電圧領域と保護電圧との間隔が低減されており、必要面積の小さいＥＳＤ保護回路を提供する。【解決手段】第１の端子（１２）および第２の端子（１４）と、該第１の端子（１２）と第２の端子（１４）の間にあるＥＳＤ電流経路（４２）とを備えるＥＳＤ保護回路（４０）であって、前記ＥＳＤ電流経路はＥＳＤトランジスタ（４４）の作動電流区間を介して導かれる。前記ＥＳＤトランジスタ（４４）は、分圧器（４８）の中間タップ（４６）の電位に依存して制御され、前記分圧器は前記第１の端子（１２）と第２の端子（１４）との間に接続されている。このＥＳＤ保護回路（４０）は、ＥＳＤトランジスタ（４４）がトランジスタ（４９）を介して制御され、トランジスタ（４９）は中間タップ（４６）の反転電位を備えるインバータ（５０）により制御されることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の端子（１２）および第２の端子（１４）と、該第１の端子（１２）と第２の端子（１４）の間にあるＥＳＤ電流経路（４２）とを備えるＥＳＤ保護回路（４０）であって、
前記ＥＳＤ電流経路はＥＳＤトランジスタ（４４）の作動電流区間を介して導かれ、
前記ＥＳＤトランジスタ（４４）は、分圧器（４８）の中間タップ（４６）の電位に依存して制御され、
前記分圧器は前記第１の端子（１２）と第２の端子（１４）との間に接続されている形式のＥＳＤ保護回路において、
前記ＥＳＤトランジスタ（４４）はトランジスタ（４９）を介して制御され、
該トランジスタ（４９）は中間タップ（４６）の反転電位を備えるインバータ５０により制御される、ことを特徴とするＥＳＤ保護回路。
【請求項２】
請求項１記載のＥＳＤ保護回路において、
前記分圧器（４８）は２つの抵抗（５２，５４）、または個々の抵抗（５６，５８，６０，６２）からなる２つの群（５２，５４）を有し、
前記抵抗はオーム抵抗またはダイオードとして実現されている、ことを特徴とするＥＳＤ保護回路。
【請求項３】
請求項１または２記載のＥＳＤ保護回路において、
前記分圧器（４８）の少なくとも２つの抵抗（５６，５８）は、反対方向に補償された温度依存性を有する、ことを特徴とするＥＳＤ保護回路。
【請求項４】
請求項１から３までのいずれか一項記載のＥＳＤ保護回路において、
前記分圧器（４８）またはその一部は温度補償のために、ダイオードまたはダイオード機能を備える構成素子を有する、ことを特徴とするＥＳＤ保護回路。
【請求項５】
請求項１から４までのいずれか一項記載のＥＳＤ保護回路において、
前記分圧器（４８）は、種々異なる材料からなるオーム抵抗（５６，５８）およびダイオード（６０，６２）を有しており、それらの材料は前記オーム抵抗およびダイオードの電圧依存性および温度依存性が少なくとも部分的に補償されるように選択されている、ことを特徴とするＥＳＤ保護回路。
【請求項６】
請求項１から５までのいずれか一項記載のＥＳＤ保護回路において、
温度補償のために用いるダイオードまたはダイオード機能を備える構成素子は、前記分圧器（４８）または分圧器の一部である、ことを特徴とするＥＳＤ保護回路。
【請求項７】
請求項６記載のＥＳＤ保護回路において、
ダイオード機能を備える構成素子としてバイポーラトランジスタ、またはユニポーラトランジスタとしてドレイン端子とゲート端子が短絡されたＣＭＯＳトランジスタが使用される、ことを特徴とするＥＳＤ保護回路。
【請求項８】
請求項１から７までのいずれか一項記載のＥＳＤ保護回路において、
前記インバータ（５０）の出力端（５８）は前記トランジスタ（４９）のゲート端子に接続されている、ことを特徴とするＥＳＤ保護回路。
【請求項９】
請求項１から８までのいずれか一項記載のＥＳＤ保護回路において、
前記インバータ（５０）は非反転機能を有する、ことを特徴とするＥＳＤ保護回路。
【請求項１０】
請求項１から９までのいずれか一項記載のＥＳＤ保護回路において、
ＥＳＤトランスタ（４４）の付加的なゲート・ソースキャパシタンスまたは付加的なゲート・ドレインキャパシタンスが設けられている、ことを特徴とするＥＳＤ保護回路。
【請求項１１】
請求項１から１０までのいずれか一項記載のＥＳＤ保護回路において、
前記インバータ（５０）は固有の電圧供給部を有する、ことを特徴とするＥＳＤ保護回路。
【請求項１２】
請求項１から１１までのいずれか一項記載のＥＳＤ保護回路において、
前記ＥＳＤトランジスタ（４４）は、動的特性を高めるために別のトランジスタ（４７）を有する、ことを特徴とするＥＳＤ保護回路。
【請求項１３】
請求項１から１２までのいずれか一項記載のＥＳＤ保護回路において、
前記ＥＳＤトランジスタ（４４）は、動的特性を高めるために第１の端子（１２）とＥＳＤトランジスタ（４４）のゲート端子との間にキャパシタンスを有する、ことを特徴とするＥＳＤ保護回路。
【請求項１４】
請求項１から１３までのいずれか一項記載のＥＳＤ保護回路において、
前記ＥＳＤトランジスタ（４４）は、動的特性を低減するために第２の端子（１４）とＥＳＤトランジスタ（４４）のゲート端子との間にキャパシタンスを有する、ことを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の端子および第２の端子と、該第１の端子と第２の端子の間にあるＥＳＤ電流経路とを備えるＥＳＤ保護回路に関するものであり、前記ＥＳＤ電流経路はＥＳＤトランジスタの作動電流区間を介して導かれ、前記ＥＳＤトランジスタは、分圧器の中間タップの電位に依存して制御され、前記分圧器は前記第１と第２の端子の間に接続されている。
【背景技術】
【０００２】
このようなＥＳＤ保護回路は例えば、US 5,465,188から公知である。
【０００３】
また本明細書で"ＥＳＤ"の略語は周知のように「静電放電（electrostatic discharge）」の意味である。ＥＳＤ保護回路は、これと接続された回路を、電位的に破壊的な静電放電から保護する。ＥＳＤ保護回路は、保護すべき回路と直列または並列に接続することができる。冒頭に述べた特徴を備える直列回路構成は、US 5,465,188から公知である。この刊行物によれば、ＥＳＤトランジスタが、過電流から保護すべき負荷と直列に接続されており、演算増幅器により制御される。この演算増幅器は、ＥＳＤトランジスタを介する電圧降下を分圧器によって測定し、基準電圧と比較する。この基準電圧は、バンドギャップリファレンスにより生成される。このような回路の利点は、US 5.465,188によれば温度の影響に対して不感であることである。演算増幅器とバンドギャップリファレンスは、それぞれ多数のトランジスタ（例えば約２０）を含んでいる。さらに公知の回路の必要面積が大きいことは欠点である。
【０００４】
バンドギャップリファレンスと演算増幅器有するＥＳＤ保護回路が保護すべき回路に対して並列に接続されることもそれ自体公知である。
【０００５】
さらに、第１と第２の端子を備え、これら第１と第２の端子が第１のＥＳＤ電流経路と第２のＥＳＤ電流経路とを有し、各ＥＳＤ電流経路はそれぞれ保護すべき回路に並列に接続されているＥＳＤ保護回路が公知である。障害のない通常状態で２つのＥＳＤ電流経路は高抵抗であり、保護すべき回路の機能をできるだけ損なわないようにする。しかし２つの端子の一方に静電放電が発生すると、２つのＥＳＤ電流経路の少なくとも１つは低抵抗になり、保護すべき回路における過剰の電荷を他方に端子に放出する。
【０００６】
一般的にＥＳＤ保護は、動的な保護と静的な保護に分けられる。動的保護のためには、ＥＳＤパルスの高い過渡電流が利用される。このＥＳＤパルスは例えば、保護すべき回路に並列に第１のＥＳＤ電流経路内にあるＥＳＤトランジスタを、そのミラーキャパシタンスを介して制御し、これにより高い横電流が保護すべき回路を通過するのを可能にする。
【０００７】
静的ＥＳＤ保護は最も簡単場合、第２の電流経路にあるツェナーダイオードによって実現される。このツェナーダイオードは第１の電流経路と保護する回路に対して並列に接続される。このようなツェナーダイオードは低電圧の際には高抵抗であり、したがって電気的に作用しない。一方、電圧値が比較的高くなると、保護すべき回路での場合により大きな横電流を通過させることができる。
【０００８】
このような保護はＥＳＤクランプとも称される。前記の動的保護との組合せも、アクティブＥＳＤクランプと称される。
【０００９】
さらにＥＳＤ保護回路自体は公知である。このＥＳＤ保護回路は、保護すべき回路と並列に接続されており、第１と第２の端子、および第１と第２の端子の間にあるＥＳＤ電流経路を有する。このＥＳＤ電流経路はＥＳＤトランジスタの作動電流区間にわたって案内されている。
【００１０】
ＥＳＤトランジスタは演算増幅器により制御される。この演算増幅器は、バンドギャップリファレンスの出力と、分圧器の中間タップの電位に依存して制御される。分圧器は第１と第２の端子の間に接続されている。
【００１１】
基本的に、ＥＳＤ保護回路が作用する保護電圧は、通常動作時に保護すべき回路の端子に発生する正規の作動電圧に対してできるだけ小さな間隔を有するべきである。
【００１２】
ここで「スナップバック」作用について説明する。この場合、横電流（すなわち保護すべき回路を通過して横に流れる電流）が「点弧電圧」を上回ると初めて作用し、「消弧電圧」ないしは「消弧電流」を下回ると初めて消失する。ここで調整される電圧も同様に、作動電圧と保護電圧の間で変化しなければならない。
【００１３】
半導体技術では、実現可能なツェナーダイオードのツェナー電圧を任意に選択することができない。したがって、複数の直列に接続されたツェナーダイオードを備える回路が、保護電圧の値が個々のツェナー電圧よりも格段に高い場合の静的ＥＳＤ保護のために使用される。動的ＥＳＤ保護のためのスイッチ速度を高めるために、カレントミラーとダーリントントランジスタ回路による実現が公知である。
【００１４】
複数の保護すべき入力端ないし回路を、カップリングダイオードを用いてただ１つのＥＳＤ端子により統合することも従来技術である。
【００１５】
ＥＳＤ保護を、正のＥＳＤパルスの保護と負のＥＳＤパルスの保護に、それぞれ１つの別個のＥＳＤ回路によって分けることも従来技術である。
【００１６】
ＥＳＤ保護回路の実現の際には、作動領域と保護電圧との間隔が、電子構成部材の仕様データへの温度影響のため不所望に大きいという第１の問題がある。この問題は、「標準」ＥＳＤ保護メカニズムに対する所要の間隔では小さすぎるサブミクロメータ技術でとくに顕著である。
【００１７】
第２の問題は、長期にわたる製造確実性と、可能な技術的適合性を保証しなければならないことである。したがってパラメータが再現可能であり、製造プロセスで検査することのできる構成素子だけが使用可能である。したがって興味深い物理的作用に基づく一連のＥＳＤ保護回路は、大量生産に十分に適していない。
【００１８】
第３の問題は、通常の半導体技術は集積されたダイオードポケットの使用に基づいており、このダイオードポケットでは個々の構成群がＰＮ接合によって相互に分離されていることにより生じる。したがって基板に対して負の電圧値をとることのできる入力端に対しては、このようなＰＮ接合を備えていない接続可能な構成素子の選択が非常に制限される。
【００１９】
第４の問題は、ＥＳＤパルスの２つの極性に対して２つのＥＳＤ保護メカニズムが必要なことである。
【００２０】
第５の問題は、複数のツェナーダイオードを直列に接続した回路では不可能なほど保護電圧が大きい場合、または保護電圧が実現可能なツェナー電圧よりも小さい場合に生じる
さらにＥＳＤ保護回路の必要面積はできるだけ小さくすべきである。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】US 5,465,188
【発明の概要】
【発明が解決しようとする課題】
【００２２】
これらを背景に本発明の課題は、作動電圧領域と保護電圧との間隔が低減されており、必要面積の小さいＥＳＤ保護回路、すなわち必要面積を低減してかつ第１の問題を解決したＥＳＤ保護回路を提供することである。
【課題を解決するための手段】
【００２３】
この課題は請求項１の特徴によって解決される。さらに別の利点は従属請求項、明細書および添付図面からも明らかとなる。
【発明の効果】
【００２４】
本発明のＥＳＤ保護回路は、演算増幅器およびバンドギャップリファレンスを有する冒頭に述べた公知の回路よりも格段に少数の構成素子しか必要としない。構成素子数が少ないことにより、構成素子のエラーによる回路故障の危険性が低下する。したがって信頼性が向上する。さらに構成素子数の減少により、ＥＳＤ保護回路の必要面積が格段に小さくなる。US 5,465,188から公知のＥＳＤ保護回路における、電気特性の温度依存性が小さいという利点も本発明では維持される。
【００２５】
前述の特徴、および以下さらに説明する特徴はそれぞれ記載した組合せだけでなく、別の組合せまたは単独でも、本発明の範囲を逸脱することなく使用することができると解される。
【００２６】
以下に、本発明の実施例を図面につき詳しく説明する。
【図面の簡単な説明】
【００２７】
【図１】バンドギャップリファレンスと演算増幅器有するそれ自体公知のＥＳＤ保護回路を示し、このＥＳＤ保護回路は保護すべき回路に対して並列に接続されている。
【図２】本発明によるＥＳＤ保護回路の第１実施例を示す。
【図３】本発明によるＥＳＤ保護回路の第２実施例を示す。
【図３ａ】図３で使用される電圧源の構成を示す。
【図４】ＥＳＤ保護回路端子間の実際の電圧と仮説的電圧の関係を示す線図である。
【図４ａ】付加的に温度依存して特性がシフトされた種々の電圧の関係を示す線図である。
【図５】動的にスイッチングする加速トランジスタを付加的に備える実施例を示す。
【図６】加速トランジスタのドレインとゲート間に付加的キャパシタを有し、ブリーダ抵抗の構成が変更された実施例を示す。
【図７】分圧器とトランジスタが択一的に別に構成された実施例を示す。
【図８】分圧器とインバータが択一的に別に構成された別の実施例を示す。
【図９】公知のＥＳＤ保護回路と本発明のＥＳＤ保護回路の必要面積を比較する図である。
【発明を実施するための形態】
【００２８】
図１に詳細が示されているように、保護すべき回路１０は第１の端子１２と第２の端子１４との間に接続されている。ＥＳＤ保護回路１６は回路１０に並列に接続されており、抵抗２０と２２からなる分圧器１８を有する。分圧器１８の中間タップ２４に調整される電位は、演算増幅器２６の反転入力端に供給される。バンドギャップリファレンス電圧源２８が、第２の端子１４と演算増幅器２６の非反転入力端との間に接続されている。演算増幅器２６の出力端はＰＭＯＳ−ＥＳＤトランジスタ３０のゲートＧを制御し、ソースＳは第１の端子１２と、ドレインＤは第２の端子１４と接続されている。
【００２９】
通常の作動領域では、すなわち第１の端子１２と第２の端子１４との間の電圧の高さが許容できるとき、わずかな電流しか分圧器１８を介して流れない。抵抗２０，２２は、中間タップ２４の電位がこの場合は、バンドギャップリファレンス２８の電位よりも低くなるように選定されている。その結果、演算増幅器２６の出力信号は正であり、ＰＭＯＳ−ＥＳＤトランジスタ３０の抵抗は大きい。したがってＰＭＯＳ−ＥＳＤトランジスタ３０は電気的にほとんど作用しない。
【００３０】
第１の端子１２に静電放電が発生すると、分圧器１８を介する電圧が上昇し、ひいては中間タップ２４の電位も上昇する。これにより演算増幅器２６の入力端の間の、最初は正であった電位差が小さくなり、または負にまでなる。その結果、最初は正であった出力信号も同様に小さくなり、または負にまでなる。これによりＰＭＯＳ−ＥＳＤトランジスタ３０が導通制御され、第１の端子１２に発生した静電放電はＥＳＤトランジスタ３０を介し、保護すべき回路１０を通過して第２の端子１４に流れる。図１に等価の保護回路はＰＭＯＳトランジスタ３０の代わりにＮＭＯＳトランジスタを使用する。ここでは演算増幅器２６の反転入力端と非反転入力端とは入れ替えられる。
【００３１】
図２は、第１の端子１２と第２の端子１４を備えるＥＳＤ保護回路４０を詳細に示す。第１の端子１２と第２の端子１４との間にはＥＳＤ電流経路４２があり、この電流経路はＥＳＤトランジスタ４４の作動電流区間を介して導かれる。ＥＳＤトランジスタ４４は、分圧器４８の中間タップ４６の電位に依存して導通制御される。前記分圧器は前記第１の端子１２と第２の端子１４の間に接続されている。このＥＳＤ保護回路４０は、ＥＳＤトランジスタ４４がトランジスタ４９を介して制御されることを特徴とする。トランジスタ４９は中間タップ４６の反転電位を備えるインバータ５０により制御される。
【００３２】
分圧器４８は２つの抵抗５２，５４、または個々の抵抗５６，５８，６０，６２からなる２つの群５２，５４を有する。抵抗はオーム抵抗またはダイオードとして実現することができる。
【００３３】
インバータ５０は、ＮＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６６からなるＣＭＯＳトランジスタペアを有する。これらのゲート端子はそれぞれ中間タップ４６に接続されている。インバータ５０の出力端５８はトランジスタ４９のゲート端子に接続されている。トランジスタ４９は、第１の端子１２と第２の端子１４との間でブリーダ抵抗７０と直列に接続されている。ブリーダ抵抗７０はトランジスタ４９の電流端子と第２の端子１４との間にある。トランジスタ４９とブリーダ抵抗７０との間のゲート端子４５は、ＥＳＤトランジスタ４４のゲートと接続されている。
【００３４】
この実施例では、動的にスイッチングするＥＳＤトランジスタ４４が動的ＥＳＤ保護のベースとして使用される。静的保護により補充するために、パッシブにスイッチングするツェナーダイオードではなくアクティブ回路が使用される。このアクティブ回路はトランジスタ４９（ここではＰチャネルＭＯＳＦＥＴとして構成される）と増幅インバータ５０を有する。増幅インバータはトランジスタ４９を、分圧器４８でスイッチ電圧を上回るときに導通制御する。この分圧器では個別経路の一部が電圧安定性のダイオードによって置換されている。
【００３５】
その機能はインバータ５０の増幅作用に基づく。これにより、作動電圧と保護電圧との間の間隔を縮小することができる。第１の端子１２と第２の端子１４との間が、許容作動電圧よりも小さい供給電圧であれば、分圧器４８はその中間タップ４６に、増幅インバータがトランジスタ４９をまだスイッチオフ状態に維持する電圧値を送出する。この場合、ＥＳＤトランジスタ４４はスイッチオフされており、導通しないか、または非常にわずかしか導通しない。比較的に大きな正の電圧が第１の端子１２と第２の端子１４との間に発生すると、分圧器４８の中間タップ４６に、増幅インバータ５０がトランジスタ４９を導通制御する値が発生する。所望のようにＥＳＤトランジスタ４４が同様に導通制御され、第１の端子１２に発生した静電放電は大部分が、スイッチオンされたＥＳＤトランジスタ４４を介し、保護すべき回路１０を通過して第２の端子１４に導かれる。
【００３６】
この実施例はとりわけ、作動電圧と保護電圧との間隔が非常に小さいことを特徴とする。
【００３７】
有利には、電気的パラメータが再現可能であり、製造プロセスで検査することのできる構成素子だけが必要となる。これにより長年にわたる製造確実性、可能な技術的適合性が保証される。
【００３８】
保護電圧が、実現可能なツェナー電圧に依存しないことも同様に有利である。したがって任意に小さな値も分圧器により可能である。
【００３９】
さらに、この回路は基本的にＥＳＤパルスの両極性でのＥＳＤ保護に適しているので有利である。なぜなら構成素子の選択は、集積ダイオードポケットで製造されたにもかかわらず、負電位の際に寄生的なエラー機能を有していない素子に制限することができるからである。
【００４０】
ＥＳＤトランジスタ４４をスイッチオンする保護電圧を小さくすることによって、回路１０にＥＳＤパルスが発生する際の最大電圧と、回路１０に誘導される電力が縮小されることも有利である。これにより保護すべき回路１０でも比較的小さな「頑強でない」構成素子を使用することができる。これにより、保護すべき回路１２０とＥＳＤ保護回路４０からなる全体回路の必要面積がさらに低減され、全体コストも相応に縮小される。
【００４１】
分圧器４８の２つの抵抗５２，５４、または個々の抵抗５６，５８，６０，６２からなる２つの群５２，５４を適切に選択することにより、温度依存性を最小にすることができ、ひいては作動電圧と保護電圧との間隔をさらに小さくすることができる。例えば温度依存性が反対方向に補償された抵抗５６と５８を使用することができる。
【００４２】
有利な構成は、種々異なる材料の構成素子５６および／または５８および／または６０および／または６２から分圧器が実現されることを特徴とする。これにより電圧依存性および温度依存性を最小にすることができる。別の構成では、分圧器４８またはその一部が温度補償のために、ダイオードまたはダイオード機能を備える構成素子により補充される。ダイオード機能を備える構成素子として、バイポーラトランジスタまたはユニポーラトランジスタ、例えばドレイン端子とゲート端子が短絡されたＣＭＯＳトランジスタが考えられる。
【００４３】
増幅インバータ５０は正帰還を有してはならない。正帰還の場合には、不所望の静的電圧状態を生じさせるヒステリシスの発生することがある。このような不所望の静的電圧状態とは、生じる横電流がスイッチオフには小さすぎるが、持続的負荷としては大きすぎるような状態である。点Ａ、Ｂ、Ｃは、図５と６に示された別の構成を接続することのできるインタフェースを示す。
【００４４】
図３は、増幅インバータ５０が固有の供給電圧源７５を有する実施例を示す。
【００４５】
インバータ５０の端子７６は、図２の実施例のようには第２の端子１４に直接接続されていない。その代わりに、端子７６は供給電圧源７５に接続されており、この供給電圧源７５が第１の端子１２と第２の端子１４との間に接続されている。
【００４６】
これによりインバータ５０の供給電圧はＥＳＤ電圧パルスから導出される。これにより作動電圧と保護電圧は、インバータ５０の一般的に制限された電圧領域に依存しなくなる。第２の端子１４の電位は基板電圧よりも小さくすることができる。
【００４７】
したがって図３の実施例は、上記の第３の問題を解決するのに適する。すでに述べたように第３の問題は、通常の半導体技術は集積されたダイオードポケットの使用に基づいており、このダイオードポケットでは個々の構成群がＰＮ接合によって相互に分離されていることにより生じる。したがって基板に対して負の電圧値をとることのできる入力端に対しては、このようなＰＮ接合を備えていない接続可能な構成素子の選択が非常に制限される。
【００４８】
図３の実施例により、負の電圧に対する入力端を、技術的限界までの選択可能な電圧領域で設けることができる。この利点は、すでに図２の実施例と関連して述べた利点に加えて得られる。ＥＳＤトランジスタ４４内の寄生ダイオードにより、それぞれ反対極性のＥＳＤパルスについてさらなる要求が課されなければ前記第４の問題も解決したと見なすことができる。
【００４９】
図３ａは、図３の電圧源７５の具体的構成を示す。この構成で電圧源７５は、阻止方向に接続されたツェナーダイオード７２とオーム抵抗７４からなる直列回路を有する。ツェナーダイオード７２とオーム抵抗７４はこの順序で第１の端子１２と第２の端子１４の間に接続されている。インバータ５０の端子７６は、抵抗７４とツェナーダイオード７２の間の中間タップ７８に接続されている。これにより、ＥＳＤ発生の際に第１の端子１２の正の荷電によりインバータ５０を介して降下する電圧が、ツェナーダイオードの導通電圧の値に制限される。
【００５０】
図４は、回路４０における種々の電圧と、端子１２と１４の間に調整される出力電圧Ｕ＿ｖｅｒとの関係を示す。ここで横軸の値Ｕ＿ｖｅｒは、端子１２と１４に接続することのできる負荷されない電圧源の電圧値に相当する。ここでは本発明の理解のために、低い値Ｕ＿ｖｅｒ≪Ｕ＿ｓは、電圧源の正規の所望の電圧値であり、高い値Ｕ＿ｖｅｒ  ＞  Ｕ＿ｓはＥＳＤ発生に起因するものであると仮定することができる。
【００５１】
このような電圧源が回路４０の端子１２と１４に接続されると、これらの端子１２，１４間に生じる電圧は周知のように電圧源のオーム性内部抵抗に依存する。
【００５２】
理想電圧源を仮想例とすれば、電圧源の内部抵抗はゼロである。したがって端子１２と１４の間の電圧は電圧源のソース電圧に相当することとなり、このソース電圧はＥＳＤ発生の際に高い値をとることがある。
【００５３】
特性曲線８１は、回路４０の端子１２と１４の間の電圧Ｕ＿ｖｅｒを仮想例について示す。この電圧Ｕ＿ｖｅｒは理想電圧源により、すなわち任意の大きさの電流を送出するＥＳＤパルスにより生成される。特性曲線８１はこの仮想境界例では４５°の傾きであり、横軸にプロットされた供給電圧の値Ｕ＿ｖｅｒの長さの値は縦軸に同じようにマッピングされる。
【００５４】
この特性は実際には不所望のものである。なぜならＥＳＤ電流と電圧が大きいときには回路１０が破壊されることになるからである。むしろ望ましいのは、特性曲線８１から分岐する特性曲線８６により表される。
【００５５】
この特性曲線８６は、本当にＥＳＤが発生し、ＥＳＤトランジスタ４４が作用するときの、端子１２と１４間の電圧を表す。
【００５６】
特性曲線８０は、中間タップ４６、すなわちインバータ５０の入力端における電圧Ｕ＿ｉｎｖと、端子１２と１４の間の供給電圧源Ｕ＿ｖｅｒとの関係を、ＥＳＤトランジスタ４４が存在しない場合に対して示す。特性曲線８０は、ダイオード６０，６２の順方向電圧の分だけ加算的にずらせば特性曲線８１に相当する。したがって特性曲線８０は、特性曲線８１と同じ前提の下に生じる。
【００５７】
特性曲線８３は、インバータ５０の入力端でインバータの切り替えのために必要なスイッチ電圧を表す。このスイッチ電圧は一次近似で、供給電圧Ｕ＿ｖｅｒの不変の成分として生じる。横軸の電圧値Ｕ＿ｍｉｎは、インバータ５０の正しい機能のために必要な供給電圧Ｕ＿ｖｅｒを表す。
【００５８】
供給電圧Ｕ＿ｖｅｒの値がＵ＿０より小さい場合、ダイオード６０と６２はまだ阻止状態であり、したがって電流は分圧器４８を介して流れない。Ｕ＿ｖｅｒがダイオード６０と６２の順方向電圧Ｕ＿０を越えると直ちに、分圧器４８を通る電流が上昇し、中間タップ４６の電圧は特性曲線８０に相応して上昇する。特性曲線８０は、始めは所要のスイッチ電圧の特性曲線８３の下を経過する。
【００５９】
しかし特性曲線８０は、供給電圧Ｕ＿ｖｅｒがさらに上昇すると特性曲線８３よりも急峻に上昇するから、２つの特性曲線は供給電圧Ｕ＿ｖｅｒの値Ｕ＿ｓで交差する。この交点で、分圧器４８の中間タップ４６の電圧は、供給電圧に依存するインバータ５０のスイッチ電圧を上回る。ＰＭＯＳ６６は阻止され、ＮＭＯＳ６４はスイッチオンされる。相応してＰＭＯＳ４９のゲート電位は、下方の端子１４の電位によって決定される。ＰＭＯＳトランジスタ４９はスイッチオンされ、これにより作動電流を、ＥＳＤ電流経路４２を介しＥＳＤトランジスタ４４を通して流すことができる。ＥＳＤトランジスタ４４は実際の供給電圧Ｕ＿ｖｅｒを相応の横電流によって制限する。これにより供給電圧のさらなる上昇が阻止されるか、少なくとも大きく緩和される。
【００６０】
オーム性内部抵抗を備える現実の電圧供給部では、供給電圧が特性曲線８６に相当する。中間タップ４６で実際に測定可能な電圧は特性曲線分岐８５によって表される。横軸に前もって定められた値Ｕ＿ｓを越えるとＥＳＤトランジスタ４４が全無的にスイッチオンされる。この値Ｕ＿ｓは、値Ｕ＿ｓｃｈｕｔｚを備える特性曲線８６上ではＥＳＤ保護機能が投入されるときの供給電圧に相当する。
【００６１】
図４ａは、図４とは特性曲線８２と８４が付加されていることで異なっている。これらの付加的特性曲線は、実線で示した特性曲線８０と平行に延在し、温度に依存する特性曲線偏移の領域を表す。上側の一点鎖線８２は温度が高い場合の経過を一般的に表し、下側の一点鎖線８４は温度が低い場合の経過を表す。相応にしてＥＳＤトランジスタ４４が全無的にスイッチオンされる供給電圧Ｕ＿ｖｅｒの値も、温度が低い場合には上方に、温度が高い場合には下方にシフトする。すでに述べたように、構成素子５６、５８、６０、６２を適切に選択することにより、特性曲線８２と８４の差を最小にすることができる。
【００６２】
下側の値Ｕ＿ａは、回路１０の最大許容正規作動電圧の下側限界を表す。Ｕ＿ａより上では保護回路４０が温度に依存してすでに作用してしまうことあり得る。
【００６３】
上側の値Ｕ＿ｍは、回路１０の最大許容正規作動電圧の上側限界を表す。Ｕ＿ｍより上では保護回路４０が温度に依存せずに確実に作用する。
【００６４】
しかしこれらの温度依存性は従来技術よりも小さい。したがってＥＳＤトランジスタ４４が全無的にスイッチオンされる保護電圧Ｕ＿ｓｃｈｕｔｚの値は、回路１０の正規供給電圧の作動領域に従来技術の場合よりも接近する。
【００６５】
図５による構成では、動的にスイッチングする加速トランジスタ４７がＥＳＤトランジスタ４４のドレインとゲートの間に少なくとも１つ付加的に設けられている。これによって動的特性を向上することができる。本明細書で動的特性とは勾配ｄ／ｄＵであると理解されたい。すなわち供給電圧Ｕ＿ｖｅｒの上昇速度である。
【００６６】
ＥＳＤトランジスタ４４をそのミラーキャパシタンスを介してスイッチオンするために必要なＥＳＤパルスの最小過渡が加速トランジスタによって補助され、一般的には減少する。動的特性を高めることにより、ＥＳＤ現象が同じであっても小さなＥＳＤトランジスタ４４を使用することができる。このことは必要面積のさらなる減少につながり、有利である。
【００６７】
別の構成では、付加的なゲート・ソースキャパシタンスまたは付加的なゲート・ドレインキャパシタンスがＥＳＤトランスタ４４のために設けられている。付加的なゲート・ソースキャパシタンスは動的特性を低減するが、付加的にゲート・ドレイン（ミラー）キャパシタンスは動的特性を相応に高める。付加的なキャパシタンスを適切に選択することにより、動的特性を回路の適用領域に適合することができる。
【００６８】
図６に示すように付加的なキャパシタンス４３は、動的特性を高める加速トランジスタ４７のドレインとゲートとの間に、またはゲートとソースとの間、またはゲートと第２の端子１４との間に接続することができる。別の変形実施例として、付加的キャパシタンスのブリーダ抵抗７１を第２の端子１４に接続することもできる。
【００６９】
さらに有利には、トランジスタ４９を全無的に制御することにより、インバータ５０の置換によってまたはただ１つのデジタル機能（ｎａｎｄ／ｎｏｒゲート）の追加によって静的ＥＳＤ保護を遮断することができる。このことは、検査および特性決定のために素子を過負荷の下で測定またはスクリーニングする場合に有利である。
【００７０】
さらにトランジスタ４９を全無的に制御することにより、複数の分圧器および／またはインバータ回路を使用することができる。これら複数の分圧器および／またはインバータ回路は相互に依存せずに機能し、プログラミングされてスイッチオンオフする。適切に選択すれば、複数の分圧器と複数の増幅器回路を同時に使用することで、作動電圧と保護電圧との間の間隔をさらに小さくすることができる。
【００７１】
さらに分圧器を、単純なデジタル制御によりプログラミングして切り替えられるように構成すると有利である。これにより異なる保護電圧を調整することができる。
【００７２】
ここまで説明した実施例は、分圧器４８の一方の分岐路５４にダイオード６０，６２を含んでおり、ＰＭＯＳタイプのインバータ５０とトランジスタ４９を有している。図７に示した構成では、分圧器４８の他方の分岐路５２が１つまたは複数のダイオードによって形成されている。さらにこの構成では、ＮＭＯＳタイプのトランジスタ４９が使用される。機能は、図２の対象の機能と等価である。
【００７３】
図８に示した構成では、分圧器４８の他方の分岐路５２がダイオードによって形成されている。トランジスタ４９はＰＭＯＳタイプである。インバータ５０はデジタルバッファにより置換されている。このデジタルバッファは通常は直列に接続された２つのインバータからなる。この回路はさらに急峻な切替点を有し、作動電圧と保護電圧との間の間隔をさらに低減する。
【００７４】
図９は、本発明により達成される面積節約を示す。上側の列は公知のＥＳＤ回路１６の必要面積を示す。この面積は、バンドギャップリファレンス２８と演算増幅器２６の多数のトランジスタによって比較的大きくなっている。ここで各矩形の大きさは、所属の回路部材の必要面積を量的に表す。公知のＥＳＤ回路１６の必要面積は、保護回路１０の必要面積よりも２倍から３倍大きい。
【００７５】
下側の列は本発明のＥＳＤ回路４０の必要面積を示す。ここでは面積の節約が、大きな面積を必要とするモジュール、例えばバンドギャップリファレンスと演算増幅器を設けずに、その代わりに１つのインバータ５０と１つのトランジスタ増幅器４９を使用することによって達成される。上に説明したようにＥＳＤトランジスタ４４も比較的に小さく構成することができるので、それによっても面積がさらに節約される。全体として本発明のＥＳＤ保護回路の必要面積は、保護すべき回路１０の必要面積よりも小さい。本発明の重要な利点は、面積低減の利点が動的特性の低下と結び付かないことである。
【図１】
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【図２】
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【図３】
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【図３ａ】
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【図４】
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【図４ａ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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