(57)【要約】      （修正有）【課題】簡易な構造で、かつ小型化が可能なＣＭＯＳ半導体装置を得る。【解決手段】ＣＭＯＳ半導体装置であって、絶縁性の基板１と、基板１上に設けられる凸部形状のゲート電極２と、ゲート電極２の上面２ａ並びに第１の側面２ｂ及び第２の側面２ｃを覆う絶縁膜３と、絶縁膜３を介してゲート電極の上面２ａ上に設けられるドレイン電極４と、ゲート電極２の第１の側面２ａ側の基板１上に設けられ、第１の電源端子側に接続される第１のソース電極５と、ドレイン電極４と第１のソース電極５の間を覆い、Ｐチャネル領域を形成するため設けられる第１の半導体層７と、ゲート電極２の第２の側面２ｃ側の基板１上に設けられ、第２の電源端子側に接続される第２のソース電極６と、ドレイン電極４と第２のソース電極６の間を覆い、Ｎチャネル領域を形成するため設けられる第２の半導体層８とから構成されることを特徴としている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源端子側に接続されるＰチャネル型電界効果トランジスタと、前記第１の電源端子よりも低い電位の第２の電源端子側に接続されるＮチャネル型電界効果トランジスタとを組み合わせたＣＭＯＳ回路を含むＣＭＯＳ半導体装置であって、
絶縁性の基板と、
前記基板上に設けられる凸部形状のゲート電極と、
前記ゲート電極の上面並びに第１の側面及び第２の側面を覆う絶縁膜と、
前記絶縁膜を介して前記ゲート電極の上面上に設けられるドレイン電極と、
前記ゲート電極の前記第１の側面側の前記基板上に設けられ、前記第１の電源端子側に接続される第１のソース電極と、
前記ドレイン電極と前記第１のソース電極の間を覆い、Ｐチャネル領域を形成するため設けられる第１の半導体層と、
前記ゲート電極の第２の側面側の前記基板上に設けられ、前記第２の電源端子側に接続される第２のソース電極と、
前記ドレイン電極と前記第２のソース電極の間を覆い、Ｎチャネル領域を形成するため設けられる第２の半導体層とを備え、
前記Ｐチャネル型電界効果トランジスタが、前記ゲート電極、前記絶縁膜、前記ドレイン電極、前記第１のソース電極、及び前記第１の半導体層から構成され、前記Ｎチャネル型電界効果トランジスタが、前記ゲート電極、前記絶縁膜、前記ドレイン電極、前記第２のソース電極、及び前記第２の半導体層から構成され、前記ゲート電極が前記ＣＭＯＳ回路の入力端子であり、前記ドレイン電極が前記ＣＭＯＳ回路の出力端子であることを特徴とするＣＭＯＳ半導体装置。
【請求項２】
前記第１の半導体層及び前記第２の半導体層が、有機半導体材料から形成されていることを特徴とする請求項１に記載のＣＭＯＳ半導体装置。
【請求項３】
前記第１の半導体層と前記第２の半導体層のチャネル領域の幅が異なるように形成されていることを特徴とする請求項１または２に記載のＣＭＯＳ半導体装置。
【請求項４】
前記ゲート電極の前記第１の側面と前記第２の側面が互いに対向するように設けられていることを特徴とする請求項１〜３のいずれか１項に記載のＣＭＯＳ半導体装置。
【請求項５】
前記ゲート電極の前記第１の側面及び前記第２の側面のいずれか一方が、前記対向する部分を有するとともに他方の側面に向かって延びる第３の側面部分を有しており、前記Ｐチャネル型電界効果トランジスタ及び前記Ｎチャネル型電界効果トランジスタの内の一方が前記第３の側面部分まで延びるように設けられていることを特徴とする請求項４に記載のＣＭＯＳ半導体装置。
【請求項６】
前記第１の半導体層がｐ型半導体層から形成され、前記第２の半導体層がｎ型半導体層から形成されていることを特徴とする請求項１〜５のいずれか１項に記載のＣＭＯＳ半導体装置。
【請求項７】
前記第１の半導体層及び前記第２の半導体層が、ｐ型及びｎ型の両極性を有する半導体層から形成されていることを特徴とする請求項１〜５のいずれか１項に記載のＣＭＯＳ半導体装置。
【請求項８】
前記両極性を有する半導体層が、ｐ型半導体層とｎ型半導体層を積層して形成したものであることを特徴とする請求項７に記載のＣＭＯＳ半導体装置。
【請求項９】
ＣＭＯＳインバータ回路であることを特徴とする請求項１〜８のいずれか１項に記載のＣＭＯＳ半導体装置。
【請求項１０】
前記ＣＭＯＳ回路を含むＮＡＮＤ回路が形成されていることを特徴とする請求項１〜８のいずれか１項に記載のＣＭＯＳ半導体装置。
【請求項１１】
前記ＮＡＮＤ回路を形成するため、第２のＰチャネル型電界効果トランジスタと第２のＮチャネル型電界効果トランジスタをさらに備え、
前記第２のＰチャネル型電界効果トランジスタのソース電極は前記第１の電源端子に接続され、前記第２のＰチャネル型電界効果トランジスタのドレイン電極及び前記ＣＭＯＳ回路の前記出力端子は前記ＮＡＮＤ回路の出力端子に接続され、
前記第２のＮチャネル型電界効果トランジスタのソース電極は前記第２の電源端子に接続され、前記第２のＮチャネル型電界効果トランジスタのドレイン電極は前記ＣＭＯＳ回路の前記第２のソース電極に接続され、
前記ＣＭＯＳ回路の入力端子は前記ＮＡＮＤ回路の第１の入力端子に接続され、前記第２のＰチャネル型電界効果トランジスタのゲート電極及び前記第２のＮチャネル型電界効果トランジスタのゲート電極は前記ＮＡＮＤ回路の第２の入力端子に接続されていることを特徴とする請求項１０に記載のＣＭＯＳ半導体装置。
【請求項１２】
前記ＣＭＯＳ回路を含むＮＯＲ回路が形成されていることを特徴とする請求項１〜８のいずれか１項に記載のＣＭＯＳ半導体装置。
【請求項１３】
前記ＮＯＲ回路を形成するため、第２のＰチャネル型電界効果トランジスタと第２のＮチャネル型電界効果トランジスタをさらに備え、
前記第２のＮチャネル型電界効果トランジスタのソース電極は前記第２の電極端子に接続され、前記第２のＮチャネル型電界効果トランジスタのドレイン電極及び前記ＣＭＯＳ回路の前記出力端子は前記ＮＯＲ回路の出力端子に接続され、
前記第２のＰチャネル型電界効果トランジスタのソース電極は前記第１の電極端子に接続され、前記第２のＮチャネル型電界効果トランジスタのドレイン電極は前記ＣＭＯＳ回路の前記第１のソース電極に接続され、
前記第２のＮチャネル型電界効果トランジスタのゲート電極及び前記第２のＰチャネル型電界効果トランジスタのゲート電極は前記ＮＯＲ回路の第１の入力端子に接続され、前記ＣＭＯＳ回路の入力端子は前記ＮＯＲ回路の第２の入力端子に接続されていることを特徴とする請求項１２に記載のＣＭＯＳ半導体装置。
【請求項１４】
前記第２のＰチャネル型電界効果トランジスタ及び前記第２のＮチャネル型電界効果トランジスタのそれぞれが、
前記基板上に設けられる凸部形状の第２のゲート電極と、
前記第２のゲート電極の上面及び側面を覆う第２の絶縁膜と、
前記第２の絶縁膜を介して前記第２のゲート電極の上面上に設けられる上方電極と、
前記ゲート電極の側面上の前記第２の絶縁膜に沿う領域が、前記上方電極との間で形成するチャネル領域となるように、前記基板上に設けられる下方電極と、
前記上方電極及び前記下方電極の間を覆い、前記チャネルを形成するように設けられる第３の半導体層とを備えることを特徴とする請求項１１または１３に記載のＣＭＯＳ半導体装置。
【請求項１５】
前記第２のＰチャネル型電界効果トランジスタの前記第２のゲート電極と、前記第２のＮチャネル型電界効果トランジスタの前記第２のゲート電極が一体的に形成されていることを特徴とする請求項１４に記載のＣＭＯＳ半導体装置。
【請求項１６】
前記第２のゲート電極を挟む両側に、前記下方電極をそれぞれ設け、一方の前記下方電極をソース電極、他方の前記下方電極をドレイン電極として機能させ、かつ前記
上方電極をフローティング電極として機能させることにより、前記第２のゲート電極の両側の側面上に設けた前記第３の半導体層にそれぞれ前記チャネル領域を形成したことを特徴とする請求項１４または１５に記載のＣＭＯＳ半導体装置。
【請求項１７】
前記下方電極をソース電極として機能させ、かつ前記上方電極をドレイン電極として機能させることにより、前記第２のゲート電極の１つの側面上にのみ設けた前記第３の半導体層に前記チャネル領域を形成したことを特徴とする請求項１４または１５に記載のＣＭＯＳ半導体装置。
【請求項１８】
前記第２のゲート電極が互いに対向する一対の側面を有しており、前記第２のＰチャネル型電界効果トランジスタの前記第３の半導体層が前記第２のゲート電極の一方の側面上に設けられており、前記第２のＮチャネル型電界効果トランジスタの前記第３の半導体層が前記第２のゲート電極の他方の側面上に設けられていることを特徴とする請求項１７に記載のＣＭＯＳ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタを組み合わせたＣＭＯＳ回路を含むＣＭＯＳ半導体装置に関するものである。
【背景技術】
【０００２】
近年、従来の無機系材料に替えて、有機材料を活性材料として用いる有機薄膜素子への注目が集まっている。有機薄膜素子の代表例としては、有機薄膜トランジスタや、有機ＥＬ素子等が挙げられる。有機薄膜素子は、シリコン系等の無機半導体系素子に比べて低温での膜形成が可能であり、超軽量、薄型でフレキシブルなプラスチック基板上にも形成が可能であるため、新しいデバイスの創出や、低コスト化面での期待が高い。
【０００３】
有機半導体を用いた有機薄膜トランジスタの代表例として、高分子系材料であるポリチオフェンを用いた電界効果型トランジスタ（非特許文献１）や、低分子系材料であるペンタセンを用いた電界効果型トランジスタ（非特許文献２）などが報告されている。いずれもチャネル領域が基板に対して水平に設けられた、ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造が用いられているが、動作電圧が２０〜３０Ｖ程度と高く、十分なドレイン電流は得られていなかった。
【０００４】
有機薄膜トランジスタのドレイン電流を増加させる方法としては、チャネル領域の幅を増加させる方法が挙げられる。しかしながら、チャネル領域の幅を増加させると、有機薄膜トランジスタの占有面積が増加し、開口率が低下するという問題を生じる。また、低い開口率でパネル輝度を上げようとすると、チャネルの寿命が短くなるという問題を生じる。
【０００５】
ドレイン電流を増加させるもう１つの方法として、チャネル領域の長さを短くする方法が挙げられる。チャネル領域の長さを短くする方法として、チャネル領域を縦方向に設け、薄膜の厚みでチャネル領域の長さを制限する方法が挙げられる（特許文献１及び２、並びに非特許文献３など）。
【０００６】
上記のように、チャネル領域を縦方向に設けた縦型の電界効果トランジスタにおいては、高い精度でかつ容易に、チャネル領域の長さを短くすることができ、ソース／ドレイン電極と、ゲート電極を自己整合的に形成することができる。
【０００７】
このような縦型の電界効果トランジスタを用いて、Ｐチャネル型トランジスタとＮチャネル型トランジスタを組み合わせたＣＭＯＳ  ＦＥＴ（Complementary metal-oxide-semiconductor field-effect transistor）を用いた回路が実現されている。このようなＣＭＯＳ回路は、論理ゲート、メモリーＩＣ、スイッチング素子、増幅素子などの基本構成素子となるものである。
【０００８】
縦型トランジスタを用いたＣＭＯＳの例として、Ｐ型トランジスタとＮ型トランジスタを積層した構造で、ゲート酸化膜を介してゲート電極を形成した構造（特許文献３）や、縦型のＰ型トランジスタと縦型のＮ型トランジスタとをそれぞれ作製し、それぞれのドレイン電極を接合した構造（特許文献４）などが開示されている。
【０００９】
また、有機半導体を用いて作製したＣＭＯＳの例としては、無機のＮチャネル型トランジスタと有機のＰチャネル型トランジスタを組み合わせた構造が開示されている（特許文献５）。また、有機半導体を用いた縦構造のインバータの例としては、ソース電極層、半導体電極層、及びドレイン電極層を順次積層し、これらの層の一方の側面に接するように、垂直方向に立ててゲート絶縁膜及び電極層を順次設けた構造が開示されている（特許文献６）。
【００１０】
しかしながら、このような縦型のＣＭＯＳ回路は、小面積化することができるが、その構造が複雑であるという問題があった。また、有機半導体を用いたデバイスの特徴である、印刷プロセス等での作製が困難であるという問題があった。
【特許文献１】特開２００４−３４９２９２号公報
【特許文献２】特開２００５−１９４４６号公報
【特許文献３】特開平６−４５５４６号公報
【特許文献４】特開２００３−１７９１６０号公報
【特許文献５】特開平９−１９９７３２号公報
【特許文献６】特開２００３−３２４１９８号公報
【非特許文献１】A. Tsumura, H. Koezuka, and T. Ando, Appl. Phys. Lett., Vol. 49, p. 1210, 1986
【非特許文献２】D. J. Gundlach, Y. Y. Lin, T. N. Jackson, S. F. Nelson, and D. G. Schlom, IEEE Electron Device Lett., Vol. 18, p. 87, 1997
【非特許文献３】K. Kudo, M. Iizuka, S. Kuniyoshi, and K. Tanaka, Thin Solid Films, Vol. 393, p. 362, 2001
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、簡易な構造で、かつ小型化が可能なＣＭＯＳ半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、第１の電源端子側に接続されるＰチャネル型電界効果トランジスタと、第１の電源端子よりも低い電位の第２の電源端子側に接続されるＮチャネル型電界効果トランジスタとを組み合わせたＣＭＯＳ回路を含むＣＭＯＳ半導体装置であって、絶縁性の基板と、基板上に設けられる凸部形状のゲート電極と、ゲート電極の上面並びに第１の側面及び第２の側面を覆う絶縁膜と、絶縁膜を介してゲート電極の上面上に設けられるドレイン電極と、ゲート電極の第１の側面側の基板上に設けられ、第１の電源端子側に接続される第１のソース電極と、ドレイン電極と第１のソース電極の間を覆い、Ｐチャネル領域を形成するため設けられる第１の半導体層と、ゲート電極の第２の側面側の基板上に設けられ、第２の電源端子側に接続される第２のソース電極と、ドレイン電極と第２のソース電極の間を覆い、Ｎチャネル領域を形成するため設けられる第２の半導体層とを備え、Ｐチャネル型電界効果トランジスタが、ゲート電極、絶縁膜、ドレイン電極、第１のソース電極、及び第１の半導体層から構成され、Ｎチャネル型電界効果トランジスタが、ゲート電極、絶縁膜、ドレイン電極、第２のソース電極、及び第２の半導体層から構成され、ゲート電極がＣＭＯＳ回路の入力端子であり、ドレイン電極がＣＭＯＳ回路の出力端子であることを特徴としている。
【００１３】
本発明においては、凸部形状のゲート電極の第１の側面側に第１の半導体層を形成してＰチャネル領域を形成するとともに、第２の側面側に第２の半導体層を形成してＮチャネル領域を形成している。１つのゲート電極を用いて、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタを形成するとともに、ドレイン電極を共通にして用いているので、装置全体を小型化することができる。また、通常のＣＭＯＳ回路は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタの２つのトランジスタを形成する面積が必要であるが、本発明によれば、１つのトランジスタの面積でＣＭＯＳ回路を形成することができるため、小型化することができる。
【００１４】
また、印刷プロセスなどを用いて第１の半導体層及び第２の半導体層を形成することができるので、有機半導体材料を用いて簡易に製造することができる。
【００１５】
本発明においては、第１の半導体層及び第２の半導体層を、有機半導体材料から形成することが好ましい。有機半導体材料を用いることにより、第１の半導体層及び第２の半導体層を、印刷プロセスや塗布プロセスなどで簡易に形成することができる。
【００１６】
また、本発明においては、第１の半導体層と第２の半導体層のチャネル領域幅が異なるように形成することができる。このため、第１の半導体層を形成する材料と第２の半導体層を形成する材料において、電荷移動特性などが異なる場合に、チャネル領域の幅を調整することにより、Ｐチャネル領域とＮチャネル領域における電流値をほぼ同じ大きさにすることができる。
【００１７】
また、本発明においては、ゲート電極の第１の側面と第２の側面は、互いに対向するように設けられていることが好ましい。このような場合において、上記のように、第１の半導体層と第２の半導体層のチャネル領域の幅を異なるように形成して、Ｐチャネル領域とＮチャネル領域の電流値の大きさをコントロールすることができる。また、ゲート電極の第１の側面及び第２の側面のいずれか一方が、対向する部分とともに、他方の側面に向かって延びる第３の側面部分を有する場合、この第３の側面部分までＰチャネル型電界効果トランジスタ及びｎチャネル型電界効果トランジスタの内の一方を延びるように形成してもよい。これにより、さらにチャネル領域の幅を増加させることができ、より広い範囲でチャネル領域の幅の調整が可能になる。
【００１８】
本発明において、第１の半導体層はｐ型半導体層から形成することができ、第２の半導体層はｎ型半導体層から形成することができる。
【００１９】
しかしながら、第１の半導体層及び第２の半導体層を、ｐ型及びｎ型の両極性を有する半導体層から形成してもよい。このような両極性を有する半導体層から第１の半導体層及び第２の半導体層を形成した場合であっても、これらの半導体層に印加される電圧の違いなどにより、第１の半導体層をＰチャネル領域として用い、第２の半導体層をＮチャネル領域として用いることができる。
【００２０】
上記のような両極性を有する半導体層は、ｐ型半導体材料とｎ型半導体材料を混合した材料を用いて形成してもよいし、ｐ型半導体層とｎ型半導体層を積層して形成してもよい。
【００２１】
このような両極性を有する半導体層から第１の半導体層及び第２の半導体層を形成することにより、第１の半導体層と第２の半導体層を同時に形成することができるので、より簡易な工程で製造することが可能となる。
【００２２】
本発明のＣＭＯＳ半導体装置は、ＣＭＯＳ回路を含むものであり、最も基本的な回路として、ＣＭＯＳインバータ回路とすることができる。
【００２３】
また、本発明のＣＭＯＳ半導体装置は、ＣＭＯＳ回路を含むＮＡＮＤ回路が形成されたものであってもよい。
【００２４】
ＮＡＮＤ回路が形成された本発明のＣＭＯＳ半導体装置の好ましい実施形態においては、ＮＡＮＤ回路を形成するため、第２のＰチャネル型電界効果トランジスタと第２のＮチャネル型電界効果トランジスタをさらに備え、第２のＰチャネル型電界効果トランジスタのソース電極は第１の電源端子に接続され、第２のＰチャネル型電界効果トランジスタのドレイン電極及びＣＭＯＳ回路の出力端子はＮＡＮＤ回路の出力端子に接続され、第２のＮチャネル型電界効果トランジスタのソース電極は第２の電源端子に接続され、第２のＮチャネル型電界効果トランジスタのドレイン電極はＣＭＯＳ回路の第２のソース電極に接続され、ＣＭＯＳ回路の入力端子はＮＡＮＤ回路の第１の入力端子に接続され、第２のＰチャネル型電界効果トランジスタのゲート電極及び第２のＮチャネル型電界効果トランジスタのゲート電極はＮＡＮＤ回路の第２の入力端子に接続されていることを特徴としている。
【００２５】
また、本発明のＣＭＯＳ半導体装置は、ＣＭＯＳ回路を含むＮＯＲ回路が形成されたものであってもよい。
【００２６】
ＮＯＲ回路が形成された本発明のＣＭＯＳ半導体装置の好ましい実施形態においては、ＮＯＲ回路を形成するため、第２のＰチャネル型電界効果トランジスタと第２のＮチャネル型電界効果トランジスタをさらに備え、第２のＮチャネル型電界効果トランジスタのソース電極は第２の電極端子に接続され、第２のＮチャネル型電界効果トランジスタのドレイン電極及びＣＭＯＳ回路の出力端子はＮＯＲ回路の出力端子に接続され、第２のＰチャネル型電界効果トランジスタのソース電極は第１の電極端子に接続され、第２のＮチャネル型電界効果トランジスタのドレイン電極はＣＭＯＳ回路の第１のソース電極に接続され、第２のＮチャネル型電界効果トランジスタのゲート電極及び第２のＰチャネル型電界効果トランジスタのゲート電極はＮＯＲ回路の第１の入力端子に接続され、ＣＭＯＳ回路の入力端子はＮＯＲ回路の第２の入力端子に接続されていることを特徴としている。
【００２７】
上記の第２のＰチャネル型電界効果トランジスタ及び第２のＮチャネル型電界効果トランジスタは、ＣＭＯＳ回路を構成する電界効果トランジスタと同様に、縦型の電界効果トランジスタであることが好ましい。このような場合、例えば、第２のＰチャネル型電界効果トランジスタ及び第２のＮチャネル型電界効果トランジスタのそれぞれが、基板上に設けられる凸部形状の第２のゲート電極と、第２のゲート電極の上面及び側面を覆う第２の絶縁膜と、第２の絶縁膜を介して第２のゲート電極の上面上に設けられる上方電極と、ゲート電極の側面上の第２の絶縁膜に沿う領域が、上方電極との間で形成するチャネル領域となるように、基板上に設けられる下方電極と、上方電極及び下方電極の間を覆い、チャネルを形成するように設けられる第３の半導体層とを備えることを特徴としている。
【００２８】
上記のように第２のＰチャネル型電界効果トランジスタ及び第２のＮチャネル型電界効果トランジスタを、縦型トランジスタとして形成することにより、製造工程がより簡易となり、さらに小型化を図ることができる。
【００２９】
上記の第２のＰチャネル型電界効果トランジスタの第２のゲート電極と、第２のＮチャネル型電界効果トランジスタの第２のゲート電極は、一体的に形成されたものであってもよい。これらのゲート電極を一体的に形成することにより、製造工程がより簡易となり、さらに小型化を図ることができる。
【００３０】
第２のＰチャネル型電界効果トランジスタ及び第２のＮチャネル型電界効果トランジスタは、第２のゲート電極を挟む両側に、下方電極をそれぞれ設け、一方の下方電極をソース電極、他方の下方電極をドレイン電極として機能させ、かつ上方電極をフローティング電極として機能させることにより、第２のゲート電極の両側の側面上に設けた第３の半導体層にそれぞれチャネル領域を形成してもよい。すなわち、第２のゲート電極の両側の側面を用いて第３の半導体層のチャネル領域を形成してもよい。
【００３１】
また、下方電極をソース電極として機能させ、かつ上方電極をドレイン電極として機能させることにより、第２のゲート電極の１つの側面上にのみ設けた第３の半導体層にチャネル領域を形成してもよい。すなわち、第２のゲート電極の片方の側面にのみ第３の半導体層を設け、片方の側面にのみチャネル領域を形成したものであってもよい。
【００３２】
このような場合、第２のゲート電極が互いに対向する一対の側面を有しており、第２のＰチャネル型電界効果トランジスタの第３の半導体層が、第２のゲート電極の一方の側面の上に設けられており、第２のＮチャネル型電界効果トランジスタの第３の半導体層が、第２のゲート電極の他方の側面に設けられていてもよい。このように、Ｐチャネル領域と、Ｎチャネル領域を異なる側面に形成することにより、Ｐチャネル領域とＮチャネル領域の間の距離を離すことができ、Ｐチャネル領域及びＮチャネル領域をインクジェットなどの方法で形成する際に、有機半導体を含む溶液が互いに混合するのを防止することができる。
【００３３】
本発明における半導体層は、上述のように、有機半導体材料から形成することができる。有機半導体材料としては、電子受容性機能を有する材料（ｎ型半導体材料）と、電子供与性機能を有する材料（ｐ型半導体材料）を用いる。これらの材料としては、以下のようなものが例示される。
【００３４】
上記電子受容性機能を有する材料としては、例えば、ピリジンおよびその誘導体を骨格にもつオリゴマーやポリマー、キノリンおよびその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフェナンスロリン類およびその誘導体によるラダーポリマー、シアノ−ポリフェニレンビニレンなどの高分子、フッ素化無金属フタロシアニン、フッ素化金属フタロシアニン類およびその誘導体、ペリレンおよびその誘導体（ＰＴＣＤＡ、ＰＴＣＤＩなど）、ナフタレン誘導体（ＮＴＣＤＡ、ＮＴＣＤＩなど）、バソキュプロインおよびその誘導体などの低分子有機化合物が利用できる。
【００３５】
また、電子供与性機能を有する材料としては、チオフェンおよびその誘導体を骨格にもつオリゴマーやポリマー、フェニレン−ビニレンおよびその誘導体を骨格にもつオリゴマーやポリマー、フルオレンおよびその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフランおよびその誘導体を骨格にもつオリゴマーやポリマー、チエニレン−ビニレンおよびその誘導体を骨格にもつオリゴマーやポリマー、トリフェニルアミンなどの芳香族第３級アミンおよびその誘導体を骨格にもつオリゴマーやポリマー、カルバゾールおよびその誘導体を骨格にもつオリゴマーやポリマー、ビニルカルバゾールおよびその誘導体を骨格にもつオリゴマーやポリマー、ピロールおよびその誘導体を骨格にもつオリゴマーやポリマー、アセチレンおよびその誘導体を骨格にもつオリゴマーやポリマー、イソチアナフェンおよびその誘導体を骨格にもつオリゴマーやポリマー、ヘプタジエンおよびその誘導体を骨格にもつオリゴマーやポリマーなどの高分子、無金属フタロシアニン、金属フタロシアニン類およびそれらの誘導体、ジアミン類、フェニルジアミン類およびそれらの誘導体、ルブレン、ペンタセンなどのアセン類およびその誘導体、ポルフィリン、テトラメチルポルフィリン、テトラフェニルポルフィリン、テトラベンズポルフィリン、モノアゾテトラベンズポルフィリン、ジアゾテトラベンズポルフィン、トリアゾテトラベンズポルフィリン、オクタエチルポルフィリン、オクタアルキルチオポルフィラジン、オクタアルキルアミノポルフィラジン、ヘミポルフィラジン、クロロフィル等の無金属ポルフィリンや金属ポルフィリンおよびそれらの誘導体、シアニン色素、メロシアニン色素、スクアリリウム色素、キナクリドン色素、アゾ色素、アントラキノン、ベンゾキノン、ナフトキノン等のキノン系色素などの低分子有機化合物が利用できる。金属フタロシアニンや金属ポルフィリンの中心金属としては、マグネシウム、亜鉛、銅、銀、アルミニウム、ケイ素、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、スズ、白金、鉛などの金属、金属酸化物、金属ハロゲン化物などを用いることができる。
【００３６】
上記半導体層としては、上記材料を単体で用いてもよいが、上記材料が適当なバインダ材料に分散混合されたものを用いてもよい。また、適当な高分子有機化合物の主鎖中や側鎖に、上記低分子有機化合物を組み込んだ材料を用いてもよい。バインダ材料に分散させる場合、分散させる材料は上記有機材料以外に無機材料、例えば酸化チタン、酸化ジルコニウム、チタン酸バリウムなど高誘電率材料の微粒子を添加しても良い。
【００３７】
バインダ材料あるいは主鎖となる高分子有機化合物としては、例えば、ポリカーボネート樹脂、ポリビニルアセタール樹脂、ポリビニルフェノール樹脂、ポリエステル樹脂、変性エーテル型ポリエステル樹脂、ポリアリレート樹脂、フェノキシ樹脂、ポリ塩化ビニル樹脂、ポリ酢酸ビニル樹脂、ポリ塩化ビニリデン樹脂ポリスチレン樹脂、アクリル樹脂、メタクリル樹脂、セルロース樹脂、尿素樹脂、ポリウレタン樹脂、シリコン樹脂、エポキシ樹脂、ポリアミド樹脂、ポリアクリルアミド樹脂、ポリビニルアルコール樹脂などや、これらの共重合体や架橋体、あるいは、ポリビニルカルバゾールやポリシランなどの光導電ポリマーなどが用いられる。
【００３８】
半導体層を形成する方法としては、半導体材料により異なるが、一般には、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法）、各種の化学的気相成長法（ＣＶＤ法）、スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法、浸漬法といった各種コーティング法及び、スプレー法の内のいずれかを挙げることができる。
【００３９】
本発明における絶縁性の基板としては、各種ガラス基板や、表面に絶縁層が形成された各種ガラス基板、石英基板、表面に絶縁層が形成された石英基板、表面に絶縁層が形成されたシリコン基板を挙げることができる。更には、基体として、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）に例示される高分子材料から構成されたプラスチック・フィルムやプラスチック・シート、プラスチック基板を挙げることができ、このような可撓性を有する高分子材料から構成された基板を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。
【００４０】
また、本発明における電極を形成するための材料としては、金（Ａｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）等の金属、これらの金属元素を含む合金、これらの金属から成る導電性粒子、あるいは、これらの金属を含む合金の導電性粒子を挙げることができる。
【００４１】
また、透明な電極を形成する場合、例えば、酸化インジウムスズ（ＩＴＯ）やフッ素ドープされた酸化スズ、酸化亜鉛および酸化錫などの金属酸化物が用いられる。更には、上述した各種の導電性高分子を挙げることもできる。
【００４２】
電極材料は、半導体層との間の電気的性質（オーミック性やショットキー性など）によっても選択される。そして、ゲート電極は、ゲート電極を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示されるＰＶＤ法とエッチング技術との組合せ；各種のＣＶＤ法とエッチング技術との組合せ；スピンコート法とエッチング技術との組合せ；導電性ペーストや上述した各種の導電性高分子の溶液を用いたスクリーン印刷法やインクジェット印刷法といった印刷法；リフトオフ法；シャドウマスク法；上述した各種コーティング法とエッチング技術との組合せ；及び、スプレー法とエッチング技術との組合せを挙げることができる。
【００４３】
本発明における絶縁膜は、ゲート電極の表面を酸化あるいは窒化することによって形成してもよいし、ゲート電極の表面に酸化膜や窒化膜を成膜して形成してもよい。ゲート電極の表面を酸化する方法として、ゲート電極を構成する材料にも依るが、Ｏ２プラズマを用いた酸化法、陽極酸化法を例示することができる。
【００４４】
また、ゲート電極の表面を窒化する方法として、ゲート電極を構成する材料にも依るが、Ｎ２プラズマを用いた窒化法を例示することができる。上記方法は、基板として耐熱性を有する材料に対して有効である。
【００４５】
低温プロセスで製造する場合もしくは高分子材料から成るプラスチック基板を用いる場合においては、低温で処理ができる有機系絶縁材料、例えばパリレン樹脂、ポリカーボネート樹脂、ポリビニルアセタール樹脂、ポリエステル樹脂、変性エーテル型ポリエステル樹脂、ポリアリレート樹脂、フェノキシ樹脂、ポリ塩化ビニル樹脂、ポリ酢酸ビニル樹脂、ポリ塩化ビニリデン樹脂ポリスチレン樹脂、アクリル樹脂、メタクリル樹脂、セルロース樹脂、尿素樹脂、ポリウレタン樹脂、シリコン樹脂、エポキシ樹脂、ポリアミド樹脂、ポリアクリルアミド樹脂、ポリビニルフェノール樹脂およびポリビニルアルコール樹脂などの有機材料や、これらの共重合体や架橋体などが利用できる。
【００４６】
絶縁膜の成膜方法としては、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；各種のＣＶＤ法；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；浸漬法；キャスティング法；及び、スプレー法の内のいずれかを挙げることができる。また、例えば、Ａｕ電極に対しては、一端をメルカプト基で修飾された直鎖状炭化水素のように、ゲート電極と化学的に結合を形成し得る官能基を有する絶縁性分子によって、浸漬法等の方法で自己組織的にゲート電極表面を被覆することで、ゲート電極の表面に絶縁膜を形成することもできる。
【発明の効果】
【００４７】
本発明によれば、印刷プロセスや塗布プロセスなどで半導体層を形成することが可能な、簡易な構造にすることができ、小型化を図ることができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明を具体的な実施形態により説明するが、本発明は以下の実施形態に限定されるものではない。
【００４９】
図１は、本発明に従う第１の実施形態のＣＭＯＳ半導体装置を示す断面図である。本実施形態のＣＭＯＳ半導体装置においては、図３に示すＣＭＯＳインバータ回路が形成されている。
【００５０】
図３を参照して、第１の電源線１３と、第２の電源線１４の間には、Ｐチャネル型電界効果トランジスタ（Ｐ  ＭＯＳ）１１と、Ｎチャネル型電界効果トランジスタ（Ｎ  ＭＯＳ）１２が設けられている。第２の電源線１４は、第１の電源線１３よりも低い電位であり、ここでは接地されている。
【００５１】
Ｐチャネル型電界効果トランジスタ１１のソース電極５は、第１の電源線１３に接続されている。また、Ｎチャネル型電界効果トランジスタ１２のソース電極６は、第２の電源線１４に接続されている。Ｐチャネル型電界効果トランジスタ１１とＮチャネル型電界効果トランジスタ１２のドレイン電極は共通しており、出力端子ＯＵＴに接続されている。
【００５２】
Ｐチャネル型電界効果トランジスタ１１のゲート電極２及びＮチャネル型電界効果トランジスタ１２のゲート電極２は、入力端子ＩＮに接続されている。
【００５３】
図３に示すＣＭＯＳ回路は、ＣＭＯＳインバータ回路１０であり、入力端子ＩＮから入力された信号は、反転して出力端子ＯＵＴから出力される。
【００５４】
図１は、図３に示すＣＭＯＳインバータ回路１０の素子構造を示す断面図であり、絶縁性の基板１の上には、基板１に対し凸部形状となるゲート電極２が設けられている。基板１は、ガラス基板から形成されており、ゲート電極２は、アルミニウムから形成されている。ゲート電極２の高さは１μｍであり、幅は１０μｍである。ゲート電極２は、基板１上にアルミニウムを蒸着法またはスパッタリング法などにより形成した後、レジスト膜でマスクし、ウエットエッチングすることにより、ゲート電極２のパターンを形成することができる。
【００５５】
ゲート電極２の上面２ａ、側面２ｂ及び２ｃ、並びに基板１の上には、絶縁膜３が形成されている。本実施形態において、絶縁膜３は、パリレンＣを用い、厚さ２５０ｎｍとなるように形成されている。
【００５６】
ゲート電極２の上面２ａの上には、絶縁膜３を介して、ドレイン電極４が形成されている。ゲート電極２の第１の側面２ｂ側の基板１の上には、絶縁膜３を介して、第１のソース電極５が形成されている。また、ゲート電極２の第２の側面２ｃ側の基板１の上には、絶縁膜３を介して、第２のソース電極６が形成されている。ドレイン電極４、第１のソース電極５、及び第２のソース電極６は、絶縁膜３の全面上に、金を１００ｎｍの厚みとなるように蒸着した後、第１の側面２ｂ及び第２の側面２ｃに対応する絶縁膜３上の金蒸着膜をエッチングで除去することにより形成している。このようなエッチングは、エッチャント液（関東化学社製、商品名「ＡＵＲＵＭ３０２」）を用いることにより行うことができる。なお、金を絶縁膜３の全面上に形成する方法としては、基板１を傾けた状態で回転させながら蒸着する方法が挙げられる。
【００５７】
次に、ゲート電極２の第１の側面２ｂ上の絶縁膜３の領域を覆うように、第１の半導体層７を形成する。第１の半導体層７は、ｐ型半導体材料であるポリ（３−ヘキシルチオフェン）の溶液をインクジェットプリンターで塗布することにより形成する。
【００５８】
同様に、ゲート電極２の第２の側面２ｃ上の絶縁膜３の領域を覆うように、第２の半導体層８を形成する。第２の半導体層８は、ｎ型半導体材料であるＰＣＢＭ（（６，６）−フェニル−Ｃ６１−酪酸メチルエステル）の溶液をインクジェットプリンターで塗布することにより形成する。
【００５９】
上記のようにインクジェットプリンターで有機半導体の溶液を、ゲート電極の第１の側面２ｂ及び第２の側面２ｃ上の絶縁膜３の上に滴下すると、滴下した溶液が、側面の絶縁膜３と第１のソース電極５または第２のソース電極６とで形成される角部に集まり、表面張力で液滴が盛り上がり、自己整合的に側面の絶縁膜３を覆うように成膜することができる。
【００６０】
ｐ型半導体層である第１の半導体層７は、ドレイン電極４と第１のソース電極５の間を覆うように形成される。このようにして第１の半導体層７が形成されることにより、ゲート電極２、絶縁膜３、ドレイン電極４、第１のソース電極５、及び第１の半導体層７からなる、Ｐチャネル型電界効果トランジスタ１１が形成される。
【００６１】
同様に、ｎ型半導体層である第２の半導体層８が、ドレイン電極４と第２のソース電極６の間を覆うように形成される。これにより、ゲート電極２、絶縁膜３、ドレイン電極４、第２のソース電極６、及び第２の半導体層８からなる、Ｎチャネル型電界効果トランジスタ１２が形成される。
【００６２】
第１のソース電極５は、図３に示すように、第１の電源線１３に接続されており、第２のソース電極６は第２の電源線１４に接続されている。
【００６３】
図２は、図１に示す第１の実施形態の平面図である。図２に示すように、第１のソース電極５とドレイン電極４の間に第１の半導体層７が設けられ、ドレイン電極４と第２のソース電極６の間に第２の半導体層８が設けられている。
【００６４】
以上のようにして、ゲート電極２の第１の側面２ｂ側に、Ｐチャネル型電界効果トランジスタ１１が形成され、ゲート電極２の第２の側面２ｃ側に、Ｎチャネル型電界効果トランジスタ１２が形成される。Ｐチャネル型電界効果トランジスタ１１及びＮチャネル型電界効果トランジスタ１２は、ゲート電極２が共通して用いられており、またドレイン電極４も共通して用いられている。従って、Ｐチャネル型電界効果トランジスタ１１及びＮチャネル型電界効果トランジスタ１２は、ゲート電極２において接続されるとともに、ドレイン電極４において接続されており、ゲート電極２を入力端子ＩＮとし、ドレイン電極４を出力端子ＯＵＴとしたＣＭＯＳインバータ回路を構成している。
【００６５】
上記の実施形態においては、第１の半導体層７及び第２の半導体層８を、インクジェットプリンターによる印刷プロセスで形成したが、本発明はこれに限定されるものではなく、例えば、真空蒸着法でも半導体層を形成することができる。
【００６６】
図４は、真空蒸着法で半導体層を形成する方法を説明するための模式図である。
【００６７】
図４（ａ）に示すように、ゲート電極２の片方の側面が蒸着源１６に対向するように基板１を斜めに傾けた状態で、例えば、第２の半導体層８を真空蒸着法により堆積させて形成する。
【００６８】
次に、図４（ｂ）に示すように、ゲート電極２の反対側の側面が、蒸着源１６と対向するように基板１を斜めに傾けた状態で、ゲート電極２の側面上に第１の半導体層７を真空蒸着法により堆積させて形成する。
【００６９】
上記のように真空蒸着法を用いて半導体層を形成することにより、成膜パターン用のマスクが不要となる。
【００７０】
また、第１の実施形態においては、第１の半導体層としてｐ型半導体層を形成し、第２の半導体層としてｎ型半導体層を形成しているが、本発明においては、第１の半導体層及び第２の半導体層として、ｐ型及びｎ型の両極性を有する半導体層を形成してもよい。
【００７１】
図５は、第１の半導体層及び第２の半導体層として、両極性を有する半導体層を形成した第２の実施形態のＣＭＯＳ半導体装置を示す断面図である。
【００７２】
図５に示すように、本実施形態においては、ｎ型半導体層１５ｂの上に、ｐ型半導体層１５ａを形成することにより、第１の半導体層及び第２の半導体層として、両極性を有する半導体層１５を形成している。
【００７３】
このように両極性を有する半導体層１５を形成した場合、それぞれの電極に電圧が印加されると、Ｐチャネル型電界効果トランジスタ１１の半導体層１５は、Ｐチャネル領域として機能し、Ｎチャネル型電界効果トランジスタ１２の半導体層１５は、Ｎチャネル領域として機能する。
【００７４】
上記のように、両極性を有する半導体層１５を形成する場合、Ｐチャネル型電界効果トランジスタ１１とＮチャネル型電界効果トランジスタ１２において共通の半導体層を形成することができる。このため、半導体層をパターニングして形成する必要がなくなり、例えば、スピンコート法などにより形成することが可能となる。
【００７５】
図６は、本発明に従う第３の実施形態のＣＭＯＳ半導体装置を示す平面図である。本実施形態においては、Ｐチャネル領域の幅が狭くなるように第１の半導体層７の長さを短くし、Ｎチャネル領域の幅が広くなるように、第２の半導体層８の長さを長くして形成している。このこと以外は、上記の第１の実施形態と同様にしてＣＭＯＳ半導体装置を作製している。
【００７６】
第１の半導体層７及び第２の半導体層８を形成する半導体材料として、ｐ型半導体材料及びｎ型半導体材料を用いるが、ｐ型半導体材料とｎ型半導体材料の移動度などの特性が異なる場合、それぞれのチャネル幅を変えることにより、Ｐチャネル電界効果トランジスタとＮ型電界効果トランジスタの電流値の大きさをほぼ同じにすることができる。ｎ型半導体材料として用いているＰＣＢＭの移動度は０．０２ｃｍ２／Ｖ・ｃｍであり、ｐ型半導体材料として用いているポリ（３−ヘキシルチオフェン）の移動度は０．０３ｃｍ２／Ｖ・ｃｍであるので、例えば、Ｎチャネル型電界効果トランジスタのチャネル幅をＰチャネル型電界効果トランジスタのチャネル幅の１．５倍とすることにより、Ｐチャネル型トランジスタとＮチャネル型トランジスタの電流値の大きさをほぼ同じにすることができる。
【００７７】
図７は、本発明に従う第４の実施形態のＣＭＯＳ半導体装置を示す平面図である。
【００７８】
図８は、図７に示すＣ−Ｃ′線に沿う断面図である。図９は、図７に示すＢ−Ｂ′線に沿う断面図である。図８に示すように、ゲート電極２は、半導体装置の途中の位置まで形成されており、第３の側面２ｄが形成されている。図７に示すＡ−Ａ′線に沿う断面図は、図１に示す断面図と同様の断面図となる。
【００７９】
図７に示すように、本実施形態においては、第２の半導体層８の端部を、さらにゲート電極２の第３の側面２ｄに沿って延びるように形成しており、第２の半導体層８のチャネル幅をさらに延ばして長くすることができる。
【００８０】
本実施形態においては、ゲート電極２及び基板１の上に絶縁膜３を形成した後、全面に金を蒸着し、次にゲート電極２の側面２ｂ、２ｃ及び２ｄに対応する絶縁膜３の上の蒸着膜をエッチングにより除去する。また、これとともに、図７に示すように、第１のソース電極５と第２のソース電極６を分離するため、分離領域５ａの部分もエッチングにより除去する。第２のソース電極６は、図７に示すように、Ｐチャネル型電界効果トランジスタ１１側にも回り込んで形成されている。
【００８１】
半導体層の一方のチャネル幅をさらに長くしたい場合には、本実施形態のようにして、チャネル幅を長くすることができる。
【００８２】
図１１は、本発明に従う第５の実施形態のＣＭＯＳ半導体装置を示す平面図である。
【００８３】
図１１に示す実施形態のＣＭＯＳ半導体装置には、図１０に示すＮＡＮＤ回路３０が形成されている。図１０に示すＮＡＮＤ回路においては、図３に示す実施形態と同様に、第１のＰチャネル型電界効果トランジスタ１１と、第１のＮチャネル型電界効果トランジスタ１２とを組み合わせ、ＣＭＯＳ回路が形成されている。本実施形態においては、さらに第２のＰチャネル型電界効果トランジスタ３１と、第２のＮチャネル型電界効果トランジスタ３２とを備えている。
【００８４】
第２のＰチャネル型電界効果トランジスタ３１のソース電極２５は、第１の電源線１３に接続されている。第２のＰチャネル型電界効果トランジスタ３１のドレイン電極２４は、ＣＭＯＳ回路の出力端子であるドレイン電極４に接続され、ＮＡＮＤ回路の出力端子ＯＵＴに接続されている。第２のＮチャネル型電界効果トランジスタ３２のソース電極２０は、第２の電源線１４に接続されている。第２のＮチャネル型電界効果トランジスタ３２のドレイン電極２１は、ＣＭＯＳ回路の第２のソース電極６に接続されている。
【００８５】
ＣＭＯＳ回路の入力端子であるゲート電極２は、ＮＡＮＤ回路の第１の入力端子ＩＮ１に接続されている。第２のＰチャネル型電界効果トランジスタ３１のゲート電極２３は、第２のＮチャネル型電界効果トランジスタのゲート電極２２と接続され、これらの電極はＮＡＮＤ回路の第２の入力端子ＩＮ２に接続されている。
【００８６】
以上のようにして、本実施形態のＮＡＮＤ回路３０が構成されている。
【００８７】
図１１は、図１０に示すＮＡＮＤ回路３０が形成された半導体装置を示す平面図である。図１２は、図１１のＡ−Ａ′線に沿う断面図であり、図１３は、図１１のＢ−Ｂ′線に沿う断面図である。
【００８８】
図１３に示すように、第１のＰチャネル型電界効果トランジスタ１１及び第１のＮチャネル型電界効果トランジスタ１２は、上記第１の実施形態と同様にして形成されている。第１のソース電極５は、第１の電源線１３に接続されている。第２のソース電極６は、隣接して形成された第２のＮチャネル型電界効果トランジスタ３２のドレイン電極２１に接続されている。
【００８９】
第２のＮチャネル型電界効果トランジスタ３２は、以下のようにして形成されている。
【００９０】
基板１の上に、第２のゲート電極２２が形成され、第２のゲート電極２２の上面及び側面を覆うように、絶縁膜３が形成されている。ゲート電極２２の上面２２ａ上には、絶縁膜３を介して、フローティング電極２６が形成されている。ゲート電極２２の第１の側面２２ｂ側には、ドレイン電極２１が形成されている。ドレイン電極２１は、第２のソース電極６と一体的に形成されて接続されている。ゲート電極２２の第２の側面２２ｃ側には、基板１の上に絶縁膜３を介してソース電極２０が形成されている。このソース電極２０は、第２の電源線１４に接続されている。ドレイン電極２１、ソース電極２０、フローティング電極２６は、ドレイン電極４、第１のソース電極５、及び第２のソース電極６と同一の金属膜すなわち金の蒸着膜から形成することができる。すなわち、第１の実施形態の場合と同様に、ゲート電極２２の第１の側面２２ｂ及び第２の側面２２ｃに対応する絶縁膜３の上に堆積している金属膜をエッチングにより除去して、ソース電極２０、ドレイン電極２１及びフローティング電極２６をパターニングすることができる。
【００９１】
ゲート電極２２の第１の側面２２ｂ及び第２の側面２２ｃ上の絶縁膜３を覆うように、ｎ型半導体材料からなる第３の半導体層２８ａ及び２８ｂを、第１の半導体層７及び第２の半導体層８と同様に、インクジェット法などにより形成する。
【００９２】
以上のようにして、第２のゲート電極２２、絶縁膜３、ソース電極２０、ドレイン電極２１、フローティング電極２６、第３の半導体層２８ａ及び２８ｂからなる第２のＮチャネル型電界効果トランジスタ３２を形成することができる。
【００９３】
第２のＮチャネル型電界効果トランジスタ３２においては、ソース電極２０からフローティング電極２６までの間の距離、及びフローティング電極２６からドレイン電極２１までの距離の合計がチャネル長になる。
【００９４】
第２のＰチャネル型電界効果トランジスタ３１は、図１２に示すようにして形成されている。基板１の上に、第２のゲート電極２３を形成し、第２のゲート電極２３の上面２３ａの上に絶縁膜３を介してフローティング電極２７を形成する。第２のゲート電極２３の第１の側面２３ｂ側の基板１の上には、絶縁膜３を介してソース電極２５を形成する。ソース電極２５は、第１の電源線１３に接続されている。
【００９５】
第２のゲート電極２３の第２の側面２３ｃ側の基板１上には、絶縁膜３を介して、ドレイン電極２４を形成する。ドレイン電極２４、ソース電極２５、及びフローティング電極２７は、図１３に示す第２のＮチャネル型電界効果トランジスタ３２のソース電極２０、ドレイン電極２１、及びフローティング電極２６と同様にして形成することができる。
【００９６】
ゲート電極２３の第１の側面２３ｂ上の絶縁膜３、及び第２の側面２３ｃ上の絶縁膜３の上をそれぞれ覆うように、ｐ型半導体材料からなる第３の半導体層２９ａ及び２９ｂが形成されている。
【００９７】
第２のＰチャネル型電界効果トランジスタ３１は、ゲート電極２３、絶縁膜３、ソース電極２５、ドレイン電極２４、フローティング電極２７、並びに第３の半導体層２９ａ及び２９ｂから構成されている。第２のＰチャネル型電界効果トランジスタ３１のチャネル長は、ドレイン電極２４からフローティング電極２７までの距離、及びフローティング電極２７からソース電極２５までの距離の合計である。
【００９８】
以上のようにして形成した第２のＰチャネル型電界効果トランジスタ３１のドレイン電極２４を、図１１に示すように、第１のＰチャネル型電界効果トランジスタ及び第１のＮチャネル型電界効果トランジスタのドレイン電極４と接続することにより、図１０に示すＮＡＮＤ回路３０が形成されている。
【００９９】
図１１に示すように、第２のＰチャネル型電界効果トランジスタ３１のゲート電極２３と、第２のＮチャネル型電界効果トランジスタ３２のゲート電極２２は、一体的に形成されている。これにより、第２のゲート電極２２と第２のゲート電極２３とを電気的に接続することができるとともに、製造工程を簡易にすることができる。
【０１００】
本実施形態においては、ゲート電極２が第１の入力端子ＩＮ１であり、第２のゲート電極２２が第２の入力端子ＩＮ２であり、第２のＰチャネル型電界効果トランジスタ３１のドレイン電極２４が出力端子ＯＵＴとなる。
【０１０１】
図１４は、本発明に従う第６の実施形態のＣＭＯＳ半導体装置を示す平面図である。本実施形態においては、第５の実施形態と同様に、図１０に示すＮＡＮＤ回路が形成されている。
【０１０２】
図１５は、図１４のＡ−Ａ′線に沿う断面図である。図１４及び図１５に示すように、本実施形態においては、第２のゲート電極２３の第１の側面２３ｂ側にのみ、第３の半導体層２９が形成されている。従って、第１の側面２３ｂ上の絶縁膜３上の金属膜のみがエッチングされ、第２の側面２３ｃ上の絶縁膜３上の金属膜は残された状態であり、ドレイン電極２４は、第２のゲート電極２３の上面２３ａの上方まで延びて形成されている。
【０１０３】
本実施形態の第２のＰチャネル型電界効果トランジスタ３１においては、片方の側面上にのみ第３の半導体層２９が形成されており、ドレイン電極２４の先端からソース電極２５までの距離がチャネル長となっている。
【０１０４】
図１６は、図１４のＢ−Ｂ′線に沿う断面図である。
【０１０５】
図１６に示すように、本実施形態においては、第２のＮチャネル型電界効果トランジスタ３２において、ゲート電極２２の第２の側面２２ｃ側にのみ第３の半導体層２８が形成されている。従って、第２の側面２２ｃ側の絶縁膜３上の金属膜のみが除去されており、第１の側面２２ｂ側の絶縁膜３の上には金属膜が残されており、ドレイン電極２１が、第２のゲート電極２２の上面２２ａの上方まで延びて形成されている。
【０１０６】
第２のＮチャネル型電界効果トランジスタ３２において、ドレイン電極２１の先端からソース電極２０までの間の距離がチャネル長となる。
【０１０７】
図１４に示すように、本実施形態においても、第２のＮチャネル型電界効果トランジスタ３２の第２のゲート電極２２と、第２のＰチャネル型電界効果トランジスタ３１の第２のゲート電極２３とが一体的に形成されており、これによって第２のゲート電極２２と第２のゲート電極２３とが接続されている。
【０１０８】
また、図１４に示すように、ドレイン電極２４が、ドレイン電極４と電気的に接続されている。
【０１０９】
本実施形態におけるＮＡＮＤ回路も、ゲート電極２が第１の出力端子ＩＮ１となり、第２のゲート電極２２が第２の入力端子ＩＮ２となり、ドレイン電極２４が出力端子ＯＵＴとなる。
【０１１０】
図１４に示すように、本実施形態においては、第２のＰチャネル型電界効果トランジスタ３１の第３の半導体層２９がゲート電極２３の片側の側面に形成され、第２のＮチャネル型電界効果トランジスタ３２の第３の半導体層２８は、反対側の側面に形成されている。このため、第３の半導体層２９と、第３の半導体層２８の間の距離を長くすることができ、これらの半導体層を形成する際に、半導体層形成用材料が混じり合うおそれを低減させることができる。
【０１１１】
図１８は、本発明に従う第７の実施形態のＣＭＯＳ半導体装置を示す平面図である。本実施形態においては、図１７に示すＮＯＲ回路４０が形成されている。
【０１１２】
図１７に示すように、第１のＮチャネル型電界効果トランジスタ１２の第２のソース電極６が第２の電源線１４に接続されており、第１のＰチャネル型電界効果トランジスタ１１の第１のソース電極５が、隣接する第２のＰチャネル型電界効果トランジスタ３１のドレイン電極２４と接続されている。第２のＰチャネル型電界効果トランジスタ３１のソース電極２５は、第１の電源線１３に接続されている。
【０１１３】
第２のＮチャネル型電界効果トランジスタ３２のソース電極２０は、第２の電源線１４に接続されている。第２のＮチャネル型電界効果トランジスタ３２のドレイン電極２１は、ドレイン電極４に接続され、出力端子ＯＵＴに接続されている。第２のＮチャネル型電界効果トランジスタ３２のゲート電極２２は、第２のＰチャネル型電界効果トランジスタ３１のゲート電極２３に接続され、第１の出力端子ＩＮ１に接続されている。
【０１１４】
ＣＭＯＳ回路の入力端子となるゲート電極２は、第２の入力端子ＩＮ２に接続されている。
【０１１５】
図２０は、図１８のＢ−Ｂ′線に沿う断面図である。図２０に示すように、第１のＰチャネル型電界効果トランジスタ１１及び第１のＮチャネル型電界効果トランジスタ１２は、第１の実施形態と同様にして形成されており、第２のソース電極６は、第２の電源線１４に接続されている。
【０１１６】
また、第２のＰチャネル型電界効果トランジスタ３１は、図１５に示す実施形態と同様にして形成されており、ソース電極２５は第１の電源線１３に接続されており、ドレイン電極２４は第１のソース電極５と接続されている。
【０１１７】
図１９は、図１８に示すＡ−Ａ線に沿う断面図である。図１９に示すように、第２のＮチャネル型電界効果トランジスタ３２は、図１６に示す実施形態と同様に形成されており、ソース電極２０は、第２の電源線１４に接続されている。
【０１１８】
また、図１８に示すように、第２のＮチャネル型電界効果トランジスタ３２のドレイン電極２１は、ＣＭＯＳ回路のドレイン電極４に接続されている。
【０１１９】
図１８に示すように、本実施形態においても、第２のＰチャネル型電界効果トランジスタ３１の第２のゲート電極２３と、第２のＮチャネル型電界効果トランジスタ３２の第２のゲート電極２２は一体的に形成されている。従って、これによって第２のゲート電極２３と第２のゲート電極２２が電気的に接続されている。
【０１２０】
また、本実施形態においても、第２のＰチャネル型電界効果トランジスタ３１の第３の半導体層２９と、第２のＮチャネル型電界効果トランジスタ３２の第３の半導体層２８は、互いに反対側の側面に形成されている。このため、これらの半導体層を形成する際に、半導体材料が混じり合うのを防ぐことができる。
【０１２１】
以上のように、本発明によれば、ＣＭＯＳインバータ回路、及びこの回路を組み込んだＮＡＮＤ回路及びＮＯＲ回路を、簡易な構造で形成することができる。また、縦型電界効果トランジスタのゲート電極の両側の側面を用いて２つの電界効果トランジスタを形成しているので、小型化を図ることができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明に従う第１の実施形態のＣＭＯＳ半導体装置を示す断面図。
【図２】本発明に従う第１の実施形態のＣＭＯＳ半導体装置を示す平面図。
【図３】図１に示す実施形態におけるＣＭＯＳインバータ回路を示す図。
【図４】半導体層を真空蒸着法で形成するときの状態を示す模式図。
【図５】本発明に従う第２の実施形態のＣＭＯＳ半導体装置を示す断面図。
【図６】本発明に従う第３の実施形態のＣＭＯＳ半導体装置を示す平面図。
【図７】本発明に従う第４の実施形態のＣＭＯＳ半導体装置を示す平面図。
【図８】図７に示すＣ−Ｃ′線に沿う断面図。
【図９】図７に示すＢ−Ｂ′線に沿う断面図。
【図１０】本発明に従う第５の実施形態のＮＡＮＤ回路を示す図。
【図１１】本発明に従う第５の実施形態のＣＭＯＳ半導体装置を示す平面図。
【図１２】図１１のＡ−Ａ′線に沿う断面図。
【図１３】図１１に示すＢ−Ｂ′線に沿う断面図。
【図１４】本発明に従う第６の実施形態のＣＭＯＳ半導体装置を示す平面図。
【図１５】図１４に示すＡ−Ａ′線に沿う断面図。
【図１６】図１４に示すＢ−Ｂ′線に沿う断面図。
【図１７】本発明に従う第７の実施形態のＮＯＲ回路を示す図。
【図１８】本発明に従う第７の実施形態のＣＭＯＳ半導体装置を示す平面図。
【図１９】図１８に示すＡ−Ａ′線に沿う断面図。
【図２０】図１８に示すＢ−Ｂ′線に沿う断面図。
【符号の説明】
【０１２３】
１…基板
２…ゲート電極
２ａ…ゲート電極の上面
２ｂ…ゲート電極の第１の側面
２ｃ…ゲート電極の第２の側面
２ｄ…ゲート電極の第３の側面
３…絶縁膜
４…ドレイン電極
５…第１のソース電極
５ａ…分離領域
６…第２のソース電極
７…第１の半導体層
８…第２の半導体層
１０…ＣＭＯＳインバータ回路
１１…第１のＰチャネル型電界効果トランジスタ
１２…第１のＮチャネル型電界効果トランジスタ
１３…第１の電源線
１４…第２の電源線
１５…半導体層
１５ａ…ｐ型半導体層
１５ｂ…ｎ型半導体層
１６…蒸着源
２０…ソース電極
２１…ドレイン電極
２２…第２のゲート電極
２２ａ…第２のゲート電極の上面
２２ｂ…第２のゲート電極の第１の側面
２２ｃ…第２のゲート電極の第２の側面
２３…第２のゲート電極
２３ａ…第２のゲート電極の上面
２３ｂ…第２のゲート電極の第１の側面
２３ｃ…第２のゲート電極の第２の側面
２４…ドレイン電極
２５…ソース電極
２６…フローティング電極
２７…フローティング電極
２８…第３の半導体層
２８ａ…第３の半導体層
２９…第３の半導体層
２９ａ…第３の半導体層
３０…ＮＡＮＤ回路
３１…第２のＰチャネル型電界効果トランジスタ
３２…第２のＮチャネル型電界効果トランジスタ
４０…ＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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