(57)【要約】【課題】強誘電体膜を薄膜化しても良好な疲労特性を得ることができる半導体装置及びその製造方法を提供する。【解決手段】密着膜１６上に下部電極膜２１を形成する。下部電極膜２１としては、例えばＰｔ膜を形成する。その後、例えば６５０℃のＡｒ雰囲気中で１分間の急速加熱処理（ＲＴＡ）を行う。この急速加熱処理を窒素雰囲気中で行ってもよい。続いて、下部電極膜２１上に強誘電体膜２２をアモルファス状態で形成する。強誘電体膜２２としては、例えばＰＺＴ膜を形成する。次に、アニールを行うことにより、強誘電体膜２２を結晶化させる。次いで、強誘電体膜２２上に上部電極膜２３を形成する。上部電極膜２３としては、例えばイリジウム酸化膜を形成する。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
下部電極膜を形成する工程と、
前記下部電極膜を形成した後、急速加熱処理を行う工程と、
前記急速加熱処理を行った後、前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記急速加熱処理を窒素雰囲気又はアルゴン雰囲気中で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下部電極膜として、白金を含有する導電性膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記急速加熱処理により、前記下部電極膜の平均結晶粒径を５０ｎｍ乃至１００ｎｍとすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記急速加熱処理において、７００℃以下で前記下部電極膜を加熱することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
下部電極膜と、
前記下部電極膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極膜と、
を有し、
前記下部電極膜の平均粒径は５０ｎｍ乃至１００ｎｍであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
記憶した情報を電源の切断後にも保持することができる不揮発性メモリとして、フラッシュメモリ及び強誘電体メモリが知られている。
【０００３】
これらのうち、フラッシュメモリでは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中にフローティングゲートが埋め込まれており、フローティングゲートに記憶情報を示す電荷を蓄積することによって情報が記憶される。このため、情報の書き込み及び消去に際して、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧が必要とされる。
【０００４】
一方、強誘電体メモリには、強誘電体キャパシタが設けられており、強誘電体キャパシタの容量絶縁膜として機能する強誘電体膜のヒステリシス特性を利用して情報が記憶される。強誘電体キャパシタでは、電極間の印加電圧に応じて強誘電体膜を構成する強誘電体に分極が生じ、印加電圧が取り去さられても自発分極が維持される。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。そして、この自発分極の極性を検出すれば、情報を読み出すことができる。
【０００５】
このような強誘電体メモリは、特に、１×１０10回データの読み書きを繰り返し行っても、機能動作及びデータ保持が可能であるという点において、フラッシュメモリよりも優れているといえる。このような特性は、疲労特性（Ｆａｔｉｇｕｅ特性）とよばれる。
【０００６】
なお、他の半導体装置と同様に、強誘電体メモリについても、近年、低消費電力化及び高速化の要求が増しており、強誘電体膜の薄膜化が進められている（特許文献１）。
【０００７】
また、強誘電体キャパシタの形成に際しては、種々の各種熱処理が行われる。特許文献２には、強誘電性層アニールに、アルゴンと酸素との混合雰囲気内で、約５００〜６５０℃なる範囲の温度にて行われる第一アニール工程と、酸素雰囲気内で、約７００〜７５０℃なる範囲の温度にて行われる第二アニール工程とが含まれることが記載されている。また、特許文献３には、厚さが約１００ｎｍの下部Ｐｔ電極膜をスパッタにより堆積し、その上に約１５０ｎｍのＰＺＴ膜をスパッタ法又はゾルゲル法により堆積して、６５０℃の酸素雰囲気中でのＲＴＡ（Rapid Thermal Anneal）処理により結晶化させることが記載されている。
【０００８】
また、特許文献４には、下地電極形成工程において、電極膜を形成した後に１時間以上かけてアニールすることが記載されている。
【０００９】
しかしながら、強誘電体膜の薄膜化に伴って疲労特性が低下しつつあり、これらの従来の技術によっても疲労特性の低下を抑制することはできない。
【００１０】
【特許文献１】特開２００６−３１８９４１号公報
【特許文献２】特開２００１−３１３３７６号公報
【特許文献３】特開２００２−２８０５２８号公報
【特許文献４】特開２００２−２８９９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、強誘電体膜を薄膜化しても良好な疲労特性を得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１３】
本発明に係る半導体装置の製造方法では、下部電極膜を形成し、その後、前記下部電極膜に対する急速加熱処理を行う。次に、前記下部電極膜上に強誘電体膜を形成する。そして、前記強誘電体膜上に上部電極膜を形成する。
【発明の効果】
【００１４】
本発明によれば、下部電極膜への急速加熱処理により、強誘電体膜を薄膜化しても良好な疲労特性を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ乃至図１Ｅは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００１６】
本実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。
【００１７】
次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。
【００１８】
次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール絶縁膜８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。
【００１９】
続いて、サイドウォール絶縁膜８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物拡散層７から、電界効果トランジスタＴｒのソース及びドレインが構成される。
【００２０】
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物拡散層７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応の高融点金属層をウェットエッチングにより除去する。
【００２１】
次に、例えば、プラズマＣＶＤ法により厚さが２００ｎｍのシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが１０００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜１２の厚さを、シリコン基板１の上面上から７００ｎｍとする。
【００２２】
次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが３０ｎｍのＴｉ膜及び厚さが２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、グルー膜１３上にタングステン膜（Ｗ膜）１４を形成する。Ｗ膜１４の厚さは、シリコン酸化膜１２の上面から３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１２上のグルー膜１３及びＷ膜１４を完全に除去する。
【００２３】
次に、例えば、プラズマＣＶＤ法により厚さが１３０ｎｍのシリコン酸窒化膜を酸化防止膜１５としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、酸化防止膜１５上に、例えば、スパッタ法により、厚さが５ｎｍ〜１００ｎｍ、好ましくは５ｎｍ〜３０ｎｍのアルミニウム酸化膜を密着膜１６として形成する。
【００２４】
次いで、図１Ｂに示すように、密着膜１６上に、例えば、スパッタ法により厚さが５０ｎｍ〜３００ｎｍ（例えば１５０ｎｍ）の下部電極膜２１を形成する。下部電極膜２１としては、例えばＰｔ膜を形成する。また、下部電極膜２１として、Ｉｒ膜、Ｒｕ膜、又は、ルテニウム酸化膜若しくはＳｒＲｕＯ3膜等の導電性酸化物膜を形成してもよい。また、これらの２種以上を重ね合わせた積層構造体を形成してもよい。更に、Ｐｔを含有する導電性膜等を形成してもよい。
【００２５】
その後、例えば６５０℃のＡｒ雰囲気中で１分間の急速加熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。この急速加熱処理を窒素雰囲気中で行ってもよい。
【００２６】
続いて、図１Ｃに示すように、下部電極膜２１上に、例えば、ＲＦスパッタ法により厚さが５０ｎｍ〜３００ｎｍ（例えば１２０ｎｍ）の強誘電体膜２２をアモルファス状態で形成する。強誘電体膜２２としては、例えばＰＺＴ膜（Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3膜）を形成する。また、強誘電体膜２２として、ＰＺＴにＬａ、Ｃａ、Ｓｒ及び／又はＳｉ等が添加された酸化物の膜等を形成してもよい。
【００２７】
次に、アニールを行うことにより、強誘電体膜２２を結晶化させる。次いで、強誘電体膜２２上に、例えば、反応性スパッタ法により厚さが１００ｎｍ〜３００ｎｍ（例えば２００ｎｍ）の上部電極膜２３を形成する。上部電極膜２３としては、例えばイリジウム酸化膜を形成する。また、上部電極膜２３として、Ｉｒ膜、Ｒｕ膜、Ｐｔ膜、又は、ルテニウム酸化膜若しくはＳｒＲｕＯ3膜等の導電性酸化物膜を形成してもよい。また、これらの２種以上を重ね合わせた積層構造体を形成してもよい。
【００２８】
その後、上部電極膜２３のパターニング、強誘電体膜２２のパターニング及び下部電極膜２１のパターニングを、互いに異なるレジストマスクを用いて行うことにより、図１Ｄに示すように、上部電極２６、容量絶縁膜２５及び下部電極２４を形成する。下部電極２４、容量絶縁膜２５及び上部電極２６から強誘電体キャパシタＣａｐが構成される。続いて、強誘電体キャパシタＣａｐを覆い、水素及び水分の強誘電体キャパシタＣａｐへの拡散を防止する保護膜２７を密着膜１６上に形成する。保護膜２７としては、例えば厚さが１００ｎｍのアルミニウム酸化膜を形成する。
【００２９】
次に、図１Ｅに示すように、保護膜２７を覆う層間絶縁膜２８を形成する。層間絶縁膜２８の形成に当たっては、先ず、ＴＥＯＳ（tetra-ethyl-ortho-silicate）を用いたプラズマＣＶＤ法により厚さが１５００ｎｍのシリコン酸化膜を形成する。次いで、ＣＭＰ法により、強誘電体キャパシタＣａｐの最上部を基準とした厚さが６００ｎｍとなるまでシリコン酸化膜を研磨する。
【００３０】
その後、層間絶縁膜２８及び保護膜２７に、上部電極２６まで到達するコンタクトホール及び下部電極２４まで到達するコンタクトホールを形成する。続いて、例えば５００℃のＯ2雰囲気中で６０分間のアニールを行うことにより、強誘電体からなる容量絶縁膜２５に生じているダメージを緩和する。次に、層間絶縁膜２８、保護膜２７、密着膜１６及び酸化防止膜１５に、Ｗ膜１４まで到達するコンタクトホールを形成する。次いで、これらのコンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）２９を形成する。その後、グルー膜２９上にタングステン膜（Ｗ膜）３０を形成する。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜２９及びＷ膜３０を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、層間絶縁膜２８上のグルー膜２９及びＷ膜３０を完全に除去する。
【００３１】
次に、層間絶縁膜２８上に、バリアメタル膜３３、アルミニウム膜（Ａｌ膜）３４及びバリアメタル膜３４をこの順で形成し、これらのパターニングを行うことにより、配線を形成する。Ａｌ膜３４の厚さは、３００ｎｍ〜８００ｎｍ（例えば６００ｎｍ）である。また、配線の一部を用いて、上部電極２６に接続されたコンタクトプラグと、トランジスタＴｒのソース／ドレインの一方（複数のトランジスタで共有されていない方）とを接続する。
【００３２】
その後、上層の層間絶縁膜及び配線等を形成する。更に、パッド及びカバー膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００３３】
このような本実施形態によれば、下部電極膜２１の形成と強誘電体膜２２の形成との間に、急速加熱処理を行っているので、後述の実験の結果からも裏付けされるように、強誘電体膜２２を薄いものとしても、良好な疲労特性を得ることができる。
【００３４】
次に、本願発明者が行った実験の結果について説明する。
【００３５】
（第１の実験）
第１の実験では、上述の実施形態に沿った方法でバリアメタル膜３３、アルミニウム膜（Ａｌ膜）３４及びバリアメタル膜３４を備えた配線の形成までの処理を行った試料（実施例試料）を作製し、その疲労特性、反転分極量、リーク電流及びコンタクト抵抗の調査を行った。なお、下部電極膜２１を形成した後の急速加熱処理は、６５０℃で１分間行った。また、比較のために、下部電極膜の形成と強誘電体膜の形成との間の急速加熱処理の省略以外は同様の処理を行った比較試料を作製し、同様の調査を行った。
【００３６】
疲労特性の調査では、先ず、強誘電体キャパシタに３Ｖの電圧を印加したときの反転分極量Ｑswを８５℃で測定した。その後、±３．６Ｖの電圧を繰り返し印加し、所定回数の印加を行った時に、強誘電体キャパシタに３Ｖの電圧を印加したときの反転分極量Ｑswを８５℃で測定した。反転分極量の調査では、強誘電体キャパシタに３Ｖの電圧を印加したときの反転分極量Ｑswを測定した。リーク電流の調査では、強誘電体キャパシタに５Ｖを印加したときのリーク電流を測定した。コンタクト抵抗の調査では、下部電極とこれに接触するコンタクトプラグとの間の抵抗を測定した。これらの結果を順に図２、図３、図４及び図５に示す。
【００３７】
図２に示すように、比較試料（ＲＴＡ処理無し）では、繰り返し印加回数が１×１０8回を超えると、反転分極量が低下した。これに対し、実施例試料（ＲＴＡ処理有り）では、繰り返し印加回数が１×１０10回を超えても、反転分極量が高く維持された。このことから、ＲＴＡにより疲労特性が向上したといえる。
【００３８】
また、図３〜図５に示すように、反転分極量、リーク電流及びコンタクト抵抗については、実施例試料（ＲＴＡ処理有り）において比較試料（ＲＴＡ処理無し）と比べて遜色のない結果が得られた。このことから、ＲＴＡによって反転分極量、リーク電流及びコンタクト抵抗が悪化することはないといえる。むしろ、リーク電流については、実施例試料において良好な結果が得られた。
【００３９】
（第２の実験）
第２の実験では、ＲＴＡの温度について調査した。つまり、実施例試料として、ＲＴＡの温度を異ならせた４種類を作製し、これらの反転分極量、リーク電流、コンタクト抵抗及び「fatigue loss」を調査した。ＲＴＡの温度は、５５０℃、６００℃、６５０℃及び７００℃の４水準とした。
【００４０】
反転分極量、リーク電流及びコンタクト抵抗の調査は、第１の実験と同様にして行った。また、「fatigue loss」の調査では、先ず、強誘電体キャパシタに３Ｖの電圧を印加したときの反転分極量Ｑswを測定した。その後、±５Ｖの電圧を繰り返し印加し、１×１０9回の印加を行った後にも反転分極量Ｑswを測定した。そして、電圧印加前の反転分極量に対する電圧印加による反転分極量の減少量の割合（％）を「fatigue loss」とした。つまり、「fatigue loss」が小さい程、疲労特性が良好であるといえる。これらの結果を順に図６、図７、図８及び図９に示す。
【００４１】
図６に示すように、反転分極量はＲＴＡの温度の影響を受けなかった。また、図７に示すように、６５０℃以下の範囲で特にリーク電流が低くなった。また、図８に示すように、コンタクト抵抗もＲＴＡの温度の影響を受けなかった。「fatigue loss」については、図９に示すように、６００℃以上の範囲で特に良好な結果が得られた。つまり、急速加熱処理における到達温度は、「fatigue loss」の観点からは６００℃以上とすることが好ましい。
【００４２】
なお、強誘電体膜としてＰＺＴ膜が形成された強誘電体キャパシタでは、ＰＺＴ膜中のＰｂの含有量に応じて疲労特性等が変化する。また、一般的に、Ｐｂの蒸気圧が低いために、ＰＺＴ膜中のＰｂの含有量は、化学量論組成よりも多くされている。つまり、Ｐｂ、Ｚｒ及びＴｉのモル濃度を夫々［Ｐｂ］、［Ｚｒ］及び［Ｔｉ］と表すと、［Ｐｂ］／（［Ｚｒ］＋［Ｔｉ］）＞１とされている。但し、Ｐｂの含有量を調整しただけでは、リーク電流等の悪化を抑制しながら疲労特性を向上させることはできない。これは、次の理由による。図１０は、ＰＺＴ膜におけるＰｂの割合と「fatigue loss」との関係を示すグラフであり、図１１は、ＰＺＴ膜におけるＰｂの割合とリーク電流との関係を示すグラフである。図１０に示す傾向からは、Ｐｂの割合が高い程、疲労特性が良好なものとなると考えられるが、図１１に示す傾向からは、Ｐｂの割合が所定値よりも高くなると、リーク電流が高くなってしまう。従って、Ｐｂの含有量の調整のみでこれらを両立させることはできないのである。
【００４３】
ここで、下部電極膜の形成と強誘電体膜の形成との間に行う急速加熱処理の作用について検討する。図１２は、その形成後にＲＴＡを行っていないＰｔからなる下部電極膜の表面を示す顕微鏡写真であり、図１３は、その形成後にＲＴＡを行ったＰｔからなる下部電極膜の表面を示す顕微鏡写真である。ＲＴＡを行っていない下部電極膜では、図１２に示すように、結晶粒が非常に微細なものとなっている。これに対し、ＲＴＡを行った下部電極膜では、図１３に示すように、結晶粒が粗大化し、平均粒径が５０ｎｍ〜１００ｎｍ程度となっている。このことは、ＲＴＡにより、単位面積当たりの結晶粒界の割合が低下していることを意味する。
【００４４】
そして、強誘電体メモリの製造に当たっては、これらの後に、図１４及び図１５に示すように、強誘電体膜としてＰＺＴ膜を形成し、その結晶化アニールを行う。図１４は、ＲＴＡを行っていない下部電極膜及びその上に形成した強誘電体膜を示す模式図であり、図１５は、ＲＴＡを行った下部電極膜及びその上に形成した強誘電体膜を示す模式図である。そして、結晶化アニールの際には、ＰＺＴ膜中のＰｂが表面から揮発したり、下部電極膜中にその粒界に沿って拡散したりする。これらのＰｂの離脱のうち、表面からの離脱は主にリーク電流の上昇を引き起こし、下部電極膜中への拡散は主に疲労特性の低下を引き起こすと考えられる。
【００４５】
ここで、ＲＴＡの有無とＰｂの離脱との関係について検討すると、ＲＴＡによってＰｂの下部電極膜中への拡散が抑制されていると考えられる。これは、図１４及び図１５に示すように、ＲＴＡによって下部電極膜の表面における単位面積当たりの粒界が減少しているからである。従って、ＲＴＡによって疲労特性が向上するといえる。これは、図２に示す結果と一致する。一方、リーク電流については、ＲＴＡの有無に拘わらず、ＰＺＴ膜の表面から拡散するため、ＲＴＡによってリーク電流が上昇することはない。これは、図４に示す結果と一致する。なお、図７に示す結果では、７００℃でＲＴＡを行った場合に、他の条件よりもリーク電流が若干高くなっているため、リーク電流の上昇を考慮すると、ＲＴＡの温度は７００℃以下とすることが好ましい。つまり、急速加熱処理における到達温度は、リーク電流の観点からは７００℃以下とすることが好ましい。
【００４６】
なお、特許文献４には、下部電極として機能するＰｔ膜を形成した後に１時間もの長時間アニールを行うことが記載されている。ところが、このような長時間アニールを行うと結晶粒が粗大化しすぎてしまい、その上に形成される強誘電体膜の結晶性が低下してしまう。この結果、十分な疲労特性を得ることができなくなる。特許文献４において、このアニールは、Ｐｔ膜の配向制御を目的としたものであると記載されており、これを短時間にしてもよいことは記載されていない。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図２】第１の実験の結果（反転分極量）を示すグラフである。
【図３】第１の実験の結果（リーク電流）を示すグラフである。
【図４】第１の実験の結果（コンタクト抵抗）を示すグラフである。
【図５】第１の実験の結果（疲労特性）を示すグラフである。
【図６】第２の実験の結果（反転分極量）を示すグラフである。
【図７】第２の実験の結果（リーク電流）を示すグラフである。
【図８】第２の実験の結果（コンタクト抵抗）を示すグラフである。
【図９】第２の実験の結果（fatigue loss）を示すグラフである。
【図１０】ＰＺＴ膜におけるＰｂの割合と「fatigue loss」との関係を示すグラフである。
【図１１】ＰＺＴ膜におけるＰｂの割合とリーク電流との関係を示すグラフである。
【図１２】その形成後にＲＴＡを行っていないＰｔからなる下部電極膜の表面を示す顕微鏡写真である。
【図１３】その形成後にＲＴＡを行ったＰｔからなる下部電極膜の表面を示す顕微鏡写真である。
【図１４】ＲＴＡを行っていない下部電極膜及びその上に形成した強誘電体膜を示す模式図である。
【図１５】ＲＴＡを行った下部電極膜及びその上に形成した強誘電体膜を示す模式図である。
【符号の説明】
【００４８】
２１：下部電極膜
２２：強誘電体膜
２３：上部電極膜
２４：下部電極
２５：容量絶縁膜
２６：上部電極
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
2009016741.tif 000010
【図５】
2009016741.tif 000011
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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