(57)【要約】【課題】  電気的評価を行わなくても、最適なプロセス条件を決定することができる半導体欠陥検査装置、および半導体欠陥検査方法を提供する。【解決手段】  試料を検査して得られる欠陥の種類を記憶したデータベースを参照して、抽出した欠陥の種類を特定し、試料の領域ごとに欠陥の種類別の欠陥密度を求め、表示するようにしたものである。また、試料を検査して得られる欠陥の種類を記憶したデータベースを参照して、抽出した欠陥の種類を特定し、試料の製造プロセスごとに欠陥の種類別の欠陥密度を求め、表示するようにしたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
試料に電子線を照射して欠陥を検出する半導体欠陥検査装置であって、既知欠陥の付帯情報を記憶するデータベースと、前記欠陥の付帯情報と前記データベースに記憶された既知欠陥の付帯情報とを比較し、前記欠陥の種類を特定する欠陥分類装置と、前記試料の領域ごとに前記欠陥の種類別の欠陥密度を求め、表示装置へ表示させる演算装置とを備えたことを特徴とする半導体欠陥検査装置。
【請求項２】
請求項１の記載において、前記データベースに記憶された既知欠陥の付帯情報は、欠陥の種類であり、前記試料の製造プロセス装置とネットワークを介して接続されたホストコンピュータから送られたデータであることを特徴とする半導体欠陥検査装置。
【請求項３】
試料に電子線を照射して欠陥を検出する半導体欠陥検査装置であって、既知欠陥の付帯情報を記憶するデータベースと、前記欠陥の付帯情報と前記データベースに記憶された既知欠陥の付帯情報とを比較し、前記欠陥の種類を特定する欠陥分類装置と、前記試料の製造プロセスごとに前記欠陥の種類別の欠陥密度を求め、表示装置へ表示させる演算装置とを備えたことを特徴とする半導体欠陥検査装置。
【請求項４】
請求項３の記載において、前記データベースに記憶された既知欠陥の付帯情報は、欠陥の種類であり、前記試料の製造プロセス装置とネットワークを介して接続されたホストコンピュータから送られたデータであることを特徴とする半導体欠陥検査装置。
【請求項５】
試料に電子線を照射して得られる欠陥の付帯情報と、データベースに予め記憶された既知欠陥の付帯情報とを比較し、前記欠陥の種類を特定し、前記試料の領域ごとに前記欠陥の種類別の欠陥密度を求め、表示することを特徴とする半導体欠陥検査方法。
【請求項６】
請求項５の記載において、前記データベースに記憶された既知欠陥の付帯情報は、欠陥の種類であり、前記試料の製造プロセス装置とネットワークを介して接続されたホストコンピュータから送られたデータであることを特徴とする半導体欠陥検査方法。
【請求項７】
試料に電子線を照射して得られる欠陥の付帯情報と、データベースに予め記憶された既知欠陥の付帯情報とを比較し、前記欠陥の種類を特定し、前記試料の製造プロセスごとに前記欠陥の種類別の欠陥密度を求め、表示することを特徴とする半導体欠陥検査方法。
【請求項８】
請求項７の記載において、前記データベースに記憶された既知欠陥の付帯情報は、欠陥の種類であり、前記試料の製造プロセス装置とネットワークを介して接続されたホストコンピュータから送られたデータであることを特徴とする半導体欠陥検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造プロセスにおいて、欠陥を検査する半導体欠陥検査装置、および半導体欠陥検査方法に関する。
【背景技術】
【０００２】
半導体集積回路の配線をウエハに形成する配線工程では、高集積化や高性能化に対応した電流密度向上や配線容量低減が求められているため、Ｃｕ（銅）デュアルダマシン、有機塗布膜、無機系の誘電率を下げたＬｏｗ−ｋ膜（低誘電絶縁膜）の導入がすすんでいる。一方、これらのプロセスにおいて、主な欠陥は、Ｃｕ配線層やＬｏｗ−ｋ膜中のボイドや、配線が途中までしか形成されない非導通（例えば、エッチングストップ）である。Ｃｕ配線形成のめっき工程において、ボイドの形成混入は不可避である。また、ＳＩＶ（Stress Induced Voiding、ストレス誘起ボイド）といわれるストレス起因のボイド欠陥も発生する。また、塗布系のＬｏｗ−ｋ膜形成プロセスでは、ボイドは致命度の高い大きいものから、誘電率に影響する数ナノメートルサイズのポアまで存在し、配線層間膜の絶縁耐圧および容量等の電気的特性に影響する。非導通は、フォトレジスト工程やエッチング工程での局所的なプラズマの不安定性に起因して起こるもので、発生頻度が非常に低く、ppm程度に至るものもあるが、致命的な欠陥である。また、トランジスタ形成工程である拡散工程においては、ポリシリコンゲート寸法の微細化によるリーク電流の増加の対策として、ポリシリコンに代わるＮｉｘＳｉｌ−ｘやＴｉＮなどのメタルゲートプロセスや、酸化膜に代わるＨｆ系化合物高誘電膜材料のＨｉｇｈ−ｋプロセスなど、新規の材料や技術が導入されつつある。ここでは、シリコン基板に対するメタルの異常成長や絶縁膜上のメタルショート等が問題となる。しかしながら、従来は、これらの欠陥を、製造プロセス内で効率的に検査し、欠陥を特定するのは非常に困難な作業であった。
【０００３】
また、半導体集積回路の製品開発段階におけるプロセスあるいは製造条件決定時は、半導体集積回路の断面を観察するために、ＳＥＭ（走査電子顕微鏡），ＴＥＭ（透過電子顕微鏡），ＳＴＥＭ（走査透過電子顕微鏡）が多用されている。しかしながらこれらの装置では、試料へ照射する電子ビームのスポットサイズが小さいため検査速度が遅く、観察点数に限界があり、半導体集積回路が形成されるウエハ内の欠陥分布等を、早期に得ることができない。また、構造上欠陥が発生しやすい領域であるホットスポットの位置が不明の場合には、量産での歩留評価が困難である。特に、アイソレーション層，ゲート電極層，コンタクト層など、三層のフォトレジストパターンの重ね合わせの余裕不足に起因する内部欠陥は、容易に見つけ出せない。加えて、量産段階では、一般の製造ラインでは、大量の不良発生防止を目的としたＱＣ（品質管理）が行われる。製造装置の性能の変動要因では、例えば異物，膜厚，膜質などに着目した装置ＱＣが行われているが、一台に起因するばかりでなく、複数台の装置の性能変動の組み合わせで生じる欠陥を、一台ごとの装置ＧＣで検知するのは不可能である。唯一、電気的な歩留まり評価では、検知可能であるが、ＴＡＴ（Turn Around Time）が長く、数週間に及ぶこともあり、欠陥多発時の不良発生時の対処が遅れてしまう。
【０００４】
現状は、配線パターン形成後、電気的なプローブを使用したウエハ検査やテスタ検査をおこない、連続歩留を評価して、量産性水準の合否判定をしていることが多い。しかしながらこの方法では、製造プロセスの工程が長いため、ＱＴＡＴ（Quick Turn Around Time）化が困難で、欠陥発生の原因工程へのフィードバックが不十分である。また、当該原因工程の完了後の製品の電気的特性を測定するため、原因工程の後にも数工程必要な場合には、後の工程の影響がないとはいえず、原因工程の真の電気的特性を測定することは困難である。
【０００５】
上記のような、配線の不良は、電子顕微鏡により電子線を照射して、電子を試料に帯電させた状態で再度電子線を照射して画像化する電位コントラスト像（ＶＣ像）を用いた検査が行われている（例えば、特許文献１参照）。これは、試料上での帯電状態の時間的変化を利用したもので、不良と不良でない個所の画像の見え方が異なることで、欠陥の場所を判定するものであるが、導通不良または短絡不良かどうかがわかるだけで、欠陥の種類までわかるものではない。
【０００６】
以上のような、歩留に影響する欠陥を、工程の途中において効率的に検査できれば、工程段階でのフィードバックが可能になり、製品の信頼性や歩留を向上できる。また、新製品の開発段階においては、種々のプロセス条件が適正かどうかを判断するために、歩留のチェックが行われるが、この時間を短縮することによる開発効率の向上も求められている。
【０００７】
【特許文献１】特開２００２−９１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、電気的評価を行わなくても、最適なプロセス条件を決定することができる半導体欠陥検査装置、および半導体欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の実施態様は、試料を検査して得られる欠陥の種類を記憶したデータベースを参照して、抽出した欠陥の種類を特定し、試料の領域ごとに欠陥の種類別の欠陥密度を求め、表示するようにしたものである。
【００１０】
また、試料を検査して得られる欠陥の種類を記憶したデータベースを参照して、抽出した欠陥の種類を特定し、試料の製造プロセスごとに欠陥の種類別の欠陥密度を求め、表示するようにしたものである。
【００１１】
また、データベースに記憶される欠陥の種類は、製造プロセスとネットワークを介して接続されたホストコンピュータから送られたデータである。
【発明の効果】
【００１２】
本発明によれば、電気的評価を行わなくても、最適なプロセス条件を決定することができる半導体欠陥検査装置、および半導体欠陥検査方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて、本発明の実施例を説明する。図１は、半導体欠陥検査装置の斜視図である。半導体欠陥検査装置１００は、大きくわけて電子線１０４を試料１０６へ照射する電子光学系を内蔵した真空カラム１０５と、試料１０６を載せて移動させるステージ１０７を内蔵する試料室１０８と、両者を制御する制御ユニット１１３とを有し、真空カラム１０５と試料室１０８の内部は真空に保たれている。
【００１４】
半導体欠陥検査装置１００は、ウエハサイズの欠陥検査を可能とした電荷を発生させる電子源１０１と、電子源１０１で発生した電子線１０４を細く絞る電磁レンズ１０２あるいは静電レンズ１０３と、これらを真空に保持する真空カラム１０５とを有する。電子源１０１の電子を発生させ加速させるための電圧および電流は、電子源制御部１１０で制御される。また、半導体集積回路が形成されるウエハである試料１０６に電子線１０４を照射して得られる二次信号を検出器１０９で検出し、画像信号生成部１１１で二次信号をディジタル信号へ変換して画像を構成し、制御ユニット１１３により図示しない表示装置に試料の画像が表示される。また、この画像は、画像解析装置１１４を介してデータベース１１５へ記憶される。ステージ１０７の移動は、ステージ制御部１１２により制御される。電子源制御部１１０とステージ制御部１１２は、制御ユニット１１３で制御される。本実施例では、データベース１１５と画像解析装置１１４を設けた点が、従来の半導体欠陥検査装置と異なる。
【００１５】
図２は、画像データの処理を行う装置群のシステム構成図である。半導体欠陥検査装置１００は制御ユニット１１３と、画像解析装置１１４と、データベース１１５とを有し、それぞれが接続されて画像データの受け渡しがなされるとともに、ネットワーク２０１を介してホストコンピュータ２０２と接続されている。
【００１６】
半導体欠陥検査装置１００では電子コントラスト像（ＶＣ像）を得ることができるので、この像のコントラストを画像解析装置１１４で数値化し、データベース１１５から類似の欠陥情報を呼び出して参照する。このデータベース１１５に記憶された情報は、画像解析装置１１４の表示装置上に表示できる。また、試料１０６上の欠陥の大きさ、コントラストを画像解析装置１１４で算出し、データベース１１５に記憶された欠陥の情報に関するデータと比較参照することによって、欠陥の分類が可能である。画像解析装置１１４は、欠陥の座標や画像のコントラストを数値化する数値化装置１１６，欠陥の分類を行う欠陥分類装置１１７，ウエハ内やチップ内の欠陥の分布，欠陥密度等の計算を行う演算装置１１８，欠陥の画像，欠陥分類結果，演算結果を表示する表示装置１１９を備える。
【００１７】
半導体製造ラインでは、複数の製造装置やロット進度管理システム等を統合した基幹システムが運用されており、ホストコンピュータ２０２と製造装置，検査装置が通信網２０１で接続されて、データの授受を行う。ホストコンピュータ２０２は、欠陥検査の対象となる個別のロットおよびウエハの工程名称，ロット番号，ウエハ番号，品種名，基準プロセス名称，パターン，レイアウト，検査領域等の基本データ２０３や、同種のウエハの過去のデータが、ネットワーク２０１を通して半導体欠陥検査装置１００へ送られ、データベース１１５へ格納される。半導体欠陥検査装置１００で得られたＶＣ輝度マップなどの画像データ２０４は、画像解析装置１１４へ送られ、数値化装置１１６で数値化される。例えば、ｘ，ｙをウエハの平面座標の位置、ｂをコントラストを規格化した数値として、（ｘ，ｙ，ｂ）と表す。また、欠陥分類装置１１７で、欠陥の寸法や、表面性状などの特徴量から分類する。また、演算装置１１８で、分類結果を数値化する。以上の結果は、表示装置１１９に表示させることができる。また、これらの数値化データ２０５は、データベース１１５へ格納される。画像データ２０４や数値化データ２０５の検査データ２０６は、ネットワーク２０１を介してホストコンピュータ２０２へ送られる。
【００１８】
図３は、ＶＣ像を用いた検査手順のフローチャートであり、画像データから欠陥の定量化を行なうものである。半導体欠陥検査装置１００を用いてＶＣ像の欠陥検査を得たら（ステップ３０１）、例えば座標（ｘ−ｘ′，ｙ−ｙ′）を領域指定し（ステップ３０２）、欠陥のＶＣ像の輝度マップを取得する（ステップ３０３）。次に、必要に応じてバックグランドの補正を行なう（ステップ３０４）。欠陥部のコントラスト算出に当たり、欠陥部と正常部のコントラストの差が小さい場合、正常部の領域を任意に選択し、バックグランドを補正してＶＣ輝度マップ補正を行う（ステップ３０５）。次に、データベースの輝度データを参照し（ステップ３０６）、ＶＣ像の数値化を行い、欠陥判定する。ここでは、図２に示したデータベース１１５に格納されているデータを参照し、欠陥分類装置１１７で欠陥種Ａ，Ｂ，Ｃ，・・・に分類を行い（ステップ３０７）、演算装置１１８で各種欠陥の個数を、欠陥数Ｎ（Ａ），Ｎ（Ｂ），Ｎ（Ｃ），・・・というようにカウントし（ステップ３０８）、各種欠陥の密度を、欠陥密度Ｄ（Ａ），Ｄ（Ｂ），Ｄ（Ｃ），・・・というように算出し（ステップ３０９）、表示装置１１９へ表示する（ステップ３１０）。さらに、領域指定を繰り返すことによって、再度、欠陥分類，個数カウント，密度表示を行い、図４に示すような欠陥密度分布が表示される。この結果は、図２に示したデータベース１１５に格納されるとともに、ネットワーク２０１を介してホストコンピュータ２０２へ送られる。
【００１９】
図４は、ＶＣ欠陥の欠陥密度分布を画像表示した例を示す画面図である。Ｘ軸とＹ軸に欠陥の座標をとり、Ｚ軸に画像のコントラストの相対的な数値をとった三次元のグラフを生成する。グラフの左上に示す画像では、ＶＣ欠陥が３個所あることがわかるが、グラフのようにコントラストを数値化し、認識が容易な表示をすることで、欠陥の区別ができるようになる。図４の例では、２個所の欠陥Ａと１個所の欠陥Ｂとが区別できる。この欠陥分類は、図３に示したフローチャートのステップ３０７で実行される。
【００２０】
図５，図６は、図２の表示装置１１９に表示される画面表示の例を示す画面図であり、図３に示したフローチャートのステップ３１０の結果出力のステップで実行される一例である。図５において、画面の右上にウエハマップ５０１が表示され、番号１から５で示すウエハ面内の各位置における欠陥密度を、欠陥の種類毎に示している。全体として、三角印で示されている欠陥種Ａの欠陥密度が大きく、この種類の欠陥が多数発生していることがわかる。また、ウエハ内位置の番号４において、欠陥種Ｂと欠陥種Ｃの欠陥密度が逆転していることから、番号４の位置では、欠陥種Ｃが多く発生する要因があると想定できる。したがって、欠陥種Ｃの内容と、製造プロセスとの関係を探索すれば、欠陥種Ｃの発生工程と原因を突き止めることができる可能性がある。図６では、画面の右上にチップマップ６０１が表示され、番号１から５で示すチップ内の各位置における欠陥密度を、欠陥の種類毎に示している。全体として、三角印で示されている欠陥種Ａの欠陥密度が大きく、この種類の欠陥が多数発生していることがわかる。また、チップ内測定位置の番号１において、すべての欠陥種の欠陥密度が大きいことから、番号１の位置では、すべての欠陥種が多く発生する要因があると想定できる。
【００２１】
図７は、図２の表示装置１１９に表示される画面表示の例を示す画面図であり、図３に示したフローチャートのステップ３１０の結果出力のステップで実行される一例である。図５や図６とは、プロセス条件を横軸にしたことが異なる。設計上欠陥が起こりやすいホットスポットと呼ばれる個所の欠陥を見つけ、ＦＩＢで断面観察して、設計と製造プロセスとの関連性を確認する作業が必要とされる場合がある。しかし、ＳＥＭ，ＴＥＭ，ＳＴＥＭを用いた出来栄え確認では、観察点数に限界があり、ホットスポットの特定が困難なので、量産での歩留りが不明確の場合が多い。特に、三層のフォトレジストパターンの重ね合わせの寸法上の余裕の不足に起因する内部欠陥の発生は、容易に推定できないのが現状である。しかしながら、本発明によれば、電気的評価をせずに、半導体欠陥検査装置を用いて内部欠陥を定量化できるため、プロセス条件の出来栄え評価に活用できる。
【００２２】
エッチング条件やＣＶＤ条件などのプロセスのひとつについて、例えば、図７に示すように５つの異なる条件でウエハを処理し、その後半導体欠陥検査装置で欠陥を抽出し、欠陥種ごとに欠陥密度を求める。図７から、プロセス条件の番号２が最も欠陥の発生が少ないので、このプロセス条件を選択すればよい。
【００２３】
図８は、図７に示した最適プロセス条件を得るための手順を示すフローチャートである。はじめにプロセス条件を決め処理を行った後（ステップ８０１）、欠陥の検査を行う（ステップ８０２）。抽出された欠陥は、データベースの参照により欠陥種を特定され、その欠陥種の分布が求められる（ステップ８０４）。図７に示すようなプロセス毎の欠陥密度が表示され、出来栄え判定が行われる（ステップ８０５）。出来栄え判定にて欠陥密度が仕様を満足しない場合は、プロセス条件を変えて、ステップ８０１からステップ８０５までを繰り返す。図７は、７つのプロセス条件で検査した例である。図７に示す結果から、出来栄え評価を満足したなら、プロセス条件の仕様を決定する（ステップ８０６）。
【００２４】
図９は、新たな仕様の半導体製品を製造するときの、製造品質の管理であるインラインＱＣのフローチャートである。装置変動要因に基づく不良発生防止のため、例えば異物，膜厚，膜質などの製造装置ごとに出来栄えを検査する装置ＱＣを行うが、複数台の装置を組み合わせたときの変動に起因する欠陥は、装置ＱＣで検知するのは不可能である。半導体製造の最終工程で行われる電気的欠陥検査で、複合的な不良を見つけることができるが、途中のどの工程が原因となっているかを見つけるのは容易でない。例えばＴＡＴが長く数週間に及ぶこともあり、欠陥多発時の不良発生時の対処が遅れてしまう。本発明を、インラインＱＣに適用することにより、電気的検査を行わずに、早期に欠陥発生工程を特定することができる。
【００２５】
はじめに、図７に示したような、ひとつの条件で製品着工後（ステップ９０１）、欠陥を抽出し（ステップ９０２）、データベースを参照して欠陥種を特定し、分布を求める（ステップ９０４）。図７に示したような結果を求め、欠陥種ごとの欠陥密度の水準を判定する（ステップ９０５）。欠陥密度が、予め決めた閾値以上の場合、条件を変更し、ステップ９０１からステップ９０５を繰り返す。欠陥密度が閾値以下になったら、そのときの条件が最適と判断し、着工を終了し（ステップ９０６）、その条件で量産に移行する。このように、電気的評価を行わなくても、プロセスの最適条件を決めることができる。
【００２６】
以上、述べたように、本発明によれば、半導体集積回路の製造プロセスにおいて発生する欠陥の密度を、座標ごとあるいはプロセスごとに評価することにより、電気的評価を行わなくても、最適なプロセス条件を決めることができ、半導体集積回路の開発効率を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】半導体欠陥検査装置の斜視図。
【図２】画像データの処理を行う装置群のシステム構成図。
【図３】ＶＣ像を用いた検査手順のフローチャート。
【図４】ＶＣ欠陥の欠陥密度分布を画像表示した例を示す画面図。
【図５】表示装置に表示される画面表示の例を示す画面図。
【図６】表示装置に表示される画面表示の例を示す画面図。
【図７】表示装置に表示される画面表示の例を示す画面図。
【図８】最適プロセス条件を得るための手順を示すフローチャート。
【図９】インラインＱＣのフローチャート。
【符号の説明】
【００２８】
１００  半導体欠陥検査装置
１０１  電子源
１０２  電磁レンズ
１０３  静電レンズ
１０４  電子線
１０５  真空カラム
１０６  試料
１０７  ステージ
１０８  試料室
１０９  検出器
１１０  電子源制御部
１１１  画像信号生成部
１１２  ステージ制御部
１１３  制御ユニット
１１４  画像解析装置
１１５  データベース
１１６  数値化装置
１１７  欠陥分類装置
１１８  演算装置
１１９  表示装置
２０１  ネットワーク
２０２  ホストコンピュータ
５０１  ウエハマップ
６０１  チップマップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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