(57)【要約】【課題】回路規模を大きくすることなく、スイッチング出力が共振時に共振回路を形成するインダクタに蓄積されたエネルギーを短時間のうちに消滅させることができるＤＣ−ＤＣコンバータを提供する。【解決手段】入力された直流電源電圧をスイッチングするスイッチング素子と、該スイッチング素子の出力端に接続されるインダクタとコンデンサからなるＬＣ低域フィルタと、前記ＬＣ低域フィルタの出力電圧を所定の出力電圧になるように、前記スイッチング素子のオン、オフ動作のタイミングを制御する制御手段とを有するＤＣ−ＤＣコンバータにおいて、前記ＬＣ低域フィルタを構成するインダクタの両端間に抵抗素子とスイッチ手段とからなる直列回路を並列接続し、前記制御手段は、前記ＬＣ低域フィルタの共振時に前記スイッチ手段を閉成するように制御する。【選択図】図１
2009100602.tif 000002
【特許請求の範囲】
【請求項１】
入力された直流電源電圧をスイッチングするスイッチング素子と、該スイッチング素子の出力端に接続されるインダクタとコンデンサからなるＬＣ低域フィルタと、前記ＬＣ低域フィルタの出力電圧が所定の出力電圧になるように、前記スイッチング素子のオン、オフ動作のタイミングを制御する制御手段とを有するＤＣ−ＤＣコンバータにおいて、
前記ＬＣ低域フィルタを構成するインダクタの両端間に抵抗素子とスイッチ手段とからなる直列回路を並列接続し、
前記制御手段は、前記ＬＣ低域フィルタの共振時に前記スイッチ手段を閉成するように制御することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記スイッチング素子は、第１の直流電源電圧が一端に供給される第１のスイッチング素子と、該第１のスイッチング素子の他端に一端が接続され、他端が前記第１の直流電源電圧より低い第２の直流電源電圧が供給される第２のスイッチング素子とからなり、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に前記ＬＣ低域フィルタが接続されるとともに、
前記制御手段は、前記第１、第２のスイッチング素子が同時にオフ状態になった際に、前記スイッチ手段を閉成するように制御することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
一端に第１の直流電源電圧が供給されるインダクタと、該インダクタの他端に一端が接続され、他端に前記第１の直流電源電圧より低い第２の直流電源電圧が供給されるスイッチング素子と、前記インダクタと前記スイッチング素子との接続点にアノードが接続されるダイオードと、該ダイオードのカソードに一端が接続され、他端に前記第２の電源電圧が供給されるコンデンサと、該コンデンサの端子電圧である出力電圧が所定の出力電圧になるように、前記スイッチング素子のオン、オフ動作のタイミングを制御する制御手段とを有するＤＣ−ＤＣコンバータにおいて、
前記インダクタの両端間に抵抗素子とスイッチ手段とからなる直列回路を並列接続し、
前記制御手段は、前記インダクタと前記コンデンサとを含む回路の共振時に前記スイッチ手段を閉成するように制御することを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに係り、特にチョッパ方式のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
共振回路を構成要素とするＤＣ−ＤＣコンバータでは、この共振回路に接続されるスイッチング素子がオン状態からオフ状態に移行する際にリンギングが発生する。このリンギングを抑制するために従来のＤＣ−ＤＣコンバータでは、上記共振回路部に抵抗Ｒ、コンデンサＣの直列回路からなるスナバ回路を設けたものがある（例えば、特許文献１参照）。
【特許文献１】特開平７−１１１７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載のＤＣ−ＤＣコンバータ（スイッチング制御型電源回路）では、トランスを用いた構成であるが、これに限らず、トランスを用いないチョッパ方式のＤＣ−ＤＣコンバータについても同様である。
【０００４】
図５に、従来のトランスを用いない、チョッパ方式の降圧型ＤＣ−ＤＣコンバータの概略構成を示す。同図において、正の直流電源電圧ＰＶＤＤが供給されている端子１０１には、ＰチャネルＭＯＳ（以下、ＰＭＯＳと記す。）トランジスタＱ１０のソースが接続されており、ＰＭＯＳトランジスタＱ１０のドレインは、ＮチャネルＭＯＳ（以下、ＮＭＯＳと記す。）トランジスタＱ１１のドレインに接続されている。
【０００５】
また、ＮＭＯＳトランジスタＱ１１のソースは接地されている。ＰＭＯＳトランジスタＱ１０のドレインとＮＭＯＳトランジスタＱ１１のドレインは端子ＳＷOUTに接続されており、この端子ＳＷOUTと端子OUTとの間にはインダクタＬ１が接続され、この端子OUTには、コンデンサＣ１の一端が接続され、他端は接地されている。また、端子OUTには、負荷抵抗ＲLの一端が接続され、他端は接地されている。
【０００６】
さらに、端子ＳＷOUTには、抵抗Ｒ0とコンデンサＣ0の直列回路で構成されるスナバ回路１００の一端が接続され、他端は接地されている。
また、ＰＭＯＳトランジスタＱ１０、ＮＭＯＳトランジスタＱ１１及び端子ＳＷOUT端子（図示してない制御回路を含む）までがＤＣ−ＤＣコンバータのＩＣチップ内に形成されているが、ＳＷOUTに接続される回路部、すなわち、スナバ回路１００、ＬＣ低域フィルタ等は上記ＩＣチップの外付け部品である。
【０００７】
上記構成において、ＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ１１をスイッチング制御するためのゲート信号ＰＧ、ＮＧが、図示してない制御回路により出力され、端子OUTから出力される直流電圧が所望の電圧値となるように制御される。ここで、ＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ１１が同時にオフ状態となった際には、スナバ回路１００を設けない場合には、インダクタＬ１、コンデンサＣ１とで構成されるＬＣ低域フィルタは図６に示すように、寄生容量ＣＳが接続された状態と等価になり、共振状態が持続し、端子ＳＷOUTの出力が電源電圧を超えてしまうようなリンギングが発生する。
【０００８】
このリンギングをスナバ回路１００により吸収し、抑制することができるが、スナバ回路１００を構成する抵抗Ｒ0の抵抗値は小さくするとリンギングを抑制できるが、常時、ＤＣ−ＤＣコンバータに接続されているために、電力損失が大きくなるという問題が有る。
また、スナバ回路１００を構成する抵抗Ｒ0の抵抗値を大きくすると、時定数が大きくなるため、リンギングを短時間のうちに抑制することができない、という問題も有った。
さらに、上記スナバ回路は、ＤＣ−ＤＣコンバータを形成するＩＣチップの外付け部品であるため、回路規模が大きくなり、コスト高になるという問題が有った。
【０００９】
本発明は、このような事情に鑑みてなされたものであり、回路規模を大きくすることなく、スイッチング出力が共振時に共振回路を形成するインダクタに蓄積されたエネルギーを短時間のうちに消滅させることができるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のＤＣ−ＤＣコンバータは、入力された直流電源電圧をスイッチングするスイッチング素子と、該スイッチング素子の出力端に接続されるインダクタとコンデンサからなるＬＣ低域フィルタと、前記ＬＣ低域フィルタの出力電圧が所定の出力電圧になるように、前記スイッチング素子のオン、オフ動作のタイミングを制御する制御手段とを有するＤＣ−ＤＣコンバータにおいて、前記ＬＣ低域フィルタを構成するインダクタの両端間に抵抗素子とスイッチ手段とからなる直列回路を並列接続し、前記制御手段は、前記ＬＣ低域フィルタの共振時に前記スイッチ手段を閉成するように制御することを特徴とする。
【００１１】
上記構成からなる本発明のＤＣ−ＤＣコンバータでは、上記スイッチング素子がオン状態からオフ状態に移行する際に、前記ＬＣ低域フィルタが共振回路として機能するが、前記ＬＣ低域フィルタを構成するインダクタの両端間に接続された抵抗素子とスイッチ手段とからなる直列回路において、前記制御手段により前記スイッチ手段が閉成するように制御される。
【００１２】
これにより、前記ＬＣ低域フィルタを構成するインダクタに蓄積されたエネルギーが上記直列回路を構成する抵抗により消費されるので、リンギングの発生を抑制することができる。また、上記直列回路を構成する抵抗の抵抗値を小さくすることにより、リンギングを短時間のうちに抑制することができる。このスナバ回路として機能する上記直列回路を構成する抵抗素子は、出力が共振する際にのみインダクタの両端間に接続されるので、抵抗値を小さくしても電力損失は従来回路に比して低減することができ、電力変換効率を向上させることができる。
【００１３】
また、上記スナバ回路として機能する上記直列回路はＤＣ−ＤＣコンバータのＩＣチップ内に形成することができるので、回路規模を従来に比して縮小することができ、コストの低減が図れる。
【００１４】
また、本発明のＤＣ−ＤＣコンバータは、前記スイッチング素子は、第１の直流電源電圧が一端に供給される第１のスイッチング素子と、該第１のスイッチング素子の他端に一端が接続され、他端が前記第１の直流電源電圧より低い第２の直流電源電圧が供給される第２のスイッチング素子とからなり、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に前記ＬＣ低域フィルタが接続されるとともに、前記制御手段は、前記第１、第２のスイッチング素子が同時にオフ状態になった際に、前記スイッチ手段を閉成するように制御することを特徴とする。
【００１５】
上記構成からなる本発明のＤＣ−ＤＣコンバータでは、前記第１、第２のスイッチング素子が同時にオフ状態になった際に、前記ＬＣ低域フィルタが共振回路として機能するが、前記ＬＣ低域フィルタを構成するインダクタの両端間に接続された抵抗素子とスイッチ手段とからなる直列回路において、前記制御手段により前記スイッチ手段が閉成するように制御される。
【００１６】
これにより、前記ＬＣ低域フィルタを構成するインダクタに蓄積されたエネルギーが上記直列回路を構成する抵抗により消費されるので、リンギングの発生を抑制することができる。また、上記直列回路を構成する抵抗の抵抗値を小さくすることにより、リンギングを短時間のうちに抑制することができる。このスナバ回路として機能する上記直列回路を構成する抵抗素子は、出力が共振する際にのみインダクタの両端間に接続されるので、抵抗値を小さくしても電力損失は従来回路に比して低減することができ、電力変換効率を向上させることができる。
【００１７】
また、上記スナバ回路として機能する上記直列回路はＤＣ−ＤＣコンバータのＩＣチップ内に形成することができるので、回路規模を従来に比して縮小することができ、コストの低減が図れる。
【００１８】
また、本発明のＤＣ−ＤＣコンバータは、一端に第１の直流電源電圧が供給されるインダクタと、該インダクタの他端に一端が接続され、他端に前記第１の直流電源電圧より低い第２の直流電源電圧が供給されるスイッチング素子と、前記インダクタと前記スイッチング素子との接続点にアノードが接続されるダイオードと、該ダイオードのカソードに一端が接続され、他端に前記第２の電源電圧が供給されるコンデンサと、該コンデンサの端子電圧である出力電圧が所定の出力電圧になるように、前記スイッチング素子のオン、オフ動作のタイミングを制御する制御手段とを有するＤＣ−ＤＣコンバータにおいて、前記インダクタの両端間に抵抗素子とスイッチ手段とからなる直列回路を並列接続し、前記制御手段は、前記インダクタと前記コンデンサとを含む回路の共振時に前記スイッチ手段を閉成するように制御することを特徴とする。
【００１９】
上記構成からなる本発明のＤＣ−ＤＣコンバータでは、前記インダクタと前記コンデンサとを含む回路の共振時に、前記制御手段により、前記スイッチ手段が閉成するように制御される。
これにより、前記インダクタに蓄積されたエネルギーが上記直列回路を構成する抵抗により消費されるので、リンギングの発生を抑制することができる。
【００２０】
また、上記直列回路を構成する抵抗の抵抗値を小さくすることにより、リンギングを短時間のうちに抑制することができる。このスナバ回路として機能する上記直列回路を構成する抵抗素子は、出力が共振する際にのみインダクタの両端間に接続されるので、抵抗値を小さくしても電力損失は従来回路に比して低減することができ、電力変換効率を向上させることができる。
また、上記スナバ回路として機能する上記直列回路はＤＣ−ＤＣコンバータのＩＣチップ内に形成することができるので、回路規模を従来に比して縮小することができ、コストの低減が図れる。
【発明の効果】
【００２１】
以上説明したように、本発明のＤＣ−ＤＣコンバータによれば、スイッチング素子の出力が、ＬＣ低域フィルタにより共振するときに、ＬＣ低域フィルタを構成するインダクタに蓄積されたエネルギーがインダクタの両端間に接続された抵抗とスイッチ手段からなる直列回路を構成する抵抗により消費されるので、リンギングの発生を抑制することができる。
また、上記直列回路を構成する抵抗の抵抗値を小さくすることにより、リンギングを短時間のうちに抑制することができる。
【００２２】
このスナバ回路として機能する上記直列回路を構成する抵抗素子は、出力が共振する際にのみインダクタの両端間に接続されるので、抵抗値を小さくしても電力損失は従来回路に比して低減することができ、電力変換効率を向上させることができる。
また、上記スナバ回路として機能する上記直列回路はＤＣ−ＤＣコンバータのＩＣチップ内に形成することができるので、回路規模を従来に比して縮小することができ、コストの低減が図れる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を、図面を参照して説明する。
[第１実施形態]
図１に本発明の第１実施形態に係るＤＣ−ＤＣコンバータ１の構成を示す。同図において、正の直流電源電圧ＰＶＤＤが供給されている端子１０１には、ＰＭＯＳトランジスタＱ１のソースが接続されており、ＰＭＯＳトランジスタＱ１のドレインは、ＮＭＯＳトランジスタＱ２のドレインに接続されている。
【００２４】
また、ＮＭＯＳトランジスタＱ２のソースは接地されている。ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトランジスタＱ２のドレインは端子ＳＷOUTに接続されており、この端子ＳＷOUTと端子OUTとの間にはインダクタＬ１が接続され、この端子OUTには、コンデンサＣ１の一端が接続され、他端は接地されている。また、端子OUTには、負荷抵抗ＲLの一端が接続され、他端は接地されている。インダクタＬ１とコンデンサＣ１によりＬＣ低域フィルタを構成している。
【００２５】
さらに、インダクタＬ１の両端間、即ち端子ＳＷOUTと端子OUTとの間には、抵抗Ｒ１とスイッチＳＷ１の直列回路で構成されるスナバ回路が接続されている。
また、本発明の実施形態に係るＤＣ−ＤＣコンバータ１は、端子OUTに一方の入力端子が接続され、他方の入力端子が基準電圧（目標電圧）ＶREFを有する基準電源１１０に接続された誤差増幅器１０と、誤差増幅器１０の出力を受けて端子OUTから所定の出力電圧（目標電圧ＶREF）が出力されるようにＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２をスイッチング制御するゲート信号ＰＧ、ＮＧを出力する制御回路２０とを有している。
【００２６】
この制御回路２０は、端子ＳＷOUTにおける出力が共振するとき、すなわち、リンギングが発生するタイミングでスイッチＳＷ１を閉成する制御信号ＳＷを出力する機能を有している。制御回路２０は本発明の制御手段に、スイッチＳＷ１は、本発明のスイッチ手段に、それぞれ相当する。
【００２７】
また、ＰＭＯＳトランジスタＱ１、ＮＭＯＳトランジスタＱ２及び端子ＳＷOUT、抵抗Ｒ１、スイッチＳＷ１、端子OUT、誤差増幅器１０、基準電源１１０、制御回路２０までがＤＣ−ＤＣコンバータのＩＣチップ内に形成されているが、端子ＳＷOUTと端子OUTに接続される、インダクタＬ１、コンデンサＣ１、負荷抵抗ＲLは上記ＩＣチップの外付け部品である。
本実施形態では、スナバ回路として機能する抵抗Ｒ１及びスイッチＳＷ１の直列回路がＤＣ−ＤＣコンバータのＩＣチップ内に形成されている。
なお、正の直流電源電圧ＰＶＤＤは、本発明の第１の直流電源電圧であり、接地電位は、本発明の第２の直流電源電圧に相当する。
【００２８】
上記構成からなる本実施形態に係るＤＣ−ＤＣコンバータの動作について図２に示す各部の動作波形図を参照して説明する。ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２が、制御回路２０から出力されるゲート信号ＰＧ、ＮＧにより、端子OUTから出力されるＤＣ−ＤＣコンバータの出力が所定の目標電圧ＶREFとなるようにスイッチング制御される。
【００２９】
すなわち、制御回路２０から出力されるゲート信号ＰＧがローレベルになり、かつゲート信号ＮＧがローレベルになると（時刻ｔ１）（図２（ｃ），（ｄ））、ＰＭＯＳトランジスタＱ１がオン状態、ＮＭＯＳトランジスタＱ２がオフ状態となり、直流電源電圧ＰＶＤＤが印加されている端子１０１よりＰＭＯＳトランジスタＱ１を介してインダクタＬ１に電流ＩLが流れ、電流ＩLの値は時間の経過と共に増加し、インダクタＬ１にエネルギーが蓄積される（図２(ｆ)）。この間、端子OUTから出力されるＤＣ−ＤＣコンバータ１の出力電圧Ｖoutは、コンデンサＣ１に蓄積されていた電荷が負荷抵抗ＲLを介して放電されるため低下し続ける。
【００３０】
電流ＩLの値が一定値に達した時点（ｔ２）で制御回路２０から出力されるゲート信号ＰＧはハイレベルとなり、かつゲート信号ＮＧがハイレベルになる。この結果、ＰＭＯＳトランジスタＱ１がオフ状態、ＮＭＯＳトランジスタＱ２がオン状態となり、インダクタＬ１には、接地側からＮＭＯＳトランジスタＱ２を介して電流ＩLが減少しながら流れ続け、コンデンサＣ１を充電するので、端子OUTから出力されるＤＣ−ＤＣコンバータ１の出力電圧Ｖoutは上昇し始める（図２（ａ））。
【００３１】
この出力電圧Ｖoutは、ＰＭＯＳトランジスタＱ１のオン状態となっている期間をＴＰ，ＮＭＯＳトランジスタＱ２のオン状態となっている期間をＴＮとすると、ＰＭＯＳトランジスタＱ１のオン状態にある期間におけるインダクタＬ１を流れる電流ＩLの電流変化分と、ＮＭＯＳトランジスタＱ２のオン状態にある期間におけるインダクタＬ１を流れる電流ＩLの電流変化分は等しいことから、Ｖout＝ＰＶＤＤ・ＴＰ／（ＴＮ＋ＴＰ）となる（図２（ａ））。
また、図２において、ＴＸは、ＰＭＯＳトランジスタＱ１、ＮＭＯＳトランジスタＱ２が共にオフ状態にある期間である。
【００３２】
制御回路２０は、端子OUTから出力されるＤＣ−ＤＣコンバータ１の出力電圧Ｖoutと目標電圧である基準電圧ＶREFとを比較し、その誤差電圧を出力する誤差増幅器の出力に基づいてその誤差電圧が零に近づくようにＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のオン、オフ状態を制御することにより、出力電圧Ｖoutが所望の電圧となるように制御する。
【００３３】
インダクタＬ１に流れる電流が零となった時点（時刻ｔ３）で、ＮＭＯＳトランジスタＱ２がオフ状態となり、この結果、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２が同時にオフ状態となる。このタイミングで、端子ＳＷOUTの出力にリンギングが発生するが、制御回路２０から出力される制御信号ＳＷによりスイッチＳＷ１が閉成される（図２（ｅ））ために、インダクタＬ１に蓄積されているエネルギーが抵抗Ｒ１により消費され、リンギングが抑制される（図２（ｂ））。
【００３４】
本発明の第１実施形態に係るＤＣ−ＤＣコンバータによれば、前記ＬＣ低域フィルタを構成するインダクタに蓄積されたエネルギーが上記直列回路を構成する抵抗により消費されるので、リンギングの発生を抑制することができる。
また、上記直列回路を構成する抵抗の抵抗値を小さくすることにより、リンギングを短時間のうちに抑制することができる。
【００３５】
このスナバ回路として機能する上記直列回路を構成する抵抗素子は、出力が共振する際にのみインダクタの両端間に接続されるので、抵抗値を小さくしても電力損失は従来回路に比して低減することができ、電力変換効率を向上させることができる。
また、上記スナバ回路として機能する上記直列回路はＤＣ−ＤＣコンバータのＩＣチップ内に形成することができるので、回路規模を従来に比して縮小することができ、コストの低減が図れる。
【００３６】
[第２実施形態]
本発明の第２実施形態に係るＤＣ−ＤＣコンバータ１Ａの構成を図３に示す。同図において、正の直流電源電圧ＰＶＤＤが供給されている端子１０１には、インダクタＬ１０の一端が接続され、インダクタＬ１０の他端はＮＭＯＳトランジスタＱ３のドレインに接続されている。ＮＭＯＳトランジスタＱ３のソースは接地され、インダクタＬ１０とＮＭＯＳトランジスタＱ３のドレインとの接続点、即ち端子ＳＷOUTには、ダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは端子OUTに接続されている。
【００３７】
端子OUTには、平滑用コンデンサとして機能するコンデンサＣ１０の一端が接続され、他端は接地されている。また、端子OUTには、負荷抵抗ＲLの一端が接続され、他端は接地されている。
インダクタＬ１０の両端間には、抵抗Ｒ１とスイッチＳＷ１とからなる直列回路で構成されるスナバ回路が並列に接続されている。
【００３８】
また、本発明の実施形態に係るＤＣ−ＤＣコンバータ１Ａは、端子OUTに一方の入力端子が接続され、他方の入力端子が基準電圧（目標電圧）ＶREFを有する基準電源１１０に接続された誤差増幅器１０Ａと、誤差増幅器１０Ａの出力を受けて端子OUTから所定の出力電圧（目標電圧ＶREF）が出力されるようにＮＭＯＳトランジスタＱ３をスイッチング制御するゲート信号ＮＧを出力する制御回路２０Ａとを有している。この制御回路２０Ａは、インダクタＬ１０とＮＭＯＳトランジスタＱ３のドレインとの接続点（端子ＳＷOUT）における出力が共振するとき、すなわち、リンギングが発生するタイミングでスイッチＳＷ１を閉成する制御信号ＳＷを出力する機能を有している。
【００３９】
本実施形態では、スナバ回路として機能する抵抗Ｒ１及びスイッチＳＷ１の直列回路がＤＣ−ＤＣコンバータのＩＣチップ内に形成されている。因みに、図３において、インダクタＬ１０、コンデンサＣ１０及び負荷抵抗ＲＬはＩＣチップの外付け部品である。
なお、正の直流電源電圧ＰＶＤＤは、本発明の第１の直流電源電圧であり、接地電位は、本発明の第２の直流電源電圧に相当する。
【００４０】
上記構成において、上記構成からなる本実施形態に係るＤＣ−ＤＣコンバータの動作について図４に示す各部の動作波形図を参照して説明する。ＮＭＯＳトランジスタＱ３が、制御回路２０Ａから出力されるゲート信号ＮＧにより、端子OUTから出力されるＤＣ−ＤＣコンバータの出力Ｖoutが所定の目標電圧ＶREFとなるようにスイッチング制御される。
【００４１】
すなわち、制御回路２０Ａから出力されるゲート信号ＮＧがローレベルからハイレベルになると（時刻ｔ１０）（図４（ｂ））、ＮＭＯＳトランジスタＱ３がオン状態となり、ダイオードＤ１が逆バイアス状態となるため、ダイオードＤ１は非導通状態となる。この結果、正の直流電源電圧ＰＶＤＤが印加されている端子１０１よりインダクタＬ１０にＮＭＯＳトランジスタＱ３を介して接地側に電流ＩLが流れ、電流ＩLの値は時間の経過とともに増加し、インダクタＬ１０にエネルギーが蓄積される(図４(ａ))。
【００４２】
一方、この間、端子OUTから出力されるＤＣ−ＤＣコンバータ１の出力電圧Ｖoutは、コンデンサＣ１に蓄積されていた電荷が負荷抵抗ＲLを介して放電されるため低下し続ける。
【００４３】
時刻ｔ１１で制御回路２０Ａから出力されるゲート信号ＮＧがハイレベルからローレベルに変化すると、ＮＭＯＳトランジスタＱ３は、オフ状態となり（図４（ｂ））、ダイオードＤ１は順方向にバイアスされるため導通状態となる。
この結果、インダクタＬ１０に流れていた電流ＩLは減少しながらダイオードＤ１を介して流れ続け（(図４(ａ)）、コンデンサＣ１０を充電するので、端子OUTから出力されるＤＣ−ＤＣコンバータ１の出力電圧Ｖoutは上昇する。
【００４４】
この出力電圧Ｖoutは、ＮＭＯＳトランジスタＱ３のオン状態となっている期間をｔＯＮ，ＮＭＯＳトランジスタＱ３のオフ状態かつＶSWout＞（Ｖout＋ＶDF）（なお、ＶDFはダイオードの順方向電圧、ＶSWoutは端子ＳＷoutの電圧である。）となっている期間をｔＯＦＦとすると、ｔＯＮの期間におけるインダクタＬ１０を流れる電流ＩLの電流変化分と、ｔＯＦＦの期間におけるインダクタＬ１０を流れる電流ＩLの電流変化分は等しいことから、Ｖout＝ＰＶＤＤ・（ｔＯＮ＋ｔＯＦＦ）／ｔＯＦＦとなる（図４（ｃ））。
【００４５】
制御回路２０Ａは、端子OUTから出力されるＤＣ−ＤＣコンバータ１Ａの出力電圧Ｖoutと目標電圧である基準電圧ＶREFとを比較し、その誤差電圧を出力する誤差増幅器の出力に基づいてその誤差電圧が零に近づくようにＮＭＯＳトランジスタＱ３のオン、オフ状態を制御することにより、出力電圧Ｖoutが所望の電圧となるように制御する。
【００４６】
一方、インダクタＬ１０とＮＭＯＳトランジスタＱ３のドレインとの接続点における出力が共振するとき、端子ＳＷOUTの出力にリンギングが発生するが、制御回路２０Ａから出力される制御信号ＳＷによりスイッチＳＷ１が閉成されるために、インダクタＬ１０に蓄積されているエネルギーが抵抗Ｒ１により消費され、リンギングが抑制される。
【００４７】
本発明の第２実施形態に係るＤＣ−ＤＣコンバータによれば、インダクタに蓄積されたエネルギーが前記インダクタの両端間に並列接続されるスイッチと抵抗との直列回路における抵抗により消費されるので、リンギングの発生を抑制することができる。
【００４８】
また、上記直列回路を構成する抵抗の抵抗値を小さくすることにより、リンギングを短時間のうちに抑制することができる。このスナバ回路として機能する上記直列回路を構成する抵抗素子は、出力が共振する際にのみインダクタの両端間に接続されるので、抵抗値を小さくしても電力損失は従来回路に比して低減することができ、電力変換効率を向上させることができる。
また、上記スナバ回路として機能する上記直列回路はＤＣ−ＤＣコンバータのＩＣチップ内に形成することができるので、回路規模を従来に比して縮小することができ、コストの低減が図れる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図。
【図２】図１に示した本発明の第１実施形態に係るＤＣ−ＤＣコンバータの各部の動作波形を示す図。
【図３】本発明の第２実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図。
【図４】本発明の第２実施形態に係るＤＣ−ＤＣコンバータの各部の動作波形を示す図。
【図５】従来のＤＣ−ＤＣコンバータの構成例を示す回路図。
【図６】図５に示したＤＣ−ＤＣコンバータの構成例において、出力共振時の状態を説明するための等価回路図。
【符号の説明】
【００５０】
１、１Ａ…ＤＣ−ＤＣコンバータ、１０、１０Ａ…誤差増幅器、２０、２０Ａ…制御回路、１００…スナバ回路、１０１…端子、１１０…基準電源、Ｑ１、Ｑ１０…ＰＭＯＳトランジスタ、Ｑ２、Ｑ３、Ｑ１１…ＮＭＯＳトランジスタ、Ｌ１、Ｌ１０…インダクタ、Ｃ１、Ｃ１０…コンデンサ、Ｒ１…抵抗、ＳＷ１…スイッチ、ＲL…負荷抵抗、OUT、ＳＷOUT…端子、
【図１】
2009100602.tif 000003
【図２】
2009100602.tif 000004
【図３】
2009100602.tif 000005
【図４】
2009100602.tif 000006
【図５】
2009100602.tif 000007
【図６】
2009100602.tif 000008