(57)【要約】【課題】各列のランプ信号の傾きの相違により出力画像にシェーディングが発生することを抑制する。【解決手段】画素部１０は、Ｎ行×Ｍ列に配列された複数の画素１１を備え、各列に対応するＭ本の列信号線Ｌ２に画素信号を出力する。ラッチ回路８１は、ランプ信号のレベルが画素信号のレベルに到達するまでのカウンタ７０によるカウント値を所定ビットのデジタル画素信号としてラッチする。制御部３００は、所定ビットの画素信号が入力され、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の傾きの相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきを低減する補正処理を行う。【選択図】図１
2009130828.tif 000002
【特許請求の範囲】
【請求項１】
列並列Ａ／Ｄ変換方式の固体撮像装置であって、
Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素を備え、各列に対応するＭ本の列信号線に画素信号を出力する画素部と、
ランプ信号を生成してランプ信号線に出力するランプ信号生成部と、
前記列信号線を介して前記画素信号が入力されると共に、前記ランプ信号線を介して前記ランプ信号が入力され、前記ランプ信号のレベルが前記画素信号のレベルに達したときに検出信号を出力する各列に対応するＭ個の比較部と、
前記ランプ信号生成部が前記ランプ信号の出力を開始してから、各比較部により前記検出信号が出力されるまでの時間をカウントすることで、前記画素信号をアナログ−デジタル変換するＡ／Ｄ変換部と、
前記ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の傾きの相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減する補正処理を行う補正部とを備えることを特徴とする固体撮像装置。
【請求項２】
前記補正部は、前記ランプ信号の傾きが最大又は最小の列を基準として、前記補正処理を行うことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記補正部は、アナログ−デジタル変換後の画素信号に対して前記補正処理を行うことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記補正部は、各比較部に入力される画素信号のゲインをそれぞれ調節することで前記補正処理を行うことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項５】
前記補正部は、各列信号線において、各比較部の手前に接続されたＭ個の増幅回路により構成されていることを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記ゲインは、１列毎又は複数列毎に異なる値であることを特徴とする請求項５記載の固体撮像装置。
【請求項７】
前記補正部は、各比較部に入力されるランプ信号のゲインをそれぞれ調節することで前記補正処理を行うことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項８】
前記補正部は、前記ランプ信号生成部と前記比較部との間に接続された増幅回路により構成されていることを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記増幅回路は、１列毎又は複数列毎に設けられていることを特徴とする請求項８記載の固体撮像装置。
【請求項１０】
前記補正部は、ランプ信号の各列の傾きの変化量を定期的に検出し、検出結果に基づいて、前記補正処理に用いる補正値を求めることを特徴とする請求項１〜９のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列並列Ａ／Ｄ変換方式の固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサの高速動作を実現するために、Ａ／Ｄ変換をＣＭＯＳイメージセンサの各列内で行う列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサが開発されている。列並列Ａ／Ｄ変換方式は、列毎に並列処理するＡ／Ｄコンバータにより画素の固定パターンノイズを抑圧しながらデジタル信号に変換するものである（非特許文献１、特許文献１）。具体的には、列信号線毎にコンパレータを設け、各コンパレータに対応する画素からの画素信号とランプ信号とを入力し、ランプ信号の入力を開始してからランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでの時間をカウントすることでＡ／Ｄ変換が行われる。
【０００３】
また、非特許文献２及び特許文献２には、基準成分をダウンカウントモードによりカウントした後、信号成分をアップカウントモードによりカウントする減算処理を行い、単位画素ごとのばらつきを含んだリセット成分と、カラムＡＤ回路ごとのオフセット成分とを除去するＡＤ変換方法が開示されている（特許文献２段落［０１６５］〜［０１６９］）。
【非特許文献１】米本和也著、”ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用”、ＣＱ出版社、Ｐ．２０１〜２０３
【非特許文献２】ＳＯＮＹ  ＣＸ−ＰＡＬ７１号  http://www.sony.co.jp/Products/SC-HP/cx_pal/vol71/pdf/featuring71.pdf
【特許文献１】特開平５−４８４６０号公報
【特許文献２】特開２００５−３２３３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した列並列Ａ／Ｄ変換方式のイメージセンサにおいては、列信号線の数が増大すると、各コンパレータに入力されるランプ信号は、信号源と各コンパレータとを繋ぐランプ信号線の配線長の増大に伴う配線負荷の増大により傾きが小さくなる。その結果、入射光量が同じであっても、ランプ信号線の配線長が長い列のＡ／Ｄ変換後の画素信号は、短い列の画素信号に比べて値が大きくなるというようにＡ／Ｄ変換後の画素信号にばらつきが生じ、出力画像にシェーディングが現れるという問題があった。
【０００５】
本発明の目的は、各列のランプ信号の傾きの相違により出力画像にシェーディングが現れることを抑制することができる固体撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
（１）本発明による固体撮像装置は、列並列Ａ／Ｄ変換方式の固体撮像装置であって、Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素を備え、各列に対応するＭ本の列信号線に画素信号を出力する画素部と、ランプ信号を生成してランプ信号線に出力するランプ信号生成部と、前記列信号線を介して前記画素信号が入力されると共に、前記ランプ信号線を介して前記ランプ信号が入力され、前記ランプ信号の電圧レベルが前記画素信号の電圧レベルに達したときに検出信号を出力する各列に対応するＭ個の比較部と、前記ランプ信号生成部が前記ランプ信号の出力を開始してから、各比較部により前記検出信号が出力されるまでの時間をカウントすることで、前記画素信号をアナログ−デジタル変換するＡ／Ｄ変換部と、前記ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の傾きの相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減にする補正処理を行う補正部とを備えることを特徴とする。
【０００７】
この構成によれば、ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の傾きの相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減にするための補正処理が行われるため、出力画像にシェーディングが現れることを抑制することができる。
【０００８】
（２）前記補正部は、前記ランプ信号の傾きが最大又は最小の列を基準として、前記補正処理を行うことが好ましい。この構成によれば、ランプ信号線の配線長が最短の列、又は最長の列を基準に補正処理が行われるため、処理の簡略化を図ることが可能となる。
【０００９】
（３）前記補正部は、アナログ−デジタル変換後の画素信号に対して前記補正処理を行うことが好ましい。この構成によれば、補正処理がデジタル的に行われるため、出力画像にシェーディングが現れることを精度良く抑制することができる。
【００１０】
（４）前記補正部は、各比較部に入力される画素信号のゲインをそれぞれ調節することで前記補正処理を行うことが好ましい。この構成によれば、各列のＡ／Ｄ変換後の画素信号のばらつきが低減されるように画素信号のゲインが調節されるため、出力画像にシェーディングが現れることを精度良く抑制することができる。
【００１１】
（５）前記補正部は、各列信号線において、各比較部の手前に接続されたＭ個の増幅回路により構成されていることが好ましい。この構成によれば、各列に設けられた増幅回路により画素信号のゲイン調節が行われるため、ゲイン調節を精度良く調節することができる。
【００１２】
（６）前記ゲインは、１列毎又は複数列毎に異なる値であることが好ましい。この構成によれば、各列の増幅回路に好ましいゲインを設定することで、出力画像にシェーディングが現れることを精度良く抑制することができる。また、複数列毎に予め好ましい増幅回路のゲインを設定することで、処理の簡便化を図ることができる。
【００１３】
（７）前記補正部は、各比較部に入力されるランプ信号のゲインをそれぞれ調節することで前記補正処理を行うことが好ましい。この構成によれば、各比較部に入力されるランプ信号の傾きのばらつきを低減することが可能となり、出力画像にシェーディングが現れることを抑制することができる。
【００１４】
（８）前記補正部は、前記ランプ信号生成部と前記比較部との間に接続された増幅回路により構成されていることが好ましい。この構成によれば、増幅回路によりランプ信号のゲイン調節が行われるため、ゲイン調節を精度良く行うことができる。
【００１５】
（９）前記増幅回路は、１列毎又は複数列毎に設けられていることが好ましい。この構成によれば、各列の増幅回路にランプ信号の傾きを一定にするゲインを設定することでＡ／Ｄ変換後の画素信号のばらつきを低減することが可能となり、出力画像にシェーディングが現れることを抑制することができる。また、複数列毎の増幅回路にランプ信号の傾きを一定にするための好ましいゲインを予め設定することで、処理の簡便化を図ることができる。
【００１６】
（１０）前記補正部は、ランプ信号の各列の傾きの変化量を定期的に検出し、検出結果に基づいて、前記補正処理に用いる補正値を求めることが好ましい。この構成によれば、定期的にランプ信号の各列の遅延量が検出され、その検出結果に基づいて、補正処理に用いられる補正値が求められるため、環境温度の変化によるＡ／Ｄ変換後の画素信号のばらつきの変化に対して柔軟に対応することができる。
【発明の効果】
【００１７】
本発明によれば、各列のランプ信号の傾きの相違により出力画像にシェーディングが現れることを抑制することができる。
【発明を実施するための最良の形態】
【００１８】
（実施の形態１）
以下、本発明の実施の形態１による固体撮像装置について説明する。図１は、本発明の実施の形態１による固体撮像装置のブロック図を示している。図１に示す固体撮像装置は、列並列Ａ／Ｄ（アナログデジタル）変換方式のＣＭＯＳイメージセンサを備える固体撮像装置であり、画素部１０、垂直走査回路２０、ランプ信号生成回路３０、ＧＣＡ・ＣＤＳ回路４０、コンパレータ（ＣＭＰ）５０（比較部の一例）、エッジ検出回路（ＥＤ：Edge Detector：比較部の一例）６０、カウンタ７０（Ａ／Ｄ変換部の一例）、ラッチ部８０（Ａ／Ｄ変換部の一例）、センスアンプ（ＳＡ：Sense Amp）９０、水平走査回路１００、タイミングジェネレータ（ＴＧ）１１０、及び制御部３００（補正部の一例）を備える。なお、本実施の形態では、図１に示す制御部３００以外の各回路が１チップ化されたＣＭＯＳイメージセンサを構成する。なお、ＣＭＯＳイメージセンサを構成する各回路を１チップ化することなく、個別の回路で構成してもよい。
【００１９】
画素部１０は、Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素１１を備え、各列に対応するＭ本の列信号線Ｌ２に画素信号を出力する。なお、図１では、説明の便宜上、２行×３列の合計６個の画素１１のみを示している。画素１１は、フォトダイオード及び増幅回路等を備え、フォトダイオードで光電変換された信号電荷を増幅回路で増幅して電気信号に変換し、画素信号として列信号線Ｌ２に出力する。本実施の形態では、画素１１は、入射光量が多くなるにつれて、電圧レベルの小さな画素信号を出力するが、これに限定されず、入射光量が多くなるにつれて、電圧レベルの大きな画素信号を出力してもよい。列信号線Ｌ２は、各列に対応してＭ本存在し、各列に配列されたＮ個の画素のそれぞれと接続されている。
【００２０】
垂直走査回路２０は、例えばシフトレジスタから構成され、タイミングジェネレータ１１０から出力されるクロック信号ＣＬＫに従って行信号線Ｌ３を行方向にサイクリックに選択し、画素１１から画素信号を出力させる。
【００２１】
ランプ信号生成回路３０は、クロック信号ＣＬＫに従ってランプ信号を生成してランプ信号線Ｌ１に出力する。ここで、ランプ信号生成回路３０は、垂直走査回路２０が１つの行を選択している間に１つのランプ信号を出力するというように、垂直走査回路２０と同期して、行単位でランプ信号を出力する。なお、本実施の形態では、ランプ信号は、時間が経過するにつれて線形に減少する波形を採用するが、これに限定されず、時間が経過するにつれて線形に増大する波形を採用してもよい。ＧＣＡ・ＣＤＳ回路４０は、ＧＣＡ（Gain Control Amp）及びＣＤＳ（Correlated Double Sampling）回路を含み、画素信号に含まれる固定パターンノイズを除去する。
【００２２】
コンパレータ５０は、各列に対応してＭ個存在し、列信号線Ｌ２を介して画素信号が入力されると共に、ランプ信号線Ｌ１を介してランプ信号が入力され、ランプ信号の電圧レベルが画素信号の電圧レベルに達したときに、クロック信号ＣＬＫに従って、出力する信号をハイレベルからローレベルにする又はローレベルからハイレベルにする。具体的には、コンパレータ５０は、一方の入力端子がランプ信号線Ｌ１を介してランプ信号生成回路３０に接続され、他方の入力端子が列信号線Ｌ２に接続され、出力端子がエッジ検出回路６０に接続されている。
【００２３】
エッジ検出回路６０は、各列に対応してＭ個存在し、タイミングジェネレータ１１０から出力されるクロック信号に従ってコンパレータ５０から出力される信号のエッジを検出し、パルス状の検出信号をラッチ部８０に出力する。
【００２４】
カウンタ７０は、４ビットカウンタから構成され、クロック信号ＣＬＫに従ってカウント動作を行う。ここで、カウンタ７０は、最下位ビットから最上位ビットまでの４ビットのそれぞれに対応する４本のカウント信号線ＣＬ１〜ＣＬ４を介して、ラッチ部８０と接続されている。カウント信号線ＣＬ１は、例えばクロック信号ＣＬＫと同一周期のカウント信号を出力し、カウント信号線ＣＬ２は、例えばクロック信号ＣＬＫを２分周したカウント信号を出力し、カウント信号線ＣＬ３は、例えばクロック信号ＣＬＫを４分周したカウント信号を出力し、カウント信号線ＣＬ４は、例えばクロック信号を８分周したカウント信号を出力する。
【００２５】
ラッチ部８０は、４本のカウント信号線ＣＬ１〜ＣＬ４及びＭ本の列信号線Ｌ２のそれぞれに対応する４行×Ｍ列のマトリックス状に配列された４Ｍ個のラッチ回路８１を備える。ラッチ回路８１は、エッジ検出回路６０からエッジ検出信号が出力されたときにカウンタ７０から出力されたカウント信号がハイレベルである場合、１の信号をラッチし、ローレベルである場合、０の信号をラッチする。これにより、各列の４個のラッチ回路８１により、対応する列の１つの画素１１から出力された画素信号の４ビットのデジタル値がラッチされる。すなわち、カウンタ７０とラッチ部８０とによって、各画素１１から出力されたアナログの画素信号が４ビットのデジタルの画素信号にＡ／Ｄ変換される。
【００２６】
センスアンプ９０は、４本のカウント信号線ＣＬ１〜ＣＬ４のそれぞれに対応して４個存在し、ラッチ回路８１から出力された信号を増幅し、制御部３００に出力する。ここで、ラッチ回路８１は、省エネルギー化の観点から電圧振幅の小さな信号を出力しているため、センスアンプ９０は、この電圧振幅の小さな信号を増幅することで０の信号と１の信号との差を顕在化している。これにより、制御部３００は、０の信号と１の信号とを明確に区別することが可能となる。
【００２７】
水平走査回路１００は、例えばシフトレジスタから構成され、クロック信号ＣＬＫと同期して、Ｍ本の列信号線Ｌ２を列方向にサイクリックに選択し、各列を構成する４個のラッチ回路８１にラッチした信号を出力させる。タイミングジェネレータ１１０は、クロック信号ＣＬＫを生成し、垂直走査回路２０、ランプ信号生成回路３０、コンパレータ５０、エッジ検出回路６０、カウンタ７０、及び水平走査回路１００等に供給し、これらの各回路の動作を同期させる。
【００２８】
制御部３００は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を含み、固体撮像装置の全体制御を司る。更に、制御部３００は、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の傾きの相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきを低減する補正処理を行う。ここで、制御部３００に入力されるＡ／Ｄ変換された画素信号の最下位ビットをＶＳ［０］と表し、ＶＳ［０］の１桁上のビットをＶＳ［１］と表し、ＶＳ［１］の１桁上のビットをＶＳ［２］と表し、最上位ビットをＶＳ［３］と表す。なお、制御部３００の処理の詳細については後述する。
【００２９】
なお、図１では、説明の便宜上、カウンタ７０を４ビットカウンタとしたが、これに限定されず、２ビット以上の任意のカウンタを採用してもよい。この場合、カウンタ７０が１２ビットカウンタであれば、１列あたりのラッチ回路８１の個数を１２個、カウンタ７０が８ビットカウンタであれば、１列あたりのラッチ回路８１の個数を８個とするように、カウンタ７０のビット数に応じて、各列のラッチ回路の個数を適宜変更すればよい。
【００３０】
次に、図１に示す固体撮像装置の動作について説明する。垂直走査回路２０により１行の行信号線Ｌ３が選択されると、選択された行に配列された各画素１１は画素信号を列信号線Ｌ２に出力する。列信号線Ｌ２に出力された各列の画素信号は、各列のラッチ回路８１によりラッチされ、４ビットのデジタル画素信号とされる。そして、水平走査回路１００により、列信号線Ｌ２が順次選択され、４ビットのデジタル画素信号がセンスアンプ９０を介して順次制御部３００に出力される。
【００３１】
図２は、カウンタ７０として２ビットカウンタを採用したときの固体撮像装置の動作を示すタイミングチャートであり、（ａ）はランプ信号を示し、（ｂ）はコンパレータ５０に入力されるクロック信号ＣＬＫを示し、（ｃ）はコンパレータ５０から出力される信号を示し、（ｄ）はエッジ検出回路６０から出力される検出信号を示し、（ｅ）はカウンタ７０のカウント値を示している。
【００３２】
図２（ａ）の時刻ｔ０において、ランプ信号生成回路３０からランプ信号が出力される。ランプ信号は、時間が経過するにつれて線形に減少する。このとき、図２（ｅ）に示すように、カウンタ７０によりクロック信号ＣＬＫのカウントが開始される。時刻ｔ１において、図２（ａ）に示すように、ランプ信号の電圧レベルが画素１１から出力される画素信号の電圧レベルに到達すると、図２（ｃ）に示すように、コンパレータ５０により出力される信号がハイレベルからローレベルに立ち下げられる。
【００３３】
コンパレータ５０から出力される信号が立ち下げられると、図２（ｄ）に示すように、エッジ検出回路６０により検出信号が出力される。そして、検出信号が出力された列に対応する２個のラッチ回路８１は、図２（ｅ）に示すように、検出信号の受け付け時にカウンタから「０１」のカウント信号が出力されているため、「０１」の信号をラッチする。
【００３４】
画素１１からは、入射光量が大きいほど低い電圧レベルの画素信号が出力されているため、入射光量が大きいほどランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでの時間が長くなる結果、入射光量が大きいほどデジタルの画素信号のレベルは高くなる。なお、図２では、右下がりのランプ信号を採用したが、右上がりのランプ信号を採用してもよく、この場合、入射光量が大きいほどデジタルの画素信号のレベルは低くなる。
【００３５】
図３は、ランプ信号の傾きの変化を示した図であり、（ａ）はランプ信号線Ｌ１を示し、（ｂ）はランプ信号を示し、（ｃ）はＡ／Ｄ変換後の画素信号の光電変換特性を示している。図３（ａ）に示すようにランプ信号線Ｌ１は、寄生抵抗及び寄生容量からなる配線負荷を有している。そのため、図３（ｂ）の点線に示すように、ランプ信号は信号源であるランプ信号生成回路３０から離れるにつれて傾き及び振幅が減少する。したがって、入射光量が同じであっても、ランプ信号生成回路３０から離れた列ほどエッジ検出回路６０から出力される検出信号の出力タイミングが遅れてしまう。その結果、Ａ／Ｄ変換後の画素信号のレベルと画素１１への入射光量との関係を示す光電変換特性は、図３（ｃ）の点線に示すようにランプ信号生成回路３０から離れた列ほど傾きが増大する。また、ランプ信号の振幅が小さくなると、図３（ｃ）に示すように光電変換特性の飽和レベルも小さくなる。このように、ランプ信号の波形が相違すると入射光量が同じであっても各列におけるＡ／Ｄ変換後の画素信号にばらつきが発生し、出力画像の明るさが領域に応じて異なってしまい、シェーディングが発生する。
【００３６】
そこで、本実施の形態では、Ａ／Ｄ変換後の画素信号であるデジタルの画素信号に補正処理を施して出力画像に現れるシェーディングを抑制している。ここで、制御部３００は、各列のランプ信号の傾き（ゲイン）を検出し、検出した傾きに基づいて、各列の補正値を求め、この補正値をデジタル画素信号に乗じることで補正処理を行う。
【００３７】
具体的に、制御部３００は、各列信号線Ｌ２にレベルの異なる２つの直流電圧Ｖ１、Ｖ２を入力し、画素信号を取り込む場合と同じ要領でＣＭＯＳイメージセンサに直流電圧Ｖ１，Ｖ２をＡ／Ｄ変換させ、各列のデジタルの直流電圧Ｖ１´，Ｖ２´を得る。次に、制御部３００は、（Ｖ１−Ｖ２）／（Ｖ１´−Ｖ２´）により各列のランプ信号の傾きを求め、これらの傾きから画素信号のばらつきを低減させる補正値を求め、メモリに記憶させる。そして、制御部３００は、ＣＭＯＳイメージセンサから画素信号が入力されると、入力された画素信号に対応する列の補正値を乗じることで、画素信号を補正する。
【００３８】
ここで、制御部３００は、ランプ信号の傾きが最大又は最小の列を基準とし、各列のランプ信号の傾きを用いて、配線長が長い列ほど値が小さくなるように各列の補正値を求めればよい。
【００３９】
また、制御部３００は、補正値の算出処理を定期的に行ってもよい。これにより環境温度等の変化によるランプ信号の傾きの変化に柔軟に対応することが可能となる。更に、制御部３００は、予め実験により得られた各列の補正値を記憶しておき、この補正値を用いて補正処理を行ってもよい。更に、ランプ信号の傾きが最大又は最小以外の所定の列のランプ信号の傾きを基準として、各列のデジタルの画素信号を補正してもよい。
【００４０】
以上説明したように、本固体撮像装置によれば、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の傾きの相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減するための補正処理が行われるため、出力画像にシェーディングが現れることを抑制することができる。また、補正処理がデジタル的に行われるため、出力画像にシェーディングが現れることを精度良く抑制することができる。
【００４１】
（実施の形態２）
次に、本発明の実施の形態２による固体撮像装置について説明する。図４は、実施の形態２による固体撮像装置のブロック図を示している。本実施の形態による固体撮像装置は、コンパレータ５０とランプ信号生成回路３０との間に増幅回路１２０（補正部の一例）を接続したことを特徴とする。なお、本実施の形態において、実施の形態１と同一のものは説明を省略し、相違点のみ説明する。
【００４２】
図４に示す増幅回路１２０は、各列に対応してＭ個存在し、それぞれランプ信号線Ｌ１において、コンパレータ５０の入力端子の手前に接続され、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の傾きの相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきを低減するために、コンパレータ５０に入力されるランプ信号のゲインを調節する。
【００４３】
図５は、ランプ信号生成回路３０と増幅回路１２０との接続関係を示した図である。図５に示す抵抗及びコンデンサはランプ信号線Ｌ１による配線負荷を示している。なお、図５に示すＡ点は、ランプ信号生成回路３０の出力端子の直近のランプ信号線Ｌ１上の点を示す。また、Ｂ〜Ｄ点は、左から数えて１〜３列目のコンパレータ５０の入力端子の直近のランプ信号線Ｌ１上の各点を示している。また、図５では、説明の便宜上、３列目を最終列としているが、実際には、Ｍ列存在する。Ａ点はランプ信号生成回路３０の出力端子の直近に位置するため、Ａ点においてランプ信号は、配線負荷の影響を受けず、ＲＡで示す波形を描く。しかしながら、Ｂ点、Ｃ点、Ｄ点とランプ信号線Ｌ１の配線長が長くなると、Ｂ〜Ｄ点のそれぞれにおけるランプ信号はＲＢ〜ＲＤで示す波形を描くことになり、Ａ点から離れるにつれてランプ信号の傾きが小さくなっていることが分かる。
【００４４】
そこで、増幅回路１２０は、ランプ信号線Ｌ１の各点で傾きが低下したランプ信号が、ＲＢで示す１列目の波形となるようにゲインアップする補正を行い、各列のランプ信号の傾きを一定にする。具体的には、増幅回路１２０は、抵抗Ｒ１，Ｒ２を備える反転増幅回路により構成され、抵抗Ｒ１，Ｒ２により定まるゲインによりランプ信号を増幅する。ここで、増幅回路１２０のゲインは、ランプ信号の傾きが最大又は最小の列を基準とし、各列のランプ信号の傾きを用いて配線長が長い列ほど値が大きくなるような値を採用すればよく、具体的には、入力されるランプ信号の波形がＲＢで示す波形にすることが可能な値であって予め実験によって得られた値を採用すればよい。なお、図５では、Ｂ´〜Ｄ´点のそれぞれにおけるランプ波形を下り波形で示しているが、詳細には、増幅回路１２０として反転増幅回路を採用した場合、これらのランプ波形は上り波形となり、正転増幅回路を採用した場合、これらのランプ波形は下り波形となる。
【００４５】
また、増幅回路１２０として、ゲインが調節可能なものを採用し、制御部３００は、各列のコンパレータ５０に入力されるランプ信号の傾きを定期的に検出し、この傾きをＲＢで示す波形にするための各列の増幅回路１２０のゲインを求め、得られたゲインを各列の増幅回路１２０のゲインとして設定してもよい。この場合、制御部３００は、実施の形態１と同じ要領で各列のランプ信号の傾きを求めればよい。定期的にゲインを設定することで環境温度の変化によるＡ／Ｄ変換後の画素信号のばらつきの変化に対して柔軟に対応することができる。
【００４６】
また、ゲインの調整可能な増幅回路１２０としては、抵抗Ｒ１又はＲ２に複数の抵抗を並列接続させると共に、並列接続された各抵抗を抵抗Ｒ１又はＲ２に並列接続させるためのスイッチを各抵抗に接続したものを採用すればよく、この場合、制御部３００は、これらのスイッチをオン・オフすることで、増幅回路１２０のゲインを調節することができる。
【００４７】
以上によって、１〜３列目のコンパレータ５０の入力端子の直近のＢ´〜Ｄ´点から、ＲＢの波形を有するランプ信号が出力され、各列のコンパレータ５０に入力されるランプ信号の傾きを一定にすることができる。このように、本固体撮像装置によれば、各列のコンパレータ５０の入力端子の手前に増幅回路１２０を接続したため、Ａ／Ｄ変換後の画素信号のばらつきを低減して、出力画像にシェーディングが現れることを抑制することができる。
【００４８】
なお、上記説明では、各列のランプ信号を傾きが最大である１列目のランプ信号に合わせたが、これに限定されず、ランプ信号の傾きが最小である３列目のランプ信号に、各列のランプ信号を合わせてもよい。また、各列のランプ信号が所定の基準の波形となるように、各列のランプ信号を補正してもよい。更に、ランプ信号の傾きが最大又は最小以外の所定の列の傾きとなるように各列のランプ信号を補正してもよい。
【００４９】
また、本実施の形態では、図４に示すように、１列毎に増幅回路１２０を設けたが、これに限定されず、図６に示すように複数列毎に増幅回路１２０を設けてもよい。図６は、２列毎に増幅回路１２０を設けた場合の増幅回路１２０とコンパレータ５０との接続関係を示した図である。図６に示すように、１列目の増幅回路１２０の出力端子は、１列目及び２列目のコンパレータ５０の入力端子に接続され、３列目の増幅回路１２０の出力端子は、３列目及び４列目のコンパレータ５０の入力端子に接続されていることが分かる。こうすることで、出力画像に現れるシェーディングを抑制しつつ、回路規模を小さくすることができる。
【００５０】
また、本実施の形態では、図４に示す増幅回路１２０のゲインを列毎に異なる値に設定したがこれに限定されず、１〜Ｍ列を複数のブロックに分け、各ブロックにおいて、増幅回路１２０のゲインを同じ値に設定してもよい。更に、増幅回路１２０としては、反転増幅回路に限らず、正転増幅回路等の他の増幅回路を採用してもよい。
【００５１】
（実施の形態３）
次に、本発明の実施の形態３による固体撮像装置について説明する。図７は、実施の形態３による固体撮像装置の列信号線Ｌ２とコンパレータ５０との接続関係を示した図である。本実施の形態による固体撮像装置は、列信号線Ｌ２のコンパレータ５０の手前に増幅回路１３０（補正部の一例）を接続したことを特徴とする。なお、本実施の形態において、実施の形態と同一のものは説明を省略し、相違点のみ説明する。また、全体構成は実施の形態１と同一であるため、図１を用いる。
【００５２】
図７に示すように増幅回路１３０は、各列信号線において、コンパレータ５０の上流側に接続されたＧＣＡ・ＣＤＳ回路４０に含まれるスイッチトキャパシタアンプにより構成されている。
【００５３】
スイッチトキャパシタアンプのゲインは２つのコンデンサの容量比で決まり、図７の左から１列目の増幅回路１３０においては、ゲインは入力端子側に接続されたコンデンサＣＢを、入出力端子間に接続されたコンデンサＣｏで除した値、すなわちＣＢ／Ｃｏで表される。そのため、増幅回路１３０から出力される信号ＶＢｏは、入力される信号をＶＢｉとすると、ＶＢｏ＝（ＣＢ／Ｃｏ）・ＶＢｉで表される。また、２、３列目の増幅回路１３０から出力される信号ＶＣｏ，ＶＤｏは、入力される信号をＶＣｉ，ＶＤｉとすると、ＶＣｏ＝（ＣＣ／Ｃｏ）・ＶＣｉ、ＶＤｏ＝（ＣＤ／Ｃｏ）・ＶＤｉと表される。
【００５４】
ランプ信号生成回路３０から出力されるランプ信号は、図３（ｂ）の点線に示すように信号源から離れるにつれて配線負荷により傾きが小さくなるため、１列目から３列目に向かうにつれてランプ信号の傾きは小さくなる。これにより、１〜３列目のコンパレータ５０に同一レベルの画素信号が入力されても、１〜３列目に向かうにつれて、ランプ信号のレベルが画素信号のレベルに到達するまでの時間が遅れ、エッジ検出回路６０から出力される検出信号の出力タイミングが遅れ、Ａ／Ｄ変換後の画素信号の値が大きくなる。そこで、増幅回路１３０は、ランプ信号の傾きの相違によるＡ／Ｄ変換後の画素信号のばらつきが低減されるように入力される画素信号のゲインを調節する。
【００５５】
ここで、増幅回路１３０のゲインは、ランプ信号の傾きが最大又は最小の列を基準とし、各列のＡ／Ｄ変換後の画素信号のばらつきを低減させるような値を予め実験により求め、この値を採用すればよい。
【００５６】
また、増幅回路１３０として、ゲインが調節可能なものを採用し、制御部３００は、実施の形態１と同じ要領で、各列のランプ信号の傾きを検出し、検出した傾きを用いて、各列のＡ／Ｄ変換後の画素信号のばらつきを低減させるような各列の増幅回路１３０のゲインを求めてもよい。この場合、制御部３００は、増幅回路１３０のゲインの設定処理を定期的に行っても良い。これにより環境温度等の変化によるランプ信号の傾きの変化によるＡ／Ｄ変換後の画素信号のばらつきの変化に柔軟に対応することが可能となる。
【００５７】
具体的には、１〜３列目に向かうにつれて、ランプ信号の傾きは小さくなっているため、この傾きによるＡ／Ｄ変換後の画素信号のばらつきを低減させるために、１〜３列目に向かうにつれて増幅回路１３０のゲインが小さくなるようにＣＢ、ＣＣ、ＣＤの値を設定する、すなわち、ＣＤ＜ＣＣ＜ＣＢとなるように、ＣＢ、ＣＣ、ＣＤの値を設定すればよい。
【００５８】
なお、ゲインの調整可能な増幅回路１３０としては、１列目の増幅回路１３０を例に挙げて説明すると、コンデンサＣＢ又はコンデンサＣｏに複数のコンデンサを並列接続させると共に、並列接続された各コンデンサをＣＢ又はＣｏに並列接続させるためのスイッチを各コンデンサに接続したものを採用すればよく、この場合、制御部３００は、これらのスイッチをオン・オフすることで、増幅回路１３０のゲインを調節することができる。
【００５９】
このように、本固体撮像装置によれば、各列のランプ信号の傾きの相違に基づくＡ／Ｄ変換後の画素信号のばらつきが低減されるように増幅回路１３０により画素信号のゲインが調節されてコンパレータ５０に出力されるため、出力画像にシェーディングが現れることを抑制することができる。
【００６０】
なお、増幅回路１３０としてスイッチトキャパシタアンプを採用したが、これに限定されず、実施の形態２に示すような抵抗からなる増幅回路を採用してもよい。また、増幅回路１３０をＧＣＡ・ＣＤＳ回路４０に含ませたが、ＧＣＡ・ＣＤＳ回路４０とは別に設けても良い。
【００６１】
また、上記実施の形態１〜３では、ランプ信号生成回路３０を１つとしたが、これに限定されず、複数個設けても良い。この場合、奇数列にランプ信号を出力するランプ信号生成回路と、偶数列にランプ信号を出力するランプ信号生成回路との合計２個のランプ生成回路を設けてもよいし、左側半分の列と右側半分の列とにランプ信号を生成する合計２個のランプ信号生成回路を設けてもよいし、各列を複数のブロックに分け、各ブロックにランプ信号を生成する複数個のランプ信号生成回路を設けてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１による固体撮像装置のブロック図を示している。
【図２】２ビットカウンタを採用したときの固体撮像装置の動作を示すタイミングチャートである。
【図３】ランプ信号の傾きの変化を示した図である。
【図４】実施の形態２による固体撮像装置のブロック図を示している。
【図５】ランプ信号生成回路と増幅回路との接続関係を示した図である。
【図６】２列毎に増幅回路を設けた場合の増幅回路とコンパレータとの接続関係を示した図である。
【図７】実施の形態３による固体撮像装置の列信号線とコンパレータとの接続関係を示した図である。
【符号の説明】
【００６３】
１０  画素部
１１  画素
２０  垂直走査回路
３０  ランプ信号生成回路
４０  ＧＣＡ・ＣＤＳ回路
５０  コンパレータ
６０  エッジ検出回路
７０  カウンタ
８０  ラッチ部
８１  ラッチ回路
９０  センスアンプ
１００  水平走査回路
１１０  タイミングジェネレータ
１２０  増幅回路
１３０  増幅回路
３００  制御部
ＣＬ１〜ＣＬ４  カウント信号線
Ｌ１  ランプ信号線
Ｌ２  列信号線
Ｌ３  行信号線
【図１】
2009130828.tif 000003
【図２】
2009130828.tif 000004
【図３】
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【図４】
2009130828.tif 000006
【図５】
2009130828.tif 000007
【図６】
2009130828.tif 000008
【図７】
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