(57)【要約】【課題】本発明はフローティングボディトランジスタの製造過程でランディングプラグの下部を上部より狭く形成し、フローティングボディの体積が減少するのを防止し、フローティングボディの下部にイオン注入を介して濃度を高めることによりパンチスルー現象を防止することができる方法と、それに伴い製造された半導体記憶装置を提供する。【解決手段】高集積半導体装置において、ショートチャンネル効果を克服するため、本発明に係る半導体素子の製造方法は半導体基板の上部に形成された絶縁層、及びシリコン活性領域上にゲートパターンを形成するステップ、前記ゲートパターンの間の露出したシリコン活性領域を取り除くステップ、及び前記ゲートパターンの間を埋め込んでプラグを形成するステップを含む。【選択図】図2(g)
2009267354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上部に形成された絶縁層及びシリコン活性領域上にゲートパターンを形成するステップ;
前記ゲートパターンの間の露出したシリコン活性領域を取り除くステップ; 及び
前記ゲートパターンの間を埋め込んでプラグを形成するステップ
を含む半導体素子の製造方法。
【請求項２】
前記露出したシリコン活性領域を取り除くステップは
前記シリコン活性領域の一部をエッチングするステップ;
前記ゲートパターンと前記シリコン活性領域の側壁にスペーサを形成するステップ; 及び
前記絶縁層が露出するよう前記スペーサの間に露出した前記シリコン活性領域をエッチングするステップを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
前記スペーサを形成するステップは
前記ゲートパターン及び前記シリコン活性領域上に酸化膜を形成するステップ; 及び
前記酸化膜を全面エッチングして前記ゲートパターン及び前記シリコン活性領域の側壁に酸化膜を残すステップを含むことを特徴とする請求項2記載の半導体素子の製造方法。
【請求項４】
前記ゲートパターンの下部に残った前記シリコン活性領域は、上部より下部が前記スペーサの厚さ以上にさらに広く形成されることを特徴とする請求項2記載の半導体素子の製造方法。
【請求項５】
前記ゲートパターンを含む構造物の上部に層間絶縁膜を形成するステップ; 及び
前記ゲートパターンの間の層間絶縁膜をランディングコンタクトマスクを用いてエッチングし、前記シリコン層を露出させるステップをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記シリコン活性領域の下部に傾斜投入技法を用いてイオン注入するステップをさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
【請求項７】
基板の一部をエッチングしてトレンチを形成し、前記トレンチの側壁に保護膜を形成した後、トレンチの下部をエッチングしてトランジスタのフローティングボディを形成するステップを含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記基板は絶縁層とシリコン活性領域を含むSOIウェハであることを特徴とする請求項7記載の半導体素子の製造方法。
【請求項９】
前記基板上にゲートパターンを形成するステップをさらに含むことを特徴とする請求項7記載の半導体素子の製造方法。
【請求項１０】
前記トランジスタのフローティングボディを形成するステップは、
前記ゲートパターンの間の前記シリコン活性領域をエッチングするステップ;
前記ゲートパターン及び前記シリコン活性領域含む構造物の上部に保護膜を形成するステップ;
前記保護膜をエッチングして前記ゲートパターン及び前記シリコン活性領域の側壁に保護膜を残すステップ; 及び
露出した前記シリコン活性領域を取り除くステップを含むことを特徴とする請求項9記載の半導体素子の製造方法。
【請求項１１】
前記保護膜は酸化膜であることを特徴とする請求項10記載の半導体素子の製造方法。
【請求項１２】
前記フローティングボディに傾斜投入方式を介して不純物をイオン注入するステップ; 及び
前記フローティングボディの間のランディングプラグを形成するステップをさらに含むことを特徴とする請求項6記載の半導体素子の製造方法。
【請求項１３】
前記ランディングプラグは導電物質でなることを特徴とする請求項11記載の半導体素子の製造方法。
【請求項１４】
セルトランジスタとしてゲートパターンの下部に上部より下部が広い形態を有するフローティングボディを含むフローティングボディトランジスタを含む半導体記憶装置。
【請求項１５】
前記フローティングボディの下部には不純物の濃度の高い局部ドーピング領域が形成されていることを特徴とする請求項14記載の半導体記憶装置。
【請求項１６】
前記フローティングボディは、絶縁層とシリコン活性領域を含むSOIウェハ上にシリコン活性領域に形成されることを特徴とする請求項14記載の半導体記憶装置。
【請求項１７】
前記フローティングボディの両側は、導電物質と接触していることを特徴とする請求項15記載の半導体記憶装置。
【請求項１８】
前記両側の導電物質は、それぞれビットライン及びソースラインと連結されることを特徴とする請求項17記載の半導体記憶装置。
【請求項１９】
前記フローティングボディトランジスタは伝達されるデータが「1」の場合、ホットキャリアにより発生するホールを格納することを特徴とする請求項14載の半導体記憶装置。
【請求項２０】
前記フローティングボディの側面は斜面であることを特徴とする請求項14記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にSOI 基板を用いて高集積半導体記憶装置に用いられるフローティングボディトランジスタを形成する工程に関する。
【背景技術】
【０００２】
複数の半導体装置で構成されたシステムで半導体記憶装置はデータを格納するためのものである。データ処理装置、例えば、中央処理装置(CPU)などでデータを求めることになれば、半導体記憶装置はデータを求める装置から入力されたアドレスに対応するデータを出力するか、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
半導体記憶装置のデータ格納容量が増加しながら、多数の単位セルの大きさは次第に小さくなっており、読み取り或いは書き込み動作のための幾多の構成要素の大きさもまた縮小している。従って、半導体記憶装置内部の不要に重なる配線、あるいはトランジスタがあれば、統合して各々の要素が占める面積を最少化することが重要である。さらに、半導体記憶装置内に含まれた多数の単位セルの大きさを縮小することもまた集積度向上に大きい影響を及ぼす。
【０００３】
半導体記憶装置のうち電源が印加された状態でデータを記憶することができる揮発性記憶装置のDRAM(Dynamic random access memory)を例に挙げれば、半導体記憶装置内の単位セルは一つのトランジスタと一つのキャパシタで構成されている。キャパシタを含む単位セルの場合、「1」のデータが格納されると、キャパシタとトランジスタとの間の格納ノード(SN)に臨時格納された電荷は接合で発生する漏洩電流、及びキャパシタの特性による漏洩電流などの幾多の漏洩電流により時間の経過に伴い減少することになる。このような理由で DRAMは定期的に単位セルなどをリフレッシュしてこそデータが消失しなくなることになる。
これを克服するため、単位セル内の格納ノード(SN)に多数の電荷を格納することができるようにするため、今までキャパシタの静電容量値(Cs)を大きくするよう努力した。 
キャパシタの静電容量値(Cs)を大きくするための代表的な方法として、キャパシタの絶縁膜に用いていた酸化膜を窒化した酸化膜などのように、誘電定数の大きい絶縁物質で形成した高誘電膜に変更して漏洩電流を減少する方案と、キャパシタの静電容量値(Cs)を大きくするために 2次元の平面構造を有していたキャパシタを3次元のシリンダ構造、トレンチ構造などに形成してキャパシタの両側電極の表面積を増加させる方法が提案された。
【０００４】
しかし、デザインルール(Design Rule)が減少するに伴いキャパシタを形成することができる平面面積が減少することは不可避であるだけでなく、キャパシタ内の絶縁膜を構成する物質の開発も難しくなった。これに伴い、単位セル内の格納ノード(SN)の接合レジスタンスの値とトランジスタのターンオン抵抗値が大きくなるに従い正常な読み取り及び書き込み動作の遂行が難しくなり、リフレッシュ特性も悪化する現象が生じた。
これを改善するため提案された改善された半導体記憶装置内の単位セルは、フローティングボディを有するトランジスタを含む。すなわち、半導体記憶装置が単位セルに従来データを格納するため用いていたキャパシタを含まず、単位セル内のトランジスタのフローティング(floating)されたボディ(body)にデータを格納することができるようにしたものである。フローティングボディにデータを格納するため、ワードライン(Word Line)に印加される電圧レベルをトランジスタの一側活性領域に連結されたビットライン(Bit Line)に印加される電圧の 1/2 、あるいは 1/3 程度に低めてホットキャリア(hot carrier)が多く生成されるようにする。「1」のデータが入力されると、ビットラインの接合部位で多量発生するホットキャリアにより発生した電子(electron)などは、ビットライン部位に抜け出し、それによって発生したホール(hole)はフローティングボディに残っているようにすることである。逆に「0」に対応するデータが伝達される場合、ビットラインの接合部位でホットキャリアが発生しないので、フローティングボディにホールが残らない。このように格納されたホールは読み取り動作で単位セル内のトランジスタの閾電圧を低めることになり、トランジスタに流れる電流を増加させる役割を行う。すなわち、ホールがトランジスタのフローティングボディに格納された場合には、格納されない場合に比べてさらに大きい読み取り電流が流れることになるので、単位セルに「1」及び 「0」のいずれかに対応するデータが格納されているのか区分することができるようになる。
【０００５】
このようなフローティングボディトランジスタを含む半導体記憶装置は、キャパシタが不要になるに伴い集積度を高めることができたが、従来技術の単位セルが有していた欠点と類似に単位セル内のトランジスタのフローティングボディに格納されたホールの量も時間の経過に伴いソースライン(Source Line) 接合、またはビットライン接合による漏洩電流などにより減少することを防止することができない。通常、ソースライン(SL)とビットライン(BL)を連結するトランジスタの活性領域は、連結される金属層との接合による抵抗を減少するため高い濃度の不純物を含む。しかし、トランジスタの活性領域(すなわち、ソース或いはドレーン領域)が非常に高い濃度の不純物でドーピングされると、活性領域とフローティングボディの間の漏洩電流が増加することになる。これにより、時間が経過すればフローティングボディ(FB)に格納されたホールの量が容易に減少する。特に、このような漏洩電流は温度が高くなるほど増加するため、高温で半導体記憶装置の単位セルに格納されたデータが消失する危険がさらに大きくなる。
【０００６】
図1(a)〜図1(e）は、一般に半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
図1(a)に示されているように、シリコン活性領域101 上にゲート電極及びゲート電極を保護するハードマスクを含むゲートパターン103を形成する。さらに、フローティングボディトランジスタを含む半導体記憶装置は、下部絶縁酸化物層102と下部絶縁酸化物層102の上部に形成されたシリコン活性領域101を含むSOI (silicon-on-insulator) ウェハを用いて製造する。ここで、SOIウェハは表面と基層部の間に絶縁層を人為的に形成させ、基層部からの影響を取り除いて絶縁体上に形成された高純度シリコン層の加工、効率及び特性を大幅に向上させたウェハである。このような SOIウェハは絶縁体(熱酸化膜)で遮断された薄い無欠点シリコン層を提供するため、絶縁壁やウェル(Well)形成工程などを低減することができるので製品開発及び生産期間と費用が軽減する長所がある。さらに、一般的なウェハを用いる既存の装備をそのまま用いるか、むしろ不要な装備を減らすことができるので設備投資に対する負担がない。
【０００７】
図1(b)に示されているように、ゲートパターン103を含む構造物上部に層間絶縁酸化膜(Interlayer Dielectric、ILD)104を形成する。
図1(c)に示されているように、SAC(self-aligned contact)形成のために層間絶縁膜104をエッチングしてコンタクトホール105を生成し、コンタクトホール105を形成しないところには層間絶縁膜104aが残るようにする。この時、ゲートパターン103 の間に露出したシリコン活性領域101の上部も一部エッチングされる。
以後、図1(d)に示されているように、露出したコンタクトホール105にイオン注入を行ってランディングプラグコンタクト(landing plug contact、 LPC)108を形成する。
図1(e)に示されているように、露出したコンタクトホール105にランディングプラグ(LP)で用いられるイオン注入ほどの高濃度であるポリシリコン(poly Si)膜109を蒸着する。ポリシリコン膜109を露出したコンタクトホール105に埋め込んだ後、高温で拡散工程を行う。高温の拡散工程を行えば、イオン注入でシリコン活性領域101 内に形成したランディングプラグコンタクト108が下部絶縁酸化物層102まで縦方向へ拡散し、各々のトランジスタのフローティングボディが相互隔離される。
【０００８】
SOIウェハ上に製造されるフローティングボディ(floating body)トランジスタは、セルパッキング密度(cell packing density)を最大化するため STI 工程を介して形成した素子分離膜を介し単位セル間を分離することより単一アクティブ領域内でセルを分離するのが有利である。ここで、セルパッキング密度(cell packing density)は記憶装置の長さ(length)、面積(area)、或いは体積(volume) 当り単位セルの数を意味するもので、セルパッキング密度を最大化する場合、最小ピッチャー大きさ(F)の二乗の約4(4F2)、あるいは最小ピッチャー大きさ(F)の二乗の約6倍(6F2)の領域に単位セルを具現する。
単位セルの大きさは減少した反面、フローティングボディトランジスタがデータに対応してフローティングボディより多いホールを格納するためには、ボディの体積を最大化しなければならない。トランジスタのボディを最大限大きくするためには、リセスゲート(recess gate)を有する3次元トランジスタよりピン(Fin)領域を有する3次元構造のトランジスタ、あるいは平面的なチャンネル領域を有するトランジスタが好ましい。しかし、トランジスタの全体大きさが減る場合、平面的なチャンネル領域を有するトランジスタのソース/ドレーン領域間の距離が減少してパンチスルー(punch through) 現象が発生しやすく、これを防止するのが困難である。
【０００９】
特に、図1(e)に示されているように、高濃度のポリシリコン膜109の蒸着後、高温の拡散工程を行う場合、縦方向への拡散だけではなく、横方向へ拡散して拡散プラグ110が形成される。この時、横方向への拡散により各々のトランジスタのボディの体積が減少することになり、 シリコン活性領域101 内の形成されたフローティングボディの上部、あるいは下部でパンチスルー現象が発生しやすい。特に、ゲートパターン103の形成時、チャンネルドーピングなどを介して濃度が高くなったフローティングボディの上部より低い濃度を有するフローティングボディの下部でパンチスルー現象がよく発生する。
さらに、高温の拡散工程を行った後、パンチスルー現象が発生しなくとも横方向の拡散によりフローティングボディの体積が減少するのは不可避である。フローティングボディの体積が減少すれば、データに対応してフローティングボディに蓄積することができるホールが減少することになる。このようなフローティングボディ効果の減少は、すなわち単位セルにデータを長い間格納することができる能力が低減し、単位セルから出力されるデータの感知マージン(sensing margin)が減少することを意味する。すなわち、半導体記憶装置内の単位セルの動作マージンが大きく減少する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述した従来の問題点を解決するため、本発明はフローティングボディトランジスタの製造過程でランディングプラグの下部を上部より狭く形成し、フローティングボディの体積が減少するのを防止し、フローティングボディの下部にイオン注入を介して濃度を高めることによりパンチスルー現象を防止することができる方法と、それに伴い製造された半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板上部に形成された絶縁層及びシリコン活性領域上にゲートパターンを形成するステップ、前記ゲートパターンの間の露出したシリコン活性領域を取り除くステップ、及び前記ゲートパターンの間を埋め込んでプラグを形成するステップを含む半導体素子の製造方法を提供する。
さらに、本発明は基板の一部をエッチングしてトレンチを形成し、前記トレンチの側壁に保護膜を形成した後、トレンチの下部をエッチングしてトランジスタのフローティングボディを形成するステップを含む半導体素子の製造方法を提供する。
さらに、本発明は、セルトランジスタとしてゲートパターンの下部に上部より下部が広い形態を有するフローティングボディを含むフローティングボディトランジスタを含む半導体記憶装置を提供する。
【発明の効果】
【００１２】
本発明は、半導体記憶装置内のフローティングボディ単位セルでボディの体積が減少するのを防止し、ボディの下部にイオン注入を行うことによりパンチスルー現象を防止することができる長所がある。
さらに、本発明はフローティングボディ単位セルの活性領域とランディングプラグの間の接合面積の増加で接合抵抗を減少することができるので、半導体記憶装置の消費電力を低減することができ、単位セルの大きさを減少することができるので半導体記憶装置の集積度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
図2(a)〜図2(g)は、本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
図2(a)に示されているように、シリコン活性領域201上にゲート電極及びゲート電極を保護するハードマスクを含むゲートパターン203を形成する。図示されてはいないが、ゲートパターン203 の間の不純物をドーピングして LDD(Lightly Doped Drain)領域を形成する。さらに、本発明の一実施形態に係るフローティングボディトランジスタを含む半導体記憶装置は、下部絶縁酸化物層202と下部絶縁酸化物層202 の上部に形成されたシリコン活性領域201を含むSOI(silicon-on-insulator) ウェハを用いて製造する。
【００１４】
図2(b)に示されているように、ゲートパターン203を含む構造物上部に層間絶縁酸化膜(Interlayer Dielectric、ILD)204を形成する。
図2(c)に示されているように、SAC(self-aligned contact) 形成のためランディングコンタクトマスクで層間絶縁膜204をエッチングしてコンタクトホール205を生成し、コンタクトホール205を形成しないところには層間絶縁膜204aが残るようにする。この際、ゲートパターン203 の間に露出したシリコン活性領域201の上部も一部エッチングされる。特に、シリコン活性領域201がエッチングされる程度を従来よりさらに深くする。
以後、図2(d)に示されているように、従来と異なり本発明ではコンタクトホール205により露出したゲートパターン203、 シリコン活性領域201 及び残っている層間絶縁膜204aに酸化膜206を形成する。
【００１５】
図2(e)に示されているように、パターンにスペーサを形成する場合のように酸化膜206を全面エッチングし、層間絶縁膜204aの上部、ゲートパターン203の上部及びシリコン活性領域201の上部に形成された酸化膜206を取り除いて層間絶縁膜204a、ゲートパターン203 及びシリコン活性領域201の側壁にスペーサである酸化膜206が残るようにする。以後、ゲートパターン203の側壁に残っている酸化膜206 の間の露出したシリコン活性領域201を、下部絶縁酸化物層202が露出するまでエッチングしてランディングプラグ形成領域207を形成する。 この際、ゲートパターン203の下部に残るシリコン活性領域201は台状で上部よりは下部がさらに広い形態を有する。これは狭いパターンの間に蒸着された物質をエッチングする時、一般に発生するもので垂直にエッチングする必要がなく、下部絶縁酸化物層202が露出されて各ゲートパターン203の下部に残るシリコン活性領域201が分離されることで充分である。特に、シリコン活性領域201の側壁傾斜が緩慢なほど、トランジスタのフローティングボディの体積が大きくなる。
【００１６】
図2(f)に示されているように、ゲートパターン203、シリコン活性領域201 及び残っている層間絶縁膜204aに残っている酸化膜206を取り除いた後、フローティングボディの下部領域に該当するシリコン活性領域201の下部にイオン注入を行って局部ドーピング領域208を形成する。この際、イオン注入は傾斜注入技法(tilt ion implantation)を用い、シリコン活性領域201の下部に局部的にドーピング(halo doping)する。 ここで、局部ドーピング領域(halo-implant area)はトランジスタの大きさが小さくなりながら、ソース/ドレーンの間の距離が減少してパンチスルー現象が生じることを防止するためトランジスタのソース/ドレーン領域の隣に不純物をドーピングした領域を意味する。
このような過程を介し、本発明はゲートパターン203 下部にフローティングボディとして形成したシリコン活性領域201は、上部より下部がさらに広く形成することができるので、相対的に不純物の濃度が低いシリコン活性領域201の下部で発生するパンチスルー現象を予防することができる。併せて、本発明は傾斜注入技法を介したイオン注入でシリコン活性領域201の下部に局部ドーピング領域208を形成することにより、パンチスルー現象を防止することができる。
【００１７】
以後、図2(g)に示されているように、ランディングプラグ形成領域207を導電物質であるポリシリコンで埋め込みランディングプラグ209を形成する。ランディングプラグ209の形成後、導電物質であるポリシリコンがゲートパターン103 の間に蒸着されるようにする。この際、ランディングプラグ209の形成過程でポリシリコンはシリコン活性領域201に横方向に僅かな拡散が発生して拡散プラグ210が形成される。
【００１８】
従来の場合、図1(e)に示されているように、シリコン活性領域101に形成されたランディングプラグ108 上に高濃度のポリシリコン109を蒸着し、高温で熱処理を介してランディングプラグ108を下部絶縁酸化物層102まで拡散して形成された拡散プラグ110を介し、トランジスタのフローティングボディを相互分離させた。すなわち、従来の場合、高濃度のポリシリコン109でランディングプラグ108を形成し、拡散のための高温の熱処理が必須であった。しかし、本発明ではトランジスタのフローティングボディを既に分離したため、イオン注入を介したランディングプラグ108の形成過程が不要であるだけでなく、ランディングプラグ209を形成するためのポリシリコンが高濃度である必要がない。併せて、本発明ではポリシリコンの蒸着過程で発生する拡散ではないランディングプラグ209を拡散するための別途の高温の熱処理を介した拡散過程を行う必要もない。
【００１９】
前述したように、本発明ではランディングプラグの形成のためシリコン活性領域201を2ステップに亘ってエッチングすることにより、フローティングボディに用いられるシリコン形成領域201の上部より下部がさらに広く形成されるようにする。これを介し、フローティングボディ内に発生するパンチスルー現象を予防することができる。併せて、下部絶縁酸化物層202が露出するまでシリコン活性領域201をエッチングすることにより、 シリコン活性領域201の厚さを減少させる必要なく、各トランジスタの間のフローティングボディを分離させるのが可能である。
【００２０】
併せて、本発明ではランディングプラグ209が下部絶縁酸化物層202まで深く形成され、ランディングプラグ領域207 内のシリコン活性領域201を取り除くことに伴いランディングプラグ209 形成のためのイオン注入過程が不要になった。さらに、本発明では下部絶縁酸化物層202まで形成されたランディングプラグ209により、フローティングボディであるシリコン活性領域201と接合面が増加して接合抵抗が減少する。
さらに、本発明ではゲートパターン103の下部に位置する台状のシリコン活性領域201の側面の傾斜により、傾斜注入技法の効果が増大する。これは、狭い間隔のゲートパターン103によりイオン注入の傾斜角(tilt angle)に限界があるが、シリコン活性領域201の側面が傾いた程度ほどイオン注入の傾斜角の限界が増加する効果を得ることができるためである。
従って、パンチスルー現象を防止することができる特性を有する本発明の一実施形態により製造された半導体記憶装置内のフローティングトランジスタは、さらに小さい大きさに形成することができることになる。すなわち、フローティングボディトランジスタの大きさを減少するほど高くなったパンチスルー現象が発生する可能性を低めることができるため、従来よりさらに小さい大きさのフローティングボディトランジスタの製造が可能である。
【００２１】
前述した製造方法により製造された半導体記憶装置は、セルトランジスタとしてゲートパターンの下部に上部より下部が広い形態を有するフローティングボディを含むフローティングボディトランジスタを含む。従来の半導体記憶装置内の単位セルは、一つのトランジスタと一つのキャパシタを含むが、本発明に係る半導体記憶装置内の単位セルはキャパシタなくフローティングボディトランジスタを含む。フローティングボディトランジスタは、伝達されるデータが「1」の場合、ホットキャリアにより発生するホールを格納することを特徴とし、格納されたデータが「0」の時と「1」の時、フローティングボディに格納されたホールの有無に従いトランジスタのチャンネルを介して流れる電荷の量の差を利用してデータを感知増幅する。
【００２２】
具体的に検討してみれば、本発明の一実施形態に係る半導体記憶装置内のフローティングボディの下部には、不純物の濃度が高い局部ドーピング領域208が形成されている。さらに、フローティングボディは、絶縁層202とシリコン活性領域201を含む SOI(silicon-on-insulator) ウェハ上にシリコン活性領域201が形成される。フローティングボディの両側は導電物質と接触しており、両側の導電物質は各々のビットライン及びソースラインと連結される。
特に、前述した2度のエッチング過程を介して形成した本発明の一実施形態に係る半導体記憶装置内のフローティングボディの側面は斜面である。フローティングボディの上部より下部が広く形成されているので、フローティングボディの両側であるソース/ドレーン領域の間のパンチスルー現象を防止することができる長所がある。
【００２３】
なお、本発明について好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者あれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２４】
【図１（ａ）】一般的な半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図１（ｂ）】一般的な半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図１（ｃ）】一般的な半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図１（ｄ）】一般的な半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図１（ｅ）】一般的な半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ａ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ｂ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ｃ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ｄ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ｅ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ｆ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【図２（ｇ）】本発明の一実施形態に係る半導体記憶装置内のフローティングボディトランジスタの製造方法を説明するための断面図である。
【符号の説明】
【００２５】
101、201  シリコン活性領域
102、202  下部絶縁酸化物層
103、203  ゲートパターン
104、204  層間絶縁酸化膜
105、205  コンタクトホール
108  ランディングプラグコンタクト
109  ポリシリコン膜
206  酸化膜
207  ランディングプラグ形成領域
208  局部ドーピング領域
209  ランディングプラグ
210  拡散プラグ
【図１（ａ）】
2009267354.tif 000003
【図１（ｂ）】
2009267354.tif 000004
【図１（ｃ）】
2009267354.tif 000005
【図１（ｄ）】
2009267354.tif 000006
【図１（ｅ）】
2009267354.tif 000007
【図２（ａ）】
2009267354.tif 000008
【図２（ｂ）】
2009267354.tif 000009
【図２（ｃ）】
2009267354.tif 000010
【図２（ｄ）】
2009267354.tif 000011
【図２（ｅ）】
2009267354.tif 000012
【図２（ｆ）】
2009267354.tif 000013
【図２（ｇ）】
2009267354.tif 000014