(57)【要約】【課題】加工ダミーＳＲＡＭセルを不要とし、ウエルの加工ばらつきを抑制して、トランジスタの特性を向上させる。【解決手段】ＳＲＡＭは、複数のＳＲＡＭセルＭＣをビット線ＢＬ方向及びこれと直交するワード線ＷＬ方向にマトリクス状に形成してなるセルアレイ１と、このセルアレイ１に対してビット線ＢＬ方向に隣接する周辺回路２、３とを有する。セルアレイ１は、ビット線ＢＬ方向に延びるストライプ状でワード線ＷＬ方向に交互に配置された第１のＰウエル領域及び第１のＮウエル領域を有し、第１のＮウエル領域とその両側の第１のＰウエル領域とに、ＳＲＡＭセルＭＣが点対称パターンで形成される。周辺回路２、３は、ビット線ＢＬ方向に延びワード線ＷＬ方向に交互に配置された第２のＰウエル領域及び第２のＮウエル領域を有する。【選択図】図２
2009016809.tif 000002
【特許請求の範囲】
【請求項１】
複数のＳＲＡＭセルをビット線方向及びこれと直交するワード線方向にマトリクス状に形成してなるセルアレイと、
このセルアレイに対して前記ビット線方向に隣接する周辺回路と
を有し、
前記セルアレイは、前記ビット線方向に延びるストライプ状で前記ワード線方向に交互に配置された第１のＰウエル領域及び第１のＮウエル領域を有し、前記第１のＮウエル領域とその両側の第１のＰウエル領域とに、前記ＳＲＡＭセルが点対称パターンで形成され、
前記周辺回路は、前記ビット線方向に延び前記ワード線方向に交互に配置された第２のＰウエル領域及び第２のＮウエル領域を有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のＰウエル領域、並びに前記第１及び第２のＮウエル領域は、それぞれ連続した領域であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１及び第２のＰウエル領域、並びに前記第１及び第２のＮウエル領域は、それぞれ同一幅で連続した領域であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記セルアレイ及び周辺回路に形成されるトランジスタのゲートが前記ワード線の方向に延びていることを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１及び第２のＰウエル領域、並びに前記第１及び第２のＮウエル領域に形成される拡散層が、それぞれのウエル領域が延びる方向と平行なストライプ状に形成されていることを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、点対称配置されたＳＲＡＭ（Static Random Access Memory）セルをマトリクス状に配置したセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
一般にＳＲＡＭメモリマクロは、ＳＲＡＭセルをビット線及びワード線方向にマトリクス状に配置したＳＲＡＭセルアレイと、ローカルセンスアンプ、ロウデコーダ、Ｉ／Ｏ制御部及びその他の制御回路部等を含む周辺回路とを具備して構成されている。近年、記憶容量の増大に伴い、ビット線にかかる寄生容量を減少させて、高速アクセスを実現するため、ＳＲＡＭセルアレイを多分割したＳＲＡＭメモリマクロも知られている。この種のＳＲＡＭメモリマクロでは、ビット線方向に並ぶ複数のＳＲＡＭセルアレイの間に、それぞれローカルセンスアンプが配置され、ＳＲＡＭセルアレイの列の端にＩ／Ｏ制御部が配置される（非特許文献ｌ）。
【０００３】
通常、ＳＲＡＭセルは、ＰチャネルＭＯＳトランジスタからなる２組のロード、並びにＮチャネルＭＯＳトランジスタからなる２組のドライバ及びトランスファの計６つのＭＯＳトランジスタから構成される。このＳＲＡＭセルは、Ｎウエル領域と、その両側のＰウエル領域とに、点対称パターンをもってレイアウトされる。より具体的には、各トランジスタのソース及びドレインが各ウエル領域の境界線と平行に並び、ゲートが上記境界線と直交する方向に延びるように配置される（例えば、特許文献１参照）。この点対称パターンの利点は、拡散層が鍵型となることが無く、レイアウトに無駄がないということである。このレイアウトに従うと、Ｐウエル領域及びＮウエル領域が、ＳＲＡＭセルアレイの全体に亘って、ビット線方向に延びるストライプ状でワード線方向に交互に配置されるパターンとなる。
【０００４】
しかしながら、ＳＲＡＭセルアレイ間にレイアウトされるローカルセンスアンプやＳＲＡＭセルアレイの列の端に配置されるＩ／Ｏ制御部等では、Ｐウエル領域及びＮウエル領域がワード線と平行に延びるストライプ状となっている。このように、ＳＲＡＭセルアレイと周辺回路とでウエルの配置方向や長さが異なると、次の２点で問題がある。第１は、ＳＲＡＭセルアレイと周辺回路部との間に、加工ダミーＳＲＡＭセルを挿入する必要がある点であり、第２は、ウエルの加工ばらつきが大きくなり、トランジスタの特性を悪化させるという点である。
【非特許文献１】Kevin Zhang, Uddalak Bhattacharya, Zhanping Chen, Fatih Hamzaoglu, Daniel Murray, Narendra Vallepalli, Yih Wang, B.Zheng, and Mark Bohr, SRAM Design on 65-nm CMOS Technology With Dynamic Sleep Transistor for Leakage Reduction, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.40, NO.4, APRIL 2005.
【特許文献１】特開２００１−２８４０１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、加工ダミーＳＲＡＭセルを不要とすることで面積を削減することができることと、ウエルの加工ばらつきを抑制して、トランジスタの特性を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体記憶装置は、複数のＳＲＡＭセルをビット線方向及びこれと直交するワード線方向にマトリクス状に形成してなるセルアレイと、このセルアレイに対して前記ビット線方向に隣接する周辺回路とを有し、前記セルアレイは、前記ビット線
方向に延びるストライプ状で前記ワード線方向に交互に配置された第１のＰウエル領域及び第１のＮウエル領域を有し、前記第１のＮウエル領域とその両側の第１のＰウエル領域とに、前記ＳＲＡＭセルが点対称パターンで形成され、前記周辺回路は、前記ビット線方向に延び前記ワード線方向に交互に配置された第２のＰウエル領域及び第２のＮウエル領域を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、加工ダミーＳＲＡＭセルを不要とし、ウエルの加工ばらつきを抑制して、トランジスタの特性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施の形態に係るＳＲＡＭのメモリマクロの部分を示す平面図である。
【００１０】
このＳＲＡＭは、後述するビット線ＢＬ、ＢＬＢが延びる方向に配列された複数のセルアレイ１１、１２、…、１Ｎと、その周辺回路を備えている。周辺回路は、セルアレイ１１、１２、…、１Ｎ間に配置されたローカルセンスアンプ（ＬＳ／Ａ）２１、２２、…、２Ｎ−１と、第Ｎセルアレイ１Ｎ側の端に配置されたＩ／Ｏ制御部３と、セルアレイ１１、１２、…、１Ｎの側面に配置されたロウデコーダ４と、ロウデコーダ４の第Ｎセルアレイ１Ｎ側の端に配置された制御回路部５とを備えて構成されている。
【００１１】
図２は、図１のＡ部の詳細を示す図で、隣接するセルアレイ１と、それらの間に配置されたＬＳ／Ａ２におけるＰウエル領域及びＮウエル領域のレイアウトを示す平面図である。セルアレイ１及びＬＳ／Ａ２共に、Ｐウエル領域（Ｐ）及びＮウエル領域（Ｎ）は、セルアレイ１の配列方向、即ちビット線ＢＬ、ＢＬＢと平行に延びるストライプ状をなし、セルアレイ１の配列方向と直交する方向に交互に配置されている。
【００１２】
セルアレイ１には、複数のＳＲＡＭセルがビット線ＢＬ、ＢＬＢ及びこれと直交するワード線ＷＬの延びる方向にマトリクス状に配列形成されている。
【００１３】
図３は、この実施形態で使用される６トランジスタによるＳＲＡＭセルＭＣの回路図である。
【００１４】
ＳＲＡＭセルＭＣは、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続された第１のＰチャネル型ＭＯＳトランジスタＰ１（第１のロード）及び第１のＮチャネル型ＭＯＳトランジスタＮ１（第１のドライバ）と、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続されて共通ゲートがトランジスタＰ１、 Ｎ１の共通ドレインに接続され、共通ドレインがトランジスタＰ１、Ｎ１の共通ゲートに接続された第２のＰチャネル型ＭＯＳトランジスタＰ２（第２のロード）及び第２のＮチャネル型ＭＯＳトランジスタＮ２（第２のドライバ）と、トランジスタＰ１、Ｎ１の共通ドレインと第１のビット線ＢＬとの間に接続されてゲートがワード線ＷＬに接続された第３のＮチャネル型ＭＯＳトランジスタＮ３（第１のトランスファ）と、トランジスタＰ２、Ｎ２の共通ドレインと第２のビット線ＢＬＢとの間に接続されてゲートがワード線ＷＬに接続された第４のＮチャネル型ＭＯＳトランジスタＮ４（第２のトランスファ）とを備えて構成されている。
【００１５】
図４は、このように構成されたＳＲＡＭセルＭＣのセルアレイ１における回路のレイアウトを示す平面図である。なお、このレイアウトは、ウエル領域から第１金属配線層までの各部のレイアウトを重ねて図示したものであり、その上層部の第２及び第３金属配線層に、ウエル領域を横切るワード線ＷＬが形成されると共に、ウエル領域に沿ってビット線ＢＬ及びビット線ＢＬＢが平行に形成されている。電源線ＶＤＤ及び接地線ＶＳＳは、それらの形成配線層がワード線ＷＬのそれと等しい場合には、ワード線ＷＬと平行に配置され、ビット線ＢＬ、ＢＬＢと等しい場合には、ビット線ＢＬ、ＢＬＢと平行に配置される。なお、これらの配線は、例えば下記表１に示すような金属配線層に形成されている。
【００１６】
【表１】
2009016809.tif 000003
【００１７】
１つのＳＲＡＭセルＭＣは、Ｎウエル領域ＮＷ１と、その両側のＰウエル領域ＰＷ１、ＰＷ２からなる平行な３つのウエル領域ＰＷ１、ＮＷ１、ＰＷ２に点対称パターンによって形成される。Ｎウエル領域ＮＷ１には、Ｎウエル領域ＮＷ１と平行に延びるストライプ状のＰ型拡散層ＤＰ１、ＤＰ２が形成されている。Ｐウエル領域ＰＷ１、ＰＷ２には、これらＰウエル領域ＰＷ１、ＰＷ２と平行に延びるストライプ状のＮ型拡散層ＤＮ１、ＤＮ２がそれぞれ形成されている。このように４本の拡散層ＤＰ１、ＤＰ２、ＤＮ１、ＤＮ２をウエル領域と平行なストライプ状とすることにより、拡散層間の加工ばらつきの低減を図っている。
【００１８】
Ｎウエル領域ＮＷ１のＰ型拡散層ＤＰ１、ＤＰ２に沿ってＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２がそれぞれ形成されている。また、Ｐウエル領域ＰＷ１のＮ型拡散層ＤＮ１に沿ってＮチャネル型ＭＯＳトランジスタＮ１、Ｎ３が直列に形成され、Ｐウエル領域ＰＷ２のＮ型拡散層ＤＮ２に沿ってＮチャネル型ＭＯＳトランジスタＮ２、Ｎ４が直列に形成されている。トランジスタＰ１、Ｎ１の共通のゲートＧＣ１は、ウエル領域ＮＷ１、ＰＷ１の境界を横切るストライプ状のポリシリコンによって形成され、トランジスタＰ２、Ｎ２の共通のゲートＧＣ２は、ウエル領域ＮＷ１、ＰＷ２の境界を横切るストライプ状のポリシリコンによって形成されている。トランジスタＰ１、Ｎ１のドレインは、ウエル領域ＮＷ１、ＰＷ１の境界を横切る金属配線層Ｍ１を介して接続されると共に、コンタクトＣ１を介してトランジスタＰ２、Ｎ２の共通のゲートＧＣ２に接続されている。また、トランジスタＰ２、Ｎ２のドレインは、ウエル領域ＮＷ１、ＰＷ２の境界を横切る金属配線層Ｍ２を介して接続されると共に、コンタクトＣ２を介してトランジスタＰ１、Ｎ１の共通のゲートＧＣ１に接続されている。トランジスタＰ１、Ｐ２のソースは、上層の電源線ＶＤＤにコンタクトを介して接続され、トランジスタＮ１、Ｎ２のソースは、金属配線層Ｍ３、Ｍ４をそれぞれ介して接地線ＶＳＳに接続されている。トランジスタＮ３、Ｎ４のゲートＧＣ３、ＣＧ４は、ウエル領域ＰＷ１、ＰＷ２をそれぞれ横断するストライプ状のポリシリコンによって形成され、ウエル領域を横切るように上層に形成されたワード線ＷＬに接続されている。トランジスタＮ３、Ｎ４のソースは、上層に形成されたビット線ＢＬ、ＢＬＢにそれぞれコンタクトを介して接続されている。
【００１９】
図５は、上述したＳＲＡＭセルＭＣを含むセルアレイ１及びＬＳ／Ａ２における回路のレイアウトを示す平面図である。
【００２０】
セルアレイ１のセルアレイ領域１０には、上記のように配置されたＳＲＡＭセルＭＣが、隣接するＳＲＡＭセルＭＣ同士で線対称となるように繰り返しパターンで形成されている。セルアレイ１のＬＳ／Ａ２との隣接領域には、Ｐウエル領域及びＮウエル領域に所定の電位を供給するためのウエルコンタクト（以下、「ウエルコン」と呼ぶ。）領域１１が形成され、このウエルコン領域１１には、上層部においてＰウエル領域及びＮウエル領域を横切る方向に形成された図示しない電源線、接地線又は所定電位線と接続するためのウエルコン１２が形成されている。
【００２１】
また、ＬＳ／Ａ２では、セルアレイ１のＰウエル領域及びＮウエル領域と同じ方向に延びるようにＰウエル領域及びＮウエル領域内が形成され、これらの領域内に、ローカルセンスアンプの機能を実現するトランジスタ１４が任意の方向に配置されると共に、セルアレイ１のウエルコン１２と同様のウエルコン１５が形成されている。
【００２２】
参考までに、従来のＳＲＡＭメモリマクロでは、図１８に示すように、セルアレイ１とＬＳ／Ａ２´とで、Ｐウエル領域及びＮウエル領域の延びる方向が異なっていたので、セルアレイ１のＬＳ／Ａ２´近傍領域に形成されたウエルコン領域１２と正規のセルアレイとの間に、正規のＳＲＡＭセルの加工性を維持するための加工ダミーＳＲＡＭセル１３を形成する必要があった。このため、加工ダミーＳＲＡＭセル１３の分だけセルアレイ１の面積が増加するという問題があった。
【００２３】
この実施形態によれば、ＬＳ／Ａ２のＰウエル領域及びＮウエル領域が、セルアレイ１のＰウエル領域及びＮウエル領域と同じ方向に延びるストライプ状に形成されているので、上記のような加工ＳＲＡＭダミーセルが不要になり、ウエル加工のばらつきを低減することができる。また、この実施形態によれば、ＬＳ／Ａ２の各ウエル領域の幅は任意であるため、トランジスタ１４を自由に配置可能である。
【００２４】
なお、ここではセルアレイ１とＬＳ／Ａ２におけるウエル領域の配置方向を揃えたが、Ｉ／Ｏ制御部３についても、Ｐウエル領域及びＮウエル領域をセルアレイ１におけるＰウエル領域及びＮウエル領域と揃えることが望ましい。
【００２５】
［第２の実施形態］
図６は、本発明の第２の実施形態に係るＳＲＡＭのセルアレイ１及びＬＳ／Ａ２におけるＰウエル領域及びＮウエル領域のレイアウトを示す平面図である。この実施形態では、セルアレイ１、ＬＳ／Ａ２（及びＩ／Ｏ制御部３）のＰウエル領域及びＮウエル領域が、セルアレイ１とＬＳ／Ａ２（及びセルアレイ１とＩ／Ｏ制御部３）で必ず連続するように形成されている点が先の実施形態とは異なる。
【００２６】
図７は、本実施形態のセルアレイ１及びＬＳ／Ａ２における回路のレイアウトを示す図である。
【００２７】
この実施形態では、セルアレイ１とＬＳ／Ａ２（及びＩ／Ｏ制御部３）のＰウエル領域及びＮウエル領域が連続しているので、セルアレイ１とＬＳ／Ａ２（及びＩ／Ｏ制御部３）とでウエルコンを共有することができる。このため、セルアレイ１のウエルコン領域１１を削除し、ＬＳ／Ａ２（及びＩ／Ｏ制御部３）のみにウエルコン１５を形成すれば良いという利点を有する。
【００２８】
［第３の実施形態］
図８は、本発明の第３の実施形態に係るＳＲＡＭのセルアレイ１とＬＳ／Ａ２におけるＰウエル領域及びＮウエル領域のレイアウトを示す平面図である。この実施形態では、セルアレイ１のＰウエル領域及びＮウエル領域と、ＬＳ／Ａ２（及びＩ／Ｏ制御部３）のＰウエル領域及びＮウエル領域とが同一幅で連続するように形成され、更に各トランジスタのゲートの向きをワード線ＷＬと平行な向きに揃えている点が先の実施形態とは異なる。
【００２９】
図９は、セルアレイ１及びＬＳ／Ａ２のレイアウトパターンを示す図である。
【００３０】
この実施形態では、セルアレイ１とＬＳ／Ａ２（及びＩ／Ｏ制御部３）とで、ウエル領域が同一幅で連続しているので、ウエル加工時のばらつきを更に低減することができる。
【００３１】
［第４の実施形態］
図１０は、本発明の第４の実施形態に係るＳＲＡＭのセルアレイ１とＬＳ／Ａ２におけるＰウエル領域及びＮウエル領域のレイアウトを示す平面図である。この実施形態では、セルアレイ１とＬＳ／Ａ２（及びＩ／Ｏ制御部３）とでウエル領域を同一幅で連続させて、各トランジスタのゲートの向きをワード線ＷＬと平行な向きに揃えることに加え、各周辺回路部のトランジスタのゲートの長さを隣接するＳＲＡＭセルのトランジスタの長さに揃えるようにしている点が先の実施形態とは異なっている。
【００３２】
図１１は、セルアレイ１及びＬＳ／Ａ２のレイアウトパターンを示す図である。
【００３３】
この実施形態では、セルアレイ１を構成するトランジスタのゲートの向きだけではなく、ＬＳ／Ａ２（及びＩ／Ｏ制御部３）を構成するトランジスタ１４のゲートの向きについてもワード線ＷＬと平行に配置したので、ゲート加工のばらつきを低減し、トランジスタの特性のばらつきを防止することができる。
【００３４】
［第５の実施形態］
図１２は、本発明の第５の実施形態に係るＳＲＡＭのセルアレイ１とＬＳ／Ａ２におけるＰウエル領域及びＮウエル領域のレイアウトを示す平面図である。この実施形態では、セルアレイ１とＬＳ／Ａ２（及びＩ／Ｏ制御部３）とでウエル領域を同一幅で連続させることに加え、セルアレイ１の各ウエル領域内の拡散層１６とＬＳ／Ａ２（及びＩ／Ｏ制御部３）の各ウエル領域内の拡散層１７をウエル領域と平行に延びるストライプ状に形成している点が先の実施形態と異なっている。
【００３５】
このように、拡散層１６だけでなく、拡散層１７についてもウエル領域に沿って形成することにより、拡散層１６、１７についても加工ばらつきの低減を図ることができる。
【００３６】
［第６の実施形態］
第６の実施形態は、図１２に示すＳＲＡＭにおいて、Ｐウエル、Ｎウエルそれぞれに対し、各拡散層１６、１７と、ウエル領域の境界線との間の距離ｄｐ、ｄｎを一定にするようにしたものである。
【００３７】
各拡散層とウエル領域の境界線との距離ｄｐ、ｄｎが、全ての拡散層について同じであれば、更に加工ばらつきの低減を図ることができる。
【００３８】
［第７の実施形態］
図１３は、本発明の第７の実施形態に係るＳＲＡＭのセルアレイ１とＬＳ／Ａ２におけるＰウエル領域及びＮウエル領域のレイアウトを示す平面図である。この実施形態では、第６の実施形態に、更に拡散層１６、１７のゲート幅Ｌが等しくするようにしたものである。このようにゲート幅Ｌを等しくすることで、更に加工ばらつきの低減を図ることができる。
【００３９】
［第８の実施形態］
図１４は、本発明の第８の実施形態におけるＳＲＡＭの一部を示す平面図である。
【００４０】
このＳＲＡＭのＳＲＡＭセルＭＣは、図３及び図４と同じ回路図及びレイアウトとなっている。ただし、周辺回路は、ＳＲＡＭセルＭＣにデータを書き込む複数の書き込み回路２１とＳＲＡＭセルＭＣからデータを読み出す複数の読み出し回路２２を備え、これら書き込み回路２１と読み出し回路２２は、ビット線方向に並ぶセルアレイ１間に交互に介在している。なお、各書き込み回路２１及び読み出し回路２２は、隣接する２つのセルアレイ１に共有されるものである。
【００４１】
次に、書き込み回路２１及び読み出し回路２２について詳細に説明する。
【００４２】
図１５は、本実施形態におけるセルアレイ１、書き込み回路２１及び読み出し回路２２を示す回路図である。
【００４３】
セルアレイ１のＳＲＡＭセルＭＣは、上記のとおり、図３と同じ回路となる。ただし、本実施形態では、各セルアレイ１が個別に有し、図３のビット線ＢＬ、ＢＬＢに相当する配線を第１及び第２のローカルビット線ＬＢＬ及びＬＢＬＢとする。
【００４４】
書き込み回路２１は、電源線ＶＤＤ及び第１のローカルビット線ＬＢＬ間に接続されたＰチャネル型ＭＯＳトランジスタＰ２１、Ｐ２２と、電源線ＶＤＤ及び第２のローカルビット線ＬＢＬＢ間に接続されたＰチャネル型ＭＯＳトランジスタＰ２３、Ｐ２４を備える。また、Ｐチャネル型ＭＯＳトランジスタＰ２２及びＰ２３のゲートには、それぞれ第２及び第１のローカルビット線ＬＢＬＢ及びＢＬＢが接続されている。さらに、第１及び第２のローカルビット線ＬＢＬ及びＬＢＬＢは、それぞれ駆動用回路であるＮチャネル型ＭＯＳトランジスタＮ２１、Ｎ２３及びＮ２２、Ｎ２４を介して接地線ＶＳＳに接続されている。ここで、Ｐチャネル型ＭＯＳトランジスタＰ２１、Ｐ２４及びＮチャネル型ＭＯＳトランジスタＮ２１及びＮ２２は、周辺回路から与えられ書き込みを許可する正論理の書き込み許可信号ＷＥにより制御される。また、Ｎチャネル型ＭＯＳトランジスタＮ２３及びＮ２４は、第１のデータ選択信号ＤＳ及びこの第１のデータ選択信号ＤＳと逆論理の第２のデータ選択信号ＤＳＢにより制御される。第１及び第２のデータ選択信号ＤＳ及びＤＳＢは、ＳＲＡＭセルＭＣに“１”を書き込む場合、“Ｌ”及び“Ｈ”になる信号である。
【００４５】
読み出し回路２２は、読み出し回路２２に隣接する２個のセルアレイ１の第１のローカルビット線ＬＢＬ、ＬＢＬ´を入力とするゲート素子であるＮＡＮＤゲートＧ２１を有する。また、ＳＲＡＭセルＭＣのデータを外部に送信するグローバルビット線ＧＢＬと接地線ＶＳＳを接続するＮチャネル型ＭＯＳトランジスタＮ２５を有する。このＮチャネル型ＭＯＳトランジスタはＮ２５、ＮＡＮＤゲートＧ２１の出力により制御される。この読み出し回路２２は、第１のローカルビット線ＬＢＬのみからデータを読み出すシングルエンド方式の回路となっている。
【００４６】
次に、本実施形態における動作について説明する。
【００４７】
まず、データ書き込み動作について説明する。ここでは、ＳＲＡＭセルＭＣに“１”を書き込む場合について説明する。この場合、ＳＲＡＭセルＭＣのセルノードｎ及びｎｂには、それぞれ“Ｈ”と“Ｌ”が保持される。
【００４８】
通常、書き込み許可信号ＷＥは非活性の状態（“Ｌ”）になっている。この場合、Ｐチャネル型ＭＯＳトランジスタＰ２１及びＰ２４はオン状態にあり、第１及び第２のローカルビット線ＬＢＬ及びＬＢＬＢは共に電源線ＶＤＤに接続されている。これにより、ローカルビット線ＬＢＬ及びＬＢＬＢは、“Ｈ”にプリチャージされる。
【００４９】
この状態において、書き込み許可信号ＷＥが“Ｈ”、第１及び第２のデータ選択信号ＤＳ及びＤＳＢが“Ｌ”及び“Ｈ”になると、トランジスタＰ２１、Ｐ２４及びＮ２３はオフされ、トランジスタＮ２１、Ｎ２２及びＮ２４はオンされる。これにより第２のローカルビット線ＬＢＬＢは、電源線ＶＤＤとの接続が解除され、接地線ＶＳＳと接続される。そのため、“Ｈ”にプリチャージされていた第２のローカルビット線ＬＢＬＢは“Ｌ”に引き下げられる。一方、第１のローカルビット線ＬＢＬは、Ｐチャネル型ＭＯＳトランジスタＰ２１がオフ状態にあるものの、第２のローカルビット線ＬＢＬＢが“Ｌ”に引き下げられたことでＰチャネル型ＭＯＳトランジスタＰ２２がオンされるため、電源線ＶＤＤとの接続が維持される。この状態で、ワード線ＷＬが“Ｈ”になると、ＳＲＡＭセルＭＣの第１及び第２のトランスファＮ３及びＮ４がオンされ、セルノードｎ及びｎｂにそれぞれ、“Ｈ”と“Ｌ”が供給される。以上より、ＳＲＡＭセルＭＣへのデータ“１”の書き込みが完了する。
【００５０】
続いて、データ読み出し動作について説明する。ここでは、ＳＲＡＭセルＭＣのセルノードｎ及びｎｂにそれぞれ“Ｌ”及び“Ｈ”が保持されているものとする。また、第１のローカルビット線ＬＢＬ及びＬＢＬ´は“Ｈ”にプリチャージされているものする。グローバルビット線ＧＢＬについても同様である。
【００５１】
この状態で、ワード線ＷＬが選択されＳＲＡＭセルＭＣの第１及び第２のトランスファＮ３及びＮ４がオンされると、第１のローカルビット線ＬＢＬは、図３に示すＮチャネル型ＭＯＳトランジスタＮ１及びＮ３を介して接地線ＶＳＳに接続される。これにより、第１のローカルビット線ＬＢＬは“Ｌ”に引き下げられる。このとき隣接する他のセルアレイ１の第１のローカルビット線ＬＢＬ´は“Ｈ”であるため、ＮＡＮＤゲートＧ２１の出力は、読み出しの対象となる第１のローカルビット線ＬＢＬのレベルによって決定され、この例では“Ｈ”になり、Ｎチャネル型ＭＯＳトランジスタＮ２５はオンされる。これにより、グローバルビット線ＧＢＬは、接地線ＶＳＳと接続され、“Ｌ”に引き下げられることになる。このグローバルビット線ＧＢＬの電圧レベルを検知することでデータの読み出しが完了する。なお、ＳＲＡＭセルＭＣの第１及び第２のトランスファＮ３及びＮ４がオンされた後、第１のローカルビット線ＬＢＬに“Ｌ”が供給されるが、これにより、Ｐチャネル型ＭＯＳトランジスタＰ２３がオンされるため、第２のローカルビット線ＬＢＬＢと電源線ＶＤＤが接続されることになる。また逆に、セルノードｎ及びｎｂが“Ｈ”及び“Ｌ”の場合には、第１のローカルビット線ＬＢＬと電源線ＶＤＤが接続されることになる。この動作によって、第１、第２のローカルビット線ＬＢＬ、ＬＢＬＢの電圧レベルが安定するため、データ読み出し時のディスターブの問題を軽減することができる。
【００５２】
次に、本実施形態のウエル配置について説明する。
【００５３】
図１６は、同実施形態のセルアレイ、書き込み回路及び読み出し回路におけるウエル領域のレイアウトを示す平面図である。
【００５４】
本実施形態では、セルアレイ１、書き込み回路２１及び読み出し回路２２において、Ｐウエル領域、Ｎウエル領域が同じ方向に延びるストライプ状に形成されている。また、セルアレイ１と書き込み回路２１の関係では、セルアレイ１のＳＲＡＭセルＭＣの回路パターン２周期（２ＴＣ）に対し、書き込み回路２１の基本回路パターンが１周期分（ＴＷ）繰り返されている。一方、セルアレイ１と読み出し回路２２の関係では、セルアレイ１及び読み出し回路２２の基本回路パターンが同じ周期（ＴＣ＝ＴＲ）で繰り返されている。さらに、セルアレイ１、書き込み回路２１及び読み出し回路２２に形成される全てのゲートの向きはワード線ＷＬ方向と平行な向きに揃えられている。
【００５５】
なお、読み出し回路２２の基本回路パターンは、ＳＲＡＭセルの回路パターンと同一周期ではなく、整数倍の周期で形成されていても良い
図１８にも示されている従来のＳＲＡＭメモリマクロの多くは、ＬＳ／Ａ２´として差動増幅回路を使用していた。差動増幅回路は、相補のビット線対に現れた信号を検知・増幅するため、ビット線対を受けるトランスファトランジスタが必要となる。このトランスファトランジスタはＮチャネル型ＭＯＳトランジスタからなるため、セルアレイ１との境界付近に２つのＮチャネル型ＭＯＳトランジスタを配置するためのＰウエル領域を設ける必要があった。また、ＳＲＡＭセルＭＣを構成するトランジスタに比べ、ＬＳ／Ａ２´を構成するトランジスタの方がより高い駆動力を要求されるため、ＬＳ／Ａ２´ではトランジスタ個々のサイズを大きくする必要があった。そのため、セルアレイ１のビット線と直交する方向にウエルを配置する方がＬＳ／Ａ２´の配置の容易性から見て都合が良かった。
【００５６】
この点、本実施形態によれば、読み出し回路２２がシングルエンド方式であるため、トランスファトランジスタであるＮチャネル型ＭＯＳトランジスタを配置するためのＰウエル領域を小さくすることができる。そのため、Ｐウエル領域及びＮウエル領域をビット線方向にストライプ状に延ばした場合でも回路配置が容易である。また、回路配置をビット線方向に広げることで、ワード線方向のレイアウト幅をＳＲＡＭセルＭＣと同等あるいは数倍に調整することができる。これにより、書き込み回路２１−セルアレイ１間、セルアレイ１−読み出し回路２２間のレイアウトの周期性を保つことができる。
【００５７】
以上から、この実施形態によれば、セルアレイ１、書き込み回路２１及び読み出し回路２２のウエル加工時のばらつきを低減することができる。
【００５８】
なお、本実施形態は、シングルエンド方式を採用するため、ＳＲＡＭセルＭＣの第２のローカルビット線ＬＢＬＢを接地電位ＶＳＳに駆動するＮチャネル型ＭＯＳトランジスタＮ２より第１のローカルビット線ＬＢＬを接地電位ＶＳＳに駆動するＮチャネル型ＭＯＳトランジスタＮ１の駆動力を高くした方が、より安定したデータ読み出しが可能である。この場合、Ｎチャネル型ＭＯＳトランジスタＮ１及びＮ２のサイズに差が生じ、ＳＲＡＭセルＭＣのレイアウトの対称性を損なうことになるが、この場合であっても、セルアレイ１、書き込み回路２１及び読み出し回路２２のレイアウト周期性は損なわれることがなく、上記と同様の効果を得ることができる。
【００５９】
また、セルアレイ１に対する書き込み回路２１及び読み出し回路２２の配置は、図１４に示した例だけでなく、図１７に示すように、１つのセルアレイ１に対して、各１つずつ書き込み回路２１及び読み出し回路２２をセルアレイ１のビット線方向の両側にそれぞれ配置するようにしても良い。
【００６０】
以上の点を要約すれば次の通りになる。
【００６１】
（１）  複数のＳＲＡＭセルをビット線方向及びこれと直交するワード線方向にマトリクス状に形成してなるセルアレイと、このセルアレイに対して前記ビット線方向に隣接する周辺回路とを有し、前記セルアレイは、前記ビット線方向に延びるストライプ状で前記ワード線方向に交互に配置された第１のＰウエル領域及び第１のＮウエル領域を有し、前記第１のＮウエル領域とその両側の第１のＰウエル領域とに、前記ＳＲＡＭセルが点対称パターンで形成され、前記周辺回路は、前記ビット線方向に延び前記ワード線方向に交互に配置された第２のＰウエル領域及び第２のＮウエル領域を有することを特徴とする半導体記憶装置。
【００６２】
（２）  前記第１及び第２のＰウエル領域、並びに前記第１及び第２のＮウエル領域は、それぞれ連続した領域であることを特徴とする上記（１）記載の半導体記憶装置。
【００６３】
（３）  前記第１及び第２のＰウエル領域、並びに前記第１及び第２のＮウエル領域は、それぞれ同一幅で連続した領域であることを特徴とする上記（１）記載の半導体記憶装置。
【００６４】
（４）  前記セルアレイ及び周辺回路に形成されるトランジスタのゲートが前記ワード線の方向に延びていることを特徴とする上記（１）記載の半導体記憶装置。
【００６５】
（５）  前記第１及び第２のＰウエル領域、並びに前記第１及び第２のＮウエル領域に形成される拡散層が、それぞれのウエル領域が延びる方向と平行なストライプ状に形成されていることを特徴とする上記（１）記載の半導体記憶装置。
【００６６】
（６）  前記周辺回路は、前記セルアレイのビット線方向の一方に隣接し、前記ＳＲＡＭセルにデータを書き込む書き込み回路と、他方に隣接し、前記ＳＲＡＭセルのデータを読み出す読み出し回路とを有することを特徴とする上記（１）記載の半導体記憶装置。
【００６７】
（７）  前記書き込み回路は、基本回路パターンの前記ワード線方向の長さが前記ＳＲＡＭセルの回路パターンの前記ワード線方向の長さの整数倍の長さで配置されていることを特徴とする上記（６）記載の半導体記憶装置。
【００６８】
（８）  前記読み出し回路は、基本回路パターンの前記ワード線方向の長さが前記ＳＲＡＭセルの回路パターンの前記ワード線方向の長さの整数倍の長さで配置されていることを特徴とする上記（６）記載の半導体記憶装置。
【００６９】
（９）  複数のＳＲＡＭセルをビット線方向及びこれと直交するワード線方向にマトリクス状に形成してなるセルアレイと、このセルアレイに対して前記ビット線方向に隣接する周辺回路とを有し、前記周辺回路は、前記ワード線と直交する面を境界面とする、前記ワード線方向に交互に配置された第２のＰウエル及び第２のＮウエル領域を有し、前記ＳＲＡＭセルからのデータ読み出しをシングルエンドで行う読み出し回路を備えたことを特徴とする半導体記憶装置。
【００７０】
（１０）  前記周辺回路は、前記セルアレイのビット線方向の一方に隣接し、前記ＳＲＡＭセルにデータを書き込む書き込み回路を有し、前記読み出し回路は、前記セルアレイのビット線方向の他方に隣接していることを特徴とする上記（９）記載の半導体記憶装置。
【００７１】
（１１）  前記書き込み回路は、基本回路パターンの前記ワード線方向の長さが前記ＳＲＡＭセルの回路パターンの前記ワード線方向の長さの整数倍の長さで配置されていることを特徴とする上記（１０）記載の半導体記憶装置。
【００７２】
（１２）  前記ビット線は、第１及び第２のローカルビット線からなり、前記書き込み回路は、第１及び第２のローカルビット線と接地線をトランスファゲートを介して選択的に接続する第１の駆動用回路を備え、前記ＳＲＡＭセルへのデータ書き込み時には、前記第１の駆動用回路が活性化され、前記ＳＲＡＭセルへのデータ書き込み時以外には、前記第１の駆動用回路が非活性化されることを特徴とする上記（１０）記載の半導体記憶装置。
【００７３】
（１３）  前記読み出し回路は、基本回路パターンの前記ワード線方向の長さが前記ＳＲＡＭセルの回路パターンの前記ワード線方向の長さの整数倍の長さで配置されていることを特徴とする上記（９）記載の半導体記憶装置。
【００７４】
（１４）  前記ビット線は、第１及び第２のローカルビット線と、グローバルビット線とからなり、前記読み出し回路は、前記第１のローカルビット線が入力端に接続されたゲート素子と、前記ゲート素子の出力により前記グローバルビット線を接地線に接続する第２の駆動用回路を備えたことを特徴とする上記（９）記載の半導体記憶装置。
【００７５】
（１５）  前記ビット線は、第１及び第２のローカルビット線からなり、前記読み出し回路は、前記第１のローカルビット線を介してデータを読み出し、前記ＳＲＡＭセルは、前記第１及び第２のローカルビット線をそれぞれ接地電位に駆動する第１及び第２の駆動素子を備え、前記第１の駆動素子は、前記第２の駆動素子より駆動力が高いことを特徴とする上記（９）記載の半導体記憶装置。
【００７６】
（１６）  複数のＳＲＡＭセルをビット線方向及びこれと直交するワード線方向にマトリクス状に形成してなるセルアレイと、このセルアレイに対して前記ビット線方向に隣接する周辺回路とを有し、前記セルアレイ及び周辺回路に形成されるトランジスタのゲートが、同一方向に延びていることを特徴とする半導体記憶装置。
【００７７】
（１７）  前記周辺回路は、前記セルアレイのビット線方向の一方に隣接し、前記ＳＲＡＭセルにデータを書き込む書き込み回路と、他方に隣接し、前記ＳＲＡＭセルのデータを読み出す読み出し回路とを有することを特徴とする上記（１６）記載の半導体記憶装置。
【００７８】
（１８）  前記書き込み回路は、前記ワード線方向の長さが前記ＳＲＡＭセルのレイアウトの整数倍の長さで配置されていることを特徴とする上記（１７）記載の半導体記憶装置。
【００７９】
（１９）  前記読み出し回路は、前記ワード線方向の長さが前記ＳＲＡＭセルのレイアウトの整数倍の長さで配置されていることを特徴とする上記（１７）記載の半導体記憶装置。
【００８０】
（２０）  前記ビット線は、第１及び第２のローカルビット線からなり、前記読み出し回路は、前記第１のローカルビット線を介してデータを読み出し、前記ＳＲＡＭセルは、前記第１及び第２のローカルビット線をそれぞれ接地電位に駆動する第１及び第２の駆動素子を備え、前記第１の駆動素子は、前記第２の駆動素子より駆動力が高いことを特徴とする上記（１７）記載の半導体記憶装置。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係るＳＡＲＭの一部を示す平面図である。
【図２】図１のＡ部詳細であって第１の実施形態におけるセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【図３】同実施形態におけるＳＲＡＭセルの回路図である。
【図４】同実施形態のセルアレイにおける回路のレイアウトを示す平面図である。
【図５】同実施形態のセルアレイ及びＬＳ／Ａにおける回路のレイアウトを示す平面図である。
【図６】第２の実施形態におけるセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【図７】同実施形態のセルアレイ及びＬＳ／Ａにおける回路のレイアウトを示す平面図である。
【図８】第３の実施形態におけるセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【図９】同実施形態のセルアレイ及びＬＳ／Ａにおける回路のレイアウトを示す平面図である。
【図１０】第４の実施形態におけるセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【図１１】同実施形態のセルアレイ及びＬＳ／Ａにおける回路のレイアウトを示す平面図である。
【図１２】第５の実施形態におけるセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【図１３】第７の実施形態におけるセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【図１４】第８の実施形態におけるＳＲＡＭの一部を示す平面図である。
【図１５】同実施形態のセルアレイ、書き込み回路及び読み出し回路を示す回路図である。
【図１６】同実施形態のセルアレイ、書き込み回路及び読み出し回路におけるウエル領域のレイアウトを示す平面図である。
【図１７】同実施形態における他のＳＲＡＭの一部を示す平面図である。
【図１８】従来のセルアレイとＬＳ／Ａにおけるウエル領域のレイアウトを示す平面図である。
【符号の説明】
【００８２】
１、１１〜１Ｎ…セルアレイ、２１〜２Ｎ−１…ＬＳ／Ａ、３‥Ｉ／Ｏ制御部、４…口ウデコーダ、５…制御回路部、１０…セルアレイ領域、１１…ウエルコン領域、１２、１５…ウエルコン、１４…トランジスタ、１６、１７…拡散層、２１…書き込み回路、２２…読み出し回路、ＭＣ…ＳＲＡＭセル、Ｇ２１…ＮＡＮＤゲート、ＰＩ、Ｐ２、Ｐ２１〜Ｐ２４…Ｐチャネル型ＭＯＳトランジスタ、ＮＩ〜Ｎ４、Ｎ２１〜Ｎ２５…Ｎチャネル型ＭＯＳトランジスタ、Ｐ、ＰＷＩ、ＰＷ２…Ｐウエル領域、Ｎ、ＮＷ１…Ｎウエル領域、ＤＰＩ、ＤＰ２…拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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