(57)【要約】【課題】画素アレイ部が形成される領域と周辺回路部が形成される領域との間の段差を無くし、安定した画素特性と歩留まりを確保できるようにする。【解決手段】半導体基板３０上に画素アレイ部が形成され、その周りに周辺回路部が形成されるレイアウト構成のＣＭＯＳ型イメージセンサにおいて、半導体基板３０を、画素アレイ部が形成される第１の素子形成領域に対して周辺回路部が形成される第２の素子形成領域の方が低くなるように段差を設けたリセス構造とすることで、第１の素子形成領域と第２の素子形成領域との間の膜厚差に起因する段差が無くし、当該段差に起因する色むら（額縁むら）の発生を抑える。【選択図】図４
2009206423.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に画素アレイ部とその周辺回路部が集積される固体撮像素子であって、
前記半導体基板には、第１の素子形成領域と、前記第１の素子形成領域の周りに、当該第１の素子形成領域よりも低くなるように段差を持って形成された第２の素子形成領域とが設けられており、
前記第１の素子形成領域には前記画素アレイ部の構成素子が形成され、前記第２の素子形成領域には前記周辺回路部の回路素子が形成されている
ことを特徴とする固体撮像素子。
【請求項２】
前記段差は、前記第１，第２の素子形成領域の各配線構造に基づいて決定される
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
半導体基板上に画素アレイ部とその周辺回路部が集積され、前記半導体基板には、第１の素子形成領域と、前記第１の素子形成領域の周りに、当該第１の素子形成領域よりも低くなるように段差を持って形成された第２の素子形成領域とが設けられた固体撮像素子の製造方法であって、
前記段差を持つ前記半導体基板を製造するに当たり、
前記半導体基板上に絶縁膜を形成し、
次いで、前記第２の素子形成領域の絶縁膜を除去し、
次いで、前記第１の素子形成領域の絶縁膜をマスクとして前記半導体基板をエッチングし、
しかる後、前記第１の素子形成領域の絶縁膜を除去する
ことを特徴とする固体撮像素子の製造方法。
【請求項４】
半導体基板上に画素アレイ部とその周辺回路部が集積される固体撮像素子と、
入射光を前記固体撮像素子の撮像面上に結像する光学系とを備えた撮像装置であって、
前記半導体基板には、第１の素子形成領域と、前記第１の素子形成領域の周りに、当該第１の素子形成領域よりも低くなるように段差を持って形成された第２の素子形成領域とが設けられており、
前記第１の素子形成領域には前記画素アレイ部の構成素子が形成され、前記第２の素子形成領域には前記周辺回路部の回路素子が形成されている
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、固体撮像素子の製造方法および撮像装置に関し、特にＣＭＯＳ(Complementary Metal Oxide Semiconductor)型イメージセンサ等の固体撮像素子、当該固体撮像素子の製造方法および当該固体撮像素子を撮像素子として用いた撮像装置に関する。
【背景技術】
【０００２】
近年、光電変換素子で光電変換した信号を、従来主流であったＣＣＤ(Charge Coupled Device;電荷結合素子)ではなく、ＭＯＳトランジスタによって読み出すＣＭＯＳ型イメージセンサと呼ばれる固体撮像素子の研究開発が活発となってきている。
【０００３】
このＣＭＯＳ型イメージセンサは、ＣＭＯＳロジックＬＳＩプロセスの転用が可能なこと、画素アレイ部と同じ半導体基板（チップ）への周辺回路部のオンチップ化が容易であること、ＣＣＤイメージセンサに比べて低電圧駆動が可能なこと、低消費電力であることなどの点から期待されている。
【０００４】
このＣＭＯＳ型イメージセンサをデジタルカメラの撮像素子のような高画質が要求される応用分野に利用する場合、色むらに対する対策が必要である。色むらがあると、安定した画素特性が得られない。
【０００５】
この色むらは、金属配線のパターンの配線ピッチが疎である画素アレイ部の領域と、金属配線のパターンの配線ピッチが蜜である周辺回路部の領域との半導体基板上の膜厚差に伴う両領域間の段差に起因していると考えられている。すなわち、上記膜厚差が生ずる画素アレイ部の周辺部分、即ちいわゆる額縁部分におけるプロセス起因の光学的なむらが色むらであり、額縁むらとも呼ばれている。
【０００６】
画素アレイ部が形成される領域と周辺回路部が形成される領域との半導体基板上の膜厚差に伴う両領域間の段差を無くすために、ＣＭＰ(Chemical Mechanical Polishing;化学的機械研磨）などで層間膜の平坦化を行っているが、この平坦化処理を行っても上記膜厚差を完全に除去することはできず、画素アレイ部の周辺で色むらが顕著に現れてくる。
【０００７】
このような色むらの問題を解決するために、従来は、画素アレイ部の領域と周辺回路部の領域との間に、ダミーの画素アレイ部をプロセスダミーとして配置し、画素アレイ部の領域と周辺回路部の領域との半導体基板上の膜厚変化を緩やかにして、色むらの発生を抑えるようにしている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開２００６−２９４７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、色むらを除去する上でより大きな効果を得ようとした場合、プロセスダミーの画素領域を広く取る必要があるために、チップサイズが大きくなってしまい、一枚のウェハからのチップの取れ数を表す理収（理論的収率）の低下が懸念される。一方、チップサイズを小さく抑えようとすると、プロセスダミーの画素領域を狭くせざるを得ないために、画素アレイ部の周辺部での色むらを十分に除去できないことになる。
【００１０】
そこで、本発明は、画素アレイ部が形成される領域と周辺回路部が形成される領域との間の段差を無くし、安定した画素特性と歩留まりを確保できるようにした固体撮像素子、当該固体撮像素子の製造方法および当該固体撮像素子を撮像素子として用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、
半導体基板上に画素アレイ部とその周辺回路部が集積される固体撮像素子において、
前記半導体基板には、第１の素子形成領域と、前記第１の素子形成領域の周りに、当該第１の素子形成領域よりも低くなるように段差を持って形成された第２の素子形成領域とを設け、
前記第１の素子形成領域には前記画素アレイ部の構成素子を形成し、前記第２の素子形成領域には前記周辺回路部の回路素子を形成した
構成を採っている。
【００１２】
上記構成の固体撮像素子において、画素アレイ部とその周辺回路部とが集積される半導体基板を、画素アレイ部が形成される第１の素子形成領域に対して周辺回路部が形成される第２の素子形成領域が低いリセス構造とすることで、第１の素子形成領域と第２の素子形成領域との配線層において、両領域間に層間絶縁膜の膜厚差が生じたとしても、当該膜厚差に起因する第１の素子形成領域と第２の素子形成領域との間の段差を小さく抑えることができる。
【発明の効果】
【００１３】
本発明によれば、第１の素子形成領域と第２の素子形成領域との間の膜厚差に起因する段差を小さく抑えることができることで、当該段差に起因する色むらの発生を抑えることができるために、安定した画素特性と歩留まりを確保できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［システム構成］
図１は、本発明が適用される固体撮像素子、例えばＣＭＯＳ型イメージセンサの一例を示すシステム構成図である。
【００１６】
図１に示すように、本適用例に係るＣＭＯＳ型イメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に設けられた周辺回路とを有する構成となっている。画素アレイ部１１の周辺回路としては、垂直駆動回路１２、信号処理回路であるカラム回路１３、水平駆動回路１４、出力回路１５およびタイミングジェネレータ（ＴＧ）１６等が用いられる。
【００１７】
画素アレイ部１１には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に「画素」と記述する場合もある）２０が行列状に２次元配置されている。単位画素２０の具体的な構成については後述する。
【００１８】
画素アレイ部１１にはさらに、単位画素２０の行列状配列に対して画素行ごとに画素駆動線１７が図の左右方向（画素行の画素の配列方向）に沿って形成され、画素列ごとに垂直信号線１８が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１７について１本として示しているが、１本に限られるものではない。画素駆動線１７の一端は、垂直駆動回路１２の各画素行に対応した出力端に接続されている。
【００１９】
垂直駆動回路１２は、シフトレジスタやアドレスデコーダなどによって構成され、その具体的な構成については図示を省略するが、信号を読み出す画素２０を行単位で順に選択走査を行うための読み出し走査系と、当該読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して当該読み出し行の画素２０の光電変換素子から不要な電荷を掃き出す（リセットする）掃き出し走査を行うための掃き出し走査系とを有する構成となっている。
【００２０】
この掃き出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨て、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２１】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素２０における光電荷の蓄積時間（露光時間）となる。
【００２２】
垂直駆動回路１２による走査によって選択された画素行の各単位画素２０から出力される信号は、垂直信号線１８の各々を通してカラム回路１３に供給される。カラム回路１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から出力される信号を画素列ごとに受けて、その信号に対して画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅や、ＡＤ変換などの信号処理を行う。
【００２３】
なお、ここでは、カラム回路１３を画素列に対して１対１の対応関係をもって配置した構成を採る場合を例に挙げて示しているが、この構成に限られるものではなく、例えば、複数の画素列（垂直信号線１８）ごとにカラム回路１３を１個ずつ配置し、これらカラム回路１３を複数の画素列間で時分割にて共用する構成などを採ることも可能である。
【００２４】
水平駆動回路１４は、シフトレジスタやアドレスデコーダなどによって構成され、水平走査パルスを順次出力することによってカラム回路１３を順番に選択する。なお、図示を省略するが、カラム回路１３の各出力段には、水平選択スイッチが水平信号線１９との間に接続されて設けられている。水平駆動回路１４から順次出力される水平走査パルスは、カラム回路１３の各出力段に設けられた水平選択スイッチを順番にオンさせる。これら水平選択スイッチは、水平走査パルスに応答して順にオンすることで、画素列ごとにカラム回路１３で処理された画素信号を水平信号線１９に順番に出力させる。
【００２５】
出力回路１５は、カラム回路１３から水平信号線１９を通して順に供給される画素信号に対して種々の信号処理を施して出力する。この出力回路１５での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。
【００２６】
タイミングジェネレータ１６は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直駆動回路１２、カラム回路１３および水平駆動回路１４などの駆動制御を行う。
【００２７】
（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換素子、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する構成となっている。
【００２８】
ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここでの転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２９】
この単位画素２０に対して、画素駆動線１７として、例えば、転送線１７１、リセット線１７２および選択線１７３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１７１、リセット線１７２および選択線１７３の各一端は、垂直駆動回路１２の各画素行に対応した出力端に、画素行単位で接続されている。
【００３０】
フォトダイオード２１は、アノードが負側電源、例えばグランドに接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。この増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。
【００３１】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続され、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１７１を介してゲート電極に与えられることによってオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
【００３２】
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続され、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１７２を介してゲート電極に与えられることによってオン状態となり、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。
【００３３】
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を信号レベルとして出力する。
【００３４】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソースに、ソース電極が垂直信号線１８にそれぞれ接続され、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１７３を介してゲートに与えられることによってオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１８に中継する。
【００３５】
なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。
【００３６】
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではなく、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
【００３７】
（半導体基板上のレイアウト構成）
以上説明した本適用例に係るＣＭＯＳ型イメージセンサ１０のシステム構成では、画素アレイ部１１の単位画素２０は全て同じ構成の画素を前提として説明したが、実際には、図３に示すように、半導体基板３０上に形成された画素アレイ部１１は、画素の信号が撮像画像を生成するのに用いられる画素の集合からなる有効画素部１１Ａと、当該有効画素部１１Ａの周辺部に設けられたオプティカルブラック部（光学的黒画素部）１１Ｂとからなる。
【００３８】
ここで、オプティカルブラック部１１Ｂは、光学的に遮光された画素の集合からなる画素部である。オプティカルブラック部１１Ｂを設けるのは次の理由による。すなわち、固体撮像素子では、光が入射しない状態でも、暗電流と呼ばれるノイズ成分が熱的に発生することから、このノイズ対策のためにオプティカルブラック部１１Ｂが設けられている。具体的には、オプティカルブラック部１１Ｂを設けて有効画素部１１Ａの画素の信号とオプティカルブラック部１１Ｂの画素の信号との差分をとることで、暗電流等のノイズ成分を除去することができる。
【００３９】
図３に示すように、半導体基板３０上において、いわゆる額縁と呼ばれるオプティカルブラック部１１Ｂの周辺部は、先述した垂直駆動回路１２、カラム回路１３、水平駆動回路１４、出力回路１５およびタイミングジェネレータ１７等の周辺回路が設けられる周辺回路部３１となっている。
【００４０】
［本実施形態の特徴部分］
上述したように、半導体基板３０上に画素アレイ部１１が形成され、その周りに周辺回路部３１が形成されるレイアウト構成のＣＭＯＳ型イメージセンサ１０において、本実施形態では、半導体基板３０を、画素アレイ部１１が形成される第１の素子形成領域に対して周辺回路部３１が形成される第２の素子形成領域の方が低くなるように段差を設けたリセス（ｒｅｓｓ）構造とした構成を採っている。
【００４１】
このように、画素アレイ部１１と周辺回路部３１とが集積される半導体基板３０を、画素アレイ部１１が形成される第１の素子形成領域に対して周辺回路部３１が形成される第２の素子形成領域が低いリセス構造としたことにより、次のような作用効果を得ることができる。
【００４２】
画素アレイ部１１が形成される第１の素子形成領域には、単位画素２０の構成素子、即ちフォトダイオード２１およびトランジスタ２２〜２５が画素単位で形成される。また、周辺回路部３１が形成される第２の素子形成領域には、垂直駆動回路１２、カラム回路１３、水平駆動回路１４、出力回路１５およびタイミングジェネレータ１７等の周辺回路を構成するトランジスタ等の回路素子が形成される。
【００４３】
そして、その上に、図４に示すように、例えば３層構造にて、第１の素子形成領域には金属配線４１，４２，４３が配線され、第２の素子形成領域には金属配線５１，５２，５３が配線される。
【００４４】
ここで、画素アレイ部１１が形成される第１の素子形成領域では、単位画素２０ごとに光を取り込む領域を確保する必要があることから、金属配線４１，４２，４３のパターンの配線ピッチが疎になる。一方、周辺回路部３１が形成される第２の素子形成領域では、半導体基板３０の額縁である狭い領域に沢山の回路素子が集積されることから、金属配線５１，５２，５３のパターンの配線ピッチが密になる。
【００４５】
このように、金属配線４１，４２，４３のパターンの配線ピッチが疎である第１の素子形成領域と、金属配線５１，５２，５３のパターンの配線ピッチが密である第２の素子形成領域では、同一平面上に層間絶縁膜６０を介して金属配線４１，４２，４３と金属配線５１，５２，５３とを形成したときに、第１の素子形成領域と第２の素子形成領域との間に層間絶縁膜６０の膜厚差が生ずることは避けられない。
【００４６】
これに対して、本実施形態のように、画素アレイ部１１と周辺回路部３１とが集積される半導体基板３０を、画素アレイ部１１が形成される第１の素子形成領域に対して周辺回路部３１が形成される第２の素子形成領域が低いリセス構造とすることにより、図４に示すように、第１の素子形成領域と第２の素子形成領域との配線層において、両領域間に層間絶縁膜６０の膜厚差が生じたとしても、当該膜厚差に起因する第１の素子形成領域と第２の素子形成領域との間の段差を小さく抑えることができる。
【００４７】
ここで、画素アレイ部１１および周辺回路部３１の配線構造を例えば３層構造とした場合を例に挙げると、半導体基板３０のリセス構造の段差を４００ｎｍ程度に設定することで、第１の素子形成領域と第２の素子形成領域との間の層間絶縁膜６０の膜厚差に起因する両素子形成領域間の段差をほぼ無くすことができる。すなわち、リセス構造の段差は、第１，第２の素子形成領域の各配線構造、特に配線の層数に基づいて決定される。
【００４８】
そして、第１の素子形成領域と第２の素子形成領域との間の膜厚差に起因する段差が無くなることで、画素アレイ部１１、特に有効画素部１１Ａの周辺部分における段差に起因する光学的なむらである色むら（額縁むら）の発生を抑えることができる。すなわち、従来技術の場合のように、プロセスダミーの画素領域を設けなくても、色むらの発生を抑えることができるために、安定した画素特性と歩留まりを確保できる。
【００４９】
（リセス構造を持つ半導体基板の製造方法）
続いて、リセス構造を持つ半導体基板３０の製造方法について、図５の工程図を用いて説明する。
【００５０】
先ず、半導体基板、例えばシリコン基板７１の上に第１絶縁膜となるシリコン酸化膜７２を成膜し、次いで、当該シリコン酸化膜７２の上に第２絶縁膜となるシリコン窒化膜７３を成膜する（工程１）。
【００５１】
次に、シリコン窒化膜７３の上の第１の素子形成領域にフォトレジスト７４を塗布し、このフォトレジスト７４をエッチングマスクとして第２の素子形成領域のシリコン酸化膜７２およびシリコン窒化膜７３をエッチングにて除去する（工程２）。その結果、第１の素子形成領域にのみシリコン酸化膜７２およびシリコン窒化膜７３が残る。
【００５２】
先述したように、第１の素子形成領域は画素アレイ部１１の有効画素部１１Ａが形成される領域であり、第２の素子形成領域は画素アレイ部１１のオプティカルブラック部１１Ｂおよび周辺回路部３１が形成される領域である（図３参照）。
【００５３】
次に、第１の素子形成領域のシリコン酸化膜７２およびシリコン窒化膜７３をエッチングマスクとしてシリコン基板７１をエッチングする（工程３）。シリコン基板７１のエッチングには、等方性エッチングまたは異方性エッチングを用いる。
【００５４】
最後に、エッチングによって第１の素子形成領域のシリコン酸化膜７２およびシリコン窒化膜７３を除去する（工程４）。その結果、リセス構造を持つシリコン基板７１（半導体基板３０）が形成される。
【００５５】
なお、絶縁膜であるシリコン酸化膜７２およびシリコン窒化膜７３の厚さは、シリコン基板７１のエッチングにおけるシリコンと絶縁膜との選択比によって選択する。
【００５６】
また、シリコン基板７１のエッチングマスクとしては、シリコン酸化膜７２およびシリコン窒化膜７３の２層構造に限られるものではなく、シリコン酸化膜７２およびシリコン窒化膜７３のいずれか一方の１層構造であってもよい。
【００５７】
上述したように、半導体基板上に絶縁膜を形成し、次いで、例えばフォトレジスト法を用いて第２の素子形成領域の絶縁膜をエッチングにて除去し、次いで、第１の素子形成領域の絶縁膜をエッチングマスクとして半導体基板をエッチングし、しかる後、第１の素子形成領域の絶縁膜を除去することにより、リセス構造を持つ半導体基板を容易に製造することができる。
【００５８】
なお、本発明が適用されるＣＭＯＳ型ＣＣＤイメージセンサ１０は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００５９】
また、本実施形態に係るＣＭＯＳ型ＣＣＤイメージセンサ１０は、撮像装置において、その撮像素子（画像入力部）として用いることができる。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【００６０】
［撮像装置］
図６は、本発明に係る撮像装置の構成の一例を示すブロック図である。
【００６１】
図６に示すように、本発明に係る撮像装置１００は、レンズ群１０１を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有し、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【００６２】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施形態に係るＣＭＯＳ型イメージセンサ１０が用いられる。
【００６３】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【００６４】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００６５】
上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像素子１０２として先述した実施形態に係るＣＭＯＳ型イメージセンサ１０を用いることで、当該ＣＭＯＳ型イメージセンサ１０では、画素アレイ部が形成される領域と周辺回路部が形成される領域との間の段差に起因する色むらを無くすことができるため、撮像画像の画質を向上できる。
【図面の簡単な説明】
【００６６】
【図１】本発明が適用されるーＣＭＯＳ型イメージセンサの一例を示すシステム構成図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】半導体基板上のレイアウト構成を示す平面図である。
【図４】本発明の作用効果の説明に供する断面構造図である。
【図５】リセス構造を持つ半導体基板の製造方法の手順を示す工程図である。
【図６】本発明に係る撮像装置の構成の一例を示すブロック図である。
【符号の説明】
【００６７】
１０…ＣＭＯＳ型イメージセンサ、１１…画素アレイ部、１１Ａ…有効画素部、１１Ｂ…オプティカルブラック部、１２…垂直駆動回路、１３…カラム回路、１４…水平駆動回路、１５…出力回路、１６…タイミングジェネレータ（ＴＧ）、１７…画素駆動線、１８…垂直信号線、１９…水平信号線、２０…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、３０…半導体基板、３１…周辺回路部、４１，４２，４３，５１，５２，５３…金属配線、６０…層間絶縁膜、７１…シリコン基板、７２…シリコン酸化膜、７３…シリコン窒化膜、７４…フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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