(57)【要約】【課題】モード・レジスタ設定（ＭＲＳ）コマンドで半導体メモリ装置のリセットを実施する際、半導体メモリ装置内部で不定状態であるノードを無くすこと。【解決手段】半導体メモリ装置（１０）を初期化する初期化回路（２０Ｂ）は、コマンド信号に応答して、モード・レジスタ設定（ＭＲＳ）コマンドを発生するコマンド発生回路（２２Ａ）と、モード・レジスタ設定（ＭＲＳ）コマンドに応答して、リセット信号を出力するＭＲＳ制御回路（２６）と、リセット信号に応答して、全バンクのプリチャージ（ＰＡＬＬ）コマンドを発生して、半導体メモリ装置（１０）をリセットするＡＣＴ制御回路（２４Ａ）と、を有する。【選択図】      図４
2009110567.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置を初期化する初期化回路であって、
コマンド信号に応答して、モード・レジスタ設定コマンドを発生するコマンド発生回路と、
前記モード・レジスタ設定コマンドに応答して、リセット信号を出力するモード・レジスタ設定制御回路と、
前記リセット信号に応答して、全バンクのプリチャージ・コマンドを発生して、前記半導体メモリ装置をリセットするバンクアクティブ制御回路と、
を有する半導体メモリ装置の初期化回路。
【請求項２】
前記バンクアクティブ制御回路は、前記リセット信号と前記全バンクのプリチャージ・コマンドとのＮＯＲ論理をとるＮＯＲゲートを含み、前記ＮＯＲゲートの出力信号で前記半導体メモリ回路をリセットするようにした、
請求項１に記載の半導体メモリ装置の初期化回路。
【請求項３】
半導体メモリ装置を初期化する方法であって、
コマンド信号に応答して、モード・レジスタ設定コマンドを発生し、
前記モード・レジスタ設定コマンドに応答して、リセット信号を出力し、
前記リセット信号に応答して、全バンクのプリチャージ・コマンドを発生して、前記半導体メモリ装置をリセットする、
半導体メモリ装置の初期化方法。
【請求項４】
前記リセットするステップは、前記リセット信号と前記全バンクのプリチャージ・コマンドとＮＯＲ論理を取った信号によって、前記半導体メモリ回路をリセットする、
請求項３に記載の半導体メモリ装置の初期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置の初期化回路および初期化方法に関し、特に、モード・レジスタ設定（ＭＲＳ）コマンドを使用して半導体メモリ装置の初期化を行なう初期化回路および初期化方法に関する。
【背景技術】
【０００２】
この分野において周知のように、ＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）は、半導体集積回路で構成されるＤＲＡＭの規格の一種である。以下では、ＤＤＲ２−ＳＤＲＡＭを単に「ＤＤＲ２」と略称することもある。
【０００３】
ＤＤＲ２−ＳＤＲＡＭは、４ビットのプリフェッチ機能（ＣＰＵがデータを必要とする前にメモリから先読みして取り出す機能）をもち、外部クロック信号に内部クロック信号の２倍の周波数を持つクロック信号を用いる。そのため理論上、ＤＤＲ２−ＳＤＲＡＭは、同一クロック信号で動作するＤＤＲ−ＳＤＲＡＭの２倍、ＳＤＲＡＭの４倍のデータ転送速度を得られる。パーソナルコンピュータでは、ＤＤＲ２−ＳＤＲＡＭは、２００４年から出回り始め、２００６年以降は市場で主流のメモリ接続規格となっている。
【０００４】
また、動作電源電圧は、ＤＤＲ−ＳＤＲＡＭの２．５Ｖ／２．６Ｖに対し、ＤＤＲ２−ＳＤＲＡＭは１．８Ｖ動作となっており、消費電力の低減、発熱の減少が実現されている。
【０００５】
電源投入（パワーオン）直後は、ＤＤＲ２−ＳＤＲＡＭ内部回路の論理状態が不定である。したがって、正常な動作を確保するためには、ＤＤＲ２−ＳＤＲＡＭの初期化（イニシャライズ）を行なう必要がある。すなわち、ＤＤＲ２−ＳＤＲＡＭ（ＤＤＲ２）では、パワーオン直後に半導体メモリ装置内部に不定状態であるノードが存在するため、バンクアクティブ（ＡＣＴ）信号が論理‘Ｈ’レベルとなり、半導体メモリ装置がバンクアクティブ状態となる可能性がある。
【０００６】
そのため、ＤＤＲ２−ＳＤＲＡＭにおいては、図１に示すパワーオン直後のイニシャルシーケンスにおいて、コマンド入力で全バンクプリチャージを実施したあと、オートリフレッシュ（ＲＥＦ）を２回実施する規定となっている。
【０００７】
図１に図示されているコマンドは、次の通りである。ノー・オペレーション（ＮＯＰ）コマンドは、何ら変化を与えないコマンドを示し、現在行っている動作を継続する。全バンクのプリチャージ（ＰＡＬＬ）コマンドは、全バンクのプリチャージを開始するためのコマンドを示す。拡張モード・レジスタ設定（ＥＭＲＳ）コマンドは、ＤＬＬ（delay locked loop）の動作モードを設定するコマンドを示す。モード・レジスタ設定（ＭＲＳ）コマンドは、レーテンシ、バースト・シーケンス、バースト長、ＤＬＬリセットなどの動作モードを設定するコマンドを示す。オートリフレッシュ（ＲＥＦ）コマンドは、オートリフレッシュを開始するコマンドを示す。
【０００８】
詳述すると、パワーオン直後にノー・オペレーション（ＮＯＰ）コマンドを入力する。と同時に、バンクアクティブ（ＡＣＴ）信号が論理‘Ｈ’レベルとなる。パワーオン時点から２００μ秒経過後に、全バンクのプリチャージ（ＰＡＬＬ）コマンドを使用してすべてのバンクのプリチャージを行なう。と同時に、バンクアクティブ（ＡＣＴ）信号が論理‘Ｌ’レベルとなって、アイドル（Idle）状態となる。
【０００９】
引き続いて、拡張モード・レジスタ設定（ＥＭＲＳ）コマンドで、ＤＬＬを使用可能にする。次に、モード・レジスタ設定（ＭＲＳ）コマンドで、ＤＬＬをリセットする。そして、全バンクのプリチャージ（ＰＡＬＬ）コマンドを使用してすべてのバンクのプリチャージを行なった後、オートリフレッシュ（ＲＥＦ）コマンドを２回以上入力する。
【００１０】
このように、ＤＤＲ２では、イニシャルシーケンスにおいて、コマンドとして全バンクのプリチャージ（ＰＡＬＬ）コマンドやオートリフレッシュ（ＲＥＦ）コマンドを入力して、半導体メモリ装置内部の不定状態をリセットしている。
【００１１】
図２にＤＤＲ２のリセットパスブロック図を示す。図２において、半導体メモリ装置１０は、複数のメモリアレイ１２と、周辺回路１４とを備える。一方、半導体メモリ装置１０を初期化する初期化回路２０は、コマンド発生回路２２と、バンクアクティブ（ＡＣＴ）制御回路２４とを有する。尚、ＡＣＴ制御回路２４はワード線制御回路とも呼ばれる。
【００１２】
コマンド信号を受けると、コマンド発生回路２２はＡＣＴ制御回路２４を起動する。これにより、ＡＣＴ制御回路２４は、全バンクのプリチャージ（ＰＡＬＬ）コマンドを発生して、バンクアクティブ（ＡＣＴ）信号を論理‘Ｌ’レベルにし、メモリアレイ１２内のリセットを行なう。
【００１３】
一方、ＤＤＲ２−ＳＤＲＡＭよりも高速且つ低電圧動作が期待できるＤＲＡＭとして、ＬＰＤＤＲ２−ＳＤＲＡＭ（low-Power Double-Data-Rate2 Synchronous Dynamic Random Access Memory）が知られている。以下では、ＬＰＤＤＲ２−ＳＤＲＡＭを単に「ＬＰＤＤＲ２」と略称することもある。ＬＰＤＤＲ２では全バンクのプリチャージ（ＰＡＬＬ）コマンドやオートリフレッシュ（ＲＥＦ）コマンドのコマンド入力は行なわず、モード・レジスタ設定（ＭＲＳ）コマンドを使用して半導体メモリ装置のリセットを行なう。
【００１４】
図３にＬＰＤＤＲ２でのＭＲＳコマンドのリセットパスブロック図を示す。図３において、半導体メモリ装置１０は、複数のメモリアレイ１２と、周辺回路１４とを備える。一方、半導体メモリ装置１０を初期化する初期化回路２０Ａは、コマンド発生回路２２Ａと、バンクアクティブ（ＡＣＴ）制御回路２４と、モード・レジスタ設定（ＭＲＳ）制御回路２６と、リセット制御回路２８とを有する。
【００１５】
モード・レジスタ設定（ＭＲＳ）コマンドで半導体メモリ装置１０をリセットする場合、先ず、コマンド発生回路２２Ａでコマンド信号を受け取る。このコマンド信号に応答して、コマンド発生回路２２Ａはモード・レジスタ設定（ＭＲＳ）コマンドを発行する。このモード・レジスタ設定（ＭＲＳ）コマンドはＭＲＳ制御回路２６に供給される。このモード・レジスタ設定（ＭＲＳ）コマンドに応答して、ＭＲＳ制御回路２６はＲＥＳＥＴ信号（リセット信号）を出力する。このＲＥＳＥＴ信号はリセット制御回路２８と周辺回路１４とに供給される。ＲＥＳＥＴ信号に応答して、リセット制御回路２８は、メモリアレイ１２内のリセットを行なう。
【００１６】
このように、ＬＰＤＤＲ２−ＳＤＲＡＭ（ＬＰＤＤＲ２）では、ＤＤＲ２のような全バンクのプリチャージ（ＰＡＬＬ）コマンド、オートリフレッシュ（ＲＥＦ）コマンドのコマンド入力はなく、モード・レジスタ設定（ＭＲＳ）コマンドで半導体メモリ装置１０のリセットを１回実施することで、半導体メモリ装置１０の初期化を実施しなければならない。
【００１７】
本発明と関連する種々の半導体メモリ装置の初期化回路が提案されている。例えば、特許文献１（特開２００７−９５２７８号公報）は、システムのリセット動作に応じるエラーを防ぐ半導体メモリ装置のリセット制御回路を開示している。この特許文献１に開示された半導体メモリ装置のリセット制御回路は、システムのリセット動作の開始を示すリセットエントリー信号及びシステムのリセット動作の終了を示すリセットエグジット信号を出力するリセット信号生成部と、リセットエントリー信号がアクティブになることに応答して、プリチャージ信号を出力し、リセットエグジット信号がアクティブになることに応答してリフレッシュ信号を出力する動作選択部とを備える。
【００１８】
【特許文献１】特開２００７−９５２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、図３に示した初期化回路２０Ａでは、半導体メモリ装置１０の内部に不定状態が存在する場合、モード・レジスタ設定（ＭＲＳ）コマンドでリセットできないノードが存在し、デバイス（半導体メモリ装置１０）が正常動作しない可能性がある。また、モード・レジスタ設定（ＭＲＳ）コマンドを用いたＲＥＳＥＴ信号で半導体メモリ装置１０のリセットを行なう場合、デバイス（半導体メモリ装置１０）内部の全ラッチ回路をリセットするために、図３に示す太線箇所のように、余分な配線や論理の増大が懸念される。
【００２０】
なお、特許文献１は、システムのリセット動作に応じるエラーを防ぐ半導体メモリ装置のリセット制御回路を開示しているに過ぎず、モード・レジスタ設定（ＭＲＳ）コマンドで半導体メモリ装置のリセット（初期化）を実施することについては何ら開示せず、示唆していない。
【００２１】
したがって、本発明の課題は、モード・レジスタ設定（ＭＲＳ）コマンドで半導体メモリ装置のリセット（初期化）を実施する際、半導体メモリ装置内部で不定状態であるノードを無くすことができる、半導体メモリ装置の初期化回路を提供することにある。
【００２２】
本発明の他の課題は、余分な論理や配線を抑えることができる、半導体メモリ装置の初期化回路を提供することにある。
【課題を解決するための手段】
【００２３】
ＬＰＤＤＲ２のイニシャルシーケンスでは、モード・レジスタ設定（ＭＲＳ）コマンドでリセットを実行するだけでデバイス（半導体メモリ装置）内部のリセットを行なうように規定されている。そこで、本発明では、モード・レジスタ（ＭＲＳ）設定コマンドで半導体メモリ装置のリセット（初期化）を実施する際に、内部で自動的に全バンクのプリチャージ（ＰＡＬＬ）コマンドを実行し、誤活性化されているバンクに対してプリチャージ動作を行なうようにした。
【００２４】
すなわち、本発明によれば、半導体メモリ装置を初期化する初期化回路であって、コマンド信号に応答して、モード・レジスタ設定（ＭＲＳ）コマンドを発生するコマンド発生回路と、モード・レジスタ設定（ＭＲＳ）コマンドに応答して、リセット信号を出力するモード・レジスタ設定制御回路と、リセット信号に応答して、全バンクのプリチャージ（ＰＡＬＬ）コマンドを発生して、半導体メモリ装置をリセットするバンクアクティブ制御回路と、を有する半導体メモリ装置の初期化回路が得られる。
【００２５】
また、本発明によれば、半導体メモリ装置を初期化する方法であって、コマンド信号に応答して、モード・レジスタ設定（ＭＲＳ）コマンドを発生し、モード・レジスタ設定（ＭＲＳ）コマンドに応答して、リセット信号を出力し、リセット信号に応答して、全バンクのプリチャージ（ＰＡＬＬ）コマンドを発生して、半導体メモリ装置をリセットする、半導体メモリ装置の初期化方法が得られる。
【発明の効果】
【００２６】
本発明で得られる第１の効果は、モード・レジスタ設定（ＭＲＳ）コマンドのリセットで自動的に全バンクのプリチャージ（ＰＡＬＬ）コマンドを実施してメモリアレイ内部の不定状態にあるノードを初期化することで、リセットの確度を向上し、デバイスの正常動作が保証できることにある。
【００２７】
本発明で得られる第２の効果は、モード・レジスタ（ＭＲＳ）設定コマンドを用いた半導体メモリ装置のリセットに既存の全バンクのプリチャージ（ＰＡＬＬ）コマンド用パスを共用しているため、配線・論理の増加が少ないことにある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施例について図面を参照して詳細に説明する。
【００２９】
図４を参照して、本発明の第１の実施例に係る半導体メモリ装置１０の初期化回路２０Ｂについて説明する。
【００３０】
半導体メモリ装置１０は、複数のメモリアレイ１２と、周辺回路１４とから構成されている。
【００３１】
初期化回路２０Ｂは、コマンド発生回路２２Ａと、ＭＲＳ制御回路２６と、ＡＣＴ（ワード線）制御回路２４Ａとから構成されている。
【００３２】
換言すれば、図示の初期化回路２０Ｂは、ＡＣＴ制御回路２４がＡＣＴ制御回路２４Ａに変更されるとともに、リセット制御回路２８が省略されている点を除いて、図３に示した初期化回路２０Ａと同様の構成を有する。
【００３３】
モード・レジスタ設定（ＭＲＳ）コマンドでの半導体メモリ装置１０のリセット（初期化）は、次のように行なわれる。コマンド発生回路２２Ａでコマンド信号を受け取ると、コマンド発生回路２２Ａは、モード・レジスタ設定（ＭＲＳ）コマンドを発行する。このモード・レジスタ設定（ＭＲＳ）コマンドを受けたＭＲＳ制御回路２６は、リセット用のＲＥＳＥＴ信号を出力する。
【００３４】
その後、ＲＥＳＥＴ信号が周辺回路１４とＡＣＴ制御回路２４Ａとに供給される。このＲＥＳＥＴ信号により、周辺回路１４のリセットが行なわれる。一方、ＡＣＴ制御回路２４Ａでは、内部で全バンクのプリチャージ（ＰＡＬＬ）コマンドを発生し、メモリアレイ１２内のリセットを行なう。
【００３５】
図５に示すイニシャルシーケンスのタイムチャートを用いて、本発明の第１の実施例によるモード・レジスタ設定（ＭＲＳ）コマンドによる半導体メモリ装置１０のリセット（初期化）について説明する。
【００３６】
パワーオン直後のイニシャルシーケンスにおいて、パワーオン後２００μ秒空けた後に、モード・レジスタ設定コマンド（ＭＲＳ）で半導体メモリ装置１０のリセット（ＲＥＳＥＴ）を実施する。ＭＲＳ制御回路２６からＲＥＳＥＴ信号を受けて、ＡＣＴ制御回路２４Ａ内にて自動的に全バンクのプリチャージ・コマンド（ＰＡＬＬ）を発生し、メモリアレイ１２内部のリセットを実施する。
【００３７】
したがって、ＬＰＤＤＲ２のイニシャルシーケンスでは、図５に示すようにモード・レジスタ設定（ＭＲＳ）コマンドでリセット（ＲＥＳＥＴ）信号を入力すると、同時にＡＣＴ制御回路２４の内部で全バンクのプリチャージ（ＰＡＬＬ）コマンドを実行する信号を発生し、全てバンクをプリチャージすることで、メモリアレイ１２内部の不定状態にあるノードを無くし、デバイス（半導体メモリ装置１０）の正常動作を保証することが可能となる。
【００３８】
図３に示す初期化回路２０Ａでは、リセット用のパス（リセット制御回路２８と、リセット制御回路２８とメモリアレイ１２との間を接続する配線）を新たに構築しているため、余分な論理や配線が多く必要となる。これに対し、図４に示す初期化回路２０Ｂでは、既存の全バンクのプリチャージ（ＰＡＬＬ）コマンドのパスを使用しているため、論理や配線の増加を最小限で済ませることが可能である。
【００３９】
図６に本発明の一実施例に係るＡＣＴ制御回路２４Ａ内の共用パス２４０を示す。共用パス２４０は、ＮＯＲゲート２４２と、ドライバ２４４とを含む。
【００４０】
ＡＣＴ制御回路２４Ａ内では、図６に示すように、既存の全バンクのプリチャージ（ＰＡＬＬ）コマンド用のパスを共用するため、ＮＯＲゲート２４２で全バンクのプリチャージ（ＰＡＬＬ）コマンドとＲＥＳＥＴ信号とのＮＯＲ論理をとっている。
【００４１】
上述したように、半導体メモリ装置１０のパワーオン直後のイニシャルシーケンスにおいて、モード・レジスタ設定（ＭＲＳ）コマンドで半導体メモリ装置１０のリセット（初期化）を実施する際、自動的に全バンクのプリチャージ（ＰＡＬＬ）コマンドを実施することにより、デバイス（半導体メモリ装置１０）内部で不定状態であるノードを無くすことができる。また、既存の全バンクのプリチャージ（ＰＡＬＬ）コマンドのパスを共用することにより、余分や論理や配線を抑えることができる。
【００４２】
図６に示す実施例では、ＡＣＴ制御回路２４Ａ内の共用パス２４０において、ＮＯＲゲート２４２でモード・レジスタ（ＭＲＳ）設定コマンドのＲＥＳＥＴ信号と全バンクのプリチャージ（ＰＡＬＬ）コマンドとのＮＯＲ論理をとって実現しているが、これに限定されない。
【００４３】
図７に本発明の他の実施例に係るＡＣＴ制御回路２４Ｂ内の共用パス２４０Ａを示す。共用パス２４０Ａは、ＮＯＲゲート２４２とドライバ２４４とを含む。図７に示す実施例では、共用パス部分の出力信号（全バンクのプリチャージ（ＰＡＬＬ）コマンドを受けるドライバ２４４の出力信号）に対して、ＮＯＲゲート２４２で、モード・レジスタ設定（ＭＲＳ）コマンドのＲＥＳＥＴ信号とのＮＯＲ論理をとり実現している。
【００４４】
以上、本発明について好ましい実施例について説明してきたが、本発明は上述した実施例に限定されず、本発明の趣旨（主題）を逸脱しない範囲内で種々の変形・変更が可能なのは勿論である。例えば、上述した実施例では、バンクアクティブ制御回路は、モード・レジスタ設定（ＭＲＳ）コマンドのリセット信号と全バンクのプリチャージ（ＰＡＬＬ）コマンドとのＮＯＲ論理をとるＮＯＲゲートを有しているが、他の論理回路を用いても良い。
【図面の簡単な説明】
【００４５】
【図１】ＤＤＲ２のパワーオン直後のイニシャルシーケンスを示すタイムチャートである。
【図２】ＤＤＲ２のリセットパスブロック図である。
【図３】関連するＬＰＤＤＲ２でのモード・レジスタ設定コマンド（ＭＲＳ）のリセットパスブロック図である。
【図４】本発明の一実施例による初期化回路を示すブロック図である。
【図５】図４に示した初期化回路によるイニシャルシーケンスのタイムチャートである。
【図６】図４の初期化回路に用いられるＡＣＴ制御回路内共用パスの一実施例を示すブロック図である。
【図７】図４の初期化回路に用いられるＡＣＴ制御回路内共用パスの他の実施例を示すブロック図である。
【符号の説明】
【００４６】
１０    半導体メモリ装置
１２    メモリアレイ
１４    周辺回路
２０Ｂ    初期化回路
２２Ａ    コマンド発生回路
２４Ａ、２４Ｂ    バンクアクティブ（ＡＣＴ）制御回路
２４０、２４０Ａ    ＡＣＴ制御回路内共用パス
２４２    ＮＯＲゲート
２４４    ドライバ
２６    モード・レジスタ設定（ＭＲＳ）制御回路
【図１】
2009110567.tif 000003
【図２】
2009110567.tif 000004
【図３】
2009110567.tif 000005
【図４】
2009110567.tif 000006
【図５】
2009110567.tif 000007
【図６】
2009110567.tif 000008
【図７】
2009110567.tif 000009