(57)【要約】【課題】下部電極を構成するシリコン膜の表面にシリコン結晶粒を成長させる工程を含む容量素子の製造方法において、熱処理の工程数を低減する。【解決手段】容量素子の製造方法は、シリコンに不純物がドーピングされた不純物含有シリコン層９２からなる下部電極９４の表面にシリコン結晶粒９３を成長させて、下部電極９４の表面を粗面化する工程と、粗面化された下部電極９４の表面に８００℃以上の温度下でバリア層９５を形成することにより、不純物含有シリコン層９２を活性化する工程と、バリア層９５の表面にタンタル酸化膜９６を堆積して、バリア層９５とタンタル酸化膜９６とからなる容量絶縁膜９７を形成する工程と、容量絶縁膜９７の上に上部電極９８を形成する工程とを備えている。【選択図】図１５
2009016877.tif 000002
【特許請求の範囲】
【請求項１】
シリコンに不純物がドーピングされた不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させて、前記下部電極の表面を粗面化する工程と、
粗面化された前記下部電極の表面に８００℃以上の温度下でバリア層を形成することにより、前記不純物含有シリコン層を活性化する工程と、
前記バリア層の表面にタンタル酸化膜を堆積して、前記バリア層と前記タンタル酸化膜とからなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする容量素子の製造方法。
【請求項２】
シリコンに不純物がドーピングされた不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させて、前記下部電極の表面を粗面化する工程と、
粗面化された前記下部電極の表面にタンタル酸化膜を堆積して、前記タンタル酸化膜からなる容量絶縁膜を形成した後、前記容量絶縁膜に対して８００℃以上の温度下で熱処理を行なうことにより、前記タンタル酸化膜を結晶化させると共に前記不純物含有シリコン層を活性化する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする容量素子の製造方法。
【請求項３】
シリコンに不純物がドーピングされた不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させて、前記下部電極の表面を粗面化する工程と、
粗面化された前記下部電極の表面にバリア層を形成する工程と、
前記バリア層の表面にタンタル酸化膜を堆積して、前記バリア層と前記タンタル酸化膜とからなる容量絶縁膜を形成した後、前記容量絶縁膜に対して８００℃以上の温度下で熱処理を行なうことにより、前記タンタル酸化膜を結晶化させると共に前記不純物含有シリコン層を活性化する工程と、
前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置においては、容量素子の微細化を図ると共に半導体記憶装置の記憶容量を確保するため、容量素子を構成する下部電極の表面積を増加する方法が種々提案されている。
【０００３】
容量素子の下部電極の表面積を増加する方策の１つとして、非晶質のシリコン層からなる下部電極の表面に直径約数十ｎｍ〜数百ｎｍの半球状のシリコン結晶粒を成長させる技術が提案されている。この場合、例えば、均等な直径を有する半球状のシリコン結晶粒を下部電極の表面に密に形成したときには、下部電極の表面積は下部電極の表面が平坦なときに比べて理論上は２倍程度になるが、実際には２倍以下である。ところが、半球状のシリコン結晶粒をより成長させて球状に近い状態にすると、下部電極の表面積は下部電極の表面が平坦なときに比べて２倍以上になる可能性がある。
【０００４】
以下、従来の容量素子の製造方法を、図２０及び図２１を参照しながら説明する。
【０００５】
まず、図２０（ａ）に示すように、シリコンからなる半導体基板１の上に層間絶縁膜２を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜２にコンタクトホール２ａを形成する。その後、５００℃前後の温度下において層間絶縁膜２の上に、不純物として例えばＰ（リン）を含有する非晶質の不純物含有シリコン膜を堆積した後、該不純物含有シリコン膜をパターニングして下部電極３を形成する。
【０００６】
次に、図２０（ｂ）に示すように、半導体基板１をＳｉＨ4 （シラン）又はＳｉ2Ｈ6（ジシラン）の雰囲気中において例えば５００℃〜９００℃の温度下で第１の熱処理を行なうことにより、下部電極３の表面にシリコン原子４を付着させる。
【０００７】
次に、半導体基板１をシリコンが含まれない雰囲気中例えばＮ2 の雰囲気中において例えば５００℃〜９００℃の温度下で第２の熱処理を行なうと、下部電極３の表面においてシリコン原子４のマイグレーションが起こるので、図２０（ｃ）に示すように、下部電極３の表面にシリコン結晶粒５が成長する。この場合、下部電極３の表面に形成されるシリコン結晶粒５の粒径及び密度は、ＳｉＨ4 又はＳｉ2Ｈ6のガス流量、第１の熱処理又は第２の熱処理の温度、時間及び真空度等に依存する。
【０００８】
次に、下部電極３に対して８００℃以上の温度下で第３の熱処理を行なって、図２０（ｄ）に示すように、下部電極３を構成する不純物含有シリコン膜を活性化した後、図２１（ａ）に示すように、下部電極３の表面に、例えば窒化シリコン層からなるバリア層６を形成する。
【０００９】
次に、図２１（ｂ）に示すように、バリア層６の表面にタンタル酸化膜７を堆積して、バリア層６とタンタル酸化膜７とからなる容量絶縁膜を形成した後、該容量絶縁膜に対して６００℃〜７００℃の温度下で第４の熱処理を行なって、タンタル酸化膜７を結晶化する。その後、図２１（ｃ）に示すように、容量絶縁膜の上に上部電極８を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、前述のように、下部電極３の表面にシリコン結晶粒５を成長させるためには、下部電極３の全体が非晶質のシリコン膜でなければならない。また、非晶質のシリコン膜を形成するためには、非晶質のシリコン膜の成長温度は約５００℃程度に設定する必要がある。成長温度が約５３０℃以上になると、シリコン膜は非晶質にならずに結晶状態になってしまう。ところが、約５００℃の温度で非晶質のシリコン膜を成長させようとすると、約５３０℃の温度でシリコン膜を成長させる場合に比べて、成長レートは１／３程度に低下してしまうので、スループットが極めて低いという問題がある。
【００１１】
また、表面にシリコン結晶粒を成長させる不純物含有シリコン膜の不純物濃度が例えば５×１０20以上であると、シリコン結晶粒の核となるシリコン原子がシリコン膜の表面に付着する現象が阻害されるため、シリコン結晶粒の成長が抑制されるので、下部電極の表面積の増大化つまり下部電極の粗面化が制約を受けるという問題がある。これに対して、不純物含有シリコン膜の不純物濃度が例えば３×１０20以下であると、シリコン原子のシリコン膜の表面への付着が増加してシリコン結晶粒の成長は促進されるが、下部電極を構成する不純物含有シリコン膜におけるシリコン基板とのコンタクト部の不純物濃度が低下するのでコンタクト抵抗が増大してしまうという問題が発生すると共に、下部電極に電圧を印加したときに不純物含有シリコン膜に空乏化が起こるので所望の容量が得られなくなってしまうという問題も発生する。
【００１２】
また、下部電極を構成する非晶質のシリコン膜の表面に形成されるシリコン結晶粒の粒径及び密度は、シリコン結晶粒を成長させる熱処理の温度及び時間に大きく依存する。特にシリコン結晶粒の粒径及び密度は温度の影響を大きく受けるので、熱処理の温度としては±５℃以下の厳しい条件が求められる。熱処理の温度が５℃以上高くなると、シリコン結晶粒同士がくっついてしまう。また、シリコン結晶粒を成長させる熱処理の時間が長くなりすぎても、シリコン結晶粒同士がくっついてしまう。シリコン結晶粒同士がくっついてしまうと、下部電極の表面積が増加しないので、下部電極の最終的な表面積はシリコン結晶粒の形成前と変わらないことになってしまう。
【００１３】
このように、従来の容量素子の製造方法においては、下部電極の表面にシリコン結晶粒を成長させるための熱処理の温度及び時間のマージンが極めて小さいという問題がある。
【００１４】
また、下部電極の導電性を向上させるべく、不純物が添加された雰囲気下でシリコン膜を成長させる場合には、熱処理によって不純物を拡散して不純物含有シリコン膜を活性化する必要があるので、非晶質の不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させる場合には、熱処理の工程数が多くならざるを得ないという問題がある。
【００１５】
前記に鑑み、本発明は、下部電極の堆積速度を向上させて、スループットを向上させることを第１の目的とし、下部電極を構成するシリコン膜の表面におけるシリコン結晶粒の確実な成長と、下部電極とシリコン基板とのコンタクト抵抗の増加の抑制及び下部電極の空乏化の抑制との両立を図ることを第２の目的とし、下部電極を構成するシリコン膜の表面にシリコン結晶粒を成長させる熱処理の温度及び時間のマージンを拡大することを第３の目的とし、下部電極を構成する不純物含有シリコン層を活性化させる熱処理工程を有する容量素子の製造方法における熱処理の工程数を低減することを第４の目的とする。
【課題を解決するための手段】
【００１６】
前記の第４の目的を達成するため、本発明に係る第１の容量素子の製造方法は、シリコンに不純物がドーピングされた不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させて、下部電極の表面を粗面化する工程と、粗面化された下部電極の表面に８００℃以上の温度下でバリア層を形成することにより、不純物含有シリコン層を活性化する工程と、バリア層の表面にタンタル酸化膜を堆積して、バリア層とタンタル酸化膜とからなる容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えている。
【００１７】
第１の容量素子の製造方法によると、下部電極の表面に８００℃以上の温度下でバリア層を形成する工程において、不純物含有シリコン層は活性化される。
【００１８】
前記の第４の目的を達成するため、本発明に係る第２の容量素子の製造方法は、シリコンに不純物がドーピングされた不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させて、下部電極の表面を粗面化する工程と、粗面化された下部電極の表面にタンタル酸化膜を堆積して、タンタル酸化膜からなる容量絶縁膜を形成した後、容量絶縁膜に対して８００℃以上の温度下で熱処理を行なうことにより、タンタル酸化膜を結晶化させると共に不純物含有シリコン層を活性化する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えている。
【００１９】
第２の容量素子の製造方法によると、容量絶縁膜に対して８００℃以上の温度下で熱処理を行なって窒化シリコン膜を結晶化させる工程において、不純物含有シリコン層は活性化される。
【００２０】
前記の第４の目的を達成するため、本発明に係る第３の容量素子の製造方法は、シリコンに不純物がドーピングされた不純物含有シリコン層からなる下部電極の表面にシリコン結晶粒を成長させて、下部電極の表面を粗面化する工程と、粗面化された下部電極の表面にバリア層を形成する工程と、バリア層の表面にタンタル酸化膜を堆積して、バリア層とタンタル酸化膜とからなる容量絶縁膜を形成した後、容量絶縁膜に対して８００℃以上の温度下で熱処理を行なうことにより、タンタル酸化膜を結晶化させると共に不純物含有シリコン層を活性化する工程と、容量絶縁膜の上に上部電極を形成する工程とを備えている。
【００２１】
第３の容量素子の製造方法によると、容量絶縁膜に対して８００℃以上の温度下で熱処理を行なって窒化シリコン膜を結晶化させる工程において、不純物含有シリコン層は活性化される。
【発明の効果】
【００２２】
第１の容量素子の製造方法によると、下部電極の表面に８００℃以上の温度下でバリア層を形成する工程において不純物含有シリコン層は活性化されるので、熱処理の工程数を低減することができる。
【００２３】
第２の容量素子の製造方法によると、容量絶縁膜に対して８００℃以上の温度下で熱処理を行なって窒化シリコン膜を結晶化させる工程において不純物含有シリコン層は活性化されるので、熱処理の工程数を低減することができる。
【００２４】
第３の容量素子の製造方法によると、容量絶縁膜に対して８００℃以上の温度下で熱処理を行なって窒化シリコン膜を結晶化させる工程において、不純物含有シリコン層は活性化されるので、熱処理の工程数を低減することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る容量素子の製造方法について、図１〜図３を参照しながら説明する。
【００２６】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０の上に層間絶縁膜１１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜１１にコンタクトホール１１ａを形成する。その後、層間絶縁膜１１の上に、シリコンに不純物であるＰ（リン）が３×１０20／ｃｍ3 以下の低濃度でドーピングされてなる低濃度の非晶質シリコン層１２中に、シリコンに不純物であるＰが５×１０20／ｃｍ3 以上の高濃度でドーピングされてなる高濃度の不純物含有シリコン領域１３が分散した構造を有する導電膜１４を堆積する。高濃度の不純物含有シリコン領域１３の大きさとしては、例えば、中央部の断面積が約１００ｎｍ2 以上である。低濃度の非晶質シリコン層１２中に高濃度の不純物含有シリコン領域１３が分散した構造を有する導電膜１４の形成方法としては、低濃度の非晶質シリコン層１２を堆積した後、該非晶質シリコン層１２に対して、ＰＨ3 の雰囲気中又はＮ2 の雰囲気中で、５００℃以下の温度下、好ましくは４５０℃程度の温度下において、１時間程度の時効処理を行なうことによって得ることができる。つまり、５００℃以下の温度下で時効処理を行なうと、非晶質シリコン層が結晶化を起こすことなく、不純物であるＰが凝集するので、非晶質シリコン層１２中に高濃度の不純物含有シリコン領域１３が分散する。
【００２７】
次に、図１（ｂ）及び（ｃ）に示すように、導電膜１４を所定形状にパターニングして下部電極１５を形成する。尚、図１（ｃ）は下部電極１５の平面形状を示している。
【００２８】
次に、下部電極１５に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、２〜１０分間程度の熱処理を行なって、図２（ａ）、（ｂ）に示すように、下部電極１５の表面にシリコン結晶粒１６を成長させる。尚、図２（ｂ）は表面にシリコン結晶粒１６が成長した下部電極１５の平面形状を示している。雰囲気ガスとして、ＳｉＨ4 を用いる場合にはガス流量は１００〜２００ｓｃｃｍが好ましく、Ｓｉ2Ｈ6を用いる場合にはガス流量は１０〜２００ｓｃｃｍが好ましい。このようにすると、低濃度の非晶質シリコン層１２の表面にはシリコン結晶粒１６が成長するが、高濃度の不純物含有シリコン領域１３の表面にはシリコン結晶粒１６が成長しない。すなわち、ＳｉＨ4 又はＳｉ2Ｈ6雰囲気中での熱処理工程において、低濃度の非晶質シリコン層１２の表面にはＳｉ原子が付着するため、低濃度の非晶質シリコン層１２の表面にはシリコン結晶粒１６が成長するが、高濃度の不純物含有シリコン領域１３の表面にはＳｉ原子が付着しないため、高濃度の不純物含有シリコン領域１３の表面にはシリコン結晶粒１６が成長しない。従って、高濃度の不純物含有シリコン領域１３がシリコン結晶粒１６の成長を阻止するため、下部電極１５の表面に形成されるシリコン結晶粒１６の成長は制約され、シリコン結晶粒１６の粒径が余り大きくならないので、シリコン結晶粒１６を成長させるための熱処理の温度及び時間について大きなマージンを確保することができる。
【００２９】
次に、図３（ａ）に示すように、下部電極１５の表面に容量絶縁膜となるタンタル酸化膜１７をＣＶＤ法により堆積した後、タンタル酸化膜１７に対して約７００℃の温度下で熱処理を行なって、タンタル酸化膜１７を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜１７中にＣＶＤ工程時に混入した不純物を除去する。
【００３０】
次に、図３（ｂ）に示すように、タンタル酸化膜１７の上に窒化チタン膜からなる上部電極１８を形成すると、容量素子が得られる。
【００３１】
第１の実施形態によると、シリコン結晶粒１６は、低濃度の非晶質シリコン層１２中に分散する高濃度の不純物含有シリコン領域１３に成長を阻止され、粒径が余り大きくならないので、シリコン結晶粒１６を成長させるための熱処理の温度及び時間について大きなマージンを確保することができる。熱処理の温度としては、従来は±５℃以下であったが、第１の実施形態によると、±１０℃程度のマージンを確保することができる。また、熱処理時間のマージンとしては、熱処理時間が２分のときには、従来は±１５秒以下であったが、第１の実施形態によると、±１分程度のマージンを確保することができる。特に、第１の実施形態によると、熱処理の時間が所定時間を超えるときのマージンが大きくなる。
【００３２】
また、第１の実施形態によると、下部電極１５を形成した後に、該下部電極１５の表面にシリコン結晶粒１６を成長させて粗面化を行なっているため、下部電極１５の側面も粗面化されるので、下部電極１５の表面積の増加が一層大きくなり、容量素子の容量が確実に増大する。
（第２の実施形態）
以下、本発明の第２の実施形態に係る容量素子の製造方法について、図４〜図５を参照しながら説明する。
【００３３】
まず、図４（ａ）に示すように、シリコンからなる半導体基板２０の上に層間絶縁膜２１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜２１にコンタクトホール２１ａを形成する。その後、層間絶縁膜２１の上に、シリコンに不純物であるＰが３×１０20／ｃｍ3 以下の低濃度でドーピングされてなる低濃度の非晶質シリコン層２２中に、シリコンに不純物であるＰが５×１０20／ｃｍ3 以上の高濃度でドーピングされてなる高濃度の不純物含有シリコン領域２３が分散した構造を有する導電膜２４を堆積する。低濃度の非晶質シリコン層２２中に高濃度の不純物含有シリコン領域２３が分散した構造を有する導電膜２４の形成方法は第１の実施形態と同様である。
【００３４】
次に、導電膜２４に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、２〜１０分間程度の熱処理を行なって、図４（ｂ）に示すように、導電膜２４の表面にシリコン結晶粒２５を成長させる。このようにすると、低濃度の非晶質シリコン層２２の表面にはシリコン結晶粒２５が成長するが、高濃度の不純物含有シリコン領域２３の表面にはシリコン結晶粒２５が成長しないため、すなわち、高濃度の不純物含有シリコン領域２３がシリコン結晶粒２５の成長を阻止するため、導電膜２４の表面に形成されるシリコン結晶粒２５の成長は制約され、シリコン結晶粒２５の粒径が余り大きくならないので、シリコン結晶粒２５を成長させるための熱処理の温度及び時間について大きなマージンを確保することができる。
【００３５】
次に、図４（ｃ）に示すように、導電膜２４を所定形状にパターニングして下部電極２６を形成した後、図５（ａ）に示すように、下部電極２６の表面に容量絶縁膜となるタンタル酸化膜２７をＣＶＤ法により堆積した後、タンタル酸化膜２７に対して約７００℃の温度下で熱処理を行なって、タンタル酸化膜２７を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜２７中にＣＶＤ工程時に混入した不純物を除去する。
【００３６】
次に、図５（ｂ）に示すように、タンタル酸化膜２７の上に窒化チタン膜からなる上部電極２８を形成すると、容量素子が得られる。
【００３７】
第２の実施形態によると、シリコン結晶粒２５は、低濃度の非晶質シリコン層２２中に分散する高濃度の不純物含有シリコン領域２３に成長を阻止され、粒径が余り大きくならないので、シリコン結晶粒２５を成長させるための熱処理の温度及び時間について大きなマージンを確保することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る容量素子の製造方法について、図６〜図７を参照しながら説明する。
【００３８】
まず、図６（ａ）に示すように、シリコンからなる半導体基板３０の上に層間絶縁膜３１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜３１にコンタクトホール３１ａを形成する。その後、層間絶縁膜３１の上に、非晶質のシリコン層３２中に第１のシリコン結晶粒３３が分散した構造を有する導電膜３４を堆積する。第１のシリコン結晶粒３３の大きさとしては、例えば、中央部の断面積が約１００ｎｍ2 以上である。非晶質のシリコン層３２中に第１のシリコン結晶粒３３が分散した構造を有する導電膜３４の形成方法としては、導電膜３４を堆積する際の温度を選択することにより可能である。すなわち、導電膜３４を堆積する温度が、５１０℃では第１のシリコン結晶粒３３は殆ど形成されず、５５０℃では表面積の約５％程度が第１のシリコン結晶粒３３となり、６００℃では表面積の大部分が第１のシリコン結晶粒３３となる。従って、導電膜３４を堆積する温度としては、約５４０〜５５０℃が好ましい。
【００３９】
次に、図６（ｂ）に示すように、導電膜３４を所定形状にパターニングして下部電極３５を形成する。
【００４０】
次に、下部電極３５に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、２〜１０分間程度の熱処理を行なって、図６（ｃ）に示すように、下部電極３５の表面に第２のシリコン結晶粒３６を成長させる。このようにすると、非晶質のシリコン層３２の表面には第２のシリコン結晶粒３６が成長するが、第１のシリコン結晶粒３３は既に結晶化しているので成長しない。このため、第１のシリコン結晶粒３３が非晶質のシリコン層３２の表面における第２のシリコン結晶粒３６の成長を阻止するので、下部電極３５の表面に形成される第２のシリコン結晶粒３６の成長は制約され、これにより、下部電極３５の表面に形成される第２のシリコン結晶粒３６の粒径は余り大きくならないので、第２のシリコン結晶粒３６を成長させるための熱処理の温度及び時間について大きなマージンを確保することができる。
【００４１】
次に、図７（ａ）に示すように、下部電極３５の表面に容量絶縁膜となるタンタル酸化膜３７をＣＶＤ法により堆積した後、タンタル酸化膜３７に対して約７００℃の温度下で熱処理を行なって、タンタル酸化膜３７を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜３７中にＣＶＤ工程時に混入した不純物を除去する。
【００４２】
次に、図７（ｂ）に示すように、タンタル酸化膜３７の上に窒化チタン膜からなる上部電極３８を形成すると、容量素子が得られる。
【００４３】
第３の実施形態によると、第２のシリコン結晶粒３６は、非晶質のシリコン層３２中に分散する第１のシリコン結晶粒３３に成長を阻止され、粒径が余り大きくならないので、第２のシリコン結晶粒３６を成長させるための熱処理の温度及び時間について大きなマージンを確保することができる。熱処理の温度としては、従来は±５℃以下であったが、第３の実施形態によると、±１０℃程度のマージンを確保することができる。また、熱処理時間のマージンとしては、熱処理時間が２分のときには、従来は±１５秒以下であったが、第１の実施形態によると、±１分程度のマージンを確保することができる。特に、第３の実施形態によると、熱処理の時間が所定時間を超えるときのマージンが大きくなる。
【００４４】
また、第３の実施形態によると、下部電極３５を形成した後に、該下部電極３５の表面に第２のシリコン結晶粒３６を成長させて粗面化を行なっているため、下部電極３５の側面も粗面化されるので、下部電極３５の表面積の増加が一層大きくなり、容量素子の容量が確実に増大する。
【００４５】
尚、第３の実施形態においては、導電膜３４をパターニングして下部電極３５を形成した後に、該下部電極３５に対して粗面化処理を行なったが、これに代えて、第２の実施形態と同様、導電膜３４に対して粗面化処理を行なった後に、該導電膜３４をパターニングして下部電極３５を形成してもよい。
（第４の実施形態）
以下、本発明の第４の実施形態に係る容量素子の製造方法について、図８及び図９を参照しながら説明する。
【００４６】
まず、図８（ａ）に示すように、シリコンからなる半導体基板４０の上に層間絶縁膜４１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜４１にコンタクトホール４１ａを形成する。その後、層間絶縁膜４１の上に、シリコンに不純物であるＰが１×１０20／ｃｍ3 以上の濃度でドーピングされてなる不純物含有シリコン層４２を堆積した後、該不純物含有シリコン層４２をパターン化する。尚、不純物含有シリコン層４２としては、結晶状態でもよいし、非晶質状態でもよいし、両者が混在した状態でもよい。
【００４７】
次に、図８（ｂ）に示すように、パターン化された不純物含有シリコン層４２の表面に、例えば５３０℃以下の温度で非晶質のシリコン層４３を堆積して、不純物含有シリコン層４２と非晶質のシリコン層４３とからなる下部電極４４を形成する。非晶質のシリコン層４３の膜厚としては１０ｎｍ〜２００ｎｍが好ましい。
【００４８】
次に、下部電極４４に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、熱処理を行なって、図８（ｃ）に示すように、下部電極４４の非晶質のシリコン層４３の表面にシリコン結晶粒４５を成長させる。このようにすると、下部電極４４の表面は非晶質のシリコン層４３によって覆われているため、下部電極４４の表面にはシリコン原子が良好に付着するので、下部電極４４の表面にはシリコン結晶粒４５が良好に成長する。
【００４９】
次に、図９（ａ）に示すように、下部電極４４の表面に容量絶縁膜となるタンタル酸化膜４６をＣＶＤ法により堆積した後、タンタル酸化膜４６に対して約７００℃の温度下で熱処理を行なって、タンタル酸化膜４６を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜４６中にＣＶＤ工程時に混入した不純物を除去する。
【００５０】
次に、図９（ｂ）に示すように、タンタル酸化膜４６の上に窒化チタン膜からなる上部電極４７を形成すると、容量素子が得られる。
【００５１】
第４の実施形態によると、下部電極４４をその中心部に位置する不純物含有シリコン層４２とその表面部に位置する非晶質のシリコン層４３とから構成し、不純物含有シリコン層４２は結晶状態又は非晶質状態を問わないため、不純物含有シリコン層４２を高温下で堆積でき、堆積速度が向上するので、下部電極４４の堆積時間を短縮してスループットを向上させることができる。
【００５２】
また、下部電極４４の中心部及び半導体基板４０との接続部には不純物含有シリコン層４２が存在しているため、下部電極４４の中心部において空乏化が起こらないと共に半導体基板４０とのコンタクト抵抗が低下しない。
（第５の実施形態）
以下、本発明の第５の実施形態に係る容量素子の製造方法について、図１０を参照しながら説明する。
【００５３】
まず、図１０（ａ）に示すように、シリコンからなる半導体基板５０の上に層間絶縁膜５１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜５１にコンタクトホール５１ａを形成する。その後、層間絶縁膜５１の上に、シリコンに不純物が高濃度にドーピングされてなる高濃度の不純物含有シリコン層５２の表面に、シリコンに不純物が低濃度にドーピングされてなる低濃度の非晶質シリコン層５３が形成された下部電極５４を形成する。高濃度の不純物含有シリコン層５２の不純物濃度としては、例えばＰが５×１０20／ｃｍ3 以上の濃度でドーピングされていることが好ましく、低濃度の非晶質シリコン層５３の不純物濃度としては、例えばＰが３×１０20／ｃｍ3 以下の濃度でドーピングされていることが好ましい。高濃度の不純物含有シリコン層５２としては、結晶状態でもよいし、非晶質状態でもよいし、両者が混在していてもよい。
【００５４】
次に、下部電極５４に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、熱処理を行なって、図１０（ｂ）に示すように、下部電極５４の低濃度の非晶質シリコン層５３の表面にシリコン結晶粒５５を成長させる。このようにすると、下部電極５４の表面は低濃度の非晶質シリコン層５３によって覆われているため、下部電極５４の表面にはシリコン原子が良好に付着するので、下部電極５４の表面にはシリコン結晶粒５５が良好に成長する。
【００５５】
次に、図示は省略したが、第４の実施形態と同様にして、下部電極５４の表面に容量絶縁膜となるタンタル酸化膜をＣＶＤ法により堆積した後、該タンタル酸化膜に対して約７００℃の温度下で熱処理を行なって、該タンタル酸化膜を結晶化してＴａ2Ｏ5の構造にすると共に該タンタル酸化膜中にＣＶＤ工程時に混入した不純物を除去する。その後、タンタル酸化膜の上に窒化チタン膜からなる上部電極を形成すると、容量素子が得られる。
【００５６】
第５の実施形態によると、下部電極５４の中心部及び半導体基板５０との接続部には高濃度の不純物含有シリコン層５２が存在しているため、下部電極５４の中心部において空乏化が起こらないと共に半導体基板５０とのコンタクト抵抗が低下しない。
【００５７】
また、下部電極５４の低濃度の非晶質シリコン層５３の表面にシリコン結晶粒５５を成長させるため、下部電極５４の表面にはシリコン原子が良好に付着するので、下部電極５４の表面にはシリコン結晶粒５５が良好に成長する。
【００５８】
さらに、下部電極５４をその中心部に位置する高濃度の不純物含有シリコン層５２とその表面部に位置する低濃度の非晶質シリコン層５３とから構成し、高濃度の不純物含有シリコン層５２は結晶状態又は非晶質状態を問わないため、高濃度の不純物含有シリコン層５２を高温下で堆積でき、堆積速度が向上するので、下部電極５４の堆積時間を短縮してスループットを向上させることができる。
（第６の実施形態）
以下、本発明の第６の実施形態に係る容量素子の製造方法について、図１１〜図１２を参照しながら説明する。
【００５９】
まず、図１１（ａ）に示すように、シリコンからなる半導体基板６０の上に層間絶縁膜６１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜６１にコンタクトホール６１ａを形成する。その後、層間絶縁膜６１の上に、シリコンに不純物がドーピングされており、不純物濃度は基板側で高く且表面側で低いと共に不純物濃度が基板側と表面側との間で徐々に変化している、非晶質の濃度変化不純物含有シリコン層６２を堆積する。濃度変化不純物含有シリコン層６２の不純物濃度としては、基板側は例えばＰが５×１０20／ｃｍ3 以上の濃度でドーピングされていることが好ましく、表面側は例えばＰが３×１０20／ｃｍ3 以下の濃度でドーピングされていることが好ましい。濃度変化不純物含有シリコン層６２の基板側は、結晶状態でもよいし、非晶質状態でもよいし、両者が混在していてもよいが、濃度変化不純物含有シリコン層６２の表面側は非晶質状態にする。
【００６０】
次に、濃度変化不純物含有シリコン層６２に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、熱処理を行なって、図１１（ｂ）に示すように、濃度変化不純物含有シリコン層６２の表面にシリコン結晶粒６３を成長させる。このようにすると、濃度変化不純物含有シリコン層６２の表面側は低濃度の非晶質シリコン層であるから、シリコン原子が良好に付着するので、濃度変化不純物含有シリコン層６２の表面にはシリコン結晶粒６３が良好に成長する。
【００６１】
次に、図１１（ｃ）に示すように、濃度変化不純物含有シリコン層６２を所定形状にパターン化して、下部電極６４を形成した後、図１２（ａ）に示すように、下部電極６４の表面に容量絶縁膜となるタンタル酸化膜６５をＣＶＤ法により堆積した後、タンタル酸化膜６５に対して約７００℃の温度下で熱処理を行なって、タンタル酸化膜６５を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜６５中にＣＶＤ工程時に混入した不純物を除去する。
【００６２】
次に、図１２（ｂ）に示すように、タンタル酸化膜６５の上に窒化チタン膜からなる上部電極６６を形成すると、容量素子が得られる。
【００６３】
第６の実施形態によると、下部電極６４の中心部及び半導体基板６０との接続部には高濃度の不純物含有シリコン層が存在しているため、下部電極６４の中心部において空乏化が起こらないと共に半導体基板６０とのコンタクト抵抗が低下しない。
【００６４】
また、下部電極６４の上部には非晶質の低濃度不純物含有シリコン層が存在しているため、下部電極６４の上面にシリコン原子が良好に付着するので、下部電極６４の上面においてシリコン結晶粒６３は良好に成長する。
（第７の実施形態）
以下、本発明の第７の実施形態に係る容量素子の製造方法について、図１３（ａ）を参照しながら説明する。
【００６５】
まず、図１３（ａ）に示すように、シリコンからなる半導体基板７０の上に層間絶縁膜７１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜７１にコンタクトホール７１ａを形成する。その後、層間絶縁膜７１の上に、シリコンに不純物であるＰが１×１０20／ｃｍ3 以上の濃度でドーピングされてなる不純物含有シリコン層７２を堆積した後、該不純物含有シリコン層７２の上に、例えば５３０℃以下の温度で非晶質のシリコン層７３を堆積する。
【００６６】
次に、非晶質のシリコン層７３に対して、ＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、熱処理を行なって、非晶質のシリコン層７３の表面にシリコン結晶粒７４を成長させる。このようにすると、非晶質のシリコン層７３の表面にはシリコン原子が良好に付着するので、非晶質のシリコン層７３の表面にはシリコン結晶粒７４が良好に成長する。
【００６７】
次に、図示は省略するが、不純物含有シリコン層７２及び非晶質のシリコン層７３をパターニングして下部電極を形成した後、該下部電極の表面に容量絶縁膜となるタンタル酸化膜をＣＶＤ法により堆積する。その後、タンタル酸化膜に対して約７００℃の温度下で熱処理を行なった後、タンタル酸化膜の上に窒化チタン膜からなる上部電極を形成すると、容量素子が得られる。
【００６８】
第７の実施形態によると、第４の実施形態と同様、不純物含有シリコン層７２は結晶状態又は非晶質状態を問わないため、不純物含有シリコン層７２を高温下で堆積でき、堆積速度が向上するので、スループットを向上させることができる。
【００６９】
また、下部電極の中心部及び半導体基板７０との接続部には不純物含有シリコン層７２が存在しているため、下部電極の中心部において空乏化が起こらないと共に半導体基板７０とのコンタクト抵抗が低下しない。
（第８の実施形態）
以下、本発明の第８の実施形態に係る容量素子の製造方法について、図１３（ｂ）を参照しながら説明する。
【００７０】
まず、図１３（ｂ）に示すように、シリコンからなる半導体基板８０の上に層間絶縁膜８１を堆積した後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜８１にコンタクトホール８１ａを形成する。その後、層間絶縁膜８１の上に、シリコンに不純物が高濃度にドーピングされてなる高濃度の不純物含有シリコン層８２を堆積した後、該高濃度の不純物含有シリコン層８２の上に、シリコンに不純物が低濃度にドーピングされてなる低濃度の非晶質シリコン層８３を堆積する。高濃度の不純物含有シリコン層８２の不純物濃度としては、例えばＰが５×１０20／ｃｍ3 以上の濃度でドーピングされていることが好ましく、低濃度の非晶質シリコン層８３の不純物濃度としては、例えばＰが３×１０20／ｃｍ3 以下の濃度でドーピングされていることが好ましい。高濃度の不純物含有シリコン層８２としては、結晶状態でもよいし、非晶質状態でもよいし、両者が混在していてもよい。
【００７１】
次に、低濃度の非晶質シリコン層８３に対してＳｉＨ4 又はＳｉ2Ｈ6雰囲気中において、５００〜９００℃の温度下、好ましくは６００℃の温度下において、熱処理を行なって、低濃度の非晶質シリコン層８３の表面にシリコン結晶粒８４を成長させる。このようにすると、低濃度の非晶質シリコン層８３の表面にはシリコン原子が良好に付着するので、低濃度の非晶質シリコン層８３の表面にはシリコン結晶粒８４が良好に成長する。
【００７２】
次に、図示は省略するが、高濃度の不純物含有シリコン層８２及び低濃度の非晶質シリコン層８３をパターニングして下部電極を形成した後、該下部電極の表面に容量絶縁膜となるタンタル酸化膜をＣＶＤ法により堆積する。その後、タンタル酸化膜に対して約７００℃の温度下で熱処理を行なった後、タンタル酸化膜の上に窒化チタン膜からなる上部電極を形成すると、容量素子が得られる。
【００７３】
第８の実施形態によると、第５の実施形態と同様、高濃度の不純物含有シリコン層８２は結晶状態又は非晶質状態を問わないため、高濃度の不純物含有シリコン層８２を高温下で堆積でき、堆積速度が向上するので、スループットを向上させることができる。
【００７４】
また、下部電極の中心部及び半導体基板８０との接続部には高濃度の不純物含有シリコン層８２が存在しているため、下部電極の中心部において空乏化が起こらないと共に半導体基板８０とのコンタクト抵抗が低下しない。
（第９の実施形態）
以下、本発明の第９の実施形態に係る容量素子の製造方法について、図１４及び図１５を参照しながら説明する。
【００７５】
まず、図１４（ａ）に示すように、シリコンからなる半導体基板９０の上に、コンタクトホール９１ａを有する層間絶縁膜９１を堆積した後、該層間絶縁膜９１の上に、シリコンに不純物がドーピングされた不純物含有シリコン層９２の表面にシリコン結晶粒９３が形成された下部電極９４を形成する。
【００７６】
次に、図１４（ｂ）に示すように、下部電極９４に対してアンモニア雰囲気中の８００℃以上の温度下において熱処理を行なって、下部電極９４の表面にバリア層としての窒化シリコン膜９５を形成する。この熱処理工程において、不純物含有シリコン層９２に含まれるシリコンが拡散して不純物含有シリコン層９２が活性化する。
【００７７】
次に、図１５（ａ）に示すように、窒化シリコン膜９５の表面にタンタル酸化膜９６をＣＶＤ法により堆積した後、タンタル酸化膜９６に対して酸素雰囲気中において例えば７００℃の温度下で熱処理を行なって、タンタル酸化膜９６を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜９６中にＣＶＤ工程時に混入した不純物を除去する。これによって、窒化シリコン膜９５とタンタル酸化膜９６とからなり比誘電率の高い容量絶縁膜９７が得られる。
【００７８】
次に、図１５（ｂ）に示すように、容量絶縁膜９７の上に窒化チタン膜からなる上部電極９８を形成すると、容量素子が得られる。
【００７９】
第９の実施形態によると、下部電極９４に対して８００℃以上の温度下で熱処理を行なって窒化シリコン膜９５を形成するため、この熱処理工程において、不純物含有シリコン層９２が活性化するので、不純物含有シリコン層９２を活性化させるための熱処理工程を削減することができる。
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る容量素子の製造方法について、図１６及び図１７を参照しながら説明する。
【００８０】
まず、図１６（ａ）に示すように、シリコンからなる半導体基板１００の上に、コンタクトホール１０１ａを有する層間絶縁膜１０１を堆積した後、該層間絶縁膜１０１の上に、シリコンに不純物がドーピングされた不純物含有シリコン層１０２の表面にシリコン結晶粒１０３が形成された下部電極１０４を形成する。
【００８１】
次に、図１６（ｂ）に示すように、下部電極１０４の表面に容量絶縁膜となるタンタル酸化膜１０５をＣＶＤ法により堆積した後、図１７（ａ）に示すように、タンタル酸化膜１０５に対して酸素雰囲気中において８００℃以上の温度下で熱処理を行なって、タンタル酸化膜１０５を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜１０５中にＣＶＤ工程時に混入した不純物を除去する。このようにすると、不純物含有シリコン層１０２に含まれるシリコンが拡散して不純物含有シリコン層１０２が活性化する。
【００８２】
次に、図１７（ｂ）に示すように、タンタル酸化膜１０５の上に窒化チタン膜からなる上部電極１０６を形成すると、容量素子が得られる。
【００８３】
第１０の実施形態によると、下部電極１０４の表面に形成されたタンタル酸化膜１０５に対して８００℃以上の温度下において熱処理を行なうため、この熱処理工程において、不純物含有シリコン層１０２が活性化するので、不純物含有シリコン層１０２を活性化させるための熱処理工程を削減することができる。
（第１１の実施形態）
以下、本発明の第１１の実施形態に係る容量素子の製造方法について、図１８及び図１９を参照しながら説明する。
【００８４】
まず、図１８（ａ）に示すように、シリコンからなる半導体基板１１０の上に、コンタクトホール１１１ａを有する層間絶縁膜１１１を堆積した後、該層間絶縁膜１１１の上に、シリコンに不純物がドーピングされた不純物含有シリコン層１１２の表面にシリコン結晶粒１１３が形成された下部電極１１４を形成する。
【００８５】
次に、図１８（ｂ）に示すように、下部電極１１４に対してアンモニア雰囲気中の６００℃〜７００℃の温度下において熱処理を行なって、下部電極１１４の表面にバリア層としての窒化シリコン膜１１５を形成する。
【００８６】
次に、図１８（ｃ）に示すように、窒化シリコン膜１１５の表面にタンタル酸化膜１１６をＣＶＤ法により堆積した後、図１９（ａ）に示すように、タンタル酸化膜１１６に対して酸素雰囲気中において８００℃以上の温度下で熱処理を行なって、タンタル酸化膜１１６を結晶化してＴａ2Ｏ5の構造にすると共にタンタル酸化膜１１６中にＣＶＤ工程時に混入した不純物を除去する。この熱処理工程において、不純物含有シリコン層１１２に含まれるシリコンが拡散して不純物含有シリコン層１１２が活性化する。また、これによって、窒化シリコン膜１１５とタンタル酸化膜１１６とからなり比誘電率の高い容量絶縁膜１１７が得られる。  次に、図１９（ｂ）に示すように、タンタル酸化膜１１６の上に窒化チタン膜からなる上部電極１１８を形成すると、容量素子が得られる。
【００８７】
第１１の実施形態によると、下部電極１１４の表面に形成されたタンタル酸化膜１１６に対して８００℃以上の温度下において熱処理を行なうため、この熱処理工程において、不純物含有シリコン層１１２が活性化するので、不純物含有シリコン層１１２を活性化させるための熱処理工程を削減することができる。
【産業上の利用可能性】
【００８８】
本発明の容量素子の製造方法は、熱処理の工程数を低減することができ、下部電極を構成する不純物含有シリコン層を活性化させる熱処理工程を有する容量素子の製造方法等にも有用である。
【図面の簡単な説明】
【００８９】
【図１】図１（ａ）〜（ｃ）は本発明の第１の実施形態に係る容量素子の製造方法の各工程を示し、（ａ）及び（ｂ）は断面図であって、（ｃ）は下部電極の平面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１の実施形態に係る容量素子の製造方法の各工程を示し、（ａ）は断面図であって、（ｂ）は下部電極の平面図である。
【図３】図３（ａ）及び（ｂ）は本発明の第１の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第２の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第２の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第３の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第３の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第４の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第４の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第５の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第６の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は本発明の第６の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）は本発明の第７の実施形態に係る容量素子の製造方法の一工程を示す断面図であって、図１３（ｂ）は本発明の第８の実施形態に係る容量素子の製造方法の一工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第９の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は本発明の第９の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は本発明の第１０の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の第１０の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は本発明の第１１の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図１９】図１９（ａ）及び（ｂ）は本発明の第１１の実施形態に係る容量素子の製造方法の各工程を示す断面図である。
【図２０】図２０（ａ）〜（ｄ）は従来の容量素子の製造方法の各工程を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は従来の容量素子の製造方法の各工程を示す断面図である。
【符号の説明】
【００９０】
１０  半導体基板
１１  層間絶縁膜
１１ａ  コンタクトホール
１２  低濃度の非晶質シリコン層
１３  高濃度の不純物含有シリコン領域
１４  導電膜
１５  下部電極
１６  シリコン結晶粒
１７  タンタル酸化膜
１８  上部電極
２０  半導体基板
２１  層間絶縁膜
２１ａ  コンタクトホール
２２  低濃度の非晶質シリコン層
２３  高濃度の不純物含有シリコン領域
２４  導電膜
２５  シリコン結晶粒
２６  下部電極
２７  タンタル酸化膜
２８  上部電極
３０  半導体基板
３１  層間絶縁膜
３１ａ  コンタクトホール
３２  非晶質のシリコン層
３３  第１のシリコン結晶粒
３４  導電膜
３５  下部電極
３６  第２のシリコン結晶粒
３７  タンタル酸化膜
３８  上部電極
４０  半導体基板
４１  層間絶縁膜
４１ａ  コンタクトホール
４２  不純物含有シリコン層
４３  非晶質のシリコン層
４４  下部電極
４５  シリコン結晶粒
４６  タンタル酸化膜
４７  上部電極
５０  半導体基板
５１  層間絶縁膜
５１ａ  コンタクトホール
５２  高濃度の不純物含有シリコン層
５３  低濃度の不純物含有シリコン層
５４  下部電極
５５  シリコン結晶粒
６０  半導体基板
６１  層間絶縁膜
６１ａ  コンタクトホール
６２  濃度変化不純物含有シリコン層
６３  シリコン結晶粒
６４  下部電極
６５  タンタル酸化膜
６６  上部電極
７０  半導体基板
７１  層間絶縁膜
７１ａ  コンタクトホール
７２  不純物含有シリコン層
７３  非晶質のシリコン層
７４  シリコン結晶粒
８０  半導体基板
８１  層間絶縁膜
８１ａ  コンタクトホール
８２  高濃度の不純物含有シリコン層
８３  低濃度の非晶質シリコン層
８４  シリコン結晶粒
９０  半導体基板
９１  層間絶縁膜
９１ａ  コンタクトホール
９２  不純物含有シリコン層
９３  シリコン結晶粒
９４  下部電極
９５  窒化シリコン膜
９６  タンタル酸化膜
９７  容量絶縁膜
９８  上部電極
１００  半導体基板
１０１  層間絶縁膜
１０１ａ  コンタクトホール
１０２  不純物含有シリコン層
１０３  シリコン結晶粒
１０４  下部電極
１０５  タンタル酸化膜
１０６  上部電極
１１０  半導体基板
１１１  層間絶縁膜
１１１ａ  コンタクトホール
１１２  不純物含有シリコン層
１１３  シリコン結晶粒
１１４  下部電極
１１５  窒化シリコン膜
１１６  タンタル酸化膜
１１７  容量絶縁膜
１１８  上部電極
【図１】
2009016877.tif 000003
【図２】
2009016877.tif 000004
【図３】
2009016877.tif 000005
【図４】
2009016877.tif 000006
【図５】
2009016877.tif 000007
【図６】
2009016877.tif 000008
【図７】
2009016877.tif 000009
【図８】
2009016877.tif 000010
【図９】
2009016877.tif 000011
【図１０】
2009016877.tif 000012
【図１１】
2009016877.tif 000013
【図１２】
2009016877.tif 000014
【図１３】
2009016877.tif 000015
【図１４】
2009016877.tif 000016
【図１５】
2009016877.tif 000017
【図１６】
2009016877.tif 000018
【図１７】
2009016877.tif 000019
【図１８】
2009016877.tif 000020
【図１９】
2009016877.tif 000021
【図２０】
2009016877.tif 000022
【図２１】
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