(57)【要約】【課題】多値記憶方式の不揮発性半導体記憶装置の誤書き込みを低減する手段を備える不揮発性半導体記憶装置及び不揮発性メモリシステムを提供すること。【解決手段】多値記憶方式の不揮発性半導体記憶装置において、早く書き込みが終了して、閾値レベルが遷移しやすいメモリセルに対してベリファイを行う際に、通常のベリファイレベル以下のベリファイ電圧を複数設定し、書き込み電圧のパルス印加数に応じて、段階的に複数のベリファイ電圧を切り替える。【選択図】図１３
2009037720.tif 000002
【特許請求の範囲】
【請求項１】
複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
前記不揮発性メモリセルに対して印加される書き込み電圧とベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、
前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、
前記閾値レベルごとに、複数設定されたベリファイ電圧のデータと、前記複数のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数を記憶する記憶部と、
前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記書き込み電圧パルスの印加数と、を比較する比較部と、
前記比較部の比較結果に基づいて、前記不揮発性メモリセルに対して印加される複数のベリファイ電圧を段階的に切り替えてベリファイの制御を行う制御部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記複数のベリファイ電圧の切り替え時における電圧の変化量を、前記閾値レベルに応じて変わるように制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記複数のベリファイ電圧の切り替え時における電圧の変化量のうち、選択ゲートトランジスタに隣接していない不揮発性メモリセルの前記変化量を、前記選択ゲートトランジスタに隣接する不揮発性メモリセルの前記変化量より小さくする制御を行うことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のベリファイ電圧の切り替えが行われる対象となる前記不揮発性メモリセルは、選択ゲートトランジスタに隣接する不揮発性メモリセルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記複数のベリファイ電圧の切り替え時における電圧の変化量を前記不揮発性メモリセルと選択ゲートトランジスタとの位置関係に応じて変化させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
ワード線に共通接続される不揮発性メモリセルにおいて、前記複数のベリファイ電圧の切り替えが行われる対象となる不揮発性メモリセルに隣接する書き込みが完了していない不揮発性メモリセルには、より高い閾値レベルが設定されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記複数のベリファイ電圧の切り替えが行われる対象となる前記不揮発性メモリセルは、
前記不揮発性メモリセルの閾値レベルの設定がされる順序が他の不揮発性メモリセルの全て又は一部よりも先である不揮発性メモリセルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
前記不揮発性メモリセルに対して印加される書き込み電圧と第１書き込み方式のベリファイ電圧と第２書き込み方式のベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、
前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、
前記閾値レベルごとに、複数設定された第１の書き込み方式のベリファイ電圧のデータと、複数設定された第２の書き込み方式のベリファイ電圧のデータと、前記複数の第１の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、前記複数の第２の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、を記憶する記憶部と、
前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第１の書き込み方式のベリファイ電圧が切り替えられる基準となる電圧パルスの印加数とを比較した第１の比較結果を出力するとともに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第２の書き込み方式のベリファイ電圧が切り替えられる基準となる電圧パルスの印加数とを比較した第２の比較結果を出力する比較部と、
前記比較部の前記第１の比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記複数の第１の書き込み方式のベリファイ電圧を段階的に切り替え、前記比較部の前記第２の比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記複数の第２の書き込み方式のベリファイ電圧を段階的に切り替えるとともに、前記第１の書き込み方式のベリファイ結果に基づいて、前記メモリセルアレイのビット線電位の制御を行う制御部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項９】
複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
前記不揮発性メモリセルに対して印加される書き込み電圧と、第１書き込み方式のベリファイ電圧と、前記第１の書き込み方式のベリファイ電圧よりも大きな電圧である第２書き込み方式のベリファイ電圧と、を含む複数の電圧を発生する電圧発生部と、
前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、
前記閾値レベルごとに、前記第１の書き込み方式のベリファイ電圧のデータと、第２の書き込み方式のベリファイ電圧のデータと、前記第１又は前記第２の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、を記憶する記憶部と、
前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第１又は前記第２の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、を比較した比較結果を出力する比較部と、
前記比較部比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記第１の又は前記第２の書き込み方式のベリファイ電圧を段階的に切り替え、前記第１の書き込み方式のベリファイ結果に基づいて、前記メモリセルアレイのビット線電位の制御を行う制御部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記電圧発生部は、前記第１の書き込み方式のベリファイ電圧又は前記第２の書き込み方式のベリファイ電圧のいずれかとして複数の電圧を発生させ、
前記記憶部は、前記第１の書き込み方式のベリファイ電圧のデータ又は前記第２の書き込み方式のベリファイ電圧のデータのいずれかとして複数のベリファイ電圧のデータを記憶し、前記第１の書き込み方式のベリファイ電圧又は前記第２の書き込み方式のベリファイ電圧のうち複数のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数を記憶することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き替え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き替え可能な不揮発性半導体記憶装置としてＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）を用いたＮＡＮＤ型フラッシュメモリが提案されている。近年、更に大容量のフラッシュメモリを実現するために、１つの不揮発性メモリセル（以下、単に「メモリセル」という場合がある）が多ビットのデータの記憶を行う多値記憶方式が種々提案されている（例えば、特許文献１参照。）。
【０００３】
上記多値記憶方式は、低電圧領域から高電圧領域にわたり広範な電圧領域を多分割しメモリセル閾値として使用する。より高い電圧領域に閾値を設定する場合には、より高い書き込み電圧によって書き込みが行われる必要がある。
【０００４】
書き込み対象となるメモリセルに対して高電圧領域を閾値として設定する場合で、かつ、そのメモリセルの同一ワード線上に隣接するメモリセルが既に書き込みを終了しており、既に書き込みの終了したメモリセル（すなわち、上記隣接するメモリセル）の閾値が低電圧領域にあるとき、書き込み対象となるメモリセルのワード線へ高電圧の書き込み電圧を印加すると、次のような現象が発生する。すなわち、既に書き込みの終了した隣接メモリセルのワード線にも同じ高電圧が長い時間印加されるため、隣接するメモリセルの低電圧領域にあった閾値が影響を受けて高電位側に遷移する。また、近年のデザインルールの縮小により、書き込み対象となるメモリセルの浮遊ゲートと隣接するメモリセルの浮遊ゲートとの間の容量結合が無視できなくなってきた。このためによっても、書き込みが終了したメモリセルの閾値が高電位側に遷移する場合がある。この隣接するメモリセルの閾値が、高電位側に遷移して当初書き込まれたデータ値に対応する閾値の範囲内を超えてしまうと、誤書き込みが生じるという問題がある。
【特許文献１】特開２００３−１９６９８８公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、多値記憶方式の不揮発性半導体記憶装置であり、誤書き込みを低減する手段を備える不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る不揮発性半導体記憶装置は、複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対して印加される書き込み電圧とベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、前記閾値レベルごとに、複数設定されたベリファイ電圧のデータと、前記複数のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数を記憶する記憶部と、前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記書き込み電圧パルスの印加数と、を比較する比較部と、前記比較部の比較結果に基づいて、前記不揮発性メモリセルに対して印加される複数のベリファイ電圧を段階的に切り替えてベリファイの制御を行う制御部と、を備えることを特徴としている。
【０００７】
また、本発明の別の一実施形態に係る不揮発性半導体記憶装置は、複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対して印加される書き込み電圧と第１書き込み方式のベリファイ電圧と第２書き込み方式のベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、前記閾値レベルごとに、複数設定された第１の書き込み方式のベリファイ電圧のデータと、前記複数の第１の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、を記憶する記憶部と、前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第１の書き込み方式のベリファイ電圧が切り替えられる基準となる電圧パルスの印加数とを比較した比較結果を出力する比較部と、前記比較部の前記比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記複数の第１の書き込み方式のベリファイ電圧を段階的に切り替えるとともに、前記第１の書き込み方式のベリファイ結果に基づいて、前記メモリセルアレイのビット線電位の制御を行う制御部と、を備えることを特徴とする。
【０００８】
また、本発明の別の一実施形態に係る不揮発性半導体記憶装置は、複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対して印加される書き込み電圧と第１書き込み方式のベリファイ電圧と第２書き込み方式のベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、前記閾値レベルごとに、複数設定された第２の書き込み方式のベリファイ電圧のデータと、前記複数の第２の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、を記憶する記憶部と、前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第２の書き込み方式のベリファイ電圧が切り替えられる基準となる電圧パルスの印加数とを比較した比較結果を出力する比較部と、前記比較部の前記比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記複数の第２の書き込み方式のベリファイ電圧を段階的に切り替え、前記第１の書き込み方式のベリファイ結果に基づいて、前記メモリセルアレイのビット線電位の制御を行う制御部と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明の一実施形態によれば、誤書き込みを低減する手段を備える不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態の記載の内容に限定して解釈されるものではない。
【００１１】
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示している。図２は、メモリセルアレイ１２のメモリセルの配列を示した図である。メモリセルアレイ１２は、図２に示すように、複数のＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットは、複数個の電気的書き替え可能な不揮発性メモリセル（例えば、ＭＣ００−ＭＣ０ｎ）と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬとに接続するための選択ゲートトランジスタ（例えば、Ｓ０１、Ｓ０２）を有する。
【００１２】
メモリセルＭＣ００−ＭＣ０ｎの制御ゲートは、それぞれ異なるワード線ＷＬ０−ＷＬｎに接続される。選択ゲートトランジスタＳ０１，Ｓ０２のゲートは、ワード線と並行する選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１３】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、通常ビット線の方向に複数のブロックＢＬＫ０、ＢＬＫ１、…が配列される。
【００１４】
ロウデコーダ１０は、メモリセルアレイ１２のワード線の選択とワード線の駆動を行うワード線駆動回路を含む。
【００１５】
カラムデコーダ１４は、ビット線の選択を行う。センスアンプ回路１３は、メモリセルアレイ１２のビット線に接続されて、入出力データを一時的に保持するセンスアンプ回路を介してデータの書き込みや読み出しを行う機能及び、書き込みデータや読み出しデータを保持するデータラッチ機能を有する。
【００１６】
データ読み出し時、センスアンプ回路１３に読み出されたデータは、Ｉ／Ｏコントロール回路２を介して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に出力される。
【００１７】
データ書き込み時、外部コントローラから入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に供給される書き込みデータは、Ｉ／Ｏコントロール回路２を介し、センスアンプ回路１３にロードされる。
【００１８】
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８からＩ／Ｏコントロール回路２を介して供給されるコマンドは、コマンドレジスタ７を介して、制御信号発生回路（内部コントローラ）８でデコードされる。チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号は、外部からロジックコントロール回路３を介して、制御信号発生回路８に供給される。制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００１９】
ステータスレジスタ５は、チップ内部の種々の状態を外部に知らせるためのものである。ステータスレジスタ５は、例えば、チップがレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイのパス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込みステータスレジスタなどを有する。
【００２０】
ＲＯＭヒューズ１２２は、例えば、メモリセルアレイ１２中のメモリセルと同じ構造を持つメモリセルによって形成される。ＲＯＭヒューズ１２２は、メモリセルアレイ１２とは別の領域に形成されていてもよい。あるいは、メモリセルアレイ１２中の一部分に設定されていてもよい。図１では、メモリセルアレイ１２を、第１の記憶領域１２１と第２の記憶領域とに分けている。この第１の記憶領域１２１は、通常のデータを、第２の記憶領域は、ＲＯＭヒューズ１２２として通常のデータとは別のデータを記憶する。さらに、ＲＯＭヒューズ１２２は、メタルヒューズで構成することもできる。
【００２１】
メモリセルアレイ１２やロウデコーダ１０は、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｒ、書き込みパス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等）が必要である。電圧発生回路９は、これらの高電圧Ｖｐｐを発生するために設けられている。この電圧発生回路９は、制御信号発生回路８により制御される。
【００２２】
次に、ＮＡＮＤ型フラッシュメモリのメモリの書き込み動作について説明する。図３は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図である。ＮＡＮＤ型フラッシュメモリのメモリセル部の基本単位は、例えば、図３に示すように、直列に接続された複数のメモリセルＭＣ００〜ＭＣ０ｎと二つの選択ゲートトランジスタＳ０１とＳ０２により構成されている。選択ゲートトランジスタＳ０２は、ビット線ＢＬに接続され、選択ゲートトランジスタＳ０１は、メモリセルアレイ内で共通のソース線ＣＥＬＳＲＣに接続されている。１つのメモリセルは、ｐ型ウェル（ｐ−Ｗｅｌｌ）３１上に形成されたＮ型拡散層３３をソース／ドレインとし、ワード線ＷＬへと接続される制御ゲート３５及び浮遊ゲート（ＦＧ）３４を有する。この浮遊ゲート（ＦＧ）３４に注入される電子量は、ワード線に印加する書き込み電圧Ｖｐｇｍ及びその印加時間を変化させることにより制御される。メモリセルの閾値（Ｖｔ）は、浮遊ゲート（ＦＧ）３４に注入された電子量により変化する。したがって、メモリセルの閾値（Ｖｔ）は、書き込み電圧Ｖｐｇｍにより制御される。
【００２３】
図４は、書き込み動作時におけるＮＡＮＤセルユニットへの電圧印加条件の一例を示した図である。書き込み電圧Ｖｐｇｍは、書き込む対象となるワード線、例えば、ＷＬ０に印加される。１つのワード線ＷＬ０には、多数のメモリセルが配列されている。メモリセルへの書き込みは、１つのワード線を単位として行われる。本明細書では、便宜上この書き込み対象となるワード線を、「選択ワード線」という場合がある。
【００２４】
ＷＬ０を除く書き込み対象ではない他の非選択ワード線ＷＬ１〜ＷＬｎは、書き込みパス電圧Ｖｐａｓｓが印加される。
【００２５】
書き込み電圧Ｖｐｇｍは、書き込むデータに対応する閾値の範囲に収まるように、例えば１４Ｖ〜２０Ｖ程度の電圧で、パルス方式でステップアップしながら選択ワード線ＷＬ０に印加される。
【００２６】
ビット線ＢＬ０側に配置されている選択ゲートトランジスタＳ０２は、浮遊ゲート（ＦＧ）を持たない通常のトランジスタの構造になっている。そのゲートには、電源電圧Ｖｄｄよりも少し低い電圧が印加されている。ソース線側の選択ゲートトランジスタＳ０１は、ビット線ＢＬ０側選択ゲートトランジスタＳ０２と同様の構造である。そして、そのゲートの電位は、０Ｖに制御される。
【００２７】
図４に示すように、書き込みの対象となるビット線ＢＬ０の電位は、センスアンプ回路を通じて０Ｖに制御される。そして、書き込み対象となる選択ワード線上のメモリセルが目的とする閾値の範囲に設定され書き込みが終わると、図４に示すビット線ＢＬ１のようにビット線電位は、センスアンプ回路を通じて電源電圧Ｖｄｄとなるように制御される。
【００２８】
書き込みの場合、ビット線ＢＬ０に印加された０Ｖが選択ゲートトランジスタＳ０１の手前のメモリセルまで転送される。このため、選択ワード線ＷＬ０に書き込み電圧Ｖｐｇｍが印加されると、書き込み対象となるメモリセルＭＣ００のチャネルの電位は、０Ｖとなり、選択ワード線ＷＬ０とチャネルとの間にＶｐｇｍの電位差が生じる。この電位差により、ファウラー・ノルドハイム（ＦＮ）トンネル電流が発生し、浮遊ゲート（ＦＧ０）３４に電子が注入される。注入された電子により、メモリセルＭＣ００の閾値（Ｖｔ）の分布が正側にシフトする。これに対して、ＷＬ０を除く書き込み対象ではない他の非選択ワード線ＷＬ１〜ＷＬｎは、ファウラー・ノルドハイム（ＦＮ）トンネル電流が流れない程度の書き込みパス電圧Ｖｐａｓｓが印加される。このため、非選択ワード線に接続されているメモリセルの閾値（Ｖｔ）分布は、ほとんど変わらない。
【００２９】
他方、メモリセルへの書き込みが終了した場合、あるいはメモリセルに書き込みを行わない場合には、図４のビット線ＢＬ１のように、ビット線電位は、センスアンプ回路を通じて電源電圧Ｖｄｄとなるように制御される。また、選択ゲートトランジスタＳ１２のゲートにはＶｄｄよりも若干低い電圧が印加されている。このため、選択ゲートトランジスタＳ１２は、カットオフ状態となる。これにより、メモリセルＭＣ１０〜ＭＣ１ｎのチャネルが浮遊状態になる。その状態でＶｐａｓｓ又はＶｐｇｍが、ワード線ＷＬ０〜ＷＬに印加されると、メモリセルＭＣ１０〜ＭＣ１ｎのチャネル電位は昇圧されて例えば８Ｖ程度まで上昇する。このため、選択ワード線ＷＬ０とチャネルとの間の電位差は大きくならない。すなわち、ＦＮトンネル電流が流れない状態になり、メモリセルの閾値（Ｖｔ）分布はほとんどシフトしない。
【００３０】
以下では、上記ＮＡＮＤ型フラッシュメモリのメモリチップの１つのメモリセルの閾値を細かく分けて多値データの記憶動作を制御するデータ書き込み方式について説明する。
【００３１】
図３に示す浮遊ゲート（ＦＧ）３４に注入される電子の量は、ワード線に印加される書き込み電圧値及びその印加時間の制御により変化させることができる。メモリセルの閾値電圧（以下、単に「閾値」という場合がある）は、図３に示す浮遊ゲート（ＦＧ）３４に注入される電子の量に応じて変化する。多値データの記憶は、記憶すべきデータに応じて、このメモリセルの閾値（Ｖｔ）を変化させることにより実現できる。メモリセルにデータを書き込む場合、書き込むデータに応じてメモリセルの閾値は、正確に制御される必要がある。このため、例えば、メモリセルの制御ゲートに印加される電圧が徐々に増加していく書き込み方法が実行される。このような書き込み方法は、「ステップアップ書き込み方法」と呼ばれている。
【００３２】
図５は、ステップアップ書き込み方法の一例を示す図である。この図５は、１つのワード線に印加する書き込み電圧（Ｖｐｇｍ）は、パルス形状にステップアップして印加されることを示している。縦軸は、書き込み電圧（Ｖｐｇｍ）を示し、横軸は、ワード線に書き込み電圧（Ｖｐｇｍ）パルスを印加する回数（プログラム電圧印加回数）を示している。Ｖｐｇｍの各ステップアップの幅５１は、例えば０．２Ｖとする。初期書き込み電圧パルスの値は、例えば１４Ｖとする。そして、その後書き込み電圧パルスを０．２Ｖずつステップアップする。パルスの山部と山部の間の底部５２では、ベリファイが行われ、この底部５２のときに図５には図示していないが、選択ワード線にベリファイ電圧が印加される。
【００３３】
ベリファイの際に印加されるベリファイ電圧は、閾値分布の下限値に相当する電圧として設定される。多値記憶方式の場合、書き込みデータに応じて、閾値が分布するべき範囲が設定され、ベリファイ電圧は、それぞれの閾値分布の下限値に相当する電圧として設定される。書き込み動作において、書き込み対象のメモリセルの閾値レベルがベリファイ電圧を超えると、そのメモリセルに対する書き込みは終了する。このため、そのメモリセルを含むＮＡＮＤセルユニットが接続されているビット線の電位は０ＶからＶｄｄとなるように制御される。
【００３４】
以下では、メモリセルに書き込むべき多値のデータが４値である場合を例に説明する。図６（ａ）〜（ｃ）は、４値の場合のメモリセルの閾値の分布を示した図である。本明細書では便宜上、４つの閾値の分布により形成されるメモリセルのグループを、閾値レベルの低い順からＬｅｖｅｌＥ、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣ、と呼称する。また、各グループにメモリセルを属させるために設定されるべき閾値をグループの名称で代用する。例えば、メモリセルをグループＬｅｖｅｌＡに属させるために設定する閾値をＬｅｖｅｌＡと呼称する。ＬｅｖｅｌＡに対応するベリファイ電圧をベリファイＬｅｖｅｌＡと呼称し、ＬｅｖｅｌＢに対応するベリファイ電圧をベリファイＬｅｖｅｌＢと呼称し、ＬｅｖｅｌＣに対応するベリファイ電圧をベリファイＬｅｖｅｌＣと呼称する。
【００３５】
図７（ａ）は、ＬｅｖｅｌＡに対応するベリファイＬｅｖｅｌＡを超えるまでに、パルス状の書き込み電圧を複数のメモリセルに印加したときの、書き込み電圧を印加した回数のばらつきを示した分布図である。図７（ｂ）は、同様に、ＬｅｖｅｌＢに対応するベリファイＬｅｖｅｌＢを超えるまでに、パルス状の書き込み電圧を複数のメモリセルに印加したときの、書き込み電圧を印加した回数のばらつきを示した分布図である。図７（ｃ）は、ＬｅｖｅｌＣに対応するベリファイＬｅｖｅｌＣを超えるまでに、パルス状の書き込み電圧を複数のメモリセルに印加したときの、書き込み電圧印加回数のばらつきを示した分布図である。
【００３６】
データ書き込み動作の前に、選択ブロック内の全メモリセルは消去状態に設定される。このため、全てのメモリセルが一番低い閾値ＬｅｖｅｌＥの状態になる。メモリセルの閾値をＬｅｖｅｌＥのままにする場合は、書き込みが行われず、消去されたときの状態のままである。ステップアップ書き込み方法では、たとえば、低い閾値のデータから先に書き込みが終了していく。例えば１つのメモリセルの閾値を４分割して記憶する場合、より低い閾値のＬｅｖｅｌＡから順にＬｅｖｅｌＢ、ＬｅｖｅｌＣの書き込みが終わる。
【００３７】
しかし、メモリセルは、メモリセルごとにゲート酸化膜の厚さやカップリング比などにばらつきがあるため、一定の書き込み電圧の印加数によって同じ閾値範囲内に設定することができない。例えば１．０Ｖの閾値以上に設定する場合、あるメモリセルでは、３回のパルス印加で１．０Ｖの閾値に設定されるが、別のあるメモリセルでは６回のパルス印加でようやく１．０Ｖの閾値に設定される、というようにばらつきがある。図７（ａ）〜図７（ｃ）それぞれの分布の左側７１は、少ないパルス印加回数で書き込みが終了する（書き込みが早く終了する）メモリセルを示している。図７（ａ）〜図７（ｃ）に示す分布の右側７２は、より多くのパルス印加回数で書き込みが終了する（書き込みが遅く終了する）メモリセルを示している。
【００３８】
書き込みは、多数のメモリセルが配列された１つのワード線を単位として行われる。書き込み電圧Ｖｐｇｍは、ステップアップしながらパルス電圧として書き込む対象となる選択ワード線に印加される。したがって、同一の選択ワード線上に配列されたメモリセルのうち、図７（ａ）の分布の左側のような、書き込みが早く終了し、かつ、低い閾値分布の場合は、書き込み終了後も、その選択ゲートに書き込み電圧Ｖｐｇｍが印加され続ける。このため、このようなメモリセルの閾値は高電位側にシフトしやすい。特にこのようなメモリセルが選択ゲートトランジスタに隣接する場合、閾値が高電位側にシフトする現象が生じやすい。
【００３９】
以下では、閾値が高電位側にシフトする現象の一例について説明する。図４は、ワード線ＷＬ０を選択して書き込みを行う場合の電圧印加条件の一例を示した回路図である。図８は、ワード線ＷＬｎを選択して書き込みを行う場合の電圧印加条件の一例を示した回路図である。図４に示すメモリセルＭＣ１０及び図８に示すメモリセルＭＣ１ｎは、閾値が高電位側にシフトする現象が生じやすいメモリセルである。
【００４０】
まず、メモリセルＭＣ１０の閾値が高電位側にシフトする現象について図４と図９（ａ）を用いて説明する。図９（ａ）は、ワード線ＷＬ０を選択して書き込みを行う場合のソース線ＣＥＬＳＲＣと、選択ゲートトランジスタＳ１１と、メモリセルＭＣ１０の断面模式図である。
【００４１】
図４に示すメモリセルＭＣ１０は、所望の閾値レベルに設定され書き込みが終わっているので、ビット線ＢＬ１には、Ｖｄｄが印加されている。書き込みが終了したメモリセルのビット線ＢＬ１は、Ｖｄｄが印加されるからである。ソース線ＣＥＬＳＲＣに接続される選択ゲートトランジスタＳ１１のゲート線ＳＧＳは、０Ｖである。これにより、選択ゲートトランジスタＳ１１は、カットオフしている。したがって、選択ゲートトランジスタＳ１１のＮ型拡散層のうち、ソース線ＣＥＬＳＲＣに接続されている方（ＣＥＬＳＲＣ側拡散層）は、ソース線ＣＥＬＳＲＣの電位である０Ｖとなる。なお、０Ｖは一例である。ＣＥＬＳＲＣの電位が０Ｖより高いＶｄｄ（電源電圧）となっていてもよい。ＣＥＬＳＲＣの電位を０Ｖよりも高い電位にしても後述のように同様の現象が発生する。
【００４２】
図９（ａ）において、選択ゲートトランジスタＳ１１のドレインとメモリセルＭＣ１０のソースとはＮ型拡散層３３を共有している。メモリセルＭＣ１０のチャネル層ＣＨ１は浮遊状態であるので、ＷＬ０に印加されるＶｐｇｍの影響を受けて、メモリセルＭＣ１０のチャネル電位は、昇圧されて例えば８Ｖ程度まで上昇している。これに対し、ＣＥＬＳＲＣ側拡散層の電位は、０Ｖである。このため、選択ゲートトランジスタＳ１１のＣＥＬＳＲＣ側拡散層とメモリセルＭＣ１０のチャネル層ＣＨ１との間に電位差が生じて、ＣＥＬＳＲＣからＮ型拡散層３３へ向けて電子が加速され、Ｎ型拡散層３３の選択ゲートトランジスタＳ１１側端部において電子と正孔の対を形成し、その正孔がセルｐ-Ｗｅｌｌ３１へ流れる現象が生じる。この現象をＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）と呼称する。また、発生した電子と正孔の対の電子が、メモリセルＭＣ１０の制御ゲートＷＬ０に印加されている書き込み電圧Ｖｐｇｍに引っ張られて、ある確率でメモリセルＭＣ１０のフローティングゲートＦＧに注入される現象も生じる。これにより、既に書き込みが終了しているメモリセルＭＣ１０は、そのフローティングゲートＦＧにさらに電子が注入されるため、閾値がより高い方向へ変化してしまう。最悪の場合は、当初設定した閾値範囲を超えて、書き込むべきデータ値と閾値の対応が取れず誤書き込みになる可能性がある。
【００４３】
同様に、メモリセルＭＣ１ｎの閾値が高電位側にシフトする現象について図８と図９（ｂ）を用いて説明する。図９（ｂ）は、ワード線ＷＬｎを選択して書き込みを行う場合のビット線ＢＬ１と、選択ゲートトランジスタＳ１２と、メモリセルＭＣ１ｎの断面模式図である。
【００４４】
図８に示すメモリセルＭＣ１ｎは、所望の閾値レベルに設定され書き込みが終わっているので、ビット線ＢＬ１には、Ｖｄｄが印加されている。選択ゲートトランジスタＳ１２の選択ゲート線ＳＧＤには、Ｖｄｄよりも若干低い電圧が印加されているので、選択ゲートトランジスタＳ１２はカットオフしている。このため、選択ゲートトランジスタＳ１２のビット線ＢＬ１側の電位は、ビット線ＢＬ１に接続されているので、Ｖｄｄである。
【００４５】
図９（ｂ）において、選択ゲートトランジスタＳ１２のドレインとメモリセルＭＣ１ｎのソースとはＮ型拡散層を共有している。メモリセルＭＣ１ｎのチャネル層ＣＨｎは、浮遊状態でＶｐｇｍの影響を受けて、メモリセルＭＣ１ｎのチャネル電位は、昇圧されて例えば８Ｖ程度まで上昇している。これに対し、ドレイン側Ｎ型拡散層ＢＬ１は、Ｖｄｄである。このため、選択ゲートトランジスタＳ１２のドレイン側Ｎ型拡散層ＢＬ１とメモリセルＭＣ１ｎのチャネル層ＣＨｎとの間に電位差が生じて、ドレイン側Ｎ型拡散層ＢＬ１からＮ型拡散層３３へ向けて電子が加速され、Ｎ型拡散層３３の選択ゲートトランジスタＳ１２側端部において電子と正孔の対を形成し、その正孔がセルｐ-Ｗｅｌｌ３１へ流れる上記ＧＩＤＬと同様の現象が生じる。また、発生した電子正孔対の電子が、メモリセルＭＣ１ｎの制御ゲートＷＬｎに印加されている書き込み電圧Ｖｐｇｍに引っ張られて、ある確率でメモリセルＭＣ１０のフローティングゲートＦＧに注入される現象も生じる。これにより、既に書き込みが終了しているメモリセルＭＣ１ｎは、そのフローティングゲートＦＧにさらに電子が注入されるため、閾値がより高い方向へ変化してしまう。最悪の場合は、当初設定した閾値範囲を超えて、書き込むべきデータ値と閾値の対応が取れず誤書き込みになる可能性がある。
【００４６】
図６（ａ）は、メモリセルアレイ１２１全てのメモリセルの閾値の分布の一例を示した図である。図６（ｂ）は、ＳＧＳ及びＳＧＤに隣接しないメモリセル（図４及び図８に示すワード線ＷＬ１乃至ＷＬｎ−１に接続されたメモリセル。このようなメモリセルを選択ゲートトランジスタに隣接しない位置のメモリセルと呼称する。）の閾値の分布を示した図である。図６（ｃ）は、ＳＧＳ及びＳＧＤに隣接するメモリセル（図４及び図８に示すワード線ＷＬ０、ＷＬｎに接続されたメモリセル。このようなメモリセルを選択ゲートトランジスタに隣接する位置のメモリセルと呼称する。）の閾値の分布を示した図である。
【００４７】
図６（ｃ）に示すＳＧＳ及びＳＧＤに隣接するメモリセルの閾値の分布は、ＧＩＤＬの影響により、図６（ｂ）に示すＳＧＳ及びＳＧＤに隣接しないメモリセルの閾値分布と比較して、閾値分布の右側が高い電位側にシフトしていることが示されている。その結果、図６（ａ）に示す全てのメモリセルの閾値分布の右側が高い電位側に分布している。
【００４８】
また、メモリセルがＳＧＳ及びＳＧＤに隣接するかしないかに関わらず、隣接するメモリセルとの浮遊ゲートの対向側面間容量によっても、メモリセルの閾値分布が高い電位側に遷移する場合もある。
【００４９】
図１０は、隣接するメモリセルとの浮遊ゲートの対向側面間容量を説明する図である。図１０（ａ）において、浮遊ゲート（ＦＧ）１００１が、その左右上下に位置する浮遊ゲート１００２、１００３、１００４、１００５により囲まれている。メモリ容量の大容量化などを目的として、デザインルールが縮小されると、浮遊ゲート１００１と、それに隣接する浮遊ゲート１００２、１００３、１００４、１００５との間の距離が小さくなる。このため、浮遊ゲートの間に容量結合が発生する。この容量を「対向側面間容量」と呼称する。したがって、デザインルールが縮小されると、浮遊ゲート１００１と、浮遊ゲート１００２、１００３、１００４、１００５との間の対向側面間容量が無視できないこととなる。また、浮遊ゲートとコントロールゲートとの間に形成される絶縁膜の薄膜化が困難であることも、対向側面間容量が無視できなくなることの理由である。
【００５０】
図１０（ａ）において、浮遊ゲート１００１と、浮遊ゲート１００２、１００３、１００４、１００５との間のコンデンサの記号は、この無視することができなくなる対向側面間容量の存在を模式的に示す。例えば、浮遊ゲート１００１を有するメモリセルにデータの書き込みがされ、浮遊ゲート１００１に電子が注入されると、浮遊ゲート１００１の電位が低くなる。浮遊ゲート１００１のこの電位の変化は、対向側面間容量を介して隣接する浮遊ゲート１００２、１００３、１００４、１００５にも波及し、各々の浮遊ゲートの電位が低くなる。このため、見かけ上、浮遊ゲート１００１に隣接する浮遊ゲート１００２、１００３、１００４、１００５は、電子の量が増えたのと同様になり、浮遊ゲート１００２、１００３、１００４、１００５を有するメモリセルの閾値が高い値に遷移することとなる。メモリセルに隣接するメモリセルの浮遊ゲートへの電子の注入量が多ければ多いほど、この波及の効果は顕著となり、メモリセルの閾値がより高い値に遷移する。また、浮遊ゲートの総容量に対して浮遊ゲート間の対向側面間容量の割合が高くなるほど、メモリセルの閾値がより高い値に遷移する。このように周囲のメモリセルにより閾値が上昇する現象を、「メモリセル間干渉」と呼称する場合がある。
【００５１】
また、微細化が進むと、図１０（ｂ）に示すように、対角方向の浮遊ゲート間の対向側面間容量の影響も大きくなってくる。すなわち、浮遊ゲート１００１の上下左右の浮遊ゲート１００２、１００３、１００４、１００５によるメモリセル干渉に加えて、浮遊ゲート１００１の斜め方向に配置されている浮遊ゲート１００６、１００７、１００８、１００９によるメモリセル間干渉による閾値の上昇も発生しやすくなる。
【００５２】
図１１は、ＮＡＮＤ型フラッシュメモリのワード線に平行な方向のメモリアレイの断面を示す。図１１（ａ）に符号を付して示すように、断面は浮遊ゲートセル構造を示す。すなわち、ワード線と制御ゲートを兼ねた領域１１０１があり、その下面には、アクティブ領域１１０２がある。領域１１０１とアクティブ領域１１０２との間には、ＯＮＯ膜１１０３と、絶縁膜１１０４と、素子分離領域（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１１０５、１１０６、１１０７、１１０８などとに囲まれた部分に浮遊ゲートが存在している。
【００５３】
今、浮遊ゲートとして、図１１（ａ）から（ｄ）に示す三つの浮遊ゲートＦＧ１、ＦＧ２、ＦＧ３に注目する。図１１（ａ）は、全てのメモリセルに対して消去処理がされた状態を示しているとする。この状態を示すために、浮遊ゲートＦＧ１、ＦＧ２、ＦＧ３に、それぞれ「Ｅ」を付している。「Ｅ」はメモリセルの閾値が最低のレベルにあることを示すと解釈することができる。
【００５４】
次に、浮遊ゲートＦＧ２を有するメモリセルにデータが書き込まれたとする。そして、図１１（ｂ）に示すように、浮遊ゲートＦＧ２を有するメモリセルの閾値が、Ｐ２に設定されたとする。
【００５５】
そして、次に、浮遊ゲートＦＧ１を有するメモリセルの閾値が、浮遊ゲートＦＧ２を有するメモリセルの閾値よりも高くなるようにデータの書き込みが行われたとする。図１１（ｃ）に示すように浮遊ゲートＦＧ１を有するメモリセルの閾値が、Ｐ１に設定される。すると、浮遊ゲートＦＧ１とＦＧ２との間に対向側面間容量が存在するので、浮遊ゲートＦＧ２を有するメモリセルの閾値が上昇し、Ｐ２’に変動する。
【００５６】
さらに、浮遊ゲートＦＧ３を有するメモリセルの閾値が、浮遊ゲートＦＧ２を有するメモリセルの閾値よりも高くなるようにデータの書き込みが行われたとする。図１１（ｄ）に示すように浮遊ゲートＦＧ３を有するメモリセルの閾値が、Ｐ３に設定される。すると、浮遊ゲートＦＧ２は、浮遊ゲートＦＧ１とＦＧ３との間の対向側面間容量の影響を受けることになる。この結果、浮遊ゲートＦＧ２を有するメモリセルの閾値は、さらに上昇し、Ｐ２’’となる。
【００５７】
図１１では、ワード線方向に並ぶメモリセルのメモリセル干渉について説明した。ビット線方向に並ぶメモリセルのメモリセル干渉についても同様に説明することができる。
【００５８】
図１２は、以上説明した対向側面間容量の影響による、メモリセルの閾値の変動を説明する図である。図１２（ａ）は、あるベリファイレベルを用いて書き込みが行われた直後のメモリセルの閾値のバラツキを示す。図１２（ｂ）は、その後、メモリセルの周囲のメモリセルに対しても書き込みが行われた場合、対向側面間容量の影響により、メモリセルの閾値のバラツキが全体として閾値が上がる方向に遷移する。もし、区間１２０１に、別の読み出しレベルが存在してしまうと、メモリセルに保持されるデータの誤書き込みが発生することになる。
【００５９】
以上の対向側面間容量による閾値の変動の発生は、浮遊ゲート構造を有するメモリセルアレイにだけ発生するものではない。例えば、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造などを有するチャージトラップ型のメモリセルにおいても、デザインルールの縮小とともに発生し得る現象である。
【００６０】
本発明の一つの側面は、図６（ｃ）、図１２（ｂ）に示すような閾値の遷移が生じても、誤書き込みにならないように書き込み時に、書き込み電圧の印加回数によってベリファイ電圧を段階的にステップアップする書き込み方式を用いたものである。
【００６１】
（第１の実施形態）
本発明の第１の実施形態は、ベリファイ電圧を閾値の分布の一つの下限値に相当する電圧として設定するのではなく、多段階のベリファイ電圧を閾値分布の下限値よりも低い電圧に複数設定して、書き込み電圧の印加回数によってベリファイ電圧を切り替えるものである。以下は、４値の一括書き込み方式を例にして説明する。なお、本発明の第１の実施形態は、４値の一括書き込み方式に限定されるものではなく、８値や１６値などの多値についても実施できるものである。また、本発明の第１の実施形態は、同一ワード線上の全ビット線に接続されるメモリセルを一括して書き込む方式だけでなく、ビット線シールド方式など、同一ワード線上のメモリセルに対する書き込みを、数回に分けて行う書き込み方式についても実施できるものである。さらに、同一ワード線上のメモリセルに消去状態以外の全ての閾値レベルのデータを一括して書き込む方式だけでなく、特定の閾値レベルのデータを先に、他の閾値レベルのデータを後に書き込む方式にも実施できるものである。
【００６２】
図１３（ａ）は、選択ワード線に印加される書き込み電圧（Ｖｐｇｍ）がパルス動作でステップアップされることを示している図である。図１３（ｂ）は、上記書き込み電圧（Ｖｐｇｍ）の各パルスが立ち下がった後、次の書き込み電圧パルスが立ち上がるまでの間に行われるベリファイリードの動作において、選択ワード線に印加されるベリファイ電圧を示した図である。ベリファイ電圧として、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣごとに対応した電圧が印加される。
【００６３】
図１３（ｂ）に示した例では、各閾値レベルに対応するベリファイ電圧は、以下に例示されるように設定される。すなわち、ＬｅｖｅｌＡについては、ベリファイ電圧を例えば第１のベリファイ電圧〜第４のベリファイ電圧の４段階に設定する。そして、１回目乃至３回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ａ−１）、４乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ａ−２）、７回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のベリファイ電圧（Ａ−３）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第４のベリファイ電圧（Ａ−４）が使用される。
【００６４】
ＬｅｖｅｌＢについては、ベリファイ電圧を第１のベリファイ電圧〜第３のベリファイ電圧の３段階に分割し、１回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ｂ−１）、７乃至９回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ｂ−２）、１０回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のベリファイ電圧（Ｂ−３）が使用される。
【００６５】
ＬｅｖｅｌＣについては、ベリファイ電圧を第１のベリファイ電圧と第２のベリファイ電圧の２段階に分割し、１回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ｃ−１）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ｃ−２）が使用される。
【００６６】
なお、本発明の第１の実施形態は、図１３（ａ）、（ｂ）に示したものに限られず、様々なバリエーションが考えられる。例えば、ＬｅｖｅｌＢ、ＬｅｖｅｌＣは、複数の段階に分けずに１つのベリファイ電圧としてもよいし、ＬｅｖｅｌＣのみを複数の段階に分けずに１つのベリファイ電圧としてもよい。さらに、より多くの段階を設定してもよい。
【００６７】
次に、図１３（ａ）、（ｂ）に示した方法を実現する手段の構成について、図１のブロック図を用いて説明する。例えば、図１に示すＲＯＭヒューズ１２２に、書き込み動作に関する初期設定データが記憶される。記憶される初期設定データとしては、閾値レベルの数、各閾値レベルに応じたベリファイ電圧に関するデータ、各閾値レベルに応じたベリファイ電圧を切り替える設定、閾値レベルに応じてベリファイ電圧を切り替える書き込み電圧Ｖｐｇｍのステップアップ数、ベリファイ電圧等である。本明細書においては、便宜上、閾値レベルに応じてベリファイ電圧を切り替えるトリガーとなる書き込み電圧Ｖｐｇｍのステップアップ数を「ベリファイ電圧切替ステップアップ数」と呼称する。
【００６８】
ＲＯＭヒューズ１２２などに記憶されるこれらの書き込み動作に関する初期設定データは、メモリ出荷前にプログラミングされるようにしてもよいし、外部コントローラ（図示せず）から入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８、Ｉ／Ｏコントロール回路２を通じて、データレジスタ／センスアンプ回路１３にロードされ、ＲＯＭヒューズ１２２などに書き込まれるようにしてもよい。
【００６９】
電源が投入されると、パワーオンリセット回路が作動し、制御信号発生回路８は、自動的に上記ベリファイ電圧切替ステップアップ数のデータを含む初期設定データをデータレジスタ／センスアンプ１３に読み出すように制御し、ベリファイ電圧切替ステップアップ数のデータは、パラメータレジスタ４に転送、保持され、さらに、制御信号発生回路８に転送される。このパラメータレジスタ４は、制御信号発生回路８内部に含めてもよい。
【００７０】
図１３（ａ）、（ｂ）の例では、ＲＯＭヒューズ１２２からパラメータレジスタ４に転送されるベリファイ電圧切替ステップアップ数のデータは、以下のとおりとなる。閾値ＬｅｖｅｌＡについては、ステップアップ数３、６、１０のときにベリファイ電圧が切り替えられるので、３、６、１０の値を示すデータがパラメータレジスタ４に転送される。閾値ＬｅｖｅｌＢについては、ステップアップ数６、９のときにベリファイ電圧が切り替えられるので、６、９の値を示すデータがパラメータレジスタ４に転送される。閾値ＬｅｖｅｌＣについては、ステップアップ数１０のときにベリファイ電圧が切り替えられるので、１０の値を示すデータがパラメータレジスタ４に転送される。このベリファイ電圧切替ステップアップ数のデータは、比較回路１６に転送される。また比較回路１６に保持されてもよい。この比較回路１６は、制御信号発生回路８内部に含めてもよい。
【００７１】
他方、ＲＯＭヒューズ１２２に記憶された閾値ＬｅｖｅｌＡ、Ｂ、Ｃそれぞれのベリファイ電圧に対応するデータがパラメータレジスタ４を通じて制御信号発生回路８に転送、保持される。閾値ＬｅｖｅｌＡ、Ｂ、Ｃそれぞれのベリファイ電圧に対応するデータは、図１３（ｂ）に示す例で説明すると、閾値ＬｅｖｅｌＡについては、４つのベリファイ電圧を切り替えること、第１のベリファイ電圧がＡ−１（例えば０．１Ｖ）、第２のベリファイ電圧がＡ−２（例えば０．３Ｖ）、第３のベリファイ電圧がＡ−３（例えば０．５Ｖ）、第４のベリファイ電圧がＡ−４（例えば０．７Ｖ）を示すデータである。閾値ＬｅｖｅｌＢについては、３つのベリファイ電圧を切り替えること、第１のベリファイ電圧がＢ−１（例えば１．５Ｖ）、第２のベリファイ電圧がＢ−２（例えば１．６Ｖ）、第３のベリファイ電圧がＢ−３（例えば１．７Ｖ）を示すデータである。閾値ＬｅｖｅｌＣについては、２つのベリファイ電圧を切り替えること、第１のベリファイ電圧がＣ−１（例えば２．６Ｖ）、第２のベリファイ電圧がＣ−２（例えば２．７Ｖ）である。
【００７２】
制御信号発生回路８には、カウンタ回路が設けられており（図示せず）、電圧発生回路９が生成する書き込み電圧をステップアップする際のパルス（立ち上りまたは立ち下りいずれでもよい）をカウントした値を保持する。このカウント値は、比較回路１６に転送される。また保持されてもよい。
【００７３】
比較回路１６は、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれについて、カウント値とベリファイ電圧切替ステップアップ数のデータとを比較し、その結果を制御信号発生回路８に転送する。制御信号発生回路８は、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれについて、その比較結果によりベリファイ電圧を制御する信号を発生する。電圧発生回路９は、制御信号発生回路８から転送される制御信号に基づき閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれについて、ベリファイ電圧を発生する。
【００７４】
ＧＩＤＬに起因する閾値レベルのシフト量は、閾値レベルの低いメモリセルほど大きく、閾値レベルの高いメモリセルほど小さいと考えられる。そこで、上記の例では、閾値ＬｅｖｅｌＡについてはベリファイ電圧のステップ幅を大きくし、閾値ＬｅｖｅｌＢ、閾値ＬｅｖｅｌＣとなるにしたがってベリファイ電圧のステップ幅を小さくすることが望ましい。
【００７５】
以上に示した閾値ＬｅｖｅｌＡ、Ｂ、Ｃそれぞれのベリファイ電圧と書き込み電圧Ｖｐｇｍのパルス印加回数との関係を表にすると、表１のようになる。なお、表１に挙げた数値は一例であって、これに限定されるものではなく、ベリファイ電圧の切り替え数、それぞれのベリファイ電圧値、ベリファイ電圧切替ステップ数ともに、多数のバリエーションがありうる。
【表１】
2009037720.tif 000003
【００７６】
比較回路１６による、カウンタ値とステップアップ数とを比較した結果により、制御信号発生回路８は、閾値レベルに応じて以下に示すように電圧発生回路９を制御する。ステップアップ数が２以下の間、制御信号発生回路８は、閾値ＬｅｖｅｌＡ、Ｂ、Ｃともにそれぞれの第１のベリファイ電圧（Ａ−１、Ｂ−１、Ｃ−１）を生成するように電圧発生回路９を制御する。
【００７７】
ステップアップ数が３乃至５の間、制御信号発生回路８は、閾値ＬｅｖｅｌＡについては、第２のベリファイ電圧（Ａ−２）を、閾値ＬｅｖｅｌＢ、Ｃについては、第１のベリファイ電圧（Ｂ−１、Ｃ−１）を生成するように電圧発生回路９を制御する。
【００７８】
ステップアップ数が６乃至８の間、制御信号発生回路８は、閾値ＬｅｖｅｌＡについては、第３のベリファイ電圧（Ａ−３）を、閾値ＬｅｖｅｌＢについては、第２のベリファイ電圧（Ｂ−２）を、閾値ＬｅｖｅｌＣについては、第１のベリファイ電圧（Ｃ−１）を生成するように電圧発生回路９を制御する。
【００７９】
ステップアップ数が９のとき、制御信号発生回路８は、閾値ＬｅｖｅｌＡについては、第３のベリファイ電圧（Ａ−３）を、閾値ＬｅｖｅｌＢについては、第３のベリファイ電圧（Ｂ−３）を、閾値ＬｅｖｅｌＣについて第１のベリファイ電圧（Ｃ−１）を生成するように電圧発生回路９を制御する。
【００８０】
ステップアップ数が１０以降、制御信号発生回路８は、閾値ＬｅｖｅｌＡについては、第４のベリファイ電圧（Ａ−４）を、閾値ＬｅｖｅｌＢについては、第３のベリファイ電圧（Ｂ−３）を、閾値ＬｅｖｅｌＣについては、第２のベリファイ電圧（Ｃ−２）を生成するように電圧発生回路９を制御する。
【００８１】
図２０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置がメモリセルにデータを書き込む際の処理の流れを説明するフローチャートを示す。ステップＳ２００１の処理として、カウンタ回路のカウント値を初期化する。例えば、１に初期化する。ステップＳ２００２の処理として、書き込み電圧（Ｖｐｇｍ）の値を決定する。上述のように書き込み電圧はステップアップするので、書き込み電圧の値は主にカウンタ回路のカウント値により決定される。ステップＳ２００３の処理として、ステップＳ２００２で決定された書き込み電圧（Ｖｐｇｍ）を選択ワード線に印加し、データ書き込みを行う。
【００８２】
次に、ステップＳ２００４の処理として、閾値に対応するベリファイ電圧の値を決定する。すなわち、データが書き込まれるメモリセルの閾値がＬｅｖｅｌＥ、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣの何れか、また、カウンタ回路のカウント値を用いた比較回路１６による比較結果がどのようになっているかに応じて、ベリファイ電圧が決定される。また、以下に述べるように、選択ワード線の位置を考慮してベリファイ電圧が決定されてもよい。
【００８３】
そして、ステップＳ２００５の処理として、選択ワード線にステップＳ２００４で決定されたベリファイ電圧を印加し、閾値のベリファイを行う。このとき、選択ワード線に複数の閾値に設定されるメモリセルが複数存在すれば、それぞれの閾値などに応じたベリファイ電圧が複数順次印加されてベリファイが行われるようになっていてもよい。
【００８４】
ステップＳ２００６として、ベリファイの結果を参照し、選択ワード線に接続された全てのメモリセルの閾値が、書き込まれるデータに応じた値であるかどうかを判断する。その判断が肯定的なものであれば、ステップＳ２００７へ処理を移行させ、書き込み成功を、不揮発性半導体記憶装置が接続された外部の機器に通知し、処理を終了する。
【００８５】
もし、ステップＳ２００６の判断の結果が否定的であれば、ステップＳ２００８へ処理を移行し、ＲＯＭヒューズ１２２などに格納されているループ回数の上限を示すパラメータであるＭＡＸと、カウンタ回路のカウント値を比較する。もし、カウント値がＭＡＸを超えているならば、ステップＳ２００９へ処理を移行し、書き込みの失敗を通知し、処理を終了する。もし、カウント値がＭＡＸを超えていなければステップＳ２０１０の処理において、カウント値のインクリメントを行い、ステップＳ２００２へ戻る。
【００８６】
以上に示した本発明の第１の実施形態は、メモリセルが選択ゲートトランジスタと隣接するかどうか、メモリセルと選択ゲートトランジスタの間に他のメモリセルがいくつ存在するか、を示すメモリセルと選択ゲートトランジスタの位置関係に応じて適用の有無を以下のように決めてもよい。メモリセルと選択ゲートトランジスタの位置関係は、そのメモリセルを接続するワード線とＳＧＳ、ＳＧＤとの位置関係で記述することが可能である。そこで、ワード線とＳＧＳ、ＳＧＤとの位置関係を考慮してベリファイ電圧を変更するようにしてもよい。
【００８７】
すなわち、以上に示した本発明の第１の実施形態は、ＧＩＤＬの影響を受けやすい図４に示すＳＧＳに近いワード線ＷＬ０の書き込みに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎについては、通常のベリファイ電圧を用いて書き込みが行われるようにしてもよい。
【００８８】
また、本発明の第１の実施形態は、ＧＩＤＬの影響を受けやすい図４及び図８に示すＳＧＳ、ＳＧＤに近いワード線ＷＬ０とＷＬｎに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎ−１については、通常の一つのベリファイ電圧を用いて書き込みが行われるようにしてもよい。
【００８９】
図１４（ｂ）は、本発明の第１の実施形態によりＳＧＳに隣接するワード線ＷＬ０上のメモリセルにおいて、ＬｅｖｅｌＡの第１のベリファイ電圧（Ａ−１）から、第二のベリファイ電圧（Ａ−２）に切替わる直前（図１３（ｂ）のステップアップ数３の書き込み直後）における、閾値ＬｅｖｅｌＡのデータが書き込まれるべきメモリセルの閾値分布を示した図である。
【００９０】
図１４（ｃ）は、本発明の第１の実施形態によりＳＧＳに隣接するワード線ＷＬ０上のメモリセルにおいて、ＬｅｖｅｌＢの第１のベリファイ電圧（Ｂ−１）から、第二のベリファイ電圧（Ｂ−２）に切替わる直前（図１３（ｂ）のステップアップ数６の書き込み直後）における、閾値ＬｅｖｅｌＢのデータが書き込まれるべきメモリセルの閾値分布を示した図である。
【００９１】
また、図１４（ｄ）は、本発明の第１の実施形態によりＳＧＳに隣接するワード線ＷＬ０上のメモリセルにおいて、ＬｅｖｅｌＣの第１のベリファイ電圧（Ｃ−１）から、第二のベリファイ電圧（Ｃ−２）に切替わる直前（図１３（ｂ）のステップアップ数１０の書き込み直後）における、閾値ＬｅｖｅｌＣのデータが書き込まれるべきメモリセルの閾値分布を示した図である。なお、閾値ＬｅｖｅｌＥのデータが書き込まれるべきメモリセルについては、書き込みが行われない消去状態の閾値分布を示している。
【００９２】
図１４（ａ）は、ＳＧＳに隣接するワード線ＷＬ０上のメモリセル全ての書き込みを終えた後のメモリセルの閾値分布を示す図である。これらは、ＳＧＤに隣接するワード線ＷＬｎ上のメモリセルの閾値分布に関しても同様である。
【００９３】
ここまで説明した本発明の第１の実施形態によれば、図１４（ｂ）に示すように早く書き込みを終了したメモリセルの閾値レベルは、本来の閾値分布よりも低い電位に分布する。しかし、ＧＩＤＬによりメモリセルの閾値レベルが高い電位に遷移すると、図１４（ａ）に示すようにほぼ本来の閾値分布に収まることとなる。また、概略ＳＧＳに近いメモリセルから、ＳＧＤに近いメモリセルに向かって順に書き込みを行う場合には、ＷＬ０上のメモリセルは、ＷＬｎ上のメモリセルよりも先に書き込みが完了し、閾値のシフト量が大きくなるため、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣに対応する各ベリファイレベルについては、ＳＧＳに隣接するワード線ＷＬ０上のメモリセルに対するベリファイの電圧値は、ＳＧＤに隣接するワード線ＷＬｎ上のメモリセルに対するベリファイの電圧値よりも低く設定することが望ましい。
【００９４】
また、本発明の第１の実施形態は、ＧＩＤＬの影響を受けやすい、ＳＧＳに近いメモリや、ＳＧＤに近いメモリセルにのみ適用可能なものではなく、任意の位置のメモリセルに対しても適用することができる。
【００９５】
すなわち、メモリセル（例えば、図８のＭＣ０ｎ−２）への書き込みが行われた後に、その周囲のメモリセル（例えば、図８のＭＣ１ｎ−２、ＭＣ０ｎ−１など）への書き込みが行われる場合、対向側面間容量などにより図８のＭＣ０ｎ−２のメモリセルの閾値が高い方に遷移する場合がある。そこで、本発明の第１の実施形態で説明したように、複数のベリファイ電圧を用いて書き込みをすることにより、周囲のメモリセルへの書き込みによる閾値の遷移を相殺することができる。
【００９６】
図１５は、複数のベリファイ電圧として上述の（Ａ−１）、（Ａ−２）、（Ａ−３）、（Ａ−４）を用いて、任意の位置のメモリセルに書き込みを行った場合の、メモリセルの閾値の分布の遷移を説明する図である。
【００９７】
図１５（ａ）は、ベリファイ電圧として最も低い（Ａ−１）を用いて書き込みを行った直後の閾値の分布を示す。そして、もし、十分な閾値が得られれば、それで書き込みの処理が終了する。また、もし、（Ａ−１）で十分な閾値が得られなければ、次にベリファイ電圧として２番目に低い（Ａ−２）が用いられる。その結果、図１５（ｂ）に示される閾値の分布が得られる。なお、図１５（ｂ）に示す分布が左右非対称であり、閾値の低いほうに裾を引いている理由の一つは、ベリファイ電圧として（Ａ−１）を用いて十分な閾値が得られたと判断されたメモリセルが存在しているからである。
【００９８】
以下同様に、（Ａ−２）を用いても十分な閾値が得られなければ、ベリファイ電圧として（Ａ−３）が用いられ、図１５（ｄ）に示す閾値の分布が得られる。（Ａ−３）を用いても十分な閾値が得られなければ、ベリファイ電圧として（Ａ−４）が用いられて、図１５（ｅ）に示す電圧の分布が得られる。
【００９９】
ベリファイ電圧として（Ａ−１）、（Ａ−２）、（Ａ−３）、（Ａ−４）を用いる場合について説明したが、他のベリファイ電圧（Ｂ−１）、（Ｂ−２）、（Ｂ−３）、（Ｃ−１）、（Ｃ−２）を用いて書き込みを行う場合についても同様である。また、ベリファイ電圧の数は、ここに示した数に限定されず、適宜な数を採用することができる。
【０１００】
また、閾値の分布が左右非対称で裾を引く別の理由としては、周囲のメモリセルへの書き込みの状況によっては、メモリセル間干渉を受けないメモリセルも発生し得、そのようなメモリセルは、低いベリファイ電圧での書き込みの閾値を保持し続けることになる。しかし、一般的には、周囲のメモリセルへの書き込みが行われることにより、そのような低いベリファイ電圧での書き込みの閾値を保持し続けるメモリセルの数は指数関数的に減少するものと考えられる。
【０１０１】
また、低いベリファイ電圧での書き込みの閾値を保持し続けるメモリセルが存在することで、閾値が低く設定され、それが原因で誤読み出しが発生するとしても、次のように解決することができる。すなわち、Ｉ／Ｏコントロール回路２に入力されたデータをそのままメモリセルアレイ１２１に書き込むのではなく、データレジスタ／センスアンプ回路１３などにより、エラー訂正コードなどを付加して冗長性を持たせて書き込む。そして、読み出し時には、チップ外部に具備されたＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ）（不図示）によりエラー訂正を行うようにすれば、読み出し時のエラーを少なくすることができる。
【０１０２】
また、先に書き込みが完了するメモリセルへのデータの書き込みに用いられるベリファイ電圧を、後に書き込みが完了するメモリセルへのデータの書き込みに用いられるベリファイ電圧より低めに設定するようにしてもよい。逆に言えば、後に書き込みが完了するメモリセルへのデータの書き込みように用いられるベリファイ電圧を先に書き込みが完了するメモリセルへのデータの書き込みに用いられるベリファイ電圧よりも高く設定してもよい。これにより、後に書き込みが完了するメモリセルの閾値が先に書き込みが完了するメモリセルの閾値よりも高く設定されることになる。
【０１０３】
これらのベリファイ電圧は、例えば、ＲＯＭヒューズ領域１２２に記憶され、制御信号発生回路８により読み取られて、制御が行われる。
【０１０４】
本実施例は、上述のように、選択ゲートトランジスタに隣接するワード線に接続されるメモリセルだけでなく、選択ゲートトランジスタに隣接しないメモリセルに対しても適用できる。この場合、選択ゲートに隣接しないメモリセルに対しては、ベリファイ電圧の段階的な変化量を、選択ゲートトランジスタに隣接するメモリセルよりも小さく設定することが好ましい。言い換えれば、選択ゲートトランジスタに隣接するメモリセルに対しては、ベリファイ電圧の段階的な変化量を、選択ゲートトランジスタに隣接しないメモリセルよりも大きく設定するのが好ましい。なぜなら、選択ゲートトランジスタに隣接するメモリセルに対しては、メモリセル間干渉により生じるメモリセル閾値の上昇に加え、ＧＩＤＬにより生じる電子注入で生じるメモリセル閾値上昇が発生するからである。また、選択ゲートトランジスタに隣接するメモリセルに関しては、概略ソース線側に近いワード線に接続されるセルから順に書き込みを行う場合には、ソース線側の選択ゲートトランジスタに隣接するメモリセルには、ビット線側の選択ゲートトランジスタに隣接するメモリセルよりも、ベリファイ電圧の段階的な変化量を大きく設定することが望ましい。
【０１０５】
以上に示した本発明の第１の実施形態によれば、多値記憶方式の不揮発性半導体記憶装置において、通常のベリファイ電圧よりも低いベリファイ電圧を段階的に設定することにより、比較的低い書き込み電圧Ｖｐｇｍで書き込みが終了するメモリセルについては、通常設定されるべき閾値レベルよりも低い閾値レベルの段階で、書き込みを早く終了することになる。
【０１０６】
これにより書き込みを早く終了したメモリセルの閾値レベルがＧＩＤＬやメモリセル間干渉などによって高い電位に遷移しても、その遷移分を相殺することとなるので、結果的に書き込みデータに対応した閾値範囲に収まるようにすることができる。
【０１０７】
（第２の実施形態）
本発明の第２の実施形態は、第１の実施形態と同様に書き込み電圧Ｖｐｇｍのステップアップ数に応じて通常のベリファイ電圧よりも低いベリファイ電圧を段階的に設定するだけでなく、以下の書き込み方式を併せて用いる。本発明の第２の実施形態で用いる書き込み方式は、閾値分布を狭くするために、書き込む各閾値レベルのターゲットよりもやや低い閾値レベルまで書き込みが完了した場合に、それ以降の書き込みでは、書き込み電圧の印加時におけるビット線電位を０Ｖと電源電圧Ｖｄｄとの間の電位に制御する方式である。本発明では、便宜上この書き込み方式を第２の書き込み方式と呼称し、第１の実施形態において用いた通常の書き込み方式を第１の書き込み方式と呼称する。
【０１０８】
図１６は、第２の書き込み方式を用いた場合の電圧の印加パターンについて説明するための図である。第２の書き込み方式は、第１の書き込み方式のように任意の位置のメモリセルに対して適用できる。ここでは、図１６に示すメモリセルＭＣ００について書き込みが行われるとする。第２の書き込み方式では、ベリファイ動作を大きく２段階に分け、通常のベリファイ電圧（Ｖｒ）と通常のベリファイ電圧よりも低いロウベリファイ電圧（ＶＬ）とに分けられる。第１の書き込み方式では、書き込み対象となるメモリセルのビット線は０Ｖになるように制御される。そして、選択ワード線に印加される書き込み電圧１４Ｖ〜２０Ｖ程度とチャネル電位０Ｖとの電位差によって、書き込み対象となるメモリセルのフローティングゲートには電子が注入される。
【０１０９】
これに対して、第２の書き込み方式では、書き込み対象となるメモリセルの閾値が、このロウベリファイ電圧（ＶＬ）を超えると、図１７（ｂ）に示すようにビット線ＢＬ０の電圧が、０Ｖから書き込み制御電圧（Ｖｒｅｇ）に制御される。書き込み制御電圧（Ｖｒｅｇ）は、０ＶとＶｄｄとの中間電位に設定される。そして、選択ワード線に印加される書き込み電圧１４Ｖ〜２０Ｖ程度とチャネル電位Ｖｒｅｇとの電位差を小さくすることによって、書き込み対象となるメモリセルのフローティングゲートに注入される電子の増加量を第１の書き込み方式よりも小さくする。これにより、ベリファイ電圧に達するまで、書き込み電圧パルスの印加とベリファイを繰り返し実行し、書き込み対象となるメモリセルの閾値は、目的の閾値範囲内に設定される。この結果、メモリセルの閾値分布を一定の範囲に集中させることができること、言い換えれば、メモリセルの閾値の制御性が高くなり、最終的に閾値分布は狭まる。
【０１１０】
図１７（ａ）は、第２の書き込み方式による閾値レベルの変遷を示した図である。図１７（ｂ）は、第２の書き込み方式において、書き込み対象のメモリセルの閾値レベルがロウベリファイ電圧（ＶＬ）を超えたときに、ビット線電位が０Ｖから０ＶとＶｄｄとの間の中間電位Ｖｒｅｇに制御されることを示した図である。図１７（ａ）に示すように、このロウベリファイ電圧（ＶＬ）に達するまで閾値分布は、左側の山のように広がっている。閾値レベルがロウベリファイ電圧（ＶＬ）を超えると、図１７（ｂ）に示すようにビット線は０ＶとＶｄｄとの中間電位である書き込み制御電圧（Ｖｒｅｇ）に制御される。この状態で書き込み電圧パルスを印加すると、チャネルからフローティングゲートへの電子注入の増加量は緩やかになり、ゆっくりとベリファイ電圧（Ｖｒ）に達するまで、書き込み電圧パルスの印加とベリファイが繰り返し実行される。これにより、書き込み対象となるメモリセルの閾値の変位が緩やかになる。最終的に閾値分布は、図１７（ａ）に示す右側の山のようにより狭い分布範囲に設定されることになる。
【０１１１】
本発明の第２の実施形態は、ベリファイ電圧（Ｖｒ）だけでなく、第２の書き込み方式のロウベリファイ電圧（ＶＬ）も、書き込み電圧Ｖｐｇｍのステップアップ数に応じて多段階に分割することが可能である。
【０１１２】
図１８（ｂ）に示した一例を用いて説明すると、ＬｅｖｅｌＡについては、ベリファイ電圧（Ｖｒ）は、第１のベリファイ電圧〜第４のベリファイ電圧に４分割され、１回目乃至３回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ａ−１）、４乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ａ−２）、７回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のベリファイ電圧（Ａ−３）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第４のベリファイ電圧（Ａ−４）が使用される。また、ロウベリファイ電圧（ＶＬ）は同様に、第１のロウベリファイ電圧〜第４のロウベリファイ電圧に４分割され、１回目乃至３回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のロウベリファイ電圧（ＡＬ−１）、４乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のロウベリファイ電圧（ＡＬ−２）、７回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のロウベリファイ電圧（ＡＬ−３）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第４のロウベリファイ電圧（ＡＬ−４）が使用される。
【０１１３】
ＬｅｖｅｌＢについては、ベリファイ電圧（Ｖｒ）は、第１のベリファイ電圧〜第３のベリファイ電圧に３分割され、１回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ｂ−１）、７乃至９回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ｂ−２）、１０回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のベリファイ電圧（Ｂ−３）が使用される。また、ロウベリファイ電圧（ＶＬ）は、第１のロウベリファイ電圧〜第３のロウベリファイ電圧に３分割され、１回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のロウベリファイ電圧（ＢＬ−１）、７乃至９回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のロウベリファイ電圧（ＢＬ−２）、１０回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のロウベリファイ電圧（ＢＬ−３）が使用される。
【０１１４】
ＬｅｖｅｌＣについては、ベリファイ電圧（Ｖｒ）は、第１のベリファイ電圧と第２のベリファイ電圧とに２分割され、１回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ｃ−１）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ｃ−２）が使用される。また、ロウベリファイ電圧（ＶＬ）は、第１のロウベリファイ電圧と第２のロウベリファイ電圧とに２分割され、１回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のロウベリファイ電圧（ＣＬ−１）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のロウベリファイ電圧（ＣＬ−２）が使用される。
【０１１５】
なお、本発明の第２の実施形態は、図１８（ａ）、（ｂ）に示したものに限られず、様々なバリエーションが考えられる。例えば、ＬｅｖｅｌＢ、ＬｅｖｅｌＣは、段階に分けずに１つのロウベリファイ電圧、１つのベリファイ電圧としてもよいし、ＬｅｖｅｌＣのみを段階に分けずに１つのロウベリファイ電圧、１つのベリファイ電圧としてもよい。さらに、より多くの段階を設定してもよい。
【０１１６】
また、ロウベリファイ電圧とベリファイ電圧の差は、ＬｅｖｅｌＡ，ＬｅｖｅｌＢ、ＬｅｖｅｌＣとの間で異なっていてもよいし、同じであってもよい。また、同じＬｅｖｅｌにおいては、各分割でのロウベリファイ電圧とベリファイ電圧の差が異なっていてもよいし、同じであってもよい。また、ロウベリファイ電圧の分割とベリファイ電圧の分割とは異なっていてもよい。例えば、ＬｅｖｅｌＡについては、ロウベリファイ電圧は、Ｖｐｇｍのパルス印加の数により、１回目乃至３回目、４回目乃至６回目、７回目乃至１０回目、１１回目以降により分割されていたが、一方ベリファイ電圧は、１回目乃至４回目、５回目乃至１０回目、１１回目以降により分割されていてもよい。
【０１１７】
また、パルス印加により、メモリセルの閾値がロウベリファイ電圧を超えたときの、電圧Ｖｒｅｇは、そのロウベリファイ電圧に応じて設定されていてもよい。例えば、ロウベリファイ電圧が（ＡＬ−１）である場合にビット線に加えられる電圧Ｖｒｅｇは、ロウベリファイ電圧が（ＢＬ―１）である場合よりも高く設定されていてもよい。このように設定することにより、ベリファイ電圧が低く浮遊ゲートに少ない電子が注入される場合には、ロウベリファイ電圧を超えてからの電子の注入量を少なくして、注入量を細かく制御することが可能となる。
【０１１８】
次に、図１８（ａ）、（ｂ）に示した本発明の第２の実施形態を実現する手段の構成については、ロウベリファイ電圧（ＶＬ）の初期設定データが増える点と、電圧発生回路９がロウベリファイ電圧（ＶＬ）を生成する点以外は、本発明の第１の実施形態と同じである。図１のブロック図を用いて説明する。図１に示すＲＯＭヒューズ１２２などに、書き込み動作に関する初期設定データが記憶される。記憶される初期データは、閾値レベルのデータ、各閾値レベルに応じたロウベリファイ電圧（ＶＬ）のデータ、閾値レベルに応じたベリファイ電圧（Ｖｒ）のデータ、閾値レベルに応じてロウベリファイ電圧（ＶＬ）を切り替える書き込み電圧Ｖｐｇｍのステップアップ数、閾値レベルに応じてベリファイ電圧（Ｖｒ）を切り替える書き込み電圧Ｖｐｇｍのステップアップ数、ロウベリファイ電圧（ＶＬ）の値、ベリファイ電圧（Ｖｒ）の値等である。本明細書においては、便宜上、閾値レベルに応じてロウベリファイ電圧を切り替える書き込み電圧Ｖｐｇｍのステップアップ数を「ロウベリファイ電圧切替ステップアップ数（ＶＬ切替ステップアップ数）」と呼称する。また、閾値レベルに応じてベリファイ電圧を切り替える書き込み電圧Ｖｐｇｍのステップアップ数を「ベリファイ電圧切替ステップアップ数（Ｖｒ切替ステップアップ数）」と呼称する。
【０１１９】
図１８（ａ）、（ｂ）の例では、ＲＯＭヒューズ１２２からパラメータレジスタ４に転送されるロウベリファイ電圧切替ステップアップ数のデータは以下のとおりとなる。閾値ＬｅｖｅｌＡについては、ステップアップ数３、６、１０のときにロウベリファイ電圧が切り替えられるので、３、６、１０の値を示すデータがパラメータレジスタ４に転送される。閾値ＬｅｖｅｌＢについては、ステップアップ数６、９のときにロウベリファイ電圧が切り替えられるので、６、９の値を示すデータがパラメータレジスタ４に転送される。閾値ＬｅｖｅｌＣについては、ステップアップ数１０のときにロウベリファイ電圧が切り替えられるので、１０の値を示すデータがパラメータレジスタ４に転送される。このロウベリファイ電圧切替ステップアップ数のデータは、比較回路１６に転送、保持される。この比較回路１６は、制御信号発生回路８内部に含めてもよい。
【０１２０】
ベリファイ電圧切替ステップアップ数のデータについては、第１の実施形態で説明した例と同様である。
【０１２１】
他方、ＲＯＭヒューズ１２２に記憶された閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれのロウベリファイ電圧（ＶＬ）に対応するデータは、パラメータレジスタ４を通じて制御信号発生回路８に転送、保持される。閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれのロウベリファイ電圧（ＶＬ）に対応するデータは、図１８（ｂ）に示す例で説明すると、閾値ＬｅｖｅｌＡについては、４つのロウベリファイ電圧を切り替えること、第１のロウベリファイ電圧がＡＬ−１（例えば０Ｖ）、第２のロウベリファイ電圧がＡＬ−２（例えば０．２Ｖ）、第３のロウベリファイ電圧がＡＬ−３（例えば０．４Ｖ）、第４のベリファイ電圧がＡ−４（例えば０．６Ｖ）を示すデータである。閾値ＬｅｖｅｌＢについては、３つのベリファイ電圧を切り替えること、第１のベリファイ電圧がＢＬ−１（例えば１．４Ｖ）、第２のベリファイ電圧がＢＬ−２（例えば１．５Ｖ）、第３のベリファイ電圧がＢＬ−３（例えば１．６Ｖ）を示すデータである。閾値ＬｅｖｅｌＣについては、２つのベリファイ電圧を切り替えること、第１のベリファイ電圧がＣＬ−１（例えば２．５Ｖ）、第２のベリファイ電圧がＣＬ−２（例えば２．６Ｖ）である。
【０１２２】
ＲＯＭヒューズ１２２に記憶された閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれのベリファイ電圧（Ｖｒ）に対応するデータについては、本発明の第１の実施形態に示した例と同様である。
【０１２３】
制御信号発生回路８に含まれるカウンタ回路、電圧発生回路９が生成する書き込み電圧をステップアップする際のパルス（立ち上りまたは立ち下りいずれでもよい）をカウントした値を保持する。このカウント値は、比較回路１６に転送、保持される。この比較回路１６は、制御信号発生回路８内部に含めてもよい。
【０１２４】
比較回路１６は、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれについて、前記カウント値とロウベリファイ電圧切替ステップアップ数のデータ及びベリファイ電圧切替ステップアップ数のデータとを比較し、その結果を制御信号発生回路８に転送する。制御信号発生回路８は、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれについて、その比較結果により、ロウベリファイ電圧（ＶＬ）及びベリファイ電圧（Ｖｒ）を制御する信号を発生する。電圧発生回路９は、制御信号発生回路８から転送される制御信号に基づき閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣそれぞれについて、ロウベリファイ電圧及びベリファイ電圧を発生する。
【０１２５】
ＧＩＤＬやメモリセル間干渉などに起因する閾値レベルのシフト量は、閾値レベルの低いメモリセルほど大きく、閾値レベルの高いメモリセルほど小さい。そこで、上記の例では、閾値ＬｅｖｅｌＡについてはロウベリファイ電圧及びベリファイ電圧のステップ幅を大きくし、閾値ＬｅｖｅｌＢ、閾値ＬｅｖｅｌＣとなるにしたがってロウベリファイ電圧及びベリファイ電圧のステップ幅を小さくすることが望ましい。
【０１２６】
以上に示した閾値ＬｅｖｅｌＡ、Ｂ、Ｃそれぞれのロウベリファイ電圧（ＶＬ）と書き込み電圧Ｖｐｇｍのパルス印加回数との関係、及び閾値ＬｅｖｅｌＡ、Ｂ、Ｃそれぞれのベリファイ電圧（Ｖｒ）と書き込み電圧Ｖｐｇｍのパルス印加回数との関係を表にすると、表２のようになる。なお、表２に挙げた数値は一例であって、これに限定されるものではなく、ベリファイ電圧の切り替え数、それぞれのベリファイ電圧値、ベリファイ電圧切替ステップ数ともに、多数のバリエーションがありうる。また、各レベルのロウベリファイ電圧は、各レベルのベリファイレベルよりも低く設定する限り、切り替えるステップアップ数は、ベリファイレベルの切り替えステップアップ数に対して、メモリセルの特性に合わせて任意に設定しても同様の効果が得られる。
【表２】
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【０１２７】
以上に示した本発明の第２の実施形態は、任意の位置のメモリセルに適用することが可能であるが、特に、ＧＩＤＬの影響を受けやすい図４に示すＳＧＳに近いワード線ＷＬ０の書き込みに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎについては、通常のロウベリファイ電圧及びベリファイ電圧を用いて書き込みが行われるようにしてもよい。
【０１２８】
また、本発明の第２の実施形態は、ＧＩＤＬの影響を受けやすい図４及び図８に示すＳＧＳ、ＳＧＤに近いワード線ＷＬ０とＷＬｎに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎ−１については、通常のロウベリファイ電圧及びベリファイ電圧を用いて書き込みが行われるようにしてもよい。
【０１２９】
図１９（ｂ）は、本発明の第２の実施形態によりＳＧＳに隣接するワード線ＷＬ０上のメモリセルにおいて、ＬｅｖｅｌＡの第１のベリファイ電圧（Ａ−１）から、第二のベリファイ電圧（Ａ−２）に切替わる直前（図１３（ｂ）のステップアップ数３の書き込み直後）における、ロウベリファイを終えた直後のＬｅｖｅｌＡに書き込みを行うメモリセルの閾値分布を示した図である。
【０１３０】
図１９（ｃ）は、本発明の第２の実施形態によりＳＧＳに隣接するワード線ＷＬ０上のメモリセルにおいて、ＬｅｖｅｌＢの第１のベリファイ電圧（Ｂ−１）から、第二のベリファイ電圧（Ｂ−２）に切替わる直前（図１３（ｂ）のステップアップ数６の書き込み直後）における、ロウベリファイを終えた直後のＬｅｖｅｌＢに書き込みを行うメモリセルの閾値分布を示した図である。
【０１３１】
また、図１９（ｄ）は、本発明の第２の実施形態によりＳＧＳに隣接するワード線ＷＬ０上のメモリセルにおいて、ＬｅｖｅｌＣの第１のベリファイ電圧（Ｃ−１）から、第二のベリファイ電圧（Ｃ−２）に切替わる直前（図１３（ｂ）のステップアップ数１０の書き込み直後）における、ロウベリファイを終えた直後のＬｅｖｅｌＣに書き込みを行うメモリセルの閾値分布を示した図である。
【０１３２】
なお、閾値ＬｅｖｅｌＥについては、書き込み動作が行われない消去状態の閾値分布を示している。
【０１３３】
図１９（ａ）は、ＳＧＳに隣接するワード線ＷＬ０上のメモリセル全ての書き込みを終えた後のメモリセル閾値分布を示す図である。これらは、ＳＧＤに隣接するワード線ＷＬｎ上のメモリセルの閾値分布に関しても同様である。
【０１３４】
本発明の第２の実施形態によれば、図１９（ｂ）に示すようにロウベリファイを終了した直後のメモリセルの閾値レベルは、本来の閾値分布よりも低い電位に分布する。しかし、書き込み対象となるメモリセルの閾値レベルがロウベリファイ電圧を超えた後に、書き込み対象となるビット線の電位が０ＶとＶｄｄとの中間電位に制御される。これにより、閾値分布はより狭まるとともに、ＧＩＤＬやメモリセル間干渉によりメモリセルの閾値レベルが高い電位に遷移しても、図１９（ａ）に示すようにほぼ本来の閾値分布に収まり、かつ、閾値分布は狭まることになる。
【０１３５】
また、概略ＳＧＳに近いメモリセルから、ＳＧＤに近いメモリセルに向かって順に書き込みを行う場合には、ＷＬ０上のメモリセルは、ＷＬｎ上のメモリセルよりも先に書き込みが完了し、閾値シフト量が大きくなるため、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣの各ベリファイレベルは、ＳＧＳに隣接するワード線ＷＬ０上のメモリセルに対する電圧値は、ＳＧＤに隣接するワード線ＷＬｎ上のメモリセルに対する電圧値よりも低く設定することが望ましい。
【０１３６】
以上に示した本発明の第２の実施形態によれば、多値記憶方式の不揮発性半導体記憶装置において、通常のベリファイ電圧よりも低いベリファイ電圧を段階的に設定するとともに、通常のロウベリファイ電圧よりも低いロウベリファイ電圧を段階的に設定することにより、比較的低い書き込み電圧Ｖｐｇｍで書き込みが終了するメモリセルについては、通常設定されるべき閾値レベルよりも低い閾値レベルの段階で、ロウベリファイを終え、さらに書き込みを早く終了することになる。
【０１３７】
これにより書き込みを早く終了したメモリセルの閾値レベルがＧＩＤＬやメモリセル間干渉などによって高い電位に遷移しても、その遷移分を相殺することとなるので、結果的に書き込みデータに対応した閾値範囲に収まるようにすることができるとともに、閾値分布をより狭めることができる。本明細書においては４値を例に用いたが、各閾値分布が狭いので本発明の第２の実施形態は、８値や１６値などにもより有効な形態として使用することができる。
【０１３８】
また、上述のように、選択ゲートトランジスタに隣接するワード線に接続されるメモリセルだけでなく、選択ゲートトランジスタに隣接しないメモリセルに対しても適用できる。この場合、選択ゲートトランジスタに隣接しないメモリセルに対しては、選択ゲートトランジスタに隣接するメモリセルよりもロウベリファイ電圧および、ベリファイ電圧の段階的な変化量を、小さく設定するのが好ましい。言い換えれば、選択ゲートトランジスタに隣接するメモリセルに対しては、ロウベリファイ電圧および、ベリファイ電圧の段階的な変化量を、選択ゲートトランジスタに隣接しないメモリセルよりも大きく設定することが好ましい。なぜなら、選択ゲートトランジスタに隣接するメモリセルに対しては、メモリセル間干渉により生じるメモリセル閾値上昇に加え、ＧＩＤＬにより生じる電子注入で生じるメモリセル閾値上昇が発生するからである。また、選択ゲートトランジスタに隣接するメモリセルに関しては、概略ソース線側に近いワード線に接続されるセルから順に書き込みを行う場合には、ソース線側の選択ゲートトランジスタに隣接するメモリセルには、ビット線側の選択ゲートトランジスタに隣接するメモリセルよりも、ロウベリファイ電圧および、ベリファイ電圧の段階的な変化量を大きく設定することが望ましい。
【０１３９】
（第３の実施形態）
本発明の第２の実施形態においては、ロウベリファイ電圧（ＶＬ）とベリファイ電圧（Ｖｒ）とにそれぞれＶＬ切替ステップアップ数とＶｒ切替ステップアップ数とが定められている。すなわち、図１８（ｂ）に示されているように、書き込み電圧Ｖｐｇｍの印加回数がＶＬ切替ステップアップ数又はＶｒ切替ステップアップになると、ロウベリファイ電圧（ＶＬ）又はベリファイ電圧（Ｖｒ）がステップアップする。それに対して、以下に説明される本発明の第３の実施形態として、ロウベリファイ電圧（ＶＬ）がステップアップするが、ベリファイ電圧（Ｖｒ）はステップアップしない形態について説明する。
【０１４０】
図２１は、本発明の第３の実施形態におけるロウベリファイ電圧（ＶＬ）とベリファイ電圧（Ｖｒ）との推移の一例を示す。すなわち、閾値ＬｅｖｅｌＡについてのロウベリファイ電圧は、第１のロウベリファイ電圧〜第４のロウベリファイ電圧に４分割されている。１回目乃至３回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のロウベリファイ電圧（ＡＬー１）、４回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のロウベリファイ電圧（ＡＬ−２）、７回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のロウベリファイ電圧（ＡＬ−３）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第４のロウベリファイ電圧（ＡＬー４）が使用される。
【０１４１】
閾値ＬｅｖｅｌＢについてのロウベリファイ電圧は、１回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のロウベリファイ電圧（ＢＬー１）、７回目乃至９回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のロウベリファイ電圧（ＢＬ−２）、１０回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のロウベリファイ電圧（ＢＬ−３）が使用される。
【０１４２】
閾値ＬｅｖｅｌＣについてのロウベリファイ電圧は、１回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のロウベリファイ電圧（ＣＬ−１）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のロウベリファイ電圧（ＣＬー２）が使用される。
【０１４３】
以上のようにロウベリファイ電圧が分割されているのに対して、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ及びＬｅｖｅｌＣについてのベリファイ電圧は分割されていない。書き込み電圧Ｖｐｇｍのパルス印加のどの回の後においても、それぞれＡ、Ｂ、Ｃという電圧の値が用いられる。
【０１４４】
図２１に示した閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ及びＬｅｖｅｌＣのそれぞれのロウベリファイ電圧（ＶＬ）と書き込み電圧Ｖｐｇｍのパルス印加回数との関係、及び閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ及びＬｅｖｅｌＣそれぞれのベリファイ電圧（Ｖｒ）を表にすると、表３のようになる。なお、図２１、表３に示したのは一例であって、ＶＬ切替ステップ数、それぞれのロウベリファイ電圧値、ベリファイ電圧値には多数のバリエーションがあり得る。また、各閾値のロウベリファイ電圧は、各レベルのベリファイ電圧よりも低く設定する限り、ＶＬ切替ステップ数は、メモリセルの特性に合わせて任意に設定できる。
【表３】
2009037720.tif 000005
【０１４５】
ＲＯＭヒューズ１２２などには、表３と同等のデータが格納される。そして、パワーオンリセット回路の動作により、それらのデータが読み出され、パラメータレジスタ４に転送、保持され、書き込みの際のベリファイ時に参照される。
【０１４６】
以下では、ロウベリファイ電圧をステップアップし、ベリファイ電圧を一定にすることにより、メモリセルの閾値の制御性が改善できることを、図２２、図２３を参照して説明を行う。
【０１４７】
図２２（ａ）は、選択ワード線に書き込み電圧を印加することにより、メモリセルの閾値が変化することを示す。図２２（ａ）において、選択ワード線に書き込み電圧を印加する前のメモリセルの閾値の分布が、Ｖ１からＶ２の範囲の分布２２０１であるとする。選択ワード線に書き込み電圧を印加すると、分布２２０１が閾値電圧の高い方に向かって移動し、Ｖ３からＶ４の範囲の分布２２０２が得られることになる。
【０１４８】
図２２（ｂ）はメモリセルの閾値の分布をσプロットと呼ばれる手法を用いて表現した図である。図２２（ａ）では、閾値に対して、その閾値を持つメモリセルの数をプロットしていた。一方、σプロットを用いた図２２（ｂ）においては、閾値に対して、その閾値以下の閾値を有するメモリセルの数（あるいは累積個数）をプロットする。したがって、図２２（ａ）の分布２２０１に対して、Ｖ１からＶ２の範囲に広義に単調に増加する曲線２２０３が得られ、分布２２０２に対して曲線２２０４が得られることになる。分布２２０１がシフトして分布２２０２になることは、曲線２２０３がシフトして曲線２２０４になることにより表現される。
【０１４９】
図２３は、ある閾値の分布に対するσプロットによる表現の例である。この場合、σプロットの表現による曲線が、ある閾値のベリファイ電圧（Ｖｒ）を含む範囲で定義されているとする。すると、その曲線は、そのベリファイ電圧（Ｖｒ）より低い閾値を持つメモリセルの部分２３０１とベリファイ電圧（Ｖｒ）より低くない閾値を持つメモリセルの部分２３０２に分割できる。
【０１５０】
そして、選択ワード線に書き込み電圧が印加される時には、部分２３０１を構成するメモリセルを有するＮＡＮＤセルユニットが接続されるビット線の電圧は０Ｖとなり、部分２３０２を構成するメモリセルを有するＮＡＮＤセルユニットが接続されるビット線の電圧には、０ＶとＶｄｄの中間の電圧Ｖｒｅｇとなる。したがって部分２３０２を構成するメモリセルの閾値の変化が、部分２３０１を構成するメモリセルの閾値の変化よりも小さくなる。このため、選択ワード線に書き込み電圧を印加した後の閾値の曲線は、印加前よりも狭い範囲で定義されるものとなる。このため、メモリセルの閾値の制御性が改善できる
【０１５１】
以下では、本発明の一実施形態に係る不揮発性半導体記憶装置がメモリセルにデータの書き込みを行う際の動作について図２４と図２５を参照して説明する。
【０１５２】
図２４は、ビット線に印加する電圧の制御を説明する図である。本発明の一実施形態に係る不揮発性半導体記憶装置は、選択ワード線に書き込み電圧を印加する際に、少なくとも３種類の電圧０、Ｖｒｅｇ、Ｖｄｄをビット線に印加する。そこで、制御信号発生回路８、データレジスタおよびセンスアンプ回路１３などに、図２４（ａ）として示す表と同等のテーブルを管理する。すなわち、ビット線に印加するべき電圧をビット線ごとに制御する。
【０１５３】
図２４（ａ）に示すテーブルの管理は、図２４（ｂ）に示す状態遷移図に従って行われる。データの書き込み時の初期には、ノード２４０１に示されるようにビット線の電圧は０Ｖとなる。ロウベリファイ電圧ＶＬでのベリファイに失敗する限り、ビット線の電圧は０Ｖとする。もし、ロウベリファイ電圧ＶＬでのベリファイに成功すると、ノード２４０２に遷移が行われ、ビット線の電圧はＶｒｅｇとなる。そして、ベリファイ時にはベリファイ電圧Ｖｒが用いられる。ベリファイ電圧Ｖｒでのベリファイが失敗する限り、ビット線の電圧はＶｒｅｇとなる。もし、ベリファイ電圧Ｖｒでのベリファイが成功すると、ノード２４０３に遷移が行われ、ビット線の電圧はＶｄｄとなる。そして、書き込みが終了するまで、ビット線の電圧はＶｄｄとなる。
【０１５４】
図２５は、本発明の一実施形態に係る不揮発性半導体記憶装置がメモリセルにデータの書き込みを行う際の処理の流れを説明するフローチャートである。なお、本発明の第１の実施形態に係る不揮発性半導体記憶装置がメモリセルにデータを書き込む際の処理の流れを説明するフローチャートの図２０と同じ処理が行われるステップには同じ符号を付してある。
【０１５５】
ステップＳ２００１の処理として、カウンタ回路のカウント値を初期化する。ステップＳ２５０１の処理として、データの書き込み時に消去状態を維持しないメモリセルの全てのビット線の電圧を０Ｖとするための設定を行う。具体的には、図２４（ａ）に示されるテーブルにおいて、消去状態を維持しないメモリセルの全てのビット線電位の列の全ての欄の値を０Ｖとする。次にステップＳ２００２の処理として書き込み電圧（Ｖｐｇｍ）の値を決定する。ステップＳ２００３の処理として、ステップＳ２００２で決定された書き込み電圧（Ｖｐｇｍ）を選択ワード線に印加し、メモリセルにデータの書き込みを行う。
【０１５６】
ステップＳ２５０２の処理として、閾値に対応するベリファイ電圧の値を決定する。データの書き込みが行われるメモリセルのターゲットとなる閾値がＬｅｖｅｌＥ、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣの何れであるか、また、カウンタ回路のカウント値を用いた比較回路１６による比較結果がどのようになっているか、ロウベリファイに成功しているかどうかに応じて、ベリファイ電圧が決定される。また、上述したように、選択ワード線の位置を考慮してベリファイ電圧が決定されてもよい。
【０１５７】
そして、ステップＳ２５０３の処理として、選択ワード線にステップＳ２００４で決定されたベリファイ電圧を印加し、閾値のベリファイを行う。このとき、選択ワード線に複数の閾値に設定されるメモリセルが複数存在すれば、それぞれの閾値などに応じた複数のベリファイ電圧が順次印加されてベリファイが行われるようになっていてもよい。
【０１５８】
ステップＳ２５０４の処理として、ベリファイの結果に基づいて、図２４（ｂ）の状態遷移に従って、次のデータ書き込み時（次に行われるステップＳ２００３の処理時）にビット線に印加する電圧を決定する。
【０１５９】
以下、図２０と同様なので説明は省略する。
【０１６０】
このように、本発明の一実施形態によれば、ロウベリファイ電圧をステップアップし、ベリファイ電圧を一定とすることにより、メモリセルの閾値の制御性が改善できる。
【０１６１】
また、本発明の第２の実施形態の説明で述べたように、種々の適用例、変形例を挙げることもできる。例えば、本発明の第３の実施形態は、選択ゲートトランジスタに隣接するメモリセルについて行い、他のメモリセルについては、他の実施形態を用いるとしてもよい。
【０１６２】
（第４の実施形態）
本発明の第２の実施形態においては、図１８（ｂ）に示されているように、書き込み電圧Ｖｐｇｍの印加回数がＶＬ切替ステップアップ数又はＶｒ切替ステップアップになると、ロウベリファイ電圧（ＶＬ）又はベリファイ電圧（Ｖｒ）がステップアップする。それに対して、以下に説明される本発明の第４の実施形態として、ロウベリファイ電圧（ＶＬ）はステップアップせず、ベリファイ電圧（Ｖｒ）がステップアップする形態について説明する。
【０１６３】
図２６は、本発明の第４の実施形態におけるロウベリファイ電圧（ＶＬ）とベリファイ電圧（Ｖｒ）との推移の一例を示す。すなわち、閾値ＬｅｖｅｌＡについてのベリファイ電圧は、第１のベリファイ電圧〜第４のベリファイ電圧に４分割されている。１回目乃至３回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ａー１）、４回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ａ−２）、７回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のベリファイ電圧（Ａ−３）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第４のベリファイ電圧（Ａー４）が使用される。
【０１６４】
閾値ＬｅｖｅｌＢについてのベリファイ電圧は、１回目乃至６回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ｂー１）、７回目乃至９回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ｂ−２）、１０回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第３のベリファイ電圧（Ｂ−３）が使用される。
【０１６５】
閾値ＬｅｖｅｌＣについてのベリファイ電圧は、１回目乃至１０回目の各書き込み電圧Ｖｐｇｍのパルス印加の後に第１のベリファイ電圧（Ｃ−１）、１１回目以降の各書き込み電圧Ｖｐｇｍのパルス印加の後に第２のベリファイ電圧（Ｃー２）が使用される。
【０１６６】
以上のようにベリファイ電圧は分割されているのに対して、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ及びＬｅｖｅｌＣのロウベリファイ電圧は分割されていない。書き込み電圧Ｖｐｇｍのパルス印加のどの回の後においても、それぞれ、ＡＬ、ＢＬ、ＣＬというロウベリファイ電圧の値が用いられる。
【０１６７】
図２６に示した閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ及びＬｅｖｅｌＣのそれぞれのベリファイ電圧（Ｖｒ）と書き込み電圧Ｖｐｇｍのパルス印加回数との関係、及び閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ及びＬｅｖｅｌＣそれぞれのロウベリファイ電圧（ＶＬ）を表にすると、表４のようになる。なお、図２６、表４に示したのは一例であって、Ｖｒ切替ステップ数、それぞれのベリファイ電圧値、ロウベリファイ電圧値には多数のバリエーションがありうる。また、各閾値のロウベリファイ電圧は、各レベルのベリファイ電圧よりも低く設定する限り、Ｖｒ切替ステップ数は、メモリセルの特性に合わせて任意に設定できる。
【表４】
2009037720.tif 000006
【０１６８】
ＲＯＭヒューズ１２２などには、表４と同等のデータが格納される。そして、パワーオンリセット回路の動作により、それらのデータが読み出され、パラメータレジスタ４に転送、保持され、書き込みの際のベリファイ時に参照される。
【０１６９】
図２７は、以上のようにベリファイ電圧をステップアップすることにより、メモリセルの閾値の制御性が改善できることをσプロットの表現を用いて説明する図である。ロウベリファイ電圧ＶＬとステップアップするベリファイ電圧Ｖｒ−１、Ｖｒ−２があるとする。すると、セルの累積個数を示す曲線は、ＶＬより低い部分２７０１、ＶＬ以上Ｖｒ−１未満の部分２７０２と、Ｖｒ−１以上Ｖｒ−２未満の部分２７０３などに分割される。
【０１７０】
部分２７０１を構成するメモリセルを有するＮＡＮＤセルユニットが接続されるビット線の電圧は０Ｖとなるので、選択ワード線に書き込み電圧Ｖｐｇｍを印加すると、閾値は部分２７０２、２７０３を構成するメモリセルよりも大きく上昇することになる。
【０１７１】
また、あるレベルの書き込みが進むにつれ、ビット線から共通ソース線へ電流を流すＮＡＮＤセルユニットの数が増える。すなわち、共通ソース線に流れ込む電流が増加し、共通ソース線に存在する電気抵抗により、共通ソース線の電位が上昇する。このために、ベリファイ時には、見かけ上メモリセルの閾値が高くなるという現象が発生する。この現象は、メモリセルの閾値が低い電圧の範囲に分布している程顕著となる。
【０１７２】
また、この現象は、ビット線とビット線制御回路とが一対一に接続されている場合に顕著に発生する。図２８では、一対一の接続の例として、ビット線制御回路が各ビット線の同じ一端部に接続されている。それに対して、図２９では、ビット線制御回路がビット線の一端部と他端部に交互に配置されている。
【０１７３】
図２８、図２９に示されるようにビット線とビット線制御回路とが一対一に接続されているとする。ベリファイ時には、まず、ＳＧＳを"Ｌ"にＳＧＤを"Ｈ"として、ビット線を経由してＮＡＮＤセルユニットに電荷をチャージする。そして、ＳＧＤを"Ｌ"とした後に選択ワード線にベリファイ電圧を印加しまた非選択ワード線にパス電圧を印加する。この状態で、ＳＧＤ及びＳＧＳを"Ｈ"として、全てのビット線の電位変化をビット線制御回路のセンスアンプにより検出を行う。ビット線の電位変化の検出について、例えば、次のように二段階で行なわれる場合を説明する。まず、一段階目のビット線電位変化の検出では、閾値がベリファイ電圧よりも明らかに低いメモリセルを検出し、そのメモリセルが接続されるビット線を共通ソース線の電位（例えば接地電位）に放電する。ベリファイ電圧よりも明らかに低いメモリセルが接続されるビット線の電位変化が大きくなるので、一段階目にてベリファイ対象から除外する。次に二段階目のビット線の電位変化の検出では、閾値がおおよそベリファイ電圧以上のメモリセルのビット線の電位変化のみを検出する。これにより、二段階目のビット線の電位変化の検出では、一段階目の場合よりもＳＧＤおよびＳＧＳを"Ｈ"としたときにビット線から共通ソース線に流れる電流が減少し、共通ソース線に存在する電気抵抗により、共通ソース線の電位が上昇するのを抑制できる。しかし、この場合、あるレベルの書き込みが行なわれるにつれ、二段階目のビット線の電位変化の検出では、ＳＧＤおよびＳＧＳを"Ｈ"としたときにビット線から共通ソース線に流れる電流が増加する。これは、あるレベルの書き込みが行なわれるにつれ、書き込み対象のメモリセルの閾値が上昇していき、一段階目のビット線の電位変化の検出時にベリファイ対象から除外されたメモリセルが、除外されなくなっていくためである。その結果、あるレベルの書き込みが進むにつれ、すでに書き込みが完了したメモリセルの閾値が徐々に上昇する。
【０１７４】
しかし、ベリファイ電圧（Ｖｒ）をステップアップさせることにより、あるレベルの書き込みが進むにつれ、二段階目のビット線の電位変化において、ビット線から共通ソース線に流れる電流が増加するのに対応して各ステップでのベリファイ電圧（Ｖｒ）を高く設定することで、でＯＮとなるメモリセルの数を一定もしくは減少させることができ、共通ソース線の電位の上昇に対応してベリファイを行うことができる。その結果、すでに書き込みが完了したメモリセルの閾値の上昇をキャンセルすることができる。
【０１７５】
したがって、ロウベリファイ電圧を一定とし、ベリファイ電圧をステップアップすることにより、メモリセルの閾値の制御性が改善できる。
【０１７６】
また、本発明の第２の実施形態の説明で述べたように、種々の適用例、変形例を挙げることもできる。例えば、本発明の第４の実施形態は、選択ゲートトランジスタに隣接するメモリセルについて行い、他のメモリセルについては、他の実施形態を用いるとしてもよい。
【０１７７】
（選択ワード線の電圧の変化について）
以下、本発明の各実施形態に係る不揮発性半導体記憶装置の選択ワード線の時間変化について説明を行う。
【０１７８】
図３０は、ロウベリファイ電圧を用いず、また、ベリファイ電圧をステップアップさせず、ワード線に印加するＶｐｇｍをステップアップさせる場合の選択ワード線の時間に応じた電圧の変化の一例を示す。メモリセルには４値のデータが書き込まれるとする。それぞれに対応する閾値をＬｅｖｅｌＥ、ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣとし、閾値ＬｅｖｅｌＡ、ＬｅｖｅｌＢ、ＬｅｖｅｌＣのベリファイ電圧の値をＡＶ、ＢＶ、ＣＶと表記する。この場合、ワード線にはＶｐｇｍの電圧が印加されてメモリセルにデータの書き込みがされる。その後、ベリファイ電圧としてＡＶ、ＢＶ、ＣＶが順に印加される。もし、ベリファイに失敗すれば、次に、ステップアップしたＶｐｇｍが選択ワード線に印加され、ベリファイ電圧としてＡＶ、ＢＶ、ＣＶが順に印加されることになる。
【０１７９】
図３１は、ロウベリファイ電圧を用いないが、ベリファイ電圧をステップアップさせ、ワード線に印加するＶｐｇｍをステップアップさせる場合の選択ワード線の時間に応じた電圧の変化の一例を示す。図３０と同様に、メモリセルには４値のデータが書き込まれるとする。この場合、ワード線にＶｐｇｍの電圧が印加されてメモリセルにデータの書き込みがされる。その後、ベリファイ電圧としてＡＶ、ＢＶ、ＣＶが順に印加される。もし、ベリファイに失敗すれば、次には、ステップアップしたＶｐｇｍが印加され、ベリファイ電圧としてＡＶ、ＢＶ、ＣＶが順に印加されることになる。このとき、２回目のＶｐｇｍ印加後にはＡＶをステップアップさせ、３回目のＶｐｇｍ印加後にはＡＶとＢＶとをステップアップさせ、４回目と５回目のＶｐｇｍ印加後にはＣＶをステップアップさせている。したがって、図３１は、本発明の第１の実施形態での選択ワード線の電圧変化の一例を示す。
【０１８０】
図３２は、図３１の変化の変形例である。図３１と同様に、メモリセルには４値のデータが書き込まれるとする。この例では、書き込み電圧Ｖｐｇｍの値に応じて、複数の閾値のうち、一部の閾値に対応するベリファイ電圧の印加の省略が行われている。すなわち、書き込み電圧Ｖｐｇｍが低い間は、メモリセルには低い閾値に対応するデータが書き込まれ得るが高い閾値に対応するデータは書き込まれない。そこで、書き込み電圧Ｖｐｇｍが低い間は、高い閾値に対応するベリファイ電圧の印加を省略する。また、高い閾値に対応するデータが書き込まれるメモリセルが存在しない場合には、その高い閾値に対応するベリファイ電圧を印加する必要もないので省略できる。
【０１８１】
図３２では、１回目のＶｐｇｍ印加後においては、ＡＶだけを印加し、２回目、３回目のＶｐｇｍ印加後においては、ＡＶ、ＢＶを印加し、４回目以降のＶｐｇｍ印加後においては、ＡＶ，ＢＶ，ＣＢを印加している。
【０１８２】
図３３は、ロウベリファイ電圧を用い、ベリファイ電圧をステップアップさせず、ワード線に印加するＶｐｇｍをステップアップさせる場合の選択ワード線の時間に応じた電圧の変化の一例を示す。図３０と同様に、メモリセルには４値のデータが書き込まれるとする。図３３では、ワード線にＶｐｇｍの電圧が印加されてメモリセルにデータの書き込みがされる。その後、ベリファイ電圧としてロウベリファイ電圧ＡＶＬ、ベリファイ電圧ＡＶ、ロウベリファイ電圧ＢＶＬ、ベリファイ電圧としてＢＶ、ロウベリファイ電圧としてＣＶＬ、ベリファイ電圧としてＣＶが印加されている。
【０１８３】
図３４は、ロウベリファイ電圧をステップアップさせ、ベリファイ電圧をステップアップさせず、ワード線に印加するＶｐｇｍをステップアップさせる場合の選択ワード線の時間に応じた変化の一例を示す。図３０と同様に、メモリセルには４値のデータが書き込まれるとする。この場合、図３３と同様に、ベリファイ電圧としてロウベリファイ電圧ＡＶＬ、ベリファイ電圧ＡＶ、ロウベリファイ電圧ＢＶＬ、ベリファイ電圧としてＢＶ、ロウベリファイ電圧としてＣＶＬ、ベリファイ電圧としてＣＶが印加されている。ただし、図３４では、２回目のＶｐｇｍ印加後にＡＶＬをステップアップさせ、３回目のＶｐｇｍ印加後にはＡＶＬとＢＶＬをステップアップさせ、４回目のＶｐｇｍ印加後にはＢＶＬをステップアップさせ、５回目のＶｐｇｍ印加後にはＣＶＬをステップアップさせている。したがって、図３４は、本発明の第４の実施形態での選択ワード線の電圧変化の一例を示す。
【０１８４】
図３５は、図３４の変化の変形例である。図３０と同様に、メモリセルには４値のデータが書き込まれるとする。この例では、書き込み電圧Ｖｐｇｍの値に応じて、複数の閾値のうち、一部の閾値に対応するベリファイ電圧の印加の省略が行われている。すなわち、書き込み電圧Ｖｐｇｍが低い間は、メモリセルには低い閾値に対応するデータが書き込まれ得るが高い閾値に対応するデータは書き込まれない。そこで、高い閾値に対応するベリファイ電圧の印加を省略する。また、高い閾値に対応するデータが書き込まれるメモリセルが存在しない場合には、その高い閾値に対応するベリファイ電圧を印加する必要もないので省略できる。
【０１８５】
図３５では、１回目のＶｐｇｍにおいては、ＡＶＬ、ＡＶを印加し、２回目、３回目のＶｐｇｍ印加後においては、ＡＶＬ、ＡＶ、ＢＶＬ、ＢＶを印加し、４回目以降のＶｐｇｍ印加後においては、ＡＶ，ＢＶ，ＣＢを印加している。ＡＶＬ、ＢＶＬ、ＣＶＬのステップアップについては、図３４の場合と同様である。
【０１８６】
図３６は、ロウベリファイ電圧をステップアップさせず、また、ベリファイ電圧もステップアップさせ、ワード線に印加するＶｐｇｍをステップアップさせる場合の選択ワード線の時間に応じた電圧の変化の一例を示す。図３０と同様に、メモリセルには４値のデータが書き込まれるとする。図３６においては、ベリファイ電圧ＡＶ、ＢＶ、ＣＶは図３２と同様にステップアップしているが、ロウベリファイ電圧ＡＶＬ、ＢＶＬ、ＣＶＬはステップアップしていない。したがって、図３６は、本発明の第３の実施形態に対応すると言える。
【０１８７】
図３７は、図３６の変形例である。図３０と同様に、メモリセルには４値のデータが書き込まれるとする。この例では、書き込み電圧Ｖｐｇｍの値に応じて、複数の閾値のうち、一部の閾値に対応するロウベリファイ電圧とベリファイ電圧の印加の省略が行われている。すなわち、書き込み電圧Ｖｐｇｍが低い間は、メモリセルには低い閾値に対応するデータが書き込まれ得るが高い閾値に対応するデータは書き込まれない。そこで、高い閾値に対応するベリファイ電圧の印加を省略する。また、高い閾値に対応するデータが書き込まれるメモリセルが存在しない場合には、その高い閾値に対応するベリファイ電圧を印加する必要もないので省略できる。
【０１８８】
なお、実際の不揮発性半導体記憶装置においては、例えば閾値ＬｅｖｅｌＡのロウベリファイ電圧またはベリファイ電圧は０Ｖとなる場合があり、図３０から図３７のような選択ワード線の電圧の時間変化を測定すると、０Ｖのベリファイ電圧や０Ｖロウベリファイ電圧の印加は現れない場合がある。また図３０から図３７では、閾値の大きさの順にロウベリファイ電圧、ベリファイ電圧が印加される場合が示されているが、実際の不揮発性半導体記憶装置においては、異なる順に印加される場合がある。
【０１８９】
（その他の実施形態）
本発明の第１の実施形態として、ベリファイ電圧をステップアップしてデータをメモリセルに書き込む形態について主に説明した。本発明の第２の実施形態として、ロウベリファイ電圧とベリファイ電圧とをステップアップしてデータをメモリセルに書き込む形態について主に説明した。本発明の第３の実施形態として、ロウベリファイ電圧をステップアップさせず、ベリファイ電圧をステップアップしてデータをメモリセルに書き込む形態について主に説明した。本発明の第４の実施形態として、ロウベリファイ電圧をステップアップさせるが、ベリファイ電圧をステップアップせずにデータをメモリセルに書き込む形態について主に説明した。
【０１９０】
最初に述べたように、本発明は、これらの実施形態に限定して解釈されるべきではない。例えば、ＬｅｖｅｌＡについては、本発明の第３の実施形態のようにロウベリファイ電圧をステップアップさせず、ベリファイ電圧をステップアップし、ＬｅｖｅｌＢについては、本発明の第２の実施形態のようにロウベリファイ電圧とベリファイ電圧とをステップアップし、ＬｅｖｅｌＣについては、本発明の第１の実施形態のようにロウベリファイ電圧を用いず、ベリファイ電圧をステップアップするようにしてもよい。すなわち、閾値に応じて、ベリファイ電圧の印加の態様が異なっていてもよい。
【０１９１】
また、ロウベリファイ電圧を用いる場合、上述の説明では、Ｖｒｅｇの値は一つを用いる場合について説明したが、Ｖｒｅｇが複数設定されていてもよい。そして、選択ワード線への書き込み電圧Ｖｐｇｍの印加の回数に応じて、複数のＶｒｅｇから一つが選択されてビット線に印加されるようになっていてもよい。
【０１９２】
また、一つのワード線について、１回目から例えば３回目までの初期の書き込み電圧Ｖｐｇｍの印加時のベリファイにおいては、本発明の第２の実施形態を用い、例えば４回目から１０回目までの中期の書き込み電圧Ｖｐｇｍの印加時のベリファイにおいては、本発明の第３の実施形態を用い、その後の１１回目以降の後期の書き込み電圧Ｖｐｇｍの印加時のベリファイにおいては第１の実施形態を用いるようにしてもよい。すなわち、書き込み回数に応じて、ベリファイ電圧の印加の態様が異なっていてもよい。
【０１９３】
また、一つのブロックについて、ワード線の位置に応じてベリファイ電圧の印加の態様が異なっていてもよい。
【０１９４】
また、不揮発性半導体記憶装置の総動作時間の長さに応じてベリファイ電圧の印加の態様が異なっていてもよい。
【０１９５】
また、本発明の第２の実施形態によれば、例えば、複数の書き込みデータに対応した複数の閾値レベルが選択的に設定される電気的に書き替え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対して印加される書き込み電圧と第１書き込み方式のベリファイ電圧と第２書き込み方式のベリファイ電圧とを含む複数の電圧を発生する電圧発生部と、前記書き込み電圧がパルス電圧として前記不揮発性メモリセルに対して印加されるときに、前記書き込み電圧パルスの印加数をカウントするカウンタ部と、前記閾値レベルごとに、複数設定された第１の書き込み方式のベリファイ電圧のデータと、複数設定された第２の書き込み方式のベリファイ電圧のデータと、前記複数の第１の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、前記複数の第２の書き込み方式のベリファイ電圧が切り替えられる基準となる前記書き込み電圧パルスの印加数と、を記憶する記憶部と、前記閾値レベルごとに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第１の書き込み方式のベリファイ電圧が切り替えられる基準となる電圧パルスの印加数とを比較した第１の比較結果を出力するとともに、前記カウンタ部がカウントする前記書き込み電圧パルスの印加数と、前記記憶部に記憶された前記第２の書き込み方式のベリファイ電圧が切り替えられる基準となる電圧パルスの印加数とを比較した第２の比較結果を出力する比較部と、前記比較部の前記第１の比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記複数の第１の書き込み方式のベリファイ電圧を段階的に切り替え、前記比較部の前記第２の比較結果に基づいて、前記不揮発性メモリセルに対して印加される前記複数の第２の書き込み方式のベリファイ電圧を段階的に切り替えるとともに、前記第１の書き込み方式のベリファイ結果に基づいて、前記メモリセルアレイのビット線電位の制御を行う制御部と、を備えることを特徴とする不揮発性半導体記憶装置を提供することができる。
【０１９６】
この第２の実施形態において、第１の書き込み方式のベリファイ電圧の値を複数としたまま、第２の書き込み方式のベリファイ電圧の値を単数としてもよい。あるいは、この第２の実施形態において、第１の書き込み方式のベリファイ電圧の値を単数とするが、第２の書き込み方式のベリファイ電圧の値を複数としてもよい。
【０１９７】
また、本発明の一実施形態によれば、上記の不揮発性半導体記憶装置において、前記複数の第１の書き込み方式のベリファイ電圧の切り替え又は／及び前記複数の第２の書き込み方式のベリファイ電圧の切り替えが行われる対象となる前記不揮発性メモリセルは、選択ゲートトランジスタに隣接する不揮発性メモリセルであることを特徴とすることもできる。
【０１９８】
また、本発明の一実施形態によれば、上記の不揮発性半導体記憶装置において、前記制御部は、前記第１の書き込み方式の複数のベリファイ電圧又は／および前記第２の書き込み方式の複数のベリファイ電圧の切り替え時における電圧の変化量のうち、選択ゲートトランジスタに隣接していない不揮発性メモリセルの前記変化量を、前記選択ゲートトランジスタに隣接する不揮発性メモリセルの前記変化量より小さくする制御を行うことを特徴とすることもできる。
【０１９９】
また、本発明の一実施形態によれば、上記の不揮発性半導体記憶装置において、ワード線に共通接続される不揮発性メモリセルにおいて、前記複数の第１の書き込み方式のベリファイ電圧の切り替え又は／及び前記複数の第２の書き込み方式のベリファイ電圧の切り替えが行われる対象となる前記不揮発性メモリセルに隣接する不揮発性メモリセルは、まだ書き込みが完了していない場合には、より高い閾値レベルが設定されることを特徴とすることもできる。
【０２００】
また、本発明の一実施形態によれば、上記の不揮発性半導体記憶装置において、前記複数の第１の書き込み方式のベリファイ電圧の切り替え又は／及び前記複数の第２の書き込み方式のベリファイ電圧の切り替えが行われる対象となる前記不揮発性メモリセルは、前記不揮発性メモリセルの閾値レベルの設定がされる順序が他の不揮発性メモリセルの全部又は一部よりも先である不揮発性メモリセルであることを特徴とすることもできる。
【０２０１】
また、本発明の一実施形態によれば、上記の不揮発性半導体記憶装置において、前記第１の書き込み方式にて閾値レベルが設定される不揮発性メモリセルが接続されるビット線には０Ｖが印加され、前記第２の書き込み方式にて閾値レベルが設定される不揮発性メモリセルが接続されるビット線には０Ｖと書き込み禁止の電圧との間の電圧が印加されることを特徴とすることもできる。
【図面の簡単な説明】
【０２０２】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示した図である。
【図２】メモリセルアレイのメモリセルの配列を示した図である。
【図３】ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図である。
【図４】ワード線ＷＬ０を選択して書き込みを行う場合の電圧印加条件の一例を示した回路図である。
【図５】ステップアップ書き込み方法の一例を示す図である。
【図６】（ａ）は、メモリセル全体の閾値分布を示した図であり、（ｂ）は、ＳＧＳ及びＳＧＤに隣接しないメモリセルの閾値分布を示した図であり、（ｃ）は、ＳＧＳ及びＳＧＤに隣接するメモリセルの閾値分布を示した図である。
【図７】（ａ）は、ＬｅｖｅｌＡに対応する書き込み電圧を印加したときの、書き込み電圧印加回数のばらつきを示した分布図であり、（ｂ）は、ＬｅｖｅｌＢに対応する書き込み電圧を印加したときの、書き込み電圧印加回数のばらつきを示した分布図であり、（ｃ）は、ＬｅｖｅｌＣに対応する書き込み電圧を印加したときの、書き込み電圧印加回数のばらつきを示した分布図である。
【図８】ワード線ＷＬｎを選択して書き込みを行う場合の電圧印加条件の一例を示した回路図である。
【図９】（ａ）は、ＳＧＳに隣接するメモリセルの断面模式図であり、（ｂ）は、ＳＧＤに隣接するメモリセルの断面模式図である。
【図１０】（ａ）は、隣接するメモリセルとの浮遊ゲートの対向側面間容量を説明する図であり、（ｂ）は、斜め方向にも隣接するメモリセルとの浮遊ゲートの対向側面間容量を説明する図である。
【図１１】ＮＡＮＤ型フラッシュメモリにおけるワード線方向のメモリアレイの断面図である。
【図１２】対向側面間容量の影響による閾値の変動を説明する図である。
【図１３】（ａ）は、本発明の第１の実施形態に係るステップアップ書き込み方式を示した図であり、（ｂ）は、本発明の第１の実施形態に係るベリファイ電圧を示した図である。
【図１４】（ａ）は、本発明の第１の実施形態により全書き込みが終了した後のＳＧＳ、ＳＧＤに隣接するメモリセル全ての閾値分布を示した図であり、（ｂ）は、本発明の第１の実施形態により書き込みを終えた直後のＳＧＳに隣接するメモリセルの閾値分布を示した図である。
【図１５】４つのベリファイ電圧を用いてデータの書き込みを行う際のメモリセルの閾値の分布の一例を示す図である。
【図１６】本発明の一実施形態に係る書き込み方式を用いた場合の電圧印加条件の一例を示した回路図である。
【図１７】（ａ）は、本発明の一実施形態に係る書き込み方式による閾値レベルの変遷を示した図であり、（ｂ）は、本発明の一実施形態に係る書き込み方式において、ビット線電位が０Ｖから０ＶとＶｄｄとの間の中間電位Ｖｒｅｇに制御されることを示した図である。
【図１８】（ａ）は、本発明の一実施形態に係るステップアップ書き込み方式を示した図であり、（ｂ）は、本発明の一実施形態に係るロウベリファイ電圧及びベリファイ電圧を示した図である。
【図１９】（ａ）は、本発明の一の実施形態により全書き込みが終了した後のＳＧＳに隣接するメモリセル全ての閾値分布を示した図であり、（ｂ）は、本発明の一実施形態によりロウベリファイを終えた直後のメモリセルの閾値分布を示した図である。
【図２０】本発明の一実施形態に係る不揮発性半導体記憶装置の動作を説明するフローチャートである。
【図２１】本発明の一実施形態に係る不揮発性半導体記憶装置におけるロウベリファイ電圧及びベリファイ電圧を示した図である。
【図２２】（ａ）は、メモリセルの閾値の変化を示す一例図であり、（ｂ）は、メモリセルの閾値の変化をσプロットにより示す一例図である。
【図２３】本発明の第３の実施形態において、メモリセルの閾値の制御性が改善できることを説明するための図である。
【図２４】（ａ）は、本発明の一実施形態に係る不揮発性半導体記憶装置がビット線に印加する電圧を管理するために用いるテーブルの一例図であり、（ｂ）は、ビット線に印加する電圧変化の遷移の一例図である。
【図２５】本発明の一実施形態に係る不揮発性半導体記憶装置の処理のフローチャートである。
【図２６】本発明の一実施形態に係る不揮発性半導体記憶装置のロウベリファイ電圧及びベリファイ電圧を示した図である。
【図２７】本発明の一実施形態において、メモリセルの閾値の制御性が改善できることを説明するための図である。
【図２８】本発明の一実施形態において、メモリセルアレイのビット線とビット線制御回路とが一対一に接続された等価回路図である。
【図２９】本発明の一実施形態において、メモリセルアレイのビット線とビット線制御回路とが一対一に接続された等価回路図である。
【図３０】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３１】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３２】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３３】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３４】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３５】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３６】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【図３７】本発明の一実施形態におけるワード線に印加される電圧の変化の一例図である。
【符号の説明】
【０２０３】
ＦＧ、３４  フローティングゲート
ＶＬ  ロウベリファイ電圧
Ｖｐａｓｓ  書き込みパス電圧
Ｖｐｇｍ  書き込み電圧
Ｖｒ  ベリファイ電圧
Ｖｒｅｇ  書き込み制御電圧
Ｖｔ  閾値
１  ＮＡＮＤ型フラッシュメモリ  
２  Ｉ／Ｏコントロール回路
３  ロジックコントロール回路
４  パラメータレジスタ
７  コマンドレジスタ
８  制御信号発生回路（内部コントローラ）
９  電圧発生回路
１０  ロウデコーダ
１２  メモリセルアレイ
１３  データレジスタ／センスアンプ回路
１４  カラムデコーダ
１６  比較回路
１２１  第１の記憶領域
１２２  第２の記憶領域、ＲＯＭヒューズ（パルス印加数記憶部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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