(57)【要約】      （修正有）【課題】多階調化に伴う駆動回路の回路サイズの増加を抑制する。【解決手段】ＶＩ０〜ＶＩＭは、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧である。上位分割抵抗４０は変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し上位階調電圧ｖ０からｖ８Ｍを発生する。上位デコーダ部４１は、データラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧を選択する。相補型ＭＯＳＦＥＴ選択スイッチ４７−１と４７−２は上位デコーダ部４１に入力される最下位ビットデータにより開閉する。下位分割抵抗４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し階調電圧ｖｌ０からｖｌｎ−１を発生する。下位デコーダ部４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する。【選択図】図４
2009036939.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面基板を有する表示パネルを備え、
前記背面板に、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有し、
前記変調回路は、外部から入力される変調回路用参照電圧間を分割して上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、該データラッチに保持された上位ビットのデータに応じて上位階調電圧から隣接する２電圧を選択する上位デコーダ部および選択された２上位階調電圧間を分割し階調電圧を発生して前記データラッチに保持された下位ビットのデータに応じて発生した階調電圧を出力する電圧分割手段の出力電圧を選択出力する下位デコーダ部とからなるデコーダを有し、
前記上位デコーダ部は、該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いか何れかの隣接偶数番もしくは隣接奇数番の上位階調電圧を選択するためのスイッチを有し、
前記デコーダは、前記上位デコーダ部と前記電圧分割手段との間に、該電圧分割手段の出力電圧を選択する選択スイッチを有することを特徴とする画像表示装置。
【請求項２】
請求項１において、
前記上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとからなることを特徴とする画像表示装置。
【請求項３】
請求項１又は２において、
前記背面板に有する前記表示素子は、前記列配線に接続して前記行配線の上に絶縁膜を介して積層する薄膜電極で構成された薄膜型電子源であり、
前記前面板に、前記薄膜型電子源から放出される電子を加速する電圧を印加する対向電極を有することを特徴とする画像表示装置。
【請求項４】
請求項３において、
前記前面板に、前記薄膜型電子源から放出される電子で励起されて発光する蛍光体を有することを特徴とする画像表示装置。
【請求項５】
請求項４において、前記蛍光体は前記薄膜型電子源ごとに区画して形成されていることを特徴とする画像表示装置。
【請求項６】
請求項１又は２において、
前記背面板に有する前記表示素子は、前記列配線で選択されて前記行配線を通して表示データが供給される薄膜トランジスタで駆動される画素電極と前記前面板との間に封入された液晶を有し、前記画素電極と共通電極との間に形成される電界で前記液晶の配向を制御する光シャッタ素子であることを特徴とする画像表示装置。
【請求項７】
請求項６において、
前記共通電極は、前記背面板に前記画素電極と隣接して形成されていることを特徴とする画像表示装置。
【請求項８】
請求項６において、
前記共通電極は、前記前面板に形成されていることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に係り、特に多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置に関する。
【背景技術】
【０００２】
フラット・パネル・ディスプレイ（ＦＰＤ）と呼ばれる画像表示装置において、電圧振幅信号を変調して階調を表示する振幅変調型駆動回路の一種に、外部より入力された参照電圧を抵抗により分圧し、発生した階調電圧を選択回路により選択して表示パネルに出力し、画像を表示する抵抗分割方式が知られている。
【０００３】
この抵抗分割方式は、薄膜トランジスタ（ＴＦＴ）型（すなわち、アクティブマトリクス型）の液晶表示装置の駆動回路に広く用いられている。また、ＭＩＭ（金属‐絶縁体−金属）等の電子放出素子を用いた画像表示装置の駆動回路への適用も検討されている。近年、この種の駆動回路には、色再現性の拡大、コントラスト比の向上といったパネル性能の向上に対応して１０ビットを越える多階調化が望まれている。しかし、抵抗分割方式では、多階調化に伴って階調電圧の選択回路を構成するスイッチ数と抵抗から選択回路まで電圧を伝える配線が２のビット数乗で増加するため、駆動回路を構成する半導体集積回路のチップサイズが増大し、駆動回路のコストが上昇するという課題が生じる。
【０００４】
この分野の従来技術を開示したものとして、特許文献１、特許文献２を挙げることができる。特許文献１では、画像情報を上位画像情報と下位画像情報に分け、上位画像情報のビット数に応じた複数の上位階調電圧から上位画像情報に応じた２つの隣接上位階調電圧を選択し、選択された２上位階調電圧間を下位画像情報のビット数に応じて抵抗を用い分圧し画像信号を生成出力することにより、多階調化に伴う駆動回路を構成する半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を防いでいる。
【０００５】
また、特許文献２では、選択された２電圧間を下位画像情報のビット数に応じて下位デコーダ部とスイッチと多入力の差動対を持つ出力回路を用い分圧し画像信号を生成出力することにより、多階調化に伴う駆動回路を構成する半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を防いでいる。
【特許文献１】特開平２−１３０５８６号公報
【特許文献２】ＵＳ  ６２４６３５１  Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１、２のいずれでも、隣接する上位２階調を選択すたるために上位デコーダ部中に２系列の選択スイッチを用いているため、上位デコーダ部の占める面積が大きく、依然として多階調化に伴う駆動回路の回路規模が増大し、半導体集積回路により実現する場合では半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を招いている。
【０００７】
本発明の目的は、多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の画像表示装置は、互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面基板を有する表示パネルを備えている。
【０００９】
前記背面板に、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有し、前記変調回路は、外部から入力される変調回路用参照電圧間を分割して上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、該データラッチに保持された上位ビットのデータに応じて上位階調電圧から隣接する２電圧を選択する上位デコーダ部および選択された２上位階調電圧間を分割し階調電圧を発生して前記データラッチに保持された下位ビットのデータに応じて発生した階調電圧を出力する電圧分割手段の出力電圧を選択出力する下位デコーダ部とからなるデコーダを設けた。
【００１０】
そして、前記上位デコーダ部は、該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いか何れかの隣接偶数番もしくは隣接奇数番の上位階調電圧を選択するためのスイッチを有し、前記デコーダは、前記上位デコーダ部と前記電圧分割手段との間に、該電圧分割手段の出力電圧を選択する選択スイッチを設けた。
【００１１】
上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとから構成する。
【発明の効果】
【００１２】
従来２系列必要であった上位デコーダ部中の選択スイッチを一系統とすることで、デコーダを構成するスイッチが半減する。また、バッファアンプの入力側の選択スイッチが不要となる。この結果、データ駆動回路の回路規模の増大が抑制され、半導体集積回路により実現する場合では半導体集積回路のチップサイズを小さくできる。また、入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成を簡略化するとともに、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗の上昇を防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の最良の実施形態につき、実施例を参照して詳細に説明する。
【実施例１】
【００１４】
図１は、本発明の画像表示装置の実施例１を説明する画像表示装置の全体回路構成を示すブロック図である。本実施例では、ＭＩＭ型電子放出素子を用いた画像表示装置に本発明を適用したものである。内面に、列配線１、行配線２、列配線１と行配線２の交差部近傍に配置されたＭＩＭ型電子放出素子３を形成したガラスを好適とする背面板と、図示しない前面板を貼り合わせた表示パネル４を有する。背面板のＭＩＭ型電子放出素子３を配置した表示領域に対向する前面板の内面には蛍光膜１０と、この蛍光膜１０を覆って成膜したメタルバック（アノード）１１が形成されている。
【００１５】
フルカラー表示の場合には、ＭＩＭ型電子放出素子３から放出された電子で励起されて発光する蛍光膜１０は赤、緑、青などの原色を発光する複数種の蛍光膜を所定のパターンで配置される。前面板は、少なくとも蛍光膜１０とメタルバック（アノード）１１が形成される表示領域を覆って背面板に重ね合わせて貼り合わされる。
【００１６】
変調電圧により発光強度が変調するＭＩＭ型電子放出素子３には、その下部電極に接続された列配線１に変調電圧が印加される。なお、ＭＩＭ型電子放出素子３の上部電極に接続された行配線２を備える背面板、背面板の対向面に蛍光膜１０と蛍光膜１０を覆う様に形成されたメタルバック１１を備える前面板と共に、パネル内を真空にするためにパネル周辺に枠状の側壁（図示せず）が設けられる。蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に赤、緑、青の３原色に塗分けられる。
【００１７】
参照符号５は列配線に振幅変調電圧を出力する変調回路、同６は行選択を行う走査回路である。ドライバ電源７は、走査回路６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦ、論理回路用電圧Ｖｃｃを供給し、変調回路５と表示コントローラ８に発光電圧ＶＥＯＮ、非発光電圧ＶＥＯＦＦ、論理回路用電圧Ｖｃｃを供給する。表示コントローラ８は、走査回路６に垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、出力切り替え信号ＳＴＢを、変調回路５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、変調回路用参照電圧ＶＩ０〜ＶＩＭ、赤、緑、青に対応する３出力Ｉビットの表示データＤ０、Ｄ１、Ｄ２を出力する。これらの制御信号とデータ中変調回路用参照電圧ＶＩ０〜ＶＩＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、アノード電源９はメタルバック１１に蛍光体を発光させるためのアノード電圧ＶＡを供給する。
【００１８】
図２は、図１に示す変調回路の構成を説明するブロック図である。変調回路５は、半導体集積回路からなるデータドライバの直列接続で構成される。参照符号２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタである。参照符号２４は表示コントローラ８から同時に入力される赤、緑、青に対応するＤ００〜Ｄ０Ｉ−１、Ｄ１０〜Ｄ１Ｉ−１、Ｄ２０〜Ｄ２Ｉ−１の３出力Ｉビットの表示データを順次取り込むデータレジスタである。参照符号２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込み保持するデータラッチである。
【００１９】
参照符号２６は表示コントローラ８の出力する変調回路用参照電圧ＶＩ０〜ＶＩＭから抵抗分割により２J＋１個の上位階調電圧を発生させる上位階調電圧生成部である。参照符号２２はデータラッチの出力するＩビットの表示データに応じ２J＋１個の上位階調電圧を用い２I（Ｉ＞Ｊ）通りの電圧を生成出力するデコーダである。参照符号２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーカラーなる出力回路である。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００２０】
一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、３出力同時にＩビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。この様にして全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。取り込まれた表示データはそれぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。
【００２１】
図３は、図１に示す走査回路の構成を説明するブロック図である。図１の走査回路６は図３に示す半導体集積回路からなるスキャンドライバの直列接続で構成される。参照符号３３は一水平走査期間ごとに選択行を順次切り替えるための選択信号を生成するシフトレジスタである。参照符号３２はシフトレジスタ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルに変換するレベルシフタである。参照符号３１はレベルシフトされたシフトレジスタ出力に応じ選択電圧ＶＧＯＮもしくは非選択電圧ＶＧＯＦＦを出力電圧Ｇ１〜Ｇnとして表示パネル４の行配線２の各々に出力するための出力回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００２２】
一垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバのＶＩＯ１（あるいはＶＩＯ２）信号として入力され、一水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。出力された選択信号と出力切り替え信号ＳＴＢの反転信号との論理積がレベルシフタ３２により選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルにレベルシフトされ、表示パネル４の選択行配線に選択電圧ＶＧＯＮとして出力される。他方、表示パネル４の非選択行配線には非選択電圧ＶＧＯＦＦが出力される。第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（あるいは、ＶＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のスキャンドライバのＶＩＯ１（あるいは、ＶＩＯ２）に入力され、第２のスキャンドライバ内のシフトが開始される。この様にして全行が順次選択される。
【００２３】
図４は、図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細構成の説明図である。ＶＩ０〜ＶＩＭは、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧である。図４において、参照符号４０は変調回路用参照電圧ＶＩ０〜ＶＩＭ（ＶＩ０＞ＶＩ１・・・＞ＶＩＭ−１＞ＶＩＭ）の各区間を等分割し２J＋１個の上位階調電圧ｖ０からｖ８Ｍ（８Ｍは２Jに等しい）を発生する上位分割抵抗である。参照符号４５，４６はデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮのレベルに変換するレベルシフタである。
【００２４】
参照符号４１はデータラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧を選択する上位デコーダ部である。参照符号４２−１と４２−２はボルテージフォロワーからなるバッファアンプである。参照符号４７−１と４７−２は上位デコーダ部４１に入力される最下位ビットデータにより開閉する相補型ＭＯＳＦＥＴ選択スイッチである。参照符号４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し２K個の階調電圧ｖｌ０からｖｌｎ−１（ｎは２Kに等しい）を発生する下位分割抵抗である。参照符号４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する下位デコーダ部である。
【００２５】
図５は、図４における上位デコーダ部の詳細を示す回路図である。図５において、符号の上部に横線を付して示すものは、当該符号で示される信号の反転信号である。しかし、以下の明細書中では〔・・・〕のように〔〕で括った表記とする。すなわち、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。
【００２６】
また、図５中、配線の交差部の□はｐＭＯＳＦＥＴを、△はｎＭＯＳＦＥＴを示す（図５では、単にｐＭＯＳ、ｎＭＯＳと表記）。なお、ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。また、ｖ０からｖ８Ｍは上位階調電圧である。参照符号５１、５２はｐチャネルＭＯＳＦＥＴ選択スイッチ、ｎチャネルＭＯＳＦＥＴ選択スイッチ、参照符号５３、５４は上位デコーダ部４１に入力される最下位ビットデータに応じ奇数番の上位階調電圧より高いか低いか何れかの隣接偶数番の上位階調電圧を選択するｐチャネルＭＯＳＦＥＴ選択スイッチ、ｎチャネルＭＯＳＦＥＴ選択スイッチである。
【００２７】
電圧の高い上位階調電圧ｖ０からｖ８Ｍ／２−１の８Ｍ／２個の電圧はｐチャネルＭＯＳＦＥＴ５１と５３により、電圧の低い上位階調電圧ｖ８Ｍ／２からｖ８Ｍの８Ｍ／２＋１個の電圧はｎチャネルＭＯＳＦＥＴ５２と５４により選択がなされる。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲ−トに入力され、上位階調電圧ｖ０からｖ８Ｍの中カラー隣接する２電圧が選択される。
【００２８】
図６は、図４における下位デコーダ部４４の詳細を示す回路図である。図６において、ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〔〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕はそれぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。参照符号６１はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲートに入力され、階調電圧ｖｌ０からｖｌｎ−１の中から出力電圧を選択出力する。
【００２９】
各変調回路用参照電圧ＶＩ０〜ＶＩＭ間が上位分圧抵抗４０により等分割され上位階調電圧ｖ０からｖ８Ｍが生成される。生成された上位階調電圧からデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした信号ｄＪ−１が低レベルとなり、高電圧上位階調電圧ｖ２Ｌがバッファアンプ４２−１に入力され選択スイッチ４７−１を介して下位分割抵抗４３の高電圧側に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ４２−２に入力され選択スイッチ４７−１を介して下位分割抵抗４３の低電圧側に印加される。
【００３０】
他方、最下位ビットが１（lが奇数２Ｌ＋１）の時は、反転信号ｄＪ−１が低レベルとなり高電圧上位階調電圧ｖ２Ｌ＋１は最下位ビットが０の時と同様にバッファアンプ４２−２に入力された後、選択スイッチ４７−２を介して下位分割抵抗４３の高電圧入力端子に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋２はバッファアンプ４２−１に入力され選択スイッチ４７−２を介して下位分割抵抗４３の低電圧側入力端子に印加される。
【００３１】
本実施例では、上位デコーダ部４１が上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチ５２、５４を、デコーダが上位デコーダ部と選択された隣接上位階調電圧間を分割出力するための下位分割抵抗４３と下位デコーダ部４４と出力回路との間に選択スイッチを備える。そして、両スイッチを上位デコーダ部に入力される最下位ビットデータに応じ切り替え、隣接する上位２階調を選択した。この結果、従来２系列必要であった上位デコーダ部中の選択スイッチを一系統としデコーダを構成するスイッチを半減し、データドライバのチップサイズを小さくできる。
【００３２】
さらに、下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも、偶数番の上位階調電圧はバッファアンプ４２−１を介して、奇数番の上位階調電圧はバッファアンプ４２−２を介して、下位分割抵抗４３に入力する。この結果、特定の上位階調電圧が高電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最大電圧ｖｌ０とその１階調前の特定階調電圧が低電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最低電圧ｖｌ−１ｎ−１は同一のバッファアンプ４２−１または４２−２の出力電圧偏差の影響をうける。このため、バッファアンプ出力電圧偏差が大きくとも、両電圧間電圧ばらつきが他の階調間より大きくなり、画質が悪くなるということがない。
【００３３】
また、上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、下位デコーダ部は全てｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴで構成されている。
【００３４】
実施例１の構成により、入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成が簡略化できるとともに、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗の上昇を防ぐことができ、多階調化に伴う駆動回路の回路サイズの増加を抑制することが可能となる。
【実施例２】
【００３５】
実施例２は、実施例１における上位デコーダ部を他の構成としたものである。図７は、本発明の画像表示装置の実施例２を説明する画像表示装置の上位デコーダ部の回路構成図である。実施例２の全体構成は図4と同じである。図7中、配線の交差部の□はｐＭＭＯＳＦＥＴを、△はｐＭＭＯＳＦＥＴを示す（図７では、単にｐＭＯＳ、ｎＭＯＳと表記）。図7の上位デコーダ部４１において、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕、ｖ０カラーｖ８Ｍ、５１、５２、５３、５４の機能は図５と同様である。
【００３６】
実施例２でも、実施例１と同様に、デコーダを構成するスイッチが半減し、データドライバのチップサイズを小さくでき、多階調化に伴う駆動回路の回路サイズの増加を抑制することが可能となる。
【実施例３】
【００３７】
本発明は、振幅変調により駆動されるものならば、どのような表示パネルを用いた画像表示装置にも実施できる。実施例３は、ドット反転駆動ＴＦＴ液晶表示装置に本発明を適用した例である。ドット反転駆動はコモン一定駆動の一種で、各列毎各行毎に画素電極に印加される電圧の極性が反転する。
【００３８】
図８は、本発明の画像表示装置の実施例３を説明する画像表示装置の全体回路構成を示すブロック図である。表示パネル８４は、ＴＦＴ８３、ＴＦＴ８３に接続された列配線８１、ＴＦＴ８３のゲート電極に接続された行配線８２、列配線に印加された変調電圧を保持する画素電極８１２を備える背面板、背面板の対向面にコモン電極８１１を備える前面板と、背面板と前面板間に封じされ画素電極に保持された変調電圧により光透過率の変化する液晶８１０からなる。
【００３９】
参照符号８５は、列配線に振幅変調電圧を出力する変調回路、同８６は行選択を行う走査回路である。ドライバ電源８７は、走査回路８６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦと論理回路用電圧Ｖｃｃを供給し、変調回路８５と表示コントローラ８８に正負の発光電圧±ＶＥＯＮ、論理回路用電圧Ｖｃｃを供給する。表示コントローラ８８は、走査回路８６に垂直クロックＶＣＬＫとスタートパルスＶＩＯを供給し、変調回路８５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、出力正負切り替え信号ＰＯＬＥ、正負変調回路用参照電圧±ＶＩ０〜ＶＩＭ、表示データＤ０を出力する。
【００４０】
これらの制御信号とデータのうち、変調回路用参照電圧±ＶＩ０〜ＶＩＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、コモン電源８９はコモン電極８１１に液晶８１０に印加される電圧の基準となるコモン電圧ＶＣＯＭを供給する。
【００４１】
図９は、図８の変調回路を構成するデータドライバの構成図である。変調回路８５は、半導体集積回路からなるデータドライバの直列接続で構成される。参照符号２５、２４、２３は図２と同様である。＋ＶＩ０〜＋ＶＩＭ（＋ＶＩ０＞＋ＶＩ１・・・＞＋ＶＩＭ−１＞＋ＶＩＭ）は正の最大発光電圧ＶＥＯＮからコモン電圧間の間の所定区間を分割した正の変調回路用参照電圧である。−ＶＩ０〜−ＶＩＭ（−ＶＩ０＜−ＶＩ１・・・＜−ＶＩＭ−１＜−ＶＩＭ）は負の最大発光電圧−ＶＥＯＮからコモン電圧間の間の所定区間を分割した負の変調回路用参照電圧である。
【００４２】
参照符号９６−１と９６−２は、それぞれ正の変調回路用参照電圧＋ＶＩ０〜ＶＩＭまたは負の変調回路用参照電圧−ＶＩ０〜ＶＩＭから抵抗分割により２J＋１個の正または負の上位階調電圧を発生させる正極側または負極側上位階調電圧生成部である。参照符号９２−１と９２−２は、それぞれデータラッチの出力するＩビットの表示データに応じ２J＋１個の正または負の上位階調電圧を用い２I（Ｉ＞Ｊ）通りの電圧を生成出力する正極側または負極側デコーダ部である。参照符号９１−１と９１−２は、それぞれデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル８４の列配線８１の各々に出力するためのボルテージフォロワーからなる正極側または負極側出力回路である。正極側デコーダおよび出力回路と負極側デコーダおよび出力回路は列毎に交互に配置されている。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００４３】
一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、Ｉビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了すると、ＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。
【００４４】
この様にして、全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。データラッチ２３に取り込まれた表示データは、正極側デコーダ９２−１または負極側デコーダ９２−２により階調電圧に変換され、変換された階調電圧はそれぞれ正極側出力回路９１−１または負極側出力回路９１−２により各列配線に出力される。以上の結果、各列配線には交互にコモン電圧ＶＣＯＭに対して正または負の電圧が出力される。
【００４５】
出力正負切り替え信号ＰＯＬＥは各水平走査期間ごとに交互に０と１となり、各列配線への出力電圧を各水平走査線ごとに正または負とする。出力正負切り替え信号ＰＯＬＥが０の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部９２−１と正極側出力回路９１−１により正電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ部９２−２と負極側出力回路９１−２により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。
【００４６】
他方、出力正負切り替え信号ＰＯＬＥが１の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ９２−２と負極側出力回路９１−２により負電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部９２−１と正極側出力回路９１−１により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。以上の結果、出力正負切り替え信号ＰＯＬＥの切り替えにより、各列配線への出力電圧を各水平走査線ごとに正または負となる。
【００４７】
図９に示すデータドライバ内の正極側または負極側上位階調電圧生成部９６−１と９６−２は図４の２６と同様、正極側または負極側デコーダ部９２−１と９２−２の各列毎のユニットの全体構成は図４の２２−１と同様である。
【００４８】
図１０は、本発明の画像表示装置の実施例３の上位デコーダ部９１の構成図である。正極側デコーダにおいては、選択スイッチ４７−１、４７−２はＰチャネルＭＯＳＦＥＴにより構成されている。また、上位デコーダ部９１は、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから正の最大発光電圧＋ＶＥＯＮ、および負の最大発光電圧−ＶＥＯＮのレベルに変換した信号とその反転信号を示す。ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。また、＋ｖ０から＋ｖ８Ｍは正の上位階調電圧である。
【００４９】
参照符号５１、５３は図５と同様のｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号は、それぞれ各ｐチャネルＭＯＳＦＥＴのゲートに入力され、図５と同様に正の上位階調電圧＋ｖ０から＋ｖ８Ｍの中から隣接する２電圧ｖ２Ｌ＋１とｖ２Ｌまたはｖ２Ｌ＋２が選択される。
【００５０】
図１１は、本発明の画像表示装置の実施例３の正極側デコーダにおける図４に示す下位デコーダ部４４の詳細を示す回路図である。ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕はそれぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。
【００５１】
参照符号１１１はｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号は、それぞれ各ＭＯＳＦＥＴのゲートに入力され、上位デコーダ部により選択された隣接する２上位階調電圧ｖｌとｖｌ＋１の間を等分割し生成した階調電圧ｖｌ０からｖｌｎ−１の中カラー出力電圧を選択出力する。
【００５２】
他方、負極側デコーダにおいては、図４の選択スイッチ４７−１、４７−２、図１０に示す上位デコーダ部の選択スイッチ５１、５３、図１１に示す下位デコーダ部の選択スイッチ１１１が全てＮチャネルＭＯＳＦＥＴで構成されている。また、上位デコーダ部と下位デコーダ部にはデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルカラー正の最大発光電圧＋ＶＥＯＮカラー負の最大発光電圧−ＶＥＯＮのレベルに変換したレベルシフト信号とその反転信号の極性を反転した信号が入力される。
【００５３】
本実施例では、正極側デコーダの上位デコーダ部と下位デコーダ部をｐチャネルＭＯＳＦＥＴにより、負極側デコーダの上位デコーダ部と下位デコーダ部をＮチャネルＭＯＳＦＥＴにより構成することで、デコーダの構成を簡略化し、データドライバのチップサイズを縮小できる。
【実施例４】
【００５４】
本発明は、選択された隣接２上位電圧間を分割して出力する方法に限定されない。実施例４は、実施例１で選択された隣接２上位間を下位デコーダ部と多入力の差動対を持つ出力回路とにより分割したものである。
【００５５】
図１２は、本発明の画像表示装置の実施例４における図２に示すデータドライバ内の上位階調電圧生成部２６とデコーダ２２の各列毎のユニット２２−１の詳細を示す構成図である。ＶＩ０〜ＶＩＭ、ｖ０からｖ８Ｍ、４０、４１、４５、４６、４７−１と４７−２は図４と同じ、参照符号１１４はデータラッチに保持された下位Ｋビットのデータに応じ各ビット毎に選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１のいずれかの電圧と高電圧上位階調電圧ｖｌのＫ＋１個の電圧を出力回路に出力する下位デコーダ部である。
【００５６】
各変調回路用参照電圧ＶＩ０〜ＶＩＭ間が上位分圧抵抗４０により等分割され上位階調電圧ｖ０からｖ８Ｍが生成される。生成された上位階調電圧からデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした信号ｄＪ−１が低レベルとなり、高電圧上位階調電圧ｖ２Ｌは選択スイッチ４７−１を介して下位デコーダ部１１４の高電圧側入力に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋１は選択スイッチ４７−１を介して下位デコーダ部１１４の低電圧側入力に印加される。他方、最下位ビットが１（ｌが奇数２Ｌ＋１）の時は、反転信号ｄＪ−１が低レベルとなり高電圧上位階調電圧ｖ２Ｌ＋１は選択スイッチ４７−２を介して下位デコーダ部１１４の高電圧入力端子に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋２は選択スイッチ４７−２を介して下位デコーダ部１１４の低電圧側入力端子に印加される。
【００５７】
図１３は、図１２の下位デコーダ部１１４の詳細を示す回路図である。図１３におけるｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１とその反転信号、および参照符号６１は図６と同じである。ＩＮＪ、 ・・、ＩＮＪ＋Ｋ−３、ＩＮＪ＋Ｋ−２、ＩＮＪ＋Ｋ−１は、下位Ｋビットのデータに応じ各ビット毎に選択された高電圧上位階調電圧ｖｌもしくは低電圧上位階調電圧ｖｌ＋１のいずれかの電圧である。
【００５８】
図１４は、本発明の画像表示装置の実施例４における図２に示すデータドライバ内の出力回路２１の各列毎のユニットの詳細を示す回路図である。ＶＥＯＮ、ＶＥＯＦＦは図１と同じ、ｖｌは図４と同じ、ＩＮＪ、 ・・、ＩＮＪ＋Ｋ−３、ＩＮＪ＋Ｋ−２、ＩＮＪ＋Ｋ−１は図１３と同じである。参照符号１４１は差動対入力側ＭＯＳＦＥＴ、参照符号１４２は差動対出力側ＭＯＳＦＥＴ、参照符号１４３は負荷ＭＯＳＦＥＴ、参照符号１４４は定電流源ＭＯＳＦＥＴ、参照符号１４５は出力バッファアンプである。
【００５９】
出力電圧の均一性をよくするため差動対を構成するＭＯＳＦＥＴのサイズはすべて同一となっている。高電圧上位階調電圧ｖｌは入力側ＭＯＳＦＥＴ１４１−０に入力され、最下位ビットのデータに応じた入力電圧ＩＮＪ＋Ｋ−１は入力側ＭＯＳＦＥＴ１４１−１に入力され、第２ビットのデータに応じた入力電圧ＩＮＪ＋Ｋ−２は２個の入力側ＭＯＳＦＥＴ１４１−２に入力される。以下同様に、第Ｋビットのデータに応じた入力電圧ＩＮＪは２K=1個の入力側ＭＯＳＦＥＴ１４１−Ｋに入力されている。他方、差動対入力側と同じ総数２K個からなる出力側ＭＯＳＦＥＴのゲートは出力バッファ１４５の出力に接続されている。
【００６０】
下位デコーダ部が出力するデータに応じ各ビット毎に高電圧上位階調電圧ｖｌもしくは低電圧上位階調電圧ｖｌ＋１のいずれかの電圧を持つＩＮＪ、 ・・、ＩＮＪ＋Ｋ−３、ＩＮＪ＋Ｋ−２、ＩＮＪ＋Ｋ−１、ｖｌは、それぞれ、２K=1、・・、２2、２、１、１個の差動対入力側ＭＯＳＦＥＴのゲ−トに入力される。
【００６１】
この結果、出力回路の出力電圧は高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を下位Ｋビットのデータに応じ分割したｖｌ＋Ｘ／２K（Ｘは下位Ｋビットの１０進数表示値）となる。
【００６２】
本実施例では、上位デコーダ部４１が上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチ５２、５４を備え、デコーダが上位デコーダ部と選択された隣接上位階調電圧間を分割出力するための下位デコーダ部１１４と図１４に示す出力回路との間に選択スイッチを有し、両スイッチを上位デコーダ部に入力される最下位ビットデータに応じ切り替え、隣接する上位２階調を選択した。この結果、実施例１と同様に、従来２系列必要であった上位デコーダ部中の選択スイッチを一系統としデコーダを構成するスイッチを半減し、データドライバのチップサイズを小さくできる。
【００６３】
また、下位デコーダ部よりデータに応じ各ビット毎に高電圧上位階調電圧ｖｌもしくは低電圧上位階調電圧ｖｌ＋１のいずれかの電圧を出力し、それぞれを出力回路内の２K=1、・・、２2、２、１、１個の差動対入力側ＭＯＳＦＥＴのゲートに入力することにより、上位階調電圧間の電圧分割と出力電圧の選択を行った。この結果、下位デコーダ部の回路構成を簡略化でき、データドライバのチップサイズを縮小できる。
【００６４】
実施例１、実施例２、実施例４では、変調回路用参照電圧ＶＩ０〜ＶＩＭを非発光電圧ＶＥＯＦＦカラー最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した電圧としたが、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等としてもよい。また、上位分割抵抗４０により変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し上位階調電圧ｖ０からｖ８Ｍを発生したが、同様に、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等分割としてもよい。
【００６５】
実施例３では、単色表示に対応して表示コントローラ８が表示データＤＯを出力する場合について述べたが、カラー表示に対応する３出力の表示データＤ０、Ｄ１、Ｄ２を出力する場合についても本発明は同様に実施できる。
【００６６】
また、実施例３では、コモン電極１２１１を前面板に設けたが、横電界方式液晶のようにコモン電極が前面板にある場合でも本発明は同様に実施できる。
【００６７】
さらに、実施例１乃至実施例４では、信号経路切り替え手段として、上位デコーダ部に上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチを設けたが、上位デコーダ部の偶数番の上位階調電圧より高いか低いかいずれかの隣接奇数番の上位階調電圧を選択するためのスイッチを設けてもよいことは言うまでもない。
【図面の簡単な説明】
【００６８】
【図１】本発明の画像表示装置の実施例１を説明する画像表示装置の全体回路構成を示すブロック図である。
【図２】図１に示す変調回路の構成を説明するブロック図である。
【図３】図１に示す走査回路の構成を説明するブロック図である。
【図４】図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細構成の説明図である。
【図５】図４における上位デコーダ部の詳細を示す回路図である。
【図６】図４における下位デコーダ部の詳細を示す回路図である。
【図７】本発明の画像表示装置の実施例２を説明する画像表示装置の上位デコーダ部の回路構成図である
【図８】本発明の画像表示装置の実施例３を説明する画像表示装置の全体回路構成を示すブロック図である。
【図９】図８の変調回路を構成するデータドライバの構成図である。
【図１０】本発明の画像表示装置の実施例３の上位デコーダ部の構成図である。
【図１１】本発明の画像表示装置の実施例３の正極側デコーダにおける図４に示す下位デコーダ部の詳細を示す回路図である。
【図１２】本発明の画像表示装置の実施例４における図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細を示す構成図である。
【図１３】図１２の下位デコーダ部の詳細を示す回路図である。
【図１４】本発明の画像表示装置の実施例４における図２に示すデータドライバ内の出力回路の各列毎のユニットの詳細を示す回路図である。
【符号の説明】
【００６９】
１・・・列配線２・・・行配線、３・・・ＭＩＭ型電子放出素子、４・・・表示パネル、５・・・変調回路、６・・・走査回路、７・・・ドライバ電源、８・・・表示コントローラ、９・・・アノード電源、１０・・・蛍光膜、１１・・・メタルバック（アノード）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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