(57)【要約】【課題】従来技術による高出力化の問題を解決するために、主増幅器と補助増幅器に設けられた高調波処理回路を構成するデバイスの発熱問題を回避し、高効率特性を得ると共に、高出力化を実現可能な高周波電力増幅器を提供する。【解決手段】高周波電力増幅器１は、準マイクロ波帯からマイクロ波帯の信号を分配する９０度ハイブリッド回路１０と、分配された信号をキャリア増幅器として作動するＦＥＴ１３と、ピーク増幅器として作動するＦＥＴ１４にそれぞれ供給し、ドハティ線路２３で合成した後、インピーダンス変換線路２４で変換した後に出力する。キャリア増幅器は、入力整合回路１１と、ＦＥＴ１３と、位相調整線路１５と、λ／４オープンスタブ１６と、出力整合回路２１と、を有している。また、ピーク増幅器は、入力整合回路１２と、ＦＥＴ１４と、インダクタΔＬと、出力整合回路２２と、を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波入力信号に位相差を与えて二つの信号に分配する分配器と、分配された一方の信号を増幅するキャリア増幅回路と、分配された他方の信号を増幅するピーク増幅回路と、キャリア増幅回路の出力とピーク増幅回路の出力とを合成するドハティ合成部と、合成された信号をインピーダンス変換して出力する変換部と、を有する高周波電力増幅器において、
キャリア増幅回路は、
信号増幅を行う第１のＦＥＴと、
第１のＦＥＴのゲートに接続された第１の入力整合回路と、
第１のＦＥＴのドレインに接続され、基本波λの２倍波に対して短絡又は十分小さい負荷となり、基本波λの３倍波に対して開放となり、あるいは、基本波λの２倍波に対して開放又は十分大きい負荷となり、基本波λの３倍波に対して短絡若しくは十分小さい負荷となる第１の高調波処理手段と、
第１の高調波処理手段に接続された第１の出力整合回路と、を有し、
ピーク増幅回路は、
信号増幅を行う第２のＦＥＴと、
第２のＦＥＴのゲートに接続された第２の入力整合回路と、
第２のＦＥＴのドレインに接続され、基本波λの２倍波及び３倍波に対して開放又は十分大きい負荷となる第２の高調波処理手段と、
第２の高調波処理手段に接続された第２の出力整合回路と、
を有することを特徴とする高周波電力増幅器。
【請求項２】
請求項１に記載の高周波電力増幅器において、
第１の高調波処理手段は、
第１のＦＥＴの寄生ドレインソース容量成分と２倍波λ／４オープンスタブとにより、第１のＦＥＴをＦ級又は逆Ｆ級増幅器として動作させることを特徴とする高周波電力増幅器。
【請求項３】
請求項１又は２に記載の高周波電力増幅器において、
第２の高調波処理手段は、
第２のＦＥＴの寄生ドレインソース容量成分と予め設定されたインダクタ成分とにより、第２のＦＥＴをＥ級増幅器として動作させることを特徴とする高周波電力増幅器。
【請求項４】
請求項３に記載の高周波電力増幅器において、
第２の高周波処理手段のインダクタ成分は放熱効果が高いマイクロストリップラインにより形成されていることを特徴とする高周波電力増幅器。
【請求項５】
請求項１から３のいずれか１項に記載の高周波電力増幅器において、
第１又は第２のＦＥＴは、ガリウムヒ素（ＧａＡｓ）ＦＥＴ、又は、高電子移動度トランジスタである窒化ガリウムＨＥＭＴであり、ピーク増幅回路及びキャリア増幅回路は１つのパッケージとしたことを特徴とする高周波電力増幅器。
【請求項６】
請求項３に記載の高周波電力増幅器において、
第１及び第２のＦＥＴは複数のセルを有し、
マイクロストリップラインは、各セルに設けられて接続され、該マイクロストリップラインのインピーダンスは各セルにおける負荷インピーダンスの２倍以上となるように各マイクロストリップラインを離間して配置したことを特徴とする高周波電力増幅器。
【請求項７】
請求項６に記載の高周波電力増幅器において、
各マイクロストリップラインが予め決められた距離だけ離して配置できない場合には、２つのセル毎にマイクロストリップラインをまとめてアイソレーションを確保し、マイクロストリップ線路の両端に電極パッドを設けて各セルからそれぞれ接続したことを特徴とする高周波電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話基地局に用いられる高周波電力増幅器に関し、特に、ドハティ増幅器による高出力の高周波電力増幅器に関する。
【背景技術】
【０００２】
高効率な増幅特性を実現する増幅器としてドハティ（Ｄｏｈｅｒｔｙ）増幅器が知られている。ドハティ増幅器はＡＭ放送送信機用として開発され、その後マイクロ波への応用がなされたものである。このドハティ増幅器は、入力信号を分配する分配器と、例えば、Ａ級からＡＢ級にバイアスされ低入力電圧から作動するキャリア増幅器と、例えば、Ｃ級にバイアスされ入力電力が十分大きい場合に作動するピーク増幅器と、キャリア増幅器の出力電力とピーク増幅器の出力電力を合成する出力回路と、を含んでいる。このような回路構成とすることにより、アイソレーションの無い合成回路で可変負荷を実現して高効率動作を可能としている。
【０００３】
図１５は、従来のドハティ増幅器２００の構成を示している。従来のドハティ増幅器２００は、主増幅器１１０と、補助増幅器１２０と、分配回路１３０と、９０度位相調整回路１３５と、ドハティ回路１４０と、を備えている。ここで、信号周波数に対応する基本波をλとすると、ドハティ回路１４０はλ／４のドハティネットワーク１４１を有することになる。
【０００４】
ここで、主増幅器１１０は、トランジスタ１１２と、トランジスタ１１２の入力及び出力の基本波整合と高調波処理を行う入力回路１１１及び出力回路１１３と、を備えている。
【０００５】
また、補助増幅器１２０は、トランジスタ１２２と、トランジスタ１２２の入力及び出力の基本波整合と高調波処理を行う入力回路１２１と、出力回路１２３と、を備えている。入力回路１２１には、入力整合回路１２１ＡとＦ級高調波処理回路１２１Ｂが設けられ、出力回路１２３には、出力整合回路１２３Ａと高調波処理回路１２３Ｂが設けられている。
【０００６】
しかし、上記ドハティ増幅器２００では、主増幅器１１０と補助増幅器１２０との高調波処理条件が同一であるため、異なる高調波処理が必要な場合でも、共にＦ級動作をしてしまうという問題があった。そこで、特許文献１には、主増幅器の第２次高調波処理と補助増幅器の第２次高調波処理に異なる処理条件を設けることにより高効率特性を得る技術が開示されている。
【０００７】
さらに、高出力の電力増幅回路を実現する回路構成として、特許文献２に示されているように、複数のトランジスタセルを電気的に並列接続したマルチフィンガ型のトランジスタと、複数のトランジスタのゲート電極に接続された入力側整合回路と、各トランジスタセルのゲート電極と入力側整合回路の間にそれぞれ接続された共振回路と、各トランジスタからボンディングワイヤによって接続される細く絞られた出力側整合回路と、を有し、共振回路は、トランジスタの動作周波数の２次高調波の周波数又は２次高調波の周波数を中心とした所定の範囲内で共振してゲート電極に短絡又は十分に低い負荷を与える電力増幅回路が開示されている。
【０００８】
【特許文献１】特開２００４−１２００８６号公報
【特許文献２】特開２００７−６０６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
低出力の高周波電力増幅回路やドハティ増幅回路において、特許文献１で開示されている技術のような異なる高調波処理条件を設定することにより高効率化を実現することができる可能性はあるが、例えば、数百ワットの高出力の電力増幅回路を実現させようとすると、高調波処理回路を構成するデバイスの発熱問題を解決する必要がある。
【００１０】
また、特許文献２で開示されているように、高出力の電力増幅回路において、ＦＥＴチップを単位セルユニットとし、単位セルユニットを多数接続してＩＣ化する場合、ＩＣの大型化によりそれぞれのＦＥＴチップから整合回路までの電気長が長くなり、理想的な１点接続とならず、位相の調整が困難になる。
【００１１】
本発明は、従来技術による高出力化と位相調整の問題を解決するためになされたものであり、主増幅器と補助増幅器に設けられた高調波処理回路を構成するデバイスの発熱問題を回避し、位相調整を容易にすると共に、高効率特性化と高出力化とを実現可能な高周波電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
以上のような目的を達成するために、本発明に係る高周波電力増幅器は、高周波入力信号に位相差を与えて二つの信号に分配する分配器と、分配された一方の信号を増幅するキャリア増幅回路と、分配された他方の信号を増幅するピーク増幅回路と、キャリア増幅回路の出力とピーク増幅回路の出力とを合成するドハティ合成部と、合成された信号をインピーダンス変換して出力する変換部と、を有する高周波電力増幅器において、キャリア増幅回路は、信号増幅を行う第１のＦＥＴと、第１のＦＥＴのゲートに接続された第１の入力整合回路と、第１のＦＥＴのドレインに接続され、基本波λの２倍波に対して短絡又は十分小さい負荷となり、基本波λの３倍波に対して開放となり、あるいは、基本波λの２倍波に対して開放又は十分大きい負荷となり、基本波λの３倍波に対して短絡若しくは分小さい負荷となる第１の高調波処理手段と、第１の高調波処理手段に接続された第１の出力整合回路と、を有し、ピーク増幅回路は、信号増幅を行う第２のＦＥＴと、第２のＦＥＴのゲートに接続された第２の入力整合回路と、第２のＦＥＴのドレインに接続され、基本波λの２倍波及び３倍波に対して開放又は十分大きい負荷となる第２の高調波処理手段と、第２の高調波処理手段に接続された第２の出力整合回路と、を有することを特徴とする。
【００１３】
また、本発明に係る高周波電力増幅器において、第１の高調波処理手段は、第１のＦＥＴの寄生ドレインソース容量成分と２倍波λ／４オープンスタブとにより、第１のＦＥＴをＦ級又は逆Ｆ級増幅器として動作させることを特徴とする。
【００１４】
また、本発明に係る高周波電力増幅器において、第２の高調波処理手段は、第２のＦＥＴの寄生ドレインソース容量成分と予め設定されたインダクタ成分とにより、第２のＦＥＴをＥ級増幅器として動作させることを特徴とする。
【００１５】
また、本発明に係る高周波電力増幅器において、第２の高周波処理手段のインダクタ成分は放熱効果が高いマイクロストリップラインにより形成されていることを特徴とする。
【００１６】
また、本発明に係る高周波電力増幅器において、  第１又は第２のＦＥＴは、ガリウムヒ素（ＧａＡｓ）ＦＥＴ、又は、高電子移動度トランジスタである窒化ガリウムＨＥＭＴであり、ピーク増幅回路及びキャリア増幅回路は１つのパッケージとしたことを特徴とする。
【００１７】
本発明の特徴事項の一つである高調波処理は、準マイクロ波帯からマイクロ波帯であって、高周波電力増幅器の周波数特性から２倍及び３倍のみの処理を行えば十分であり、４倍以上の高調波処理は高調波自体が発生しないこと、及び、位相の合わせ込みが極めて難しいことがシミュレーション及び実験により明らかになったため、意図的に排除したことである。また、３倍の高調波処理が困難な場合、２倍波のみの処理でも改善する場合があることも発明者のシミュレーション及び実験により明らかになった。
【００１８】
また、本発明に係る高周波電力増幅器において、第１及び第２のＦＥＴは複数のセルを有し、マイクロストリップラインは、各セルに設けられて接続され、該マイクロストリップラインのインピーダンスは各セルにおける負荷インピーダンスの２倍以上となるように各マイクロストリップラインを離間して配置したことを特徴とする。
【００１９】
さらに、本発明に係る高周波電力増幅器において、各マイクロストリップラインが予め決められた距離だけ離して配置できない場合には、２つのセル毎にマイクロストリップラインをまとめてアイソレーションを確保し、マイクロストリップ線路の両端に電極パッドを設けて各セルからそれぞれ接続したことを特徴とする。
【発明の効果】
【００２０】
本発明に係る高周波電力増幅器により、さらなる高出力化が可能となり、高効率特性も合わせて実現可能となるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態（以下実施形態という）を、図面に従って説明する。
【００２２】
図１にはドハティ増幅器である高周波電力増幅器１の構成が示されている。高周波電力増幅器１は、準マイクロ波帯からマイクロ波帯の信号を分配する９０度ハイブリッド回路１０と、分配された信号をキャリア増幅器として作動するＦＥＴ１３と、ピーク増幅器として作動するＦＥＴ１４にそれぞれ供給し、ドハティ線路２３で合成した後、インピーダンス変換線路２４でインピーダンス変換して出力する。キャリア増幅器は、入力整合回路１１と、ＦＥＴ１３と、位相調整線路１５と、２倍波λ／４オープンスタブ１６と、出力整合回路２１と、を有している。また、ピーク増幅器は、入力整合回路１２と、ＦＥＴ１４と、インダクタΔＬと、出力整合回路２２と、を有している。
【００２３】
高周波電力増幅器１では、通常、キャリア増幅器はＡ級からＡＢ級の動作点で高効率となるＦ級又は逆Ｆ級動作をさせ、ピーク増幅器はＣ級の動作点で高効率となるＥ級動作をするように異なるバイアスを有するキャリア増幅器及びピーク増幅器をドハティ線路で結合し、飽和点付近で駆動し始めるピーク増幅器の出力側インピーダンスの変化によりキャリア増幅器に与える出力側負荷を減少させるように変化させる。この動作により、高周波電力増幅器１は高い線形性と、飽和出力点からバックオフ６ｄＢにおける高効率化を実現している。
【００２４】
図２には本実施形態の高周波電力増幅器の効率特性が示されている。図２は横軸に出力、縦軸に効率を取り、比較例としてのＦ級動作のキャリア増幅器及びＦ級動作のピーク増幅器による効率特性と、本実施形態であるＦ級動作のキャリア増幅器及びＥ級動作のピーク増幅器による効率特性を示している。
【００２５】
本実施形態で特徴的な事項は、ＦＥＴに内在する寄生ドレインソース容量Ｃｄｓを考慮してドハティ増幅動作をＥ級動作の増幅器で実現したことである。Ｅ級増幅器は飽和電力付近の効率向上がＦ級及び逆Ｆ級に対して大きいことが利点であるが、負荷インピーダンスの変化により効率改善効果は大きく変動する。このため、Ｅ級増幅器はピーク増幅器として使用してピーク電力付近の効率を向上させた。また、Ｆ級もしくは逆Ｆ級増幅器をキャリア増幅器として使用することで、６ｄＢバックオフ付近から飽和電力付近の効率向上に寄与し、比較例の７０％効率に対して効率が最大で５％向上して７５％効率となる。
【００２６】
図３はキャリア増幅器をＦ級又は逆Ｆ級とした場合のスタブ位置によるドレイン効率変化の特性図であり、図１のキャリア増幅器について説明する。図１のキャリア増幅器は、ＦＥＴ１３と、位相調整線路１５と、２倍波でλ／４のオープンスタブと、を有しており、直列に並列共振回路を入れたＦ級、逆Ｆ級の増幅器となっている。ここで、２倍波のショート点位相と位相調整線路の線路インピーダンスの変化の非線形シミュレーション結果を表１に示す。
【００２７】
【表１】
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【００２８】
表１に示すように、ＦＥＴの寄生ドレインソース容量Ｃｄｓを考慮しない場合のオープン点の位相は、基本波の電気長ＥＬが４５度となるが、Ｃｄｓを考慮する場合は、線路インピーダンスＺ０が増加することにより、ＥＬが０度（ショート点）に近づくことが分かる。また、図３より、オープン点位相はＣｄｓにより線路インピーダンスの影響を受けるものの、位相差２５．５度の間ではＦ級又は逆Ｆ級の最大点は連続しており、間に谷部ができず特性が安定していることから、キャリア増幅器にＦ級又は逆Ｆ級を用いても良いことが分かる。次に、ピーク増幅器について示す。
【００２９】
図４はピーク増幅器をＥ級とした回路構成を示している。図４（Ａ）は、ピーク増幅器の通常の回路構成であり、図４（Ｂ）は本実施形態に係る２ＧＨｚ帯、１００ワット級の回路構成を示している。本実施形態では、インダクタΔＬの温度上昇を防止するため、インダクタΔＬと出力整合回路のＬｍとを組み合わせたマイクロストリップライン（Ｚ０，θ０）線路を有するピーク増幅器とした。また、回路設計に当たり、Ｚｍを基準点とし、ＦＥＴ１４にはトランジスタでパワー最大となる負荷インピーダンスをＲＬとＣｄｓの並列回路で表した抵抗分の値としてロードインピーダンスを仮定した。
【００３０】
図５は、ピーク増幅器の調整前の特性と調整後の特性とを示すスミスチャートであり、図５（Ａ）は調整前、図５（Ｂ）は調整後を示している。図５（Ａ）の破線はインダクタΔＬを用いた通常の回路構成によるスミスチャートであり、白印の下向き三角が基本波、２倍波及び３倍波のポイントを示している。また、黒印の下向き三角は図４（Ｂ）のマイクロストリップ線路を用いた回路構成の同様な特性である。図５（Ａ）に示すように、２倍波及び３倍波のポイントは高調波成分の特性の違いにより比較的近い位置となるもののの、インダクタΔＬとマイクロストリップ線路との違いにより２倍波と３倍波はそれぞれ一致しない。
【００３１】
図６はピーク増幅器の調整処理の流れを示している。図６と図５（Ｂ）を用いて調整処理を説明する。調整処理を開始するとステップＳ１０において、Ｅ級動作を可能とするため、マイクロストリップラインの線路インピーダンスＺ０をロードラインインピーダンスＲＬの２倍以上の値に初期値を設定する。ここで、所定の寄生ドレインソース容量Ｃｄｓは、図５（Ｃ）に示すようにＺｍの基準点をＣｄｓの内側と仮定し、完全オープン状態のＦＥＴとしてシュミレーションした値を用いる。
【００３２】
次に、ステップＳ１２において、ロードラインインピーダンスＲＬの２倍以上の値となるようにＺ０に設定し、ステップＳ１４において、θ０による位相調整の設定を行い、ステップＳ１６において特性計算を実行する。ステップＳ１８において、得られた結果がスミスチャートの外周部に接するような反射特性の有無を判定し、反射特性を有していない場合には、ステップＳ１２へ戻り、各パラメータを変更して特性計算を再実行する。ここで、得られた結果が反射特性を有する場合には、ステップＳ２０へ移り、Ｃｄｓによる特性とＥ級との２倍波及び３倍波とがそれぞれ近接しているかどうかを判定する。もし、所定の角度以内に収まらない場合には処理を繰り返し、所定の角度以内に収まる場合には、Ｚ０及びθ０パラメータを記憶媒体に記録して処理を終了する。
【００３３】
このような処理を実行することにより、図５（Ｂ）に示すように、Ｃｄｓにより完全オープン時でもオープンとはならないが、インダクタΔＬとマイクロストリップ線路との違いを吸収し、Ｃｄｓによる特性とＥ級の２倍波及び３倍波との特性を近づけることが可能となり、ピーク増幅器として好ましい特性となる。
【００３４】
次に、キャリア増幅器やピーク増幅器に用いるＥ級増幅器の種々の構成について図１３と図１４を用いて説明する。図１３は実施形態の参考となるＥ級増幅器３０の回路パターン（Ａ）とその等価回路（Ｂ）を示している。図１３のＥ級増幅器３０は、入力ゲート３１と、８個のＦＥＴチップ３２で構成される８ユニットセル（ＦＥＴチップ）と、アルミナ基板上に形成されたマイクロストリップライン３３（Ｚ０，θ０）と、裏面電極を接地した単層チップコンデンサ３４と、出力ドレイン３５と、を備えている。
【００３５】
この回路パターンで特徴的なことは、特許文献２に記載されているように細く絞ったマイクロストリップライン３３を用いたことである。しかし、マイクロストリップライン３３のインピーダンスを高くする目的及び、ボンディングワイヤによる接続性を考慮してストリップライン３３を細く絞ったことで、端部の見かけの伝送線路長と、中心部の見かけの伝送線路長が異なり、位相差が生じることで高周波電力増幅器全体として効率が低下する。
【００３６】
図１４はマイクロストリップライン３３にオープンスタブを形成したＥ級増幅器３０の回路パターン（Ａ）とその等価回路（Ｂ）を示している。図１４のＥ級増幅器３０は、入力ゲート３１とＦＥＴチップ３２と、２倍波でλ／４のオープンスタブ３６（Ｚ１，θ１）を有するマイクロストリップライン３３（Ｚ０，θ０）と、出力ドレイン３５と、を備えている。
【００３７】
この回路の特徴は、図１３で使用していた単層チップコンデンサの替わりにオープンスタブ３６を用いたことである。しかし、この回路では、８ユニットセル化とオープンスタブ３６を配置する場所の制約によりマイクロストリップライン３３の幅が大きくなると共にオープンスタブ３６の幅により位相θ０が理想的な一点接続とならなず、各ＦＥＴチップ３２からオープンスタブ３６までの伝送線路長が異なり、位相差が生じることで高周波電力増幅器全体として効率が低下する。
【００３８】
図７はＥ級増幅器３０の回路パターン（Ａ）とその等価回路（Ｂ）を示している。図７のＥ級増幅器３０は、入力ゲート３１と、８個のＦＥＴチップ３２で構成される８ユニットセル（ＦＥＴチップ）と、アルミナ基板上に形成されたマイクロストリップライン３３（Ｚ０，θ０）と、裏面電極を接地した単層チップコンデンサ３４と、出力ドレイン３５と、を備えている。この回路パターンで特徴的なことは、マイクロストリップライン３３のインピーダンスを高くすることよりも見かけの伝送線路長を等しくしたことである。なお、等価回路（Ｂ）の出力整合回路２２によりインピーダンスを高める構成としている。
【００３９】
図８は、図７に示したＥ級増幅器３０のマイクロストリップライン３３の電磁界シミュレーション結果を示している。ここでは、一例として、準マイクロ波帯，１００ワットクラスのＥ級増幅器としてＦＥＴチップ１〜８を同相で電圧駆動した時の電磁界シミュレーションを行った。
【００４０】
図８のハッチングは色の濃い部分が電流（単位：アンペア／メータ）が大きいことを示し、色の薄い部分は電流が小さいことを示している。図８に示すように、電流はマイクロストリップラインの両端に集中して流れるため、中心部のＦＥＴチップの電流が減少し、各ＦＥＴチップを同相で駆動しているにもかかわらず、電流は不均一となることが明らかになった。この現象は、高出力の増幅器をＦＥＴチップの個数倍で実現する場合、余分にＦＥＴチップが必要となり、回路規模の増加を招くことになる。そこで、図９と図１１に示す回路パターンについて同様の電磁界シミュレーションを行った。
【００４１】
図９は本実施形態に係る別のＥ級増幅器の回路パターン（Ａ）とその等価回路（Ｂ）を示している。回路パターン（Ａ）において、例えば、マイクロストリップライン３３は、基板厚を０．６ｍｍ、比誘電率を１０とし、ライン幅を０．１ｍｍ、ライン間距離を０．２ｍｍとした。
【００４２】
図８に示すように、高周波の電流は、マイクロストリップライン３３の両端に集中して流れるため、ＦＥＴチップ毎にマイクロストリップライン３３を形成して各ＦＥＴチップの高周波電流を均一に流す構成とした。なお、回路パターンを形成するに当たり、各ＦＥＴチップにインピーダンス（Ｚ０，θ０）のマイクロストリップライン３３をアルミナ基板上に配置し、各マイクロストリップライン３３のＺ０は各ＦＥＴチップのロードインピーダンスＲＬの２倍以上となるように、マイクロストリップライン３３の幅を決定した。
【００４３】
図１０は、図９に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を示している。  各ＦＥＴチップを同相で電圧駆動した場合において、各ＦＥＴチップ間で流れる電流は均一となる。しかし、この回路構成では、各マイクロストリップラインのＺ０は各ＦＥＴチップのロードインピーダンスＲＬの２倍以上にする必要があり、回路規模が大きくなる。逆に、回路規模が予め決まっている場合には、マイクロストリップライン間のアイソレーションが十分に取れず、効率が低下することがある。そこで、マイクロストリップライン間のアイソレーションが十分に取れない場合の回路パターンを次に示す。
【００４４】
図１１は、本実施形態に係るさらに別のＥ級増幅器の回路パターンを示している。本実施形態で特徴的なことは、マイクロストリップライン間のアイソレーションが十分に取れない場合には、ワイヤボンド数もしくはＦＥＴチップ数の半分以上の数のマイクロストリップラインにまとめることである。例えば、マイクロストリップライン３３は、基板厚を０．６ｍｍ、比誘電率を１０とし、ライン幅を０．２ｍｍ、アイソレーションを取るためにライン間距離を０．４ｍｍとした。また、ＦＥＴチップとマイクロストリップライン３３の１つのラインの中心線から離れて位置する電極パッドとをワイヤボンドで接続している。
【００４５】
図１２は図１１に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を示している。図１１の結果は、図１０の結果と同様な傾向を示し、各ＦＥＴチップを同相で電圧駆動した場合において、ラインの中心部に電流の低下する領域が若干発生するが、各ＦＥＴチップ間で流れる電流は均一となる。
【００４６】
上述した構成により、複数のＦＥＴチップを用いて高出力化が実現出来ると共に、均一なＥ級の高調波処理に加え、基本ユニットセルから設計しＦＥＴチップ数を増やしても諸特性を維持すること（スケーリング設計）が容易になる。
【００４７】
以上、上述したように、本実施形態による高周波電力増幅器により、さらなる高出力化が可能となり、高効率特性も合わせて実現可能となる。なお、本実施形態ではピーク増幅器に窒化ガリウムＨＥＭＴによるＥ級増幅器を用いた。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る高周波電力増幅器の構成を示す構成図である。
【図２】本実施形態に係る高周波電力増幅器の効率特性を示す特性図である。
【図３】本実施形態に係るキャリア増幅器をＦ級又は逆Ｆ級とした場合のスタブ位置によるドレイン効率変化の特性図である。
【図４】本実施形態に係るピーク増幅器をＥ級とした回路構成を説明する説明図である。
【図５】本実施形態に係るピーク増幅器の調整前の特性と調整後の特性とを説明する説明図である。
【図６】本実施形態に係るピーク増幅器の調整処理の流れを示すフローチャート図である。
【図７】本実施形態に係るＥ級増幅器の回路パターンとその等価回路を説明する説明図である。
【図８】図７に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を説明する説明図である。
【図９】本実施形態に係る別のＥ級増幅器の回路パターンとその等価回路を説明する説明図である。
【図１０】図９に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を説明する説明図である。
【図１１】本実施形態に係るさらに別のＥ級増幅器の回路パターンを説明する説明図である。
【図１２】図１１に示したＥ級増幅器のマイクロストリップラインの電磁界シミュレーション結果を説明する説明図である。
【図１３】本実施形態の参考となるＥ級増幅器の回路パターンとその等価回路を説明する説明図である。
【図１４】本実施形態の参考となる実施形態のＥ級増幅器の回路パターンとその等価回路を説明する説明図である。
【図１５】従来のドハティ増幅器の構成を示す構成図である。
【符号の説明】
【００４９】
１  高周波電力増幅器、１０  ９０度ハイブリッド回路、１１，１２，１２１Ａ  入力整合回路、１３，１４  ＦＥＴ、１５  位相調整線路、１６，３６  λ／４オープンスタブ、１８，３３  マイクロストリップライン、２１，２２  出力整合回路、２３  ドハティ線路、２４  インピーダンス変換線路、３０  Ｅ級増幅器、３１  入力ゲート、３２  ＦＥＴチップ、３４  単層チップコンデンサ、３５  出力ドレイン、１１０  主増幅器、１１１，１２１  入力回路、１１２，１２２  トランジスタ、１１３，１２３  出力回路、１１３Ａ，１２３Ａ  出力整合回路、１１３Ｂ，１２３Ｂ  高調波処理回路、１２０  補助増幅器、１３０  分配回路、１３５  ９０度位相調整回路、１４０  ドハティ回路、１４１  ドハティネットワーク、２００  ドハティ増幅器。
【図１】
2009239882.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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