(57)【要約】【課題】  システムＬＳＩにおけるマスタブロックおよびスレーブブロックのマクロについてバス接続状態での動作上の不具合の早期検出を可能にする。【解決手段】  複数の機能ブロックがバスを介して接続されるシステムＬＳＩのマスタブロックおよびスレーブブロックのマクロに、マクロを制御するマクロ制御動作およびマクロの動作の正常／異常を判定するマクロ検証動作を実施するテスト回路を組み込み、テスト回路が組み込まれたマクロをバスに接続した検証環境を構築して、マスタブロックおよびスレーブブロックのマクロについてバス接続検証および機能検証を実施する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数の機能ブロックがバスを介して接続されるシステムＬＳＩのマスタブロックおよびスレーブブロックのマクロに対して適用されるマクロ検証方法であって、
前記マスタブロックおよび前記スレーブブロックのマクロに、マクロを制御するマクロ制御動作およびマクロの動作の正常／異常を判定するマクロ検証動作を実施するテスト回路を組み込み、
テスト回路が組み込まれたマクロをバスに接続した検証環境を構築して、前記マスタブロックおよび前記スレーブブロックのマクロについてバス接続検証および機能検証を実施することを特徴とするマクロ検証方法。
【請求項２】
請求項１に記載のマクロ検証方法において、
前記マスタブロック側のテスト回路および前記スレーブブロック側のテスト回路は、前記マクロ制御動作および前記マクロ検証動作を状態遷移により実現する状態遷移部を備えることを特徴とするマクロ検証方法。
【請求項３】
請求項１または２に記載のマクロ検証方法において、
前記マスタブロック側のテスト回路および前記スレーブブロック側のテスト回路は、自身側の前記マクロ検証動作の結果に加えて相手側の前記マクロ検証動作の結果を格納する検証結果格納部を備えることを特徴とするマクロ検証方法。
【請求項４】
請求項１〜３のいずれか１項に記載のマクロ検証方法において、
前記マスタブロックは、通信機能を具現する機能ブロックであり、
前記マスタブロック側のテスト回路は、前記マクロ検証動作の実施時に、マクロの通信動作の準備が完了したか否かに基づいてマクロの通信動作の正常／異常を判定することを特徴とするマクロ検証方法。
【請求項５】
請求項１に記載のマクロ検証方法において、
前記マスタブロック側のテスト回路および前記スレーブブロック側のテスト回路は、
前記バスの仕様に従ってコマンドを解析するコマンド解析部と、
前記マクロ検証動作の検証内容を指定する検証内容指定部と、
前記マクロ検証動作に用いられるデータを格納するデータ格納部と、
前記マクロ検証動作の結果を格納する検証結果格納部と、
前記マクロ制御動作および前記マクロ検証動作を状態遷移により実現する状態遷移部と、
前記バスの仕様に従ってコマンドを発行するコマンド発行部とを備えることを特徴とするマクロ検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩ（Large Scale Integration）におけるマスタブロックおよびスレーブブロックのマクロの検証技術に関する。
【背景技術】
【０００２】
従来技術においては、マスタブロックおよびスレーブブロックのマクロの間でデータ転送が所定のバスプロトコルに従って正常に実施されることを検証するバス接続検証については、システムがある程度完成した段階で実施する必要がある。なお、マクロとは、ＲＴＬ（Register Transfer Level）記述等のソフトウェア形態のデバイスを意味する。マスタブロックおよびスレーブブロックのマクロが正常に動作することを検証する機能検証についても、システムのアプリケーションによるマクロの操作（マクロの内部レジスタの設定）が必要となるため、システムがある程度完成した段階で実施する必要がある。従って、マスタブロックおよびスレーブブロックのマクロをバスに接続した状態でのマクロの動作上の不具合（バグ）を検出するための検証については、アプリケーションを含めたシステムがある程度完成するまで実施できないのが現状である。また、システム検証が実施できるような検証環境を構築するには、高いスキルおよび多大な工数が必要となる。
【０００３】
なお、システムＬＳＩの検証技術については、特許文献１〜４等に開示されている。
【特許文献１】特開２００６−２５２２６７号公報
【特許文献２】特開２０００−８２０８６号公報
【特許文献３】特開２００５−３２８４７２号公報
【特許文献４】特開２００１−１８９３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
システム検証段階でマスタブロックおよびスレーブブロックのマクロに動作上の不具合が存在すると、その不具合を解消するための手戻りが発生するため、システムＬＳＩの開発期間が長くなる。このため、システム検証用の検証環境を構築する前の段階で（マスタブロックおよびスレーブブロックのマクロの設計段階で）マスタブロックおよびスレーブブロックのマクロについてバス接続状態での動作上の不具合を検出したいという強い要望がある。
【０００５】
本発明の目的は、システムＬＳＩにおけるマスタブロックおよびスレーブブロックのマクロについてバス接続状態での動作上の不具合の早期検出を可能にすることにある。
【課題を解決するための手段】
【０００６】
複数の機能ブロックがバスを介して接続されるシステムＬＳＩのマスタブロックおよびスレーブブロックのマクロに、マクロを制御するマクロ制御動作およびマクロの動作の正常／異常を判定するマクロ検証動作を実施するテスト回路を組み込み、テスト回路が組み込まれたマクロをバスに接続した検証環境を構築して、マスタブロックおよびスレーブブロックのマクロについてバス接続検証および機能検証を実施する。
【０００７】
例えば、マスタブロック側のテスト回路およびスレーブブロック側のテスト回路は、マクロ制御動作およびマクロ検証動作を状態遷移により実現する状態遷移部を備える。例えば、マスタブロック側のテスト回路およびスレーブブロック側のテスト回路は、自身側のマクロ検証動作の結果に加えて相手側のマクロ検証動作の結果を格納する検証結果格納部を備える。例えば、マスタブロックは、通信機能を具現する機能ブロックであり、マスタブロック側のテスト回路は、マクロ検証動作の実施時に、マクロの通信動作の準備が完了したか否かに基づいてマクロの通信動作の正常／異常を判定する。
【０００８】
例えば、マスタブロック側のテスト回路およびスレーブブロック側のテスト回路は、バスの仕様に従ってコマンドを解析するコマンド解析部と、マクロ検証動作の検証内容を指定する検証内容指定部と、マクロ検証動作に用いられるデータを格納するデータ格納部と、マクロ検証動作の結果を格納する検証結果格納部と、マクロ制御動作およびマクロ検証動作を状態遷移により実現する状態遷移部と、バスの仕様に従ってコマンドを発行するコマンド発行部とを備える。
【発明の効果】
【０００９】
マスタブロックおよびスレーブブロックのマクロにテスト回路を組み込むことで、バス接続検証および機能検証に関してＣＰＵ（Central Processing Unit）の介在が不要になり、マスタブロックおよびスレーブブロックのマクロを１対１でバスに接続した検証環境でバス接続検証および機能検証を実施することができる。従って、アプリケーションを含めたシステムが完成する前の段階で（マスタブロックおよびスレーブブロックのマクロの設計段階で）マスタブロックおよびスレーブブロックのマクロについてバス接続状態での動作上の不具合を検出することが可能になる。このため、手戻りの工数を最小限に抑えることができ、システムＬＳＩの開発期間の短縮に大きく寄与する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を用いて説明する。
【００１１】
図１は、本発明の一実施形態を示している。図２は、システムＬＳＩの一例を示している。図３は、スレーブマクロのテスト回路の詳細を示している。図４は、マスタマクロのテスト回路の詳細を示している。
【００１２】
本発明の一実施形態では、図１に示すように、テストベンチ１００と、バス２００を介して接続されたマスタマクロ３００およびスレーブマクロ４００とを用いたマクロ検証用シミュレーションがコンピュータ上で実行されることにより、マスタマクロ３００およびスレーブマクロ４００のバス接続検証および機能検証が実施される。例えば、マスタマクロ３００は、図２に示すシステムＬＳＩ５００（ＣＰＵ５１０、マスタブロック５２０、５３０およびスレーブブロック５４０、５５０、５６０、５７０がバス５８０を介して接続されるシステムＬＳＩ）におけるマスタブロック５２０のマクロに相当し、スレーブマクロ４００は、図２に示すシステムＬＳＩ５００におけるスレーブブロック５４０のマクロに相当する。
【００１３】
テストベンチ１００は、マスタマクロ３００（テスト回路３３０）およびスレーブマクロ４００（テスト回路４３０）の初期設定を実施する。マスタマクロ３００は、マクロコア３１０、マスタインタフェース（マスタＩＦ）３２０ａ、スレーブインタフェース（スレーブＩＦ）３２０ｂおよびテスト回路３３０を有する。マクロコア３１０は、ＵＳＢ（Universal Serial Bus）ホストである。マスタインタフェース３２０ａは、所定のバスプロトコル（システムで採用されるバスプロトコル）に準拠したマスタ用バスインタフェースである。スレーブインタフェース３２０ｂは、所定のバスプロトコルに準拠したスレーブ用バスインタフェースである。
【００１４】
テスト回路３３０は、図３に示すように、コマンドデコーダ３３１、ファンクションレジスタ３３２、ＦＩＦＯ（First-In First-Out）３３３、ステータスレジスタ３３４、コマンドコントローラ３３５およびステートマシン３３６を有する。コマンドデコーダ３３１は、所定のバスプロトコルに従ってコマンドを解析し、アクセス種別やアクセス先等を特定する。ファンクションレジスタ３３２は、ステートマシン３３６に初期化を指示するための初期化ビット、ステートマシン３３６に検証開始を指示するための検証開始ビットやステートマシン３３６に検証内容（送信動作や受信動作等）を指示するための検証内容ビット等を有する。ＦＩＦＯ３３３は、バス接続検証および機能検証に使用される各種データを格納する。ステータスレジスタ３３４は、バス接続検証および機能検証の結果等を格納する。コマンドコントローラ３３５は、所定のバスプロトコルに従ってコマンドを発行する。ステートマシン３３６は、マクロ制御動作（マクロコア３１０の制御）やマクロ検証動作（マクロコア３１０の動作に関する正常／異常の判定）等を状態遷移により実現する。
【００１５】
スレーブマクロ４００は、マクロコア４１０、スレーブインタフェース（スレーブＩＦ）４２０およびテスト回路４３０を有する。マクロコア４１０は、ＲＡＭ（Random Access Memory）である。スレーブインタフェース４２０は、所定のバスプロトコルに準拠したスレーブ用バスインタフェースである。
【００１６】
テスト回路４３０は、図４に示すように、コマンドデコーダ４３１と、ファンクションレジスタ４３２、ＦＩＦＯ４３３、ステータスレジスタ４３４、コマンドコントローラ４３５およびステートマシン４３６を有する。コマンドデコーダ４３１は、所定のバスプロトコルに従ってコマンドを解析し、アクセス種別やアクセス先等を特定する。ファンクションレジスタ４３２は、ステートマシン４３６に初期化を指示するための初期化ビット、ステートマシン４３６に検証開始を指示するための検証開始ビットやステートマシン４３６に検証内容（読み出し動作や書き込み動作等）を指示するための検証内容ビット等を有する。ＦＩＦＯ４３３は、バス接続検証および機能検証に使用される各種データを格納する。ステータスレジスタ４３４は、バス接続検証および機能検証の結果等を格納する。コマンドコントローラ４３５は、所定のバスプロトコルに従ってコマンドを発行する。ステートマシン４３６は、マクロ制御動作（マクロコア４１０の制御）やマクロ検証動作（マクロコア４１０の動作に関する正常／異常の判定）等を状態遷移により実現する。
【００１７】
図５〜７は、マクロ検証時のデータフローを示している。図８は、マクロ検証シーケンスを示している。マスタマクロ３００およびスレーブマクロ４００を１対１でバス２００に接続した検証環境によるマクロ検証用シミュレーションの実行中には、例えば、以下に示すような動作が順次実施される。
（１）テストベンチ１００は、スレーブ側テスト回路４３０のファンクションレジスタ４３２の初期化ビットを“有効”に設定する。これにより、スレーブ側テスト回路４３０のステートマシン４３６の初期化が実施される。また、テストベンチ１００は、スレーブ側テスト回路４３０のＦＩＦＯ４３３にマスタ側マクロコア３１０（ＵＳＢホスト）の受信データの期待値を書き込む。
（１ａ）スレーブ側テスト回路４３０からテストベンチ１００に対してスレーブ応答（正常／異常）が発行される。
（２）テストベンチ１００は、スレーブ側マクロコア４１０（ＲＡＭ）にマスタ側マクロコア３１０（ＵＳＢホスト）の送信データ、送信動作用の転送内容データおよび受信動作用の転送内容データを書き込む。なお、転送内容データとは、マスタ側マクロコア３１０（ＵＳＢホスト）に実行させるデータ転送の内容（データ転送方向や転送データサイズ等）を示すデータを意味する。
（２ａ）スレーブ側マクロコア４１０からテストベンチ１００に対してスレーブ応答（正常／異常）が発行される。
（３）テストベンチ１００は、マスタ側テスト回路３３０のファンクションレジスタ３３２の初期化ビットを“有効”に設定する。これにより、マスタ側テスト回路３３０のステートマシン３３６の初期化が実施される。また、テストベンチ１００は、マスタ側テスト回路３３０のファンクションレジスタ３３２の検証内容ビットを送信動作および受信動作の双方を示す値に設定する。更に、テストベンチ１００は、マスタ側テスト回路３３０のＦＩＦＯ３３３にマスタ側マクロコア３１０（ＵＳＢホスト）の受信データを書き込むとともに、マスタ側テスト回路３３０のＦＩＦＯ３３３にマスタ側マクロコア３１０（ＵＳＢホスト）の送信データ、送信動作用の転送内容データおよび受信動作用の転送内容データの期待値を書き込む。
（３ａ）マスタ側テスト回路３３０からテストベンチ１００に対してスレーブ応答（正常／異常）が発行される。
（４）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３３０のファンクションレジスタ３３２の初期化ビットが“有効”に設定されると、マスタ側マクロコア３１０（ＵＳＢホスト）に対してデータ転送の実行に必要となるレジスタ設定を実施する。
（５）テストベンチ１００は、マスタ側テスト回路３３０のファンクションレジスタ３３２の検証開始ビットを“有効”に設定する。
（５ａ）マスタ側テスト回路３３０からテストベンチ１００に対してスレーブ応答（正常／異常）が発行される。
（６）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３００のファンクションレジスタ３３２の検証開始ビットが“有効”に設定されると、マスタ側マクロコア３１０（ＵＳＢホスト）に対してデータ転送を開始させるためのレジスタ設定を実施する。
（７）マスタ側マクロコア３１０（ＵＳＢホスト）は、スレーブ側マクロコア４１０（ＲＡＭ）から送信動作用の転送内容データを読み出す。
（７ａ）スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロコア３１０（ＵＳＢホスト）に対してスレーブ応答（正常／異常）が発行される。
（８）マスタ側テスト回路３３０のステートマシン３３６は、スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロコア３１０（ＵＳＢホスト）に転送された送信動作用の転送内容データをマスタ側テスト回路３３０のＦＩＦＯ３３３に格納されている期待値と比較し、比較結果（一致／不一致）に応じてマスタ側テスト回路３３０のステータスレジスタ３３４の第１期待値比較結果ビットを設定する。
（９）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３３０のステータスレジスタ３３４の第１期待値比較結果ビットの設定値に合わせてスレーブ側テスト回路４３０のステータスレジスタ４３４の第１期待値比較結果ビットを設定する。
（９ａ）スレーブ側テスト回路４３０からマスタ側テスト回路３３０に対してスレーブ応答（正常／異常）が発行される。
（１０）マスタ側マクロコア３１０（ＵＳＢホスト）は、スレーブ側マクロコア４１０（ＲＡＭ）から送信データを読み出す。
（１０ａ）スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロコア３１０（ＵＳＢホスト）に対してスレーブ応答（正常／異常）が発行される。
（１１）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側マクロコア３１０（ＵＳＢホスト）による送信データ読み出し完了信号の出力の有無に応じてマスタ側テスト回路３３０のステータスレジスタ３３４の送信データ読み出し完了ビットを設定する。
（１２）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３３０のステータスレジスタ３３４の送信データ読み出し完了ビットの設定値に合わせてスレーブ側テスト回路４３０のステータスレジスタ４３４の送信データ読み出し完了ビットを設定する。
（１２ａ）スレーブ側テスト回路４３０からマスタ側テスト回路４３０に対してスレーブ応答（正常／異常）が発行される。
（１３）マスタ側テスト回路３３０のステートマシン３３６は、スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロコア３１０（ＵＳＢホスト）に転送された送信データをマスタ側テスト回路３３０のＦＩＦＯ３３３に格納されている期待値と比較し、比較結果（一致／不一致）に応じてマスタ側テスト回路３３０のステータスレジスタ３２４の第２期待値比較結果ビットを設定する。
（１４）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３３０のステータスレジスタ３３４の第２期待値比較結果ビットの設定値に合わせてスレーブ側テスト回路４３０のステータスレジスタ４３４の第２期待値比較結果ビットを設定する。
（１４ａ）スレーブ側テスト回路４３０からマスタ側テスト回路３３０に対してスレーブ応答（正常／異常）が発行される。
（１５）マスタ側マクロコア３１０（ＵＳＢホスト）は、スレーブ側マクロコア４１０（ＲＡＭ）から受信動作用の転送内容データを読み出す。
（１５ａ）スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロコア３１０（ＵＳＢホスト）に対してスレーブ応答（正常／異常）が発行される。
（１６）マスタ側テスト回路３３０のステートマシン３３６は、スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロ３１０（ＵＳＢホスト）に転送された受信動作用の転送内容データをマスタ側テスト回路３３０のＦＩＦＯ３３３に格納されている期待値と比較し、比較結果（一致／不一致）に応じてマスタ側テスト回路３３０のステータスレジスタ３３４の第３期待値比較結果ビットを設定する。
（１７）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３３０のステータスレジスタ３３４の第３期待値比較結果ビットの設定値に合わせてスレーブ側テスト回路４３０のステータスレジスタ４３４の第３期待値比較結果ビットを設定する。
（１７ａ）スレーブ側テスト回路４３０からマスタ側テスト回路３３０に対してスレーブ応答（正常／異常）が発行される。
（１８）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側マクロコア３１０（ＵＳＢホスト）内のＦＩＦＯにマスタ側テスト回路３３０のＦＩＦＯ３３３に格納されている受信データを書き込む。
（１９）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側マクロコア３１０（ＵＳＢホスト）による受信データ書き込み完了信号の出力の有無に応じてマスタ側テスト回路３３０のステータスレジスタ３３４の受信データ書き込み完了ビットを設定する。
（２０）マスタ側テスト回路３３０のステートマシン３３６は、マスタ側テスト回路３３０のステータスレジスタ３３４の受信データ書き込み完了ビットの設定値に合わせてスレーブ側テスト回路４３０のステータスレジスタ４３４の受信データ書き込み完了ビットを設定する。
（２０ａ）スレーブ側テスト回路４３０からマスタ側テスト回路３３０に対してスレーブ応答（正常／異常）が発行される。
（２１）マスタ側マクロコア３１０（ＵＳＢホスト）は、スレーブ側マクロコア４１０（ＲＡＭ）に受信データを書き込む。
（２１ａ）スレーブ側マクロコア４１０（ＲＡＭ）からマスタ側マクロコア３１０（ＵＳＢホスト）に対してスレーブ応答（正常／異常）が発行される。
（２２）スレーブ側テスト回路４３０のステートマシン４３６は、マスタ側マクロ３１０（ＵＳＢホスト）からスレーブ側マクロコア４１０（ＲＡＭ）に転送された受信データをスレーブ側テスト回路４３０のＦＩＦＯ４３３に格納されている期待値と比較し、比較結果（一致／不一致）に応じてスレーブ側テスト回路４３０のステータスレジスタ４３４の第４期待値比較結果ビットを設定する。
【００１８】
図９は、システムＬＳＩの開発工程の一例を示している。一般に、システムＬＳＩの開発工程（マクロの開発を含む場合）は、システムＬＳＩ仕様設計、マクロ仕様設計、マクロ設計、マクロ検証、システム構築（バス実装、ＣＰＵ実装やアプリケーション開発等）、システム検証、バグ修正およびシステム最終検証の工程に分けられる。本発明の一実施形態においては、マスタマクロ３００およびスレーブマクロ４００にテスト回路３３０およびテスト回路４３０をそれぞれ組み込むことで、バス接続検証および機能検証に関してＣＰＵの介在が不要になり、マスタマクロ３００およびスレーブマクロ４００を１対１でバス２００に接続した検証環境でバス接続検証および機能検証を実施することができる。従って、システム検証段階ではなくマクロ検証段階でマスタマクロ３００およびスレーブマクロ４００についてバス接続状態でのバグを検出することが可能になる。このため、バグ修正のための手戻りの工数を最小限に抑えることができ、システムＬＳＩの開発期間の短縮に大きく寄与する。なお、マスタマクロ３００の機能検証については、テスト回路３３０の実装に依存するが、マスタマクロ３００の主要機能の一部でも検証が可能になることで、システム検証段階でのマスタマクロ３００のバグを減らすことができる。
【００１９】
また、マスタマクロ３００が外部から調達されたマクロである場合でも、テスト回路３３０が組み込まれていることで、マスタマクロ３００を動作させるための知識の習得に多くの時間を掛けなくても、テスト回路３３０のファンクションレジスタ３３２を設定するだけで、マスタマクロ３００およびスレーブマクロ４００のバス接続検証および機能検証を実施することができる。
【００２０】
更に、テスト回路３３０のステータスレジスタ３３４およびテスト回路４３０のステータスレジスタ４３４においては、バス接続検証および機能検証の結果（期待値比較結果等）が共有されるため、テスト回路３３０のステータスレジスタ３３４またはテスト回路４３０のステータスレジスタ４３４のいずれかを参照するだけで、マスタマクロ３００およびスレーブマクロ４００の双方に関して検証結果を確認することができる。
【００２１】
また、テスト回路３３０においては、マクロコア３１０（ＵＳＢホスト）の通信動作の準備が完了したか否か（送信データ読み出し完了信号や受信データ書き込み完了信号の出力の有無）に基づいてマクロコア３１０（ＵＳＢホスト）の通信動作の正常／異常が判定されるため、マクロコア３１０（ＵＳＢホスト）に通信動作を実施させることなくマスタマクロ３００の機能検証を実施することができる。
【００２２】
以上、本発明について詳細に説明してきたが、前述の実施形態は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態を示す図である。
【図２】システムＬＳＩの一例を示す図である。
【図３】マスタマクロのテスト回路の詳細を示す図である。
【図４】スレーブマクロのテスト回路の詳細を示す図である。
【図５】マクロ検証時のデータフローを示す図（その１）である。
【図６】マクロ検証時のデータフローを示す図（その２）である。
【図７】マクロ検証時のデータフローを示す図（その３）である。
【図８】マクロ検証シーケンスを示す図である。
【図９】システムＬＳＩの開発工程の一例を示す図である。
【符号の説明】
【００２４】
１００‥テストベンチ；２００‥バス；３００‥マスタマクロ；３１０‥マクロコア（ＵＳＢホスト）；３２０ａ‥マスタインタフェース；３２０ｂ‥スレーブインタフェース；３３０‥テスト回路；３３１‥コマンドデコーダ；３３２‥ファンクションレジスタ；３３３‥ＦＩＦＯ；３３４‥ステータスレジスタ；３３５‥コマンドコントローラ；３３６‥ステートマシン；４００‥スレーブマクロ；４１０‥マクロコア（ＲＡＭ）；４２０‥スレーブインタフェース；４３０‥テスト回路；４３１‥コマンドデコーダ；４３２‥ファンクションレジスタ；４３３‥ＦＩＦＯ；４３４‥ステータスレジスタ；４３５‥コマンドコントローラ；４３６‥ステートマシン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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