(57)【要約】      （修正有）【課題】トランジスタの相互コンダクタンスのばらつきを低減することができる半導体回路及び電子機器を提供する。【解決手段】第１の電源ＶＤＤと第１〜第３のノードＮＡ１〜ＮＡ３との間に設けられる第１〜第３の電流源ＩＳＡ１〜ＩＳＡ３と、第１〜第３のノードと第２の電源ＶＳＳとの間に設けられる第１〜第３のトランジスタＴＡ１〜ＴＡ３と、その第１の入力端子に第１のノードが接続され、その第２の入力端子に第２のノードが接続され、第１〜第３の電流源を制御する演算増幅器ＯＰＡ１と、第３のトランジスタの相互コンダクタンスのばらつき低減用に、第１のノードと、第１のトランジスタのドレインが接続される第４のノードＮＡ４との間に設けられるばらつき低減用電圧源ＶＳＡ１１と、相互コンダクタンスのばらつき低減用に、第４のノードと第２の電源との間に設けられるばらつき低減用電流源ＩＳＡ１１とを含む。【選択図】図１
2009130277.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第１のノードとの間に設けられる第１の電流源と、
前記第１のノードと第２の電源との間に設けられる第１のトランジスタと、
前記第１の電源と第２のノードとの間に設けられる第２の電流源と、
前記第２のノードと前記第２の電源との間に設けられる第２のトランジスタと、
前記第１の電源と第３のノードとの間に設けられる第３の電流源と、
前記第３のノードと前記第２の電源との間に設けられる第３のトランジスタと、
その第１の入力端子に前記第１のノードが接続され、その第２の入力端子に前記第２のノードが接続され、前記第１〜第３の電流源を制御する演算増幅器と、
前記第３のトランジスタの相互コンダクタンスのばらつき低減用に、前記第１のノードと、前記第１のトランジスタのドレインが接続される第４のノードとの間に設けられるばらつき低減用電圧源と、
前記相互コンダクタンスのばらつき低減用に、前記第４のノードと前記第２の電源との間に設けられるばらつき低減用電流源とを含むことを特徴とする半導体回路。
【請求項２】
請求項１において、
前記第１〜第３のトランジスタは、ドレインとゲートが接続されていることを特徴とする半導体回路。
【請求項３】
請求項１または請求項２において、
前記第１〜第３の電流源の各々は、電流源用トランジスタにより構成され、前記電流源用トランジスタのゲートの各々は、前記演算増幅器の出力端子と接続されることを特徴とする半導体回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１の電源と前記第１のノードとの間に設けられる電流源と、
前記第１のノードと前記第４のノードとの間に設けられる第１の抵抗と、
前記第２のノードと前記第２のトランジスタのドレインとの間に設けられる第２の抵抗とを含み、
前記ばらつき低減用電圧源は、前記電流源と前記第１の抵抗により構成されることを特徴とする半導体回路。
【請求項５】
請求項４において、
前記第１の抵抗および前記第２の抵抗の抵抗値が同一であることを特徴とする半導体回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１〜第３のトランジスタの各々は、同一のユニットトランジスタにより構成されており、
前記第１および第２のトランジスタの各々は、少なくとも１つであって同数の前記ユニットトランジスタにより構成され、
前記第３のトランジスタは、少なくとも１つの前記ユニットトランジスタにより構成されることを特徴とする半導体回路。
【請求項７】
請求項１乃至６のいずれかに記載の半導体回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路、および電子機器等に関する。
【背景技術】
【０００２】
半導体回路に含まれるトランジスタの相互コンダクタンス等の特性は、温度変動や電源電圧変動等の環境変化によって、ばらつきが発生する。このばらつきは、当該環境変化が大きくなるにつれて、増加する傾向にある。また、このようなトランジスタの特性は、半導体回路の製造プロセスによっても、ばらつきが生じる。当該ばらつきが増加すると、トランジスタ等からなる半導体回路を含む電子機器の動作が不安定になることがあるので、トランジスタ特性のばらつきが低減されることが好ましい。特に、ＢＰＦ（Band Pass Filter）やＬＮＡ（Low Noise Amplifier）、ＰＡ（Power Amplifier）等の回路部分の利得は、トランジスタの相互コンダクタンスｇｍ等の特性のばらつきの影響を受けやすいので、当該トランジスタの特性のばらつきを低減させて、動作の安定性を向上させることが望ましい。
【０００３】
このようなトランジスタの特性のばらつきを低減させるために、基板上に設けた複数のトランジスタの少なくとも一つのドレイン電流をモニタして、そのモニタされた電流値に応じて、基板電位を調整する手段が基板電流を調整して、集積回路本体側のトランジスタのドレイン電流を最適な値に調整する従来技術が特許文献１に開示されている。この従来技術によると、ドレイン電流の温度依存性、および半導体回路の製造の際のプロセスばらつき依存性を軽減できる。
【特許文献１】特開２００４−１６５６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の特許文献１に開示された従来技術では、基板電位を調整する手段によって、特性を安定させたいトランジスタの基板電流を調整した後に、集積回路本体の複数のＭＯＳＦＥＴのドレイン電流を最適な値に調整する。すなわち、トランジスタの特性のばらつきを低減させる際に、特性を調整したいトランジスタのドレイン電流は、使用されるものの、当該トランジスタのドレイン電圧は、使用されない。このため、特性を調整したいトランジスタの基板電位がグランド等と分離されていなければ、トランジスタの利得が影響する回路部分における当該トランジスタの特性のばらつきを一定にする作用が十分に及ぼせない。
【０００５】
本発明に係る幾つかの態様によれば、例えば、トランジスタの相互コンダクタンス等の特性の変化の影響を受け易い回路部分において、トランジスタの相互コンダクタンスのばらつきを低減できる。
【課題を解決するための手段】
【０００６】
本発明は、第１の電源と第１のノードとの間に設けられる第１の電流源と、第１のノードと第２の電源との間に設けられる第１のトランジスタと、第１の電源と第２のノードとの間に設けられる第２の電流源と、第２のノードと第２の電源との間に設けられる第２のトランジスタと、第１の電源と第３のノードとの間に設けられる第３の電流源と、第３のノードと第２の電源との間に設けられる第３のトランジスタと、その第１の入力端子に第１のノードが接続され、その第２の入力端子に第２のノードが接続され、第１〜第３の電流源を制御する演算増幅器と、第３のトランジスタの相互コンダクタンスのばらつき低減用に、第１のノードと、第１のトランジスタのドレインが接続される第４のノードとの間に設けられるばらつき低減用電圧源と、相互コンダクタンスのばらつき低減用に、第４のノードと第２の電源との間に設けられるばらつき低減用電流源とを含む半導体回路に関係する。
【０００７】
本発明の半導体回路によれば、まず、演算増幅器のイマジナルショート機能により第１のノードと第２のノードの電位差が０に近づく。そして、第１のノードと第４のノードとの間にばらつき低減用電圧源を設けることによって、第１のノードと第４のノードの電位差がほぼ一定に保たれ、第４のノードと第２の電源との間にばらつき低減用電流源をさらに設けることによって、第４のノードからばらつき低減用電流源を介して第２の電源にほぼ一定の電流が流れるようになる。このため、ばらつき低減用電圧源およびばらつき低減用電流源で決まる第３のトランジスタの相互コンダクタンスがほぼ一定にあり、当該相互コンダクタンスのばらつきが低減できる。
【０００８】
このとき、本発明では、第１〜第３のトランジスタは、ドレインとゲートが接続されていることとしてもよい。
【０００９】
このようにすれば、第１〜第３のトランジスタに流れる電流を同じにすれば、これらのトランジスタのドレイン・ソース間の電圧も同じにすることができる。
【００１０】
また、本発明では、第１〜第３の電流源の各々は、電流源用トランジスタにより構成され、電流源用トランジスタのゲートの各々は、演算増幅器の出力端子と接続されることとしてもよい。
【００１１】
このようにすれば、演算増幅回路により第１〜第３の電流源に流れる電流を制御できるようになるので、第３のトランジスタの相互コンダクタンスのばらつきの低減を容易に実行できるようになる。
【００１２】
また、本発明では、第１の電源と第１のノードとの間に設けられる電流源と、第１のノードと第４のノードとの間に設けられる第１の抵抗と、第２のノードと第２のトランジスタのドレインとの間に設けられる第２の抵抗とを含み、ばらつき低減用電圧源は、当該電流源と第１の抵抗により構成されることとしてもよい。
【００１３】
このようにすれば、電流源から流れる電流が第１の抵抗に流れることによって、第１のノードと第４のノードとの間に定電圧が生成されるので、ばらつき低減用電圧源を構成できるようになる。
【００１４】
また、本発明では、第１の抵抗および第２の抵抗の抵抗値が同一であることとしてもよい。
【００１５】
このようにすれば、第４のノードと第２のトランジスタのドレインノードとの電位差をばらつき低減用電圧源分の電圧に適正に維持できるようになる。
【００１６】
また、本発明では、第１〜第３のトランジスタの各々は、同一のユニットトランジスタにより構成されており、第１および第２のトランジスタの各々は、少なくとも１つであって同数のユニットトランジスタにより構成され、第３のトランジスタは、少なくとも１つのユニットトランジスタにより構成されることとしてもよい。
【００１７】
このようにすれば、第１および第２のトランジスタのユニットトランジスタの個数と第３のトランジスタのユニットトランジスタの個数との比を変えることで、第３のトランジスタの電流供給能力を可変にできる。
【００１８】
また本発明は、上記のいずれかに記載の半導体回路を含むことを特徴とする電子機器に関係する。
【００１９】
本発明の半導体回路を含む電子機器によれば、温度変動や電源電圧変動等の環境変化や製造プロセスによって生じるトランジスタの相互コンダクタンスのばらつきを低減させた半導体回路を電子機器に含まれるトランジスタの相互コンダクタンス等の特性の変化の影響を受け易い回路部分に適用すれば、電子機器の動作を安定化できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２１】
１．１．第１の構成例
図１に、本実施形態の半導体回路の第１の構成例を示す。この半導体回路は、出入力されるアナログ信号を処理する際に、トランジスタの交流特性となる相互コンダクタンスｇｍのばらつきを低減させて、動作を安定させるために使用される。このため、当該半導体回路は、例えば、ＬＮＡの増幅用トランジスタ等のトランジスタの特性によって利得が決まる回路部分に適用される。
【００２２】
本構成例の半導体回路は、図１に示すように、Ｎ型（広義には、第１導電型）の第１〜第３のトランジスタＴＡ３〜ＴＡ３、第１〜第３の電流源ＩＳＡ１〜ＩＳＡ３、演算増幅回路となるオペアンプＯＰＡ１、ばらつき低減用電圧源ＶＳＡ１１、およびばらつき低減用電流源ＩＳＡ１１を含む。
【００２３】
第１のトランジスタＴＡ１は、第１のノードＮＡ１と低電位側電圧を印加する電源ＶＳＳ（広義には、第２の電源であり、ＧＮＤであってもよい。）との間に設けられ、第１の電流源ＩＳＡ１から電流が供給される。第２のトランジスタＴＡ２は、第２のノードＮＡ２と電源ＶＳＳ（ＧＮＤ）との間に設けられ、第２の電流源ＩＳＡ２から電流が供給される。第３のトランジスタＴＡ３は、第３のノードＮＡ３と電源ＶＳＳ（ＧＮＤ）との間に設けられ、第３の電流源ＩＳＡ３から電流が供給される。
【００２４】
本構成例では、これら第１〜第３のトランジスタＴＡ３〜ＴＡ３の各々は、ドレインとゲートが接続されている。また、第１〜第３のトランジスタＴＡ３〜ＴＡ３のチャネル幅Ｗとチャネル長Ｌ（ゲート幅Ｗとゲート長Ｌ）の比Ｗ／Ｌは、例えば、同一である。このため、第１〜第３の電流源ＩＳＡ１〜ＩＳＡ３から第１〜第３のトランジスタＴＡ３〜ＴＡ３に同じ大きさの電流が供給されれば、第１〜第３のトランジスタＴＡ３〜ＴＡ３のドレイン・ソース間の電圧がほぼ同一になる。また、当該トランジスタＴＡ１〜ＴＡ３のうち、ｇｍ特性のばらつきを低減させる対象となる第３のトランジスタＴＡ３は、そのゲートに所定の振幅の交流電圧Ｖａｃ（小振幅信号）が印加される。
【００２５】
第１の電流源ＩＳＡ１は、高電位側電圧を印加する電源ＶＤＤ（広義には、第１の電源であり、ＡＶＤＤであってもよい。）と第１のノードＮＡ１との間に設けられ、例えば、第１の電流源用トランジスタＴＡ１１により構成される。第２の電流源ＩＳＡ２は、電源ＶＤＤ（ＡＶＤＤ）と第２のノードＮＡ２との間に設けられ、例えば、第２の電流源用トランジスタＴＡ１２により構成される。第３の電流源ＩＳＡ３は、電源ＶＤＤ（ＡＶＤＤ）と第３のノードＮＡ３との間に設けられ、例えば、第３の電流源用トランジスタＴＡ１３により構成される。
【００２６】
本構成例では、これらのＰ型（広義には、第２導電型）の第１〜第３の電流源用トランジスタＴＡ１１〜ＴＡ１３のゲートは、オペアンプＯＰＡ１の出力端子と接続される。そして、本構成例では、第１〜第３の電流源用トランジスタＴＡ１１〜ＴＡ１３のチャネル幅Ｗとチャネル長Ｌ（ゲート幅Ｗとゲート長Ｌ）の比Ｗ／Ｌは、例えば、ほぼ同一である。このため、第１〜第３の電流源用トランジスタＴＡ１１〜ＴＡ１３から第１〜第３のトランジスタＴＡ３〜ＴＡ３に供給される電流ＩＡをほぼ同一にできる。
【００２７】
オペアンプＯＰＡ１は、電源接続用端子の一方が電源ＶＤＤ（ＡＶＤＤ）に接続され、他方が電源ＶＳＳ（ＧＮＤ）に接続されている。そして、オペアンプＯＰＡ１の非反転入力端子（広義には、第１の入力端子）が第１のノードＮＡ１と接続され、反転入力端子（広義には、第２の入力端子）が第２のノードＮＡ２と接続されている。一方、オペアンプＯＰＡ１の出力端子は、第１〜第３の電流源ＩＳＡ１〜ＩＳＡ３を構成する第１〜第３の電流源用トランジスタＴＡ１１〜ＴＡ１３のゲートに接続されている。
【００２８】
オペアンプＯＰＡ１を上記の構成にすることによって、オペアンプＯＰＡ１のイマジナルショート機能により第１のノードＮＡ１と第２のノードＮＡ２の電位差が０に近づくように、第１および第２の電流源用トランジスタＴＡ１１、ＴＡ１２から第１および第２のトランジスタＴＡ１、ＴＡ２に供給される電流を制御する。また、それと同時に、第３の電流源用トランジスタＴＡ１３から第３のトランジスタＴＡ３に供給される電流を制御する。このように、オペアンプＯＰＡ１が第１〜第３の電流源ＩＳＡ１〜ＩＳＡ３から第１〜第３のトランジスタＴＡ３〜ＴＡ３に供給する電流ＩＡを制御することによって、第１〜第３のノードＮＡ１〜ＮＡ３の電圧がほぼ同一になる。このため、第３のトランジスタＴＡ３の相互コンダクタンスｇｍのばらつきの低減を容易に実行できるようになる。
【００２９】
ばらつき低減用電流源ＩＳＡ１１は、第３のトランジスタＴＡ３の相互コンダクタンスｇｍのばらつきを低減させるために、第４のノードＮＡ４と電源ＶＳＳ（ＧＮＤ）との間に設けられ、ほぼ一定の大きさの定電流ΔＩを流すようにする。同様に、第３のトランジスタＴＡ３の相互コンダクタンスｇｍのばらつきを低減させるために、ばらつき低減用電圧源ＶＳＡ１１は、第１のノードＮＡ１と、第１のトランジスタＴＡ１のドレインが接続される第４のノードＮＡ４との間に設けられ、これらのノードＮＡ１、ＮＡ４間をほぼ一定の大きさの定電圧ΔＶに維持する。このため、本構成例では、ばらつき低減用電流源ＩＳＡ１１とばらつき低減用電圧源ＶＳＡ１１によって生成される定電流ΔＩと定電圧ΔＶの比ΔＩ／ΔＶが略一定値になる。なお、第３のトランジスタＴＡ３の相互コンダクタンスｇｍは、以下の式（１）で示される。
ｇｍ＝ΔＩ／ΔＶ・・・（１）
【００３０】
前述したように、本構成例では、第１〜第３のトランジスタＴＡ３〜ＴＡ３の各々は、ドレインとゲートが接続されている。このように接続することによって、第１〜第３のトランジスタＴＡ３〜ＴＡ３に流れる電流を同じにすれば、これらのトランジスタＴＡ１〜ＴＡ３のドレイン・ソース間の電圧もほぼ同じになる。
【００３１】
このように、第１〜第３のトランジスタＴＡ３〜ＴＡ３の各々のドレインとゲートを接続させると、各トランジスタＴＡ１〜ＴＡ３のゲート・ソース間の電圧ＶＧＳとドレイン・ソース間の電流ＩＤＳの関係は、図２の特性曲線で示される。すなわち、ゲート・ソース間の電圧ＶＧＳが閾値電圧ＶＴを超えると、ゲート・ソース間の電圧ＶＧＳの増加に伴い、ドレイン・ソース間の電流ＩＤＳが増大し、そのときの曲線の傾きが図２に示すΔＩ／ΔＶに近似される。そして、上記の式（１）に示すように、当該傾きΔＩ／ΔＶがｇｍになる。このため、ばらつき低減用電流源ＩＳＡ１１とばらつき低減用電圧源ＶＳＡ１１によって生成される定電流ΔＩと定電圧ΔＶの比ΔＩ／ΔＶをほぼ一定値となるように設定することによって、第３のトランジスタＴＡ３の相互コンダクタンスｇｍがほぼ一定となる。すなわち、相互コンダクタンスｇｍのばらつきを低減できるようになる。
【００３２】
図３に、本構成例の半導体回路に設けられるばらつき低減用電圧源ＶＳＡ１１の具体的な構成を示す。図３に示すように、本構成例では、電源ＶＤＤと第１のノードＮＡ１との間に電流源ＩＳＡ１２が設けられる。そして、第１のノードＮＡ１と第４のノードＮＡ４との間には、第１の抵抗Ｒ１が設けられ、第２のノードＮＡ２と第２のトランジスタＴＡ２のドレインとの間には、第１の抵抗Ｒ１と抵抗値Ｒが同一の第２の抵抗Ｒ２が設けられる。そのうち、ばらつき低減用電圧源ＶＳＡ１１は、当該電流源ＩＳＡ１２と第１の抵抗Ｒ１により構成される。
【００３３】
ばらつき低減用電圧源ＶＳＡ１１をこのような構成とすることによって、電流源ＩＳＡ１２が電流ＩＢを供給すると、第１の電流源ＩＳＡ１および第２の電流源ＩＳＡ２からの電流がＩＡであるから、第１の抵抗Ｒ１の両端の電位差Ｖ１、第２の抵抗Ｒ２の両端の電位差Ｖ２、およびばらつき低減用電圧源ＶＳＡ１１によって印加される定電圧ΔＶは、それぞれ以下の式（２）〜式（４）に示すようになる。
Ｖ１＝Ｒ×（ＩＡ＋ＩＢ）・・・・・・・・（２）
Ｖ２＝Ｒ×ＩＡ・・・・・・・・・・・・（３）
ΔＶ＝｜Ｖ１−Ｖ２｜＝｜ＲＩＢ｜・・・（４）
【００３４】
以上の式（２）〜式（４）より、ばらつき低減用電圧源ＶＳＡ１１によって生成される定電圧ΔＶは、電流源ＩＳＡ１２から供給される電流ＩＢが第１の抵抗Ｒ１を流れることによって、当該抵抗Ｒ１に発生する電圧であることが分かる。
【００３５】
また、このとき、電流源ＩＳＡ１２から電流ＩＢを供給した際に、第４のノードＮＡ４からばらつき低減用電流源ＩＳＡ１１に向けて流れる電流をαＩＢとすると、ばらつき低減用電流源ＩＳＡ１１が発生させる定電流ΔＩは、以下の式（５）に示すように、電流ＩＢと電流αＩＢとの差分に相当することになる。
ΔＩ＝｜（α−１）ＩＢ｜・・・・・・・（５）
【００３６】
なお、本構成例における電流源ＩＳＡ１２、ばらつき低減用電流源ＩＳＡ１１は、例えば、そのゲートにバイアス電圧を印加させたトランジスタで実現できる。
【００３７】
さらに、本構成例では、ばらつき低減用電圧源ＶＳＡ１１がノードＮＡ１、ＮＡ４間をほぼ一定の大きさの定電圧ΔＶに維持するためには、第４のノードＮＡ４と第２のトランジスタＴＡ２のドレインノードとの電位差をばらつき低減用電圧源分の電圧ΔＶに適正に維持されていることを要する。このため、本構成例の半導体回路にばらつき低減用電圧源ＶＳＡ１１およびばらつき低減用電流源ＩＳＡ１１を設ける際に、第１の抵抗Ｒ１および第２の抵抗Ｒ２の抵抗値Ｒを同一にする。
【００３８】
以上で説明したように、本構成例の半導体回路によれば、まず、オペアンプＯＰＡ１のイマジナルショート機能によって、第１のノードＮＡ１と第２のノードＮＡ２の電位差が０に近づくようになる。そして、第１のノードＮＡ１と第４のノードＮＡ４との間にばらつき低減用電圧源ＶＳＡ１１を設けることによって、第１のノードＮＡ１と第４のノードＮＡ４の電位差がほぼ一定に保たれる。また、第４のノードＮＡ４と電源ＶＳＳ（ＧＮＤ）との間にばらつき低減用電流源ＩＳＡ１１をさらに設けることによって、第４のノードＮＡ４からばらつき低減用電流源ＩＳＡ１１を介して、電源ＶＳＳ（ＧＮＤ）にほぼ一定の電流が流れるようになる。このため、ばらつき低減用電圧源ＶＳＡ１１およびばらつき低減用電流源ＩＳＡ１１で決まる第３のトランジスタＴＡ３の相互コンダクタンスｇｍがほぼ一定に保持されて、当該相互コンダクタンスｇｍのばらつきが低減できる。
【００３９】
１．２．第１の構成例のゲイン測定のシミュレーション結果
図４に、第１の構成例の半導体回路における第３のトランジスタＴＡ３のゲイン測定のシミュレーション結果を第３のトランジスタＴＡ３のゲートに印加される交流電圧Ｖａｃの周波数と相互コンダクタンスｇｍの逆数とほぼ等しいゲイン（利得）との関係のグラフとして示す。なお、図４に示すシミュレーション結果を導く実験は、評価項目として、温度環境を−４５〜９０℃、測定対象となる第３のトランジスタＴＡ３のゲートへの印加電圧を１．２〜２Ｖの範囲で変化させた。また、本実験は、被測定回路となるトランジスタＴＡ３は、Ｌ＝０．１８ｕｍ、Ｗ＝５ｕｍ、ばらつき低減用電流源ＩＳＡ１１によって生成される定電流ΔＩを２０ｕＡ、ばらつき低減用電圧源ＶＳＡ１１によって生成される定電圧ΔＶを２０ｍＶの設定条件とした。そして、この設定条件下で電流駆動ａｃシミュレーションを行った。
【００４０】
図４に示すように、周波数とゲインとの関係は、ゲインが５６〜６０ｄＢの範囲に特性曲線が密に有すること、すなわち、ゲインのばらつきが小さいことが分かる。上述したように、ゲインが相互コンダクタンスｇｍの逆数とほぼ等しいと定義されていることから、相互コンダクタンスｇｍの変動がゲインの変動と相関性がある。このため、ゲインのばらつきが小さいことから、相互コンダクタンスｇｍのばらつきが小さいことが分かる。
【００４１】
１．３．第１の構成例の比較例
次に、本実施形態の半導体回路の第１の構成例の比較例について、図面を使用しながら説明する。図５に示すように、比較例の半導体回路は、本実施形態の半導体回路は、電流源ＩＳＢ３とトランジスタＴＢ３から構成され、電流源ＩＳＢ３がトランジスタＴＢ３に電流を供給する。
【００４２】
電流源ＩＳＢ３は、電流源用トランジスタＴＢ１３から構成されており、この電流源用トランジスタＴＢ１３のソースが電源ＶＤＤと接続され、ドレインがトランジスタＴＢ３のドレインと接続されている。比較例では、第１の構成例と異なり、ゲートには、バイアス電圧ＶＢＳが印加される。
【００４３】
一方、トランジスタＴＢ３は、第１の構成例のｇｍ特性のばらつきを低減させる対象となる第３のトランジスタＴＡ３に該当し、第１の構成例と同様に、トランジスタＴＢ３のゲートとドレインが接続されている。そして、ソースが電源ＶＳＳと接続され、ゲートに所定の振幅の交流電圧Ｖａｃが印加される。すなわち、比較例では、第１の構成例におけるオペアンプＯＰＡ１、ばらつき低減用電圧源ＶＳＡ１１、およびばらつき低減用電流源ＩＳＡ１１を使用せずに、電流源ＩＳＢ３の電流源用トランジスタＴＢ１３に所定のバイアス電圧ＶＢＳが印加される。
【００４４】
このため、図６に示すように、周波数とゲインとの関係は、図４に示す第１の構成例と比べると、同じ周波数条件でも、第１の構成例では、ゲインが５６〜６０ｄＢの範囲に特性曲線が密に有するのに対して、比較例では、ゲインが５０〜１５０ｄＢの範囲でばらつくことが分かる。すなわち、比較例は、第１の構成例と比べて、ゲインのばらつきが大きいことが分かる。換言すると、ゲインが相互コンダクタンスｇｍの逆数とほぼ等しいと定義され、相互コンダクタンスｇｍの変動がゲインの変動と相関性があることから、比較例は、第１の構成例と比べて、相互コンダクタンスｇｍのばらつきが大きいことが分かる。このことから、半導体回路を本構成例とすることによって、トランジスタの相互コンダクタンスｇｍのばらつきを低減できることが分かる。なお、図６に示す比較例のシミュレーション結果を導く実験は、第１の構成例でのシミュレーション結果を導く実験と同様に、評価項目として、温度環境を−４５〜９０℃、測定対象となるトランジスタのゲートへの印加電圧を１．２〜２Ｖで変化させた。また、各種設定条件として、被測定回路となるトランジスタＴＢ３は、Ｌ＝０．１８ｕｍ、Ｗ＝５ｕｍの設定条件で電流駆動ａｃシミュレーションを行った。
【００４５】
以上で説明したように、本構成例の半導体回路によれば、まず、オペアンプＯＰＡ１のイマジナルショート機能によって、第１のノードＮＡ１と第２のノードＮＡ２の電位差が０に近づくようになる。そして、第１のノードＮＡ１と第４のノードＮＡ４との間にばらつき低減用電圧源ＶＳＡ１１を設けることによって、第１のノードＮＡ１と第４のノードＮＡ４の電位差がほぼ一定に保たれ、第４のノードＮＡ４と電源ＶＳＳとの間にばらつき低減用電流源ＩＳＡ１１をさらに設けることによって、第４のノードＮＡ４からばらつき低減用電流源ＩＳＡ１１を介して、電源ＶＳＳにほぼ一定の電流が流れるようになる。このため、ばらつき低減用電圧源ＶＳＡ１１およびばらつき低減用電流源ＩＳＡ１１で決まる第３のトランジスタＴＡ３の相互コンダクタンスｇｍがほぼ一定に保持されて、当該相互コンダクタンスｇｍのばらつきが低減できる。
【００４６】
２．第２の構成例
図７に、本実施形態の半導体回路の第２の構成例を示す。本構成例では、第１〜第３のトランジスタＴＣ１〜ＴＣ３の各々は、同一のユニットトランジスタから構成されている。すなわち、第１〜第３のトランジスタＴＣ１〜ＴＣ３を構成する各ユニットトランジスタＵＴ１〜ＵＴ５のチャネル幅Ｗとチャネル長Ｌが同一である。そして、第１および第２のトランジスタＴＣ１、ＴＣ２の各々は、１つのユニットトランジスタＵＴ１、ＵＴ２により構成され、第３のトランジスタＴＣ３は、３つのユニットトランジスタＵＴ３〜ＵＴ５により構成される。
【００４７】
第１のトランジスタＴＣ１は、第１のノードＮＣ１と低電位側電圧を印加する電源ＶＳＳ（広義には、第２の電源であり、ＧＮＤであってもよい。）との間に設けられ、第１の電流源ＩＳＣ１から電流が供給される。第２のトランジスタＴＣ２は、第２のノードＮＣ２と電源ＶＳＳ（ＧＮＤ）との間に設けられ、第２の電流源ＩＳＣ２から電流が供給される。第３のトランジスタＴＣ３は、第３のノードＮＣ３と電源ＶＳＳ（ＧＮＤ）との間に設けられ、第３の電流源ＩＳＣ３から電流が供給される。
【００４８】
本構成例では、これら第１〜第３のトランジスタＴＣ１〜ＴＣ３を構成する各ユニットトランジスタＵＴ１〜ＵＴ５の各々は、ドレインとゲートが接続されている。また、上述したように、第１〜第３のトランジスタＴＣ１〜ＴＣ３の各々は、同一のユニットトランジスタＵＴ１〜ＵＴ５により構成されていることから、チャネル幅Ｗとチャネル長Ｌが同一である。このため、第１〜第３のトランジスタＴＣ１〜ＴＣ３を構成するユニットトランジスタＵＴ１〜ＵＴ５の各々に同じ大きさの電流ＩＡが第１〜第３の電流源ＩＳＣ１〜ＩＳＣ３から供給されれば、各ユニットトランジスタＵＴ１〜ＵＴ５のドレイン・ソース間の電圧がほぼ同一になる。また、当該トランジスタＴＣ１〜ＴＣ３のうち、ｇｍ特性のばらつきを低減させる対象となる第３のトランジスタＴＣ３は、当該トランジスタＴＣ３を構成する各ユニットトランジスタＵＴ３〜ＵＴ５のゲートに所定の振幅の交流電圧Ｖａｃ（小振幅信号）が印加される。
【００４９】
第１の電流源ＩＳＣ１は、高電位側電圧を印加する電源ＶＤＤ（広義には、第１の電源であり、ＡＶＤＤであってもよい。）と第１のノードＮＣ１との間に設けられ、例えば、第１の電流源用トランジスタＴＣ１１により構成される。第２の電流源ＩＳＣ２は、電源ＶＤＤ（ＡＶＤＤ）と第２のノードＮＣ２との間に設けられ、例えば、第２の電流源用トランジスタＴＣ１２により構成される。第３の電流源ＩＳＣ３は、電源ＶＤＤ（ＡＶＤＤ）と第３のノードＮＣ３との間に設けられ、例えば、第３の電流源用トランジスタＴＣ１３により構成される。
【００５０】
本構成例では、これらのＰ型（広義には、第２導電型）の第１〜第３の電流源用トランジスタＴＣ１１〜ＴＣ１３のゲートは、オペアンプＯＰＣ１の出力端子と接続される。本構成例では、ユニットトランジスタＵＴ１〜ＵＴ５の各々に同じ大きさの電流ＩＡを供給するために、第１および第２の電流源用トランジスタＴＣ１１、ＴＣ１２のチャネル幅Ｗとチャネル長Ｌ（ゲート幅Ｗとゲート長Ｌ）の比Ｗ／Ｌは、例えば、ほぼ同一である。そして、第３の電流源用トランジスタＴＣ１３のチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌは、例えば、第１および第２の電流源用トランジスタＴＣ１１、ＴＣ１２のチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌの３倍である。このため、第１および第２の電流源用トランジスタＴＣ１１、ＴＣ１２から第１および第２のトランジスタＴＣ１、ＴＣ２に供給される電流ＩＡをほぼ同一にできる。また、第３の電流源用トランジスタＴＣ１３から第３のトランジスタＴＣ３に供給される電流ＩＣを第１および第２の電流源用トランジスタＴＣ１１、ＴＣ１２から第１および第２のトランジスタＴＣ１、ＴＣ２に供給される電流ＩＡのほぼ３倍とすることができる。
【００５１】
オペアンプＯＰＣ１は、電源接続用端子の一方が電源ＶＤＤ（ＡＶＤＤ）に接続され、他方が電源ＶＳＳ（ＧＮＤ）に接続されている。そして、オペアンプＯＰＣ１の非反転入力端子（広義には、第１の入力端子）が第１のノードＮＣ１と接続され、反転入力端子（広義には、第２の入力端子）が第２のノードＮＣ２と接続されている。一方、オペアンプＯＰＣ１の出力端子は、第１〜第３の電流源ＩＳＣ１〜ＩＳＣ３を構成する第１〜第３の電流源用トランジスタＴＣ１１〜ＴＣ１３のゲートに接続されている。
【００５２】
オペアンプＯＰＣ１を上記の構成にすることによって、オペアンプＯＰＣ１のイマジナルショート機能により、第１のノードＮＣ１と第２のノードＮＣ２の電位差が０に近づくように、第１および第２の電流源用トランジスタＴＣ１１、ＴＣ１２から第１および第２のトランジスタＴＣ１、ＴＣ２に供給される電流ＩＡを制御する。また、それと同時に、第３の電流源用トランジスタＴＣ１３から第３のトランジスタＴＣ３に供給される電流ＩＣを制御する。このように、オペアンプＯＰＣ１が第１〜第３の電流源ＩＳＣ１〜ＩＳＣ３から第１〜第３のトランジスタＴＣ１〜ＴＣ３に供給する電流ＩＡ、ＩＣを制御することによって、第１〜第３のノードＮＣ１〜ＮＣ３の電圧がほぼ同一になる。このため、第３のトランジスタＴＣ３の相互コンダクタンスｇｍのばらつきの低減を容易に実行できるようになる。
【００５３】
ばらつき低減用電流源ＩＳＣ１１は、第３のトランジスタＴＣ３の相互コンダクタンスｇｍのばらつきを低減させるために、第４のノードＮＣ４と電源ＶＳＳ（ＧＮＤ）との間に設けられ、ほぼ一定の大きさの定電流ΔＩを流すようにする。同様に、第３のトランジスタＴＣ３の相互コンダクタンスｇｍのばらつきを低減させるために、ばらつき低減用電圧源ＶＳＣ１１は、第１のノードＮＣ１と、第１のトランジスタＴＣ１のドレインが接続される第４のノードＮＣ４との間に設けられ、ノードＮＣ１、ＮＣ４間をほぼ一定の大きさの定電圧ΔＶに維持する。このため、本構成例では、これらばらつき低減用電流源ＩＳＣ１１とばらつき低減用電圧源ＶＳＣ１１によって生成される定電流ΔＩと定電圧ΔＶの比ΔＩ／ΔＶが略一定値になる。
【００５４】
前述したように、本構成例では、第１〜第３のトランジスタＴＣ１〜ＴＣ３を構成する各ユニットトランジスタＵＴ１〜ＵＴ５の各々は、ドレインとゲートが接続されている。このように、第１〜第３のトランジスタＴＣ１〜ＴＣ３を構成する各ユニットトランジスタＵＴ１〜ＵＴ５の各々のドレインとゲートを接続させると、各トランジスタＴＣ１〜ＴＣ３を構成する各ユニットトランジスタＵＴ１〜ＵＴ５のゲート・ソース間の電圧ＶＧＳとドレイン・ソース間の電流ＩＤＳの関係は、前述した図２の特性曲線と同様の特性を示す。すなわち、ゲート・ソース間の電圧ＶＧＳが閾値電圧ＶＴを超えると、ゲート・ソース間の電圧ＶＧＳの増加に伴い、ドレイン・ソース間の電流ＩＤＳが増大し、そのときの曲線の傾きが図２に示すΔＩ／ΔＶに近似され、当該傾きΔＩ／ΔＶがｇｍになる。このため、ばらつき低減用電流源ＩＳＣ１１およびばらつき低減用電圧源ＶＳＣ１１によって生成される定電流ΔＩと定電圧ΔＶの比ΔＩ／ΔＶをほぼ一定値となるように設定することにより、第３のトランジスタＴＣ３を構成する各ユニットトランジスタＵＴ３〜ＵＴ５の相互コンダクタンスｇｍがほぼ一定となる。すなわち、相互コンダクタンスｇｍのばらつきを低減できるようになる。
【００５５】
また、本構成例では、前述したように、第３のトランジスタＴＣ３は、３つのユニットトランジスタＵＴ３〜ＵＴ５により構成されている。すなわち、第３のトランジスタＴＣ３の電流供給能力は、１つのユニットトランジスタから構成される第１の構成例の第３のトランジスタＴＡ３よりも増大されたものとなる。上述したように、第１〜第３のトランジスタＴＣ１〜ＴＣ３を構成する各ユニットトランジスタＵＴ１〜ＵＴ５が同じ構成である。この構成条件下、第１および第２のトランジスタＴＣ１、ＴＣ２のユニットトランジスタＵＴ１、ＵＴ２の個数と第３のトランジスタＴＣ３のユニットトランジスタＵＴ３〜ＵＴ５の個数との比を変えることによって、第３のトランジスタＴＣ３の電流供給能力を可変できる。
【００５６】
なお、本構成例では、第１および第２のトランジスタＴＣ１、ＴＣ２の各々は、１つのユニットトランジスタＵＴ１、ＵＴ２、第３のトランジスタＴＣ３は、３つのユニットトランジスタＵＴ３〜ＵＴ５により構成されているが、各トランジスタＴＣ１〜ＴＣ３を構成するユニットトランジスタの個数は、この構成例の個数に限定されない。すなわち、第１〜第３のトランジスタＴＣ１〜ＴＣ３の各々が同一のユニットトランジスタにより構成されており、かつ第１および第２のトランジスタＴＣ１、ＴＣ２の各々が少なくとも１つであって同数のユニットトランジスタにより構成され、第３のトランジスタＴＣ３が少なくとも１つのユニットトランジスタにより構成されていればよい。
【００５７】
３．電子機器
次に本実施形態の電子機器について図８（Ａ）〜図８（Ｃ）を用いて説明する。なお本実施形態の電子機器は、図８（Ａ）〜図８（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５８】
図８（Ａ）は、本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、本実施形態の半導体回路９０２を含む無線回路９００とセンサデバイス９１０を含む。例えば、半導体回路９０２の第３のトランジスタＴＡ３を無線回路９００の受信用アンプ（ＬＮＡ）や送信用アンプ（ＰＡ）の信号増幅用トランジスタとして用いることができる。図８（Ａ）の電子機器では、センサデバイス９１０が、力、加速度、質量等の各種の物理量を検出する。そして物理量を電流や電圧等に変換して、検出信号として出力する。
【００５９】
無線回路９００は、センサデバイス９１０からの検出信号を受け、検出信号の増幅や、増幅後の信号に対する各種の信号処理を行う。そして、アンテナ５０を用いて、信号処理により得られたデータを外部機器（相手側の電子機器）に送信する。また無線回路９００は、アンテナ５０を用いて外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス９１０の制御等を行う。
【００６０】
図８（Ｂ）は、本実施形態の電子機器の第２の構成例である。この第２の構成例では、図８（Ａ）の第１の構成例に対して、さらに電源装置９２０が設けられている。この電源装置９２０は、例えば、バッテリ（電池）や電源回路により構成できる。そして、本実施形態の半導体回路９０２を含む無線回路９００は、この電源装置９２０から供給される電源に基づいて動作する。なお、アンテナ５０を用いて、非接触（無接点）で外部機器から電力を供給する場合には、電源装置９２０の構成は、省略できる。
【００６１】
図８（Ｃ）は、本実施形態の第３の構成例である。図８（Ｃ）の電子機器は、ＣＰＵ９３０（広義にはプロセッサ）とメモリ９４０と本実施形態の半導体回路９０２が設けられた無線回路９００を含む。
【００６２】
ＣＰＵ９３０は、電子機器全体の制御や、メモリ９４０の読み出し、書き込み制御や、無線回路９００の制御を行う。ＣＰＵ９３０の機能は、ＣＰＵ９３０のハードウェアと、ＣＰＵ９３０上で動作するソフトウェアにより実現できる。
【００６３】
メモリ９４０は、ＣＰＵ９３０や無線回路９００のワーク領域となるメモリであり、各種データを記憶する。このメモリ９４０は、ＲＡＭ等により実現できる。
【００６４】
無線回路９００は、ＣＰＵ９３０からの指示に基づいて、メモリ９４０に記憶されるデータ等の各種データを、アンテナ５０を用いて外部機器に送信する。また外部機器からのデータを、アンテナ５０を用いて受信して、ＣＰＵ９３０に転送したり、ＣＰＵ９３０を介してメモリ９４０に転送して書き込む。
【００６５】
上記の各構成例の電子機器の無線回路９００に、本実施形態の半導体回路９０２を設けることによって、温度変動や電源電圧変動等の環境変化や製造プロセスによって生じるトランジスタの相互コンダクタンスのばらつきが低減されるので、電子機器の動作を安定化できる。
【００６６】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には、容易に理解できるであろう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。
【００６７】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、半導体回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００６８】
【図１】本実施形態の半導体回路の第１の構成例。
【図２】第３のトランジスタの特性曲線。
【図３】本実施形態の半導体回路のばらつき低減用電圧源の構成例。
【図４】第１の構成例における周波数とゲインとの関係を示すグラフ。
【図５】本実施形態の半導体回路の第１の構成例の比較例。
【図６】比較例における周波数とゲインとの関係を示すグラフ。
【図７】本実施形態の半導体回路の第２の構成例。
【図８】図８（Ａ）〜図８（Ｃ）は、本実施形態の電子機器の構成例。
【符号の説明】
【００６９】
ＩＳＡ１  第１の電流源、ＩＳＡ２  第２の電流源、ＩＳＡ３  第３の電流源、
ＩＳＡ１１  ばらつき低減用電流源、ＶＳＡ１１  ばらつき低減用電圧源
ＩＳＡ１２  電流源、ＮＡ１  第１のノード、ＮＡ２  第２のノード、
ＮＡ３  第３のノード、ＯＰＡ１  演算増幅器、ＴＡ１  第１のトランジスタ、
ＴＡ２  第２のトランジスタ、ＴＡ３  第３のトランジスタ、
ＶＤＤ  第１の電源、ＶＳＳ  第２の電源、ｇｍ  相互コンダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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