(57)【要約】【課題】アドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる情報処理装置を提供する。【解決手段】データを書き込む各ライトサイクルの前にダミーでデータを読み出すダミーリードサイクルが挿入される。ＣＰＵは、各ダミーリードサイクルにて、ＲＡＭに対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体記憶部と、前記半導体記憶部に対してデータを書き込む及び読み出す情報処理部とを備えた情報処理装置であって、
前記情報処理部は、データを書き込むライトサイクルの前に挿入されるダミーリードサイクルにて、前記半導体記憶部に対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させることを特徴とする情報処理装置。
【請求項２】
請求項１に記載の情報処理装置において、
前記情報処理部は、前記ライトサイクルにおいて書き込み指示信号とともに、書き込み先のアドレスを指示するアドレスデータ及び書き込み対象のデータを前記半導体記憶部に与え、前記各ダミーリードサイクルにおいて読み出し指示信号とともに、読み出し先のアドレスとして次回のライトサイクルで書き込むべきアドレスと同一のアドレスを示すアドレスデータを前記半導体記憶部に与えることを特徴とする情報処理装置。
【請求項３】
請求項１又は請求項２に記載の情報処理装置において、
前記情報処理部から前記半導体記憶部に与えられる書き込み先又は読み出し先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えたことを特徴とする情報処理装置。
【請求項４】
半導体記憶部と、前記半導体記憶部に対してデータを書き込む情報処理部とを備えた情報処理装置であって、
前記情報処理部は、データを書き込むライトサイクルの後に挿入されるダミーライトサイクルにて、前記半導体記憶部に対し、前回のライトサイクルで書き込ませたデータと同じデータを所定のアドレスにダミーで書き込ませることを特徴とする情報処理装置。
【請求項５】
請求項４に記載の情報処理装置において、
前記情報処理部から前記半導体記憶部に与えられる書き込み先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶部を備えた情報処理装置に関する。
【背景技術】
【０００２】
図４は従来の情報処理装置のブロック図であり、図５は図４の構成においてＣＰＵ（Central Processing Unit）からＲＡＭ（Random Access Memory）に与えられる信号及びデータのタイミングチャートである。図４及び図５中の「CLK」はクロック信号を示し、「/CS」はチップセレクト信号を示し、「/WE」はライトイネーブル信号（書き込み指示信号）を示し、「/RD」はリード信号（読み出し指示信号）を示し、「ADD」はアドレスデータを示し、「tADD」は遅延回路１３で一時的に保持された後のアドレスデータを示し、「DATA」はＲＡＭ１２に書き込まれるデータ（ライトデータ）又はＲＡＭ１２から読み出されたデータ（リードデータ）を示し、「WDATA」はライトデータを示している。これらの記号については、後述の図１から図３についても同様である。なお、「/」の符号は、その信号がローアクティブであることを示している。
【０００３】
図４に示す従来の情報処理装置１０では、例えば所定量のデータがＲＡＭ１２に書き込まれる際、ＲＡＭ１２内の先頭のアドレスから順番にアドレスを１ずつインクリメントしながらデータが書き込まれていく。この情報処理装置１０では、アドレスバスにアドレスにラッチ回路等の遅延回路１３が挿入されている。この場合、図５に示すように、遅延回路１３からＲＡＭ１２に与えられるアドレスデータ（tADD）が、チップセレクト信号、ライトイネーブル信号及びライトデータに対して遅延する。このため、アドレスデータ（tADD）とチップセレクト信号及びライトイネーブル信号等とのタイミングによってアドレスデータにビット化けが発生し、誤ったアドレスにデータが書き込まれ、ＲＡＭ１２内のデータが破損する可能性がある。
【０００４】
例えば、図５の矢印１４で示すタイミングで、アドレス「01h」に書き込むべきデータ「AAh」が１つ手前のアドレス「00h」に誤って書き込まれ、アドレス「00h」に書き込まれていたデータ「55h」が「AAh」に変わってしまう場合がある。
【０００５】
なお、半導体記憶装置へのデータの書き込みに関する先行技術文献としては、特許文献１、２が挙げられる。
【特許文献１】特開平５−２８９０号公報
【特許文献２】特開平１０−１１２１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の解決すべき課題は、アドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる情報処理装置の提供である。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明に係る情報処理装置は、半導体記憶部と、前記半導体記憶部に対してデータを書き込む及び読み出す情報処理部とを備えた情報処理装置であって、前記情報処理部は、データを書き込むライトサイクルの前に挿入されるダミーリードサイクルにて、前記半導体記憶部に対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。
【０００８】
また、本発明に係る情報処理装置において、前記情報処理部は、前記ライトサイクルにおいて書き込み指示信号とともに、書き込み先のアドレスを指示するアドレスデータ及び書き込み対象のデータを前記半導体記憶部に与え、前記各ダミーリードサイクルにおいて読み出し指示信号とともに、読み出し先のアドレスとして次回のライトサイクルで書き込むべきアドレスと同一のアドレスを示すアドレスデータを前記半導体記憶部に与える。
【０００９】
また、本発明に係る情報処理装置において、前記情報処理部から前記半導体記憶部に与えられる書き込み先又は読み出し先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えた。
【００１０】
また、本発明に係る情報処理装置は、半導体記憶部と、前記半導体記憶部に対してデータを書き込む情報処理部とを備えた情報処理装置であって、データを書き込むライトサイクルの後に挿入されるダミーライトサイクルにて、前記半導体記憶部に対し、前回のライトサイクルで書き込ませたデータと同じデータを所定のアドレスにダミーで書き込ませる。
【００１１】
また、本発明に係る情報処理装置において、前記情報処理部から前記半導体記憶部に与えられる書き込み先のアドレスを指示するためのアドレスデータを所定期間だけ保持して前記半導体記憶部に与える遅延回路をさらに備えた。
【発明の効果】
【００１２】
本発明によれば、情報処理部が、ライトサイクルの前に挿入されたダミーリードサイクルにて、半導体記憶部に対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。このため、ダミーリードサイクルが実行されている間にアドレスが確定する。続くライトサイクルにて、確定したアドレスにデータが書き込まれる、すなわち、そのデータを書き込むべき正しいアドレスにデータが書き込まれる。その結果、情報処理部と半導体記憶部との間にアドレスデータを遅延させる遅延回路が挿入された場合にも、アドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる。
【００１３】
また、本発明によれば、情報処理部が、ライトサイクルの後に挿入されたダミーライトサイクルにて、半導体記憶部に対し、前回のライトサイクルで書き込ませたデータと同じデータを所定のアドレスにダミーで書き込ませる。アドレスデータの遅延等により仮にライトサイクル時にデータが１つ前のアドレスに書き込まれた場合には、続くダミーライトサイクルでもアドレスデータが遅延する。このため、ライトサイクルの後のダミーライトサイクルにて、データが１つ前のアドレスである本来のアドレスに書き込まれる。その結果、情報処理部と半導体記憶部との間にアドレスデータを遅延させる遅延回路が挿入された場合にも、アドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の第１実施形態に係る情報処理装置のブロック図であり、図２は図１の構成においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。なお、図１及び図２中の「CLK」、「/CS」、「/WE」、「/RD」、「ADD」、「tADD」、「DATA」及び「WDATA」は上述の通りである。
【００１５】
本実施形態に係る情報処理装置２０は、図１に示すように、情報処理部としてのＣＰＵ２１と、半導体記憶部としてのＲＡＭ２２と、遅延回路２３とを備えている。このような情報処理装置２０は、チップ化されたマイクロコンピュータ等として構成されている。なお、遅延回路２３については必須の構成ではなく、省略してもよい。また、半導体記憶部としてＲＡＭ２２が備えられているが、ＲＡＭ２２に限らず記憶内容の書き替えが可能な半導体メモリであれば任意のメモリを半導体記憶部２２として採用できる。
【００１６】
ＣＰＵ１１とＲＡＭ２２との間には、信号ライン３１〜３３、アドレスバス３４及びデータバス３５等が設けられる。アドレスバス３４には、遅延回路２３が挿入されている。
【００１７】
信号ライン３１は、ＣＰＵ２１がサイクルの対象となるチップ（例えば、ＲＡＭ２２）を特定するためのチップセレクト信号を伝送する。信号ライン３２は、ＣＰＵ２１がＲＡＭ２２にデータの書き込みを指示するためのライトイネーブル信号を伝送する。信号ライン３３は、ＣＰＵ２１がＲＡＭ２２にデータの書き込みを指示するためのリード信号を伝送する。
【００１８】
アドレスバス３４は、データの書き込み先又は読み出し先に関するアドレスデータを伝送する。遅延回路２３は、ＣＰＵ２１が出力したアドレスデータを所定期間だけ（例えば、ＣＰＵ２１から次のアドレスデータが出力されるまで）保持した後、ＲＡＭ２２に出力する。遅延回路２３は、例えばＤフリップフロップ等を用いて構成される。データバス３５は、ＲＡＭ２２に書き込むデータ（ライトデータ）及びＲＡＭ２２から読み出されたデータ（リードデータ）が伝送される。
【００１９】
本実施形態に係る情報処理装置２０では、ＲＡＭ２２へのデータの書き込みが以下の要領で行われる。すなわち、図２に示すように、データを書き込む各ライトサイクルの前にダミーでデータを読み出すダミーリードサイクルが挿入されている。ＣＰＵ２１は、各ダミーリードサイクルにて、ＲＡＭ２２に対し、次回のライトサイクルで書き込むアドレスについてダミーでデータを読み出させる。
【００２０】
より詳細には、ＣＰＵ２１は、各ライトサイクルにおいて、ライトイネーブル信号とともに、書き込み先のアドレスを指示するアドレスデータ及び書き込み対象のライトデータをＲＡＭ２２に出力する。
【００２１】
また、ＣＰＵ２１は、各ダミーリードサイクルにおいて、リード信号とともに、読み出し先のアドレスとして次回のライトサイクルで書き込むべきアドレスと同一のアドレスを示すアドレスデータをＲＡＭ２２に出力する。ダミーリードサイクルにて読み出されたデータは、データバス３５を介してＣＰＵ２１に与えられるが、ＣＰＵ２１はこれを無視する。
【００２２】
図２の例では、データがＲＡＭ２２内の先頭アドレス「00h」から順に書き込まれていく際、まずライトサイクルにて先頭アドレス「00h」にデータ「00h」が書き込まれる。続くダミーリードサイクルで、次のライトサイクルの書き込み先のアドレス「01h」と同じアドレス「01h」についてダミーでデータが読み出される。続くライトサイクルで、アドレス「01h」にデータ「01h」が書き込まれる。続くダミーリードサイクルで、次のライトサイクルの書き込み先のアドレス「02h」と同じアドレス「02h」についてダミーでデータが読み出される。以下、最後のデータが書き込まれるまで、このような手順が繰り返される。
【００２３】
このため、ライトサイクルの前に挿入されたダミーリードサイクルが実行されている間にアドレスが確定する。続くライトサイクルにて、確定したアドレスにデータが書き込まれる、すなわち、そのデータを書き込むべき正しいアドレスにデータが書き込まれる。例えば、図２のダミーリードサイクル（２４）が実行されている間に、アドレスが次のライトサイクル（２５）の書き込み先のアドレス「01h」に確定する。続くライトアクセス（２５）では、その確定したアドレス「01h」に正しいデータ「01h」が確実に書き込まれる。
【００２４】
これによって、本実施形態に係る構成のように、ＣＰＵ２１とＲＡＭ２２との間のアドレスバス３４に遅延回路２３が挿入された場合にも、アドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる。
【００２５】
図３は、本発明の第２実施形態に係る情報処理装置においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。なお、本実施形態に係る情報処理装置２０のハードウェア構成は上述の第１実施形態に係る情報処理装置２０と同一である。ここでは、本実施形態に係る情報処理装置２０が第１実施形態に係る情報処理装置２０と異なる点についてのみ説明する。
【００２６】
本実施形態に係る情報処理装置２０では、ＲＡＭ２２へのデータの書き込みが以下の要領で行われる。すなわち、図３に示すように、データを書き込む各ライトサイクルの後にダミーでデータを書き込むダミーライトサイクルが挿入されている。ＣＰＵ２１は、各ダミーライトサイクルにて、ＲＡＭ２２に対し、前回のライトサイクルで書き込ませたデータと同じデータを所定のアドレスにダミーで書き込ませる。
【００２７】
ダミーライトサイクル時のデータの書き込み先として、本実施形態では一連のデータの書き込みの際に最初にデータが書き込まれる先頭アドレスが設定されている。この点に関する変形例として、一連の書き込み先のアドレスのうちの他のアドレス（例えば、最終アドレス）にダミーライトしてもよいし、あるいは、ダミーライト専用のアドレスを設けてもよい。また、ダミーライト先のアドレスを１回のダミーライトごとに順次変更してもよい。この場合、例えばダミーライト先のアドレスとして、次回のライトサイクルでのデータの書き込み先アドレスを用いてもよい。
【００２８】
図３の例では、データがＲＡＭ２２内の先頭アドレス「00h」から順に書き込まれていく際、まずライトサイクルにて先頭アドレス「00h」にデータ「00h」が書き込まれ、続くライトサイクルにて、アドレス「01h」にデータ「55h」が書き込まれる。続くダミーライトサイクルで、前回のライトサイクルで書き込まれたデータ「55h」と同じデータ「55h」が先頭アドレス「00h」にダミーで書き込まれる。続くライトサイクルで、アドレス「02h」にデータ「07h」が書き込まれる。続くダミーライドサイクルで、前回のライトサイクルで書き込まれたデータ「07h」と同じデータ「07h」が先頭アドレス「00h」にダミーで書き込まれる。以下、この手順が繰り返され、最後のダミーライトサイクルにて最後のデータ「80h」と同じデータ「80h」が先頭アドレス「00h」に書き込まれた後、最後のライトライトサイクルにて最初のデータ「00h」が先頭アドレス「00h」に書き込まれる。
【００２９】
このような構成により、遅延回路２３によるアドレスデータの遅延等により仮にライトサイクル時にデータが１つ前のアドレスに書き込まれた場合には、続くダミーライトサイクルでもアドレスデータが遅延する。このため、ライトサイクルの後のダミーライトサイクルにて、データが１つ前のアドレスである本来のアドレスに書き込まれる。
【００３０】
例えば、図３のライトサイクル（２６）にて、アドレスデータの遅延等により、データ「55h」がアドレス「01h」でなはなく、１つ前のアドレス「00h」に誤って書き込まれ場合には、続くダミーライトサイクル（２７）でもアドレスデータが遅延する。このため、ライトサイクル（２６）の後のダミーライトサイクル（２７）にて、データ「55h」が１つ前のアドレスである本来のアドレス「01h」に正しく書き込まれる。アドレスデータの遅延がない或いは短い場合には、本来のライトサイクル（２６）でアドレス「01h」にデータ「55h」が書き込まれる。この場合、続くダミーライトサイクル（２７）では、データ「55h」がアドレス「00h」に書き込まれ、文字通りダミーの書き込みが行われる。
【００３１】
このため、ライトサイクル及びダミーサイクルのいずれでアドレス化けが生じても、ＲＡＭ２２内のデータが破損することはない。その結果、本実施形態の場合においても、遅延回路２３によるアドレスデータの遅延等に起因して生じるデータの書き込みミスによるデータの破損を防止できる。
【００３２】
なお、本実施形態では、各ライトサイクルの後にダミーライトサイクルを挿入したが、書き込むデータが同一のライトサイクルが前後に続いている場合には、その前後に続く２つのライトサイクルの間については、ダミーライトサイクルの挿入を省略してもよい。これによって、データの書き込み速度が向上する。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る情報処理装置のブロック図である。
【図２】図１の構成においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。
【図３】本発明の第２実施形態に係る情報処理装置においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。
【図４】従来の情報処理装置のブロック図である。
【図５】図４の構成においてＣＰＵからＲＡＭに与えられる信号及びデータのタイミングチャートである。
【符号の説明】
【００３４】
２０  情報処理装置
２１  ＣＰＵ
２２  ＲＡＭ
２３  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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