(57)【要約】【課題】  絶縁膜上に大面積で良好な結晶性を有するシリコン層を形成することができ、メモリセルの特性ばらつきを抑制する。【解決手段】  半導体記憶装置の製造方法であって、シリコン基板１０１上に形成された絶縁膜１０２の一部に開口部を設け、開口部が設けられた絶縁膜上及び開口部内にアモルファスシリコン薄膜を形成し、アモルファスシリコン薄膜に開口部をシードとして単結晶を固相成長させることによりシリコン単結晶層１０４を形成し、シリコン単結晶層１０４に対して酸化性雰囲気での熱処理を行うことで、結晶層１０４の薄膜化と欠陥密度の低減を行い、薄膜化及び欠陥密度の低減処理が施されたシリコン単結晶層１０４上にメモリセルアレイを形成する。【選択図】      図１０
2009016692.tif 000002
【特許請求の範囲】
【請求項１】
｛１００｝面方位を主面として有するシリコン基板上に形成された絶縁膜の一部に開口部を設ける工程と、
前記開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン薄膜を形成する工程と、
前記アモルファスシリコン薄膜に前記開口部をシードとして単結晶を＜１００＞方向に固相成長させることによりシリコン単結晶層を形成する工程と、
前記シリコン単結晶層に対して酸化性雰囲気での熱処理を行うことで、該結晶層の薄膜化を行う工程と、
前記薄膜化の処理が施されたシリコン単結晶層上にメモリセルアレイを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記シリコン単結晶層を形成する際の固相成長時の雰囲気を還元性雰囲気とし、
前記固相成長により前記アモルファスシリコン薄膜を単結晶化した後に、又は単結晶化した後の酸化性雰囲気での熱処理後に、還元性雰囲気にて固相成長温度よりも高い温度での熱処理を行うことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記アモルファスシリコン薄膜を形成する工程の前に、前記開口部内の前記シリコン基板の表面に絶縁層として機能する厚さよりも薄い酸化膜層を形成することを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項４】
前記アモルファスシリコン薄膜の形成後で前記固相成長の前に、前記アモルファスシリコン薄膜が結晶化する温度・時間よりも大きい熱履歴の熱処理を行った後、シリコン或いはゲルマニウムをイオン注入によるアモルファス化を行うことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項５】
前記絶縁膜に開口部を形成する前に、該絶縁膜上に酸素，窒素，炭素のうちの少なくとも１種類の元素を１×１０19ｃｍ-3以上の濃度で含むアモルファスシリコン膜を成膜し、該アモルファスシリコン膜及び前記絶縁膜に前記開口部を形成することを特徴とする請求項１記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）構造にメモリセルを形成した半導体記憶装置の製造方法と半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置のメモリセルの構造では、メモリセルの寸法を微細化しようとすると限界があった。典型的には、メモリセルのチャネル長を５０ｎｍ以下にすると、いわゆる短チャネル効果によってチャネル電流のオンオフ比が低下するため、メモリセルのトランジスタが誤動作を起こす。このため、記憶装置を高集積化できないという問題があった。
【０００３】
そこで最近、メモリセルをＳＯＩ結晶上に形成する方法が考えられている。しかし、絶縁膜上に大面積で良好な結晶性を有するシリコン層を形成するのが難しく、セル間でばらつきが発生するという問題があった。特に、固相成長法を用いたＳＯＩ構造素子では、埋め込み絶縁膜上で位置が不確定な不整合面を作るため、セルトランジスタが不整合面上に作製され、動作が不安定になるという問題があった。
【特許文献１】特開平５−３３５２３４号公報
【特許文献２】特開平６−３３３８２２号公報
【特許文献３】特開平９−０３６０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、絶縁膜上に大面積で良好な結晶性を有するシリコン層を形成することができ、メモリセルの特性ばらつきの少ない半導体記憶装置の製造方法、及び半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００６】
即ち、本発明の一態様に係わる半導体記憶装置の製造方法は、シリコン基板上に形成された絶縁膜の一部に開口部を設ける工程と、前記開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン薄膜を形成する工程と、前記アモルファスシリコン薄膜に前記開口部をシードとして単結晶を固相成長させることによりシリコン単結晶層を形成する工程と、前記シリコン単結晶層に対して酸化性雰囲気での熱処理を行うことで、該結晶層の薄膜化と欠陥密度の低減を行う工程と、前記薄膜化及び欠陥密度の低減処理が施されたシリコン単結晶層上にメモリセルアレイを形成する工程と、を含むことを特徴とする。
【０００７】
また、本発明の他の一態様に係わる半導体記憶装置の製造方法は、シリコン基板上に形成された絶縁膜の一部に開口部を設ける工程と、前記開口部内に第１のアモルファスシリコン膜を埋め込み形成する工程と、前記絶縁膜上及び第１のアモルファスシリコン膜上に第２のアモルファスシリコン膜を形成する工程と、前記開口部をシードとして、前記第１及び第２のアモルファスシリコン膜を固相成長させることにより単結晶層を形成する工程と、前記単結晶層に対して酸化性雰囲気での熱処理を行うことで、該結晶層の表面に酸化膜を形成する工程と、前記酸化膜を除去する工程と、前記単結晶層の表面領域にメモリセルアレイを形成する工程と、を含むことを特徴とする。
【０００８】
また、本発明の他の一態様に係わる半導体記憶装置は、シリコン基板上に形成され、一部に開口部が設けられた絶縁膜と、前記絶縁膜の開口部内に露出した前記シリコン基板の表面に形成された、絶縁層として機能する厚さよりも膜厚の薄いシリコン酸化膜と、前記絶縁膜上及び前記開口部内に、該開口部をシードとして固相成長された単結晶シリコン層と、前記単結晶シリコン層上に形成されたメモリセルアレイと、を具備してなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、絶縁膜上に大面積で良好な結晶性を有するシリコン層を形成することができ、従って大面積で良好な結晶性を有するＳＯＩ結晶層上にメモリセルアレイを形成することが可能となるため、メモリセルの特性ばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１１】
（第１の実施形態）
本実施形態では、従来の問題点を解決するために、ＳＯＩ構造のメモリセル部を有する不揮発性半導体記憶装置の製造方法を提供する。特に、誤動作を回避するために、メモリセルのばらつきを抑え、高いセル電流を実現すると共に、短チャネル効果を抑えることができるように、優れた結晶性を有する極薄膜ＳＯＩ構造のメモリセルの実現方法を提供する。
【００１２】
本実施形態のメモリセル部の製造方法を、図１〜図１５を用いて説明する。なお、図１〜図１３において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図（ｃ）のＡ−Ａ’断面を、（ｂ）は平面図（ｃ）のＢ−Ｂ’断面を示している。
【００１３】
まず、図１（ａ）〜（ｃ）に示すように、（００１）面方位を有するｐ型の単結晶シリコン基板１０１の表面上に、厚さ５０ｎｍのシリコン酸化膜１０２を形成する。続いて、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜１０２の一部領域を除去して開口部１０２ａを形成し、この開口部１０２ａにシリコン基板１０１の一部を露出させた。
【００１４】
ここで、レジストマスクのパターンは［１００］方向と［０１０］方向の何れかに平行となるようにした。また、開口部１０２ａはＳＯＩ形成領域を両側面から挟むように、又はＳＯＩ形成領域を囲むように形成した。
【００１５】
次に、図２（ａ）〜（ｃ）に示すように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。ここで、アモルファスシリコン膜１０３の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。アモルファスシリコン膜１０３と基板１０１との界面における自然酸化膜の形成を抑止するため、アモルファスシリコン膜１０３の堆積前に、ＬＰＣＶＤ装置内において水素雰囲気で９００℃，１分の熱処理を行った。
【００１６】
なお、このように自然酸化膜の形成を抑止するような工程を行った場合でも、面密度で１０13ｃｍ-2程度の濃度の酸素が界面に検出されることがある。この程度の面密度以下の酸素であれば、固相成長に対する阻害要因とはならないので、酸素が存在しても問題にはならない。
【００１７】
また、アモルファスシリコン膜１０３の膜厚を２００ｎｍとしたときに、シリコン酸化膜１０２の開口部（シード）１０２ａの直上に成長するＳｉ膜は、成膜時に一部基板と接している領域から結晶化が始まり、その結果として、アモルファス膜の５０％程度の厚さにしか成長しないことがある。これは、表面が結晶状態である方が、表面がアモルファス状態である場合よりも表面に露出したダングリングボンド密度が低く、原子の付着確率が低くなり、成膜速度が遅くなるためである。
【００１８】
次に、このウェーハを窒素雰囲気中６５０℃で３０分熱処理し、シリコン基板１０１のアモルファスシリコン膜１０３と接している部分をシードとして、いわゆる固相成長法により単結晶化し、図３（ａ）〜（ｃ）に示すようにシリコン単結晶層（ＳＯＩ結晶層）１０４とした。このとき、シードから横方向に単結晶化が進む速度は２．１μｍ／hourであった。この固相成長後において、ＳＯＩ結晶層１０４の結晶状態を観測したところ、高密度に転位が存在することが確認された。
【００１９】
次に、図４（ａ）〜（ｃ）に示すように、このウェーハの表面を、いわゆるＣＭＰ法により研磨することで、平滑化した。この結果としてＳＯＩ結晶層１０４の膜厚は、ＳＯＩ領域上で１２０ｎｍ、シード直上で１００ｎｍとなり、シード直上とＳＯＩ領域上で５０ｎｍあった段差が、２０ｎｍに低減した。なお、ここで薄膜化はＣＭＰにより行ったが、公知のＲＩＥ技術を用いてもよい。あるいは薄膜化を行わなくてもよい。
【００２０】
次に、このウェーハを１０５０℃の酸化性雰囲気中において、１２０分熱処理した。この処理によりＳＯＩ結晶層１０４が表面側から６０ｎｍ酸化され、残った結晶性ＳＯＩ層の厚さは６０ｎｍとなり、ＳＯＩ層上にメモリセルアレイを作製し、動作させるのに適切な膜厚となった。この後、形成された酸化膜層を水で希釈された弗酸によってエッチングすることで行った。このときの構造を、図５（ａ）〜（ｃ）に示した。この酸化性雰囲気の熱処理後にＳＯＩ結晶層１０４の結晶状態を観測したところ、熱処理前には高密度に観測された転位が大きく減少していることが確認された。
【００２１】
このような熱処理により転位が低減する理由は、次のように説明される。アモルファス状態で堆積された膜は密度が単結晶に比較して低く、従って固相成長により単結晶化した後の状態においては、高密度の空孔の存在に起因した転位が発生しやすい。この転位は、空孔の密度を低減すれば減少することになり、そのための方法としては、熱酸化による表面からの格子間シリコンの供給がある。
【００２２】
格子間シリコンの供給による結晶性の改善は、本実施形態によるような横方向固相成長で単結晶化したＳＯＩで特に効果的である。これは、表面から供給された格子間シリコンの拡散が、ＳＯＩの底部に存在する酸化膜層（Buried Oxide：ＢＯＸ）により妨げられる結果として、その厚さの薄いＳＯＩ層中の転位の修復に用いられる割合が増加するためである。
【００２３】
即ち、本実施形態で酸化処理を行うことは、シリコン層の厚さをＳＯＩ結晶層上にメモリセルを形成するのに適切な厚さまで薄くすると同時に、結晶欠陥密度を低減することにつながる。即ち、メモリセルの形成に必要な処理を行うことができるという、極めて効果的な処理であるといえる。
【００２４】
次に、このウェーハを再度ＣＭＰ法により表面の研磨を行った。これにより、図６（ａ）〜（ｃ）に示したように、熱処理前にはＳＯＩ結晶層１０４の表面に観測された段差が小さくなった。この処理により、熱処理前には２０ｎｍの高さの段差のあった箇所で、ＣＭＰ処理後にはその高さが５ｎｍ以下となっていることが分かった。
【００２５】
次に、図７（ａ）〜（ｃ）に示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）１０５を形成し、さらに、ＣＶＤ（Chemical Vapor Deposition）法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層１０６を堆積した。続いて、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、多結晶シリコン層１０６、ゲート絶縁膜（トンネル絶縁膜）１０５、ＳＯＩ結晶層１０４の一部をＲＩＥ法などで除去して、素子分離溝１０７を形成した。
【００２６】
次に、図８（ａ）〜（ｃ）に示すように、塗布法などを用いて、素子分離溝１０７に埋め込み絶縁膜１０８を埋め込み形成した。例えば、ポリシラザンなどの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。なお、埋め込み絶縁膜１０８の誘電率は低い方が、隣接するメモリセル間の絶縁耐圧は向上するので、塗布した後に水蒸気酸化をして、膜中の窒素及び炭素や水素などの不純物を脱離させてシリコン酸化膜に変換するのが望ましい。また、素子分離溝形成時に溝表面部に生成する結晶欠陥を修復するために、塗布絶縁膜を埋め込む前又は後に、熱酸化やラジカル酸化を施しても良い。さらに、埋め込み絶縁膜１０８の絶縁性を向上するために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、埋め込んでも良い。
【００２７】
次に、図９（ａ）〜（ｃ）に示すように、全面に、ＡＬＤ（Atomic Layer Deposition）法などで電極間絶縁膜となる厚さ１５ｎｍ程度のアルミナ膜１０９を形成した。続いて、パターニングしたレジスト（図示せず）をマスクに、ＲＩＥ法などを用いて、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部１１０を形成して、多結晶シリコン層１０６の一部を露出させた。
【００２８】
次に、図１０（ａ）〜（ｃ）に示すように、全面に、スパッタ法などで制御ゲート電極となるタングステンシリサイド層１１１を形成した。このとき、スリット部１１０では多結晶シリコン層１０６とタングステンシリサイド層１１１が電気的に接続された。その後、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、タングステンシリサイド層１１１、アルミナ膜１０９、多結晶シリコン層１０６の一部をＲＩＥ法などで除去して、メモリセルの２層ゲート構造１１２と選択ゲートトランジスタの積層ゲート電極構造１１３を形成した。
【００２９】
次に、図１１（ａ）（ｂ）に示すように、イオン注入法と熱拡散法などを組み合わせて、所望の不純物濃度分布を有するｎ型不純物拡散層１１４を形成した。続いて、ＣＶＤ法などで層間絶縁膜１１５を形成して、メモリセルの２層ゲート構造１１２と選択ゲートトランジスタの積層ゲート電極構造１１３を被った。さらに、周知の方法で選択ゲートトランジスタの不純物拡散層上を開口して、タングステンなどの導電体を埋め込んでビット線コンタクト１１６（及びソース線コンタクト：図示せず）を形成した。その後は、周知の方法で、不揮発性半導体記憶装置を完成させた。
【００３０】
なお、図１１（ａ）（ｂ）では、メモリセルのｎ型不純物拡散層１１４が各々隔離されている場合を示したが、必ずしもこのような構造には限らない。例えば、図１２（ａ）（ｂ）に示すように、各メモリセルのｎ型不純物拡散層１１４がつながっていても良い。このようなｎ型不純物拡散層１１４がつながっている場合においては、ゲート電極に電圧を印加し、ＳＯＩ結晶層１０４中の該当ゲート電極の直下のＳＯＩ結晶層の電流経路を遮蔽することで、そのセルに電荷が蓄えられているかいないかを判断する。このような動作が可能になるのはＳＯＩ構造だからであり、十分薄いＳＯＩ結晶層を本実施形態のようなメモリセルに適用することで初めて可能になっている。
【００３１】
上述のように、本実施形態で形成されたメモリセルのＳＯＩ結晶層１０４は、横方向固相成長によって形成されている単結晶となっている。即ち、絶縁膜上に大面積で良好な結晶性を有するシリコン層を形成することができ、従って大面積で良好な結晶性を有するＳＯＩ結晶層１０４上にメモリセルアレイを形成することが可能となるため、メモリセルの特性ばらつきを抑制することができる。しかも、ＳＯＩ構造の特徴であるショートチャネル効果を抑止でき、オフ電流を十分に低減することができる結果として、不揮発性半導体記憶装置の誤動作を回避することができる。
【００３２】
さらに、本実施形態では、選択ゲートトランジスタは、ＳＯＩ形成領域の外の非ＳＯＩ領域に形成している。この領域は、シリコン結晶基板上にシリコン層がエピタキシャル成長されているため、結晶性はさらに良好である。従って、選択ゲートトランジスタの接合リークは十分に低減できるので、データ読み込み時などの不揮発性半導体記憶装置の誤動作を回避できる。
【００３３】
本実施形態では（００１）面方位を有する基板を用いて、パターンの方向が［１００］方向と［０１０］方向の何れかと平行になるようにした。しかし、これを通常の（００１）基板で用いられるような、パターンの方向が［１１０］方向と［１-1０］方向の何れかと平行になるようにすると、本実施形態のような単結晶化は見られなかった。具体的には、前記図３（ａ）〜（ｃ）に対応する工程途中図においては、図１３（ａ）〜（ｃ）に示したように絶縁膜１０２上は単結晶化せず、シードに近い領域は高密度に双晶を含んだ領域１５４、シードから遠い領域は多結晶領域１６４となってしまった。
【００３４】
このように横方向固相成長の進む方向によって結晶化の様子が異なる理由を調べるため、固相成長のための熱処理を、６００℃で３０分、１時間、１時間３０分、２時間、４時間行い、その結晶状態を観察した。図１４（ａ）〜（ｅ）に＜１００＞方向に固相成長させた場合を、また図１５（ａ）〜（ｅ）に＜１１０＞方向に固相成長させた場合をそれぞれ示した。＜１００＞方向に固相成長させた場合には、図１４（ａ）〜（ｅ）のように、固相成長距離が熱処理時間に比例して伸びることが分かる。これに対して＜１１０＞方向に固相成長させた場合には、図１５（ａ）〜（ｅ）のように、固相成長距離が遅く、そのためシードから遠い領域まで単結晶化されず、不均一核生成により多結晶化してしまうことが分かる。
【００３５】
このような固相成長速度の差は、＜１００＞方向に固相成長が進む場合は、成長方向に対して４５度の角度をなす｛１１０｝面を成長面として単結晶化が進行するのに対し、＜１１０＞方向に固相成長が進む場合は、成長方向に対して５４度の角度をなす｛１１１｝面を成長面として単結晶化が進行することによる。｛１１１｝面が成長面となる場合には、＜１１０＞方向への成長速度が遅く、さらに面上に双晶が形成されやすい。このため、＜１００＞方向に固相成長させる場合と比較して、殆ど固相成長距離が伸びず、図１５（ｄ）に示されたようにアモルファス領域内で不均一核生成による核の生成１２１が起こり、結局多結晶化してしまう。
【００３６】
なお、図１４（ｄ）において、隣り合ったシードから成長してきた固相成長領域が衝突した位置に、小傾角粒界１２０が観測された。これは、隣り合った固相成長領域同士が、シードは同じ方位の単結晶であるにも拘わらず、固相成長途中でその方位を僅かに傾け、衝突した時点では３°以下の範囲でずれてしまうことによる。
【００３７】
本実施形態において固相成長が進む方向は＜１００＞方向であるが、実際には＜１００＞方向から７°の範囲で傾いていてもよい。できれば３°以内が望ましい。これは、＜１００＞からの傾きが大きくなることで成長速度が低下してしまうことによる。また、シリコン基板の主面を（１００）面としたが、この方向も７°以内が望ましく、できれば３°以内が望ましい。
【００３８】
なお、上記実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型セルなどのメモリセルでも、同様の方法が適用できる。
【００３９】
（第２の実施形態）
本実施形態では、第１の実施形態の工程の途中に、シード領域直上にのみ単結晶領域を選択的に成長させる工程を追加している。この結果として、あとの工程での平坦化工程を削減することができる。また、固相成長距離をより伸ばすことができ、より大面積のＳＯＩ領域を形成することができる。
【００４０】
本実施形態のメモリセル部の製造方法を、図１６及び図１７を用いて説明する。なお、各図は図１〜図１２の（ａ）に相当するもので、チャネル長方向（ビット線方向）の断面図である。平面図及びチャネル幅方向（ワード線方向）の断面図は図１〜図１２と同じなので省略する。
【００４１】
まず、前記図１（ａ）に示したように第１の実施形態と同様に、（００１）面方位を有するｐ型の単結晶シリコン基板１０１の表面上にシリコン酸化膜１０２を形成し、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜１０２の一部領域を除去してシリコン結晶基板の一部を露出させた。ここで、レジストマスクのパターンは［１００］方向と［０１０］方向の何れかに平行となるようにした。
【００４２】
次に、図１６（ａ）に示すように、シリコン酸化膜１０２の開口部のみに単結晶シリコン膜２０４を、その表面がシリコン酸化膜１０２の表面と同じ厚さになる程度まで、選択的に成長させた。ここで、選択成長の温度は８５０℃とし、成膜時のガスとしては水素キャリアによるジクロルシランと塩酸との混合ガスを用いて行った。このシリコン結晶層２０４は縦方向（膜厚方向）のエピタキシャル成長法で選択的に形成されているため、結晶粒界や双晶は全く殆ど観測されず、非常に優れた結晶性を有するものが得られた。
【００４３】
次に、図１６（ｂ）に示すように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。ここで、アモルファスシリコン膜１０３の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。アモルファスシリコン膜１０３と単結晶シリコン膜２０４との界面における自然酸化膜の形成を抑止するため、アモルファスシリコン膜１０３の堆積前に、ＬＰＣＶＤ装置内において水素雰囲気で９００℃１分の熱処理を行った。
【００４４】
次に、このウェーハを窒素雰囲気中６５０℃で３０分熱処理し、アモルファスシリコン膜１０３と接している単結晶シリコン膜２０４をシードとして、いわゆる固相成長法により単結晶化し、図１６（ｃ）に示すようにＳＯＩ結晶層１０４とした。このとき、シードから横方向に単結晶化が進む速度は２．１μｍ／hourであった。この固相成長後において、このＳＯＩ結晶層１０４の結晶状態を観測したところ、高密度に転位が存在することが確認された。
【００４５】
次に、このウェーハを１０５０℃の酸化性雰囲気中において、１８０分熱処理した。この処理によりＳＯＩ結晶層１０４が表面側から１５０ｎｍ酸化され、残った結晶性ＳＯＩ層の厚さは５０ｎｍとなり、ＳＯＩ層上にメモリセルアレイを作製し、動作させるのに適切な膜厚となった。この後、この形成された酸化膜層を水で希釈された弗酸によってエッチングすることで行った。このときの構造を図１６（ｄ）に示した。この酸化性雰囲気の熱処理後にＳＯＩ結晶層１０４の結晶状態を観測したところ、熱処理前には高密度に観測された転位が全く検出されなくなっていることが確認された。
【００４６】
このような熱処理により転位が低減する効果は、第１の実施形態で説明したとおりである。
【００４７】
次に、このウェーハを再度ＣＭＰ法により表面の研磨を行った。これにより、図１６（ｅ）に示したように、熱処理前にはＳＯＩ結晶層１０４の表面に観測された段差が小さくなった。この処理により、熱処理前には約３ｎｍの高さの段差のあった箇所で、ＣＭＰ処理後にはその高さが０．５ｎｍ以下となっていることが分かった。
【００４８】
これ以降は、第１の実施形態と同様に、図１７（ｆ）に示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）１０５を形成し、さらに、ＣＶＤ（Chemical Vapor Deposition）法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層１０６を堆積した。次に、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、多結晶シリコン層１０６、ゲート絶縁膜（トンネル絶縁膜）、ＳＯＩ結晶層の一部をＲＩＥ法などで除去して、素子分離溝１０７を形成した。
【００４９】
次いで、第１の実施形態と同様の工程により、図１７（ｇ）〜（ｉ）に示すように、ＳＯＩ結晶層上のメモリセルアレイを形成した。
【００５０】
なお、図１７（ｉ）では、メモリセルのｎ型不純物拡散層１１４が各々隔離されている場合を示したが、これに限らない。図１８に示すように、各メモリセルのｎ型不純物拡散層１１４がつながっていても良い。
【００５１】
本実施形態によるプロセスを採用することで、アモルファスシリコンを成膜した時点での表面の凹凸が第１の実施形態に比較して小さくなり、大きな段差を小さくする目的でのＣＭＰ工程が不要となっている。多くの厚さを削るＣＭＰは、表面に傷を残す可能性があり、本実施形態による方法は、高い歩留まりでメモリセルアレイを形成するために非常に有用な方法であるといえる。
【００５２】
また、シード直上は固相成長のための熱処理開始時点において既に単結晶化しているため、不均一に核が発生する前に固相成長により単結晶化できる距離をより伸ばすことができ。従って、より大面積のＳＯＩ領域を形成することができる。
【００５３】
（第３の実施形態）
本実施形態では、第２の実施形態に記載のあるシード領域直上にのみ単結晶領域を選択的に成長させる工程において、その単結晶領域の表面が、絶縁膜表面よりも突出しているプロセスを示す。この結果として、第２の実施形態よりもさらに固相成長距離を伸ばすことができ、より大面積のＳＯＩ領域を形成することができる。
【００５４】
本実施形態のメモリセル部の製造方法を、図１９及び図２０を用いて説明する。なお、図１９，図２０において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図のＡ−Ａ’断面を、（ｂ）は平面図のＢ−Ｂ’断面を示している。
【００５５】
第２の実施形態と同様の工程により、図１９（ａ）〜（ｃ）に示すように、シリコン酸化膜１０２の開口部のみに単結晶シリコン膜２０４を成長させる。このとき、その表面がシリコン酸化膜１０２の表面より高くなるようにした。例えば、成長膜厚は７５ｎｍとした。ここで、選択成長の温度は８５０℃とし、成膜時のガスとしては水素キャリアによるジクロルシランと塩酸との混合ガスを用いて行った。このシリコン結晶層２０４は縦方向（膜厚方向）のエピタキシャル成長法で選択的に形成されているため、結晶粒界や双晶は全く殆ど観測されず、非常に優れた結晶性を有するものが得られた。
【００５６】
次に、図２０（ａ）〜（ｃ）に示したように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。ここで、アモルファスシリコン膜１０３の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。アモルファスシリコン膜１０３と単結晶シリコン膜２０４との界面における自然酸化膜の形成を抑止するため、アモルファスシリコン膜１０３の堆積前に、ＬＰＣＶＤ装置内において水素雰囲気で９００℃，１分の熱処理を行った。
【００５７】
図２０（ａ）〜（ｃ）から明らかなように、第２の実施形態の図１６（ｂ）においては、シード部とＳＯＩ部の境界位置のアモルファスシリコン膜１０３の表面に凹部が形成されていたのに対し、本実施形態の図２０（ａ）〜（ｃ）においては、そのような凹部は見られていない。選択的に成長させた単結晶領域の表面が絶縁膜１０２の表面よりも上に位置していることの結果として、固相成長のための熱処理で横方向固相成長に進むまでの時間が短くなり、結果的に大面積の単結晶層を得ることができる。また、凹部がないことで、ＣＭＰ等の研磨工程なしでもメモリセルアレイの形成が可能となる。また、第１の実施形態に示したように、堆積するシリコン層の膜厚は単結晶直上で薄くなることがあるため、本実施形態に示した方法は、固相成長距離を伸ばすという目的だけでなく、シリコン層の表面高さを揃えるという目的のためにも、非常に有用な方法となる。
【００５８】
（第４の実施形態）
本実施形態は、固相成長時の雰囲気を酸化性雰囲気とするものである。これにより、固相成長時にアモルファスシリコン表面に酸化膜が形成されることになり、表面モフォロジーの劣化を抑止できると共に、固相成長中に格子間シリコンを供給することになるため、固相成長直後の状態で、良好な結晶性を有する単結晶層を得ることができる。
【００５９】
本実施形態のメモリセル部の製造方法を、図２１及び図２２を用いて説明する。なお、図２１、図２２において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図のＡ−Ａ’断面を、（ｂ）は平面図のＢ−Ｂ’断面を示している。
【００６０】
第１の実施形態に示したのと同様の工程で、図２１（ａ）〜（ｃ）に示したように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。
【００６１】
次に、このウェーハを酸素雰囲気中６５０℃で３０分熱処理し、単結晶基板１０１のアモルファスシリコン膜１０３と接している部分をシードとして、いわゆる固相成長法により単結晶化し、図２２（ａ）〜（ｃ）に示すようにＳＯＩ結晶層１０４とした。このとき、シードから横方向に単結晶化が進む速度は２．１μｍ／hourであった。また、ＳＯＩ結晶層１０４の表面に酸化膜１２２が形成された
この固相成長後において、このＳＯＩ結晶層１０４の結晶状態を観測したところ、転位の存在は殆ど確認されなかった。この結果、良好な結晶性を有する単結晶薄膜を、固相成長後の高温酸化雰囲気での熱処理を行わなくても、得ることができた。また、本実施形態による酸化性雰囲気での固相成長により、成長途中で表面に酸化膜１２２が形成される。これは、表面の保護膜として表面を平滑に保つのに有効であり、従って本実施形態では、ばらつきのより小さいセルトランジスタを形成することができる。
【００６２】
（第５の実施形態）
本実施形態は、固相成長時の雰囲気を水素雰囲気等の還元性雰囲気とするものである。これにより、固相成長時の不均一核生成を抑止することができ、固相成長距離を伸ばすことで大面積のＳＯＩ領域を形成することができる。
【００６３】
本実施形態のメモリセル部の製造方法を、図２３及び図２４を用いて説明する。なお、図２３，２４において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。また、（ａ）は平面図のＡ−Ａ’断面を、（ｂ）は平面図のＢ−Ｂ’断面を示している。
【００６４】
第１の実施形態に示したのと同様の工程で、図２３（ａ）〜（ｃ）に示したように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。
【００６５】
次に、このウェーハを水素雰囲気中６５０℃で３０分熱処理し、単結晶シリコン基板１０１のアモルファスシリコン膜１０３と接している部分をシードとして、いわゆる固相成長法により単結晶化し、図２４（ａ）〜（ｃ）に示すようにＳＯＩ結晶層１０４とした。このとき、シードから横方向に単結晶化が進む速度は１．５μｍ／hourであった。
【００６６】
このように水素雰囲気では固相成長の速度は遅くなるものの、核生成の頻度も遅くなるために、アモルファス領域が多結晶化せずに単結晶化されやすくなる。即ち、固相成長時の雰囲気を水素雰囲気などの還元性雰囲気とすることにより、アモルファスシリコン膜中での不均一核生成を抑えることができ、これによって固相成長により単結晶化できる距離及び面積を更に広げることができる。
【００６７】
実際、６５０℃の熱処理でアモルファスシリコン中に、前記図１５（ｄ）のような不均一核生成の始まる時刻を調べたところ、窒素雰囲気、或いは酸素雰囲気では１時間４５分であったのに対し、水素雰囲気では３時間３０分であった。このように、成長速度が遅くなるにも拘わらず、不均一核生成の始まるまでの時間が約２倍に延びるので、横方向固相成長により単結晶化できる面積は増加することになり、大面積ＳＯＩ結晶層を得るためには重要な手段となる。
【００６８】
（第６の実施形態）
本実施形態では、固相成長によりＳＯＩ結晶層を単結晶化した後、あるいは固相成長後の酸化雰囲気での熱処理によりＳＯＩ結晶層中の転位密度を低減した後、水素等の還元性雰囲気で熱処理することにより、ＳＯＩ結晶層表面の平坦化を実現することができる。ＣＭＰ等の表面に研磨傷を残す可能性のあるプロセスを使わずにすむため、ばらつきの小さいメモリセルを実現することができる。
【００６９】
本実施形態のメモリセル部の製造方法を、図２５（ａ）〜（ｆ）を用いて説明する。各図はチャネル長方向（ビット線方向）の断面図を示している。平面図及びはチャネル幅方向（ワード線方向）の断面図は省略している。
【００７０】
まず、図２５（ａ）に示すように、（００１）面方位を有するｐ型の単結晶シリコン基板１０１の表面上にシリコン酸化膜１０２を形成し、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜の一部領域を除去してシリコン結晶基板の一部を露出させた。ここで、レジストマスクのパターンは［１００］方向と［０１０］方向の何れかに平行となるようにした。
【００７１】
次に、図２５（ｂ）に示すように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。ここで、アモルファスシリコン膜１０３の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。アモルファスシリコン膜１０３と基板１０１との界面における自然酸化膜の形成を抑止するため、アモルファスシリコン膜１０３の堆積前に、ＬＰＣＶＤ装置内において水素雰囲気で９００℃，１分の熱処理を行った。
【００７２】
なお、アモルファスシリコン膜１０３を形成する前に、第２の実施形態と同様に、シリコン酸化膜１０２の開口部のみに単結晶シリコン膜２０４を、その表面がシリコン酸化膜１０２の表面と同じ厚さになる程度まで、選択的に成長させるようにしても良い。
【００７３】
次に、このウェーハを窒素雰囲気中６５０℃で３０分熱処理し、アモルファスシリコン膜１０３と接している単結晶シリコン基板１０１をシードとして、いわゆる固相成長法により単結晶化し、図２５（ｃ）に示すようにＳＯＩ結晶層１０４とした。このとき、シードから横方向に単結晶化が進む速度は２．１μｍ／hourであった。この固相成長後において、このＳＯＩ結晶層１０４の結晶状態を観測したところ、高密度に転位が存在することが確認された。
【００７４】
次に、このウェーハを１０５０℃の酸化性雰囲気中において、１００分熱処理した。この処理によりＳＯＩ結晶層１０４が表面側から１５０ｎｍ酸化され、残った結晶性ＳＯＩ層の厚さは５０ｎｍとなり、ＳＯＩ層上にメモリセルアレイを作製し、動作させるのに適切な膜厚となった。この後、この形成された酸化膜層を水で希釈された弗酸によってエッチングすることで行った。このときの構造を図２５（ｄ）に示した。
【００７５】
次に、このウェーハを１１００℃、水素雰囲気中において３分熱処理した。図２５（ｅ）に示したように、熱処理前にはＳＯＩ結晶層１０４の表面に観測された凹凸が小さくなった。この処理により、熱処理前には段差部において３ｎｍの高さの段差のあった箇所で、水素雰囲気での熱処理後にはその高さが０．５ｎｍ以下となっていることが分かった。この水素雰囲気での熱処理による平坦化は、表面の流動性が高くなることによるものである。
【００７６】
以降、第１の実施形態と同様の工程により、ＳＯＩ構造のメモリセルを有する不揮発性半導体記憶装置を形成することができる。
【００７７】
なお本実施形態では、水素雰囲気での熱処理をＳＯＩ厚さが５０ｎｍになった後に行ったが、より厚い状態で行っても良い。
【００７８】
また、水素雰囲気での熱処理による表面の平坦化は、小さい凹凸の除去に有効であるため、例えば第２の実施形態の、図１６（ｄ）に見られる表面の凹部を平滑化するのにも有効である。
【００７９】
このように本実施形態によれば、固相成長により単結晶化した後に、或いは単結晶化した後の酸化性雰囲気での熱処理後に、水素雰囲気などの還元性雰囲気にて固相成長温度よりも高い温度での熱処理を行うことにより、ＳＯＩ結晶層１０４の表面を平滑化することができる。従って、ＣＭＰ等の表面に研磨傷を残す可能性のあるプロセスを使わずに済むことになり、セル間での特性ばらつきを抑止でき、また高いセル電流を得ることができるようになる。
【００８０】
（第７の実施形態）
本実施形態では、シリコン薄膜と下地基板シード部との間に薄い酸化膜を形成することで、その薄い酸化膜層を拡散のバリアとして機能させ、バルク領域においても浅い接合を形成できるようにする。
【００８１】
本実施形態のメモリセル部の製造方法を、図２６（ａ）〜（ｄ）を用いて説明する。各図は図１〜図１２の（ａ）に相当するもので、チャネル長方向（ビット線方向）の断面図である。平面図及びチャネル幅方向（ワード線方向）の断面図は図１〜図１２と同じなので省略する。
【００８２】
まず、図２６（ａ）に示すように、（００１）面方位を有するｐ型の単結晶シリコン基板１０１の表面上に厚さ５０ｎｍのシリコン酸化膜１０２を形成し、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜の一部領域を除去してシリコン結晶基板の一部を露出させた。ここで、レジストマスクのパターンは［１００］方向と［０１０］方向の何れかに平行となるようにした。
【００８３】
続いて、シリコン酸化膜１０２の開口部（シード部）の界面にバリア膜として機能する薄い酸化膜層３０２を形成した。この酸化膜層３０２の形成は、酸性溶液の中での反応によっても、気相中の酸素・水蒸気等による反応によってもよい。ここでの酸化膜厚は、酸素の存在する界面を介した固相成長が起きるために、酸素が固相成長を完全に妨げることのないように、酸素の面密度が８×１０14ｃｍ-2以下であることが望ましい。また、酸素の面密度の低濃度限界については、固相成長が起きるという点では下限はないが、平坦な表面を得るという目的のためには、２×１０14ｃｍ-2以上であることが望ましい。これは、この程度の酸素濃度であれば、固相成長が一旦この界面で遅くなるものの、アモルファスシリコンを平滑に成膜できると共に、均一な固相成長によるアモルファスシリコンの単結晶化も可能なためである。
【００８４】
そしてこの方法によれば、高温工程が必要とされる界面の自然酸化膜除去が不要となるため、工程を低温化でき、本工程前に既に形成されている素子に対する高温工程による悪影響を軽減することができる。また、アモルファスシリコンは低温で成膜する必要があるが、本実施形態の方法によれば、高温に上げる必要がなくなるので、プロセス時間を短縮することができる。
【００８５】
次に、図２６（ｂ）に示したように、基板１０１上の全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。
【００８６】
次に、第１の実施形態と同様に、このウェーハを窒素雰囲気中６５０℃で３０分熱処理し、シリコン基板１０１のアモルファスシリコン膜１０３と接している部分をシードとして、いわゆる固相成長法により単結晶化し、図２６（ｃ）に示すように、ＳＯＩ結晶層１０４を形成した。
【００８７】
その後、第１の実施形態と同様に、ＣＭＰ法によるＳＯＩ結晶層１０４の平滑化、酸化性雰囲気中での熱処理、ゲート絶縁膜（トンネル絶縁膜）１０５、浮遊ゲート電極となるリンドープ多結晶シリコン層１０６、制御ゲート電極となるタングステンシリサイド層１１１を形成し、更にイオン注入法と熱拡散法などを組み合わせたｎ型不純物拡散層１１４の形成により、図２６（ｄ）に示すように、メモリセルを形成する。
【００８８】
このようにして製造されたメモリセルにおいては、シード部の拡散層直下に薄い酸化膜層３０２が形成されており、この層３０２が拡散層中の不純物の拡散バリアとして働くことになる。このため、その領域に形成されるＭＯＳＦＥＴの接合深さを浅くすることができる。
【００８９】
なお、図２６（ｄ）では、メモリセルのｎ型不純物拡散層１１４が各々隔離されている場合を示したが、必ずしもこれに限らない。図２７に示すように、各メモリセルのｎ型不純物拡散層１１４がつながっていても良い。
【００９０】
また、本実施形態は、シード部を持ち上げた第２の実施形態に適用することも可能である。図２８及び図２９に、第２の実施形態に本実施形態の方法を適用した結果を示す。図２６（ｄ）に比較して、さらに浅い拡散層１１４が形成されていることが分かる。
【００９１】
（第８の実施形態）
本実施形態では、従来の問題点を解決するために、ＳＯＩ構造のメモリセル部を有する不揮発性半導体記憶装置の製造方法を提供する。特に、誤動作を回避するために、メモリセルのばらつきを抑え、高いセル電流を実現すると共に、短チャネル効果を抑えることができるように、優れた結晶性を有する極薄膜ＳＯＩ構造のメモリセルの実現方法を提供する。
【００９２】
本実施形態のメモリセル部の製造方法を、図３０及び図３１を用いて説明する。各図は図１〜図１２の（ａ）に相当するもので、チャネル長方向（ビット線方向）の断面図である。平面図及びチャネル幅方向（ワード線方向）の断面図は図１〜図１２と同じなので省略する。
【００９３】
まず、図３０（ａ）に示すように、（００１）面方位を有するｐ型の単結晶シリコン基板１０１の表面上に厚さ４５ｎｍのシリコン酸化膜１０２を形成し、続いてシラン（ＳｉＨ4 ）又はジシラン（Ｓｉ2Ｈ6 ）及び亜酸化窒素Ｎ2Ｏを用いて酸素を微量に含むアモルファスシリコン膜４０３を２０ｎｍ程度成膜する。酸素を微量に含むアモルファスシリコン膜の成膜条件の一例として５２５℃、ＳｉＨ4 ガスを１slm、Ｎ2Ｏガスを５０sccmで約１００Ｐａ程度の雰囲気化で２０分程度成膜を行うことで、酸素濃度５〜１０％程度を含むアモルファスシリコン膜４０３を得ることができる。
【００９４】
続いて、パターニングしたレジスト（図示せず）をマスクに、不純物を含むアモルファスシリコン膜４０３及び酸化膜１０２の一部領域を除去してシリコン基板１０１の一部を露出させた。ここで、レジストマスクのパターンは［１００］方向と［０１０］方向の何れかに平行となるようにした。
【００９５】
次に、図３０（ｂ）に示したように、基板上全面に、アモルファスシリコン膜１０３を２００ｎｍの厚さに堆積した。ここで、アモルファスシリコン膜１０３の堆積は、ＬＰＣＶＤ装置を用い、５５０℃の温度にて行った。アモルファスシリコン膜１０３と基板１０１との界面における自然酸化膜の形成を抑止するため、アモルファスシリコン膜１０３の堆積前に、１：５０希フッ酸の処理を３０秒程度行い、ＬＰＣＶＤ装置内において水素雰囲気で８００℃１分の熱処理を行った。なお、アモルファスシリコン膜４０３は酸素を不純物として含んでいるため、結晶化温度が高くなり８００℃，１分程度の水素雰囲気では多結晶シリコンとはならず、アモルファスの状態を維持している。
【００９６】
次に、このウェーハを窒素雰囲気中６５０℃で３０分熱処理し、アモルファスシリコン膜１０３と接している単結晶シリコン基板１０１をシードとして、いわゆる固相成長法により単結晶化し、図３０（ｃ）に示すようにＳＯＩ結晶層１０４とした。
【００９７】
シリコン酸化膜１０２上に直接アモルファスシリコン膜１０３を成長させる方法では、局所的にアモルファスシリコン内の下のシリコン酸化膜１０２との界面付近に結晶核が形成されてしまうことが多かった。アモルファスシリコンの成膜初期段階で発生し、こうした結晶の配向性を決定してしまう核が形成されるとそこから結晶成長が起こる。酸化膜１０２上に形成される結晶核は回転方向に関してはランダムであるため、シード層からの結晶成長とは結晶面のずれが発生してしまい結晶欠陥を形成してしまっていた。従って、図３２（ａ）のように固相成長を行った後、ある箇所では下からの多結晶化が進行して上に到達してしまうため、結晶成長が十分に伸びず、ＳＯＩ層の途中で多結晶シリコン１６４となってしまう箇所があった。
【００９８】
一方、不純物を含んだアモルファスシリコン膜４０３を酸化膜１０２上に形成した場合、不純物を含んだシリコン膜４０３とシリコン酸化膜１０２との界面に結晶核が存在しても、結晶化温度自体が高いため、固相成長時に下からの結晶化は起こらない。このため図３２（ｂ）に示すように、安定して長い固相成長距離が確保することができる。
【００９９】
次に、このウェーハの表面を、いわゆるＣＭＰ法により研磨することで平滑化した。この結果としＳＯＩ領域上の膜厚は１２０ｎｍ、シード直上の膜厚は１００ｎｍとなり、シード直上とＳＯＩ領域上で５０ｎｍあった段差が、２０ｎｍに低減した。
【０１００】
次に、このウェーハを１０５０℃の酸化性雰囲気中において、１２０分熱処理した。この処理によりＳＯＩ結晶層１０４が表面側から６０ｎｍ酸化され、残った結晶性ＳＯＩ層の厚さは６０ｎｍとなり、ＳＯＩ層上にメモリセルアレイを作製し、動作させるのに適切な膜厚となった。この酸化性雰囲気の熱処理後にＳＯＩ結晶層１０４の結晶状態を観測したところ、熱処理前には高密度に観測された転位が全く検出されなくなっていることが確認された。また、この高温の熱処理により、酸素を不純物として含んだアモルファスシリコン膜４０３は結晶化され、粒径約６ｎｍ程度の非常に小さいグレインの多結晶シリコン膜４０４となる。ＳＯＩとなるシリコン膜１０４中の欠陥や不純物は効率的にこの多結晶シリコン層中にゲッタリングされるため、ＳＯＩ結晶層１０４の表面は非常に高品質なものを得ることができる。
【０１０１】
次に、このウェーハを再度ＣＭＰ法により表面の研磨を行った。これにより、図３０（ｄ）に示したように、熱処理前にはＳＯＩ結晶層１０４の表面に観測された段差が小さくなった。この処理により、熱処理前には２０ｎｍの高さの段差のあった箇所で、ＣＭＰ処理後にはその高さが５ｎｍ以下となっていることが分かった。
【０１０２】
次に、図３１（ｅ）に示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）１０５を形成し、さらに、ＣＶＤ法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層１０６を堆積した。
【０１０３】
次に、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、リンドープ多結晶シリコン層、ゲート絶縁膜（トンネル絶縁膜）、ＳＯＩ結晶層の一部をＲＩＥ法などで除去して、素子分離溝１０７を形成した。
【０１０４】
次に、先の第１の実施形態と同様に、塗布法などを用いて、素子分離溝領域に埋め込み絶縁膜１０８を埋め込んだ。なお、図３１（ｅ）では、チャネル長方向（ビット線方向）の断面図であることからこの部分は図示されていない。
【０１０５】
次に、図３１（ｆ）に示すように、全面に、ＡＬＤ法などで電極間絶縁膜となる厚さ１５ｎｍ程度のアルミナ膜１０９を形成した。次に、パターニングしたレジスト（図示せず）をマスクに、ＲＩＥ法などを用いて、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部１１０を形成して、リンドープ多結晶シリコン層１０６の一部を露出させた。
【０１０６】
次に、図３１（ｇ）に示すように、全面に、スパッタ法などで制御ゲート電極となるタングステンシリサイド層１１１を形成した。このとき、スリット部１１０ではリンドープ多結晶シリコン層１０６とタングステンシリサイド層１１１が電気的に接続された。その後、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、タングステンシリサイド層１１１、アルミナ膜１０９、多結晶シリコン層１０６の一部をＲＩＥ法などで除去して、メモリセルの２層ゲート構造１１２と選択ゲートトランジスタの積層ゲート電極構造１１３を形成した。
【０１０７】
次に、図３１（ｈ）に示すように、イオン注入法と熱拡散法などを組み合わせて、所望の不純物濃度分布を有するｎ型不純物拡散層１１４を形成した。次に、ＣＶＤ法などで層間絶縁膜１１５を形成して、メモリセルの２層ゲート構造１１２と選択ゲートトランジスタの積層ゲート電極構造１１３を被った。さらに、周知の方法で選択ゲートトランジスタの不純物拡散層上を開口して、タングステンなどの導電体を埋め込んでビット線コンタクト（及びソース線コンタクト：図示せず）を形成した。
【０１０８】
その後は、周知の方法で、不揮発性半導体記憶装置を完成させた。
【０１０９】
本実施形態の不揮発性半導体装置は、セル領域のＳＯＩ層と埋め込み酸化膜層の間に酸素を不純物として含む多結晶シリコン層４０４を有するが、ＳＯＩ層表面のセルトランジスタのチャネル部分は結晶性に優れるため高いセルのオン電流を得ることができる。また一方で、酸素を不純物として含む多結晶シリコン層４０４自体の抵抗は極めて高いため、トランジスタオフリーク電流が増加することは無い。
【０１１０】
なお、本実施形態では、不純物を含んだアモルファスシリコン膜４０３に関して酸素を不純物として含む例を示したが、結晶化温度を上げる効果として炭素や窒素も同様に利用できる。炭素を不純物として使用する場合はエチレン等をドーパントガスとし、窒素を不純物として使用する場合はアンモニア等をドーパントガスとして用いれば良い。
【０１１１】
このように本実施形態によれば、シリコン基板１０１上に酸化膜１０２を形成後、更に表面に酸素、窒素、又は炭素等の不純物を含むアモルファスシリコン層４０３を成膜後、アモルファスシリコン膜４０３及びシリコン酸化膜１０２にシード部となる領域の開口を行う。そして、アモルファスシリコン層１０３の成長を行い、開口部をシードとして＜１００＞方向に固相成長させるようにしている。
【０１１２】
酸素、窒素、又は炭素等の不純物を含むアモルファスシリコンはＳＯＩ層となる通常の不純物を含まないアモルファスシリコンと比較して結晶化が起こりにくい。このような不純物を添加したアモルファスシリコンを用いることの効果は、その濃度が１×１０19ｃｍ-3以上の場合に得られた。また望ましくは、１×１０19ｃｍ-3であった。これは、このようなアモルファスの結晶化が、不純物濃度依存性を持つためである。この結果として、本実施形態のように、結晶化が起こりにくいアモルファスシリコン膜４０３をシリコン酸化膜１０２とアモルファスシリコン膜１０３との界面に設けることにより、下からの多結晶化による固相成長距離の阻害が発生せず、固相成長距離を延ばすことができる。
【０１１３】
（第９の実施形態）
本実施形態では、半導体結晶層の結晶性を向上させると共に、半導体結晶相のキャリア蓄積によるメモリセル特性変動を抑える方法を提供する。
【０１１４】
本実施形態のメモリセル部の製造方法を、図３３〜図４２を用いて説明する。図３３〜図４１において、（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図、（ｃ）は平面図である。（ａ）は平面図のＡ−Ａ’断面を、（ｂ）は平面図のＢ−Ｂ’断面を表す。
【０１１５】
まず、図３３（ａ）〜（ｃ）に示すように、ｐ型の単結晶シリコン基板１０１の表面上にシリコン酸化膜１０２を５０ｎｍ程度形成し、パターニングしたレジスト（図示せず）をマスクに、シリコン酸化膜１０２の一部領域を除去してシリコン結晶基板の一部を露出させた。
【０１１６】
次に、図３４（ａ）〜（ｃ）に示すようにＣＶＤ法などにより第１のアモルファスシリコン膜５０３をシリコン酸化膜１０２よりも厚く成膜した後、シリコン酸化膜１０２をストッパーにしてＣＭＰを行いアモルファスシリコン膜５０３とシリコン酸化膜１０２が平坦につながるようにした。その後、ＣＶＤ法などにより第２のアモルファスシリコン膜１０３を１００ｎｍ程度成膜した。
【０１１７】
その後、６００℃で２時間程度アニールを行い、アモルファスシリコン膜５０３，１０３をシリコン基板１０１を基にして固相成長させ、図３５（ａ）〜（ｃ）のように単結晶シリコン層（ＳＯＩ結晶層）１０４を得た。その後、酸素雰囲気下１０５０℃の高温酸素アニールを行った後、生成された酸化膜をウエットエッチングにより剥離した。
【０１１８】
このとき、酸素雰囲気下でアニール処理される前の単結晶シリコン層１０４は、固相成長により作製されたもののため、シリコン基板１０１に近い部分は結晶欠陥１６６が少ないが、成長距離が長くなるに従いシリコン結晶内に多くの結晶欠陥１６６を含むようになる。高温の酸素アニールを行うことにより結晶欠陥は、図３６（ａ）〜（ｃ）に示すように、シリコン結晶上下界面に集まると共に、酸化により、はき出されたシリコンにより欠陥が埋まり結晶欠陥１６７が小さくなる。シリコン結晶上界面に集まった欠陥は酸化によりシリコン酸化膜１２２に吸収され、シリコン結晶内から無くなり、その後のシリコン酸化膜１２２は剥離され取り除かれる。
【０１１９】
また、固相成長によりシリコン基板１０１上に成膜されたシリコン部分の近傍は結晶欠陥の少ないシリコン結晶となっているため、シリコン酸化膜１０２の中央部の上のシリコン結晶ほど結晶欠陥は多くなる。これにより、シリコン酸化膜１０２の中央部の上で結晶欠陥密度が多く、且つ下側界面で結晶欠陥密度が多くなるＳＯＩ結晶層１０４が作製される。このときの結晶欠陥は、Ｓｉ−Ｈ構造、線欠陥、及び積層欠陥である。
【０１２０】
次に、図３７（ａ）〜（ｃ）示すように、全面に、熱酸化法などで厚さ７ｎｍ程度のゲート絶縁膜（トンネル絶縁膜）１０５を形成し、さらに、ＣＶＤ法などで浮遊ゲート電極となる厚さ５０ｎｍ程度のリンドープ多結晶シリコン層１０６を堆積した。次に、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、多結晶シリコン層１０６、ゲート絶縁膜（トンネル絶縁膜）１０５、シリコン結晶層１０４、シリコン酸化膜層１０２、シリコン結晶基板１０１の一部をＲＩＥ法などで除去して、素子分離溝を形成した。
【０１２１】
次に、塗布法などを用いて、素子分離溝領域に埋め込み絶縁膜１０８を埋め込み形成した。例えば、ポリシラザンなどの塗布絶縁膜を塗布することで、ボイドと呼ばれる埋め込み不完全領域の形成を回避することができる。なお、埋め込み絶縁膜１０８の誘電率は低い方が、隣接するメモリセル間の絶縁耐圧は向上するので、塗布した後に水蒸気酸化をして、膜中の窒素及び炭素や水素などの不純物を脱離させてシリコン酸化膜に変換するのが望ましい。また、素子分離溝形成時に溝表面部に生成する結晶欠陥を修復するために、塗布絶縁膜を埋め込む前又は後に、熱酸化やラジカル酸化を施しても良い。さらに、埋め込み絶縁膜の絶縁性を向上するために、ＣＶＤ絶縁膜と塗布絶縁膜を組み合わせて、埋め込んでも良い。
【０１２２】
次に、図３８（ａ）〜（ｃ）に示すように、全面に、ＡＬＤ法などで電極間絶縁膜となる厚さ１５ｎｍ程度のアルミナ膜１０９を形成した。次に、パターニングしたレジスト（図示せず）をマスクに、ＲＩＥ法などを用いて、選択ゲートトランジスタの形成予定領域に幅５０ｎｍ程度のスリット部１１０を形成して、リンドープ多結晶シリコン層１０６の部を露出させた。
【０１２３】
次に、図３９（ａ）〜（ｃ）に示すように、全面に、スパッタ法などで制御ゲート電極となるタングステンシリサイド層１１１を成した。このとき、スリット部１１０は多結晶シリコン層１０６タングステンシリサイド層１１１が電気的に接続された。その後、ストライプ状にパターニングしたレジスト（図示せず）をマスクに、タングステンシリサイド層、アルミナ膜、リンドープ多結晶シリコン層の一部をＲＩＥ法などで除去して、メモリセルの２層ゲート構造１１２と選択ゲートトランジスタの積層ゲート電極構造１１３を形成した。
【０１２４】
このとき、ＳＯＩ領域と非ＳＯＩ領域の境界は、メモリセルの２層ゲート構造１１２の中で最も選択ゲートトランジスタの積層ゲート構造１１３に近いものと選択ゲートトランジスタの積層ゲート電極構造１１３との間の下、又は選択ゲートトランジスタの積層ゲート電極構造１１３の下にある。
【０１２５】
次に、図４０（ａ）（ｂ）に示すように、イオン注入法と熱拡散法などを組み合わせて、所望の不純物濃度分布を有するｎ型不純物拡散層１１４を形成した。次に、ＣＶＤ法などで層間絶縁膜１１５を形成して、メモリセルの２層ゲート構造１１２と選択ゲートトランジスタの積層ゲート電極構造１１３を被い、さらに、周知の方法で選択ゲートトランジスタの不純物拡散層上を開口して、タングステンなどの導電体を埋め込んでビット線コンタクト１１６（及びソース線コンタクト）を形成した。その後は、周知の方法で、不揮発性半導体記憶装置を完成させた。
【０１２６】
なお、図４０（ａ）（ｂ）では、メモリセルのｎ型不純物拡散層１１４が各々隔離されている場合を示したが、これに限らない。図４１（ａ）（ｂ）に示すように、各メモリセルのｎ型不純物拡散層１１４がつながっていても良い。
【０１２７】
上述のように、本実施形態で形成されたメモリセルのＳＯＩ結晶層１０４は、シリコン結晶内下界面で欠陥を持つ。この欠陥はＳｉ−Ｈ構造、又は積層欠陥、線欠陥であることから、キャリアの生成／再結合中心（generation-recombination center）として働く。従って、メモリセルの消去動作のときに、即ち、浮遊ゲート電極からＳＯＩ結晶層１０４へ電子を移送するときに、ｎ型不純物拡散層１１４の電子密度の増加に伴う電位変動は殆ど無視できるようになるので、不揮発性半導体記憶装置の誤動作を効果的に回避することができる。
【０１２８】
また、トンネル酸化膜近傍のシリコン結晶は欠陥が少なく、酸化された効果により水素の少ない領域になっている。そのため、欠陥により生じるトンネル特性の低下を抑えることができると共に、Ｓｉ−Ｈ結合も少なくなり、移動度の低下を抑えることができる。
【０１２９】
さらに、本実施形態では、選択ゲートトランジスタの積層構造１１３は、ＳＯＩ形成領域の外の非ＳＯＩ領域に形成している。ＳＯＩ結晶層１０４のシリコン結晶内下界面にできる欠陥は、非ＳＯＩ領域近傍には少ないことから、積層構造１１３の下には欠陥が少なく、結晶性は良好となる。従って、選択ゲートトランジスタの接合リークは十分に低減できるので、データ読み込み時などの不揮発性半導体記憶装置の誤動作を回避できる。
【０１３０】
また、本実施形態では、図３４（ａ）〜（ｃ）のように、選択ゲートトランジスタ部となる非ＳＯＩ領域とメモリセル部となるＳＯＩ領域の表面高さがほぼ揃うようにしたが、必ずしもこれに限るものではない。二つの領域の表面高さが異なっていても良い。例えば、図４２に示すように、ＳＯＩ結晶層１０４のＣＭＰを行わずに、選択ゲートトランジスタ部をメモリセル部分より低くした場合でも良い。
【０１３１】
また、上記実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型セルなどのメモリセルでも、同様の方法が適用できる。
【０１３２】
（第１０の実施形態）
本実施形態では、半導体結晶層のキャリア蓄積によるメモリセル特性変動を抑えることができる、不揮発性半導体記憶装置の誤動作を回避するＳＯＩ構造メモリセル、及びその実現方法を提供する。
【０１３３】
本実施形態のメモリセル部の構造を、図４３及び図４４を用いて説明する。各図面の（ａ）はチャネル長方向（ビット線方向）の断面図、（ｂ）はチャネル幅方向（ワード線方向）の断面図である。（ｂ）は断面図（ａ）のＢ−Ｂ’断面を表す。
【０１３４】
本実施形態においても、第９の実施形態と同様の工程で前記図３４（ａ）〜（ｃ）の構造を作成する。その後、アモルファスシリコン膜１０３とシリコン酸化膜１０２の界面近傍にシリコンをイオン注入し、図４３（ａ）〜（ｃ）のように、アモルファスシリコン膜１０３の底部にダメージ層６０４を作成する。
【０１３５】
その後、６００℃で２時間程度アニールを行い、アモルファスシリコン膜５０３，１０３を固相成長させ単結晶シリコン層（ＳＯＩ結晶層）１０４を得た後、１０００℃で水素アニールを行うことにより、ダメージ層６０４を集め、図４４（ａ）〜（ｃ）に示すように、線欠陥や積層欠陥等の結晶欠陥１６６をＳＯＩ結晶層１０４とシリコン酸化膜１０２との界面に生成する。
【０１３６】
なお、実施形態では、シリコンイオンを注入した場合を示したが、注入イオンは、ゲルマニュウム、リン、ヒ素、アンチモンなどでも良い。これらイオンにおいても十分にシリコン結晶層１０４にダメージ層６０４を作製することができる。
【０１３７】
その後の工程は、第９の実施形態と同様である。
【０１３８】
このように本実施形態では、ＳＯＩ結晶層１０４内に線欠陥及び積層欠陥ができることにより、シリコン結晶層にキャリアの生成／再結合中心（generation-recombination center）ができる。このキャリアの生成／再結合中心の影響により電子密度が速やかに減少するため、メモリセルの消去動作のときに、即ち、浮遊ゲート電極からＳＯＩ結晶層１０４へ電子を移送するときに、ｎ型不純物拡散層１１４の電子密度の増加に伴うＳＯＩ結晶層１０４の電位変動は殆ど無視できるようになり、不揮発性半導体記憶装置の誤動作を効果的に回避することができる。
【０１３９】
なお、上記実施形態では、浮遊ゲート電極を電荷蓄積層とするメモリセルの製造方法を説明したが、シリコン窒化膜などの絶縁膜を電荷蓄積層とするＭＯＮＯＳ型セルなどのメモリセルでも、同様の方法が適用できる。
【０１４０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、固相成長により単結晶化する領域は全てアモルファス状態のシリコンで堆積し、その後の熱処理で固相成長させたが、これに限らず次の（１）又は（２）のようにしても良い。
【０１４１】
（１）アモルファス状態でシリコン膜を堆積した後、アモルファスが結晶化する温度・時間よりも大きい熱履歴の熱処理を行い、続いてシリコン或いはゲルマニウム等のイオン注入で再度アモルファス化してから、固相成長の熱処理を行う。これにより、固相成長時のアモルファスシリコンの密度を高くすることができるため、固相成長時に体積収縮が起こらず、固相成長速度が速くなる。従って、固相成長により単結晶化できる距離・面積を広げることができる。
【０１４２】
（２）固相成長により単結晶化する領域を多結晶状態で堆積した後、シリコン或いはゲルマニウム等のイオン注入で再度アモルファス化してから、固相成長の熱処理を行う。この工程を採用することにより、アモルファス状態で堆積する場合よりも高い密度のアモルファスシリコンを得ることができる。このため、固相成長時に体積収縮が起こらず、速い固相成長速度が得られ、固相成長距離を伸ばし、大面積の薄膜ＳＯＩ結晶層を形成することが可能となる。
【０１４３】
また、実施形態ではメモリセルとして２層ゲート構造の不揮発性メモリセルを用いた例を説明したが、この種のセル構造に限らず、各種の不揮発性メモリセルを用いることができる。さらに、必ずしも不揮発性記憶装置に限らず、ＤＲＡＭ、その他の各種の半導体記憶装置に適用することが可能である。
【０１４４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０１４５】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図４】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図５】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図６】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図７】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図８】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図９】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１０】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図１１】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】第１の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図１３】第１の実施形態を説明するためのもので、パターンの方向を図３と異ならせた場合の結晶化の様子を示す平面図と断面図。
【図１４】＜１００＞方向に固相成長させた場合の成長の様子を示す断面図。
【図１５】＜１１０＞方向に固相成長させた場合の成長の様子を示す断面図。
【０１４６】
断面図。
【図１６】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１７】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図１８】第２の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図１９】第３の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２０】第３の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２１】第４の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２２】第４の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２３】第５の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２４】第５の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２５】第６の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図２６】第７の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図２７】第７の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図２８】第７の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図２９】第７の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図３０】第８の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図３１】第８の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図３２】第８の実施形態の問題点を説明するための断面図。
【図３３】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３４】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３５】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３６】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３７】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３８】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図３９】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図４０】第９の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図４１】第９の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図４２】第９の実施形態の変形例に係わる不揮発性半導体記憶装置の構成を示す断面図。
【図４３】第１０の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【図４４】第１０の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す平面図と断面図。
【符号の説明】
【０１４７】
１０１…単結晶シリコン基板
１０２…シリコン酸化膜（絶縁膜）
１０３…アモルファスシリコン膜
１０４…シリコン単結晶層（ＳＯＩ結晶層）
１０５…ゲート絶縁膜（トンネル絶縁膜）
１０６…リンドープ多結晶シリコン層（浮遊ゲート）
１０７…素子分離溝
１０８…埋め込み絶縁膜
１０９…アルミナ膜（電極間絶縁膜）
１１０…スリット部
１１１…タングステンシリサイド層
１１２…メモリセルの２層ゲート構造
１１３…選択ゲートトランジスタの積層ゲート電極構造
１１４…ｎ型不純物拡散層
１１５…層間絶縁膜
１１６…ビット線コンタクト
１２０…小傾角粒界
１２１…核の生成
１２２…酸化膜
１５４…高密度に双晶を含んだ領域
１６４…多結晶領域
１６６…結晶欠陥
１６７…結晶欠陥
２０４…単結晶シリコン膜
３０２…薄い酸化膜層（バリア層）
４０３…酸素を不純物として含んだアモルファスシリコン膜
４０４…非常に小さいグレインの多結晶シリコン膜
５０３…アモルファスシリコン膜
【図１】
2009016692.tif 000003
【図２】
2009016692.tif 000004
【図３】
2009016692.tif 000005
【図４】
2009016692.tif 000006
【図５】
2009016692.tif 000007
【図６】
2009016692.tif 000008
【図７】
2009016692.tif 000009
【図８】
2009016692.tif 000010
【図９】
2009016692.tif 000011
【図１０】
2009016692.tif 000012
【図１１】
2009016692.tif 000013
【図１２】
2009016692.tif 000014
【図１３】
2009016692.tif 000015
【図１４】
2009016692.tif 000016
【図１５】
2009016692.tif 000017
【図１６】
2009016692.tif 000018
【図１７】
2009016692.tif 000019
【図１８】
2009016692.tif 000020
【図１９】
2009016692.tif 000021
【図２０】
2009016692.tif 000022
【図２１】
2009016692.tif 000023
【図２２】
2009016692.tif 000024
【図２３】
2009016692.tif 000025
【図２４】
2009016692.tif 000026
【図２５】
2009016692.tif 000027
【図２６】
2009016692.tif 000028
【図２７】
2009016692.tif 000029
【図２８】
2009016692.tif 000030
【図２９】
2009016692.tif 000031
【図３０】
2009016692.tif 000032
【図３１】
2009016692.tif 000033
【図３２】
2009016692.tif 000034
【図３３】
2009016692.tif 000035
【図３４】
2009016692.tif 000036
【図３５】
2009016692.tif 000037
【図３６】
2009016692.tif 000038
【図３７】
2009016692.tif 000039
【図３８】
2009016692.tif 000040
【図３９】
2009016692.tif 000041
【図４０】
2009016692.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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