(57)【要約】【課題】  アモルファスシリコン層を形成する装置内で、トレンチゲート電極に対向する領域の半導体結晶構造を歪ませることが可能な製造方法を提案する。【解決手段】  第１導電型不純物を含む第１半導体層２２の表面に、第２導電型不純物を含む第２半導体層２４が積層されている半導体ウェハ２３を用意する工程と、半導体ウェハ２３の第２半導体層２４の表面から、第２半導体層２４を貫通して第１半導体層２２に達するトレンチ８を形成する工程と、少なくともトレンチ８が充填されるまで、半導体ウェハ２３の表裏両面にアモルファスシリコン層１２，２６を形成する工程と、アモルファスシリコン層１２，２６で被覆された半導体ウェハ２３の表裏両面に、多結晶シリコン層２を形成してアモルファスシリコン層１２，２６を多結晶シリコン層１２，２６に改質する工程を備えている。【選択図】  図７
2009130098.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート電極を有する半導体装置の製造方法であり、
第１導電型不純物を含む第１半導体層の表面に、第２導電型不純物を含む第２半導体層が積層されている半導体ウェハを用意する工程と、
その半導体ウェハの前記第２半導体層の表面から、前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する工程と、
少なくとも前記トレンチが充填されるまで、前記半導体ウェハの表裏両面にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層で被覆された半導体ウェハの表裏両面に、多結晶シリコン層を形成して前記アモルファスシリコン層を多結晶シリコン層に改質する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記アモルファスシリコン層を形成する工程と、前記多結晶シリコン層を形成する工程を、同一処理装置内で連続して実施することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート電極を利用して一対の主電極間の抵抗を制御する半導体装置の製造方法に関する。特に、トレンチゲート電極に対向しており、トレンチゲート電極にオン電圧を印加したときに導電型が反転してチャネルが形成される領域の結晶構造に歪を発生させておくことによって、チャネル抵抗を低下させる半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチゲート電極にオン電圧を印加したときに導電型が反転してチャネルが形成される領域の結晶構造に歪を発生させておくと、チャネル抵抗を低下させることができる。
特許文献１に、この種の半導体装置の製造方法が開示されている。特許文献１では、プレーナゲート電極を有する半装体装置４０を製造する。特許文献１の技術では、図９に模式的に示すように、ｎ型半導体ウェハ３０の露出面にアモルファスシリコン層３６を形成する。この工程では、減圧ＣＶＤ装置を使用するため、ｎ型半導体ウェハ３０の表裏両面にアモルファスシリコン層３６が形成される。次に、図１０に示すように、アモルファスシリコン層３６をエッチングし、後にプレーナゲート電極３２となる範囲のアモルファスシリコン層３６のみを残存させる。この工程では、エッチング装置を使用する。次に、図１１に示すように、半導体装置４０の全体を加熱する。加熱工程では、加熱炉を使用する。すると、残存しているアモルファスシリコン層３６が多結晶シリコン層に改質され、プレーナゲート電極３２が形成される。アモルファスシリコン層３６は、多結晶シリコン層に改質されるときに、体積が減少して収縮する。このために、ｎ型半導体ウェハ３０のうち、プレーナゲート電極３２に対向しているとともにプレーナゲート電極３２にオン電圧を印加したときにｐ型に反転してチャネルが形成される領域Ａに圧縮応力が作用する。領域Ａのみに局所的に圧縮応力が作用する結果、ｎ型半導体ウェハ３０の結晶構造が領域Ａにおいて歪む。
特許文献１の技術で製造された半導体装置４０では、ｎ型半導体ウェハ３０の結晶構造が歪んでいる領域Ａにｐチャネルが形成される。圧縮応力によって結晶構造が歪んでいる領域Ａではホール（正孔）の移動度が上昇する。このために、特許文献１の技術で製造された半導体装置４０では、チャネル抵抗が低下する。なお、本明細書で「アモルファスシリコンを加熱する」という場合は、アモルファスシリコンが多結晶シリコンに改質される温度にまで加熱することをいう。
【０００３】
特許文献２の技術では、ｐ型半導体ウェハにｎチャネルを形成する。そのためにｐ型半導体ウェハの露出面に多結晶シリコン層を形成する。この工程では、減圧ＣＶＤ装置を使用するため、ｐ型半導体ウェハの表裏両面に多結晶シリコン層が形成される。次に、多結晶シリコン層をエッチングし、後にプレーナゲート電極となる範囲の多結晶シリコン層のみを残存させる。この工程では、エッチング装置を使用する。次に、残存した多結晶シリコン層に、質量数の大きい不純物（砒素やアンチモン）をイオン注入する。すると、多結晶シリコン層がアモルファスシリコン層に改質される。次に、半導体装置の全体を加熱する。加熱工程では、加熱炉を使用する。すると、残存しているアモルファスシリコン層が多結晶シリコン層に改質され、プレーナゲート電極が形成される。質量数の大きい不純物をイオン注入したアモルファスシリコン層は、多結晶シリコン層に改質されるときに、体積が増大して拡大する。このために、ｐ型半導体ウェハのうち、プレーナゲート電極に対向しているとともにプレーナゲート電極にオン電圧を印加したときにｎ型に反転してチャネルが形成される領域に引張応力が作用する。局所的に引張応力が作用する結果、チャネル形成領域におけるｐ型半導体ウェハの結晶構造が歪む。
特許文献２の技術で製造された半導体装置では、ｐ型半導体ウェハの結晶構造が歪んでいる領域にｎチャネルが形成される。引張応力によって結晶構造が歪んでいる領域では電子の移動度が上昇する。このために、特許文献２の技術で製造された半導体装置では、チャネル抵抗が低下する。
【０００４】
【特許文献１】特開２００２−９３９２１号公報
【特許文献２】特開２００４−１７２３８９号公報
【０００５】
図１２に示すように、半導体ウェハ３０の表裏両面にアモルファスシリコン層３６が形成されている状態で加熱すると、半導体ウェハ３０の表面のみならず、半導体ウェハ３０の裏面にも応力が加えられ（特許文献1の場合には圧縮応力が発生し、特許文献２の場合には引張応力が発生する）、局所的な応力によって半導体の結晶構造を歪ませることができない。そのために、図１０、図１１に示しているように、エッチングしてアモルファスシリコン層の残存範囲を調整する工程が必要とされ、その後に熱処理する必要が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記したように、従来の製造方法では、半導体ウェハの表裏両面にアモルファスシリコン層を形成する工程と、アモルファスシリコン層をエッチングする工程と、アモルファスシリコン層を加熱する工程が必要とされる。すなわち、従来の製造方法では、半導体ウェハを、減圧ＣＶＤ装置とエッチング装置と加熱炉の順に移動させる必要がある。特許文献２の技術では、さらにイオン注入装置を用いて不純物をイオン注入する必要もある。
【０００７】
トレンチゲート電極を有する半導体装置５０を製造する場合も同様である。例えば図１３に示すように、トレンチ３８を充填するとともに、表裏両面がアモルファスシリコン層３６で被覆されている半導体ウェハ３０を加熱してアモルファスシリコン層３６を多結晶シリコン層に改質すると、半導体ウェハ３０の表面のみならず、半導体ウェハ３０の裏面にも応力が加えられる。その結果、トレンチ３８の両サイドにあってチャンネルを形成する領域Ｂに居所的に集中する応力を発生させることができない。チャンネルを形成する領域Ｂの半導体結晶構造を歪ませることができない。そのため、図１４に示すように、熱処理をするのに先立って、アモルファスシリコン層３６をエッチングしておく工程が必要とされる。
従来の技術では、アモルファスシリコン層を形成する工程と、アモルファスシリコン層をエッチングする工程と、アモルファスシリコン層を加熱する工程が必要とされ、そのために、半導体ウェハを加工装置から別の加工装置に移動させなければならない。そのために、半導体装置の製造に多くの工程と長時間を必要とし、半導体装置の製造コストを押し上げている。
本発明では、アモルファスシリコン層を形成する装置内で、トレンチゲート電極に対向する領域の半導体結晶構造を歪ませることが可能な製造方法を提案する。
【課題を解決するための手段】
【０００８】
本発明の製造方法では、アモルファスシリコンを多結晶シリコンに改質させるときに、トレンチに充填されているアモルファスシリコン以外のアモルファスシリコン層が体積変化することを拘束する。すなわち、トレンチに充填されているアモルファスシリコンだけが体積変化することを許容される状態をつくりだす。その結果、チャネルが形成される領域の半導体構造に、局所的に集中する応力を発生させることができる。チャネルが形成される領域の半導体結晶構造を歪ませることができる。アモルファスシリコン層の残存範囲を調整する工程を省略することができる。
本発明で提供する製造方法は、第１導電型不純物を含む第１半導体層の表面に、第２導電型不純物を含む第２半導体層が積層されている半導体ウェハを用意する工程と、その半導体ウェハの第２半導体層の表面から、第２半導体層を貫通して第１半導体層に達するトレンチを形成する工程と、少なくともそのトレンチが充填されるまで、半導体ウェハの表裏両面にアモルファスシリコン層を形成する工程と、そのアモルファスシリコン層で被覆された半導体ウェハの表裏両面に、多結晶シリコン層を形成して前記アモルファスシリコン層を多結晶シリコン層に改質する工程を備えている。
【０００９】
アモルファスシリコン層と多結晶シリコン層が接している状態でアモルファスシリコン層を多結晶シリコンに改質すると、アモルファスシリコン層の体積変化を抑制することができる。上記の製造方法では、半導体ウェハの表裏両面において、アモルファスシリコン層と多結晶シリコン層が接している。そのため、半導体ウェハの表裏両面には応力が加えられることがない。それに対して、トレンチに充填された部分のアモルファスシリコン層は、直接的には多結晶シリコンと接していない。そのため、トレンチに充填された部分のアモルファスシリコン層は、多結晶シリコンに改質されるときに体積変化することができる。トレンチに充填された部分のアモルファスシリコンに対向する領域の半導体ウェハに、局所的な応力を加えることができる。すなわち、半導体ウェハの表裏両面には応力を加えることなく、チャネルが形成される領域に局所的に集中する応力を加えることができる。その結果、チャネルが形成される領域における半導体ウェハの結晶構造を歪ませることができる。多結晶シリコン層はアモルファスシリコン層を形成する装置で形成することができることから、アモルファスシリコン層を形成する装置内で、トレンチゲート電極に対向する領域の半導体結晶構造を歪ませることができる。
【００１０】
本発明の製造方法では、アモルファスシリコン層を形成する工程と、多結晶シリコン層を形成する工程を、同一の処理装置内で連続して実施することが好ましい。
半導体ウェハの表裏両面にアモルファスシリコン層を形成する装置（例えば減圧ＣＶＤ装置）では、その装置内の温度を高くすることによって、多結晶シリコン層を形成することもできる。そのため、アモルファスシリコン層で被覆された半導体ウェハの表裏両面に多結晶シリコン層を形成するときに、アモルファスシリコン層が多結晶シリコンに改質される現象と、アモルファスシリコン層の表面に多結晶シリコン層が形成される現象が同時におこる。アモルファスシリコン層を形成する工程と、多結晶シリコン層を形成する工程は、シリコンを供給する温度を変化させるだけで実施することができる。双方の工程を同一の処理装置内で連続して実施すれば、半導体装置の製造時間を大幅に短縮することができる。
【発明の効果】
【００１１】
本発明によると、アモルファスシリコン層を形成する装置内で、トレンチゲート電極に対向する領域の半導体結晶構造を歪ませることができる。半導体装置の製造工程を大幅に短縮することができる。
【発明を実施するための最良の形態】
【００１２】
実施例の主要な特徴を列記する。
（特徴１）  減圧ＣＶＤ装置内で、アモルファスシリコン層を形成する工程と、多結晶シリコン層を形成する工程を連続して実施する。すなわち、減圧ＣＶＤ装置内から半導体ウェハと取り出さずに、アモルファスシリコン層と多結晶シリコン層を形成する。
（特徴２）  アモルファスシリコン層を形成するに先立って、半導体ウェハの表面に絶縁膜を形成する。
（特徴３）  アモルファスシリコン層が多結晶シリコンに改質されるときに、その体積が減少する。
【実施例】
【００１３】
（第１実施例）
図面を参照し、本実施例の半導体装置について説明する。図１は、半導体装置１０の部分断面図を示しており、図２は、半導体ウェハをダイシングした後の１つの半導体装置１０の断面図を示している。なお、図１は、図２のＩ−Ｉ線に沿った断面図を示し、図２は、図１のII−II線に沿った断面図を示している。図１の範囲Ｘはスイッチング素子として機能する範囲を示しており、範囲Ｙはスイッチング素子として機能しない範囲（半導体装置１０の端部であって、周辺耐圧構造が形成されている範囲）を示している。以下では主に範囲Ｘの構造について説明する。
本実施例の半導体装置１０は、ｐチャネル型のＭＯＳＦＥＴである。すなわち、ホールをキャリアとする半導体装置である。ドレイン電極２０の表面に、ドリフト層（第１半導体層）２２が形成されている。ドリフト層２２はシリコンで形成されており、ｐ型（第１導電型の一例）の不純物を含んでいる。ドリフト層２２の表面に、ボディ領域（第２半導体層）２４が形成されている。ボディ領域２４はシリコンで形成されており、ｎ型（第２導電型の一例）の不純物を含んでいる。ボディ領域２４内のボディ領域２４の表面に臨む範囲に、ソース領域６が形成されている。ソース領域６はｐ型の不純物を高濃度に含んでいる。ｐ型のソース領域６とｐ型のドリフト層２２は、ｎ型のボディ領域２４によって分断されている。ソース領域６はソース電極４に接続されている。
ボディ領域２４内のボディ領域２４の表面に臨む範囲に、ボディコンタクト領域１６が形成されている。ボディコンタクト領域１６はｎ型の不純物を高濃度に含んでいる。ボディコンタクト領域１６はソース電極４に接続されている。ボディコンタクト領域１６によって、ボディ領域２４とソース電極４の接触抵抗を小さくしている。ボディ領域２４がソース電極４に接続していることによって、ボディ領域２４内の電位を安定化させることができる。ドリフト領域２２とボディ領域２４の間に安定した空乏層を形成することができる。なお、ドリフト領域２２と、ボディ領域２４と、ソース領域６と、ボディコンタクト領域１６は半導体ウェハ２３内に形成されている。
【００１４】
ボディ領域２４の表面からボディ領域２４を貫通してドリフト層２２に達するトレンチ８が形成されている。トレンチ８内に、ゲート絶縁膜１４を介してゲート電極１２が充填されている。ゲート電極１２は多結晶シリコンで形成されている。後述するが、ゲート電極１２を形成している多結晶シリコンはトレンチ８に充填された時点ではアモルファスシリコンであり、後に多結晶シリコンに改質されたものである。ゲート電極１２は、ゲート絶縁膜１４を介して、ソース領域６、ボディ領域２４及び一部のドリフト層２２に対向している。ゲート電極１２とソース電極４の間に、絶縁膜１５が形成されている。そのため、ゲート電極１２とソース電極４は電気的に絶縁されている。
ボディ領域２４及びドリフト層２２のうち、ゲート電極１２に対向する領域（チャネル領域）１８では、シリコンの結晶構造が歪んでいる。より詳しくいうと、チャネル領域１８にのみ局所的に圧縮応力が加えられ、シリコンの結晶構造が歪んでいる。そのため、チャネル領域１８の結晶構造が歪んでいない半導体装置と比べ、半導体装置１０ではキャリア（正孔）の移動度が高い。そのため、チャネル領域１８の結晶構造が歪んでいない半導体装置と比べ、半導体装置１０はチャネル抵抗が小さい。チャネル領域１８の結晶構造が歪んでいる理由については後述する。
【００１５】
なお、範囲Ｙでは、ゲート絶縁膜１４が、半導体ウェハ２３の表面にまで伸びて形成されている。さらに、半導体ウェハ２３の表面に、ゲート絶縁膜１４を介して第１電極２６が形成されている。第１電極２６は多結晶シリコンであり、ゲート電極１２に接続している。第１電極２６を形成している多結晶シリコンは、半導体ウェハ２３の表面に形成された時点ではアモルファスシリコンであり、後に多結晶シリコンに改質されたものである。第１電極２６の表面に、第２電極２が形成されている。第２電極２も多結晶シリコンである。第２電極２を形成している多結晶シリコンは、第１電極２６の表面に形成された時点から多結晶シリコンである。第１電極２６を形成している多結晶シリコンの粒径は、第２電極２を形成している多結晶シリコンの粒径よりも大きい。ソース電極４と、第１電極２６と第２電極２は、電気的に絶縁されている。
【００１６】
上記したように、図２は、半導体ウェハをダイシングした後の１つの半導体装置１０を示している。また、図２では、ゲート絶縁膜１４の図示を省略しており、半導体装置１０におけるゲート電極１２の配置のみを図示している。なお、図面の明瞭化のため、ゲート電極１２のハッチングを省略している。
図２に示すように、ゲート電極１２は、ストライプ状に形成されており、各々のゲート電極１２の端部が接続されている。なお、ゲート電極１２は、半導体装置１０の表面に露出していない（図１も参照）。半導体装置１０の表面の一部に、第２電極２（図１も参照）が露出している。第２電極２にゲートパッド（図示省略）を介して電圧を印加すると、全てゲート電極１２に同一の電圧を印加することができる。
【００１７】
本実施例の半導体装置１０では、ゲート電極１２は、ソース領域６とボディ領域２４と一部のドリフト層２２に対向している。しかしながら、ゲート電極１２は、ソース領域６とドリフト層２２の間を分離しているボディ領域２４にさえ対向していればよい。
また、第１電極２６の表面に第２電極２が形成されており、第２電極２が半導体装置１０の表面に露出している。しかしながら、第１電極２６が半導体装置１０の表面に露出していてもよい。すなわち、半導体装置１０の表面に、ゲート電極１２に電圧を印加する構造（電極）が露出していればよい。
なお、ドリフト層２２とドレイン電極２０の間に、ｐ型不純物を高濃度に含むドレイン領域が形成されていてもよい。ドレイン電極２０と半導体ウェハ２３の電気的接続を良好にすることができる。
【００１８】
（半導体装置１０の製造方法）
図３から図８を参照し、半導体装置１０の製造方法を説明する。なお、ここでは、主にゲート電極１２の製造方法について詳細に説明する。
まず、図３に示すように、ｐ型不純物を含む半導体層（第１半導体層）２２の表面に、ｎ型不純物を含む半導体層（第２半導体層）２４が積層された半導体ウェハ２３を用意する。半導体ウェハ２３の製造方法については省略する。
次に、図４に示すように、半導体ウェハ２３の第２半導体層２４の表面から、第２半導体層２４を貫通して第１半導体層２２に達するトレンチ８を形成する。トレンチ８は、まず半導体ウェハ２３の表面に開口を有するマスク層（図示省略）を形成し、そのマスク層の表面から半導体ウェハ２３の露出している範囲を異方性エッチングすることによって形成することができる。
次に、図５に示すように、ＣＶＤ法を利用して、半導体ウェハ２３の表面とトレンチ８内に絶縁膜１４を形成する。
【００１９】
次に、図６に示すように、減圧ＣＶＤ装置（図示省略）内で、半導体ウェハ２３の露出面にアモルファスシリコン層１２、２６を形成（成膜）する。アモルファスシリコン層１２、２６は半導体ウェハ２３の露出面の全面に形成される。そのため、図６では、半導体ウェハ２３の表面のみならず、半導体ウェハ２３の裏面にもアモルファスシリコン層２６が形成されている。このとき、少なくともトレンチ８が充填されるまで、半導体ウェハ２３の露出面（表裏両面）にアモルファスシリコン層１２、２６を形成する。図１５に示すように、トレンチ８が充填される前にアモルファスシリコン層１２、２６の形成を停止してはいけない。この理由ついては後述する。
なお図６では、トレンチ８内のアモルファスシリコン層には符号１２を付し、半導体ウェハ２３の表裏両面に形成されているアモルファスシリコン層２６と区別している。トレンチ８内のアモルファスシリコン層１２は、後にゲート電極１２（図１を参照）になる。なお、アモルファスシリコン層１２、２６を形成するときの減圧ＣＶＤ装置内の温度は、およそ５３０℃に調整されている。
【００２０】
次に、図７に示すように、アモルファスシリコン層２６の表面に、多結晶シリコン層２を形成する。多結晶シリコン層２を形成するときの減圧ＣＶＤ装置内の温度は、およそ６２０℃である。そのため、アモルファスシリコン層１２、２６が、多結晶シリコンに改質される。アモルファスシリコン層１２、２６が多結晶シリコンに改質されるときに、それらの体積が減少しようとする。しかしながら、アモルファスシリコン層２６は多結晶シリコン層２に接しているため、アモルファスシリコン層２６が多結晶シリコンに改質されるときに、その体積は変化しない。その結果、半導体ウェハ２３の表裏両面には、応力が加えらない
それに対して、アモルファスシリコン層１２は多結晶シリコン層２に直接的には接していない。そのため、アモルファスシリコン層１２が多結晶シリコンに改質されるときに、その体積が減少して収縮する。その結果、半導体ウェハ２３のアモルファスシリコン層１２に対向している領域（図１の領域１８に相当する）に、圧縮応力が作用する。図１の半導体装置１０では、チャネル領域１８の結晶構造を歪ませることができる。以下の説明では、多結晶シリコンに改質された後のアモルファスシリコン層１２、２６を、多結晶シリコン層１２、２６と称すことがある。
【００２１】
なお、本実施例では、アモルファスシリコン層１２、２６を形成する工程（図６の工程）と、多結晶シリコン層２を形成する工程（図７の工程）を、同一の処理装置（減圧ＣＶＤ装置）内で連続して実施している。より具体的にいうと、減圧ＣＶＤ装置内の温度を５３０℃にしてアモルファスシリコン層１２、２６を形成した後、減圧ＣＶＤ装置内の温度を６２０℃に上げ、アモルファスシリコン層１２、２６の表面にアモルファスシリコン層１２、２６と同じ材料の層２を形成している。６２０℃でアモルファスシリコン層１２、２６と同じ材料の層２を形成するということは、多結晶シリコンの層２を形成することを意味している。すなわち、アモルファスシリコン層１２、２６と多結晶シリコン層２は、半導体ウェハ２３の表裏両面に供給される材料が異なるのではなく、それらの層１２、２６、２が半導体ウェハ２３の表裏両面に供給されるときの温度が異なるだけである。
【００２２】
ここで、半導体ウェハ２３の露出面にアモルファスシリコン層１２、２６を形成するとき（図６を参照）に、少なくともトレンチ８が充填されるまで、半導体ウェハ２３の露出面にアモルファスシリコン層１２、２６を形成する理由について説明する。すなわち、図１５に示すように、トレンチ８が充填される前にアモルファスシリコン層１２、２６の形成を停止してはいけない理由について説明する。
図１６に示すように、トレンチ８が充填される前にアモルファスシリコン層１２、２６の形成を停止し、その後、多結晶シリコン層２を形成すると、トレンチ８の側壁に形成されているアモルファスシリコン層１２と多結晶シリコン層２が接触してしまう。そのため、トレンチ８の側壁に形成されているアモルファスシリコン層１２が多結晶シリコンに改質されるときに、その体積が変化しない。その結果、半導体ウェハ２３のゲート電極１２に対向する領域に、圧縮応力を作用させることができない。すなわち、図１の半導体装置１０のチャネル領域１８の結晶構造を歪ませることができない。チャネル抵抗の小さい半導体装置１０を得ることができない。そのため、図６に示すように、少なくともトレンチ８が充填されるまで、半導体ウェハ２３の露出面にアモルファスシリコン層１２、２６を形成しなくてはいけない。
【００２３】
アモルファスシリコン層１２、２６と多結晶シリコン層２を形成したら、図８に示すように、ゲート電極１２、第１電極２６及び第２電極２以外の多結晶シリコン層２６、２を除去する。ここでは、多結晶シリコン層２の表面に、開口を有するマスク層（図示省略）を形成し、その後、そのマスク層の表面から多結晶シリコン層２と多結晶シリコン層２６を異方性エッチングすることによって、ゲート電極１２、第１電極２６及び第２電極２を形成することができる。
次に、ソース領域６、ボディコンタクト領域１６を形成する。その後、半導体ウェハ２３の領域Ｘにおいて表面に露出している絶縁膜１４を除去し、ゲート電極１２の露出している表面に絶縁膜１５を形成する。その後、半導体ウェハ２３の表面にソース電極４を形成し、さらに半導体ウェハ２３の裏面にドレイン電極２０を形成することによって、図１に示す半導体装置１０を得ることができる。なお、ソース領域６、ボディコンタクト領域１６、ソース電極４及びドレイン電極２０の製造方法については省略する。
【００２４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記実施例では、ｐチャネル型のＭＯＳＦＥＴについて説明した。しかしながら、本発明の技術は、ｎチャネル型のＭＯＳＦＥＴにも適用することもできる。すなわち、第１導電型がｎ型であり、第２導電型がｐ型の半導体装置でもよい。ｎチャネル型のＭＯＳＦＥＴの場合、アモルファスシリコンが多結晶シリコンに改質されるときに、その体積が増加し拡大するようにすればよい。例えば質量数の大きな不純物を含むアモルファスシリコン層を形成しておいてからそのアモルファスシリコン層を改質すると、ゲート電極が膨張して、チャネル領域に引張応力を発生させることができる。
本発明の技術は、ＭＯＳＦＥＴのみに適用されるものではない。例えばＩＧＢＴ等に適用することもできる。トレンチゲート電極を有する半導体装置であれば、その種類は限定されるものではない。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２５】
【図１】第１実施例の半導体装置の断面図（図２のＩ−Ｉ線に沿った断面図）を示す。
【図２】図１のII−II線に沿った断面図を示す。
【図３】第１実施例の半導体装置の製造工程を示す。
【図４】第１実施例の半導体装置の製造工程を示す。
【図５】第１実施例の半導体装置の製造工程を示す。
【図６】第１実施例の半導体装置の製造工程を示す。
【図７】第１実施例の半導体装置の製造工程を示す。
【図８】第１実施例の半導体装置の製造工程を示す。
【図９】従来のプレーナゲート型半導体装置の製造工程を示す。
【図１０】従来のプレーナゲート型半導体装置の製造工程を示す。
【図１１】従来のプレーナゲート型半導体装置の製造工程を示す。
【図１２】従来のプレーナゲート型半導体装置の製造工程を短縮した場合の不具合を説明する図を示す。
【図１３】従来のトレンチゲート型半導体装置の製造工程を短縮した場合の不具合を説明する図を示す。
【図１４】従来のトレンチゲート型半導体装置の製造工程を示す。
【図１５】第１実施例の半導体装置の製造工程において、好ましくない製造工程を実施したときの不具合を説明する図を示す。
【図１６】第１実施例の半導体装置の製造工程において、好ましくない製造工程を実施したときの不具合を説明する図を示す。
【符号の説明】
【００２６】
４：ソース電極
６：ソース領域
８：トレンチ
１０：半導体装置
１２：トレンチ電極
１４：ゲート絶縁膜
１６：ボディコンタクト領域
１８：チャネル領域
２０：ドレイン電極
２２：ドリフト層
２４：ボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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