(57)【要約】【課題】所定値に閾値を制御可能なトランジスタを有する不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１００は、ソース側選択トランジスタＳＤＴｒｍｎを備える。ソース側選択トランジスタＳＤＴｒｍｎは、半導体基板Ｂａに対して平行に延びるソース側導電層２２と、そのソース側導電層２２を貫通するように形成されたソース側柱状半導体層２６と、ソース側導電層２２とソース側柱状半導体層２６との間に形成されたソース側ゲート絶縁層２５とを備える。ソース側ゲート絶縁層２５は、酸化アルミニウムからなる第２ソース側ゲート絶縁層２５ｂを含む。【選択図】図４
2009206451.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを備える不揮発性半導体記憶装置であって、
前記トランジスタは、
基板に対して平行に延びる第１導電層と、
当該第１導電層を貫通するように形成された第１半導体層と、
前記第１導電層と前記第１半導体層との間に形成されたゲート絶縁層と
を備え、
前記ゲート絶縁層は、負の固定チャージを有する絶縁層を含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート絶縁層は、
前記第１導電層の側面と前記第１半導体層の側面との間に設けられた第１ゲート絶縁層と、
前記第１ゲート絶縁層にて挟まれるように形成された第２ゲート絶縁層と
を備え、
前記第１ゲート絶縁層は、酸化シリコンにて構成され、
前記第２ゲート絶縁層は、酸化アルミニウムにて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的に書き換え可能であり且つ直列接続された複数のメモリセルを備え、
当該直列接続された複数のメモリセルは、
前記基板に対して平行に延び且つ前記第１半導体層の上層又は下層に形成された複数の第２導電層と、
当該複数の第２導電層を貫通するように形成され且つ前記第１半導体層に接する前記第２半導体層と、
前記第２導電層と前記第２半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層と
を備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
基板と平行に延びる第１導電層を形成する工程と、
前記第１導電層を貫通するようにホールを形成する工程と、
前記ホールに面する前記第１導電層の側面に犠牲層を形成する工程と、
前記ホールを埋めるように前記犠牲層の側面に接する第１半導体層を形成する工程と、
前記犠牲層を除去して第１空隙を形成する工程と、
前記第１空隙内に負の固定チャージを有する絶縁層を含むゲート絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ゲート絶縁層を形成する工程は、
前記第１空隙内に上面から所定深さまで形成された第２空隙を有する第１ゲート絶縁層を形成する工程と、
前記第２空隙を埋めるように第２ゲート絶縁層を形成する工程と
を備え、
前記第１ゲート絶縁層は、酸化シリコンにて構成し、
前記第２ゲート絶縁層は、酸化アルミニウムにて構成し、
前記ゲート絶縁層は、前記第１ゲート絶縁層及び前記第２ゲート絶縁層にて構成する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、ゲート絶縁層が設けられる。メモリセルとして機能させるトランジスタ（メモリトランジスタ）において、ゲート絶縁層（メモリゲート絶縁層）は、電荷を蓄積可能に構成される。一方、導通の制御用として機能させるトランジスタ（選択トランジスタ）において、ゲート絶縁層（選択ゲート絶縁層）は、電荷を蓄積しないように構成される。
【０００５】
しかしながら、選択ゲート絶縁層は、その構成材料によっては、電荷を蓄積し、トランジスタの閾値を変化させるおそれがある。
【０００６】
上記問題に対し、トランジスタの閾値を制御するため、チャネルとなる柱状半導体に不純物イオンを注入する方法が考えられる。しかし、このような方法では、不純物イオンは、深さ方向に異なる濃度で分布するため、深さ方向で閾値の異なるトランジスタが形成される。
【０００７】
また、従来の製造方法においては、先ず、積層された導電層にホールを形成し、そのホール表面に、選択ゲート絶縁層を堆積させる。続いて、ホール底面の選択ゲート絶縁層を除去し、ホール底面に露出した半導体表面の自然酸化膜を除去する。そして、ホール内にポリシリコンを堆積させ、柱状半導体を形成する。上記製造方法であれば、半導体表面の自然酸化膜を除去する工程に用いられるフッ酸処理にて、ホール側面に形成された選択ゲート絶縁層等も除去されてしまう。この選択ゲート絶縁層の除去により、トランジスタの閾値は予め設計された所定値から変動する。
【特許文献１】特開２００７−２６６１４３号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、所定値に閾値を制御可能なトランジスタを有する不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、トランジスタを備える不揮発性半導体記憶装置であって、前記トランジスタは、基板に対して平行に延びる第１導電層と、当該第１導電層を貫通するように形成された第１半導体層と、前記第１導電層と前記第１半導体層との間に形成されたゲート絶縁層とを備え、前記ゲート絶縁層は、負の固定チャージを有する絶縁層を含むことを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、基板と平行に延びる第１導電層を形成する工程と、前記第１導電層を貫通するようにホールを形成する工程と、前記ホールに面する前記第１導電層の側面に犠牲層を形成する工程と、前記ホールを埋めるように前記犠牲層の側面に接する第１半導体層を形成する工程と、前記犠牲層を除去して第１空隙を形成する工程と、前記第１空隙内に負の固定チャージを有する絶縁層を含むゲート絶縁層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明は、所定値に閾値を制御可能なトランジスタを有する不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１３】
（実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、及びセンスアンプ（図示略）を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１４】
図１に示すように、実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。
【００１５】
図２は、実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎは、電気的に書き換え可能であり、情報を格納する。ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎへ電流を導通させるか否かを制御する。
【００１６】
各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、層間絶縁層を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、積層方向に直交する方向であり、カラム方向は、積層方向及びロウ方向に直交する方向である。
【００１７】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳは、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１８】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
【００１９】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に半導体基板Ｂａと平行な方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【００２０】
次に、図２及び図３を参照して、実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、実施形態における一つのメモリストリングスＭＳの回路図である。
【００２１】
図２及び図３に示すように、実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタＳＤＴｒｍｎを有する。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００２２】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２３】
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００２４】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２５】
（実施形態に係る不揮発性半導体記憶装置１００のメモリストリングスＭＳの構成）
次に、図４を参照して、不揮発性半導体記憶装置１００のメモリストリングスＭＳの構成を説明する。図４は、実施形態に係る不揮発性半導体記憶装置１００のメモリストリングスＭＳの断面図である。
【００２６】
図４に示すように、不揮発性半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、直列接続された複数のメモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００２７】
半導体基板Ｂａ上には、ｐ−型領域（ｐ−Ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）Ｂａ２が形成されている。
【００２８】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層（第１導電層）２２、及びソース側第２絶縁層２３を有する。
【００２９】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、半導体基板Ｂａに対して平行に延びるように２次元的に広がりをもってメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断されている。
【００３０】
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３１】
また、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２４が形成されている。ソース側ホール２４に面する側面には、ソース側ゲート絶縁層（ゲート絶縁層）２５、及びソース側柱状半導体層（第１半導体層）２６が設けられている。
【００３２】
ソース側ゲート絶縁層２５は、第１ソース側ゲート絶縁層（第１ゲート絶縁層）２５ａ、及び第２ソース側ゲート絶縁層（第２ゲート絶縁層）２５ｂを有する。第１ソース側ゲート絶縁層２５ａは、ソース側第１絶縁層２１の側面、ソース側導電層２２の側面、及びソース側第２絶縁層２３の側面と、ソース側柱状半導体層２６の側面とに接するように設けられている。第２ソース側ゲート絶縁層２５ｂは、第１ソース側ゲート絶縁層２５ａにて挟まれるように形成されている。詳しくは、第２ソース側ゲート絶縁層２５ｂは、第１ソース側ゲート絶縁層２５ａの上面から下方に所定深さ延びるように形成されている。第１ソース側ゲート絶縁層２５ａは、酸化シリコン（ＳｉＯ２）にて構成されている。第２ソース側ゲート絶縁層２５ｂは、負の固定チャージを有する酸化アルミニウム（Ａｌ２Ｏ３）にて構成されている。
【００３３】
ソース側柱状半導体層２６は、半導体基板Ｂａに対して略垂直に延びるように形成されている。ソース側柱状半導体層２６は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００３４】
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２６と共にソース側ゲート絶縁層２５を挟むように形成されている。
【００３５】
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００３６】
メモリトランジスタ層３０は、ソース側第２絶縁層２３の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、それら第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層（第２導電層）３２ａ〜３２ｄとを有する。
【００３７】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄは、半導体基板Ｂａに対して平行に延びるように２次元的に広がりをもって形成され、ロウ方向の端部で階段状に形成されている。
【００３８】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３９】
また、メモリトランジスタ層３０において、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３３が形成されている。メモリホール３３は、ソース側ホール２７と整合する位置に設けられている。メモリ側ホール３３内の側面には、順次、メモリゲート絶縁層３４、及びメモリ柱状半導体層（第２半導体層）３５が設けられている。
【００４０】
メモリゲート絶縁層３４は、柱状半導体層３５の側面から、順次、トンネル絶縁層３４ａ、電荷を蓄積する電荷蓄積層３４ｂ、及びブロック絶縁層３４ｃを有する。トンネル絶縁層３４ａ、及びブロック絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３４ｂは、窒化シリコン（ＳｉＮ）にて形成されている。
【００４１】
メモリ柱状半導体層３５は、半導体基板Ｂａに対して略垂直方向に延びるように形成されている。メモリ柱状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００４２】
なお、上記メモリトランジスタ３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状半導体層３５と共にトンネル絶縁層３４ａ、電荷蓄積層３４ｂ、及びブロック絶縁層３４ｃを挟むように形成されている。
【００４３】
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００４４】
ドレイン側選択トランジスタ層４０は、第５ワード間線絶縁層３１ｅ上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層（第１導電層）４２、及びドレイン側第２絶縁層４３を有する。
【００４５】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、半導体基板Ｂａに対して平行に延びるように形成されている。ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、メモリ柱状半導体層３５の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。
【００４６】
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００４７】
また、ドレイン側選択トランジスタ層４０において、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通するようにドレイン側ホール４４が形成されている。ドレイン側ホール４４は、メモリホール３３と整合する位置に設けられている。ドレイン側ホール４４に面する側面には、順次、ドレイン側ゲート絶縁層４５（ゲート絶縁層）、及びドレイン側柱状半導体層（第１半導体層）４６が設けられている。
【００４８】
ドレイン側ゲート絶縁層４５は、第１ドレイン側ゲート絶縁層（第１ゲート絶縁層）４５ａ、及び第２ドレイン側ゲート絶縁層（第２ゲート絶縁層）４５ｂを有する。第１ドレイン側ゲート絶縁層４５ａは、ドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、及びドレイン側第２絶縁層４３の側面と、ドレイン側柱状半導体層４６の側面とに接するように設けられている。第２ドレイン側ゲート絶縁層４５ｂは、第１ドレイン側ゲート絶縁層４５ａにて挟まれるように形成されている。詳しくは、第２ドレイン側ゲート絶縁層４５ｂは、第１ドレイン側ゲート絶縁層４５ａの上面から下方に所定深さ延びるように形成されている。第１ドレイン側ゲート絶縁層４５ａは、酸化シリコン（ＳｉＯ２）にて構成されている。第２ドレイン側ゲート絶縁層４５ｂは、負の固定チャージを有する酸化アルミニウム（Ａｌ２Ｏ３）にて構成されている。
【００４９】
ドレイン側柱状半導体層４６は、半導体基板Ｂａに対して略垂直に延びるように形成されている。ドレイン側柱状半導体層４６は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００５０】
なお、上記ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４６と共にドレイン側ゲート絶縁層４５を挟むように形成されている。
【００５１】
また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００５２】
配線層５０は、第２ドレイン側導電層４３の上方に順次積層された配線絶縁層５１、及び配線導電層５２を有する。配線絶縁層５１には、その配線絶縁層５１を貫通するように配線溝５３が設けられている。配線導電層５２は、配線溝５３を埋めるように形成されている。
【００５３】
配線絶縁層５１は、酸化シリコン（ＳｉＯ２）にて構成されている。配線導電層５２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）にて構成されている。配線導電層５２は、ビット線ＢＬとして機能する。
【００５４】
（実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図５〜図１９を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図５〜図１９は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【００５５】
先ず、図５に示すように、半導体基板Ｂａ上に、順次酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、及び酸化シリコン（ＳｉＯ２）を積層させ、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を形成する。
【００５６】
次に、図６に示すように、所定ピッチ毎にソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するようにソース側ホール２４を形成する。
【００５７】
続いて、図７に示すように、所定厚さのシリコンゲルマニウム（ＳｉＧｅ）を堆積させた後、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を行う。上記工程により、ソース側ホール２４に面するソース側第１絶縁層２１の側面、ソース側導電層２２の側面、及びソース側第２絶縁層２３の側面に犠牲層２７を形成する。更に、ソース側ホール２４の底面に露出した半導体基板Ｂａの上面に形成された自然酸化膜をフッ酸処理により除去する。
【００５８】
次に、図８に示すように、ポリシリコン（ｐ−Ｓｉ）を堆積させた後、ＣＭＰを行う。上記工程により、ソース側ホール２４を埋めるように、ソース側柱状半導体層２６が形成される。
【００５９】
続いて、図９に示すように、犠牲層２７を選択的にエッチング除去する。ここで、犠牲層２７は、シリコンゲルマニウム（ＳｉＧｅ）であるので、例えば、ＣＩＦ３蒸気雰囲気にて選択エッチングを行う。このような工程にて、犠牲層２７を選択エッチングにて除去することにより、ソース側柱状半導体層２６の側面と、ソース側第１絶縁層２１の側面、ソース側導電層２２の側面、及びソース側第２絶縁層２３の側面との間にリング状の第１ソース側空隙（第１空隙）２４ａが形成される。
【００６０】
次に、図１０に示すように、所定厚さの酸化シリコン（ＳｉＯ２）を堆積させる。上記工程により、第１ソース側空隙２４ａ内であって、第１ソース側空隙２４ａに面するソース側柱状半導体層２６の側面、ソース側第１絶縁層２１の側面、ソース側導電層２２の側面、ソース側第２絶縁層２３の側面、及び半導体基板Ｂａの上面を覆うように第１ソース側ゲート絶縁層２５ａが形成される。第１ソース側ゲート絶縁層２５ａには、上面から所定深さまで第２ソース側空隙（第２空隙）２４ｂが形成される。
【００６１】
続いて、図１１に示すように、第２ソース側空隙２４ｂを埋めるように酸化アルミニウム（Ａｌ２Ｏ３）を堆積させ、第２ソース側空隙２４ｂ内に第２ソース側ゲート絶縁層２５ｂを形成する。その後、ＣＭＰを行い、ソース側第２絶縁層２３上の第１ソース側ゲート絶縁層２５ａ及び、第２ソース側ゲート絶縁層２５ｂを除去する。なお、図１１に示す工程により、ソース側選択トランジスタ層２０が形成される。
【００６２】
次に、図１２に示すように、ソース側選択トランジスタ層２０の上方にメモリトランジスタ層３０を形成する。
【００６３】
続いて、図１３に示すように、メモリトランジスタ層３０の上方（第５ワード線間絶縁層３１ｅの上方）に、順次酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、及び酸化シリコン（ＳｉＯ２）を積層させ、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を形成する。
【００６４】
次に、図１４に示すように、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通するようにドレイン側ホール４４を形成する。ドレイン側ホール４４は、メモリホール３３及びソース側ホール２４に整合する位置に形成する。
【００６５】
続いて、図１５に示すように、所定厚さのシリコンゲルマニウム（ＳｉＧｅ）を堆積させた後、ＲＩＥを行う。上記工程により、ドレイン側ホール４４に面するドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、及びドレイン側第２絶縁層４３の側面に犠牲層４７を形成する。更に、ドレイン側ホール４４の底面に露出したメモリ柱状半導体層３５の上面に形成された自然酸化膜をフッ酸処理により除去する。
【００６６】
次に、図１６に示すように、ポリシリコン（ｐ−Ｓｉ）を堆積させた後、ＣＭＰを行う。上記工程により、ドレイン側ホール４４を埋めるように、ドレイン側柱状半導体層４６が形成される。
【００６７】
続いて、図１７に示すように、犠牲層４７を選択的にエッチング除去する。ここで、犠牲層４７は、シリコンゲルマニウム（ＳｉＧｅ）であるので、例えば、ＣＩＦ３蒸気雰囲気にて選択エッチングを行う。このような工程にて、犠牲層４７を選択エッチングにて除去することにより、ドレイン側柱状半導体層４６の側面と、ドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、及びドレイン側第２絶縁層４３の側面との間にリング状の第１ドレイン側空隙（第１空隙）４４ａが形成される。
【００６８】
次に、図１８に示すように、所定厚さの酸化シリコン（ＳｉＯ２）を堆積させる。上記工程により、第１ドレイン側空隙４４ａ内であって、第１ドレイン側空隙４４ａに面するドレイン側柱状半導体層４６の側面、ドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、ドレイン側第２絶縁層４３の側面、及びメモリゲート絶縁層３４の上面を覆うように第１ドレイン側ゲート絶縁層４５ａが形成される。第１ドレイン側ゲート絶縁層４５ａには、上面から所定深さまで第２ドレイン側空隙（第２空隙）４４ｂが形成される。
【００６９】
続いて、図１９に示すように、第２ドレイン側空隙４４ｂを埋めるように酸化アルミニウム（Ａｌ２Ｏ３）を堆積させ、第２ドレイン側空隙４４ｂ内に第２ドレイン側ゲート絶縁層４５ｂを形成する。その後、ＣＭＰを行い、ドレイン側第２絶縁層４３上の第１ドレイン側ゲート絶縁層４５ａ及び、第２ドレイン側ゲート絶縁層４５ｂを除去する。なお、図１９に示す工程により、ドレイン側選択トランジスタ層４０が形成される。
【００７０】
そして、図１９に示す工程の後、酸化シリコン（ＳｉＯ２）を堆積させ、配線絶縁層５１を形成する。次に、ドレイン側ホール４６と整合する位置にて、配線絶縁層５１を貫通するように配線溝５３を形成する。続いて、配線溝５３を埋めるように、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）を堆積させ、配線導電層５２を形成する。上記工程を経て、図４に示す不揮発性半導体記憶装置１００が形成される。
【００７１】
（実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。
【００７２】
ここで、本発明の実施形態とは異なる第１比較例を考える。例えば、第１比較例において、ソース側ゲート絶縁層は、窒化シリコン（ＳｉＮ）等にて構成されている。このような場合、ソース側ゲート絶縁層は、電荷を蓄積する。そして、蓄積された電荷にて、ソース側選択トランジスタの閾値は、シフトする。つまり、第１比較例のような構成であれば、ソース側選択トランジスタの閾値制御は困難となる。なお、このような問題は、ドレイン側選択トランジスタにおいても同様に生じる。
【００７３】
これに対して、本発明の実施形態に係るソース側ゲート絶縁層２５は、負の固定チャージを有する第２ソース側ゲート絶縁層２５ｂを含むように構成されている。具体的には、ソース側ゲート絶縁層２５は、ソース側導電層２２の側面とソース側柱状半導体層２６の側面との間に設けられた第１ソース側ゲート絶縁層２５ａと、第１ソース側ゲート絶縁層２５ａにて挟まれるように形成された第２ソース側ゲート絶縁層２５ｂとを備える。第１ソース側ゲート絶縁層２５ａは、酸化シリコンにて構成され、第２ソース側ゲート絶縁層２５ｂは、酸化アルミニウムにて構成されている。
【００７４】
したがって、本実施形態のソース側ゲート絶縁層２５は、負の固定チャージを有する絶縁層を含むので、ソース側選択トランジスタの閾値は、正の値となる。つまり、本実施形態のソース側ゲート絶縁層２５は、電荷の蓄積を抑制し、ソース側選択トランジスタＳＳＴｒｍｎの閾値を所定値に安定させることができる。なお、本実施形態のドレイン側ゲート絶縁層４５は、第２ソース側ゲート絶縁層２５ｂと同様に、負の固定チャージを有する第２ドレイン側ゲート絶縁層４５ｂを含むので、上記ソース側ゲート絶縁層２５と同様の効果を奏する。
【００７５】
また、本発明の実施形態とは異なる第２比較例を考える。例えば、第２比較例においては、ソース側選択トランジスタの閾値を制御するため、チャネルとなるソース側柱状半導体層に不純物イオンを注入する。このような場合、不純物イオンは、深さ方向に異なる濃度で分布するため、深さ方向で閾値の異なるトランジスタが形成される。つまり、第２比較例のような構成であれば、ソース側選択トランジスタの閾値制御は困難となる。
【００７６】
これに対して、本実施形態に係るソース側ゲート絶縁層２５、及びソース側柱状半導体層２６は、上記のようにイオン注入を行うことなく形成される。したがって、本実施形態に係る不揮発性半導体記憶装置１００の製造方法は、ソース側選択トランジスタＳＳＴｒｍｎの閾値を所定値に制御することができる。なお、ドレイン側トランジスタ層４０の製造方法は、ソース側選択トランジスタ層２０と同様の工程を経て形成されるので、上記ソース側選択トランジスタ層２０と同様の効果を奏する。
【００７７】
また、本発明の実施形態とは異なる第３比較例を考える。例えば、第３比較例においては、先ず、ソース側ホール表面に、ソース側ゲート絶縁層を堆積させる。次に、ソース側ホール底面のソース側ゲート絶縁層を除去し、ソース側ホール底面に露出した半導体表面の自然酸化膜を除去する。そして、ソース側ホール内にポリシリコンを堆積させ、ソース側柱状半導体を形成する。しかしながら、上記第３比較例に係る製造方法であれば、半導体表面の自然酸化膜を除去する工程に用いられるフッ酸処理にて、ソース側ホール側面に形成されたソース側ゲート絶縁層等も除去されてしまう。つまり、第３比較例のような構成であれば、ソース側選択トランジスタの閾値を所定値に制御することは困難となる。
【００７８】
これに対し、本発明の実施形態に係る不揮発性半導体記憶装置１００の製造方法は、希フッ酸処理を行った後、ソース側ゲート絶縁層２５を形成するので、ソース側ゲート絶縁層２５が希フッ酸処理にて除去されることはない。つまり、本発明の実施形態に係る不揮発性半導体記憶装置１００の製造方法は、ソース側選択トランジスタＳＳＴｒｍｎの閾値を所定値に制御することができる。なお、ドレイン側トランジスタ層４０の製造方法は、ソース側選択トランジスタ層２０と同様の工程を経て形成されるので、ソース側選択トランジスタ層２０と同様の効果を奏する。
【００７９】
また、実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００８０】
［その他実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００８１】
例えば、上記実施形態において、ソース側選択トランジスタ層２０にて負の固定チャージを有する絶縁層を含むソース側ゲート絶縁層２５を設け、さらにドレイン側選択トランジスタ層４０にて負のチャージを有する絶縁層を含むドレイン側ゲート絶縁層４５を設けている。しかしながら、本願発明は、ソース側選択トランジスタ層２０又はドレイン側選択トランジスタ層４０のいずれか一方のみに、負の固定チャージを有する絶縁層を含むソース側ゲート絶縁層２５又はドレイン側ゲート絶縁層４５を設ける構成であってもよい。
【００８２】
また、例えば、上記実施形態においては、負の固定チャージを有するソース側ゲート絶縁層２５は、酸化アルミニウム（Ａｌ２Ｏ３）にて構成された第２ソース側ゲート絶縁層２５ｂを有する。また、ドレイン側ゲート絶縁層４５は、酸化アルミニウム（Ａｌ２Ｏ３）にて構成された第２ドレイン側ゲート絶縁層４５ｂを有する。しかしながら、第２ソース側ゲート絶縁層２５ｂ及び第２ドレイン側ゲート絶縁層４５ｂは、酸化ハフニウム（ＨｆＯ２）と酸化アルミニウム（Ａｌ２Ｏ３）の複合酸化物にて構成されたものであってもよい。
【００８３】
また、例えば、上記実施形態は、下層から上層へと、柱状に構成されたソース側柱状半導体層２６、柱状に構成されたメモリ柱状半導体層３５、及び柱状に構成されたドレイン側柱状半導体層４６を有する。しかしながら、メモリ柱状半導体層３５は、積層方向に直交する方向から見てＵ字状に形成されたものであってもよい。また、その場合、ソース側柱状半導体層２６、及びドレイン側柱状半導体層４６は、Ｕ字状のメモリ柱状半導体層の２つの上面（端部）に形成すればよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】実施形態における不揮発性半導体記憶装置１００のメモリストリングスＭＳを示す断面図である。
【図５】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図６】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図７】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図８】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図９】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１０】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１１】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１２】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１３】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１４】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１５】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１６】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１７】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１８】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【図１９】実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す図である。
【符号の説明】
【００８５】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、５０…配線層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒｍｎ１〜ＭＴｒｍｎ４…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
2009206451.tif 000003
【図２】
2009206451.tif 000004
【図３】
2009206451.tif 000005
【図４】
2009206451.tif 000006
【図５】
2009206451.tif 000007
【図６】
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【図７】
2009206451.tif 000009
【図８】
2009206451.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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