(57)【要約】【課題】半導体メモリの各バンク別に所望の特定領域のみをリフレッシュすることができるリフレッシュ制御回路を提示する。【解決手段】入力される第１アドレス信号と第２アドレス信号とをパルス信号に同期させて、バンクに対するマスク情報信号とセグメントに対するマスク情報信号とを出力するＭＲＳラッチ部１０と、前記バンクに対するマスク情報信号に応答して、バンクアクティブ信号を出力するバンクアクティブ制御部２０と、前記バンクアクティブ信号、前記セグメントに対するマスク情報信号及び第３アドレス信号に応答して、ローアドレスデコード信号を出力するデコード部３０と、を含む。【選択図】図７
2009110637.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１アドレス信号と第２アドレス信号とをパルス信号に同期させて、バンクに対するマスク情報信号とセグメントに対するマスク情報信号とを出力するＭＲＳ（Mode Register Set）ラッチ部と、
前記バンクに対するマスク情報信号に応答して、バンクアクティブ信号を出力するバンクアクティブ制御部と、
前記バンクアクティブ信号と、前記セグメントに対するマスク情報信号と、第３アドレス信号と、に応答して、ローアドレスデコード信号を出力するデコード部と、
を含むことを特徴とするリフレッシュ制御回路。
【請求項２】
前記第１アドレス信号は前記バンクアドレス信号であり、前記第２アドレス信号はセグメントアドレス信号であり、前記第３アドレス信号はローアドレス信号であることを特徴とする請求項１に記載のリフレッシュ制御回路。
【請求項３】
前記ＭＲＳラッチ部は、
前記第１アドレス信号及び前記第２アドレス信号を前記パルス信号に同期させて出力する信号伝達部と、
前記信号伝達部の出力信号をラッチするラッチ部と、
前記ラッチ部の出力信号をバッファリングするバッファ部と、
を含むことを特徴とする請求項１に記載のリフレッシュ制御回路。
【請求項４】
前記バンクアクティブ制御部は、
プリチャージパルス信号と、外部アクティブ信号と、バンクアクティブ信号と、に応答して、第１ノードをプルアップ駆動又はプルダウン駆動する第１駆動部と、
前記バンクに対するマスク情報信号と内部アクティブ信号とに応答して論理演算する演算部と、
前記演算部の出力信号に応答して前記第１ノードをプルダウン駆動する第２駆動部と、
前記第１駆動部及び前記第２駆動部の出力信号をラッチするラッチ部と、
を含むことを特徴とする請求項１に記載のリフレッシュ制御回路。
【請求項５】
前記第１駆動部は、
前記プリチャージパルス信号に応答してプルアップ駆動するプルアップ駆動部と、
前記外部アクティブ信号に応答してプルダウン駆動する第１プルダウン駆動部と、
前記バンクアクティブ信号に応答してプルダウン駆動する第２プルダウン駆動部と、
を含むことを特徴とする請求項４に記載のリフレッシュ制御回路。
【請求項６】
前記演算部は、前記バンクに対するマスク情報信号の反転信号と前記内部アクティブ信号とに応答して論理積演算を実行する論理素子を含むことを特徴とする請求項４に記載のリフレッシュ制御回路。
【請求項７】
前記第２駆動部は、前記演算部の出力信号に応答してプルダウン駆動するプルダウン駆動部を含むことを特徴とする請求項４に記載のリフレッシュ制御回路。
【請求項８】
前記デコード部は、
前記バンクアクティブ信号に応答して第３アドレス信号をプリデコードするプリデコーダと、
前記セグメントに対するマスク情報信号に応答して前記プリデコーダの出力信号をデコードするデコーダと、
を含むことを特徴とする請求項１に記載のリフレッシュ制御回路。
【請求項９】
前記プリデコーダは、
前記第３アドレス信号を前記バンクアクティブ信号に同期させて出力する信号伝達部と、
前記信号伝達部の出力信号をラッチするラッチ部と、
前記ラッチ部の出力信号を前記バンクアクティブ信号に同期させてバッファリングするバッファ部と、
を含むことを特徴とする請求項８に記載のリフレッシュ制御回路。
【請求項１０】
前記デコーダは、
前記プリデコーダの出力信号を否定論理積演算する第１演算部と、
前記セグメントに対するマスク情報信号と前記第１演算部の出力信号とを否定論理和演算する第２演算部と、
を含むことを特徴とする請求項８に記載のリフレッシュ制御回路。
【請求項１１】
バンクに対するマスク情報信号に応答してバンクアクティブ信号を出力するバンクアクティブ制御部と、
前記バンクアクティブ信号とセグメントに対するマスク情報信号とに応答してローアドレスデコード信号を出力するデコード部と、
を含むことを特徴とするリフレッシュ制御回路。
【請求項１２】
前記バンクアクティブ制御部は、
プリチャージパルス信号と、外部アクティブ信号と、バンクアクティブ信号と、に応答して、第１ノードをプルアップ駆動又はプルダウン駆動する第１駆動部と、
前記バンクに対するマスク情報信号と内部アクティブ信号とに応答して論理演算を実行する演算部と、
前記演算部の出力信号に応答して前記第１ノードをプルダウン駆動する第２駆動部と、
前記第１駆動部及び前記第２駆動部の出力信号をラッチするラッチ部と、
を含むことを特徴とする請求項１１に記載のリフレッシュ制御回路。
【請求項１３】
前記第１駆動部は、
プリチャージパルス信号に応答してプルアップ駆動するプルアップ駆動部と、
前記外部アクティブ信号に応答してプルダウン駆動する第１プルダウン駆動部と、
前記バンクアクティブ信号に応答してプルダウン駆動する第２プルダウン駆動部と、
を含むことを特徴とする請求項１２に記載のリフレッシュ制御回路。
【請求項１４】
前記演算部は、前記バンクに対するマスク情報信号の反転信号と前記内部アクティブ信号とに応答して論理積演算を実行する論理素子を含むことを特徴とする請求項１２に記載のリフレッシュ制御回路。
【請求項１５】
前記第２駆動部は、前記演算部の出力信号に応答してプルダウン駆動するプルダウン駆動部を含む請求項１２に記載のリフレッシュ制御回路。
【請求項１６】
前記デコード部は、
前記バンクアクティブ信号に応答してローアドレス信号をプリデコードするプリデコーダと、
前記セグメントに対するマスク情報信号に応答して前記プリデコーダの出力信号をデコードするデコーダと、
を含むことを特徴とする請求項１１に記載のリフレッシュ制御回路。
【請求項１７】
前記プリデコーダは、
前記ローアドレス信号を前記バンクアクティブ信号に同期させて出力する信号伝達部と、
前記信号伝達部の出力信号をラッチするラッチ部と、
前記ラッチ部の出力信号を前記バンクアクティブ信号に同期させてバッファリングするバッファ部と、
を含むことを特徴とする請求項１６に記載のリフレッシュ制御回路。
【請求項１８】
前記デコーダは、
前記プリデコーダの出力信号を否定論理積演算する第１演算部と、
前記セグメントに対するマスク情報信号と前記第１演算部の出力信号とを否定論理和演算する第２演算部と、
を含むことを特徴とする請求項１６に記載のリフレッシュ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、リフレッシュ制御回路に関する。
【背景技術】
【０００２】
一般に、ＬＰＳＤＲ（Low Power Single Data Rate）又はＬＰＤＤＲ(Low Power Double Data Rate)を含むＬＰＤＲＡＭ（Low Power Dynamic Random Access Memory）では、ＰＡＳＲ（Partial Array Self Refresh）マップの選択を決まったバンク領域内でのみ決定できるため、これによりバンクアクティブ信号のみ制御すれば可能であった。
【０００３】
図１は、従来の技術による４バンクＰＡＳＲマップに関する例を示す図である。
【０００４】
図１に示すように、ＭＲＳ（Mode Register Set）に応じてセルフリフレッシュ領域が決まるが、従来の技術は任意にバンクを設定することができず、フルアレイ（Full-Array）、１／２アレイ、１／４アレイのみが選択可能である。すなわち、バンク１のみをリフレッシュ領域に設定することができなかった。
【０００５】
図２は、従来の技術によるセルフリフレッシュ制御回路のブロック図であり、図３は、図２のバンクアクティブ制御部の回路図であり、図４は、図２のＭＲＳラッチ部の回路図であり、図５は、図２のＰＡＳＲデコーダの回路図である。
【０００６】
図１のテーブルのようにＭＲＳが設定された場合、これによりＭＲＳ出力信号であるＰＡＲ１及びＰＡＲ２３の値が決定される。ＰＡＲ１は、フルアレイや１／２アレイが選択された場合に「ハイ」にイネーブルされる。ＰＡＲ２３は、フルアレイの場合にだけ「ハイ」にイネーブルされる。バンクアクティブ制御部は、バンク数だけ存在するようになる。
【０００７】
バンクアクティブ制御部の出力信号であるBA<0:3>は、入力信号であるPAR_ENが「ハイ」で、セルフリフレッシュアクティブパルス信号SREFREQPが「ハイ」にトグルする場合に、「ハイ」にイネーブルされる。
【０００８】
バンク０の場合、図１のテーブルによれば、いずれの場合にも、常にセルフリフレッシュが可能な領域であるから、バンク０のバンクアクティブ制御部のPAR_ENは、常に「ハイ」に固定される。バンク１のバンクアクティブ制御部のPAR_ENは、ＰＡＲ１に接続され、バンク２、３のバンクアクティブ制御部のPAR_ENは、ＰＡＲ２３に接続される。
【０００９】
万一、ＭＲＳを介して１／４アレイが選択されれば、ＰＡＲ１及びＰＡＲ２３は全て「ロー」であるから、セルフリフレッシュアクティブパルス信号SREFREQPがトグルすると、BA<0>のみ「ハイ」にイネーブルされる。
【００１０】
１／２アレイが選択されれば、ＰＡＲ１のみが「ハイ」になるので、BA<0>とBA<1>が「ハイ」にイネーブルされる。すなわち、バンク０とバンク１のみがアクティブになる。
【００１１】
フルアレイが選択されれば、ＰＡＲ１及びＰＡＲ２３が全て「ハイ」であるから、BA<0:3>が全て「ハイ」になって、全てのバンクがアクティブになる。
【００１２】
このように、従来の技術によるセルフリフレッシュ制御回路は、各バンク別又はバンク内のセグメント別に所望の特定領域のみがリフレッシュするように設定できなかった。
【００１３】
なお、従来の技術によるセルフリフレッシュ制御回路についての特許文献としては、例えば下記特許文献１及び２がある。
【特許文献１】米国特許第６，３３３，８８６号公報
【特許文献２】米国特許第６，９０６，９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、半導体メモリの各バンク別に所望の特定領域のみをリフレッシュすることができるリフレッシュ制御回路を提示することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成すべく、本発明は、入力される第１アドレス信号と第２アドレス信号とをパルス信号に同期させて、バンクに対するマスク情報信号とセグメントに対するマスク情報信号とを出力するＭＲＳラッチ部と、前記バンクに対するマスク情報信号に応答して、バンクアクティブ信号を出力するバンクアクティブ制御部と、前記バンクアクティブ信号と、前記セグメントに対するマスク情報信号と、第３アドレス信号と、に応答して、ローアドレスデコード信号を出力するデコード部と、を含む。
【発明の効果】
【００１６】
このような本発明は、ＭＲＳを介してバンク別又は各セグメント別にマスクされた情報信号を用いて、各バンク及びセグメントを各々リフレッシュすることができる。また、本発明によりＰＡＳＲが具現化されれば、リフレッシュカウンタや周期の変更無しに使用可能であり、回路の面積を減らすことができ、セルフリフレッシュ電流の減少と、チップセットの効率的なメモリ管理を容易にすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好ましい実施の形態を、図面を参照して詳細に説明する。
【００１８】
まず、図６は、本発明による４バンクＰＡＳＲマップに関する例を示す図である。同図に示すように、各バンクは、８個のセグメント（Segment）に分けられている。図６は、ＭＲＳを介してバンク１とセグメント２とセグメント７がマスク（Mask）された状態を示している。すなわち、ＭＲＳを介して柔軟にセルフリフレッシュ領域を設定することができる。マスク領域は、バンクよりセグメントに優先順位がある。
【００１９】
図７は、本発明によるセルフリフレッシュ制御回路のブロック図である。
【００２０】
図７に示すように、本発明は、入力される第１アドレス信号AT<0:3>と第２アドレス信号AT<0:7>をパルス信号に同期させて、バンクに対するマスク情報信号PASR_BANK<0:3>とセグメントに対するマスク情報信号PASR_SEG<0:7>とを出力するＭＲＳラッチ部１０と、前記バンクに対するマスク情報信号PASR_BANK<0:3>に応答して、バンクアクティブ信号を出力するバンクアクティブ制御部２０と、前記バンクアクティブ信号と前記セグメントに対するマスク情報信号PASR_SEG<0:7>とに応答して、第３アドレス信号AX<10:12>をデコードして出力するデコード部３０と、を備える。
【００２１】
ここで、前記第１アドレス信号ATR<0:3>はバンクアドレス信号であり、前記第２アドレス信号ATF<0:7>はセグメントアドレス信号であり、前記第３アドレス信号AX<10:12>はローアドレス信号である。
【００２２】
図８は、図７のＭＲＳラッチ部の回路図である。図８に示すように、前記ＭＲＳラッチ部１０は、前記第１アドレス信号及び前記２アドレス信号を前記パルス信号EMREG_WTPに同期させて出力する信号伝達部１１と、前記信号伝達部の出力信号をラッチするラッチ部１２と、前記ラッチ部の出力信号をバッファリングするバッファ部１３と、を備える。
【００２３】
図９は、図７のバンクアクティブ制御部の回路図である。図９に示すように、前記バンクアクティブ制御部２０は、プリチャージパルス信号PCGP、外部アクティブ信号EXTACTP及びバンクアクティブ信号BATに応答して、第１ノードをプルアップ又はプルダウン駆動する第１駆動部２１と、前記バンクに対するマスク情報信号PAR_ENBと内部アクティブ信号INTACTPとに応答して論理演算する演算部２２と、前記演算部の出力信号に応答して、前記第１ノードをプルダウン駆動する第２駆動部２３と、前記第１駆動部及び前記第２駆動部の出力信号をラッチするラッチ部２４と、を備える。
【００２４】
前記第１駆動部２１は、プリチャージパルス信号に応答して、プルアップ駆動するプルアップ駆動部Ｐ１と、前記外部アクティブ信号に応答して、プルダウン駆動する第１プルダウン駆動部Ｎ１と、前記バンクアクティブ信号に応答して、プルダウン駆動する第２プルダウン駆動部Ｎ２と、を備える。
【００２５】
前記演算部２２は、前記バンクに対するマスク情報信号の反転信号と前記内部アクティブ信号とに応答して、論理積演算する論理素子ＮＤ１を備える。
【００２６】
前記第２駆動部２３は、前記演算部の出力信号に応答して、プルダウン駆動するプルダウン駆動部Ｎ３を備える。
【００２７】
図１０は、図７のデコーダの回路図である。図１０に示すように、前記デコード部３０は、前記バンクアクティブ信号BAに応答して、第３アドレス信号AX<10:12>をプリデコードするプリデコーダ３１と、前記セグメントに対するマスク情報信号PASA_SEG<0>に応答して、前記プリデコーダ３１の出力信号BXA<0:2>、BXAB<0:2>をデコードするデコーダ３２と、を備える。
【００２８】
前記プリデコーダ３１は、前記第３アドレス信号を前記バンクアクティブ信号BAに同期させて出力する信号伝達部３１１と、前記信号伝達部の出力信号をラッチするラッチ部３１２と、前記ラッチ部の出力信号を前記バンクアクティブ信号に同期させてバッファリングするバッファ部３１３と、を備える。
【００２９】
前記デコーダ３２は、前記プリデコーダ３１の出力信号を否定論理積演算する第１演算部ＮＤ１と、前記セグメントに対するマスク情報信号PASA_SEG<0>と前記第１演算部ＮＤ１の出力信号とを否定論理和演算する第２演算部ＮＯＲ１と、を備える。
【００３０】
このように、本発明は、ＭＲＳを介してＰＡＳＲ情報を格納するＭＲＳラッチ部１０、バンクアクティブ制御部２０及び各バンク内に存在するローアドレスデコード部３０で構成されるが、デコード部３０は、セグメントで制御されるプリデコーダを示すものであって、ローアドレスが合計１３個、すなわち、AT<0:12>である場合を例に挙げている。
【００３１】
ＭＲＳラッチ部１０は、ＭＲＳ命令により生成されるパルス信号EMREG_WTPに同期させて、バンクアドレス信号AT<0:3>を４個のバンクに対するマスク情報であるPASR_BANK<0:3>に出力するようになる。そして、セグメントアドレス信号AT<0:7>をセグメントに対するマスク情報であるPASR_SEG<0:7>に出力するようになる。PASR_BANK<0:3>のうち、値が「ハイ」であるバンクがセルフリフレッシュにリフレッシュされない領域になる。同様に、PASR_SEG<0:7>のうち、値が「ハイ」であるセグメントがマスクされる。
【００３２】
バンクアクティブ制御部２０は、PASR_BANKと極性を合せるために、PAR_ENの代わりにPAR_ENBとインバータが追加された。そして、各バンクアクティブ制御部は、それぞれPASR_BANK<0:3>に１：１にマッチングされて、PASR_BANK<0:3>のうち、「ロー」であるバンクのみがリフレッシュのためのアクティブが可能である。すなわち、PASR_BANKの値が「ハイ」であるバンクアクティブ制御部の出力であるバンクアクティブ信号は、セルフリフレッシュの要請信号が入力されても常にローである。
【００３３】
デコード部３０は、図１０に示すように、ローアドレスが１３個でAT<0:12>と仮定するならば、各バンクを８個のセグメントに分けるためには、最上位の３個のビットを制御せねばならない。したがって、AT<10:12>をプリデコードした８個の出力アドレスにPASR_SEG<0:7>をそれぞれ割り当てれば、PASR_SEG値に応じてバンクを８等分することができる。
【００３４】
まず、内部リフレッシュカウンタによりAX<0:12>が順次増加する。そのアドレスは、バンクアクティブ信号によりラッチされて、各バンク別に該当アドレス値を格納している。そのうちAX<10:12>は、夫々BXA<0:2>及びBXAB<0:3>にラッチされ、これは、LAXAC<0:7>にプリデコードされる。LAXACを出力するＮＯＲに入力されるPASR_SEG<0:7>のうち、「ハイ」の値を有するPASR_SEGに応じて、LAXACの値が「ロー」となる。すなわち、PASR_SEGが「ハイ」であるマスクされたセグメントは、入力アドレスに関わらず「ロー」になって、該当セグメントはリフレッシュされない。
【００３５】
このように、本発明は、ＭＲＳを介してバンク別又は各セグメント別にマスクされた情報信号を用いて、各バンク及びセグメントを各々リフレッシュすることができる。また、本発明によりＰＡＳＲが具現化されれば、リフレッシュカウンタや周期変更なしに使用可能であり、回路の面積を減らすことができ、セルフリフレッシュ電流の減少と、チップセットの効率的なメモリ管理を容易にすることができる。
【図面の簡単な説明】
【００３６】
【図１】従来の技術による４バンクＰＡＳＲマップに関する例を示す図である。
【図２】従来の技術によるセルフリフレッシュ制御回路のブロック図である。
【図３】図２のバンクアクティブ制御部の回路図である。
【図４】図２のＭＲＳラッチ部の回路図である。
【図５】図２のＰＡＳＲデコーダの回路図である。
【図６】本発明による４バンクＰＡＳＲマップに関する例を示す図である。
【図７】本発明によるセルフリフレッシュ制御回路のブロック図である。
【図８】図７のＭＲＳラッチ部の回路図である。
【図９】図７のバンクアクティブ制御部の回路図である。
【図１０】図７のデコーダの回路図である。
【符号の説明】
【００３７】
１０    ＭＲＳラッチ部
２０    バンクアクティブ制御部
３０    デコード部
【図１】
2009110637.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009110637.tif 000010
【図９】
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【図１０】
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