(57)【要約】【課題】アンチヒューズ素子のゲート電極と半導体基板間で形成される導電パスの接触抵抗値を安定させる。また、導通状態におけるアンチヒューズ素子の抵抗値のばらつきを抑制し、抵抗値を低く保って、アンチヒューズ素子の導通状態の誤判定の発生を抑制する。【解決手段】半導体基板と、第１ゲート絶縁膜と第１ゲート電極と、第１ゲート電極の下の半導体基板内に設けられた高濃度不純物領域と、半導体基板内の高濃度不純物領域を挟んだ両側に設けられ高濃度不純物領域と同じ導電型の不純物を含有する第１ソース・ドレイン領域と、を有するアンチヒューズ素子を備えたことを特徴とする半導体装置。【選択図】図７
2009267229.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に順に設けられた第１ゲート絶縁膜と第１ゲート電極と、
第１ゲート電極の下の半導体基板内に設けられた高濃度不純物領域と、
前記半導体基板内の高濃度不純物領域を挟んだ両側に設けられ、前記高濃度不純物領域と同じ導電型の不純物を含有する第１ソース・ドレイン領域と、
を有するアンチヒューズ素子を備えたことを特徴とする半導体装置。
【請求項２】
前記高濃度不純物領域は、第１ソース・ドレイン領域と同一濃度の同一元素からなる不純物を含有するか、又は第１ソース・ドレイン領域とは異なる濃度の不純物を含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
更に、第１ゲート電極の両側面にサイドウォールを有し、
高濃度不純物領域は、第１ゲート電極及びサイドウォールの下の半導体基板内に存在することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
更に、
前記半導体基板上に順に設けられた第２ゲート絶縁膜と、第２ゲート電極と、
前記半導体基板内の第２ゲート電極を挟んだ両側に設けられた第２ソース・ドレイン領域と、
を有するプレナー型のトランジスタを備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
更に、第２ゲート電極の両側面にサイドウォールを有し、
第２ソース・ドレイン領域は、前記半導体基板内の第２ゲート電極及びサイドウォールを挟んだ両側に設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
アンチヒューズ素子を備えた半導体装置の製造方法であって、
（１）半導体基板の所定領域に不純物を注入することにより、高濃度不純物領域と、前記半導体基板内の高濃度不純物領域を挟んだ両側に第１ソース・ドレイン領域と、を形成する工程と、
（２）前記高濃度不純物領域上に、順に第１ゲート絶縁膜、第１ゲート電極を形成することによりアンチヒューズ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
アンチヒューズ素子を備えた半導体装置の製造方法であって、
（１）半導体基板の所定領域に不純物１を注入する工程と、
（２）前記所定領域の一部の上に、順に、第１ゲート絶縁膜、第１ゲート電極を形成する工程と、
（３）前記所定領域の第１ゲート電極を挟んだ両側の領域に、不純物１と同じ導電型の不純物２を注入することにより第１ソース・ドレイン領域を形成すると共に、第１ゲート電極の下の所定領域を高濃度不純物領域とすることによりアンチヒューズ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
更に、
（４）前記工程（１）の前に、前記半導体基板の所定領域以外の半導体領域上にマスク１を形成する工程と、
（５）前記工程（１）の後、前記マスク１を除去する工程と、
（６）前記工程（２）の第１ゲート絶縁膜及び第１ゲート電極の形成と同時に、前記半導体領域上にそれぞれ第２ゲート絶縁膜及び第２ゲート電極を形成する工程と、
（７）前記工程（２）の後、アンチヒューズ素子上にマスク２を設ける工程と、
（８）前記マスク２をマスクに用いて前記半導体領域内の第２ゲート電極を挟んだ両側に不純物３を注入することにより、第２ソース・ドレイン領域を形成してプレナー型のトランジスタを得る工程と、
（９）前記マスク２を除去する工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記工程（２）において更に、第１ゲート電極の両側面にサイドウォールを形成し、
前記工程（６）において更に、第２ゲート電極の両側面にサイドウォールを形成し、
前記工程（８）において、
前記半導体領域内の第２ゲート電極及びサイドウォールを挟んだ両側に不純物３を注入することにより、第２ソース・ドレイン領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
更に、
（１０）前記工程（１）の前に、前記半導体基板の所定領域以外の半導体領域上にマスク１を形成する工程と、
（１１）前記工程（１）の後、前記マスク１を除去する工程と、
（１２）前記工程（２）の第１ゲート絶縁膜及び第１ゲート電極の形成と同時に、前記半導体領域上にそれぞれ第２ゲート絶縁膜及び第２ゲート電極を形成する工程と、
（１３）前記工程（３）の不純物２の注入と同時に、前記半導体領域内の第２ゲート電極を挟んだ両側に不純物２を注入することにより、第２ソース・ドレイン領域を形成する工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記工程（２）において更に、第１ゲート電極の両側面にサイドウォールを形成し、
前記工程（３）において、
第１ゲート電極及びサイドウォールを挟んだ両側に、前記不純物２を注入することにより第１ソース・ドレイン領域を形成し、
前記工程（１２）において更に、第２ゲート電極の両側面にサイドウォールを形成し、
前記工程（１３）において、
前記半導体領域内の第２ゲート電極及びサイドウォールを挟んだ両側に、不純物２を注入することにより、第２ソース・ドレイン領域を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から半導体製品においては、製造工程での不具合に起因した動作不良の救済や、回路機能の切り替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。
【０００３】
このような回路結線情報変更の実施手段の一つとして、あらかじめ半導体製品内にヒューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでヒューズの導通状態を変更し、所望の回路動作を起こすことが行われている。その際に用いられるヒューズは、アンチヒューズ（または、電気ヒューズとも呼ばれる）として知られていて、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。
【０００４】
ＭＯＳ型トランジスタを備えた半導体装置においてアンチヒューズを形成する場合、ＭＯＳ型トランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。
【０００５】
従来の、ＭＯＳ型トランジスタを用いてアンチヒューズ素子を形成した場合の問題点について、図面を参照して説明する。
図１は従来のアンチヒューズ素子の縦断面図で、Ｐ型のシリコン（Ｓｉ）からなる半導体基板５０上に、ゲート絶縁膜５１を介してゲート電極５２が設けられている。５３および５４はリン等の不純物を高濃度に導入して形成したＮ型の拡散層領域（ソース・ドレイン領域）である。
【０００６】
この従来のアンチヒューズ素子の動作方法について説明する。アンチヒューズ素子の導通状態を判定するには、半導体基板５０および拡散層領域５３、５４を共に一定の電位（例えば、接地電位）とし、ゲート電極５２にはゲート絶縁膜５１を破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチヒューズ素子は非導通状態となっている。
【０００７】
導通状態を変更するには、ゲート電極５２に大電圧を印加してゲート絶縁膜５１を破壊し、ゲート電極５２と半導体基板５０または拡散層領域５３、５４間のいずれかに導電パスを形成する。これにより、上記判定動作において基準値以上のゲート電流値が流れるため、アンチヒューズ素子は導通状態と判定される。
【特許文献１】特開２００７−１９４４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１に示した状態でゲート電極５２に大電圧（＋Ｖ）を印加した場合、ゲート絶縁膜の破壊により形成される導電パスの終端部分は、半導体基板５０、Ｎ型拡散層領域５３、Ｎ型拡散層領域５４の３通りが想定され、これらの中からランダムに決定される。導電パスのルートがランダムに決定される理由は、製造に際して作り込まれた、ゲート絶縁膜の最も弱い部分で絶縁破壊が起きるためであり、その位置は一般的に半導体装置内に形成された複数のＭＯＳ型トランジスタ（アンチヒューズ素子も含む）によって異なる。
【０００９】
ここで、アンチヒューズ素子の導電パスが、ゲート電極５２とＮ型拡散層領域５３または５４のいずれかの間で形成された場合には特に問題は生じない。これに対し、導電パスがゲート電極５２と半導体基板５０との間で形成された場合には、ゲート電極直下の半導体基板の不純物濃度は、通常のＭＯＳ型トランジスタの製造方法では薄く設定（ソース・ドレイン用Ｎ型拡散層領域の１／１００程度）されるため、導電パスの接続電気抵抗が高くなっていた。また、ゲート電流を判定する際には、半導体基板そのものの電気抵抗値も加わるため、トータルの電気抵抗値が非常に高くなってしまうと言う問題点があった。このため、導電パスがゲート電極５２と半導体基板５０との間で形成された場合には、アンチヒューズ素子の接続状態の判定に際して誤判定が起き易いと言う問題点があった。
【００１０】
また、Ｎ型拡散層領域５３、５４のみに定電圧を印加し、半導体基板５０はフローティング状態として、ゲート電極に高電圧を印加したような場合であっても、半導体基板との間で導電パスが形成されるのを完全に抑制することは困難であった。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、導電パス形成後において電気抵抗値が安定し、誤判定の発生を抑制したアンチヒューズ素子を備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の一実施形態は、
半導体基板と、
前記半導体基板上に順に設けられた第１ゲート絶縁膜と第１ゲート電極と、
第１ゲート電極の下の半導体基板内に設けられた高濃度不純物領域と、
前記半導体基板内の高濃度不純物領域を挟んだ両側に設けられ、前記高濃度不純物領域と同じ導電型の不純物を含有する第１ソース・ドレイン領域と、
を有するアンチヒューズ素子を備えたことを特徴とする半導体装置に関する。
【００１３】
本発明の他の実施形態は、
アンチヒューズ素子を備えた半導体装置の製造方法であって、
（１）半導体基板の所定領域に不純物を注入することにより、高濃度不純物領域と、前記半導体基板内の高濃度不純物領域を挟んだ両側に第１ソース・ドレイン領域と、を形成する工程と、
（２）前記高濃度不純物領域上に、順に第１ゲート絶縁膜、第１ゲート電極を形成することによりアンチヒューズ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１４】
また、本発明の他の実施形態は、
アンチヒューズ素子を備えた半導体装置の製造方法であって、
（１）半導体基板の所定領域に不純物１を注入する工程と、
（２）前記所定領域の一部の上に、順に、第１ゲート絶縁膜、第１ゲート電極を形成する工程と、
（３）前記所定領域の第１ゲート電極を挟んだ両側の領域に、不純物１と同じ導電型の不純物２を注入することにより第１ソース・ドレイン領域を形成すると共に、第１ゲート電極の下の所定領域を高濃度不純物領域とすることによりアンチヒューズ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１５】
ゲート絶縁膜を絶縁破壊させて、導通状態を変更する方式のアンチヒューズ素子を備えた半導体装置において、ゲート電極の下の半導体基板中に、Ｎ型又はＰ型の高濃度不純物領域を設ける。これにより、アンチヒューズ素子のゲート電極と半導体基板間で形成される導電パスの接触抵抗値を安定化させることができる。また、高濃度不純物領域の配線抵抗値自体が低抵抗であるため、導通状態におけるアンチヒューズ素子の抵抗値のばらつきを抑制し、抵抗値を低く保つことができる。この結果、アンチヒューズ素子の導通状態の誤判定の発生を抑制できる。
【発明を実施するための最良の形態】
【００１６】
［第１実施例］
本発明のアンチヒューズ素子の製造方法を、図面を参照して説明する。
まず、図２に示すように、Ｐ型のシリコンからなる半導体基板１に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成法を用いてシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋め込み、素子分離領域２を形成した。なお、アンチヒューズ素子を形成する半導体基板１中に、イオン注入法により、あらかじめボロン等のＰ型不純物を低濃度（１×１０13ａｔｏｍｓ／ｃｍ2程度）で導入してＰ型ウェルを形成しておいても良い。
【００１７】
次に、図３に示すように、イオン注入法を用いて、リンまたはヒ素等のＮ型不純物（不純物１に相当する）を高濃度で導入し、半導体基板１中にＮ型の高濃度不純物領域３を形成した。このイオン注入の条件としては、具体的には、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度とすればよい。なお、素子分離領域２中に導入されたＮ型不純物は、本発明のアンチヒューズ素子の動作には影響しないので、図面中には記載していない。
【００１８】
次に、図４に示すように、半導体基板１上に、シリコン酸化膜等の第１ゲート絶縁膜４、不純物を導入した多結晶シリコン（Ｐｏｌｙ−Ｓｉ）等の導電膜５を形成した。次に、図５に示すように、公知のフォトリソグラフィ技術およびドライエッチング技術を使用して導電膜５のパターニングを行い、第１ゲート電極６を形成した。
【００１９】
次に、図６に示すように、第１ゲート電極６をマスクとしてリンまたはヒ素等のＮ型不純物（不純物２に相当する）のイオン注入を行い、第１ソース・ドレイン領域７を形成した。このイオン注入の条件としては、具体的には、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度とすればよい。なお、第１ソース・ドレイン領域７を形成する際のイオン注入条件は、高濃度不純物領域３を形成する際のイオン注入条件と異なっていてもよいが、高濃度不純物領域３及び第１ソース・ドレイン領域７用に注入するイオン種は同じ導電型とする必要がある。
【００２０】
次に、図７に示すように、第１ゲート電極６を覆うように、シリコン酸化膜等を用いた層間絶縁膜８を形成した。この後に、タングステン（Ｗ）等を用いて、第１ソース・ドレイン領域と接続するコンタクトプラグ９、第１ゲート電極と接続するコンタクトプラグ（図示せず）を形成し、電極引き出し用の金属配線１０を形成した。この後に、表面保護用の絶縁膜や、必要に応じてさらに上層の金属配線層等を形成すれば、本発明のアンチヒューズ素子が完成する。
【００２１】
本発明のアンチヒューズ素子の動作について、以下に説明する。
アンチヒューズ素子の導通状態を判定するには、図７において、半導体基板１および第１ソース・ドレイン領域７を共に一定の電位（例えば、接地電位）とし、第１ゲート電極６には第１ゲート絶縁膜４が破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチヒューズ素子は非導通状態となっている。
【００２２】
アンチヒューズ素子の導通状態を変更するには、半導体基板１および第１ソース・ドレイン領域７を共に一定の電位とした状態で、第１ゲート電極６に大電圧を印加し、絶縁破壊による導電パスを形成する。第１ゲート絶縁膜の破壊により形成される導電パスの終端部分は、第１ソース・ドレイン領域７または高濃度不純物領域３のいずれかとなる。どの場合においても半導体基板１中にＮ型不純物が高濃度に導入されているため、導電パスの接続抵抗を低く保つことができる。また、第１ソース・ドレイン領域７および高濃度不純物領域３は共に、それ自体の配線抵抗値が低くなっているので、導電パスがどこに形成されてもゲート電流判定時の電気抵抗値の上昇を抑制することが可能となる。
【００２３】
以上、説明した実施例においては、Ｐ型の半導体基板１中にＮ型の高濃度不純物領域３およびＮ型の第１ソース・ドレイン領域７を形成した場合について説明したが、導電型を変更することも可能である。この場合、半導体基板中のアンチヒューズ素子を形成する領域にあらかじめ低濃度のＮ型ウェルを設けておき、高濃度不純物領域３および第１ソース・ドレイン領域７として共に、ボロンまたはフッ化ボロン（ＢＦ2）等の不純物を高濃度にイオン注入して、Ｐ型の拡散層領域を形成すればよい。Ｐ型の高濃度不純物領域を形成する場合にも、イオン注入の条件は、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度で製造することができる。
【００２４】
なお、本発明のアンチヒューズ素子の動作に際しては、上記で説明した電圧印加の方法は一例であり、必ずしもこれに限定されるわけではない。例えば、半導体基板１および第１ソース・ドレイン領域７を共に負電位（−１〜−２Ｖ程度）に設定してもよい。また、第１ソース・ドレイン領域７と半導体基板１に印加しておく電位の値が異なる設定でもよい。
【００２５】
また、アンチヒューズ素子の形成に使用する材料については、本発明の趣旨を逸脱しない範囲で変更が可能である。例えば、第１ゲート電極は多結晶シリコンの単層膜以外にも、多結晶シリコンとタングステン等の高融点金属膜との積層膜や、高融点金属の単層膜であってもよい。この場合、シリサイド膜を形成することができる。このシリサイド膜は例えば、ポリシリコン膜、金属膜を順に形成した後に、熱処理を行いシリサイド化反応を行わせることによって形成することができる。この金属の種類としてはシリコンと反応してシリサイド化が可能なものであれば特に限定されないが例えば、Ｎｉ，Ｃｒ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ、Ｗ等を用いることができる。また、シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
【００２６】
また、第１ゲート絶縁膜についてもシリコン酸化膜以外の材料や、複数の材料からなる積層体が使用可能である。具体的には、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）、シリコンオキシナイトライド膜やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化物等を挙げることができる。また、第１ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物又は金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
【００２７】
なお、「高誘電率絶縁膜」とは半導体装置において第１ゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００２８】
なお、本発明のアンチヒューズ素子の説明においては、一般的なＭＯＳ型トランジスタを構成するゲート絶縁膜、ゲート電極、及びソース・ドレイン領域と同様の構成を有する部分の名称として、それぞれ「ゲート絶縁膜」、「ゲート電極」、及び「ソース・ドレイン領域」の用語を使用した。従って、一般的なＭＯＳ型トランジスタのゲート絶縁膜、ゲート電極、ソース・ドレイン領域と、本発明のアンチヒューズ素子のゲート絶縁膜、ゲート電極、ソース・ドレイン領域とは、それぞれ回路動作上の機能が必ずしも対応していない。
【００２９】
［第２実施例］
本発明のアンチヒューズ素子の、第１実施例とは異なる構成について、以下に説明する。
まず、第１実施例の図１〜図５で説明したのと同様の製造方法により、図５で示した製造途中状態のアンチヒューズ素子を得た。次に、図８に示したように、第１ゲート電極６を覆うように、シリコン酸化膜等を用いた層間絶縁膜８を形成した。この後に、タングステン等を用いて、第１ソース・ドレイン領域と接続するコンタクトプラグ９、第１ゲート電極と接続するコンタクトプラグ（図示せず）を形成し、電極引き出し用の金属配線１０を形成した。この後に、表面保護用の絶縁膜や、必要に応じてさらに上層の金属配線層等を形成すれば、本実施例におけるアンチヒューズ素子が完成する。
【００３０】
本実施例において第１実施例と異なる点は、第１ゲート電極６の両側に新たに第１ソース・ドレイン領域（図７の７に相当）を形成するためのイオン注入を行わず、１回のイオン注入で高濃度不純物領域及び第１ソース・ドレイン領域が形成されている点である。本実施例のアンチヒューズ素子においては、ゲート電極の下の半導体基板内に設けた高濃度不純物領域３及び第１ソース・ドレイン領域の不純物濃度は互いに同じとなっている。また、この不純物濃度は、第１実施例で設けた第１ソース・ドレイン領域７の不純物濃度と同程度になっている。従って、新たに第１ソース・ドレイン領域を設けなくても、コンタクトプラグ９との接続抵抗や、導電パス形成後の電気抵抗値が上昇することは無く、問題なく動作することが可能となる。
【００３１】
一般に、アンチヒューズ素子は、ＭＯＳ型トランジスタ等を用いて形成された他の回路素子と共に、同一の半導体基板上に形成して使用されることが多い。従って、他の回路素子を形成する際の製造方法との整合性を考慮して、第１または第２実施例のアンチヒューズ素子の最適な方を選択して組み合わせればよい。
【００３２】
［第３実施例］
本発明のアンチヒューズ素子の、上記実施例とは異なる構成について、以下に説明する。
まず、第１実施例の図１〜図５で説明したのと同様の製造方法により、図５で示した製造途中状態のアンチヒューズ素子を得た。
【００３３】
次に、図９に示したように、第１ゲート電極６を覆うように、シリコン窒化膜（Ｓｉ3Ｎ4）等を用いた絶縁膜を形成した後に、異方性ドライエッチングを行うことで、第１ゲート電極の側面部分に絶縁膜からなるサイドウォール１５を形成した。
【００３４】
次に、図１０に示すように、第１ゲート電極６およびサイドウォール１５をマスクに用いてリンまたはヒ素等のＮ型不純物のイオン注入を行い、第１ソース・ドレイン領域７を形成した。このイオン注入の条件としては、具体的には、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度とすればよい。この後に、第１実施例と同様に、層間絶縁膜、コンタクトプラグ、電極引き出し用の金属配線等を形成すれば、本実施例におけるアンチヒューズ素子が完成する。
【００３５】
本実施例において第１実施例と異なる点は、第１ゲート電極６の側面部分にサイドウォール１５を設けた点である。同一の半導体基板上に、アンチヒューズ素子と同時にＭＯＳ型トランジスタを形成する場合には、信頼性等の観点からＭＯＳ型トランジスタの第２ゲート電極にサイドウォールが設けられることが多い。従って、ＭＯＳ型トランジスタの製造方法との整合性からアンチヒューズ素子においてもサイドウォールを備えていることが好ましい。本実施例ではアンチヒューズ素子の第１ゲート電極６の側面部分にサイドウォール１５が形成されることで、第１ソース・ドレイン領域７のゲート電極端部における位置が移動する。本発明のアンチヒューズ素子においては、あらかじめ高濃度不純物領域３を第１ゲート電極の下に設けてあるので、サイドウォール１５を設けた場合でも、安定してアンチヒューズ素子を動作させることが可能となる。
【００３６】
［第４実施例］
以下に、アンチヒューズとＭＯＳ型トランジスタを、同一の半導体チップ上に備えた、本発明の半導体装置について説明する。
図１１に示すように、Ｐ型のシリコンからなる半導体基板１内に、絶縁膜を用いて素子分離領域２を設けた。ここで、半導体基板１上の領域Ａにはアンチヒューズ素子を設け、領域ＢにはＭＯＳ型トランジスタを用いて所望の回路素子を形成するものとする。なお、領域Ａ、Ｂは共に半導体基板１中に、あらかじめボロン等のＰ型不純物をイオン注入法で低濃度（１×１０13ａｔｏｍｓ／ｃｍ2程度）に導入し、Ｐ型ウェルを形成しておいてもよい。
【００３７】
次に、図１２に示すように、ＭＯＳ型トランジスタを形成する領域Ｂを覆うように、フォトレジスト膜３０を用いてマスクパターン（マスク１に相当する）を形成した。この後にリンまたはヒ素（不純物１に相当する）を、エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行い、領域ＡにのみＮ型の高濃度不純物領域３を形成した。この高濃度不純物領域３の形成後に、フォトレジスト膜３０は除去した。
【００３８】
次に、図１３に示すように、半導体基板１上に、シリコン酸化膜等を用いた第１及び第２ゲート絶縁膜４、不純物を導入した多結晶シリコン膜５、タングステン等を用いた高融点金属膜１２、表面保護用の保護膜としてシリコン窒化膜１３を形成した。この後に、公知のフォトリソグラフィ技術とドライエッチング技術を用いてパターニングを行い、第１及び第２ゲート電極１４、並びにこの上部にシリコン窒化膜１３を形成した。なお、表面保護用のシリコン窒化膜１３は、第１及び第２ゲート電極１４のパターニングを行う際のドライエッチングにおいて、ハードマスクとしても機能する。
【００３９】
次に、図１４に示すように、第１及び第２ゲート電極１４を覆うように、シリコン窒化膜等を用いた絶縁膜を形成した後に、異方性ドライエッチングを行うことで、第１及び第２ゲート電極１４の側面部分にサイドウォール１５を形成した。
【００４０】
次に、図１５に示すように、シリコン窒化膜１３およびサイドウォール１５をマスクとしてリンまたはヒ素等のＮ型不純物（不純物２に相当する）のイオン注入を行い、領域Ａ、Ｂ共に第１及び第２ソース・ドレイン領域７を形成した。具体的には、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2程度でイオン注入を行えばよい。
【００４１】
次に、図１６に示すように、第１及び第２ゲート電極１４を覆うように、シリコン酸化膜等を用いた層間絶縁膜８を形成した。この後に、バリアメタルとして機能するチタン（Ｔｉ）等を含む膜２５およびタングステン２６から形成されたコンタクトプラグ９を形成した。なお、図示していない部分においても、第１及び第２ゲート電極と接続する同様のコンタクトプラグが設けられている。この後に、電極引き出し用の金属配線や、表面保護用の絶縁膜等を形成すれば、本発明のアンチヒューズ素子とＭＯＳ型トランジスタを同一のチップ上に備えた半導体装置が完成する。
【００４２】
なお、この実施例で示した以外にも、同一の半導体基板上に形成するＭＯＳ型トランジスタの構造に合わせて、本発明の趣旨を逸脱しない範囲で、アンチヒューズ素子部分の構造を変形して適用することが可能である。また、ＣＭＯＳ回路素子を同一の半導体基板上に形成する場合には、Ｐ型ＭＯＳトランジスタを形成する領域にあらかじめＮ型ウェルを形成しておき、第２ソース・ドレイン領域を形成する際にボロン等のＰ型不純物を導入すればよい。
【００４３】
また、ＣＭＯＳ回路素子を形成するのに併せて、アンチヒューズ素子の形成領域にもＮ型ウェルをあらかじめ設けておき、アンチヒューズ素子を構成する高濃度不純物領域３および第１ソース・ドレイン領域７を共にＰ型の高濃度拡散層としてもよい。
【００４４】
［第５実施例］
本発明のアンチヒューズと、ＭＯＳ型トランジスタを同一のチップ上に備えた半導体装置について、アンチヒューズ素子部分の性能を向上させた半導体装置について、以下に説明する。
【００４５】
まず、第４実施例の図１１〜図１４で説明したのと同様の製造方法により、図１４に示す製造途中状態の半導体装置を得た。ここで、Ｎ型の高濃度不純物領域３を形成する際のイオン注入条件を、第４実施例で説明した設定から変更し、リン（不純物１に相当する）を、エネルギー１５ＫｅＶ、ドーズ量５×１０16ａｔｏｍｓ／ｃｍ2の条件でイオン注入した。
【００４６】
次に、図１７に示すように、領域Ａを覆うようにフォトレジスト膜を用いたマスク２（図示せず）を形成した後に、Ｎ型不純物（不純物３に相当する）のイオン注入を行うことで、領域Ｂにのみ第２ソース・ドレイン領域７を形成した。この第２ソース・ドレイン領域７を形成する際には、リンを、エネルギー１５ＫｅＶ、ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入した。このイオン注入後に、領域Ａを覆うフォトレジスト膜は除去した。この後に、第４実施例と同様に、層間絶縁膜８、コンタクトプラグ９、電極引き出し用の金属配線、表面保護用の絶縁膜等を形成すれば、本発明のアンチヒューズ素子とＭＯＳ型トランジスタを同一のチップ上に備えた半導体装置が完成する。
【００４７】
本実施例においては、領域Ｂに形成したＭＯＳ型トランジスタの第２ソース・ドレイン領域７の不純物濃度よりも、領域Ａに形成したアンチヒューズ素子の高濃度不純物領域３の濃度の方が高くなっている。ＭＯＳ型トランジスタの第２ソース・ドレイン領域の不純物濃度を必要以上に濃くすると、トランジスタの動作特性や信頼性等に影響が及ぶが、本実施例の半導体装置においては、アンチヒューズ素子の高濃度不純物領域３とは独立して、ＭＯＳ型トランジスタの第２ソース・ドレイン領域の不純物濃度を設定することが可能となる。従って、アンチヒューズ素子とＭＯＳ型トランジスタそれぞれに所望する動作特性に応じた最適な素子を、同一の半導体基板上に容易に形成することが可能となる。また、本実施例では、ＭＯＳ型トランジスタはＮ型であっても、Ｐ型であっても良い。本実施例では、ＭＯＳ型トランジスタ用のイオン注入をアンチヒューズ素子とは別に行うため、アンチヒューズ素子の導電型に関わらず、所望のＮ型又はＰ型に設定することができる。
【００４８】
なお、実施例中に示したイオン注入の数値は１例であり、製造する半導体装置に所望する特性に応じて、変更することが可能である。
【図面の簡単な説明】
【００４９】
【図１】従来の半導体装置を表す図である。
【図２】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図３】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図９】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１０】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１１】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１２】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１３】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１４】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１５】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１６】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１７】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【符号の説明】
【００５０】
１  半導体基板
２  素子分離領域
３  高濃度不純物領域
４  ゲート絶縁膜
５  導電膜
６  ゲート電極
７  ソース・ドレイン領域
８  層間絶縁膜
９  コンタクトプラグ
１０  金属配線
１２  高融点金属膜
１３  シリコン窒化膜
１４  ゲート電極
１５  サイドウォール
２５、２６  膜
３０  フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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