(57)【要約】【課題】折り返しノイズ除去のためのフィルタを高次かつ小面積に構成可能なサンプルレート変換器を提供する。【解決手段】第１の帰還信号及び入力信号のいずれか一方を選択して選択入力信号を得る選択部と；デシメーション比に応じて、Ｎ次の積分信号に対しデシメーションを行って出力信号を生成するデシメータと；出力信号に対しデシメーション比に応じたインターポレーションを行って第２の帰還信号を生成するインターポレータと；第２の帰還信号に選択係数を乗じて乗算信号を生成する乗算器と；選択入力信号から乗算信号を減算して残差信号を生成する減算器と；第３の帰還信号と残差信号とを加算して積分信号を順次生成する加算器と；積分信号を保持するレジスタ回路と；保持された積分信号から第１の帰還信号を選択する選択部と；保持された積分信号から第３の帰還信号を選択する選択部と；を具備する。【選択図】図１
2009239653.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対しＮ（Ｎは２以上の自然数）次積分を行ったのちサンプルレートの変換を行って出力信号を生成するサンプルレート変換器において、
第Ｎ次の積分信号を得るために繰り返し利用される第Ｍ次（Ｍは１≦Ｍ＜Ｎの自然数）積分信号によって構成される第１の帰還信号及び前記入力信号のいずれか一方を選択して選択入力信号を得る第１の選択部と、
前記デシメーション比に応じて、前記Ｎ次の積分信号に対しデシメーションを行って前記出力信号を生成するデシメータと、
前記出力信号に対し前記デシメーション比に応じたインターポレーションを行って第２の帰還信号を生成するインターポレータと、
前記サンプルレートに応じた周期内にＮ個の係数の１つを順次選択して選択係数を得る第２の選択部と、
前記第２の帰還信号に前記選択係数を乗じて乗算信号を生成する乗算器と、
前記選択入力信号から前記乗算信号を減算して残差信号を生成する減算器と、
前記選択入力信号よりも次数が１大きい第３の帰還信号と前記残差信号とを加算して第１次から前記第Ｎ次までの積分信号を順次生成する加算器と、
前記第１次から前記第Ｎ次までの積分信号を保持するレジスタ回路と、
保持された前記第１次から前記第Ｎ次までの積分信号から前記第１の帰還信号を選択する第３の選択部と、
前記保持された前記第１次から前記第Ｎ次までの積分信号から前記第３の帰還信号を選択する第４の選択部と
を具備することを特徴とするサンプルレート変換器。
【請求項２】
前記レジスタ回路は、前記第１次から前記第Ｎ次までの積分信号を夫々保持するＮ個のフリップフロップを含むことを特徴とする請求項１記載のサンプルレート変換器。
【請求項３】
前記Ｎ個の係数は前記デシメーション比に応じて設定されることを特徴とする請求項１記載のサンプルレート変換器。
【請求項４】
入力信号に対しＮ（Ｎは４以上の偶数）次積分を行ったのちサンプルレートの変換を行って出力信号を生成するサンプルレート変換器において、
第Ｎ次の積分信号を得るために繰り返し利用される第Ｍ次（Ｍは１≦Ｍ＜Ｎの偶数）積分信号によって構成される第１の帰還信号及び前記入力信号のいずれか一方を選択して選択入力信号を得る第１の選択部と、
前記デシメーション比に応じて、前記Ｎ次の積分信号に対しデシメーションを行って前記出力信号を生成するデシメータと、
前記出力信号に対し前記デシメーション比に応じたインターポレーションを行って第２の帰還信号を生成するインターポレータと、
前記サンプルレートに応じた周期内にＮ／２個の第１の係数の１つを順次選択して第１の選択係数を得る第２の選択部と、
前記第２の帰還信号に前記第１の選択係数を乗じて第１の乗算信号を生成する第１の乗算器と、
前記選択入力信号から前記第１の乗算信号を減算して第１の残差信号を生成する第１の減算器と、
前記選択入力信号よりも次数が１大きい第３の帰還信号と前記第１の残差信号とを加算して第１次から前記第Ｎ次までの奇数次の積分信号を順次生成する第１の加算器と、
前記第１次から前記第Ｎ次までの奇数次の積分信号を保持する第１のレジスタ回路と、
前記保持された前記第１次から前記第Ｎ次までの奇数次の積分信号から前記第３の帰還信号を選択する第３の選択部と
前記周期内にＮ／２個の第２の係数の１つを順次選択して第２の選択係数を得る第４の選択部と、
前記第２の帰還信号に前記第２の選択係数を乗じて第２の乗算信号を生成する第２の乗算器と、
前記第１次から前記第Ｎ次までの奇数次の積分信号から前記第２の乗算信号を減算して第２の残差信号を生成する第２の減算器と、
前記第１次から前記第Ｎ次までの奇数次の積分信号よりも次数が１大きい第４の帰還信号と前記第２の残差信号とを加算して第１次から前記第Ｎ次までの偶数次の積分信号を順次生成する第２の加算器と、
前記第１次から前記第Ｎ次までの偶数次の積分信号を保持する第２のレジスタ回路と、
前記保持された前記第１次から前記第Ｎ次までの偶数次の積分信号から前記第４の帰還信号を選択する第５の選択部と、
保持された前記第１次から前記第Ｎ次までの偶数次の積分信号から前記第１の帰還信号を選択する第６の選択部と、
を具備することを特徴とするサンプルレート変換器。
【請求項５】
前記第１のレジスタ回路は、前記第１次から前記第Ｎ次までの奇数次の積分信号を夫々保持するＮ／２個のフリップフロップを含み、
前記第２のレジスタ回路は、前記第１次から前記第Ｎ次までの偶数次の積分信号を夫々保持するＮ／２個のフリップフロップを含むことを特徴とする請求項４記載のサンプルレート変換器。
【請求項６】
前記Ｎ／２個の第１の係数及び前記Ｎ／２個の第２の係数は前記デシメーション比に応じて設定されることを特徴とする請求項４記載のサンプルレート変換器。
【請求項７】
複数の通信モードに対応可能な受信機において、
前記複数の通信モードに夫々対応する複数のアナログ信号をアナログ−デジタル変換して複数のデジタル信号を得る複数のアナログ−デジタル変換器と、
前記複数の通信モードから選択される１つの選択モードに応じて前記複数のデジタル信号からいずれか１つを選択する選択器と、
選択された１つのデジタル信号を前記入力信号として受ける請求項１記載のサンプルレート変換器と
を具備することを特徴とする受信機。
【請求項８】
無線信号を受信して受信信号を得るアンテナと、
前記受信信号に対し個々の前記通信モードに応じた受信処理を行って、前記複数のアナログ信号を生成する受信部と、
前記サンプルレート変換器の出力信号から妨害波の除去のためのフィルタリングを行い、フィルタ信号を生成するフィルタと、
前記フィルタ信号に対して復調及び復号を行い受信データを再生する復調・復号部と
を更に具備することを特徴とする請求項７記載の受信機。
【請求項９】
複数の通信モードに対応可能な受信機において、
前記複数の通信モードに夫々対応する複数のアナログ信号をアナログ−デジタル変換して複数のデジタル信号を得る複数のアナログ−デジタル変換器と、
前記複数の通信モードから選択される１つの選択モードに応じて前記複数のデジタル信号からいずれか１つを選択する選択器と、
選択された１つのデジタル信号を前記入力信号として受ける請求項４記載のサンプルレート変換器と
を具備することを特徴とする受信機。
【請求項１０】
無線信号を受信して受信信号を得るアンテナと、
前記受信信号に対し個々の前記通信モードに応じた受信処理を行って、前記複数のアナログ信号を生成する受信部と、
前記サンプルレート変換器の出力信号から妨害波の除去のためのフィルタリングを行い、フィルタ信号を生成するフィルタと、
前記フィルタ信号に対して復調及び復号を行い受信データを再生する復調・復号部と
を更に具備することを特徴とする請求項９記載の受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のサンプルレートを変換するサンプルレート変換器及びこれを用いた受信機に関する。
【背景技術】
【０００２】
オーバーサンプリング型Ａ／Ｄ変換器の出力信号である高速デジタル信号をサンプルレート変換器によってダウンサンプルすると、所望信号帯域に量子化ノイズの折り返し成分（ノイズ）が発生することがある。上記折り返しノイズは、信号対雑音比（ＳＮＲ）の劣化を招く。従来、例えばsinc型フィルタなどの位相直線性の高いフィルタが使用され、ダウンサンプルの前に上記折り返しノイズが除去される。
【０００３】
通常、フィルタは高次であるほど折り返しノイズを効果的に除去できる。特許文献１記載のデシメーションフィルタでは、１次積分回路を複数段縦続接続して構成したsinc型フィルタを用いて折り返しノイズを除去している。
【特許文献１】特開平１０−２０９８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載のデシメーションフィルタは、sinc型フィルタの次数と同数の積分回路を縦続接続している。即ち、sinc型フィルタの次数の増加に伴って、回路面積が増大する。また、実際に積分回路を複数段縦続接続してsinc型フィルタを構成する場合、各段の回路面積は、後段になるほど大きくなる。従って、特許文献１記載のデシメーションフィルタは、高次sinc型フィルタを使用することが困難である。
【０００５】
従って、本発明は折り返しノイズ除去のためのフィルタを高次かつ小面積に構成可能なサンプルレート変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るサンプルレート変換器は、入力信号に対しＮ（Ｎは２以上の自然数）次積分を行ったのちサンプルレートの変換を行って出力信号を生成するサンプルレート変換器において、第Ｎ次の積分信号を得るために繰り返し利用される第Ｍ次（Ｍは１≦Ｍ＜Ｎの自然数）積分信号によって構成される第１の帰還信号及び前記入力信号のいずれか一方を選択して選択入力信号を得る第１の選択部と；前記デシメーション比に応じて、前記Ｎ次の積分信号に対しデシメーションを行って前記出力信号を生成するデシメータと；前記出力信号に対し前記デシメーション比に応じたインターポレーションを行って第２の帰還信号を生成するインターポレータと；前記サンプルレートに応じた周期内にＮ個の係数の１つを順次選択して選択係数を得る第２の選択部と；前記第２の帰還信号に前記選択係数を乗じて乗算信号を生成する乗算器と；前記選択入力信号から前記乗算信号を減算して残差信号を生成する減算器と；前記選択入力信号よりも次数が１大きい第３の帰還信号と前記残差信号とを加算して第１次から前記第Ｎ次までの積分信号を順次生成する加算器と；前記第１次から前記第Ｎ次までの積分信号を保持するレジスタ回路と；保持された前記第１次から前記第Ｎ次までの積分信号から前記第１の帰還信号を選択する第３の選択部と；前記保持された前記第１次から前記第Ｎ次までの積分信号から前記第３の帰還信号を選択する第４の選択部と；を具備する。
【０００７】
本発明の他の態様に係るサンプルレート変換器は、入力信号に対しＮ（Ｎは４以上の偶数）次積分を行ったのちサンプルレートの変換を行って出力信号を生成するサンプルレート変換器において、第Ｎ次の積分信号を得るために繰り返し利用される第Ｍ次（Ｍは１≦Ｍ＜Ｎの偶数）積分信号によって構成される第１の帰還信号及び前記入力信号のいずれか一方を選択して選択入力信号を得る第１の選択部と；前記デシメーション比に応じて、前記Ｎ次の積分信号に対しデシメーションを行って前記出力信号を生成するデシメータと；前記出力信号に対し前記デシメーション比に応じたインターポレーションを行って第２の帰還信号を生成するインターポレータと；前記サンプルレートに応じた周期内にＮ／２個の第１の係数の１つを順次選択して第１の選択係数を得る第２の選択部と；前記第２の帰還信号に前記第１の選択係数を乗じて第１の乗算信号を生成する第１の乗算器と；前記選択入力信号から前記第１の乗算信号を減算して第１の残差信号を生成する第１の減算器と；前記選択入力信号よりも次数が１大きい第３の帰還信号と前記第１の残差信号とを加算して第１次から前記第Ｎ次までの奇数次の積分信号を順次生成する第１の加算器と；前記第１次から前記第Ｎ次までの奇数次の積分信号を保持する第１のレジスタ回路と；前記保持された前記第１次から前記第Ｎ次までの奇数次の積分信号から前記第３の帰還信号を選択する第３の選択部と；前記周期内にＮ／２個の第２の係数の１つを順次選択して第２の選択係数を得る第４の選択部と；前記第２の帰還信号に前記第２の選択係数を乗じて第２の乗算信号を生成する第２の乗算器と；前記第１次から前記第Ｎ次までの奇数次の積分信号から前記第２の乗算信号を減算して第２の残差信号を生成する第２の減算器と；前記第１次から前記第Ｎ次までの奇数次の積分信号よりも次数が１大きい第４の帰還信号と前記第２の残差信号とを加算して第１次から前記第Ｎ次までの偶数次の積分信号を順次生成する第２の加算器と；前記第１次から前記第Ｎ次までの偶数次の積分信号を保持する第２のレジスタ回路と；前記保持された前記第１次から前記第Ｎ次までの偶数次の積分信号から前記第４の帰還信号を選択する第５の選択部と；保持された前記第１次から前記第Ｎ次までの偶数次の積分信号から前記第１の帰還信号を選択する第６の選択部と；を具備する。
【発明の効果】
【０００８】
本発明によれば、折り返しノイズ除去のためのフィルタを高次かつ小面積に構成可能なサンプルレート変換器を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係るサンプルレート変換器は、マルチプレクサ１０１、マルチプレクサ１０２、デシメータ１０３、インターポレータ１０４及びループフィルタ１１０を有する。ループフィルタ１１０は、折り返しノイズを除去するためのＮ次sincフィルタ（Ｎは２以上の自然数）であって、減算器１１１、乗算器１１２、マルチプレクサ１１３、加算器１１４、マルチプレクサ１１５及びレジスタ回路１２０を含む。
【００１０】
マルチプレクサ１０１は、図１のサンプルレート変換器の入力信号input及び後述するマルチプレクサ１０２からのリサイクル信号ＲＣＹのいずれか一方を選択し、選択入力信号として減算器１１１に渡す。リサイクル信号ＲＣＹは、最終的な（第Ｎ次の）積分信号ＩＮＴを得るために繰り返し利用されるＮより低い次数の積分信号である。マルチプレクサ１０１は、後述する制御クロックΦ1によって制御され、制御クロックΦ1が「１」であれば入力信号inputを選択し、制御クロックΦ1が「０」であればリサイクル信号ＲＣＹを選択する。
【００１１】
乗算器１１２は、後述するインターポレータ１０４からの帰還信号ＦＢに、後述するマルチプレクサ１１３からの選択乗算係数を乗じ、乗算結果（乗算信号）を減算器１１１に渡す。
【００１２】
マルチプレクサ１１３は、Ｎ個の乗算係数Ｋ1，Ｋ2，…，ＫNが入力され、「１」である期間が上記入力信号inputと同じサンプルレートであって１周期を超えない範囲で重なり合わないＮ個の制御クロックΦ1，Φ2，…，ΦNによって制御される。尚、制御クロックΦ1，Φ2，…，ΦNは、例えば「１」である期間が上記１周期の１／Ｎ倍以下のクロックの位相を２π／Ｎずつずらして得られるＮ個のクロックである。マルチプレクサ１１３は、上記制御クロックのいずれか１つが「１」であれば、対応する乗算係数を選択し、選択乗算係数として乗算器１１２に渡す。具体的には、Ｎ個の制御クロックΦ1，Φ2，…，ΦNの各々と、Ｎ個の乗算係数Ｋ1，Ｋ2，…，ＫNの各々とは、一対一に対応しており、マルチプレクサ１１３は、１つの制御クロックに対し１つの乗算係数を選択する。尚、乗算係数Ｋ1，Ｋ2，…，ＫNの各々の値は、図１のサンプルレート変換器のダウンサンプル比Ｄ及びループフィルタ１１０の次数Ｎによって決まる。乗算係数Ｋ1，Ｋ2，…，ＫNの値の一例を図５に示す。
【００１３】
減算器１１１は、乗算器１１２からの乗算結果をマルチプレクサ１０１からの選択入力信号より減算する。即ち、減算器１１１は、乗算器１１２において選択乗算係数が乗算された帰還信号ＦＢを選択入力信号より減算する。減算器１１１は、減算結果（残差信号）を積分器入力信号として、加算器１１４に渡す。
【００１４】
加算器１１４は、減算器１１１からの積分器入力信号と、後述するマルチプレクサ１１５からの積分器帰還信号とを加算することにより、積分を行う。加算器１１４は、加算結果を積分信号ＩＮＴとしてレジスタ回路１２０及びデシメータ１０３に渡す。
【００１５】
レジスタ回路１２０は、第１次（１ｓｔ）の積分信号ＩＮＴを一時的に保持するためのフリップフロップ１２０−１、第２次（２ｎｄ）の積分信号ＩＮＴを一時的に保持するためのフリップフロップ１２０−２、…、第Ｎ次（Ｎｔｈ）の積分信号ＩＮＴを一時的に保持するためのフリップフロップ１２０−Ｎを含む。具体的には、フリップフロップ１２０−１は、制御クロックΦ1の反転クロック／Φ1（以降の説明において反転クロックを示す記号としてスラッシュ（／）を使用する）によって制御されるいわゆるポジティブエッジトリガＤフリップフロップであって、反転クロック／Φ1の立ち上がりエッジによってラッチ状態に遷移して入力信号を保持し、次の立ち上がりエッジまで当該信号を出力する。一方、フリップフロップ１２０−２、…、フリップフロップ１２０−Ｎは、制御クロックΦ2，…，ΦNの反転クロック／Φ2，…／ΦNによって夫々制御される。尚、以降の説明においてフリップフロップは、特に断りのない限りポジティブエッジトリガＤフリップフロップであるものとする。
【００１６】
フリップフロップ１２０−１乃至１２０−Ｎには、加算器１１４からの積分信号ＩＮＴが共通に入力される。反転クロック／Φ1の立ち上がり時には、第１次の積分信号ＩＮＴがレジスタ回路１２０に入力され、フリップフロップ１２０−１が当該積分信号ＩＮＴを保持する。そして、フリップフロップ１２０−１は、反転クロック／Φ1の次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ１０２及びマルチプレクサ１１５に渡す。また、反転クロック／Φ2の立ち上がり時には、第２次の積分信号ＩＮＴがレジスタ回路１２０に入力され、フリップフロップ１２０−２が当該積分信号ＩＮＴを保持する。そして、フリップフロップ１２０−２は、反転クロック／Φ2の次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ１０２及びマルチプレクサ１１５に渡す。また、反転クロック／ΦNの立ち上がり時には、第Ｎ次の積分信号ＩＮＴがレジスタ回路１２０に入力され、フリップフロップ１２０−Ｎが当該積分信号ＩＮＴを保持する。そして、フリップフロップ１２０−Ｎは、反転クロック／ΦNの次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ１１５にのみ渡す。
【００１７】
即ち、フリップフロップ１２０−１，１２０−２，…，１２０−（Ｎ−１）は、夫々第１次、第２次、…、第（Ｎ−１）次の積分信号ＩＮＴを夫々保持し、マルチプレクサ１０２及びマルチプレクサ１１５に渡す。一方、フリップフロップ１２０−Ｎは、第Ｎ次の積分信号ＩＮＴを保持し、マルチプレクサ１１５のみに渡す。後述するように、第Ｎ次の積分信号ＩＮＴはリサイクル信号ＲＣＹとして使用されないため、マルチプレクサ１０２に渡さなくてもよい。
【００１８】
マルチプレクサ１１５は、レジスタ回路中１２０中のフリップフロップ１２０−１乃至１２０−Ｎから第１乃至第Ｎ次の積分信号ＩＮＴが夫々入力され、１つの積分信号ＩＮＴを積分器帰還信号として、加算器１１４に渡す。具体的には、マルチプレクサ１１５は上記制御クロックΦ1乃至ΦNによって制御され、１周期前の積分信号ＩＮＴであって選択入力信号よりも次数が１大きい積分信号ＩＮＴを選択する。
【００１９】
デシメータ１０３は、制御クロックΦDECによって制御されるフリップフロップであって、図１のサンプルレート変換器に応じたダウンサンプル比Ｄのデシメータとして動作する。即ち、デシメータ１０３は、加算器１１４からの積分信号ＩＮＴのサンプル数が１／Ｄ倍になるように間引くデシメーションを行う。デシメータ１０３は、デシメーション結果を図１のサンプルレート変換器の出力信号outputとして出力すると共に、当該デシメーション結果をインターポレータ１０４に渡す。
【００２０】
インターポレータ１０４は、制御クロックΦINTによって制御され、デシメータ１０３からのデシメーション結果のサンプル数がＤ倍になるように０を挿入するインターポレーションを行う。具体的には、インターポレータ１０４は、上記デシメーション結果と制御クロックΦINTとのＡＮＤ演算を行う。インターポレータ１０４は、上記インターポレーション結果を帰還信号ＦＢとして乗算器１１２に渡す。
【００２１】
マルチプレクサ１０２は、レジスタ回路１２０中のフリップフロップ１２０−１乃至１２０−（Ｎ−１）から第１乃至第（Ｎ−１）次の積分信号ＩＮＴが夫々入力され、いずれか１つをリサイクル信号ＲＣＹとして選択し、マルチプレクサ１０１に渡す。具体的には、マルチプレクサ１０２は上記制御クロックΦ2乃至ΦNによって制御され、各制御クロックに対し、第１乃至第（Ｎ−１）次の積分信号ＩＮＴを選択する。即ち、マルチプレクサ１０２は、制御クロックΦ2に対し第１次の積分信号ＩＮＴ、制御クロックΦ3に対し第２次の積分信号ＩＮＴ、…、制御クロックΦNに対し第（Ｎ−１）次の積分信号ＩＮＴ１を夫々選択する。尚、制御クロックΦ2乃至ΦNが全て「０」である期間（例えば、制御クロックΦ1が「１」である期間）には、マルチプレクサ１０２はフローティング状態（Ｚ）であってもよい。
【００２２】
以下、図２に示すタイミングチャートを用いて図１のサンプルレート変換器の動作を説明する。尚、以下の説明において、上記サンプルレート変換器のダウンサンプル比Ｄは「２」とする。図２下段は、図２上段の指定領域におけるタイミングチャートをより詳細に示している。
【００２３】
図２下段に示すように、制御クロックΦ1乃至ΦNは、入力信号inputと同じサンプルレートであって、位相が２π／Ｎずつずれたクロックである。まず、制御クロックΦ1が立ち上がると、マルチプレクサ１０１は入力信号input（＝ｄａｔａ（０））を選択し、選択入力信号として減算器１１１に渡す。
【００２４】
乗算器１１２は、インターポレータ１０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ１１３からの選択乗算係数を乗じる。ここで、制御クロックΦ1が「１」なので、マルチプレクサ１１３は乗算係数Ｋ1を選択乗算係数として選択し、乗算器１１２に渡す。乗算器１１２は、乗算結果（＝Ｋ1×ｓｉｇｎａｌ（０））を減算器１１１に渡す。
【００２５】
減算器１１１は、乗算器１１２からの乗算結果（＝Ｋ1×ｓｉｇｎａｌ（０））をマルチプレクサ１０１からの選択入力信号（＝ｄａｔａ（０））から減じ、減算結果（＝ｄａｔａ（０）−Ｋ1×ｓｉｇｎａｌ（０））を積分器入力信号として加算器１１４に渡す。マルチプレクサ１１５は、制御クロックΦ1が「１」なので、１周期前の第１次の積分信号ＩＮＴ（０とする）を積分器帰還信号として加算器１１４に渡す。
【００２６】
加算器１１４は、減算器１１１からの積分器入力信号（＝ｄａｔａ（０）−Ｋ1×ｓｉｇｎａｌ（０））に、マルチプレクサ１１５からの積分器帰還信号（＝０）を加算し、加算結果を第１次の積分信号ＩＮＴ（＝ｄａｔａ（０）−Ｋ1×ｓｉｇｎａｌ（０）＝１ｓｔ（０））としてレジスタ回路１２０及びデシメータ１０３に渡す。レジスタ回路１２０中のフリップフロップ１２０−１は、制御クロックΦ1の立ち下がり時（反転クロック／Φ1の立ち上がり時）に、加算器１１４からの上記第１次の積分信号ＩＮＴ（＝１ｓｔ（０））を保持する。
【００２７】
次に、制御クロックΦ2が立ち上がる。マルチプレクサ１０２は、制御クロックΦ2が「１」なので、レジスタ回路１２０中のフリップフロップ１２０−１からの第１次の積分信号ＩＮＴ（＝１ｓｔ（０））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ１０１に渡す。
【００２８】
マルチプレクサ１０１は、制御クロックΦ1が「０」なので、マルチプレクサ１０２からのリサイクル信号ＲＣＹ（＝１ｓｔ（０））を選択し、選択入力信号として減算器１１１に渡す。
【００２９】
乗算器１１２は、インターポレータ１０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ１１３からの選択乗算係数を乗じる。ここで、制御クロックΦ2が「１」なので、マルチプレクサ１１３は乗算係数Ｋ2を選択し、選択乗算係数として乗算器１１２に渡す。乗算器１１２は、乗算結果（＝Ｋ2×ｓｉｇｎａｌ（０））を減算器１１１に渡す。
【００３０】
減算器１１１は、乗算器１１２からの乗算結果（＝Ｋ2×ｓｉｇｎａｌ（０））をマルチプレクサ１０１からの選択入力信号（＝１ｓｔ（０））から減じ、減算結果（＝１ｓｔ（０）−Ｋ2×ｓｉｇｎａｌ（０））を積分器入力信号として加算器１１４に渡す。マルチプレクサ１１５は、制御クロックΦ2が「１」なので、１周期前の第２次の積分信号ＩＮＴ（０とする）を積分器帰還信号として加算器１１４に渡す。
【００３１】
加算器１１４は、減算器１１１からの積分器入力信号（＝１ｓｔ（０）−Ｋ2×ｓｉｇｎａｌ（０））に、マルチプレクサ１１５からの積分器帰還信号（＝０）を加算し、加算結果を第２次の積分信号ＩＮＴ（＝１ｓｔ（０）−Ｋ2×ｓｉｇｎａｌ（０）＝２ｎｄ（０））としてレジスタ回路１２０及びデシメータ１０３に渡す。レジスタ回路１２０中のフリップフロップ１２０−２は、制御クロックΦ2の立ち下がり時（反転クロック／Φ2の立ち上がり時）に、加算器１１４からの上記第２次の積分信号ＩＮＴ（＝２ｎｄ（０））を保持する。
【００３２】
以降、制御クロックΦ3の立ち上がりから制御クロックΦN-1の立ち下がりまで図１のサンプルレート変換器は、同様の動作を繰り返すため説明を省略する。  
制御クロックΦNが立ち上がると、マルチプレクサ１０２はレジスタ回路１２０中のフリップフロップ１２０−（Ｎ−１）からの第（Ｎ−１）次の積分信号ＩＮＴ（＝（Ｎ−１）ｔｈ（０））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ１０１に渡す。
【００３３】
マルチプレクサ１０１は、制御クロックΦ1が「０」なので、マルチプレクサ１０２からのリサイクル信号ＲＣＹ（＝（Ｎ−１）ｔｈ（０））を選択し、選択入力信号として減算器１１１に渡す。
【００３４】
乗算器１１２は、インターポレータ１０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ１１３からの選択乗算係数を乗じる。ここで、制御クロックΦNが「１」なので、マルチプレクサ１１３は乗算係数ＫNを選択し、選択乗算係数として乗算器１１２に渡す。乗算器１１２は、乗算結果（＝ＫN×ｓｉｇｎａｌ（０））を減算器１１１に渡す。
【００３５】
減算器１１１は、乗算器１１２からの乗算結果（＝ＫN×ｓｉｇｎａｌ（０））をマルチプレクサ１０１からの選択入力信号（＝（Ｎ−１）ｔｈ（０））から減じ、減算結果（＝（Ｎ−１）ｔｈ（０）−ＫN×ｓｉｇｎａｌ（０））を積分器入力信号として加算器１１４に渡す。マルチプレクサ１１５は、制御クロックΦNが「１」なので、１周期前の第Ｎ次の積分信号ＩＮＴ（０とする）を積分器帰還信号として加算器１１４に渡す。
【００３６】
加算器１１４は、減算器１１１からの積分器入力信号（＝（Ｎ−１）ｔｈ（０）−ＫN×ｓｉｇｎａｌ（０））に、マルチプレクサ１１５からの積分器帰還信号（＝０）を加算し、加算結果を第Ｎ次の積分信号ＩＮＴ（＝（Ｎ−１）ｔｈ（０）−ＫN×ｓｉｇｎａｌ（０）＝Ｎｔｈ（０））としてレジスタ回路１２０及びデシメータ１０３に渡す。レジスタ回路１２０中のフリップフロップ１２０−Ｎは、制御クロックΦNの立ち下がり時（反転クロック／ΦNの立ち上がり時）に、加算器１１４からの上記第Ｎ次の積分信号ＩＮＴ（＝Ｎｔｈ（０））を保持する。
【００３７】
次に、再び制御クロックΦ1が立ち上がると、マルチプレクサ１０１は入力信号input（＝ｄａｔａ（１））を選択し、選択入力信号として減算器１１１に渡す。
【００３８】
乗算器１１２は、インターポレータ１０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ１１３からの選択乗算係数を乗じる。ここで、制御クロックΦ1が「１」なので、マルチプレクサ１１３は乗算係数Ｋ1を選択乗算係数として選択し、乗算器１１２に渡す。乗算器１１２は、乗算結果（＝０）を減算器１１１に渡す。
【００３９】
減算器１１１は、乗算器１１２からの乗算結果（＝０）をマルチプレクサ１０１からの選択入力信号（＝ｄａｔａ（１））から減じ、減算結果（＝ｄａｔａ（１））を積分器入力信号として加算器１１４に渡す。マルチプレクサ１１５は、制御クロックΦ1が「１」なので、１周期前の第１次の積分信号ＩＮＴ（＝１ｓｔ（０））を積分器帰還信号として加算器１１４に渡す。
【００４０】
加算器１１４は、減算器１１１からの積分器入力信号（＝ｄａｔａ（１））に、マルチプレクサ１１５からの積分器帰還信号（＝１ｓｔ（０））を加算し、加算結果を第１次の積分信号ＩＮＴ（＝ｄａｔａ（１）＋１ｓｔ（０）＝１ｓｔ（１））としてレジスタ回路１２０及びデシメータ１０３に渡す。レジスタ回路１２０中のフリップフロップ１２０−１は、反転クロック／Φ1の立ち上がり時に、加算器１１４からの上記第１次の積分信号ＩＮＴ（＝１ｓｔ（１））を保持する。
【００４１】
次に、制御クロックΦ2が立ち上がる。マルチプレクサ１０２は、制御クロックΦ2が「１」なので、レジスタ回路１２０中のフリップフロップ１２０−１からの第１次の積分信号ＩＮＴ（＝１ｓｔ（１））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ１０１に渡す。
【００４２】
マルチプレクサ１０１は、制御クロックΦ1が「０」なので、マルチプレクサ１０２からのリサイクル信号ＲＣＹ（＝１ｓｔ（１））を選択し、選択入力信号として減算器１１１に渡す。
【００４３】
乗算器１１２は、インターポレータ１０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ１１３からの選択乗算係数を乗じる。ここで、制御クロックΦ2が「１」なので、マルチプレクサ１１３は乗算係数Ｋ2を選択し、選択乗算係数として乗算器１１２に渡す。乗算器１１２は、乗算結果（＝０）を減算器１１１に渡す。
【００４４】
減算器１１１は、乗算器１１２からの乗算結果（＝０）をマルチプレクサ１０１からの選択入力信号（＝１ｓｔ（１））から減じ、減算結果（＝１ｓｔ（１））を積分器入力信号として加算器１１４に渡す。マルチプレクサ１１５は、制御クロックΦ2が「１」なので、１周期前の第２次の積分信号ＩＮＴ（＝２ｎｄ（０））を積分器帰還信号として加算器１１４に渡す。
【００４５】
加算器１１４は、減算器１１１からの積分器入力信号（＝１ｓｔ（１））に、マルチプレクサ１１５からの積分器帰還信号（＝２ｎｄ（０））を加算し、加算結果を第２次の積分信号ＩＮＴ（＝１ｓｔ（１）＋２ｎｄ（０）＝２ｎｄ（１））としてレジスタ回路１２０及びデシメータ１０３に渡す。レジスタ回路１２０中のフリップフロップ１２０−２は、反転クロック／Φ2の立ち上がり時に、加算器１１４からの上記第２次の積分信号ＩＮＴ（＝２ｎｄ（１））を保持する。
【００４６】
以降、制御クロックΦ3の立ち上がりから制御クロックΦN-1の立ち下がりまで図１のサンプルレート変換器は、同様の動作を繰り返すため説明を省略する。  
制御クロックΦNが立ち上がると、マルチプレクサ１０２はレジスタ回路１２０中のフリップフロップ１２０−（Ｎ−１）からの第（Ｎ−１）次の積分信号ＩＮＴ（＝（Ｎ−１）ｔｈ（１））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ１０１に渡す。
【００４７】
マルチプレクサ１０１は、制御クロックΦ1が「０」なので、マルチプレクサ１０２からのリサイクル信号ＲＣＹ（＝（Ｎ−１）ｔｈ（１））を選択し、選択入力信号として減算器１１１に渡す。
【００４８】
乗算器１１２は、インターポレータ１０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ１１３からの選択乗算係数を乗じる。ここで、制御クロックΦNが「１」なので、マルチプレクサ１１３は乗算係数ＫNを選択し、選択乗算係数として乗算器１１２に渡す。乗算器１１２は、乗算結果（＝０）を減算器１１１に渡す。
【００４９】
減算器１１１は、乗算器１１２からの乗算結果（＝０）をマルチプレクサ１０１からの選択入力信号（＝（Ｎ−１）ｔｈ（１））から減じ、減算結果（＝（Ｎ−１）ｔｈ（１））を積分器入力信号として加算器１１４に渡す。マルチプレクサ１１５は、制御クロックΦNが「１」なので、１周期前の第Ｎ次の積分信号ＩＮＴ（＝Ｎｔｈ（０））を積分器帰還信号として加算器１１４に渡す。
【００５０】
加算器１１４は、減算器１１１からの積分器入力信号（＝（Ｎ−１）ｔｈ（１））に、マルチプレクサ１１５からの積分器帰還信号（＝Ｎｔｈ（０））を加算し、加算結果を第Ｎ次の積分信号ＩＮＴ（＝（Ｎ−１）ｔｈ（１）＋Ｎｔｈ（０）＝Ｎｔｈ（１））としてレジスタ回路１２０及びデシメータ１０３に渡す。レジスタ回路１２０中のフリップフロップ１２０−Ｎは、反転クロック／ΦNの立ち上がり時に、加算器１１４からの上記第Ｎ次の積分信号ＩＮＴ（＝Ｎｔｈ（１））を保持する。また、デシメータ１０３は、制御クロックΦDECの立ち上がり時に、上記第Ｎ次の積分信号ＩＮＴ（＝Ｎｔｈ（１））を保持し、出力信号output(＝ｏｕｔ＿ｄａｔａ（１））として出力する。
【００５１】
以上のように、図１のサンプルレート変換器のサンプルレート変換器は、入力信号のＮ次積分を行って折り返しノイズを除去してからダウンサンプルを行っている。具体的には、図１のサンプルレート変換器は、減算器１１１、乗算器１１２及び加算器１１４で構成される１つの積分回路をＮ回繰り返し利用することによって、Ｎ個の積分回路を縦続接続した回路と同様の信号処理を行っている。具体的には、第Ｊ（Ｊは２以上Ｎ以下の自然数）次の積分を行う際に、マルチプレクサ１０２が第（Ｊ−１）次の積分信号をリサイクル信号ＲＣＹとして選択し、マルチプレクサ１０１が当該リサイクル信号ＲＣＹを選択入力信号として選択している。また、マルチプレクサ１１５は１周期前の第Ｊ次の積分信号を積分器帰還信号として選択し、加算器１１４によって第Ｊ次の積分が行われる。
【００５２】
以上説明したように、本実施形態に係るサンプルレート変換器では、１段構成のループフィルタをＮ回繰り返し利用することにより、Ｎ次ループフィルタと同等のノイズ除去能力を実現している。従って、本実施形態に係るサンプルレート変換器によれば、ループフィルタの次数の増加に伴う回路面積の増大が抑えられる。
【００５３】
（第２の実施形態）  
図３に示すように、本発明の第２の実施形態に係るサンプルレート変換器は、マルチプレクサ２０１、マルチプレクサ２０２、デシメータ２０３、インターポレータ２０４、ループフィルタ２１０及びループフィルタ２３０を有する。ループフィルタ２１０及び２３０は、折り返しノイズを除去するためのＮ／２次sincフィルタ（Ｎは４以上の偶数）である。ループフィルタ２１０は、減算器２１１、乗算器２１２、マルチプレクサ２１３、加算器２１４、マルチプレクサ２１５及びレジスタ回路２２０を含む。ループフィルタ２３０は、減算器２３１、乗算器２３２、マルチプレクサ２３３、加算器２３４、マルチプレクサ２３５及びレジスタ回路２４０を含む。
【００５４】
マルチプレクサ２０１は、図３のサンプルレート変換器の入力信号input及び後述するマルチプレクサ２０２からのリサイクル信号ＲＣＹのいずれか一方を選択し、選択入力信号として減算器２１１に渡す。リサイクル信号ＲＣＹは、前述した第１の実施形態と同様、最終的な（第Ｎ次の）積分信号ＩＮＴ２を得るために繰り返し利用されるＮより低い偶数次の積分信号である。マルチプレクサ２０１は、後述する制御クロックΦ'1によって制御され、制御クロックΦ'1が「１」であれば入力信号inputを選択し、制御クロックΦ'1が「０」であればリサイクル信号ＲＣＹを選択する。
【００５５】
乗算器２１２は、後述するインターポレータ２０４からの帰還信号ＦＢに、後述するマルチプレクサ２１３からの選択乗算係数を乗じ、乗算結果を減算器２１１に渡す。
【００５６】
マルチプレクサ２１３は、Ｎ／２個の乗算係数Ｋ1，Ｋ3，…，ＫN-1が入力され、「１」である期間が上記入力信号inputと同じサンプルレートであって１周期を超えない範囲で重なり合わないＮ／２個の制御クロックΦ'1，Φ'2，…，Φ'N/2によって制御される。尚、制御クロックΦ'1，Φ'2，…，Φ'N/2は、例えば「１」である期間が上記１周期の２／Ｎ倍以下のクロックの位相を４π／Ｎずつずらして得られるＮ／２個のクロックである。マルチプレクサ２１３は、上記制御クロックのいずれか１つが「１」であれば、対応する乗算係数を選択し、選択乗算係数として乗算器２１２に渡す。具体的には、Ｎ／２個の制御クロックΦ'1，Φ'2，…，Φ'N/2の各々と、Ｎ／２個の乗算係数Ｋ1，Ｋ3，…，ＫN-1の各々とは、一対一に対応しており、マルチプレクサ２１３は、１つの制御クロックに対し１つの乗算係数を選択する。尚、乗算係数Ｋ1，Ｋ3，…，ＫN-1の各々は、前述した第１の実施形態における乗算係数Ｋ1，Ｋ2，…ＫNにおける奇数番目の係数である。即ち、乗算係数Ｋ1，Ｋ2，…ＫNは、奇数次の積分に必要な乗算係数である。
【００５７】
減算器２１１は、乗算器２１２からの乗算結果をマルチプレクサ２０１からの選択入力信号より減算する。即ち、減算器２１１は、乗算器２１２において選択乗算係数が乗算された帰還信号ＦＢを選択入力信号より減算する。減算器２１１は、減算結果を第１の積分器入力信号として、加算器２１４に渡す。
【００５８】
加算器２１４は、減算器２１１からの第１の積分器入力信号と、後述するマルチプレクサ２１５からの第１の積分器帰還信号とを加算することにより、積分を行う。加算器１１４は、加算結果を積分信号ＩＮＴ１としてレジスタ回路２２０及び減算器２３１に渡す。
【００５９】
レジスタ回路２２０は、第１次（１ｓｔ）の積分信号ＩＮＴ１を一時的に保持するためのフリップフロップ２２０−１、第３次（３ｒｄ）の積分信号ＩＮＴ１を一時的に保持するためのフリップフロップ２２０−２、…、第（Ｎ−１）次（（Ｎ−１）ｔｈ）の積分信号ＩＮＴ１を一時的に保持するためのフリップフロップ２２０−Ｎ／２を含む。即ち、レジスタ回路２２０には、奇数次の積分信号ＩＮＴ１が次数別に一時的に保持される。
【００６０】
フリップフロップ２２０−１は、制御クロックΦ'1の反転クロック／Φ'1によって制御され、反転クロック／Φ'1の立ち上がりエッジによってラッチ状態に遷移して入力信号を保持し、次の立ち上がりエッジまで当該信号を出力する。一方、フリップフロップ２２０−２、…、フリップフロップ２２０−Ｎ／２は、制御クロックΦ'2，…，Φ'N/2の反転クロック／Φ'2，…／Φ'N/2によって夫々制御される。
【００６１】
フリップフロップ２２０−１乃至２２０−Ｎ／２には、加算器２１４からの積分信号ＩＮＴ１が共通に入力される。反転クロック／Φ'1の立ち上がり時には、第１次の積分信号ＩＮＴ１がレジスタ回路２２０に入力され、フリップフロップ２２０−１が当該積分信号ＩＮＴ１を保持する。そして、フリップフロップ２２０−１は、反転クロック／Φ'1の次の立ち上がりエッジまで当該積分信号ＩＮＴ１をマルチプレクサ２１５に渡す。また、反転クロック／Φ'2の立ち上がり時には、第３次の積分信号ＩＮＴ１がレジスタ回路２２０に入力され、フリップフロップ２２０−２が当該積分信号ＩＮＴ１を保持する。そして、フリップフロップ２２０−２は、反転クロック／Φ'2の次の立ち上がりエッジまで当該積分信号ＩＮＴ１をマルチプレクサ２１５に渡す。また、反転クロック／Φ'N/2の立ち上がり時には、第（Ｎ−１）次の積分信号ＩＮＴ１がレジスタ回路２２０に入力され、フリップフロップ２２０−Ｎ／２が当該積分信号ＩＮＴ１を保持する。そして、フリップフロップ２２０−Ｎ／２は、反転クロック／Φ'N/2の次の立ち上がりエッジまで当該積分信号ＩＮＴ１をマルチプレクサ２１５に渡す。
【００６２】
即ち、フリップフロップ２２０−１，２２０−２，…，２２０−Ｎ／２は、夫々第１次、第３次、…、第（Ｎ−１）次の積分信号ＩＮＴ１を夫々保持し、マルチプレクサ２１５に渡す。
【００６３】
マルチプレクサ２１５は、レジスタ回路２２０中のフリップフロップ２２０−１乃至２２０−Ｎ／２から第１乃至第（Ｎ−１）次の積分信号ＩＮＴ１が夫々入力され、１つの積分信号ＩＮＴ１を第１の積分器帰還信号として、加算器２１４に渡す。具体的には、マルチプレクサ２１５は上記制御クロックΦ'1乃至Φ'N/2によって制御され、１周期前の積分信号ＩＮＴ１であって選択入力信号よりも次数が１大きい積分信号ＩＮＴ１を第１の積分器帰還信号として選択する。
【００６４】
乗算器２３２は、後述するインターポレータ２０４からの帰還信号ＦＢに、後述するマルチプレクサ２３３からの選択乗算係数を乗じ、乗算結果を減算器２３１に渡す。
【００６５】
マルチプレクサ２３３は、Ｎ／２個の乗算係数Ｋ2，Ｋ4，…，ＫNが入力され、上記Ｎ／２個の制御クロックΦ'1，Φ'2，…，Φ'N/2によって制御される。マルチプレクサ２３３は、上記制御クロックのいずれか１つが「１」であれば、対応する乗算係数を選択し、選択乗算係数として乗算器２３２に渡す。具体的には、Ｎ／２個の制御クロックΦ'1，Φ'2，…，Φ'N/2の各々と、Ｎ／２個の乗算係数Ｋ2，Ｋ4，…，ＫNの各々とは、一対一に対応しており、マルチプレクサ２３３は、１つの制御クロックに対し１つの乗算係数を選択する。尚、乗算係数Ｋ2，Ｋ4，…，ＫNの各々は、前述した第１の実施形態における乗算係数Ｋ1，Ｋ2，…ＫNにおける偶数番目の係数である。即ち、乗算係数Ｋ1，Ｋ2，…ＫNは、偶数次の積分に必要な乗算係数である。
【００６６】
減算器２３１は、乗算器２３２からの乗算結果を加算器２１４からの積分信号ＩＮＴ１より減算する。即ち、減算器２３１は、乗算器２３２において選択乗算係数が乗算された帰還信号ＦＢを積分信号ＩＮＴ１より減算する。減算器２３１は、減算結果を第２の積分器入力信号として、加算器２３４に渡す。
【００６７】
加算器２３４は、減算器２３１からの第２の積分器入力信号と、後述するマルチプレクサ２３５からの第２の積分器帰還信号とを加算することにより、積分を行う。加算器１１４は、加算結果を積分信号ＩＮＴ２としてレジスタ回路２４０及びデシメータ２０３に渡す。
【００６８】
レジスタ回路２４０は、第２次（２ｎｄ）の積分信号ＩＮＴ２を一時的に保持するためのフリップフロップ２４０−１、第４次（４ｔｈ）の積分信号ＩＮＴ２を一時的に保持するためのフリップフロップ２４０−２、…、第Ｎ次（Ｎｔｈ）の積分信号ＩＮＴ２を一時的に保持するためのフリップフロップ２４０−Ｎ／２を含む。即ち、レジスタ回路２４０には、偶数次の積分信号ＩＮＴ２が次数別に一時的に保持される。
【００６９】
フリップフロップ２４０−１は、反転クロック／Φ'1によって制御され、反転クロック／Φ'1の立ち上がりエッジによってラッチ状態に遷移して入力信号を保持し、次の立ち上がりエッジまで当該信号を出力する。一方、フリップフロップ２４０−２、…、フリップフロップ２４０−Ｎ／２は、反転クロック／Φ'2，…／Φ'N/2によって夫々制御される。
【００７０】
フリップフロップ２４０−１乃至２４０−Ｎ／２には、加算器２３４からの積分信号ＩＮＴ２が共通に入力される。反転クロック／Φ'1の立ち上がり時には、第２次の積分信号ＩＮＴ２がレジスタ回路２４０に入力され、フリップフロップ２４０−１が当該積分信号ＩＮＴ２を保持する。そして、フリップフロップ２４０−１は、反転クロック／Φ'1の次の立ち上がりエッジまで当該積分信号ＩＮＴ２をマルチプレクサ２０２及びマルチプレクサ２３５に渡す。また、反転クロック／Φ'2の立ち上がり時には、第４次の積分信号ＩＮＴ２がレジスタ回路２４０に入力され、フリップフロップ２４０−２が当該積分信号ＩＮＴ２を保持する。そして、フリップフロップ２４０−２は、反転クロック／Φ'2の次の立ち上がりエッジまで当該積分信号ＩＮＴ２をマルチプレクサ２０２及びマルチプレクサ２３５に渡す。また、反転クロック／Φ'N/2の立ち上がり時には、第Ｎ次の積分信号ＩＮＴ２がレジスタ回路２４０に入力され、フリップフロップ２４０−Ｎ／２が当該積分信号ＩＮＴ２を保持する。そして、フリップフロップ２４０−Ｎ／２は、反転クロック／Φ'N/2の次の立ち上がりエッジまで当該積分信号ＩＮＴ２をマルチプレクサ２３５のみに渡す。
【００７１】
即ち、フリップフロップ２４０−１，２４０−２，…，２４０−（Ｎ／２−１）は、夫々第２次、第４次、…、第（Ｎ−２）次の積分信号ＩＮＴ２を夫々保持し、マルチプレクサ２０２及びマルチプレクサ２３５に渡す。一方、フリップフロップ２４０−Ｎ／２は、第Ｎ次の積分信号ＩＮＴ２を保持し、マルチプレクサ２３５のみに渡す。前述したように、第Ｎ次の積分信号ＩＮＴ２はリサイクル信号ＲＣＹとして使用されないため、マルチプレクサ２０２に渡さなくてもよい。
【００７２】
マルチプレクサ２３５は、レジスタ回路２４０中のフリップフロップ２４０−１乃至２４０−Ｎ／２から第２乃至第Ｎ次の積分信号ＩＮＴ２が夫々入力され、１つの積分信号ＩＮＴ２を第２の積分器帰還信号として、加算器２３４に渡す。具体的には、マルチプレクサ２３５は上記制御クロックΦ'1乃至Φ'N/2によって制御され、１周期前の積分信号ＩＮＴ２であって減算器２３１に入力される積分信号ＩＮＴ１よりも次数が１大きい積分信号ＩＮＴ２を第２の積分器帰還信号として選択する。
【００７３】
デシメータ２０３は、制御クロックΦDECによって制御されるフリップフロップであって、図３のサンプルレート変換器に応じたダウンサンプル比Ｄのデシメータとして動作する。即ち、デシメータ２０３は、加算器２３４からの積分信号ＩＮＴ２のサンプル数が１／Ｄ倍になるように間引くデシメーションを行う。デシメータ２０３は、デシメーション結果を図３のサンプルレート変換器の出力信号outputとして出力すると共に、当該デシメーション結果をインターポレータ２０４に渡す。
【００７４】
インターポレータ２０４は、制御クロックΦINTによって制御され、デシメータ２０３からのデシメーション結果のサンプル数がＤ倍になるように０を挿入するインターポレーションを行う。具体的には、インターポレータ２０４は、上記デシメーション結果と制御クロックΦINTとのＡＮＤ演算を行う。インターポレータ２０４は、上記インターポレーション結果を帰還信号ＦＢとして乗算器２１２及び乗算器２３２に渡す。
【００７５】
マルチプレクサ２０２は、レジスタ回路２４０中のフリップフロップ２４０−１乃至２４０−（Ｎ−１）から第２乃至第（Ｎ−２）次の積分信号ＩＮＴ２が夫々入力され、いずれか１つをリサイクル信号ＲＣＹとして選択し、マルチプレクサ２０１に渡す。具体的には、マルチプレクサ２０２は上記制御クロックΦ'2乃至Φ'N/2によって制御され、各制御クロックに対し、第２乃至第（Ｎ−２）次の積分信号ＩＮＴ２を選択する。即ち、マルチプレクサ２０２は、制御クロックΦ'2に対し第２次の積分信号ＩＮＴ２、制御クロックΦ'3に対し第４次の積分信号ＩＮＴ２、…、制御クロックΦ'N/2に対し第（Ｎ−２）次の積分信号ＩＮＴ２を夫々選択する。尚、制御クロックΦ'2乃至Φ'N/2が全て「０」である期間（例えば、制御クロックΦ'1が「１」である期間）には、マルチプレクサ２０２はフローティング状態（Ｚ）であってもよい。
【００７６】
以下、図４に示すタイミングチャートを用いて図３のサンプルレート変換器の動作を説明する。尚、以下の説明において、上記サンプルレート変換器のダウンサンプル比Ｄは「２」とする。図４下段は、図４上段の指定領域におけるタイミングチャートをより詳細に示している。
【００７７】
図４下段に示すように、制御クロックΦ'1乃至Φ'N/2は、入力信号inputと同じサンプルレートであって、位相が４π／Ｎずつずれたクロックである。まず、制御クロックΦ'1が立ち上がると、マルチプレクサ２０１は入力信号input(＝ｄａｔａ（０））を選択し、選択入力信号として減算器２１１に渡す。
【００７８】
乗算器２１２は、インターポレータ２０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ２１３からの選択乗算係数を乗じる。ここで、制御クロックΦ'1が「１」なので、マルチプレクサ２１３は、乗算係数Ｋ1を選択乗算係数として選択し、乗算器２１２に渡す。乗算器２１２は、乗算結果（＝Ｋ1×ｓｉｇｎａｌ（０））を減算器２１１に渡す。
【００７９】
減算器２１１は、乗算器２１２からの乗算結果（＝Ｋ1×ｓｉｇｎａｌ（０））をマルチプレクサ２０１からの選択入力信号（＝ｄａｔａ（０））から減じ、減算結果（＝ｄａｔａ（０）−Ｋ1×ｓｉｇｎａｌ（０））を第１の積分器入力信号として加算器２１４に渡す。マルチプレクサ２１５は、制御クロックΦ'1が「１」なので、１周期前の第１次の積分信号ＩＮＴ１（０とする）を第１の積分器帰還信号として加算器２１４に渡す。
【００８０】
加算器２１４は、減算器２１１からの第１の積分器入力信号（＝ｄａｔａ（０）−Ｋ1×ｓｉｇｎａｌ（０））に、マルチプレクサ２１５からの第１の積分器帰還信号（＝０）を加算し、加算結果を第１次の積分信号ＩＮＴ１（＝ｄａｔａ（０）−Ｋ1×ｓｉｇｎａｌ（０）＝１ｓｔ（０））としてレジスタ回路２２０及び減算器２３１に渡す。レジスタ回路２２０中のフリップフロップ２２０−１は、制御クロックΦ'1の立ち下がり時（反転クロック／Φ'1の立ち上がり時）に、加算器２１４からの上記第１次の積分信号ＩＮＴ１（＝１ｓｔ（０））を保持する。
【００８１】
乗算器２３２は、インターポレータ２０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ２３３からの選択乗算係数を乗じる。ここで、制御クロックΦ'1が「１」なので、マルチプレクサ２３３は、乗算係数Ｋ2を選択乗算係数として選択し、乗算器２３２に渡す。乗算器２３２は、乗算結果（＝Ｋ2×ｓｉｇｎａｌ（０））を減算器２３１に渡す。
【００８２】
減算器２３１は、乗算器２３２からの乗算結果（＝Ｋ2×ｓｉｇｎａｌ（０））を加算器２１４からの積分信号ＩＮＴ１（＝１ｓｔ（０））から減じ、減算結果（＝１ｓｔ（０）−Ｋ2×ｓｉｇｎａｌ（０））を第２の積分器入力信号として加算器２３４に渡す。マルチプレクサ２３５は、制御クロックΦ'1が「１」なので、１周期前の第２次の積分信号ＩＮＴ２（０とする）を第２の積分器帰還信号として加算器２３４に渡す。
【００８３】
加算器２３４は、減算器２３１からの第２の積分器入力信号（＝１ｓｔ（０）−Ｋ2×ｓｉｇｎａｌ（０））に、マルチプレクサ２３５からの第２の積分器帰還信号（＝０）を加算し、加算結果を第２次の積分信号ＩＮＴ２（＝１ｓｔ（０）−Ｋ2×ｓｉｇｎａｌ（０）＝２ｎｄ（０））としてレジスタ回路２４０及びデシメータ２０３に渡す。レジスタ回路２４０中のフリップフロップ２４０−１は、反転クロック／Φ'1の立ち上がり時に、加算器２３４からの上記第２次の積分信号ＩＮＴ２（＝２ｎｄ（０））を保持する。
【００８４】
次に、制御クロックΦ'2が立ち上がる。マルチプレクサ２０２は、制御クロックΦ'2が「１」なので、レジスタ回路２４０中のフリップフロップ２４０−１からの第２次の積分信号ＩＮＴ２（＝２ｎｄ（０））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ２０１に渡す。
【００８５】
マルチプレクサ２０１は、制御クロックΦ'1が「０」なので、マルチプレクサ２０２からのリサイクル信号ＲＣＹ（＝２ｎｄ（０））を選択し、選択入力信号として減算器２１１に渡す。
【００８６】
乗算器２１２は、インターポレータ２０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ２１３からの選択乗算係数を乗じる。ここで、制御クロックΦ'2が「１」なので、マルチプレクサ２１３は乗算係数Ｋ3を選択し、選択乗算係数として乗算器２１２に渡す。乗算器２１２は、乗算結果（＝Ｋ3×ｓｉｇｎａｌ（０））を減算器２１１に渡す。
【００８７】
減算器２１１は、乗算器２１２からの乗算結果（＝Ｋ3×ｓｉｇｎａｌ（０））をマルチプレクサ２０１からの選択入力信号（＝２ｎｄ（０））から減じ、減算結果（＝２ｎｄ（０）−Ｋ3×ｓｉｇｎａｌ（０））を第１の積分器入力信号として加算器２１４に渡す。マルチプレクサ２１５は、制御クロックΦ'2が「１」なので、１周期前の第３次の積分信号ＩＮＴ１（０とする）を第１の積分器帰還信号として加算器２１４に渡す。
【００８８】
加算器２１４は、減算器２１１からの第１の積分器入力信号（＝２ｎｄ（０）−Ｋ3×ｓｉｇｎａｌ（０））に、マルチプレクサ２１５からの第１の積分器帰還信号（＝０）を加算し、加算結果を第３次の積分信号ＩＮＴ１（＝２ｎｄ（０）−Ｋ3×ｓｉｇｎａｌ（０）＝３ｒｄ（０））としてレジスタ回路２２０及び減算器２３１に渡す。レジスタ回路２２０中のフリップフロップ２２０−２は、制御クロックΦ'2の立ち下がり時（反転クロック／Φ'2の立ち上がり時）に、加算器２１４からの上記第３次の積分信号ＩＮＴ１（＝３ｒｄ（０））を保持する。
【００８９】
乗算器２３２は、インターポレータ２０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ２３３からの選択乗算係数を乗じる。ここで、制御クロックΦ'2が「１」なので、マルチプレクサ２３３は、乗算係数Ｋ4を選択乗算係数として選択し、乗算器２３２に渡す。乗算器２３２は、乗算結果（＝Ｋ4×ｓｉｇｎａｌ（０））を減算器２３１に渡す。
【００９０】
減算器２３１は、乗算器２３２からの乗算結果（＝Ｋ4×ｓｉｇｎａｌ（０））を加算器２１４からの積分信号ＩＮＴ１（＝３ｒｄ（０））から減じ、減算結果（＝３ｒｄ（０）−Ｋ4×ｓｉｇｎａｌ（０））を第２の積分器入力信号として加算器２３４に渡す。マルチプレクサ２３５は、制御クロックΦ'2が「１」なので、１周期前の第４次の積分信号ＩＮＴ２（０とする）を第２の積分器帰還信号として加算器２３４に渡す。
【００９１】
加算器２３４は、減算器２３１からの第２の積分器入力信号（＝３ｒｄ（０）−Ｋ4×ｓｉｇｎａｌ（０））に、マルチプレクサ２３５からの第２の積分器帰還信号（＝０）を加算し、加算結果を第４次の積分信号ＩＮＴ２（＝３ｒｄ（０）−Ｋ4×ｓｉｇｎａｌ（０）＝４ｔｈ（０））としてレジスタ回路２４０及びデシメータ２０３に渡す。レジスタ回路２４０中のフリップフロップ２４０−２は、反転クロック／Φ'2の立ち上がり時に、加算器２３４からの上記第４次の積分信号ＩＮＴ２（＝４ｔｈ（０））を保持する。
【００９２】
以降、制御クロックΦ'3の立ち上がりから制御クロックΦ'N/2-1の立ち下がりまで図３のサンプルレート変換器は、同様の動作を繰り返すため説明を省略する。  
制御クロックΦ'N/2が立ち上がると、マルチプレクサ２０２はレジスタ回路２４０中のフリップフロップ２４０−（Ｎ／２−１）からの第（Ｎ−２）次の積分信号ＩＮＴ２（＝（Ｎ−２）ｔｈ（０））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ２０１に渡す。
【００９３】
マルチプレクサ２０１は、制御クロックΦ'1が「０」なので、マルチプレクサ２０２からのリサイクル信号ＲＣＹ（＝（Ｎ−２）ｔｈ（０））を選択し、選択入力信号として減算器２１１に渡す。
【００９４】
乗算器２１２は、インターポレータ２０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ２１３からの選択乗算係数を乗じる。ここで、制御クロックΦ'N/2が「１」なので、マルチプレクサ２１３は乗算係数ＫN-1を選択し、選択乗算係数として乗算器２１２に渡す。乗算器２１２は、乗算結果（＝ＫN-1×ｓｉｇｎａｌ（０））を減算器２１１に渡す。
【００９５】
減算器２１１は、乗算器２１２からの乗算結果（＝ＫN-1×ｓｉｇｎａｌ（０））をマルチプレクサ２０１からの選択入力信号（＝（Ｎ−２）ｔｈ（０））から減じ、減算結果（＝（Ｎ−２）ｔｈ（０）−ＫN-1×ｓｉｇｎａｌ（０））を第１の積分器入力信号として加算器２１４に渡す。マルチプレクサ２１５は、制御クロックΦ'N/2が「１」なので、１周期前の第（Ｎ−１）次の積分信号ＩＮＴ１（０とする）を第１の積分器帰還信号として加算器２１４に渡す。
【００９６】
加算器２１４は、減算器２１１からの第１の積分器入力信号（＝（Ｎ−２）ｔｈ（０）−ＫN-1×ｓｉｇｎａｌ（０））に、マルチプレクサ２１５からの第１の積分器帰還信号（＝０）を加算し、加算結果を第（Ｎ−１）次の積分信号ＩＮＴ１（＝（Ｎ−２）ｔｈ（０）−ＫN-1×ｓｉｇｎａｌ（０）＝（Ｎ−１）ｔｈ（０））としてレジスタ回路２２０及び減算器２３１に渡す。レジスタ回路２２０中のフリップフロップ２２０−Ｎ／２は、制御クロックΦ'N/2の立ち下がり時（反転クロック／Φ'N/2の立ち上がり時）に、加算器２１４からの上記第（Ｎ−１）時の積分信号ＩＮＴ１（＝（Ｎ−１）ｔｈ（０））を保持する。
【００９７】
乗算器２３２は、インターポレータ２０４からの帰還信号ＦＢ（＝ｓｉｇｎａｌ（０））に、マルチプレクサ２３３からの選択乗算係数を乗じる。ここで、制御クロックΦ'N/2が「１」なので、マルチプレクサ２３３は、乗算係数ＫNを選択乗算係数として選択し、乗算器２３２に渡す。乗算器２３２は、乗算結果（＝ＫN×ｓｉｇｎａｌ（０））を減算器２３１に渡す。
【００９８】
減算器２３１は、乗算器２３２からの乗算結果（＝ＫN×ｓｉｇｎａｌ（０））を加算器２１４からの積分信号ＩＮＴ１（＝（Ｎ−１）ｔｈ（０））から減じ、減算結果（＝（Ｎ−１）ｔｈ（０）−ＫN×ｓｉｇｎａｌ（０））を第２の積分器入力信号として加算器２３４に渡す。マルチプレクサ２３５は、制御クロックΦ'N/2が「１」なので、１周期前の第Ｎ次の積分信号ＩＮＴ２（０とする）を第２の積分器帰還信号として加算器２３４に渡す。
【００９９】
加算器２３４は、減算器２３１からの第２の積分器入力信号（＝（Ｎ−１）ｔｈ（０）−ＫN×ｓｉｇｎａｌ（０））に、マルチプレクサ２３５からの第２の積分器帰還信号（＝０）を加算し、加算結果を第Ｎ次の積分信号ＩＮＴ２（＝（Ｎ−１）ｔｈ（０）−ＫN×ｓｉｇｎａｌ（０）＝Ｎｔｈ（０））としてレジスタ回路２４０及びデシメータ２０３に渡す。レジスタ回路２４０中のフリップフロップ２４０−Ｎ／２は、反転クロック／Φ'N/2の立ち上がり時に、加算器２３４からの上記第Ｎ次の積分信号ＩＮＴ２（＝Ｎｔｈ（０））を保持する。
【０１００】
次に、再び制御クロックΦ'1が立ち上がると、マルチプレクサ２０１は入力信号input（＝ｄａｔａ（１））を選択し、選択入力信号として減算器２１１に渡す。
【０１０１】
乗算器２１２は、インターポレータ２０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ２１３からの選択乗算係数を乗じる。ここで、制御クロックΦ'1が「１」なので、マルチプレクサ２１３は、乗算係数Ｋ1を選択乗算係数として選択し、乗算器２１２に渡す。乗算器２１２は、乗算結果（＝０）を減算器２１１に渡す。
【０１０２】
減算器２１１は、乗算器２１２からの乗算結果（＝０）をマルチプレクサ２０１からの選択入力信号（＝ｄａｔａ（１））から減じ、減算結果（＝ｄａｔａ（１））を第１の積分器入力信号として加算器２１４に渡す。マルチプレクサ２１５は、制御クロックΦ'1が「１」なので、１周期前の第１次の積分信号ＩＮＴ１（＝１ｓｔ（０））を第１の積分器帰還信号として加算器２１４に渡す。
【０１０３】
加算器２１４は、減算器２１１からの第１の積分器入力信号（＝ｄａｔａ（１））に、マルチプレクサ２１５からの第１の積分器帰還信号（＝１ｓｔ（０））を加算し、加算結果を第１次の積分信号ＩＮＴ１（＝ｄａｔａ（１）＋１ｓｔ（０）＝１ｓｔ（１））としてレジスタ回路２２０及び減算器２３１に渡す。レジスタ回路２２０中のフリップフロップ２２０−１は、反転クロック／Φ'1の立ち上がり時に、加算器２１４からの上記第１次の積分信号ＩＮＴ１（＝１ｓｔ（１））を保持する。
【０１０４】
乗算器２３２は、インターポレータ２０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ２３３からの選択乗算係数を乗じる。ここで、制御クロックΦ'1が「１」なので、マルチプレクサ２３３は、乗算係数Ｋ2を選択乗算係数として選択し、乗算器２３２に渡す。乗算器２３２は、乗算結果（＝０）を減算器２３１に渡す。
【０１０５】
減算器２３１は、乗算器２３２からの乗算結果（＝０）を加算器２１４からの積分信号ＩＮＴ１（＝１ｓｔ（１））から減じ、減算結果（＝１ｓｔ（１））を第２の積分器入力信号として加算器２３４に渡す。マルチプレクサ２３５は、制御クロックΦ'1が「１」なので、１周期前の第２次の積分信号ＩＮＴ２（２ｎｄ（０））を第２の積分器帰還信号として加算器２３４に渡す。
【０１０６】
加算器２３４は、減算器２３１からの第２の積分器入力信号（＝１ｓｔ（１））に、マルチプレクサ２３５からの第２の積分器帰還信号（＝２ｎｄ（０））を加算し、加算結果を第２次の積分信号ＩＮＴ２（＝１ｓｔ（１）＋２ｎｄ（０）＝２ｎｄ（１））としてレジスタ回路２４０及びデシメータ２０３に渡す。レジスタ回路２４０中のフリップフロップ２４０−１は、反転クロック／Φ'1の立ち上がり時に、加算器２３４からの上記第２次の積分信号ＩＮＴ２（＝２ｎｄ（０））を保持する。
【０１０７】
次に、制御クロックΦ'2が立ち上がる。マルチプレクサ２０２は、制御クロックΦ'2が「１」なので、レジスタ回路２４０中のフリップフロップ２４０−１からの第２次の積分信号ＩＮＴ２（＝２ｎｄ（１））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ２０１に渡す。
【０１０８】
マルチプレクサ２０１は、制御クロックΦ'1が「０」なので、マルチプレクサ２０２からのリサイクル信号ＲＣＹ（＝２ｎｄ（１））を選択し、選択入力信号として減算器２１１に渡す。
【０１０９】
乗算器２１２は、インターポレータ２０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ２１３からの選択乗算係数を乗じる。ここで、制御クロックΦ'2が「１」なので、マルチプレクサ２１３は乗算係数Ｋ3を選択し、選択乗算係数として乗算器２１２に渡す。乗算器２１２は、乗算結果（＝０）を減算器２１１に渡す。
【０１１０】
減算器２１１は、乗算器２１２からの乗算結果（＝０）をマルチプレクサ２０１からの選択入力信号（＝２ｎｄ（１））から減じ、減算結果（＝２ｎｄ（１））を第１の積分器入力信号として加算器２１４に渡す。マルチプレクサ２１５は、制御クロックΦ'2が「１」なので、１周期前の第３次の積分信号ＩＮＴ１（３ｒｄ（０））を第１の積分器帰還信号として加算器２１４に渡す。
【０１１１】
加算器２１４は、減算器２１１からの第１の積分器入力信号（＝２ｎｄ（１））に、マルチプレクサ２１５からの第１の積分器帰還信号（＝３ｒｄ（０））を加算し、加算結果を第３次の積分信号ＩＮＴ１（＝２ｎｄ（１）＋３ｒｄ（０）＝３ｒｄ（１））としてレジスタ回路２２０及び減算器２３１に渡す。レジスタ回路２２０中のフリップフロップ２２０−２は、制御クロックΦ'2の立ち下がり時（反転クロック／Φ'2の立ち上がり時）に、加算器２１４からの上記第３次の積分信号ＩＮＴ１（＝３ｒｄ（１））を保持する。
【０１１２】
乗算器２３２は、インターポレータ２０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ２３３からの選択乗算係数を乗じる。ここで、制御クロックΦ'2が「１」なので、マルチプレクサ２３３は、乗算係数Ｋ4を選択乗算係数として選択し、乗算器２３２に渡す。乗算器２３２は、乗算結果（＝０）を減算器２３１に渡す。
【０１１３】
減算器２３１は、乗算器２３２からの乗算結果（＝０）を加算器２１４からの積分信号ＩＮＴ１（＝３ｒｄ（１））から減じ、減算結果（＝３ｒｄ（１））を第２の積分器入力信号として加算器２３４に渡す。マルチプレクサ２３５は、制御クロックΦ'2が「１」なので、１周期前の第４次の積分信号ＩＮＴ２（４ｔｈ（０））を第２の積分器帰還信号として加算器２３４に渡す。
【０１１４】
加算器２３４は、減算器２３１からの積分器入力信号（＝３ｒｄ（１））に、マルチプレクサ２３５からの第２の積分器帰還信号（＝４ｔｈ（０））を加算し、加算結果を第４次の積分信号ＩＮＴ２（＝３ｒｄ（１）＋４ｔｈ（０）＝４ｔｈ（１））としてレジスタ回路２４０及びデシメータ２０３に渡す。レジスタ回路２４０中のフリップフロップ２４０−２は、反転クロック／Φ'2の立ち上がり時に、加算器２３４からの上記第４次の積分信号ＩＮＴ２（＝４ｔｈ（１））を保持する。
【０１１５】
以降、制御クロックΦ'3の立ち上がりから制御クロックΦ'N/2-1の立ち下がりまで図３のサンプルレート変換器は、同様の動作を繰り返すため説明を省略する。  
制御クロックΦ'N/2が立ち上がると、マルチプレクサ２０２はレジスタ回路２４０中のフリップフロップ２４０−（Ｎ／２−１）からの第（Ｎ−２）次の積分信号ＩＮＴ２（＝（Ｎ−２）ｔｈ（１））をリサイクル信号ＲＣＹとして選択し、マルチプレクサ２０１に渡す。
【０１１６】
マルチプレクサ２０１は、制御クロックΦ'1が「０」なので、マルチプレクサ２０２からのリサイクル信号ＲＣＹ（＝（Ｎ−２）ｔｈ（１））を選択し、選択入力信号として減算器２１１に渡す。
【０１１７】
乗算器２１２は、インターポレータ２０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ２１３からの選択乗算係数を乗じる。ここで、制御クロックΦ'N/2が「１」なので、マルチプレクサ２１３は乗算係数ＫN-1を選択し、選択乗算係数として乗算器２１２に渡す。乗算器２１２は、乗算結果（＝０））を減算器２１１に渡す。
【０１１８】
減算器２１１は、乗算器２１２からの乗算結果（＝０）をマルチプレクサ２０１からの選択入力信号（＝（Ｎ−２）ｔｈ（１））から減じ、減算結果（＝（Ｎ−２）ｔｈ（１））を第１の積分器入力信号として加算器２１４に渡す。マルチプレクサ２１５は、制御クロックΦ'N/2が「１」なので、１周期前の第（Ｎ−１）次の積分信号ＩＮＴ１（＝（Ｎ−１）ｔｈ（０））を第１の積分器帰還信号として加算器２１４に渡す。
【０１１９】
加算器２１４は、減算器２１１からの第１の積分器入力信号（＝（Ｎ−２）ｔｈ（１））に、マルチプレクサ２１５からの第１の積分器帰還信号（＝（Ｎ−１）ｔｈ（０））を加算し、加算結果を第（Ｎ−１）次の積分信号ＩＮＴ１（＝（Ｎ−２）ｔｈ（１）＋（Ｎ−１）ｔｈ（０）＝（Ｎ−１）ｔｈ（１））としてレジスタ回路２２０及び減算器２３１に渡す。レジスタ回路２２０中のフリップフロップ２２０−Ｎ／２は、反転クロック／Φ'N/2の立ち上がり時に、加算器２１４からの上記第（Ｎ−１）時の積分信号ＩＮＴ１（＝（Ｎ−１）ｔｈ（１））を保持する。
【０１２０】
乗算器２３２は、インターポレータ２０４からの帰還信号ＦＢ（＝０）に、マルチプレクサ２３３からの選択乗算係数を乗じる。ここで、制御クロックΦ'N/2が「１」なので、マルチプレクサ２３３は、乗算係数ＫNを選択乗算係数として選択し、乗算器２３２に渡す。乗算器２３２は、乗算結果（＝０）を減算器２３１に渡す。
【０１２１】
減算器２３１は、乗算器２３２からの乗算結果（＝０）を加算器２１４からの積分信号ＩＮＴ１（＝（Ｎ−１）ｔｈ（１））から減じ、減算結果（＝（Ｎ−１）ｔｈ（１））を第２の積分器入力信号として加算器２３４に渡す。マルチプレクサ２３５は、制御クロックΦ'N/2が「１」なので、１周期前の第Ｎ次の積分信号ＩＮＴ２（＝Ｎｔｈ（０））を第２の積分器帰還信号として加算器２３４に渡す。
【０１２２】
加算器２３４は、減算器２３１からの第２の積分器入力信号（＝（Ｎ−１）ｔｈ（１））に、マルチプレクサ２３５からの第２の積分器帰還信号（＝Ｎｔｈ（０））を加算し、加算結果を第Ｎ次の積分信号ＩＮＴ２（＝（Ｎ−１）ｔｈ（１）＋Ｎｔｈ（０）＝Ｎｔｈ（１））としてレジスタ回路２４０及びデシメータ２０３に渡す。レジスタ回路２４０中のフリップフロップ２４０−Ｎ／２は、反転クロック／Φ'N/2の立ち上がり時に、加算器２３４からの上記第Ｎ次の積分信号ＩＮＴ２（＝Ｎｔｈ（１））を保持する。また、デシメータ２０３は、制御クロックΦDECの立ち上がり時に、上記第Ｎ次の積分信号ＩＮＴ２（＝Ｎｔｈ（１））を保持し、出力信号output(＝ｏｕｔ＿ｄａｔａ（１））として出力する。
【０１２３】
以上のように、図３のサンプルレート変換器のサンプルレート変換器は、入力信号のＮ次積分を行って折り返しノイズを除去してからダウンサンプルを行っている。具体的には、図３のサンプルレート変換器は、減算器２１１、乗算器２１２及び加算器２１４と、減算器２３１、乗算器２３２及び加算器２３４とで構成される２つの積分回路をＮ／２回繰り返し利用することによって、Ｎ個の積分回路を縦続接続した回路と同様の信号処理を行っている。具体的には、第（Ｊ−１）及び第Ｊ（ＪはＮ以下の偶数）次の積分を行う際に、マルチプレクサ２０２が第（Ｊ−２）次の積分信号をリサイクル信号ＲＣＹとして選択し、マルチプレクサ２０１が当該リサイクル信号ＲＣＹを選択入力信号として選択している。また、マルチプレクサ２１５は１周期前の第（Ｊ−１）次の積分信号を積分器帰還信号として選択し、加算器２１４によって第（Ｊ−１）次の積分が行われる。一方、マルチプレクサ２３５は、１周期前の第Ｊ次の積分信号を積分器帰還信号として選択し、加算器２３４によって第Ｊ次の積分が行われる。
【０１２４】
以上説明したように、本実施形態に係るサンプルレート変換器では、２段構成のループフィルタをＮ／２回繰り返し利用することにより、Ｎ次ループフィルタと同等のノイズ除去能力を実現している。従って、本実施形態に係るサンプルレート変換器によれば、ループフィルタの次数の増加に伴う回路面積の増大が抑えられる。
【０１２５】
また、図２及び図４に示すように、本実施形態に係るサンプルレート変換器における各マルチプレクサに要求される速度性能を前述した第１の実施形態に比べ半分にできる。従って、本実施形態に係るサンプルレート変換器は、前述した第１の実施形態に比べ、より高い周波数の入力信号に対するデシメーションを行うことができる。
【０１２６】
また、本実施形態に係るサンプルレート変換器を拡張した構成も考えられる。即ち、本実施形態に係るサンプルレート変換器の一変形例は、Ｍ段構成のループフィルタをＮ／Ｍ回繰り返し利用してもよい（但し、ＮはＭの倍数）。
【０１２７】
（第３の実施形態）  
図６に示すように、本発明の第３の実施形態に係る受信機は、Ｌ個（Ｌは２以上の自然数）のオーバーサンプリング型Ａ／Ｄ変換器３０１−１乃至３０１−Ｌ、ＡＤＣ制御部３０２、マルチプレクサ３０３、サンプルレート変換器３０４及びサンプルレート変換器制御部３０５を有する。
【０１２８】
本実施形態に係る受信機は、Ｌ個の通信モードに対応しており、図示しない制御部によって生成されるモード選択信号に応じた通信モードでの受信処理を行う。本実施形態に係る受信機は、図示しないアンテナによって無線信号を受信する。アンテナによって受信された無線信号は、図示しないＬ個の受信ＲＦ処理部に共通に入力される。受信ＲＦ処理部は、入力された受信信号に対して所定の受信ＲＦ処理を行って、Ｌ個の通信モードに応じた受信ベースバンド信号analog input 1乃至analog input Lを得る。Ｌ個の受信ＲＦ処理部の各々は、オーバーサンプリング型Ａ／Ｄ変換器３０１−１乃至３０１−Ｌの各々に受信ベースバンド信号analog input 1乃至analog input Lを夫々入力する。
【０１２９】
オーバーサンプリング型Ａ／Ｄ変換器３０１−１乃至３０１−Ｌの各々は、受信ベースバンド信号analog input 1乃至analog input Lを、当該受信ベースバンド信号帯域よりも十分高いサンプルレートでアナログ−デジタル変換する。
【０１３０】
ＡＤＣ制御部３０２は、オーバーサンプリング型Ａ／Ｄ変換器３０１−乃至３０１−Ｌの各々にＡ／Ｄ変換器用の制御信号を与える。尚、ＡＤＣ制御部３０２は、図示しない制御部からのクロック信号によって制御され、モード選択信号に応じてＡ／Ｄ変換器用の制御信号を生成する。
【０１３１】
マルチプレクサ３０３は、オーバーサンプリング型Ａ／Ｄ変換器３０１−１乃至３０１−Ｌからのデジタル受信ベースバンド信号が入力され、いずれか１つのデジタル受信ベースバンド信号をモード選択信号に応じて選択する。
【０１３２】
サンプルレート変換器３０４は、前述した第１または第２の実施形態に係るサンプルレート変換器である。サンプルレート変換器３０４は、マルチプレクサ３０３によって選択されたデジタル受信ベースバンド信号のサンプルレート変換を行う。
【０１３３】
サンプルレート変換器制御部３０５は、サンプルレート変換器３０４を制御する。具体的には、サンプルレート変換器制御部３０５は、モード選択信号に応じてサンプルレート変換器３０４のデシメーション比Ｄ、フィルタ次数Ｎ及び乗算係数Ｋなどを制御する。
【０１３４】
以上説明したように、本実施形態に係る受信機は、前述した第１または第２の実施形態に係るサンプルレート変換器によって通信モードに応じたサンプルレート変換を行っている。従って、本実施形態に係る受信機によれば、個々の通信モードのためにサンプルレート変換器を設ける必要がないので、回路面積を削減できる。
【０１３５】
（第４の実施形態）  
図７に示すように、本発明の第４の実施形態に係る受信機は、アンテナ４０１、低雑音増幅器（ＬＮＡ）４０２、周波数変換器４０３、アナログ−デジタル変換器４０４、サンプルレート変換器４０５、チャネル選択フィルタ４０６及び復調／復号部４０７を有する。
【０１３６】
アンテナ４０１は、図示しない送信機から送信される無線信号を受信し、受信信号をＬＮＡ４０２に渡す。ＬＮＡ４０２は、アンテナ４０１からの受信信号の振幅を所定の増幅率で増幅し、周波数変換器４０３に渡す。
【０１３７】
周波数変換器４０３は、ミキサ及び低域通過型フィルタ（ＬＰＦ）を含む。周波数変換器４０３中のミキサは、ＬＮＡ４０２からの増幅された受信信号にダウンコンバートのためのローカル信号ＬＯを乗じ、和の周波数成分及び差の周波数成分を得る。周波数変換器４０３中のＬＰＦは、上記和の周波数成分及び差の周波数成分のうち、差の周波数成分のみを抽出し、受信ベースバンド信号としてアナログ−デジタル変換器４０４に渡す。
【０１３８】
アナログ−デジタル変換器４０４は、オーバーサンプリングＡ／Ｄ変換器である。アナログ−デジタル変換器４０４は、周波数変換器４０３からの受信ベースバンド信号を当該受信ベースバンド信号帯域よりも十分高いサンプルレートでアナログ−デジタル変換し、デジタル受信ベースバンド信号を得る。アナログ−デジタル変換器４０４は、デジタル受信ベースバンド信号をサンプルレート変換器４０５に渡す。
【０１３９】
サンプルレート変換器４０５は、前述した第１または第２の実施形態に係るサンプルレート変換器である。サンプルレート変換器４０５は、アナログ−デジタル変換器４０４からのデジタル受信ベースバンド信号のサンプルレートを、上記受信ベースバンド信号帯域に応じたサンプルレートにダウンサンプルする。サンプルレート変換器４０５は、ダウンサンプルされたデジタル受信ベースバンド信号をチャネル選択フィルタ４０６に渡す。
【０１４０】
チャネル選択フィルタ４０６は、サンプルレート変換器４０５からのデジタル受信ベースバンド信号から所望帯域外の妨害波を除去し、妨害波除去後のデジタル受信ベースバンド信号を復調／復号部４０７に渡す。
【０１４１】
復調／復号部４０７は、チャネル選択フィルタ４０６からのデジタル受信ベースバンド信号を所定の変調方式に応じて復調する。また、復調／復号部４０７は、復調されたデジタル受信ベースバンド信号を所定の符号化方式に応じて復号し、受信データを再生する。
【０１４２】
以上説明したように，本実施形態に係る受信機は、前述した第１または第２の実施形態に係るサンプルレート変換器を用いている。従って、本実施形態に係る受信機によれば、ループフィルタの次数の増加に伴うサンプルレート変換器の面積の増大を抑制することができる。
【０１４３】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４４】
【図１】第１の実施形態に係るサンプルレート変換器を示すブロック図。
【図２】図１のサンプルレート変換器で処理される各種信号のタイミングチャートの一例を示す図。
【図３】第２の実施形態に係るサンプルレート変換器を示すブロック図。
【図４】図３のサンプルレート変換器で処理される各種信号のタイミングチャートの一例を示す図。
【図５】図１及び図３のサンプルレート変換器で使用される乗算係数の一例を示す図。
【図６】第３の実施形態に係る受信機を示すブロック図。
【図７】第４の実施形態に係る受信機を示すブロック図。
【符号の説明】
【０１４５】
１０１、１０２・・・マルチプレクサ
１０３・・・デシメータ
１０４・・・インターポレータ
１１０・・・ループフィルタ
１１１・・・減算器
１１２・・・乗算器
１１３・・・マルチプレクサ
１１４・・・加算器
１１５・・・マルチプレクサ
１２０・・・レジスタ回路
２０１、２０２・・・マルチプレクサ
２０３・・・デシメータ
２０４・・・インターポレータ
２１０・・・ループフィルタ
２１１・・・減算器
２１２・・・乗算器
２１３・・・マルチプレクサ
２１４・・・加算器
２１５・・・マルチプレクサ
２２０・・・レジスタ回路
２３０・・・ループフィルタ
２３１・・・減算器
２３２・・・乗算器
２３３・・・マルチプレクサ
２３４・・・加算器
２３５・・・マルチプレクサ
２４０・・・レジスタ回路
３０１・・・オーバーサンプリング型Ａ／Ｄ変換器
３０２・・・ＡＤＣ制御部
３０３・・・マルチプレクサ
３０４・・・サンプルレート変換器
３０５・・・サンプルレート変換器制御部
４０１・・・アンテナ
４０２・・・低雑音増幅器
４０３・・・周波数変換器
４０４・・・アナログ−デジタル変換器
４０５・・・サンプルレート変換器
４０６・・・チャネル選択フィルタ
４０７・・・復調／復号部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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