(57)【要約】【課題】オン抵抗を低減できＭＯＳＦＥＴを提供する。【解決手段】半導体装置１００は、半導体基板ＳＢと、ｎ-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＧと、ｎ+ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ゲート電極ＧＥと、ｎ型高濃度領域ＨＲとを備えている。ｎ+ソース領域ＳＲは、ｐ型バックゲート領域ＢＧ内の主表面１２に形成されている。ｎ型ドレイン領域ＤＲは、ｐ型バックゲート領域ＢＧを挟んでｎ+ソース領域ＳＲと対向するように主表面１２に形成されている。ゲート電極ＧＥは、ｐ型バックゲート領域ＢＧ上に形成されている。ｎ型高濃度領域ＨＲは、ｎ-エピタキシャル層ＥＰよりも高いｎ型不純物濃度を有し、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置し、かつｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとのｐｎ接合部よりも主表面１２から深い位置にピーク濃度を有している。【選択図】図１
2009239096.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成された第１導電型のエピタキシャル層と、
前記主表面に形成され、かつ前記エピタキシャル層とｐｎ接合を構成するように形成された第２導電型のバックゲート領域と、
前記バックゲート領域内の前記主表面に形成された第１導電型の第１の領域と、
前記主表面において前記バックゲート領域を挟んで前記第１の領域と対向するように前記主表面に形成された第１導電型の第２の領域と、
前記第１の領域と前記第２の領域との間に位置する前記バックゲート領域上に絶縁膜を介して形成されたゲート電極と、
前記エピタキシャル層よりも高い第１導電型の不純物濃度を有し、前記バックゲート領域と前記第２の領域との間に位置し、かつ前記バックゲート領域と前記第１の領域とのｐｎ接合部よりも前記主表面から深い位置にピーク濃度を有する第３の領域とを備えた、半導体装置。
【請求項２】
前記第２の領域と前記第３の領域との間の前記主表面に形成されたフィールド絶縁膜をさらに備え、
前記第３の領域は、前記フィールド絶縁膜の端部と間隔をあけて配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第２の領域と前記第３の領域との間の前記主表面に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の下面に接する領域に形成され、かつ第２導電型の不純物が注入された第４の領域とをさらに備えた、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、ソース領域と、ドレイン領域と、これらの領域間に位置するチャネル形成領域上に形成されたゲート電極とを備えたＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor：電界効果トランジスタ）が広く用いられている。このようなＭＯＳＦＥＴとして、たとえば特許文献１には、、耐圧とオン抵抗（オン状態時の抵抗）とのトレードオフを改善することを目的としたＤＭＯＳ（Double-diffused ＭＯＳ）パワートランジスタが開示されている。このＤＭＯＳパワートランジスタでは、半導体基板の主表面に、浅いｎ型チャネル補償埋込層（shallow n-type channel compensating implant）が形成されている。
【特許文献１】米国特許第６７００１６０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記特許文献１の構成では、オン抵抗を十分に低減できないという問題があった。
【０００４】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、オン抵抗を十分に低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本実施の形態の半導体装置は、半導体基板と、エピタキシャル層と、バックゲート領域と、第１の領域と、第２の領域と、ゲート電極と、第３の領域とを備えている。半導体基板は、主表面を有している。エピタキシャル層は、主表面に形成され、第１導電型である。バックゲート領域は、主表面に形成され、かつエピタキシャル層とｐｎ接合を構成するように形成され、第２導電型である。第１の領域は、バックゲート領域内の主表面に形成され、第１導電型である。第２の領域は、主表面においてバックゲート領域を挟んで第１の領域と対向するように主表面に形成され、第１導電型である。ゲート電極は、第１の領域と第２の領域との間に位置するバックゲート領域上に絶縁膜を介して形成されている。第３の領域は、エピタキシャル層よりも高い第１導電型の不純物濃度を有し、バックゲート領域と第２の領域との間に位置し、かつバックゲート領域と第１の領域とのｐｎ接合部よりも主表面から深い位置にピーク濃度を有している。
【発明の効果】
【０００６】
本実施の形態の半導体装置によれば、バックゲート領域と第２の領域との間に位置し、かつそのピーク濃度がバックゲート領域と第１の領域とのｐｎ接合部よりも主表面から深くなるように第３の領域が形成されている。本実施の形態の半導体装置に順方向バイアスが印加された時には、第１の領域から第２の領域へ向かうキャリアの多くは、第３の領域を通る。この第３の領域はエピタキシャル層よりも不純物濃度が高いので、抵抗が低い。このため、電流経路に抵抗が低い第３の領域が形成されているので、半導体装置のオン抵抗を十分に低減することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の一実施の形態における半導体装置を構成を示す概略断面図である。図１に示すように、本実施の形態における半導体装置１００は、主表面１２を有する半導体基板ＳＢと、半導体基板ＳＢに形成されたＭＯＳＦＥＴとを備えている。このＭＯＳＦＥＴは、たとえばＤＭＯＳＦＥＴである。半導体基板ＳＢには、たとえばシリコン基板などを用いることができる。
【０００８】
ＤＭＯＳＦＥＴは、ｎ-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＧと、第１の領域としてのｎ+ソース領域ＳＲと、第２の領域としてのｎ型ドレイン領域ＤＲと、第３の領域としてのｎ型高濃度領域ＨＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
【０００９】
半導体基板ＳＢはｐ型領域ＩＭ１を有し、このｐ型領域ＩＭ１上にはｎ+埋込層ＢＵが選択的に形成されている。
【００１０】
ｎ-エピタキシャル層ＥＰは、ｐ型領域ＩＭ１およびｎ+埋込層ＢＵ上に形成され、かつ半導体基板ＳＢの主表面１２に位置している。
【００１１】
ｐ型バックゲート領域ＢＧは、下面においてｎ-エピタキシャル層ＥＰとｐｎ接合をなすようにｎ-エピタキシャル層ＥＰ内における半導体基板ＳＢの主表面１２の一部に位置している。
【００１２】
ｎ+ソース領域ＳＲは、ｐ型バックゲート領域ＢＧとｐｎ接合をなすように、ｐ型バックゲート領域ＢＧ内の主表面１２に形成されている。ｎ+ソース領域ＳＲは、主表面１２におけるｐ型バックゲート領域ＢＧに取り囲まれている。
【００１３】
ｎ型ドレイン領域ＤＲは、ｎ+ソース領域ＳＲとの間でｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとを挟むように主表面１２に形成されている。
【００１４】
ｎ型高濃度領域ＨＲは、主表面１２におけるｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置するように形成されている。ｎ型高濃度領域ＨＲは、主表面１２においてｐ型バックゲート領域ＢＧを取り囲んでいる。このｎ型高濃度領域ＨＲは、ｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとのｐｎ接合部よりも主表面１２から深い位置にピーク濃度を有している。また、このｎ型高濃度領域ＨＲは、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合よりも浅い位置にピーク濃度を有している。ｎ型高濃度領域ＨＲは、ｎ-エピタキシャル層ＥＰよりも高いｎ型不純物濃度を有している。
【００１５】
ｎ+ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間におけるｎ型高濃度領域ＨＲおよびｎ型ドレイン領域ＤＲの主表面１２には、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜よりなるフィールド絶縁膜ＦＩが選択的に形成されている。
【００１６】
ゲート電極ＧＥは、ｎ+ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に位置する少なくともｐ型バックゲート領域ＢＧ上にゲート絶縁膜ＧＩを介して形成されている。このゲート電極ＧＥは、ｎ型高濃度領域ＨＲ上にゲート絶縁膜ＧＩを介して形成されており、そのゲート電極ＧＥの一方端部は、フィールド絶縁膜ＦＩの上に乗り上げている。このようにゲート電極ＧＥは、ゲート絶縁膜ＧＩを挟んでｎ型高濃度領域ＨＲと対向する部分と、フィールド絶縁膜ＦＩを挟んでｎ-エピタキシャル層ＥＰと対向する部分とを有し、これによりフィールドプレート効果が得られる。ゲート電極ＧＥは、たとえば不純物がドープされた多結晶シリコン膜、シリコン／タングステンなどからなっている。ゲート絶縁膜ＧＩは、たとえばシリコン酸化膜である。
【００１７】
ｎ+ソース領域ＳＲと隣接するようにｐ型バックゲート領域ＢＧ内における半導体基板ＳＢの主表面１２にｐ型不純物領域ＩＭ２が形成されている。ｐ型不純物領域ＩＭ２は、ｐ型バックゲート領域ＢＧよりも高いｐ型不純物濃度を有しており、その下面においてｐ型バックゲート領域ＢＧと接続されている。ｐ型不純物領域ＩＭ２は、主表面１２においてｎ+ソース領域ＳＲに取り囲まれている。
【００１８】
半導体基板ＳＢは、上記ＤＭＯＳＦＥＴが形成された領域を他のＭＯＳＦＥＴなどの半導体素子が形成された領域から電気的に分離するための分離領域を有している。なお、他の半導体素子は、上述したＤＭＯＳＦＥＴと同一種類の半導体素子であってもよく、異なる種類の半導体素子であってもよい。
【００１９】
このＤＭＯＳＦＥＴを分離するための分離領域は、たとえばＳＴＩ（Shallow Trench Isolation）であり、トレンチＴＲと、このトレンチＴＲを埋める充填層ＰＧとを有している。トレンチＴＲは、主表面１２からｎ-エピタキシャル層ＥＰを貫通してｐ型領域ＩＭ１の内部に到達するように半導体基板ＳＢに形成されている。充填層ＰＧは、たとえば酸化シリコン膜などである。
【００２０】
トレンチＴＲの下端近傍には、ｐ+不純物領域ＩＭ３が形成されている。ｐ+不純物領域ＩＭ３は、ｎ-エピタキシャル層ＥＰとは逆導電型であり、ｐ型領域ＩＭ１よりも高い不純物濃度を有している。
【００２１】
ＤＭＯＳＦＥＴを覆うように主表面１２上に層間絶縁膜ＯＸが形成されている。層間絶縁膜ＯＸには、ｎ+ソース領域ＳＲ、ｐ型不純物領域ＩＭ２およびｎ型ドレイン領域ＤＲの各々に達するコンタクトホールＣＯが形成されている。層間絶縁膜ＯＸ上には、配線ＩＮＣ１、ＩＮＣ２が形成されている。配線ＩＮＣ１は、コンタクトホールＣＯ内のプラグ導電層ＰＬを介して、ｎ+ソース領域ＳＲおよびｐ型不純物領域ＩＭ２と電気的に接続されている。配線ＩＮＣ２は、コンタクトホールＣＯ内のプラグ導電層ＰＬを介してｎ型ドレイン領域ＤＲと電気的に接続されている。プラグ導電層ＰＬは、たとえばタングステンなどの導電性の材料よりなっており、配線ＩＮＣ１、ＩＮＣ２はたとえばアルミニウムよりなっている。
【００２２】
続いて、図２〜図４を参照して、図１に示した本実施の形態における半導体装置１００を構成するＤＭＯＳＦＥＴの各層（領域）の濃度について説明する。図２〜図４は、それぞれ図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線に沿う部分の不純物濃度のプロファイルを示す図である。図２〜図４において横軸は、それぞれ図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線に沿う位置を示しており、左端は主表面１２を示している。この横軸の数値は、各層の位置を示す指標であり、同じ位置には同じ数値を付している。また縦軸は、それぞれの位置での不純物濃度（単位ｌｏｇ（ｃｍ-3））を示している。図２および図４で示す不純物は、たとえばリンである。図３で示すｎ型を示す領域の不純物はたとえばリンであり、ｐ型を示す領域の不純物はたとえばボロンである。
【００２３】
図２に示すように、ｎ型高濃度領域ＨＲは、５．０×１０15ｃｍ-3〜４．０×１０16ｃｍ-3のｎ型不純物濃度を有している。ｎ型高濃度領域ＨＲは、この図２の横軸の深さにおいて、たとえば主表面１２から０．１６μｍの深さ位置にピーク濃度（４．０×１０16ｃｍ-3程度）を有している。またｎ型高濃度領域ＨＲは、そのピーク濃度の深さ位置からｎ-エピタキシャル層ＥＰとの接合部に向けて低くなる不純物濃度分布を有している。
【００２４】
図３に示すように、ｎ+ソース領域ＳＲは、２．５×１０17ｃｍ-3〜１．１×１０20ｃｍ-3のｎ型不純物濃度を有している。ｎ+ソース領域ＳＲにおいてｎ型不純物濃度分布は、主表面１２にピーク濃度を有しており、その主表面１２からｐ型バックゲート領域ＢＧとの接合部に向けて低くなる不純物濃度分布を有している。
【００２５】
ｐ型バックゲート領域ＢＧは、４．０×１０15ｃｍ-3〜１．０×１０18ｃｍ-3のｐ型不純物濃度を有している。ｐ型バックゲート領域ＢＧにおけるｐ型不純物濃度分布は、ｎ+ソース領域ＳＲとの接合部とｎ-エピタキシャル層ＥＰとの間にピーク濃度を有し、ｎ+ソース領域ＳＲとの接合部からピーク濃度に向けて高くなり、ピーク濃度からｎ-エピタキシャル層ＥＰとの接合部に向けて低くなる不純物濃度分布を有している。
【００２６】
ｎ+ソース領域ＳＲとｐ型バックゲート領域ＢＧとのｐｎ接合部は、この図３の横軸の深さにおいてたとえば主表面１２から０．１４μｍの深さに位置している。このため、図２と図３とに示すように、ｎ型高濃度領域ＨＲのピーク濃度の深さ位置（たとえば０．１６μｍ）は、ｎ+ソース領域ＳＲとｐ型バックゲート領域ＢＧとのｐｎ接合部の深さ位置（たとえば０．１４μｍ）よりも深くに位置している。また、ｎ型高濃度領域ＨＲのピーク濃度の深さ位置は、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合部の深さ位置（たとえば０．６３μｍ）よりも浅くに位置している。
【００２７】
図２および図４に示すように、ｎ-エピタキシャル層ＥＰは３．４×１０14ｃｍ3〜５．０×１０15ｃｍ-3のｎ型不純物濃度を有している。
【００２８】
なお、上述したｎ型不純物としては、たとえばＰ（リン）、Ａｓ（砒素）などを用いることができる。またｐ型不純物としては、たとえばＢ（ボロン）などを用いることができる。
【００２９】
また本実施の形態では、後述するように、ｎ型チャネルが形成されるように第１および第２の導電型を定めたが、ｐ型チャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
【００３０】
また本実施の形態では、ｎ型高濃度領域ＨＲのピーク濃度が、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合よりも浅い位置になるように形成されているが、特にこれに限定されない。ｎ型高濃度領域ＨＲのピーク濃度は、ｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとのｐｎ接合部よりも深ければ、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合よりも深くてもよい。
【００３１】
続いて、本実施の形態における半導体装置１００の製造方法について説明する。
図５〜図９は、本実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。図５に示すように、まず、ｐ型領域ＩＭ１よりなる半導体基板ＳＢが準備される。この半導体基板ＳＢの表面が酸化されて、その表面にたとえば３００ｎｍ〜１０００ｎｍの厚みのシリコン酸化膜（図示せず）が形成される。通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン（図示せず）が形成される。このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。この後、レジストパターンがたとえばアッシングなどにより除去される。
【００３２】
パターニングされたシリコン酸化膜をマスクとしてｐ型の半導体基板ＳＢの主表面に、たとえばアンチモン（Ｓｂ）がイオン注入される。この後、たとえば１２４０℃の温度で熱処理を行なうことにより、半導体基板ＳＢの主表面にｎ+埋込層ＢＵが形成される。この後、半導体基板ＳＢの主表面のシリコン酸化膜が除去される。
【００３３】
次に、ｎ+埋込層ＢＵが形成された半導体基板ＳＢの主表面にエピタキシャル成長が行なわれて、その半導体基板ＳＢの主表面上にｎ-エピタキシャル層ＥＰが形成される。
【００３４】
ｎ-エピタキシャル層ＥＰの表面（半導体基板ＳＢの主表面１２）が酸化されて、その表面にたとえば３００ｎｍ〜１０００ｎｍの厚みのシリコン酸化膜（図示せず）が形成される。通常の写真製版技術により、そのシリコン酸化膜上にフォトレジストパターン（図示せず）が形成される。このレジストパターンをマスクとしてシリコン酸化膜がエッチングされてパターニングされる。この後、レジストパターンがたとえばアッシングなどにより除去される。
【００３５】
パターニングされたシリコン酸化膜をマスクとしてｎ-エピタキシャル層ＥＰの表面がエッチングされる。この後、ｎ-エピタキシャル層ＥＰの主表面のシリコン酸化膜が除去される。
【００３６】
次に、図６に示すように、半導体基板ＳＢの主表面にＬＯＣＯＳ法によりフィールド絶縁膜ＦＩが選択的に形成される。３００ｎｍ〜１０００ｎｍの酸化が行なわれた後、写真製版技術によりレジストパターンが形成され、そのレジストパターンをマスクとしてフィールド絶縁膜ＦＩが選択的にエッチング除去される。この後、レジストパターンがたとえばアッシングなどにより除去される。
【００３７】
次に、選択的にエッチング除去されたフィールド絶縁膜ＦＩをマスクとして半導体基板ＳＢがエッチングされて、半導体基板ＳＢにトレンチＴＲが形成される。酸化が行なわれて、トレンチＴＲの壁面にたとえば２０ｎｍ〜３０ｎｍの厚みのシリコン酸化膜が形成される。この後、ボロンがイオン注入されることによって、トレンチＴＲの下端部を取り囲むように半導体基板ＳＢ中にｐ+不純物領域が形成される。この後、シリコン酸化膜が堆積されて、トレンチＴＲ内を埋め込む充填層ＰＧが形成される。
【００３８】
次に、図７に示すように、写真製版技術によりレジストパターンが形成され、そのレジストパターンをマスクとして半導体基板ＳＢの主表面にたとえばリンがイオン注入される。この後、たとえば８００℃の温度で熱処理を行なうことにより、半導体基板ＳＢの主表面にｎ型ドレイン領域ＤＲが形成される。この後、レジストパターンは除去される。
【００３９】
次に、図８に示すように、写真製版技術により、ｎ型ドレイン領域ＤＲにおいてフィールド絶縁膜ＦＩと外周側で接触する部分までを開口したレジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面にたとえばリンがイオン注入される。これにより、半導体基板ＳＢの主表面に、ｎ型高濃度領域ＨＲが形成される。この後、レジストパターンＲＰは除去される。
【００４０】
次に、図９に示すように、シリコン酸化膜が数十ｎｍエッチングされ、フィールド絶縁膜ＦＩが形成されていない領域の半導体基板ＳＢの主表面が露出する。この後、熱酸化されることにより、露出した半導体基板ＳＢの主表面にたとえば数十ｎｍの厚みのシリコン酸化膜よりなるゲート絶縁膜ＧＩが形成される。
【００４１】
この後、不純物がドープされた多結晶シリコン膜（以下、ドープトポリシリコン膜と称する）とタングステンシリサイド（ＷＳi2）層とが表面全面に順に積層される。通常の写真製版技術およびエッチング技術により、積層されたドープトポリシリコン膜とタングステンシリサイド層とがパターニングされて、ゲート電極ＧＥが形成される。
【００４２】
次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板ＳＢの主表面にたとえばボロンがイオン注入される。これにより、半導体基板ＳＢの主表面に、ｐ型バックゲート領域ＢＧが形成される。この後、そのレジストパターンは除去される。
【００４３】
次に、図１に示すように、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板ＳＢの主表面にたとえば砒素がイオン注入される。これにより、半導体基板ＳＢの主表面に、ｎ+ソース領域ＳＲが形成される。この後、そのレジストパターンは除去される。
【００４４】
次に、写真製版技術によりレジストパターンが形成され、そのレジストパターン、ゲート電極などをマスクとして半導体基板ＳＢの主表面にたとえばボロンがイオン注入される。これにより、半導体基板ＳＢの主表面に、ｐ型不純物領域ＩＭ２が形成される。この後、そのレジストパターンは除去される。
【００４５】
次に、たとえばシリコン酸化膜よりなる層間絶縁膜ＯＸが、厚み５００ｎｍ〜１０００ｎｍで形成される。この後、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＯＸに、ｎ型ドレイン領域ＤＲ、ｎ+ソース領域ＳＲおよびｐ型不純物領域ＩＭ２の各々に達するコンタクトホールＣＯが形成される。
【００４６】
このコンタクトホールＣＯ内を埋め込むように、たとえばチタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層との積層膜およびタングステン（Ｗ）膜が形成された後にコンタクトホールＣＯ内のみに残存させるようにエッチングが施される。これによりコンタクトホールＣＯ内を埋め込むプラグ導電層ＰＬが形成される。
【００４７】
次に、層間絶縁膜ＯＸ上に、たとえばＡｌＣｕまたはＡｌＳｉＣｕよりなる導電層が堆積された後に、通常の写真製版技術およびエッチング技術によりこの導電層がパターニングされて配線ＩＮＣ１、ＩＮＣ２が形成される。
【００４８】
以上により、図１に示す本実施の形態の半導体装置１００が製造される。この半導体装置１００を実際に使用する際には、たとえば図１０および図１１に示すように用いられる。なお、図１０は、本実施の形態における半導体装置１００の適用例を示す概略平面図である。図１０において、層間絶縁膜ＯＸ、配線ＩＮＣ１、ＩＮＣ２およびコンタクトホールＣＯ内のプラグ導電層ＰＬは省略している。図１０におけるｎ型高濃度領域ＨＲを示す点線は、上述したｎ型高濃度領域ＨＲを形成する工程を示す図８において半導体基板ＳＢの表面に形成されたレジストパターンＲＰの開口部である。図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。
【００４９】
続いて、本実施の形態の半導体装置１００の作用効果について説明する。
本実施の形態におけるオン抵抗低減の効果を調べるために図１、図１２および図１３の半導体装置の構成について、電子の移動度のシュミレーションを行なった。それらの結果を図１５〜１７にそれぞれ示す。
【００５０】
ここで、図１２は、図１に示す本実施の形態の構成からｎ型高濃度領域ＨＲを省略した構成を示す概略断面図である。図１３は、図１に示す本実施の形態の構成においてｎ型高濃度領域ＨＲのピーク濃度位置がｎ+ソース領域ＳＲ下端位置よりも浅い場合の構成を示す概略断面図である。図１２および図１３の半導体装置において、ｎ型高濃度領域ＨＲ以外の構成は、図１に示す本実施の形態と同様である。
【００５１】
図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う部分の不純物濃度のプロファイルを示す図である。図１４において左端は主表面１２を示している。この横軸の数値は、各層の位置を示す指標であり、図２〜図４と同じ位置には同じ数値を付している。また縦軸はそれぞれの位置での不純物濃度（単位ｌｏｇ（ｃｍ-3））を示している。
【００５２】
図１４に示すように、ｎ型高濃度領域ＨＲは、４．０×１０15ｃｍ-3〜０．４×１０17ｃｍ-3のｎ型不純物濃度を有している。ｎ型高濃度領域ＨＲは、この図２の横軸の深さにおいて、たとえば主表面１２から０．０１μｍの深さ位置にピーク濃度（０．４×１０17ｃｍ-3程度）を有している。ｎ+ソース領域ＳＲとｐ型バックゲート領域ＢＧとのｐｎ接合部は、上述したように図３の横軸の深さにおいてたとえば主表面１２から０．１４μｍの深さに位置している。このため、図３と図１４とに示すように、ｎ型高濃度領域ＨＲのピーク濃度の深さ位置（たとえば０．０１μｍ）は、ｎ+ソース領域ＳＲとｐ型バックゲート領域ＢＧとのｐｎ接合部の深さ位置（たとえば０．１４μｍ）よりも浅くに位置している。また、図２と図１４とに示すように、図１３に示す半導体装置に形成されたｎ型高濃度領域ＨＲのピーク濃度の位置（たとえば０．０１μｍ）は、本実施の形態の半導体装置１００に形成されたｎ型高濃度領域ＨＲのピーク濃度の位置（たとえば０．０１６μｍ）よりも半導体基板ＳＢの主表面１２に近い。
【００５３】
図１５〜１７のそれぞれは、図１に示す本実施の形態における半導体装置１００、図１２および図１３の半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。図１５〜１７において記載されている数値は、電子の移動度（単位：ｃｍ2Ｖ-1ｓ-1）である。
【００５４】
図１に示す本実施の形態における半導体装置１００において、ゲート電極ＧＥに相対的に正の電圧が印加されると、ゲート電極ＧＥ下のｐ型バックゲート領域ＢＧの表面に反転層であるｎ型チャネルが形成される。これにより、ｎ型のキャリアとしての電子は、ｎ+ソース領域ＳＲから、この反転層、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰを通じてｎ型ドレイン領域ＤＲに注入される。
【００５５】
ここで、図１５〜図１７を比較すると、たとえば４．５０×１０-7ｃｍ2Ｖ-1ｓ-1の電子の移動度を示す線は、図１６および図１７よりも図１５において半導体基板ＳＢの主表面１２から深いところに延びている。つまり、図１５の半導体装置では、図１６および図１７の半導体装置よりも大きな電子の移動度の得られる領域が広い。このことから、図１に示す本実施の形態における半導体装置１００は、図１２および図１３に示す構成よりもオン抵抗を低減できることがわかる。
【００５６】
図１に示す本実施の形態の構成において図１２および図１３に示す構成に比較して、オン抵抗を低減できる理由は以下のように考えられる。
【００５７】
上述したように、ＤＭＯＳＦＥＴのオン時には、ｎ型のキャリアとしての電子はｎ+ソース領域ＳＲから反転層、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰを通じてｎ型ドレイン領域ＤＲに注入される。電子がｎ型高濃度領域ＨＲ内を通過する際に電子の大部分は、ｎ型高濃度領域ＨＲ内においてｎ+ソース領域ＳＲとｎ型バックゲート領域ＢＧとのｐｎ接合部よりも深い位置を通過すると考えられる。このため、そのｐｎ接合部よりも深い位置にピーク濃度を有するｎ型高濃度領域ＨＲを設けた図１の構成においてオン抵抗が低減したものと考えられる。
【００５８】
また、図２および図１３の各々の構成では、ｎ型高濃度領域ＨＲ内における大部分の電子の通過経路にｎ型高濃度領域ＨＲが存在しないため、オン抵抗が図１の構成よりも高くなったと考えられる。
【００５９】
次に、本実施の形態における半導体装置１００がカレントミラー回路でのバラツキを低減できる作用効果について説明する。
【００６０】
カレントミラー回路は、主にＭＯＳＦＥＴなどの半導体素子の過電流検出出力電流制御などの電流制御に使用されている。たとえば、ＭＯＳＦＥＴに数Ａ流れている過電流の検出において、誤作動などで電流が規格以上流れた場合に、この過電流を直接検出することは不可能である。このため、カレントミラー回路では、図１８（ａ）に示すように、検出するＭＯＳＦＥＴ（出力トランジスタ）よりも少ない電流を流すための（たとえばＭＯＳＦＥＴに流れる電流の１／１０００の電流が流れる）基準トランジスタが設けられ、この基準トランジスタに流れる電流が測定されることで、過電流が検出される。また、電流制御は、図１８（ｂ）に示すように、基準トランジスタに電流を流すことで、出力トランジスタに基準トランジスタよりも大きな電流を流すことができる（たとえばＭＯＳＦＥＴに流れる電流の１０００倍の電流が流れる）。このため、カレントミラー回路では、基準トランジスタにたとえば数百μＡ〜数ｍＡの電流を流すことで、容易にＭＯＳＦＥＴの電流制御が可能となる。なお、図１８（ａ）は、過電流を検出するためのカレントミラー回路を示す模式図である。図１８（ｂ）は、電流制御を検出するためのカレントミラー回路を示す模式図である。
【００６１】
このカレントミラー回路において、基準トランジスタに１０μＡの電流を流した場合に、出力トランジスタとしてのＤＭＯＳＦＥＴおよびＨＶＭＯＳ（High-Voltage ＭＯＳ：高耐圧ＭＯＳ）ＦＥＴの各々に流れた電流値から求まるカレントミラー比（出力電流／入力電流）を図１８（ｃ）および下記の表１に示す。なお、図１８（ｃ）は、ＤＭＯＳＦＥＴおよびＨＶＭＯＳＦＥＴのカレントミラー比の分布を示す図である。図１８（ｃ）において、横軸はカレントミラー比を示し、縦軸は標準正規分布ｆ（ｘ）を示す。
【００６２】
【表１】
2009239096.tif 000003
【００６３】
図１８（ｃ）および表１に示すように、ＤＭＯＳＦＥＴのカレントミラー比は、ＨＶＭＯＳＦＥＴのカレントミラー比よりもバラツキが大きいことがわかる。また、表１に示すように、ＤＭＯＳＦＥＴのバラツキ（３σ／average）は、ＨＶＭＯＳＦＥＴのバラツキの約４倍であることがわかる。このことから、ＨＶＭＯＳＦＥＴよりもＤＭＯＳＦＥＴの方が過電流のバラツキが大きいことがわかる。
【００６４】
また、ＤＭＯＳＦＥＴおよびＨＶＭＯＳＦＥＴの基準トランジスタに１０μＡの電流を流した場合に、それぞれの基準トランジスタのドレイン領域に電流が流れるようになる基準トランジスタの閾値電圧ＶＴＨを下記の表２に示す。なお、基準トランジスタに１０μｍの電流を流した場合のＤＭＯＳＦＥＴおよびＨＶＭＯＳＦＥＴの基準トランジスタのゲート電圧は、閾値電圧ＶＴＨから数百ｍＶ超えた値である。
【００６５】
【表２】
2009239096.tif 000004
【００６６】
また、このときの出力トランジスタであるＤＭＯＳＦＥＴおよびＨＶＭＯＳＦＥＴの閾値電圧ＶＴＨを下記の表３に示す。
【００６７】
【表３】
2009239096.tif 000005
【００６８】
表２および３より、基準トランジスタおよび出力トランジスタの各々の閾値電圧ＶＴＨのバラツキ（３σ／average）は、２、３％とほぼ同程度である。しかし、表２に示すように、ＤＭＯＳＦＥＴの基準トランジスタの閾値電圧のσ（標準偏差）は、ＨＶＭＯＳＦＥＴの基準トランジスタの閾値電圧のσの１．８倍である。また、表３に示すように、出力側のＤＭＯＳＦＥＴの閾値電圧のσは、ＨＶＭＯＳＦＥＴの閾値電圧のσの１．５倍である。このことから、ＨＶＭＯＳＦＥＴよりもＤＭＯＳＦＥＴの方が電流制御のばらつきが大きいことがわかる。
【００６９】
したがって、表１〜表３の過電流検出および電流制御のバラツキより、一般的に、ＤＯＭＯＳＦＥＴのカレントミラー回路でのバラツキはＨＶＭＯＳＦＥＴのカレントミラー回路のバラツキよりも大きいことがわかる。
【００７０】
ここで、本実施の形態のＤＭＯＳＦＥＴを備えた半導体装置１００では、キャリアが移動する領域にｎ型不純物を注入して形成されたｎ型高濃度領域ＨＲを備えている。このため、たとえばｎ型高濃度領域ＨＲのリンの注入量を２×１０12ｃｍ-3〜４×１０12ｃｍ-3とすると、ＤＭＯＳＦＥＴの閾値電圧ＶＴＨを１．０Ｖ〜１．３Ｖに低減することができる。従来のＤＭＯＳＦＥＴの閾値電圧が１．６Ｖ程度であったので、本実施の形態のＤＭＯＳＦＥＴでは閾値電圧を低減できる。このため、本実施の形態の半導体装置１００によれば、カレントミラー回路のバラツキを低減できる。
【００７１】
次に、本実施の形態における半導体装置１００が耐圧の低下を抑制できる作用効果について説明する。半導体装置１００において、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとに逆バイアスが印加されると、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合、および、ｐ型バックゲート領域ＢＧとｎ型高濃度領域ＨＲとのｐｎ接合から、ｎ-エピタキシャル層ＥＰへ空乏層が広がる。本実施の形態では、ｎ型高濃度領域ＨＲのピーク濃度は、ｐ型バックゲート領域ＢＧとｎ-エピタキシャル層ＥＰとのｐｎ接合よりも浅い。ｎ-エピタキシャル層ＥＰよりも不純物濃度が高いｎ型高濃度領域ＨＲによって、空乏層の広がりが抑制される領域が少ない。このため、耐圧の低下を抑制することができる。つまり、耐圧を確保するためには、ｎ+ソース領域ＳＲからｎ型ドレイン領域ＤＲに至るｎ-エピタキシャル層ＥＰにおいて空乏化すればよいので、半導体基板ＳＢの主表面１２にｎ型高濃度領域ＨＲが形成されていても、耐圧の低下を抑制することができる。
【００７２】
次に、本実施の形態における半導体装置１００が小型化を図ることができる作用効果について説明する。
【００７３】
本実施の形態における半導体装置１００では、ＤＭＯＳＦＥＴと他の半導体素子との分離にトレンチ分離が用いられている。このため、不純物の拡散によりＤＭＯＳＦＥＴと他の半導体素子とを分離する場合よりも、ＤＭＯＳＦＥＴを分離するために要する平面占有面積を小さくすることができる。したがって、デバイスの小型化を図ることができる。
【００７４】
また上記半導体装置１００において、素子を分離するための領域は、トレンチＴＲとトレンチＴＲを埋める充填層ＰＧとを有している。このため、半導体装置１００の小型化を図りつつ、充填層ＰＧにより、ＤＭＯＳＦＥＴと他の半導体素子とをより確実に電気的に分離できる。
【００７５】
（実施の形態２）
図１９は、本実施の形態における半導体装置の構成を示す概略断面図である。図１９に示すように、本実施の形態における半導体装置１０１は、たとえばＤＭＯＳＦＥＴを備えている。
【００７６】
図１９に示すように、本実施の形態における半導体装置１０１は、図１に示す実施の形態１における半導体装置１００と基本的には同様の構成を備えているが、フィールド絶縁膜ＦＩの端部（エッジ）１４と間隔をあけてｎ型高濃度領域ＨＲが配置されている点において異なる。
【００７７】
具体的には、ｎ型高濃度領域ＨＲは、ｎ-エピタキシャル層ＥＰを挟んでフィールド絶縁膜ＦＩと対向している。
【００７８】
ｎ型高濃度領域ＨＲは、フィールド絶縁膜ＦＩの端部１４から、たとえば０．３μｍ以上０．７μｍ以下、好ましくは０．５μｍ程度離れている。ここで、フィールド絶縁膜ＦＩの端部１４とは、いわゆるバーズビークと呼ばれる部分であり、一定の広い幅を構成する部分から幅が狭くなる始点である。このフィールド絶縁膜ＦＩの端部１４には、電界が集中する。
【００７９】
図２０は、図１９のＸＸ−ＸＸ線に沿う不純物濃度のプロファイルを示す図である。図２０において左端はフィールド絶縁膜ＦＩの端部１４を示している。この横軸の数値は、各層の位置を示す指標である。また縦軸は、それぞれの位置での不純物濃度（単位ｌｏｇ（ｃｍ-3））を示している。図２０で示す不純物は、たとえばリンである。
【００８０】
図２０に示すように、ｎ型高濃度領域ＨＲは、３．２×１０15ｃｍ-3〜７．５×１０16ｃｍ-3のｎ型不純物濃度を有している。ｎ型高濃度領域ＨＲは、ｐ型バックゲート領域ＢＧとのｐｎ接合部近傍にピーク濃度を有し、フィールド絶縁膜ＦＩの端部１４からｐ型バックゲート領域ＢＧに向けて不純物濃度が高くなる不純物濃度分布を有している。また、ｐ型バックゲート領域ＢＧには、７．５×１０16ｃｍ-3のｎ型不純物が注入されている。
【００８１】
図１９に示す上記以外の構成は、上述した図１に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８２】
続いて、本実施の形態における半導体装置１０１の製造方法について説明する。
図２１は、本実施の形態における半導体装置１０１の製造方法を示す概略断面図である。本実施の形態における半導体装置１０１の製造方法は、基本的には実施の形態１における半導体装置１００の製造方法と同様の構成を備えているが、ｎ型高濃度領域ＨＲを形成する領域において異なっている。
【００８３】
具体的には、図２１に示すように、写真製版技術により、厚いフィールド絶縁膜ＦＩの内周側で囲まれる領域を開口したレジストパターンＲＰが形成される。すなわち、フィールド絶縁膜ＦＩの端部１４にイオンが注入されないように、レジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面にたとえばリンがイオン注入される。これにより、半導体基板ＳＢの主表面に、フィールド絶縁膜ＦＩの端部１４と間隔をあけてｎ型高濃度領域ＨＲが形成される。この後、レジストパターンＲＰは除去される。
【００８４】
本実施の形態の製造方法は、上記以外の工程については実施の形態１の製造方法とほぼ同じであるため、その説明を繰り返さない。
【００８５】
以上により、図１９に示す本実施の形態の半導体装置１０１が製造される。この半導体装置１０１を実際に使用する際には、たとえば図２２および図２３に示すように用いられる。なお、図２２は、本実施の形態における半導体装置１０１の適用例を示す概略平面図である。図２２において、層間絶縁膜ＯＸ、配線ＩＮＣ１、ＩＮＣ２およびコンタクトホールＣＯ内のプラグ導電層ＰＬは省略している。図２２におけるｎ型高濃度領域ＨＲを示す点線は、上述したｎ型高濃度領域ＨＲを形成する工程を示す図２１において半導体基板ＳＢの表面に形成されたレジストパターンＲＰの開口部である。図２３は、図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
【００８６】
続いて、本実施の形態の半導体装置１０１の作用効果について説明する。
まず、本実施の形態における半導体装置１０１が耐圧の低下を抑制できる作用効果について説明する。
【００８７】
半導体装置１０１は、ｎ型高濃度領域ＨＲがフィールド絶縁膜ＦＩの端部１４と間隔をあけて配置されている。フィールド絶縁膜ＦＩの端部１４を含むバーズビークと呼ばれる領域には、電界が集中するため、耐圧が低下する。この端部１４にｎ型高濃度領域ＨＲよりも不純物濃度が低いｎ-エピタキシャル層ＥＰが配置されているので、耐圧の低下を抑制することができる。
【００８８】
次に、本実施の形態における半導体装置１０１がオン抵抗を低減できる作用効果について説明する。
【００８９】
本実施の形態におけるオン抵抗低減の効果を調べるために、図１９の半導体装置１０１の構成について、電子の移動度のシュミレーションを行なった。その結果を図２４に示す。図２４は、図１９に示す本実施の形態における半導体装置１０１に順バイアスの電圧が印加されたときの電子の移動度を示す図である。図２４において記載されている数値は、電子の移動度（単位：ｃｍ2Ｖ-1ｓ-1）である。
【００９０】
図２４に示す本実施の形態における半導体装置１０２において、ゲート電極ＧＥに相対的に正の電圧が印加されると、ゲート電極ＧＥ下のｐ型バックゲート領域ＢＧの表面に反転層であるｎ型チャネルが形成される。これにより、ｎ型のキャリアとしての電子は、ｎ+ソース領域ＳＲから、この反転層、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰを通じてｎ型ドレイン領域ＤＲに注入される。
【００９１】
実施の形態１で示した図１６、図１７と、図２４とを比較すると、たとえば４．５０×１０-7ｃｍ2Ｖ-1ｓ-1の電子の移動度を示す線は図１６および図１７よりも図２４において半導体基板ＳＢの主表面１２から深いところに延びている。つまり、図２４の半導体装置において電流が流れる領域が、図１６および図１７の半導体装置において電流が流れる領域よりも大きい。このことから、図２に示す本実施の形態における半導体装置１０２は、図１２および図１３に示す構成よりもオン抵抗を十分に低減できることがわかる。
【００９２】
さらに、上述したように、ｎ型高濃度領域ＨＲがフィールド絶縁膜ＦＩの端部１４と間隔をあけて配置されることによって、耐圧の低下を抑制することができる。このため、不純物濃度が高いｎ型不純物をｎ型高濃度領域ＨＲに注入することができる。したがって、ｎ型高濃度領域ＨＲの抵抗をさらに低減することができる。
【００９３】
（実施の形態３）
図２５は、本実施の形態における半導体装置の構成を示す概略断面図である。図２５に示すように、本実施の形態における半導体装置１０２は、たとえばＤＭＯＳＦＥＴを備えている。
【００９４】
図２５に示すように、本実施の形態における半導体装置１０２は、図１に示す実施の形態１における半導体装置１００と基本的には同様の構成を備えているが、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型の不純物が注入されたｐ型不純物領域ＩＭ４（第４の領域）をさらに備えている点において異なる。
【００９５】
具体的には、ｐ型不純物領域ＩＭ４は、フィールド絶縁膜ＦＩの下面１５から端部１４を通じて半導体基板ＳＢの主表面１２との接合部に渡る領域まで接するように設けられている。つまり、ｐ型不純物領域ＩＭ４は、バーズビークと呼ばれる領域に接するように設けられている。このｐ型不純物領域ＩＭ４は、フィールド絶縁膜ＦＩの端部１４の電界集中を緩和するために設けられている。
【００９６】
ｐ型不純物領域ＩＭ４は、本実施の形態ではｎ+ソース領域ＳＲ、ｎ型高濃度領域ＨＲおよびｎ型ドレイン領域ＤＲとは逆導電型の領域である。ただし、ｐ型不純物領域ＩＭ４は、ｎ+ソース領域ＳＲ、ｎ型高濃度領域ＨＲおよびｎ型ドレイン領域ＤＲとは同じ導電型であってもよい。この場合、ｐ型不純物領域ＩＭ４にはｐ型の不純物が注入されているので、ｎ-エピタキシャル層よりもｎ型を示す不純物濃度は低い。
【００９７】
また、ｎ型高濃度領域ＨＲは、実施の形態２と同様に、フィールド絶縁膜ＦＩの端部１４から間隔をあけて配置されている。なお、実施の形態１と同様に、ｎ型高濃度領域ＨＲは、フィールド絶縁膜ＦＩの端部１４に接するように設けられていてもよい。ｎ型高濃度領域ＨＲとｐ型不純物領域ＩＭ４とは接触していてもよく、または接触していなくてもよい。接触していない場合には、ｐ型不純物領域ＩＭ４とｎ型高濃度領域ＨＲとの間には、たとえばｎ-エピタキシャル層ＥＰが配置される。
【００９８】
続いて、図２６を参照して、本実施の形態における半導体装置１０２を構成するｐ型不純物領域の濃度について説明する。図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う不純物濃度のプロファイルを示す図である。図２６において左端はフィールド絶縁膜ＦＩの下面１５を示している。また縦軸は、それぞれの位置での不純物濃度（単位ｌｏｇ（ｃｍ-3））を示している。図２６で示す不純物は、たとえばボロンである。
【００９９】
図２６に示すように、ｐ型不純物領域ＩＭ４は、３．１×１０15ｃｍ-3以下のｐ型不純物濃度を有している。ｐ型不純物領域ＩＭ４におけるｐ型不純物濃度分布は、フィールド絶縁膜ＦＩの下面１５との接合部と、ｎ-エピタキシャル層ＥＰとの接合部との間にピーク濃度を有し、フィールド絶縁膜ＦＩの下面１５との接合部からピーク濃度に向けて高くなり、ピーク濃度からｎ-エピタキシャル層ＥＰとの接合部に向けて低くなる不純物濃度分布を有している。
【０１００】
図２５に示す上記以外の構成は、上述した図１に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０１】
続いて、本実施の形態における半導体装置１０２の製造方法について説明する。
図２７は、本実施の形態における半導体装置１０２の製造方法を示す概略断面図である。本実施の形態における半導体装置１０２の製造方法は、基本的には実施の形態１における半導体装置１００の製造方法と同様の構成を備えているが、ｎ型高濃度領域ＨＲを形成する領域およびｐ型不純物領域ＩＭ４をさらに形成する点において異なっている。
【０１０２】
具体的には、図２１を示して実施の形態２で説明したように、半導体基板ＳＢの主表面に、フィールド絶縁膜ＦＩの端部１４と間隔をあけてｎ型高濃度領域ＨＲが形成される。
【０１０３】
次に、図２７に示すように、写真製版技術により、フィールド絶縁膜ＦＩの下面１５においてｎ型高濃度領域ＨＲと近い側の領域上を開口したレジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面にたとえばボロンがイオン注入される。これにより、半導体基板ＳＢの主表面に、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型不純物領域ＩＭ４が形成される。この後、レジストパターンＲＰは除去される。
【０１０４】
本実施の形態の製造方法は、上記以外の工程については実施の形態１の製造方法とほぼ同じであるため、その説明を繰り返さない。
【０１０５】
以上により、図２５に示す本実施の形態の半導体装置１０２が製造される。この半導体装置１０２を実際に使用する際には、たとえば図２８および図２９に示すように用いることができる。なお、図２８は、本実施の形態における半導体装置１０２の適用例を示す概略平面図である。図２８において、層間絶縁膜ＯＸ、配線ＩＮＣ１、ＩＮＣ２およびコンタクトホールＣＯ内のプラグ導電層ＰＬは省略している。図２８におけるｎ型高濃度領域ＨＲを示す点線は、上述したｎ型高濃度領域ＨＲを形成する工程を示す図２７において半導体基板ＳＢの表面に形成されたレジストパターンＲＰの開口部である。図２９は、図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。
【０１０６】
続いて、本実施の形態の半導体装置１０２の作用効果について説明する。
まず、本実施の形態における半導体装置１０２が耐圧の低下を抑制できる作用効果について説明する。
【０１０７】
本実施の形態では、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型不純物領域ＩＭ４が形成されている。このｐ型不純物領域ＩＭ４は、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰとｐｎ接合を構成しており、このｐｎ接合からｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰ内に空乏層がすでに生じている。またｐ型不純物領域ＩＭ４は、フローティングな電位で低濃度であるため、擬似的な空乏層として機能し得る。このため、上記の逆バイアスの印加時には、ｐ型不純物領域ＩＭ４と、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰとのｐｎ接合による空乏層と、ｐ型不純物領域ＩＭ４による擬似的な空乏層とがすでに存在した状態で、ｐ型バックゲート領域ＢＧと、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰとのｐｎ接合からｎ-エピタキシャル層ＥＰ内への空乏層が延びることになる。よって、空乏層全体の広がりが大きくなるため、半導体装置１０２の耐圧を向上させることができる。
【０１０８】
なお、ｐ型不純物領域ＩＭ４がｎ型を示す場合であっても、フローティングな電位で低濃度であるため、擬似的な空乏層として機能し得る。このため、半導体装置１０２の耐圧を向上する効果を有している。
【０１０９】
次に、本実施の形態における半導体装置１０２がオン抵抗を低減できる作用効果について説明する。
【０１１０】
半導体装置１０１において、ゲート電極ＧＥに相対的に正の電圧が印加されると、ｎ型のキャリアとしての電子は、ｎ+ソース領域ＳＲから、ｐ型バックゲート領域ＢＧおよびｎ型高濃度領域ＨＲを通じてｎ型ドレイン領域ＤＲに注入される。この電流経路において、フィールド絶縁膜ＦＩの下面１５に接するｐ型不純物領域ＩＭ４を通るキャリアが少なく、ｎ型高濃度領域ＨＲを通るキャリアが多い。このため、フィールド絶縁膜ＦＩの下面１５に接する領域にｎ型高濃度領域ＨＲを形成しない場合であっても、図１２のｎ型高濃度領域ＨＲが形成されていない半導体装置、図１３に示すｎ型高濃度領域ＨＲが浅い位置に形成されている半導体装置に比べて、本実施の形態における半導体装置１０２はオン抵抗を十分に低減できる。
【０１１１】
ここで、本発明者は、上述した本実施の形態１〜３の半導体装置１００〜１０２と、図１２のｎ型高濃度領域ＨＲが形成されていない半導体装置とのオン抵抗および耐圧を調べた。その内容について以下に説明する。
【０１１２】
具体的には、図１に示す実施の形態１の半導体装置１００および図１９に示す実施の形態２の半導体装置１０１のｎ型高濃度領域ＨＲは、１×１０12／ｃｍ2および３×１０12／ｃｍ2の２種類のｎ型不純物濃度を有している。図２５に示す実施の形態３の半導体装置１０２のｎ型高濃度領域ＨＲは、３×１０12／ｃｍ2の１種類のｎ型不純物濃度を有している。なお、ｎ型高濃度領域ＨＲに注入するｎ型不純物は、リンである。また図１２に示す半導体装置はｎ型高濃度領域を備えていない。それぞれの半導体装置のオン抵抗および耐圧を下記の表４に示す。
【０１１３】
【表４】
2009239096.tif 000006
【０１１４】
表４に示すように、リンの注入量が３×１０12／ｃｍ2の場合、ピーク濃度がｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとのｐｎ接合部よりも深い位置に形成されたｎ型高濃度領域ＨＲが形成されている実施の形態１〜３は、ｎ型高濃度領域ＨＲが形成されていない比較例の半導体装置よりもオン抵抗を低減することができる。また、ｎ型高濃度領域ＨＲが半導体基板ＳＢの主表面１２におけるｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとの間の全面に位置していた実施の形態１の半導体装置１００では、０．７２０ｍΩｃｍ2という低いオン抵抗を実現できる。
【０１１５】
また、リンの注入量が３×１０12／ｃｍ2と１×１０12／ｃｍ2とを比較して、ｎ型高濃度領域ＨＲの不純物濃度を高くすることによって、オン抵抗をより低減できる。
【０１１６】
なお、フィールド絶縁膜ＦＩの端部１４と間隔をあけてｎ型高濃度領域ＨＲを配置した実施の形態２の半導体装置１０１およびフィールド絶縁膜ＦＩの下面１５に接する領域にｐ型不純物領域ＩＭ４を配置した実施の形態３における半導体装置１０２は、ｎ型高濃度領域ＨＲが形成されていない比較例の半導体装置よりもオン抵抗が低く、実施の形態１よりも耐圧を向上することができる。
【０１１７】
電流経路を構成する抵抗は、ｐ型バックゲート領域ＢＧの抵抗（図２５において領域Ｐ１の抵抗）、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置する領域の抵抗（図２５において領域Ｐ２の抵抗）、およびフィールド絶縁膜ＦＩ下に位置するｎ-エピタキシャル層ＥＰの抵抗（図２５において領域Ｐ３の抵抗）の主に３つである。上述した内容から、この３つの抵抗のうち、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置する領域の抵抗が、オン抵抗の低減に大きく寄与することがわかった。つまり、この領域を高濃度にすれば、図２５に示すように、フィールド絶縁膜ＦＩの下部に擬似的な空乏層となるｐ型不純物領域ＩＭ４を設けても、オン抵抗を十分に抵抗できることがわかった。
【０１１８】
（実施の形態４）
図３０は、本実施の形態における半導体装置の構成を示す概略断面図である。図３０に示すように、本実施の形態における半導体装置１０３は、たとえばＨＶＭＯＳＦＥＴを備えている。
【０１１９】
図３０に示すように、本実施の形態における半導体装置１０３は、図１に示す実施の形態１における半導体装置１００と基本的には同様の構成を備えているが、ｐ型バックゲート領域ＢＧの形状およびｎ型高濃度領域ＨＲの配置において異なる。
【０１２０】
具体的には、ｎ型高濃度領域ＨＲは、ｐ型バックゲート領域ＢＧと間隔をあけて配置されている。すなわち、ｎ型高濃度領域ＨＲは、ｎ-エピタキシャル層ＥＰを挟んでｐ型バックゲート領域ＢＧと対向している。
【０１２１】
また、ｐ型バックゲート領域ＢＧのピーク濃度の位置は、図１に示す実施の形態１の半導体装置１００のｐ型バックゲート領域ＢＧのピーク濃度の位置よりも半導体基板ＳＢの主表面１２から深い。より具体的には、本実施の形態におけるＨＶＭＯＳとしての半導体装置１０３のｐ型バックゲート領域ＢＧのピーク濃度は、主表面１２からたとえば１μｍ以上３μｍに位置している。一方、実施の形態１〜３のＤＭＯＳＦＥＴを備えた半導体装置１００〜１０２のｐ型バックゲート領域ＢＧのピーク濃度は、主表面１２からたとえば１μｍ未満（図２では約０．１６μｍ）に位置している。
【０１２２】
図３０に示す上記以外の構成は、上述した図１に示す構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２３】
続いて、本実施の形態における半導体装置１０３の製造方法について説明する。
図３１〜３４は、本実施の形態における半導体装置１０３の製造方法を工程順に示す概略断面図である。本実施の形態における半導体装置１０３の製造方法は、基本的には実施の形態１における半導体装置１００の製造方法と同様の構成を備えているが、ｐ型バックゲート領域ＢＧおよびｎ型高濃度領域ＨＲを形成する工程において異なっている。
【０１２４】
具体的には、まず、図５〜７に示して実施の形態１で説明したように、半導体基板ＳＢの主表面上にフィールド絶縁膜ＦＩが形成されるとともに、半導体基板ＳＢの主表面にｎ型ドレイン領域ＤＲが形成される。
【０１２５】
次に、図３１に示すように、写真製版技術により、厚いフィールド絶縁膜ＦＩで覆われていない領域を開口したレジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面のｎ-エピタキシャル層ＥＰにたとえばボロンがイオン注入される。この後、たとえば８００℃の温度で熱処理を行なうことにより、半導体基板ＳＢの主表面にｐ型バックゲート領域ＢＧとなるべきｐ型不純物領域が形成される。この後、ｐ型バックゲート領域ＢＧの閾値電圧ＶＴＨを決めるために、半導体基板ＳＢの主表面にたとえばボロンがさらにイオン注入される。これにより、ｐ型不純物領域からｐ型バックゲート領域ＢＧが形成される。この後、レジストパターンＲＰは除去される。
【０１２６】
次に、図３２に示すように、ｐ型バックゲート領域ＢＧと間隔をあけた位置から、フィールド絶縁膜ＦＩにおいてｎ型ドレイン領域ＤＲの外周側と接触している位置までの領域を開口したレジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面にたとえばリンがイオン注入される。これにより、半導体基板ＳＢの主表面に、ｎ型高濃度領域ＨＲが形成される。この後、レジストパターンＲＰは除去される。
【０１２７】
次に、実施の形態１と同様に、半導体基板ＳＢの主表面に、図３３に示すゲート絶縁膜ＧＩおよび図３４に示すゲート電極ＧＥが形成される。次に、実施の形態１と同様に、図３０に示すように、半導体基板ＳＢの主表面に、ｎ+ソース領域ＳＲが形成される。
【０１２８】
本実施の形態の製造方法は、上記以外の工程については実施の形態１の製造方法とほぼ同じであるため、その説明を繰り返さない。
【０１２９】
以上により、図３０に示す本実施の形態の半導体装置１０３が製造される。この半導体装置１０３は、たとえば図３５および図３６に示すように用いられる。なお、図３５は、本実施の形態における半導体装置１０３の適用例を示す概略平面図である。図３５において、層間絶縁膜ＯＸ、配線ＩＮＣ１、ＩＮＣ２およびコンタクトホールＣＯ内のプラグ導電層ＰＬは省略している。図３５におけるｎ型高濃度領域ＨＲを示す点線は、上述したｎ型高濃度領域ＨＲを形成する工程を示す図３２において半導体基板ＳＢの表面に形成されたレジストパターンＲＰの開口部である。図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。
【０１３０】
以上より、本実施の形態における半導体装置１０３によれば、順方向の電圧が印加されると、実施の形態１〜３と同様に、ｎ型高濃度領域ＨＲを通るキャリアが多い。このため、オン抵抗を十分に低減するＨＶＭＯＳＦＥＴを備えた半導体装置１０３を実現できる。
【０１３１】
（実施の形態５）
図３７は、本実施の形態における半導体装置の構成を示す概略断面図である。図３７に示すように、本実施の形態における半導体装置１０４は、たとえばＨＶＭＯＳＦＥＴを備えている。
【０１３２】
図３７に示すように、本実施の形態における半導体装置１０４は、図４に示す実施の形態４における半導体装置１０３と基本的には同様の構成を備えているが、フィールド絶縁膜ＦＩの端部１４と間隔をあけてｎ型高濃度領域ＨＲが配置されている点において異なる。
【０１３３】
具体的には、実施の形態２と同様に、ｎ型高濃度領域ＨＲは、ｎ-エピタキシャル層ＥＰを挟んでフィールド絶縁膜ＦＩと対向している。ｎ型高濃度領域ＨＲとフィールド絶縁膜ＦＩとの間隔などは、実施の形態２と同様である。
【０１３４】
本実施の形態の製造方法は、上記以外の工程については実施の形態１または４の製造方法とほぼ同じであるため、その説明を繰り返さない。
【０１３５】
続いて、本実施の形態における半導体装置１０４の製造方法について説明する。図３８は、本実施の形態における半導体装置１０４の製造方法を示す概略断面図である。図３８を参照して、本実施の形態における半導体装置１０４の製造方法は、基本的には実施の形態４における半導体装置１０３の製造方法と同様の構成を備えているが、ｎ型高濃度領域ＨＲを形成する工程において異なっている。
【０１３６】
具体的には、図３８に示すように、ｐ型バックゲート領域ＢＧと外周側に間隔をあけた位置から、フィールド絶縁膜ＦＩの端部１４と間隔をあけた位置までの領域を開口したレジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面にたとえばリンがイオン注入される。これにより、半導体基板ＳＢの主表面に、フィールド絶縁膜ＦＩの端部１４と間隔をあけて、ｎ型高濃度領域ＨＲが形成される。この後、レジストパターンＲＰは除去される。
【０１３７】
本実施の形態の製造方法は、上記以外の工程については図５〜７に示す実施の形態１または図３１、３３〜３５に示す実施の形態４の製造方法とほぼ同じであるため、その説明を繰り返さない。
【０１３８】
以上により、図３７に示す本実施の形態の半導体装置１０４が製造される。この半導体装置１０４を実際に使用する際には、たとえば図３９および図４０に示すように用いられる。なお、図３９は、本実施の形態における半導体装置１０４の適用例を示す概略平面図である。図３９において、層間絶縁膜ＯＸ、配線ＩＮＣ１、ＩＮＣ２およびコンタクトホールＣＯ内のプラグ導電層ＰＬは省略している。図３９におけるｎ型高濃度領域ＨＲを示す点線は、上述したｎ型高濃度領域ＨＲを形成する工程で用いられるレジストパターンＲＰの開口部である。図４０は、図３９のＸＬ−ＸＬ線に沿う断面図である。
【０１３９】
以上より、本実施の形態における半導体装置１０４によれば、順方向の電圧が印加されると、実施の形態１〜３と同様に、ｎ型高濃度領域ＨＲを通るキャリアが多い。このため、オン抵抗を低減することができる。また、実施の形態２と同様に、半導体装置１０４は、ｎ型高濃度領域ＨＲがフィールド絶縁膜ＦＩの端部１４と間隔をあけて配置されている。このため、電界が集中するフィールド絶縁膜ＦＩの端部１４にｎ型高濃度領域ＨＲよりも不純物濃度が低いｎ-エピタキシャル層ＥＰが配置されるので、耐圧の低下を抑制することができる。したがって、オン抵抗を十分に低減し、かつ耐圧を向上するＨＶＭＯＳＦＥＴを備えた半導体装置１０４が実現できる。
【０１４０】
（実施の形態６）
図４１は、本実施の形態における半導体装置の構成を示す概略断面図である。図４１に示すように、本実施の形態における半導体装置１０５は、たとえばＨＶＭＯＳＦＥＴを備えている。
【０１４１】
図４１に示すように、本実施の形態における半導体装置１０５は、図４に示す実施の形態４における半導体装置１０３と基本的には同様の構成を備えているが、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型の不純物が注入されたｐ型不純物領域ＩＭ４（第３の領域）をさらに備えている点において異なる。
【０１４２】
具体的には、実施の形態３と同様に、ｐ型不純物領域ＩＭ４は、フィールド絶縁膜ＦＩの下面１５から端部１４を通じて半導体基板ＳＢの主表面１２との接合部まで渡る領域に接するように設けられている。また、ｎ型高濃度領域ＨＲは、実施の形態２と同様に、フィールド絶縁膜ＦＩの端部１４から間隔をあけて配置されている。
【０１４３】
続いて、本実施の形態における半導体装置１０５の製造方法について説明する。図４２は、本実施の形態における半導体装置１０５の製造方法を示す概略断面図である。図４２を参照して、本実施の形態における半導体装置１０５の製造方法は、基本的には実施の形態４における半導体装置１０３の製造方法と同様の構成を備えているが、ｎ型高濃度領域ＨＲを形成する領域およびｐ型不純物領域ＩＭ４をさらに形成する点において異なっている。
【０１４４】
具体的には、図３８に示して実施の形態４で説明したように、半導体基板ＳＢの主表面に、フィールド絶縁膜ＦＩの端部１４と間隔をあけてｎ型高濃度領域ＨＲが形成される。
【０１４５】
次に、図４２に示すように、写真製版技術により、フィールド絶縁膜ＦＩの下面１５においてｎ型高濃度領域ＨＲと近い側の領域上を開口したレジストパターンＲＰが形成される。このレジストパターンＲＰをマスクとして、半導体基板ＳＢの主表面にたとえばボロンがイオン注入される。これにより、半導体基板ＳＢの主表面に、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型不純物領域ＩＭ４が形成される。この後、レジストパターンＲＰは除去される。
【０１４６】
本実施の形態の製造方法は、上記以外の工程については図５〜７に示す実施の形態１、図３１、３３〜３５に示す実施の形態４または図３８に示す実施の形態５の製造方法とほぼ同じであるため、その説明を繰り返さない。
【０１４７】
以上により、図４１に示す本実施の形態の半導体装置１０５が製造される。この半導体装置１０５を実際に使用する際には、たとえば図４３および図４４に示すように用いられる。なお、図４３は、本実施の形態における半導体装置１０５の適用例を示す概略平面図である。図４３において、層間絶縁膜ＯＸ、配線ＩＮＣ１、ＩＮＣ２およびコンタクトホールＣＯ内のプラグ導電層ＰＬは省略している。図４３におけるｎ型高濃度領域ＨＲを示す点線は、上述したｎ型高濃度領域ＨＲを形成する工程で用いられたレジストパターンＲＰの開口部である。図４４は、図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図である。
【０１４８】
以上より、本実施の形態における半導体装置１０４によれば、順方向の電圧が印加されると、実施の形態１〜３と同様に、ｎ型高濃度領域ＨＲを通るキャリアが多い。このため、オン抵抗を十分に低減することができる。
【０１４９】
また、実施の形態３と同様に、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型不純物領域ＩＭ４が形成されているので、逆バイアスの印加時には、ｐ型不純物領域ＩＭ４と、ｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰとのｐｎ接合による空乏層と、ｐ型不純物領域ＩＭ４による擬似的な空乏層とがすでに存在した状態で、ｐ型バックゲート領域ＢＧとｎ型高濃度領域ＨＲおよびｎ-エピタキシャル層ＥＰとのｐｎ接合からｎ-エピタキシャル層ＥＰ内への空乏層が延びることになる。よって、空乏層全体の広がりが大きくなるため、半導体装置１０２の耐圧を向上させることができる。したがって、オン抵抗を十分に低減し、かつ耐圧を向上するＨＶＭＯＳＦＥＴを備えた半導体装置１０４を実現できる。
【０１５０】
ここで、本発明者は、上述した本実施の形態４〜６の半導体装置１０３〜１０５と、図４５のｎ型高濃度領域ＨＲが形成されていない半導体装置とのオン抵抗および耐圧を調べた。その内容について以下に説明する。
【０１５１】
なお、図４５は、ｎ型高濃度領域が形成されていない半導体装置を示す概略断面図である。図４５における半導体装置は、ｎ型高濃度領域ＨＲ以外の構成は、図３０に示す実施の形態４と同様である。
【０１５２】
具体的には、図３０に示す実施の形態４の半導体装置１０３、図３７に示す実施の形態５の半導体装置１０４、図４１に示す実施の形態６の半導体装置１０５のｎ型高濃度領域ＨＲは、１×１０12／ｃｍ2のｎ型不純物濃度を有している。なお、ｎ型高濃度領域ＨＲに注入するｎ型不純物は、リンである。それぞれの半導体装置のオン抵抗および耐圧を下記の表５に示す。
【０１５３】
【表５】
2009239096.tif 000007
【０１５４】
表５に示すように、ピーク濃度がｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとのｐｎ接合部よりも深い位置に形成されたｎ型高濃度領域ＨＲが形成されている実施の形態４〜６は、ｎ型高濃度領域が形成されていない比較例の半導体装置よりもオン抵抗を低減することができる。また、ｎ型高濃度領域ＨＲが半導体基板ＳＢの主表面１２におけるｐ型バックゲート領域ＢＧとｎ+ソース領域ＳＲとの間の全面に位置していた実施の形態４の半導体装置１０３では、１．１０８ｍΩｃｍ2という低いオン抵抗を実現できる。
【０１５５】
なお、フィールド絶縁膜ＦＩの下面１５に接する領域にｐ型不純物領域ＩＭ４を配置した実施の形態６における半導体装置１０５は、ｎ型高濃度領域が形成されていない比較例の半導体装置よりもオン抵抗が低く、実施の形態４よりも耐圧を向上することができる。
【０１５６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１５７】
【図１】本発明の実施の形態１における半導体装置を構成を示す概略断面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分の不純物濃度のプロファイルを示す図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う部分の不純物濃度のプロファイルを示す図である。
【図４】図１のＩＶ−ＩＶ線に沿う部分の不純物濃度のプロファイルを示す図である。
【図５】本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の適用例を示す概略平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図である。
【図１２】本発明の実施の形態１の構成からｎ型高濃度領域ＨＲを省略した構成を示す概略断面図である。
【図１３】本発明の実施の形態１の構成においてｎ型高濃度領域ＨＲのピーク濃度位置がｎ+ソース領域ＳＲ下端位置よりも浅い場合の構成を示す概略断面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う部分の不純物濃度のプロファイルを示す図である。
【図１５】本発明の実施の形態１における半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。
【図１６】図１２の半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。
【図１７】図１３の半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。
【図１８】（ａ）は過電流を検出するためのカレントミラー回路を示す模式図であり、（ｂ）は電流制御を検出するためのカレントミラー回路を示す模式図であり、（ｃ）はＤＭＯＳＦＥＴおよびＨＶＭＯＳＦＥＴのカレントミラー比の分布を示す図である。
【図１９】本発明の実施の形態２における半導体装置の構成を示す概略断面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿う不純物濃度のプロファイルを示す図である。
【図２１】本発明の実施の形態２における半導体装置の製造方法を示す概略断面図である。
【図２２】本発明の実施の形態２における半導体装置の適用例を示す概略平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
【図２４】本発明の実施の形態２における半導体装置に順バイアスの電圧が印加されたときの電子の移動度を示す図である。
【図２５】本発明の実施の形態３における半導体装置の構成を示す概略断面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う不純物濃度のプロファイルを示す図である。
【図２７】本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。
【図２８】本発明の実施の形態３における半導体装置の適用例を示す概略平面図である。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。
【図３０】本発明の実施の形態４における半導体装置の構成を示す概略断面図である。
【図３１】本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。
【図３２】本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。
【図３３】本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。
【図３４】本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。
【図３５】本発明の実施の形態４における半導体装置の適用例を示す概略平面図である。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。
【図３７】本発明の実施の形態５における半導体装置の構成を示す概略断面図である。
【図３８】本発明の実施の形態５における半導体装置の製造方法を示す概略断面図である。
【図３９】本発明の実施の形態５における半導体装置の適用例を示す概略平面図である。
【図４０】図３９のＸＬ−ＸＬ線に沿う断面図である。
【図４１】本発明の実施の形態６における半導体装置の構成を示す概略断面図である。
【図４２】本発明の実施の形態６における半導体装置の製造方法を示す概略断面図である。
【図４３】本発明の実施の形態６における半導体装置の適用例を示す概略平面図である。
【図４４】図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図である。
【図４５】ｎ型高濃度領域が形成されていない半導体装置を示す概略断面図である。
【符号の説明】
【０１５８】
１２  主表面、１４  端部、１５  下面、１００〜１０５  半導体装置、ＢＧ  ｐ型バックゲート領域、ＢＵ  ｎ+埋込層、ＣＯ  コンタクトホール、ＤＲ  ｎ型ドレイン領域、ＥＰ  エピタキシャル層、ＦＩ  フィールド絶縁膜、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＨＲ  ｎ型高濃度領域、ＩＭ１  ｐ型領域、ＩＭ２  ｐ型不純物領域、ＩＭ３  ｐ+型不純物領域、ＩＭ４  ｐ型不純物領域、ＩＮＣ１，ＩＮＣ２  配線、ＯＸ  層間絶縁膜、ＰＧ  充填層、ＰＬ  プラグ導電層、ＲＰ  レジストパターン、ＳＢ  半導体基板、ＳＲ  ｎ+ソース領域、ＴＲ  トレンチ。
【図１】
2009239096.tif 000008
【図２】
2009239096.tif 000009
【図３】
2009239096.tif 000010
【図４】
2009239096.tif 000011
【図５】
2009239096.tif 000012
【図６】
2009239096.tif 000013
【図７】
2009239096.tif 000014
【図８】
2009239096.tif 000015
【図９】
2009239096.tif 000016
【図１０】
2009239096.tif 000017
【図１１】
2009239096.tif 000018
【図１２】
2009239096.tif 000019
【図１３】
2009239096.tif 000020
【図１４】
2009239096.tif 000021
【図１５】
2009239096.tif 000022
【図１６】
2009239096.tif 000023
【図１７】
2009239096.tif 000024
【図１８】
2009239096.tif 000025
【図１９】
2009239096.tif 000026
【図２０】
2009239096.tif 000027
【図２１】
2009239096.tif 000028
【図２２】
2009239096.tif 000029
【図２３】
2009239096.tif 000030
【図２４】
2009239096.tif 000031
【図２５】
2009239096.tif 000032
【図２６】
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【図２７】
2009239096.tif 000034
【図２８】
2009239096.tif 000035
【図２９】
2009239096.tif 000036
【図３０】
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【図３１】
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【図３２】
2009239096.tif 000039
【図３３】
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【図３４】
2009239096.tif 000041
【図３５】
2009239096.tif 000042
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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