(57)【要約】      （修正有）【課題】複数のＨＯＴ領域を分離する複数のＳＴＩを備えた半導体装置において。境界領域の複数のＳＴＩのミスアラインメントによるボイドを排除する製造方法を提供する。【解決手段】基板４００上にＢＯＸ層４０１を形成し、ＢＯＸ層４０１上にＳＯＩ層４０２を形成し、ＢＯＸ層４０１の一端にサイドウォール構造を形成し、ＢＯＸ層４０１に隣接し、サイドウォール構造によってＢＯＸ層から分離してエピタキシャル層４０３を形成し、ＢＯＸ層４０１とサイドウォール構造に対して非選択にエッチング液を用いた反応性イオンエッチによりＳＴＩ領域４０４ａ，４０４ｂ，４０４ｃを形成した後、酸化物で充填する。【選択図】図４
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【特許請求の範囲】
【請求項１】
上面を有する基板と、
ＢＯＸ層、ＳＯＩ層、および前記ＳＯＩ層内の第１のシャロウトレンチアイソレーションを含むＳＯＩ領域と、
エピタキシャル層、前記エピタキシャル層内の第２のシャロウトレンチアイソレーションを含むバルク領域と、
前記ＳＯＩ領域と前記バルク領域間の第３のシャロウトレンチアイソレーションを備え、
前記第３のシャロウトレンチアイソレーションは、前記ＢＯＸ層の垂直端および前記基板の上面と接している半導体デバイス。
【請求項２】
前記第３のシャロウトレンチアイソレーションは、前記エピタキシャル層の垂直部分と接している請求項１記載の半導体デバイス。
【請求項３】
上面を有する基板を用意し、
前記基板上にＢＯＸ層を形成し、
前記ＢＯＸ層上にＳＯＩ層を形成し、
前記ＢＯＸ層の一端にサイドウォール構造を形成し、
前記ＢＯＸ層に隣接し、前記サイドウォール構造によって前記ＢＯＸ層から分離してエピタキシャル層を形成し、
前記ＢＯＸ層に対して非選択的かつ前記サイドウォール構造に対して非選択にエッチング液を用いた反応性イオンエッチを行い、
前記トレンチを酸化物で充填する、半導体デバイスの製造方法。
【請求項４】
前記反応性イオンエッチにより、前記ＢＯＸ層の一部および前記サイドウォール構造を除去する請求項３記載の方法。
【請求項５】
前記反応性イオンエッチにより、前記ＢＯＸ層の垂直面を露出させる請求項３記載の方法。
【請求項６】
前記反応性イオンエッチにより、前記ＢＯＸ層の垂直面から前記エピタキシャル層の垂直面に渡って前記基板の表面を露出させる請求項５記載の方法。
【請求項７】
前記トレンチを充填して、ボイドの無いシャロウトレンチアイソレーションとする請求項６記載の方法。
【発明の詳細な説明】
【優先権の主張】
【０００１】
本出願は、西暦２００８年３月１７日付の米国仮出願番号６１／０３７，３０８の優先権出願であり、その内容は参照によって明らかにここに組込まれる。
【技術分野】
【０００２】
本発明の種々の実施形態は半導体に関連する。
【背景技術】
【０００３】
シリコン−オン−インシュレータ（ＳＯＩ）技術は、半導体デバイスおよびデバイスプロセスの進歩に多大に貢献している。１つの利点は、異なるシリコン結晶配向がシングルチップの中で使用される構造を提供するハイブリッド配向技術（ＨＯＴ）の使用である。一例として、シリコン基板は（１００）の結晶配向を有し、シリコン領域は（１１０）の結晶配向を有する。シリコン領域は、シャロウトレンチアイソレーション領域（ＳＴＩ）で囲まれた埋め込み酸化領域（ＢＯＸ）上に配置される。シリコン領域に種結晶を置くことによって、シリコン領域のシリコンが種結晶の配向に従って成長する。その結果は、同じチップで使用される異なるシリコン結晶質配向となる。
【０００４】
デバイスサイズの変更と比べて、異なる配向は、基板の配向の選択により特有の回路デバイスに対する調節を許容する。例えば、（ｌ００）配向を有するシリコン層上に構築された複数のｎＦＥＴおよびｐＦＥＴの間の差は、これらのデバイスのうちの一方を（１１０）配向を有するシリコン層に選択的に移動させることにより、両方のデバイスで同じデザインルールを保ちつつ、最小にできる。
【０００５】
従来のプロセス技術は、バルク半導体領域とＳＯＩ領域間の境界のＳＴＩ領域におけるエラーの潜在性に対処できない。
【発明の概要】
【０００６】
本発明の種々の実施形態は、バルク領域とＳＯＩ領域間の境界でＳＴＩプロセスを改善することに関する。
【図面の簡単な説明】
【０００７】
【図１】図１はシリコンバルク領域とシリコンＳＯＩ領域間の境界を示す図。
【図２ａ】図２ａはＳＴＩ領域および潜在的なエラーが生じる従来のプロセス技術を示す図。
【図２ｂ】図２ｂはＳＴＩ領域および潜在的なエラーが生じる従来のプロセス技術を示す図。
【図２ｃ】図２ｃはＳＴＩ領域および潜在的なエラーが生じる従来のプロセス技術を示す図。
【図２ｄ】図２ｄはＳＴＩ領域および潜在的なエラーが生じる従来のプロセス技術を示す図。
【図３ａ】図３ａは本発明の種々の実施形態に従ったプロセス技術を示す図。
【図３ｂ】図３ｂは本発明の種々の実施形態に従ったプロセス技術を示す図。
【図４】図４は本発明の種々の実施形態に従ったＳＴＩ領域を示す図。
【図５】図５は発明の種々の実施形態に従った半導体デバイスのＳＯＩ領域とバルク領域における回路を示す図。
【発明を実施するための形態】
【０００８】
本発明の１つ以上の実施形態は、半導体デバイスの異なる領域間のＳＴＩ領域の形成に関する。
【０００９】
後述する説明において、種々の接続が複数の素子間で示されている。これらの接続は、一般的におよび他の方法で指定されなければ、直接であっても間接であってもよく、本明細書ではこの点に限定されるものではない。
【００１０】
１つ以上の実施形態に従えば、埋め込み酸化物層が基板上または基板内に形成される。その後、バルクマテリアルの異なる配向が埋め込み酸化物層上に堆積されるかもしくは成長される。その後、種々の回路が第１の配向を備えた半導体中および第２の配向を備えた半導体中に形成される。
【００１１】
ＳＯＩ／バルクハイブリッド基板の種々の用途が提案されている。１つの用途は、アール・ハノン他(R.Hannon, et al.)による「Symp. on VLSI Tech. Dig., p.66,2000」の論文およびティー・ヤマダ他(T. Yamada, et al.)による「Symp. on VLSI Tech. Dig., p.112,2002」の論文によって示唆されている混載ＤＲＡＭ向けである。両論文には、複数のＤＲＡＭがバルク領域に埋め込まれ、複数のロジックデバイスがＳＯＩ領域に埋め込まれたＳＯＩ／バルクハイブリッドウェハが開示されている。他の用途は、エム・ヤング他(M. Yang, et al.)による「IEDM Tech. Dig., p.453,2003」の論文に記載されているＨＯＴ（ハイブリッド配向技術）を使用した高機能ＣＭＯＳロジック向けである。ＨＯＴは、ＳＯＩ領域内のシリコンが［１００］結晶方位を備え、ＳＯＩ領域上にｎＦＥＴを備え、かつ[１１０]結晶方位を備えたバルク領域上にｐＦＥＴを備えたＳＯＩ／バルクハイブリッドウェハを使用する。
【００１２】
ＨＯＴウェハの具体的な断面が図１に示されている。ＨＯＴデバイスの製造プロセスは以下の通りである。最初に、第１の配向（例えば、［１１０］配向）のバルク基板が用意される。次に、バルク基板１００上に酸化物１０１が成長される。次に、シリコン層（ここではＳＯＩ層）１０２が酸化物１０１上に堆積される。この時点で、酸化物１０１は埋められているので、酸化物１０１はＢＯＸ（埋められた酸化物）１０１と呼ばれる。このウェハは、［１００］結晶方位を備えたＳＯＩ層１０２、ＢＯＸ（埋められた酸化物）１０１、および［１１０］結晶方位を備えた基板１００を含んでいる。
【００１３】
次に、マスク層（図示せず）がＳＯＩ表面上に形成される。このマスク層、ＳＯＩおよびＢＯＸが、従来のリソグラフィおよびＲＩＥ（リアクティブイオンエッチング)技術を使用してパターン化される。
【００１４】
次に、露出したサイドウォールにサイドウォールスペーサ１０３が形成される。その後、エピタキシャル層１０４が基板１００の露出した基板表面上に成長される。ここで、エピタキシャル層１０４が基板上に直接成長されるので、エピタキシャル層１０４は基板１００のそれと同じ結晶配向に従う。ここで、基板１００は、エピタキシャル層の成長の際の配向のための種子となる。最後に、マスク層を除去した後に、シリコン窒化物層(ＳｉＮ)１０５が全体表面上に形成される。
【００１５】
説明を容易とするために、［１００］配向を備えたＳＯＩはＳＯＩ（１００）領域１０６と称する。［１１０］配向を備えたバルク領域はバルク（１１０）領域１０７と称する。
【００１６】
サイドウォールスペーサ１０３は、エピタキシャル領域１０４内の種々の回路からＳＯＩ領域１０２内の種々の回路を分離するために必要とされる素子分離を単独では提供しない。従って、ハイブリッドウェハは、有効に二つの領域を分離するために、ＳＯＩ領域１０６とバルク領域１０７の間に境界領域を持たなければならない。
【００１７】
従って、異なる３つのタイプの分離構造が必要とされる。つまり、バルク領域１０７用の分離構造、分離構造あるいはＳＯＩ領域１０６、およびバルク領域とＳＯＩ領域間の境界用の分離構造である。
【００１８】
従来のＳＴＩ（シャロウトレンチアイソレーション）技術は、バルク領域１０７およびＳＯＩ領域１０６の両方で分離構造として広く使用されている。しかしながら、標準的なＳＴＩプロセスは境界領域内で問題を引き起こす。
【００１９】
ＨＯＴにおける従来のＳＴＩプロセスが図２ａ〜図２ｄに示されている。図１から図２ａまでの遷移に、ＳｉＮ層１０５が従来のリソグラフィ技術およびＲＩＥ技術を使用してパターン化される。その後、酸化物とＳｉＮに対し選択的に（選択的にエッチングしない）シリコンＲＩＥが適用される。
【００２０】
その結果として、比較的深いトレンチ１０８ａがバルク領域１０７内に形成され、比較的浅いトレンチ１０８ｂがＳＯＩ領域１０６上に形成される。深さの差は、シリコン酸化物層１０１がその表面でエッチングを止めることに起因している。シリコン酸化物層１０１が基板１００の上部よりも高いので、トレンチ１０８ａおよび１０８ｂの深さが相違する。
【００２１】
境界領域では、図２ａに示されるように、ＢＯＸ  １０１層の端部で形成された段部およびスペーサ１０３がトレンチ１０８ｃ内に残る。言いかえれば、より浅い部分およびより深い部分が１つのトレンチ内で同時に形成される。図２ｂでは、トレンチ１０８ａ〜１０８ｃが酸化物で満たされている。その後、酸化物が従来の化学的機械的研磨（ＣＭＰ）技術を使用して平坦化される。
【００２２】
その結果が図２ｃであり、３つの異なる分離構造が存在している。つまり、バルク領域１０７内のＳＴＩ  １０９ａ、ＳＯＩ領域１０６内のＳＴＩ  １０９ｂ、およびバルク領域１０７とＳＯＩ領域１０６の間の境界内のＳＴＩ  １０９ｃである。
【００２３】
図２ｃは、トレンチ１０８ｃを埋めてＳＴＩ １０９ｃを形成する理想的なモデルを示している。しかしながら、パターン化されたＳＴＩでは、バルク領域１０７とＳＯＩ領域１０６の間の境界に対していくばくかのミスアラインメントが常に生じる。図２ｄは標準的なミスアラインメント状況を示している。図２ｄにおいて、サイドウォールスペーサ１０３は、バルク領域１０７とＳＯＩ領域１０６の間の境界上に渡って形成されたトレンチ内において中心から外れている。中心から外れたアラインメントのために、より深い部分（バルク領域１０７側の）は所望されたよりもより狭くなる。絶縁物で満たしてＳＴＩ １０９ｃを形成するとき、絶縁物はトレンチを完全には満たさず、それによってボイド１１０が生じる。このボイド１１０は、バルク領域１０７とＳＩＯ領域１０６の間で所望の分離レベルが達成されるのを妨げる。
【００２４】
バルク領域１０７とＳＯＩ領域１０６の間の境界でのボイド１１０の発生は、ＳＴＩ領域１０９ｃ自体の幅に依存することが知られている。ＳＴＩ領域１０９ｃが狭い場合、ボイド１１０が発生する機会が増加する。ＳＴＩ領域１０９ｃが広い場合、ボイド１１０が発生する機会は減少する。種々の回路の寸法の減少は、結果として、領域間の充分な分離を図った上で、効果的に可能な限りＳＴＩ領域を狭く形成するための要望である。
【００２５】
例えば、大きな寸法のＳＴＩは混載ＤＲＡＭの用途では許容される。これら混載ＤＲＡＭの用途（ｅＤＲＡＭの用途）では、ＳＴＩ  １０９ｃは、種々のロジック回路からＤＲＡＭアレイを分離するために境界で使用される。各領域（ＤＲＡＭアレイおよび種々のロジック回路）が比較的大きいので、ＳＴＩ  １０９ｃのサイズのインパクトは、チップサイズ上で抑制できる。他方では、小さな寸法がＨＯＴの用途で要求される。ＨＯＴの場合、ｐＦＥＴからｎＦＥＴを分離するために、境界にＳＴＩが必要とされる。要するに、ＨＯＴ環境では、ＳＴＩは種々のデバイスを個々に分離しているが、大きなメモリのアレイまたは種々のロジック回路間では分離していない。個別のＳＴＩ境界発生の数のために、ｎＦＥＴ／ｐＦＥＴ分離は、ｎＦＥＴ／ｐＦＥＴ分離のための最小寸法のサイズおよびチップに生じるｎＦＥＴ／ｐＦＥＴ分離の大きな数のために、チップサイズに大きな影響を与える。従って、ミスアラインメントはＨＯＴ用途においては深刻な問題である。
【００２６】
図３ａ〜図３ｂは本発明の種々の実施形態を示している。図３ａは、バルク基板２００、ＢＯＸ層２０１、ＳＯＩ層２０２、エピタキシャル層２０３およびシリコン窒化物層２０５の断面図を示している。図１から、シリコン窒化物層１０５がパターン化されている。次に、選択シリコンＲＩＥエッチングの代わりに、非選択ＲＩＥエッチング（酸化物に対して選択的でない）が使用された。この結果が図３ａに示されている。ここで、ＳＯＩ層２０２、ＢＯＸ層２０１、スペーサ１０３（図１からの）、エピタキシャル層２０３、および基板１００は、同じエッチレートでエッチされた。同様の形状のトレンチ２０５ａ、２０５ｂ、および２０５ｃが、バルク領域２０７内、ＳＯＩ領域２０６内、および２つの領域２０７と２０６の間の境界内に形成された。
【００２７】
次に、図３ｂにおいて、酸化物が複数のトレンチ内に充填され、ＣＭＰにより平坦化され、それによってＳＴＩ領域２０８ａ、２０８ｂ、および２０８ｃが形成される。図３ａおよび図３ｂの形成工程は、サイドウォールスペーサ１０３を囲むトレンチ２０５ｃの埋め込みを排除しかつトレンチ２０５ｃを出来る限り完全に埋め込まないことにより、ボイド１１３を排除する。従って、いかなるミスアラインメントにもかかわらず、トレンチ２０８ｃの埋め込み工程によるサイドウォールスペーサ１０３の干渉を防ぐことにより、ボイド１１３の形成が排除される。
【００２８】
ＳＴＩ  ２０８ｃは、ＢＯＸ層２０１の垂直部分、基板２００の水平部分およびエピタキシャル層２０３の垂直部分と接するように示されている。
【００２９】
図２ｃおよび図２ｄでは対照的に、境界領域におけるＳＴＩはＢＯＸ層の垂直端と接していない。むしろ、ＳＴＩ  １０９ｃは単にＢＯＸ  １０１の水平部分と接している。ＳＴＩ  １０９ｃは、サイドウォールスペーサ１０３の垂直部分と接している。
【００３０】
図４および図５は付加的な最終工程を示している。
【００３１】
図４は、基板４００、ＢＯＸ層４０１、ＳＯＩ層４０２、エピタキシャル層４０３、およびバルク領域４０６内、ＳＯＩ領域４０５内、およびバルク領域４０６とＳＯＩ領域４０５との間の境界内のＳＴＩ領域４０４ａ、４０４ｂ、および４０４ｃをそれぞれ示している。ここで、図３ｂのシリコン窒化物層２０４は標準プロセスによって除去されている。
【００３２】
図５は、バルク領域５０６内およびＳＯＩ領域５０５内の完成された種々の素子を示している。ここで、図５は、基板５００、ＢＯＸ層５０１、ＳＯＩ層５０２、エピタキシャル層５０３、およびバルク領域５０６内、ＳＯＩ領域５０５内、およびバルク領域５０６とＳＯＩ領域５０５との間の境界内のＳＴＩ領域５０４ａ、５０４ｂおよび５０４ｃをそれぞれ示している。素子５０７および５０８はＳＯＩ層５０２上に形成されており、ＳＴＩ  ５０４ｂによって互いに分離されている。素子５０９および５１０はエピタキシャル層５０３上に形成されており、ＳＴＩ  ５０４ａによって互いに分離されている。素子５０８および５０９は、バルク領域５０６とＳＯＩ領域５０５の間の境界上のＳＴＩ  ５０４ｃによって分離されている。
【００３３】
ＢＯＸ層は、基板上にＢＯＸ層として積層するのではなく、エッチングにより基板に形成してもよいことが理解される。この変形例では、エピタキシャル層は堆積されず、バルク領域内のＳＴＩ領域が基板内に直接形成される。これはエピタキシャル層を分離して堆積する必要がないことにより、プロセスがより容易となる。
【図１】
2009267375.tif 000003
【図２ａ】
2009267375.tif 000004
【図２ｂ】
2009267375.tif 000005
【図２ｃ】
2009267375.tif 000006
【図２ｄ】
2009267375.tif 000007
【図３ａ】
2009267375.tif 000008
【図３ｂ】
2009267375.tif 000009
【図４】
2009267375.tif 000010
【図５】
2009267375.tif 000011
【手続補正書】
【提出日】平成21年7月29日(2009.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バルク基板と、
前記バルク基板の第１領域上に形成されたＢＯＸ層と、
前記ＢＯＸ層上に形成されたＳＯＩ層と、
前記ＢＯＸ層および前記ＳＯＩ層に対し前記バルク基板に達するように形成された第１のトレンチが酸化物で埋められた第１のシャロウトレンチアイソレーションを含むＳＯＩ領域と、
前記バルク基板の第２領域上に形成されたエピタキシャル層と、
前記エピタキシャル層に対し前記バルク基板に達するように形成された第２のトレンチが酸化物で埋められた第２のシャロウトレンチアイソレーションを含むバルク領域と、
前記ＳＯＩ領域と前記バルク領域の間の境界で前記バルク基板に達するように形成された第３のトレンチが酸化物で埋められた第３のシャロウトレンチアイソレーションとを具備したことを特徴とする半導体デバイス。
【請求項２】
前記バルク基板は［１１０］配向を備え、かつ前記ＳＯＩ層は［１００］配向を備えていることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
バルク基板を用意し、
前記基板の第１領域上にＢＯＸ層を形成し、
前記ＢＯＸ層上にＳＯＩ層を形成し、
前記ＢＯＸ層の一端にサイドウォールスペーサを形成し、
前記ＢＯＸ層に隣接し、前記サイドウォールスペーサによって前記ＢＯＸ層から分離して前記バルク基板の第２領域上にエピタキシャル層を形成し、
前記ＢＯＸ層に対して非選択かつ前記サイドウォールスペーサに対して非選択となる条件の反応性イオンエッチングにより前記ＳＯＩ層、ＢＯＸ層、前記サイドウォールスペーサ、および前記エピタキシャル層をエッチングして、前記ＢＯＸ層および前記ＳＯＩ層に対し前記バルク基板に達する第１のトレンチ、前記エピタキシャル層に対し前記バルク基板に達する第２のトレンチ、および前記ＳＯＩ層と前記エピタキシャル層の間の境界で前記バルク基板に達する第３のトレンチをそれぞれ形成し、
全面に酸化物を堆積した後、平坦化を行って、前記第１、第２、および第３のトレンチが前記酸化物で埋められた第１、第２、および第３のシャロウトレンチアイソレーションを形成する、ことを特徴とする半導体デバイスの製造方法。
【請求項４】
前記ＳＯＩ層を形成した後に、前記ＳＯＩ層およびＢＯＸ層を反応性イオンエッチングにより選択的にエッチングして、前記バルク基板の前記第１領域上にのみ前記ＢＯＸ層およびＳＯＩ層を残すことを特徴とする請求項３記載の半導体デバイスの製造方法。
【請求項５】
前記バルク基板は［１１０］配向を備え、かつ前記ＳＯＩ層は［１００］配向を備えていることを特徴とする請求項３記載の半導体デバイスの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図３ａ〜図３ｂは本発明の種々の実施形態を示している。図３ａは、バルク基板２００、ＢＯＸ層２０１、ＳＯＩ層２０２、エピタキシャル層２０３およびシリコン窒化物層２０４の断面図を示している。図１から、シリコン窒化物層１０５がパターン化されている。次に、選択シリコンＲＩＥエッチングの代わりに、非選択ＲＩＥエッチング（酸化物に対して選択的でない）が使用された。この結果が図３ａに示されている。ここで、ＳＯＩ層２０２、ＢＯＸ層２０１、スペーサ１０３（図１からの）、エピタキシャル層２０３、および基板１００は、同じエッチレートでエッチされた。同様の形状のトレンチ２０５ａ、２０５ｂ、および２０５ｃが、バルク領域２０７内、ＳＯＩ領域２０６内、および２つの領域２０７と２０６の間の境界内に形成された。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
次に、図３ｂにおいて、酸化物が複数のトレンチ内に充填され、ＣＭＰにより平坦化され、それによってＳＴＩ領域２０８ａ、２０８ｂ、および２０８ｃが形成される。図３ａおよび図３ｂの形成工程は、サイドウォールスペーサ１０３を囲むトレンチ２０５ｃの埋め込みを排除しかつトレンチ２０５ｃを出来る限り完全に埋め込まないことにより、ボイド１１３を排除する。従って、いかなるミスアラインメントにもかかわらず、トレンチ２０５ｃの埋め込み工程によるサイドウォールスペーサ１０３の干渉を防ぐことにより、ボイド１１３の形成が排除される。
【外国語明細書】
2009267375000001.pdf