(57)【要約】【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。【選択図】図９
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタ形成領域と、バイポーラトランジスタ形成領域と、ヒューズ素子形成領域とを有する半導体基板を準備する工程（ａ）と、
前記ＭＯＳトランジスタ形成領域にゲート電極及びソースドレイン領域を形成する工程（ｂ）と、
前記ＭＯＳトランジスタ形成領域を除いて、前記半導体基板の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜を形成する工程（ｃ）と、
前記シリコン膜の露出部分、ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記積層膜における前記バイポーラトランジスタ形成領域に形成された部分の一部は、真性ベースとなり、前記真性ベースと隣接した部分はベース電極となることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｃ）では、超高真空化学気相堆積法により前記積層膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン膜における前記ヒューズ素子形成領域の上に形成された部分に不純物を導入する工程（ｆ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記不純物はＮ型の不純物であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記IV族元素は、ゲルマニウムであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記IV族元素は、ゲルマニウム及び炭素であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）では、前記半導体基板の上にコバルト膜を堆積した後、熱処理を行うことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記シリコン膜のうち前記ヒューズ素子形成領域の上に形成された部分の膜厚は５ｎｍ以上且つ３０ｎｍ以下であり、前記コバルト膜の膜厚は前記シリコン膜の膜厚の３．６４分の１以上であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記熱処理は、７００℃以上且つ８５０℃以下の温度で行うことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にヒューズ素子を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置にはメモリ回路の冗長回路を使うビットを指定したり、アナログ回路の抵抗値を調整したりするために、ヒューズ素子が用いられている。
【０００３】
ヒューズ素子には、レーザ照射によりウェハ状態におけるチップ上のメタル配線を切断するレーザ溶断型のヒューズ素子及びチップ外部から与える信号によって切断をする電気ヒューズ素子等がある。
【０００４】
レーザ溶断型のヒューズ素子は、パッケージ封入前にしかプログラミングをすることができない。一方、電気ヒューズ素子は、パッケージ封入後においてもプログラミングをすることができる。電気ヒューズ素子は、検査コスト等の削減に効果があるので、今後、半導体装置に広く用いられると予想されている。
【０００５】
電気ヒューズ素子は、例えば多結晶シリコン等の半導体層とコバルトシリサイド層とによって形成された細長い形状を持つ積層体である。積層体に電圧を印加することにより、コバルトシリサイド層をエレクトロマイグレーションにより溶断する。
【０００６】
電気ヒューズ素子を備えた半導体装置の一例として、移動体通信用の半導体チップがある。移動体通信用の半導体チップは、高周波回路、メモリ回路及び電源回路等を１チップ化する必要がある。このため、シリコンゲルマニウム（ＳｉＧｅ）又はシリコンゲルマニウムカーボン（ＳｉＧｅＣ）等を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）と金属−酸化膜−半導体（ＭＯＳ）トランジスタと電気ヒューズ素子とを同一のウェハ上に形成する必要がある。
【０００７】
ＨＢＴとヒューズ素子とを形成する場合に、ＨＢＴのベース引き出し電極とヒューズ素子とを共にＳｉＧｅ又はＳｉＧｅＣ層をシリサイド化することにより形成する方法が知られている（例えば、特許文献１を参照。）。
【０００８】
以下に、従来のＨＢＴとＭＯＳトランジスタとヒューズ素子とを備えた半導体装置の製造方法について図面を参照して説明する。
【０００９】
まず、図１２に示すように、（１００）面を主面とするシリコン単結晶からなるＰ型のＳｉ基板３０１の、ＨＢＴを形成する領域にＮ型の埋め込み型不純物層３０２を形成後、全面にＮ型エピタキシャル層３０３を形成する。続いて、素子分離として、ディープトレンチ３０６、シャロートレンチ３０７Ａ及びシャロートレンチ３０７Ｂを形成する。なお、ディープトレンチ３０６の直下には分離用Ｐ型拡散層３０８を形成する。この後、ＨＢＴのＮ型コレクタ引き出し層３０９を形成する。また、ＭＯＳトランジスタ形成領域にウェル３１０、ゲート酸化膜３１１、ゲート電極３１２を形成する。続いて温度が約９５０℃、時間が約１０秒の熱処理を行い、不純物を活性化させる。引き続きLightly Doped Drain（ＬＤＤ）領域（図示せず）、ＬＤＤサイドウォール３１４、ソースドレイン領域３１５を形成する。続いて温度が約１０００℃、時間が約１０秒の熱処理を行い、ソースドレイン領域３１５の不純物を活性化する。なおゲート電極３１２は多結晶シリコンで形成されており、膜厚は約２００ｎｍである。
【００１０】
次に、図１３に示すように、ＭＯＳトランジスタ形成領域に膜厚が約５０ｎｍのシリコン酸化膜３１６と、膜厚が約１００ｎｍの多結晶シリコン膜３１７とを形成する。続いて、Ｓｉ基板３０１上に膜厚が約７０ｎｍのＳｉバッファ層（図示せず）を形成した後、膜厚が約７０ｎｍのＳｉＧｅＣ膜をエピタキシャル成長する。これにより、単結晶のＳｉからなるＮ型エピタキシャル層３０３の上には、厚さが約７０ｎｍのＳｉＧｅＣ膜３１９が形成される。また、シャロートレンチ３０７Ａ、シャロートレンチ３０７Ｂ及び多結晶シリコン膜３１７の上には、厚さが約３０ｎｍの多結晶シリコンと、厚さが約３５ｎｍの多結晶ＳｉＧｅＣとからなる多結晶のＳｉＧｅＣ／Ｓｉ膜３２０が形成される。ＳｉＧｅＣ膜３１９及びＳｉＧｅＣ／Ｓｉ膜３２０には、in-situドープによりボロン（Ｂ）を導入しＰ型とする。
【００１１】
次に、図１４に示すように、Ｓｉ基板３０１上の全面に膜厚が約３０ｎｍのシリコン酸化膜３２１及び膜厚が約５０ｎｍで濃度約３×１０15ｃｍ-3のリンを含むＮ型多結晶シリコン膜３２２を連続して堆積する。その後、フォトリソグラフィーとドライエッチングを用いてエミッタ形成領域においてＮ型多結晶シリコン膜３２２を選択的にエッチングし、その後ウェットエッチングにより、シリコン酸化膜３２１を除去し、エミッタ開口部３２３を形成する。
【００１２】
次に、図１５に示すように、膜厚が４００ｎｍ程度で濃度が１×１０20ｃｍ-3〜５×１０20ｃｍ-3程度のリンを含むＮ型多結晶シリコン３２４を堆積する。続いて、フォトリソグラフィーにより、Ｎ型多結晶シリコン膜３２４をエミッタ電極となる部分以外をリソグラフィーとドライエッチングにより選択的にエッチングし、レジスト除去は行わず引き続き、ウェットエッチングによりシリコン酸化膜３２１を除去する。次に、外部ベースの抵抗を低減するために、多結晶のＳｉＧｅＣ／Ｓｉ層３２０に、基板表面に実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギー約８ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でボロンの追加注入を行う。その後、酸素プラズマアッシング等によりレジストを除去する。
【００１３】
次に、図１６に示すように、フォトリソグラフィーとドライエッチングにより、ＨＢＴ形成領域及びヒューズ素子形成領域以外のＳｉＧｅＣ／Ｓｉ膜３２０、多結晶シリコン膜３１７を選択的に除去する。ＳｉＧｅＣ／Ｓｉ膜３２０のうちＨＢＴ形成領域においてシャロートレンチ３０７Ａの上に形成された部分３２０Ａはベース電極となる。また、シャロートレンチ３０７Ｂの上に形成された部分３２０Ｂは、ヒューズ素子となる。
【００１４】
次に、Ｓｉ基板上に厚さが約３０ｎｍ〜１００ｎｍ程度の酸化膜を堆積した後、温度が約９００度で、時間が約１０秒の熱処理を行って、エミッタ電極３２４からＳｉＧｅＣ膜３１９中にリンを拡散させてエミッタ層３２６を形成する。続いて、異方性エッチングによりシリコン酸化膜をエッチングし、エミッタ電極３２４の側面上にサイドウォール３２５を形成する。このとき、ＨＢＴのエミッタ電極３２４の上面、ベース電極となるＳｉＧｅＣ／Ｓｉ層３２０Ａの上面、Ｎ型コレクタ引き出し層３０９の上面、ＭＯＳトランジスタのゲート電極３１２、ソースドレイン領域３１５の上面、及びヒューズ素子となるＳｉＧｅＣ／Ｓｉ層３２０Ｂの上面は露出している。
【００１５】
次に、図１７に示すように、スパッタリングにより、Ｓｉ基板上にＣｏ膜を約１０ｎｍ形成した後、温度が約５００度で、時間が約６０秒の１回目の熱処理(１ｓｔ.ＲＴＡ)を行い、ＨＢＴのエミッタ電極３２４の上部、ＳｉＧｅＣ／Ｓｉ層３２０Ａの上部、Ｎ型コレクタ引き出し層３０９の上部、ＭＯＳトランジスタのゲート電極３１２、ソースドレイン部３１５の上部及びＳｉＧｅＣ／Ｓｉ層３２０Ｂの上部においてＣｏとＳｉとを反応させてＣｏＳｉ膜３２７Ａ〜ＣｏＳｉ膜３２７Ｆを形成する。その後、硫酸と過酸化水素水の混合液により未反応のＣｏを除去し、その後、温度が約８００度で、時間が約１０秒の２回目の熱処理(２ｎｄ．ＲＴＡ)を行い、ＣｏＳｉ膜をＣｏＳｉ2膜へ相転移させる。
【００１６】
この後、図示を省略するが、コンタクトプラグ及び配線等を形成することによりＨＢＴとＭＯＳトランジスタとヒューズ素子とを備えた半導体装置が得られる。
【００１７】
以下において、電気ヒューズを備えた半導体装置の動作について図面を参照して説明する。
【００１８】
図１８は、ヒューズ素子の切断動作及びヒューズ素子の状態の読み出し動作に必要な回路構成図を示している（例えば、特許文献２を参照。）。なお、ここでは、ヒューズ素子２０１の１個分に必要な回路構成を示しているが、通常、半導体装置には、数個〜１０００個のヒューズ素子が配列され、ヒューズ素子の数に対応して図１８に示す回路が必要となる。
【００１９】
図１８に示すように、ヒューズ素子２０１の一方の端子は、配線２０５Ａを介して、電源端子（電圧３．６Ｖ）２１１と接続されている。ヒューズ素子２０１の他方の端子は、配線２０５Ｂを介してカット用トランジスタ２１２のドレイン及びリード用トランジスタ２１３のドレインと接続されている。また、リファレンス抵抗素子２１４の一方の端子は、電源端子２１５（電圧３．６Ｖ）と接続されており、リファレンス抵抗素子２１４の他方の端子は、リード用トランジスタ２１６のドレインと接続されている。また、差動アンプ２１７の一方の端子は、ヒューズ素子２０１とリード用トランジスタ２１３との中間点と接続され、差動アンプ２１７の他方の端子は、リード用トランジスタ２１６のドレインと接続されている。また、カット用トランジスタ２１２、リード用トランジスタ２１３及び２１６のソースは、接地ノードと接続されている。
【００２０】
また、ヒューズ素子２０１の抵抗値は、切断前が１００Ω程度であり、切断後が１ｋΩ以上である。リファレンス抵抗素子２１４は、抵抗値が５００Ω程度であり、ヒューズ素子２０１の切断前の抵抗値と切断後の抵抗値との中間の値となるように設計されている。ＶＣは、電気ヒューズのカット信号であり、ＶＲは、リード信号である。
【００２１】
＜電気ヒューズ素子２０１切断する動作について＞
ヒューズ素子２０１を切断するときには、カット信号ＶＣを３．６Ｖにする。このようにすると、ヒューズ素子２０１には、電源電圧３．６Ｖからカット用トランジスタ２１２による電圧降下分を差し引いた約３Ｖの電圧がかかり、数ｍＡ〜数１０ｍＡの電流が流れる。これにより、発生するジュール熱によってヒューズ素子２０１を構成するシリサイド膜のエレクトロマイグレーションが加速されて、ヒューズ素子２０１は断線状態となる。
【００２２】
＜読み出し動作について＞
ヒューズ素子２０１が断線状態にあるか導通状態にあるかを読み出すときには、リード信号ＶＲを３．６Ｖにする一方で、カット信号ＶＣを０Ｖにする。このようにすると、図１８に示す回路では、ヒューズ素子２０１とリファレンス抵抗素子２１４とに電流が流れ、抵抗値の差による電位差を差動アンプ２１７によって増幅し、増幅された電位差の値に基づいて、ヒューズ素子２０１が断線状態にあるか導通状態にあるかを検出する。例えば、ヒューズ素子２０１が断線状態にある場合には、ヒューズ素子２０１による電圧降下が小さいので、差動アンプ２１７によって増幅された電位差は大きくなる。この場合には、ヒューズ素子２０１が断線状態であることが検出できる。
【００２３】
以上のように、ヒューズ素子はその抵抗値によって読み出しを行うため、プログラミング前はリファレンス抵抗よりも十分に小さく、プログラミング後はリファレンス抵抗よりも十分大きくする必要がある。
【特許文献１】特開２００７−２０７８３１号公報
【特許文献２】特開２００７−４２７８０号公報
【非特許文献１】R.A. Donatona 他 "Appl.Phys.Lett." ７０巻、１０号、１９９７年、ｐ．１０
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、上記従来の半導体装置の製造方法では、ＨＢＴ形成領域、ＭＯＳトランジスタ形成領域、ヒューズ素子形成領域に同時にコバルトシリサイド膜を形成するため、次のような制約がある。
【００２５】
まず、コバルトシリサイド膜を形成する２ｎｄ．ＲＴＡを、８５０℃以上の温度で行うとシリサイド膜の凝集が生じる。ＭＯＳトランジスタのゲート電極の線幅が０．１８μｍ以下の場合にはシリサイド膜の凝集により一部が断線してしまう。このため、シート抵抗がＣｏＳｉ2のシート抵抗３Ω／sq.よりも高くなってしまい、シリサイド化の目的である低抵抗化ができない。
【００２６】
一方、２ｎｄ．ＲＴＡを７００度以下の温度で行うと、ソースドレイン形成時のイオン注入により生じた結晶欠陥が完全に回復しない。このため、ＣｏがＳｉ基板中の結晶欠陥に沿ってＳｉ基板中に深く拡散してしまい、ソースドレインとウェル間の接合リークが生じる。
【００２７】
以上のようなＭＯＳトランジスタの不具合を発生させないために、２ｎｄ．ＲＴＡは７００℃以上且つ８５０℃以下の範囲で行う必要がある。
【００２８】
一方、ＨＢＴ及びヒューズ素子においては、多結晶のＳｉＧｅＣ／Ｓｉ膜上にコバルトシリサイドを形成する。Ｓｉ膜上にＣｏをスパッタして熱処理する場合には、６００℃以上の温度で行えばＣｏＳｉからＣｏＳｉ2への相転移が生じ、シート抵抗を３Ω／sq.程度の低抵抗にできる。しかし、ＳｉＧｅＣ上に直接Ｃｏをスパッタして熱処理を行った場合には、Ｇｅ及びＣの存在によりＣｏとＳｉの反応が阻害される。このため、８００℃まではＣｏＳｉ2への相転移がほとんど生じず、ＣｏＳｉのままとなりシート抵抗が約８０Ω／sq.となる。また、８００℃〜８５０℃の範囲では、ＣｏＳｉ2への相転移が一部で生じ、ＣｏＳｉとＣｏＳｉ2とが混在した膜となる（例えば、非特許文献１を参照。）。このため熱処理温度が８００℃から８５０℃の範囲では、シート抵抗が８０Ω／sq.から３Ω／sq.へと次第に低下する。つまり、熱処理温度によってシート抵抗が大きくばらついてしまう。
【００２９】
ベース電極については、ある程度シート抵抗を低くできればよいため、ＣｏＳｉ2への相転移が生じる８００℃以上の温度で熱処理を行えば大きな不具合が生じるおそれは小さい。しかし、ヒューズ素子については、抵抗値の精度が必要となるため、シート抵抗の値のばらつきが大きな問題となる。ウェハ面内においては１０℃〜２０℃程度の温度のばらつきが生じる。このため、シート抵抗が最も高い点と最も低い点では約３０Ω／sq.の差が出てしまう。例えば、２回目の熱処理において処理温度をウェハ面内の平均で８４０℃となるように設定すると、ウェハ面内における実際の温度は８３０℃〜８５０℃の範囲となる。このため、シート抵抗は約３４Ω／sq.〜３Ω／sq.の範囲でばらつく。
【００３０】
抵抗値が１００Ωのヒューズ素子を、シート抵抗の値が完全にＣｏＳｉ2へ相転移した３Ω／sq.であるとして設計した場合、ヒューズ素子の実際の抵抗値は１００Ω〜１１００Ωの範囲でばらつく。このように、リファレンス抵抗（５００Ω)よりも抵抗が大きいヒューズ素子が形成された場合には、半導体装置が誤動作するおそれがある。
【００３１】
ヒューズ素子の抵抗のばらつきを低減するために、ヒューズ素子におけるシリサイド化をＭＯＳトランジスタ及びＨＢＴと別にすることも考えられるが、この場合には、工程が増加し、製造コストが増加してしまう。
【００３２】
本発明は、前記従来の問題を解決し、シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００３３】
前記の目的を達成するため、本発明は半導体装置の製造方法を、混晶膜とシリコン膜との積層膜を形成した後、シリコン膜のみをシリサイド化する構成とする。
【００３４】
具体的に、本発明に係る半導体装置の製造方法は、ＭＯＳトランジスタ形成領域と、バイポーラトランジスタ形成領域と、ヒューズ素子形成領域とを有する半導体基板を準備する工程（ａ）と、ＭＯＳトランジスタ形成領域にゲート電極及びソースドレイン領域を形成する工程（ｂ）と、ＭＯＳトランジスタ形成領域を除いて、半導体基板の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜を形成する工程（ｃ）と、シリコン膜の露出部分、ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｄ）とを備えていることを特徴とする。
【００３５】
本発明の半導体装置の製造方法は、混晶膜と、シリコン膜とが順次積層された積層膜を形成する工程と、シリコン膜の露出部分、ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程とを備えている。このため、シリサイド形成時の２回目の熱処理を０．１８μｍ以下の細線のゲート電極においてシリサイド凝集による断線が起こらない温度以下としても、ヒューズ素子となるシリサイド膜を完全にＣｏＳｉ2に転位させることができる。従って、トリミング前のヒューズ素子の抵抗をリファレンス抵抗よりも確実に小さくすることが可能となる。
【００３６】
本発明の半導体装置の製造方法において、積層膜におけるバイポーラトランジスタ形成領域に形成された部分の一部は、真性ベースとなり、真性ベースと隣接した部分はベース電極となる構成としてもよい。
【００３７】
本発明の半導体装置の製造方法において、工程（ｃ）では、超高真空化学気相堆積法により積層膜を形成してもよい。
【００３８】
本発明の半導体装置の製造方法において、シリコン膜におけるヒューズ素子形成領域の上に形成された部分に不純物を導入する工程（ｆ）をさらに備えている構成としてもよい。この場合において、不純物はＮ型の不純物とすればよい。
【００３９】
このようにすれば、ヒューズ素子においてシリサイド膜の粒界に不純物が析出する。これにより、ヒューズ素子のエレクトロマイグレーションが生じやすくなり、低い電圧でプログラミングが可能となる。また、不純物の一部は積層膜の下層に拡散する。下層の混晶膜がＰ型の場合には、Ｎ型の不純物が導入されることによりシート抵抗が上昇する。このため、シリサイド膜がある場合には、シリサイド膜に流れる電流密度が高くなり、プログラミング時の電流をさらに低減することが可能となる。また、シリサイド膜が切断された後は、ヒューズ素子の抵抗が高くなる。従って、リファレンス抵抗の抵抗値を大きくすることができ、読み出し時の誤検出を低減することができる。
【００４０】
本発明の半導体装置の製造方法において、IV族元素は、ゲルマニウムであっても、ゲルマニウム及び炭素であってもよい。
【００４１】
本発明の半導体装置の製造方法において、工程（ｄ）では、半導体基板の上にコバルト膜を堆積した後、熱処理を行う構成としてもよい。
【００４２】
本発明の半導体装置の製造方法において、シリコン膜のうちヒューズ素子形成領域の上に形成された部分の膜厚は５ｎｍ以上且つ３０ｎｍ以下であり、コバルト膜の膜厚はシリコン膜の膜厚の３．６４分の１以上である構成としてもよい。
【００４３】
コバルトシリサイド膜はコバルトが１に対し、シリコンが３．６３の膜厚の割合で反応し形成される。このため、ヒューズ素子形成領域に形成されたシリコン膜が全てコバルトと反応した時点において、シリコン以外のIV族元素の存在によりコバルトとシリコンの反応は阻害される。従って、積層膜の下層へのコバルトはほとんど拡散しないので、ヒューズ素子形成領域におけるシリサイド膜の膜厚を薄く制御することができる。その結果、ヒューズ素子のシリサイド膜においてエレクトロマイグレーションを生じやすくすることが可能となり、プログラミング時の電流を低減することができる。
【００４４】
本発明の半導体装置の製造方法において、熱処理は、７００℃以上且つ８５０℃以下の温度で行えばよい。
【発明の効果】
【００４５】
本発明に係る半導体装置の製造方法によれば、シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できる。
【発明を実施するための最良の形態】
【００４６】
本発明の一実施形態について図面を参照して説明する。図１〜１０は、一実施形態に係る半導体装置の製造工程を工程順に示している。
【００４７】
まず、図１に示すように、（１００）面を主面とするシリコン単結晶からなるＰ型のシリコン（Ｓｉ）基板１１の、ＨＢＴ形成領域１１ＡにＮ型の埋め込み不純物層１２を形成した後、全面にＮ型のエピタキシャル層１３を形成する。
【００４８】
次に、図２に示すようにＨＢＴ形成領域１１ＡとＭＯＳトランジスタ形成領域１１Ｂとを分離するディープトレンチ１６及び第１のシャロートレンチ１７Ａと、ＨＢＴ形成領域１１Ａにおいてコレクタ領域２８を分離する第２のシャロートレンチ１７Ｂと、ヒューズ素子形成領域となる第３のシャロートレンチ１７Ｃとを形成する。ディープトレンチ１６は、基板１１に形成された凹部に埋め込まれた多結晶シリコン膜１４及びそれを囲むシリコン酸化膜１５からなる。第１のシャロートレンチ１７Ａ、第２のシャロートレンチ１７Ｂ及び第３のシャロートレンチ１７Ｃは、それぞれエピタキシャル層１３に埋め込まれたシリコン酸化膜からなる。なお、ディープトレンチ１６の直下には分離用Ｐ型拡散層１８を形成する。ディープトレンチ１６の深さは約３μｍであり、第１のシャロートレンチ１７Ａ、第２のシャロートレンチ１７Ｂ及び第３のシャロートレンチ１７Ｃの深さは０．３μｍである。
【００４９】
次に、ＨＢＴ形成領域１１Ａにおける第２のシャロートレンチ１７Ｂにより他の領域と分離された領域に、Ｎ型のコレクタ引き出し層１９を形成する。Ｎ型コレクタ引き出し層１９は、ＨＢＴのコレクタ層となる埋め込み不純物層１２を金属配線と接続するための引き出し層となる
次に、図３に示すように、既知の方法によりＭＯＳトランジスタ形成領域１１Ｂにウェル２０、ゲート酸化膜２１及びゲート電極２２を形成する。続いて温度が約９５０℃、時間が約１０秒の熱処理を行い、不純物を活性化させる。引き続きＬＤＤ（Lightly Doped Drain）領域（図示せず）、ＬＤＤサイドウォール２３及びソースドレイン領域２５を形成する。続いて温度が約１０００度、時間が約１０秒の熱処理を行い、ＭＯＳトランジスタのソースドレイン領域２５の不純物を活性化する。なおゲート電極２２は多結晶シリコンからなり、膜厚は約２００ｎｍである。
【００５０】
次に、図４に示すように、基板１１上の全面に膜厚が約５０ｎｍのシリコン酸化膜２６と、膜厚が約１００ｎｍのシリコン多結晶膜２７とを順次堆積する。この後、シリコン多結晶膜２７におけるＨＢＴ形成領域１１Ａとヒューズ素子形成領域１１Ｃの上に形成された部分を、フォトリソグラフィーとドライエッチングを用いて選択的にエッチングする。続いて、シリコン酸化膜２６におけるＨＢＴ形成領域１１Ａとヒューズ素子形成領域１１Ｃの上に形成された部分を、ウェットエッチングによりを除去する。
【００５１】
次に、図５に示すように、超高真空化学気相堆積（ＵＨＶ−ＣＶＤ：ultrahigh vacuum chemical vapor deposition）法により、基板１１上の全面に厚さが約７０ｎｍのＳｉバッファ層（図示せず）を形成した後、混晶膜であるシリコンゲルマニウムカーボン（ＳｉＧｅＣ）膜をエピタキシャル成長し、引き続きＳｉ膜をエピタキシャル成長する。なお、ＳｉＧｅＣ膜のＧｅ及びＣの含有率はそれぞれ約２５％及び０．１％とする。
【００５２】
ＵＨＶ−ＣＶＤ法を用いて、高真空状態においてＳｉＧｅＣ膜等をエピタキシャル成長すると、成長反応が表面のみで生じ、成長レートが強い面方位依存性を示す。このため、Ｓｉ単結晶層の表面（例えば（１００）面）と、ポリシリコン層及び酸化膜の表面とでは結晶成長速度が異なる。つまり、多くの結晶方位が存在するポリシリコン膜及び非晶質である絶縁膜の表面における成長レートが遅くなる。実験によれば、ポリシリコン層及び酸化膜の上では、Ｓｉ単結晶層の（１００）面上に比べて成長レートが約半分になる。ＳｉＧｅＣ膜に続いて高真空状態で成長されるＳｉ膜についても同様にポリシリコン層及び酸化膜の上では、Ｓｉ単結晶層の（１００）面上に比べて成長レートが約半分になる。従って、コレクタ領域２８の上に形成されたＳｉＧｅＣ膜２９Ａ及びＳｉ膜３０Ａの膜厚よりも、第１のシャロートレンチ１７Ａ、第２のシャロートレンチ１７Ｂ、第３のシャロートレンチ１７Ｃ及びシリコン多結晶膜２７の上に形成された多結晶ＳｉＧｅＣ膜２９Ｂ及び多結晶Ｓｉ膜３０Ｂの膜厚は薄くなる。
【００５３】
このため、シリコン単結晶であるコレクタ領域２８の上には、厚さが約７０ｎｍのバッファ層と、厚さが約４５ｎｍのＳｉＧｅＣ膜２９Ａと、厚さが２５ｎｍのＳｉ膜３０Ａとが順次積層された第１の積層膜３１Ａが形成される。第１の積層膜３１Ａは、後の工程を経て真性ベースとなる。一方、第１のシャロートレンチ１７Ａ、第２のシャロートレンチ１７Ｂ、第３のシャロートレンチ１７Ｃ及びシリコン多結晶膜２７の上には、厚さが約３０ｎｍの多結晶シリコン膜であるバッファ層の上に、厚さが約２０ｎｍの多結晶ＳｉＧｅＣ膜２９Ｂと、厚さが約１５ｎｍの多結晶Ｓｉ膜３０Ｂとが順次積層された第２の積層膜３１Ｂが形成される。第２の積層膜３１Ｂのうち真性ベースとなる第１の積層膜３１Ａの両側方の部分は後の工程を経てベース電極となる。また、ヒューズ素子形成領域１１Ｃの第３のシャロートレンチ１７Ｃの上に形成された部分は後の工程を経てヒューズ素子となる。なお、Ｓｉ膜３０Ａの膜厚は５ｎｍ〜３０ｎｍの範囲で適宜変化させてよく、これに対応して多結晶Ｓｉ膜３０Ｂの膜厚も変化する。
【００５４】
なお、in-situドープにより、ＳｉＧｅＣ膜２９Ａ及び多結晶ＳｉＧｅＣ膜２９Ｂにはボロン（Ｂ）を導入しＰ型とする。ボロンの濃度は約５．０×１９ｃｍ-3とする。
【００５５】
次に、図６に示すように、基板１１上の全面に膜厚が約３０ｎｍのシリコン酸化膜３３及び膜厚が約５０ｎｍで濃度約３×１０15ｃｍ-3のリンを含む第１のＮ型多結晶シリコン膜３４を連続して堆積する。その後、フォトリソグラフィーとドライエッチングを用いてエミッタ形成領域の第１のＮ型多結晶シリコン膜３４を選択的にエッチングし、その後ウェットエッチングにより、シリコン酸化膜３３を除去し、エミッタ開口部３５を形成する。
【００５６】
次に、図７に示すように、膜厚が４００ｎｍ程度で濃度が１×１０20ｃｍ-3〜５×１０20ｃｍ-3程度のリンを含む第２のＮ型多結晶シリコン膜を堆積する。この後、第２のＮ型多結晶シリコン膜をリソグラフィーとドライエッチングにより選択的にエッチングし、エミッタ電極３６を形成する。引き続きレジスト除去を行わず、ウェットエッチングによりシリコン酸化膜３３を除去する。第２のＮ型多結晶シリコン膜の厚さは、２００ｎｍ以上且つ５００ｎｍ以下の範囲にあることが好ましく、この範囲内で３００ｎｍ以上であることがより好ましい。
【００５７】
次に、外部ベースの抵抗を低減するために、第２の積層膜３１Ｂに、基板１１の表面と実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギーが約８ｋｅＶで、ドーズ量が２×１０15ｃｍ-2の条件でボロンの追加注入を行う。その後、酸素プラズマアッシング等によりレジストを除去する。
【００５８】
次に、図８に示すように、フォトリソグラフィーとドライエッチングとにより、第２の積層膜３１ＢをＨＢＴ形成領域１１Ａ及びヒューズ素子形成領域１１Ｃに形成された部分を除いて除去する。さらに、シリコン多結晶膜２７及びシリコン酸化膜２６を除去する。ＨＢＴ形成領域１１Ａの第１のシャロートレンチ１７Ａ及び第２のシャロートレンチ１７Ｂの上に残存する第２の積層膜３１Ｂはベース電極となり、ヒューズ素子形成領域１１Ｃの第３のシャロートレンチ１７Ｃの上に残存する第２の積層膜３１Ｂはヒューズ素子となる。
【００５９】
続いて、基板１１上の全面に厚さが約３０ｎｍ〜１００ｎｍ程度のシリコン酸化膜を堆積した後、温度が約９００度で、時間が約１０秒の熱処理を行って、エミッタ電極３６からＳｉ膜３０Ａ中にリンを拡散させてエミッタ層３８を形成する。続いて、異方性エッチングによりシリコン酸化膜をエッチングし、エミッタ電極３６の側面上にサイドウォール３７Ａを形成する。同時に、ＨＢＴ形成領域１１Ａにおける第２の積層膜３１Ｂの側壁上及びヒューズ素子形成領域１１Ｃにおける第２の積層膜３１Ｂの側壁上にサイドウォール３７Ｂを形成する。このとき、ＨＢＴのエミッタ電極３６の上面、ベース電極となる第２の積層膜３１Ｂの上面、Ｎ型コレクタ引き出し層１９の上面、ＭＯＳトランジスタのゲート電極２２の上面、ソースドレイン領域２５の上面及びヒューズ素子となる第２の積層膜３１Ｂの上面は露出した状態となる。
【００６０】
次に、図９に示すように、スパッタリングにより、Ｓｉ基板上にコバルト（Ｃｏ）膜を形成する。Ｃｏ膜の膜厚は、多結晶Ｓｉ膜３０Ｂの膜厚の３．６３分の１よりも大きく且つ１１ｎｍ以下となるようにする。具体的には、多結晶Ｓｉ膜３０Ｂの膜厚が１５ｎｍの場合には、４．１ｎｍ〜１１ｎｍの範囲とすればよい。
【００６１】
厚さが１０ｎｍのＣｏ膜を形成した場合、温度が約５００℃で、時間が約６０秒の１回目の熱処理(１ｓｔ.ＲＴＡ)を行い、ＨＢＴのエミッタ電極３６の上部、ベース電極となる第２の積層膜３１Ｂの上部、Ｎ型コレクタ引き出し層１９の上部、ＭＯＳトランジスタのゲート電極２２の上部、ソースドレイン領域２５の上部及びヒューズ素子となる第２の積層膜３１Ｂの上部においてＣｏとＳｉとを反応させてＣｏＳｉからなる第１のシリサイド膜４１Ａ〜第６のシリサイド膜４１Ｆを形成する。硫酸と過酸化水素水の混合液により未反応のＣｏを除去した後、温度が約８００度で、時間が約１０秒の２回目の熱処理(２ｎｄ．ＲＴＡ)を行い、第１のシリサイド膜４１Ａ〜第６のシリサイド膜４１ＦをＣｏＳｉ2膜へ相転移させる。
【００６２】
本実施形態においては、２ｎｄ．ＲＴＡの温度を約８００度としているため、ＭＯＳトランジスタの線幅が０．１８μｍ以下の細線のゲート電極においてもシリサイドの凝集が生じず、断線することはない、また、ソースドレイン注入時の結晶欠陥も回復させることができるため、コバルトの結晶欠陥に沿った拡散が防止でき、ソースドレインとウェル間の接合リークも発生しない。また、第４のシリサイド膜４１Ｄ及び第５のシリサイド膜４１ＥにおいてＣｏＳｉ2への相転移が完全に行われる。このため、第４のシリサイド膜４１Ｄ及び第５のシリサイド膜４１Ｅは膜厚が約４５ｎｍ、ウェハ面内のシート抵抗が８Ω／sq.〜１０Ω／sq.となる。
【００６３】
ＨＢＴのベース電極となる部分においては、第２の積層膜３１Ｂの上にＣｏ膜を堆積させ、上部の多結晶Ｓｉ膜３０ＢとＣｏとを反応させて第２のシリサイド膜４１Ｂを形成しているため、ＣｏＳｉ2への相転移が完全に行われている。また、シリサイド化は、Ｃｏの膜厚１に対し、Ｓｉの膜厚３．６３の割合で反応するため（特開２０００−１５０６６９号公報を参照。）、多結晶Ｓｉ膜３０Ｂの膜厚が１５ｎｍである場合に、Ｃｏ膜を１０ｎｍ堆積して、シリサイド化を行うと、Ｓｉに対してＣｏが過多となる。しかし、下部の多結晶ＳｉＧｅＣ膜２９ＢはＧｅ及びＣを含んでいるためＣｏの拡散は阻害される。従って、多結晶Ｓｉ膜３０Ｂが全てＣｏと反応した時点で未反応のＣｏが残存する。その結果、第２のシリサイド膜４１Ｂの膜厚は、第４のシリサイド膜４１Ｄ及び第５のシリサイド膜４１Ｅよりも膜厚が薄い、約３０ｎｍとなる。また、シート抵抗は約１７Ω／sq.となる。
【００６４】
ヒューズ素子となる部分における、第２の積層膜３１Ｂの構造もベース電極となる部分と同じであるため、第６のシリサイド膜４１Ｆの膜厚も約３０ｎｍとなり、シート抵抗は約１７Ω／sq.となる。実際には、シート抵抗の値には多少のばらつきが生じるため、１５Ω／sq.〜１９Ω／sq.となる。
【００６５】
次に、図１０に示すように、標準的な多層配線工程プロセスを用いて配線等を形成する。具体的には、基板１１上に酸化膜からなる層間絶縁膜５０を堆積した後、層間絶縁膜５０を貫通し第１のシリサイド膜４１Ａ〜第６のシリサイド膜４１Ｆにそれぞれ到達する接続孔を形成する。その後に、各接続孔内にタングステン（Ｗ）膜を埋め込み、プラグ５２を形成する。次に、スパッタリングにより、基板１１上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各プラグ５２と接続され、層間絶縁膜５０の上に延びる金属配線５３を形成する。
【００６６】
本実施形態によれば、ヒューズ素子のウェハ面内の抵抗値が平均１００Ωとなるよう、例えば、切断部の幅を０．２μｍ、長さを１．１６μｍとした場合、ウェハ面内のヒューズ素子の抵抗値は、９０．４Ωから１０９．６Ωの間となり、最も抵抗が高い場合でもリファレンス抵抗の抵抗値５００Ωよりも小さく、読み出し時の誤検出は起こらない。
【００６７】
また、ヒューズ素子における第６のシリサイド膜４１Ｆの膜厚は約３０ｎｍであり、ゲート電極２２の第４のシリサイド膜４１Ｄの膜厚の約３分の２となる。このため、ゲート電極と同じ幅でヒューズ素子の抵抗体を形成した場合、シリサイド膜の断面積を約３分の２とすることができる。従って、電流印加時の電流密度は約２分の３倍となり、ゲート電極と同じ構造のヒューズ素子とした場合よりも印加する電流を３分の２倍に低減することができる。
【００６８】
本実施形態においては、ベース電極となる第１のシャロートレンチ１７Ａ及び第２のシャロートレンチ１７Ｂの上に形成された第２の積層膜３１Ｂを、ＵＨＶ−ＣＶＤ法により真性ベース部となるＳｉＧｅＣ膜２９Ａと同時に連続した膜として形成している。また、多結晶Ｓｉ膜３０Ｂを後の工程においてシリサイド化することによりＨＢＴのベース抵抗を低減し、高速動作を可能としている。
【００６９】
エミッタ電極を形成した後、図１１に示すように、ヒューズ素子形成領域１１Ｃに不純物注入を行ってもよい。例えば、加速エネルギーが約５ｋｅＶ（注入深さ、Ｒｐ＝８．５ｎｍ）、ドーズ量が約４ｘ１０15ｃｍ-2の条件で砒素（Ａｓ）の注入を行えばよい。
【００７０】
このような不純物注入を行うと、第６のシリサイド膜４１Ｆを形成する際に、多結晶Ｓｉ膜３０Ｂに導入されたＡｓがシリサイド膜の結晶粒界に析出する。また、シリサイド膜形成時の熱処理によりＡｓは下方へも拡散していくため、多結晶ＳｉＧｅＣ膜２９Ｂの結晶粒界にもＡｓが析出する。
【００７１】
シリサイド膜の粒界にＡｓが析出すると、シリサイド膜の粒界に沿って電流が流れる場合に、粒界に析出していたＡｓが粒界部分に集中し、さらに電流が流れやすくなりエレクトロマイグレーションが生じやすくなる。このため、低い電圧でプログラミングが可能となる。４ｘ１０15ｃｍ-2のドーズ量でＡｓを導入した場合、Ａｓを導入しない場合に対し、約８％トリミング電圧を低減することができる。
【００７２】
また、Ａｓは多結晶ＳｉＧｅＣ膜２９Ｂの粒界にも析出するため、Ｂが導入された多結晶ＳｉＧｅＣ膜２９Ｂのシート抵抗が高くなる。４ｘ１０15ｃｍ-2のドーズ量でＡｓを導入した場合に、導入したＡｓのうちの３分の１が多結晶ＳｉＧｅＣ膜２９Ｂの粒界に析出したとすると、Ａｓを導入しない場合に約７００Ωであったシート抵抗は、約２倍の１５００Ωとなる。ヒューズ素子は、抵抗が低いシリサイド膜部分と抵抗が高い多結晶膜部分とが並列に接続された抵抗と等価の構造を有している。このように、多結晶ＳｉＧｅＣ膜２９Ｂの抵抗値を高くすることにより、シリサイド膜に流れる電流を、ヒューズ素子全体に流れる電流の９８％から９９％に増加させることができ、プログラミング時の電流を低減することが可能となる。
【００７３】
また、プログラミング後のヒューズ素子の抵抗は、多結晶膜部分のシート抵抗に比例する。従って、Ａｓを導入することにより、プログラミング後のヒューズ素子の抵抗を約２倍に高くすることができる。具体的には、プログラミング前の抵抗値が１００Ωとなるように切断部の幅が０．２μｍで長さが１．１６μｍとした場合、Ａｓを導入しない場合には、プログラミング後の抵抗値が約３ｋΩであるのに対し、Ａｓを導入した場合には約６ｋΩとなる。このように、リファレンス抵抗の抵抗値を大きくすることができるので、読み出し時の誤検出を低減することが可能となる。  
【００７４】
本実施形態において、ＨＢＴのヘテロ接合を形成する混晶膜を、ＳｉＧｅＣ膜としたが、ＳｉＧｅ膜としてもよい。
【産業上の利用可能性】
【００７５】
本発明の半導体装置の製造方法は、シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成することができ、ヒューズ素子を備えた半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法変形例を示す断面図である。
【図１２】従来例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】従来例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】従来例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】従来例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】従来例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】従来例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１８】ヒューズ素子の動作を説明するための回路図である。
【符号の説明】
【００７７】
１１      基板
１１Ａ    ＨＢＴ形成領域
１１Ｂ    ＭＯＳトランジスタ形成領域
１１Ｃ    ヒューズ素子形成領域
１２      不純物層
１３      エピタキシャル層
１４      多結晶シリコン膜
１５      シリコン酸化膜
１６      ディープトレンチ
１７Ａ    第１のシャロートレンチ
１７Ｂ    第２のシャロートレンチ
１７Ｃ    第３のシャロートレンチ
１８      分離用Ｐ型拡散層
１９      Ｎ型コレクタ引き出し層
２０      ウェル
２１      ゲート酸化膜
２２      ゲート電極
２４      ＬＤＤサイドウォール
２５      ソースドレイン領域
２６      シリコン酸化膜
２７      シリコン多結晶膜
２８      コレクタ領域
２９Ａ    ＳｉＧｅＣ膜
２９Ｂ    多結晶ＳｉＧｅＣ膜
３０Ａ    Ｓｉ膜
３０Ｂ    多結晶Ｓｉ膜
３１Ａ    第１の積層膜
３１Ｂ    第２の積層膜
３３      シリコン酸化膜
３４      第１のＮ型多結晶シリコン膜
３５      エミッタ開口部
３６      エミッタ電極
３７Ａ    サイドウォール
３７Ｂ    サイドウォール
３８      エミッタ層
４１Ａ    第１のシリサイド膜
４１Ｂ    第２のシリサイド膜
４１Ｄ    第４のシリサイド膜
４１Ｅ    第５のシリサイド膜
４１Ｆ    第６のシリサイド膜
５０      層間絶縁膜
５２      プラグ
５３      金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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