(57)【要約】【課題】ＣＲ発振回路のインバータで構成されるアンプ部分の電流と遅延時間とのトレードオフを改善した発振回路を提供する。【解決手段】ＣＲ発振回路は、従属接続される第１のインバータ、第２のインバータ、及び第３のインバータを含み、第１のインバータの入力端と第３のインバータの出力端を接続する抵抗素子と、第１のインバータの入力端と第２のインバータの出力端との間を接続する容量素子とを更に含み、第２のインバータ及び第３のインバータは正側の電源と負側の電源とで駆動され、第１のインバータは直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、ＰＭＯＳトランジスタのソース端を上記正側の電源の電位よりも低い電位に設定し、ＮＭＯＳトランジスタのソース端を上記負側の電源の電位よりも高い電位に設定することを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１のノードを出力端とする第１のインバータを含む反転増幅回路と、
該第１のノードを入力端とし第２のノードを出力端とする第２のインバータと、
該第２のノードを入力端とし第３のノードを出力端とする第３のインバータと、
該第１のインバータの入力端である第４のノードと該第３のノードとの間を接続する抵抗素子と、
該第２のノードと該第４のノードとの間を接続する容量素子と
を含み、該反転増幅回路、該第２のインバータ、及び該第３のインバータは正側の電源と負側の電源とで駆動され、該反転増幅回路は、
該第１のインバータを構成する直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、
該第１のＰＭＯＳトランジスタのソース端に正の電位を供給する正側の電圧発生回路と、
該第１のＮＭＯＳトランジスタのソース端に負の電位を供給する負側の電圧発生回路と
を含み、該正側の電圧発生回路は該正側の電源の電位よりも低い電位である該正の電位を生成し、該負側の電圧発生回路は該負側の電源の電位よりも高い電位である該負の電位を生成することを特徴とするＣＲ発振回路。
【請求項２】
該正側の電圧発生回路は、
該正側の電源と該第１のＰＭＯＳトランジスタのソース端との間を接続する第１のバイアス用抵抗と、
該第１のＰＭＯＳトランジスタのソース端に接続される第１のバイアス用容量と
を含み、該負側の電圧発生回路は、
該負側の電源と該第１のＮＭＯＳトランジスタのソース端との間を接続する第２のバイアス用抵抗と、
該第１のＮＭＯＳトランジスタのソース端に接続される第２のバイアス用容量と
を含むことを特徴とする請求項１記載のＣＲ発振回路。
【請求項３】
該反転増幅回路は、
第２のＰＭＯＳトランジスタと、
第２のＮＭＯＳトランジスタと
を更に含み、
該第２のＰＭＯＳトランジスタのゲート及びドレインは該第１のＰＭＯＳトランジスタのソースに接続され、該第２のＰＭＯＳトランジスタのソースは該正側の電源に接続され、該第２のＮＭＯＳトランジスタのゲート及びドレインは該第１のＮＭＯＳトランジスタのソースに接続され、該第２のＮＭＯＳトランジスタのソースは該負側の電源に接続されることを特徴とする請求項１記載のＣＲ発振回路。
【請求項４】
第１のノードを出力端とする第１のインバータを含む反転増幅回路と、
該第１のノードを入力端とし第２のノードを出力端とする第２のインバータと、
該第２のノードを入力端とし第３のノードを出力端とする第３のインバータと、
該第１のインバータの入力端である第４のノードと該第３のノードとの間を接続する抵抗素子と、
該第２のノードと該第４のノードとの間を接続する容量素子と
を含むＣＲ発振回路であって、該反転増幅回路、該第２のインバータ、及び該第３のインバータは正側の電源と負側の電源とで駆動され、該反転増幅回路は、
該第１のインバータを構成する直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、
該第１のＰＭＯＳトランジスタのソース端に正の電位を供給する正側の電圧発生回路と、
該第１のＮＭＯＳトランジスタのソース端に負の電位を供給する負側の電圧発生回路と
を含み、該正側の電圧発生回路は該正側の電源の電位よりも低い電位である該正の電位を生成し、該負側の電圧発生回路は該負側の電源の電位よりも高い電位である該負の電位を生成するＣＲ発振回路と、
所定の基準クロックの示す基準期間における該ＣＲ発振回路の発振信号のパルス数を計数するカウンタ回路と、
該カウンタ回路の係数結果に応じて該ＣＲ発振回路の発信周波数を調整する手段
を含むことを特徴とする発振回路。
【請求項５】
請求項４の発振回路を内蔵することを特徴とするマイクロコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般に発振回路に関連し、詳しくは低消費電力のＣＲ発振回路に関する。
【背景技術】
【０００２】
マイクロコントローラ等の集積回路では、コンデンサ（Ｃ）と抵抗（Ｒ）とを用いたＣＲ発振回路（或いはリングオシレータ等）をチップに内蔵し、マイクロコントローラのクロック信号を内蔵発振回路から供給する場合がある。これは、水晶振動子或いはセラミック振動子を使用した発振回路では出力周波数が安定するまでの起動時間が長いので、発振周波数精度は低くても起動時間の短いＣＲ発振回路やリングオシレータ等を用いることが望ましい場合があるからである。
【０００３】
図１は、一般的なＣＲ発振回路の構成の一例を示す図である。このＣＲ発振回路は、特許文献１の図１に記載されている。図１において、ＩＶ１、ＩＶ２、ＩＶ３はインバータ回路を、Ｃ１、Ｃ２は容量を、Ｒ１は抵抗を、ＮＤ１からＮＤ４は発振回路内部のノードを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを示す。またＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、Ｖｄｄは正電位の電源（例えば３.３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を示す。
【０００４】
図２は図１の回路の動作時の各部の波形を示している。（ａ）はＮＤ１の電位波形、（ｂ）はＮＤ４の電位波形、（ｃ）はＮＤ２の電位波形、（ｄ）は図１に示すアンプ電流の波形を示す。図２に示すように、ＮＤ１、ＮＤ２の波形はＣＭＯＳ回路の一般的な出力波形である矩形波となる。またＮＤ４については、ＮＤ４とＮＤ２との間の容量カップリングにより、ＮＤ２の電位変化に追従してＮＤ４の電位がＮＤ２と同じ方向に変化し、その後緩やかにＮＤ３の電位により充放電される波形となる。なお電源電圧が３．３Ｖの場合を想定している。このようにして、図１の単純な回路構成により、ＣＲ発振回路を実現できる。
【特許文献１】特開昭５３−０６０１４９号公報
【特許文献２】特開昭６３−１８２９０９号公報
【特許文献３】特開２００５−２１７７６２号公報
【特許文献４】特許２７７０３１４号公報
【特許文献５】特開２００２−３３６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１のＰＭ１、ＮＭ１に添えられた数字３／１．５、３／３はそれぞれのＭＯＳトランジスタのサイズの例を示している。３／１．５は、例えばゲート幅Ｗが３μｍ、ゲート長Ｌが１．５μｍであることを表す。同様に３／３は、例えばゲート幅Ｗが３μｍ、ゲート長Ｌが３μｍであることを表す。またＣ１、Ｃ２、Ｒ１に添えられた数値１．２５ＰＦ、１００ｋもそれぞれの容量の容量値、抵抗の抵抗値の数値例を示す。
【０００６】
内蔵（オンチップ）ＣＲ発振回路を使用する１つの目的は、発振回路の停止と起動を頻繁に繰り返すような応用で、起動時間の短いＣＲ発振回路をクロック源として、発振回路の起動時の待ち時間を短縮し、待ち時間における消費電力を削減することにある。２つ目の目的は、チップ外部に接続するセラミック振動子を不要とし、ピン数、部品コストを削減することにある。
【０００７】
上記の１つ目の目的を達成する観点からは、ＣＲ発振回路自体の消費電力を削減することも重要となる。図１のＣＲ発振回路において、インバータＩＶ１はＰＭ１とＰＭ２を含み、その入力はＮＤ４であり、出力はＮＤ１である。つまりＩＶ１は、図２（ｂ）に示すような緩やかに変化するノードＮＤ４の電位を、（ａ）に示す矩形波に波形整形する増幅回路として働く。ＮＤ４を入力とするＩＶ１のＮＭＯＳトランジスタＮＭ１に流れる電流は、図２（ｄ）にアンプ電流として示した電流波形となる。
【０００８】
図２（ｄ）に示すように、ＮＤ４の波形は、容量カップリングを介してＮＤ２の電位変化に追従してＮＤ２と同じ方向に変化し、その後緩やかにＮＤ３の電位により逆方向に充放電される波形となる。このため、ＮＤ４の電位は中間電位にある期間が長く、ＩＶ１には略定常的に電流が流れる。図２（ｄ）の電流波形からもわかるように、ＮＤ４の電位がトランジスタのしきい電圧を越えると電流が流れ始める。図２（ｄ）の例では、１周期の半分程度の期間にわたってＩＶ１に電流が流れ続ける。
【０００９】
ＮＤ４の電位がＨからＬに変化し論理しきい値を越えた時点で、ＮＤ１の電位はＬからＨに変化する。ＮＤ４の電位がＬからＨに変化し論理しきい値を越えた時点で、ＮＤ１の電位はＨからＬに変化する。
【００１０】
このＮＤ４からＮＤ１までの増幅の遅延時間が大きいと、この遅延時間が発振周期に占める割合が大きくなり、電源電圧、温度、プロセス変動等の影響を受けやすくなる。従ってＣＲ発振回路の発振周波数を安定させるためには、ＩＶ１の電流を大きくして、ＩＶ１の遅延時間をできるだけ小さくすることが望ましい。また逆に、全体の消費電力を低減するためには、ＩＶ１の電流をできるだけ小さくすることが望ましい。
【００１１】
このＩＶ１の消費電流と遅延時間との適切なバランスを満たすためには、例えば、図１のＰＭ１及びＮＭ１に示すようなサイズでの設計が可能である。消費電力を小さく設計するためには、ＰＭ１、ＮＭ１に流れる電流を小さくしなければならない。ＩＶ１の入力電位が論理しきい値付近にあるときは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートとソースとの間には、電源電圧の１／２程度の電圧が加わる。従って、この電源電圧の１／２程度の電圧が加わった状態で、消費電流が所望の値となるように、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとを設計する必要がある。図１の数値例は、例えば、電源電圧が３.３ＶのときにＩＶ１の電流の最大値が、２０μＡ程度となるように設計した例となっている。
【００１２】
ＩＶ１の消費電流をある値に設計すると、ＮＭ１及びＰＭ１のサイズが定まり、ＩＶ１の論理しきい値付近での相互コンダクタンスｇｍも決まる。つまり図１の従来回路では、ＩＶ１のｇｍと消費電流は独立に設計できず、遅延時間を短くすると消費電流が増加し、消費電流を減らすとＩＶ１の遅延時間が大きくなる問題があった。
【００１３】
以上を鑑みて、ＣＲ発振回路のインバータで構成されるアンプ部分の電流と遅延時間とのトレードオフを改善した回路が望まれる。
【課題を解決するための手段】
【００１４】
ＣＲ発振回路は、第１のノードを出力端とする第１のインバータを含む反転増幅回路と、該第１のノードを入力端とし第２のノードを出力端とする第２のインバータと、該第２のノードを入力端とし第３のノードを出力端とする第３のインバータと、該第１のインバータの入力端である第４のノードと該第３のノードとの間を接続する抵抗素子と、該第２のノードと該第４のノードとの間を接続する容量素子とを含み、該反転増幅回路、該第２のインバータ、及び該第３のインバータは正側の電源と負側の電源とで駆動され、該反転増幅回路は、該第１のインバータを構成する直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタのソース端に正の電位を供給する正側の電圧発生回路と、該第１のＮＭＯＳトランジスタのソース端に負の電位を供給する負側の電圧発生回路とを含み、該正側の電圧発生回路は該正側の電源の電位よりも低い電位である該正の電位を生成し、該負側の電圧発生回路は該負側の電源の電位よりも高い電位である該負の電位を生成することを特徴とする。
【００１５】
また発振回路は、第１のノードを出力端とする第１のインバータを含む反転増幅回路と、該第１のノードを入力端とし第２のノードを出力端とする第２のインバータと、該第２のノードを入力端とし第３のノードを出力端とする第３のインバータと、該第１のインバータの入力端である第４のノードと該第３のノードとの間を接続する抵抗素子と、該第２のノードと該第４のノードとの間を接続する容量素子とを含むＣＲ発振回路であって、該反転増幅回路、該第２のインバータ、及び該第３のインバータは正側の電源と負側の電源とで駆動され、該反転増幅回路は、該第１のインバータを構成する直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタのソース端に正の電位を供給する正側の電圧発生回路と、該第１のＮＭＯＳトランジスタのソース端に負の電位を供給する負側の電圧発生回路とを含み、該正側の電圧発生回路は該正側の電源の電位よりも低い電位である該正の電位を生成し、該負側の電圧発生回路は該負側の電源の電位よりも高い電位である該負の電位を生成するＣＲ発振回路と、所定の基準クロックの示す基準期間における該ＣＲ発振回路の発振信号のパルス数を計数するカウンタ回路と、該カウンタ回路の係数結果に応じて該ＣＲ発振回路の発信周波数を調整する手段を含むことを特徴とする。
【発明の効果】
【００１６】
第１のＰＭＯＳトランジスタのソース端の電位及び第１のＮＭＯＳトランジスタのソース端の電位はそれぞれ電源電圧より０．４Ｖ程度内側にあるので、第１のインバータに電流の流れる期間が、電源電圧をそのまま用いた場合と比較して短くなる。従って、所望の遅延時間を達成するために電流のピーク値を所望の値に設定しながらも、アンプ電流が流れる期間を短くして、消費電流を少なくすることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１８】
図３はＣＲ発振回路の第１の実施例を示す回路図である。図３のＰＭＡ１はＰＭＯＳトランジスタを、ＮＭＡ１はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３.３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを示す。またＲ１は抵抗を、ＩＶ２、ＩＶ３はインバータ回路を、Ｃ１、Ｃ２は容量を、ＡＭＰ１は反転増幅回路を、ＰＳＢ、ＮＳＢはＡＭＰ１内部のノードを、ＲＢ１、ＲＢ２はＡＭＰ１の抵抗を、ＣＢ１、ＣＢ２はＡＭＰ１の容量を示す。図３において、図１の回路と同一の働きをする素子及び対応するノードは同一の符号で参照する。
【００１９】
反転増幅回路ＡＭＰ１は第１のノードＮＤ１を出力端とし、インバータＩＶ２は第１のノードＮＤ１を入力端とし第２のノードＮＤ２を出力端とする。またインバータＩＶ３は、第２のノードＮＤ２を入力端とし第３のノードＮＤ３を出力端とする。反転増幅回路ＡＭＰ１の入力端である第４のノードＮＤ４と第３のノードＮＤ３との間は抵抗素子Ｒ１で接続される。また第２のノードＮＤ２と第４のノードＮＤ４との間は、容量素子Ｃ１で接続される。反転増幅回路ＡＭＰ１、インバータＩＶ２、及びインバータＩＶ３は正側の電源Ｖｄｄと負側の電源ＧＮＤとで駆動される。
【００２０】
ＮＤ４の信号を増幅してＮＤ１に信号を出力する反転増幅回路ＡＭＰ１は、インバータを構成する直列接続されたＰＭＯＳトランジスタＰＭＡ１及びＮＭＯＳトランジスタＮＭＡ１を含む。また反転増幅回路ＡＭＰ１は更に、ＰＭＯＳトランジスタＰＭＡ１のソース端ＰＳＢに正の電位を供給する正側の電圧発生回路と、ＮＭＯＳトランジスタＮＭＡ１のソース端ＮＳＢに負の電位を供給する負側の電圧発生回路とを含む。正側の電圧発生回路は正側の電源の電位Ｖｄｄよりも低い電位である正の電位を生成し、負側の電圧発生回路は負側の電源の電位ＧＮＤよりも高い電位である負の電位を生成する。
【００２１】
図３の構成では、正側の電圧発生回路は、正側の電源ＶｄｄとＰＭＯＳトランジスタＰＭＡ１のソース端ＰＳＢとの間を接続するバイアス用抵抗ＲＢ１と、ＰＭＯＳトランジスタＰＭＡ１のソース端ＰＳＢに接続されるバイアス用容量ＣＢ１とを含む。また負側の電圧発生回路は、負側の電源ＧＮＤとＮＭＯＳトランジスタＮＭＡ１のソース端ＮＳＢとの間を接続するバイアス用抵抗ＲＢ２と、ＮＭＯＳトランジスタＮＭＡ１のソース端ＮＳＢに接続されるバイアス用容量ＣＢ２とを含む。
【００２２】
容量ＣＢ１は抵抗ＲＢ１に流れる電流を平均化する平滑容量として働く。即ち、容量ＣＢ１は、固定電位とＰＳＢとの間を容量結合することにより、ＰＳＢの電位を一定の電位に保持するよう機能する素子である。固定電位は任意の電位でよいが、図３の例ではＶｄｄとしてある。また容量ＣＢ２は抵抗ＲＢ２に流れる電流を平均化する平滑容量として働く。即ち、容量ＣＢ２は、固定電位とＮＳＢとの間を容量結合することにより、ＮＳＢの電位を一定の電位に保持するよう機能する素子である。固定電位は任意の電位でよいが、図３の例ではＧＮＤとしてある。
【００２３】
図３のＰＭＡ１、ＮＭＡ１に添えられた数字、６／０．７、３／０．７はそれぞれのＭＯＳトランジスタのサイズの例を示す。６／０．７は、例えばゲート幅Ｗが６μｍであり、ゲート長Ｌが０．７μｍであることを表す。同様に３／０．７は、例えばゲート幅Ｗが３μｍであり、ゲート長Ｌが０．７μｍであることを表す。またＣ１、Ｃ２、ＣＢ１、ＣＢ２、Ｒ１、ＲＢ１、ＲＢ２に添えられた数値である１．２５ＰＦ、２０Ｐ、１００ｋ（Ω）も、それぞれの容量の容量値及び抵抗の抵抗値の数値例を示す。
【００２４】
図４は図３の回路の動作時の各部の波形を示している。（ａ）はＮＤ１の電位波形、（ｂ）はＮＤ４の電位波形、（ｃ）はＮＤ２の電位波形、（ｄ）は図３に示すアンプ電流の波形を示す。（ｃ）はＮＤ２の電位波形に重ね合わせて、図３に示す反転増幅回路ＡＭＰ１内のノードＰＳＢ及びＮＳＢの電位を示してある。図２に示すように、ＮＤ１、ＮＤ２の波形はＣＭＯＳ回路の一般的な出力波形である矩形波となる。またＮＤ４については、ＮＤ４とＮＤ２との間の容量カップリングにより、ＮＤ２の電位変化に追従してＮＤ４の電位がＮＤ２と同じ方向に変化し、その後緩やかにＮＤ３の電位により充放電される波形となる。なお電源電圧が３．３Ｖの場合を想定している。
【００２５】
図３の数値例の場合、ＰＳＢの電位は、正側の電源の電位Ｖｄｄから０．４Ｖ程度低い電位となる。これは、容量ＣＢ１により平均化された電流が約４μＡであることを示している。４μＡの平均電流がＲＢ１に流れるので、ＲＢ１の抵抗１００ｋΩにより、０．４Ｖの電圧降下が生じる。同様に、ＮＳＢの電位はＧＮＤ電位から０．４Ｖ程度高い電位となる。即ち、容量ＣＢ２により平均化された約４μＡの電流がＲＢ２に流れるので、ＲＢ２の抵抗１００ｋΩにより、０．４Ｖの電圧降下が生じる。
【００２６】
増幅回路ＡＭＰ１のＭＯＳトランジスタＰＭＡ１及びＮＭＡ１は、ノードＰＳＢ及びＮＳＢをソース電位とするインバータ回路として働く。従ってＮＤ１の波形は、図４（ａ）に示すように、Ｈレベル及びＬレベルがそれぞれ、Ｖｄｄから０．４Ｖ程度低い電位及びＧＮＤから０．４Ｖ程度高い電位となる。このＨレベル及びＬレベルが電源電圧と等しくならない点を除けば、図４のＮＤ１の波形は図２のＮＤ１の波形とほぼ類似である。
【００２７】
ＡＭＰ１は、図４（ｂ）に示すような緩やかに変化するノードＮＤ４の電位を、矩形波に波形整形する増幅回路として働く。ＮＤ４を入力とするＡＭＰ１のＮＭＡ１に流れる電流は、図４（ｄ）にアンプ電流として示した電流波形となる。この際、ＮＤ１のＨレベルと電源電位Ｖｄｄとの電位差、及びＮＤ１のＬレベルとＧＮＤとの電位差を、ＭＯＳトランジスタのしきい電圧より小さく設計しておけば、ＮＤ１を入力とするＩＶ２に定常的に電流が流れることを防ぐことができる。
【００２８】
図４（ｂ）に示すように、ＮＤ４の電位は、ＮＤ２との容量カップリングによりＮＤ２の電位変化に追従してＮＤ２と同じ方向に変化し、その後緩やかにＮＤ３の電位により逆方向に充放電する波形となる。このため、ＮＤ４の電位は中間電位にある期間が長い。ところが、ＡＭＰ１のソース端ＰＳＢ及びＮＳＢの電位は電源電圧より０．４Ｖ程度内側にあるので、図１の従来回路と比較すると、ＡＭＰ１に電流が流れる期間は図１の場合より短い。図４（ｄ）の電流波形からもわかるように、ＮＤ４の電位がトランジスタのしきい電圧＋ＮＳＢの電位（或いはＰＳＢの電位）を越えると電流が流れ始める。図４（ｄ）の例では、１周期の１／３程度の期間にわたってＡＭＰ１に電流が流れる。
【００２９】
ＰＳＢとＮＳＢとの電位差がＰＭＡ１及びＮＭＡ１の等価的な電源電圧となるので、図１のＩＶ１に比べて、図３のＰＭＡ１及びＮＭＡ１の電源電圧は小さい。このため、例えば、ＮＤ４の電位が論理しきい値付近にあるときにＰＭＡ１及びＮＭＡ１に流れる電流を図１の回路のＩＶ１に流れる電流と同程度に設計する場合でも、ＰＭＡ１及びＮＭＡ１のゲート長を小さく設計できる。例えば図３の例では、ＰＭＡ１及びＮＭＡ１のサイズは、それぞれ６／０．７及び３／０．７となっている。
【００３０】
図２と図４の電流波形を比較すると分かるように、電流のピーク値は、図１の回路と図３の回路とで略等しく設計されているが、アンプ電流が流れる期間は図４のほうが短くなっている。このため、平均電流は図３の回路のほうが小さい。
【００３１】
図５は、図３のアンプの電流削減の効果を説明するための図である。図５の破線は図１の従来回路のＩＶ１に流れる電流を示している。図５の実線は図３の回路のアンプＡＭＰ１に流れる電流（ＰＭＡ１、ＮＭＡ１に流れる電流）を示している。それぞれの最大電流をほぼ同じに設計しても、電流が流れる期間が図３の回路は短い。これは、ＰＭＡ１、ＮＭＡ１のＬを例えば最小に設計して、より小さい実効電源電圧（ＰＳＢの電位−ＮＳＢの電位）で動作させているために、ＡＭＰ１に電流の流れるＮＤ４の電位の範囲が狭いためである。結局、図５の斜線で示した部分の電流を、発明の回路では削減することが可能となり、平均電流を削減して低消費電流化が可能となる効果が得られる。
【００３２】
図４を再び参照して、ＮＤ４の電位がＨからＬに変化して論理しきい値を越えた時点で、ＮＤ１の電位がＬからＨに変化する。またＮＤ４の電位がＬからＨに変化して論理しきい値を越えた時点で、ＮＤ１の電位がＨからＬに変化する。
【００３３】
ＡＭＰ１の入力電位が論理しきい値付近にあるときは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート・ソース間には、実効電源電圧（ＰＳＢの電位−ＮＳＢの電位）の１／２程度の電圧が加わる。そこで、この実効電源電圧の１／２程度の電圧が加わった状態において消費電流が所望の値となるように、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとを設計する。図３の数値例は、例えば、ＡＭＰ１の電流の最大値が、図１の回路とほぼ同じ２０uＡ程度となるように設計した例となっている。
【００３４】
図３の回路では、ＰＭＡ１及びＮＭＡ１の実効的な電源電圧を、ＲＢ１及びＲＢ２とＣＢ１及びＣＢ２とによりＶｄｄより小さく設計し、ＡＭＰ１の平均電流を削減している。一方、ＩＶ３の電源電圧はＶｄｄのままとしている。ＩＶ３を構成するＭＯＳのオン抵抗はできるだけ小さいことが望ましい。何故ならば、ＣＲ発振回路の発振周波数をＲ１、Ｃ１、及びＣ２で設計するためには、ＩＶ３のＭＯＳのオン抵抗がＲ１の抵抗値に対して十分小さいことが必要だからである。
【００３５】
図３の回路は、ＩＶ３のオン抵抗の観点からも望ましい構成となっている。ＡＭＰ１の実効電源電圧はＶｄｄより小さい値としながら、ＩＶ３の電源電圧はＶｄｄのまま保っているからである。この点が、図１の従来回路を単に低い電源電圧で動作させて且つＩＶ１のＬを最小に設計する構成と図３の回路の構成との本質的な違いである。図３の回路構成では、ＡＭＰ１部分の実効電源電圧だけを下げることが可能な構成なので、ＩＶ３のオン抵抗が大きくならないという利点がある。
【００３６】
図６は、ＣＲ発振回路の第２の実施例を示す回路図である。図６のＰＭｎ（ｎは整数）はＰＭＯＳトランジスタを、ＮＭｎ（ｎは整数）はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３．３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を示す。またＮＤｎ（ｎは英数字）は発振回路内部のノードを、ＮＡｎ（ｎは整数）はＮＡＮＤ回路を、ＮＯＮ（ｎは整数）はＮＯＲ回路を、ＲＦｎ（ｎは整数）は微調整回路の抵抗を、ＲＣｎ（ｎは整数）は粗調整回路の抵抗を示す。またＩＶ２、ＩＶ３はインバータを、ＩＶ３ＯはＩＶ３の出力を、ＣＴＵＮＥ１は粗調整回路を、ＦＴＵＮＥＰ１はＰＭＯＳ側の微調整回路を、ＦＴＵＮＥＮ１はＮＭＯＳ側の微調整回路を示す。更にＰＳはＰＭＯＳ側微調整回路と粗調整回路の結合ノードを、ＮＳはＮＭＯＳ側微調整回路と粗調整回路の結合ノードを示す。またＡＭＰ１はアンプ回路を、ＲＢ１、ＲＢ２はアンプの内部バイアス用の抵抗を、ＣＢ１、ＣＢ２はアンプのバイアス用の容量を示す。図６において、図３の回路と同じ働きをする素子及び対応するノードは同一の符号で参照する。
【００３７】
図６の回路のＡＭＰ１は、図３の回路のＡＭＰ１と同様に動作する。ＡＭＰ１の詳細な説明は省略し、以下においては図６の回路と図３の回路との違いを説明する。
【００３８】
図６の回路では、階層化された抵抗調整回路ＣＴＵＮＥ１、ＦＴＵＮＥＮ１、ＦＴＵＮＥＰ１により、図３のＲ１を置き換えてある。ＣＲ発振回路においては、その発振周波数を調整としたい場合がある。例えば、製造ばらつきにより容量、抵抗の値が設計値よりずれた場合に、発振周波数を所望の値とするために、Ｒ１を可変抵抗とし、ＬＳＩの製造後に発振周波数を調整できれば便利である。このような目的のために、Ｒ１を可変抵抗に置き換えた回路の例が、図６の回路となる。
【００３９】
図６の回路では、この可変抵抗機能を、ＣＴＵＮＥ１、ＦＴＵＮＥＰ１、ＦＴＵＮＥＮ１で実現している。回路規模を抑えるために、抵抗調整を階層的に実現している点が特徴となっている。
【００４０】
図６の抵抗粗調整回路ＣＴＵＮＥ１では、ＰＭ８〜ＰＭ１１及びＮＭ８〜ＮＭ１１のどれか１つのＭＯＳトランジスタがＯＮとなり、残りがＯＦＦとなるように制御される。図６のＮＤ２がＨのときにはＮＭ８〜ＮＭ１０のどれか１つがＯＮし、ＲＣ１〜ＲＣ４で構成される抵抗の実効的な抵抗値がオンするＮＭＯＳによって決められる。例えば、ＮＭ８がＯＮするように制御した場合には、ＣＴＵＮＥ１の抵抗はＲＣ１＋ＲＣ２＋ＲＣ３＋ＲＣ４となる。ＮＭ１１がＯＮする場合、ＣＴＵＮＥ１の抵抗はＲＣ４となる。ＲＣ１からＲＣ４に添えられた数値は、抵抗値の例を示している。例えばこれらの抵抗の抵抗値を１０ｋΩとしておくと、１０ｋΩ刻みで抵抗値を変更することが可能となる。ＮＤ２がＨの場合にはＮＭ８〜ＮＭ１１の１つがＯＮするが、ＮＤ２がＬの場合には、ＰＭ８〜ＰＭ１１の何れか１つのＰＭＯＳトランジスタがＯＮするように制御され、同様の動作でＣＴＵＮＥ１の抵抗が選ばれる。このような制御は、ＮＡ１〜ＮＡ４及びＮＯ１〜ＮＯ４の入力を適切に制御することで実現できる。
【００４１】
図６の回路では、抵抗の粗調整回路ＣＴＵＮＥ１に加えて、抵抗微調整回路が用意されている。抵抗の微調整回路ＦＴＵＮＥＰ１の動作を説明する。ＰＭ１２がＯＮ、ＰＭ１３、ＰＭ１４、ＰＭ１５がＯＦＦと制御すると、ＦＴＵＮＥＰ１の抵抗は、ＲＦ１＋ＲＦ２＋ＲＦ３となる。ＰＭ１３がＯＮ、ＰＭ１２、ＰＭ１４、ＰＭ１５がＯＦＦと制御すると、ＦＴＵＮＥＰ１の抵抗はＲＦ２＋ＲＦ３となる。ＰＭ１２からＰＭ１５により選択された抵抗はＰＳに接続され、ＣＴＵＮＥ１のＰＭＯＳのソースに供給される。ＲＦ１からＲＦ３、ＲＦ４からＲＦ６に添えられた数値は、これらの抵抗の抵抗値の例を示している。例えば、これらの抵抗を２ｋΩとしておくと、抵抗微調整回路の抵抗を２ｋΩ刻みで変更することが可能となる。粗調整回路ＣＴＵＮＥ１の抵抗と、微調整回路ＦＴＵＮＥＰ１の抵抗をそれぞれ変更することで、合計抵抗を、図６の場合は１６通りに変化させることができる。
【００４２】
上の説明では、ＮＤ２がＨのときの動作を説明したが、ＮＤ２がＬのときはＮＭＯＳ側の微調整回路ＦＴＵＮＥＮ１により、ＮＳに接続される抵抗の値を微調整することで、ＮＤ４の時定数を調整することができる。ＦＴＵＮＥＰ１、ＦＴＵＮＥＮ１の制御も図のゲート信号を適切に制御することで実現できる。ＦＴＵＮＥＮ１とＦＴＵＮＥＰ１の制御信号を相補な信号としておくことで、ＰＳに接続される微調整回路の抵抗とＮＳに接続される微調整回路の抵抗を同じ値とすることができる。
【００４３】
図６の発明の回路のように、抵抗の調整を階層化することで、回路規模を削減することができる。図６では、図を簡単にするために、微調整に２ビット、粗調整に２ビット、合計４ビット調整の場合を示した。抵抗調整機能を階層化せずに、４ビットで１６通りの抵抗値調整を実現しようとすると、ＭＯＳスイッチが１６組必要となる。一方、図６の回路では、微調整回路の４組のＭＯＳスイッチと粗調整回路の４組のＭＯＳスイッチとで、合計８組のＭＯＳスイッチにより、１６通りの抵抗値の変更が可能となっている。図６では、図を簡単にするために、２ビット＋２ビットの場合を示したが、実際に必要な８ビット程度の調整分解能を実現する場合には、例えば、微調整回路を４ビット、粗調整回路を４ビットとする。この場合、微調整回路のＭＯＳスイッチの数は１６組、粗調整回路のＭＯＳスイッチの数は１６組となる。合計のスイッチの数は３２組となる。これに対して、抵抗調整機能を階層化せずに、８ビットの調整分解能を実現すると、必要なＭＯＳスイッチの数は２５６組となる。
【００４４】
図６の回路のように、微調整回路を電源側、つまりＰＳとＶｄｄとの間及びＮＳとＧＮＤとの間に用意することで、ＰＳ及びＮＳの電位をそれぞれ電源電位Ｖｄｄ及びＧＮＤに近い電位とできる。このため、粗調整回路のＭＯＳトランジスタのゲート・ソース間電圧を最も大きな電位として使用できるので、ＭＯＳトランジスタのＯＮ抵抗をできるだけ小さく保ちながら、微調整と粗調整とによる階層化を実現できる。
【００４５】
図７はＣＲ発振回路の第３の実施例を示す回路図である。図７において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図７の回路は、ＰＭＯＳトランジスタＰＭＡ２及びＮＭＯＳトランジスタＮＭＡ２が設けられている点が、図３の回路と異なる。
【００４６】
図３の回路の説明において、ＰＳＢ及びＮＳＢの電位は、ＡＭＰ１に流れる平均電流とＲＢ１及びＲＢ２の抵抗値で定まることを述べた。またＲＢ１及びＲＢ２での電圧降下は、ＩＶ２を構成するＭＯＳトランジスタのしきい電圧より小さく設計することも説明した。このような設計をすることで、図３の説明でのべた低消費電流化の効果が得られるが、例えば電源電圧Ｖｄｄの変動が大きい場合には、図７のような回路構成とすることが望ましい。
【００４７】
例えば電源電圧が３．３Ｖの場合に上記の条件を満足するように設計しても、電源電圧が５Ｖの場合には、ＡＭＰ１に流れる平均電流が増加して、ＲＢ１及びＲＢ２での電圧降下がＩＶ２を構成するＭＯＳトランジスタのしきい電圧を越えてしまう可能性がある。これを避ける目的で、ＮＭＡ２、ＰＭＡ２が設けられている。
【００４８】
図７の構成では、ＡＭＰ１に流れる平均電流が大きくなり、ＲＢ１及びＲＢ２での電圧降下が大きくなってＭＯＳトランジスタのしきい電圧を越えると、ダイオード接続されたＰＭＡ２及びＮＭＡ２にも電流が流れるようになる。この結果、ＲＢ１及びＲＢ２での電圧降下は、ダイオード接続されたＰＭＡ２及びＮＭＡ２によりクランプされ、ＭＯＳトランジスタのしきい電圧を大幅に越えることはない。これにより電源電圧が大きく変化し、電源電圧が高くなった場合でも、ＩＶ２に定常電流が流れないように設計できる。
【００４９】
図８は、ＣＲ発振回路の発振周波数を調整する機能を備えた発振回路の一例を示す図である。図８のＧＮＤはＧＮＤ電位（０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを、ＲＴ１は例えば図６に示される可変抵抗回路を、ＩＶ２、ＩＶ３、ＩＶＸ１はインバータを、ＡＭＰ１は増幅回路を示す。またＣ１、Ｃ２はＣＲ発振回路の時定数を決定するための容量を、ＣＸ１、ＣＸ２は水晶発振回路の容量を、ＲＸ１は水晶発振回路の抵抗を、ＢUＦ１、ＢUＦＸ１はバッファ回路を、ＣＬＫＯはＣＲ発振回路の発振出力を示す。更に、ＣＯＵＮＴ１はカウンタ回路を、ＣＯＵＮＴ１ＯはＣＯＵＮＴ１の結果にもとづく制御信号を、ＯＳＣＸ１は水晶発振回路を、ＮＤＸ０、ＮＤＸ１は水晶発振回路のノードを、ＸＴＡＬ１は水晶振動子を、ＣＫＲＴＣＯは水晶発振回路の出力を示す。
【００５０】
図８において、図１、図３、及び図６と同一の働きをする素子及び対応するノードは同一の符号で参照する。図８において可変抵抗ＲＴ１はＣＯＵＮＴ１Ｏにより制御されるものとする。可変抵抗部分を、例えば図６の回路のように構成して抵抗を調整することで、ＡＭＰ１、ＩＶ２、ＩＶ３、ＲＴ１、Ｃ１、Ｃ２で構成されるＣＲ発振回路の発振周波数を調整できる。図８では、この発振回路のＮＤ２の信号をバッファ回路ＢＵＦ１で外部に供給する構成を例として示している。
【００５１】
ＣＲ発振回路の目的の１つは、周波数精度が中庸であってもよい応用で、起動時間が短いことが望ましい応用に適用することである。このような応用であっても、例えばマイクロコントローラ（ＭＣＵ）などの場合には、時計用の水晶発振回路が常時動作していることが少なくない。時計用の水晶発振回路は、その発振周波数が３２７６８Ｈｚと低く、定常消費電流も数μＡと小さいことが多いからである。このように、高い周波数精度が期待できる時計用の水晶発振回路が動作している場合には、図６の回路と、時計用の水晶発振回路を組み合わせて、ＣＲ発振回路の発振周波数を調整することができる。
【００５２】
図８の回路は、このような場合の回路構成例を示している。図８の回路の動作の概略を簡単に説明する。ＣＬＫＯは、図６のＣＲ発振回路の出力となっている。ＣＫＲＴＣＯは、例えば、水晶発振回路から出力される３２７６８Ｈzの出力とする。この両者をカウンタ回路ＣＯＵＮＴ１で比較して、ＣＬＫＯの周波数を調整することができる。具体的には、カウンタ回路ＣＯＵＮＴ１により、所定の基準クロックＣＫＲＴＣＯの示す基準期間におけるＣＲ発振回路の発振信号ＣＬＫＯのパルス数を計数し、カウンタ回路の係数結果ＣＯＵＮＴ１Ｏに応じてＣＲ発振回路の発信周波数を調整する。
【００５３】
例えば、３２７６８Ｈzの周期は、３０．５μｓｅｃなので、この３０．５μｓｅｃの期間で、ＣＬＫＯの立ち上がりが何回あるかを測定することにより、ＣＬＫＯの周波数を知ることができる。例えばＣＬＫＯを２ＭＨｚにしようとしている場合、３０．５μｓｅｃの期間にＣＬＫＯの立ち上がりは、６１回あるはずである。測定期間を必要に応じて長くすることで、ＣＬＫＯの周波数測定の精度も高くできる。この測定結果をもとに、ＣＯＵＮＴ１Ｏを発生して、ＲＴ１の値を目標周波数に近づけるよう制御することができる。ＣＯＵＮＴ１Ｏは図６の設定ビットを変更して、ＲＴ１の抵抗値を変更するものとする。
【００５４】
図８のような回路構成とすることで、必要に応じて、ＣＲ発振回路の発振周波数を動的に調整することが可能となる。なお図８では、時計用水晶発振回路出力３２７６８Ｈzをもとに、ＣＲ発振回路の周波数を調整する例を示したが、任意の外部クロック信号をもとに、ＣＲ発振回路の周波数を調整してもよい。
【００５５】
図９はＣＲ発振回路の第４の実施例を示す回路図である。図９において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図３及び図７に示す回路では、容量ＣＢ１、ＣＢ２によりＡＭＰ１に流れる電流を平滑化（平均化）して、その平均電流を抵抗ＲＢ１、ＲＢ２に流すことで、例えばＶｄｄから０．４Ｖ程度低い電位とＧＮＤから０．４Ｖ程度高い電位を発生していた。それに対して図９の構成では、ＰＳＢ及びＮＳＢの電位を、専用の一定電圧発生回路で供給する。
【００５６】
図１０は、電圧発生回路の構成の一例を示す図である。図１０のＰＭＡ３、ＰＭＡ４はＰＭＯＳトランジスタを、ＮＭＡ３、ＮＭＡ４はＮＭＯＳトランジスタを、Ｖｄｄは正側の電源（例えば３．３Ｖ）を、ＧＮＤはＧＮＤ電位（０Ｖ）を示す。ＲＲＥＧ１からＲＲＥＧ４はＰＳＢ、ＮＳＢの電位を発生する回路の抵抗素子を、ＡＭＰ２、ＡＭＰ３、ＡＭＰ４はＰＳＢ、ＮＳＢの電位を発生する回路の増幅回路を、ＣＢ１、ＣＢ２はＰＳＢ、ＮＳＢの電位の安定化のための容量を示す。またＶＢＧＲはバンドギャップ回路により発生された１．２Ｖの電位を、ＮＤＡＭＰ２Ｐ、ＶＲＥＦＰ、ＶＲＥＦＮはＰＳＢ、ＮＳＢの電位を発生する回路内部のノードを示す。
【００５７】
図１０の回路では、ＡＭＰ２、ＡＭＰ３、ＡＭＰ４等で構成されるＰＳＢ電位発生回路及びＮＳＢ電位発生回路により、ＡＭＰ１のＮＭＯＳトランジスタのソース電位ＮＳＢ及びＰＭＯＳトランジスタのソース電位ＰＳＢを発生する。図３及び図７の回路の説明から明らかなように、ＰＳＢ及びＮＳＢの電位を、それぞれ例えばＶｄｄから０．４Ｖ程度低い電位及びＧＮＤから０．４Ｖ程度高い電位とすることが、図３及び図７の回路の主要な効果を生んでいる。この効果を奏するために必要なＮＳＢ及びＰＳＢの電位の発生回路の構成としては、各種の変形が可能である。
【００５８】
図１０の回路では、例えば、バンドギャップ回路で発生した一定電圧ＶＢＧＲをもとに、ＮＳＢ及びＰＳＢの電位を発生する回路例を示している。図１０において、ＶＢＧＲの電位は１．２Ｖとする。増幅回路ＡＭＰ２とＰＭＯＳトランジスタＰＭＡ３、抵抗ＲＲＥＧ１、ＲＲＥＧ２、ＲＲＥＧ３は負帰還回路を構成し、ＶＢＧＲの電位とノードＮＤＡＭＰ２Ｐの電位が一致するように回路が動作する。例えば、ＮＤＡＭＰ２Ｐの電位がＶＢＧＲの電位より高くなると、ＡＭＰ２の出力ＡＭＰ２Ｏの電位は高くなる。ＰＭＡ３のゲート電位が高くなるので、ＰＭＡ３に流れる電流が減少する。ＰＭＡ３に流れる電流が減少すると、ＲＲＥＧ１、ＲＲＥＧ２、ＲＲＥＧ３に流れる電流が減少するので、ＮＤＡＭＰ２Ｐの電位は低くなる。仮に、ＮＤＡＭＰ２Ｐの電位がＶＢＧＲの電位より低くなるとすると、ＡＭＰ２Ｏの電位は高くなる。ＰＭＡ３のゲート電位が低くなるので、ＰＭＡ３に流れる電流は増加する。ＰＭＡ３に流れる電流が増加すると、ＲＲＥＧ１、ＲＲＥＧ２、ＲＲＥＧ３に流れる電流が増加するので、ＮＤＡＭＰ２Ｐの電位は高くなる。結局、ＶＢＧＲの電位とＮＤＡＭＰ２Ｐの電位はほぼ等しい電位となることで、回路が安定点に到達する。
【００５９】
図９のＲＲＥＧ１、ＲＲＥＧ２、ＲＲＥＧ３、ＲＲＥＧ４の抵抗値は等しいものとする。ＲＲＥＧ１、ＲＲＥＧ２、ＲＲＥＧ３により、ノードＶＲＥＦＮの電位は、ＮＤＡＭＰ２Ｐの電位を３等分した電位、つまり１／３の電位となる。ＮＤＡＭＰ２Ｐの電位はＶＢＧＲの電位つまりＧＮＤから１．２Ｖの電位なので、ＶＲＥＦＮの電位はＧＮＤから０．４Ｖ高い電位となる。
【００６０】
ＡＭＰ４はバッファアンプとして働く。ＡＭＰ４の増幅率が十分大きい場合、ＡＭＰ４の非反転入力と反転入力との電位差は略０となる。このため出力ＮＳＢの電位はＶＲＥＦＮの電位と等しくなる。従って、ＮＳＢの電位を、ＧＮＤから０．４Ｖ程度高い電位とすることができる。容量ＣＢ２は、ＮＳＢの電位の安定化のための容量として働く。ＡＭＰ４で発生したＮＳＢの電位を、図９に示すＡＭＰ１のＮＳＢに供給することで、図９の回路は図３の回路と同様に動作する。
【００６１】
以下に、電位ＰＳＢの発生について説明する。ＰＭＡ３とＰＭＡ４は同じサイズのＰＭＯＳトランジスタとする。つまりゲート電位ＡＭＰ２Ｏが共通なので、ＰＭＡ３とＰＭＡ４には同じ電流が流れるものとする。ＮＭＯＳトランジスタＮＭＡ３とＮＭＡ４はカレントミラー回路として働く。ＰＭＡ４の電流がＮＭＡ３に流れ、ダイオード接続されたＮＭＡ３によりＰＭＡ４に流れる電流と等しい電流がＮＭＡ３に流れるようにＮＭＡ３のゲート電位が定まる。
【００６２】
ＮＭＡ３とＮＭＡ４のサイズは等しく、ＮＭＡ３とＮＭＡ４には同じ電流が流れるものとする。ＮＭＡ３とＮＭＡ４のゲート電位は等しく、サイズも同じなので、ＮＭＡ４の電流はＰＭＡ４、ＮＭＡ３に流れる電流に等しくなる。ＲＲＥＧ４には、ＮＭＡ４に流れる電流が流れ、ノードＶＲＥＦＰの電位はＶｄｄから０．４Ｖ低い電位となる。このようにして、ＰＭＡ３に流れる電流と、ＰＭＡ４に流れる電流と、ＮＭＡ４に流れる電流とが等しく、ＲＲＥＧ３の抵抗とＲＲＥＧ４の抵抗が等しいので、ＶＲＥＦＰの電位をＶｄｄから０．４Ｖ低い電位とすることができる。ＡＭＰ３はすでに説明したＡＭＰ４と同様にバッファアンプとして働く。ＣＢ１もＣＢ２と同様、ＰＳＢの電位の安定化のための容量として働く。
【００６３】
このようにして図１０の電圧生成回路で生成した固定の電位を、図９の回路のＰＳＢとＮＳＢとに供給する。これにより、図９の回路では、ＰＭＯＳトランジスタＰＭＡ１のソース端ＰＳＢの電位がＶｄｄから０．４Ｖ低い電位となり、またＮＭＯＳトランジスタＮＭＡ１のソース端ＮＳＢの電位がＧＮＤから０．４Ｖ高い電位となる。この結果、図９の回路は図３の回路と同様に動作することになる。
【００６４】
前述のように、マイクロコントローラ等の集積回路では、コンデンサ（Ｃ）と抵抗（Ｒ）とを用いたＣＲ発振回路をチップに内蔵し、マイクロコントローラのクロック信号を内蔵発振回路から供給する場合がある。これは、水晶振動子或いはセラミック振動子を使用した発振回路では出力周波数が安定するまでの起動時間が長いので、発振周波数精度は低くても起動時間の短いＣＲ発振回路を用いることが望ましい場合があるからである。このようなマイクロコントローラに、図３、図６、図７、図８、或いは図９に示す発振回路を適用してよい。
【００６５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６６】
【図１】一般的なＣＲ発振回路の構成の一例を示す図である。
【図２】図１の回路の動作時の各部の波形を示す図である。
【図３】ＣＲ発振回路の第１の実施例を示す回路図である。
【図４】図３の回路の動作時の各部の波形を示す図である
【図５】図３のアンプの電流削減の効果を説明するための図である。
【図６】ＣＲ発振回路の第２の実施例を示す回路図である。
【図７】ＣＲ発振回路の第３の実施例を示す回路図である。
【図８】ＣＲ発振回路の発振周波数を調整する機能を備えた発振回路の一例を示す図である。
【図９】ＣＲ発振回路の第４の実施例を示す回路図である。
【図１０】電圧発生回路の構成の一例を示す図である。
【符号の説明】
【００６７】
ＰＭＡ１  ＰＭＯＳトランジスタ
ＮＭＡ１  ＮＭＯＳトランジスタ
ＮＤ１〜ＮＤ４  ノード
Ｒ１  抵抗
ＩＶ２、ＩＶ３  インバータ回路
Ｃ１、Ｃ２  容量
ＡＭＰ１  反転増幅回路
ＰＳＢ、ＮＳＢ  ＡＭＰ１内部のノード
ＲＢ１、ＲＢ２  ＡＭＰ１内部の抵抗
ＣＢ１、ＣＢ２  ＡＭＰ１内部の容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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