(57)【要約】【課題】メモリチップパッケージのテスト時間を節約可能で、さらに全体製作時間の削減も可能なチップ実装プロセスを提供する。【解決手段】チップ群を基板ストリップの単位基板に設置し、各単位基板の表面接合面に複数個の外接パッドを設置し、チップ群を対応する単位基板に電気接続し、封止体を基板ストリップに形成してチップ群を密封し、封止体を硬化させるようにＰＭＣステップを行うと同時にバーンインテストと高温テストとを行う。その際、バーンイン探測板の複数個の探測端子は外接パッド群と電気接触し、且つ、ＰＭＣステップの前に、基板ストリップは複数個の配線除去領域を有し、異なる単位基板間の外接パッドが電気隔離される。最後に、パッケージをダイシングして、封止されたチップ群と外接パッド群とを搭載する単位基板群を単体パッケージに単一分離する。メモリチップパッケージのテスト時間を大幅に短縮し、全体製作時間を削減できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
一個又は複数個のチップからなるチップ群を用意するステップと、
チップ設置面と前記チップ設置面とは反対の面の表面接合面とを有する一個又は複数個のから構成される基板ストリップの前記チップ設置面に前記チップ群を設置し、前記表面接合面に複数個の外接パッドからなる外接パッド群を設置するステップと、
前記チップ群を対応する前記単位基板に電気接続するステップと、
前記基板ストリップ上に封止体を形成して前記チップ群を密封するステップと、
ＰＭＣ工程を実行し、前記ＰＭＣ工程により前記封止体を硬化し安定し、且つ、同時にバーンインテストを実行し、バーンイン探測板の複数個の探測端子を用い前記基板ストリップの前記外接パッド群に電気接触し、前記ＰＭＣ工程の前に、前記基板ストリップが複数個の配線除去領域からなる配線除去領域群を有し、前記配線除去領域群によって異なる前記単位基板間の前記各外接パッドを電気隔離可能にするステップと、
パッケージをダイシングし、封止された前記各チップと複数個の外接端子からなる外接端子群とを搭載する単位基板群が単体パッケージ構造に単一分離されるステップと、
を含むことを特徴とするチップ実装プロセス。
【請求項２】
前記ＰＭＣ工程において、同時に高温ストレジングステップを実行することを特徴とする請求項１に記載のチップ実装プロセス。
【請求項３】
前記ＰＭＣ工程と同時にバーンインテストをするステップと前記パッケージをダイシングするステップとの間に実行され、前記基板ストリップの前記外接パッド群に複数個の前記外接端子を設置するステップを含むことを特徴とする請求項１に記載のチップ実装プロセス。
【請求項４】
前記外接端子群は複数個の半田ボールを有することを特徴とする請求項３に記載のチップ実装プロセス。
【請求項５】
前記配線除去領域群は前記単位基板群の前記表面接合面の周辺に形成されることを特徴とする請求項１に記載のチップ実装プロセス。
【請求項６】
前記配線除去領域群は前記単位基板群と対応するワイヤボンディングスロットになることを特徴とする請求項１に記載のチップ実装プロセス。
【請求項７】
前記各単位基板はさらにワイヤボンディングスロットと前記ワイヤボンディングスロットに隣接する複数個の内接パッドとを有し、前記ワイヤボンディングスロットは前記チップ群の複数個のボンディングパッドを露出することに用いられ、前記電気接続するステップにおいて、前記複数個のボンディングパッドからなるボンディングパッド群と前記複数個の内接パッドからなる内接パッド群とを接続する複数個のボンディングスワイヤを形成することを特徴とする請求項１に記載のチップ実装プロセス。
【請求項８】
前記パッケージをダイシングするステップにおいて、ダイシング工具で前記基板ストリップと前記封止体とを同時にダイシングすることを特徴とする請求項１に記載のチップ実装プロセス。
【請求項９】
前記配線除去領域群は前記チップ群を設置するステップの前に形成されることを特徴とする請求項１に記載のチップ実装プロセス。
【請求項１０】
前記封止体を形成するステップの後、前記基板ストリップは複数個の前記配線除去領域からなる前期配線除去領域群を有し、前記配線除去領域群によって異なる前記単位基板間の前記各外接パッドは電気隔離されることを特徴とする請求項１に記載のチップ実装プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチップ実装プロセスに関し、特にバーンインテストと高温テストとを合併し簡易化するチップ実装プロセスに関し、特にウインドウ型ＢＧＡ（Ｗ‐ＢＧＡ、Window-Ball Grid Array）パッケージに適用するチップ実装プロセスに関するものである。
【背景技術】
【０００２】
周知のメモリチップパッケージ製作プロセスは、主に二種類に分けられる。その一つはチップの実装過程であり、単体チップを実装し単体パッケージ構造を形成する。もう一つはメモリチップパッケージのテスト過程であり、メモリチップパッケージの品質レベルを判別する。周知のチップ実装過程において、多数のメモリチップを基板ストリップに設置して実装を行い、封止工程及び単体切断工程まで完了してメモリチップパッケージが単一分離されることとなる。
【０００３】
メモリチップパッケージのテストにおいて、単体メモリチップパッケージをそれぞれテスト槽座に入れテストを実行した結果によって、不良品を除去し良品に対して速度分類している。メモリは大量生産の規格化ＩＣ製品であるので、生産能力及び良品率に対し相当に厳しく要求され、如何に実装コストとテストコストとを低減するかが課題である。
【０００４】
図１に示すように、周知のチップ実装プロセスには、「ウェハーを研磨する」ステップ１１、「ウェハーをダイシングする」ステップ１２、「基板ストリップ上面にダイアタッチする」ステップ１３、「電気接続する」ステップ１４、「封止体を形成する」ステップ１５、「ＰＭＣ（Post Mold Curing）」ステップ１６、「外接端子を設置する」ステップ１７、「パッケージをダイシングする」ステップ１８などを含む。
【０００５】
先ず、「ウェハーを研磨する」ステップ１１はメモリチップ全体の厚さが同一に薄くなるように確保することができる。「ウェハーをダイシングする」ステップ１２はウェハーをダイシングし複数個のチップを形成し、後に前記ステップ１３から前記ステップ１７までは基板ストリップ上で実行する。「パッケージをダイシングする」ステップ１８はパッケージをダイシングし一個か複数個の単体チップパッケージに分離させる。
【０００６】
基板ストリップ上には、複数個のチップが基板ストリップに電気接続され且つ封止体に密封されている。通常の封止体は熱硬化性のものであるため、「ＰＭＣ（Post Mold Curing）」ステップ１６を実行する必要があり、封止体が完全に硬化されることにより安定したものになる。「ＰＭＣ（Post Mold Curing）」ステップ１６は、基板ストリップが加熱炉に入れられ、対応条件、例えば、特定な温度と時間の下で行われる。次に、「外接端子を設置する」ステップ１７及び「パッケージをダイシングする」ステップ１８を実行し、複数個の単体メモリチップパッケージ、例えば、ＢＧＡパッケージが得られる。ＬＧＡ（Land Grid Array）を製作する場合には、前記「外接端子を設置する」ステップ１７を省略することができる。
【０００７】
また、周知のメモリチップパッケージテスト過程において、バーンインテストを介して将来故障の可能性がある不良のメモリチップパッケージを除去している。図２に示すように、周知のメモリチップパッケージのテスト過程は、「第１回高温ストレジング」ステップ２１、「バーンインテスト」ステップ２２、「低温ストレジング」ステップ２３、「第２回高温ストレジング」ステップ２４などを含む。
【０００８】
「第１回高温ストレジング」ステップ２１においては、一個か複数個のメモリチップパッケージを高温環境、例えば、約８０℃が１００秒ぐらい持続される環境に置き、実装に係わる不良品を見付ける。次に、「バーンインテスト」ステップ２２においては、一個か複数個のメモリチップパッケージをバーンインテスト槽座に置き、槽座内の探測端子をメモリチップパッケージの外接端子と導通させ、高温で電流の流れる条件下で長時間メモリチップの動きをシミュレーションして耐用性のないメモリチップを損傷させる。これにより、メモリチップが使用初期に直ぐ壊れることによる品質の信頼性を失うことを避けられる。
【０００９】
「低温ストレジング」ステップ２３の後に「第２回高温ストレジング」ステップ２４をメモリチップの速度分類として実行することができる。ゆえに、周知のメモリチップパッケージのテスト過程において、バーンインテストは欠かせない部分であるが、かなり長い実行時間は必要となる。例えば、バーンインテスト条件設定は１２５℃の温度で２４時間持続して行う必要がある。従って、一回毎にバーンイン加熱炉内にできるだけ多数のメモリチップパッケージを入れることでしか量産について効率をあげることはできない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ＰＭＣステップを改善することで、メモリチップパッケージのテスト時間の節約を可能にし、さらに全体製作時間の削減も可能なチップ実装プロセスを提供することである。
本発明のもう一つの目的は、ＰＭＣ用加熱炉とバーンインテスト炉とを合併し単一設備としてパッケージのテスト設備コストを低減し、外接端子の後のテスト過程における損傷と劣化を減少可能なチップ実装プロセスを提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に係るチップ実装プロセスは、先ず一個か複数個のチップを用意する。次に、チップ群を基板ストリップの一個か複数個の単位基板に設置する。各単位基板はチップ設置面及びチップ設置面とは反対側に表面接合面を有し、表面接合面に複数個の外接パッドが設置される。次に、チップ群を対応する単位基板に電気接続し、封止体を基板ストリップに形成してチップ群を密封する。
【００１２】
次に、封止体を硬化させるようにＰＭＣステップを行い、同時に、バーンインテストと高温テストとを行う。その際、バーンイン探測板の複数個の探測端子を介して外接パッド群と電気接触し、且つ、前記ＰＭＣステップの前に、基板ストリップは複数個の配線除去領域を有し、配線除去領域群によって異なる単位基板間の外接パッドを電気隔離することができる。最後に、パッケージをダイシングすることにより、前記封止されたチップ群と外接パッド群を搭載する単位基板群とは単体パッケージに単一分離される。
【００１３】
ＰＭＣステップと同時に、高温ストレジング（high temperature storaging step）ステップを実行してもよい。
ＰＭＣステップと同時に、バーンインテストを実行してもよく、封止体が適当に硬化できると考慮し、加熱硬化過程はバーンインテストと高温テストとの要求に満足できない場合、満足させるまで加熱硬化時間をもっと長くしてもよい。
【００１４】
ＰＭＣステップの後且つパッケージをダイシングする前にさらに複数個の外接端子を基板ストリップの外接パッド群に設置するステップを有してもよい。
外接端子群は複数個の半田ボールを有してもよい。
配線除去領域群は単位基板群の表面接合面群の周辺に形成されてもよい。
配線除去領域群は単位基板群の対応ワイヤボンディングスロットとして形成されてもよい。
【００１５】
各単位基板はさらにワイヤボンディングスロットとワイヤボンディングスロットに隣接する複数個の内接パッドとを有し、ワイヤボンディングスロットはチップの複数個のボンディングパッドを露出することに用い、前記電気接続ステップにおいて、ボンディングパッド群と内接パッド群とを接続する複数個のボンディングスワイヤを形成してもよい。
【００１６】
パッケージをダイシングするステップでは、ダイシング工具で基板ストリップと封止体とを同時にダイシングしてもよい。
配線除去領域群は前記チップ設置ステップの前に形成してもよい。
（発明の効果）
本発明の効果は、ＰＭＣ工程を行うと同時に基板ストリップレベルのバーンインテストを実行でき、メモリチップパッケージのテスト時間を大幅に短縮し、全体製作時間を削減できることである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の第一実施例を図面に基づいて説明する。
（第一実施例）
図３に示すように、本発明の第一実施例によるチップ実装プロセスは、主に「ウェハーを研磨する」ステップ３１、「ウェハーをダイシングする」ステップ３２、「基板ストリップ上面にダイアタッチする」ステップ３３、「電気接続する」ステップ３４、「封止体を形成する」ステップ３５、「ＰＭＣと同時にバーンインテストをする」ステップ３６、「パッケージをダイシングする」ステップ３８などを含み、さらに、「外接端子を設置する」ステップ３７を含んでもよい。図４Ａから図４Ｃ及び図５Ａから図５Ｆに基づいて第一実施例によるチップ実装プロセスを具体的に説明する。
【００１８】
先ず、「ウェハーを研磨する」ステップ３１において、図４Ａに示すように、ウェハーを供給し、ウェハーは、複数個のチップ１１０を備え、且つ、能動面１１１と背面１１２を有する。能動面１１１上には各チップ１１０と対応するエリアにメモリブロック、ボンディングパッド１１３及び図示しない不活性化層を形成し、さらに様々な集積回路を有する。通常、メモリブロック内はＤＲＡＭ（Dynamic Random-Access Memory）であり、ＤＤＲにすることができ、例えば、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４などのメモリとなる。
【００１９】
次に、「ウェハーを研磨する」ステップ３１において、図４Ｂに示すように、ウェハーの背面１１２を研磨することにより、チップ１１０群を薄くして一定の厚みにする。例えば、チップ１１０群の能動面１１１から背面１１２までの厚みは０．５ｍｉｌ〜１２ｍｉｌとなりウェハーが薄型化され、高密度チップ積層、薄型パッケージ或いは他の用途に使用可能である。
次に、「ウェハーをダイシングする」ステップ３２において、図４Ｂに示すように、ダイシング工具２１０を介して研磨されたウェハーをダイシングし、図４Ｃに示す複数個の単体チップ１１０を形成する。
【００２０】
次に、「基板ストリップ上面にダイアタッチする」ステップ３３において、図５Ａに示すように、基板ストリップ１２０の一個か複数個の単位基板１２１にチップ１１０群を設置する。各単位基板１２１はチップ設置面１２２及びチップ設置面１２２とは反対側に表面接合面１２３を有する。
【００２１】
ダイアタッチ材を用いチップ１１０群の能動面１１１を対応するチップ設置面１２２に貼付け、表面接合面１２３には複数個の外接パッド１２４を設置する。本実施例において、用意されるパッケージはウインドウ型ＢＧＡパッケージである。各単位基板１２１はさらにワイヤボンディングスロット１２７とワイヤボンディングスロット１２７に隣接する複数個の内接パッド１２６とを有し、ワイヤボンディングスロット１２７はチップ１１０の能動面１１１に位置する複数個のボンディングパッド１１３を露出する。
【００２２】
ボンディングパッド１１３群はチップ電極としてチップ１１０の能動面１１１の中央部に設置されかつ直線状に配列されるが、図５Ａに示すように、ボンディングパッド１１３を一個のみ見ることができる。ボンディングパッド１１３群は、単列を除き、場合によって二列かさらに多列に配列されることができ、基板ストリップ１２０のワイヤボンディングスロット１２７群に照準を合わせる。
【００２３】
再び図５Ａに示すように、「ＰＭＣと同時にバーンインテストをする」ステップ３６の前に、基板ストリップ１２０は複数個の配線除去領域１２５を有し、配線除去領域１２５群によって異なる単位基板１２１間の外接パッド１２４は電気隔離することができる。配線除去領域１２５は基板ストリップ１２０に位置し矩形状か多孔状になって、半田マスク層の開口により形成され或いは直接ワイヤボンディングして形成される。
【００２４】
図７に示すように、より詳しく言えば、配線除去領域１２５は各単位基板１２１の表面接合面１２３の周辺に形成されることができる。また、半田マスク層１２９を用いて基板ストリップ１２０の表面接合面１２３を被覆することができ、それによって、基板ストリップ１２０の配線は覆われるが、外接パッド１２４群が露出される。基板ストリップ１２０は複数個の配線残留段１２８を有し、配線残留段１２８群は各単位基板１２１の周辺に位置し、配線の一端は配線除去領域１２５群内で切断される。
【００２５】
次に、「電気接続する」ステップ３４において、図５Ｂに示すように、チップ１１０群を対応する単位基板１２１に電気接続する。本実施例において、ワイヤボンディング技術を用い複数個のボンディングワイヤ１３０を形成し、ボンディングワイヤ１３０群は基板ストリップ１２０のワイヤボンディングスロット１２７群を通過してチップ１１０群のボンディングパッド１１３群と基板ストリップ１２０の表面接合面１２３に位置する内接パッド１２６とを電気接続する。
【００２６】
その後、図５Ｃ図に示すように、「封止体を形成する」ステップ３５において、モールディング方法で基板ストリップ１２０上に封止体１４０を形成してチップ１１０群とボンディングワイヤ１３０群とを密封することにより、蒸気、熱気及び雑音に影響されなくなり、製品の信頼性が向上することが可能である。
【００２７】
本実施例において、封止体１４０は、基板ストリップ１２０のチップ設置面１２２上とワイヤボンディングスロット１２７群とに形成され、僅かに表面接合面１２３に突出してボンディングワイヤ１３０群を完全に密封する。
その後、図５Ｄに示すように、「ＰＭＣと同時にバーンインテストをする」ステップ３６において、ＰＭＣ工程により、封止体１４０は硬化され安定する。
【００２８】
基板ストリップ１２０は、バーンイン探測板２２０とテスト板２３０と一緒に加熱及びバーンインテスト可能な加熱炉内に入れられる。また、ＰＭＣ工程中に、同時に基板ストリップレベルのバーンインテストを実行する。ステップ３６において、基板ストリップ１２０の外接パッド１２４群は未だ設置されていない状態であり、バーンイン探測板２２０の複数個の探測端子２２１は基板ストリップ１２０の外接パッド１２４群に、さらにテスト板２３０に電気接触することができる。
【００２９】
ステップ３６中では、封止体１４０は適当な硬化効果を得た後、さらにバーンインテストの効果の得られる条件に達すべく、ＰＭＣ工程の実行時間を適当に延長してもよい。例えば、加熱炉内に置く基板ストリップ１２０の加熱温度が１２０℃以上になる場合、加熱時間は６時間以上に延長する。
【００３０】
電流は、バーンイン探測板２２０と外接パッド１２４群とを経由して基板ストリップ１２０上のメモリチップ１１０に流れる。これにより、メモリチップ１１０群に適当電圧を印加してＰＭＣ工程を行うと同時に基板ストリップレベルのバーンインテストを実行可能となる。
【００３１】
封止体１４０は高割合または完全に硬化させることができ、同時に基板ストリップ１２０上のメモリチップ１１０のうち、壊れ易く故障し易い少数のチップを事前に損傷させ、後のテストで検出することができる。
前記ＰＭＣ工程中には、同時に高温ストレジングステップを実行することができれば好ましい。高温ストレジングステップは前記バーンインテストをする前に実行され、実装中において不良品を検出することが可能となる。
【００３２】
本発明は、さらに「外接端子を設置する」ステップ３７を含んでもよい。「外接端子を設置する」ステップ３７は、「ＰＭＣと同時にバーンインテストをする」ステップ３６と「パッケージをダイシングする」ステップ３８との間に実行し、基板ストリップ１２０の外接パッド１２４群に複数個の外接端子１５０を設置するステップである。
外接端子１５０群は複数個の半田ボールを有することができるので、ＢＧＡパッケージ構造のように構成される。
【００３３】
本実施例の前記ステップ３６において基板ストリップレベルのバーンインテストは「外接端子を設置する」ステップ３７の前に実行される。従って、外接端子１５０群は、バーンインテストにより長時間、高温環境におかれることがなく、且つ、周知のバーンイン槽座にある探測端子に押圧されないため、優れた耐用性と接合強度を得ることができる。例えば、半田ボールについて、金属脆化によるテンプラ半田、半田ボール落下、かすり傷、衝突による半田ボール落下などの発生は従来に比較して少なくなる。
【００３４】
最後に、図５Ｅから図５Ｆに示すように、「パッケージをダイシングする」ステップ３８において、ダイシング工具２４０を用い単位基板１２１群のエッジ（即ちダイシングライン）に沿ってパッケージをダイシングする。これにより、図５Ｆに示すように、封止されたチップ１１０と外接端子１５０群とを搭載する単位基板１２１群はバーンインテストされた単体メモリチップパッケージに単一分離される。
【００３５】
前記ステップ３８において、ダイシング工具２４０は基板ストリップ１２０と封止体１４０とを同時にダイシングすることができる。
従って、図６に示すように、本実施例のチップ実装プロセスにより製造するメモリチップパッケージは、後のテスト過程でバーンインテストする必要がなく、「高温ストレジング」ステップ４１及び「低温ストレジング」ステップ４２を実行すればよい。また、個々に分離されたメモリチップパッケージを電気的にテストした後、不良品を除去し良品に対して速度分類することにより、メモリチップパッケージのテスト時間を大幅に短縮できて、さらに全体製作時間の削減も可能となる。
【００３６】
（第二実施例）
本発明においては、図８に示すように、配線除去領域１２５群が、単位基板１２１群と対応するワイヤボンディングスロット１２７として単位基板１２１群中央のメッキバスワイヤ（plated bus wire）を切断して貫通してもよい。異なる単位基板１２１間の外接パッド１２４群を電気隔離するため、ワイヤボンディングスロット１２７の周辺に複数個の配線残留段１２８を形成してもよい。また、バリ（burr）がないように、配線残留段１２８群は完全にエッチング方式で除去されてもよい。
第二実施例の他の構成と作用効果は第一実施例と同じであるため、詳細な説明を省略する。
【００３７】
第一実施例及び第二実施例は、本発明をウインドウ型ＢＧＡパッケージに適用した例であるが、本発明はウインドウ型ＢＧＡパッケージに限らず、ＬＧＡ（Land Grid Array）パッケージ、ＱＦＮ（Quad Flat Non-leaded）パッケージ、ＦＢＧＡ（Fine-pitch Ball Grid Array）パッケージ、ＦＣＢＧＡ（Flip Chip Ball Grid Array）パッケージ、ＰＢＧＡ（Plastic Ball Grid Array）パッケージなどの製品にも適用することができる。
以上、本発明をその好適な実施例に基づいて説明したが、本発明の保護範囲は特許請求の範囲に基づき、本発明に基づいた構成及び作用効果に触れる変更や修正は本発明の保護範囲に属する。
【図面の簡単な説明】
【００３８】
【図１】周知のチップ実装プロセスを示すフローチャートである。
【図２】周知のメモリチップパッケージのテストのプロセスを示すフローチャートである。
【図３】本発明の第一実施例によるチップ実装プロセスを示すフローチャートである。
【図４Ａ】本発明の第一実施例によるチップ実装プロセスにおけるウェハーを示す断面図である。
【図４Ｂ】本発明の第一実施例によるチップ実装プロセスにおけるウェハーのダイジングを示す断面図である。
【図４Ｃ】本発明の第一実施例によるチップ実装プロセスにおいて、ウェハーが複数個のチップを形成した状態を示す断面図である。
【図５Ａ】本発明の第一実施例によるチップ実装プロセスにおいて、基板スリップ上面にチップをダイアタッチする状態を示す断面図である。
【図５Ｂ】本発明の第一実施例によるチップ実装プロセスにおいて、チップを単位基板に電気接続した状態を示す断面図である。
【図５Ｃ】本発明の第一実施例によるチップ実装プロセスにおいて、基板スリップ上に封止体を形成した状態を示す断面図である。
【図５Ｄ】本発明の第一実施例によるチップ実装プロセスにおいて、基板ストリップがＰＭＣと同時にバーンインテストされる状態を示す断面図である。
【図５Ｅ】本発明の第一実施例によるチップ実装プロセスにおいて、パッケージをダイジングする状態を示す断面図である。
【図５Ｆ】本発明の第一実施例によるチップ実装プロセスにおいて、形成された単体メモリチップパッケージを示す断面図である。
【図６】本発明の第一実施例によるチップ実装プロセスの後半のメモリチップパッケージテストを示すフローチャートである。
【図７】本発明の第一実施例によるチップ実装プロセスにおいて、基板ストリップ周辺に形成される配線除去領域を示す部分拡大断面図である。
【図８】本発明の第二実施例によるチップ実装プロセスにおいて、基板ストリップ中央に形成される他の配線除去領域を示す部分拡大断面図である。
【符号の説明】
【００３９】
１１０：チップ、１１１：能動面、１１２：背面、１１３：ボンディングパッド、１２０：基板ストリップ、１２１：単位基板、１２２：チップ設置面、１２３：表面接合面、１２４：外接パッド、１２５：配線除去領域、１２６：内接パッド、１２７：ワイヤボンディングスロット、１２８：配線残留段、１２９：半田マスク層、１３０：ボンディングワイヤ、１４０：封止体、１５０：外接端子、２１０：ダイシング工具、２２０：バーンイン探測板、２２１：探測端子、２３０：テスト板、２４０：ダイシング工具
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８】
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