(57)【要約】【課題】デジタル放送信号およびアナログ放送信号を高い受信品位で受信可能なデジタル・アナログ共用チューナを提供する。【解決手段】ＰＩＮアッテネータ回路３２Ａは、デジタル放送受信時には、ハイパスフィルタ２を通過した受信信号に対してＡＭ検波回路２７から供給されるデジタルＲＦ−ＡＧＣ電圧に応じた減衰を加えて出力する。また、アナログ放送受信時には、該受信信号に対してアナログ復調回路３５から供給されるアナログＲＦ−ＡＧＣ電圧に応じた減衰を加えて出力する。ＰＩＮアッテネータ回路３２Ａは、入力されるバイアス電圧に応じて端子間抵抗が変化することにより減衰量を可変させるＰＩＮダイオードを有し、デジタル放送受信時とアナログ放送受信時とでバイアス電圧のレベルを切替える。【選択図】図１
2009016899.tif 000002
【特許請求の範囲】
【請求項１】
デジタル放送信号およびアナログ放送信号を受信するデジタル・アナログ共用チューナであって、
受信信号の信号レベルを、入力される制御電圧に応じた減衰を加えて出力するアッテネータ回路と、
前記アッテネータ回路から出力された前記受信信号のうち、選局されたチャネルの周波数に対応する受信信号の信号レベルを、入力される前記制御電圧に応じて増幅する高周波増幅回路と、
前記高周波増幅回路から伝達された前記受信信号を、中間周波数信号に周波数変換する周波数変換回路と、
前記中間周波数信号を受けて、デジタル復調またはアナログ復調を実行する復調部と、
復調された前記中間周波数信号の信号レベルに基づいて前記制御電圧を生成する利得制御部とを備え、
前記アッテネータ回路は、減衰量が前記制御電圧に応じて可変となる減衰特性を有し、
前記減衰特性は、任意の前記制御電圧において、前記アナログ放送信号の受信時における減衰量が前記デジタル放送信号の受信時における減衰量よりも大きくなるように、前記受信信号の種別に応じて切替えられる、デジタル・アナログ共用チューナ。
【請求項２】
前記アッテネータ回路は、
入力されるバイアス電圧に応じて端子間抵抗が変化することにより減衰量を可変させるＰＩＮダイオードと、
前記受信信号の種別に応じて前記バイアス電圧のレベルを調整するレベル調整手段とを含む、請求項１に記載のデジタル・アナログ共用チューナ。
【請求項３】
前記レベル調整手段は、前記アナログ放送信号の受信時における前記端子間抵抗が前記デジタル放送信号の受信時における前記端子間抵抗よりも大きくなるように、前記バイアス電圧のレベルを調整する、請求項２に記載のデジタル・アナログ共用チューナ。
【請求項４】
前記デジタル放送信号の受信時において、前記アッテネータ回路から出力された前記受信信号の信号レベルを広い周波数帯域にわたって増幅する広帯域増幅器と、
前記アッテネータ回路に対して前記広帯域増幅器と並列に接続され、かつ、前記アナログ放送信号の受信時において、前記アッテネータ回路から出力された前記受信信号を、前記広帯域増幅器をバイパスさせるためのスルー回路とをさらに備える、請求項１に記載のデジタル・アナログ共用チューナ。
【請求項５】
前記スルー回路は、前記アナログ放送信号の受信時において、前記アッテネータ回路と前記高周波増幅回路とを直接的に接続するためのスイッチ回路を含む、請求項４に記載のデジタル・アナログ共用チューナ。
【請求項６】
複数の配線層が積層されてなる多層基板と、
前記多層基板が格納されるシールドケースと、
前記複数の配線層間を電気的に接続するスルーホールとをさらに備え、
前記多層基板は、一方面に前記デジタル・アナログ共用チューナを実装するとともに、該一方面が前記シールドケースにより覆われ、かつ、他方面にシールド層が配される、請求項１から請求項５のいずれか１項に記載のデジタル・アナログ共用チューナ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル放送信号およびアナログ放送信号を受信可能なデジタル・アナログ共用チューナに関する。
【背景技術】
【０００２】
アナログのテレビジョン放送が開始されて５０年が経過し、テレビの保有世帯が２０００万世帯から３０００万世帯となっている。日本ではようやく２００３年にデジタルの地上波放送が開始され、２０１１年にはアナログ放送が停止されることになっている。なお、ケーブルテレビジョン放送および衛星放送では、既にデジタル放送に切替えられている。このようなアナログ放送からデジタル放送への移行に対応して、アナログ放送用チューナとデジタル放送用チューナとを１つの共用チューナとして実現したテレビジョン信号受信用チューナの需要が高まっている。
【０００３】
テレビジョン信号受信用チューナにおいては、一般に、シングルコンバージョン方式が広く用いられている。シングルコンバージョン方式とは、無線通信の受信機において、受信した高周波信号と局部発振信号とを乗算することにより、高周波信号（ＲＦ（Radio Frequency）信号）を、高周波信号と局部発振信号との周波数の差である中間周波数（ＩＦ（Intermediate Frequency）周波数）に周波数変換し、これを増幅したあとに復調等の受信処理を行なう方式である。
【０００４】
たとえば特開２００５−１６７８６０号公報（特許文献１）には、入力されたＲＦ信号の中から希望のチャンネル近傍の周波数に同調するＲＦ同調回路と、ＲＦ信号を増幅する可変利得型のＲＦ増幅回路と、ＲＦ信号を周波数固定のＩＦ信号に変換する周波数変換回路と、ＩＦ信号から希望のチャンネル近傍の信号を選び出すＩＦ同調回路と、ＩＦ信号から希望のチャンネルを選び出すＩＦフィルタ回路と、ＩＦ信号を増幅する可変利得型のＩＦ増幅回路と、ＩＦ信号から希望のチャンネルの信号を復調する復調回路と、ＩＦ同調回路から出力される信号のレベルを検知するとともに該検知レベルが一定になるようにＲＦ増幅回路にフィードバックをかけるためのＡＧＣ信号を出力する信号レベル検知回路とを有するデジタルテレビ放送受信モジュールが開示される。
【０００５】
この特開２００５−１６７８６０号公報によれば、ＩＦ同調回路から出力されるときに、希望のチャンネルの信号の減衰量よりもその隣接チャンネルの減衰量が２〜５ｄＢ大きくなるようにＲＦ同調回路およびＩＦ同調回路の周波数特性が設定されている。したがって、ＩＦ同調後の信号に基づいてＲＦ増幅回路に自動利得制御（ＡＧＣ（Automatic Gain Control）制御）をかけることにより、希望チャンネルの信号レベルが小さく、かつ隣接チャンネルの不要波の信号レベルが大きい場合であっても、隣接チャンネルの不要波による妨害を抑制することができる。
【０００６】
また、特開２００１−１０２９４７号公報（特許文献２）には、入力として供給されるデジタル変調された高周波信号の入力レベルに対して非線形領域を有する回路と、該非線形領域を有する回路に前置された第１の利得可変回路と、非線形領域を有する回路に後置された第２の利得可変回路と、第２の利得可変回路から出力される信号のレベルに応じて第１および第２の利得可変回路の利得を制御する自動利得制御回路を有する受信機が開示される。
【０００７】
これによれば、受信機への高周波信号の入力レベルが基準レベル以下の場合には、第２の利得可変回路で利得制御を行なうことによって必要なＣ／Ｎを確保する。該入力レベルが基準レベルを超えた場合には、第１の利得可変回路で利得制御を行なうことによって非線形歪みを低減する。そして、この基準レベルを第２の利得可変回路の後段で検出される受信品位に応じて可変に設定することにより、最適な受信条件に設定することを可能とする。
【０００８】
さらに、実開平４−１１６４４０号公報（特許文献３）には、受信機の高周波回路に関するものであって、高周波入力信号の入力端子と高周波増幅回路との間に高周波アッテネータを設けた構成が開示される。
【０００９】
これによれば、高周波アッテネータは、高周波増幅器と、減衰器と、該高周波増幅器および減衰器を選択的に回路に組み入れるためのスイッチ回路とから成る。そして、高周波入力信号が強入力の場合には、相互変調歪など各種妨害排除特性が重要なファクターとなるため、スイッチング回路が減衰器を選択し、回路に減衰器が直列に設けられたルートを形成する。一方、高周波入力信号が微弱な場合には、雑音指数がダイナミックレンジを左右する重要なファクターとなるため、スイッチング回路が高周波増幅器を選択し、回路に高周波増幅器が直列に設けられたルートを形成する。
【特許文献１】特開２００５−１６７８６０号公報
【特許文献２】特開２００１−１０２９４７号公報
【特許文献３】実開平４−１１６４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した特許文献１〜３に開示される受信機は、いずれも、入力信号をデジタル放送信号とし、その入力レベルの強弱に拘らず良好な受信品位を確保しようとするものである。
【００１１】
しかしながら、アナログ放送においては、一般に、デジタル放送よりも受信機への信号入力レベルが高くなるように設定されている。そのため、高周波信号が強入力となり十分なＣ／Ｎを確保することができるため、雑音指数を重視して設計する必要性が低くなる。
【００１２】
その一方で、雑音指数を重視して設計されたデジタル放送受信用チューナによってアナログ放送信号を受信しようとすれば、強入力信号の多波信号が入力された場合には、高周波増幅器が飽和して伝送歪が発生する可能性がある。この場合には、希望のチャンネルに隣接するチャンネルからの不要波による妨害が生じ、多波妨害耐性を低下させるという問題が生じる。
【００１３】
すなわち、デジタル・アナログ共用チューナを実現するためには、デジタル放送受信時の低雑音指数とアナログ放送受信時の多波妨害耐性とを両立させることが必要となる。
【００１４】
さらには、デジタル・アナログ共用チューナを携帯通信端末に搭載可能とするために、該チューナの小型化および薄型化が強く求められている。
【００１５】
それゆえ、この発明の目的は、デジタル放送信号およびアナログ放送信号を高い受信品位で受信可能なデジタル・アナログ共用チューナを提供することである。
【００１６】
また、この発明は、小型薄型の装置構成で、デジタル放送信号およびアナログ放送信号を高い受信品位で受信可能なデジタル・アナログ共用チューナを提供することである。
【課題を解決するための手段】
【００１７】
この発明のある局面によれば、デジタル放送信号およびアナログ放送信号を受信するデジタル・アナログ共用チューナであって、受信信号の信号レベルを、入力される制御電圧に応じた減衰を加えて出力するアッテネータ回路と、アッテネータ回路から出力された受信信号のうち、選局されたチャネルの周波数に対応する受信信号の信号レベルを、入力される制御電圧に応じて増幅する高周波増幅回路と、高周波増幅回路から伝達された受信信号を、中間周波数信号に周波数変換する周波数変換回路と、中間周波数信号を受けて、デジタル復調またはアナログ復調を実行する復調部と、復調された中間周波数信号の信号レベルに基づいて制御電圧を生成する利得制御部とを備える。アッテネータ回路は、減衰量が制御電圧に応じて可変となる減衰特性を有する。減衰特性は、任意の制御電圧において、アナログ放送信号の受信時における減衰量がデジタル放送信号の受信時における減衰量よりも大きくなるように、受信信号の種別に応じて切替えられる。
【００１８】
好ましくは、アッテネータ回路は、入力されるバイアス電圧に応じて端子間抵抗が変化することにより減衰量を可変させるＰＩＮダイオードと、受信信号の種別に応じてバイアス電圧のレベルを調整するレベル調整手段とを含む。
【００１９】
より好ましくは、レベル調整手段は、アナログ放送信号の受信時における端子間抵抗がデジタル放送信号の受信時における端子間抵抗よりも大きくなるように、バイアス電圧のレベルを調整する。
【００２０】
好ましくは、デジタル・アナログ共用チューナは、デジタル放送信号の受信時において、アッテネータ回路から出力された受信信号の信号レベルを広い周波数帯域にわたって増幅する広帯域増幅器と、アッテネータ回路に対して広帯域増幅器と並列に接続され、かつ、アナログ放送信号の受信時において、アッテネータ回路から出力された受信信号を、広帯域増幅器をバイパスさせるためのスルー回路とをさらに備える。
【００２１】
より好ましくは、スルー回路は、アナログ放送信号の受信時において、アッテネータ回路と高周波増幅回路とを直接的に接続するためのスイッチ回路を含む。
【００２２】
好ましくは、デジタル・アナログ共用チューナは、複数の配線層が積層されてなる多層基板と、多層基板が格納されるシールドケースと、複数の配線層間を電気的に接続するスルーホールとをさらに備える。多層基板は、一方面にデジタル・アナログ共用チューナを実装するとともに、該一方面がシールドケースにより覆われ、かつ、他方面にシールド層が配される。
【発明の効果】
【００２３】
この発明によれば、デジタル放送受信時の低雑音指数とアナログ放送受信時の多波妨害耐性とを両立させることが可能となる。その結果、高い受信品位で受信可能なデジタル・アナログ共用チューナを実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２５】
図１は、この発明の実施の形態に従うデジタル・アナログ共用チューナの構成を示すブロック図である。図２は、一般的な地上波デジタル放送信号受信用のチューナの構成を示すブロック図である。
【００２６】
以下では、最初に図２を用いて、一般的な地上波デジタル放送信号受信用チューナ（以下、デジタル放送用チューナとも称する。）を説明するとともに、当該デジタル放送用チューナを、地上波アナログ放送信号をも受信可能なデジタル・アナログ共用チューナに適用する上で生じる問題点について説明する。
【００２７】
次に、当該問題点を解決するために、本願発明が提案するデジタル・アナログ共用チューナについて詳細に説明する。
【００２８】
［一般的なデジタル放送用チューナの構成］
一般的なデジタル放送受信用チューナは、高周波（ＲＦ）信号を周波数変換して中間周波数（ＩＦ）信号として取り出すシングルコンバージョン方式を採用しており、例えば北米（ＵＳ）仕様として、４７０〜８６０ＭＨｚを受信するＵＨＦ（Ultra High Frequency）バンドと、１７０〜４７０ＭＨｚを受信するＶＨＦ（Very High Frequency）ハイバンドと、５４〜１７０ＭＨｚを受信するＶＨＦローバンドとに分割され、バンドごとに受信回路を有する。
【００２９】
図２を参照して、デジタル放送受信用チューナは、入力端子１と、ハイパスフィルタ（ＨＰＦ）２と、ＰＩＮアッテネータ回路３２と、広帯域増幅器３と、入力切替回路４，５，６と、高周波増幅入力同調回路７，８，９と、高周波（ＲＦ）増幅器１０，１１，１２と、ＭＯＰ（Mixer Oscillator PLL-synthesizer）回路２６と、ＳＡＷ（表面弾性波）フィルタ２３と、中間周波（ＩＦ）ＡＧＣ増幅回路２４とを備える。
【００３０】
ハイパスフィルタ２は、５ＭＨｚ〜４６ＭＨｚを減衰域とし、ＶＨＦローバンドの最低周波数である５４ＭＨｚ以上を通過域とする。ハイパスフィルタ２は、入力端子１から入力されたデジタルテレビジョン（ＴＶ）信号のうち、５４ＭＨｚ以上の高周波数の成分のみを通過させる。
【００３１】
ＰＩＮアッテネータ回路３２は、ハイパスフィルタ２を通過したデジタルＴＶ信号に減衰を加えて広帯域増幅器３へ出力する。このとき、ＰＩＮアッテネータ回路３２は、ＲＦ−ＡＧＣ端子２９に入力される自動利得制御電圧である、ＲＦ−ＡＧＣ（Automatic Gain Control）電圧に応じてＴＶ信号を減衰させる。
【００３２】
広帯域増幅器３は、ＰＩＮアッテネータ回路３２から送信されるデジタルＴＶ信号について、受信帯域である５４ＭＨｚ〜８６０ＭＨｚの成分を増幅して出力する。
【００３３】
入力切替回路４，５，６は、受信チャネルに応じて、増幅されたデジタルＴＶ信号を、ＵＨＦバンド、ＶＨＦハイバンドおよびＶＨＦローバンドのいずれかの受信回路に入力する。
【００３４】
具体的には、受信チャネルに応じてＵＨＦバンドのデジタルＴＶ信号（ＵＨＦ信号）が選択されている場合には、入力切替回路４がＵＨＦ信号を抽出する。また、ＶＨＦハイバンドのデジタルＴＶ信号（ＶＨＦハイバンド信号）が選択されている場合には、入力切替回路５がＶＨＦハイバンド信号を抽出し、ＶＨＦローバンドのデジタルＴＶ信号（ＶＨＦローバンド信号）が選択されている場合には、入力切替回路６がＶＨＦローバンド信号を抽出する。
【００３５】
そして、入力切替回路４により抽出されたＵＨＦ信号は、高周波増幅入力同調回路７に導かれてチャネルの選局が行なわれる。高周波増幅入力同調回路７は、図示しない制御回路からの選局信号に応じて、特定のチャネルの周波数を選択し、同調する。ここで、同調とは、特定の周波数について、その周波数成分を持つ信号を共振により増幅させることをいう。これにより、該特定の周波数以外の成分の信号が相対的に減衰させられる。
【００３６】
ＲＦ増幅器１０は、ＲＦ−ＡＧＣ端子２９からＲＦ−ＡＧＣ電圧を受けて、高周波増幅入力同調回路７によって同調されたＵＨＦ信号を増幅する。なお、ＲＦ−ＡＧＣ電圧とは、ＭＯＰ回路２６に含まれるＡＭ検波回路２７から出力され、ＲＦ−ＡＧＣ端子２９を介して印加される電圧である。
【００３７】
高周波増幅出力同調回路１３は、ＲＦ増幅器１０により増幅されたＵＨＦ信号を選局信号に応じて、特定のチャネルの周波数を選択して同調する。
【００３８】
ＭＯＰ回路２６は、ミキサ回路１６，１８，２０と、局部発振回路１７，１９，２１と、ＰＬＬ（Phase Locked Loop）制御回路３１と、ＩＦ増幅器２２と、ＡＭ検波回路２７と、ＲＦ−ＡＧＣ制御スイッチ３０とを含む。
【００３９】
ミキサ回路１６は、局部発振回路１７から局部発振信号を受けて、ＵＨＦバンドのＴＶ信号をＩＦ信号に周波数変換する。ＰＬＬ制御回路３１は、局部発振回路１７における発振周波数を制御する。なお、ＰＬＬ制御回路３１は、図示しないデジタル復調回路により制御されている。
【００４０】
ＩＦ信号は、ＩＦ増幅器２２により増幅された後、ＳＡＷフィルタ２３に入力される。ＳＡＷフィルタ２３は、増幅されたＩＦ信号から、ＵＨＦ信号から周波数変換されたＩＦ信号以外の周波数成分を除去する。ＳＡＷフィルタ２３を通過したＩＦ信号は、ＩＦ−ＡＧＣ増幅回路２４において、後段のデジタル復調回路において必要とされる信号レベルに増幅されてＩＦ出力端子２５に出力される。ＩＦ出力端子２５から出力されたＩＦ信号は、デジタル復調回路へ送信される。なお、ＩＦ−ＡＧＣ増幅回路２４は、デジタル復調回路からＩＦ−ＡＧＣ端子２８を介して印加されるＩＦ−ＡＧＣ電圧により利得が制御される。
【００４１】
さらに、ミキサ回路１６から出力されたＩＦ信号は、ＡＭ検波回路２７において振幅復調された後、ＲＦ−ＡＧＣ制御スイッチ３０がオンされたことに応じてＲＦ−ＡＧＣ端子２９へ出力される。
【００４２】
これにより、ＡＭ検波回路２７によって振幅復調されたＩＦ信号は、ＲＦ−ＡＧＣ電圧として、ＲＦ増幅器１０，１１，１２およびＰＩＮアッテネータ回路３２に与えられる。すなわち、ＡＭ検波回路２７は、負帰還回路を構成し、ＡＭ検波回路２７に入力されるＩＦ信号の出力ピーク値が常に一定となるように、ＲＦ増幅器１０，１１，１２における利得、およびＰＩＮアッテネータ回路３２における減衰量を制御する。
【００４３】
以上に述べたように、デジタル放送用チューナにおいては、高周波増幅器１０，１１，１２が、ＩＦ信号の信号レベルに応じたＲＦ−ＡＧＣ電圧に基づいて、受信信号を自動的に最適な信号レベルに調整するＡＧＣ動作を行なう。そして、この高周波増幅器１０，１１，１２の前段には、ヘッドアンプとしての広帯域増幅器３を配することによって、広い周波数帯域を有するデジタルＴＶ信号を増幅して受信感度を高め、低雑音指数（ＮＦ：Noise Figure）を確保している。
【００４４】
さらに、広帯域増幅器３の前段にＰＩＮアッテネータ回路３２を設けることによって、広帯域増幅器３が飽和するのを防止して相互変調歪や混変調といった伝送歪が発生するのを抑制している。
【００４５】
このようなデジタル放送用チューナを、地上波アナログ放送信号受信用チューナ（以下、アナログ放送用チューナとも称する。）と共用のチューナとして実現する場合には、要求される受信性能の違いから、以下のような問題点が生じる。
【００４６】
詳細には、デジタル放送用チューナでは、広い周波数帯域を有するデジタルＴＶ信号に対応するため雑音指数を重視して設計する必要があるのに対して、アナログ放送用チューナの場合は、一般的にアナログＴＶ信号がデジタルＴＶ信号よりも信号レベルが高くなるように設定されているため、受信感度を高めて雑音指数を低く抑える必要性が相対的に低くなる。その一方で、アナログＴＶ信号は多波信号であるため、アナログ放送用チューナとしては、多波による妨害耐性を重視して設計する必要がある。
【００４７】
したがって、雑音指数を重視して設計されたデジタル放送用チューナによってアナログＴＶ信号を受信しようとすれば、強入力信号の多波信号が入力された場合には、広帯域増幅器３が飽和して伝送歪が発生する可能性がある。この場合には、同一周波数のアナログＴＶ信号による干渉妨害が生じ、多波妨害耐性を低下させるという問題が生じる。
【００４８】
すなわち、デジタル・アナログ共用チューナを実現するためには、デジタル放送受信時の低雑音指数とアナログ放送受信時の多波妨害耐性とを両立させることが必要となる。
【００４９】
さらに、このようなアナログ放送受信時の多波妨害耐性は、デジタル放送受信時の隣接妨害耐性とは要求される性能が互いに異なることから、上述したＡＧＣ動作を開始させるための基準点（ＴＯＰ：Take Over Point）を、アナログ放送受信時とデジタル放送受信時とで一律に固定してしまうと、両者の妨害耐性に弊害が生じる可能性がある。
【００５０】
詳細には、デジタル放送受信時における隣接妨害には、デジタル隣接妨害とアナログ干渉妨害とが含まれる。デジタル隣接妨害とは、希望のチャンネルと隣接するチャンネルに、希望のチャンネルよりも信号レベルの高い信号(不要波）が到来してきた場合に、当該不要波が減衰されることなくＲＦ増幅器に入力されることによってＲＦ増幅器が飽和して希望のチャンネルの信号が歪んだり、希望のチャンネルの信号に不要波の信号が混入したりすることをいう。また、アナログ干渉妨害とは、希望のチャンネル近傍の周波数に信号レベルの大きいアナログＴＶ信号が存在する場合に、希望のチャンネルの信号が当該アナログＴＶ信号に干渉を受けることをいう。
【００５１】
このような隣接妨害に対して、デジタル放送用チューナでは、ＲＦ増幅器１０，１１，１２を、所定の利得のある状態を基準点（ＴＯＰ）として、ＩＦ信号の信号レベルに応じたＲＦ−ＡＧＣ電圧に基づいて利得を低下させるように動作させている。そのため、基本的には増幅動作をしてはいるものの、ＲＦ−ＡＧＣ電圧により利得の変化はＴＯＰからの減衰方向であるため、減衰量と表現される。しかしながら、このときのＴＯＰは、上述したアナログ放送受信における多波妨害を考慮したものとはなっていないため、アナログ放送の受信時において必ずしも所望の多波妨害耐性を得られるという保証がない。
【００５２】
［本願発明に係るデジタル・アナログ共用チューナの構成］
以下に、このような課題を解決するために考案された、本実施の形態によるデジタル・アナログ共用チューナについて詳細に説明する。
【００５３】
図１を参照して、本実施の形態によるデジタル・アナログ共用チューナは、入力端子１と、ハイパスフィルタ（ＨＰＦ）２と、ＰＩＮアッテネータ回路３２Ａと、広帯域増幅器３と、ＲＦスルー回路４４と、分配器４３と、ＲＦ出力端子４５と、入力切替回路４，５，６と、高周波増幅入力同調回路７，８，９と、ＲＦ増幅器１０，１１，１２と、高周波増幅出力同調回路１３，１４，１５と、ＭＯＰ回路２６と、ＳＡＷフィルタ２３と、ＩＦ−ＡＧＣ増幅回路２４と、デジタル復調回路４０と、ＳＡＷフィルタ３４と、アナログ復調回路３５と、ＲＦ−ＡＧＣ制御スイッチ３６とを備える。
【００５４】
図１のデジタル・アナログ共用チューナは、図２のデジタル放送受信用チューナに対して、選択チャネルに対応するアナログＴＶ信号が周波数変換されたＩＦ信号をアナログ復調するためのＳＡＷフィルタ３４およびアナログ復調回路３５と、ＲＦ−ＡＧＣ制御スイッチを付加したものである。
【００５５】
これにより、ＩＦ増幅器２２から出力されたＩＦ信号は、デジタル復調する系統とアナログ復調する系統とに分配される。
【００５６】
詳細には、ＩＦ信号のデジタル復調する系統への分配は、ＳＡＷフィルタ２３を通過したＩＦ信号がＩＦ−ＡＧＣ増幅回路２４においてデジタル復調回路４０において必要とされる信号レベルに増幅された後、ＩＦ出力端子２５からデジタル復調回路４０へ出力されることにより行なわれる。
【００５７】
デジタル復調回路４０は、ＩＦ出力端子２５から受けたＩＦ信号から、ＩＦ帯の映像帯域信号を抽出する。また、デジタル復調回路４０は、ＩＦ出力端子２５から受けたＩＦ信号から、ＩＦ帯の音声帯域信号を抽出する。そして、デジタル復調回路４０は、これらのＩＦ信号をＴＳ（トランスポートストリーム）信号に変換して出力する。
【００５８】
また、デジタル復調回路４０は、適切にデジタル復調が行なわれるようにＩＦ−ＡＧＣ増幅回路２４の利得を制御するためのＩＦ−ＡＧＣ電圧をＩＦ−ＡＧＣ増幅回路２４へ出力する。ＩＦ−ＡＧＣ電圧は、ＩＦ−ＡＧＣ端子２８を介してＩＦ−ＡＧＣ増幅回路２４に印加される。
【００５９】
さらに、ＩＦ信号は、ＡＭ検波回路２７にも分配される。ＡＭ検波回路２７において振幅復調されたＩＦ信号は、ＲＦ−ＡＧＣ電圧として、ＲＦ−ＡＧＣ制御スイッチ３０がオンされたことに応じてＲＦ−ＡＧＣ端子２９へ出力される。
【００６０】
一方、ＩＦ信号のアナログ復調する系統への分配は、ＳＡＷフィルタ３４を通過することによってＵＨＦ信号から周波数変換されたＩＦ信号以外の周波数成分が除去されたＩＦ信号がアナログ復調回路３５へ出力されることにより行なわれる。
【００６１】
アナログ復調回路３５は、ＳＡＷフィルタ３４から受けたＩＦ信号から、ＩＦ帯の映像帯域信号を抽出する。また、アナログ復調回路３５は、ＳＡＷフィルタ３４から受けたＩＦ信号から、ＩＦ帯の音声帯域信号を抽出する。そして、アナログ復調回路３５は、これらのＩＦ信号をベースバンド帯へ周波数変換し、復調を行ない、ベースバンド帯の映像帯域信号および音声帯域信号を生成し、その生成したベースバンド帯の帯域信号をＡＶ出力端子３３から出力する。
【００６２】
さらに、アナログ復調回路３５は、ＩＦ信号または復調したベースバンド帯の帯域信号のレベルに応じて、ＲＦ−ＡＧＣ電圧を生成し、ＲＦ−ＡＧＣ制御スイッチ３６がオンされたことに応じてＲＦ−ＡＧＣ端子２９へ出力する。
【００６３】
これにより、アナログ復調回路３５によって復調されたＩＦ信号は、ＲＦ−ＡＧＣ電圧として、高周波増幅器１０，１１，１２およびＰＩＮアッテネータ回路３２に与えられる。すなわち、アナログ復調回路３５は、負帰還回路を構成し、アナログ復調回路３５に入力されるＩＦ信号の出力ピーク値が常に一定となるように、高周波増幅器１０，１１，１２における利得と、ＰＩＮアッテネータ回路３２における減衰量とを制御する。
【００６４】
このように、デジタル・アナログ共用チューナにおいては、ＲＦ−ＡＧＣ端子２９には、デジタル復調処理系のＡＭ検波回路２７から出力されるＲＦ−ＡＧＣ電圧（以下、デジタルＲＦ−ＡＧＣ電圧とも称する。）と、アナログ復調処理系のアナログ復調回路３５から出力されるＲＦ−ＡＧＣ電圧（以下、アナログＲＦ−ＡＧＣ電圧とも称する。）とが供給可能に構成される。これらのＲＦ−ＡＧＣ電圧は、図示しないＣＰＵが、受信チャンネルから判断したＴＶ信号の種別（デジタル放送／アナログ放送）に応じてＲＦ−ＡＧＣ制御スイッチ３０およびＲＦ−ＡＧＣ制御スイッチ３６を択一的にオンすることにより、いずれか一方がＲＦ−ＡＧＣ端子２９に供給される。ＲＦ−ＡＧＣ端子２９に供給されたＲＦ−ＡＧＣ電圧は、高周波増幅器１０，１１，１２およびＰＩＮアッテネータ回路３２Ａに与えられる。
【００６５】
これにより、ＰＩＮアッテネータ回路３２Ａは、デジタル放送の受信時には、ハイパスフィルタ２を通過したデジタルＴＶ信号に対して、ＲＦ−ＡＧＣ端子２９から入力されるデジタルＲＦ−ＡＧＣ電圧に応じた減衰を加えて広帯域増幅器３へ出力する。広帯域増幅器３は、ＰＩＮアッテネータ回路３２Ａから送信されるデジタルＴＶ信号について、受信帯域である５４ＭＨｚ〜８６０ＭＨｚの成分を増幅して出力する。
【００６６】
一方、アナログ放送の受信時には、ＰＩＮアッテネータ回路３２Ａは、ハイパスフィルタ２を通過したアナログＴＶ信号に対して、ＲＦ−ＡＧＣ端子２９から入力されるアナログＲＦ−ＡＧＣ電圧に応じた減衰を加えて出力する。
【００６７】
ここで、デジタルＴＶ信号と同様に、アナログＴＶ信号についても広帯域増幅器３により増幅する構成とした場合には、上述したように、アナログＴＶ信号としての多波信号が強信号レベルで広帯域増幅器３に入力されることによって、広帯域増幅器３が飽和し、信号伝送時に相互変調歪または混合変調歪などの伝送歪が発生する可能性がある。
【００６８】
そこで、本実施の形態によるデジタル・アナログ共用チューナでは、このような伝送歪を抑制するために、アナログ放送の受信時には広帯域増幅器３が停止状態となり、ＲＦ信号をバイパスさせるためのＲＦスルー回路４４を設ける構成とする。
【００６９】
図１を参照して、ＲＦスルー回路４４は、スイッチ回路により構成され、図示しないＣＰＵから送信される制御信号を受けてオン／オフすることによって導通／非導通される。デジタル放送の受信時には、ＲＦスルー回路４４をオフすることにより、デジタルＴＶ信号は広帯域増幅器３によって増幅されて後段の分配器４３に入力される。分配器４３は、入力されたＴＶ信号を、入力切替回路４，５，６と、図示しないＡＶ機器等に接続されるＲＦ出力端子４５とに分配する。
【００７０】
一方、アナログ放送の受信時には、ＲＦスルー回路４４をオンすることにより、アナログＴＶ信号は、広帯域増幅器３によって増幅されることなく、該増幅器をバイパスして分配器４３に入力される。これにより、多波信号が強信号レベルの場合においても伝送歪が発生するのが抑制される。
【００７１】
図３は、図１におけるＲＦスルー回路４４の具体的な構成を説明するための回路図である。
【００７２】
図３を参照して、ＲＦスルー回路４４は、ＳＷ（スイッチング）ダイオードＤ５〜Ｄ８と、バイアス抵抗Ｒ７〜Ｒ１１と、直流阻止コンデンサＣｃ１〜Ｃｃ３と、高周波チョークコイルＬ３と、バイパスコンデンサＣｅ１と、ＰＮＰトランジスタＱ２と、バイアス抵抗Ｒ１２と、スイッチ回路ＳＷ２とを含む。
【００７３】
ＳＷダイオードＤ５は、アノードが直流阻止コンデンサＣｃ２およびバイアス抵抗Ｒ８に接続され、カソードが直流阻止コンデンサＣｃ１およびバイアス抵抗Ｒ７に接続される。
【００７４】
ＳＷダイオードＤ６は、アノードがバイアス抵抗Ｒ１１およびスイッチ回路ＳＷ２を介して、電源電圧が印加される＋Ｂ端子に接続され、カソードがＳＷダイオードＤ５のカソードに接続される。
【００７５】
ＳＷダイオードＤ８は、アノードが直流阻止コンデンサＣｃ３およびバイアス抵抗Ｒ９に接続され、カソードがバイアス抵抗Ｒ１０および分配器４３に接続される。
【００７６】
ＳＷダイオードＤ７は、アノードがバイアス抵抗Ｒ１１およびスイッチ回路ＳＷ２を介して＋Ｂ端子に接続され、カソードがＳＷダイオードＤ５のカソードに接続される。
【００７７】
ＰＮＰトランジスタＱ２は、ソースが＋Ｂ端子に接続され、ドレインがバイアス抵抗Ｒ８，Ｒ９を介してＳＷダイオードＤ５，Ｄ８のアノードに接続される。そして、ＰＮＰトランジスタＱ２のベースは、バイアス抵抗Ｒ１２およびスイッチ回路ＳＷ２を介して＋Ｂ端子に接続される。
【００７８】
スイッチ回路ＳＷ２は、図示しないＣＰＵから出力されるスイッチ切替信号ＳＥによってオン／オフされる。詳細には、ＣＰＵは、受信チャネルに基づいてアナログ放送であるかデジタル放送であるかを判断し、アナログ放送である場合にはＨ（論理ハイ）レベルのスイッチ切替信号ＳＥを生成してスイッチ回路ＳＷ２へ出力する。一方、デジタル放送である場合には、ＣＰＵは、Ｌ（論理ロー）レベルのスイッチ切替信号ＳＥを生成してスイッチ回路ＳＷ２へ出力する。スイッチ回路ＳＷ２は、スイッチ切替信号ＳＥがＨレベルのときにオンされる一方で、スイッチ切替信号ＳＥがＬレベルのときにオフされる。
【００７９】
そして、スイッチ回路ＳＷ２がオンされた場合には、＋Ｂ端子からの電源電圧がバイアス抵抗Ｒ１１を介してＳＷダイオードＤ６，Ｄ７のアノードに印加される。よって、ＳＷダイオードＤ６，Ｄ７は、順方向電圧が印加されるため、オン状態となる。なお、ＳＷダイオードＤ６，Ｄ７がオンしたことにより、ＳＷダイオードＤ５，Ｄ８のカソードの電位が上がる。
【００８０】
また、ＰＮＰトランジスタＱ２は、＋Ｂ端子からの電源電圧をバイアス抵抗Ｒ１２を介してゲートに受けることによってオフ状態となる。そのため、＋Ｂ端子からの電源電圧は、バイアス抵抗Ｒ８，Ｒ９を介してＳＷダイオードＤ５，Ｄ８のアノードに印加されない。したがって、ＳＷダイオードＤ５，Ｄ８は、順方向電圧が印加されないために、オフ状態となる。
【００８１】
これにより、アナログ放送の受信時には、ＨＰＦ２を通過したアナログＴＶ信号は、広帯域増幅器３を通過せず、ＳＷダイオードＤ６，Ｄ７を通って分配器４３へ出力されることとなる。その結果、強入力信号である多波による妨害耐性が確保される。
【００８２】
一方、スイッチ回路ＳＷ２がオフした場合には、ＳＷダイオードＤ６，Ｄ７のアノードには＋Ｂ端子からの電源電圧が印加されない。よって、ＳＷダイオードＤ６，Ｄ７は、順方向電圧が印加されないため、オフ状態となる。
【００８３】
また、ＰＮＰトランジスタＱ２は、ゲートに電源電圧を受けないためにオン状態となり、＋Ｂ端子からの電源電圧を、バイアス抵抗Ｒ８を介してＳＷダイオードＤ５のアノードに印加するとともに、バイアス抵抗Ｒ９を介してＳＷダイオードＤ８のアノードに印加する。そうすると、ＳＷダイオードＤ５，Ｄ８はそれぞれ、順方向電圧が印加されるため、オン状態となる。
【００８４】
これにより、デジタル放送の受信時には、ＨＰＦ２を通過したデジタルＴＶ信号は、広帯域増幅器３を通過することによって増幅されて分配器４３へ出力されることとなる。その結果、受信感度が高められて低雑音指数を確保することができる。
【００８５】
さらに、本実施の形態に係るデジタル・アナログ共用チューナでは、上述した妨害耐性の改善を図るために、ＰＩＮアッテネータ回路３２Ａの減衰特性を、アナログ放送の受信時とデジタル放送の受信時とで異ならせる構成とする。これにより、ＲＦ増幅器１０，１１，１２におけるＴＯＰは、デジタル放送受信時とアナログ放送受信時とでそれぞれ最適な値となるように設定される。
【００８６】
図４は、図１におけるＰＩＮアッテネータ回路３２Ａの具体的な構成を説明するための回路図である。
【００８７】
図４を参照して、ＰＩＮアッテネータ回路３２Ａは、π型ＰＩＮアッテネータ回路であり、ＰＩＮダイオードＤ１〜Ｄ３と、バイアス抵抗Ｒ１〜Ｒ５と、ＳＷダイオードＤ４と、高周波チョークコイルＬ１，Ｌ２と、直流阻止コンデンサＣｃ１，Ｃｃ２，Ｃｃ５と、バイパスコンデンサＣｅ２〜Ｃｅ５と、インバータ用トランジスタＱ１と、ＡＧＣ抵抗Ｒ６と、スイッチ回路ＳＷ１とを含む。
【００８８】
トランジスタＱ１は、ＡＧＣ抵抗Ｒ６を介して図示しないＲＦ−ＡＧＣ端子２９から供給されるＲＦ−ＡＧＣ電圧により駆動される。バイアス電流は、トランジスタＱ１の動作により＋Ｂ端子から高周波チョークコイルＬ２，Ｌ１およびバイアス抵抗Ｒ１を介して供給される。
【００８９】
ＰＩＮダイオードＤ１〜Ｄ３は、Ｐ型半導体とＮ型半導体との間にＩ層を有し、抵抗成分がＤＣバイアス電流で制御される。ＰＩＮダイオードＤ１〜Ｄ３のバイアスは、バイアス抵抗Ｒ１〜Ｒ５により与えられる。
【００９０】
本実施の形態では、デジタル放送の受信時とアナログ放送の受信時とで、ＰＩＮダイオードＤ１〜Ｄ３のバイアスを切替える構成とする。これにより、デジタルＲＦ−ＡＧＣ電圧とアナログＲＦ−ＡＧＣ電圧とが同レベルの場合であっても、ＰＩＮアッテネータ回路３２Ａにおける減衰量が異なることになる。
【００９１】
詳細には、バイアス抵抗Ｒ５およびバイアス抵抗Ｒ４は、＋Ｂ端子と接地レベルとの間に直列に接続され、両者の接続点がＰＩＮダイオードＤ３のカソードに接続される。さらに、＋Ｂ端子とＰＩＮダイオードＤ３のカソードとの間には、スイッチ回路ＳＷ１、バイアス抵抗Ｒ３およびＳＷダイオードＤ４が直列に接続される。
【００９２】
スイッチ回路ＳＷ１は、図示しないＣＰＵから出力されるスイッチ切替信号ＳＥによってオン／オフされる。スイッチ切替信号ＳＥは、上述したように、受信チャネルに基づいてＣＰＵにより生成される信号であり、アナログ放送である場合にはＨレベルを示し、デジタル放送である場合には、Ｌレベルを示す。スイッチ回路ＳＷ１は、スイッチ切替信号ＳＥがＨレベルのときにオンされる一方で、スイッチ切替信号ＳＥがＬレベルのときにオフされる。
【００９３】
そして、スイッチ回路ＳＷ１がオンされた場合には、＋Ｂ端子からの電源電圧がバイアス抵抗Ｒ３を介してＳＷダイオードＤ４のアノードに印加される。したがって、ＳＷダイオードＤ４は、順方向電圧が印加されてオン状態となるため、ＰＩＮダイオードＤ１〜Ｄ３に対してはバイアス抵抗Ｒ３からバイアスが与えられる。
【００９４】
一方、スイッチ回路ＳＷ１がオフされた場合には、＋Ｂ端子からの電源電圧がバイアス抵抗Ｒ５およびＲ４によって分圧されてＰＩＮダイオードＤ１〜Ｄ３に与えられる。
【００９５】
このようにＰＩＮダイオードＤ１〜Ｄ３のバイアスを切替えることによって、ＰＩＮアッテネータ回路３２Ａは、デジタル放送受信時とアナログ放送受信時とで、ＲＦ−ＡＧＣ電圧に対する減衰特性が、図５のように切替えられる。
【００９６】
図５は、ＰＩＮアッテネータ回路３２Ａにおける減衰特性を説明するための図である。
図５を参照して、縦軸はＰＩＮアッテネータ回路３２Ａにおける減衰量を示し、横軸はＲＦ−ＡＧＣ端子２９から供給されるＲＦ−ＡＧＣ電圧を示す。なお、ＲＦ−ＡＧＣ電圧は、デジタルＲＦ−ＡＧＣ電圧およびアナログＲＦ−ＡＧＣ電圧を含んでいる。
【００９７】
図中のラインｋ１は、デジタル放送受信時におけるＰＩＮアッテネータ回路３２Ａの減衰特性を示す。ラインｋ１から分かるように、減衰量は、デジタルＲＦ−ＡＧＣ電圧が低くなるに従って大きくなる傾向を示している。
【００９８】
これに対して、アナログ放送受信時における減衰特性は、図中のラインｋ２で示されるように、アナログＲＦ−ＡＧＣ電圧が低くなるに従って減衰量が大きくなる傾向が共通するものの、その減衰量がデジタル放送受信時よりも相対的に大きいものとなっている。
【００９９】
すなわち、アナログ放送受信時においては、ＰＩＮアッテネータ回路３２Ａからはデジタル放送受信時よりも信号レベルが弱められたアナログＴＶ信号が出力されることとなる。そして、このアナログＴＶ信号は、広帯域増幅器３をスルーして高周波増幅器１０，１１，１２に入力される。このときの高周波増幅器１０，１１，１２のＡＧＣ特性は、図中のラインｋ３で示される本来のＡＧＣ特性に、図中のラインｋ２で示される減衰特性が合成されたものとなるため、実質的には図中のラインｋ４で示されるような特性となる。
【０１００】
ここで、デジタル放送受信時とアナログ放送受信時とで高周波増幅器１０，１１，１２のＡＧＣ特性を比較すると、同じＲＦ−ＡＧＣ電圧であっても、アナログ放送受信時の方が、減衰量が大きいことが分かる。これにより、アナログ放送受信時では、伝送歪の発生が抑えられるため、強入力時における多波による妨害を改善することができる。
【０１０１】
一方、デジタル放送受信時においては、減衰量が相対的に小さいため、希望のチャンネルと隣接するチャンネルの不要波により発生した歪成分が希望のチャンネルに落ち込むことによって隣接妨害が発生し、Ｃ／Ｎが劣化する可能性がある。しかしながら、このときのＣ／Ｎ劣化は、雑音指数の劣化によるＣ／Ｎ劣化よりも受信性能に及ぼす影響度が小さい。その結果、雑音指数を重視した設計によって歪成分によるＣ／Ｎ劣化が相殺されるため、隣接妨害耐性を確保することができる。
【０１０２】
［デジタル・アナログ共用チューナの構造］
最後に、上述したデジタル・アナログ共用チューナを携帯用地上デジタル放送受信用チューナとして具現化するための構造例について説明する。
【０１０３】
以下では、比較のために、図６に従来のデジタル放送受信用チューナの一般的な構造を説明するための断面図を示し、図７に本実施の形態に係るデジタル・アナログ共用チューナの構造を説明するための断面図を示す。
【０１０４】
図６を参照して、従来のデジタル放送受信用チューナにおいては、一例として、両面を実装面とする基板ＳＢを、シールドケース１０２，１０４の内部に格納した構成が採用されている。
【０１０５】
基板ＳＢの実装面には、チューナを構成する高周波回路部品や周辺部品などのチップ部品５０が配置されている。そして、基板ＳＢからシールドケース１０４の外部に向けて、端子電極５２および接地電極が引き出されている。
【０１０６】
そして、シールドケース１０２，１０４は、受信装置搭載基板１００に搭載される。端子電極５２および接地電極は、受信装置搭載基板１００の表面に形成された配線層（図示せず）と電気的に接続される。
【０１０７】
これに対して、図７を参照して、本実施の形態に係るデジタル・アナログ共用チューナは、受信装置搭載基板１００に多層基板が搭載された構成を有する。多層基板は、例えば４層の配線層が積層されてなり、隣り合う配線層の間には、図示しない絶縁層が設けられている。
【０１０８】
４層の配線層のうち、最上部の基板ＳＢ１の表面に形成される配線層は、高周波部品の他、コンデンサ等の周辺部品を構成するチップ部品５０が配置され、高周波回路層を構成する。そして、基板ＳＢ１の下方の基板ＳＢ２，ＳＢ３の表面に形成される配線層には、ＤＣ回路部、接地層および高周波チョークプリントコイルが配置されている。
【０１０９】
さらに、基板ＳＢ３の裏面には全面に接地パターンによるシールド層が形成されている。そして、基板ＳＢ１〜ＳＢ３には、配線層間を電気的に接続するためのスルーホールＴＨが設けられている。
【０１１０】
このように多層基板に高周波回路および周辺回路を実装することにより、本実施の形態に係るデジタル・アナログ共用チューナは、図６で示した従来のデジタル放送受信用チューナと比較して、実装面積が大幅に低減されて装置の小型化が図られている。
【０１１１】
また、高周波回路層が形成される基板ＳＢ１の上方はシールドケース１０２によって覆われている。このシールドケース１０２と受信装置搭載基板１００上に形成されたシールド層とにより、装置外部からのノイズの入射および装置内部からのノイズの放射を防止している。これは、図６に示したような基板ＳＢの両面をシールドケースで覆う場合と比較して、装置の薄型化することが可能となる。
【０１１２】
さらに、本実施の形態では、以下に述べるように、従来、ＵＨＦバンドの高周波回路において空芯コイル等のチップ部品により実現されていたインダクタを、ストリップラインを用いた分布定数回路で構成することによって、更なる小型化および薄型化を図っている。
【０１１３】
図８は、従来のＵＨＦバンドの高周波回路の構成例を説明するための回路図である。図９は、本実施の形態によるＵＨＦバンドの高周波回路の構成例を説明するための回路図である。
【０１１４】
図８を参照して、高周波回路は、２つのインダクタＬａ，Ｌｂと、各インダクタの端子間に直列接続されるコンデンサＣａ，ＣｂおよびダイオードＤａ，Ｄｂと、抵抗Ｒａ，Ｒｂとを含んで構成される。
【０１１５】
図８の高周波回路において、インダクタＬａ，Ｌｂとしては、集中定数部品である空芯コイルにより形成するのが一般的である。しかしながら、この空芯コイルを用いることで高周波回路が高さ方向に大型化してしまうため、チューナの薄型化を阻む要因となっていた。
【０１１６】
これに対して、本実施の形態では、図９に示すように、インダクタＬａ，Ｌｂをストリップラインと、それぞれのストリップラインの近傍に配された中心導体６０，６２とで構成する。なお、インダクタＬａ，Ｌｂに共通に接続されるインダクタＭは、インダクタＬａ，Ｌｂを磁気結合させるために配されたものである。
【０１１７】
図１０は、図９のインダクタの構造を示す断面図である。
図１０を参照して、インダクタＬａの中心導体６０は、基板ＳＢ１の表面に形成された高周波回路層に配される。インダクタＬｂの中心導体６２は、基板ＳＢ２の表面に形成された配線層に配される。そして、これらの中心導体６０，６２は、スルーホールＴＨを介して基板ＳＢ３の表面に形成された接地層と電気的に接続されている。
【０１１８】
このように、多層基板の一方面に高周波回路を実装し、他方面にシールド層を設けるとともに、高周波回路をシールドケースで覆うことにより、チューナの小型化および薄型化を図ることができる。さらに、チップ部品で構成されていたインダクタをストリップラインで構成することにより、より一層の薄型化が実現される。その結果、携帯性が向上するため、携帯通信端末用チューナとしての適用範囲を広げることが可能となる。
【０１１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２０】
【図１】この発明の実施の形態に従うデジタル・アナログ共用チューナの構成を示すブロック図である。
【図２】一般的な地上波デジタル放送信号受信用のチューナの構成を示すブロック図である。
【図３】図１におけるＲＦスルー回路の具体的な構成を説明するための回路図である。
【図４】図１におけるＰＩＮアッテネータ回路の具体的な構成を説明するための回路図である。
【図５】ＰＩＮアッテネータ回路における減衰特性を説明するための図である。
【図６】従来のデジタル放送受信用チューナの一般的な構造を説明するための断面図である。
【図７】本実施の形態に係るデジタル・アナログ共用チューナの構造を説明するための断面図である。
【図８】従来のＵＨＦバンドの高周波回路の構成例を説明するための回路図である。
【図９】本実施の形態によるＵＨＦバンドの高周波回路の構成例を説明するための回路図である。
【図１０】図９のインダクタの構造を示す断面図である。
【符号の説明】
【０１２１】
１  入力端子、２  ハイパスフィルタ、３  広帯域増幅器、４，５，６  入力切替回路、７，８，９  高周波増幅入力同調回路、１０，１１，１２  ＲＦ増幅器、１３，１４，１５  高周波増幅出力同調回路、１６，１８，２０  ミキサ回路、１７，１９，２１  局部発振回路、２２  ＩＦ増幅器、２３  ＳＡＷフィルタ、２４  ＩＦ−ＡＧＣ増幅回路、２５  ＩＦ出力端子、２６  ＭＯＰ回路、２７  ＡＭ検波回路、２８  ＩＦ−ＡＧＣ端子、２９  ＲＦ−ＡＧＣ端子、３０，３６  ＲＦ−ＡＧＣ制御スイッチ、３１  ＰＬＬ制御回路、３２，３２Ａ  ＰＩＮアッテネータ回路、３３  ＡＶ出力端子、３４  アナログＳＡＷフィルタ、３５  アナログ復調回路、４０  デジタル復調回路、４３      分配器、４４  ＲＦスルー回路、４５  ＲＦ出力端子、５０  チップ部品、５２  端子電極、６０，６２  中心導体、１００  受信装置搭載基板、１０２，１０４  シールドケース、Ｃａ，Ｃｂ  コンデンサ、Ｃｃ１〜Ｃｃ５  直流阻止コンデンサ、Ｃｅ１，Ｃｅ２  バイパスコンデンサ、Ｄ１〜Ｄ８，Ｄａ，Ｄｂ  ダイオード、Ｌ１〜Ｌ３  高周波チョークコイル、Ｌａ，Ｌｂ  インダクタ、Ｑ１，Ｑ２  トランジスタ、Ｒ１〜Ｒ１２  バイアス抵抗、Ｒａ，Ｒｂ  抵抗、ＳＢ，ＳＢ１〜ＳＢ３  基板、ＳＷ１，ＳＷ２  スイッチ回路、ＴＨ  スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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