(57)【要約】【課題】寄生キャパシタンスを減らしてスイッチング速度を向上させるためのトレンチＭＯＳＦＥＴ及びその製造方法を提供する。【解決手段】エピタキシャル層及びボディー層が上部に順次積層された基板；前記エピタキシャル層及びボディー層の中央部に垂直に形成されたトレンチ；前記トレンチの両側壁に形成された第１ゲート酸化膜；前記トレンチの下部と前記基板の上部の間のエピタキシャル層に前記第１ゲート酸化膜の厚さより厚い厚さを持つとともに前記トレンチの幅より広い幅を持つように形成された拡散酸化膜；前記第１ゲート酸化膜が形成されたトレンチ内に形成されたゲート；前記ゲート上に形成された第２ゲート酸化膜；及び前記ゲートの上部両側に形成されたソース領域を含み、ドレイン領域であるエピタキシャル層とゲートの間で発生する寄生キャパシタンスを減らすことにより、スイッチング速度を向上させる。【選択図】図２
2009130357.tif 000002
【特許請求の範囲】
【請求項１】
エピタキシャル層及びボディー層が上部に順次積層された基板と、
前記エピタキシャル層及びボディー層の中央部に垂直方向に形成されたトレンチと、
前記トレンチの両側壁に形成された第１ゲート酸化膜と、
前記トレンチの下部と前記基板の上部の間のエピタキシャル層に、前記第１ゲート酸化膜の厚さより厚い厚さを持つとともに前記トレンチの幅より広い幅を持つように形成された拡散酸化膜と、
前記第１ゲート酸化膜が形成されたトレンチ内に形成されたゲートと、
前記ゲート上に形成された第２ゲート酸化膜と、
前記ゲートの上部両側に形成されたソース領域と、
を含むことを特徴とするトレンチＭＯＳＦＥＴ。
【請求項２】
前記ゲートの下部と接する拡散酸化膜の上部中央は溝を持つように形成されたことを特徴とする、請求項１に記載のトレンチＭＯＳＦＥＴ。
【請求項３】
前記拡散酸化膜は１５００Å〜４０００Å範囲の厚さに形成されたことを特徴とする、請求項１に記載のトレンチＭＯＳＦＥＴ。
【請求項４】
前記拡散酸化膜は２０００Å〜２５００Å範囲の厚さに形成されたことを特徴とする、請求項１または３に記載のトレンチＭＯＳＦＥＴ。
【請求項５】
前記第２ゲート酸化膜及びソース領域が形成されたトレンチＭＯＳＦＥＴ上に上部金属が形成されたものをさらに含むことを特徴とする、請求項１に記載のトレンチＭＯＳＦＥＴ。
【請求項６】
前記ソース領域形成されなかった前記ボディー層上に高濃度のコンタクト領域が形成されたものをさらに含むことを特徴とする、請求項１に記載のトレンチＭＯＳＦＥＴ。
【請求項７】
前記ソース領域はボディー層上に形成され、前記ソース領域が形成されなかったボディー層の上部表面に高濃度のコンタクト領域が形成されたことを特徴とする、請求項１に記載のトレンチＭＳＯＦＥＴ。
【請求項８】
前記第２ゲート酸化膜、ソース領域及びコンタクト領域が形成されたトレンチＭＯＳＦＥＴ上に上部金属が形成されたものをさらに含むことを特徴とする、請求項６または７に記載のトレンチＭＯＳＦＥＴ。
【請求項９】
前記基板とエピタキシャル層及びソース領域はＮ型不純物がドープされ、前記ボディー層はＰ型不純物がドープされ、前記コンタクト領域は高濃度のＰ＋型不純物がドープされたことを特徴とする、請求項６ないし８のいずれか１項に記載のトレンチＭＯＳＦＥＴ。
【請求項１０】
前記基板とエピタキシャル層及びソース領域はＰ型不純物がドープされ、前記ボディー層はＮ型不純物がドープされ、前記コンタクト領域は高濃度のＮ＋型不純物がドープされたことを特徴とする、請求項６ないし８のいずれか１項に記載のトレンチＭＯＳＦＥＴ。
【請求項１１】
エピタキシャル層及びボディー層が上部に順次積層された基板を準備する段階と
前記ボディー層上にトレンチを形成するための第１ハードマスク膜を形成する段階と、
前記形成された第１ハードマスク膜を食刻マスクとして前記ボディー層の中央部及び前記エピタキシャル層の上部表面を食刻してトレンチを形成する段階と、
前記トレンチの表面に第１ゲート酸化膜及び第２ハードマスク膜を形成して前記第２ハードマスク膜の下端部を食刻した後、前記食刻された第２ハードマスク膜の下部の第１ゲート酸化膜及びエピタキシャル層を食刻する段階と、
前記食刻されたエピタキシャル層に熱酸化工程を行って前記第１ゲート酸化膜の厚さより厚い厚さを持つとともに前記トレンチの幅より広い幅を持つ拡散酸化膜を形成する段階と、
下部に前記拡散酸化膜が形成されたトレンチの内部にゲートを形成する段階と、
前記ゲート上に第２ゲート酸化膜を形成し、前記ボディー層上にソース領域を形成する段階と、
を含むことを特徴とするトレンチＭＯＳＦＥＴ製造方法。
【請求項１２】
前記拡散酸化膜は、前記ゲートの下部と接する上部中央に溝を持つように形成することを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項１３】
前記拡散酸化膜は１５００Å〜４０００Å範囲の厚さに形成することを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項１４】
前記拡散酸化膜は２０００Å〜２５００Å範囲の厚さに形成することを特徴とする、請求項１１または１３に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項１５】
前記ソース領域及び第２ゲート酸化膜が形成されたトレンチＭＯＳＦＥＴ上に上部金属を形成する段階をさらに含むことを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項１６】
前記ソース領域形成されなかった前記ボディー層上に高濃度のコンタクト領域を形成する段階をさらに含むことを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項１７】
前記ソース領域はボディー層上に形成され、前記ソース領域形成されなかったボディー層の上部表面に高濃度のコンタクト領域を形成する段階をさらに含むことを特徴とする、請求項１１に記載のトレンチＭＳＯＦＥＴ製造方法。
【請求項１８】
前記ソース領域、第２ゲート酸化膜及びコンタクト領域が形成されたトレンチＭＯＳＦＥＴ上に上部金属を形成する段階をさらに含むことを特徴とする、請求項１６または１７に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項１９】
前記第１及び第２ハードマスク膜は窒化膜または酸化膜で形成することを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項２０】
前記第１及び第２ハードマスク膜は低圧化学蒸着工程またはプラズマ化学蒸着工程によって形成することを特徴とする、請求項１９に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項２１】
前記食刻された第２ハードマスク膜の下部の第１ゲート酸化膜及びエピタキシャル層を食刻する段階は、前記第１ゲート酸化膜を食刻した後、前記エピタキシャル層を食刻することを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項２２】
前記食刻された第２ハードマスク膜の下部の第１ゲート酸化膜及びエピタキシャル層を食刻する段階は、一回の食刻工程によって前記第１ゲート酸化膜及びエピタキシャル層を同時に食刻することを特徴とする、請求項１１に記載のトレンチＭＯＳＦＥＴ製造方法。
【請求項２３】
前記基板とエピタキシャル層及びソース領域はＮ型不純物をドープし、前記ボディー層はＰ型不純物をドープし、前記コンタクト領域は高濃度のＰ＋型不純物をドープすることを特徴とする、請求項１６ないし１８のいずれか１項に記載のトレインＭＯＳＦＥＴ製造方法。
【請求項２４】
前記基板とエピタキシャル層及びソース領域はＰ型不純物をドープし、前記ボディー層はＮ型不純物をドープし、前記コンタクト領域は高濃度のＮ＋不純物をドープすることを特徴とする、請求項１６ないし１８のいずれか１項に記載のトレインＭＯＳＦＥＴ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチＭＯＳＦＥＴ及びその製造方法に係り、より詳しくはゲート下部とエピタキシャル層の間の拡散酸化膜の厚さを選択的に増大させて、オーバーラップ領域で発生する寄生キャパシタンスを減らすことにより、スイッチング速度を向上させるためのトレンチＭＯＳＦＥＴ及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、トレンチＭＯＳＦＥＴ（Ｔｒｅｎｃｈ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、チャネルが垂直に形成され、ソース（ｓｏｕｒｃｅ）とドレイン（ｄｒａｉｎ）の間で伸びるトレンチ内にゲート（Ｇａｔｅ）が形成されるトランジスタ（Ｔｒａｎｓｉｓｔｏｒ）の一種である。
【０００３】
このような構成のトレンチＭＯＳＦＥＴは、酸化物層のような薄い絶縁層でライニング（Ｌｉｎｉｎｇ）され、ポリシリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ、多結晶シリコン）のような導体で満たされ、低電流の流れを許容して低い値の特定オン抵抗を提供する。
【０００４】
以下、添付図面を参照して、従来技術によるトレンチＭＯＳＦＥＴについて詳細に説明する。
【０００５】
図１は従来技術によるトレンチＭＯＳＦＥＴの断面図である。
【０００６】
まず、図１に示すように、従来技術によるトレンチＭＯＳＦＥＴは、基板１０上にエピタキシャル層２０が形成され、前記エピタキシャル層２０上には、前記エピタキシャル層２０と反対成分の不純物が含まれたボディー層３０が形成される。この際、前記ボディー層３０の中央部と前記エピタキシャル層２０の上部には、ゲートの形成領域であるトレンチ４１が所定の厚さに形成される。
【０００７】
前記トレンチ４１の両側部には、薄い厚さを持つ第１ゲート酸化膜Ａが形成され、前記第１ゲート酸化膜Ａ上には、前記ボディー層３０からエピタキシャル層２０まで連結されたゲート４０が形成され、前記ゲート４０の上部には第２ゲート酸化膜７０が形成される。そして、前記ボディー層３０の上部には、ソース領域５０とコンタクト領域６０が形成され、前記第２ゲート酸化膜７０とソース領域５０及びコンタクト領域６０の上部には上部金属８０が形成される。
【０００８】
このように形成された従来技術によるトレンチＭＯＳＦＥＴは、前記ゲート４０のオン／オフによってソース領域５０とドレイン領域であるエピタキシャル層２０が導通または遮断されることにより、スイッチングの役目をすることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、前記のような従来技術によるトレンチＭＯＳＦＥＴは次のような問題点があった。
【００１０】
従来のトレンチＭＯＳＦＥＴは、前記ゲート４０とエピタキシャル層２０の間に形成された薄い膜の第１ゲート酸化膜Ａを含むオーバーラップ（Ｏｖｅｒｌａｐ）領域を持つことになる。この際、前記薄膜の第１ゲート酸化膜Ａは前記ゲート４０とドレイン領域であるエピタキシャル層２０の間に寄生キャパシタ（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔｏｒ）になって、前記トレンチＭＯＳＦＥＴのオン／オフ制御の際、ディレイタイム（Ｄｅｌａｙ Ｔｉｍｅ）が増加するとともにトレンチＭＯＳＦＥＴのスイッチング速度が減少することになり、トレンチＭＯＳＦＥＴの特性が減少する問題点があった。
【００１１】
また、前記薄膜の第１ゲート酸化膜Ａによってトレンチ４１の周りのエピタキシャル層２０とボディー層３０の間に漏洩電流などが発生することによって電場（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）が増加して、前記ボディー層３０とエピタキシャル層２０の間のブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）を減少させる問題点があった。
【００１２】
したがって、本発明は前記問題点を解決するためになされたもので、ゲート下部とエピタキシャル層の間の拡散酸化膜の厚さを選択的に増大させて、オーバーラップ領域で発生する寄生キャパシタンスを減らすことによってスイッチング速度を向上させるためのトレンチＭＯＳＦＥＴ及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１３】
前記目的を達成するための本発明によるトレンチＭＯＳＦＥＴは、エピタキシャル層及びボディー層が上部に順次積層された基板；前記エピタキシャル層及びボディー層の中央部に垂直方向に形成されたトレンチ；前記トレンチの両側壁に形成された第１ゲート酸化膜；前記トレンチの下部と前記基板の上部の間のエピタキシャル層に前記第１ゲート酸化膜の厚さより厚い厚さを持つとともに前記トレンチの幅より広い幅を持つように形成された拡散酸化膜；前記第１ゲート酸化膜が形成されたトレンチ内に形成されたゲート；前記ゲート上に形成された第２ゲート酸化膜；及び前記ゲートの上部両側に形成されたソース領域を含み、ドレイン領域であるエピタキシャル層とゲートの間で発生する寄生キャパシタンスを減らすことでスイッチング速度を向上させることができる効果がある。
【００１４】
この際、前記ゲートの下部と接する拡散酸化膜の上部は溝を持つように形成され、前記拡散酸化膜は１５００Å〜４０００Å範囲の厚さに形成されることができ、より好ましくは２０００Å〜２５００Å範囲の厚さに形成されることができる。
【００１５】
また、前記上部が露出した第２ゲート酸化膜及びソース領域上に上部金属が形成されたものをさらに含むことができ、前記ソース領域が形成されなかった前記ボディー層上に高濃度のコンタクト領域が形成されたものをさらに含むことができる。そして、前記ソース領域はボディー層上に形成され、前記ソース領域が形成されなかった前記ボディー層の上部表面に高濃度のコンタクト領域が形成されることができる。
【００１６】
また、前記基板とエピタキシャル層及びソース領域はＮ型不純物がドープされ、前記ボディー層はＰ型不純物がドープされ、前記コンタクト領域は高濃度のＰ＋型不純物がドープされることができる。そして、前記基板とエピタキシャル層及びソース領域はＰ型不純物がドープされ、前記ボディー層はＮ型不純物がドープされ、前記コンタクト領域は高濃度のＮ＋型不純物がドープされることができる。
【００１７】
また、前記目的を達成するための本発明によるトレンチＭＯＳＦＥＴの製造方法は、エピタキシャル層及びボディー層が上部に順次積層された基板を準備する段階；前記ボディー層上にトレンチを形成するための第１ハードマスク膜を形成する段階；前記形成された第１ハードマスク膜を食刻（エッチング）マスクとして前記ボディー層の中央部及び前記エピタキシャル層の上部表面を食刻してトレンチを形成する段階；前記トレンチの表面に第１ゲート酸化膜及び第２ハードマスク膜を形成して前記第２ハードマスク膜の下端部を食刻した後、前記食刻された第２ハードマスク膜の下部の第１ゲート酸化膜及びエピタキシャル層を食刻する段階；前記食刻されたエピタキシャル層に熱酸化工程を行って前記第１ゲート酸化膜の厚さより厚い厚さを持つとともに前記トレンチの幅より広い幅を持つ拡散酸化膜を形成する段階；下部に前記拡散酸化膜が形成されたトレンチの内部にゲートを形成する段階；及び前記ゲート上にソース領域及び第２ゲート酸化膜を形成する段階；を含む。
【００１８】
この際、前記拡散酸化膜は前記ゲートの下部と接する上部中央に溝を持つように形成し、前記拡散酸化膜は１５００Å〜４０００Å範囲の厚さに形成することができ、より好ましくは２０００Å〜２５００Å範囲の厚さに形成することができる。
【００１９】
また、前記上部が露出したソース領域及び第２ゲート酸化膜上に上部金属を形成する段階をさらに含むことができ、前記ソース領域が形成されなかった前記ボディー層の上部に高濃度のコンタクト領域を形成する段階をさらに含むことができる。そして、前記ソース領域はボディー層上に形成され、前記ソース領域形成されなかった前記ボディー層の上部表面に高濃度のコンタクト領域を形成する段階をさらに含むことができる。
【００２０】
また、前記第１及び第２ハードマスク膜は窒化膜または酸化膜で形成することができ、前記第１及び第２ハードマスク膜は低圧化学蒸着工程またはプラズマ化学蒸着工程を行って形成することができる。
【００２１】
そして、前記食刻された第２ハードマスク膜の下部の第１ゲート酸化膜及びエピタキシャル層を食刻する段階は、前記第１ゲート酸化膜を食刻した後、前記エピタキシャル層を食刻することができ、前記食刻された第２ハードマスク膜の下部の第１ゲート酸化膜及びエピタキシャル層を食刻する段階は、一度の食刻工程によって前記第１ゲート酸化膜及びエピタキシャル層を同時に食刻することができる。
【００２２】
また、前記基板とエピタキシャル層及びソース領域はＮ型不純物をドープし、前記ボディー層はＰ型不純物をドープし、前記コンタクト領域は高濃度のＰ＋型不純物をドープすることができる。そして、前記基板とエピタキシャル層及びソース領域はＰ型不純物をドープし、前記ボディー層はＮ型不純物をドープし、前記コンタクト領域は高濃度のＮ＋型不純物をドープすることができる。
【発明の効果】
【００２３】
本発明によるトレンチＭＯＳＦＥＴ及びその製造方法は、ゲート下部とエピタキシャル層の間の第１ゲート酸化膜の厚さを選択的に増大させてトレンチの幅より広い幅を持つ拡散酸化膜を形成して、ドレイン領域であるエピタキシャル層とゲートの間で発生する寄生キャパシタンスを減らすことにより、スイッチング速度を向上させることができる効果がある。
【００２４】
また、本発明によるトレンチＭＯＳＦＥＴ及びその製造方法は、前記ゲート下部とエピタキシャル層の間の拡散酸化膜によってブレークダウン電圧が増加してエピタキシャル層の比抵抗性を低めることができるので、オン抵抗を減少させることができる効果がある。
【発明を実施するための最良の形態】
【００２５】
本発明によるトレンチＭＯＳＦＥＴの構成、製造方法及びその効果は本発明の好適な実施例を示す添付図面を参照する以下の詳細な説明によって明らかに理解可能であろう。
【００２６】
（実施例１）
以下、添付図面を参照して、本発明の第１実施例によるトレンチＭＯＳＦＥＴの構成及びその製造方法について詳細に説明する。
【００２７】
図２は本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの断面図、図３ａ〜図３ｉは本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図、図４は本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴのキャパシタンスを示すグラフである。
【００２８】
まず、図２に示すように、本発明によるＮチャネルトレンチＭＯＳＦＥＴは、基板１００と、前記基板１００上に形成されたエピタキシャル層１１０と、前記エピタキシャル層１１０と反対タイプの不純物がドープされたボディー層１２０と、前記エピタキシャル層１１０及びボディー層１２０の中央部に垂直に形成されたトレンチ１３１と、前記トレンチ１３１の下部と前記基板１００上部の間のエピタキシャル層１１０に形成された拡散酸化膜１３５と、前記トレンチ１３１の両側部に薄い厚さに形成された第１ゲート酸化膜１３２と、前記第１ゲート酸化膜１３２が形成されたトレンチ１３１内に形成されたゲート１３０と、前記ゲート１３０上に形成された第２ゲート酸化膜１６０と、前記ゲート１３０の上部両側に形成されたソース領域１４０とを含んでなる。
【００２９】
この際、前記基板１００は、前記トレンチＭＯＳＦＥＴのドレイン領域となるエピタキシャル層１１０の抵抗成分を低めるための高濃度のＮ型不純物がドープされた領域で、トレンチＭＯＳＦＥＴの最下部に位置する。
【００３０】
前記エピタキシャル層１１０は前記基板１００上に形成され、トレンチＭＯＳＦＥＴのブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）を高くするために低濃度のＮ型不純物がドープされた領域で、ドレイン領域となる。また、前記エピタキシャル層１１０の中央には所定深さを持つトレンチ１３１の下部が形成される。
【００３１】
前記ボディー層１２０は前記エピタキシャル層１１０上に形成され、中央に前記トレンチ１３１が垂直方向に形成される。また、前記ボディー層１２０は、前記ゲート１３０がオンになる場合、前記ゲート１３０と向い合う領域にチャネル（Ｃｈａｎｎｅｌ）が形成されることにより、前記ソース領域１４０とドレイン領域であるエピタキシャル層１１０を電気的に連結させる。
【００３２】
前記ゲート１３０は前記トレンチ１３１の両側部に形成された第１ゲート酸化膜１３２上に形成され、外部から印加されるゲート電圧によってオン／オフ制御されることにより、前記ソース領域１４０とエピタキシャル層１１０を電気的に連結あるいは遮断させる。
【００３３】
また、前記ソース領域１４０は前記ゲート１２０の上部両側であるボディー層１２０上に形成され、前記ドレイン領域であるエピタキシャル層１１０と導通するために、Ｎ型不純物がドープされる。そして、前記ボディー層１２０の露出した上部領域であるソース領域１４０の側面には、高濃度のＰ＋型不純物がドープされたコンタクト（Ｃｏｎｔａｃｔ）領域が形成される。
【００３４】
前記第２ゲート酸化膜１６０は前記ゲート１３０及び前記ゲート１３０の上部両側に形成されたソース領域１４０上に形成され、前記第２ゲート酸化膜１６０の上部と前記ソース領域１４０及びコンタクト領域１５０の上部に前記第２ゲート酸化膜１６０を覆うように上部金属１７０が形成される。
【００３５】
特に、本発明によるトレンチＭＯＳＦＥＴは、前記トレンチ１３１の下部及び前記基板１００の上部が向い合うエピタキシャル層１１０に所定の厚さを持つ拡散酸化膜１３５が形成されて、前記ゲート１３０とドレイン領域であるエピタキシャル層１１０の間のオーバーラップ領域を減らすことにより、ゲート−ドレイン間の動作電圧を高くすることができる利点がある。
【００３６】
この際、前記拡散酸化膜１３５は前記トレンチ１３１の幅より広い幅を持つように形成されたものが好ましく、前記ゲート１３０と接する拡散酸化膜１３５の上部中央には溝が形成される。前記拡散酸化膜１３５の溝の深さは、溝の中心部が拡散酸化膜１３５の下部に至らないようにする深さを持つことが好ましい。
【００３７】
また、本発明によるトレンチＭＯＳＦＥＴのゲートドレイン間のキャパシタンスを表す図４の“Ｃ”のように、本発明によるトレンチＭＯＳＦＥＴは、前記拡散酸化膜１３５によって前記ゲート１３０とドレイン領域であるエピタキシャル層１１０の間のオーバーラップ領域が減って寄生キャパシタンスが減少し、よってトレンチＭＯＳＦＥＴのスイッチングディレイタイム（Ｄｅｌａｙ Ｔｉｍｅ）が減少することにより、スイッチング速度を向上させることができる利点がある。この際、前記図４の“Ｂ”は従来技術によるトレンチＭＯＳＦＥＴのキャパシタンスを表すグラフである。
【００３８】
一方、前記拡散酸化膜１３５は、前記トレンチ１３１の側壁に形成された第１ゲート酸化膜１３２の厚さより厚く形成されることが好ましい。その理由は、前記拡散酸化膜１３５を第１ゲート酸化膜１３２厚さと同じ厚さに形成する場合、厚さが薄くなって、従来のように寄生キャパシタンスが増加する問題点が発生するので、これを防止するために、第１ゲート酸化膜１３２の厚さより厚く形成することが好ましい。
【００３９】
この際、前記拡散酸化膜１３５の厚さは、好ましくは１５００Å〜４０００Åの範囲で形成されることが好ましい。その理由は、前記拡散酸化膜１３５が１５００Å以下の厚さに形成される場合、厚さが薄くて従来のように寄生キャパシタンスの増加する問題点が発生し、４０００Å以上の厚さに形成される場合、拡散酸化膜１３５の厚さがあまり厚く形成されて基板１００と接することになるため、前記エピタキシャル層１１０の厚さを増大させなければならなく、これによりトレンチＭＯＳＦＥＴの総厚さが増加して大きさが大きくなる問題点が発生するので、前記拡散酸化膜１３５は１５００Å〜４０００Å範囲の厚さに形成することが好ましい。特に、前記拡散酸化膜１３５は、より好ましくは２０００Å〜２５００Å範囲の厚さに形成されることが好ましい。
【００４０】
また、前記拡散酸化膜１３５は、前記エピタキシャル層１１０と接する側面が拡散酸化膜１３５の内部に傾かず、前記エピタキシャル層１１０の方向、つまり外側に傾くことにより、その幅を一層増大させることができるので、従来、前記第１ゲート酸化膜Ａの厚さが薄くなって第１ゲート酸化膜Ａとエピタキシャル層１０及びボディー層２０との接点で漏洩電流が発生することを防止することができるので、ブレークダウン電圧を増大させることができる利点がある。
【００４１】
前記のような構成のトレンチＭＯＳＦＥＴの製造方法は、図３ａに示すように、上部にエピタキシャル層１１０とボディー層１２０が形成された基板１００を準備する。
【００４２】
その後、前記準備した基板１００に熱酸化工程（Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行って前記ボディー層１２０の上部に酸化層１２１を形成した後、第１ハードマスク膜（Ｈａｒｄ Ｍａｓｋ）１２２を塗布する。この際、前記第１ハードマスク膜１２２はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程によって形成することが好ましく、前記第１ハードマスク膜１２２としては、窒化膜（Ｎｉｔｒｉｄｅ）または酸化膜（Ｏｘｉｄｅ Ｆｉｌｍ）を使用することが好ましい。また、前記第１ハードマスク膜１２２を形成するためのＣＶＤ工程は、低圧化学蒸着（ＬＰ_ＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程またはプラズマ化学蒸着（ＰＥ_ＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程の中で選択されたいずれか一つの工程を選択することが好ましい。
【００４３】
前記第１ハードマスク膜１２２を形成した後、前記第１ハードマスク膜１２２上にトレンチ形成領域を形成するための感光膜パターン１２３を形成する。
【００４４】
ついで、図３ｂに示すように、前記感光膜パターン１２３を食刻マスクとして食刻工程を行うことで、前記第１ハードマスク膜１２２を食刻する。この際、食刻工程は、乾式食刻（Ｄｒｙ Ｅｔｃｈ）工程を行って前記第１ハードマスク膜１２２を食刻し、前記第１ハードマスク膜１２２上に残留する感光膜パターン１２３を除去する。
【００４５】
そして、前記食刻された第１ハードマスク膜１２２を食刻マスクとして食刻工程を行うことで、前記第１ハードマスク膜１２２が食刻された領域下部のボディー層１２０及びエピタキシャル層１１０を順次食刻することにより、トレンチ１３１を形成する。この際、前記食刻工程は、乾式食刻工程を行うことが好ましい。
【００４６】
その後、犠牲酸化工程を行って、前記食刻工程の際に発生するトレンチ１３１の界面のプラズマ損傷を除去し、粗さを減少させる。前記犠牲酸化工程を行った後、湿式食刻（Ｗｅｔ Ｅｔｃｈ）工程を行って、前記犠牲酸化工程の際に生成される犠牲酸化膜（図示せず）を除去する、前記犠牲酸化膜を除去した後、図３ｃに示すように、酸化工程を行うことで、前記トレンチ１３１の内部両側面に第１ゲート酸化膜１３２を形成する。
【００４７】
その後、図３ｄに示すように、前記第１ゲート酸化膜１３２上に第２ハードマスク膜１３３を塗布した後、図３ｅに示すように、前記トレンチ１３１の下部に塗布された第２ハードマスク膜１３３を除去する。この際、前記第２ハードマスク膜１３３は、低圧化学蒸着工程またはプラズマ化学蒸着工程を行うことで形成し、第２ハードマスク膜１３３としては窒化膜または酸化膜を使用することが好ましい。
【００４８】
前記第２ハードマスク膜１３３を除去した後、前記除去された第２ハードマスク膜１３３の下部の第１ゲート酸化膜１３２を除去する。ついで、図３ｆに示すように、前記除去された第２ハードマスク膜１３３を食刻マスクとして前記エピタキシャル層１１０を所定の深さに食刻する。
【００４９】
この際、前記トレンチ１３１を食刻するための食刻工程と前記エピタキシャル層１１０を食刻するための食刻工程のように、本発明の第１実施例によるトレンチＭＯＳＦＥＴは、二回の食刻工程によって第１ゲート酸化膜１３２の下部のエピタキシャル層１１０を食刻することにより、後述する拡散酸化膜１３５の形成領域を確保することができるので、前記拡散酸化膜１３５の幅を広く形成することができる利点がある。
【００５０】
特に、前記第１ゲート酸化膜１３２とトレンチ１３１の下部のエピタキシャル層１１０を除去する方法は、前記のようにそれぞれ独立した食刻工程を行って除去することもでき、工程を単純化するために、同時に前記第１ゲート酸化膜１３２及びエピタキシャル層１１０を除去することができる。この際、前記第１ゲート酸化膜１３２及びエピタキシャル層１１０の除去工程は乾式食刻工程を行って除去することが好ましい。
【００５１】
前記食刻されたエピタキシャル層１１０に熱酸化工程を行って、図３ｇのように、厚い厚さを持つ拡散酸化膜１３５を形成する。その後、前記第１及び第２ハードマスク膜１２２、１３３を除去する。
【００５２】
特に、前記熱酸化工程は、前記拡散酸化膜１３５の厚さが前記トレンチ１３１の側壁に形成された第１ゲート酸化膜１３２の厚さより厚い厚さを持つとともに前記トレンチ１３１の幅より広い幅を持つ時点まで行うことが好ましい。その理由は、前述したように、前記拡散酸化膜１３５を第１ゲート酸化膜１３２の厚さと同じ厚さに形成する場合、厚さが薄くなって、従来のように寄生キャパシタンスの増加する問題点が発生するので、これを防止するために、第１ゲート酸化膜１３２の厚さより厚く形成することが好ましい。
【００５３】
この際、前記拡散酸化膜１３５の厚さは、好ましくは１５００Å〜４０００Åの範囲で形成することが好ましい。その理由は、前記拡散酸化膜１３５を１５００Å以下の厚さに形成する場合、厚さが薄くて、従来のように寄生キャパシタンスの増加する問題点が発生し、４０００Å以上の厚さに形成する場合、拡散酸化膜１３５の厚さがあまり厚く形成されて基板１００と接するため、前記エピタキシャル層１１０の厚さを増大させなければならなく、これによりトレンチＭＯＳＦＥＴの総厚さが増加して大きさが大きくなる問題点が発生するので、前記拡散酸化膜１３５は１５００Å〜４０００Å範囲の厚さに形成することが好ましい。特に、前記拡散酸化膜１３５は、より好ましく２０００Å〜２５００Å範囲の厚さに形成することが好ましい。
【００５４】
また、前記拡散酸化膜１３５の上部には溝を形成することが好ましい。この際、溝はその中心部が前記拡散酸化膜１３５の下部に至らないように形成することが好ましい。
【００５５】
また、前記拡散酸化膜１３５は、前記エピタキシャル層１１０と接する側面が拡散酸化膜１３５の内部に傾かず、前記エピタキシャル層１１０の方向に、つまり外側に傾くように形成してその幅を一層増やすことにより、従来、前記第１ゲート酸化膜Ａの厚さが薄くなって第１ゲート酸化膜Ａとエピタキシャル層１０及びボディー層２０との接点で漏洩電流が発生することを防止することができるので、ブレークダウン電圧を増大させることができる利点がある。
【００５６】
前記拡散酸化膜１３５が形成された後、図３ｈに示すように、前記トレンチ１３０内にポリシリコン（Ｐｏｌｙ−ｓｉｌｉｃｏｎ）などの物質をドープしてゲート１３０を形成する。その後、外部に露出した前記ボディー層１２０上に、つまり前記ゲート１３０の上部両側部にＮ型不純物及び高濃度のＰ＋型不純物をそれぞれドープすることにより、Ｎ型不純物がドープされたソース領域１４０と高濃度のＰ＋型不純物がドープされたコンタクト領域１５０を形成する。
【００５７】
ついで、前記ゲート１３０とソース領域１４０の上部一部を覆うように第２ゲート酸化膜１６０を形成した後、前記第２ゲート酸化膜１６０の上部と前記コンタクト領域１５０の上部を覆うように上部金属１７０を形成することにより、本発明によるトレンチＭＯＳＦＥＴを形成する。
【００５８】
同時に、本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの変形例であるＰチャネルトレンチＭＯＳＦＥＴの断面図を示す図５に示すように、前記基板１００、エピタキシャル層１１０及びソース領域１４０にはＰ型不純物をドープし、前記ボディー層１２０にはＮ型不純物をドープし、前記コンタクト領域１５０には高濃度のＮ＋型不純物をドープすることにより、ＰチャネルトレンチＭＯＳＦＥＴを製造することができる。
【００５９】
（実施例２）
以下、添付図面を参照して本発明の第２実施例によるトレンチＭＯＳＦＥＴの構成及びその製造方法について詳細に説明する。ただし、第２実施例による構成及び製造方法の中で、第１実施例と同等な部分についての説明は省略し、第１実施例と異なる構成及び製造方法についてだけ詳細に説明する。
【００６０】
図６は本発明の第２実施例によるＮチャネルトレンチＭＯＳＦＥＴの断面図、図７は本発明の第２実施例によるＰチャネルトレンチＭＯＳＦＥＴの断面図である。
【００６１】
まず、図６に示すように、本発明の第２実施例によるＮチャネルトレンチＭＯＳＦＥＴは、基板２００と、前記基板２００上に形成されたエピタキシャル層２１０と、前記エピタキシャル層２１０と反対タイプの不純物がドープされたボディー層２２０と、前記エピタキシャル層２１０及びボディー層２２０の中央部に垂直に形成されたトレンチ２３１と、前記トレンチ２３１の下部と前記基板２００の上部の間のエピタキシャル層２１０に形成された拡散酸化膜１３５と、前記トレンチ２３１内に形成された第１ゲート酸化膜２３２及びゲート２３０と、前記ゲート２３０と前記ソース領域２４０上に形成された第２ゲート酸化膜２６０と、前記ソース領域２４０形成されなかったボディー層２２０の上部表面に形成されたコンタクト領域２５０とを含んでなる。
【００６２】
また、前記第２ゲート酸化膜２６０及びコンタクト領域２５０の上部には上部金属２７０が形成されることにより、本発明の第２実施例によるＮチャネルトレンチＭＯＳＦＥＴを形成することができる。この際、前記ソース領域２４０はボディー層２２０上に形成される。
【００６３】
そして、前記コンタクト領域２５０の形成方法は、前記ソース領域２４０形成されなかったボディー層２２０の上部を前記ソース領域２４０と同じ高さに食刻した後、食刻されたボディー層２２０の上部表面に高濃度のＰ＋型不純物をドープすることで形成する。
【００６４】
同時に、本発明の第２実施例によるＮチャネルトレンチＭＯＳＦＥＴの変形例であるＰチャネルトレンチＭＯＳＦＥＴを示す図７に示すように、前記基板２００、エピタキシャル層２１０及びソース領域２４０にはＰ型不純物をドープし、前記ボディー層２２０にはＮ型不純物をドープし、前記コンタクト領域２５０には高濃度のＮ＋型不純物をドープすることにより、ＰチャネルトレンチＭＯＳＦＥＴを製造することができる。
【００６５】
（実施例３）
以下、添付図面を参照して本発明の第３実施例によるトレンチＭＯＳＦＥＴの構成及び製造方法について詳細に説明する。
【００６６】
図８は本発明の第３実施例によるＮチャネルトレンチＭＯＳＦＥＴの断面図、図９は本発明の第３実施例によるＰチャネルトレンチＭＯＳＦＥＴの断面図である。
【００６７】
まず、図８に示すように、本発明の第３実施例によるＮチャネルトレンチＭＯＳＦＥＴは、基板３００と、前記基板３００上に形成されたエピタキシャル層３１０と、前記エピタキシャル層３１０と反対タイプの不純物がドープされたボディー層３２０と、前記エピタキシャル層３１０及びボディー層３２０の中央部に垂直に形成されたトレンチ３３１と、前記トレンチ３３１の下部と前記基板３００上部の間のエピタキシャル層３１０に形成された拡散酸化膜１３５と、前記トレンチ３３１内に形成された第１ゲート酸化膜３３２及びゲート３３０と、前記ゲート３３０上に形成された第２ゲート酸化膜３６０と、前記第２ゲート酸化膜３５０の両側に形成されたソース領域３４０とを含んでなる。
【００６８】
また、前記第２ゲート酸化膜３５０及びソース領域３４０の上部には上部金属３６０が形成されることにより、本発明の第３実施例によるＮチャネルトレンチＭＯＳＦＥＴを形成することができる。
【００６９】
同時に、本発明の第３実施例によるＮチャネルトレンチＭＯＳＦＥＴの変形例であるＰチャネルトレンチＭＯＳＦＥＴを示す図９に示すように、前記基板３００、エピタキシャル層３１０及びソース領域３４０にはＰ型不純物をドープし、前記ボディー層３２０にはＮ型不純物をドープすることにより、ＰチャネルトレンチＭＯＳＦＥＴを製造することができる。
【００７０】
以上説明した本発明の好適な実施例は例示の目的で開示したもので、本発明が属する技術分野で通常の知識を持った者によって、本発明の技術的思想を逸脱しない範囲内でさまざまな置換、変形及び変更が可能であり、このような置換、変更などは本発明の特許請求範囲に属するものと理解しなければならない。
【産業上の利用可能性】
【００７１】
本発明は、ゲート下部とエピタキシャル層の間の拡散酸化膜の厚さを選択的に増大させて、オーバーラップ領域で発生する寄生キャパシタンスを減らすことによってスイッチング速度を向上させるトレンチＭＯＳＦＥＴ及びその製造方法に適用可能である。
【図面の簡単な説明】
【００７２】
【図１】従来技術によるトレンチＭＯＳＦＥＴの断面図である。
【図２】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの断面図である。
【図３ａ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｂ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｃ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｄ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｅ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｆ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｇ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｈ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｉ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図３ｊ】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴの工程断面図である。
【図４】本発明の第１実施例によるＮチャネルトレンチＭＯＳＦＥＴのキャパシタンスを示すグラフである。
【図５】本発明の第１実施例によるＰチャネルトレンチＭＯＳＦＥＴの断面図である。
【図６】本発明の第２実施例によるＮチャネルトレンチＭＯＳＦＥＴの断面図である。
【図７】本発明の第２実施例によるＰチャネルトレンチＭＯＳＦＥＴの断面図である。
【図８】本発明の第３実施例によるＮチャネルトレンチＭＯＳＦＥＴの断面図である。
【図９】本発明の第３実施例によるＰチャネルトレンチＭＯＳＦＥＴの断面図である。
【符号の説明】
【００７３】
１００    基板
１１０    エピタキシャル層
１２０    ボディー層
１３０    ゲート
１３１    トレンチ
１３２    第１ゲート酸化膜
１３５    拡散酸化膜
１４０    ソース領域
１５０    コンタクト領域
１６０    第２ゲート酸化膜
１７０    上部金属
【図１】
2009130357.tif 000003
【図２】
2009130357.tif 000004
【図３ａ】
2009130357.tif 000005
【図３ｂ】
2009130357.tif 000006
【図３ｃ】
2009130357.tif 000007
【図３ｄ】
2009130357.tif 000008
【図３ｅ】
2009130357.tif 000009
【図３ｆ】
2009130357.tif 000010
【図３ｇ】
2009130357.tif 000011
【図３ｈ】
2009130357.tif 000012
【図３ｉ】
2009130357.tif 000013
【図３ｊ】
2009130357.tif 000014
【図４】
2009130357.tif 000015
【図５】
2009130357.tif 000016
【図６】
2009130357.tif 000017
【図７】
2009130357.tif 000018
【図８】
2009130357.tif 000019
【図９】
2009130357.tif 000020