(57)【要約】【課題】サンプルジッターを低減したスキャンタイプのＡＤ変換方法、及びスキャンタイプのＡＤ変換システムを提供する。【解決手段】マイコン７２の制御により、パラレルに接続された複数のセンサ１２から入力されるアナログ信号を遂次的にＡＤ変換器１６でＡＤ変換し、シリアルデータ３２に変換して出力するスキャンタイプのＡＤ変換である。マルチプレクサ１４により前記複数のセンサを遂次的に選択し、遂次的に入力される前記アナログ信号をＡＤ変換するシーケンサ１８によるシーケンス制御を周期的に行う。前記シーケンサ１８は、マイコン１８から出力されるクロックをクロック源として駆動し、前記シリアルデータ３２は、前記マイコン７２内のシリアルインターフェース７６に入力される。【選択図】図１
2009267471.tif 000002
【特許請求の範囲】
【請求項１】
マイコン制御により、パラレルに接続された複数のセンサから入力されるアナログ信号
を遂次的にＡＤ変換し、シリアルデータ化して出力するスキャンタイプのＡＤ変換方法で
あって、
前記複数のセンサを遂次的に選択し、遂次的に入力される前記アナログ信号をＡＤ変換
し、シリアルデータ化して出力するシーケンス制御を周期的に行う、ことを特徴とするス
キャンタイプのＡＤ変換方法。
【請求項２】
前記シーケンス制御は、マイコンから出力されるクロックをクロック源として駆動し、
前記シリアルデータは、前記マイコン内のシリアルインターフェースに入力されることを
特徴とする請求項１に記載のスキャンタイプのＡＤ変換方法。
【請求項３】
マイコン制御により、パラレルに接続された複数のセンサから入力されるアナログ信号
を遂次的にＡＤ変換し、シリアルデータ化して出力するスキャンタイプのＡＤ変換システ
ムであって、
前記センサを並列に接続する複数のポートを有し、ポートセレクトをトリガとして前記
ポートを遂次的に選択するマルチプレクサと、
前記マルチプレクサに接続され、遂次的に入力された前記アナログ信号を、チップセレ
クトをトリガとしてＡＤ変換し、前記ＡＤ変換に係るシリアルデータを出力するＡＤ変換
器と、
前記マルチプレクサ及び前記ＡＤ変換器に接続され、前記ポートセレクト、前記チップ
セレクトを生成し、
前記マルチプレクサに前記ポートセレクトを出力し、前記ＡＤ変換器に前記チップセレ
クトを出力するシーケンス制御を周期的に行うシーケンサと、を備えることを特徴とスキ
ャンタイプのＡＤ変換システム。
【請求項４】
前記シーケンサはマイコンから入力される外部クロックに基づいてシリアルクロックを
生成し、前記ＡＤ変換器は、前記外部クロックをトリガとしてシリアルデータを出力し、
前記シリアルデータは、前記シリアルクロックに同期して、前記マイコンのシリアルイン
ターフェースに入力されることを特徴とする請求項３に記載のスキャンタイプのＡＤ変換
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換に関し、特にパラレルに接続されたセンサからのアナログ信号をシ
リアルなデジタル信号に変換するＡＤ変換技術に関する。
【背景技術】
【０００２】
センサは、アナログ信号を出力している。このためセンサを使用するユーザは、デジタ
ルの出力を必要とする場合、センサの後段にアナログ／デジタル（Ａ／Ｄ）変換器を接続
し、センサから出力したアナログ信号をデジタル信号に変換して利用している。さらに移
動体の姿勢検出、姿勢制御、バーチャルリアリティ等に使用されるヘッドマウントディス
プレイ、頭の姿勢角度を検出するトラッカー、３Ｄゲームパッド等の複数の振動センサを
必要とする機器においても、複数のアナログ信号に対してＡＤ変換を行っている。
【０００３】
従来、複数のアナログ信号をＡＤ変換する際に、ＡＤコンバータを一つとするマルチプ
レクサを用いたスキャンタイプと言われるＡＤ変換器が用いられてきた（特許文献１参照
）。スキャンタイプＡＤ変換器は、複数のセンサを並列に接続し、一のセンサからのアナ
ログ信号の入力を選択可能なマルチプレクサと、前記マルチプレクサに接続され、マルチ
プレクサが選択したアナログ信号をデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換
器に接続され前記ＡＤ変換器、及び前記マルチプレクサをオペレーションして前記デジタ
ル信号を取得するマイコンから構成されている。そしてマイコンからのオペレーションに
基づいて、マルチプレクサが複数の入力から一つを選択し、その信号をＡＤ変換器に入力
させ、順番に振動センサからの入力を選択してＡＤ変換を行っている。このような構成に
より、ＡＤ変換器が一つであるためコストを削減可能であるとともに、複数のセンサから
のアナログ信号を同じ尺度でＡＤ変換可能となる。
【特許文献１】特開２０００−２７８１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来のＡＤ変換器は、後段に接続されるマイコンからオペレーションによりコ
ントロールされている。従って、マイコンのタスクがある程度の割合でＡＤ変換器のオペ
レーションに占められることになり、システム全体の信頼性が低下する。さらにＡＤ変換
は、等間隔の時間で行う優先度の高いタスクであるにもかかわらず、マイコンにおけるＡ
Ｄ変換に係るタスクの割り込みはソフトウェアによって行われるため、ＡＤ変換を行うタ
イミングがずれ、サンプリングジッターを発生させる原因となっている。
【０００５】
そこで、本発明は上記問題点に着目し、システム全体の信頼性を向上させ、かつサンプ
リングジッターを低減したスキャンタイプＡＤ変換システムを提供する。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題を少なくとも一部を解決するためになされたものであり、以下の
適用例として実現することが可能である。
【０００７】
［適用例１］マイコン制御により、パラレルに接続された複数のセンサから入力される
アナログ信号を遂次的にＡＤ変換し、シリアルデータ化して出力するスキャンタイプのＡ
Ｄ変換方法であって、前記複数のセンサを遂次的に選択し、遂次的に入力される前記アナ
ログ信号をＡＤ変換し、シリアルデータ化して出力するシーケンス制御を周期的に行う、
ことを特徴とするスキャンタイプのＡＤ変換方法。
【０００８】
上記方法により、マイコンに代わってシーケンスがセンサを遂次的に選択する制御、ア
ナログ信号をＡＤ変換し、シリアルデータ化して出力するシーケンス制御を行う。よって
マイコンはシーケンスの駆動・停止を指令するのみで済み、従来のＡＤ変換作業が要する
マイコンのソフトウェアリソースのシステムに占める割合を小さくすることができる。さ
らにＡＤ変換はハードウェアであるシーケンスが行うため、マイコンがソフトウェアを通
じてＡＤ変換を行う場合より、サンプリングジッターを低減することができる。
【０００９】
［適用例２］前記シーケンス制御は、マイコンから出力されるクロックをクロック源と
して駆動し、前記シリアルデータは、前記マイコン内のシリアルインターフェースに入力
されることを特徴とする適用例１に記載のスキャンタイプのＡＤ変換方法。
【００１０】
上記方法により、シーケンス制御は水晶発振によりクロックを生成しているマイコンを
クロック源としており、マイコン内部のタスクの影響を排除したサンプリングを行うこと
ができるため、サンプルジッターを低減できる。また、シリアルデータはマイコンのクロ
ックと同期して出力されるとともに、シリアルインターフェースに入力されるとパラレル
化される。よってパラレルのデータを送受信するマイコンは、パラレル化されたデータを
何ら加工することなく取得することが容易となる。したがって、マイコンのＡＤ変換器か
らのデータの取り込みのためのソフトウェアリソースがシステムに占める割合を小さくす
ることができる。特にマイコンがダイレクトメモリアクセスを用いる場合は、マイコン内
のＣＰＵがデータ取得のための作業をする必要はないので、ＡＤ変換器からのデータの取
り込みのソフトウェアリソースがシステムに占める割合を最小にできる。
【００１１】
［適用例３］マイコン制御により、パラレルに接続された複数のセンサから入力される
アナログ信号を遂次的にＡＤ変換し、シリアルデータ化して出力するスキャンタイプのＡ
Ｄ変換システムであって、前記センサを並列に接続する複数のポートを有し、ポートセレ
クトをトリガとして前記ポートを遂次的に選択するマルチプレクサと、前記マルチプレク
サに接続され、遂次的に入力された前記アナログ信号を、チップセレクトをトリガとして
ＡＤ変換し、前記ＡＤ変換に係るシリアルデータを出力するＡＤ変換器と、前記マルチプ
レクサ及び前記ＡＤ変換器に接続され、前記ポートセレクト、前記チップセレクトを生成
し、前記マルチプレクサに前記ポートセレクトを出力し、前記ＡＤ変換器に前記チップセ
レクトを出力するシーケンス制御を周期的に行うシーケンサと、を備えることを特徴とス
キャンタイプのＡＤ変換システム。
【００１２】
上記構成により、マイコンに代わってシーケンサがセンサを遂次的に選択する制御、ア
ナログ信号をＡＤ変換し、シリアルデータ化し出力するシーケンス制御を行う。よってマ
イコンはシーケンスの駆動・停止を指令するのみで済み、従来のＡＤ変換作業が要するマ
イコンのソフトウェアリソースのシステムに占める割合を小さくしたＡＤ変換システムと
なる。さらにＡＤ変換はハードウェアであるシーケンサが行うため、マイコンがソフトウ
ェアを通じてＡＤ変換を行う場合より、サンプリングジッターを低減したＡＤ変換システ
ムとなる。
【００１３】
［適用例４］前記シーケンサはマイコンから入力される外部クロックに基づいてシリア
ルクロックを生成し、前記ＡＤ変換器は、前記外部クロックをトリガとしてシリアルデー
タを出力し、前記シリアルデータは、前記シリアルクロックに同期して、前記マイコンの
シリアルインターフェースに入力されることを特徴とする請求項３に記載のスキャンタイ
プのＡＤ変換システム。
【００１４】
上記構成により、シーケンサ及びＡＤ変換器は水晶発振によりクロックを生成している
マイコンをクロック源として駆動する。よって、マイコン内部のタスクの影響を排除した
サンプリングを行うことができるため、サンプルジッターを低減したＡＤ変換システムと
なる。また、シリアルデータはマイコンのクロックと同期して出力されるとともに、シリ
アルインターフェースに入力されるとパラレル化される。よってパラレルのデータを送受
信するマイコンは、パラレル化されたデータを何ら加工することなく取得することが容易
となる。したがって、マイコンのＡＤ変換器からのデータの取り込みのためのソフトウェ
アリソースがシステムに占める割合を小さくしたＡＤ変換システムとなる。特にマイコン
がダイレクトメモリアクセスを用いる場合は、マイコン内のＣＰＵがデータ取得のための
作業をする必要はないので、ＡＤ変換器からのデータの取り込みのソフトウェアリソース
がシステムに占める割合を最小にしたＡＤ変換システムとなる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記
載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限
り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１６】
図１に示すように、本実施形態に係るＡＤ変換システム１０は、アナログ信号を出力す
る複数のセンサ１２、センサ１２を選択するマルチプレクサ１４、ＡＤ変換器１６、ＡＤ
変換器１６及びマルチプレクサ１４をプロトコルに基づいて制御するシーケンサ１８とか
ら構成されている。また、回路中を流れる信号は、電圧の高い信号をＨとし、電圧の低い
信号をＬとする。
【００１７】
センサ１２は加速度センサ、圧力センサ、温度センサ等のように各物理量を電流値とし
てアナログ的に出力するものであり、センサ１２はマルチプレクサのポートに接続されて
いる。本実施形態において、以後、説明の簡素化のためセンサ１２を２つとする（第１セ
ンサ１２ａ、第２センサ１２ｂ）が、２つ以上用いてもよい。
【００１８】
マルチプレクサ１４は、シーケンサ１８から出力される後述の第１ポートセレクト及び
第２ポートセレクトをトリガとして複数のポートから一のポートを電気的、もしくは機械
的に選択するものである。マルチプレクサ１４において、第１センサ１２ａからのアナロ
グ信号を入力する第１ポート１４ａ、第２センサ１２ｂからのアナログ信号を入力する第
２センサ１４ｂが配設されている。またシーケンサ１８から出力され、マルチプレクサ１
４に第１ポート１４ａ（第２ポート１４ｂ）を選択させる後述の第１ポートセレクト２６
（後述の第２ポートセレクト２８）を入力する第１ポートセレクト入力端子１４ｃ（第２
ポートセレクト入力端子１４ｄ）が配設されている。
【００１９】
一方、後述のＡＤ変換器１６に接続するマルチプレクサ１４の出力端子１４ｅは一つで
ある。これにより第１ポート及び第２ポートのうちから一のポートを選択し、一のポート
に係るアナログ信号を出力端子１４ｅから出力することができる。さらに第１ポート１４
ａ、第２ポート１４ｂの順（逆でも可）で遂次的に選択することにより、第１センサ１２
ａ及び第２センサ１２ｂのアナログ信号を遂次的に出力端子から出力することができる。
【００２０】
ＡＤ変換器１６は、マルチプレクサ１４を介して入力されたアナログ信号をデジタル信
号に変換するものである。ＡＤ変換器１６には上述のアナログ信号の入力端子１６ａのほ
か、シーケンサ１８から出力される後述のチップセレクト３０を入力するチップセレクト
入力端子１６ｂ、及び外部クロック２２（外部クロック２２を分周したクロックの場合を
含む。以下同じ）を入力する外部クロック入力端子１６ｃ、アナログ信号をＡＤ変換して
得られるシリアルデータ３６を出力するシリアルデータ出力端子１６ｄを有する。そして
シリアルデータ出力端子１６ｄは、後述のシリアルインターフェース７６に接続されてい
る。
【００２１】
ＡＤ変換器１６はシーケンサ１８から出力されるチップセレクト３０をトリガとして、
入力されたアナログ信号を２進数のデジタル情報に変換する。ＡＤ変換器１６はアナログ
信号の振幅方向の解析に必要なＳ／Ｎ比を確保するための必要なビット数を有しておれば
よく、本実施形態では１６ビットを用いた場合について説明する。またＡＤ変換器１６は
必要なビット数（１６ビット）に応じたサンプルホールド回路（不図示）を有し、ＡＤ変
換後の各ビットの情報を保持できるようになっている。またＡＤ変換器１６は分周器２４
から外部クロック２２が入力され、後述のチップセレクト３０と外部クロック２２を掛け
合わせて生成されるシリアルクロック３２ａをトリガとしてデジタル情報を各ビット上位
の桁から順に１６個のパルス列に掛け合わされたデータ列として出力することができる。
すなわち、ＡＤ変換はシリアルクロック３２ａのクロック間隔より充分短い時間でＡＤ変
換を行ってデジタル情報をサンプルホールド回路（不図示）に保持するが、デジタル情報
の出力はチップセレクト３０に同期するシリアルクロック３２の１クロックごとに各ビッ
トの上位の桁から順に行っている。
【００２２】
さらに、上述のようにマルチプレクサ１４は遂次的に第１センサ１２ａ及び第２センサ
１２ｂからのアナログ信号を出力する。このときサンプルホールド回路（不図示）は第２
センサ１２ｂからのアナログ信号に係るデジタル情報を、第１センサ１２ａからのそれに
上書きする。したがって、第１センサ１２ａからのアナログ信号が全てシリアルクロック
３２ａをトリガとして出力されたのち、第２センサ１２ｂからのアナログ信号が入力され
るように、後述のシーケンサ１８のプロトコル２０が設計されている。
【００２３】
これにより、第１センサ１２ａからのアナログ信号をＡＤ変換して出力されるパルス列
と、それに続く第２センサ１２ｂからのアナログ信号がＡＤ変換されて出力されるパルス
列と、が一列に並んで、３２個のパルス列から構成されるシリアルデータ３２が形成され
る。
【００２４】
シーケンサ１８は、マルチプレクサ１４、及びＡＤ変換器１６の動作の組み合わせの状
態数に応じて構成され、プロトコル２０によって自立的に各状態を順番に選択し、または
各状態を一定時間維持する制御を行うハードウェアである。シーケンサ１８には、マイコ
ン等からのリセット信号を入力するリセット信号入力端子１８ａ、水晶発振によるマイコ
ン等からの外部クロック２２を入力する外部クロック入力端子１８ｂ、マルチプレクサ１
４の選択制御を行う後述の第１ポートセレクト（第２ポートセレクト）を出力する第１ポ
ートセレクト出力端子１８ｃ（第２ポートセレクト出力端子１８ｄ）、ＡＤ変換器１６の
ＡＤ変換指令を行う後述のチップセレクトを出力するチップセレクト出力端子１８ｅ、シ
ーケンサ内部で生成された後述のシリアルクロック３２を出力するシリアルクロック出力
端子１８ｆが配設されている。そしてシリアルクロック出力端子１８ｆは、後述のシリア
ルインターフェース７６と接続されている。
【００２５】
シーケンサ１８は外部からマイコン等の外部クロック２２を、必要に応じて分周器２４
により適当な周波数に分周して入力し、後述のプロトコル２０に基づいて論理回路を構成
し、互いに位相が同期する第１ポートセレクト２６、第２ポートセレクト２８、チップセ
レクト３０、及びシリアルクロック３２を生成する。第１ポートセレクト２６は、第１ポ
ート１４ａをＯＮ／ＯＦＦ制御するトリガで、第２ポートセレクト２８は第２ポート１４
ｂをＯＮ／ＯＦＦ制御するトリガである。第１ポートセレクト２６及び第２ポートセレク
ト２８が同時に出力することを回避するため、後述のプロトコル２０においては、第１ポ
ートセレクト２６が出力されてＡＤ変換器１６で第１ポート１４ａから入力されたアナロ
グ信号がデジタル信号のパルス列として出力されたのち、第２ポートセレクト２８が出力
されるように設計されている。よって、厳密には複数のセンサ１２からのアナログ信号を
同時刻にＡＤ変換を行うことはないが、その差はＡＤ変換のサンプリング周波数に比べて
充分小さいので、サンプリングの時間間隔と比較して複数のアナログ信号を同時刻にＡＤ
変換を行ったとみなすことができる。
【００２６】
図２にシーケンサ１８のプロトコル２０（タイミングチャート）を示す。図２において
、第１ポートセレクト２６、第２ポートセレクト２８、チップセレクト３０のネゲート位
置（Ｈ→Ｌ）にて第１ポート１４ａ、第２ポート１４ｂ、ＡＤ変換器１６が起動する。ま
た、タイマクロック３４は後述のＡＤＣコントロールロジックの各セットＳへの信号Ｈの
入力がアサート位置（Ｌ→Ｈ）にて行われるため外部クロック２２から反転させており、
説明の簡単化のため分周器２４での分周を省略している。そして、シリアルクロック３２
は外部クロック２２とＨとＬが反転せずに同期している。またシリアルクロック３２はク
ロックがない場合はＨの状態を維持している。そして、シリアルクロック３２のクロック
部分の最初のネゲートとチップセレクトのネゲートは一致し、シリアルクロック３２のク
ロック部分の最後のアサートから１クロック後にチップセレクト３０がアサートしている
。よってＡＤ変換器１６において、チップセレクト３０と外部クロック２２とを掛け合わ
せて生成されるシリアルクロック３２ａは、シリアルクロック３２のクロック部分と同期
する。
【００２７】
図２において、プロトコル２０を時間軸方向で第０サブステート２０ａから第８サブス
テート２０ｉからなる９つのサブステートを定義する。第０サブステート２０ａにおいて
第２ポートセレクト２８及びチップセレクト３０をリセットする。８クロック後、第１サ
ブステート２０ｂとして第１ポートセレクト２６をセットする。８クロック後、第２サブ
ステート２０ｃとしてチップセレクト３０及びシリアルクロック３２をセットする。１５
クロック後、第３サブステート２０ｄとしてシリアルクロック３２をリセットする。１ク
ロック後、第４サブステート２０ｅとして第１ポートセレクト２６及びチップセレクト３
０をリセットする。８クロック後、第５サブステート２０ｆとして第２ポートセレクト２
８をセットする。８クロック後、第６サブステート２０ｇとしてチップセレクト３０及び
シリアルクロック３２をセットする。１５クロック後、第７サブステート２０ｈとしてシ
リアルクロック３２をリセットする。１クロック後、第８サブステート２０ｉとして後述
のサブステート管理ＲＳ−ＦＦ４０をリセットする。ここで、第１サブステート２０ｂと
第２サブステート２０ｃの間、及び第５サブステート２０ｆと第６サブステート２０ｇと
の間のクロックタイムはマルチプレクサ１４が各ポートを選択したのちアナログ信号が安
定するまでの時間を確保したものである。また第８サブステート２０ｉは後述のサブステ
ートカウンタをリセットして、リセット解除後に第０サブステート２０ａからサブステー
トを開始させるためのものである。
【００２８】
このようにプロトコルを構成することにより、第１ポート１４ａ及び第２ポート１４ｂ
に入力されるアナログ信号は、第１ポートセレクト２６及び第２ポートセレクト２８によ
り遂次的にＡＤ変換器１６に入力される。そして、チップセレクト３０により遂次的にそ
れぞれ１６個のパルス列のデジタル信号にＡＤ変換された３２個のパルス列からなるシリ
アルデータ３６が作成される。
【００２９】
図３に上記プロトコル２０を実現するシーケンサ１８の回路構成図を示す。シーケンサ
１８は、バイナリカウンタ３８、サブステート管理ＲＳ−ＦＦ４０、サブステートカウン
タ４２、ラインデコーダ４４、アップカウントタイマ４６、タイマプリセットデータテー
ブル４８、ＡＤＣコントロールロジック５０とから構成されている。
【００３０】
バイナリカウンタ３８は外部クロック２２からクロック入力され、フルカウントとなる
とサブステート管理ＲＳ−ＦＦ４０のセット４０ａ（Ｓ）にＨを出力する。そしてフルカ
ウントからさらにカウントされるとゼロ（初期値）にもどり、再びカウントアップを始め
る。またマイコンからリセット信号（信号Ｈ）を得るとカウントをゼロに戻してカウント
を停止させ、これによりＡＤ変換が停止する。このカウントアップの周期がＡＤ変換器の
サンプリング周期となり、シリアルデータ３２はこの周期で周期的に出力される。サンプ
リング周期は、サブステートカウンタ４２が全てのサブステートを一巡する時間より充分
長いクロックタイムを有するものとする。
【００３１】
サブステート管理ＲＳ−ＦＦ４０は、バイナリカウンタ３８からの信号をストアし、ラ
インデコーダ４４の第８サブステートの出力信号、及びマイコン側からのリセット信号に
より前記ストアをリセットするフリップフロップである。バイナリカウンタ３８からの信
号Ｈをセット４０ａ（Ｓ）から入力することにより、出力Ｑ４０ｂに信号Ｈをストアさせ
、サブステートカウンタ４２及びアップカウントタイマ４６をカウント可能な状態にし、
リセット４０ｃ（Ｒ）に信号Ｈを入力して出力４０ｂ（Ｑ）をＬとすることにより、ステ
ートカウンタ及びアップカウントタイマのカウント値を初期値に戻す。さらにサブステー
ト管理ＲＳ−ＦＦ４０の出力４０ｂを論理的に反転させた反転出力４０ｄ（ｎＱ）は、シ
リアルクロックを制御するＡＤＣコントロールロジック５０のリセット側に接続されてい
るため、反転出力４０ｄ（出力４０ｂ）がリセットされると、前記リセット側へ信号Ｈを
出力する。なお、バイナリカウンタ３８及びサブステート管理ＲＳ―ＦＦ４０は、後述の
動作フロー６４においてメインステートタスク６６を実現する素子となる。
【００３２】
サブステートカウンタ４２はジョンソンカウンタ等のスタティックハザードの生じない
カウンタが用いられる。サブステートカウンタには、アップカウントタイマ４６からのキ
ャリーを入力するキャリー入力端子４２ａと、キャリーのネゲートをトリガとしてカウン
トアップされたカウント値をラインデコーダにパラレルで出力する出力端子４２ｂを有す
る。よってサブステートカウンタ４２はアップカウントタイマ４６からキャリーを受ける
とカウントアップし、最大値になるとカウントを停止する。そしてカウントできる個数は
そのままサブステート数となる。またサブステートカウンタ４２にはネガティブリセット
４２ｃ（ｎＲ）が配設され、ネガティブリセット４２ｃにおける信号がＬになったときカ
ウント値は初期値となり、Ｌを維持する限りリセット状態を維持し、このときサブステー
トカウンタは動作しない。このサブステートカウンタが初期値から最大値までカウントす
るまでの時間が、第１ポート及び第２ポートから入力されるアナログ信号を遂次的にＡＤ
変換して、シリアルデータを作成するまでの時間となる。ここでサブステートカウンタの
初期値は０で最大値は８であり、それぞれ第０サブステート２０ａ〜第８サブステート２
０ｉに対応している。
【００３３】
ラインデコーダ４４は、サブステートカウンタが示す数値をパラレルで入力する入力端
子４４ａと、ステートカウントの数値にそれぞれ割り当てられ、第０サブステート２０ａ
〜第８サブステート２０ｉを実現する出力端子（Ｑ０端子４４ｂ〜Ｑ８端子４４ｊ）と、
を有する。ラインデコーダはサブステートカウンタから入力される数値をデコードし、デ
コードして得られるサブステート値と予め組み込まれたサブステート値とを比較して、一
致する数値に係るサブステートの出力端子へ信号Ｈを出力する。本実施形態においては、
サブステート数は９つであり、Ｑ０端子４４ｂからＱ８端子４４ｉへ出力が移行していく
。各出力端子は、各サブステートを実現するため、後述のようにそれぞれＡＤＣコントロ
ールロジック５０、及びタイマプリセットデータテーブル４８の適切な位置に接続される
。
【００３４】
アップカウントタイマ４６は外部クロック入力端子４６ｅから外部クロック２２入力さ
れ、外部クロック２２のアサートをトリガとしてアップカウントするバイナリカウンタで
あって、タイマプリセットデータテーブル４８からパラレルで送られてくるバイナリデー
タをプリセットデータとしてインプット可能な構成を有する。このため、アップカウント
タイマ４６にはタイマプリセットデータトリガ４６ａ（ｎＬＤ）と、タイマプリセットデ
ータを入力するプリセットデータポート４６ｂ（ＰＤ）と、が配設されている。またカウ
ンタがフルカウントになるとキャリーを出力するＣ０端子４６ｃを有し、キャリーは途中
で分岐し、一方はサブステートカウンタ４２に接続し、他方はインバータ６０を介してタ
イマプリセットデータトリガ４６ａに接続している。ここでタイマプリセットデータトリ
ガ４６ａはネゲートでトリガとして機能し、プリセットデータポート４６ｂは前記ネゲー
トの次に来るアサートをトリガとしてプリセットデータをストアする。またアップカウン
トタイマ４６にはネガティブリセット４６ｄ（ｎＲ）が配設され、ネガティブリセット４
６ｄにおける信号がＬになったときカウント値は初期値となり、Ｌを維持する限りリセッ
ト状態を維持し、このときアップカウントタイマ４６は動作しない。また本実施形態にお
いて、アップカウントタイマ４６は４ビットで０〜１５（十進数）までをカウントできる
ものとし、１５をカウントしたときにキャリーを発生させている。
【００３５】
なお、サブステートカウンタ４２及びアップカウントタイマ４６のネガティブリセット
４２ｃ、４６ｄは、サブステート管理ＲＳ−ＦＦ４０の出力４０ｂに接続されているため
、両者はサブステートカウンタ４２がフルカウントとなった場合、またはマイコンからの
リセット信号が入力された場合にリセットされる。
【００３６】
タイマプリセットデータテーブル４８は、ラインデコーダ４４からの出力を受け、バイ
ナリデータであるタイマプリセットデータをアップカウントタイマ４６にビットごとにパ
ラレルで出力するものである。本実施形態において、タイマプリセットデータテーブルは
３つのタイマプリセットデータ（１クロック、８クロック、１５クロック）を有し、次の
ステートが必要とするクロックタイムに係るプリセットデータをアップカウントタイマに
出力している。ここで１クロックタイムは、１クロックの時間幅をいう。タイマプリセッ
トデータ（１５）４８ａはＱ２端子４４ｄ、Ｑ６端子４４ｈに接続され、それぞれ次段の
サブステートのタイマプリセットデータ（１５クロック）をアップカウントタイマに出力
する。このときアップカウウントタイマ４６は１クロックタイムでキャリーを発生させる
。タイマプリセットデータ（１）４８ｂはＱ３端子４４ｅ、Ｑ７端子４４ｉに接続され、
それぞれ次段のサブステートのタイマプリセットデータ（１クロック）をアップカウント
タイマ４６に出力する。このときアップカウウントタイマ４６は１５クロックタイムでキ
ャリーを発生させる。タイマプリセットデータ（８）４８ｃはＱ０端子４４ｂ、Ｑ１端子
４４ｃ、Ｑ４端子４４ｆ、Ｑ５端子４４ｇに接続され、それぞれ次段のサブステートのタ
イマプリセットデータ（８クロック）をアップカウントタイマ４６に出力する。このとき
アップカウウントタイマ４６は８クロックタイムでキャリーを発生させる。なお、上述の
サブステートカウンタ４２、ラインデコーダ４４、アップカウントタイマ４６、タイマプ
リセットデータテーブル４８は後述の動作フロー６４においてサブステートタスク６８を
実現する素子となる。
【００３７】
ＡＤＣコントロールロジック５０はシーケンサ１８のサブステートに応じて第１ポート
セレクト２６、第２ポートセレクト２８、チップセレクト３０、及びシリアルクロック３
２を生成するＲＳ−ＦＦ５２、５４、５６、５８によるフリップフロップ群であり、ライ
ンデコーダ４４からの各サブステートに応じて第１ポートセレクト２６、第２ポートセレ
クト２８、チップセレクト３０、及びシリアルクロック３２のセット及びリセットを行う
。
【００３８】
第１ポートセレクト２６はＲＳ−ＦＦ５２の反転出力５２ａ（ｎＱ）から出力され、第
１ポートセレクト出力端子１８ｃから出力される。そして、セット５２ｂ（Ｓ）にはＱ１
端子４４ｃが接続され、リセット５２ｃ（Ｒ）にはＱ４端子４４ｆ及びＱ８端子４４ｊが
接続されている。
【００３９】
第２ポートセレクト２８はＲＳ−ＦＦ５４の反転出力５２ａから出力され、第２ポート
セレクト出力端子１８ｄから出力される。そして、セット５４ｂ（Ｓ）はＱ５端子に接続
され、リセット５４ｃ（Ｒ）はＱ０端子４４ｂに接続される。
【００４０】
チップセレクト３０はＲＳ−ＦＦＦ５６の反転出力５６ａ（ｎＱ）から出力され、チッ
プセレクト出力端子１８ｅから出力される。そして、セット５６ｂ（Ｓ）はＱ２端子及び
Ｑ６端子に接続され、リセット５６ｃ（Ｒ）にはＱ０端子及びＱ４端子に接続されている
。
【００４１】
シリアルクロック３２はＲＳ−ＦＦ５８の出力５８ａ（Ｑ）から出力されシリアルクロ
ック出力端子１８ｆから出力される。そして、セット５８ｂ（Ｓ）にはＱ２端子４４ｄ及
びＱ６端子４４ｈが接続され、リセット５８ｃ（Ｒ）にはＱ３端子４４ｅ、Ｑ７端子４４
ｉ、Ｑ８端子４４ｊが接続されている。
【００４２】
ここで第１ポートセレクト２６、第２ポートセレクト２８、及びチップセレクト３０は
ネゲートをトリガとして行うため、各信号のセット・リセットをストアする端子は反転出
力５２ｂ、５４ｂ、５６ｂに接続されている。またシリアルクロック３２のセットをスト
アする端子は出力５８ｂであるが、外部クロックをインバータ６２で反転させたもの（ｎ
ＣＫ）とＮＡＮＤ５８ｄで接続されているため、シリアルクロック３２は外部クロック２
２と反転せずに同期する。このような配線をおこなうことによりプロトコル２０の各サブ
ステートを実現することができる。なお、ＡＤＣコントロールロジック５０は後述の動作
フロー６４でＡＤＣコントロールロジックタスク７０を実現する素子となる。
【００４３】
上記構成のもと、本実施形態に係るＡＤ変換システムのフローについて説明する。図４
及び図５にＡＤ変換システム１０の動作フロー６４を示す。図４は動作フローの全体図、
図５は動作フローの部分詳細図を示す。本実施形態に係るＡＤ変換システム１０の動作フ
ロー６４は、サンプリング周波数を決定するとともに、シーケンサ全体をＯＮ・ＯＦＦ制
御するメインステートタスク６６、ＡＤ変換システム１０のサブステートを決定するサブ
ステートタスク６８、複数のセンサから入力されるアナログ信号のＡＤ変換を行うＡＤＣ
コントロールロジックタスク７０に分類される。
【００４４】
まず、メインステートタスク６６において、マイコンからのリセット信号をＬにしてリ
セットを解除し、バイナリカウンタを起動させて、フルカウントになるまでカウントアッ
プさせる（第１工程６６ａ）。そしてフルカウントになると、ステート管理ＲＳ−ＦＦ４
０の出力４０ｂに信号Ｈをストアさせ、サブステートカウンタ４２のリセットを解除して
サブステートタスク６８を開始する（第２工程６８ａ）。サブステートカウンタ４２から
０〜７までのサブステートを示す信号をラインデコーダ４４に入力されると、ラインデコ
ーダ４４はサブステートをデコードし（第３工程６８ｂ）、次段のサブステートに係るタ
イマプリセットデータが用意され（第４工程６８ｃ）、アップカウントタイマ４６がキャ
リーを出力するまでこの状態を維持する（第５工程６８ｄ）。
【００４５】
次に、第３工程６８ｂにより、ＡＤＣコントロールロジックタスク７０が開始し（第６
工程７０ａ）、各サブステート（第０サブステート２０ａ〜第７サブステート２０ｈ）に
応じて第１ポートセレクト２６、第２ポートセレクト２８、チップセレクト３０、シリア
ルクロック３２が出力される（第７工程７０ｂ）。そして、サブステートタスク６８にお
いてアップカウントタイマ４６がキャリーを出すと、次段のサブステートに係るタイマプ
リセットデータがアップカウントタイマ４６にロードされ（第８工程６８ｅ）、サブステ
ートカウンタ４２がカウントアップすることによりサブステートを示す信号を前進させる
（第９工程６８ｆ）。サブステートを示す信号が前進すると、サブステートがフルカウン
トではないことを条件として（第１０工程６８ｇ）、ラインデコーダは再びサブステート
をデコードし（第３工程６８ｂ）、その後、第４工程６８ｃ、第５工程６８ｄを行う。そ
して、ＡＤＣコントロールロジックタスク７０において、前段のＡＤＣコントロールロジ
ックタスクを終了させ（第１１工程７０ｃ）、前進したサブステートに係るＡＤＣコント
ロールロジックタスクを開始する（第７工程７０ｂ）。そして、第７サブステート２０ｈ
が実行されるとＡＤＣコントロールロジックタスクは終了する（第１１工程７０ｃ）。
【００４６】
一方、サブステートタスク６８において、サブステートカウンタ４２がフルカウント（
数値は８）になると、ラインデコーダ４４がフルカウントに係るサブステート（第８サブ
ステート２０ｉ）をデコードし（第１２工程６８ｈ）、第８サブステート２０ｉを実行し
て（第１３工程６８ｉ）、サブステート管理ＲＳ−ＦＦ４０にリセット信号を出力し、サ
ブステートタスク６８は終了する（第１４工程６８ｊ）。そして、メインステートタスク
６６において再びフルカウントになると、サブステートタスク６８を再開する（第２工程
６８ａ）。
【００４７】
上記フローにおいて、サブステートタスク６８、及びＡＤＣコントロールロジックタス
ク７０の実行中にメインステートタスク６６にリセット信号（信号Ｈ）が入力された場合
、サブステート管理ＲＳ−ＦＦ４０もリセットされるため、両タスクは即時強制停止する
。このときサブステートカウンタ４２及びアップカウントタイマ４６もリセットされ、サ
ブステートは第０サブステート２０ａとなる。
【００４８】
図６に本実施形態に係るＡＤ変換システム１０とマイコン７２との接続概要図を示す。
図６に示すように、ＡＤ変換システム１０には、マイコン７２のクロックが外部クロック
２２として入力されている。そしてＡＤ変換システム１０はパラレルインターフェース７
４及びシリアルインターフェース７６によりマイコン７２と接続されている。ここでシリ
アルインターフェース７６はシリアルデータ３６をパラレルデータ８２に変換して出力し
、またはその逆を行うものである。
【００４９】
パラレルインターフェース７４の割込端子７４ａ（本実施形態では使用せず）およびチ
ップセレクト７４ｂ（ｎＣＳ）はマイコン７２のコントロールバス７８に接続されている
。また、デジタルインプットアウトプット７４ｃ（Ｄｉｏ）はマイコン７２のデータバス
８０と接続され、パラレルデータ８２を入出力することができる。またデジタルインプッ
トアウトプット７４ｃの他端はＡＤ変換システム１０のシーケンサ１８のリセット入力端
子１８ａに接続している。これによりマイコン７２からのリセット信号をデータバス８０
、及びパラレルインターフェース７４を通じて送信することができる。このときリセット
信号は、Ｈであればシーケンサ１８のリセットを行い、Ｌであれば、リセットを解除して
シーケンサ１８を起動させる。
【００５０】
シリアルインターフェース７６の割込端子７６ａおよびチップセレクト７６ｂ（ｎＣＳ
）はマイコン７２のコントロールバス７８に接続され、デジタルインプットアウトプット
７６ｃ（Ｄｉｏ）はデータバス８０に接続されている。一方、シリアルインターフェース
７６のクロック入力７６ｄ（ＳＣＫ）はシーケンサ１８のシリアルクロック出力端子１８
ｅに接続され、入力端子７６ｅ（ＲｘＤ）はＡＤ変換器１６のシリアルデータ出力端子１
６ｄに接続されている。上述のように、ＡＤ変換システム１０のシーケンサ１８から出力
されるシリアルクロック３２及びシリアルデータ３６は、マイコン７２のクロックから生
成されたものであるため、マイコン７２のクロックと同期している。したがって、この接
続は同期調歩（非同期）ではないため、シリアルデータ３６の前後に同期タイミングを計
るためのスタートビット及びエンドビットを付加して加工するシーケンサ（不図示）を構
成する必要はない。そして３２個のパルス列からなるシリアルデータ３６がシリアルイン
ターフェース７６内のレジスタ（不図示）にストアされる度に、シリアルインターフェー
ス７６の割込端子からコントロールバス７８に割り込みをかけることができるように構成
されている。
【００５１】
一方、マイコン７２内のメモリ（不図示）はデータバス８０とパラレルで接続されてい
る。そして、マイコン７２内のＣＰＵ（不図示）は、前記割り込みが入る度に、その時点
で実行中の命令のアドレス等をメモリ（不図示）の退避領域に退避させ、シリアルインタ
ーフェース７６のチップセレクト７４ｂをネゲートで選択して、ソフトウェアを介してパ
ラレルデータ８２を転送し、パラレルデータ８２にメモリ番地を与えてマイコン７２内の
メモリ（不図示）に格納する作業を行う（ポーリング）。これにより、マイコン７２はＡ
Ｄ変換システム１０のＯＮ・ＯＦＦ操作のみを行い、ＡＤ変換の各タスクに係る信号の出
力はシーケンサ１８が代わりに行うため、マイコン７２は他のタスクに集中して実行でき
、システム全体の信頼性が向上する。
【００５２】
さらにマイコン７２がＤＭＡ（ダイレクトメモリアクセス）コントローラ（不図示）を
有している場合は、マイコン７２内のＣＰＵ（不図示）は、コントロールバス７８の管理
の主導権をＤＭＡコントローラ（不図示）に譲っている。よってＤＭＡコントローラ（不
図示）は、前記割り込みが入るとコントロールバス７８を介してメモリ（不図示）におけ
る転送先アドレスを指定し、データバス８０がシリアルインターフェース７６に開放し、
１クロックタイムでメモリ（不図示）に書き込ませる。したがって、マイコン７２内のＣ
ＰＵ（不図示）はデータ転送に関してポーリングのような作業をする必要はなく、他のタ
スクの処理に対してより多くの時間を掛けることができる。
【００５３】
ＡＤ変換中にリセット信号（信号Ｈ）が入った場合、シーケンサ１８のバイナリカウン
タ３８は初期値にリセットされ、リセット信号がある限りバイナリカウンタ３８はカウン
トアップされない。この場合、シリアルインターフェース７６にはシリアルデータ３６と
して完成していない、未完成データ（不図示）が入力されている場合がある。したがって
マイコン７２において、リセット後にシリアルインターフェース７６に未完成データ（不
図示）がある場合はそれをメモリ（不図示）に格納せず、破棄するソフトウェアを構成す
ればよい。ただし、リセット時にシリアルデータ３６をメモリ（不図示）に格納中であれ
ば、作業を中断しないようなソフトウェアを構成すればよい。そして、シリアルデータ３
６を格納後であってシリアルインターフェース７６にシリアルデータ３６がない場合はそ
のままマイコン８２のタスクを停止させ、次回起動時にマイコンの設定を初期化するソフ
トウェアを構成すればよい。
【００５４】
マイコン７２にはシリアルインターフェース８４を介してホストＰＣ８６が接続されて
いる。ホストＰＣ８６は、ＡＤ変換器１６をマイコン７２を介して操作するアプリケーシ
ョンを有した端末である。シリアルインターフェース８４の入力端子８４ａ（ＲｘＤ）は
ホストＰＣ８６のシリアルデータ出力端子８６ａと接続され、出力端子８４ｂ（ＴｘＤ）
はホストＰＣ８６のシリアルデータ入力端子８６ｂに接続されている。また割込端子８４
ｃ及びチップセレクト８４ｄ（ｎＣＳ）はコントロールバス７８に接続されている。デジ
タルインプットアウトプット８４ｅ（Ｄｉｏ）はデータバス８０と接続され，パラレルデ
ータ８２を入出力することができる。ホストＰＣ８６はシリアルデータ８８を入出力する
が、マイコン７２とは独立したクロックで駆動している。よって、ホストＰＣ８６とシリ
アルインターフェース８４とのデータ通信は同期調歩（非同期）で行われる。
【００５５】
ホストＰＣ８６はシリアルデータ８８をマイコン７２側に出力し、マイコン７２がその
内容を解読することによりマイコンがＡＤ変換のＯＮ・ＯＦＦを行うことができる。すな
わちホストＰＣ８６がマイコン７２を介してＡＤ変換のＯＮ・ＯＦＦ操作を行うことにな
る。このため、ホストＰＣ８６からマイコン７２への命令に係るシリアルデータ８８がマ
イコンインターフェース８４のレジスタ（不図示）入力され、割込端子８４から割り込み
要求がなされ場合、マイコン７２がチップセレクト８４ｄをネゲートで選択し、デジタル
インプットアウトプット８４ｅを通じてパラレルデータ８２を取得してマイコン７２のメ
モリ（不図示）に格納できるマイコン７２のソフトウェアを構成すればよい。
【００５６】
さらにホストＰＣ８６は、例えばＡＤ変換の感度やオフセット等をアプリケーション上
で論理的に補正することができる。同様の補正処理はマイコン７２のソフトウェアで実行
してホストＰＣ８８に補正データ出力することもできる。例えば、シリアルインターフェ
ース７６から取得したデータを感度補正またはオフセット等の補正値を演算し、ＦＩＲフ
ィルタで演算してホストＰＣ側で認識できるシリアルデータ８８に変換可能なデータにダ
ウンサンプル等を行い、ホストＰＣ８６側のシリアルインターフェース８４のチップセレ
クト８４ｄをネゲートで選択し、前記データを出力するようにマイコン７２のソフトウェ
アを構成すればよい。
【００５７】
従って、本実施形態に係るＡＤ変換方法、及びＡＤ変換システムによれば、マイコン７
２に代わってシーケンスが、そしてこれを具現化したシーケンサ１８がセンサ１２を遂次
的に選択する制御、アナログ信号をＡＤ変換し、シリアルデータ化して出力するシーケン
ス制御を行う。よってマイコン７２はシーケンサ１８の駆動・停止を指令するのみで済み
、従来のＡＤ変換作業が要するマイコンのソフトウェアリソースのシステムに占める割合
を小さくすることができる。さらにＡＤ変換はハードウェアであるシーケンサ１８が行う
ため、マイコン７２がソフトウェアを通じてＡＤ変換を行う場合より、サンプリングジッ
ターを低減することができる。
【００５８】
また、シーケンサ及びＡＤ変換器１６は、水晶発振によりクロックを生成しているマイ
コン７２をクロック源として駆動する。よって、マイコン７２内部のタスクの影響を排除
したサンプリングを行うことができるため、サンプルジッターを低減できる。また、シリ
アルデータ８２はマイコン７２のクロックと同期して出力されるとともに、シリアルイン
ターフェース７６に入力されるとパラレル化される。よってパラレルのデータを送受信す
るマイコン７２は、パラレル化されたデータを何ら加工することなく取得することが容易
となる。したがって、マイコン７２のＡＤ変換器１６からのデータの取り込みのためのソ
フトウェアリソースがシステムに占める割合を小さくすることができる。特にマイコン７
２がダイレクトメモリアクセスを用いる場合は、マイコン７２内のＣＰＵ（不図示）がデ
ータ取得のための作業をする必要はないので、ＡＤ変換器１６からのデータの取り込みの
ソフトウェアリソースがシステムに占める割合を最小にできる。
【図面の簡単な説明】
【００５９】
【図１】本実施形態に係るＡＤ変換システムの概要図である。
【図２】本実施形態に係るＡＤ変換システムのシーケンサのプロトコルを示す図である。
【図３】本実施形態に係るＡＤ変換システムのシーケンサの回路構成図である。
【図４】本実施形態に係るＡＤ変換システムの動作フローの全体図である。
【図５】本実施形態に係るＡＤ変換システムの動作フローの部分詳細図である。
【図６】本実施形態に係るＡＤ変換システムとマイコンとの接続概要図である。
【符号の説明】
【００６０】
１０………ＡＤ変換システム、１２………センサ、１４………マルチプレクサ、１６……
…ＡＤ変換器、１８………シーケンサ、２０………プロトコル、２２………外部クロック
、２４………分周器、２６………第１ポートセレクト、２８………第２ポートセレクト、
３０………チップセレクト、３２………シリアルクロック、３４………タイマクロック、
３６………シリアルデータ、３８………バイナリカウンタ、４０………サブステート管理
ＲＳ−ＦＦ、４２………サブステートカウンタ、４４………ラインデコーダ、４６………
アップカウントタイマ、４８………タイマプリセットデータテーブル、５０………ＡＤＣ
コントロールロジック、５２………ＲＳ−ＦＦ、５４………ＲＳ−ＦＦ、５６………ＲＳ
−ＦＦ、５８ＲＳ−ＦＦ、６０………インバータ、６２………インバータ、６４………動
作フロー、６６………メインステートタスク、６８………サブステートタスク、７０……
…ＡＤＣコントロールロジックタスク、７２………マイコン、７４………パラレルインタ
ーフェース、７６………シリアルインターフェース、７８………コントロールバス、８０
………データバス、８２………パラレルデータ、８４………シリアルインターフェース、
８６………ホストＰＣ、８８………シリアルデータ。
【図１】
2009267471.tif 000003
【図２】
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【図３】
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【図４】
2009267471.tif 000006
【図５】
2009267471.tif 000007
【図６】
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