(57)【要約】【課題】一つの配線基板に複数の半導体素子を積層して搭載した半導体装置及びその製造方法を提供する。【解決手段】半導体装置２００は、接着層１３１、１３２の外表面にそれぞれ絶縁層２２０ａ、２２０ｂを形成しており、その外表面に回路パターン２１０ａ、２１０ｂがそれぞれ形成されている。回路パターン２１０ａ、２１０ｂは、貫通孔２１１ａ、２１１ｂの内面に形成された導体層２１２ａ、２１２ｂによって内層の回路パターン１１２、１１３にそれぞれ電気的に接続されている。回路パターン２１０ａ、２１０ｂの上に半導体素子をさらに搭載することが可能となっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁基材の少なくとも一方の面に回路パターンを有する配線基板と、
一方の面に電極部を有する２以上の半導体素子と、
前記配線基板と前記半導体素子とを一体に固定する接着層と、を備え、
前記配線基板の両面に前記半導体素子が配置され、それぞれが前記回路パターンに電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記半導体素子の前記配線基板とは反対側に絶縁層が配置され、
前記絶縁層の面上に別の回路パターンが形成され、前記絶縁層を貫通して前記配線基板の回路パターンに電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極部を前記配線基板側に向けて配置された前記半導体素子の他方の面に、前記電極部を前記配線基板の反対側に向けて配置された別の前記半導体素子が接着固定されている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子は前記回路パターンに直接フリップチップ接続され、
前記別の半導体素子は前記回路パターンにワイヤボンディング接続されている
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記配線基板は、前記絶縁基材の他方の面に前記回路パターンに電気的に接続された２以上の外部接続用電極部を備え、
前記外部接続用電極部の隣接する２つの間に前記半導体素子が配置されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記配線基板の前記回路パターン側には、他方の面同士が接着された前記２つの半導体素子が配置され、
前記外部接続用電極部の間には別の前記半導体素子が配置されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記回路パターンまたは前記絶縁層上の別の回路パターンに電気的に接続された受動部品をさらに備える
ことを特徴とする請求項１乃至６に記載の半導体装置。
【請求項８】
絶縁基材の両面に回路パターンを有する配線基板と、一方の面に電極部を有する２以上の半導体素子と、前記配線基板と前記半導体素子とを一体に固定する接着層と、を備えた半導体装置の製造方法であって、
前記配線基板の両面に前記半導体素子を配置して前記回路パターンに電気的に接続する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体素子が配置された層の上部に絶縁層を形成する工程と、
前記絶縁層に別の回路パターンを形成して前記回路パターンに電気的に接続する工程と、をさらに含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体素子の電極部を前記配線基板と反対側に向け、前記電極部を前記配線基板側に向けて配置された別の前記半導体素子上に背中合わせに搭載する工程を含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子の電極部と前記配線基板上の前記回路パターンとをワイヤボンディングする工程を含む
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁基材の他方の面に別の回路パターンを形成する工程と、
前記別の回路パターン上に前記半導体素子を配置して前記別の回路パターンに電気的に接続する工程を含む
ことを特徴とする請求項８乃至１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージングを行う半導体装置およびその製造方法に係り、特に複数の半導体素子のパッケージングを行う半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、集積回路等の半導体素子の実装技術として、ダイシング前のウエハ状態のままでパッケージングまで行うＷＬＣＳＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）の実用化が進んでいる。ＷＬＣＳＰは、ベアチップとほぼ同サイズで配線長が短いことから、小型・薄型・高速という特徴を有しており、例えば携帯電話向けのＣＳＰとして採用されている。
【０００３】
ＷＬＣＳＰは、たとえばバンプ付きテープ基板を配線基板に用い、半導体ウエハ側に形成されたバンプと、テープ基板に形成されたバンプとをフリップチップ接続方式を用いて接続し、これをチップ単位に切断（ダイシング）することで得られる（例えば、下記特許文献１）。
【０００４】
従来のＷＬＣＳＰの構造の一例として、図１３にその断面図を示す。同図に示す半導体装置（ＷＬＣＳＰ）９００は、配線基板９１０と半導体素子９２０とが絶縁性樹脂からなる接着層９３０で接着された構造を有している。半導体素子９２０は、一方の面に例えばＡｌからなる外部接続用の電極パッド９２１を有し、電極パッド９２１の少なくとも一部を露出させて保護層９２２が形成されている。一方、配線基板９１０には、絶縁基材９１１の一方の面に回路パターン９１２が形成され、他方の面に突起状電極部９１３が配置されている。
【０００５】
半導体素子９２０の電極パッド９２１上には、例えばＡｕからなるスタッドバンプ９２３が設けられており、回路パターン９１２上には、たとえばＳｎＡｇからなるバンプ９１４が形成されている。上記のように構成された配線基板９１０と半導体素子９２０とが接着層９３０で接着され、半導体素子９２０側のスタッドバンプ９２３と配線基板９１０側のバンプ９１４とがフリップチップ接合により電気的に接続されている。このように構成された半導体装置９００は、配線基板９１０に設けられた外部接続用の突起状電極部９１３にはんだボール９４０を載置し、これを実装基板に接続することで実装が行われる。
【特許文献１】特許第３４４５４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
配線基板と半導体ウエハとを貼り合わせ、これをチップ単位に切断して半導体装置を製造する従来の方法では、配線基板に半導体素子を１層だけ搭載していた。このような製造方法では、複数の半導体素子を配線基板上に水平方向に配置して１層だけで搭載することは可能であるが、半導体素子を積層化して配置することはできない。複数の半導体素子を１層だけで配置するためには、必要数の半導体素子を載置できるように配線基板の面積も大きくする必要がある。そのため、半導体装置を設置するのに広いスペースが必要となり、小型化、省スペース化のニーズに対応できないといった問題があった。
【０００７】
そこで、本発明は上記問題を解決するためになされたものであり、一つの配線基板に複数の半導体素子を積層して搭載した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の第１の態様は、絶縁基材の少なくとも一方の面に回路パターンを有する配線基板と、一方の面に電極部を有する２以上の半導体素子と、前記配線基板と前記半導体素子とを一体に固定する接着層と、を備え、前記配線基板の両面に前記半導体素子が配置され、それぞれが前記回路パターンに電気的に接続されていることを特徴とする。
【０００９】
本発明の半導体装置の他の態様は、前記半導体素子の前記配線基板とは反対側に絶縁層が配置され、前記絶縁層の面上に別の回路パターンが形成され、前記絶縁層を貫通して前記配線基板の回路パターンに電気的に接続されていることを特徴とする。
【００１０】
本発明の半導体装置の他の態様は、前記電極部を前記配線基板側に向けて配置された前記半導体素子の他方の面に、前記電極部を前記配線基板の反対側に向けて配置された別の前記半導体素子が接着固定されていることを特徴とする。
【００１１】
本発明の半導体装置の他の態様は、前記半導体素子は前記回路パターンに直接フリップチップ接続され、前記別の半導体素子は前記回路パターンにワイヤボンディング接続されていることを特徴とする。
【００１２】
本発明の半導体装置の他の態様は、前記配線基板は、前記絶縁基材の他方の面に前記回路パターンに電気的に接続された２以上の外部接続用電極部を備え、前記外部接続用電極部の隣接する２つの間に前記半導体素子が配置されていることを特徴とする。
【００１３】
本発明の半導体装置の他の態様は、前記配線基板の前記回路パターン側には、他方の面同士が接着された前記２つの半導体素子が配置され、前記外部接続用電極部の間には別の前記半導体素子が配置されていることを特徴とする。
【００１４】
本発明の半導体装置の他の態様は、前記回路パターンまたは前記絶縁層上の別の回路パターンに電気的に接続された受動部品をさらに備えることを特徴とする。
【００１５】
本発明の半導体装置の製造方法の第１の態様は、絶縁基材の両面に回路パターンを有する配線基板と、一方の面に電極部を有する２以上の半導体素子と、前記配線基板と前記半導体素子とを一体に固定する接着層と、を備えた半導体装置の製造方法であって、前記配線基板の両面に前記半導体素子を配置して前記回路パターンに電気的に接続する工程を含むことを特徴とする。
【００１６】
本発明の半導体装置の製造方法の他の態様は、前記半導体素子が配置された層の上部に絶縁層を形成する工程と、前記絶縁層に別の回路パターンを形成して前記回路パターンに電気的に接続する工程と、をさらに含むことを特徴とする。
【００１７】
本発明の半導体装置の製造方法の他の態様は、前記半導体素子の電極部を前記配線基板と反対側に向け、前記電極部を前記配線基板側に向けて配置された別の前記半導体素子上に背中合わせに搭載する工程を含むことを特徴とする。
【００１８】
本発明の半導体装置の製造方法の他の態様は、前記半導体素子の電極部と前記配線基板上の前記回路パターンとをワイヤボンディングする工程を含むことを特徴とする。
【００１９】
本発明の半導体装置の製造方法の他の態様は、前記絶縁基材の他方の面に別の回路パターンを形成する工程と、前記別の回路パターン上に前記半導体素子を配置して前記別の回路パターンに電気的に接続する工程を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、一つの配線基板に複数の半導体素子を積層して搭載した半導体装置及びその製造方法を提供することができる。これにより、半導体装置を小型化して省スペース化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の好ましい実施の形態における異種材料接合体およびその製造方法について、図面を参照して詳細に説明する。なお、同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。
【００２２】
（第１の実施形態）
本発明の半導体装置は、回路パターンを有する配線基板に複数の半導体素子が搭載されており、特に配線基板の垂直方向に距離が異なる２層以上に半導体素子が配置された多層構造となっていることを特徴としている。本発明の第１の実施形態に係る半導体装置を、図１を用いて以下に説明する。図１は、本発明の第１の実施形態の半導体装置１００の構造を示す断面図であり、配線基板１１０の上下面に対し垂直に切断したときの断面図を示している。
【００２３】
配線基板１１０は、絶縁基材１１１の一方の面（図の上方）に回路パターン１１２が形成されるとともに、他方の面（図の下方）にも回路パターン１１３が形成されている。そして、回路パターン１１２上には半導体素子１２０ａが搭載され、回路パターン１１３上には半導体素子１２０ｂが搭載されている。本実施形態の半導体装置１００は、１つの配線基板１１０の両面に２つの半導体素子１２０ａ、１２０ｂを搭載した構造を有している。配線基板１１０と半導体素子１２０ａとの間、および配線基板１１０と半導体素子１２０ｂとの間には、それぞれ接着層１３１、１３２が配置され、これによって配線基板１１０に半導体素子１２０ａ、１２０ｂが接着されている。
【００２４】
配線基板１１０には、回路パターン１１２と一体に形成された外部接続用電極部１１４が設けられている。外部接続用電極部１１４は、銅からなる金属層の内部に樹脂を内蔵した突起状電極とすることができ、ここでは接着層１３１と同じ樹脂を内蔵した電極部としている。本実施形態では、回路パターン１１２と回路パターン１１３とが、外部接続用電極部１１４で電気的に接続されている。回路パターン１１２、１１３には、それぞれ半導体素子１２０ａ，１２０ｂと接続するためのバンプ１１５ａ、１１５ｂがさらに形成されている。
【００２５】
一方、半導体素子１２０ａ、１２０ｂはそれぞれ、一方の面に電極パッド（電極部）１２１を有し、さらに電極パッド１２１の少なくとも一部が露出するように保護層１２２を有している。電極パッド１２１には、それぞれ金からなるスタッドバンプ１２３ａ、１２３ｂが設けられ、スタッドバンプ１２３ａ、１２３ｂがそれぞれ回路パターン１１２、１１３上のバンプ１１５ａ、１１５ｂと電気的に接続されている。
【００２６】
上記のとおり、本実施形態の半導体装置１００は、配線基板１１０の両面にそれぞれ半導体素子１２０ａ、１２０ｂを搭載しており、半導体素子が２層に配置された構造となっている。半導体素子１２０ａ、１２０ｂを配線基板１１０の両面に搭載可能とすることにより、従来の半導体素子を１層だけ搭載するのに用いられていた配線基板と同程度の大きさの配線基板１１０で、２つの半導体素子１２０ａ、１２０ｂを搭載することが可能となっている。また、本実施形態は部品を内蔵する半導体装置にも適用可能である。
【００２７】
（第２の実施形態）
本発明の半導体装置の第２の実施形態として、第１の実施形態の半導体装置１００にさらに別の半導体素子を搭載可能にした半導体装置２００の構造を図２に示す。図２は、図１と同じ断面で切断したときの半導体装置２００の断面図である。本実施形態の半導体装置２００は、第１の実施形態の半導体装置１００の上下面に別の半導体装置を搭載するための別の回路パターン２１０ａ、２１０ｂを備えた構造を有している。
【００２８】
半導体装置２００は、接着層１３１、１３２の外表面にそれぞれ絶縁層２２０ａ、２２０ｂを形成しており、その外表面に回路パターン２１０ａ、２１０ｂがそれぞれ形成されている。半導体装置１００の半導体素子１２０ａ、１２０ｂが接着層１３１、１３２から露出している場合には、絶縁層２２０ａ、２２０ｂは半導体素子１２０ａ、１２０ｂを覆うような層厚で形成する。これにより、絶縁層２２０ａ、２２０ｂの外表面に回路パターン２１０ａ、２１０ｂを形成することができる。
【００２９】
絶縁層２２０ａ、２２０ｂの外表面に形成された回路パターン２１０ａ、２１０ｂは、貫通孔２１１ａ、２１１ｂの内面に形成された導体層２１３ａ、２１３ｂによって内層の回路パターン１１２、１１３にそれぞれ電気的に接続されている。このような構成とすることで、外層に形成された回路パターン２１０ａ、２１０ｂに搭載された半導体素子も、配線基板１１０の回路パターン１１２に電気的に接続され、複数の半導体素子を積層した多層化構造の半導体装置２００を提供することができる。
【００３０】
本実施形態の半導体装置２００によれば、絶縁層２２０を設けてこれに回路パターン２１０を形成することで、その上に半導体素子をさらに搭載することが可能となっている。このように、絶縁層と半導体素子を多層化することで、配線基板１１０を大きくすることなく、半導体素子を追加して容易に搭載することができ、半導体装置の設置スペースの効率化を図ることが可能となる。また、本実施形態は部品を内蔵する半導体装置にも適用可能である。
【００３１】
本発明の第１の実施形態の半導体装置１００の製造方法を、図３、４、５に示す断面図を用いて説明する。図３は、配線基板１１０の回路パターン１１２を形成するための回路パターン用導体層１１２ａを作製するまでの製造工程を示しており、図４は、回路パターン用導体層１１２ａに回路パターン１１２およびバンプ１１５を作製する工程を示している。図３、４の工程によって配線基板１１０が作製される。さらに図５では、配線基板１１０に半導体素子を複数積層する製造方法を示しており、これにより本発明の第１の実施形態の半導体装置１００が作製される。
【００３２】
図３に示す回路パターン用導体層１１２ａを形成するまでの工程では、まずステップＳ０１において、銅層５１とピーラブル銅箔５２からなる基台５０を用い、ロール・ツー・ロール方式で半導体装置１００を作製するために、基台５０をローラに係止するための穴５３をパンチングにより形成する。ピーラブル銅箔５２として、たとえば５/３０μｍのものを用いることができる。
【００３３】
つぎのステップＳ０２において、銅層５１の上面に感光性カバーレイ５４をラミネートする。感光性カバーレイ５４として、たとえば２５、３８、５０μｍのいずれかの厚さのものを用いることができる。つぎのステップＳ０３では、感光性カバーレイ５４を露光、現像し、さらにＵＶキュア、加熱キュアの処理を行う。これにより、配線基板１１０の絶縁基材１１１が形成される。絶縁基材１１１には、外部接続用電極部１１４を形成するための貫通孔１１４ａが形成される。
【００３４】
ステップＳ０４では、ピ−ラブル銅箔５２側に保護膜５５をラミネートし、その後、外部接続用電極部１１４を形成する貫通孔１１４ａの底部にＮｉめっき６１を施す。ここでＮｉめっきに変えて、Ａｕめっきを施した上にＮｉめっき６１を施すことも可能である。次のステップＳ０５からステップＳ０７において、回路パターン用導体層１１２ａを形成する。
【００３５】
まずステップＳ０５において、絶縁基材１１１上にＮｉＣｒをスパッタリングして第１の下地層１１７を形成し、ステップＳ０６でＣｕをスパッタリングして第２の下地層１１８を形成する。つぎのステップＳ０７では、さらにＣｕをめっきして第２の下地層１１８の銅層を厚くする。これにより、十分な厚さの銅層からなる回路パターン用導体層１１２ａが作製される。
【００３６】
つぎに、回路パターン用導体層１１２ａに回路パターン１１２およびバンプ１１５ａが作製されるまでの工程を、図４を用いて以下に説明する。図４（ａ）に示すステップＳ０８では、たとえばサブトラクティブ法等を用いて回路パターン用導体層１１２ａに回路パターン１１２を形成している。つぎのステップＳ０９では、回路パターン１１２の所定の位置にバンプ１１５ａを形成している。
【００３７】
つぎに、配線基板１１０に２つの半導体素子１２０ａ、１２０ｂを積層する製造方法を、図５を用いて説明する。ステップＳ１１では、回路パターン１１２上にアンダーフィル接着剤（樹脂）を貼付して接着層１３１を作製する。ステップＳ１２では、接着層１３１の上に半導体素子１２０ａを接着させ、フリップチップ接続により回路パターン１１２に接続する。半導体素子１２０ａには、電極パッド１２１と保護層１２２とがあらかじめ形成されており、電極パッド１２１の上にはスタッドバンプ１２３ａが設けられている。保護層１２２の面を接着層１３１の方に向け、スタッドバンプ１２３ａが回路パターン１１２上のバンプ１１５ａに接続されるように位置決めした上で、半導体素子１２０ａを接着層１３１に押圧する。
【００３８】
次のステップＳ１３からステップＳ１５では、配線基板１１０の回路パターン１１２とは反対側の面、すなわち、外部接続用電極部１１４が形成された面に、別の回路パターン１１３を形成する。まずステップＳ１３では、ピーラブル銅箔５２を剥離除去して銅層５１を露出させる。次のステップＳ１４では、露出された銅層５１にサブトラクティブ法等を用いて所定の回路パターン１１３を形成している。回路パターン１１３を形成した後、さらに回路パターン１１３上の所定の位置にバンプ１１５ｂを作製する。
【００３９】
ステップＳ１５では、ステップＳ１１およびステップＳ１２と同様に、回路パターン１１３上にアンダーフィル接着剤を貼付して接着層１３２を作製する。その後、接着層１３２の上に半導体素子１２０ｂを接着させ、フリップチップ接続により回路パターン１１３と接続する。半導体素子１２０ｂには、半導体素子１２０ａと同様に、電極パッド１２１と保護層１２２とが設けられており、電極パッド１２１の上にはスタッドバンプ１２３ｂが設けられている。半導体素子１２０ｂを接着層１３２に押圧することにより、スタッドバンプ１２３ｂが回路パターン１１３上のバンプ１１５ｂに電気的に接続される。これにより、第１の実施形態の半導体装置１００が作製される。
【００４０】
本発明の第２の実施形態の半導体装置２００の製造方法を、図６に示す断面図を用いて説明する。半導体装置２００は、第１の実施形態の半導体装置１００をもとに、これに図６に示す処理をさらに加えることで作製される。ステップＳ２１では、半導体素子１２０ａが搭載された接着層１３１の上面、および半導体素子１２０ｂが搭載された接着層１３２の上面、の両面に絶縁材を貼付し、これを硬化させることで絶縁層２２０ａ、２２０ｂを作製する。
【００４１】
次のステップＳ２２では、絶縁層２２０ａ、２２０ｂの所定の位置にレーザ光を照射して貫通孔２１１を形成する。その後、貫通孔２１１を形成する過程で発生したスミアを除去して銅との密着強度を高めるための樹脂粗化の処理を行うデスミアを行う。ステップＳ２３では、絶縁層２２０ａ、２２０ｂの表面および貫通孔２１１の表面にＮｉＣrのスパッタリング、Ｃｕのスパッタリングを行い、さらにＣｕめっき（無電解Ｃｕめっき）を行う。これにより、絶縁層２２０ａ、２２０ｂの表面にそれぞれ導体層２１２ａ、２１２ｂが形成され、貫通孔２１１ａ、２１１ｂの表面にそれぞれ導体層２１３ａ、２１３ｂが形成される。
【００４２】
ステップＳ２４では、絶縁層２２０ａ、２２０ｂの表面にそれぞれ形成された導体層２１２ａ、２１２ｂに、サブトラクティブ法あるいはセミアディティブ法を用いて所定の回路パターン２１０ａ、２１０ｂを形成する。これにより、本発明の第２の実施形態の半導体装置２００が作製される。
【００４３】
以下、図５に示すステップＳ１１からの工程に従って、回路パターン２１０ａ、２１０ｂ上にさらに別の半導体素子を搭載することが可能となる。本実施形態の半導体装置の製造方法によれば、配線基板１１０の上部に複数の半導体装置を積層して搭載することが可能となり、半導体装置の設置スペースを効率的に利用することが可能となる。
【００４４】
本発明の第３の実施形態に係る半導体装置３００を、図７に示す断面図を用いて説明する。図７に示す第３の実施形態の半導体装置３００は、第２の実施形態の半導体装置２００を横に並べた形状を有している。本発明によれば、配線基板１１０に対し、その垂直方向に複数の半導体素子を積層することが可能となるが、配線基板１１０の面積を拡大して水平方向にも複数の半導体素子を搭載することが可能となっている。
【００４５】
図７に示す半導体装置３００は、配線基板１１０を水平方向に２倍に拡大した配線基板３１０を作製し、回路パターン３１２上に２つの半導体素子３２０ａ、３２０ｂを搭載している。また、配線基板３１０の回路パターン３１２とは反対の面に形成された回路パターン３１３にも、半導体素子３２０ｃ、３２０ｄの２つが搭載されている。このように本実施形態では、配線基板の垂直方向に複数の半導体素子を搭載できるだけでなく、水平方向にも複数の半導体素子を搭載することが可能となり、半導体装置の設置スペースを効率的に用いることが可能となる。また、本実施形態は部品を内蔵する半導体装置にも適用可能である。
【００４６】
本発明の第４の実施形態の半導体装置４００を、図８を用いて以下に説明する。本実施形態の波動隊装置４００は、第３の実施形態の半導体装置３００と同様の構造を有しているが、本実施形態では半導体素子３２０ｂに代えて受動部品４２０を搭載している。このように、本発明の半導体装置では、半導体素子に限らず、コンデンサーや抵抗部品等の受動部品を配線基板１１０あるいは３１０に搭載することも可能である。
【００４７】
本発明の第５の実施形態に係る半導体装置５００を、図９を用いて説明する。半導体装置５００は、第１の実施形態の半導体装置１００と同様に、配線基板１１０の両面に半導体素子１２０ａと１２０ｂをそれぞれ搭載している。本実施形態では、外部接続用電極部１１４にはんだボール１４０を載置して外部の基板等に接続できるように構成されている。外部接続用電極部１１４上にはんだボール１４０を載置可能とするために、接着層５３２を少なくとも外部接続用電極部１１４上には形成しない構造としている。
【００４８】
半導体装置５００では、配線基板１１０の回路パターン１１３側の半導体素子１２０ｂを搭載する領域近傍のみに接着層５３２を形成し、外部接続用電極部１１４が外部に露出した構造としている。そして、露出された外部接続用電極部１１４上には、それぞれはんだボール１４０が載置されている。本実施形態では、はんだボール１４０に挟まれた空間に半導体素子１２０ｂを搭載することで、無駄な空間を減らして省スペース化を図っている。
【００４９】
本発明の第６の実施形態に係る半導体装置６００を、図１０を用いて説明する。本実施形態の半導体装置６００は、第５の実施形態の半導体装置５００に半導体素子６２０をさらに追加しており、配線基板１１０の回路パターン１１２側に半導体素子１２０ａと６２０の２つを搭載し、回路パターン１１３側には半導体素子１２０ｂを搭載した３層構造に形成されている。
【００５０】
半導体素子６２０は、半導体素子１２０ａの上部に積層されている。半導体素子１２０ａは、電極パッド１２１及びスタッドバンプ１２３を下側（配線基板１１０側）に向けたフェイスダウンの向きに搭載されており、半導体素子６２０は、半導体素子１２０ａとは逆向きのフェイスアップの向きに搭載されている。これにより、接着層であるＤＡＦテープ６４０を挟んで半導体素子６２０を半導体素子１２０ａと背中合わせに搭載することができる。
【００５１】
半導体素子６２０をフェイスアップに搭載する場合、スタッドバンプを用いて電極パッド６２１を回路パターンに接続することができない。そこで、半導体装置６００では、電極パッド６２１と所定の回路パターン（本実施形態では回路パターン１１２）とをワイヤ６５０でワイヤボンディングして接続している。そして、半導体素子６２０とワイヤ６５０を所定の樹脂６６０でモールドしている。
上記のとおり、本実施形態によれば、配線基板１１０の回路パターン１１２側に半導体素子１２０ａ、６２０の２つを搭載し、回路パターン１１３側には半導体素子１２０ｂを搭載した３層構造を有する半導体装置６００を提供することができる。
【００５２】
本発明の第５の実施形態の半導体装置５００を作製するための製造方法を、図１１を用いて説明する。半導体装置５００の製造方法では、回路パターン１１３およびバンプ１１５ｂを作製するまでの工程は、回路パターン１１２の左右両端に接着層１３１を設けない領域を形成する点を除いて、図５に示した半導体装置１００を作製する工程のステップＳ１４までと同じである。図１１（ａ）は、ステップＳ１４の状態を示している。
【００５３】
図１１（ｂ）に示すステップＳ３１では、次のステップＳ３２で貼付するアンダーフィル接着剤を接着しない領域に対し、感光性カバーレイなどを用いてレジストを形成する。ここでは、少なくとも外部接続用電極部１１４の上にレジストを形成しておく。つぎのステップＳ３２で配線基板１１０の回路パターン１１３側にアンダーフィル接着剤を貼付する。これにより、ステップＳ３１でレジストが形成されていない領域に接着剤が貼付される。この接着剤の上に、スタッドバンプ１２３ｂを備えた半導体素子１２０ｂを搭載したのち、接着材を硬化して接着層５３２を形成する。
【００５４】
ステップＳ３１において、外部接続用電極部１１４の上にレジストを形成したことから、外部接続用電極部１１４は、その上に接着層５３２が形成されておらず、外部に露出されている。ステップＳ３３では、露出した外部接続用電極部１１４の上にはんだボール１４０を載置する。これにより、第５の実施形態の半導体装置５００が作製される。
【００５５】
次に、本発明の第６の実施形態の半導体装置６００を製造する方法を、図１２を用いて説明する。半導体装置６００は、図１１に示した第５の半導体装置５００の製造方法のステップＳ３１の次に、半導体装置６２０を搭載するステップＳ４１を追加している。ステップＳ４１では、半導体素子１２０ａの上部に、ＤＡＦテープ６４０を挟んで半導体素子１２０ａと背中合わせに半導体素子６２０を積層する。すなわち、フェイスダウンの向きに回路パターン１１２上に搭載された半導体素子１２０ａの上部に、半導体素子６２０をフェイスアップの向きに積層してＤＡＦテープ６４０で接着する。その後、半導体素子６２０の電極パッド６２１と回路パターン１１２とを、ワイヤ６５０でワイヤボンディングする。さらに、半導体素子６２０及びワイヤ６５０を覆うように、所定の樹脂６６０でモールドする。
【００５６】
ステップＳ４２では、ステップＳ３２と同様に、配線基板１１０の回路パターン１１３側にアンダーフィル接着剤を貼付する。これにより、ステップＳ３１でレジストが形成されていない領域に接着剤が貼付される。この接着剤の上に、スタッドバンプ１２３ｂを備えた半導体素子１２０ｂを搭載したのち、接着材を硬化して接着層５３２を形成する。
【００５７】
ステップＳ４３では、ステップＳ３３と同様に、露出した外部接続用電極部１１４の上にはんだボール１４０を載置する。これにより、第６の実施形態の半導体装置６００が作製される。
【００５８】
なお、本実施の形態における記述は、本発明に係る半導体装置およびその製造方法の一例を示すものであり、これに限定されるものではない。本実施の形態における半導体装置およびその製造方法の細部構成及び詳細な動作等に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図６】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図８】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図９】本発明の第５の実施形態に係る半導体装置を示す断面図である。
【図１０】本発明の第６の実施形態に係る半導体装置を示す断面図である。
【図１１】第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】従来の半導体装置を示す断面図である。
【符号の説明】
【００６０】
５０    基台
５１    銅層
５２    ピーラブル銅箔
５４    感光性カバーレイ
５５    保護膜
６１    Ｎｉめっき
１００、２００、９００    半導体装置
１１０、３１０、９１０    配線基板
１１１、９１１    絶縁基材
１１２、１１３、２１０、３１２、３１３、９１２    回路パターン
１１４、９１３    外部接続用電極部（突起状電極部）
１１５、９１４    バンプ
１１７  第１の下地層
１１８  第２の下地層
１２０ａ、１２０ｂ、３２０、６２０、９２０    半導体素子
１２１、６２１、９２１    電極パッド
１２２、９２２    保護層
１２３、９２３    スタッドバンプ
１３１、１３２、５３２、９３０    接着層
１４０、９４０    はんだボール
２１１  貫通孔
２１２、２１３    導体層
２２０    絶縁層
４２０    受動部品
６４０    ＤＡＦテープ
６５０    ワイヤ
６６０    樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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