(57)【要約】【課題】同一基板上に形成されたメモリセル、トランジスタ及び抵抗素子それぞれの特性を向上させる。【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板１１に設けられ、かつトンネル絶縁膜１５、電荷蓄積層１６、ブロック絶縁膜１７、制御ゲート電極１８が順に積層された積層ゲート構造１４を有するメモリセルＭＴと、半導体基板１１上にゲート絶縁膜２２を介して設けられたゲート電極２３を有するトランジスタＳＴと、半導体基板１１上に設けられ、かつ多結晶シリコンからなる抵抗素子２４とを具備する。制御ゲート電極１８は、全体がシリサイド層からなり、ゲート電極２３は、その上部の一部にシリサイド層を含む。【選択図】      図１２
2009239028.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、かつトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルと、
前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極を有するトランジスタと、
前記半導体基板上に設けられ、かつ多結晶シリコンからなる抵抗素子と、
を具備し、
前記制御ゲート電極は、全体がシリサイド層からなり、
前記ゲート電極は、その上部の一部にシリサイド層を含むことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル、前記トランジスタ及び前記抵抗素子上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた絶縁膜と
をさらに具備し、
前記絶縁膜は、前記メモリセルと前記トランジスタとの間に段差を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板に設けられ、かつトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルと、
前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極を有するトランジスタと、
前記半導体基板上に設けられ、かつ多結晶シリコンからなる抵抗素子と、
を具備し、
前記制御ゲート電極及び前記ゲート電極はそれぞれ、全体がシリサイド層からなることを特徴とする半導体記憶装置。
【請求項４】
半導体基板の第１の領域上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、多結晶シリコンからなる制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルを形成する工程と、
前記半導体基板の第２の領域上にゲート絶縁膜を介して設けられかつ多結晶シリコンからなるゲート電極を有するトランジスタを形成する工程と、
前記半導体基板の第３の領域上に、多結晶シリコンからなる抵抗素子を形成する工程と、
ゲート電極間に絶縁層を埋め込む工程と、
前記抵抗素子の上面及び側面にバリア膜を形成する工程と、
前記第２の領域における前記絶縁層を第１の深さまでエッチバックし、前記ゲート電極の一部を露出する工程と、
前記第１の領域における前記絶縁層を前記第１の深さより深い第２の深さまでエッチバックし、前記制御ゲート電極の一部を露出する工程と、
前記制御ゲート電極及び前記ゲート電極の露出部分に、金属膜を形成する工程と、
前記金属膜と多結晶シリコンとが反応するように、熱処理を施す工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板の第１の領域上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、多結晶シリコンからなる制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルを形成する工程と、
前記半導体基板の第２の領域上にゲート絶縁膜を介して設けられかつ多結晶シリコンからなるゲート電極を有するトランジスタを形成する工程と、
前記半導体基板の第３の領域上に、多結晶シリコンからなる抵抗素子を形成する工程と、
ゲート電極間に絶縁層を埋め込む工程と、
前記抵抗素子の上面及び側面に、バリア膜を形成する工程と、
前記制御ゲート電極の上部と前記ゲート電極の上部とが露出するように、前記絶縁層を同じ深さエッチバックする工程と、
前記制御ゲート電極及び前記ゲート電極の露出部分に、第１の金属膜を形成する工程と、
前記第１の金属膜と多結晶シリコンとが反応するように、熱処理を施す工程と、
前記ゲート電極の露出部分を覆うレジスト層を形成する工程と、
前記制御ゲート電極の露出部分に、第２の金属膜を形成する工程と、
前記第２の金属膜と多結晶シリコンとが反応するように、熱処理を施す工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係り、例えばフラッシュメモリを備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとしては、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の一種であるフラッシュメモリが知られている。さらに、フラッシュメモリセルの一種としてＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のフラッシュメモリセルが知られている。このＭＯＮＯＳ型セルは、金属／酸化膜／窒化膜／酸化膜／半導体領域の構造を有するセルトランジスタを用いており、微細化に適した構造を有している。例えばセルトランジスタの電荷蓄積層として窒化シリコンを用いたものは、浮遊ゲート型のセルトランジスタよりも低電圧書き込み、及び低電圧消去動作が可能である。
【０００３】
ところで、セルトランジスタにおいて、ゲート電極に用いられる多結晶シリコンをＦＵＳＩ（fully silicided）化した構造が使用されている。このようにゲート電極をＦＵＳＩ化することで、セルトランジスタの特性を向上させることができる。しかし、従来の製造方法では、セルトランジスタのゲート電極をＦＵＳＩ化すると、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極、及び多結晶シリコンを用いた抵抗素子もＦＵＳＩ化されてしまい、以下の問題が発生する。
【０００４】
すなわち、ＭＯＳトランジスタにおいては、閾値電圧の変動が大きくなるため、動作特性の変動が大きくなってしまう。抵抗素子においては、その抵抗値が小さくなるため、素子面積が大きくなってしまう。
【０００５】
一方で、ＭＯＳトランジスタのゲート電極を全くシリサイド化しない場合は、ゲート電極の抵抗値が大きくなるため、電圧降下が問題となり、動作速度が低下してしまう。
【０００６】
また、この種の関連技術として、電界効果トランジスタのゲート電極を、フルシリサイドゲートと、部分的にシリサイド化されたシリサイド付きゲートとに作り分ける技術が開示されている（特許文献１参照）。
【特許文献１】特開２００５−２２８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、同一基板上に形成されたメモリセルトランジスタ、ＭＯＳトランジスタ及び抵抗素子それぞれの特性を向上させることが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板に設けられ、かつトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルと、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極を有するトランジスタと、前記半導体基板上に設けられ、かつ多結晶シリコンからなる抵抗素子とを具備する。前記制御ゲート電極は、全体がシリサイド層からなり、前記ゲート電極は、その上部の一部にシリサイド層を含む。
【０００９】
本発明の第２の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板に設けられ、かつトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルと、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極を有するトランジスタと、前記半導体基板上に設けられ、かつ多結晶シリコンからなる抵抗素子とを具備する。前記制御ゲート電極及び前記ゲート電極はそれぞれ、全体がシリサイド層からなる。
【００１０】
本発明の第３の視点に係る半導体記憶装置の製造方法は、半導体基板の第１の領域上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、多結晶シリコンからなる制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルを形成する工程と、前記半導体基板の第２の領域上にゲート絶縁膜を介して設けられかつ多結晶シリコンからなるゲート電極を有するトランジスタを形成する工程と、前記半導体基板の第３の領域上に、多結晶シリコンからなる抵抗素子を形成する工程と、ゲート電極間に絶縁層を埋め込む工程と、前記抵抗素子の上面及び側面にバリア膜を形成する工程と、前記第２の領域における前記絶縁層を第１の深さまでエッチバックし、前記ゲート電極の一部を露出する工程と、前記第１の領域における前記絶縁層を前記第１の深さより深い第２の深さまでエッチバックし、前記制御ゲート電極の一部を露出する工程と、前記制御ゲート電極及び前記ゲート電極の露出部分に、金属膜を形成する工程と、前記金属膜と多結晶シリコンとが反応するように、熱処理を施す工程とを具備する。
【００１１】
本発明の第４の視点に係る半導体記憶装置の製造方法は、半導体基板の第１の領域上にトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、多結晶シリコンからなる制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルを形成する工程と、前記半導体基板の第２の領域上にゲート絶縁膜を介して設けられかつ多結晶シリコンからなるゲート電極を有するトランジスタを形成する工程と、前記半導体基板の第３の領域上に、多結晶シリコンからなる抵抗素子を形成する工程と、ゲート電極間に絶縁層を埋め込む工程と、前記抵抗素子の上面及び側面に、バリア膜を形成する工程と、前記制御ゲート電極の上部と前記ゲート電極の上部とが露出するように、前記絶縁層を同じ深さエッチバックする工程と、前記制御ゲート電極及び前記ゲート電極の露出部分に、第１の金属膜を形成する工程と、前記第１の金属膜と多結晶シリコンとが反応するように、熱処理を施す工程と、前記ゲート電極の露出部分を覆うレジスト層を形成する工程と、前記制御ゲート電極の露出部分に、第２の金属膜を形成する工程と、前記第２の金属膜と多結晶シリコンとが反応するように、熱処理を施す工程とを具備する。
【発明の効果】
【００１２】
本発明によれば、同一基板上に形成されたメモリセルトランジスタ、ＭＯＳトランジスタ及び抵抗素子それぞれの特性を向上させることが可能な半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１の実施形態）
第１の実施形態に係る半導体記憶装置は、同一の半導体基板上に設けられたメモリセル、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ、及び抵抗素子を備えている。メモリセルは、不揮発性半導体メモリの一種でありかつ電気的に書き換えが可能なフラッシュメモリから構成される。フラッシュメモリの種類としては特に限定されず、ＮＡＮＤ型、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ（Divided bit-line NOR）型等のいずれを用いてもよい。なお、本実施形態では、ＮＡＮＤ型フラッシュメモリを一例にあげて説明する。ＮＡＮＤ型フラッシュメモリは、ブロック単位でデータの消去が行われるメモリである。
【００１５】
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリに含まれる１個のブロックの構成を示す回路図である。  
ブロックは、Ｘ方向に沿って順に配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の自然数）。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び（ｎ＋１）個のメモリセルトランジスタＭＴを備えている（ｎは、０以上の自然数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００１６】
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００１７】
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００１８】
ワード線ＷＬ０〜ＷＬｎは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００１９】
また、ビット線ＢＬ０〜ＢＬｍは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２０】
図２は、メモリセルトランジスタＭＴの構成を示す断面図である。本実施形態のメモリセルトランジスタＭＴは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のメモリセルである。また、メモリセルトランジスタＭＴは半導体基板１１のメモリ領域に設けられている。
【００２１】
ｐ型導電性の半導体基板１１は、例えばｐ型半導体基板、ｐ型ウェルを有する半導体基板、ｐ型半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｎｇ ｓｕｂｓｔａｎｃｅ）型基板等である。ｐ型半導体基板（ｐ−ｓｕｂ）１１内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース／ドレイン領域）１２及び１３が設けられている。ｎ＋型拡散領域１２及び１３は、ｐ型半導体基板１１内に高濃度のｎ＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成される。
【００２２】
ｎ＋型拡散領域１２及び１３間でｐ型半導体基板１１上には、積層ゲート構造１４が形成されている。具体的には、積層ゲート構造１４は、ｐ型半導体基板１１上に、トンネル絶縁膜１５、電荷蓄積層１６、ブロック絶縁膜１７、制御ゲート電極１８が順に積層されて構成されている。
【００２３】
ｐ型半導体基板１１としては、例えばシリコン（Ｓｉ）が用いられる。トンネル絶縁膜１５としては、例えば酸化シリコンが用いられる。電荷蓄積層１６としては、例えば窒化シリコンが用いられる。
【００２４】
ブロック絶縁膜１７としては、酸化アルミニウム（例えば、Ａｌ２Ｏ３）と窒化シリコンとの積層膜、或いは、酸化アルミニウムと窒化チタンとの積層膜等が用いられる。ブロック絶縁膜１７に含まれる窒化物は、アルミニウムが制御ゲート電極１８としてのシリコン内に拡散するのを防ぐために設けられている。酸化アルミニウムと制御ゲート電極１８との間に窒化シリコン等を設けることで、アルミニウムとシリコンとが反応するのを防ぐことができるため、ブロック絶縁膜１７の特性劣化を防ぐことができる。
【００２５】
本実施形態の制御ゲート電極１８は、多結晶シリコン電極が完全にシリサイド化されたＦＵＳＩ（fully silicided）ゲート電極によって構成されている。多結晶シリコンと反応させる金属としては、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等が用いられる。制御ゲート電極１８をＦＵＳＩ化することによって、制御ゲート電極１８の仕事関数が大きくなり、制御ゲート電極１８とブロック絶縁膜１７との界面のバリアハイトが高くなる。この結果、ブロック絶縁膜１７へのリーク電流を低減することができ、ひいてはメモリセルトランジスタＭＴのデータ消去特性を向上させることができる。
【００２６】
図３は、選択トランジスタＳＴの構成を示す断面図である。選択トランジスタＳＴは、ｎチャネルＭＯＳトランジスタから構成される。また、選択トランジスタＳＴは、メモリセルトランジスタＭＴが形成される半導体基板１１と同じ基板の周辺トランジスタ領域に設けられている。
【００２７】
ｐ型半導体基板１１内には、互いに離間して形成された２個のｎ＋型拡散領域（ソース／ドレイン領域）１９及び２０が設けられている。ｎ＋型拡散領域１９及び２０は、ｐ型半導体基板１１内に高濃度のｎ＋型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成される。
【００２８】
ｎ＋型拡散領域１９及び２０間でｐ型半導体基板１１上には、ゲート構造２１が形成されている。具体的には、ゲート構造２１は、ｐ型半導体基板１１上に、ゲート絶縁膜２２、ゲート電極２３が順に積層されて構成されている。ゲート絶縁膜２２としては、例えば酸化シリコンが用いられる。
【００２９】
本実施形態のゲート電極２３は、多結晶シリコン電極が部分的にシリサイド化されて構成されている。すなわち、ゲート電極２３は、ゲート絶縁膜２２上に設けられかつシリサイド化されていない多結晶シリコン電極２３Ａと、多結晶シリコンの上部の一部がシリサイド化されたシリサイド電極２３Ｂとから構成されている。
【００３０】
選択トランジスタＳＴは、これのゲート電極をＦＵＳＩ化すると、ゲート電極の仕事関数が大きくなり、閾値電圧が大きくなってしまう。一方、ゲート電極を多結晶シリコンのみ（全くシリサイド化しない）で形成した場合、ゲート電極の抵抗が大きくなり、この結果、選択トランジスタＳＴの動作速度が低下する。本実施形態では、部分的にシリサイド化されたゲート電極２３を選択トランジスタＳＴに使用することで、閾値電圧の変動を抑えつつ、動作速度を向上させることができる。
【００３１】
図４は、抵抗素子（Ｒ）２４の構成を示す断面図である。本実施形態の半導体記憶装置は、抵抗素子２４を備えている。この抵抗素子２４は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成される半導体基板１１と同じ基板の抵抗領域に設けられている。この半導体基板１１内には、素子分離絶縁膜２５が形成されている。この素子分離絶縁膜２５上に多結晶シリコンを抵抗体とする抵抗素子２４が形成されている。
【００３２】
抵抗素子をシリサイド化すると、抵抗が小さくなり、所望の抵抗値を得るのに素子面積が大きくなってしまう。そこで、本実施形態の抵抗素子２４は、全くシリサイド化されていない多結晶シリコンから構成されている。これにより、抵抗素子２４の素子面積を小さくすることができるため、半導体記憶装置の面積を小さくすることが可能となる。
【００３３】
次に、第１の実施形態に係る半導体記憶装置の製造方法について図面を参照して説明する。
【００３４】
図５に示すように、抵抗領域の半導体基板１１内に、素子分離絶縁膜２５を形成する。メモリ領域の半導体基板１１上に、トンネル絶縁膜１５、電荷蓄積層１６、ブロック絶縁膜１７、制御ゲート電極１８を順に堆積し、リソグラフィー法及びＲＩＥ（Reactive Ion Etching）法を用いてこれらを所望の形状にパターニングすることで、メモリセルトランジスタＭＴに含まれる積層ゲート構造１４を形成する。また、周辺トランジスタ領域の半導体基板１１上に、ゲート絶縁膜２２、ゲート電極２３を順に堆積し、これらを所望の形状にパターニングすることで、選択トランジスタＳＴに含まれるゲート構造２１を形成する。
【００３５】
さらに、抵抗領域の素子分離絶縁膜２５上に、多結晶シリコン層を堆積し、この多結晶シリコン層をパターニングすることで、所望の形状を有する抵抗素子２４を形成する。なお、この状態では、制御ゲート電極１８及びゲート電極２３はそれぞれ、多結晶シリコンから構成されている。なお、この状態では、制御ゲート電極１８、ゲート電極２３及び抵抗素子２４はそれぞれ、多結晶シリコンから構成されている。
【００３６】
また、制御ゲート電極１８、ゲート電極２３及び抵抗素子２４は、例えば、多結晶シリコン層を半導体基板１１上に堆積して、ＲＩＥ等により加工することにより同時に形成できる。その結果、少ない工程で制御ゲート電極１８、ゲート電極２３及び抵抗素子２４を形成できる。
【００３７】
その後、半導体基板１１内に不純物を導入することで、拡散領域（ソース／ドレイン領域）を形成する。なお、拡散領域については、図示を省略している。以下の製造工程を示す図面についても同様である。
【００３８】
続いて、図６に示すように、トランジスタのゲート電極間（積層ゲート構造１４間、ゲート構造２１間、及び積層ゲート構造１４とゲート構造２１との間）に、層間絶縁層３０を埋め込み、例えば、ＲＩＥ法を用いて層間絶縁層３０の上面を、積層ゲート構造１４及びゲート構造２１の上面に合せる。なお、抵抗素子２４の周囲（抵抗領域）には、層間絶縁層３０は図示していないが、抵抗素子２４の側面に層間絶縁膜３０が形成される場合もある。層間絶縁層３０としては、例えば酸化シリコンが用いられる。
【００３９】
続いて、図７に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、装置全面に、バリア膜３１を堆積する。この工程により、制御ゲート電極１８上、ゲート電極２３上及び層間絶縁層３０上に連続して、かつ、抵抗素子２４の上面及び側面がバリア膜３１で覆われる。バリア膜３１としては、例えば窒化シリコンが用いられる。続いて、バリア膜３１上の抵抗素子２４間に、層間絶縁層３２を埋め込む。層間絶縁層３２としては、例えば酸化シリコンが用いられる。
【００４０】
続いて、図８に示すように、リソグラフィー法を用いて、抵抗領域をレジスト層３３で覆う。続いて、レジスト層３３をマスクとしてメモリ領域及び周辺トランジスタ領域に形成されたバリア膜３１を除去する。さらに、メモリ領域及び周辺トランジスタ領域の層間絶縁層３０を第１の深さＤ１までエッチバックする。その後、レジスト層３３を除去する。
【００４１】
続いて、図９に示すように、周辺トランジスタ領域の層間絶縁層３０及びゲート構造２１上に、リソグラフィー法を用いて、レジスト層３５を形成する。そして、第１の深さＤ１より深い第２の深さＤ２までレジスト層３５をマスクとして層間絶縁層３０をエッチバックし、制御ゲート電極１８の上部の一部（積層ゲート構造１４の上部の一部）を露出させる。このように、周辺トランジスタ領域の層間絶縁層３０よりもメモリ領域の層間絶縁層３０を深くエッチバックすることで、メモリ領域の層間絶縁層３０と周辺トランジスタ領域の層間絶縁層３０とに段差が形成される。その後、レジスト層３５を除去する。
【００４２】
例えば、第１の深さＤ１は、ゲート電極２３の上面からゲート電極２３の中間部より上までの深さである。例えば、第２の深さＤ２は、制御ゲート電極１８の上面から制御ゲート電極１８の中間部よりも低い深さである。ただし、この第１の深さＤ１及び第２の深さＤ２はあくまで一例であり、第２の深さＤ２が第１の深さＤ１よりも深い関係を満たしてればよい。
【００４３】
続いて、図１０に示すように、積層ゲート構造１４及びゲート構造２１の上面及び側面に、例えばスパッタ法を用いて、例えばコバルト（Ｃｏ）からなる金属膜３６を堆積する。これにより、ゲート構造２１の側面に比べて積層ゲート構造１４の側面の方が深い位置まで金属膜３６が付着する。この状態で、装置に熱処理を施し、金属膜３６と多結晶シリコン（制御ゲート電極１８及びゲート電極２３）とを反応させる。これにより、図１１に示すように、ＦＵＳＩ化された制御ゲート電極１８が形成される。また、ゲート電極２３は金属膜３６と接触する側面が上部に限られるため、ゲート電極２３の全てがシリサイド化されない。その結果、ゲート電極２３の上部がシリサイド化されて、多結晶シリコン電極２３Ａとシリサイド電極２３Ｂとからなるゲート電極２３が形成される。また、抵抗素子２４は、バリア膜３１及び層間絶縁層３２を介して金属膜３６と接触しているため、シリサイド化されない。その後、残存する金属膜３６をウェットエッチングする。
【００４４】
続いて、図１２に示すように、例えばＣＶＤ法を用いて、装置全面に、例えば酸化シリコンからなる層間絶縁層３７を堆積する。続いて、例えばＣＶＤ法を用いて、層間絶縁層３７上に、後の平坦化処理時のストッパーとして用いられるストッパー膜３８を堆積する。この時、層間絶縁層３０に段差を設けたため、これに起因して、ストッパー膜３８は、メモリ領域と周辺トランジスタ領域との境界に段差が生じている。ストッパー膜３８としては、例えば窒化シリコンが用いられる。このようにして、本実施形態の半導体記憶装置が形成される。
【００４５】
以上詳述したように本実施形態によれば、同一基板上に、ＦＵＳＩからなる制御ゲート電極１８を有するメモリセルトランジスタＭＴ、部分シリサイド化されたゲート電極２３を有する選択トランジスタＳＴ、及び多結晶シリコンからなる抵抗素子２４を形成することができる。これにより、メモリセルトランジスタＭＴにおいては、ブロック絶縁膜１７へのリーク電流を低減することができ、ひいてはデータ消去特性を向上させることができる。選択トランジスタＳＴにおいては、閾値電圧の変動を抑えつつ、動作速度を向上させることができる。抵抗素子２４においては、素子面積を小さくすることができる。
【００４６】
また、１回の金属膜３６の堆積工程と１回の熱処理工程とを実施するだけで、ＦＵＳＩからなる制御ゲート電極１８と部分シリサイド化されたゲート電極２３とを同時に形成することができる。これにより、製造コストを低減することが可能となる。さらに、このシリサイド工程において、抵抗素子２４がシリサイド化されるのを防ぐことも可能である。
【００４７】
（第１の実施形態の変形例）
図１３は、第１の実施形態に係る半導体記憶装置の変形例を示す断面図である。第１の実施形態ではメモリ領域と周辺トランジスタ領域とが隣接していたが、第１の実施形態の変形例ではこの構成に加えてメモリ領域と周辺トランジスタ領域に隣接していない周辺トランジスタ領域２が形成されている。
【００４８】
この周辺トランジスタ領域２には、選択トランジスタＳＴと同じ構造を有するｎチャネルＭＯＳトランジスタＮＭＴが配置されている。このように、メモリ領域に隣接していない周辺トランジスタ領域２においても第１の実施形態と同様の製造方法により、選択トランジスタＳＴと同様の構造を有するｎチャネルＭＯＳトランジスタＮＭＴが製造できる。
【００４９】
（第２の実施形態）
第２の実施形態は、第１の実施形態と異なる製造方法を用いて、ＦＵＳＩゲート電極を有するメモリセルトランジスタＭＴ、部分シリサイド化されたゲート電極を有する選択トランジスタＳＴ、及び多結晶シリコンからなる抵抗素子を備えた半導体記憶装置を製造するようにしている。
【００５０】
第２の実施形態に係る半導体記憶装置の製造方法について図面を参照して説明する。図５〜図７までの製造工程は、第１の実施形態と同じである。続いて、図１４に示すように、リソグラフィー法を用いて、抵抗領域をレジスト層３３で覆う。続いて、レジスト層３３をマスクとしてメモリ領域及び周辺トランジスタ領域に形成されたバリア膜３１を除去する。続いて、メモリ領域及び周辺トランジスタ領域に形成された層間絶縁層３０を同じ深さだけエッチバックする。なお、制御ゲート電極１８の上面とゲート電極２３の上面の高さが同じであれば、制御ゲート電極１８及びゲート電極２３の上部が同じ深さだけ露出される。その後、レジスト３３を除去する。
【００５１】
続いて、図１５に示すように、積層ゲート構造１４及びゲート構造２１の上面及び側面に、例えばスパッタ法を用いて、例えばコバルト（Ｃｏ）からなる金属膜４０を堆積する。この状態で、装置に熱処理を施し、金属膜４０と多結晶シリコン（制御ゲート電極１８及びゲート電極２３）とを反応させる。これにより、図１６に示すように、ゲート電極２３の上部がシリサイド化されて、多結晶シリコン電極２３Ａとシリサイド電極２３Ｂとからなるゲート電極２３が形成される。同様に、制御ゲート電極１８の上部がシリサイド化されて、多結晶シリコン電極１８Ａとシリサイド１８Ｂとからなる制御ゲート電極１８が形成される。また、抵抗素子２４は、バリア膜３１及び層間絶縁層３２を介して金属膜３６と接触しているため、シリサイド化されない。すなわち、この状態では、制御ゲート電極１８は、部分的にシリサイド化されている。その後、残存する金属膜４０をウェットエッチングする。
【００５２】
続いて、図１７に示すように、積層ゲート構造１４の上面及び側面に、例えばスパッタ法を用いて、例えばコバルト（Ｃｏ）からなる金属膜４２を堆積する。その後、リソグラフィー法を用いて、メモリ領域の積層ゲート構造１４の上部を覆うようにレジスト層４１を形成する。
【００５３】
続いて、図１８に示すように、周辺トランジスタ領域及び抵抗領域の金属膜４２を取り除いた後、レジスト層４１を除去する。この状態で、装置に熱処理を施し、金属膜４２と制御ゲート電極１８とを反応させる。すなわち、メモリ領域においては、２回シリサイド化されることにより制御ゲート電極１８を全てシリサイド化する一方、ゲート電極２３は１回シリサイド化することにより、ゲート電極２３の上部のみが部分的にシリサイド化される。これにより、図１９に示すように、ＦＵＳＩ化された制御ゲート電極１８が形成される。その後、残存する金属膜４２をウェットエッチングする。
【００５４】
なお、メモリ領域をシリサイド化する回数は２回以上であっても構わない。また、周辺トランジスタ領域をシリサイド化する回数は、ゲート電極２３がＦＵＳＩ化されない限り、メモリ領域をシリサイド化する回数よりも少ない回数であれば良い。
【００５５】
続いて、図２０に示すように、例えばＣＶＤ法を用いて、装置全面に、例えば酸化シリコンからなる層間絶縁層３７を堆積する。続いて、例えばＣＶＤ法を用いて、層間絶縁層３７上に、後の平坦化処理時のストッパーとして用いられるストッパー膜３８を堆積する。このようにして、本実施形態の半導体記憶装置が形成される。
【００５６】
以上詳述したように本実施形態によれば、第１の実施形態と異なる製造方法を用いて、ＦＵＳＩゲート電極を有するメモリセルトランジスタＭＴ、部分シリサイド化されたゲート電極を有する選択トランジスタＳＴ、及び多結晶シリコンからなる抵抗素子を備えた半導体記憶装置を形成することが可能である。
【００５７】
また、本実施形態では、メモリ領域と周辺トランジスタ領域との間に段差が形成されない。これにより、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの上層に設けられる配線等の形成が容易となる。
【００５８】
（第２の実施形態の変形例）
第２の実施形態の変形例は、第２の実施形態の製造工程を一部変更して、ＦＵＳＩゲート電極を有するメモリセルトランジスタＭＴ、部分シリサイド化されたゲート電極を有する選択トランジスタＳＴ、及び多結晶シリコンからなる抵抗素子を備えた半導体記憶装置を製造するようにしている。
【００５９】
図１６までの製造工程は、第２の実施形態と同じである。続いて、図２１に示すように、リソグラフィー法を用いて、選択トランジスタＳＴのゲート構造２１の上部を覆うように、周辺トランジスタ領域及び抵抗領域にレジスト層４１を形成する。続いて、シリサイド１８Ｂの下面より低い第２の深さＤ２までレジスト層４１をマスクとして層間絶縁層３０をエッチバックし、多結晶シリコン電極１８Ａの上部の一部を露出させる。第２の深さＤ２は、シリサイド１８Ｂの下面より深ければよく、ブロック絶縁膜１７の上面より深い、浅いは問わない。
【００６０】
次に、図２２に示すように、レジスト層４１を除去した後、例えばスパッタ法を用いて、例えばコバルト（Ｃｏ）からなる金属膜４２を堆積する。この状態で、装置に熱処理を施し、金属膜４２と制御ゲート電極１８とを反応させる。すなわち、メモリ領域においては、２回シリサイド化されることにより制御ゲート電極１８を全てシリサイド化する一方、ゲート電極２３は１回シリサイド化することにより、ゲート電極２３の上部のみが部分的にシリサイド化される。
【００６１】
この第２の実施形態の変形例では、第２の実施形態と同様の効果が得られることに加え、ゲート電極２３のシリサイド量の制御が容易になる。例えば、ゲート電極２３の上部のシリサイド量を減らしたい場合などに有効である。
【００６２】
（第３の実施形態）
第３の実施形態は、メモリセルトランジスタＭＴの制御ゲート電極１８、及び選択トランジスタＳＴのゲート電極２３を共に、ＦＵＳＩゲート電極によって構成するようにしている。
【００６３】
図２３は、本発明の第３の実施形態に係る選択トランジスタＳＴの構成を示す断面図である。なお、メモリセルトランジスタＭＴ、及び抵抗素子２４の構成は、第１の実施形態で示した図２及び図４と同じである。
【００６４】
選択トランジスタＳＴは、ｎチャネルＭＯＳトランジスタから構成される。また、選択トランジスタＳＴは、メモリセルトランジスタＭＴが形成される半導体基板１１と同じ基板に設けられている。
【００６５】
ｐ型半導体基板１１内には、互いに離間して形成された２個のｎ＋型拡散領域１９及び２０が設けられている。ｎ＋型拡散領域１９及び２０間でｐ型半導体基板１１上には、ゲート構造２１が形成されている。具体的には、ゲート構造２１は、ｐ型半導体基板１１上に、ゲート絶縁膜２２、ゲート電極２３が順に積層されて構成されている。そして、本実施形態のゲート電極２３は、多結晶シリコン電極が完全にシリサイド化されたＦＵＳＩゲート電極によって構成されている。多結晶シリコンと反応させる金属としては、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等が用いられる。
【００６６】
次に、第３の実施形態に係る半導体記憶装置の製造方法について図面を参照して説明する。図５〜図７までの製造工程は、第１の実施形態と同じである。
【００６７】
続いて、図２４に示すように、リソグラフィー法を用いて、抵抗領域をレジスト層３３で覆う。続いて、レジスト層３３をマスクとしてメモリ領域及び周辺トランジスタ領域に形成されたバリア膜３１を除去する。続いて、メモリ領域及び周辺トランジスタ領域に形成された層間絶縁層３０を同じ深さだけエッチバックし、制御ゲート電極１８の下部、及びゲート電極２３の中間部を露出させる。その後、レジスト層３３を除去する。
【００６８】
続いて、図２５に示すように、積層ゲート構造１４及びゲート構造２１の上面及び側面に、例えばスパッタ法を用いて、例えばコバルト（Ｃｏ）からなる金属膜４３を堆積する。この状態で、装置に熱処理を施し、金属膜４３と多結晶シリコン（制御ゲート電極１８及びゲート電極２３）とを反応させる。これにより、図２６に示すように、ＦＵＳＩ化された制御ゲート電極１８及びゲート電極２３が形成される。また、抵抗素子２４は、バリア膜３１及び層間絶縁層３２を介して金属膜３６と接触しているため、シリサイド化されない。その後、残存する金属膜４３をウェットエッチングする。
【００６９】
続いて、図２７に示すように、例えばＣＶＤ法を用いて、装置全面に、例えば酸化シリコンからなる層間絶縁層３７を堆積する。続いて、例えばＣＶＤ法を用いて、層間絶縁層３７上に、後の平坦化処理時のストッパーとして用いられるストッパー膜３８を堆積する。このようにして、本実施形態の半導体記憶装置が形成される。
【００７０】
以上詳述したように本実施形態によれば、同一基板上に、ＦＵＳＩからなる制御ゲート電極１８を有するメモリセルトランジスタＭＴ、ＦＵＳＩからなるゲート電極２３を有する選択トランジスタＳＴ、及び多結晶シリコンからなる抵抗素子２４を形成することができる。
【００７１】
また、１回の金属膜４３の堆積工程と１回の熱処理工程とを実施するだけで、ＦＵＳＩからなる制御ゲート電極１８とゲート電極２３とを同時に形成することができる。これにより、製造コストを低減することが可能となる。さらに、このシリサイド工程において、抵抗素子２４がシリサイド化されるのを防ぐことも可能である。
【００７２】
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の実施形態と同様に、ＦＵＳＩからなる制御ゲート電極１８を有するメモリセルトランジスタＭＴ、部分シリサイド化されたゲート電極２３を有する選択トランジスタＳＴ、及び多結晶シリコンからなる抵抗素子２４を備えている。さらに、第４の実施形態の半導体記憶装置は、これら素子に加えて、ＦＵＳＩからなるゲート電極を有するｐチャネルＭＯＳトランジスタＰＭＴを同一基板上に備えている。
【００７３】
図２６は、本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタＰＭＴの構成を示す断面図である。なお、メモリセルトランジスタＭＴ、ｎチャネルＭＯＳトランジスタからなる選択トランジスタＳＴ、及び抵抗素子２４の構成は、第１の実施形態で示した図２乃至図４と同じである。
【００７４】
ｐチャネルＭＯＳトランジスタＰＭＴは、メモリセルトランジスタＭＴ等が形成される半導体基板１１と同じ基板に設けられている。ｐ型半導体基板１１内には、ｎ型半導体領域（ｎ型ウェル）５０が設けられている。ｎ型ウェル（ｎｗｅｌｌ）５０は、ｐ型半導体基板１１内に低濃度のｎ型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）を導入して形成される。
【００７５】
ｎ型ウェル５０内には、互いに離間して形成された２個のｐ＋型拡散領域（ソース／ドレイン領域）５１及び５２が設けられている。ｐ＋型拡散領域５１及び５２は、ｎ型ウェル５０内に高濃度のｐ＋型不純物（Ｂ（ホウ素）等）を導入して形成される。
【００７６】
ｐ＋型拡散領域５１及び５２間でｎ型ウェル５０上には、ゲート構造５３が形成されている。具体的には、ゲート構造５３は、ｎ型ウェル５０上に、ゲート絶縁膜５４、ゲート電極５５が順に積層されて構成されている。ゲート絶縁膜５４としては、例えば酸化シリコンが用いられる。
【００７７】
本実施形態のゲート電極５５は、多結晶シリコン電極が完全にシリサイド化されたＦＵＳＩゲート電極によって構成されている。多結晶シリコンと反応させる金属としては、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等が用いられる。ｐチャネルＭＯＳトランジスタＰＭＴのゲート電極５５をＦＵＳＩ化することで、埋め込みチャネル型のトランジスタＰＭＴを形成することが可能となる。
【００７８】
次に、第４の実施形態に係る半導体記憶装置の製造方法について図面を参照して説明する。
【００７９】
図２９に示すように、周辺トランジスタ領域２の半導体基板１１内に、低濃度のｎ型不純物を導入することで、ｎ型ウェル５０を形成する。続いて、ｎ型ウェル５０上に、ゲート絶縁膜５４、ゲート電極５５を順に堆積し、リソグラフィー法及びＲＩＥ法を用いてこれらを所望の形状にパターニングすることで、ｐチャネルＭＯＳトランジスタＰＭＴに含まれるゲート構造５３を形成する。また、メモリ領域の半導体基板１１上に、トンネル絶縁膜１５、電荷蓄積層１６、ブロック絶縁膜１７、制御ゲート電極１８を順に堆積し、これらを所望の形状にパターニングすることで、メモリセルトランジスタＭＴに含まれる積層ゲート構造１４を形成する。また、ゲート電極５５にはｎ型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）がドープされている。
【００８０】
また、周辺トランジスタ領域１の半導体基板１１上に、ゲート絶縁膜２２、ゲート電極２３を順に堆積し、これらを所望の形状にパターニングすることで、選択トランジスタＳＴに含まれるゲート構造２１を形成する。また、ゲート電極２３にはゲート電極５５と同様にｎ型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）がドープされている。
【００８１】
さらに、抵抗領域の半導体基板１１内に、素子分離絶縁膜２５を形成する。そして、この素子分離絶縁膜２５上に、多結晶シリコン層を堆積し、この多結晶シリコン層をパターニングすることで、所望の形状を有する抵抗素子２４を形成する。なお、この状態では、制御ゲート電極１８、ゲート電極２３、及びゲート電極５５はそれぞれ、多結晶シリコンから構成されている。
【００８２】
また、制御ゲート電極１８、ゲート電極２３、抵抗素子２４及びゲート電極５５は、例えば、多結晶シリコン層を半導体基板１１上に堆積して、ＲＩＥ等により加工することにより同時に形成できる。その結果、少ない工程で制御ゲート電極１８、ゲート電極２３、抵抗素子２４及びゲート電極５５を形成できる。
【００８３】
その後、半導体基板１１及びｎ型ウェル５０内に不純物を導入することで、拡散領域（ソース／ドレイン領域）を形成する。なお、拡散領域については、図示を省略している。以下の製造工程を示す図面についても同様である。
【００８４】
続いて、図３０に示すように、トランジスタのゲート電極間（積層ゲート構造１４間、ゲート構造２１間、積層ゲート構造１４とゲート構造２１との間、及びゲート構造５３の側面）に、層間絶縁層３０を埋め込み、例えば、ＲＩＥ法を用いて層間絶縁層３０の上面を積層ゲート構造１４及びゲート構造２１の上面に合せる。なお、抵抗素子２４の周囲（抵抗領域）には、層間絶縁層３０は図示していないが、抵抗素子２４の側面に層間絶縁膜３０が形成される場合もある。層間絶縁層３０としては、例えば酸化シリコンが用いられる。
【００８５】
続いて、図３１に示すように、例えばＣＶＤ法を用いて、装置全面に、バリア膜３１を堆積する。その結果、制御ゲート電極１８上、ゲート電極２３上及び層間絶縁層３０上に連続して、かつ、ゲート電極５５上、抵抗素子２４の上面及び側面がバリア膜３１で覆われる。バリア膜３１としては、例えば窒化シリコンが用いられる。続いて、バリア膜３１上で抵抗素子２４間に、層間絶縁層３２を埋め込む。層間絶縁層３２としては、例えば酸化シリコンが用いられる。なお、ゲート電極５５の側面に層間絶縁層３０を介してバリア膜３１が形成される場合もある。
【００８６】
続いて、図３２に示すように、リソグラフィー法を用いて、抵抗領域をレジスト層３３で覆う。続いて、レジスト層３３をマスクとしてバリア膜３１をエッチングすることで、メモリ領域、周辺トランジスタ領域１及び２に形成されたバリア膜３１を除去する。続いて、メモリ領域、周辺トランジスタ領域１及び２に形成された層間絶縁層３０を第１の深さＤ１までエッチバックする。その後、レジスト層３４を除去する。
【００８７】
続いて、図３３に示すように、周辺トランジスタ領域１の層間絶縁層３０及びゲート構造２１上に、リソグラフィー法を用いて、レジスト層３５を形成する。そして、第１の深さＤ１より深い第２の深さＤ２までレジスト層３５をマスクとして層間絶縁層３０をエッチバックし、制御ゲート電極１８の上部の一部（積層ゲート構造１４の上部の一部）まで露出させる。同様に、周辺トランジスタ領域２の層間絶縁層３０をメモリ領域と同じ第２の深さＤ２までエッチバックし、ゲート電極５５の上部の一部（ゲート構造５３の上部の一部）まで露出させる。このように、周辺トランジスタ領域１の層間絶縁層３０よりもメモリ領域の層間絶縁層３０を深くエッチバックすることで、メモリ領域の層間絶縁層３０と周辺トランジスタ領域１の層間絶縁層３０とに段差が形成される。その後、レジスト層３５を除去する。
【００８８】
例えば、第１の深さＤ１は、ゲート電極２３の上面からゲート電極２３の中間部より上までの深さである。例えば、第２の深さＤ２は、制御ゲート電極１８及びゲート電極５５の上面から制御ゲート電極１８の中間部よりも低い深さである。ただし、この第１の深さＤ１及び第２の深さＤ２はあくまで一例であり、第２の深さＤ２が第１の深さＤ１よりも深い関係を満たしてればよい。
【００８９】
続いて、図３４に示すように、積層ゲート構造１４、ゲート構造２１及びゲート構造５３の上面及び側面に、例えばスパッタ法を用いて、例えばコバルト（Ｃｏ）からなる金属膜３６を堆積する。これにより、ゲート構造２１に比べて積層ゲート構造１４及びゲート構造５３の方が深い位置まで金属膜３６が付着する。この状態で、装置に熱処理を施し、金属膜３６と多結晶シリコン（制御ゲート電極１８、ゲート電極２３及び５５）とを反応させる。これにより、図３５に示すように、ＦＵＳＩ化された制御ゲート電極１８及びゲート電極５５が形成される。また、ゲート電極２３の上部がシリサイド化されて、多結晶シリコン電極２３Ａとシリサイド電極２３Ｂとからなるゲート電極２３が形成される。また、抵抗素子２４は、バリア膜３１及び層間絶縁層３２を介して金属膜３６と接触しているため、シリサイド化されない。その後、残存する金属膜３６をウェットエッチングする。
【００９０】
続いて、図３６に示すように、例えばＣＶＤ法を用いて、装置全面に、例えば酸化シリコンからなる層間絶縁層３７を堆積する。続いて、例えばＣＶＤ法を用いて、層間絶縁層３７上に、後の平坦化処理時のストッパーとして用いられるストッパー膜３８を堆積する。この時、層間絶縁層３０に段差を設けたため、これに起因して、ストッパー膜３８は、メモリ領域と周辺トランジスタ領域１との境界に段差が生じている。ストッパー膜３８としては、例えば窒化シリコンが用いられる。このようにして、本実施形態の半導体記憶装置が形成される。
【００９１】
以上詳述したように本実施形態によれば、同一基板上に、ＦＵＳＩからなる制御ゲート電極１８を有するメモリセルトランジスタＭＴ、部分シリサイド化されたゲート電極２３を有する選択トランジスタＳＴ、ＦＵＳＩからなるゲート電極５５を有するｐチャネルＭＯＳトランジスタＰＭＴ、及び多結晶シリコンからなる抵抗素子２４を形成することができる。
【００９２】
また、１回の金属膜３６の堆積工程と１回の熱処理工程とを実施するだけで、ＦＵＳＩからなる制御ゲート電極１８及びゲート電極５５と、部分シリサイド化されたゲート電極２３とを同時に形成することができる。これにより、製造コストを低減することが可能となる。さらに、このシリサイド工程において、抵抗素子２４がシリサイド化されるのを防ぐことも可能である。
【００９３】
また、本実施形態は、ｎチャネルである選択トランジスタＳＴのチャネルがサーフェスチャネルであり、ｐチャネルＭＯＳトランジスタＰＭＴのチャネルがベリードチャネルの場合に効果がある。例えば、ゲート電極２３及びゲート電極５５にｎ型不純物がドープされている場合である。ｐチャネルＭＯＳトランジスタＰＭＴゲート電極５５をＦＵＳＩ化することにより、ｐチャネルＭＯＳトランジスタＰＭＴをサーフェスチャネルにすることが可能となるからである。その結果、ｐチャネルＭＯＳトランジスタＰＭＴの特性ばらつきが改善される。
【００９４】
なお、前述した製造方法に限らず、第２の実施形態で示した製造方法を用いて第４の実施形態で示した半導体記憶装置を形成することも可能である。
【００９５】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリに含まれる１個のブロックの構成を示す回路図。
【図２】メモリセルトランジスタＭＴの構成を示す断面図。
【図３】選択トランジスタＳＴの構成を示す断面図。
【図４】抵抗素子２４の構成を示す断面図。
【図５】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く半導体記憶装置の製造工程を示す断面図。
【図１３】第１の実施形態の変形例に係る半導体記憶装置を示す断面図。
【図１４】本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く半導体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く半導体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く半導体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く半導体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く半導体記憶装置の製造工程を示す断面図。
【図２１】第１の実施形態の変形例に係る半導体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く半導体記憶装置の製造工程を示す断面図。
【図２３】本発明の第３の実施形態に係る選択トランジスタＳＴの構成を示す断面図。
【図２４】第３の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２５】図２４に続く半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く半導体記憶装置の製造工程を示す断面図。
【図２８】本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタＰＭＴの構成を示す断面図。
【図２９】第４の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３０】図２９に続く半導体記憶装置の製造工程を示す断面図。
【図３１】図３０に続く半導体記憶装置の製造工程を示す断面図。
【図３２】図３１に続く半導体記憶装置の製造工程を示す断面図。
【図３３】図３２に続く半導体記憶装置の製造工程を示す断面図。
【図３４】図３３に続く半導体記憶装置の製造工程を示す断面図。
【図３５】図３４に続く半導体記憶装置の製造工程を示す断面図。
【図３６】図３５に続く半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００９７】
ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ（ｎチャネルＭＯＳトランジスタ）、ＰＭＴ…ｐチャネルＭＯＳトランジスタ、ＮＭＴ…ｎチャネルＭＯＳトランジスタ、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＷＬ…ワード線、ＢＬ…ビット線、１１…半導体基板、１２，１３…ｎ＋型拡散領域、１４…積層ゲート構造、１５…トンネル絶縁膜、１６…電荷蓄積層、１７…ブロック絶縁膜、１８…制御ゲート電極、１９，２０…ｎ＋型拡散領域、２１…ゲート構造、２２…ゲート絶縁膜、２３…ゲート電極、２４…抵抗素子、２５…素子分離絶縁膜、３０…層間絶縁層、３１…バリア膜、３２…層間絶縁層、３３〜３５，４１…レジスト層、３６，４０，４２，４３…金属膜、３７…層間絶縁層、３８…ストッパー膜、５０…ｎ型ウェル、５１，５２…ｐ＋型拡散領域、５３…ゲート構造、５４…ゲート絶縁膜、５５…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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