(57)【要約】【課題】チップ内に繰り返し配置されるセンスアンプ回路を最小化することにより、チップサイズを削減し、寄生容量の増加を防ぎ、高速プリチャージ動作を実現する半導体集積回路を提供する。【解決手段】基準電流発生回路１０は、センスアンプ回路２０−１を構成している電流バイアスＭＯＳトランジスタ２２とノードを通じてカレントミラーを構成するＭＯＳトランジスタ１２と、センスアンプ回路のプリチャージ動作を制御するＭＯＳトランジスタ１４とから成るプリチャージ部１０−１を有し、プリチャージ動作を制御するＭＯＳトランジスタ１４は、プリチャージ信号を受信してノードをグランドにすることでプリチャージ動作を開始させ、センスアンプ回路２０−１のグローバルビットラインＧＢＬにプリチャージ電流を供給する。【選択図】      図１
2009016016.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置のセンスアンプ回路のビットラインをプリチャージする半導体集積回路であって、
基準電流発生回路は、前記センスアンプ回路を構成している電流バイアスＭＯＳトランジスタとノードを通じてカレントミラーを構成するＭＯＳトランジスタと、前記センスアンプ回路のプリチャージ動作を制御するＭＯＳトランジスタとから成るプリチャージ部を有し、
前記プリチャージ動作を制御するＭＯＳトランジスタは、プリチャージ信号を受信して前記ノードをグランドにすることでプリチャージ動作を開始させ、前記センスアンプ回路のビットラインにプリチャージ電流を供給することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置のデータ読み出し動作における、プリチャージ動作に関する半導体集積回路に係り、より詳しくは、センスアンプ回路のビットラインをプリチャージする半導体集積回路に関する。
【背景技術】
【０００２】
図４は、従来のプリチャージ動作を行う回路の構成を示す回路構成図である。図４において、センスアンプ回路２０−１〜ｎは、半導体メモリ装置の制御回路からプリチャージバー信号Ｐｒｅｃｈａｒｇｅｂを受信する。
【０００３】
図５は、従来のセンスアンプ回路を示す回路図である。図５において、センスアンプ回路２０−１〜ｎのいずれにおいても、ＰＭＯＳトランジスタ２２のソースは電源に、ゲートはバイアス信号Ｂｉａｓに接続されている。また、ＰＭＯＳトランジスタ２７のソースは電源に、ゲートはプリチャージバー信号Ｐｒｅｃｈａｒｇｅｂに接続されている。それぞれのドレインは、増幅器２６の入力端に接続されている。ＮＭＯＳトランジスタ２４のドレインは増幅器２６の入力端に接続され、ゲートはイネーブルバー信号Ｅｎａｂｌｅｂを反転するインバータ２８の出力端に接続され、ソースはグローバルビットラインＧＢＬに接続されている。
【０００４】
図６は、従来のセンスアンプ回路のプリチャージ動作を示すタイミングチャートである。図５を基に、データ読み出し動作において、入力されたイネーブルバーＥｎａｂｌｅｂ信号は、インバータ２８において反転されてＭＯＳトランジスタ２４のゲートに入力される。ＭＯＳトランジスタ２４はオンし、グローバルビットラインＧＢＬは増幅器２６の入力端と接続される。このときプリチャージ期間に、プリチャージバー信号Ｐｒｅｃｈａｒｇｅｂが入力されるとＭＯＳトランジスタ２７はオンし、グローバルビットラインＧＢＬと増幅器２６の入力端のノードＡとがチャージアップされる。
【０００５】
プリチャージ期間が終了すると、トランジスタ２２にバイアス信号Ｂｉａｓが入力され、グローバルビットラインＧＢＬと増幅器２６の入力端のノードＡとのレベルは維持される。読み出し動作が行われると、増幅器２６はグローバルビットラインＧＢＬに読み出された信号レベルに応じて出力レベルを確定し、出力端Ｏｕｔから“０”または“１”の出力信号を出力する。
【０００６】
ところが図４の構成において、センスアンプ回路２０−１〜ｎがそれぞれプリチャージ用のＭＯＳトランジスタ２７を有しているため、センスアンプ回路１つ当たりのレイアウト面積が増加し、メモリ全体のチップサイズが大きくなる。またこのトランジスタによる寄生容量の増加により、動作速度が遅くなるなどの問題がある。特許文献１には、センスノードＮＤ１にチャージ電流を供給するチャージトランジスタＰ１を設け、トランジスタＰ１のゲートに印加されるチャージ電圧Ｖｃｈのレベルを制御することにより、プリチャージ時にセンスノードＮＤ１にプリチャージ電流を供給し、センシング時に判定対象となるメモリセルＭＣに基準電流の半分程度のチャージ電流をセンスノードＮＤ１に供給する、旨の記載がある。
【特許文献１】特開２０００−１７３２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような問題を解決するためになされたものであり、その目的は、チップ内に繰り返し配置されるセンスアンプ回路を最小化することにより、チップサイズを削減し、寄生容量の増加を防ぎ、高速センシング動作を実現する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、半導体メモリ装置のセンスアンプ回路のビットラインをプリチャージする半導体集積回路であって、基準電流発生回路は、センスアンプ回路を構成している電流バイアスＭＯＳトランジスタとノードを通じてカレントミラーを構成するＭＯＳトランジスタと、センスアンプ回路のプリチャージ動作を制御するＭＯＳトランジスタとから成るプリチャージ部を有し、プリチャージ動作を制御するＭＯＳトランジスタは、プリチャージ信号を受信してノードをグランドにすることでプリチャージ動作を開始させ、センスアンプ回路のビットラインにプリチャージ電流を供給することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体集積回路によれば、チップ内に繰り返し配置されるセンスアンプ回路の素子数を削減し、センスアンプ回路を最小化することにより、寄生容量の増加を防ぎ、高速センシング動作が可能となる半導体集積回路を提供することができる。またこれにより、大容量化に伴う半導体メモリ装置のメモリチップサイズの拡大を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
本発明による半導体集積回路の実施の形態について、図を用いて説明する。図２は、本発明のプリチャージ動作を行う回路の構成示す回路構成図である。図２において、センスアンプ回路２０−１〜ｎは、基準電流発生回路１０からノードＢＩＡＳを介してバイアス信号Ｂｉａｓを受信し、センスアンプ回路２０−１〜ｎのグローバルビットラインへプリチャージ電流を供給する。基準電流発生回路１０が半導体メモリ装置の制御回路からプリチャージ信号Ｐｒｅｃｈａｒｇｅを受信すると、ノードＢＩＡＳは、次に説明する図１のＮＭＯＳトランジスタ１４を通してグランドレベルになり、そのレベルをバイアス信号Ｂｉａｓとして供給する。これにより、センスアンプ回路２０−１〜ｎのグローバルビットラインに最大の電流を供給するプリチャージ動作が開始されるが、以降センシング期間では定電流源のカレントミラーのノードとして機能する。
【００１１】
図１は、本発明のプリチャージにおける基準電流発生回路とセンスアンプ回路との接続を示す回路図である。図１において、基準電流発生回路１０は、センスアンプの基準電流を供給する回路として周知である、通常読み出し時における基準電流発生部と、ベリファイ読み出し時における基準電流発生部とを有しており、定電流発生部Ｉとして１つにまとめて記されている。
【００１２】
本発明の基準電流発生回路１０は、さらに通常読み出し時におけるプリチャージ部１０−１を有している。このプリチャージ部１０−１は、次に説明するセンスアンプ回路２０−１を構成する電流バイアス用ＰＭＯＳトランジスタ２２に対してミラー接続されるＰＭＯＳトランジスタ１２と、プリチャージ信号を受信してノードＢＩＡＳをグランドレベルにし、そのレベルをバイアス信号Ｂｉａｓとして供給してプリチャージ動作を開始させるＮＭＯＳトランジスタ１４とを有している。
【００１３】
ＰＭＯＳトランジスタ１２のソースは電源に、ゲートはドレイン及びＮＭＯＳトランジスタ１４のドレインに接続されている。またＰＭＯＳトランジスタ１２のドレインは、ミラー動作のためのアクティブトランジスタのドレイン（図示せず）に接続されている。ＰＭＯＳトランジスタ１２のゲートは、センスアンプ回路２０−１〜ｎのミラー接続されるＰＭＯＳトランジスタの各ゲートに連続して接続されている。ＮＭＯＳトランジスタ１４のゲートはプリチャージ信号Ｐｒｅｃｈａｒｇｅに接続され、ソースはグランドに接続されている。
【００１４】
センスアンプ回路２０−１において、ＰＭＯＳトランジスタ２２のソースは電源に、ゲートはＰＭＯＳトランジスタ１２のゲートに、ドレインは、増幅器２６の入力端に接続されている。ＮＭＯＳトランジスタ２４のドレインは増幅器２６の入力端に接続され、ゲートはイネーブルバー信号Ｅｎａｂｌｅｂを反転するインバータ２８の出力端に接続され、ソースはグローバルビットラインＧＢＬに接続されている。
【００１５】
図３は、センスアンプ回路のプリチャージ動作を示すタイミングチャートである。図1を基に、センスアンプ回路２０−１のデータ読み出し動作において、入力されたイネーブルバーＥｎａｂｌｅｂ信号は、インバータ２８において反転されてＮＭＯＳトランジスタ２４のゲートに入力される。ＮＭＯＳトランジスタ２４はオンし、グローバルビットラインＧＢＬは増幅器２６の入力端と接続される。このときプリチャージ期間に、プリチャージ部１０−１のＮＭＯＳトランジスタ１４にプリチャージ信号Ｐｒｅｃｈａｒｇｅが入力されると、ＮＭＯＳトランジスタ１４はオンし、ＰＭＯＳトランジスタ１２のゲートのノードＢＩＡＳの電位をグランドレベルに下げ、バイアス信号Ｂｉａｓが生成される。このバイアス信号ＢｉａｓによりＰＭＯＳトランジスタ２２がオンし、グローバルビットラインＧＢＬと増幅器２６の入力端のノードＡとがチャージアップされる。
【００１６】
プリチャージ期間が終了するとＮＭＯＳトランジスタ１４はオフし、ＰＭＯＳトランジスタ１２とＰＭＯＳトランジスタ２２のゲートに掛かっていたバイアス信号Ｂｉａｓはミラー接続により確定される電位に上昇し、グローバルビットラインＧＢＬと増幅器２６の入力端とのレベルは維持される。読み出し動作が行われると、増幅器２６はグローバルビットラインＧＢＬに読み出された信号レベルに応じて出力レベルを確定し、出力端Ｏｕｔから“０”または“１”の出力信号を出力する。またミラー接続されているＰＭＯＳトランジスタ１２とＰＭＯＳトランジスタ２２とは、周知の方法により、相補関係にあるＮＭＯＳトランジスタで構成されても良い。
【００１７】
ＰＭＯＳトランジスタ１２のゲートのノードＢＩＡＳの電位を、グランドレベルよりさらに低い負電位まで下げて、ＰＭＯＳトランジスタ２２のＶｇｓを大きくとることで、グローバルビットラインＧＢＬと増幅器２６の入力端のノードＡのチャージアップに必要な電流を確保するようになっていてもよい。
【００１８】
以上説明したように、本発明によると、チップ内に繰り返し配置されるセンスアンプ回路の素子数を削減し、センスアンプ回路を最小化することにより、寄生容量の増加を防ぎ、高速プリチャージ動作が可能となる半導体集積回路を提供することができる。またこれにより、大容量化に伴う半導体メモリ装置のメモリチップサイズの拡大を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の基準電流発生回路とセンスアンプ回路との接続を示す回路図。
【図２】本発明のプリチャージ動作を行う回路の構成示す回路構成図。
【図３】センスアンプ回路のプリチャージ動作を示すタイミングチャート。
【図４】従来のプリチャージ動作を行う回路の構成を示す回路構成図。
【図５】従来のセンスアンプ回路を示す回路図。
【図６】従来のセンスアンプ回路のプリチャージ動作を示すタイミングチャート。
【符号の説明】
【００２０】
１０  基準電流発生回路
１０−１  プリチャージ部
１２  ＰＭＯＳトランジスタ
１４  ＮＭＯＳトランジスタ
２０−１〜ｎ  センスアンプ回路
２２  ＰＭＯＳトランジスタ
２４  ＮＭＯＳトランジスタ
２６  増幅器
２８  インバータ
Ｅｎａｂｌｅｂ  イネーブルバー信号
Ｐｒｅｃｈａｒｇｅ  プリチャージ信号
Ｐｒｅｃｈａｒｇｅｂ  プリチャージバー信号
Ｂｉａｓ  バイアス信号
ＢＩＡＳ  ノード
Ｉ  定電流源
ＧＢＬ  グローバルビットライン
Ａ  ノード
Ｏｕｔ  出力端
ＶＤＤ  電源電圧
ＧＮＤ  グランド
【図１】
2009016016.tif 000003
【図２】
2009016016.tif 000004
【図３】
2009016016.tif 000005
【図４】
2009016016.tif 000006
【図５】
2009016016.tif 000007
【図６】
2009016016.tif 000008