(57)【要約】【課題】厚さが極めて薄く、かつ構造が簡単で積層が容易な半導体パッケージを提供する。【解決手段】本発明に係る超薄型半導体パッケージは、誘電層（１１０、１３０）及び導電性再配線層（１２０）を含む多層薄膜層と、再配線層（１２０）と電気的に接続された多層薄膜層に実装される半導体チップ（２００）と、再配線層（１２０）と電気的に接続されて多層薄膜層の一面にて柱形態に形成された導電性構造物（１４０）と、多層薄膜層に形成されて導電性構造物（１４０）と半導体チップ（２００）を部分的にカバーするモールディング部（１５０）と、該モールディング部に形成されて、導電性構造物（１４０）と電気的に接続される外部接続用バンプ（２４０）と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも一つの誘電層と少なくとも一つの再配線層を含む多層薄膜層と、
前記再配線層と電気的に接続されて前記多層薄膜層に実装される少なくとも一つの半導体チップと、
前記再配線層と電気的に接続されて前記多層薄膜層の一面において柱形態に形成された導電性構造物と、
前記多層薄膜層上に形成されて前記導電性構造物と前記半導体チップを少なくとも部分的にカバーするモールディング部と、
前記モールディング部に形成されて、前記導電性構造物と電気的に接続される外部接続用バンプを含むことを特徴とする超薄型半導体パッケージ。
【請求項２】
前記半導体チップが、別のソルダバンプによって前記多層薄膜層と電気的に接続されたことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項３】
前記ソルダバンプが、再配線層を介して前記多層薄膜層の導電性構造物と電気的に接続されたことを特徴とする請求項２に記載の超薄型半導体パッケージ。
【請求項４】
前記モールディング部に形成され、かつ前記導電性構造物と前記外部接続用バンプを電気的に接続する再配線層をさらに含むことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項５】
前記モールディング部の一面が、前記半導体チップの一面と同じ高さであることを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項６】
前記導電性構造物と前記外部接続用バンプが、垂直方向において同一位置で電気的に接続されたことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項７】
前記半導体チップの一面に放熱部材を配置したことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項８】
前記多層薄膜層に薄膜受動素子を内蔵したことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項９】
前記パッケージの上部または下部に積層される他の半導体パッケージをさらに含むことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項１０】
積層される二つのパッケージが、外部接続用バンプによって相互に電気的に接続されて、各々のパッケージの外部接続用バンプの大きさが異なることを特徴とする請求項９に記載の超薄型半導体パッケージ。
【請求項１１】
前記半導体チップの一面が外部に露出していることを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項１２】
前記半導体チップは、一面が前記多層薄膜層にダイアタッチ方式で実装されたことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項１３】
前記半導体チップには、他の一面に電極パッドが形成されていることを特徴とする請求項１２に記載の超薄型半導体パッケージ。
【請求項１４】
前記半導体チップの前記電極パッドが、再配線層によって前記多層薄膜層の導電性構造物と電気的に接続されたことを特徴とする請求項１３に記載の超薄型半導体パッケージ。
【請求項１５】
前記再配線層に電気的に接続されて前記多層薄膜層に実装される二つ以上の半導体チップを含み、該半導体チップが相互に水平方向または垂直方向に沿って配列されたことを特徴とする請求項１に記載の超薄型半導体パッケージ。
【請求項１６】
ウエハーまたはキャリア上に誘電層を形成する工程と、
前記誘電層上に導電性再配線層を形成する工程と、
前記再配線層に柱形態の導電性構造物を形成する工程と、
前記誘電層に半導体チップを実装する工程と、
前記再配線層上に前記導電性構造物及び半導体チップを少なくとも部分的にカバーするようにモールディング部を形成する工程と、
前記モールディング部の一面を研削する工程と、
前記導電性構造物と電気的に接続される外部接続用バンプを形成する工程を含むことを特徴とする超薄型半導体パッケージ製造方法。
【請求項１７】
前記半導体チップを、別途のソルダバンプによって前記再配線層と電気的に接続することを特徴とする請求項１６に記載の超薄型半導体パッケージ製造方法。
【請求項１８】
前記半導体チップを、ダイアタッチ方式で前記誘電層に実装することを特徴とする請求項１６に記載の超薄型半導体パッケージ製造方法。
【請求項１９】
前記外部接続用バンプと電気的に接続される別の半導体パッケージを積層する工程をさらに含むことを特徴とする請求項１６に記載の超薄型半導体パッケージ製造方法。
【請求項２０】
薄膜受動素子を形成する工程をさらに含むことを特徴とする請求項１６に記載の超薄型半導体パッケージ製造方法。
【請求項２１】
前記外部接続用バンプの形成前または形成後に、前記ウエハーまたはキャリアを除去する工程をさらに含むことを特徴とする請求項１６に記載の超薄型半導体パッケージ製造方法。
【請求項２２】
二つ以上の半導体チップを相互に水平方向または垂直方向に沿って配列して実装する工程を含むことを特徴とする請求項１６に記載の超薄型半導体パッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超薄型半導体パッケージ及びその製造方法に関するもので、詳細にはパッケージ用基板を使用しない軽薄短小な半導体パッケージ及びウエハーレベルまたはキャリアレベルでの製造方法を提案する。
【背景技術】
【０００２】
半導体装置は、一つの基板に多数の電気的デバイスを集積して多様な動作を具現化できる。そのために、様々な最先端の製造技法が使用されており、製造される装置内の各素子は、さらに微小サイズの部品として小型化されている趨勢である。
【０００３】
最近は、半導体装置のパッケージ技術を発展させて、高集積化及び高容量化した半導体システムが提案されている。半導体パッケージ技術は、ワイヤボンディングから、チップスケールを具現化できるフリップチップボンディング技術へと変化して、市場の要求に応えている。
【０００４】
図１は、既存のボールグリッドアレイ（ＢＧＡ：Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ１０について構造の一例を示した断面図である。個別半導体チップ１４が、パッケージ用基板１２の一面に接着層２０を介して接合されていて、半導体チップの一部分と基板の一部分がワイヤ１６によって電気的に接続されている。基板の下面には多数のソルダバンプ１８が形成されており、基板上面には、半導体チップ及びワイヤを覆うように保護モールディング３０が形成される。
【０００５】
このように従来例では、半導体チップのパッケージのために所定厚さの基板が必要とされた。半導体チップの動作時に基板上面のワイヤから基板下面のソルダバンプに至る電気的な配線を通じて信号が伝達される。しかし、最近の半導体装置の発展によって、半導体装置の動作速度が非常に速くなり、パッケージ内の配線長が長くなると、高速動作時または大容量信号処理時に信号の遅延や歪みが深刻になり、各種応用器機に適合する要求事項を満たすことができないという問題がある。
【０００６】
また、パッケージに対して所定厚さの基板が要求されるため、パッケージ全体の大きさ及び厚さを減らすのにも限界があり、そのことが通信機器や電子装置の小型化またはスリム化の障害になっている。
【０００７】
そして、各種積層型パッケージまたはシステムパッケージの具現化においても、既存のＢＧＡパッケージ技術は限界を有しており、大量生産にとって効果的ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、厚さが極めて薄くて構造が簡単であり、積層が容易な新しい半導体パッケージを提供することである。
【０００９】
また、本発明の他の目的は、電気的配線の長さが短くて高速動作に有利な半導体パッケージを提供することである。
【００１０】
そればかりではなく、本発明のまた他の目的は、大量生産が容易で製造工程が単純な半導体パッケージの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明は、少なくとも一つの誘電層と少なくとも一つの導電性再配線層（ｃｏｎｄｕｃｔｉｖｅ  ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ）を含む多層薄膜層と、前記再配線層と電気的に接続されて前記多層薄膜層に実装される少なくとも一つの半導体チップと、前記再配線層と電気的に接続されて前記多層薄膜層の一面において柱形態に形成された導電性構造物と、前記多層薄膜層上に形成されて前記導電性構造物と前記半導体チップを少なくとも部分的にカバーするモールディング部と、該モールディング部に形成されて、前記導電性構造物と電気的に接続される外部接続用バンプまたは外部接続用電極端子を含む超薄型半導体パッケージを提供する。
【００１２】
前記半導体チップを、別のソルダバンプによって多層薄膜層と電気的に接続することができ、その場合、前記ソルダバンプは再配線層を介して多層薄膜層の導電性構造物と電気的に接続される。
【００１３】
それとは別に、半導体チップの一面を多層薄膜層上にダイアタッチ方式で直接実装することもできる。この場合、前記半導体チップの他の一面に電極パッドを形成して、該電極パッドを再配線層によって多層薄膜層の導電性構造物と電気的に接続することができる。
【００１４】
本発明による半導体パッケージでは、例えば、半導体チップが前面上方型（ｆａｃｅ  ｕｐ  ｔｙｐｅ）に実装され、半導体チップの下面を外部に露出させ、または熱伝導層を付加して放熱を容易に行える。
【００１５】
また、半導体チップの電極パッドから外部接続用ソルダバンプまでの配線長が短くて、電気信号の伝達特性が非常に優れている。
【００１６】
一方、外部接続端子として相対的に小さいソルダボールを使用しても、柱形状の導電性構造物と電気的に接続されるため、離隔高さ、つまりスタンドオフ高さ（ｓｔａｎｄ−ｏｆｆ  ｈｅｉｇｈｔ）が高く、機械的信頼性が高い。
【００１７】
本発明は、また、ウエハーまたはキャリア上に誘電層を形成する工程と、該誘電層上に導電性再配線層を形成する工程と、該再配線層に柱形態の導電性構造物を形成する工程と、前記誘電層に半導体チップを実装する工程と、前記再配線層上に導電性構造物と半導体チップを少なくとも部分的にカバーするようにモールディング部を形成する工程と、該モールディング部の一面を研削する工程と、前記導電性構造物と電気的に接続される外部接続用バンプを形成する工程を含む半導体パッケージの製造方法を提供する。
【発明の効果】
【００１８】
本発明の製造方法によると、パッケージのための別途の基板を要することなくモールド材だけでパッケージ構造を維持できるので、パッケージ厚を非常に薄くすることができ、サイズ調節が容易である。また、ウエハーレベルまたはキャリアレベルで導電性再配線層及び柱形態の導電性構造物を形成できるため、工程が容易で製造費用を低減できる。特に、ウエハーレベルで複数のパッケージの積層が容易である。
【発明を実施するための最良の形態】
【００１９】
以下に、図面を参照して好ましい実施例を通じて本発明をさらに詳細に説明する。
【実施例１】
【００２０】
本発明の第１実施例による半導体パッケージは、図２に示すようにモールディング部と多層薄膜層に半導体チップが実装されている薄型パッケージ構造で構成されている。
【００２１】
図示のように、複数の誘電層１１０と１３０の間に導電性再配線層１２０が形成されていて、これらの誘電層及び再配線層が一体化した多層薄膜層を構成している。
【００２２】
多層薄膜層の一面には、ソルダバンプ２２０を介して前記再配線層１２０に電気的に接続された状態で多層薄膜層に半導体チップ２００が実装されている。
【００２３】
前記半導体チップ２００は、前記再配線層１２０を通じて前記多層薄膜層の一面に柱形態に形成された導電性構造物１４０と電気的に接続されていて、最終的には前記導電性構造物と電気的に接続される外部接続用ソルダバンプ２４０と電気的に接続する。前記導電性構造物は、例えば、銅、金、白金、ニッケル、タングステン、その他の電導性の高い金属または合金で形成することができ、その材質について特別な制限はない。
【００２４】
前記多層薄膜層の一面に形成される導電性構造物１４０と半導体チップ２００は、これらを部分的にカバーするモールディング部１５０によって外部と遮断され、これにより、全体的にみて物理的な支持力及び構造的な安定性を有する半導体パッケージが形成される。
【００２５】
このような半導体パッケージは、別途の支持基板を必要とせず、多層薄膜層とモールディング部及び内蔵された半導体チップが一つのパッケージ構造物を形成するため、軽薄短小化した構造的な特徴がある。特に、電気配線の長さが短く、電気信号の高速伝達にとって非常に有利である。
【００２６】
前記モールディング部１５０の表面には、前記導電性構造物１４０と電気的に接続するように、別の導電性再配線層１２２を形成することができ、外部接続用ソルダバンプ２４０は、この再配線層１２２を通じて導電性構造物１４０と電気的に接続される。図示しないが、ソルダバンプ２４０に接続される再配線層１２２には、該ソルダバンプの接着力の増加及び酸化防止などのために、下地金属層（ｕｎｄｅｒ  ｂｕｍｐ  ｍｅｔａｌ）をさらに形成することができる。
【００２７】
前記再配線層１２２の一面には、局部的に誘電層１３２を形成して、この誘電層１３２が半導体チップ２００の一面をカバーすることで外部に対して保護層として機能する。
【００２８】
一方、外部接続用ソルダバンプ２４０を導電性構造物１４０に対して直接的に接続することもできる。図３を参照すると、導電性構造物１４０及びモールディング部１５０の一面が誘電層なしで外部に対して露出しており、導電性構造物１４０の表面にはソルダバンプ２４０’が直接接続されている。特に、前述した図２の実施例とは異なりソルダバンプ２４０’の大きさが非常に小さいことが分かる。このように相対的に小さなサイズのソルダバンプを使用しても、前記導電性構造物１４０によって長い離隔距離を維持しながら半導体チップ２００との電気的な接続を行え、パッケージ厚について、より一層のスリム化を図ることができる。
【００２９】
半導体チップ２００の後面は、外部に露出したモールディング部１５０の表面と同じ高さを維持している。半導体チップの後面部を薄型化（ｔｈｉｎｉｎｇ）して、熱伝導性を向上させると半導体チップの動作時に発生する熱を外部に放出させる上で、さらに有利となる。また、ソルダバンプ２４０’を外部回路基板などに実装する時に、実装高さを均一に維持するために、モールディング部及び前記導電性構造物の露出面を均一に研削することが好ましい。
【００３０】
また、図３の実施例では、導電性構造物１４０とソルダバンプ２４０’が垂直方向にて同一位置で電気的に接続されるので、電気信号の伝達がさらに容易である。
【００３１】
本発明による半導体パッケージは、その上面及び下面に別途の放熱部材を配置することができる。図４を参照すると、多層薄膜層の表面に放熱用シート３００ａが付着され、半導体チップ２００の下面にも放熱用シート３００ｂが付着されている。放熱用シート３００ａ、３００ｂは、熱伝導性が高く耐久性に優れた材質を使用して直接付着させるか、または熱伝導性の高い接着性フイルムを介して付着させることができる。
【００３２】
一方、本発明による半導体パッケージにおいて、再配線層を形成するのと同時に、誘電層の間に配置される薄膜型受動素子を追加的に含むことができる。例えば、図４を参照すると、再配線層に隣接したＡ領域には薄膜によって受動素子が形成されている。このような受動素子には、例えばインダクターやキャパシター（コンデンサ）などがある。薄膜型素子を含む多層薄膜構造物は、前述した図２や図３のパッケージ構造にも同様に適用できる。
【００３３】
本発明による半導体パッケージは、軽薄短小化に適するだけではなく、いくつかのパッケージを水平方向に沿って外部回路基板に実装し、または垂直方向に積層することが容易である。図５を参照すると、二つの半導体パッケージ（ＰＩ、ＰＩＩ）が垂直方向に積層され、両者がソルダバンプ２４０’によって電気的に接続されており、下部パッケージ（ＰＩＩ）の下面に形成された外部接続用ソルダバンプ２４０を通じて外部回路基板、または他の半導体パッケージに接続できる。
【００３４】
各々のパッケージには、半導体チップ２００ａ、２００ｂが内蔵されており、上部パッケージ（ＰＩ）の上面には、図示のように放熱用シート３００ａを付加することができる。積層される二つのパッケージは、ソルダバンプ２４０’によって相互に電気的に接続される。ここで、図示のように各々のパッケージのソルダバンプの大きさが異なるように形成することで、積層高さをさらに減らすことができる。また、各パッケージに内蔵された半導体チップの一面は外部に露出しているので、放熱が容易である。
【００３５】
次に実施例１による半導体パッケージの製造方法について、図６〜図１６を参照して説明する。
【００３６】
パッケージ製造のための臨時基板としては、通常の半導体ウエハー以外にもウエハーキャリアなどを使用できる。臨時基板は、半導体パッケージ製造過程で除去されて、実際のパッケージは、基板なしでそれ自体の構造だけで機械的な支持力及び構造的安定性を確保する。
【００３７】
図６を参照すると、ウエハー（またはキャリア）１００上に接合層１１０’を含む誘電体フイルム１１０を形成する。この誘電体フイルム１１０上に、導電性再配線層１２０または電極パッドを形成する（図７）。再配線層の形成には、例えばメッキなどの方法を使用することができ、その方法に特別な制限はない。再配線層の形成時、図４に示したように局部的な電極パターンを形成して薄膜型受動素子を具現化できる。
【００３８】
再配線層１２０の形成後、その上に他の誘電層１３０を形成して、この誘電層１３０を部分的に蝕刻して局部的に再配線層１２０を露出させる（図８）。露出部位は、再配線層（または電極パッド）と異なる電気的要素との間の電気的接続のための領域に該当する。誘電層１１０、１３０及び再配線層１２０は、多層薄膜層を構成して本発明の半導体パッケージのベース層として機能する。
【００３９】
次に、前記誘電層１３０の露出した部位に、柱形態の導電性構造物１４０を形成する（図９）。この導電性構造物は、例えば、Ｃｕなどの導電性材料で形成して、幅に比べて高さが高い、すなわちアスペクト比（ａｓｐｅｃｔ  ｒａｔｉｏ）の大きい形態とすることが好ましい。
【００４０】
導電性構造物１４０の形成後、再配線層が露出した部位に半導体チップ２００を実装する（図１０）。この実装過程は、例えば、テストを経て選別された動作特性に優れた半導体チップを、ウエハーレベルまたはキャリアレベルで多層薄膜層の上部に整列させる。半導体チップ２００の一面には、ソルダバンプ２１０を予め形成しておくことが可能であるが、それとは異なり、多層薄膜層の再配置導電層の電極パッドにソルダバンプを形成して半導体チップを実装することもできる。
【００４１】
半導体チップ２００の内部には、例えばトランジスター、ダイオード、電気配線などの多数の薄膜素子（未図示）を含むことができ、半導体チップは、メモリーまたは論理回路などとされる。
【００４２】
導電性構造物１４０が形成されて半導体チップ２００が実装された多層薄膜層の上部に、モールディング材料を塗布して、導電性構造物と半導体チップをカバーするモールディング部１５０を形成する（図１１）。このモールディング部１５０は、本発明の半導体パッケージが物理的な安定性を有する一つの構造物となるように、他の要素を支持する役目をもつ。
【００４３】
パッケージ厚を最小化するためにモールディング部１５０は、導電性構造物１４０と半導体チップ２００の上面と同じ高さまでカバーすることが好ましく、そのためにモールディング部の上面を研削して（ｂａｃｋ−ｇｒｉｎｄｉｎｇ）、導電性構造物１４０及び半導体チップ２００の上部を露出させる（図１２）。この過程で半導体チップの上面を一緒に研削して全体的なパッケージ厚をさらに減少させることができる。
【００４４】
次に、モールディング部１５０の表面に露出した導電性構造物の上面を利用して、モールディング部の表面に別の再配線層（または電極パッド）１２２を形成する（図１３）。
【００４５】
再配線層１２２が形成されたモールディング部１５０の表面には、別の誘電層１３２を形成して、ソルダバンプ２４０が形成される位置で部分的に前記誘電層を除去して、再配線層１２２を局部的に露出させる（図１４）。
【００４６】
本発明において、各々の誘電層１１０、１３０、１３２は、例えばポリイミド、ＢＣＢ、シリコン酸化物、シリコン窒化物などの誘電体材料で形成することができ、再配線層１２０、１２２は、銅や金、アルミニウム、タングステンなどの材料で形成することができる。しかし、それ以外にも他の物質を使用して各層を形成することができ、使用する物質に特別な制限はない。
【００４７】
次に、半導体チップ２００が実装された多層薄膜層の下部のウエハー（またはキャリア）を多層薄膜層の下面から除去する（図１５）。最後に、前記誘電層１３２が部分的に除去されて露出した再配線層１２２に、外部接続用ソルダバンプ２４０を形成する。ソルダバンプは、ボールアタッチ、電気メッキ、無電解メッキ、プリンティング、スパッタリングなどの方法で形成することができる。
【００４８】
なお、ウエハー（またはキャリア）は、前記ソルダバンプ２４０を先に形成してから除去しても良い。
【００４９】
ソルダバンプ２４０を再配線層に形成する前に、接着力の増加及び酸化防止などの目的で、下地金属層（ＵＢＭ）（未図示）を先に再配線層に形成することができる。この下地金属層は、金属または合金からなる一つ以上のレイヤーを含むことができる。下地金属層としては、例えば、銅（Ｃｕ）、銅合金（Ｃｕ−ａｌｌｏｙ）、ニッケル（Ｎｉ）、ニッケル合金（Ｎｉ−ａｌｌｏｙ）、タングステン（Ｗ）、タングステン合金（Ｗ−ａｌｌｏｙ）、チタン（Ｔｉ）、チタン合金（Ｔｉ−ａｌｌｏｙ）、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−ａｌｌｏｙ）、クロム（Ｃｒ）、クロム合金（Ｃｒ−ａｌｌｏｙ）、金（Ａｕ）、金合金（Ａｕ−ａｌｌｏｙ）、パラジウム（Ｐｄ）、パラジウム合金（Ｐｄ−ａｌｌｏｙ）、アンチモン（Ｓｂ）、アンチモン合金（Ｓｂ−ａｌｌｏｙ）、インジウム（Ｉｎ）、インジウム合金（Ｉｎ−ａｌｌｏｙ）、ビスマス（Ｂｉ）、ビスマス合金（Ｂｉ−ａｌｌｏｙ）、白金（Ｐｔ）、白金合金（Ｐｔ−ａｌｌｏｙ）の中から一つ以上の物質を選択して、１層または２層以上の多層構造で形成することができる。
【００５０】
以上の説明では便宜上、一つの個別多層薄膜層及び半導体チップのみを示したが、実際上は、ウエハーレベルまたはキャリアレベルで複数の多層薄膜層及び半導体チップを同時に形成及び実装して最終工程の完了後に、個別のパッケージに分割される。
【実施例２】
【００５１】
本発明の第２実施例による半導体パッケージを図１７に示す。前述した第１実施例とは異なり、第２実施例の半導体パッケージは、半導体チップ２００’の一面が多層薄膜層にダイアタッチ（ｄｉｅ  ａｔｔａｃｈ）方式で実装され、電気的接続のためのソルダバンプを半導体チップに形成しない。その代わり、半導体チップ２００’の他の一面に電極パッド２１０’が形成され、パッケージ内部の他の要素と電気的に接続される。
【００５２】
より具体的には、複数の誘電層１１０、１３０の間に導電性再配線層１２０が形成されて、これらの誘電層及び再配線層が一体化した多層薄膜層を構成しており、多層薄膜層の一面には半導体チップ２００’が直接付着されている。
【００５３】
前記半導体チップ２００’は、電極パッド２１０’及び再配線層１２２を通じて前記多層薄膜層の一面にて柱形態に形成された導電性構造物１４０と電気的に接続されており、最終的には、導電性構造物１４０と電気的に接続される外部接続用ソルダバンプ２４０と電気的に接続する。符号１６０は、前記再配線層１２２を保護する誘電層を示す。前記電極パッド２１０’は、例えば前記導電性構造物１４０と同じ物質を使用して高さのみが異なる類似の構造物に形成することができる。
【００５４】
第２実施例による半導体パッケージでも、多層薄膜層の一面に形成される導電性構造物１４０と半導体チップ２００’がモールディング部１５０によって部分的にカバーされることで、多層薄膜層とモールディング部が半導体チップを物理的に支持して、一つのパッケージ構造物を形成する。
【００５５】
多層薄膜層に直接付着される半導体チップ２００’は、前面上方型（ｆａｃｅ−ｕｐ  ｔｙｐｅ）とされ、半導体チップの下面に形成された多層薄膜層の一部を除去して外部に露出させ、あるいは多層薄膜層に熱伝導性シートを付着することにより、半導体チップの放熱を円滑に行える。
【００５６】
多層薄膜層の下部には、再配線層１２０と電気的に接続されるソルダバンプ２４０が形成されていて、図示しないが、再配線層１２０とソルダバンプ２４０との間には、下地金属層（ＵＢＭ）をさらに含むことができる。また、図示しないが、第２実施例による半導体パッケージにおいても、内部に薄膜形態の受動素子を形成することができ、場合によっては、集積型受動素子をモールディング部の内部に含めることができる。
【００５７】
図１８を参照すると、一つの半導体パッケージ内に、二つの半導体チップ２００ａ、２００ｂが実装されている様子が分かる。各々の半導体チップ２００ａ、２００ｂは、電極パッド２１０ａ、２１０ｂを通じて再配線層１２２と電気的に接続される。半導体チップ２００ａ、２００ｂは、各々の再配線層及び導電性構造物にのみ接続して、個別的な導電性パスを通じて信号伝達が確立されるように構成することもでき、また相互間での部分的な電気的接続を通じて同時に信号伝達が確立されるように構成することもできる。一方、多層薄膜層に実装される半導体チップは、相互に水平方向に沿って配列することもできるが、図示の例とは異なり、垂直方向に配列することもできる。
【００５８】
図１９は、第２実施例による半導体パッケージが垂直方向に積層された構成を例示したものである。積層されるパッケージ（ＰＩ、ＰＩＩ、ＰＩＩＩ）は、ソルダバンプ２４０’によって相互に電気接続され、積層厚を減少させるために、互いに異なる大きさのソルダバンプ２４０、２４０’を使用することができる。
【００５９】
外部接続用ソルダバンプ２４０は、印刷回路基板や他のパッケージに電気的に接続することができる。
【００６０】
第２実施例による半導体パッケージの製造工程は、前述した第１実施例の半導体パッケージの製造工程と類似しているが、半導体チップの実装方法が異なる。図２０〜図３０を参照して詳しく見ると、次のようになる。
【００６１】
まず、ウエハー（またはキャリア）１００上に誘電層１１０を形成して、局部的に誘電層を除去してウエハーの一部分を露出させる（図２０）。後でウエハーを容易に除去できるように、前記誘電層１１０の形成前に接着性フイルムをウエハー上に予め形成することもできる。
【００６２】
次に、誘電層１１０が除去された部位に、再配線層（または電極パッド）１２０を形成して（図２１）、再び誘電層１３０を局部的に形成して再配線層を部分的に露出させる（図２２）。これらの誘電層１１０、１３０及び再配線層１２０は多層薄膜層を構成し、第２実施例による半導体パッケージのベース基板の役割を果たす。また、前記再配線層１２０には後述のように、外部接続用ソルダバンプ２４０が電気的に接続される。
【００６３】
次に、柱形態の導電性構造物１４０を、露出した再配線層１２０に形成して（図２３）、多層薄膜層の上面に半導体チップ２００’を付着させる（図２４）。半導体チップについては、前述の図１８と関連して説明したように、２つ以上の半導体チップを水平方向にまたは垂直方向に配列して実装することもできる。この半導体チップ２００’は、その上面に電極パッド２１０’を予め形成することもでき、導電性構造物１４０の形成前に半導体チップ２００’を実装した後、導電性構造物１４０と前記電極パッド２１０’を同時に形成することも可能である。
【００６４】
半導体チップの実装及び導電性構造物の形成後、多層薄膜層の上面にモールディング材料を塗布して、半導体チップと導電性構造物を少なくとも部分的にカバーするモールディング部１５０を形成する（図２５）。モールディング部１５０の表面が、導電性構造物１４０及び電極パッド２１０’の上面を超過する場合、モールディング部の上面を研削して全体的なパッケージ厚を減らすことができる（図２６）。モールディング部の上面を研削すると、柱形態の導電性構造物１４０と半導体チップ上面の電極パッド２１０’の高さを均一にできるという長所もある。
【００６５】
次に、別の再配線層１２２を形成して導電性構造物１４０と電極パッド２１０’を電気的に接続し（図２７）、再配線層１２２の上面に別の誘電層１６０を保護膜として形成する（図２８）。多層薄膜層及びモールディング部を含むパッケージ構造が完成した後で、下部のウエハーを除去して（図２９）、多層薄膜層の再配線層１２０と電気的に接続するように外部接続用ソルダバンプ２４０を形成する（図３０）。
【００６６】
最終的に完成した半導体パッケージは、第１実施例による半導体パッケージと比較すると、半導体チップの実装方法のみ相違しているだけであり、類似の構造をもつことになる。
【００６７】
以上、本発明の好ましい実施形態を例示的に説明したが、本発明の範囲がこのような特定の実施例にのみ限定される訳ではないので、本発明はその思想及び特許請求の範囲に記載した範疇で多様な形態をもって修正、変更、または改善することができるだろう。
【産業上の利用可能性】
【００６８】
以上に詳しく見たように、本発明によると、多層薄膜層及びモールディング部が半導体パッケージの基板として機能し、別途の基板なしで超薄型半導体パッケージを具現化できる。ウエハーレベルまたはキャリアレベルで複数の半導体パッケージを同時に形成できるので、工程が単純でありかつ大量生産に有利である。本発明による超薄型半導体パッケージは、通信機器、ディスプレイ、その他の各種電子機器の小型化及びスリム化に寄与し、電気的特性に優れ、製品競争力を高めることができる。
【図面の簡単な説明】
【００６９】
【図１】既存の半導体パッケージ構造を示した断面図である。
【図２】本発明の第１実施例による半導体パッケージ構造を示した断面図である。
【図３】本発明の第１実施例による半導体パッケージ構造を示した断面図である。
【図４】本発明の第１実施例による半導体パッケージ構造を示した断面図である。
【図５】本発明の第１実施例による半導体パッケージ構造を示した断面図である。
【図６】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図７】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図８】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図９】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１０】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１１】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１２】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１３】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１４】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１５】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１６】本発明の第１実施例による半導体パッケージ製造工程を示した断面図である。
【図１７】本発明の第２実施例による半導体パッケージ構造を示した断面図である。
【図１８】本発明の第２実施例による半導体パッケージ構造を示した断面図である。
【図１９】本発明の第２実施例による半導体パッケージ構造を示した断面図である。
【図２０】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２１】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２２】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２３】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２４】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２５】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２６】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２７】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２８】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図２９】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【図３０】本発明の第２実施例による半導体パッケージ製造工程を示した断面図である。
【符号の説明】
【００７０】
１００：ウエハー
１１０：誘電層
１２０：再配線層
１３０：誘電層
１４０：導電性構造物
１５０：モールディング部
２００：半導体チップ
２１０：ソルダバンプ
２４０：ソルダバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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