(57)【要約】【課題】差動伝送回路の信号線及び引き出し線を等長かつ対称に構成し、不要輻射ノイズの少ない多重差動伝送を実現する。【解決手段】差動ドライバＩＣ側の引き出し線は互いに等長であり、等長構成を達成するために、少なくとも１つの差動ドライバ手段は他の差動ドライバ手段よりもレシーバ側に近づけて配置される。差動ドライバＩＣ１ａに接続された２つの引き出し線は少なくとも部分的に互いに対称に配置され、差動ドライバＩＣ１ｂに接続された２つの引き出し線は少なくとも部分的に互いに対称に配置され、差動ドライバＩＣ１ｂに接続された２つの引き出し線は少なくとも部分的に互いに対称に配置される。差動ドライバＩＣ１ｂは、誘電体基板４において、差動ドライバＩＣ１ａ，１ｃが設けられる面とは異なる面に設けられる。【選択図】図１
2009239841.tif 000002
【特許請求の範囲】
【請求項１】
複数の導体層を含む多層配線基板に形成された互いに等長な第１乃至第３の信号線を備えた差動伝送線路を介して、それぞれ第１乃至第３の差動ドライバ手段から第１乃至第３のレシーバ手段へ複数の差動信号を多重伝送する差動伝送回路において、
上記第１の差動ドライバ手段は、伝送される第１のビット情報信号に対応する第１の出力信号及びその反転信号をそれぞれ出力する第１及び第２の出力端子を備え、
上記第２の差動ドライバ手段は、伝送される第２のビット情報信号に対応する第２の出力信号及びその反転信号をそれぞれ出力する第３及び第４の出力端子を備え、
上記第３の差動ドライバ手段は、伝送される第３のビット情報信号に対応する第３の出力信号及びその反転信号をそれぞれ出力する第５及び第６の出力端子を備え、
上記第１の信号線は、上記第１の信号線のドライバ側において、ドライバ側の第１の引き出し線を介して上記第１の出力端子に接続され、ドライバ側の第２の引き出し線を介して上記第６の出力端子に接続され、
上記第２の信号線は、上記第２の信号線のドライバ側において、ドライバ側の第３の引き出し線を介して上記第２の出力端子に接続され、ドライバ側の第４の引き出し線を介して上記第３の出力端子に接続され、
上記第３の信号線は、上記第３の信号線のドライバ側において、ドライバ側の第５の引き出し線を介して上記第４の出力端子に接続され、ドライバ側の第６の引き出し線を介して上記第５の出力端子に接続され、
上記第１の差動レシーバ手段は、上記第１及び第２の信号線のレシーバ側において、レシーバ側の第１及び第２の引き出し線を介して上記第１及び第２の信号線の間に接続された第１の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第１のビット情報信号を出力し、
上記第２の差動レシーバ手段は、上記第２及び第３の信号線のレシーバ側において、レシーバ側の第３及び第４の引き出し線を介して上記第２及び第３の信号線の間に接続された第２の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第２のビット情報信号を出力し、
上記第３の差動レシーバ手段は、上記第３及び第１の信号線のレシーバ側において、レシーバ側の第５及び第６の引き出し線を介して上記第３及び第１の信号線の間に接続された第３の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第３のビット情報信号を出力し、
上記差動伝送回路において、
上記ドライバ側の第１乃至第６の引き出し線は互いに等長であり、上記等長構成を達成するために、少なくとも１つの差動ドライバ手段は他の差動ドライバ手段よりもレシーバ側に近づけて配置され、
上記ドライバ側の第１及び第２の引き出し線は少なくとも部分的に互いに対称に配置され、
上記ドライバ側の第３及び第４の引き出し線は少なくとも部分的に互いに対称に配置され、
上記ドライバ側の第５及び第６の引き出し線は少なくとも部分的に互いに対称に配置され、
上記第１乃至第３の差動ドライバ手段のうちのいずれか１つは、上記多層配線基板において、他の差動ドライバ手段が設けられる導体層とは異なる導体層に設けられ、
上記レシーバ側の第１乃至第６の引き出し線は互いに等長であり、上記等長構成を達成するために、少なくとも１つの差動レシーバ手段は他の差動レシーバ手段よりもドライバ側に近づけて配置され、
上記レシーバ側の第１及び第２の引き出し線は少なくとも部分的に互いに対称に配置され、
上記レシーバ側の第３及び第４の引き出し線は少なくとも部分的に互いに対称に配置され、
上記レシーバ側の第５及び第６の引き出し線は少なくとも部分的に互いに対称に配置され、
上記第１乃至第３の差動レシーバ手段のうちのいずれか１つは、上記多層配線基板において、他の差動レシーバ手段が設けられる導体層とは異なる導体層に設けられることを特徴とする差動伝送回路。
【請求項２】
上記多層配線基板において、上記第１の差動ドライバ手段と上記第１の差動レシーバ手段とは互いに異なる導体層に設けられ、上記第２の差動ドライバ手段と上記第２の差動レシーバ手段とは互いに異なる導体層に設けられ、上記第３の差動ドライバ手段と上記第３の差動レシーバ手段とは互いに異なる導体層に設けられることを特徴とする請求項１記載の差動伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線基板上の配線パターンやケーブルなどにより高速に信号を伝送する差動伝送回路に関し、特に、少ない本数の信号線を含む差動伝送線路により複数のデータビットの多重伝送を実現するための多重差動伝送回路に関するものである。
【背景技術】
【０００２】
従来、高速信号の伝送には、電源電圧で論理振幅するシングルエンド信号が用いられてきたが、近年の高速データ転送の要求に伴う駆動周波数の高周波数化、バス幅の増大に対して、不要輻射ノイズ抑制と外来ノイズに対する耐性の観点から、低電圧差動信号伝送（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が利用されるケースが増えている。一般に、ＬＶＤＳでは、差動信号が流れる２本の信号線間には逆相のディファレンシャルモード電流だけが流れるように差動ドライバＩＣは設計されている。
【０００３】
図１１は、従来技術に係る差動伝送回路の回路図であり、図１２は、図１１の差動伝送回路の概略構成を示す斜視図である。図１１の差動伝送回路は、従来のＬＶＤＳインターフェースの構成の一例を示す。差動ドライバＩＣ１１と差動レシーバＩＣ１３とは、＋側の信号線１２ａ及び−側の信号線１２ｂから構成された差動伝送線路１２により接続され、差動ドライバＩＣ１１に入力されたビット情報信号は、差動伝送線路１２を介して差動レシーバＩＣ１３に伝送されて出力される。差動ドライバＩＣ１１の＋側の出力端子（図１１では、点ｐ１により表す。）は、信号線１２ａを介して、差動レシーバＩＣ１３の＋側の入力端子に接続され、同様に、差動ドライバＩＣ１１の−側の出力端子（図１１では、点ｐ２により表す。）は、信号線１２ｂを介して、差動レシーバＩＣ１３の−側の入力端子に接続される。差動伝送線路１２を終端するために、信号線１２ａ上において差動レシーバＩＣ１３に近接した点ｐ３と、信号線１２ｂ上において差動レシーバＩＣ１３に近接した点ｐ４とは、１００Ωの終端抵抗Ｒにより接続される。差動伝送線路１２は５０Ωの奇モードインピーダンスを有する。差動伝送線路１２の＋側信号線１２ａと−側信号線１２ｂの電気的特性は等しく、これらは平衡な伝送線路を形成しており、ＬＶＤＳではこの２本の信号線１２ａ，１２ｂにより１つのビット情報信号の伝送を行う。差動ドライバＩＣ１１は、その入力端子から入力されたビット情報信号に基づいて、差動伝送線路１２の＋側と−側の間に電位差を生じるような差動信号を生成する。詳しくは、差動ドライバＩＣ１１は約３．５ｍＡの電流を駆動し、１００Ωの終端抵抗Ｒの両端点ｐ３，ｐ４間に約３５０ｍＶの電圧を発生させる。差動レシーバＩＣ１３は、終端抵抗Ｒの両端点ｐ３，ｐ４間に生じる約３５０ｍＶの差動信号を検出してＣＭＯＳレベルに変換し、変換後のビット情報信号を出力端子から出力する。
【０００４】
図１１の差動伝送回路は、例えば図１２に示すように、プリント配線基板１４上に設けられる。差動伝送線路１２は、プリント配線基板１４の上面に形成された導体層（図示せず。）に対してエッチング等の処理を行うことにより形成されることが可能である。
【０００５】
ＬＶＤＳでは、差動伝送線路１２の＋側の信号線１２ａと−側の信号線１２ｂとをそれぞれ流れる信号電流Ｉｓが同じ大きさを有し、かつ互いに逆の向きを有するので、それぞれに流れる電流によって発生する磁界は互いに打ち消しあうことに加えて、その信号レベルが小さいことから、不要輻射ノイズや、クロストークノイズの発生を抑制する。また、外来のノイズに対しても、影響の受け方が差動伝送線路１２の＋側と−側とで相対的に同じであれば信号の論理値に影響しないので、ＬＶＤＳはノイズ耐性にも優れている。しかしながら、ＬＶＤＳに限らず、プリント配線基板、ケーブル等の差動伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動伝送線路１２の信号線１２ａ，１２ｂ間のスキューなどによっても、差動伝送線路１２にはわずかな同相のコモンモード電流が流れてしまう。図１１の差動伝送線路１２において、ディファレンシャルモード電流成分は、終端抵抗Ｒによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路がなく、プリント配線基板１４の持つ浮遊容量等を介してリターンする。そのため、差動伝送線路１２に発生するコモンモード電流成分が、ＬＶＤＳ伝送系から放射される不要輻射ノイズの主な原因となっていた。この点を解決するために、図１２に示すように、２本の信号線１２ａ，１２ｂを平行にかつ直近の位置関係にレイアウトし、差動インピーダンスのミスマッチを防いでいる（例えば、特許文献１を参照）。上述の方法では、２本の信号線１２ａ，１２ｂから構成された差動伝送線路１２に流れるコモンモード電流が抑制され、伝送ノイズ及び不要輻射ノイズを抑制できる。
【０００６】
【特許文献１】特開２００１−２６７７０１号。
【特許文献２】特開２００８−０１１５５９号。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１１及び図１２の差動伝送回路では、通常のシングルエンド伝送方式に比べて、上述したような高速伝送における多くのメリットを有するが、１つのデータビットを伝送するために２本の信号線１２ａ，１２ｂを必要とするので、多ビット伝送を実現するには信号線の数が多くなり、プリント配線基板１４上の配線領域が大きくなる、などの問題点があった。
【０００８】
この問題を解決する１つの方法として、３本の信号線を３対の差動伝送線路として利用することにより、従来の差動伝送では６本の信号線が必要であった３つのデータビットの伝送を、３本の信号線で実現する方法が考えられている（例えば、特許文献２を参照）。
【０００９】
このような差動伝送方法を既存の汎用の差動ドライバＩＣ及び差動レシーバＩＣを用いて実現する場合、３つの差動ドライバＩＣの出力信号を規則的に合成させて３つの信号を生成し、これら３つの信号を差動伝送線路の３つの信号線を介して伝送した後で規則的に分離し、３つの差動レシーバＩＣに送る必要がある。このため、差動伝送線路の送信側には、差動信号を出力する一対の出力端子をそれぞれ備えた３つの差動ドライバＩＣが設けられ、これらの差動ドライバＩＣにおける合わせて６つの出力端子はそれぞれ引き出し線を介して３本の信号線に接続され、このとき、各信号線には、異なる２つの差動ドライバＩＣからの２本の引き出し線が接続される。差動伝送線路の受信側においても同様に、３つの差動レシーバＩＣにおける合わせて６つの入力端子はそれぞれ引き出し線を介して３本の信号線に接続され、このとき、各信号線には、異なる２つの差動レシーバＩＣへの２本の引き出し線が接続される。
【００１０】
この際、同一の信号線に接続された差動ドライバＩＣ側の２つの引き出し線の長さが異なっていたり、また、同一の信号線に接続された差動レシーバＩＣ側の２つの引き出し線の長さが異なっていたりすると、３つの信号それぞれのタイミングにずれが生じるので、互いの電磁界を打ち消すことができず低輻射ノイズを実現できない。このため、低輻射ノイズを実現するためには、差動ドライバＩＣ側の６本の引き出し線を等長に構成し、かつ差動レシーバＩＣ側の６本の引き出し線をそれぞれ等長に構成しなければならない。
【００１１】
それと同時に、差動ドライバＩＣのそれぞれにおいて、一対の出力端子に接続された引き出し線の差動インピーダンスは一定に保たれる必要があり、また、差動レシーバＩＣのそれぞれにおいて、一対の入力端子に接続された引き出し線の差動インピーダンスは一定に保たれる必要がある。このため、各差動ドライバＩＣの２つの出力端子に接続される引き出し線は対称に配置され、また各差動レシーバＩＣに接続される２つの引き出し線は対称に配置されなければならない。
【００１２】
しかしながら、以上説明したような引き出し線の構成及び配置をプリント配線基板上で実現するには、必ず引き出し線間で交差させる必要があるなどの理由により、具体的実現は非常に困難である。
【００１３】
本発明は以上の課題を解決し、３本の信号線を備えた差動伝送線路を介して差動ドライバ回路から差動レシーバ回路へ複数の差動信号を多重伝送する差動伝送回路において、等長に構成されかつ対称に配置された信号線及び引き出し線を備えた差動伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の態様に係る差動伝送回路は、
複数の導体層を含む多層配線基板に形成された互いに等長な第１乃至第３の信号線を備えた差動伝送線路を介して、それぞれ第１乃至第３の差動ドライバ手段から第１乃至第３のレシーバ手段へ複数の差動信号を多重伝送する差動伝送回路において、
上記第１の差動ドライバ手段は、伝送される第１のビット情報信号に対応する第１の出力信号及びその反転信号をそれぞれ出力する第１及び第２の出力端子を備え、
上記第２の差動ドライバ手段は、伝送される第２のビット情報信号に対応する第２の出力信号及びその反転信号をそれぞれ出力する第３及び第４の出力端子を備え、
上記第３の差動ドライバ手段は、伝送される第３のビット情報信号に対応する第３の出力信号及びその反転信号をそれぞれ出力する第５及び第６の出力端子を備え、
上記第１の信号線は、上記第１の信号線のドライバ側において、ドライバ側の第１の引き出し線を介して上記第１の出力端子に接続され、ドライバ側の第２の引き出し線を介して上記第６の出力端子に接続され、
上記第２の信号線は、上記第２の信号線のドライバ側において、ドライバ側の第３の引き出し線を介して上記第２の出力端子に接続され、ドライバ側の第４の引き出し線を介して上記第３の出力端子に接続され、
上記第３の信号線は、上記第３の信号線のドライバ側において、ドライバ側の第５の引き出し線を介して上記第４の出力端子に接続され、ドライバ側の第６の引き出し線を介して上記第５の出力端子に接続され、
上記第１の差動レシーバ手段は、上記第１及び第２の信号線のレシーバ側において、レシーバ側の第１及び第２の引き出し線を介して上記第１及び第２の信号線の間に接続された第１の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第１のビット情報信号を出力し、
上記第２の差動レシーバ手段は、上記第２及び第３の信号線のレシーバ側において、レシーバ側の第３及び第４の引き出し線を介して上記第２及び第３の信号線の間に接続された第２の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第２のビット情報信号を出力し、
上記第３の差動レシーバ手段は、上記第３及び第１の信号線のレシーバ側において、レシーバ側の第５及び第６の引き出し線を介して上記第３及び第１の信号線の間に接続された第３の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第３のビット情報信号を出力し、
上記差動伝送回路において、
上記ドライバ側の第１乃至第６の引き出し線は互いに等長であり、上記等長構成を達成するために、少なくとも１つの差動ドライバ手段は他の差動ドライバ手段よりもレシーバ側に近づけて配置され、
上記ドライバ側の第１及び第２の引き出し線は少なくとも部分的に互いに対称に配置され、
上記ドライバ側の第３及び第４の引き出し線は少なくとも部分的に互いに対称に配置され、
上記ドライバ側の第５及び第６の引き出し線は少なくとも部分的に互いに対称に配置され、
上記第１乃至第３の差動ドライバ手段のうちのいずれか１つは、上記多層配線基板において、他の差動ドライバ手段が設けられる導体層とは異なる導体層に設けられ、
上記レシーバ側の第１乃至第６の引き出し線は互いに等長であり、上記等長構成を達成するために、少なくとも１つの差動レシーバ手段は他の差動レシーバ手段よりもドライバ側に近づけて配置され、
上記レシーバ側の第１及び第２の引き出し線は少なくとも部分的に互いに対称に配置され、
上記レシーバ側の第３及び第４の引き出し線は少なくとも部分的に互いに対称に配置され、
上記レシーバ側の第５及び第６の引き出し線は少なくとも部分的に互いに対称に配置され、
上記第１乃至第３の差動レシーバ手段のうちのいずれか１つは、上記多層配線基板において、他の差動レシーバ手段が設けられる導体層とは異なる導体層に設けられることを特徴とする。
【００１５】
上記差動伝送回路の上記多層配線基板において、上記第１の差動ドライバ手段と上記第１の差動レシーバ手段とは互いに異なる導体層に設けられ、上記第２の差動ドライバ手段と上記第２の差動レシーバ手段とは互いに異なる導体層に設けられ、上記第３の差動ドライバ手段と上記第３の差動レシーバ手段とは互いに異なる導体層に設けられることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、３本の信号線を備えた差動伝送線路を介して差動ドライバ回路から差動レシーバ回路へ複数の差動信号を多重伝送する差動伝送回路において、等長に構成されかつ対称に配置された信号線及び引き出し線を備えた差動伝送回路を提供することができる。従って、本発明によれば、既存の汎用の差動ドライバＩＣを用いた多重差動伝送において、３つの差動ドライバＩＣにより生成される３つの差動信号においてタイミングのずれが生じず、差動ドライバＩＣから差動信号が合成される地点までの引き出し線の経路も等長かつ対称な構成及び配置になるので、信号線間の互いの電磁界を打ち消すことができ、低輻射ノイズ伝送を可能とする。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１８】
第１の実施形態．
図１は、本発明の第１の実施形態に係る差動伝送回路の構成を示す上面図である。図２は、図１のＤ１−Ｄ２線における断面図であり、図３（ａ）は、図１のＥ１−Ｅ２−Ｅ３−Ｅ４−Ｅ５−Ｅ６線の組み合わせ断面図の一部を示す断面図であり、図３（ｂ）は図１のＥ７−Ｅ８−Ｅ９−Ｅ１０−Ｅ１１−Ｅ１２−Ｅ１３−Ｅ１４線の組み合わせ断面図の一部を示す断面図であり、図３（ｃ）は図１のＥ１５−Ｅ１６−Ｅ１７−Ｅ１０−Ｅ１１−Ｅ１８−Ｅ１９−Ｅ２０線の組み合わせ断面図の一部を示す断面図であり、図３（ｄ）は図１のＥ２１−Ｅ２２−Ｅ２３−Ｅ２４−Ｅ２５−Ｅ２６線の組み合わせ断面図の一部を示す断面図であり、図３（ｅ）は図１のＥ２７−Ｅ２８Ｅ２３−Ｅ２４−Ｅ２９−Ｅ３０線の組み合わせ断面図の一部を示す断面図であり、図３（ｆ）は図１のＥ３１−Ｅ３２−Ｅ３−Ｅ４−Ｅ３３−Ｅ３４線の組み合わせ断面図の一部を示す断面図である。説明のために、図１及び図２に示すようなｘｙｚ座標を導入する。本実施形態の差動伝送回路では、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２を介して３つのビット情報信号をＬＶＤＳにより伝送する。
【００１９】
図１において、差動伝送回路は、誘電体基板４の所定位置に設けられた３つの差動ドライバＩＣ１ａ，１ｂ，１ｃと、誘電体基板４の別の所定位置（図１では、差動ドライバＩＣ１ａ，１ｂ，１ｃが設けられた位置に対して＋ｘ方向の位置）に設けられた３つの終端抵抗Ｒａ，Ｒｂ，Ｒｃ及び３つの差動レシーバＩＣ３ａ，３ｂ，３ｃと、これらの位置の間に延在するように互いに平行に設けられた３つの信号線２ａ，２ｂ，２ｃからなる差動伝送線路２とを備えて構成される。差動ドライバＩＣ１ａ，１ｂは、誘電体基板４の上面において互いに所定距離だけ（図１ではｙ軸方向に）離隔するように設けられ、差動ドライバＩＣ１ｃは、誘電体基板４の下面において、鉛直方向（すなわち図２のｚ軸方向）から見たときに差動ドライバＩＣ１ａ，１ｂのほぼ中間に位置するように設けられる。差動レシーバＩＣ３ａ，３ｂは、誘電体基板４の上面において互いに所定距離だけ（図１ではｙ軸方向に）離隔するように設けられ、差動レシーバＩＣ３ｃは、誘電体基板４の下面において、鉛直方向から見たときに差動レシーバＩＣ３ａ，３ｂのほぼ中間に位置するように設けられる。差動伝送線路２の信号線２ａ，２ｃは、誘電体基板４の下面において互いに所定距離だけ離隔するようにストリップ状のパターン導体としてそれぞれ形成され、差動伝送線路２の信号線２ｂは、誘電体基板４の上面において、鉛直方向から見たときに信号線２ａ，２ｃのほぼ中間に位置するようにストリップ状のパターン導体として形成される。信号線２ａ，２ｂ，２ｃはそれぞれ同じ長さＬ２を有するように構成され、その端点は、図１のｘ軸方向に関して同じ位置になるように配置される。誘電体基板４は厚さＬ１を有し、例えばＦＲ−４にてなる。
【００２０】
差動ドライバＩＣ１ａは、差動レシーバＩＣ３ａと対向する側に、一対の差動信号を出力する出力端子ａ１，ａ２を備え、＋側の出力端子ａ１は、誘電体基板４の上面に形成されたストリップ状のパターン導体５ａ１と、誘電体基板４を鉛直方向に貫通するビア導体７ａとを介して、信号線２ａにおける差動ドライバＩＣ側の端点（以下、接続点Ｐａ１という。）に接続され、−側の出力端子ａ２は、誘電体基板４の上面に形成されたストリップ状のパターン導体５ａ２を介して、信号線２ｂにおける差動ドライバＩＣ側の端点（以下、接続点Ｐｂ１という。）に接続される。差動ドライバＩＣ１ｂは、差動レシーバＩＣ３ｂと対向する側に、一対の差動信号を出力する出力端子ｂ１，ｂ２を備え、＋側の出力端子ｂ１は、誘電体基板４の上面に形成されたストリップ状のパターン導体５ｂ１を介して信号線２ｂの接続点Ｐｂ１に接続され、−側の出力端子ｂ２は、誘電体基板４の上面に形成されたストリップ状のパターン導体５ｂ２と、誘電体基板４を鉛直方向に貫通するビア導体７ｂとを介して、信号線２ｃにおける差動ドライバＩＣ側の端点（以下、接続点Ｐｃ１という。）に接続される。差動ドライバＩＣ１ｃは、差動レシーバＩＣ３ｃと対向する側に、一対の差動信号を出力する出力端子ｃ１，ｃ２を備え、＋側の出力端子ｃ１は、誘電体基板４の下面に形成されたストリップ状のパターン導体５ｃ１を介して信号線２ｃの接続点Ｐｃ１に接続され、−側の出力端子ｃ２は、誘電体基板４の下面に形成されたストリップ状のパターン導体５ｃ２を介して信号線２ａの接続点Ｐａ１に接続される。
【００２１】
差動レシーバＩＣ３ａは、差動ドライバＩＣ１ａと対向する側に、終端抵抗Ｒａの両端ａ３，ａ４にそれぞれ接続された一対の入力端子を備え、終端抵抗Ｒａの一端ａ３は、誘電体基板４の上面に形成されたストリップ状のパターン導体６ａ１と、誘電体基板４を鉛直方向に貫通するビア導体７ｃとを介して、信号線２ａにおける差動レシーバＩＣ側の端点（以下、接続点Ｐａ２という。）に接続され、終端抵抗Ｒａの他端ａ４は、誘電体基板４の上面に形成されたストリップ状のパターン導体６ａ２を介して、信号線２ｂにおける差動レシーバＩＣ側の端点（以下、接続点Ｐｂ２という。）に接続される。差動レシーバＩＣ３ｂは、差動ドライバＩＣ１ｂと対向する側に、終端抵抗Ｒｂの両端ｂ３，ｂ４にそれぞれ接続された一対の入力端子を備え、終端抵抗Ｒｂの一端ｂ３は、誘電体基板４の上面に形成されたストリップ状のパターン導体６ｂ１を介して信号線２ｂの接続点Ｐｂ２に接続され、終端抵抗Ｒｂの他端ｂ４は、誘電体基板４の上面に形成されたストリップ状のパターン導体６ｂ２と、誘電体基板４を鉛直方向に貫通するビア導体７ｄとを介して、信号線２ｃにおける差動レシーバＩＣ側の端点（以下、接続点Ｐｂ２という。）に接続される。差動レシーバＩＣ３ｃは、差動ドライバＩＣ１ｃと対向する側に、終端抵抗Ｒｃの両端ｃ３，ｃ４にそれぞれ接続された一対の入力端子を備え、終端抵抗Ｒｃの一端ｃ３は、誘電体基板４の下面に形成されたストリップ状のパターン導体６ｃ１を介して信号線２ｃの接続点Ｐｃ２に接続され、終端抵抗Ｒｃの他端ｃ４は、誘電体基板４の下面に形成されたストリップ状のパターン導体６ｃ２を介して信号線２ａの接続点Ｐａ２に接続される。
【００２２】
差動伝送線路２の各信号線２ａ，２ｂ，２ｃと、パターン導体５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２，６ａ１，６ａ２，６ｂ１，６ｂ２，６ｃ１，６ｃ２とは、例えば誘電体基板４の上面及び下面に形成された導体層（図示せず。）に対してエッチング等の処理を行うことにより形成される。
【００２３】
差動ドライバＩＣ側において、パターン導体５ａ１及びビア導体７ａは、差動ドライバＩＣ１ａの出力端子ａ１と信号線２ａの接続点Ｐａ１とを接続する引き出し線を構成し、パターン導体５ａ２は、差動ドライバＩＣ１ａの出力端子ａ２と信号線２ｂの接続点Ｐｂ１とを接続する引き出し線を構成する。同様に、パターン導体５ｂ１は、差動ドライバＩＣ１ｂの出力端子ｂ１と信号線２ｂの接続点Ｐｂ１とを接続する引き出し線を構成し、パターン導体５ｂ２及びビア導体７ｂは、差動ドライバＩＣ１ｂの出力端子ｂ２と信号線２ｃの接続点Ｐｃ１とを接続する引き出し線を構成する。また、パターン導体５ｃ１は、差動ドライバＩＣ１ｃの出力端子ｃ１と信号線２ｃの接続点Ｐｃ１とを接続する引き出し線を構成し、パターン導体５ｃ２は、差動ドライバＩＣ１ｃの出力端子ｃ２と信号線２ａの接続点Ｐａ１とを接続する引き出し線を構成する。差動レシーバＩＣ側においても、パターン導体６ａ１及びビア導体７ｃは、終端抵抗Ｒａの一端ａ３と信号線２ａの接続点Ｐａ２とを接続する引き出し線を構成し、パターン導体６ａ２は、終端抵抗Ｒａの他端ａ４と信号線２ｂの接続点Ｐｂ２とを接続する引き出し線を構成する。同様に、パターン導体６ｂ１は、終端抵抗Ｒｂの一端ｂ３と信号線２ｂの接続点Ｐｂ２とを接続する引き出し線を構成し、パターン導体６ｂ２及びビア導体７ｄは、終端抵抗Ｒｂの他端ｂ４と信号線２ｃの接続点Ｐｃ２とを接続する引き出し線を構成する。また、パターン導体６ｃ１は、終端抵抗Ｒｃの一端ｃ３と信号線２ｃの接続点Ｐｃ２とを接続する引き出し線を構成し、パターン導体６ｃ２は、終端抵抗Ｒｃの他端ｃ４と信号線２ａの接続点Ｐａ２とを接続する引き出し線を構成する。
【００２４】
差動伝送線路２の信号線２ａ，２ｂ，２ｃは、互いのバランスをとるために、図２に示すように各信号線２ａ，２ｂ，２ｃが三角形の頂点に位置するように設けられる。信号線２ａ，２ｂ，２ｃはさらに、誘電体基板４の誘電率ε及び信号電圧Ｖを考慮したとき、信号線２ａ，２ｂ，２ｃ間の電気的距離が等しくなるように設けられる。言い換えると、空気中に露出した信号線２ａ，２ｃ間の距離Ｌ１３は、誘電体で充填された信号線２ａ，２ｂ間の距離Ｌ１１及び信号線２ｂ，２ｃ間の距離Ｌ１２よりも長くなる。すなわち、次式を満たす。
【００２５】
［数１］
Ｌ１１／（Ｖ／√ε）＝Ｌ１２／（Ｖ／√ε）＝Ｌ１３／Ｖ
【００２６】
差動ドライバＩＣ１ａに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図２ではＡ１−Ａ２線）に対して、少なくとも部分的には互いに対称に配置される。このため、パターン導体５ａ２は、長さＬ３のパターン導体５ａ１と対称に構成された長さＬ３の第１の部分と、ビア導体７ａと同じ長さ（すなわちＬ１）にわたって第１の部分から屈曲して配置された第２の部分とを備えて構成される。同様に、差動ドライバＩＣ１ｂに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図２ではＢ１−Ｂ２線）に対して、少なくとも部分的には互いに対称に配置される。このため、パターン導体５ｂ１は、長さＬ３のパターン導体５ｂ２と対称に構成された長さＬ３の第１の部分と、ビア導体７ｂと同じ長さ（すなわちＬ１）にわたって第１の部分から屈曲して配置された第２の部分とを備えて構成される。また、差動ドライバＩＣ１ｃに接続された２つの引き出し線は、長さＬ１＋Ｌ３を有して互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図２ではＣ１−Ｃ２線）に対して互いに対称に配置される。さらに、差動レシーバＩＣ３ａに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図２ではＡ１−Ａ２線）に対して、少なくとも部分的には互いに対称に配置される。このため、パターン導体６ａ２は、長さＬ４のパターン導体６ａ１と対称に構成された長さＬ４の第１の部分と、ビア導体７ｃと同じ長さ（すなわちＬ１）にわたって第１の部分から屈曲して配置された第２の部分とを備えて構成される。同様に、差動レシーバＩＣ３ｂに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図２ではＢ１−Ｂ２線）に対して、少なくとも部分的には互いに対称に配置される。このため、パターン導体６ｂ１は、長さＬ４のパターン導体６ｂ２と対称に構成された長さＬ４の第１の部分と、ビア導体７ｄと同じ長さ（すなわちＬ１）にわたって第１の部分から屈曲して配置された第２の部分とを備えて構成される。また、差動レシーバＩＣ３ｃに接続された２つの引き出し線は、長さＬ１＋Ｌ４を有して互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図２ではＣ１−Ｃ２線）に対して互いに対称に配置される。
【００２７】
従って、差動ドライバＩＣ側の６つの引き出し線は互いに等長に構成され、同様に、差動レシーバＩＣ側の６つの引き出し線は互いに等長に構成される。このような等長構成を実現するために、差動ドライバＩＣ側では、図１に示すように、差動ドライバＩＣ１ｃを差動ドライバＩＣ１ａ，１ｂよりも差動レシーバＩＣ側に近づけるように（すなわち＋ｘ方向にずらして）配置する。同様に、差動レシーバＩＣ側では、図１に示すように、差動レシーバＩＣ３ｃを差動レシーバＩＣ３ａ，３ｂよりも差動ドライバＩＣ側に近づけるように（すなわち−ｘ方向にずらして）配置する。
【００２８】
本実施形態では、以上説明した構成を備えたことにより、各差動ドライバＩＣ１ａ，１ｂ，１ｃの出力端子ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２と、終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端端子ａ３，ａ４，ｂ３，ｂ４，ｃ３，ｃ４とは、図３（ａ）乃至図３（ｆ）に示すように、信号線２ａ，２ｂ，２ｃ及び各引き出し線により互いに等長になるようにそれぞれ接続される。
【００２９】
以下、図４乃至図８を参照して、差動伝送線路２を用いて３つのビット情報信号を伝送する方法について詳述する。図４は、図１の差動伝送回路の回路図である。差動ドライバＩＣ１ａ，１ｂ，１ｃに入力された３つのビット情報信号は、差動ドライバＩＣ側の引き出し線、差動伝送線路２、及び差動レシーバＩＣ側の引き出し線を介して、差動レシーバＩＣ３ａ，３ｂ，３ｃに伝送されて出力される。本実施形態において、差動レシーバＩＣ側には、伝送された信号を復元するためにスイッチＳＷ１，ＳＷ２とスイッチコントローラ３ｄとがさらに設けられるが、図１では図示の簡単化のために省略した。
【００３０】
差動ドライバＩＣ１ａ，１ｂ，１ｃはそれぞれ、外部の回路（図示せず。）から到来するビット情報信号に応答して電流を駆動し、差動信号を発生させる。詳しくは、差動ドライバＩＣ１ａは、到来する第１ビット情報信号に応答して、信号線２ａ，２ｂ間に所定の電位差を生じるような差動信号（すなわち、所定振幅の信号と、その反転信号）を発生させる。例えば、ビット情報信号が「０」であるときには、差動ドライバＩＣ１ａは、＋側の出力端子ａ１から負の電位の信号を出力し、−側の出力端子ａ２から正の電位の信号を出力する一方、ビット情報信号が「１」であるときには、差動ドライバＩＣ１ａは、＋側の出力端子ａ１から正の電位の信号を出力し、−側の出力端子ａ２から負の電位の信号を出力する。同様に、差動ドライバＩＣ１ｂは、到来する第２ビット情報信号に応答して、信号線２ｂ，２ｃ間に所定の電位差を生じるような差動信号を発生させ、差動ドライバＩＣ１ｃは、到来する第３ビット情報信号に応答して、信号線２ｃ，２ａ間に所定の電位差を生じるような差動信号を発生させる。ここで、３ビット（８状態）の情報の完全な伝送を目的として、差動ドライバＩＣ１ｃによって発生される差動信号の信号レベルは、差動ドライバＩＣ１ａ，１ｂによってそれぞれ発生される差動信号の信号レベルよりも高く設定されている。図７（ａ）は、伝送されるビット情報に対する差動ドライバＩＣ１ａの出力信号電位を示すグラフであり、図７（ｂ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｂの出力信号電位を示すグラフであり、図７（ｃ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｃの出力信号電位を示すグラフである。
【００３１】
差動伝送線路２は、各信号線２ａ，２ｂ，２ｃ間において、例えば５０Ωの奇モードインピーダンスを有する。信号線２ａ，２ｂ，２ｃの電気的特性は互いに等しく平衡な伝送線路を形成し、この３本の信号線２ａ，２ｂ，２ｃにより３つのビット情報信号の伝送を行う。
【００３２】
また、差動レシーバＩＣ側において、終端抵抗Ｒａ，Ｒｂ，Ｒｃは、例えば差動インピーダンスと等しい１００Ωの抵抗値をそれぞれ有し、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端には、差動伝送線路２の各信号線２ａ，２ｂ，２ｃ上を重畳されて伝送された差動信号によって所定の電位差が生じ、この電位差により、各終端抵抗Ｒａ，Ｒｂ，Ｒｃには正又は負の電流が流れる。差動レシーバＩＣ３ａは終端抵抗Ｒａ上を流れる電圧の極性（又は電流の向き）を判定し、この判定結果に対応するビット情報信号をＣＭＯＳレベルで出力する。同様に、差動レシーバＩＣ３ｂは終端抵抗Ｒｂ上を流れる電圧の極性（又は電流の向き）を判定して、判定結果に対応するビット情報信号をＣＭＯＳレベルで出力し、差動レシーバＩＣ３ｃは終端抵抗Ｒｃ上を流れる電圧の極性（又は電流の向き）を判定して、判定結果に対応するビット情報信号をＣＭＯＳレベルで出力する。差動レシーバＩＣ３ｃはさらに、終端抵抗Ｒｃに印加される電圧の絶対値を測定し、測定結果をスイッチコントローラ３ｄに送る。スイッチコントローラ３ｄは、差動レシーバＩＣ３ａ，３ｂの出力端子にそれぞれ接続されたスイッチＳＷ１，ＳＷ２を制御し、終端抵抗Ｒｃにおける電圧の絶対値が２００ｍＶより大きいときには、差動レシーバＩＣ３ａ，３ｂからの出力信号をそのまま、復元された第１及び第２ビット情報信号として出力させる一方、終端抵抗Ｒｃにおける電圧の絶対値が２００ｍＶ以下であるときには、差動レシーバＩＣ３ｃからの出力信号を、復元された第１及び第２ビット情報信号として出力させる。また、差動レシーバＩＣ３ｃからの出力信号は常に、復元された第３ビット情報信号として出力される。
【００３３】
差動伝送線路２を介してビット情報信号が伝送されたとき、差動レシーバＩＣ側では以下のように、伝送される前のビット情報信号を復元する。
【００３４】
図７に示す出力信号電位を有して各差動ドライバＩＣ１ａ，１ｂ，１ｃからそれぞれ出力された差動信号は、差動ドライバＩＣ側の引き出し線と差動伝送線路２の各信号線２ａ，２ｂ，２ｃとを介して伝送されることにより、図５及び図８に示すような終端電位をもたらす。図５は、伝送されるビット情報に対する、各信号線２ａ，２ｂ，２ｃの接続点Ｐａ２，Ｐｂ２，Ｐｃ２における電位（すなわち、各信号線２ａ，２ｂ，２ｃの終端電位）と、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの電圧とを示す表である。また、図８は、伝送されるビット情報に対する、各信号線２ａ，２ｂ，２ｃの接続点Ｐａ２，Ｐｂ２，Ｐｃ２における電位を示すグラフである。図８は、第１ビット情報、第２ビット情報及び第３ビット情報の組み合わせを、「０００，００１，０１０，０１１，１００，１０１，１１０，１１１」の順序で逐次に変化させたときに、信号線２ａ，２ｂ，２ｃ上に重畳される信号の電位を示す。
【００３５】
ここで、各信号線２ａ，２ｂ，２ｃの終端電位について説明する。１本の信号線には、ドライバ側において、２つの差動ドライバＩＣによって発生された２つの電圧信号Ｖ１，Ｖ２が重畳されて印加され、レシーバ側において、レシーバ全体のインピーダンスＺが装荷される。信号線の内部抵抗をｒとすると、信号線の終端電位Ｖは次式で表される。
【００３６】
【数１】
2009239841.tif 000003
【００３７】
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
【００３８】
【数２】
2009239841.tif 000004
【００３９】
図６は、伝送されるビット情報に対する、各終端抵抗Ｒａ，Ｒｂ，Ｒｃでの電流方向を示す表である。伝送されたビット情報を復元するためには、すべてのビット情報が同じであるとき（０００又は１１１）、終端抵抗Ｒｃでの電流方向のみが参照される一方、すべてのビット情報が同じではないとき（００１，０１０，０１１，１００，１０１又は１１０）、終端抵抗Ｒａ，Ｒｂ，Ｒｃのそれぞれにおける電流方向が個別に参照される。
【００４０】
このように、本実施形態の差動伝送回路によれば、１つの差動ドライバＩＣ１ｃに係る信号電圧レベルのみを他の差動ドライバＩＣ１ａ，ＩＣ２ｂに係る信号電圧レベルと異なる値とすることと、終端抵抗Ｒｃにおける電圧の絶対値に基づきスイッチコントローラ３ｄがスイッチＳＷ１，ＳＷ２を制御することとにより、全ビットが０の場合及び全ビットが１の場合も含めた全８状態のビット情報を復号することが可能である。また、図５及び図８からわかるように、差動伝送線路２の各信号線２ａ，２ｂ，２ｃに加わる電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、ノイズの少ない伝送が可能である。
【００４１】
以上説明したように、本実施形態に係る差動伝送回路によれば、３本の信号線を容易に等長かつ対称に配置することができ、差動ドライバＩＣ１ａ，１ｂ，１ｃの出力端子から信号線２ａ，２ｂ，２ｃの接続点までの差動インピーダンスを一定に保つことができ、信号電流で発生する電磁界を互いに打ち消しあうので、不要輻射ノイズの少ない多重差動伝送線路を実現することができる。
【００４２】
第２の実施形態．
第１の実施形態では、図３（ａ）乃至図３（ｄ）に示すように、差動ドライバＩＣ１ａの出力端子ａ１と終端抵抗Ｒａの一端ａ３とを接続する経路（図３（ａ）参照）は２つのビア導体７ａ，７ｃを含み、差動ドライバＩＣ１ｂの出力端子ｂ２と終端抵抗Ｒｂの一端ｂ４とを接続する経路（図３（ｄ）参照）は２つのビア導体７ｂ，７ｄを含み、他の経路はビア導体を含んでいない。このように経路がビア導体を含むか否か（すなわち、基板内の異なる導体層への移動をするか否か）の相違は、ビア導体の影響の受けない周波数成分の信号を伝送する際には無視してかまわないが、しかしながら、高周波成分を含む信号、例えば１ＧＨｚ以上の周波数成分を含む信号を伝送する際には、ビア導体による信号間の伝送遅延差の影響によるバランスの崩れが発生する可能性がある。以下、第２の実施形態において、このようなビア導体の有無の影響を解消するための差動伝送回路の構成について説明する。
【００４３】
本発明の第２の実施形態に係る差動伝送回路について、図９及び図１０を参照して説明する。図９は、本発明の第２の実施形態に係る差動伝送回路の構成を示す上面図である。図１０（ａ）は図９のＦ１−Ｆ２−Ｆ３−Ｆ４−Ｆ５−Ｆ６−Ｆ７線の組み合わせ断面図の一部を示す断面図であり、図１０（ｂ）は図９のＦ８−Ｆ９−Ｆ１０−Ｆ１１−Ｆ１２−Ｆ１３−Ｆ１４線の組み合わせ断面図の一部を示す断面図であり、図１０（ｃ）は図９のＦ１５−Ｆ１６−Ｆ１７−Ｆ１１−Ｆ１２−Ｆ１８−Ｆ１９線の組み合わせ断面図の一部を示す断面図であり、図１０（ｄ）は図９のＦ２０−Ｆ２１−Ｆ２２−Ｆ２３−Ｆ２４−Ｆ２５−Ｆ２６線の組み合わせ断面図の一部を示す断面図であり、図１０（ｅ）は図９のＦ２７−Ｆ２８−Ｆ２２−Ｆ２３−Ｆ２９−Ｆ３０線の組み合わせ断面図の一部を示す断面図であり、図１０（ｆ）は図９のＦ３１−Ｆ３２−Ｆ３−Ｆ４−Ｆ３３−Ｆ３４線の組み合わせ断面図の一部を示す断面図である。
【００４４】
本実施形態の差動伝送回路は、差動ドライバＩＣ１ａと差動レシーバＩＣ３ａとは互いに異なる面（すなわち導体層）に設けられ、差動ドライバＩＣ１ｂと差動レシーバＩＣ３ｂとは互いに異なる面に設けられ、差動ドライバＩＣ１ｃと差動レシーバＩＣ３ｃとは互いに異なる面に設けられることを特徴とする。
【００４５】
図９において、差動ドライバＩＣ側の構成及び差動伝送線路２の構成は、図１の差動伝送回路の構成と同様である。
【００４６】
一方、差動レシーバＩＣ側において、差動レシーバＩＣ３ａ，３ｂは、誘電体基板４の下面において互いに所定距離だけ（図９ではｙ軸方向に）離隔するように設けられ、差動レシーバＩＣ３ｃは、誘電体基板４の上面において、鉛直方向から見たときに差動レシーバＩＣ３ａ，３ｂのほぼ中間に位置するように設けられる。従って、差動レシーバＩＣ３ａは、誘電体基板４において差動ドライバＩＣ１ａとは逆の面に配置され、差動レシーバＩＣ３ｂは、誘電体基板４において差動ドライバＩＣ１ｂとは逆の面に配置され、差動レシーバＩＣ３ｃは、誘電体基板４において差動ドライバＩＣ１ｃとは逆の面に配置される。
【００４７】
差動レシーバＩＣ３ａは、差動ドライバＩＣ１ａと対向する側に、終端抵抗Ｒａの両端ａ３，ａ４にそれぞれ接続された一対の入力端子を備え、終端抵抗Ｒａの一端ａ３は、誘電体基板４の下面に形成されたストリップ状のパターン導体６ａ１を介して信号線２ａの接続点Ｐａ２に接続され、終端抵抗Ｒａの他端ａ４は、誘電体基板４の下面に形成されたストリップ状のパターン導体６ａ２と、誘電体基板４を鉛直方向に貫通するビア導体７ｅとを介して、信号線２ｂの接続点Ｐｂ２に接続される。差動レシーバＩＣ３ｂは、差動ドライバＩＣ１ｂと対向する側に、終端抵抗Ｒｂの両端ｂ３，ｂ４にそれぞれ接続された一対の入力端子を備え、終端抵抗Ｒｂの一端ｂ３は、誘電体基板４の下面に形成されたストリップ状のパターン導体６ｂ１と、ビア導体７ｅとを介して、信号線２ｂの接続点Ｐｂ２に接続され、終端抵抗Ｒｂの他端ｂ４は、誘電体基板４の下面に形成されたストリップ状のパターン導体６ｂ２を介して信号線２ｃの接続点Ｐｂ２に接続される。差動レシーバＩＣ３ｃは、差動ドライバＩＣ１ｃと対向する側に、終端抵抗Ｒｃの両端ｃ３，ｃ４にそれぞれ接続された一対の入力端子を備え、終端抵抗Ｒｃの一端ｃ３は、誘電体基板４の上面に形成されたストリップ状のパターン導体６ｃ１と、ビア導体７ｄとを介して、信号線２ｃの接続点Ｐｃ２に接続され、終端抵抗Ｒｃの他端ｃ４は、誘電体基板４の上面に形成されたストリップ状のパターン導体６ｃ２と、ビア導体７ｃとを介して、信号線２ａの接続点Ｐａ２に接続される。ここで、パターン導体６ａ１は、終端抵抗Ｒａの一端ａ３と信号線２ａの接続点Ｐａ２とを接続する引き出し線を構成し、パターン導体６ａ２及びビア導体７ｅは、終端抵抗Ｒａの他端ａ４と信号線２ｂの接続点Ｐｂ２とを接続する引き出し線を構成する。同様に、パターン導体６ｂ１及びビア導体７ｅは、終端抵抗Ｒｂの一端ｂ３と信号線２ｂの接続点Ｐｂ２とを接続する引き出し線を構成し、パターン導体６ｂ２は、終端抵抗Ｒｂの他端ｂ４と信号線２ｃの接続点Ｐｃ２とを接続する引き出し線を構成する。また、パターン導体６ｃ１及びビア導体７ｄは、終端抵抗Ｒｃの一端ｃ３と信号線２ｃの接続点Ｐｃ２とを接続する引き出し線を構成し、パターン導体６ｃ２及びビア導体７ｃは、終端抵抗Ｒｃの他端ｃ４と信号線２ａの接続点Ｐａ２とを接続する引き出し線を構成する。
【００４８】
差動ドライバＩＣ１ａに接続された２つの引き出し線は、第１の実施形態の場合と同様に、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図９ではＡ３−Ａ４線）に対して、少なくとも部分的には互いに対称に配置される。同様に、差動ドライバＩＣ１ｂに接続された２つの引き出し線は、第１の実施形態の場合と同様に、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図９ではＢ３−Ｂ４線）に対して、少なくとも部分的には互いに対称に配置される。また、差動ドライバＩＣ１ｃに接続された２つの引き出し線は、第１の実施形態の場合と同様に、長さＬ１＋Ｌ３を有して互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図９ではＣ１−Ｃ２線）に対して互いに対称に配置される。さらに、差動レシーバＩＣ３ａに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図９ではＡ５−Ａ６線）に対して、少なくとも部分的には互いに対称に配置される。このため、パターン導体６ａ１は、長さＬ４のパターン導体６ａ２と対称に構成された長さＬ４の第１の部分と、ビア導体７ｅと同じ長さ（すなわちＬ１）にわたって第１の部分から屈曲して配置された第２の部分とを備えて構成される。同様に、差動レシーバＩＣ３ｂに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図９ではＢ５−Ｂ６線）に対して、少なくとも部分的には互いに対称に配置される。このため、パターン導体６ｂ２は、長さＬ４のパターン導体６ｂ１と対称に構成された長さＬ４の第１の部分と、ビア導体７ｅと同じ長さ（すなわちＬ１）にわたって第１の部分から屈曲して配置された第２の部分とを備えて構成される。また、差動レシーバＩＣ３ｃに接続された２つの引き出し線は、互いに等長に構成され、さらに、差動伝送線路２の長手方向に平行な所定の直線（図９ではＣ１−Ｃ２線）に対して互いに対称に配置される。このため、パターン導体６ｃ１，６ｃ２はそれぞれ、長さＬ４を有して構成される。
【００４９】
従って、本実施形態においても、差動レシーバＩＣ側の６つの引き出し線は、第１の実施形態の場合と同様に、互いに等長に構成される。このような等長構成を実現するために、差動レシーバＩＣ側では、図９に示すように、差動レシーバＩＣ３ｃを差動レシーバＩＣ３ａ，３ｂよりも差動ドライバＩＣ側に近づけるように（すなわち−ｘ方向にずらして）配置する。
【００５０】
本実施形態では、以上説明した構成を備えたことにより、各差動ドライバＩＣ１ａ，１ｂ，１ｃの出力端子ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２と、終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端端子ａ３，ａ４，ｂ３，ｂ４，ｃ３，ｃ４とは、図１０（ａ）乃至図１０（ｆ）に示すように、信号線２ａ，２ｂ，２ｃ及び各引き出し線により互いに等長になるようにそれぞれ接続される。なお、本実施形態の構成では、図１０（ａ）乃至図１０（ｆ）に示すように、差動信号が伝送される経路はすべて１つのビア導体を含むことになるので、信号間の遅延差が発生しない。従って、以上説明した構成及び配置を備えたことにより、高周波成分を含む信号の伝送においても差動インピーダンスを一定に保つことができ、信号電流で発生する電磁界を互いに打ち消しあうので、不要輻射ノイズの少ない多重差動伝送線路を実現することができる。
【００５１】
変形例．
説明した実施形態では、上面及び下面に導体層が形成された誘電体基板４（すなわち両面基板）を用いたが、より多くの導体層及び誘電体層を備えた多層基板を用いて本実施形態の差動伝送回路を構成してもよい。このとき、接地導体となる導体層を設けることにより、差動伝送線路２の信号線及び引き出し線をストリップ線路又はマイクロストリップ線路として構成してもよい。また、説明した実施形態では、ＦＲ−４にてなる誘電体基板４を用いたが、その他の層構成及び材料（例えばセラミック）を用いてもよい。また、説明した実施形態では、差動伝送線路２の奇モードインピーダンスを５０Ωとし、その差動インピーダンスを１００Ωとして説明したが、インピーダンスはその他の値をとってもよい。また、説明した実施形態では、ＬＶＤＳを用いた多重差動信号伝送を例として説明したが、信号線間のバランスをとる必要がある他の差動伝送方式であっても、同様の効果を有する。
【産業上の利用可能性】
【００５２】
本発明の差動伝送回路によれば、３本の信号線を備えた差動伝送線路を介して差動ドライバ回路から差動レシーバ回路へ複数の差動信号を多重伝送する差動伝送回路において、等長に構成されかつ対称に配置された信号線及び引き出し線を備えた差動伝送回路を提供することができる。本発明の差動伝送回路は、３つの信号線を有する差動伝送線路において、各信号線間の距離及び断面形状を差動伝送線路全体にわたって一定に保つことで、不要輻射ノイズの少ない差動伝送線路として有用である。また、説明した実施形態によれば、３つのビット情報信号の差動伝送を３本の信号線で実現し、かつ３ビットすべての状態（８状態）を伝送することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る差動伝送回路の構成を示す上面図である。
【図２】図１のＤ１−Ｄ２線における断面図である。
【図３】（ａ）は図１のＥ１−Ｅ２−Ｅ３−Ｅ４−Ｅ５−Ｅ６線の組み合わせ断面図の一部を示す断面図であり、（ｂ）は図１のＥ７−Ｅ８−Ｅ９−Ｅ１０−Ｅ１１−Ｅ１２−Ｅ１３−Ｅ１４線の組み合わせ断面図の一部を示す断面図であり、（ｃ）は図１のＥ１５−Ｅ１６−Ｅ１７−Ｅ１０−Ｅ１１−Ｅ１８−Ｅ１９−Ｅ２０線の組み合わせ断面図の一部を示す断面図であり、（ｄ）は図１のＥ２１−Ｅ２２−Ｅ２３−Ｅ２４−Ｅ２５−Ｅ２６線の組み合わせ断面図の一部を示す断面図であり、（ｅ）は図１のＥ２７−Ｅ２８Ｅ２３−Ｅ２４−Ｅ２９−Ｅ３０線の組み合わせ断面図の一部を示す断面図であり、（ｆ）は図１のＥ３１−Ｅ３２−Ｅ３−Ｅ４−Ｅ３３−Ｅ３４線の組み合わせ断面図の一部を示す断面図である。
【図４】図１の差動伝送回路の回路図である。
【図５】伝送されるビット情報に対する、各接続点Ｐａ２，Ｐｂ２，Ｐｃ２における電位と、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの電圧とを示す表である。
【図６】伝送されるビット情報に対する、各終端抵抗Ｒａ，Ｒｂ，Ｒｃでの電流方向を示す表である。
【図７】（ａ）は、伝送されるビット情報に対する差動ドライバＩＣ１ａの出力信号電位を示すグラフであり、（ｂ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｂの出力信号電位を示すグラフであり、（ｃ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｃの出力信号電位を示すグラフである。
【図８】伝送されるビット情報に対する、各端子３Ｅａ，３Ｅｂ，３Ｅｃにおける電位を示すグラフである。
【図９】本発明の第２の実施形態に係る差動伝送回路の構成を示す上面図である。
【図１０】（ａ）は図９のＦ１−Ｆ２−Ｆ３−Ｆ４−Ｆ５−Ｆ６−Ｆ７線の組み合わせ断面図の一部を示す断面図であり、（ｂ）は図９のＦ８−Ｆ９−Ｆ１０−Ｆ１１−Ｆ１２−Ｆ１３−Ｆ１４線の組み合わせ断面図の一部を示す断面図であり、（ｃ）は図９のＦ１５−Ｆ１６−Ｆ１７−Ｆ１１−Ｆ１２−Ｆ１８−Ｆ１９線の組み合わせ断面図の一部を示す断面図であり、（ｄ）は図９のＦ２０−Ｆ２１−Ｆ２２−Ｆ２３−Ｆ２４−Ｆ２５−Ｆ２６線の組み合わせ断面図の一部を示す断面図であり、（ｅ）は図９のＦ２７−Ｆ２８−Ｆ２２−Ｆ２３−Ｆ２９−Ｆ３０線の組み合わせ断面図の一部を示す断面図であり、（ｆ）は図９のＦ３１−Ｆ３２−Ｆ３−Ｆ４−Ｆ３３−Ｆ３４線の組み合わせ断面図の一部を示す断面図である。
【図１１】従来技術に係る差動伝送回路の回路図である。
【図１２】図１１の差動伝送回路の概略構成を示す斜視図である。
【符号の説明】
【００５４】
１ａ，１ｂ，１ｃ…差動ドライバＩＣ、
２…差動伝送線路、
２ａ，２ｂ，２ｃ…信号線、
３ａ，３ｂ，３ｃ…差動レシーバＩＣ、
３ｄ…スイッチコントローラ、
４…誘電体基板、
５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２，６ａ１，６ａ２，６ｂ１，６ｂ２，６ｃ１，６ｃ２…パターン導体、
７ａ，７ｂ，７ｃ，７ｄ…ビア導体、
Ｐａ１，Ｐａ２，Ｐｂ１，Ｐｂ２，Ｐｃ１，Ｐｃ２…接続点、
Ｒａ，Ｒｂ，Ｒｃ…終端抵抗、
ＳＷ１，ＳＷ２…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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