(57)【要約】【課題】コンタクト抵抗の増加やリーク電流の発生のないビット線コンタクト構造を有する不揮発性半導体記憶装置を提供することにある。【解決手段】基板１００表面にビット線１０９、基板１００上のビット線１０９間に電荷捕獲機能を有するゲート絶縁膜１０４、ゲート絶縁膜１０４上にビット線１０９に直交するワード線１１４、ワード線１１４間にワード線間埋め込み絶縁膜１１５が形成されている。ビット線コンタクト形成領域において、ワード線間埋め込み絶縁膜１１５に開口部が形成され、この開口部側面に側壁膜１１７が形成されており、ワード線１１４間に形成されたビット線コンタクト１２１は、開口部側面に形成された側壁膜１１７に対して自己整合的に形成されてビット線１０９と接続している。【選択図】図１
2009016449.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に形成された拡散層からなる複数のビット線と、
隣接する一対の前記ビット線間における前記基板上に形成された電荷捕獲機能を有するゲート絶縁膜と、
前記ゲート絶縁膜上に前記ビット線に直交して形成された複数のワード線と
で構成された複数のメモリセルを備えた不揮発性半導体記憶装置であって、
前記ワード線間にはワード線間埋め込み絶縁膜が形成されており、
所定の隣接する前記ワード線間に、前記ビット線に接続したビット線コンタクトが形成され、
前記ビット線コンタクト形成領域において、前記ワード線間埋め込み絶縁膜に開口部が形成されるとともに、該開口部側面に側壁膜が形成されており、
前記ビット線コンタクトは、前記開口部側面に形成された前記側壁膜に対して自己整合的に形成されている、不揮発性半導体記憶装置。
【請求項２】
前記ビット線は、前記ビット線方向に平行な前記開口部側面に形成された前記側壁膜下にも延在して形成されている、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ワード線方向に平行な前記開口部側面は、前記ワード線が露出しており、前記ワード線方向に平行な前記開口部側面に形成された前記側壁膜は、前記ワード線の側面に形成されている、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線コンタクトが形成された前記所定の隣接する前記ワード線間の幅は、他の領域における前記ワード線間の幅よりも広い、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート絶縁膜は、下層シリコン酸化膜、シリコン窒化膜及び上層シリコン酸化膜の積層膜からなる、請求項１〜４のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ビット線は、前記メモリセルのソースまたはドレインとして機能する、請求項１〜４のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記ビット線を構成する前記拡散層の表面には、シリサイド層が形成されている、請求項１〜４のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上に、電荷捕獲機能を有するゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に、第１のゲート電極形成膜及びビット線加工膜を形成する工程（ｂ）と、
前記ビット線加工膜、前記第１のゲート電極形成膜、及び前記ゲート絶縁膜を選択的にエッチングして、前記基板表面を露出する工程（ｃ）と、
前記露出した基板表面に不純物を導入して、複数のビット線を形成する工程（ｄ）と、
前記パターニングされた前記第１のゲート電極形成膜及び前記ビット線加工膜間に、第１の埋め込み絶縁膜を埋め込む工程（ｅ）と、
前記ビット線加工膜を除去して、前記第１のゲート電極形成膜を露出する工程（ｆ）と、
前記半導体基板の全面に第２のゲート電極形成膜を形成する工程（ｇ）と、
前記第１および第２のゲート電極形成膜を選択的にエッチングして、前記ビット線に直交する複数のワード線を形成する工程（ｈ）と、
前記複数のワード線間に第２の埋め込み膜を形成する工程（ｉ）と、
ビット線コンタクト形成領域における前記第１及び第２の埋め込み絶縁膜を選択的にエッチングして、前記ビット線表面が露出された開口部を形成する工程（ｊ）と、
前記開口部側面に側壁膜を形成する工程（ｋ）と、
前記半導体基板の全面に第３の埋め込み膜を形成する工程（ｌ）と、
前記ビット線コンタクト形成領域における前記第３の埋め込み膜を選択的にエッチングして、前記基板表面が露出された開口部を形成し、該開口部内に、前記側壁膜に対して自己整合的に、前記ビット線に接続するビット線コンタクトを形成する工程（ｍ）と
を含む、不揮発性半導体記憶装置の製造方法。
【請求項９】
前記工程（ｅ）の後、前記工程（ｆ）の前に、前記ビット線コンタクト形成領域以外における前記第１の埋め込み絶縁膜の上部を所定の厚さだけエッチングする工程をさらに含む、請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｋ）の後、前記工程（ｌ）の前に、前記開口部により露出された前記ビット線表面、及び前記ワード線表面にシリサイド膜を形成する工程をさらに含む、請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｆ）において、前記エッチングを、前記ビット線コンタクト領域上をマスクで覆った状態で行なうことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｄ）の後、前記工程（ｅ）の前に、前記パターニングされた前記ゲート絶縁膜、前記第１のゲート電極形成膜、及び前記ビット線加工膜の側面に保護膜を形成する工程をさらに含む、請求項８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みビット線と電荷トラップ性のゲート絶縁膜とを備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置として、半導体基板表面に形成された不純物拡散層を埋め込みビット線（以下、単に「ビット線」という）、電荷をトラップしてデータを記憶するゲート絶縁膜、及びゲート絶縁膜上にビット線と直交するように形成されたワード線とで構成された複数のメモリセルを備えた不揮発性半導体記憶装置が知られている。
【０００３】
近年、不揮発性半導体記憶装置の微細化に伴って、ビット線への電圧印加およびビット線からの信号出力のために必要なビット線コンタクトを形成するにあたり、ビット線との合わせマージンが減少してきている。そのため、コンタクト抵抗増大の抑制や合わせマージン確保のために、微細化が制限されるという問題が発生している。
【０００４】
この問題を解決するために、従来、ビット線コンタクトを自己整合的に形成することによって、ビット線との合わせマージンを確保する対策が取られてきた（例えば、特許文献１を参照）。
【０００５】
以下、図３０〜図３９を参照しながら、従来のビット線コンタクトを自己整合的に形成する不揮発性半導体記憶装置の製造方法について説明する。なお、各図において、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＢ−Ｂに沿った断面図、（ｃ）は（ａ）のＣ−Ｃに沿った断面図、（ｄ）は（ａ）のＤ−Ｄに沿った断面図である。
【０００６】
まず、図３０（ａ）〜（ｄ）に示すように、半導体基板２１０上に、下層のシリコン酸化膜２１１、窒化膜２１２、及び上層のシリコン酸化膜２１３からなるＯＮＯ積層膜（ゲート絶縁膜）２１４を形成し、ＯＮＯ積層膜２１４上に第１のゲート電極形成膜２１５、バッファ層２１６、ビット線加工膜２１７、及びビット線形成領域に開口を有するマスクパターン２１８を形成する。
【０００７】
次に、図３１（ａ）〜（ｄ）に示すように、マスクパターン２１８をマスクに、半導体基板２１０が露出するまでエッチングした後、半導体基板２１０にイオン注入することによって、拡散層からなる埋め込みビット線２１９を形成する。
【０００８】
次に、図３２（ａ）〜（ｄ）に示すように、半導体基板２１０全面に第１の埋め込み膜２２０を形成して平坦化した後、図３３（ａ）〜（ｄ）に示すように、ビット線加工膜２１７及びバッファ層２１６が露出するまで第１の埋め込み膜２２０を除去する。
【０００９】
次に、図３４（ａ）〜（ｄ）に示すように、ビット線加工膜２１７及びバッファ層２１６を除去した後、第２のゲート電極形成膜２２１を堆積し、その上にワード線形成領域に開口を有するマスクパターン２２２を形成する。
【００１０】
次に、図３５（ａ）〜（ｄ）に示すように、マスクパターン２２２をマスクとして、第１及び第２のゲート電極形成膜２１５、２２１をエッチングし、第１の埋め込み膜２２０を介して埋め込みビット線２１９と交差し、ゲート電極として機能するワード線２２３を形成する。
【００１１】
次に、図３６（ａ）〜（ｄ）に示すように、ワード線２２３間に第２の埋め込み膜２２４を埋め込み、ビット線コンタクトの形成領域に開口を有するマスクパターン２２５を形成する。
【００１２】
次に、図３７（ａ）〜（ｄ）に示すように、マスクパターン２２５をマスクとして、第２の埋め込み膜２２４及び第１の埋め込み膜２２０を選択的に除去する。
【００１３】
次に、図３８（ａ）〜（ｄ）に示すように、基板全面に第３の埋め込み膜２２６、及びビット線コンタクトの形成領域に開口を有するマスクパターン２２７を形成する。
【００１４】
最後に、図３９（ａ）〜（ｄ）に示すように、マスクパターン２２７をマスクとして、第３の埋め込み膜２２６を選択的に除去し、ビット線２１９に接続するビット線コンタクト２２８を自己整合的に形成する。
【特許文献１】米国特許第６０１０８２８１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来の方法により、ビット線コンタクト２２８を自己整合的に形成しても、微細化がさらに進むと、以下のような問題が生じる。
【００１６】
すなわち、図３１（ｂ）に示したように、ビット線加工膜２１７等をマスクにしたイオン注入によりビット線２１９が形成されるが、その際、イオン注入のシャドウ効果により、ゲート絶縁膜２１４の端部近傍にイオンが注入されず、ゲート絶縁膜２１４間の半導体基板２１０表面において、ビット線２１９が形成されない領域（ゲート絶縁膜２１４端部からのオフセット）が発生する。それ故、ビット線コンタクト２２８の一部が、ビット線２１９が形成されていない半導体基板２１０表面に接して形成された場合、コンタクト抵抗の増加や、リーク電流の発生等の問題が生じるおそれがある。
【００１７】
本発明は上記課題に鑑みてなされたものであり、その主な目的は、埋め込みビット線を有する複数のメモリセルを備えた不揮発性半導体記憶装置において、微細化されても、コンタクト抵抗の増加やリーク電流の発生のないビット線コンタクト構造を有する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係わる不揮発性半導体記憶装置は、基板表面に形成された拡散層からなる複数のビット線と、隣接する一対のビット線間における基板上に形成された電荷捕獲機能を有するゲート絶縁膜と、ゲート絶縁膜上にビット線に直交して形成された複数のワード線とで構成された複数のメモリセルを備え、ワード線間にはワード線間埋め込み絶縁膜が形成されており、所定の隣接するワード線間に、ビット線に接続したビット線コンタクトが形成され、ビット線コンタクト形成領域において、ワード線間埋め込み絶縁膜に開口部が形成されるとともに、該開口部側面に側壁膜が形成されており、ビット線コンタクトは、開口部側面に形成された側壁膜に対して自己整合的に形成されていることを特徴とする。
【００１９】
ある好適な実施形態において、ビット線は、ビット線方向に平行な開口部側面に形成された側壁膜下にも延在して形成されている。
【００２０】
ある好適な実施形態において、ワード線方向に平行な開口部側面は、ワード線が露出しており、ワード線方向に平行な開口部側面に形成された側壁膜は、ワード線の側面に形成されている。
【００２１】
本発明に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上に電荷捕獲機能を有するゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上に第１のゲート電極形成膜及びビット線加工膜を形成する工程（ｂ）と、ビット線加工膜、第１のゲート電極形成膜、及びゲート絶縁膜を選択的にエッチングして基板表面を露出する工程（ｃ）と、露出した基板表面に不純物を導入して複数のビット線を形成する工程（ｄ）と、パターニングされた第１のゲート電極形成膜及びビット線加工膜間に第１の埋め込み絶縁膜を埋め込む工程（ｅ）と、ビット線加工膜を除去して第１のゲート電極形成膜を露出する工程（ｆ）と、半導体基板の全面に第２のゲート電極形成膜を形成する工程（ｇ）と、第１および第２のゲート電極形成膜を選択的にエッチングしてビット線に直交する複数のワード線を形成する工程（ｈ）と、複数のワード線間に第２の埋め込み膜を形成する工程（ｉ）と、ビット線コンタクト形成領域における第１及び第２の埋め込み絶縁膜を選択的にエッチングして、ビット線表面が露出された開口部を形成する工程（ｊ）と、開口部側面に側壁膜を形成する工程（ｋ）と、半導体基板の全面に第３の埋め込み膜を形成する工程（ｌ）と、ビット線コンタクト形成領域における第３の埋め込み膜を選択的にエッチングして基板表面が露出された開口部を形成し、該開口部内に、側壁膜に対して自己整合的にビット線に接続するビット線コンタクトを形成する工程（ｍ）とを含むことを特徴とする。
【００２２】
ある好適な実施形態において、工程（ｅ）の後、工程（ｆ）の前に、ビット線コンタクト形成領域以外における第１の埋め込み絶縁膜の上部を所定の厚さだけエッチングする工程をさらに含む。
【００２３】
ある好適な実施形態において、工程（ｄ）の後、工程（ｅ）の前に、パターニングされたゲート絶縁膜、第１のゲート電極形成膜、及びビット線加工膜の側面に保護膜を形成する工程をさらに含む。
【発明の効果】
【００２４】
本発明によれば、ワード線間埋め込み膜の側壁膜により、自己整合的に十分な合わせマージンを持つビット線上コンタクト電極を形成することができる。その結果、コンタクト抵抗増大を抑制し、更に微細化した不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２６】
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の構成を模式的に示した図で、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＢ−Ｂに沿った断面図、（ｃ）は（ａ）のＣ−Ｃに沿った断面図、（ｄ）は（ａ）のＤ−Ｄに沿った断面図である。
【００２７】
図１（ａ）〜（ｄ）に示すように、本実施形態におけるメモリセルは、基板１００表面に形成された拡散層からなる複数のビット線１０９（図中のＸ方向に延伸）と、隣接する一対のビット線１０９間における基板１００上に形成された電荷捕獲機能を有するゲート絶縁膜１０４と、ゲート絶縁膜１０４上にビット線１０９に直交して形成された複数のワード線１１４（図中のＹ方向に延伸）とで構成されている。ワード線１１４間には、ワード線間埋め込み絶縁膜１１５が形成されており、所定の（ビット線コンタクト形成領域における）隣接するワード線１１４ａ、１１４ｂ間には、ビット線１０９に接続したビット線コンタクト１２１が形成されている。なお、ビット線コンタクト形成領域は、通常、複数のメモリセルで構成されるメモリセルアレイ間に設けられる。
【００２８】
図１（ｂ）、（ｄ）に示すように、ビット線コンタクト１２１の形成領域において、ワード線間埋め込み絶縁膜１１５に開口部（不図示）が形成され、この開口部側面に側壁膜１１７が形成されている。そして、図１（ｂ）に示すように、ビット線コンタクト１２１は、開口部側面に形成された側壁膜１１７に対して自己整合的に形成され、ビット線１０９と接続している。なお、ビット線１０９は、ビット線方向に平行な開口部側面に形成された側壁膜１１７下にも形成されている。
【００２９】
このような構成により、イオン注入のシャドウ効果で、ビット線１０９がゲート絶縁膜１０４端部からオフセットして形成された場合でも、ビット線コンタクト１２１自身も、ゲート絶縁膜１０４端部から側壁膜１１７の膜厚分だけオフセットして形成され、かつ側壁膜１１７によるオフセット長がイオン注入のシャドウ効果によるオフセット長よりも長いため、ビット線コンタクト１２１の一部が、ビット線１０９が形成されていない基板１００表面に接することはない。これにより、微細化が進んでも、ビット線コンタクト１２１とビット線１０９との合わせズレに起因するコンタクト抵抗の増加や、リーク電流の発生を防止することができる。
【００３０】
ここで、ビット線コンタクト１２１が形成されたワード線１１４ａ、１１４ｂ間の幅は、ビット線コンタクト１２１の形成領域を確保するために、他の領域（メモリセル形成領域）におけるワード線１１４間の幅よりも広くなっている。
【００３１】
また、ゲート絶縁膜１０４は、例えば、下層シリコン酸化膜、シリコン窒化膜及び上層シリコン酸化膜のＯＮＯ積層膜からなる。また、ビット線１０９は、メモリセルのソースまたはドレインとして機能する。さらに、ビット線１０９を構成する拡散層の表面には、シリサイド層１１８が形成されていてもよい。
【００３２】
なお、本実施形態においては、図１（ｄ）に示したように、ビット線コンタクト１２１は、ワード線１１４方向に平行な開口部側面に形成された側壁膜１１７に対しては自己整合的に形成されていないが、もちろん、図１（ｂ）に示したように、自己整合的に形成しても構わない。
【００３３】
次に、本実施形態における不揮発性半導体記憶装置の製造方法について、図２〜図１２に示す工程図を参照しながら説明する。なお、各図において、（a）はメモリセル部の平面図、（ｂ）は（ａ）のＢ−Ｂに沿った断面図、（ｃ）は（ａ））のＣ−Ｃに沿った断面図、（ｄ）は（ａ）のＤ−Ｄに沿った断面図である。
【００３４】
まず、図２（ａ）〜（ｄ）に示すように、半導体基板１００の表面を熱酸化法により約７ｎｍの厚さの下層シリコン酸化膜１０１を形成した後、減圧ＣＶＤ（Chemical Vapor Deposition）法により、約１０ｎｍの膜厚のシリコン窒化膜１０２、及び約１０ｎｍの膜厚の上層シリコン酸化膜１０３を順次堆積し、ＯＮＯ積層膜１０４を形成する。その後、ＯＮＯ積層膜１０４上に、減圧ＣＶＤ法により約５０ｎｍの膜厚の第１のゲート電極形成膜１０５、ＣＶＤ法により約１０ｎｍの膜厚のバッファ層１０６、減圧ＣＶＤ法により約１００ｎｍの膜厚のシリコン窒化膜からなるビット線加工膜１０７を形成する。そして、リソグラフィ技術を用いて、ビット線形成領域に開口を有するマスクパターン１０８を形成する。
【００３５】
次に、図３（ａ）〜（ｄ）に示すように、マスクパターン１０８をマスクにして、ビット線加工膜１０７、バッファ層１０６、第１のゲート電極形成膜１０５、及びＯＮＯ積層膜１０４をエッチング除去した後、マスクパターン１０８を除去する。その後、ポケット注入として、ボロンを加速電圧５０ｋｅＶ、ドーズ量３×１０13／ｃｍ2、ソース・ドレイン注入として、ヒ素を加速電圧２０ｋｅＶ、ドーズ量２×１０15／ｃｍ2で、それぞれ基板１００にイオン注入し、さらに、窒素雰囲気中で、約１０５０℃の温度下でスパイクアニールを施すことによって、メモリトランジスタのソース・ドレイン領域となるビット線１０９を形成する。
【００３６】
次に、図４（ａ）〜（ｄ）に示すように、パターニングされたビット線加工膜１０７（バッファ層１０６、第１のゲート電極形成膜１０５、及びＯＮＯ積層膜１０４を含む）間に第１の埋め込み膜１１０を形成する。
【００３７】
次に、図５（ａ）〜（ｄ）に示すように、ビット線加工膜１０７が露出するまで、ＣＭＰ（Chemical Mechanical Polish）法を用いて第１の埋め込み膜１１０を研摩した後、ビット線コンタクト形成領域にマスクパターン１１１を形成する。
【００３８】
次に、図６（ａ）〜（ｄ）に示すように、マスクパターン１１１をマスクにして、第１の埋め込み膜１１０の上部をエッチング除去し、半導体基板１００表面からバッファ層１０６までの高さとほぼ同じ高さになるように、第１の埋め込み膜１１０の高さを調整する。なお、このエッチングは、ウェットエッチングによるものが好ましいが、ドライエッチングで行ってもよい。
【００３９】
次に、図７（ａ）〜（ｄ）に示すように、ビット線加工膜１０７、バッファ層１０６を除去した後、約１４０ｎｍの膜厚の第２のゲート電極形成膜１１２を堆積する。その後、ワード線形成領域にマスクパターン１１３を形成する。ここで、ビット線コンタクト形成領域におけるマスクパターン１１３間の幅は、メモリセル形成領域におけるマスクパターン１１３間の幅よりも広いことが好ましい。これにより、後述するビット線コンタクトの形成を、安定して形成することができる。
【００４０】
次に、図８（ａ）〜（ｄ）に示すように、マスクパターン１１３をマスクとして、第１及び第２のゲート電極形成膜１０５、１１２をエッチング除去し、第１の埋め込み膜１１０を介して埋め込みビット線１０９と交差し、ゲート電極として機能するワード線１１４を形成する。マスクパターン１１３は、その後除去する。
【００４１】
次に、図９（ａ）〜（ｄ）に示すように、ワード線１１４間に、第２の埋め込み膜（ワード線間埋め込み絶縁膜）１１５を形成した後、エッチバック法によりワード線１１４を露出し、然る後、ビット線コンタクト形成領域が開口したマスクパターン１１６を形成する。
【００４２】
ここで、ビット線コンタクト形成領域における第１の埋め込み膜１１０は、予め、それ以外の領域（メモリセル形成領域）の第１の埋め込み膜１１０よりも厚く形成されているため（図６（ｄ）を参照）、図９（ｄ）に示すように、ビット線コンタクト形成領域において、第１の埋め込み膜１１０とワード線１１４との間に、第２の埋め込み膜１１５を自己整合的に形成することができる。これにより、後述する側壁膜をより確実に形成することができる。
【００４３】
次に、図１０（ａ）〜（ｄ）に示すように、マスクパターン１１６をマスクとして、第１の埋め込み膜１１０をエッチング除去することによって、ビット線コンタクト形成領域における第２の埋め込み膜１１５に開口部１３０を形成する。その後、マスクパターン１１６を除去した後、開口部１３０側面に側壁膜１１７を形成する。このとき、側壁膜１１７は、図１０（ｂ）に示すように、ビット線１０９方向に平行な開口部１３０側面においては、第２の埋め込み膜１１５の側面（ＯＮＯ積層膜１０４の側面も含む）に、また、図１０（ｄ）に示すように、ワード線１１４方向に平行な開口部１３０側面においては、第２の埋め込み膜１１５を介してワード線１１４の側面（第１の埋め込み膜１１０の側面も含む）に、それぞれ形成される。
【００４４】
その後さらに、ビット線コンタクト形成領域におけるビット線１０９の露出表面、及びワード線１１４の表面に、自己整合的にシリサイド領域１１８を形成する。
【００４５】
次に、図１１（ａ）〜（ｄ）に示すように、基板１００上に、第３の埋め込み膜１１９を形成した後、ビット線コンタクト形成領域に開口を有するマスクパターン１２０を形成する。
【００４６】
最後に、図１２（ａ）〜（ｄ）に示すように、マスクパターン１２０をマスクとして、第３の埋め込み膜１１９をエッチング除去し、その後、マスクパターン１２０を除去した後、ビット線コンタクト１２１を埋め込み形成し、図１（ａ）〜（ｄ）に示した不揮発性半導体記憶装置を完成する。
【００４７】
上記の工程において、ビット線コンタクト形成領域におけるワード線１１４間の幅を、他の領域（メモリセル形成領域）の幅より大きくし、さらに、マスクパターン１１１による第１の埋め込み膜１１０の高さ調整工程を加えることによって、第２の埋め込み膜１１５の開口部１３０側面への側壁膜１１７の形成を確実に行なうことができる。さらに、ビット線コンタクト１２１は、第２の埋め込み膜（ワード線間埋め込み絶縁膜）１１５の開口部側面に形成された側壁膜１１７に対して自己整合的に形成されるため、ビット線１０９とビット線コンタクト１２１との合わせマージンを十分に持つことができ、コンタクト抵抗の増加や、リーク電流の発生を効果的に防止することができる。
【００４８】
（第２の実施形態）
第１の実施形態においては、マスクパターン１１１による第１の埋め込み膜１１０の高さ調整工程を加えることによって、ワード線１１４方向に平行な開口部１３０側面への側壁膜１１７の形成を確実に行なうことができる反面、側壁膜１１７は、第２の埋め込み膜１１５を介してワード線１１４側面に形成されるため、ワード線１１４ａ、１１４ｂ間の幅は、他の領域（メモリセル形成領域）におけるワード線１１４間の幅よりも広くなってしまう。
【００４９】
そこで、本実施形態においては、ビット線コンタクト形成領域におけるワード線間の幅が、メモリセル形成領域におけるワード線間の幅と同程度にすることによって、より微細化を図ることのできる不揮発性半導体記憶装置について説明する。
【００５０】
図１３〜図２１は、本実施形態における不揮発性半導体記憶装置の製造方法を模式的に示した工程図である。ここで、各図において、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＢ−Ｂに沿った断面図、（ｃ）は（ａ）のＣ−Ｃに沿った断面図、（ｄ）は（ａ）のＤ−Ｄに沿った断面図である。なお、図２〜図１２に示した第１の実施形態における構成要素と実質的に同じものは同一の参照符号で示している。
【００５１】
本実施形態の最も特徴とするところは、図２〜図１２に示した工程図において、図５〜図６に示した工程を省略した点にある。すなわち、ビット線コンタクト形成領域における第１の埋め込み膜１１０の膜厚を、予め、それ以外の領域（メモリセル形成領域）における第１の埋め込み膜１１０よりも厚くなるように調整する工程を省略した点にある。
【００５２】
図１３（ａ）〜（ｄ）は、パターニングされたビット線加工膜１０７（バッファ層１０６、第１のゲート電極形成膜１０５、及びＯＮＯ積層膜１０４を含む）間に第１の埋め込み膜１１０を形成した工程図で、図２〜図４に示した工程と同じ方法で形成したものである。
【００５３】
次に、図１４（ａ）〜（ｄ）に示すように、ビット線加工膜１０７が露出するまでＣＭＰで研摩し、さらに、第１の埋め込み膜１１０の上部をバッファ層１０６の高さまでエッチング除去して、ビット線コンタクト形成領域における第１の埋め込み膜１１０の膜厚が、他の領域（メモリセル形成領域）における埋め込み膜１１０の膜厚と同じになるように調整する。なお、このエッチングは、ウェットエッチングによるものが好ましいが、ドライエッチングで行ってもよい。
【００５４】
次に、図１５（ａ）〜（ｄ）に示すように、ビット線加工膜１０７、バッファ層１０６を除去した後、約１４０ｎｍの膜厚の第２のゲート電極形成膜１１２を堆積する。その後、ワード線形成領域以外に開口を有するマスクパターン１１３を形成する。ここで、ビット線コンタクト形成領域におけるマスクパターン１１３間の幅は、メモリセル形成領域におけるマスクパターン１１３間の幅と同程度にする。
【００５５】
次に、図１６（ａ）〜（ｄ）に示すように、マスクパターン１１３をマスクとして、第１及び第２のゲート電極形成膜１０５、１１２をエッチング除去し、第１の埋め込み膜１１０を介して埋め込みビット線１０９と交差し、ゲート電極として機能するワード線１１４を形成する。マスクパターン１１３は、その後除去する。
【００５６】
次に、図１７（ａ）〜（ｄ）に示すように、ワード線１１４間に、第２の埋め込み膜（ワード線間埋め込み絶縁膜）１１５を形成した後、エッチバック法によりワード線１１４を露出し、然る後、ビット線コンタクト形成領域が開口したマスクパターン１１６を形成する。
【００５７】
次に、図１８（ａ）〜（ｄ）に示すように、マスクパターン１１６をマスクとして、第２の埋め込み膜１１５を、第１の埋め込み膜１１０が露出する高さまでエッチングし、その後さらに、第１の埋め込み膜１１０を、基板１００が露出するまで選択的にエッチングする。これにより、ビット線コンタクト形成領域における第２の埋め込み膜１１５に開口部１３０を形成する。なお、図１８（ｄ）に示すように、ワード線１１４方向に平行な開口部１３０の側面は、ワード線１１４が露出している。
【００５８】
次に、図１９（ａ）〜（ｄ）に示すように、マスクパターン１１６を除去した後、開口部１３０側面に側壁膜１１７を形成する。このとき、側壁膜１１７は、図１９（ｂ）に示すように、ビット線１０９方向に平行な開口部１３０側面においては、第２の埋め込み膜１１５の側面（ＯＮＯ積層膜１０４の側面も含む）に、また、図１９（ｄ）に示すように、ワード線１１４方向に平行な開口部１３０側面においては、ワード線１１４の側面（第１の埋め込み膜１１０の側面も含む）に、それぞれ形成される。
その後さらに、ビット線コンタクト形成領域におけるビット線１０９の露出表面、及びワード線１１４の表面に、自己整合的にシリサイド領域１１８を形成する。
【００５９】
次に、図２０（ａ）〜（ｄ）に示すように、基板１００上に、第３の埋め込み膜１１９を形成した後、ビット線コンタクト形成領域に開口を有するマスクパターン１２０を形成する。
【００６０】
最後に、図２１（ａ）〜（ｄ）に示すように、マスクパターン１２０をマスクとして、第３の埋め込み膜１１９をエッチング除去し、その後、マスクパターン１２０を除去した後、ビット線コンタクト１２１を埋め込み形成し、不揮発性半導体記憶装置を完成する。
【００６１】
以上説明したように、本実施形態における不揮発性半導体記憶装置は、ビット線コンタクト形成領域におけるワード線１１４間の幅が、メモリセル形成領域におけるワード線１１４間の幅と同程度にすることによって、より微細化された不揮発性半導体記憶装置を実現することができる。
【００６２】
なお、本実施形態においては、図２１（ｂ）に示したように、ビット線コンタクト１２１は、ビット線１０９方向に平行な開口部１３０側面に形成された側壁膜１１７に対しては自己整合的に形成されていないが、もちろん、図２１（ｄ）に示したように、自己整合的に形成しても構わない。
【００６３】
（第３の実施形態）
第２の実施形態において、図１８（ａ）〜（ｄ）に示した工程において、第１の埋め込み膜１１０を除去する際、すなわち、ビット線コンタクト形成領域における第２の埋め込み膜１１５に開口部１３０を形成する際、ＯＮＯ積層膜１０４がサイドエッチされるおそれがあり、それにより、電荷保持特性が劣化するおそれがある。
【００６４】
そこで、本実施形態においては、ＯＮＯ積層膜１０４のサイドエッチを防止して、電荷保持特性の劣化を抑制した不揮発性半導体記憶装置について説明する。
【００６５】
図２２〜図２９は、本実施形態における不揮発性半導体記憶装置の製造方法を模式的に示した工程図である。ここで、各図において、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＢ−Ｂに沿った断面図、（ｃ）は（ａ）のＣ−Ｃに沿った断面図、（ｄ）は（ａ）のＤ−Ｄに沿った断面図である。なお、図２〜図１２、及び図１３〜図２１に示した第１、及び第２の実施形態における構成要素と実質的に同じものは同一の参照符号で示している。
【００６６】
本実施形態の最も特徴とするところは、図１３（ａ）〜（ｄ）に示したパターニングされたビット線加工膜１０７（バッファ層１０６、第１のゲート電極形成膜１０５、及びＯＮＯ積層膜１０４を含む）間に第１の埋め込み膜１１０を形成する前に、パターニングされたビット線加工膜１０７の側面に、予め保護膜を形成しておく点にある。これにより、図１８（ａ）〜（ｄ）に示した工程において、第１の埋め込み膜１１０を除去する際、ＯＮＯ積層膜１０４は保護膜で保護されているため、サイドエッチを防止することができる。
【００６７】
図２２（ａ）〜（ｄ）は、パターニングされたビット線加工膜１０７間に第１の埋め込み膜１１０を形成した工程図で、ビット線加工膜１０７のパターニング、及びビット線の形成までは、図２〜図３に示した工程と同じ方法で行われる。なお、第１の埋め込み膜１１０を形成する前に、ビット線加工膜１０７（バッファ層１０６、第１のゲート電極形成膜１０５、及びＯＮＯ積層膜１０４を含む）の側面に保護膜１４０を形成しておく。
【００６８】
以下、図２３〜図２９に示した工程は、第２の実施形態において、図１４〜図２１に示した工程と同じ方法で実行される。ただし、図２７に示した工程の後、ビット線コンタクト形成領域における第２の埋め込み膜１１５に形成された開口部１３０側面に側壁膜１１７を形成する工程（図１９に示した工程）は、本実施形態においては行っていない。図２７（ｂ）に示すように、ビット線１０９方向に平行な開口部１３０側面には、既に保護膜１４０が形成されているからである。しかし、ビット線コンタクト領域におけるワード線１１４間の幅を、メモリセル形成領域における幅と同程度に縮小したい場合には、図２７に示した工程の後、開口部１３０の側面に側壁膜１１７を形成する工程を追加してもよい。その場合、側壁膜１１７を形成する前に、ビット線１０９方向に平行な開口部１３０側面に形成された保護膜１４０を除去してもよい。
【００６９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００７０】
本発明は、微細化されても、コンタクト抵抗の増加やリーク電流の発生のないビット線コンタクト構造を有する不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【００７１】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の構成を示した図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図５】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図６】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図７】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図８】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図９】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１０】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１１】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１２】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１３】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１４】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１５】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１６】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１７】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１８】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図１９】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２０】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２１】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記装置の製造方法を示した工程図である。
【図２２】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２３】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２４】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２５】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２６】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２７】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２８】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図２９】（ａ）〜（ｄ）は、本発明の第３の実施形態における不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３０】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３１】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３２】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３３】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３４】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３５】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３６】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３７】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３８】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【図３９】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を示した工程図である。
【符号の説明】
【００７２】
１００      半導体基板
１０１      下層シリコン酸化膜
１０２      シリコン窒化膜
１０３      上層シリコン酸化膜
１０４      ＯＮＯ積層膜（ゲート絶縁膜）
１０５      第１のゲート電極形成膜
１０６      バッファ層
１０７      ビット線加工膜
１０８、１１１、１１３、１１６、１２０      マスクパターン
１０９      ビット線
１１０      第１の埋め込み膜
１１２      第２のゲート電極形成膜
１１４      ワード線
１１５      第２の埋め込み膜（ワード線間埋め込み絶縁膜）
１１７      側壁膜
１１８      シリサイド層
１１９      第３の埋め込み膜
１２１      ビット線コンタクト
１３０      開口部
１４０      保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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