(57)【要約】【課題】加速用のチャージポンプを並列状に接続したＰＬＬ回路について、チャージポンプの出力電圧が定電流領域から外れることでチャージポンプの出力電流の上限値が低く制限されることによるロックイン時間短縮効果の制限や、ＰＬＬの帯域が高くなりすぎＰＬＬが不安定になってしまうことによるロックイン時間短縮効果の制限を除去し、より一層ロックイン時間を短縮することを目的とする。特にシリアルデータの伝送を行うインタフェース回路についてＳＡＴＡのＰＭ復帰の規格を満たすことを目的とする。【解決手段】本発明の一実施形態に係るＰＬＬ回路８０は、位相検出器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４を備え、ループフィルタ３は抵抗値が可変であり、チャージポンプ２ａと並列動作可能な加速用チャージポンプ２ｂ、加速用チャージポンプ２ｂの動作およびループフィルタ３の抵抗値可変のタイミングを制御する制御部５を備える。【選択図】  図３
2009267775.tif 000002
【特許請求の範囲】
【請求項１】
ループに接続された位相検出器、チャージポンプ、ループフィルタ、電圧制御発振器を備えるＰＬＬ回路であって、
前記ループフィルタは抵抗値が可変な抵抗を備え、
前記チャージポンプと並列動作可能な加速用チャージポンプと、
前記加速用チャージポンプの動作タイミングと前記ループフィルタの抵抗値可変タイミングとを併せて制御する制御手段と、を備える、
ＰＬＬ回路。
【請求項２】
前記チャージポンプは、
電源に接続され前記電源から定電流を流す第１の定電流源と、
前記位相検出器の出力に応じて前記第１の定電流源による電流を制御する第１のスイッチと、
グランドに接続され前記グランドへ定電流を流す第２の定電流源と、
前記位相検出器の出力に応じて前記第２の定電流源による電流を制御する第２のスイッチと、を備え、
前記加速用チャージポンプは、
前記第１の定電流源と並列動作可能な第３の定電流源と、
前記第２の定電流源と並列動作可能な第４の定電流源と、を備え、
前記第３の定電流源と前記第４の定電流源の動作は前記制御部によって制御される、
請求項１に記載のＰＬＬ回路。
【請求項３】
前記ループフィルタは、
前記チャージポンプ回路の出力部と接続される第１の抵抗と、
前記第１の抵抗に直列に接続されるコンデンサと、
前記第１の抵抗と並列接続可能な第２の抵抗と、を備え、
前記第２の抵抗の接続は前記制御部により制御される、
請求項１または請求項２に記載のＰＬＬ回路。
【請求項４】
前記ループフィルタと前記電圧制御発振器との接続点を充電するプリチャージ回路をさらに備え、
前記制御手段は前記プリチャージ回路の動作タイミングをも制御する、
請求項１から請求項３のいずれかに記載のＰＬＬ回路。
【請求項５】
前記制御手段は、前記電圧制御発振器の電圧・周波数特性の変動を検知可能なモニタ回路を含む、
請求項１から請求項４のいずれかに記載のＰＬＬ回路。
【請求項６】
前記加速用チャージポンプは、複数の加速用チャージポンプを含み、
前記第２の抵抗は、複数の第２の抵抗を含む、
請求項１から請求項５のいずれかに記載のＰＬＬ回路。
【請求項７】
前記制御手段において、前記複数の加速用チャージポンプの動作タイミングと前記複数の第２の抵抗の動作タイミングは個別の信号により設定される、
請求項６に記載のＰＬＬ回路。
【請求項８】
前記制御手段において、前記複数の加速用チャージポンプの動作タイミングと前記複数の第２の抵抗の動作タイミングは一つの信号により設定される、
請求項６に記載のＰＬＬ回路。
【請求項９】
請求項１から請求項８のいずれかに記載のＰＬＬ回路を用いた、シリアルインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路およびＰＬＬ回路を用いたシリアルインターフェース回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、通常、位相比較器、チャージポンプ、ループフィルタ、電圧制御発振回路がループ状に接続されて構成される。従来の技術として、ロックイン時間を短縮させるために、ロックインの初期段階において加速用のチャージポンプを並列状に接続し、複数のチャージポンプを動作させることにより電流量を増加させる方法がある。
【０００３】
例えば、特許文献１において、ロックアップタイム短縮のために、複数のチャージポンプを備えるＰＬＬ回路が示されている。また、特許文献２において、従来例として高速ロックアップのために複数のチャージポンプ備えるＰＬＬ回路が示されている。
【０００４】
ＰＬＬ回路に関するその他の発明として、特許文献３にはダインピング因子を一定とするために、チャージポンプ回路から出力される電流信号の電流値、ローパスフィルタの抵抗値、ローパスフィルタの容量値、分周器の分周比のうち、２つ以上の回路定数を切り替える回路が示されている。特許文献４には、素子のばらつきによる特性のずれを補正するために、ループフィルタの抵抗について抵抗値の異なる複数の素子を設け、切り替えるＰＬＬ回路が示されている。特許文献５には、高速の周波数切り替えとループ帯域外ノイズキャリア比を両立するために、可変抵抗を備えるループフィルタを有するＰＬＬ回路が示されている。
【０００５】
【特許文献１】特開平０９−１７２３７１号公報
【特許文献２】特開平０９−１１６４３０号公報
【特許文献３】特開２００６−２２２９３９号公報
【特許文献４】特開２００６−０３３１０８号公報
【特許文献５】特開２００５−２３６４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜２に示されているような、複数のチャージポンプを並列状に接続し動作させる方法（本文献の発明を実施するための最良の形態において、前提技術として説明する。）では、ループフィルタの抵抗は一定でチャージポンプの電流のみを大きくするため、チャージポンプの電流とループフィルタの抵抗の積で生じる電圧が高くなってしまう。その結果、チャージポンプの出力電圧が定電流領域から外れると電流が小さくなるため、チャージポンプ電流の上限値が低く制限され、ロックイン時間短縮の効果が制限されるという問題があった。
【０００７】
また、チャージポンプの電流を大きくすることにより、ＰＬＬ回路の帯域を高くしロックイン時間を高速化させることができるが、チャージポンプの電流を大きくしすぎると帯域が高くなりすぎ、ループの遅れ時間による位相遅れが顕著になるため、ＰＬＬ回路が不安定になってしまう。ＰＬＬ回路が不安定になると収束に時間がかかるため、ロックイン時間短縮の効果が制限される、ないしはかえって増大するという問題があった。
【０００８】
特に上記の技術のみでは、シリアルデータの伝送を行うＰＬＬ回路を用いたインタフェース回路について、ＳＡＴＡのＰＭ（パワーマネジメント）復帰の規格（１０ｕｓ）を満たせないという問題があった。
【０００９】
特許文献３〜５に示されているＰＬＬ回路については、上述の問題を解決しロックイン時間の短縮を目的とするものではなく、方向性の異なるものである。特に、ＳＡＴＡのＰＭ復帰の規格を満たすものではない。
【００１０】
本発明はこのような問題を解決するためになされたもので、加速用のチャージポンプを並列状に接続したＰＬＬ回路について、チャージポンプの出力電圧が定電流領域から外れることでチャージポンプの出力電流の上限値が低く制限されることによるロックイン時間短縮効果の制限の除去、あるいは、ＰＬＬの帯域が高くなりすぎＰＬＬが不安定になってしまうことによるロックイン時間短縮効果の制限を除去することを目的とする。また、特にロックイン時間短縮効果の制限を除去し、より一層ロックイン時間を短縮することにより、シリアルデータの伝送を行うインタフェース回路について、ＳＡＴＡのＰＭ復帰の規格を満たすことを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施形態に係るＰＬＬ回路は、ループに接続された位相検出器、チャージポンプ、ループフィルタ、電圧制御発振器を備えるＰＬＬ回路であって、ループフィルタは抵抗値が可変な抵抗を備え、チャージポンプと並列動作可能な加速用チャージポンプ、加速用チャージポンプの動作タイミングとループフィルタの抵抗値可変タイミングとを併せて制御する制御手段を備えて構成される。
【発明の効果】
【００１２】
本発明の一実施形態に係るＰＬＬ回路は、ＰＬＬ回路の動作開始直後の最も位相のずれが大きいときに、チャージポンプと同時に加速用チャージポンプ回路が並列に動作されることで、位相引き込み能力を大きくすることができる。さらに、ループフィルタの抵抗を可変とし、加速用チャージポンプ回路の動作時にループフィルタの抵抗値を下げることにより、チャージポンプの出力電圧が定電流領域から外れることでチャージポンプ電流の上限値が低く制限されること、およびチャージポンプの電流を高くしすぎることによりＰＬＬの帯域が高くなりＰＬＬが不安定になることを抑えることができ、これらの要因による収束時間の短縮効果の制限を除去することが可能である。すなわち目的の位相に早く収束させることが可能である。また、ロックイン時間をより一層短縮することにより、ＳＡＴＡのＰＭ復帰の規格を満たすことが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
＜前提技術＞
まず、本発明に係るＰＬＬ回路の説明をする前に、本発明の前提となったＰＬＬ回路の説明を行う。
【００１５】
（構成）
図１は、本発明の前提とするＰＬＬ回路８０の構成を示す図である。
【００１６】
入力端子として、基準クロックであるＲｅｆｅｒｅｎｃｅＣｌｏｃｋ（以下、Ｒｅｆ．Ｃｌｏｃｋとする。）信号が入力されるＲｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ信号が入力されるＢｏｏｓｔ端子を有する。また、位相検出器（ＰＦＤ）１、チャージポンプ（ＣＰ）２、ループフィルタ（ＬＦ）３、電圧制御発振器（ＶＣＯ）４がループ状に接続されており、位相検出器１はＲｅｆ．Ｃｌｏｃｋ端子と接続されている。
【００１７】
チャージポンプ２の内部について、常時ＰＬＬ回路８０のループに接続され動作するチャージポンプ２ａと、チャージポンプ２ａと並列に接続されるＮ個の加速用チャージポンプ２ｂで構成される。
【００１８】
また、ＰＬＬ回路８０は制御部５を備える。制御部５の入力端子にはＢｏｏｓｔ端子が接続されており、制御部５の出力端子は加速用チャージポンプ２ｂのｐｃ端子に接続される。ここで、ｐｃ端子とはその端子を有する加速用チャージポンプの電源を制御する端子を示す。
【００１９】
図２は、ループフィルタ３の内部構成を示す図である。チャージポンプ２の出力部に接続されるノードとグランドとの間に抵抗１０、容量１１が直列に接続される。
【００２０】
（動作）
次に、図１、図２に示すＰＬＬ回路８０の動作の説明を行う。
【００２１】
パワーオンと同時に、Ｒｅｆ．Ｃｌｏｃｋ信号が外部（例えばＰＬＬ回路を含む全体回路の制御システム）より入力され、位相検出器１において電圧制御発振器４から出力される信号とＲｅｆ．Ｃｌｏｃｋ信号との位相の比較が行われ、その結果により位相検出器１はチャージポンプ２から出力する電流を制御する。チャージポンプ２から出力された電流はループフィルタ３に入力され、容量１１に充電される。電圧制御発振器４は、ループフィルタ３から出力される電位により制御され、発振した信号が出力される。
【００２２】
また、制御部５は、加速用チャージポンプ２ｂの動作を制御する。Ｂｏｏｓｔ信号は制御部５に入力され、加速用チャージポンプ２ｂの動作タイミングを制御する信号である。
【００２３】
加速用チャージポンプ２ｂは、ＰＬＬ回路８０がパワーオンされた初期段階において動作し、ループフィルタ３への電流の供給量をアップする。それにより初期段階でのループフィルタ３への充電が高速化され、ロックイン時間が短縮される。
【００２４】
（問題点）
しかし、ループフィルタ３内の抵抗１０の抵抗値は変化させず、チャージポンプ２の電流のみを大きくさせるため、チャージポンプ２の電流と抵抗１０の積で生じる電圧が高くなる。チャージポンプ２の出力電圧が定電流領域から外れることで出力電流が小さくなってしまい、チャージポンプ２の電流の上限値が低く制限され、ロックイン時間短縮の効果が制限されるという問題があった。
【００２５】
また、チャージポンプ２の電流を大きくすることにより、ＰＬＬ回路の帯域が高くなりロックイン時間を高速化させることができるが、チャージポンプ２の電流を大きくしすぎると、ＰＬＬ回路の帯域が高くなりすぎ、ループの遅れ時間による位相遅れが顕著になるため、ＰＬＬ回路が不安定になってしまう。ＰＬＬ回路が不安定になると収束に時間がかかるため、ロックイン時間短縮の効果が制限される、ないしはかえって増大するという問題があった。
【００２６】
特に上記の技術のみでは、ＳＡＴＡ（Ｓｅｒｉａｌ−ＡＴＡ）のＰＭ（パワーマネジメント）復帰の規格（１０ｕｓ）を満たせないという問題があった。
【００２７】
＜実施の形態１＞
（構成）
次に、本発明の実施の形態１に係るＰＬＬ回路８０の構成図を図３に示す。
【００２８】
入力端子として、基準クロックであるＲｅｆ．Ｃｌｏｃｋ信号が入力されるＲｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ信号が入力されるＢｏｏｓｔ端子を有する。また、位相検出器（ＰＦＤ）１、チャージポンプ（ＣＰ）２、ループフィルタ（ＬＦ）３、電圧制御発振器（ＶＣＯ）４がループ状に接続されており、位相検出器１はＲｅｆ．Ｃｌｏｃｋ端子と接続されている。
【００２９】
制御部５は、チャージポンプの動作がレジスタ設定されるＣＰ＿ＣＯＤＥ端子、およびＬＦの動作がレジスタ設定されるＬＦ＿ＣＯＤＥ端子を備える。また、制御部５はＢｏｏｓｔ端子に接続される。
【００３０】
ＣＰ＿ＣＯＤＥ端子は、バス配線によりナンド回路５０の入力部と接続される。またナンド回路５０の入力部はＢｏｏｓｔ端子とも接続されており、Ｂｏｏｓｔ端子からの信号によりＣＰ＿ＣＯＤＥ端子で設定された信号が出力部に出力されるか否かの制御が行われる。ナンド回路５０の出力部もバス配線となっており、ナンド回路５０から出力された配線およびインバータ５１を介した配線は、チャージポンプ２と接続される。
【００３１】
ＬＦ＿ＣＯＤＥ端子は、バス配線によりナンド回路５２の入力部と接続される。またナンド回路５２の入力部はＢｏｏｓｔ端子とも接続されており、Ｂｏｏｓｔ端子からの信号によりＬＦ＿ＣＯＤＥ端子で設定された信号が出力部に出力されるか否かの制御が行われる。ナンド回路５２の出力部もバス配線となっており、ナンド回路５２から出力された配線およびインバータ５３を介した配線は、ループフィルタ３と接続される。
【００３２】
次に、チャージポンプ２の内部構成について説明する。チャージポンプ２は、常時ＰＬＬ回路８０のループに接続され動作するチャージポンプ２ａと、チャージポンプ２ａと並列に接続されるＮ個の加速用チャージポンプ２ｂで構成される。
【００３３】
チャージポンプ２ａは、電源に接続され電源から定電流を流す定電流源（第１の定電流源）２０、定電流源と接続されるトランスファゲート２１、ソースがトランスファゲート２１、ドレインがチャージポンプ２の出力部、ゲートが位相検出器１の出力部に接続され、位相検出器１の出力に応じて定電流源２０による電流を制御するＰＭＯＳトランジスタ（第１のスイッチ）２２を備える。さらに、グランドに接続されグランドへ定電流を流す定電流源（第２の定電流源）２５、定電流源２５と接続されるトランスファゲート２４、ソースがトランスファゲート２４、ドレインがチャージポンプ２の出力部、ゲートが位相検出器１の出力部に接続され、位相検出器１の出力に応じて定電流源２５による電流を制御すＮＭＯＳトランジスタ（第２のスイッチ）２３を備える。なお、２つのトランスファゲート２１，２４について、ＮＭＯＳトランジスタのゲートは電源に接続され、ＰＭＯＳトランジスタのゲートはグランドに接続され、常にオン状態となる。
【００３４】
加速用チャージポンプ２ｂは、Ｎ個のチャージポンプから構成される。すなわち、加速用チャージポンプ２ｂは複数の加速用チャージポンプを含む。
【００３５】
一つのチャージポンプの構成を説明する。加速用チャージポンプ２ｂは、定電流源（第３の定電流源）２６および定電流源２６と接続されるトランスファゲート２７を備え、上述したチャージポンプ２ａの定電流源２０およびトランスファゲート２１と並列に接続される。定電流源２６は定電流源２０と並列動作可能である。また加速用チャージポンプ２ｂは、定電流源（第４の定電流源）２９、定電流源２９と接続されるトランスファゲート２８を備え、上述したチャージポンプ２ａの定電流源２５およびトランスファゲート２４と並列に接続される。定電流源２９は定電流源２５と並列動作可能である。
【００３６】
従って、加速用チャージポンプ２ｂはトランスファゲートの動作により、チャージポンプ２ａと並列に動作可能である。トランスファゲート２７，２８におけるＮＭＯＳトランジスタのゲートはナンド回路５０の出力部と接続され、ＰＭＯＳトランジスタのゲートはインバータ５１の出力部と接続される。加速用チャージポンプ２ｂにおけるその他のＮ−１個のチャージポンプも同様の構成を有し、同様に接続される。定電流源２６と定電流源２９の動作は、制御部５によって制御される。
【００３７】
次に、ループフィルタ３の内部構成について説明する。ループフィルタ３は、チャージポンプ２の出力部と接続される抵抗（第１の抵抗）３０と、抵抗３０に直列に接続される容量３１を備えるループフィルタ３ａを備える。また、抵抗３０と並列接続可能な抵抗（第２の抵抗）とトランスファゲートで構成される抵抗３ｂで構成される。抵抗３ｂは複数の抵抗を含み、トランスファゲートの動作により、ループフィルタ３の抵抗値は可変となる。抵抗３ｂを構成する一つの抵抗３３およびトランスファゲート３２の構成を説明する。抵抗３３の一端は抵抗３０と容量３１の接点、抵抗３３の他端はトランスファゲート３２を介してチャージポンプ２の出力部と接続される。トランスファゲート３２のＮＭＯＳトランジスタのゲートはナンド回路５２の出力部と接続され、ＰＭＯＳトランジスタのゲートはインバータ５３の出力部と接続される。抵抗３ｂを構成するその他の抵抗およびトランスファゲートも同様の構成を有し、同様に接続される。抵抗３ｂの接続は制御部５によって制御される。
【００３８】
制御部５は、加速用チャージポンプ２ｂの動作タイミングと、ループフィルタ３の抵抗値可変タイミングとを併せて制御する機能を備える。
【００３９】
（動作）
次に図３を基に動作の説明を行う。
【００４０】
まず、ＣＰ＿ＣＯＤＥ端子およびＬＦ＿ＣＯＤＥ端子により、チャージポンプ２内の加速用チャージポンプ２ｂにおける動作するチャージポンプ、およびループフィルタ３内の抵抗３ｂにおける接続される抵抗があらかじめレジスタに設定される。すなわち、複数の加速用チャージポンプ２ｂの動作タイミングと複数の抵抗３ｂの動作タイミングは個別の信号により設定される。
【００４１】
ＰＬＬ回路８０の動作開始直後はＢｏｏｓｔ信号はＨレベルが入力され（ロック加速期間とする。）、その間ＣＰ＿ＣＯＤＥ端子による設定とナンド回路５０の働きによりチャージポンプ２ａにおける所定数の定電流源が動作され、チャージポンプ電流が大きくなる。又、同時にＬＦ＿ＣＯＤＥ端子による設定とナンド回路５２の働きにより、抵抗３ｂにおける所定数の抵抗が抵抗３０と並列に接続され、ループフィルタ３の抵抗が低くなる。
【００４２】
ＰＬＬ回路８０において目的の位相に近づくと、Ｂｏｏｓｔ信号がＬレベルとなり、ナンド回路５０およびナンド回路５２の働きにより、チャージポンプ２についてはチャージポンプ２ａだけが動作され、ループフィルタ３についてはループフィルタ３ａだけが接続される。そのため、チャージポンプ電流は小さく、ループフィルタ３の抵抗は高くなる。その後は、位相検出器１、チャージポンプ２ａ、ループフィルタ３ａ、電圧制御発振器４により、ＰＬＬ回路８０において通常の動作が行われる。
【００４３】
ここで、チャージポンプ２について、より具体的な構成および動作を示す。
【００４４】
まず構成について図４，５より説明を行う。図４は本態様のＰＬＬ回路、図５は加速用チャージポンプの構成を示す。
【００４５】
図４に示すようにチャージポンプ２はバイアス信号を生成するバイアス生成回路１２、およびチャージポンプ出力回路２Ｃが設けられる。バイアス生成回路１２は電源に接続される定電流源９０、ソースが定電流源９０、ドレインがグランドと接続されるＮＭＯＳトランジスタ９２を備える。ＮＭＯＳトランジスタ９２のゲートは自身のドレイン、ＮＭＯＳトランジスタ９３のゲート、およびチャージポンプ出力回路２ＣのＢＩＡＳＮ端子と接続される。
【００４６】
また、バイアス生成回路１２は、ソースが電源、ドレインがＮＭＯＳトランジスタ９３のドレインと接続されるＰＭＯＳトランジスタ９１を備える。ＰＭＯＳトランジスタ９１のゲートは自身のドレインおよびチャージポンプ回路２ＣのＢＩＡＳＰ端子と接続される。ＮＭＯＳトランジスタ９３について、ソースはグランド、ドレインはＰＭＯＳトランジスタ９１のドレイン、ゲートはＮＭＯＳトランジスタ９２のゲート、およびチャージポンプ出力回路２ＣのＢＩＡＳＮ端子と接続される。
【００４７】
チャージポンプ出力回路２Ｃは、入力端子としてＢＩＡＳＰ端子、ＵＰ端子、ＤＯＷＮ端子、ＢＩＡＳＮ端子、ＥＮ端子を備える。また、出力端子として、ＯＵＴ端子を備える。ＢＩＡＳＰ端子およびＢＩＡＳＮ端子は、上述したようにバイアス生成回路１２と接続される。ＵＰ端子およびＤＯＷＮ端子は、位相検出器１と接続される。ＥＮ端子は、制御部５０内のナンド回路５０と接続される。
【００４８】
加速用チャージポンプは図５のような構成となっている。これは、図３で示したＰＬＬ回路８０における、加速用チャージポンプ２ｂのうちの一つのチャージポンプに相当するものである。ＰＭＯＳトランジスタ４０のソースは電源と接続され、ドレインはＰＭＯＳトランジスタ４１のソースと接続される。ＰＭＯＳトランジスタ４１のドレインは、加速用チャージポンプの出力部であるＯＵＴ端子およびＮＭＯＳトランジスタ４２のドレインと接続される。ＮＭＯＳトランジスタ４２のソースはＮＭＯＳトランジスタ４３のドレインと接続され、ＮＭＯＳトランジスタ４３のソースは、グランドと接続される。
【００４９】
また、ＰＭＯＳトランジスタ４４はソースが電源、ドレインがＰＭＯＳトランジスタ４０のゲートと接続される。ＰＭＯＳトランジスタ４４のゲートはＥＮ端子と接続される。ＮＭＯＳトランジスタ４５はソースがグランド、ドレインがＮＭＯＳトランジスタ４３のゲートと接続され、ゲートはＥＮ端子とインバータ４８を介して接続される。
【００５０】
ＰＭＯＳトランジスタ４０のゲートはトランスファゲート４６を介してＢＩＡＳＰ端子と接続され、ＮＭＯＳトランジスタ４３のゲートはＢＩＡＳＮとトランスファゲート４７を介して接続される。トランスファゲート４６、４７についてＮＭＯＳトランジスタのゲートはＥＮ端子と、ＰＭＯＳトランジスタはインバータ４８を介してＥＮ端子と接続される。ＰＭＯＳトランジスタ４１，ＮＭＯＳトランジスタ４２のゲートは、それぞれＵＰ端子、ＤＯＷＮ端子と接続される。加速用チャージポンプは、図５に示した回路が複数並列に接続されたものとなる。
【００５１】
また、チャージポンプ出力回路２Ｃ内における加速用ではなく常時動作するチャージポンプ、すなわち図３に示したチャージポンプ２ａに相当するものは、図５においてＰＭＯＳトランジスタ４４，ＮＭＯＳトランジスタ４５，トランスファゲート４６，トランスファゲート４７，インバータ４８が配されず、ＰＭＯＳトランジスタ４０，ＮＭＯＳトランジスタ４３はそれぞれＢＩＡＳＰ、ＢＩＡＳＮと直接接続される構成となる。
【００５２】
図４に示す制御部５は、図３について説明したＰＬＬ回路８０の制御部５とほぼ同様の回路である。図３におけるインバータ５１は図４に示されていないが、図５に示す加速用チャージポンプの中のインバータ４８が同様の働きをするものである。
【００５３】
図４，５に示すＰＬＬ回路８０における、その他の構成は図３に示したＰＬＬ回路８０と同様であるため、ここでの詳細な説明は省略する。
【００５４】
次に、動作の説明を行う。
【００５５】
ロック加速期間はＢｏｏｓｔ信号にＨレベルが入力され、ＣＰ＿ＣＯＤＥ端子による設定とナンド回路５０の働きにより、図５に示したチャージポンプ出力回路２Ｃ内の所定数の加速用チャージポンプが動作される。すなわち、ＥＮ端子にＨレベルの信号が入力された加速用チャージポンプについて、トランスファゲート４６，４７はオンし、ＰＭＯＳトランジスタ４４，ＮＭＯＳトランジスタ４５はオフする。バイアス生成回路１２により、チャージポンプ出力回路２ＣのＢＩＡＳＰ端子、ＢＩＡＳＮ端子にバイアス用の電圧が印可され、定電流源となるＰＭＯＳトランジスタ４０，ＮＭＯＳトランジスタ４３が動作し、加速用チャージポンプが動作する。
【００５６】
加速期間が終了すると、ＥＮ端子はＬレベルとなりトランスファゲート４６，４７はオフとなり、ＰＭＯＳトランジスタ４４，ＮＭＯＳトランジスタ４５がオンとなるためＰＭＯＳトランジスタ４０，ＮＭＯＳトランジスタ４３はオフとなり、加速用チャージポンプは電流を供給しなくなる。
【００５７】
図４，５に示すＰＬＬ回路８０における、その他の動作は図３に示したＰＬＬ回路８０と同様であるため、ここでの詳細な説明は省略する。
【００５８】
（効果）
本実施の形態において、ＰＬＬ回路８０の動作開始直後の最も位相のずれが大きいときに、チャージポンプ２ａと同時に加速用チャージポンプ２ｂが並列に動作するとともに、ループフィルタ３の抵抗を可変とし、加速用チャージポンプ２ｂの動作時にループフィルタ３の抵抗値を下げる。それにより、チャージポンプ２の出力電圧が定電流領域から外れることでチャージポンプ電流の上限値が低く制限されること、およびチャージポンプ２の電流を高くしすぎることによりＰＬＬ回路の帯域が高くなりＰＬＬ回路が不安定になることを抑えることができ、これらの要因による収束時間短縮効果の制限を除去することが可能である。すなわち目的の位相に早く収束させることが可能である。
【００５９】
＜実施の形態２＞
（構成）
図６に、本実施の形態に係るＰＬＬ回路８０の構成を示す。
【００６０】
本実施の形態においてＰＬＬ回路８０は、ループフィルタ３と電圧制御発振器４との接続点を充電するプリチャージ回路５８を備える。制御部５は、プリチャージ回路５８の動作タイミングをも制御する。また、制御部５は、電圧制御発信器１の電圧・周波数特性の変動を検知可能なプロセスモニタ回路（モニタ回路）５７を備える。
【００６１】
プロセスモニタ回路５７は、Ｒｅｆ．Ｃｌｏｃｋ端子およびＢｏｏｓｔ端子を入力部とし、ノードＢｏｏｓｔ＿ＥＮを出力部とする。ノードＢｏｏｓｔ＿ＥＮは、オア回路５５の入力部、チャージポンプ２ａのトランスファゲート２１，２４のＰＭＯＳトランジスタのゲート、インバータ５６を介してトランスファゲート２１，２４のＮＭＯＳトランジスタのゲート、およびプリチャージ回路５８の入力部に接続される。プリチャージ回路５８の出力部は、ループフィルタ３内における抵抗３０とコンデンサ３１の間のノードに接続される。
【００６２】
オア回路５５はＢｏｏｓｔ端子をもう一つの入力部とし、出力部はオア回路５４の入力部に接続される。オア回路５４はバス配線によりＣＰ＿ＣＯＤＥ端子をもう一つの入力部とし、オア回路５４の出力部は、チャージポンプ２ｂにおけるトランスファゲートのＰＭＯＳトランジスタのゲート、およびインバータ５１を介してチャージポンプ２ｂにおけるトランスファゲートのＮＭＯＳトランジスタのゲートに接続される。
【００６３】
次に、プロセスモニタ回路５７の構成について図７を基に説明する。入力端子として、基準クロックであるＲｅｆ．Ｃｌｏｃｋ信号が入力されるＲｅｆ．Ｃｌｏｃｋ端子、及びＢｏｏｓｔ信号が入力されるＢｏｏｓｔ端子を有し、共にフリップフロップ（Ｆ／Ｆ）７０ａの入力端子に接続される。Ｒｅｆ．Ｃｌｏｃｋ端子は、その他にシフトレジスタ回路７０ｂ、カウンタ７１ｂ、フリップフロップ７０ｃ、７０ｄのクロック入力端子とも接続される。
【００６４】
フリップフロップ７０ａの出力はＣＭＯＳリングオシレータ７２のリセット端子、アンド回路７６ａの入力端子、シフトレジスタ回路７０ｂの入力端子に接続される。また、シフトレジスタ回路７０ｂの出力端子はアンド回路７６ａの入力端子に接続され、アンド回路７６ａの出力端子はカウンタ７１ａのリセット端子に接続される。ＣＭＯＳリングオシレータ７２の出力端子はカウンタ７１ａのクロック入力端子に接続され、その出力端子は比較器７３の入力端子に接続される。
【００６５】
比較器７３の入力端子としては、上述したカウンタ７１ａと接続される端子の他に、比較の基準値であるＴｈｒｅｓｈｏｌｄ＿Ｈ信号が入力されるＴｈｒｅｓｈｏｌｄ＿Ｈ端子、およびＴｈｒｅｓｈｏｌｄ＿Ｌ信号が入力されるＴｈｒｅｓｈｏｌｄ＿Ｌ端子を有する。比較器７３の出力端子は選択回路７５の入力端子に接続される。
【００６６】
シフトレジスタ回路７０ｂの出力端子はカウンタ７１ｂのリセット端子、およびアンド回路７６ｂの入力端子にも接続されている。カウンタ７１ｂの出力端子はパルス生成回路７４の入力端子に接続され、パルス生成回路７４の出力端子は選択回路７５の入力端子に接続される。
【００６７】
選択回路７５の出力端子はフリップフロップ７０ｃの入力端子に接続され、さらにアンド回路７６ｂ、フリップフロップ７０ｄを介してプロセスモニタ回路５７の出力端子である、Ｂｏｏｓｔ＿ＥＮ端子となる。
【００６８】
次に、プリチャージ回路５８の構成について図６を基に説明する。入力端子はＮＭＯＳトランジスタ６３のゲート、及びインバータ６０を介してＰＭＯＳトランジスタ６２のゲートに入力される。電源は抵抗６１を介してＰＭＯＳトランジスタ６２のソースに接続される。ＰＭＯＳトランジスタ６２のドレインはＮＭＯＳトランジスタ６３のドレインと接続され、またプリチャージ回路５８の出力端子となる。ＮＭＯＳトランジスタ６３のソースはグランドに接続される。
【００６９】
本実施の形態に係るＰＬＬ回路８０について、その他の構成は図３に示した実施の形態１のＰＬＬ回路８０と同様であるので、ここでの詳細な説明は省略する。
【００７０】
（動作）
次に図６〜図８を用いて動作の説明を行う。
【００７１】
図８は、ＰＬＬ回路のパワーオン後のタイミングチャートを示す。パワーオンと同時に、Ｒｅｆ．Ｃｌｏｃｋ信号とＨレベルのＢｏｏｓｔ信号が外部（例えばＰＬＬ回路を含む全体回路の制御システム）より入力され、図１に示すプロセスモニタ回路５７に入力される。その後の、プロセスモニタ回路５７の動作について、図７を用いて説明を行う。
【００７２】
ＨレベルのＢｏｏｓｔ信号はフリップフロップ７０ａによりクロックと同期がなされ、ＣＭＯＳリングオシレータ７２、シフトレジスタ７０ｂ、アンド回路７６ａに入力される。入力後、ＣＭＯＳリングオシレータ７２の動作はオンとなり、プロセス、温度、電源電圧等の変動に応じた周波数で発振された信号が出力され、その信号はカウンタ７１ａに入力される。ここで、ＣＭＯＳリングオシレータ７２は、電圧制御発振器４と同時に製造されることにより、同じプロセス変動を受けている。また、電圧制御発振器４と同時に動作することにより、同じ温度、電源電圧等の変動を受けることになる。
【００７３】
また、上述したＨレベルのＢｏｏｓｔ信号は、初期状態においてＬレベルであるシフトレジスタ７０ｂからの出力信号と共にアンド回路７６ａに入力され、それによりアンド回路７６ａの出力信号はＨレベルとなり、その信号がカウンタ７１ａのリセット端子に入力され、カウンタ７１ａの動作がオンとなる。
【００７４】
ＨレベルのＢｏｏｓｔ信号がシフトレジスタ７０ｂ内でシフトされる期間、すなわちシフトレジスタ７０ｂからの出力信号がＬレベルである間について、アンド回路７６ａの働きにより、カウンタ７１ａは動作が行われ、その間のＣＭＯＳリングオシレータ７２からの出力信号の振幅数が、カウンタ７１ａによりカウントされる。
【００７５】
カウントされた値は、比較回路７３に、Ｔｈｒｅｓｈｏｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号と共に入力され、プリチャージ回路５８によってプリチャージされる期間の判定が行われる。カウントされた値がＴｈｒｅｓｈｏｌｄ＿Ｈ信号の値以上であれば"Ｂｅｓｔ  ｃａｓｅ"、Ｔｈｒｅｓｈｏｌｄ＿Ｈ信号の値未満、かつＴｈｒｅｓｈｏｌｄ＿Ｌ信号の値以上であれば"Ｔｙｐｉｃａｌ  ｃａｓｅ"、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号の値未満であれば"Ｗｏｒｓｔ  ｃａｓｅ"と判定され、判定結果は選択回路１７に入力される。Ｔｈｒｅｓｈｏｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号、および"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"の詳細については、後述する。
【００７６】
カウンタ７１ｂおよびパルス生成回路７４により、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"のそれぞれに対応した信号が生成され、パルス生成回路７４より出力される。また、選択回路７５により、そのうちの一つが選択され出力される。その後、フリップフロップ７０ｃ、アンド回路７６ｂ、フリップフロップ７０ｄによりクロックとの同期が改善され、Ｂｏｏｓｔ＿ＥＮ信号としてプロセスモニタ回路５７より出力される。
【００７７】
その後、プロセスモニタ回路５７から出力されるＢｏｏｓｔ＿ＥＮ信号がＨレベルの間、図６に示すプリチャージ回路５８によって、抵抗６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３により分圧された電圧が出力され、ループフィルタ３に電荷が蓄積される。それにより、電圧制御発振器４の入力電圧が所望の値に到達し、電圧制御発振器４の出力信号が出力される。
【００７８】
ここで、上述したＴｈｒｅｓｈｏｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｌｄ＿Ｌ信号、および"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"について、ＶＣＯ４の特性図を示す図９、プロセスモニタ回路５７のフローチャートを示す図１０、パワーオン後のタイミングチャートを示す図８をさらに加えて説明する。
【００７９】
ＰＬＬ回路８０の動作として、最終的に電圧制御発信器（ＶＣＯ）４の出力周波数はＲｅｆ．Ｃｌｏｃｋ信号と等しくなる必要があるが、電圧制御発信器４の入力電圧と出力信号の発振周波数との関係は、図９に示すように、特性ばらつきより異なる。例えば、図９に示されたターゲットのＶＣＯ発振周波数に対して、特性が良ければ入力電圧は電圧２００で所望の周波数に到達するが、特性が悪ければ電圧２００よりも高い値である電圧２０１や電圧２０２の値が必要となる。
【００８０】
そこで、電圧制御発信器４の入力電圧の初期値として図９に示すような３通りを設定し、電圧２００が必要な場合、電圧２０１が必要な場合、および電圧２０２が必要な場合をそれぞれ、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"とする。
【００８１】
また、上述したように、図７で示したＣＭＯＳリングオシレータ１４は、電圧制御発信器４と同じプロセスで作成され、動作時の温度、電源電圧等の条件も同等になるため、カウンタ７１ａでカウントされる値は電圧制御発信器４の特性を反映したものとなる。よって、図１０に示すように、カウント値がＮ回未満であれば（ステップＳ３）、"Ｗｏｒｓｔ  ｃａｓｅ"として判断されプリチャージ時間はＴ３となり（ステップＳ４）、Ｎ回以上Ｍ回未満であれば（ステップＳ５）、"Ｔｙｐｉｃａｌ  ｃａｓｅ"として判断されプリチャージ時間はＴ２となる（ステップＳ６）。また、Ｍ回以上であれば（ステップＳ７）、"Ｂｅｓｔ  ｃａｓｅ"として判断されプリチャージ時間はＴ１となる（ステップＳ８）。
【００８２】
上述したカウント値であるＮ、Ｍの値は、それぞれ図７の比較回路７３の入力信号として示したＴｈｒｅｓｈｏｕｌｄ＿Ｈ信号、Ｔｈｒｅｓｈｏｕｌｄ＿Ｌ信号の値に相当する。また、"Ｂｅｓｔ  ｃａｓｅ"、"Ｔｙｐｉｃａｌ  ｃａｓｅ"、"Ｗｏｒｓｔ  ｃａｓｅ"の場合のＢｏｏｓｔ＿ＥＮ信号、およびその信号によって制御されるプリチャージ時間Ｔ１、Ｔ２、Ｔ３のタイミングが図８に示されている。プリチャージ時間はＴ１＜Ｔ２＜Ｔ３であり、プリチャージ時間が長いほど、電圧制御発信器４への初期の入力電圧は高くなる。
【００８３】
すなわち、プリチャージ時間について、特性ばらつきにより、"Ｂｅｓｔ  ｃａｓｅ"であるＴ１、"Ｔｙｐｉｃａｌ  ｃａｓｅ"であるＴ２、"Ｗｏｒｓｔ  ｃａｓｅ"であるＴ３の３通りの中から選択される。また、そのプリチャージ時間により、電圧制御発信器４の入力電圧の初期値として図９に示したような３通りの中から選択され、電圧制御発信器４出力信号の周波数の初期値が、特性によらずターゲットのＶＣＯ発振周波数になる動作が行われる。
【００８４】
次にプロセスモニタ回路５７以外の部分の動作について、図６、図８を用いて説明を行う。
【００８５】
Ｂｏｏｓｔ信号がＨレベルのときすなわち、図８におけるタイミング１００からタイミング１０３の間、ＬＦ＿ＣＯＤＥ端子による設定とナンド回路５２の働きにより、抵抗３ｂにおける所定数の抵抗が抵抗３０と並列に接続される。
【００８６】
また、Ｂｏｏｓｔ信号がＨレベルかつＢｏｏｓｔ＿ＥＮ信号がＨレベルのとき、オア回路５５の出力はＨレベルとなり、その間オア回路５４の出力はＨレベルで固定され加速用チャージポンプ２ｂは動作しない。その後、プロセスモニタ回路５７の働きにより、Ｂｏｏｓｔ信号はＨレベルのままでＢｏｏｓｔ＿ＥＮ信号がＬレベルとなったとき、オア回路５５の出力はＬレベルとなり、オア回路５４の出力はＣＰ＿ＣＯＤＥ端子による設定が反映され、加速用チャージポンプ２ｂが動作する。
【００８７】
例えば、"Ｔｙｐｉｃａｌ  ｃａｓｅ"において、図８に示すタイミング１０２からタイミング１０４の間、加速用チャージポンプ２ｂが動作する。その後、Ｂｏｏｓｔ信号がＬレベルになったとき（図８におけるタイミング１０４）、ナンド回路５２、オア回路５４，５５の働きにより、抵抗３ｂおよび加速用チャージポンプ２ｂのトランスファゲートはともにオフとなり、ロック加速期間は終了する。その後は、位相検出器１、チャージポンプ２ａ、ループフィルタ３ａ、電圧制御発振器４により、ＰＬＬ回路８０において通常の動作が行われる。
【００８８】
（効果）
プリチャージ回路５８によって、電圧制御発振器４の入力電圧を収束させたい電圧値にあらかじめ近づけられるため、ロックイン時間がさらに短縮できる。また、プロセスモニタ回路５７によってプリチャージ回路５８の動作期間を決定することで、プロセス、温度、電源電圧に関係なくＰＬＬ回路８０のロックイン時間の短縮を実現することができる。
【００８９】
＜実施の形態３＞
（構成）
図１１に、本実施の形態に係るＰＬＬ回路８０の構成を示す。
【００９０】
本実施の形態において制御部５は、実施の形態１で示した図３のＰＬＬ回路８０と異なり、ＣＰ＿ＣＯＤＥ端子およびＬＦ＿ＣＯＤＥ端子を有さず、ＣＰＬＦ＿ＣＯＤＥ端子を備える。また、制御部５はデコーダ５９を備える。ＣＰＬＦ＿ＣＯＤＥ端子はバス配線によりデコーダ５９の入力部に接続され、デコーダ５９の出力部は、バス配線によりナンド回路５０，５２の入力部に接続される。ナンド回路５０，５２の入力部は、Ｂｏｏｓｔ端子とも接続される。
【００９１】
本実施の形態に係るＰＬＬ回路８０について、その他の構成は図３に示した実施の形態１のＰＬＬ回路８０と同様であるので、ここでの詳細な説明は省略する。
【００９２】
（動作）
次に図１１を用いて動作の説明を行う。
【００９３】
まず、ＣＰＬＦ＿ＣＯＤＥ端子により、チャージポンプ２内の加速用チャージポンプ２ｂにおける動作するチャージポンプ、およびループフィルタ３内の抵抗３ｂにおける動作する抵抗があらかじめレジスタに設定される。すなわち、複数の加速用チャージポンプ２ｂの動作タイミングと複数の抵抗３ｂの動作タイミングは一つの信号により設定される。
【００９４】
ＣＰＬＦ＿ＣＯＤＥ端子より設定された値はデコーダ５９に入力され、デコーダ５９によりデコードされ、チャージポンプ用の信号がナンド回路５０に、ループフィルタ用の信号がナンド回路５２に入力される。
【００９５】
ＰＬＬ回路８０の動作開始直後はＢｏｏｓｔ信号はＨレベルが入力され（ロック加速期間とする。）、その間ＣＰＬＦ＿ＣＯＤＥ端子による設定とナンド回路５０の働きによりチャージポンプ２ａにおける所定数の定電流源が動作され、チャージポンプ電流が大きくなる。又、同時にＣＰＬＦ＿ＣＯＤＥ端子による設定とナンド回路５２の働きにより、抵抗３ｂにおける所定数の抵抗が抵抗３０と並列に接続され、ループフィルタ３の抵抗が低くなる。
【００９６】
ＰＬＬ回路８０において目的の位相に近づくと、Ｂｏｏｓｔ信号がＬレベルとなり、ナンド回路５０およびナンド回路５２の働きにより、チャージポンプ２についてはチャージポンプ２ａだけが動作され、ループフィルタ３についてはループフィルタ３ａだけが接続される。そのため、チャージポンプ電流は小さく、ループフィルタ３の抵抗は高くなる。その後は、位相検出器１、チャージポンプ２ａ、ループフィルタ３ａ、電圧制御発振器４により、ＰＬＬ回路８０において通常の動作が行われる。
【００９７】
（効果）
本実施の形態において制御部５はデコーダ５９を備え、複数の加速用チャージポンプ２ｂの動作タイミングと複数の抵抗３ｂの動作タイミングを一つの信号により設定することができる。従って、チャージポンプ電流の大きさとループフィルタ抵抗の大きさをセットで設定できるので、設定ピンを簡略化することが可能である。
【００９８】
＜実施の形態４＞
（構成）
図１２に、本発明に係るＰＬＬ回路８０を備える高速シリアルインターフェース回路９０の一例を示す。
【００９９】
ＰＬＬ回路８０は、実施の形態１〜実施の形態３で示したＰＬＬ回路を示す。ＰＬＬ回路８０は、Ｒｅｆ．Ｃｌｏｃｋ端子と接続され、出力部はロジック回路８１の送信用クロック端子、およびパラレル信号をシリアル信号に変換するシリアライザ回路８２の送信用クロック端子と接続される。シリアライザ回路８２の入力部はＮ本のパラレル配線でロジック回路８１と接続され、受信用クロック端子もロジック回路８１と接続される。シリアライザ回路８２の出力部は増幅回路であるトランスミッタ回路８３の入力部とシリアルに接続される。トランスミッタ回路８３の出力部は、高速シリアルインターフェース回路９０における送信用の出力端子である、Ｔｘ＋端子およびＴｘ−端子と接続される。
【０１００】
高速シリアルインターフェース回路９０は、受信用の入力端子である、Ｒｘ＋端子およびＲｘ−端子を備える。Ｒｘ＋端子およびＲｘ−端子は、増幅回路であるレシーバ回路８６の入力部と接続される。レシーバ回路８６の出力部は、レシーバ回路８６から入力される信号について、クロック信号とデータ信号に分けるクロックデータリカバリ回路８５の入力部と接続される。
【０１０１】
シリアル信号をパラレル信号に変換するデシリアライザ回路８４の入力部は、クロックデータリカバリ回路８５のデータ出力端子およびクロック出力端子と接続される。デシリアライザ回路８４の出力部は、ロジック回路８１の受信用クロック端子と接続される。またＮ本のパラレル配線によってもロジック回路８１と接続される。
【０１０２】
（動作）
次に、高速シリアルインターフェース回路９０の動作の説明を行う。
【０１０３】
ＰＬＬ回路８０にＲｅｆ．Ｃｌｏｃｋ端子よりＲｅｆ．Ｃｌｏｃｋ信号が入力され、クロック信号が生成される。ＰＬＬ回路８０により生成されたロジック回路８１における送信用のクロックは、ロジック回路８１の送信用クロック端子に出力される。また、ＰＬＬ回路８０により生成されたシリアライザ回路８２における送信用のクロックは、シリアライザ回路８２の送信用クロック端子に出力される。ここで、シリアライザ回路８２に入力されるクロックは、ロジック回路８１に入力されるクロックと比べて高い周波数を有する。
【０１０４】
高速シリアルインターフェース回路９０の受信端子であるＲｘ＋端子およびＲｘ−端子より入力された信号は、レシーバ回路８６に入力され増幅される。レシーバ回路８６により増幅された信号は、クロックデータリカバリ回路８５の入力部に入力される。入力される信号は、データにクロックを埋め込まれ冗長化された信号であり、クロックデータリカバリ回路８５は該信号をデータ信号とクロック信号に分離させる。
【０１０５】
クロックデータリカバリ回路８５から出力されるデータ信号とクロック信号は、デシリアライザ回路８４に入力され、デシリアライザ回路８４は入力されるクロック信号により動作する。デシリアライザ回路８４は入力されるシリアル信号をパラレル化する回路であり、入力されたデータ信号についてパラレル化を行い、ロジック回路８１に出力する。デシリアライザ回路８４はまた、データに同期したロジック回路８１における受信用のクロックを出力する。
【０１０６】
ロジック回路８１はデシリアライザ回路８４より受信した信号について所定の処理を行う。また、出力データはシリアライザ回路８２にパラレル信号として出力する。ロジック回路８１はまた、データに同期したシリアライザ回路８２における受信用のクロックを出力する。
【０１０７】
シリアライザ回路８２は、入力されたパラレルな信号についてシリアル信号に変換し出力する。従ってロジック回路８１から入力される受信用クロックに対して、ＰＬＬ回路８０から入力される送信用クロックは、高い周波数となる。シリアライザ回路８２は送信用クロックによりシリアル化された信号をトランスミッタ回路８３に出力する。トランスミッタ回路８３は入力された信号を増幅し、高速シリアルインターフェース回路９０の出力端子であるＴｘ＋端子およびＴｘ−端子より、外部に出力する。
【０１０８】
（効果）
シリアルデータの伝送を行うインタフェース回路について、ＰＭ（パワーマネジメント）からの復帰はできるだけ速く行われることが望ましい。特にＳｅｒｉａｌ−ＡＴＡについては、１０ｕｓ以内という規格を満たす必要がある。
【０１０９】
そのためには、図１２に示した本実施の形態に係る高速シリアルインターフェース回路９０について、ＰＬＬ回路８０のロックイン時間をできるだけ短くする必要がある。本発明において、ＰＬＬ回路８０の動作開始直後の最も位相のずれが大きいときに、加速用チャージポンプが動作するとともに、ループフィルタの抵抗を可変とし、加速用チャージポンプの動作時にループフィルタの抵抗値を下げる。
【０１１０】
そのため、チャージポンプの出力電圧が定電流領域から外れることでチャージポンプ電流の上限値が低く制限されること、およびチャージポンプの電流を高くしすぎることによりＰＬＬの帯域が高くなりＰＬＬが不安定になることを抑えることができ、これらの要因による収束時間短縮効果の制限を除去することが可能である。
【０１１１】
前提技術として示した、ループフィルタの抵抗を可変とせず加速用チャージポンプのみを使用する構成では、ＰＭからの復帰について１０ｕｓ以内の規格を満たすことができなかったが、ループフィルタの抵抗を可変とし、加速用チャージポンプの動作時にループフィルタの抵抗値を下げることにより、規格を満たすことが可能となった。
【産業上の利用可能性】
【０１１２】
本発明は、通信分野や電算機等で使用されるＰＣＩ−ＥｘｐｒｅｓｓやＳｅｒｉａｌ−ＡＴＡなど、シリアルデータの伝送を行うインタフェース回路に適用できる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の前提技術に係るＰＬＬ回路のブロック図である。
【図２】本発明の前提技術に係るループフィルタの回路図である。
【図３】本発明の実施の形態１に係るＰＬＬ回路のブロック図である。
【図４】本発明の実施の形態１に係るＰＬＬ回路のブロック図である。
【図５】本発明の実施の形態１に係る加速用チャージポンプの回路図である。
【図６】本発明の実施の形態２に係るＰＬＬ回路のブロック図である。
【図７】本発明の実施の形態２に係るプロセスモニタ回路の回路図である。
【図８】本発明の実施の形態２に係るフローチャートを示す図である。
【図９】本発明の実施の形態２に係る電圧制御発振器の入出力信号の関係を示す図である。
【図１０】本発明の実施の形態２に係るプロセスモニタ回路のフローチャートを示す図である。
【図１１】本発明の実施の形態３に係るＰＬＬ回路のブロック図である。
【図１２】本発明の実施の形態４に係る高速シリアルインターフェース回路である。
【符号の説明】
【０１１４】
１  位相検出器、２，２ａ  チャージポンプ、２ｂ  加速用チャージポンプ、３，３ａ  ループフィルタ、４  電圧制御発振器、５  制御部、１０，３０，３３，６１  抵抗、１１，３１  容量、２０，２５，２６，２９  定電流源、２１，２４，２７，２８，３２，４６，４７  トランスファゲート、２２，４０，４１，４４，６２  ＰＭＯＳトランジスタ、２３，４２，４３，４５，６３  ＮＭＯＳトランジスタ、４８，５１，５３，５６，６０  インバータ、５０，５２  ナンド回路、７６ａ，７６ｂ  アンド回路、５４，５５  オア回路、５７  プロセスモニタ回路、５８  プリチャージ回路、５９  デコーダ、７０ａ，７０ｂ，７０ｃ，７０ｄ  フリップフロップ、７１ａ，７１ｂ  カウンタ、７２  ＣＭＯＳリングオシレータ、７３  比較器、７４  パルス生成回路、７５  選択回路、８０  ＰＬＬ回路、８１  ロジック回路、８２  シリアライザ回路、８３  トランスミッタ回路、８４  デシリアライザ回路、８５  クロックデータリカバリ回路、８６  レシーバ回路、９０  高速シリアルインターフェース回路、１００，１０１，１０２，１０３，１０４  タイミングチャート内のタイミング、２００，２０１，２０２  ＶＣＯ入力電圧。
【図１】
2009267775.tif 000003
【図２】
2009267775.tif 000004
【図３】
2009267775.tif 000005
【図４】
2009267775.tif 000006
【図５】
2009267775.tif 000007
【図６】
2009267775.tif 000008
【図７】
2009267775.tif 000009
【図８】
2009267775.tif 000010
【図９】
2009267775.tif 000011
【図１０】
2009267775.tif 000012
【図１１】
2009267775.tif 000013
【図１２】
2009267775.tif 000014