(57)【要約】【課題】回路設計を容易にし、かつ誤読み出しを防ぐことが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１０は、第１の電源が供給される第１の電源パッド１と、第２の電源が供給される第２の電源パッド２と、第１の電源パッド１に電気的に接続された第１の電源線３と、第２の電源パッド２に電気的に接続された第２の電源線４と、第１の電源線３と第２の電源線４との間にそれぞれ電気的に接続され、かつそれぞれが複数の閾値電圧を有する複数のメモリセルＭＣと、第１の電源線３と第２の電源線４との間に電気的に接続され、かつオン状態のメモリセルとオフ状態のメモリセルとを切り分けるのに用いられるリファレンスセルＲＣとを含む。リファレンスセルＲＣは、第１の電源線３及び第２の電源線４の終端に配置される。【選択図】      図１
2009110564.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源が供給される第１の電源パッドと、
第２の電源が供給される第２の電源パッドと、
前記第１の電源パッドに電気的に接続された第１の電源線と、
前記第２の電源パッドに電気的に接続された第２の電源線と、
前記第１の電源線と前記第２の電源線との間にそれぞれ電気的に接続され、かつそれぞれが複数の閾値電圧を有する複数のメモリセルと、
前記第１の電源線と前記第２の電源線との間に電気的に接続され、かつオン状態のメモリセルとオフ状態のメモリセルとを切り分けるのに用いられるリファレンスセルと、
を具備し、
前記リファレンスセルは、前記第１の電源線及び前記第２の電源線の終端に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記リファレンスセルの流す電流は、前記オン状態のメモリセルが流す電流より小さいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリセルのそれぞれは、半導体基板上に、ゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有し、前記電荷蓄積層の電荷量に基づいて閾値電圧が変化することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセルのゲートに共通接続されたワード線をさらに具備し、
前記複数のメモリセルは、前記電荷蓄積層の電位に基づいて、オン状態或いはオフ状態に設定されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルと前記第１の電源線とをそれぞれ接続する複数のビット線と、
前記複数のメモリセルと前記第２の電源線とをそれぞれ接続する複数のソース線と、
前記リファレンスセルと前記第１の電源線とを接続するリファレンスビット線と、
前記リファレンスセルと前記第２の電源線とを接続するリファレンスソース線とをさらに具備することを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えばリファレンスセルを用いてメモリセルのデータを読み出す不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（不揮発性メモリともいう）のデータ読み出し方式の１つに、リファレンスセルを使用する方式がある。不揮発性メモリの読み出しでは、オン状態のメモリセル（OnCell）と、オフ状態のメモリセル（OffCell）とが流す電流の差によって、“１”データと“０”データとを読み分けている。ここで、OnCellとは読み出し時のバイアスで電流を流す状態のメモリセルのことであり、OffCellとは同じバイアスで電流を流さない状態のメモリセルのことである。リファレンスセルは、メモリセルのオン状態とオフ状態とを切り分けるリファレンスとなる。
【０００３】
リファレンスセルが流す電流Ｉref、OnCellが流す電流Ｉcell共にプロセスのバラツキを持ち、Ｉref＜Ｉcellの関係が崩れると誤読み出しを起こすため、Ｉref max ＜ Ｉcell minとなるように設定される。Ｉcell minはＩcellの最小値、Ｉref maxはＩrefの最大値を表している。
【０００４】
誤読み出しを防ぐためには、Ｉref max と Ｉcell min との差を大きく取ることが有利であるが、Ｉrefが小さくなると読み出し動作が遅くなってしまう。信頼性を確保しつつ、読み出し速度を上げるには、メモリセルとリファレンスセルとのバラツキを小さくすることが必要となる。通常、リファレンスセルには、メモリセルと同じ構造のものが使用される。これは、プロセスのバラツキが発生しても、メモリセルとリファレンスセルとで同じ方向にバラツキ（例えば電流の増加或いは減少）を発生させることにより、リファレンスセルとメモリセルとのバラツキに差が発生しないようにするためである。
【０００５】
実際のチップ上では、配線抵抗による電圧降下の影響で、電源電圧がメモリセルとリファレンスセルとで異なり、回路設計時に余計なマージンを考慮する必要がある。具体的には、電源パッドに電源電圧Ｖｄｄを供給しても、各回路やメモリセル及びリファレンスセルに供給される高位電圧は、配線抵抗による電圧降下により電源電圧Ｖｄｄより低くなる。また、電源パッドに接地電圧Ｖｓｓを供給しても、各回路やメモリセル及びリファレンスセルに供給される低位電圧は、配線抵抗による電圧降下により接地電圧Ｖｓｓより高くなる。
【０００６】
メモリセル及びリファレンスセルに供給される電圧は、配線長や動作時の電流によって変化するため、レイアウトによっては、リファレンスセルの高位電圧がメモリセルのそれよりも高くなり、また、リファレンスセルの低位電圧がメモリセルのそれよりも低くなることがある。配線抵抗の電圧降下により電源電圧Ｖｄｄが低くなったり、接地電圧Ｖｓｓが高くなったりすると、Ｉcell及びＩrefが減少する。どの程度減少するかは、レイアウトを行うまではっきりせず、周辺回路の動作電流にも依存するため見積もりが難しい。見積もりを誤ると、Ｉref＜Ｉcellの関係が逆転して誤読み出しの原因となる。
【０００７】
よって、配線抵抗の電圧降下分を見込んでＩrefの設定を下げることが必要となるが、レイアウトに依存すること、他の回路の影響を正確に見積もるのが難しいことから、余裕を大きく取らねばならない。このため、回路設計を複雑にし、かつ読み出し時間が遅くなるという問題がある。
【０００８】
また、この種の関連技術として、リファレンスセルを用いたデータ読み出し方法が開示されている（特許文献１参照）。
【特許文献１】特開平１１−６６８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、回路設計を容易にし、かつ誤読み出しを防ぐことが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一視点に係る不揮発性半導体記憶装置は、第１の電源が供給される第１の電源パッドと、第２の電源が供給される第２の電源パッドと、前記第１の電源パッドに電気的に接続された第１の電源線と、前記第２の電源パッドに電気的に接続された第２の電源線と、前記第１の電源線と前記第２の電源線との間にそれぞれ電気的に接続され、かつそれぞれが複数の閾値電圧を有する複数のメモリセルと、前記第１の電源線と前記第２の電源線との間に電気的に接続され、かつオン状態のメモリセルとオフ状態のメモリセルとを切り分けるのに用いられるリファレンスセルとを具備し、前記リファレンスセルは、前記第１の電源線及び前記第２の電源線の終端に配置される。
【発明の効果】
【００１１】
本発明によれば、回路設計を容易にし、かつ誤読み出しを防ぐことが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
［概要］
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の概要を説明する概略図である。不揮発性半導体記憶装置は、ｎ（ｎは自然数）個のメモリセルＭＣ１〜ＭＣｎを備えている。各メモリセルＭＣは、不揮発性記憶素子から構成される。不揮発性記憶素子の種類は特に限定されず、様々な種類のものを使用することができる。
【００１４】
メモリセルＭＣは、複数の閾値電圧を有している。これにより、メモリセルＭＣは、供給されるバイアスに対して、オン状態及びオフ状態のいずれかをとりうる。
【００１５】
さらに、不揮発性半導体記憶装置は、メモリセルＭＣからデータを読み出す際のタイミングを制御するために使用されるリファレンスセルＲＣを備えている。リファレンスセルＲＣは、基本的にはメモリセルＭＣと同じ構成を有しており、メモリセルＭＣの製造バラツキ、劣化、電圧特性、温度特性等がリファレンスセルＲＣにも反映されるようになっている。
【００１６】
ｎ個のメモリセルＭＣ、及びリファレンスセルＲＣはそれぞれ、それらの高位電源端子が高位側電源線３に電気的に接続され、それらの低位電源端子が低位側電源線４に電気的に接続されている。高位側電源線３の一端は、電源電圧Ｖｄｄが供給される電源パッド（Ｖｄｄ Ｐａｄ）１に電気的に接続されている。低位側電源線４の一端は、接地電圧Ｖｓｓ（例えば０Ｖ）が供給される電源パッド（Ｖｓｓ Ｐａｄ）２に電気的に接続されている。
【００１７】
ここで、リファレンスセルＲＣは、高位側電源線３の終端、及び低位側電源線４の終端に電気的に接続されている。すなわち、リファレンスセルＲＣは、電源パッド（Ｖｄｄ Ｐａｄ）１、及び電源パッド（Ｖｓｓ Ｐａｄ）２から最も遠い位置に配置されている。
【００１８】
図１において、Ｒ１、Ｒ２、及びＲ３は高位側電源線３の配線抵抗、Ｉ１、Ｉ２、及びＩ３はそれらの配線抵抗を流れる電流、Ｖ１、Ｖ２、及びＶ３は図１に示したそれぞれのノードの電圧である。また、Ｒ４、Ｒ５、及びＲ６は低位側電源線４の配線抵抗、Ｉ４、Ｉ５、及びＩ６はそれらの配線抵抗を流れる電流、Ｖ４、Ｖ５、及びＶ６は図１に示したそれぞれのノードの電圧である。例えば、Ｖ１＝Ｖｄｄ−Ｒ１×Ｉ１で求められ、Ｖ４＝Ｖｓｓ＋Ｒ４×Ｉ４で求められる。従って、リファレンスセルＲＣの高位電源端子に供給されるＶ３は、高位側電源線３のうちで最も低い電圧である。また、リファレンスセルＲＣの低位電源端子に供給されるＶ６は、低位側電源線４のうちで最も高い電圧である。
【００１９】
データの読み出しでは、オン状態のメモリセル（OnCell）とオフ状態のメモリセル（OffCell）とがそれぞれ流す電流の差で、“１”データと“０”データとを読み分けている。なお、OnCellとは読み出し時のバイアスで電流を流すメモリセルＭＣのことであり、OffCellとは同じバイアスで電流を流さないメモリセルＭＣのことである。リファレンスセルＲＣは、OnCellとOffCellとを切り分けるリファレンスとなる。
【００２０】
OnCellが流す電流をＩcell、リファレンスセルＲＣが流す電流をＩrefとすると、Ｉcell＞Ｉrefの関係を満足するように設定される。これらＩcell及びＩref共にバラツキがあり、上記関係が崩れると誤読み出しを起こしてしまう。このため、Ｉcellの最小値をＩcell min、Ｉrefの最大値をＩref maxとすると、Ｉcell min ＞Ｉref max の関係を満足するように設定される。
【００２１】
図２は、配線抵抗による電圧降下がない場合と電圧降下がある場合とにおけるＩcellとＩrefとの関係を示す図である。Ｉcell maxはＩcellの最大値、Ｉref minはＩrefの最小値を表している。配線抵抗による電圧降下がない場合において、Ｉcell minとＩref maxとの余裕Ｍ１を最小限に設定する。これにより、読み出し速度を高速化することができる。
【００２２】
メモリセルＭＣ及びリファレンスセルＲＣを図１のように配置することで、リファレンスセルＲＣに印加される電圧差（Ｖ３−Ｖ６）を全てのメモリセルＭＣのそれよりも小さくすることができる。よって、電圧降下がある場合のＩcell minとＩref maxとの余裕Ｍ２は、電圧降下がない場合の余裕Ｍ１より大きくなることはあっても、小さくなることはない。すなわち、配線抵抗に起因する電圧降下によるＩrefの減少ΔＩrefと、Ｉcellの減少ΔＩcellとの関係は常にΔＩcell＜ΔＩrefが保たれる。
【００２３】
この結果、Ｉcell＞Ｉrefの関係が逆転するのを防ぐことができるため、誤読み出しを防ぐことが可能となる。また、回路設計時にメモリセルＭＣ及びリファレンスセル間の配線抵抗による電圧降下を考慮しなくてよくなり、回路設計の効率化、余裕Ｍ１を最小限に設定することによる読み出し速度の向上を図ることが可能となる。
【００２４】
［実施例］
本実施形態は、様々な種類の不揮発性半導体記憶装置に適用することが可能であり、以下に、フラッシュメモリを一例として説明する。図３は、本発明の一実施例に係る不揮発性半導体記憶装置１０の構成を示すブロック図である。不揮発性半導体記憶装置１０は、書き込み回路１９、アドレスバッファ２３、ライトステートマシーン２４、及び電圧生成回路２５を備えている。
【００２５】
書き込み回路１９は、外部から書き込みデータＷＤを受ける。書き込み回路１９は、ビット線ＢＬ毎に設けられたラッチ回路を備えており、このラッチ回路が書き込みデータＷＤをラッチする。
【００２６】
アドレスバッファ２３は、外部からアドレス信号ＡＤＤを受ける。そして、アドレスバッファ２３は、アドレス信号ＡＤＤのうちカラムアドレス信号をカラムデコーダ１５に送り、ロウアドレス信号をワード線用ロウデコーダ１２及び選択ゲート線用ロウデコーダ１３に送る。
【００２７】
ライトステートマシーン２４は、外部からコマンドＣＭＤを受ける。そして、このコマンドＣＭＤに基づいて、不揮発性半導体記憶装置１０に含まれる各回路の動作を制御し、データの書き込み、消去、及び読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００２８】
電圧生成回路２５は、データの書き込み、消去、及び読み出しに必要な各種の電圧を生成し、これらの電圧を、ワード線用ロウデコーダ１２、選択ゲート線用ロウデコーダ１３、及び書き込み回路１９に供給する。
【００２９】
以下に、より具体的な不揮発性半導体記憶装置１０の構成について説明する。図４は、メモリセルアレイ１１を中心に示した不揮発性半導体記憶装置１０の構成を示す回路図である。メモリセルアレイ１１は、マトリクス状に配置されたｍ×ｎ個（ｍ、ｎは、それぞれ自然数）のメモリセルＭＣを備えている。各メモリセルＭＣは、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。
【００３０】
メモリセルトランジスタＭＴは、半導体基板上に、ゲート絶縁膜、電荷蓄積層（浮遊ゲート電極）、ゲート間絶縁膜、及び制御ゲート電極が順に積層された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。選択トランジスタＳＴは、例えば、ＮチャネルＭＯＳＦＥＴから構成される。そして、メモリセルトランジスタＭＴのソースが選択トランジスタＳＴのドレインに接続されることで、メモリセルトランジスタＭＴと選択トランジスタＳＴとは直列に接続されている。
【００３１】
メモリセルアレイ１１には、列方向に延在するｎ本のビット線ＢＬ１〜ＢＬｎ、及び列方向に延在するｎ本のソース線ＳＬ１〜ＳＬｎが配列されている。また、メモリセルアレイ１１には、行方向に延在するｍ本のワード線ＷＬ１〜ＷＬｍ、及び行方向に延在するｍ本の選択ゲート線ＳＧ１〜ＳＧｍが配列されている。
【００３２】
同一列に含まれるｍ個のメモリセルＭＣはそれぞれ、それらに含まれるメモリセルトランジスタＭＴのドレインが共通のビット線ＢＬに接続され、また、それらに含まれる選択トランジスタＳＴのソースが共通のソース線ＳＬに接続されている。
【００３３】
同一行に含まれるｎ個のメモリセルＭＣはそれぞれ、それらに含まれるメモリセルトランジスタＭＴのゲートが共通のワード線ＷＬに接続され、また、それらに含まれる選択トランジスタＳＴのゲートが共通の選択ゲート線ＳＧに接続されている。
【００３４】
また、不揮発性半導体記憶装置１０は、データの読み出しタイミングを制御するために使用されるリファレンスセルＲＣを備えている。リファレンスセルＲＣは、基本的にはメモリセルＭＣと同じ構成を有しており、メモリセルＭＣの製造バラツキ、劣化、電圧特性、温度特性等がリファレンスセルＲＣにも反映されるようになっている。従って、リファレンスセルＲＣは、リファレンスセルトランジスタＲＭＴと選択トランジスタＲＳＴとを有している。
【００３５】
リファレンスセルトランジスタＲＭＴは、メモリセルＭＣに含まれるメモリセルトランジスタＭＴと同様の積層ゲート構造を有しているが、浮遊ゲート電極と制御ゲート電極とが電気的に接続されている。選択トランジスタＲＳＴは、メモリセルＭＣに含まれる選択トランジスタＳＴと同様に、ＮチャネルＭＯＳトランジスタから構成される。そして、リファレンスセルトランジスタＲＭＴのソースが選択トランジスタＲＳＴのドレインに接続されることで、リファレンスセルトランジスタＲＭＴと選択トランジスタＲＳＴとは直列に接続されている。
【００３６】
リファレンスセルトランジスタＲＭＴのドレインは、列方向に延在するリファレンスビット線ＲＢＬに接続されている。リファレンスセルトランジスタＲＭＴのゲートは、リファレンス電流制御回路（Ｉref制御回路）２２に接続されている。Ｉref制御回路２２は、リファレンスセルトランジスタＲＭＴのゲート電圧を制御することで、リファレンスセルＲＣが流す電流Ｉrefの大きさを制御する。
【００３７】
選択トランジスタＲＳＴのソースは、リファレンスソース線ＲＳＬに接続されている。選択トランジスタＲＳＴのゲートは、行方向に延在する選択ゲート線ＲＳＧに接続されている。
【００３８】
ワード線ＷＬ１〜ＷＬｍは、ワード線用ロウデコーダ１２に接続されている。ワード線用ロウデコーダ１２は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ワード線用ロウデコーダ１２は、データの書き込み時に、ロウアドレスデコード信号に基づいて、ワード線ＷＬ１〜ＷＬｍのいずれかを選択する。
【００３９】
選択ゲート線ＳＧ１〜ＳＧｍ、及び選択ゲート線ＲＳＧは、選択ゲート線用ロウデコーダ１３に接続されている。選択ゲート線用ロウデコーダ１３は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、選択ゲート線用ロウデコーダ１３は、データの読み出し時に、ロウアドレスデコード信号に基づいて、選択ゲート線ＳＧ１〜ＳＧｍのいずれかを選択する。さらに、選択ゲート線用ロウデコーダ１３は、データの読み出し時に、選択ゲート線ＲＳＧを選択する。
【００４０】
ビット線ＢＬ１〜ＢＬｎ、及びリファレンスビット線ＲＢＬはそれぞれ、カラム選択回路１４、センスアンプ回路１６、及びプリチャージ回路１７を介して、高位側電源線３に電気的に接続されている。高位側電源線３の一端は、電源電圧Ｖｄｄ（例えば１．５Ｖ）が供給される電源パッド（Ｖｄｄ Ｐａｄ）１に電気的に接続されている。
【００４１】
カラム選択回路１４は、ビット線ＢＬ１〜ＢＬｎ、及びリファレンスビット線ＲＢＬに対応したｎ＋１個のスイッチ素子から構成されている。各スイッチ素子は、例えばＮチャネルＭＯＳＦＥＴから構成される。スイッチ素子は、そのソースがこれに対応する１本のビット線に接続され、そのドレインがセンスアンプ回路１６及びプリチャージ回路１７に接続され、ゲートがカラムデコーダ１５に接続されている。
【００４２】
カラムデコーダ１５は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムデコーダ１５は、カラムアドレスデコード信号に基づいて、カラム選択回路１４に含まれるスイッチ素子のオン／オフを制御する。
【００４３】
センスアンプ回路１６は、ロウデコーダ１３及びカラムデコーダ１５によって選択されたメモリセルＭＣからの読み出しデータを検知及び増幅する。センスアンプ回路１６により増幅された読み出しデータは、出力回路１８から出力データＤＯＵＴとして外部に出力される。
【００４４】
プリチャージ回路１７は、データ読み出しの直前に、ビット線ＢＬ１〜ＢＬｎ、及びリファレンスビット線ＲＢＬを所定電圧に充電する。
【００４５】
ソース線ＳＬ１〜ＳＬｎ、及びリファレンスソース線ＲＳＬはそれぞれ、ソース線用ゲート回路２０を介して、低位側電源線４に電気的に接続されている。低位側電源線４の一端は、接地電圧Ｖｓｓが供給される電源パッド（Ｖｓｓ Ｐａｄ）２に電気的に接続されている。
【００４６】
ソース線用ゲート回路２０は、ソース線ＳＬ１〜ＳＬｎ、及びリファレンスソース線ＲＳＬに対応したｎ＋１個のスイッチ素子から構成されている。各スイッチ素子は、例えばＮチャネルＭＯＳＦＥＴから構成される。スイッチ素子は、そのドレインがこれに対応する１本のソース線に接続され、そのドレインが低位側電源線４に接続され、そのゲートがソース線ドライバ２１に接続されている。
【００４７】
ソース線ドライバ２１は、データの読み出し時に、ソース線用ゲート回路２０をオン状態に設定し、一方、データの書き込み及び消去時に、ソース線用ゲート回路２０をオフ状態に設定する。
【００４８】
次に、センスアンプ回路１６及びプリチャージ回路１７の構成について説明する。図５は、センスアンプ回路１６及びプリチャージ回路１７の構成を示す回路図である。
【００４９】
センスアンプ回路１６は、ｎ本のビット線ＢＬ１〜ＢＬｎ、及び１本のリファレンスビット線ＲＢＬにそれぞれ対応したｎ＋１個のセンスアンプ１６−１〜１６−ｎ、及び１６−Ｒを備えている。以下、センスアンプ１６−１の構成を代表して説明するが、センスアンプ１６−２〜１６−ｎ、及び１６−Ｒの構成も同じである。
【００５０】
センスアンプ１６−１には、例えばインバータ回路が用いられ、このインバータ回路は、ＰＭＯＳＦＥＴ１６Ａ及びＮＭＯＳＦＥＴ１６Ｂから構成されている。ＰＭＯＳＦＥＴ１６Ａのソースは、高位側電源線３に接続されている。ＰＭＯＳＦＥＴ１６Ａのゲートは、ビット線ＢＬ１、及びＮＭＯＳＦＥＴ１６Ｂのゲートに接続されている。ＰＭＯＳＦＥＴ１６Ａのドレインは、ＮＭＯＳＦＥＴ１６Ｂのドレインに接続されている。ＮＭＯＳＦＥＴ１６Ｂのソース端子は、接地されている。
【００５１】
センスアンプ１６−１は、ビット線ＢＬ１のデータ（電位）を反転し、センス信号ＳＡＯＵＴ１を出力する。このセンス信号ＳＡＯＵＴ１は、出力回路１８に送られる。同様に、センスアンプ１６−Ｒは、リファレンスビット線ＲＢＬのデータ（電位）を反転し、センス信号ＲＳＡＯＵＴを出力する。このセンス信号ＲＳＡＯＵＴも、出力回路１８に送られる。
【００５２】
プリチャージ回路１７は、ｎ本のビット線ＢＬ１〜ＢＬｎ、及び１本のリファレンスビット線ＲＢＬにそれぞれ対応したｎ＋１個のプリチャージ回路１７−１〜１７−ｎ、及び１７−Ｒを備えている。さらに、プリチャージ回路１７は、プリチャージレベル設定回路１７Ｃを備えている。以下、プリチャージ回路１７−１の構成を代表して説明するが、プリチャージ回路１７−２〜１７−ｎ、及び１７−Ｒの構成も同じである。
【００５３】
プリチャージ回路１７−１は、ＰＭＯＳＦＥＴ１７Ａ及びＮＭＯＳＦＥＴ１７Ｂを備えている。ＰＭＯＳＦＥＴ１７Ａのソースは、高位側電源線３に接続されている。ＰＭＯＳＦＥＴ１７Ａのゲートには、ライトステートマシーン２４からプリチャージ信号ＰＲＥＢが供給される。このプリチャージ信号ＰＲＥＢは、プリチャージ動作時にローレベル、非プリチャージ動作時にハイレベルに設定される。ＰＭＯＳＦＥＴ１７Ａのドレインは、ＮＭＯＳＦＥＴ１７Ｂのドレインに接続されている。ＮＭＯＳＦＥＴ１７Ｂのゲートは、プリチャージレベル設定回路１７Ｃに接続されている。ＮＭＯＳＦＥＴ１７Ｂのソースは、ビット線ＢＬ１に接続されている。
【００５４】
プリチャージレベル設定回路１７Ｃは、プリチャージ信号ＰＲＥＢがローレベルになると、全てのＮＭＯＳＦＥＴ１７Ｂをオン状態に設定する。そして、プリチャージレベル設定回路１７Ｃは、例えばリファレンスビット線ＲＢＬの電位を検出し、リファレンスビット線ＲＢＬの電位が所定電位に到達すると、ＮＭＯＳＦＥＴ１７Ｂをオフ状態に設定する。このプリチャージレベル設定回路１７Ｃの動作によって、ビット線ＢＬ１〜ＢＬｎ、及びリファレンスビット線ＲＢＬが所定電位に充電される。
【００５５】
このプリチャージレベル設定回路１７Ｃの動作によって、充電後のビット線ＢＬ１〜ＢＬｎ、及びリファレンスビット線ＲＢＬの電圧は、電源電圧Ｖｄｄより低く設定される。これにより、放電時間を短くすることが可能となるため、読み出し時間を低減することができる。
【００５６】
次に、出力回路１８の構成について説明する。図６は、出力回路１８の構成を示す回路図である。
【００５７】
出力回路１８は、ｎ本のビット線ＢＬ１〜ＢＬｎに対応したｎ個の遅延フリップフロップ（Ｄ−ＦＦ）１８−１〜１８−ｎを備えている。以下、フリップフロップ１８−１の構成を代表して説明するが、フリップフロップ１８−２〜１８−ｎの構成も同じである。
【００５８】
フリップフロップ１８−１は、入力端子Ｄ、出力端子Ｑ、及びクロック端子ＣＰを備えている。入力端子Ｄには、センスアンプ１６−１からセンス信号ＳＡＯＵＴ１が入力される。クロック端子ＣＰには、センスアンプ１６−Ｒからセンス信号ＲＳＡＯＵＴが入力される。フリップフロップ１８−１は、センス信号ＲＳＡＯＵＴがハイレベルになると、入力端子Ｄのデータを出力端子Ｑから出力データＤＯＵＴ１として出力する。
【００５９】
次に、データの消去動作、書き込み動作、及び読み出し動作について順に説明する。
【００６０】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルＭＣについて一括して行われる。従って、図４の例であると、メモリセルアレイ１１に含まれる全てのメモリセルＭＣのデータが同時に消去される。データが消去されたメモリセルはオン状態となり、本回路例では“１”データを保持する状態となる。
【００６１】
まず、ロウデコーダ１２は、全てのワード線ＷＬ１〜ＷＬｍに負電圧ＶＢＢを印加する。また、ウェル領域には、高電圧Ｖｐｐが印加される。その結果、メモリセルトランジスタＭＴの浮遊ゲート電極から電子がＦＮ tunnelingによってウェル領域に引き抜かれる。これにより、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００６２】
この際、全ての選択ゲート線ＳＧ１〜ＳＧｍには、ロウデコーダ１３によって、負電圧ＶＢＢが印加される。また、ソース線ドライバ２１は、ソース線用ゲート回路２０に含まれる全てのＮチャネルＭＯＳＦＥＴをオフ状態に設定する。これにより、選択トランジスタＳＴと電源線４とは電気的に分離される。
【００６３】
＜書き込み動作＞
データの書き込みは、いずれかのワード線ＷＬに接続された全てのメモリセルＭＣに対して一括して行われる。そして、メモリセルトランジスタＭＴの浮遊ゲート電極に電子を注入するか否かで“０”データ、“１”データを書き分ける。電子が注入されたメモリセルはオフ状態となり、“０”データを保持する状態へと変化する。浮遊ゲート電極への電子の注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００６４】
まず、図示せぬ入力端子から書き込みデータ（“１”、“０”）が入力される。そして、この書き込みデータが、ビット線毎に設けられたラッチ回路（図３の書き込み回路１９に含まれる）のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ラッチ回路の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、ラッチ回路の出力は低電圧側、すなわちＶＢＢ（例えば−６Ｖ）となる。これらの電圧が、対応するビット線に印加される。
【００６５】
次に、ロウデコーダ１２が、ワード線ＷＬ１〜ＷＬｍのいずれかを選択し、選択ワード線に高電圧Ｖｐｐ（例えば１０Ｖ）を印加する。また、ロウデコーダ１３は、選択ゲート線ＳＧ１〜ＳＧｍに負電圧ＶＢＢ（−６Ｖ）を印加する。また、メモリセルＭＣが形成される半導体基板（ウェル領域）には、負電圧ＶＢＢ（−６Ｖ）が印加される。従って、全ての選択トランジスタＳＴはオフ状態となる。さらに、ソース線ドライバ２１は、ソース線用ゲート回路２０に含まれる全てのＮチャネルＭＯＳＦＥＴをオフ状態に設定する。これにより、選択トランジスタＳＴと電源線４とは電気的に分離される。
【００６６】
上記の結果、“１”データ、又は“０”データに対応する電位が、ビット線ＢＬ１〜ＢＬｎを介してメモリセルトランジスタＭＴのドレインに印加される。すなわち、“１”データを保持すべきメモリセルトランジスタＭＴのドレインには０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレインにはＶＢＢ（−６Ｖ）が印加される。
【００６７】
従って、“１”データを保持すべきメモリセルトランジスタＭＴでは、ゲート−ドレイン間の電位差（１０Ｖ）が十分ではないので、浮遊ゲート電極に電子は注入されず、メモリセルトランジスタＭＴは負の閾値電圧を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート−ドレイン間の電位差（１６Ｖ）が大きいため、浮遊ゲート電極に電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値電圧は正に変化する。このようにして、選択ワード線に接続された全てのメモリセルＭＣに一括してデータが書き込まれる。
【００６８】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された全てのメモリセルＭＣに対して一括して行われる。
【００６９】
まず、ビット線ＢＬ１〜ＢＬｍ、及びリファレンスビット線ＲＢＬは、プリチャージ回路１７によって、所定電圧（例えば１Ｖ）に充電される。この際、ソース線ドライバ２１は、ソース線用ゲート回路２０に含まれる全てのＮチャネルＭＯＳＦＥＴをオフ状態に設定する。
【００７０】
次に、ロウデコーダ１３が、選択ゲート線ＳＧ１〜ＳＧｍのいずれかを選択し、選択された選択ゲート線をハイレベル（例えばＶｄｄ）に設定する。非選択の選択ゲート線は全てローレベル（例えば０Ｖ）に設定される。従って、選択された選択ゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択の選択ゲート線に接続された選択トランジスタＳＴはオフ状態となる。また、ソース線ドライバ２１は、ソース線用ゲート回路２０に含まれる全てのＮチャネルＭＯＳＦＥＴをオン状態に設定する。これにより、選択メモリセルＭＣ内の選択トランジスタＳＴは、電源線４と電気的に接続される。また、ロウデコーダ１２は、全てのワード線ＷＬ１〜ＷＬｍをローレベル（０Ｖ）に設定する。
【００７１】
すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、“１”データが書き込まれているメモリセルＭＣでは、ビット線ＢＬからメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、電源線４に向かって電流Ｉcellが流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線ＢＬから電源線４に向かって電流は流れない。この結果、ビット線ＢＬ１〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１６−１〜１６−ｎが増幅することによって読み出し動作が行われる。
【００７２】
一方で、リファレンスセルＲＣに含まれるリファレンスセルトランジスタＲＭＴのゲートには、Ｉref制御回路２２から所望のＩrefが得られるようなゲート電圧が供給されており、リファレンスセルトランジスタＲＭＴもオン状態である。また、ロウデコーダ１３は、選択された選択ゲート線をハイレベルに設定するタイミングと同じタイミングで、リファレンスセルＲＣに含まれる選択トランジスタＲＳＴのゲートに接続された選択ゲート線ＲＳＧをハイレベルに設定する。
【００７３】
これにより、リファレンスセルＲＣでも、リファレンスビット線ＲＢＬからリファレンスセルトランジスタＲＭＴ及び選択トランジスタＲＳＴの電流経路を介して、電源線４に向かって電流Ｉrefが流れる。この結果、リファレンスビット線ＲＢＬの電位が変化し、その変化量をセンスアンプ１６−Ｒが増幅することによって読み出し動作が行われる。すなわち、センス信号ＲＳＡＯＵＴがローレベルからハイレベルに遷移する。
【００７４】
ここで、ワード線がローレベル（０Ｖ）の際にオン状態となるメモリセルＭＣが流す電流をＩcell、リファレンスセルＲＣが流す電流をＩrefとすると、Ｉcell＞Ｉrefの関係を満足するように設定される。これらＩcell及びＩref共にバラツキがあり、上記関係が崩れると誤読み出しを起こしてしまう。このため、Ｉcellの最小値をＩcell min、Ｉrefの最大値をＩref maxとすると、Ｉcell min ＞Ｉref max の関係を満足するように設定される。
【００７５】
図７は、ビット線ＢＬ及びリファレンスビット線ＲＢＬの電圧変化を示す図である。なお、メモリセルＭＣとリファレンスセルＲＣのバイアスは同じである。Ｉcell maxはＩcellの最大値、Ｉref minはＩrefの最小値を表している。ビット線ＢＬ及びリファレンスビット線ＲＢＬはそれぞれ、プリチャージ回路により所定電圧（例えば１Ｖ）に充電された後、Ｉcell及びＩrefにより放電されていく。図７に示すように、Ｉcell max、Ｉcell min、Ｉref max、Ｉref minの順に、ビット線ＢＬ或いはリファレンスビット線ＲＢＬが放電される時間が長くなる。そして、本実施形態では、Ｉcell minとＩref maxとの差を最小限に設定する。
【００７６】
図４に示すように、リファレンスセルＲＣは、高位側電源線３の終端、及び低位側電源線４の終端に接続されている。すなわち、リファレンスセルＲＣは、電源パッド（Ｖｄｄ Ｐａｄ）１、及び電源パッド（Ｖｓｓ Ｐａｄ）２から最も遠い位置に配置されている。従って、リファレンスセルＲＣの高位電源端子に供給される電圧は、高位側電源線３のうちで最も低い電圧である。また、リファレンスセルＲＣの低位電源端子に供給される電圧は、低位側電源線４のうちで最も高い電圧である。これにより、Ｉcell minとＩref maxとは、これらの差がより大きくなるため、Ｉcell＞Ｉrefの関係が逆転することはない。
【００７７】
図８は、不揮発性半導体記憶装置１０の読み出し動作を説明するタイミングチャートである。まず、プリチャージ信号ＰＲＥＢがローレベルに遷移することで、ビット線ＢＬ及びリファレンスビット線ＲＢＬが所定電圧に充電される。すると、センスアンプ回路１６によって、センス信号ＳＡＯＵＴ及びＲＳＡＯＵＴは、ローレベルに遷移する。
【００７８】
続いて、選択トランジスタ及びソース線用ゲート回路２０がオン状態になることで、ビット線ＢＬ及びリファレンスビット線ＲＢＬが電源線４を介して放電される。そして、Ｉcell＞Ｉrefの関係により、ビット線ＢＬの方がリファレンスビット線ＲＢＬよりも早く電位が下がるため、センス信号ＳＡＯＵＴが最初にハイレベルに遷移し、続いてセンス信号ＲＳＡＯＵＴがハイレベルに遷移する。この結果、センス信号ＳＡＯＵＴの状態が出力データＤＯＵＴに正確に反映される。
【００７９】
以上詳述したように本実施形態では、リファレンスセルＲＣを、高位側電源線３の終端、及び低位側電源線４の終端に電気的に接続するようにしている。よって、同じバイアスにおいて、Ｉcell min ＞Ｉref maxの関係を満たすようにメモリセルＭＣ及びリファレンスセルＲＣを構成すれば、レイアウト及び周辺回路の動作電流等に関わらず、Ｉcell＞Ｉrefの関係を保持することができる。これにより、誤読み出しを防ぐことが可能となる。
【００８０】
また、回路設計時にメモリセルＭＣ及びリファレンスセル間の配線抵抗による電圧降下を考慮しなくてもよいため、回路設計の効率化を図ることが可能となる、
また、Ｉcell minとＩref maxとの余裕を最小限に設定することができるため、読み出し速度を高速化することができる。
【００８１】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の概要を説明する概略図。
【図２】配線抵抗による電圧降下がない場合と電圧降下がある場合とにおけるＩcellとＩrefとの関係を示す図。
【図３】本発明の一実施例に係る不揮発性半導体記憶装置１０の構成を示すブロック図。
【図４】メモリセルアレイ１１を中心に示した不揮発性半導体記憶装置１０の構成を示す回路図。
【図５】センスアンプ回路１６及びプリチャージ回路１７の構成を示す回路図。
【図６】出力回路１８の構成を示す回路図。
【図７】ビット線ＢＬ及びリファレンスビット線ＲＢＬの電圧変化を示す図。
【図８】不揮発性半導体記憶装置１０の読み出し動作を説明するタイミングチャート。
【符号の説明】
【００８３】
ＭＣ…メモリセル、ＲＣ…リファレンスセル、ＭＴ…メモリセルトランジスタ、ＲＭＴ…リファレンスセルトランジスタ、ＳＴ，ＲＳＴ…選択トランジスタ、ＢＬ…ビット線、ＲＢＬ…リファレンスビット線、ＳＬ…ソース線、ＲＳＬ…リファレンスソース線、ＷＬ…ワード線、ＳＧ，ＲＳＧ…選択ゲート線、１…電源パッド（Ｖｄｄ Ｐａｄ）、２…電源パッド（Ｖｓｓ Ｐａｄ）、３…高位側電源線、４…低位側電源線、１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１２…ワード線用ロウデコーダ、１３…選択ゲート線用ロウデコーダ、１４…カラム選択回路、１５…カラムデコーダ、１６…センスアンプ回路、１６Ａ，１７Ａ…ＰＭＯＳＦＥＴ、１６Ｂ，１７Ｂ…ＮＭＯＳＦＥＴ、１７…プリチャージ回路、１７Ｃ…プリチャージレベル設定回路、１８…出力回路、１９…書き込み回路、２０…ソース線用ゲート回路、２１…ソース線ドライバ、２２…リファレンス電流制御回路（Ｉref制御回路）、２３…アドレスバッファ、２４…ライトステートマシーン、２５…電圧生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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