(57)【要約】【課題】  セル面積の著しい増加を招かず、しかし、ディスターブの問題を解決した不揮発性記憶素子を提供すること。【解決手段】  半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含む不揮発性半導体記憶装置。【選択図】  図１
2009239161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、
前記第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、
前記半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、
前記第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、
前記第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、前記第１のＰＭＯＳトランジスタは第８の端子を構成し、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセル
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、さらに、
前記半導体基板に形成され、前記第１のウェルと前記第２のウェルを包摂する第３のウェルを含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、さらに、
前記半導体基板に形成された第４のウェルと、
前記第４のウェルに形成され、第９の端子と前記第２のＮＭＯＳトランジスタのゲート及び前記第２のＰＭＯＳトランジスタのゲートとの間に接続された容量素子とを含むことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、前記第４のウェルは前記第９の端子に接続されたｐ型のウェルであり、前記容量素子はソースとドレインが前記第５の端子に共通接続され、ゲート前記第２のＮＭＯＳトランジスタのゲート及び前記第２のＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタであることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１〜４のいずれかに記載の不揮発性半導体記憶装置において、前記第１のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタはいずれも、ソース、ドレインの拡散層が対称構造を有していることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１〜４のいずれかに記載の不揮発性半導体記憶装置において、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのソース、ドレインの拡散層は非対称構造を有していることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置において、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのソース、ドレインの一方の拡散層はソース、ドレインの他方よりも不純物濃度が高いことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１〜４のいずれかに記載の不揮発性半導体記憶装置において、前記第２のＮＭＯＳトランジスタのゲートはｎ型のポリシリコン膜で構成され、前記第２のＰＭＯＳトランジスタのゲートはｐ型のポリシリコン膜で構成され、前記ｎ型のポリシリコン膜の面積と前記ｐ型のポリシリコン膜の面積が等しいことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１〜４のいずれかに記載の不揮発性半導体記憶装置において、前記第２のＮＭＯＳトランジスタのゲートはｎ型のポリシリコン膜で構成され、前記第２のＰＭＯＳトランジスタのゲートはｐ型のポリシリコン膜で構成され、前記ｎ型のポリシリコン膜の面積と前記ｐ型のポリシリコン膜の面積が異なることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、前記ｎ型のポリシリコン膜の面積が前記ｐ型のポリシリコン膜の面積よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９記載の不揮発性半導体記憶装置において、前記ｎ型のポリシリコン膜の面積が前記ｐ型のポリシリコン膜の面積よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１又は２に記載の不揮発性半導体記憶装置において、前記メモリセルを２つ組み合わせて第１のメモリセルと第２のメモリセルとからなるメモリセルペア構成し、前記第１のメモリセルの前記第７の端子と前記第２のメモリセルの前記第７の端子を共通に接続し、前記第１のメモリセルの前記第８の端子と前記第２のメモリセルの前記第８の端子を共通に接続し、前記第１のメモリセルの前記第１の端子と前記第２のメモリセルの前記第１の端子を共通に接続し、前記第１のメモリセルの前記第４の端子と前記第２のメモリセルの前記第４の端子を共通に接続してメモリセルペアを構成したことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項３に記載の不揮発性半導体記憶装置において、前記メモリセルを２つ組み合わせて第１のメモリセルと第２のメモリセルとからなるメモリセルペア構成し、前記第１のメモリセルの前記第７の端子と前記第２のメモリセルの前記第７の端子を共通に接続し、前記第１のメモリセルの前記第８の端子と前記第２のメモリセルの前記第８の端子を共通に接続し、前記第１のメモリセルの前記第１の端子と前記第２のメモリセルの前記第１の端子を共通に接続し、前記第１のメモリセルの前記第４の端子と前記第２のメモリセルの前記第４の端子を共通に接続し、前記第１のメモリセルの前記第９の端子と前記第２のメモリセルの前記第９の端子を共通に接続してメモリセルペアを構成したことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１又は２記載の不揮発性半導体記憶装置において、前記メモリセルを行列状に複数個配置し、同一の行に属する前記メモリセルの前記第７の端子をそれぞれ共通に接続し、同一の行に属する前記メモリセルの前記第８の端子をそれぞれ共通に接続し、同一の列に属する前記メモリセルの前記第２の端子をそれぞれ共通に接続し、同一の列に属する前記メモリセルの前記第５の端子をそれぞれ共通に接続し、複数行複数列に属する前記メモリセルの前記第３の端子を共通に接続し、前記複数行複数列に属する前記メモリセルの前記第６の端子を共通に接続し、前記複数行複数列に属する前記メモリセルの前記第１の端子を共通に接続し、前記複数行複数列に属する前記メモリセルの前記第４の端子を共通に接続してメモリセルアレイを構成したことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項３記載の不揮発性半導体記憶装置において、前記メモリセルを行列状に複数個配置し、同一の行に属する前記メモリセルの前記第７の端子をそれぞれ共通に接続し、同一の行に属する前記メモリセルの前記第８の端子をそれぞれ共通に接続し、同一の列に属する前記メモリセルの前記第２の端子をそれぞれ共通に接続し、同一の列に属する前記メモリセルの前記第５の端子をそれぞれ共通に接続し、同一の行に属する前記メモリセルの前記第９の端子をそれぞれ共通に接続し、複数行複数列に属する前記メモリセルの前記第３の端子を共通に接続し、前記複数行複数列に属する前記メモリセルの前記第６の端子を共通に接続し、前記複数行複数列に属する前記メモリセルの前記第１の端子を共通に接続し、前記複数行複数列に属する前記メモリセルの前記第４の端子を共通に接続してメモリセルアレイを構成したことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１２記載の不揮発性半導体記憶装置において、前記メモリセルペアを行列状に複数個配置し、同一の行に属する前記メモリセルペアの前記第７の端子をそれぞれ共通に接続し、同一の行に属する前記メモリセルペアの前記第８の端子をそれぞれ共通に接続したことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１３記載の不揮発性半導体記憶装置において、前記メモリセルペアを行列状に複数個配置し、同一の行に属する前記メモリセルペアの前記第７の端子をそれぞれ共通に接続し、同一の行に属する前記メモリセルペアの前記第８の端子をそれぞれ共通に接続し、同一の行に属する前記メモリセルペアの前記第９の端子をそれぞれ共通に接続したことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置において、さらに、前記第２の端子から前記第３の端子へと流れる電流を基準電流と比較してデータを判別するセンスアンプを含むことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置において、さらに、前記第６の端子から前記第５の端子へと流れる電流を基準電流と比較してデータを判別するセンスアンプを含むことを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１２乃至１３のいずれかに記載の不揮発性半導体記憶装置において、さらに、前記第１のメモリセルの前記第２の端子から前記第３の端子へと流れる電流と前記第２のメモリセルの前記第２の端子から前記第３の端子へと流れる電流とを比較してデータを判別するセンスアンプを含むことを特徴とする不揮発性半導体記憶装置。
【請求項２１】
請求項１２乃至１３のいずれかに記載の不揮発性半導体記憶装置において、さらに、前記第１のメモリセルの前記第６の端子から前記第５の端子へと流れる電流と前記第２のメモリセルの前記第６の端子から前記第５の端子へと流れる電流とを比較してデータを判別するセンスアンプを含むことを特徴とする不揮発性半導体記憶装置。
【請求項２２】
不揮発性半導体記憶装置の使用方法において、
前記不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、前記第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、前記半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、前記第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、前記第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、前記第１のＰＭＯＳトランジスタは第８の端子を構成し、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含み、
前記第２のＰＭＯＳトランジスタのドレインとゲートとの近傍にてＢＴＢＴ−ＨＥにより生成された電子を前記第２のＰＭＯＳトランジスタのゲートに注入することを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２３】
請求項２２記載の不揮発性半導体記憶装置の使用方法において、
前記注入は、前記第４の端子に正の電圧を印加しつつ行うことを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２４】
不揮発性半導体記憶装置の使用方法において、
前記不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、前記第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、前記半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、前記第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、前記第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、前記第１のＰＭＯＳトランジスタは第８の端子を構成し、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含み、
前記第２のＮＭＯＳトランジスタのゲートからドレインへとＦＮトンネル電流により電子の引き抜きを行うことを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２５】
請求項２２、２４記載の不揮発性半導体記憶装置の使用方法において、前記メモリセルが複数個含まれるメモリセルアレイ構成で、各々のメモリセルに対する書き込みデータに応じて、前記メモリセルの前記第２のＰＭＯＳトランジスタのゲートへの電子の注入と前記メモリセルの前記第２のＮＭＯＳトランジスタのゲートからの電子の引き抜きは同時に実施されることを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２６】
請求項２２、２４記載の不揮発性半導体記憶装置の使用方法において、前記メモリセルが複数個含まれるメモリセルアレイ構成で、各々のメモリセルに対する書き込みデータに応じて、前記メモリセルの前記第２のＰＭＯＳトランジスタのゲートへの電子の注入と前記メモリセルの前記第２のＮＭＯＳトランジスタのゲートからの電子の引き抜きは別のステップにて実施されることを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２７】
不揮発性半導体記憶装置の使用方法において、
前記不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、前記第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、前記半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、前記第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、前記第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、前記第１のＰＭＯＳトランジスタは第８の端子を構成し、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とする複数のメモリセルを含み、前記メモリセルを２つ組み合わせて第１のメモリセルと第２のメモリセルとからなるメモリセルペア構成し、前記第１のメモリセルの前記第７の端子と前記第２のメモリセルの前記第７の端子を共通に接続し、前記第１のメモリセルの前記第８の端子と前記第２のメモリセルの前記第８の端子を共通に接続し、前記第１のメモリセルの前記第１の端子と前記第２のメモリセルの前記第１の端子を共通に接続し、前記第１のメモリセルの前記第４の端子と前記第２のメモリセルの前記第４の端子を共通に接続してメモリセルペアを構成し
前記第１のメモリセルの前記第２のＰＭＯＳトランジスタのドレインとゲートとの近傍にてＢＴＢＴ−ＨＥにより生成された電子を前記第２のＰＭＯＳトランジスタのゲートに注入し、
前記第２のメモリセルの前記第２のＮＭＯＳトランジスタのゲートからドレインへとＦＮトンネル電流により電子の引き抜きを行うことを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２８】
請求項２７記載の不揮発性半導体記憶装置の使用方法において、前記第１のメモリセルの前記第２のＰＭＯＳトランジスタのゲートへの電子の注入と前記第２のメモリセルの前記第２のＮＭＯＳトランジスタのゲートからの電子の引き抜きは同時に実施されることを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項２９】
請求項２７記載の不揮発性半導体記憶装置の使用方法において、前記第１のメモリセルの前記第２のＰＭＯＳトランジスタのゲートへの電子の注入と前記第２のメモリセルの前記第２のＮＭＯＳトランジスタのゲートからの電子の引き抜きは別のステップにて実施されることを特徴とする不揮発性半導体記憶装置の使用方法。
【請求項３０】
請求項２９記載の不揮発性半導体記憶装置の使用方法において、前記不揮発性半導体記憶装置は、さらに、前記半導体基板に形成された第４のウェルと、前記第４のウェルに形成され、第９の端子と前記第２のＮＭＯＳトランジスタのゲート及び前記第２のＰＭＯＳトランジスタのゲートとの間に接続された容量素子とを含むことを特徴とする不揮発性半導体記憶装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み可能な不揮発性半導体記憶素子およびそれを備えた不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
内蔵ＳＲＡＭの容量の増大に伴うリダンダンシ（冗長化）の必要性、ＬＣＤドライバ等のボード実装後に個別のチューニングを実施する必要性、個人識別情報（ＩＤコード、暗号解読用キー、および、ＩＣカードの番号等）の多様な用途拡大等に伴って、低コストのヒューズの必要性が高まってきている。従来、標準ＣＭＯＳプロセスで形成可能なヒューズメモリとして、レーザや電流で溶断されるボリシリコンや配線メタル層を有するもの、電圧で破壊される絶縁ゲート膜を有するもの等があった。
【０００３】
しかし、このような溶断する部分や絶縁破壊する部分を有するヒューズメモリは、一度しかプログラムできないため上述のような書き換えが必要な用途には適さない。一方、フローティングゲート型の不揮発性記憶素子であれば、電気的に消去・書込みが可能なヒューズを作成することができるが、フローティングゲートを形成するために従来のフラッシュメモリと同じような標準ＣＭＯＳプロセスに付加的なプロセスを導入する必要があるため、コスト的観点から見合わない。そこで、標準ＣＭＯＳプロセス（１層ポリ）でフローティングゲート型の不揮発性記憶素子を実現するための各種提案がなされている。
【０００４】
米国特許７２２１５９６号（特許文献１）で示される標準ＣＭＯＳプロセス（１層ポリ）で実現したフローティングゲート型の不揮発性記憶素子を図５９に示す。
【０００５】
図５９の不揮発性記憶素子４２は、ＰＭＯＳトランジスタＭ０、Ｍ１、Ｍｓ０、Ｍｓ１、Ｍ０ｃ、Ｍ１ｃ、Ｍ０ｔ及びＭ１ｔから構成され、うち、ＰＭＯＳトランジスタＭ０ｃ、Ｍ１ｃ、Ｍ０ｔ及びＭ１ｔはそれぞれ、ソースとドレインが共通接続されたＭＯＳキャパシタとして機能している。ＰＭＯＳトランジスタＭ０ｃからなるＭＯＳキャパシタの容量Ｃ０ｃと、ＰＭＯＳトランジスタＭ０ｔからなるＭＯＳキャパシタの容量Ｃ０ｔとを比較すると、Ｃ０ｃがＣ０ｔよりも大きい。同様に、ＰＭＯＳトランジスタＭ１ｃからなるＭＯＳキャパシタの容量Ｃ１ｃと、ＰＭＯＳトランジスタＭ１ｔからなるＭＯＳキャパシタの容量Ｃ１ｔとを比較すると、Ｃ１ｃがＣ１ｔよりも大きい。
【０００６】
ＰＭＯＳトランジスタＭｓ０及びＭｓ１は、選択トランジスタとして機能し、信号Ｖｒｏｗによってゲートが駆動される。ＰＭＯＳトランジスタＭ０、Ｍ０ｃ及びＭ０ｔの各ゲートは共通に接続されてフローティングゲートＦｇ０をなし、ＰＭＯＳトランジスタＭ１、Ｍ１ｃ及びＭ１ｔの各ゲートは共通に接続されてフローティングゲートＦｇ１をなしている。
【０００７】
フローティングゲートＦｇ１への電子注入は、Ｖ０に０Ｖ、Ｖ１に１０Ｖを印加することにより行い、同時に、フローティングゲートＦｇ０から電子が引き抜かれる。フローティングゲートＦｇ０への電子注入は、Ｖ０に１０Ｖ、Ｖ１に０Ｖを印加することにより行い、同時に、フローティングゲートＦｇ１から電子が引き抜かれる。
【０００８】
この不揮発性記憶素子においては、フローディングゲートに電子を出し入れするために、トランジスタのチャネル領域全面でのＦＮトンネル現象を用いる。ＦＮトンネル現象を低電圧で実施するためには、コントロールゲートの電圧を効率よくフローティングゲートに伝える（＝カップリング比を向上する）必要があり、このため、コントロールゲートとフローティングゲート間に大きなＭＯＳ型容量が必要となる。これにより、以下のとおりセル面積が大きくなるという問題があった。
【０００９】
図５９のメモリセルは全てＰＭＯＳで構成されているが、それぞれのＮウェルを３分割（Ｖ、Ｖ０、Ｖ１）する必要があり、レイアウト的にＮウェルの分離領域が必要となるため、メモリセル面積が大きくなるという問題がある。
【００１０】
加えて、ＦＮトンネル用ＭＯＳ容量Ｃ１ｔのゲート酸化膜を介してＦＮトンネル現象で電子の出し入れをするので、効率良くフローティングゲートＦｇ１電位を調整（カップリング比を向上）するために、カップリング用ＭＯＳ容量Ｃ１ｃをＣ１ｔと比較して相対的に大きくする必要がある。例えば、カップリング比を０．９とするためには、Ｃ１ｃはＣ１ｔと比較して約９倍の容量が必要となり、メモリセル面積増加の原因となる。
【００１１】
特開２００６−０６６５２９号（特許文献２）で示される標準ＣＭＯＳプロセス（１層ポリ）で実現したフローティングゲート型の不揮発性記憶素子を図６０及び図６１に示す。
【００１２】
この不揮発性記憶素子は、図６０に示すとおり、Ｐ型基板中に形成されたＰウェル２３とこれに隣接するＮウェル２４に延在して形成される。Ｐウェル２３中には、ｎ型拡散層２９及びｎ型拡散層３０（ＲＢＬ）とその間のチャネル３２上にゲート絶縁膜２５を介して配置されたゲート２６（ＲＷＬ）とから構成される選択トランジスタＳＴが形成される。Ｎウェル２４中には、ｎ型拡散層３３（ＰＷＬ／Ｖｓｓ）とｐ型拡散層２８（ＰＢＬ）とが形成される。ｐ型拡散層２８とｎ型拡散層２９の間の領域に延在するチャネル上にゲート絶縁膜２５を介してフローティングゲート２７が形成される。Ｐウェル２３上のフローティングゲート２７とＮウェル２４とｎ型拡散層２９がメモリトランジスタＭＴを構成し、Ｎウェル２４とフローティングゲート２７とでキャパシタＣ２を構成する。ＰＢＬとＰＷＬの各ノードはインジェクタ（ＣＪ）を構成する。
【００１３】
図６０の不揮発性記憶素子の等価回路が図６１に示されている。図６２には、スタンバイ（ＳＴＢＹ）、プログラム（ＰＧＭ）、消去（ＥＲＳ）及び読み出し（ＲＥＡＤ）の各動作における各ノードの電圧の印加条件が示されている。
【００１４】
この不揮発性記憶素子においては、フローティングゲート２７への電子注入動作として、ｐ型拡散層２８とフローティングゲート２７とのオーバーラップ領域３１で発生したＢＴＢＴ−ＨＥ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）モードを用い、フローティングゲート２７からの電子引き抜き動作として、ｎ型拡散層２９とフローティングゲート２７とのオーバーラップ領域でのＦＮトンネルモードを用いている。どちらの動作もＭＯＳトランジスタのチャネル領域全面ではなく、拡散層とフローティングゲートのオーバーラップ領域で起こる現象を用いているので、カップリング比を向上するための大きなＭＯＳ型容量が不要となり、セル面積を小さくできるというメリットがある。ただし、アレイ動作としては、データ書き込み時に非選択セルにディスターブストレスが印加されるため、動作マージンの観点で厳しくなるという問題点がある。
【００１５】
図６３に図６０の不揮発性記憶素子をアレイ状に構成した例が示されている。図中左上のセルが選択される場合は、ＲＷＬ＜０＞には０Ｖ、ＰＷＬ＜０＞にはＶＣＣ、ＲＷＬ＜１＞には０Ｖ、ＰＷＬ＜１＞には０Ｖがそれぞれ印加され、ＰＢＬ＜０＞には−４Ｖ、ＲＢＬ＜０＞には０Ｖ、ＰＢＬ＜１＞には０Ｖ、ＲＢＬ＜１＞には０Ｖがそれぞれ印加される。
【００１６】
この状態では、選択セルのＣ２に接合逆バイアスとしてＶＣＣ＋４Ｖが印加され、これがプログラム動作に寄与することになる。一方で、選択セルと同一の行に属するメモリセルにはいわゆるゲートディスターブ（Ｇａｔｅ  Ｄｉｓｔｕｒｂ）の問題が発生し、Ｃ２に接合逆バイアスであるＶＣＣが印加されてしまい、選択セルと同一の列に属するメモリセルにはいわゆるドレインディスターブ（Ｄｒａｉｎ  Ｄｉｓｔｕｒｂ）の問題が発生し、Ｃ２に接合逆バイアスである４Ｖが印加されてしまう。これらのセルはいわゆる半選択状態に置かれ、ディスターブストレスが残る（弱いＢＴＢＴ−ＨＥモード）。
【００１７】
【特許文献１】米国特許７２２１５９６号明細書
【特許文献２】特開２００６−０６６５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、上記問題を解決し、セル面積の著しい増加を招かず、しかし、ディスターブの問題を解決した不揮発性記憶素子を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明では、半導体基板と、半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含むことを特徴とする不揮発性半導体記憶装置を提供する（図１）。
【００２０】
本発明の不揮発性半導体記憶装置においては、さらに、半導体基板に形成され、第１のウェルと第２のウェルを包摂する第３のウェルを含んでもよい（図２）。
【００２１】
本発明の不揮発性半導体記憶装置においては、さらに、半導体基板に形成された第４のウェルと、第４のウェルに形成され、第９の端子と第２のＮＭＯＳトランジスタのゲート及び第２のＰＭＯＳトランジスタのゲートとの間に接続された容量素子とを含むことを特徴とする不揮発性半導体記憶装置を含んでもよく、第４のウェルは第９の端子に接続されたｐ型のウェルであり、容量素子はソースとドレインが第５の端子に共通接続され、ゲート第２のＮＭＯＳトランジスタのゲート及び第２のＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタであってもよい（図４０）。
【００２２】
本発明の不揮発性半導体記憶装置においては、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタはいずれも、ソース、ドレインの拡散層が対称構造を有していてもよく、非対称構造を有していてもよい。第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタのソース、ドレインの一方の拡散層はソース、ドレインの他方よりも不純物濃度が高くてもよい。
【００２３】
本発明の不揮発性半導体記憶装置においては、第２のＮＭＯＳトランジスタのゲートはｎ型のポリシリコン膜で構成され、第２のＰＭＯＳトランジスタのゲートはｐ型のポリシリコン膜で構成され、ｎ型のポリシリコン膜の面積とｐ型のポリシリコン膜の面積が等しくてもよく、面積が異なってもよい。ｎ型のポリシリコン膜の面積がｐ型のポリシリコン膜の面積よりも大きくてもよく、小さくてもよい（図８）。
【００２４】
さらに、本発明においては、メモリセルを２つ組み合わせて第１のメモリセルと第２のメモリセルとからなるメモリセルペア構成し、第１のメモリセルの第７の端子と第２のメモリセルの第７の端子を共通に接続し、第１のメモリセルの第８の端子と第２のメモリセルの第８の端子を共通に接続し、第１のメモリセルの第１の端子と第２のメモリセルの第１の端子を共通に接続し、第１のメモリセルの第４の端子と第２のメモリセルの第４の端子を共通に接続してメモリセルペアを構成したことを特徴とする不揮発性半導体記憶装置が提供される。第１のメモリセルの第９の端子と第２のメモリセルの第９の端子を共通に接続してもよい（図２２）。
【００２５】
さらに、本発明においては、メモリセルを行列状に複数個配置し、同一の行に属するメモリセルの第７の端子をそれぞれ共通に接続し、同一の行に属するメモリセルの第８の端子をそれぞれ共通に接続し、同一の列に属するメモリセルの第２の端子をそれぞれ共通に接続し、同一の列に属するメモリセルの第５の端子をそれぞれ共通に接続し、複数行複数列に属するメモリセルの第３の端子を共通に接続し、複数行複数列に属するメモリセルの第６の端子を共通に接続し、複数行複数列に属するメモリセルの第１の端子を共通に接続し、複数行複数列に属するメモリセルの第４の端子を共通に接続してメモリセルアレイを構成したことを特徴とする不揮発性半導体記憶装置が提供される（図１１）。同一の行に属するメモリセルの第９の端子をそれぞれ共通に接続してもよい（図４５）。
【００２６】
本発明においては、メモリセルペアを行列状に複数個配置し、同一の行に属するメモリセルペアの第７の端子をそれぞれ共通に接続し、同一の行に属するメモリセルペアの第８の端子をそれぞれ共通に接続したことを特徴とする不揮発性半導体記憶装置としてもよいし（図２７）、同一の行に属するメモリセルペアの第９の端子をそれぞれ共通に接続してもよい（図５２）。
【００２７】
本発明の不揮発性半導体記憶装置においては、さらに、第２の端子から第３の端子へと流れる電流を基準電流と比較してデータを判別するセンスアンプを含んでもよいし、第６の端子から第５の端子へと流れる電流を基準電流と比較してデータを判別するセンスアンプを含んでもよい（図１７、図１８）。また、第１のメモリセルの第２の端子から第３の端子へと流れる電流と第２のメモリセルの第２の端子から第３の端子へと流れる電流とを比較してデータを判別するセンスアンプを含んでもよいし、第１のメモリセルの第６の端子から第５の端子へと流れる電流と第２のメモリセルの第６の端子から第５の端子へと流れる電流とを比較してデータを判別するセンスアンプを含んでもよい（図３５、図３７）。
【００２８】
上記課題を達成するため、本発明では、不揮発性半導体記憶装置の使用方法において、不揮発性半導体記憶装置は、半導体基板と、半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含み、第２のＰＭＯＳトランジスタのドレインとゲートとの近傍にてＢＴＢＴ−ＨＥにより生成された電子を第２のＰＭＯＳトランジスタのゲートに注入することを特徴とする不揮発性半導体記憶装置の使用方法を提供する。
【００２９】
本発明の不揮発性半導体記憶装置の使用方法においては、ＢＴＢＴ−ＨＥ注入は、第４の端子に正の電圧を印加しつつ行ってもよい。
【００３０】
本発明の不揮発性半導体記憶装置の使用方法において、不揮発性半導体記憶装置は、半導体基板と、半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含み、第２のＮＭＯＳトランジスタのゲートからドレインへとＦＮトンネル電流により電子の引き抜きを行ってもよい。
【００３１】
本発明の不揮発性半導体記憶装置の使用方法においては、前記メモリセルが複数個含まれるメモリセルアレイ構成で、各々のメモリセルに対する書き込みデータに応じて、前記メモリセルの前記第２のＰＭＯＳトランジスタのゲートへの電子の注入と前記メモリセルの前記第２のＮＭＯＳトランジスタのゲートからの電子の引き抜きは同時に実施されてもよく、別のステップにて実施されてもよい。
【００３２】
上記課題を達成するために、本発明では、不揮発性半導体記憶装置の使用方法において、不揮発性半導体記憶装置は、半導体基板と、半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とする複数のメモリセルを含み、メモリセルを２つ組み合わせて第１のメモリセルと第２のメモリセルとからなるメモリセルペア構成し、第１のメモリセルの第７の端子と第２のメモリセルの第７の端子を共通に接続し、第１のメモリセルの第８の端子と第２のメモリセルの第８の端子を共通に接続し、第１のメモリセルの第１の端子と第２のメモリセルの第１の端子を共通に接続し、第１のメモリセルの第４の端子と第２のメモリセルの第４の端子を共通に接続してメモリセルペアを構成し、第１のメモリセルの第２のＰＭＯＳトランジスタのドレインとゲートとの近傍にてＢＴＢＴ−ＨＥにより生成された電子を第２のＰＭＯＳトランジスタのゲートに注入し、第２のメモリセルの第２のＮＭＯＳトランジスタのゲートからドレインへとＦＮトンネル電流により電子の引き抜きを行うことを特徴とする不揮発性半導体記憶装置の使用方法を提供する。
【００３３】
本発明の不揮発性半導体記憶装置の使用方法においては、第１のメモリセルの第２のＰＭＯＳトランジスタのゲートへの電子の注入と第２のメモリセルの第２のＮＭＯＳトランジスタのゲートからの電子の引き抜きは同時に実施されてもよく、別のステップにて実施されてもよい。
【００３４】
本発明の不揮発性半導体記憶装置の使用方法においては、不揮発性半導体記憶装置は、さらに、半導体基板に形成された第４のウェルと、第４のウェルに形成され、第９の端子と第２のＮＭＯＳトランジスタのゲート及び第２のＰＭＯＳトランジスタのゲートとの間に接続された容量素子とを含んでもよい。
【００３５】
このように、本発明の特徴は、前述した特許文献２同様の動作メカニズムを使用しつつ、アレイ動作としてディスターブストレスのかからない構成を実現できる点である。しかも、本発明におけるＢＴＢＴ−ＨＥ注入及びＦＮトンネル電子引き抜きは同時に実行できるので、Ｄａｔａ”１”及びＤａｔａ”０”を同時に書き込むことができる。これは、バイト単位でのデータ書き換え可能なＥＥＰＲＯＭを標準ＣＭＯＳプロセスで実現できることを意味する。ＢＴＢＴ−ＨＥモード及びＦＮトンネルモード、どちらも動作電流が小さいため、低消費電力が求められるシステムに最適な構成を実現できる。
【発明の効果】
【００３６】
本発明においては、セル面積を小さくしつつ、書き込みディスターブ特性を改善でき、ペア構成にすることにより、センスマージンが拡大し信頼性が向上する。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【実施例１】
【００３８】
図１〜図２１を参照して本発明の実施例１を説明する。
【００３９】
図１に示すように、本発明の実施例１にかかる不揮発性半導体記憶装置のメモリセル１２０は、半導体基板１００と、半導体基板１００に形成されＰ＋拡散層１０３を介してＶＰＷに接続されたｐ型のウェル（Ｐ−ｗｅｌｌ）１０１と、Ｎ＋拡散層１０７を介してＶＮＷに接続されたｎ型のウェル（Ｎ−ｗｅｌｌ）１０２とに形成される。
【００４０】
ＮＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１２は、ウェル１０１に形成され、ＶＤＮとＶＳＮの間に直列に接続されている。Ｎ＋拡散層１０６はＶＤＮに接続され、Ｎ＋拡散層１０６とＮ＋拡散層１０５との間にＮＭＯＳトランジスタ１１１が形成される。Ｎ＋拡散層１０４はＶＳＮに接続され、Ｎ＋拡散層１０４とＮ＋拡散層１０５との間にＮＭＯＳトランジスタ１１２が形成される。
【００４１】
ＰＭＯＳトランジスタ１１３及びＰＭＯＳトランジスタ１１４は、ウェル１０２に形成され、ＶＤＰとＶＳＰの間に直列に接続されている。Ｐ＋拡散層１１０はＶＤＰに接続され、Ｐ＋拡散層１１０とＰ＋拡散層１０９との間にＰＭＯＳトランジスタ１１４が形成される。Ｐ＋拡散層１０８はＶＳＰに接続され、Ｐ＋拡散層１０８とＰ＋拡散層１０９との間にＰＭＯＳトランジスタ１１３が形成される。
【００４２】
ＮＭＯＳトランジスタ１１１のゲートはＶＧＮに接続され、ＰＭＯＳトランジスタ１１４のゲートはＶＧＰに接続され、ＮＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３のゲートは共通に接続され（ｓｈｏｒｔ）、かつ、フローティング状態にあるフローティングゲートＦＧとして機能する。このフローティングゲートＦＧへの電子の蓄積状態に応じてデータを記憶する。
【００４３】
フローティングゲートＦＧへの電子の注入は、ＰＭＯＳトランジスタ１１３のドレインである拡散層１０９から、ＢＴＢＴ−ＨＥ動作によってビット単位で行う。フローティングゲートＦＧからの電子の引き抜きは、ＮＭＯＳトランジスタ１１２のドレインである拡散層１０５へと、ＦＮトンネル電流を用いてビット単位で行う。ＶＰＷの電位はＰ−ｓｕｂ電位（ＧＮＤ）と同じである。
【００４４】
ＢＴＢＴ−ＨＥ注入領域（Ｐ＋拡散層１０９）及びＦＮトンネル領域（Ｎ＋拡散層１０５）の各拡散層は、もう一方の拡散層領域（Ｐ＋拡散層１０８及びＮ＋拡散層１０４）と同じ構造であってもよい。この場合は、製造が容易であるという効果がある。
【００４５】
ＢＴＢＴ−ＨＥ注入領域（Ｐ＋拡散層１０９）及びＦＮトンネル領域（Ｎ＋拡散層１０５）の各拡散層は、もう一方の拡散層領域（Ｐ＋拡散層１０８及びＮ＋拡散層１０４）とは異なる構造であることが望ましい。この場合は、ＢＴＢＴ−ＨＥ注入効率及びＦＮトンネル効率を改善するために、例えば、不純物濃度を高くするなどの最適化が可能であるからである。
【００４６】
図２を参照して本発明の実施例１の変形例を説明する。
【００４７】
図２に示すように、本発明の実施例１の変形例にかかる不揮発性半導体記憶装置のメモリセル１２０は、半導体基板１００と、半導体基板１００に形成されたｎ型のウェル（Ｂｏｔｔｏｍ  Ｎ−ｗｅｌｌ）１２１と、ウェル１２１に形成され、Ｐ＋拡散層１０３を介してＶＰＷに接続されたｐ型のウェル（Ｐ−ｗｅｌｌ）１０１と、ウェル１２１に形成され、Ｎ＋拡散層１０７を介してＶＮＷに接続されたｎ型のウェル（Ｎ−ｗｅｌｌ）１０２とに形成される。すなわち、実施例２のメモリセル１２０はトリプルウェルの中に形成されている。
【００４８】
実施例１のメモリセルの等価回路を図３に示す。ＶＤＮ、ＶＤＰはセンスアンプまたは書き込みドライバに接続される端子であり、ＶＳＮ、ＶＳＰはソース線に接続される端子である。ゲートがＶＧＮに接続された選択ＮＭＯＳトランジスタ（図１、２では、ＮＭＯＳトランジスタ１１１）とＦＧ−ＮＭＯＳトランジスタ（図１、２では、ＮＭＯＳトランジスタ１１２）がＶＤＮとＶＳＮとの間に直列に接続されている。選択ＮＭＯＳトランジスタとＦＧ−ＮＭＯＳトランジスタは共通のウェルに接続され、その端子はＶＰＷである。ゲートがＶＧＰに接続された選択ＰＭＯＳトランジスタ（図１、２では、ＰＭＯＳトランジスタ１１４）とＦＧ−ＰＭＯＳトランジスタ（図１、２では、ＰＭＯＳトランジスタ１１３）がＶＤＰとＶＳＰとの間に直列に接続されている。選択ＰＭＯＳトランジスタとＦＧ−ＰＭＯＳトランジスタは共通のウェルに接続され、その端子はＶＮＷである。つまり、このメモリセルは、ＶＧＮ、ＶＧＰ、ＶＤＮ、ＶＤＰ、ＶＳＮ、ＶＳＰ、ＶＰＷ及びＶＮＷの８端子素子である。
【００４９】
実施例１のメモリセルのレイアウト図を図４に示す。ＶＧＮ、ＶＧＰ及びＦＧはいずれも１層目のポリシリコン層（Ｇ１）で、ＶＰＷ、ＶＳＮ、ＶＳＰ、ＶＮＷはいずれも１層目のメタル層（Ｍ１）で形成される。ＶＰＷ、ＶＳＮ、ＶＳＰ、ＶＮＷと直交して走るＶＤＮ、ＶＤＰは２層目のメタル層で形成される。図４のレイアウトは、コンパクトにまとまっており、高集積化が可能であるとともに、ポリシリコン層が１層である標準ＣＭＯＳプロセスで実現が可能である。
【００５０】
不揮発性記憶素子を構成するトランジスタには、標準CMOSプロセスで実現できるトランジスタの中でゲート酸化膜厚がある程度厚いものを使用する。例えば、I/O用トランジスタ（例えばゲート酸化膜厚=約7nm）を用いる。
【００５１】
前述したように、フローティングゲートへの電子注入動作として、Ｐ型ＭＯＳトランジスタのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）モード、フローティングゲートからの電子引き抜き動作として、Ｎ型ＭＯＳトランジスタのＮ＋拡散／ゲートオーバーラップ領域でのＦＮトンネルモードを用いる。ＢＴＢＴ−ＨＥ注入及びＦＮトンネル電子引き抜き共に、ＭＯＳトランジスタのチャネル領域ではなく、拡散層とフローティングゲートのオーバーラップ領域で起こる現象を用いているので、カップリング比を向上するための大きなＭＯＳ型容量が不要となり、セル面積を小さくできるというメリットがある。
【００５２】
ＢＴＢＴ−ＨＥ注入及びＦＮトンネル電子引き抜き動作は、各メモリセル毎に実行できるので、Ｄａｔａ”１”及びＤａｔａ”０”の書き込みをビット毎にできることを意味し、ＥＥＰＲＯＭの置き換えが可能となる。
【００５３】
ＢＴＢＴ−ＨＥ注入及びＦＮトンネル電子引き抜き共に動作電流が小さいことが特徴であり、低消費電力が求められるシステムに最適な構成を実現できる。
【００５４】
データはＦＧ電位によって決まるＮ型ＭＯＳトランジスタＭＮ、或いは、Ｐ型ＭＯＳトランジスタＭＰの電流値をセンスアンプ回路で判定する。
【００５５】
図５〜図７に本発明の実施例１のメモリセルのデータ書き込み方法を示す。
【００５６】
図５はＢＴＢＴ−ＨＥ注入動作を用いる際の印加電圧例である。ＶＤＮ、ＶＧＮ、ＶＰＷ、ＶＳＮはいずれも０Ｖ、ＶＤＰ、ＶＧＰはいずれも−７Ｖ等の負電圧、ＶＮＷは０Ｖ、ＶＳＰは０Ｖまたはハイインピーダンス状態におかれる。その結果ＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）がフローティングゲートＦＧに注入することができる。
【００５７】
図６はＢａｃｋ  Ｂｉａｓ  ａｓｓｉｓｔｅｄ  ＢＴＢＴ−ＨＥ（Ｂ４−ＨＥ）注入動作を用いる際の印加電圧例である。ＶＤＮ、ＶＧＮ、ＶＰＷ、ＶＳＮはいずれも０Ｖ、ＶＤＰは０Ｖ、ＶＧＰはいずれも−２Ｖ等の負電圧、ＶＮＷは６Ｖ、ＶＳＰは０Ｖ、ＶＣＣまたはハイインピーダンス状態におかれる。その結果ＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）がフローティングゲートＦＧに注入することができる。
【００５８】
図７はＦＮトンネル電流によってＦＧから電子を引き抜く際の印加電圧例である。ＶＤＮ、ＶＧＮはいずれも７Ｖ、ＶＰＷは０Ｖ、ＶＳＮはハイインピーダンス状態、ＶＤＰ、ＶＧＰ、ＶＮＷは０Ｖ、ＶＳＰは０Ｖまたはハイインピーダンス状態におかれる。その結果ＦＧ−ＮＭＯのＮ＋拡散／ゲートオーバーラップ領域でのＦＮトンネルモードでフローティングゲートＦＧから電子を引き抜くことができる。
【００５９】
ＦＧ−ＮＭＯＳとＦＧ−ＰＭＯＳはＦＧが共通に接続されている。しかし、一般には、ＮＭＯＳトランジスタのゲートを構成するポリシリコンはｎ型不純物をドープされており（Ｎ＋ｐｏｌｙ）、ＰＭＯＳトランジスタのゲートを構成するポリシリコンはｐ型不純物をドープされている（Ｐ＋ｐｏｌｙ）。図８（ａ）〜（ｃ）に、Ｎ＋ｐｏｌｙ及びＰ＋ｐｏｌｙの配分例を示す。図８（ａ）は、Ｎ＋ｐｏｌｙ及びＰ＋ｐｏｌｙの各面積をほぼ同等にした例であり、ＰウェルとＮウェルの境界に、Ｎ＋ｐｏｌｙとＰ＋ｐｏｌｙの境界がくる。図８（ｂ）は、Ｎ＋ｐｏｌｙよりもＰ＋ｐｏｌｙの面積を大きくした例であり、Ｎウェル上までＰ＋ｐｏｌｙ部分が突出している。図８（ｃ）は、Ｎ＋ｐｏｌｙよりもＰ＋ｐｏｌｙの面積を大きくした例であり、Ｎウェル上までＰ＋ｐｏｌｙ部分が突出している。メモリセルのリテンション特性はＦＧの材質によって影響を受けるので、ＦＧ−ＮＭＯＳとＦＧ−ＰＭＯＳの特性バランスを最適化し、リテンション特性を向上するため図８（ａ）〜（ｃ）の各構造を使い分けることが望ましい。
【００６０】
図９Ａには、実施例１におけるメモリセルのデータの定義を図示する。ＦＧ−ＮＭＯＳのしきい値電圧Ｖｔｈ＿Ｍを縦軸において、基準電圧Ｖｒｅｆ（あるいは基準電流Ｉｒｅｆ）より低い場合がＤａｔａ”１”、高い場合がＤａｔａ”０”と定義する。
【００６１】
図９Ｂには、電流値によってセンスを行う際の、図９Ａの電圧表示との対比を示している。
【００６２】
図１０は、データの書き換え動作（書き込み動作）を示している。データ”１”からデータ”０”への書き換えは、ＢＴＢＴ−ＨＥを用いてＦＧ−ＮＭＯＳのしきい値を上昇させ、データ”０”からデータ”１”への書き換えは、ＦＮを用いてＦＧ−ＮＭＯＳのしきい値を低下させる。前述したとおり、データ”０”はＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥモードでフローティングゲートに電子を注入することで書き込み、データ”１”はＦＧ−ＮＭＯＳのＮ＋拡散／ゲートオーバーラップ領域でＦＮトンネルモードでフローティングゲートから電子を引き抜くことで書き込む。これにより、フラッシュメモリのような消去動作が不要となり、データ”０”及びデータ”１”の書き込みをビット毎に実現でき、いわゆるＥＥＰＲＯＭ仕様が実現できる。
【００６３】
図１１に、実施例１のメモリセルのアレイ構成を示した。このメモリアレイは、実施例１のメモリセルをセル単位として行列状に複数個配置し、同一の行に属するメモリセルのＶＧＮをそれぞれ共通に接続し、同一の行に属するメモリセルのＶＧＰをそれぞれ共通に接続し、同一の列に属するメモリセルのＶＤＮをそれぞれ共通に接続している。また、同一の列に属するメモリセルのＶＤＰをそれぞれ共通に接続し、複数行複数列に属するメモリセルのＶＳＮを共通に接続し、複数行複数列に属するメモリセルのＶＳＰを共通に接続し、複数行複数列に属するメモリセルのＶＰＷを共通に接続し、複数行複数列に属するメモリセルのＶＮＷを共通に接続してメモリセルアレイを構成している。ＶＳＮ、ＶＳＰ、ＶＰＷ及びＶＮＷは複数行複数列に属するメモリセルの共通の信号として駆動される。
【００６４】
図１２Ａに実施例１の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表を示す。図１２Ｂには各電位の関係を表す不等式が示されている。ここで、書き込み方法として、Ｄａｔａ”０”及びＤａｔａ”１”を同時に書き込む例（同時書き込みモード、表中右から５列目及び６列目に示されている）と、Ｄａｔａ”０”とＤａｔａ”１”を別のステップで書き込む例（別ステップ書き込みモード、表中右から３列目及び４列目に示されている）とが示されている。また、読み出しもＮＭＯＳ側からセンスするＲＥＡＤ（１）と、ＰＭＯＳ側からセンスするＲＥＡＤ（２）の２通りが示されている。
【００６５】
図１３は実施例１の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。電源電圧ＶＣＣは１．８Ｖである場合を示している。図中ＨｉＺはハイインピーダンス状態を示している。
【００６６】
図１４は、実施例１におけるメモリアレイ動作のうち、同時書き込みモードにおける各端子に印加される電圧と、その時の選択セル以外の行に同時に印加されてしまう電圧を示している。選択された行のＶＧＮには７Ｖ、ＶＧＰには−７Ｖがそれぞれ印加され、それ以外の行のＶＧＮ、ＶＧＰには０Ｖが印加され、選択された行のうち、Ｄａｔａ”１”を書き込むセルには、ＶＤＮに７Ｖ、ＶＤＰに０Ｖが印加され、Ｄａｔａ”０”を書き込むセルには、ＶＤＮに０Ｖ、ＶＤＰに−７Ｖが印加さる。ＶＳＮ、ＶＳＰは共通してＨｉＺにおかれ、ＶＰＷ、ＶＮＷは共通して０Ｖが印加される。Ｄａｔａ”１”は、ＦＧ−ＮＭＯＳのＮ＋拡散／ゲートオーバーラップ領域でＦＮトンネルモードでフローティングゲートから電子を引き抜くことで書き込む。Ｄａｔａ”０”はＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥモードでフローティングゲートに電子を注入することで書き込む。ここで、非選択のセルにはディスターブストレスが一切加わっていない。フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”０”及びＤａｔａ”１”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。なお、使用する電圧は正負高電圧の２種類が同時に必要となり、チャージポンプ回路が２個必要となる。
【００６７】
図１５及び図１６は、実施例１におけるメモリアレイ動作のうち、別ステップ書き込みモードにおける各端子に印加される電圧と、その時の選択セル以外の行に同時に印加されてしまう電圧を示している。
【００６８】
図１５は、Ｄａｔａ”１”の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。選択された行のＶＧＮには７Ｖ、ＶＧＰには０Ｖがそれぞれ印加され、それ以外の行のＶＧＮ、ＶＧＰには０Ｖが印加され、選択されたセルの列においては、ＶＤＮに７Ｖ、ＶＤＰに０Ｖが印加され、それ以外の列においては、ＶＤＮに０Ｖ、ＶＤＰに０Ｖが印加さる。ＶＳＮはＨｉＺにおかれ、ＶＳＰ、ＶＰＷ、ＶＮＷには共通して０Ｖが印加される。Ｄａｔａ”１”は、ＦＧ−ＮＭＯＳのＮ＋拡散／ゲートオーバーラップ領域でＦＮトンネルモードでフローティングゲートから電子を引き抜くことで書き込む。ここで、非選択のセルにはディスターブストレスが一切加わっていない。
【００６９】
図１６は、Ｄａｔａ”０”の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。選択された行のＶＧＮには０Ｖ、ＶＧＰには−７Ｖがそれぞれ印加され、それ以外の行のＶＧＮ、ＶＧＰには０Ｖが印加され、選択されたセルの列においては、ＶＤＮに０Ｖ、ＶＤＰに−７Ｖが印加され、それ以外の列においては、ＶＤＮに０Ｖ、ＶＤＰに０Ｖが印加さる。ＶＳＰはＨｉＺにおかれ、ＶＳＮ、ＶＰＷ、ＶＮＷには共通して０Ｖが印加される。Ｄａｔａ”０”はＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥモードでフローティングゲートに電子を注入することで書き込む。ここで、非選択のセルにはディスターブストレスが一切加わっていない。
【００７０】
以上のような別ステップ書き込みモードにおいても、フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”０”及びＤａｔａ”１”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。なお、図１５においては、使用する電圧は正高電圧一種類のみであり、図１６においては負高電圧一種類のみである。
【００７１】
図１７はＮＭＯＳ側から読み出しをする（Ｒｅａｄ（１））際の動作を示した図である。差動型センスアンプ（差動型ＳＡ）が付加されており、ＮＭＯＳ部に流れる電流Ｉ＿ＭＮをこの差動型ＳＡで基準電流Ｉｒｅｆと比較して読み分ける。ＶＤＮには１Ｖ程度の電圧が印加される。
【００７２】
図１８はＰＭＯＳ側から読み出しをする（Ｒｅａｄ（２））際の動作を示した図である。差動型センスアンプ（差動型ＳＡ）が付加されており、ＰＭＯＳ部に流れる電流Ｉ＿ＭＰをこの差動型ＳＡで基準電流Ｉｒｅｆと比較して読み分ける。ＶＤＰには１Ｖ程度の電圧が印加される。
【００７３】
図１９は図１７に示した差動型センスアンプの構成の一例を示した図であり、図２０は図１８で示した差動型センスアンプの構成の一例を示した図である（ここでは、Ｉ＿ＭＮＴがＩ＿ＭＮに対応し、Ｉ＿ＭＮＢがＩ＿ｒｅｆに対応する。また、Ｉ＿ＭＰＴがＩ＿ＭＰに対応し、Ｉ＿ＭＰＢがＩ＿ｒｅｆに対応する。）。いずれも、カレントミラー回路とバイアストランジスタとから構成され、その出力ＮＴ、ＮＢは差動アンプで増幅され、出力ＳＡＯＵＴが得られる。
【００７４】
図２１は実施例１のメモリセルを用いた不揮発性半導体記憶装置の全体回路構成を示しており、これは標準ＣＭＯＳを用いて構成された他のロジックコア（ＤＳＰ、ＣＰＵ、各種ドライバ、コントローラロジック等）と混載して用いる場合には、不揮発性半導体記憶装置マクロとして提供される。
【００７５】
この不揮発性半導体記憶装置（マクロ）は、図１１に示したアレイ構成からなるメモリセルアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）と、ＶＧＰ、ＶＧＮを駆動するＶＧドライバ回路（ＶＧ  Ｄｒｉｖｅｒ）と、ＶＮＷ、ＶＰＷ、ＶＳＮ、ＶＳＰを駆動するＶＮＷ・ＶＳドライバ回路（ＶＮＷ＆ＶＳ  Ｄｒｉｖｅｒ）と、ＶＤＮ、ＶＤＰに接続され、列選択ゲート（ＹＧ）、図１９又は図２０のセンスアンプ（Ｓｅｎｓｅ  Ａｍｐ）、書き込み時にＶＤＮ、ＶＤＰに電圧を印加する書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）とから構成される。さらに、これら各種の回路を制御する制御回路（Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ）と、正負の高電圧等を供給するチャージポンプ回路を含む電源回路（Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔ）から構成される。電源回路（Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔ）はマクロに含まれなくても良く、他のロジックコア等と共有してもかまわない。
【実施例２】
【００７６】
図２２〜図３９を参照して本発明の実施例２を説明する。実施例２は、実施例１で説明したメモリセルを２つペアにしてメモリセルペアを構成し、一方はＴ側素子（第１のメモリセル）、他方はＢ側素子（第２のメモリセル）として、データを相補的に書き込むものである。以下の説明で、特に明示しないものは実施例１と同様である。
【００７７】
実施例２のメモリセルの等価回路を図２２に示す。Ｔ側素子のＶＤＮ＿Ｔ、ＶＤＰ＿Ｔはセンスアンプまたは書き込みドライバに接続される端子であり、Ｂ側素子のＶＤＮ＿Ｂ、ＶＤＰ＿Ｂもセンスアンプまたは書き込みドライバに接続される端子であり、ＶＳＮ、ＶＳＰは共通のソース線に接続される端子である。Ｔ側素子のＭＮＴトランジスタとＭＰＴトランジスタはフローティングゲートＦＧ＿Ｔを共通にしている。Ｂ側素子のＭＮＢトランジスタとＭＰＢトランジスタはフローティングゲートＦＧ＿Ｂを共通にしている。Ｔ側素子のＮ型の選択トランジスタ及びＭＮＴトランジスタ並びにＢ側素子のＮ型の選択トランジスタと、ＭＮＢトランジスタは、ウェルを共通にしており、その端子はＶＰＷである。Ｔ側素子のＰ型の選択トランジスタ及びＭＰＴトランジスタ並びにＢ側素子のＰ型の選択トランジスタと、ＭＰＢトランジスタは、ウェルを共通にしており、その端子はＶＮＷである。
【００７８】
実施例２のメモリセルのレイアウト図を図２３に示す。ＶＧＮ、ＶＧＰ、ＦＧ＿Ｔ及びＦＧ＿Ｂはいずれも１層目のポリシリコン層（Ｇ１）で、ＶＰＷ、ＶＳＮ、ＶＳＰ、ＶＮＷはいずれも１層目のメタル層（Ｍ１）で形成される。ＶＰＷ、ＶＳＮ、ＶＳＰ、ＶＮＷと直交して走るＶＤＮ＿Ｔ、ＶＤＰ＿Ｔ、ＶＤＮ＿Ｂ、ＶＤＰ＿Ｂは２層目のメタル層で形成される。図２３のレイアウトは、コンパクトにまとまっており、高集積化が可能であるとともに、ポリシリコン層が１層である標準ＣＭＯＳプロセスで実現が可能である。
【００７９】
以上は、不揮発性記憶素子２個（Ｔ側素子、Ｂ側素子）をＶＳＮ、ＶＳＰ、ＶＰＷ、ＶＮＷを共通配線として接続したメモリセル構成であり、データはＴ側素子のＦＧ＿Ｔ電位及びＢ側素子のＦＧ＿Ｂ電位の差によって生じるＮ型ＭＯＳトランジスタＭＮＴ、ＭＮＢの電流差、或いは、Ｐ型ＭＯＳトランジスタＭＰＴ、ＭＰＢの電流差をセンスアンプ回路で読み分ける。
【００８０】
このように、ペアエレメント構成とすることで、センスマージンが拡大し、高信頼性化につながる。
【００８１】
図２４Ａに、実施例１におけるメモリセルのデータの定義を図示する。ＦＧ−ＮＭＯＳのしきい値電圧Ｖｔｈ＿Ｍを縦軸において、ＭＮＴのしきい値がＭＮＢのしきい値より低い場合をＤａｔａ”１”、高い場合がＤａｔａ”０”と定義する。
【００８２】
図２４Ｂには、電流値によってセンスを行う際の、図２４Ａの電圧表示との対比を示している。
【００８３】
図２５は、実施例１と比較した実施例２のマージンの増大を示している。メモリセルの書き込み特性にはばらつき（プロセスロット間、ウエハ間、チップ間、チップ面内のばらつき）がある。プロセスロット間、ウエハ間、チップ間のばらつきについては、チップ毎に書き込み電圧をチューニングすることで補正できるが、チップ面内のばらつきは残る。このばらつきによって、書き込み状態のＶｔｈはある分布幅を持ち、センスマージンは各分布のワーストビットで決まる。実施例１のセンスマージンはＶｔｈ＿Ａ  −  Ｖｒｅｆもしくは  Ｖｒｅｆ  −  Ｖｔｈ＿Ｂであるが、実施例２のセンスマージンはＶｔｈ＿Ａ  −  Ｖｔｈ＿Ｂ  より大きくなる。ここで、ペアエレメントは物理的に近接した場所に存在するので、ペアエレメントのＶｔｈが各々チップ面内ばらつきのワーストビットになる可能性は限りなく小さい。よって、センスマージンはＶｔｈ＿Ａ  −  Ｖｔｈ＿Ｂより大きくなる。
【００８４】
図２６に、データの書き換え動作（書き込み動作）を示している。データ”１”からデータ”０”への書き換えは、ＢＴＢＴ−ＨＥを用いてＭＮＴのしきい値を上昇させるとともにＦＮを用いてＭＮＢのしきい値を低下させる。データ”０”からデータ”１”への書き換えは、ＦＮを用いてＭＮＴのしきい値を低下させるとともにＢＴＢＴ−ＨＥを用いてＭＮＢのしきい値を上昇させる。これにより、フラッシュメモリのような消去動作が不要となり、データ”０”及びデータ”１”の書き込みをビット毎に実現でき、いわゆるＥＥＰＲＯＭ仕様が実現できる。
【００８５】
図２７に、実施例２のメモリセルのアレイ構成を示した。このメモリアレイは、実施例２のメモリセルペアをセル単位として行列状に複数個配置し、同一の行に属するメモリセルペアのＶＧＮをそれぞれ共通に接続し、同一の行に属するメモリセルペアのＶＧＰをそれぞれ共通に接続し、同一の列に属するメモリセルペアのＶＤＮ＿Ｔ、ＶＤＮ＿Ｂをそれぞれ共通に接続している。また、同一の列に属するメモリセルのＶＤＰ＿Ｔ、ＶＤＰ＿Ｂをそれぞれ共通に接続し、複数行複数列に属するメモリセルのＶＳＮを共通に接続し、複数行複数列に属するメモリセルのＶＳＰを共通に接続し、複数行複数列に属するメモリセルのＶＰＷを共通に接続し、複数行複数列に属するメモリセルのＶＮＷを共通に接続してメモリセルアレイを構成している。ＶＳＮ、ＶＳＰ、ＶＰＷ及びＶＮＷは複数行複数列に属するメモリセルの共通の信号として駆動される。
【００８６】
図２８Ａに実施例２の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表を示す。図２８Ｂには各電位の関係を表す不等式が示されている。ここで、書き込み方法として、Ｄａｔａ”０”及びＤａｔａ”１”を同時に書き込む例（同時書き込みモード、表中右から７列目及び８列目に示されている）と、Ｄａｔａ”０”とＤａｔａ”１”を別のステップで書き込む例（別ステップ書き込みモード、表中右から３列目及び６列目に示されている）とが示されている。また、読み出しもＮＭＯＳ側からセンスするＲＥＡＤ（１）と、ＰＭＯＳ側からセンスするＲＥＡＤ（２）の２通りが示されている。
【００８７】
図２９は実施例２の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。電源電圧ＶＣＣは１．８Ｖである場合を示している。図中ＨｉＺはハイインピーダンス状態を示している。
【００８８】
図３０は、実施例２におけるメモリアレイ動作のうち、同時書き込みモードにおける各端子に印加される電圧と、その時の選択セル以外の行に同時に印加されてしまう電圧を示している。ここで、非選択のセルにはディスターブストレスが一切加わっていない。フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”０”及びＤａｔａ”１”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。なお、使用する電圧は正負高電圧の２種類が同時に必要となり、チャージポンプ回路が２個必要となる。
【００８９】
図３１は、図３０に示した書き込み動作のタイムチャートを示している。
【００９０】
図３２及び図３３は、実施例２におけるメモリアレイ動作のうち、別ステップ書き込みモードにおける各端子に印加される電圧と、その時の選択セル以外の行に同時に印加されてしまう電圧を示している。図３４はこの書き込み動作のタイムチャートを示している。
【００９１】
図３２は、第１の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。ここで、非選択のセルにはディスターブストレスが一切加わっていない。図３３は、第２の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。ここでも、非選択のセルにはディスターブストレスが一切加わっていない。
【００９２】
以上のような別ステップ書き込みモードにおいても、フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”０”及びＤａｔａ”１”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。なお、図３２においては、使用する電圧は正高電圧一種類のみであり、図３３においては負高電圧一種類のみである。
【００９３】
図３５はＮＭＯＳ側から読み出しをする（Ｒｅａｄ（１））際の動作を示した図である。差動型センスアンプ（差動型ＳＡ）が付加されており、メモリセルペアの各ＮＭＯＳ部に流れる電流Ｉ＿ＭＮＴとＩ＿ＭＮＢをこの差動型ＳＡで比較して読み分ける。ＶＤＮには１Ｖ程度の電圧が印加される。この時のタイムチャートを図３６に示す。
【００９４】
図３７はＰＭＯＳ側から読み出しをする（Ｒｅａｄ（２））際の動作を示した図である。差動型センスアンプ（差動型ＳＡ）が付加されており、メモリセルペアの各ＰＭＯＳ部に流れる電流Ｉ＿ＭＰＴとＩ＿ＭＰＢをこの差動型ＳＡで比較して読み分ける。ＶＤＰには１Ｖ程度の電圧が印加される。この時のタイムチャートを図３８に示す。
【００９５】
差動型センスアンプは、図１９又は図２０に示したものを用いる。
【００９６】
図３９は実施例１のメモリセルを用いた不揮発性半導体記憶装置の全体回路構成を示しており、これは標準ＣＭＯＳを用いて構成された他のロジックコア（ＤＳＰ、ＣＰＵ、各種ドライバ、コントローラロジック等）と混載して用いる場合には、不揮発性半導体記憶装置マクロとして提供される。図２１に示したものとの違いは、列選択ゲート（ＹＧ）、センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）、書き込み時に電圧を印加する書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）が、ＶＤＮ＿Ｔ、ＶＤＰ＿Ｔ、ＶＤＮ＿Ｂ、ＶＤＰ＿Ｂに接続されていることである。
【実施例３】
【００９７】
図４０〜図５０を参照して本発明の実施例３を説明する。以下の説明で、特に明示しないものは実施例１、２と同様である。
【００９８】
図４０に示すように、本発明の実施例３の実施例にかかる不揮発性半導体記憶装置のメモリセル１２０は、半導体基板１００と、半導体基板１００に形成されたｎ型のウェル（Ｂｏｔｔｏｍ  Ｎ−ｗｅｌｌ）１２１と、ウェル１２１に形成され、Ｐ＋拡散層１０３を介してＶＰＷに接続されたｐ型のウェル（Ｐ−ｗｅｌｌ）１０１と、ウェル１２１に形成され、Ｎ＋拡散層１０７を介してＶＮＷに接続されたｎ型のウェル（Ｎ−ｗｅｌｌ）１０２とに形成される。すなわち、実施例３のメモリセル１２０はトリプルウェルの中に形成されている。この点は、第１の実施例の変形例として図２に示した構造と一部共通している。
【００９９】
さらに、図４０に示すとおり、ｐ型の半導体基板１００に形成され、Ｎ＋拡散層１２４を介してＶＮＷＣに接続されたｎ型のウェル（Ｂｏｔｔｏｍ  Ｎ−ｗｅｌｌ）１２３と、ウェル１２３に形成され、Ｐ＋拡散層を介してＶＣＧに接続されたｐ型のウェル（Ｐ−ｗｅｌｌ）１２２とが形成されている。このウェル１２２には、Ｎ＋拡散層１２５及び１２６及び両者の間のチャネル領域上に絶縁膜を介して形成されたゲートとからなるＮＭＯＳトランジスタ１２７が形成される。このＮＭＯＳトランジスタ１２７のゲートはＮＭＯＳトランジスタ１１は、ＮＭＯＳトランジスタ１１２のゲート及びＰＭＯＳトランジスタ１１３のゲートと共通に接続され（ｓｈｏｒｔ）、かつ、フローティング状態にあるフローティングゲートＦＧとして機能する。このフローティングゲートＦＧへの電子の蓄積状態に応じてデータを記憶する。ＮＭＯＳトランジスタ１２７のソース・ドレインはＶＣＧに共通接続されている。その結果、ＮＭＯＳトランジスタ１２７はＭＯＳキャパシタ（容量素子）として動作する。
【０１００】
このように、フローティングゲート電位を制御するためのＮＭＯＳ容量が追加されている。ＶＣＧ電圧は正負両方になるので、トリプルウェル中に形成する必要がある。セル面積は大きくなるが、フローティングゲート電位を任意に設定できるので、書き込み高速化をしやすくなるメリットがある。コントロールゲートを使用しない場合より、フローティングゲート電位を±２Ｖ程度変化させて、フローティングゲート／ドレインオーバーラップ領域に印加される電界を強くできればよいだけので、従来例１で必要となるカップリング用ＭＯＳ容量に比べて小さくできる。
【０１０１】
実施例３のメモリセルの等価回路を図４１に示す。ＶＤＮ、ＶＤＰはセンスアンプまたは書き込みドライバに接続される端子であり、ＶＳＮ、ＶＳＰはソース線に接続される端子であることは実施例１と同様である。ゲートがＶＧＮに接続された選択ＮＭＯＳトランジスタ（図４０では、ＮＭＯＳトランジスタ１１１）とＦＧ−ＮＭＯＳトランジスタ（図４０では、ＮＭＯＳトランジスタ１１２）がＶＤＮとＶＳＮとの間に直列に接続されている。選択ＮＭＯＳトランジスタとＦＧ−ＮＭＯＳトランジスタは共通のウェルに接続され、その端子はＶＰＷである。ゲートがＶＧＰに接続された選択ＰＭＯＳトランジスタ（図４０では、ＰＭＯＳトランジスタ１１４）とＦＧ−ＰＭＯＳトランジスタ（図４０では、ＮＭＯＳトランジスタ１１３）がＶＤＰとＶＳＰとの間に直列に接続されている。選択ＰＭＯＳトランジスタとＦＧ−ＰＭＯＳトランジスタは共通のウェルに接続され、その端子はＶＮＷである。さらに、コントロールゲート用ＮＭＯＳ容量（図４０では、ＮＭＯＳトランジスタ１２７）が付加されており、一端はＶＣＧに、他端はＦＧに接続されている。
【０１０２】
図４２〜図４４に本発明の実施例３のメモリセルのデータ書き込み方法を示す。
【０１０３】
図４２はＢＴＢＴ−ＨＥ注入動作を用いる際の印加電圧例である。ＶＤＮ、ＶＧＮ、ＶＰＷ、ＶＳＮはいずれも０Ｖ、ＶＤＰ、ＶＧＰはいずれも−７Ｖ等の負電圧、ＶＮＷは０Ｖ、ＶＳＰは０Ｖまたはハイインピーダンス状態におかれる。ＶＮＷＣ及びＶＣＧはＶＣＣが印加される。その結果ＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）がフローティングゲートＦＧに注入することができる。
【０１０４】
図４３はＢａｃｋ  Ｂｉａｓ  ａｓｓｉｓｔｅｄ  ＢＴＢＴ−ＨＥ（Ｂ４−ＨＥ）注入動作を用いる際の印加電圧例である。ＶＤＮ、ＶＧＮ、ＶＰＷ、ＶＳＮはいずれも０Ｖ、ＶＤＰは０Ｖ、ＶＧＰはいずれも−２Ｖ等の負電圧、ＶＮＷは６Ｖ、ＶＳＰは０Ｖ、ＶＣＣまたはハイインピーダンス状態におかれる。ＶＮＷＣ及びＶＣＧはＶＣＣが印加される。その結果ＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）がフローティングゲートＦＧに注入することができる。
【０１０５】
図４４はＦＮトンネル電流によってＦＧから電子を引き抜く際の印加電圧例である。ＶＤＮ、ＶＧＮはいずれも７Ｖ、ＶＰＷは０Ｖ、ＶＳＮはハイインピーダンス状態、ＶＤＰ、ＶＧＰ、ＶＮＷは０Ｖ、ＶＳＰは０Ｖまたはハイインピーダンス状態におかれる。ＶＮＷＣにはＶＣＣが印加され、ＶＣＧには−２Ｖが印加される。その結果ＦＧ−ＮＭＯのＮ＋拡散／ゲートオーバーラップ領域でのＦＮトンネルモードでフローティングゲートＦＧから電子を引き抜くことができる。
【０１０６】
図４５に、実施例３のメモリセルのアレイ構成を示した。このメモリアレイは、図４０のメモリセルをセル単位として行列状に複数個配置し、同一の行に属するメモリセルのＶＧＮをそれぞれ共通に接続し、同一の行に属するメモリセルのＶＧＰをそれぞれ共通に接続し、同一の列に属するメモリセルのＶＤＮをそれぞれ共通に接続している。また、同一の列に属するメモリセルのＶＤＰをそれぞれ共通に接続し、複数行複数列に属するメモリセルのＶＳＮを共通に接続し、複数行複数列に属するメモリセルのＶＳＰを共通に接続し、複数行複数列に属するメモリセルのＶＰＷを共通に接続し、複数行複数列に属するメモリセルのＶＮＷを共通に接続してメモリセルアレイを構成している。さらに、同一行に属するＶＣＧはそれぞれ共通に接続されている。ＶＮＷＣ、ＶＳＮ、ＶＳＰ、ＶＰＷ及びＶＮＷは複数行複数列に属するメモリセルの共通の信号として駆動される。
【０１０７】
図４６Ａに実施例３の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表を示す。図４６Ｂには各電位の関係を表す不等式が示されている。読み出しは、ＮＭＯＳ側からセンスするＲＥＡＤ（１）と、ＰＭＯＳ側からセンスするＲＥＡＤ（２）の２通りが示されている。
【０１０８】
図４７は実施例３の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。電源電圧ＶＣＣは１．８Ｖである場合を示している。図中ＨｉＺはハイインピーダンス状態を示している。
【０１０９】
図４８は、Ｄａｔａ”１”の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。選択された行のＶＧＮには７Ｖ、ＶＧＰには０Ｖ、ＶＣＧには−２Ｖがそれぞれ印加され、それ以外の行のＶＧＮ、ＶＧＰ、ＶＣＧには０Ｖが印加される。選択されたセルの列においては、ＶＤＮに７Ｖ、ＶＤＰに０Ｖが印加され、それ以外の列においては、ＶＤＮに０Ｖ、ＶＤＰに０Ｖが印加さる。ＶＳＮはＨｉＺにおかれ、ＶＳＰ、ＶＰＷ、ＶＮＷには共通して０Ｖが印加される。Ｄａｔａ”１”は、ＦＧ−ＮＭＯＳのＮ＋拡散／ゲートオーバーラップ領域でＦＮトンネルモードでフローティングゲートから電子を引き抜くことで書き込む。ここで、非選択のセルのうち別の行に属するセルにはディスターブストレスが一切加わっていない。なお、選択セルと同じ行に属する非選択のセルのうち、別の列に属するセルには、ＶＣＧ＝−２Ｖ分のディスターブストレスがかかる。
【０１１０】
このように、フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”１”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。ＦＮトンネルによるフローティングゲートからの電子引き抜きを高速化するために、選択ＶＣＧ電圧を負電圧（例えば−２Ｖ）に設定している。
【０１１１】
図４９は、Ｄａｔａ”０”の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。選択された行のＶＧＮには０Ｖ、ＶＧＰには−７Ｖ、ＶＣＧにはＶＣＣがそれぞれ印加され、それ以外の行のＶＧＮ、ＶＧＰには０Ｖが印加され、選択されたセルの列においては、ＶＤＮに０Ｖ、ＶＤＰに−７Ｖが印加され、それ以外の列においては、ＶＤＮに０Ｖ、ＶＤＰに０Ｖが印加さる。ＶＳＰはＨｉＺにおかれ、ＶＮＷＣ、ＶＳＮ、ＶＰＷ、ＶＮＷには共通して０Ｖが印加される。Ｄａｔａ”０”はＦＧ−ＰＭＯＳのＰ＋拡散／ゲートオーバーラップ領域で発生したＢＴＢＴ−ＨＥモードでフローティングゲートに電子を注入することで書き込む。ここで、選択セルと別の行に属する非選択のセルにはディスターブストレスが一切加わっていないが、選択セルと同じ行に属する非選択のセルのうち、別の列に属するセルには、ＶＣＧ＝ＶＣＣ分のディスターブストレスがかかる。
【０１１２】
このように、フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”０”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。ＢＴＢＴ−ＨＥによるフローティングゲートへの電子注入を高速化するために、選択ＶＣＧ電圧を正電圧（例えばＶＣＣ）に設定している。
【０１１３】
図５０は実施例３のメモリセルを用いた不揮発性半導体記憶装置の全体回路構成を示しており、図２１に示したものと比較して、ＶＮＷＣ用のＶＮＷドライバー（ＶＮＷ  Ｄｒｉｖｅｒ）とＶＣＧドライバー（ＶＣＧ  Ｄｒｉｖｅｒ）が追加されている。
【実施例４】
【０１１４】
図５１〜図５７を参照して本発明の実施例４を説明する。実施例４は、実施例３で説明したメモリセルを２つペアにしてメモリセルペアを構成し、一方はＴ側素子（第１のメモリセル）、他方はＢ側素子（第２のメモリセル）として、データを相補的に書き込むものである。以下の説明で、特に明示しないものは実施例１、２、３と同様である。
【０１１５】
実施例４のメモリセルの等価回路を図５１に示す。Ｔ側素子のＶＤＮ＿Ｔ、ＶＤＰ＿Ｔはセンスアンプまたは書き込みドライバに接続される端子であり、Ｂ側素子のＶＤＮ＿Ｂ、ＶＤＰ＿Ｂもセンスアンプまたは書き込みドライバに接続される端子であり、ＶＳＮ、ＶＳＰは共通のソース線に接続される端子である。Ｔ側素子のＭＮＴトランジスタとＭＰＴトランジスタはフローティングゲートＦＧ＿Ｔを共通にしている。Ｂ側素子のＭＮＢトランジスタとＭＰＢトランジスタはフローティングゲートＦＧ＿Ｂを共通にしている。Ｔ側素子のＮ型の選択トランジスタ及びＭＮＴトランジスタ並びにＢ側素子のＮ型の選択トランジスタと、ＭＮＢトランジスタは、ウェルを共通にしており、その端子はＶＰＷである。Ｔ側素子のＰ型の選択トランジスタ及びＭＰＴトランジスタ並びにＢ側素子のＰ型の選択トランジスタと、ＭＰＢトランジスタは、ウェルを共通にしており、その端子はＶＮＷである。さらに、Ｔ側及びＢ側の両容量素子の他端にはＶＣＧが共通に接続されている。
【０１１６】
以上は、不揮発性記憶素子２個（Ｔ側素子、Ｂ側素子）をＶＳＮ、ＶＳＰ、ＶＰＷ、ＶＮＷを共通配線として接続したメモリセル構成であり、データはＴ側素子のＦＧ＿Ｔ電位及びＢ側素子のＦＧ＿Ｂ電位の差によって生じるＮ型ＭＯＳトランジスタＭＮＴ、ＭＮＢの電流差、或いは、Ｐ型ＭＯＳトランジスタＭＰＴ、ＭＰＢの電流差をセンスアンプ回路で読み分ける。
【０１１７】
このように、ペアエレメント構成とすることで、センスマージンが拡大し、高信頼性化につながる。
【０１１８】
図５２に、実施例４のメモリセルのアレイ構成を示した。このメモリアレイは、実施例３のメモリセルペアをセル単位として行列状に複数個配置し、同一の行に属するメモリセルペアのＶＧＮをそれぞれ共通に接続し、同一の行に属するメモリセルペアのＶＧＰをそれぞれ共通に接続している。同一の行に属するＶＣＧをそれぞれ共通に接続している。同一の列に属するメモリセルペアのＶＤＮ＿Ｔ、ＶＤＮ＿Ｂをそれぞれ共通に接続している。同一の列に属するメモリセルのＶＤＰ＿Ｔ、ＶＤＰ＿Ｂをそれぞれ共通に接続し、複数行複数列に属するメモリセルのＶＳＮを共通に接続し、複数行複数列に属するメモリセルのＶＳＰを共通に接続し、複数行複数列に属するメモリセルのＶＰＷを共通に接続し、複数行複数列に属するメモリセルのＶＮＷを共通に接続してメモリセルアレイを構成している。ＶＮＷＣ、ＶＳＮ、ＶＳＰ、ＶＰＷ及びＶＮＷは複数行複数列に属するメモリセルの共通の信号として駆動される。
【０１１９】
図５３Ａに実施例４の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表を示す。図５３Ｂには各電位の関係を表す不等式が示されている。ここで、読み出し方式として、ＮＭＯＳ側からセンスするＲＥＡＤ（１）と、ＰＭＯＳ側からセンスするＲＥＡＤ（２）の２通りが示されている。
【０１２０】
図５４は実施例４の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。電源電圧ＶＣＣは１．８Ｖである場合を示している。図中ＨｉＺはハイインピーダンス状態を示している。
【０１２１】
図５５は、第１の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。２ｓｔｅｐ方式のｓｔｅｐ１として、ＦＮ動作だけを行う。ＦＮトンネルによるフローティングゲートからの電子引き抜きを高速化するために、選択ＶＣＧ電圧を負電圧（例えば−２Ｖ）に設定している。ここで、選択セルと異なる行に属する非選択のセルにはディスターブストレスが一切加わっていない。
【０１２２】
図５６は、第２の書き込みステップにおける選択セルと選択セル以外のセルに同時に印加されてしまう電圧を示している。２ｓｔｅｐ方式のｓｔｅｐ２として、ＢＴＢＴ−ＨＥ動作だけを行う。ＢＴＢＴ−ＨＥによるフローティングゲートへの電子注入を高速化するために、選択ＶＣＧ電圧を正電圧（例えばＶＣＣ）に設定している。ここでも、選択セルと異なる行に属する非選択のセルにはディスターブストレスが一切加わっていない。
【０１２３】
以上のような書き込み方式においても、フラッシュメモリのような消去動作が不要となり、Ｄａｔａ”０”及びＤａｔａ”１”の書き込みをビット毎に実現でき、ＥＥＰＲＯＭ仕様が実現できる。なお、図５５においては、使用する電圧は正高電圧一種類のみであり、図５６においては負高電圧一種類のみである。したがって、チャージポンプを共用することも可能である。
【０１２４】
図５７は実施例４のメモリセルを用いた不揮発性半導体記憶装置の全体回路構成を示しており、これは標準ＣＭＯＳを用いて構成された他のロジックコア（ＤＳＰ、ＣＰＵ、各種ドライバ、コントローラロジック等）と混載して用いる場合には、不揮発性半導体記憶装置マクロとして提供される。図５２との違いは、列選択ゲート（ＹＧ）、センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）、書き込み時に電圧を印加する書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）が、ＶＤＮ＿Ｔ、ＶＤＰ＿Ｔ、ＶＤＮ＿Ｂ、ＶＤＰ＿Ｂに接続されていることである。
【０１２５】
図５８に従来例と本発明における実施例との比較を表にして示した。従来例１とは、米国特許７２２１５９６号（特許文献１）に記載されているセル構造、従来例２とは、特開２００６−０６６５２９号（特許文献２）に記載されているセル構造である。従来例１、２と本発明の実施例１〜４を、セル構成、セル面積比、書き込み方式、書き込み電圧、チャージポンプの種類、書き込み速度、書き込みディスターブの程度、センスマージンについて比較検討した。この図表からも、本発明においては、セル面積を小さくしつつ、書き込みディスターブ特性を改善できること、ペア構成にすることにより、センスマージンが拡大し信頼性が向上することが理解される。
【産業上の利用可能性】
【０１２６】
本発明は、不揮発性記憶装置及びこれを混載したロジック製品に適用できる。
【図面の簡単な説明】
【０１２７】
【図１】実施例１のメモリセルの断面図である。
【図２】実施例１の変形例にかかるメモリセルの断面図である。
【図３】実施例１のメモリセルの等価回路図である。
【図４】実施例１のメモリセルのレイアウト図である。
【図５】実施例１のメモリセルの等価回路図である。
【図６】実施例１のメモリセルのデータ書き込み方法の一例である。
【図７】実施例１のメモリセルのデータ書き込み方法の一例である。
【図８】メモリセルのゲートポリシリコン層の配分を示すレイアウト図である。
【図９Ａ】データの定義を示した図である。
【図９Ｂ】電流センスにおける対比を示した図表である。
【図１０】データの書き換え動作（書き込み動作）を示した図である。
【図１１】実施例１のメモリセルのアレイ構成図である。
【図１２Ａ】実施例１の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表である。
【図１２Ｂ】図１２Ａの各電位の関係を表す不等式である。
【図１３】実施例１の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。
【図１４】実施例１において、同時にデータ“１”、“０”を書き込む場合の動作を示した図である。
【図１５】実施例１において、データ“１”を書き込む場合の動作を示した図である。
【図１６】実施例１において、データ“０”を書き込む場合の動作を示した図である。
【図１７】ＮＭＯＳに流れる電流を用いた読み出し時の動作を示した図である。
【図１８】ＰＭＯＳに流れる電流を用いた読み出し時の動作を示した図である。
【図１９】ＮＭＯＳに流れる電流を用いて判定する場合の差動型センスアンプの構成の一例を示した図である。
【図２０】ＰＭＯＳに流れる電流を用いて判定する場合の差動型センスアンプの構成の一例を示した図である。
【図２１】実施例１のメモリセルを用いた不揮発性半導体記憶装置マクロの全体構成図である。
【図２２】実施例２のメモリセルの等価回路図である。
【図２３】実施例２のメモリセルのレイアウト図である。
【図２４Ａ】ペアエレメント構成におけるデータの定義を示した図である。
【図２４Ｂ】電流センスにおける対比を示した図表である。
【図２５】実施例１と実施例２のセンスマージンを対比した図である。
【図２６】データの書き換えの定義を示した図である。
【図２７】実施例２のメモリセルのアレイ構成図である。
【図２８Ａ】実施例２の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表である。
【図２８Ｂ】図２８Ａの各電位の関係を表す不等式である。
【図２９】実施例２の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。
【図３０】実施例２において、同時にデータ“１”、“０”を書き込む場合の動作を示した図である。
【図３１】実施例２において、同時にデータ“１”、“０”を書き込む場合ののタイムチャートである。
【図３２】実施例２において、ＦＮトンネル動作による書き込み動作を示した図である。
【図３３】実施例２において、ＢＴＢＴ−ＨＥ動作による書き込み動作を示した図である。
【図３４】実施例２において、書き込み動作におけるＦＮトンネル動作とＢＴＢＴ−ＨＥ動作を別々に実施する場合のタイムチャートである。
【図３５】ＮＭＯＳに流れる電流差を用いた読み出し時の動作を示した図である。
【図３６】ＮＭＯＳに流れる電流差を用いた読み出し時のタイムチャートである。
【図３７】ＰＭＯＳに流れる電流差を用いた読み出し時の動作を示した図である。
【図３８】ＰＭＯＳに流れる電流差を用いた読み出し時のタイムチャートである。
【図３９】実施例２のメモリセルを用いた不揮発性半導体記憶装置マクロの全体構成図である。
【図４０】実施例３のメモリセルの断面図である。
【図４１】実施例３のメモリセルの等価回路図である。
【図４２】実施例３のメモリセルのＢＴＢＴ−ＨＥ動作によるデータ書き込み方法の一例である。
【図４３】実施例３のメモリセルのＢＴＢＴ−ＨＥ動作によるデータ書き込み方法の一例である。
【図４４】実施例３のメモリセルのＦＮトンネルによるデータ書き込み方法の一例である。
【図４５】実施例３のメモリセルのアレイ構成図である。
【図４６Ａ】実施例３の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表である。
【図４６Ｂ】図４６Ａの各電位の関係を表す不等式である。
【図４７】実施例３の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。
【図４８】実施例３において、データ“１”を書き込む場合の動作を示した図である。
【図４９】実施例３において、データ“０”を書き込む場合の動作を示した図である。
【図５０】実施例３のメモリセルを用いた不揮発性半導体記憶装置マクロの全体構成図である。
【図５１】実施例４のメモリセルの等価回路図である。
【図５２】実施例４のメモリセルのアレイ構成図である。
【図５３Ａ】実施例４の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位を示した表である。
【図５３Ｂ】図５３Ａの各電位の関係を表す不等式である。
【図５４】実施例４の不揮発性半導体記憶装置の各動作モードにおいて各端子に印加される各電位の具体例である。
【図５５】実施例４において、ＦＮトンネル動作による書き込み動作を示した図である。
【図５６】実施例４において、ＢＴＢＴ−ＨＥ動作による書き込み動作を示した図である。
【図５７】実施例４のメモリセルを用いた不揮発性半導体記憶装置マクロの全体構成図である。
【図５８】従来例と本発明の効果における対比を示した図表である。
【図５９】従来例１のメモリセルの構成を示した図である。
【図６０】従来例２のメモリセルの構成を示した図である。
【図６１】従来例２のメモリセルの等価回路図である。
【図６２】従来例２のメモリセルの動作時の電圧の印加関係を示した図である。
【図６３】従来例２のメモリセルの書き込み時の動作を示した図である。
【符号の説明】
【０１２８】
１００  半導体基板
１０１  ｐ型のウェル（Ｐ−ｗｅｌｌ）
１０２  ｎ型のウェル（Ｎ−ｗｅｌｌ）
１０３、１０８、１０９、１１０  Ｐ＋拡散層
１０４、１０５、１０６、１０７  Ｎ＋拡散層
１１１、１１２  ＮＭＯＳトランジスタ
１１３、１１４  ＰＭＯＳトランジスタ
１２０  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２４Ｂ】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３１】
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【図３４】
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【図３６】
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【図３８】
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【図３９】
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【図４１】
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【図４５】
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【図４６Ｂ】
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【図５０】
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【図５３Ｂ】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図２３】
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【図２４Ａ】
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【図２５】
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【図２６】
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【図３０】
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【図３２】
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【図３３】
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【図３５】
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【図３７】
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【図４０】
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【図４２】
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【図４３】
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【図４４】
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【図４６Ａ】
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【図４７】
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【図４８】
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【図４９】
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【図５１】
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【図５２】
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【図５３Ａ】
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【図５４】
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【図５５】
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【図５６】
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