(57)【要約】【課題】画像を表示する処理に伴う消費電力量を低減する。【解決手段】撮像システムは、被写体を撮像して画像信号を生成する撮像センサと、前記撮像センサから出力された画像信号を複数ビットの画像データに変換する変換部と、前記変換部から出力された画像データに応じた画像を表示する表示部とを備え、前記変換部は、前記表示部が画像を表示する第１のモードにおいて、画像信号を第１のビット数の画像データに変換し、前記表示部が画像を表示しない第２のモードにおいて、画像信号を前記第１のビット数より少ない第２のビット数の画像データに変換する。【選択図】図１
2009206824.tif 000002
【特許請求の範囲】
【請求項１】
被写体を撮像して画像信号を生成する撮像センサと、
前記撮像センサから出力された画像信号を複数ビットの画像データに変換する変換部と、
前記変換部から出力された画像データに応じた画像を表示する表示部と、
を備え、
前記変換部は、前記表示部が画像を表示しない第１のモードにおいて、画像信号を第１のビット数の画像データに変換し、前記表示部が画像を表示する第２のモードにおいて、画像信号を前記第１のビット数より少ない第２のビット数の画像データに変換する
ことを特徴とする撮像システム。
【請求項２】
前記変換部は、前記第１のモードにおいて、変換した画像データを前記第１のビット数の信号線を介して出力し、前記第２のモードにおいて、変換した画像データを前記第１のビット数の信号線の一部である前記第２のビット数の信号線を介して出力する
ことを特徴とする請求項１に記載の撮像システム。
【請求項３】
前記変換部は、
前記撮像センサから出力された画像信号をＡ／Ｄ変換することにより、前記第１のビット数の画像データを生成するＡ／Ｄ変換部と、
前記第２のモードにおいて、前記Ａ／Ｄ変換部から出力された画像データに階調圧縮処理を行うことにより、前記第２のビット数の画像データを生成するビット数変換部と、
前記第１のモードにおいて、前記Ａ／Ｄ変換部から供給された前記第１のビット数の画像データを出力し、前記第２のモードにおいて、前記ビット数変換部から供給された前記第２のビット数の画像データを出力する出力部と、
を含む
ことを特徴とする請求項１に記載の撮像システム。
【請求項４】
前記出力部は、前記第１のモードにおいて、前記Ａ／Ｄ変換部から供給された画像データを前記第１のビット数の信号線を介して出力し、前記第２のモードにおいて、前記Ａ／Ｄ変換部から供給された画像データを前記第１のビット数の信号線の一部である前記第２のビット数の信号線を介して出力する
ことを特徴とする請求項３に記載の撮像システム。
【請求項５】
被写体を撮像して画像信号を生成する撮像センサと、前記撮像センサから出力された画像信号を複数ビットの画像データに変換する変換部と、前記変換部から出力された画像データに応じた画像を表示する表示部とを有する撮像システムの制御方法であって、
前記表示部が画像を表示しない第１のモードにおいて、画像信号を第１のビット数の画像データに変換するように、前記変換部を制御する第１のステップと、
前記表示部が画像を表示する第２のモードにおいて、画像信号を前記第１のビット数より少ない第２のビット数の画像データに変換するように、前記変換部を制御する第２のステップと、
を備えたことを特徴とする撮像システムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像システムに関する。
【背景技術】
【０００２】
近年、デジタルカメラなどの撮像システムでは、ＣＣＤやＣＭＯＳセンサなどの撮像センサが多画素化される傾向にある。これにより、１フレームの画像を得るための画像データのビット数が増大しており、これに伴って撮像システムで処理すべきデータ量も増加している。このようなデータ量の増加は、処理に消費される電力量を増加させる一つの要因となっている。特に、画像を表示する処理（ＥＶＦ表示処理）に消費される電力量が増加すると、撮像システムに搭載されるバッテリの使用可能時間が短くなる。
【０００３】
特許文献１に示された技術では、画像を表示する処理を行うモードにおいて、撮影操作を行わない場合や、バッテリの供給電圧が閾値より低下した場合、画像のフレームレートを低下させる撮像システムが提案されている。これにより、特許文献１によれば、単位時間当たりにおけるＥＶＦ表示処理に伴うデータ量を低減できるので、単位時間当たりの消費電力量を低減できるとされている。
【特許文献１】特開２００４−１５５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に示された技術では、撮影操作を行う場合や、バッテリの供給電圧が閾値以上である場合には、画像のフレームレートを低下させないので、画像を表示する処理（ＥＶＦ表示処理）に伴う消費電力量を低減できない。
【０００５】
本発明の目的は、画像を表示する処理に伴う消費電力量を低減することにある。
【課題を解決するための手段】
【０００６】
本発明の第１側面に係る撮像システムは、被写体を撮像して画像信号を生成する撮像センサと、前記撮像センサから出力された画像信号を複数ビットの画像データに変換する変換部と、前記変換部から出力された画像データに応じた画像を表示する表示部とを備え、前記変換部は、前記表示部が画像を表示しない第１のモードにおいて、画像信号を第１のビット数の画像データに変換し、前記表示部が画像を表示する第２のモードにおいて、画像信号を前記第１のビット数より少ない第２のビット数の画像データに変換することを特徴とする。
【０００７】
本発明の第２側面に係る撮像システムの制御方法は、被写体を撮像して画像信号を生成する撮像センサと、前記撮像センサから出力された画像信号を複数ビットの画像データに変換する変換部と、前記変換部から出力された画像データに応じた画像を表示する表示部とを有する撮像システムの制御方法であって、前記表示部が画像を表示しない第１のモードにおいて、画像信号を第１のビット数の画像データに変換するように、前記変換部を制御する第１のステップと、前記表示部が画像を表示する第２のモードにおいて、画像信号を前記第１のビット数より少ない第２のビット数の画像データに変換するように、前記変換部を制御する第２のステップとを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、画像を表示する処理に伴う消費電力量を低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る撮像システム２００を、図１を用いて説明する。図１は、本発明の実施形態に係る撮像システム２００の構成を示すブロック図であ。
【００１０】
撮像システム２００は、例えば、電子カメラ（デジタルカメラ）やビデオカムコーダである。撮像システム２００は、撮影光学系２０１、撮像センサ２０２、変換部２０３、プロセス処理回路２０４、フレームメモリ２０６、メモリ制御回路２０５、ワークメモリ２０７、外部メモリインターフェース２０８、及びビデオメモリ２０９を備える。撮像システム２００は、モニタ表示装置（表示部）２１０、操作スイッチ２１１、全体制御回路２１２、及び外部インターフェース２１３を備える。
【００１１】
撮影光学系２０１は、入射した光を屈折させて、撮像センサ２０２の撮像面に被写体の像を形成する。
【００１２】
撮像センサ２０２は、その撮像面（画素配列）に形成された被写体の像を画像信号に変換（生成）する。撮像センサ２０２は、その画像信号を画素配列から読み出して出力する。撮像センサ２０２は、例えば、ＣＣＤや、ＣＭＯＳセンサである。撮像センサ２０２は、撮影光学系２０１とともに撮像部を構成している。
【００１３】
変換部２０３は、撮像センサから出力された画像信号（アナログ信号）を複数ビットの画像データ（デジタル信号）に変換する。
【００１４】
プロセス処理回路２０４は、変換部２０３から出力された画像データに対して所定の処理を施す。所定の処理は、各画素のデータをもとにＲＧＢの各色信号を生成する処理を含む。
【００１５】
フレームメモリ２０６は、プロセス処理回路２０４の作業領域として機能し、プロセス処理回路２０４から供給された画像データを一時的に記憶する。
【００１６】
メモリ制御回路２０５は、プロセス処理回路２０４から供給された画像データ、又は、フレームメモリ２０６から読み出した画像データの圧縮・伸張を行う。
【００１７】
ワークメモリ２０７は、メモリ制御回路２０５の作業領域として機能し、メモリ制御回路２０５から供給された画像データを一時的に記憶する。
【００１８】
外部メモリインターフェース２０８は、外部記録媒体に接続するためのインターフェースである。外部記録媒体は、例えば、フラッシュメモリ等の不揮発性メモリである。
【００１９】
ビデオメモリ２０９は、モニタ表示装置２１０のためのバッファー領域として機能し、メモリ制御回路２０５から出力された画像データを一時的に記憶する。
【００２０】
モニタ表示装置２１０は、ビデオメモリ２０９から読み出した画像データを表示用の信号（アナログ信号）に変換し、変換した表示用の信号に応じた画像を表示する。
【００２１】
操作スイッチ２１１は、ユーザから所定の指示を受け付ける。例えば、操作スイッチ２１１は、モニタ表示装置２１０が画像を表示しない（ＥＶＦ表示処理を行わない）第１のモードで動作するように指示する第１の指示を受け付ける。あるいは、例えば、操作スイッチ２１１は、モニタ表示装置２１０が画像を表示する（ＥＶＦ表示処理を行う）第２のモードで動作するように指示する第２の指示を受け付ける。例えば、操作スイッチ２１１は、被写体を撮影するように指示する撮影指示を受け付ける。例えば、操作スイッチ２１１は、撮影した画像をモニタ表示装置２１０が表示するように指示する閲覧指示を受け付ける。操作スイッチ２１１は、例えば、撮像システムのメインスイッチ、レリーズスイッチ、各種ボタンを含む。
【００２２】
全体制御回路２１２は、各部を全体的に制御する。全体制御回路２１２は、例えば、ＣＰＵ、ＲＯＭ、ＲＡＭを含む。
【００２３】
例えば、全体制御回路２１２は、ユーザが操作したことによる操作スイッチ２１１の状態変化を検出し、各部への電源供給を開始する。
【００２４】
例えば、全体制御回路２１２は、操作スイッチ２１１から第１の指示を受けた場合、第１のモードにおいて、画像信号を第１のビット数の画像データに変換するように、変換部２０３を制御する。この場合、全体制御回路２１２は、第１のモードにおいて、変換した画像データを第１のビット数の信号線を介して出力するように、変換部２０３を制御する。
【００２５】
例えば、全体制御回路２１２は、第２のモードにおいて、画像信号を第１のビット数より少ない第２のビット数の画像データに変換するように、変換部２０３を制御する。この場合、全体制御回路２１２は、第２のモードにおいて、変換した画像データを第２のビット数の信号線を介して出力するように、変換部２０３を制御する。第２のビット数の信号線は、第１のビット数の信号線の一部である。
【００２６】
例えば、全体制御回路２１２は、操作スイッチ２１１から第１の指示を受けた場合、第２のモードにおいて、ビデオメモリ２０９を介して画像データに応じた画像をモニタ表示装置２１０に表示するようにメモリ制御回路２０５を制御する。これにより、モニタ表示装置２１０は、定期的（フレーム毎）に転送された画像データに応じた画像を表示する。
【００２７】
例えば、全体制御回路２１２は、操作スイッチ２１１から撮影指示を受けた場合、所定フレームの画像データをフレームメモリ２０６から読み出してその画像データの圧縮・伸張処理を施すようにメモリ制御回路２０５を制御する。この場合、全体制御回路２１２は、外部メモリインターフェース２０８を介して圧縮・伸張処理を施された画像データを外部記録媒体に記録するようにメモリ制御回路２０５を制御する。
【００２８】
例えば、全体制御回路２１２は、操作スイッチ２１１から閲覧指示を受けた場合、外部メモリインターフェース２０８を介して外部記録媒体に記録された画像データを読み出すようにメモリ制御回路２０５を制御する。この場合、全体制御回路２１２は、読み出された画像データに応じた画像をビデオメモリ２０９を介してモニタ表示装置２１０に表示するようにメモリ制御回路２０５を制御する。
【００２９】
外部インターフェース２１３は、外部機器（例えば、パーソナルコンピュータ）に接続するためのインターフェースである。
【００３０】
このように、本実施形態によれば、撮影操作を行うか否かや、バッテリの供給電圧が閾値以上であるか否かに関わらず、モニタ表示装置２１０に画像を表示する際に、変換部から出力される画像データのビット数を低減する。これにより、撮影操作を行うか否かや、バッテリの供給電圧が閾値以上であるか否かに関わらず、単位時間当たりにおける処理すべきデータ量を低減できるので、単位時間当たりの消費電力量を低減できる。すなわち、画像を表示する処理に伴う消費電力量を低減できる。
【００３１】
次に、本発明の第１実施例に係る撮像システム２００ａを、図２を用いて説明する。図２は、撮像システム２００ａにおける変換部２０３ａの内部の構成を示す図である。
【００３２】
変換部（Ａ／Ｄ変換用ＬＳＩ）２０３ａは、入力端子１０２、相関二重サンプリング回路（以下、ＣＤＳとする）１０３、及びプログラマブルゲインアンプ（以下、ＰＧＡとする）１０４を含む。変換部２０３ａは、Ａ／Ｄ変換回路（Ａ／Ｄ変換部、以下、ＡＤＣとする）１０５、ビット数変換回路（ビット数変換部）１０６、制御端子１０８、出力切り替え回路（出力部）１０７、出力バッファ１０９、及び出力端子Ｄ０〜Ｄ１３を含む。
【００３３】
入力端子１０２には、撮像センサ２０２から出力された画像信号（アナログ信号）が入力される。
【００３４】
ＣＤＳ回路１０３は、入力端子１０２を介して入力された画像信号にＣＤＳ処理を施し、ノイズ信号が除去された画像信号を得る。ＣＤＳ回路１０３は、ＣＤＳ処理を施した画像信号をＣＤＳ回路１０３へ出力する。
【００３５】
ＰＧＡ１０４は、ＣＤＳ回路１０３から出力された画像信号を増幅する。ＰＧＡ１０４は、増幅した画像信号をＡＤＣ１０５へ出力する。
【００３６】
ＡＤＣ１０５は、ＰＧＡ１０４から出力された画像信号（アナログ信号）をＡ／Ｄ変換することにより、１４ビット（第１のビット数）の画像データを生成する。
【００３７】
ビット数変換回路１０６ａは、第２のモードにおいて、ＡＤＣ１０５から出力された画像データに階調圧縮処理を行うことにより、８ビット（第２のビット数）の画像データを生成する。
【００３８】
制御端子１０８は、モードに応じた動作を行うための制御信号を全体制御回路２１２から受ける。
【００３９】
出力切り替え回路１０７ａは、制御端子１０８が受けた制御信号に応じて、ＡＤＣ１０５から出力された１４ビットの画像データと、ビット数変換回路１０６ａから出力された８ビットの画像データとのいずれかを選択して出力バッファ１０９へ出力する。
【００４０】
例えば、出力切り替え回路１０７ａは、第１のモードにおいて、ＡＤＣ１０５から供給された１４ビットの画像データを出力バッファ１０９へ出力する。これにより、１４ビットの画像データは、出力バッファ１０９から出力端子Ｄ０〜Ｄ１３を介して出力される。
【００４１】
例えば、出力切り替え回路１０７ａは、第２のモードにおいて、ビット数変換回路１０６ａから供給された８ビットの画像データを出力する。これにより、８ビットの画像データは、出力バッファ１０９から出力端子Ｄ０〜Ｄ７を介して出力される。この場合、出力端子Ｄ８〜Ｄ１３は、Ｌレベルに固定されている。
【００４２】
ここで、出力端子Ｄ０〜Ｄ１３へ出力するための出力バッファ１０９は、ＬＳＩチップ外部のプリント配線などチップ内部に比べて大きな負荷を駆動する必要がある。このため、出力バッファ１０９は、内部回路を構成する素子に比べて大きなサイズ（１０倍以上）のものが使用され、比較的多くの電流が流れるように設計されており、出力信号の論理値Ｈ、Ｌの際には大きな貫通電流が流れることによって電流を消費する。一方、出力切り替え回路１０７ａにより８ビットの画像データが選択された場合、上位６ビット分が論理固定となるため、１４ビットデータが選択されたときと比べて、出力バッファ１０９における消費電力は低くなる。
【００４３】
なお、変換部２０３ａは、ＰＧＡ１０４のゲインを制御するための制御回路（図示せず）や、ＣＤＳ回路１０３やＡＤＣ１０５の動作に必要なクロック信号を生成するクロック生成回路（図示せず）などをさらに含む。
【００４４】
次に、本発明の第１実施例におけるビット数変換回路１０６ａの構成を、図３を用いて説明する。図３は、本発明の第１実施例におけるビット数変換回路１０６ａの内部構成を示す図である。
【００４５】
ビット数変換回路１０６ａは、乗算器３０１、３０２、３０３と、比較器３０４、３０５と、レジスタ３０６〜３１０と、セレクタ３１１、３１２とを含む。
【００４６】
図３において、ＡＤＣ１０５から出力された１４ビットの画像データは、それぞれ、乗算器３０１、３０２、３０３により、係数４０１、４０２、４０３が乗ぜられる。係数４０１、４０２、４０３は、１４ビットの画像データを８ビットの画像データに変換する（階調圧縮処理を行う）ための係数であり（図４参照）、それぞれ、乗算器３０１、３０２、３０３の保持されている。この結果、乗算器３０１、３０２、３０３は、それぞれ、１４ビットの画像データにおける下位ビットを実質的に切り捨てることにより、３通りの８ビットの画像データを生成することができる。
【００４７】
また、ＡＤＣ１０５から出力された１４ビットの画像データは、それぞれ、比較器３０４、３０５により、境界値４０４、４０５と比較される。境界値４０４、４０５は、係数４０１、４０２、４０３のどの係数を使うべきかを判断するための基準となる値であり（図４参照）、それぞれ、比較器３０４、３０５に保持されている。比較器３０４、３０５は、それぞれ、比較した結果をセレクタ３１１、３１２へ出力する。
【００４８】
セレクタ３１１は、比較器３０４が比較した結果に応じて、乗算器３０２から出力された８ビットの画像データと、乗算器３０３から出力された８ビットの画像データとのいずれかを選択する。
【００４９】
例えば、セレクタ３１１は、１４ビットの画像データの値が境界値４０４（図４参照）より大きい場合、乗算器３０２から出力された８ビットの画像データを選択する。セレクタ３１１は、１４ビットの画像データの値が境界値４０４より小さい場合、乗算器３０３から出力された８ビットの画像データを選択する。
【００５０】
そして、セレクタ３１１は、選択した８ビットの画像データをセレクタ３１２へ出力する。
【００５１】
セレクタ３１２は、比較器３０５が比較した結果に応じて、乗算器３０１から出力された８ビットの画像データと、セレクタ３１１から出力された８ビットの画像データとのいずれかを選択する。
【００５２】
例えば、セレクタ３１１は、１４ビットの画像データの値が境界値４０５（図４参照）より大きい場合、乗算器３０１から出力された８ビットの画像データを選択する。セレクタ３１１は、１４ビットの画像データの値が境界値４０５より小さい場合、セレクタ３１１から出力された８ビットの画像データを選択する。
【００５３】
そして、セレクタ３１２は、選択した８ビットの画像データを後段（出力切り替え回路１０７ａ）へ出力する。
【００５４】
次に、本発明の第１実施例における出力切り替え回路１０７ａの構成を、図５を用いて説明する。図５は、本発明の第１実施例における出力切り替え回路１０７ａの内部構成を示す図である。
【００５５】
出力切り替え回路１０７ａは、入力端子５１０、入力端子５２０、バス信号線５０１、バス信号線５０２、及びセレクタ群５３０（５３００〜５３１３）を含む。
【００５６】
入力端子５１０には、ＡＤＣ１０５から出力された１４ビットの画像データが入力される。１４ビットのバス信号線５０１は、１４ビットの画像データを入力端子５１０からセレクタ５３００〜５３１３へ伝達する。セレクタ５３００〜５３１３は、１４ビットの画像データにおける各ビットのデータを受ける。
【００５７】
入力端子５２０には、ビット数変換回路１０６ａから出力された８ビットの画像データが入力される。８ビットのバス信号線５０２は、８ビットの画像データを入力端子５２０からセレクタ５３００〜５３０７へ伝達する。セレクタ５３００〜５３０７は、８ビットの画像データにおける各ビットのデータを受ける。
【００５８】
制御端子５０４は、モードに応じた動作を行うための制御信号を全体制御回路２１２から受ける。
【００５９】
セレクタ群５３０（５３００〜５３１３）は、制御端子５０４が受けた制御信号に応じて、所定の動作を行う。
【００６０】
セレクタ５３００〜５３０７は、制御端子５０４が受けた制御信号に応じて、入力端子５１０から伝達されたデータと、入力端子５２０から伝達されたデータとのいずれかを選択する。セレクタ５３００〜５３０７は、選択したデータを８ビットの信号線５４００〜５４０７経由で出力端子Ｄ０〜Ｄ７へ出力する。
【００６１】
また、セレクタ５３０８〜５３１３は、制御端子５０４が受けた制御信号に応じて、入力端子５１０から伝達されたデータと、Ｌレベルに固定されたデータとのいずれかを選択する。すなわち、セレクタ５３０８〜５３１３は、入力端子５１０から伝達されたデータをセレクタ５３００〜５３０７が選択した場合、入力端子５１０から伝達されたデータを選択する。セレクタ５３０８〜５３１３は、入力端子５２０から伝達されたデータをセレクタ５３００〜５３０７が選択した場合、Ｌレベルに固定されたデータを選択する。セレクタ５３００〜５３０７は、選択したデータを６ビットの信号線５４０８〜５４１３経由で出力端子Ｄ８〜Ｄ１３へ出力する。
【００６２】
このようにして、セレクタ群５３０（５３００〜５３１３）は、第１のモードにおいて、ＡＤＣ１０５から供給された１４ビットの画像データを１４ビットの信号線５４００〜５４１３経由で出力バッファ１０９へ出力する。また、セレクタ群５３０（５３００〜５３１３）は、第２のモードにおいて、ビット数変換回路１０６ａから供給された８ビットの画像データを８ビットの信号線５４００〜５４０７経由で出力する。
【００６３】
なお、セレクタ群５３０（５３００〜５３１３）は、第２のモードにおいて、上位６ビット分の出力端子Ｄ８〜Ｄ１３を介してＬレベルに固定された論理値（データ）を出力している。
【００６４】
次に、本発明の第２実施例に係る撮像システム２００ｂを、図６を用いて説明する。図６は、本発明の第２実施例における変換部２０３ｂの内部の構成を示す図である。以下では、第１実施例と異なる部分を中心に説明し、同様の部分の説明を省略する。
【００６５】
変換部（Ａ／Ｄ変換用ＬＳＩ）２０３ｂの出力は、シリアル差動出力（ＬＶＤＳ）方式にしたがっている。変換部２０３ｂは、出力切り替え回路（出力部）６０７，６０９、パラレル・シリアル変換回路６１０、６１１、出力バッファ６１２、６１３、６１４、及び出力端子Ｄ０Ｐ、Ｄ１Ｐ、Ｄ２Ｐ、Ｄ０Ｎ、Ｄ１Ｎ、Ｄ２Ｎを含む。
【００６６】
制御端子６０８は、モードに応じた動作を行うための制御信号を全体制御回路２１２から受ける。
【００６７】
出力切り替え回路６０７は、制御端子６０８が受けた制御信号に応じて、ＡＤＣ１０５から出力された１４ビットの画像データのうちの上位６ビットのデータと、Ｌレベルに固定された６ビットのデータとのいずれかを選択する。出力切り替え回路６０７は、選択した６ビットのデータをパラレル・シリアル変換回路６１０へ出力する。
【００６８】
出力切り替え回路６０９は、制御端子６０８が受けた制御信号に応じて、ＡＤＣ１０５から出力された１４ビットの画像データのうちの下位８ビットのデータと、ビット数変換回路１０６ａから出力された８ビットのデータとのいずれかを選択する。出力切り替え回路６０９は、選択した８ビットのデータをパラレル・シリアル変換回路６１１へ出力する。
【００６９】
パラレル・シリアル変換回路６１０は、出力切り替え回路６０７から出力された６ビット幅のパラレルデータを、図示していないＡＤＣ１０５の変換周期よりも高速な内部クロックにより１ビットづつのシリアルデータに変換する。パラレル・シリアル変換回路６１０は、変換したシリアルデータを出力バッファ６１２へ出力する。
【００７０】
パラレル・シリアル変換回路６１１は、出力切り替え回路６０９から出力された８ビット幅のパラレルデータを、図示していないＡＤＣ１０５の変換周期よりも高速な内部クロックにより１ビットづつのシリアルデータに変換する。パラレル・シリアル変換回路６１１は、変換したシリアルデータを出力バッファ６１３へ出力し、高速な内部クロックを外部同期クロックとして出力バッファ６１４へ出力する。
【００７１】
出力バッファ６１２は、パラレル・シリアル変換回路６１０から出力された１ビットづつのデータを正転データ・反転データで表される差動方式（ＬＶＤＳ方式）により出力する。
【００７２】
出力バッファ６１３は、パラレル・シリアル変換回路６１１から出力された１ビットづつのデータを正転データ、反転データで表される差動方式（ＬＶＤＳ方式）により出力する。また、出力バッファ６１３は、パラレル・シリアル変換回路６１１から出力された高速な内部クロックを正転データ・反転データで表される差動方式により出力する。
【００７３】
このようにして、第１のモードにおいて、ビット数変換回路１０６から出力された８ビットの画像データをＬＶＤＳ方式で出力することができる。また、第２のモードにおいて、ＡＤＣ１０５から出力される１４ビットの画像データをＬＶＤＳ方式で出力することができる。この場合、第２のモードにおいて、出力バッファ６１２からＬレベルに固定された論理値（データ）のみが出力されるため、その出力駆動電流を低減でき、または、出力駆動電流をＯＦＦすることができる。これにより、画像を表示する処理に伴う消費電力量を低減できる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態に係る撮像システム２００の構成を示すブロック図。
【図２】撮像システム２００ａにおける変換部２０３ａの内部の構成を示す図。
【図３】本発明の第１実施例におけるビット数変換回路１０６ａの内部構成を示す図。
【図４】係数値の概念を示す図。
【図５】本発明の第１実施例における出力切り替え回路１０７ａの内部構成を示す図。
【図６】本発明の第２実施例における変換部２０３ｂの内部の構成を示す図。
【符号の説明】
【００７５】
２００，２００ａ，２００ｂ  撮像システム
２０３，２０３ａ，２０３ｂ  変換部
【図１】
2009206824.tif 000003
【図２】
2009206824.tif 000004
【図３】
2009206824.tif 000005
【図４】
2009206824.tif 000006
【図５】
2009206824.tif 000007
【図６】
2009206824.tif 000008