(57)【要約】【課題】新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を提供する。【解決手段】ＰＮＰバイポーラトランジスタ７のエミッタとベースがアノード端子５に、コレクタがＮＰＮバイポーラトランジスタ８のベースに接続されている。ＮＰＮバイポーラトランジス８タのエミッタがカソード端子６に、ベースが第１抵抗Ｒ１を介してカソード端子６に、コレクタが第２抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ７のベースに接続されている。【選択図】図１
2009130052.tif 000002
【特許請求の範囲】
【請求項１】
ＰＮＰバイポーラトランジスタのエミッタとベースがアノード端子に、コレクタがＮＰＮバイポーラトランジスタのベースに接続され、かつ、前記ＮＰＮバイポーラトランジスタのエミッタがカソード端子に、ベースが第１抵抗を介してカソード端子に、コレクタが第２抵抗を介して前記ＰＮＰバイポーラトランジスタのベースに接続されてなる静電気保護回路。
【請求項２】
第１Ｐ型不純物拡散層の表面部分に互いに間隔をもって形成された第１Ｎ型不純物拡散層と第２Ｐ型不純物拡散層と、前記第１Ｐ型不純物拡散層の表面部分で前記第１Ｎ型不純物拡散層に対して前記第２Ｐ型不純物拡散層とは反対側の位置に前記第１Ｎ型不純物拡散層とは間隔をもって形成された第２Ｎ型不純物拡散層と、前記第２Ｎ型不純物拡散層の表面部分に前記第２Ｎ型不純物拡散層の前記第１Ｎ型不純物拡散層側の端部とは間隔をもって形成された第３Ｎ型不純物拡散層と、前記第２Ｎ型不純物拡散層の表面部分で前記第３Ｎ型不純物拡散層に対して前記第１Ｎ型不純物拡散層とは反対側の位置に前記第３Ｎ型不純物拡散層に隣接して形成された第３Ｐ型不純物拡散層と、からなる静電気保護素子を備え、
前記静電気保護素子において、前記第１Ｐ型不純物拡散層、前記第２Ｎ型不純物拡散層及び前記第３Ｐ型不純物拡散層からなるＰＮＰバイポーラトランジスタが形成されており、前記第１Ｎ型不純物拡散層、前記第１Ｐ型不純物拡散層及び前記第２Ｎ型不純物拡散層からなるＮＰＮバイポーラトランジスタが形成されており、前記ＮＰＮバイポーラトランジスタのベースを構成する前記第１Ｐ型不純物拡散層の部分と、前記第２Ｐ型不純物拡散層との間には前記第１Ｐ型不純物拡散層の抵抗成分からなる第１抵抗が形成されており、かつ、前記ＮＰＮバイポーラトランジスタのコレクタを構成する前記第１Ｐ型不純物拡散層の部分と、前記第３Ｎ型不純物拡散層との間には前記第２Ｎ型不純物拡散層の抵抗成分からなる第２抵抗が形成されており、
前記第３Ｎ型不純物拡散層及び前記第３Ｐ型不純物拡散層がアノード端子に接続され、かつ前記第１Ｎ型不純物拡散層及び前記第２Ｐ型不純物拡散層がカソード端子に接続されて、前記静電気保護素子は請求項１に記載の静電気保護回路を形成している半導体装置。
【請求項３】
前記第３Ｎ型不純物拡散層は前記第２Ｎ型不純物拡散層よりも濃い不純物拡散層をもち、
前記第１Ｎ型不純物拡散層と前記第２Ｎ型不純物拡散層との間の前記第１Ｐ型不純物拡散層上にゲート絶縁膜を介してゲート電極が形成されており、
前記第１Ｎ型不純物拡散層と前記第３Ｎ型不純物拡散層との間の前記第２Ｎ型不純物拡散層表面に前記ゲート絶縁膜よりも厚い厚膜絶縁膜が形成されており、
前記ゲート電極の前記第３Ｎ型不純物拡散層側の端部は前記厚膜絶縁膜上に乗り上げており、
前記静電気保護素子は、前記第１Ｎ型不純物拡散層をソースとし、前記第２Ｎ型不純物拡散層及び前記第３Ｎ型不純物拡散層をドレインとする高耐圧ＮＭＯＳトランジスタとして機能する請求項２に記載の半導体装置。
【請求項４】
ＮＰＮバイポーラトランジスタのエミッタとベースがカソード端子に、コレクタがＰＮＰバイポーラトランジスタのベースに接続され、かつ、前記ＰＮＰバイポーラトランジスタのエミッタがアノード端子に、ベースが第３抵抗を介してアノード端子に、コレクタが第４抵抗を介して前記ＮＰＮバイポーラトランジスタのベースに接続されてなる静電気保護回路。
【請求項５】
第４Ｐ型不純物拡散層の表面部分に互いに隣接して形成された第４Ｎ型不純物拡散層と第５Ｐ型不純物拡散層と、前記第４Ｐ型不純物拡散層の表面部分で前記第５Ｐ型不純物拡散層に対して前記第４Ｎ型不純物拡散層とは反対側の位置に前記第５Ｐ型不純物拡散層とは間隔をもって形成された第５Ｎ型不純物拡散層と、前記第５Ｎ型不純物拡散層の表面部分に前記第５Ｎ型不純物拡散層の前記第５Ｐ型不純物拡散層側の端部とは間隔をもって形成された第６Ｐ型不純物拡散層と、前記第５Ｎ型不純物拡散層の表面部分で前記第６Ｐ型不純物拡散層に対して前記第５Ｐ型不純物拡散層とは反対側の位置に前記第６Ｐ型不純物拡散層とは間隔をもって形成された第６Ｎ型不純物拡散層と、からなる静電気保護素子を備え、
前記静電気保護素子において、前記第４Ｐ型不純物拡散層、前記第５Ｎ型不純物拡散層及び前記第６Ｐ型不純物拡散層からなるＰＮＰバイポーラトランジスタが形成されており、前記第４Ｎ型不純物拡散層、前記第４Ｐ型不純物拡散層及び前記第５Ｎ型不純物拡散層からなるＮＰＮバイポーラトランジスタが形成されており、前記ＰＮＰバイポーラトランジスタのベースを構成する前記第５Ｎ型不純物拡散層の部分と、前記第６Ｎ型不純物拡散層との間には第５Ｎ型不純物拡散層の抵抗成分からなる第３抵抗が形成されており、かつ、前記ＰＮＰバイポーラトランジスタのコレクタを構成する前記第４Ｐ型不純物拡散層の部分と、前記ＮＰＮバイポーラトランジスタのベースを構成する前記第５Ｐ型不純物拡散層との間には前記第４Ｐ型不純物拡散層の抵抗成分からなる第４抵抗が形成されており、
前記第６Ｎ型不純物拡散層及び前記第６Ｐ型不純物拡散層がアノード端子に接続され、かつ前記第４Ｎ型不純物拡散層及び前記第５Ｐ型不純物拡散層がカソード端子に接続されて、前記静電気保護素子は請求項４に記載の静電気保護回路を形成している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路及びそれを備えた半導体装置に関し、特に、ＳＣＲ（Silicon Controlled Rectifier）素子からなる静電気保護回路及びそれを備えた半導体装置に関するものである。
【背景技術】
【０００２】
図１３はＳＣＲ素子からなる従来の静電気保護回路を示す等価回路である。図１４はＳＣＲ素子からなる静電気保護素子を備えた従来の半導体装置の概略的な構造断面図である。まず、図１４を参照して従来の半導体装置の構造について説明する。
【０００３】
Ｐ型シリコン基板１０１Ｐの表面部分に互いに間隔をもってＮ型不純物拡散層１０１ＮとＰ型不純物拡散層１０２Ｐが形成されている。Ｐ型シリコン基板１０１Ｐの表面部分でＮ型不純物拡散層１０１Ｎに対してＰ型不純物拡散層１０２Ｐとは反対側の位置にＮ型不純物拡散層１０１Ｎとは間隔をもってＮ型不純物拡散層１０２Ｎが形成されている。
【０００４】
Ｎ型不純物拡散層１０２Ｎの表面部分に、Ｎ型不純物拡散層１０２ＮのＮ型不純物拡散層１０１Ｎ側の端部とは間隔をもってＰ型不純物拡散層１０３Ｐが形成されている。Ｎ型不純物拡散層１０２Ｎの表面部分には、Ｐ型不純物拡散層１０３Ｐに対してＮ型不純物拡散層１０１Ｎとは反対側の位置に、Ｎ型不純物拡散層１０１Ｎとは間隔をもってＮ型不純物拡散層１０３Ｎが形成されている。
【０００５】
Ｐ型不純物拡散層１０２Ｐ，１０３ＰはＰ型シリコン基板１０１ＰよりもＰ型不純物濃度が濃く形成されている。また、Ｎ型不純物拡散層１０１Ｎ，１０３ＮはＮ型不純物拡散層１０２ＮよりもＮ型不純物濃度が濃く形成されている。
【０００６】
Ｎ型不純物拡散層１０１Ｎ、Ｐ型不純物拡散層１０２Ｐ、Ｐ型不純物拡散層１０３Ｐ及びＮ型不純物拡散層１０３Ｎの形成位置を除いて、Ｐ型シリコン基板１０１Ｐの表面及びＮ型不純物拡散層１０２Ｎの表面に例えばＬＯＣＯＳ（local oxidation of silicon）酸化膜からなる素子分離酸化膜１０４が形成されている。
Ｐ型不純物拡散層１０３Ｐ及びＮ型不純物拡散層１０３Ｎはアノード端子１０５に接続され、Ｎ型不純物拡散層１０１Ｎ及びＰ型不純物拡散層１０２Ｐはカソード端子１０６に接続されている。
【０００７】
図１３も参照して等価回路について説明する。
Ｐ型シリコン基板１０１Ｐ、Ｎ型不純物拡散層１０２Ｎ及びＰ型不純物拡散層１０３ＰからなるＰＮＰバイポーラトランジスタ１０７が形成されている。また、Ｎ型不純物拡散層１０１Ｎ、Ｐ型シリコン基板１０１Ｐ及びＮ型不純物拡散層１０２ＮからなるＮＰＮバイポーラトランジスタ１０８が形成されている。
【０００８】
ＰＮＰバイポーラトランジスタ１０７のエミッタとベースはアノード端子１０５に、コレクタはカソード端子１０６に接続されている。ＰＮＰバイポーラトランジスタ１０７のコレクタとカソード端子１０６の間に、Ｐ型シリコン基板１０１Ｐの抵抗成分からなる抵抗Ｒ１０１が形成されている。また、ＰＮＰバイポーラトランジスタ１０７のベースとアノード端子１０５の間に、Ｎ型不純物拡散層１０２Ｎの抵抗成分からなる抵抗Ｒ１０２が形成されている。
【０００９】
ＮＰＮバイポーラトランジスタ１０８のエミッタはカソード端子１０６に、ベースはＰＮＰバイポーラトランジスタ１０７のコレクタに、コレクタはＰＮＰバイポーラトランジスタ１０７のベースに接続されている。
ＰＮＰバイポーラトランジスタ１０７のベースとＮＰＮバイポーラトランジスタ１０８のベースの間には、Ｐ型シリコン基板１０１ＰとＮ型不純物拡散層１０２Ｎからなる寄生ダイオードＤｐが形成されている。
【００１０】
このようなＰＮＰバイポーラトランジスタ１０７とＮＰＮバイポーラトランジスタ１０８をもつＳＣＲ素子からなる静電気保護回路は例えば特許文献１に開示されている。この静電気保護回路の動作メカニズムを以下に述べる。
【００１１】
カソード端子１０６の電位を基準にしてアノード端子１０５に静電気が印加された場合、不純物濃度の薄いＮ型不純物拡散層１０２ＮとＰ型シリコン基板１０１ＰのＰＮ接合がブレイクダウンする。その時にアノード端子１０５−カソード端子１０６間に流れるアバランシェ電流Ｉａｖａと、Ｎ型不純物拡散層１０２Ｎの抵抗成分からなる抵抗Ｒ１０２の抵抗値Ｒ１０２との積、Ｉａｖａ×Ｒ１０２が寄生ダイオードＤｐのＰＮ接合の拡散障壁電圧（約０.８Ｖ）を超えた場合に、ＰＮＰバイポーラトランジスタ１０７がオンする。
【００１２】
さらにＰＮＰバイポーラトランジスタ１０７のコレクタ電流がＮＰＮバイポーラトランジスタ１０８のベース電流にもなり、ＮＰＮバイポーラトランジスタ１０８も続いてオンする。このように、ＳＣＲ素子からなる静電気保護回路は、バイポーラトランジスタ１０７，１０８において、相互のコレクタ電流が相互にベース電流を増加させ、また相互のベース電流が相互にコレクタ電流を増加させるという、正帰還の電流増幅効果により、約１００ｎｓのパルス幅をもつ静電気印加に対して、約１００ｍＡ／μｍ（ミリアンペア／マイクロメートル）の大きな放電電流能力をもつ。
【００１３】
また、アバランシェ電流Ｉａｖａと、Ｐ型シリコン基板１０１Ｐの抵抗成分からなる抵抗Ｒ１０１の抵抗値Ｒ１０１との積、Ｉａｖａ×Ｒ１０１が寄生ダイオードＤｐのＰＮ接合の拡散障壁電圧を超えた場合にも、同様のメカニズムで正帰還の電流増幅効果が見られる。
【００１４】
通常、抵抗Ｒ１０１，１０２の抵抗値は極めて大きな値であり、アバランシェ電流Ｉａｖａが数ｍＡに達すれば、ＳＣＲ素子はオン状態となる。このＳＣＲ素子がオン状態になる時に必要な電流はＳＣＲトリガー電流と呼ばれる。
【００１５】
ＰＮＰバイポーラトランジスタとＮＰＮバイポーラトランジスタから構成されるＳＣＲ素子は優れた電流能力をもつものであるが、実際の半導体集積回路に使用する際には、通常回路動作時における、ＳＣＲ誤動作によるラッチアップ現象に注意する必要がある。
【００１６】
図１５は、カソード基準でアノードに静電気が印加された場合のＳＣＲ動作の電圧−電流特性を示す図である。縦軸は電流、横軸は電圧を示す。
【００１７】
不純物濃度の薄いＮ型不純物拡散層１０２ＮとＰ型シリコン基板１０１ＰのＰＮ接合耐圧でアバランシェ電流が流れ始め、数ｍＡ流れたところで、ＳＣＲ素子が動作し、大きな電圧降下、いわゆるスナップバックが起こる。
そして通常２〜３Ｖの低いホールド電圧から、ある程度のオン抵抗を維持しながら電流が流れ続け、やがてＰＮ接合の熱破壊に至る。
【００１８】
ホールド電圧が２〜３Ｖであり、通常の回路動作における電源電圧Ｖｃｃ（５Ｖ程度）よりも低いことから、電源電圧が印加された状態で通常動作している半導体集積回路において、なんらかの理由でＳＣＲ素子が動作してしまった場合、電源電圧ＶｃｃによってＳＣＲ素子に電流が流れる状態が維持される、いわゆるラッチアップ現象を引き起こす。回路の通常動作時にラッチアップ現象が起こった場合、回路の正常動作は不能となるばかりか、不可逆的な破壊にも至ってしまう。
【００１９】
このような回路動作中のＳＣＲ素子の誤動作を回避する技術として、電流トリガー型のＳＣＲ素子がある（例えば特許文献２を参照。）。
図１６はＳＣＲトリガー用素子を備えたＳＣＲ素子からなる従来の静電気保護回路を示す等価回路である。
【００２０】
ＳＣＲトリガー用素子を備えた従来のＳＣＲ素子は、ＰＮＰバイポーラトランジスタ１０７、ＮＰＮバイポーラトランジスタ１０８、抵抗Ｒ１０１，１０２及び寄生ダイオードＤｐからなるＳＣＲ素子と、ＳＣＲトリガー用素子１０８と、ポリシリコンで形成された低抵抗体Ｒｓによって構成されている。ＳＣＲ素子の構成は図１３と同じである。
【００２１】
ＳＣＲトリガー用素子１０８の一方の端子はＮＰＮバイポーラトランジスタ１０８のコレクタと、低抵抗体Ｒｓを介してアノード端子１０５に接続されている。ＳＣＲトリガー用素子１０８の他方の端子はカソード端子１０６に接続されている。ＳＣＲ素子の寄生ダイオードＤｐのＰＮ接合耐圧よりも低いブレイクダウン耐圧をもっている。
【００２２】
カソード基準でアノードに静電気が印加された場合、ＳＣＲ素子よりも低い電圧でＳＣＲトリガー用素子１０８がブレイクダウンする。その際にアノード端子１０５からＳＣＲトリガー用素子１０８を介してカソード端子１０６に流れる電流Ｉｔｒｉｇと低抵抗体Ｒｓの抵抗値Ｒｓの積、Ｉｔｒｉｇ×Ｒｓの値がＰＮ接合の拡散障壁電圧（約０.８Ｖ）を超えた場合に、前記と同じメカニズムでＳＣＲ素子がオンする。この場合のＳＣＲトリガー電流Ｉｔｒｉｇは低抵抗体Ｒｓの抵抗値で自由に制御することができるので、想定されるノイズ電流よりも高く設定しておくことで回路動作中のＳＣＲ素子の誤動作を防ぐことができる。
【００２３】
しかし、ＳＣＲトリガー用素子を備えた従来のＳＣＲ素子では、ＳＣＲ素子とは別に、さらにＳＣＲトリガー用素子と低抵抗体が必要となり、保護素子全体のレイアウト面積は図１３に示したＳＣＲ素子の２〜３倍まで大きくなってしまうという問題があった。
【００２４】
【特許文献１】特公平５−６５０６１号公報
【特許文献２】特表２００４−５３１０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は、新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路及びそれを備えた半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２６】
本発明にかかる静電気保護回路の第１態様は、ＰＮＰバイポーラトランジスタのエミッタとベースがアノード端子に、コレクタがＮＰＮバイポーラトランジスタのベースに接続され、かつ、上記ＮＰＮバイポーラトランジスタのエミッタがカソード端子に、ベースが第１抵抗を介してカソード端子に、コレクタが第２抵抗を介して上記ＰＮＰバイポーラトランジスタのベースに接続されてなる静電気保護回路である。
本発明の静電気保護回路の第１態様においては、図１３に示した通常のＳＣＲ素子と比較して、ＰＮＰバイポーラトランジスタをオンさせるのに大きなトリガー電流が必要になる。
【００２７】
本発明にかかる半導体装置の第１態様は、本発明の静電気保護回路の第１態様を実現するものであって、第１Ｐ型不純物拡散層の表面部分に互いに間隔をもって形成された第１Ｎ型不純物拡散層と第２Ｐ型不純物拡散層と、上記第１Ｐ型不純物拡散層の表面部分で上記第１Ｎ型不純物拡散層に対して上記第２Ｐ型不純物拡散層とは反対側の位置に上記第１Ｎ型不純物拡散層とは間隔をもって形成された第２Ｎ型不純物拡散層と、上記第２Ｎ型不純物拡散層の表面部分に上記第２Ｎ型不純物拡散層の上記第１Ｎ型不純物拡散層側の端部とは間隔をもって形成された第３Ｎ型不純物拡散層と、上記第２Ｎ型不純物拡散層の表面部分で上記第３Ｎ型不純物拡散層に対して上記第１Ｎ型不純物拡散層とは反対側の位置に上記第３Ｎ型不純物拡散層に隣接して形成された第３Ｐ型不純物拡散層と、からなる静電気保護素子を備え、上記静電気保護素子において、上記第１Ｐ型不純物拡散層、上記第２Ｎ型不純物拡散層及び上記第３Ｐ型不純物拡散層からなるＰＮＰバイポーラトランジスタが形成されており、上記第１Ｎ型不純物拡散層、上記第１Ｐ型不純物拡散層及び上記第２Ｎ型不純物拡散層からなるＮＰＮバイポーラトランジスタが形成されており、上記ＮＰＮバイポーラトランジスタのベースを構成する上記第１Ｐ型不純物拡散層の部分と、上記第２Ｐ型不純物拡散層との間には上記第１Ｐ型不純物拡散層の抵抗成分からなる第１抵抗が形成されており、かつ、上記ＮＰＮバイポーラトランジスタのコレクタを構成する上記第１Ｐ型不純物拡散層の部分と、上記第３Ｎ型不純物拡散層との間には上記第２Ｎ型不純物拡散層の抵抗成分からなる第２抵抗が形成されており、上記第３Ｎ型不純物拡散層及び上記第３Ｐ型不純物拡散層がアノード端子に接続され、かつ上記第１Ｎ型不純物拡散層及び上記第２Ｐ型不純物拡散層がカソード端子に接続されているものである。
【００２８】
ところで、別の課題として、高耐圧ＣＭＯＳ集積回路においては、そのドレインが出力端子に接続されている高耐圧ＮＭＯＳトランジスタの静電気に対する脆弱性が問題となる場合が多い。
図１７は高耐圧ＮＭＯＳトランジスタを備えた従来の半導体装置の概略的な構造断面図である。
【００２９】
Ｐ型シリコン基板１１１Ｐの表面部分に、ソースを構成するＮ型不純物拡散層１１１Ｎと、基板コンタクト拡散層を構成するＰ型不純物拡散層１１２Ｐが互いに間隔をもって形成されている。Ｐ型シリコン基板１１１Ｐの表面部分でＮ型不純物拡散層１１１Ｎに対してＰ型不純物拡散層１１２Ｐとは反対側の位置に、Ｎ型不純物拡散層１１１Ｎよりも薄いＮ型不純物濃度をもつＮ型不純物拡散層１１２Ｎが形成されている。Ｎ型不純物拡散層１１２Ｎの表面部分に、Ｎ型不純物拡散層１１２Ｎの端部とは間隔をもって、Ｎ型不純物拡散層１１２Ｎよりも濃いＮ型不純物濃度をもつＮ型不純物拡散層１１３Ｎが形成されている。
【００３０】
Ｎ型不純物拡散層１１１ＮとＮ型不純物拡散層１１３Ｎとの間のＮ型不純物拡散層１１２Ｎ表面に例えばＬＯＣＯＳ酸化膜からなる素子分離酸化膜１１４が形成されている。
Ｎ型不純物拡散層１１１ＮとＮ型不純物拡散層１１２Ｎとの間のＰ型シリコン基板１１Ｐ上にゲート絶縁膜１１５を介してゲート電極１１６が形成されている。ゲート電極１１６のＮ型不純物拡散層１１３Ｎ側の端部は素子分離酸化膜１１４上に乗り上げている。
この高耐圧ＮＭＯＳトランジスタのドレインを構成するＮ型不純物拡散層１１３Ｎは出力端子１１７に接続され、ソースを構成するＮ型不純物拡散層１１１ＮはＧＮＤ（グランド）端子１１８に接続されている。Ｐ型不純物拡散層１１２ＰもＧＮＤ端子１１８に接続されている。
【００３１】
図１７に示したような、薄いＮ型不純物拡散層１１２Ｎと、ドレイン側のゲート電極１１６端部の下に素子分離酸化膜１１４を有するＬＯＣＯＳオフセット型の高耐圧ＮＭＯＳトランジスタにおいては、そのドレイン、つまり出力端子１１７に静電気が印加された場合、ドレイン、Ｐ型シリコン基板１１１Ｐ、及びソースで形成される寄生ＮＰＮバイポーラトランジスタが動作する。寄生ＮＰＮバイポーラトランジスタのコレクタであるＮ型不純物拡散層１１２ＮのＮ型不純物濃度がベースから注入されてくる電子密度よりも薄いので、電荷の中性を保つために大量のホールが生成され、実効的なＰＮ接合がＮ型不純物濃度の濃いＮ型不純物拡散層１１３Ｎ付近に押し上げられる、いわゆるベースプッシュアウト効果が起こる。また、ＰＮ接合付近の電界は注入される電子と発生するホールにより増加していき、高電界で加速された電子がＬＯＣＯＳ酸化膜からなる阻止分離酸化膜１１４Ｎのバーズビークの欠陥層などにトラップされ、リーク電流を発生させるという不具合も生じる。
【００３２】
このような破壊メカニズムにおいては、高耐圧ＮＭＯＳトランジスタのトランジスタ幅に対するＥＳＤ（electro-static discharge）耐性のスケーリング則は見られず、基本的には高耐圧ＮＭＯＳトランジスタを静電気から保護する静電気保護素子が別途必要になる。さらに、その場合においても、高耐圧ＮＭＯＳトランジスタの寄生ＮＰＮバイポーラトランジスタをオンさせないような極めて慎重な静電気保護回路設計が必要になってくる。
【００３３】
このような不具合に対し、本発明の半導体装置の第１態様の静電気保護素子を高耐圧ＮＭＯＳトランジスタに適用することができる。
すなわち、本発明の半導体装置の第１態様において、上記第３Ｎ型不純物拡散層は上記第２Ｎ型不純物拡散層よりも濃い不純物拡散層をもち、上記第１Ｎ型不純物拡散層と上記第２Ｎ型不純物拡散層との間の上記第１Ｐ型不純物拡散層上にゲート絶縁膜を介してゲート電極が形成されており、上記第１Ｎ型不純物拡散層と上記第３Ｎ型不純物拡散層との間の上記第２Ｎ型不純物拡散層表面に上記ゲート絶縁膜よりも厚い厚膜絶縁膜が形成されており、上記ゲート電極の上記第３Ｎ型不純物拡散層側の端部は上記厚膜絶縁膜上に乗り上げており、上記静電気保護素子は、上記第１Ｎ型不純物拡散層をソースとし、上記第２Ｎ型不純物拡散層及び上記第３Ｎ型不純物拡散層をドレインとする高耐圧ＮＭＯＳトランジスタとして機能する。
これにより、静電気保護素子を別途追加することなく、高耐圧ＮＭＯＳトランジスタそのもののＥＳＤ耐性を向上させることができる。
【００３４】
本発明にかかる静電気保護回路の第２態様は、ＮＰＮバイポーラトランジスタのエミッタとベースがカソード端子に、コレクタがＰＮＰバイポーラトランジスタのベースに接続され、かつ、上記ＰＮＰバイポーラトランジスタのエミッタがアノード端子に、ベースが第３抵抗を介してアノード端子に、コレクタが第４抵抗を介して上記ＮＰＮバイポーラトランジスタのベースに接続されてなる静電気保護回路である。
本発明の静電気保護回路の第２態様においては、図１３に示した通常のＳＣＲ素子と比較して、ＮＰＮバイポーラトランジスタをオンさせるのに大きなトリガー電流が必要になる。
【００３５】
本発明にかかる半導体装置の第２態様は、本発明の静電気保護回路の第２態様を実現するものであって、第４Ｐ型不純物拡散層の表面部分に互いに隣接して形成された第４Ｎ型不純物拡散層と第５Ｐ型不純物拡散層と、上記第４Ｐ型不純物拡散層の表面部分で上記第５Ｐ型不純物拡散層に対して上記第４Ｎ型不純物拡散層とは反対側の位置に上記第５Ｐ型不純物拡散層とは間隔をもって形成された第５Ｎ型不純物拡散層と、上記第５Ｎ型不純物拡散層の表面部分に上記第５Ｎ型不純物拡散層の上記第５Ｐ型不純物拡散層側の端部とは間隔をもって形成された第６Ｐ型不純物拡散層と、上記第５Ｎ型不純物拡散層の表面部分で上記第６Ｐ型不純物拡散層に対して上記第５Ｐ型不純物拡散層とは反対側の位置に上記第６Ｐ型不純物拡散層とは間隔をもって形成された第６Ｎ型不純物拡散層と、からなる静電気保護素子を備え、上記静電気保護素子において、上記第４Ｐ型不純物拡散層、上記第５Ｎ型不純物拡散層及び上記第６Ｐ型不純物拡散層からなるＰＮＰバイポーラトランジスタが形成されており、上記第４Ｎ型不純物拡散層、上記第４Ｐ型不純物拡散層及び上記第５Ｎ型不純物拡散層からなるＮＰＮバイポーラトランジスタが形成されており、上記ＰＮＰバイポーラトランジスタのベースを構成する上記第５Ｎ型不純物拡散層の部分と、上記第６Ｎ型不純物拡散層との間には第５Ｎ型不純物拡散層の抵抗成分からなる第３抵抗が形成されており、かつ、上記ＰＮＰバイポーラトランジスタのコレクタを構成する上記第４Ｐ型不純物拡散層の部分と、上記ＮＰＮバイポーラトランジスタのベースを構成する上記第５Ｐ型不純物拡散層との間には上記第４Ｐ型不純物拡散層の抵抗成分からなる第４抵抗が形成されており、
上記第６Ｎ型不純物拡散層及び上記第６Ｐ型不純物拡散層がアノード端子に接続され、かつ上記第４Ｎ型不純物拡散層及び上記第５Ｐ型不純物拡散層がカソード端子に接続されているものである。
【発明の効果】
【００３６】
本発明の静電気保護回路の第１態様では、ＰＮＰバイポーラトランジスタのエミッタとベースがアノード端子に、コレクタがＮＰＮバイポーラトランジスタのベースに接続され、かつ、上記ＮＰＮバイポーラトランジスタのエミッタがカソード端子に、ベースが第１抵抗を介してカソード端子に、コレクタが第２抵抗を介して上記ＰＮＰバイポーラトランジスタのベースに接続されているようにしたので、図１３に示した従来のＳＣＲ素子と比較して、ＰＮＰバイポーラトランジスタをオンさせるのに大きなトリガー電流が必要になる。
これにより、新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を実現できる。そして、半導体回路動作中の電源ノイズ等による静電気保護回路の誤動作に対する耐圧を向上させることができる。
【００３７】
本発明にかかる半導体装置の第１態様は、本発明の静電気保護回路の第１態様を実現するものであって、第１Ｐ型不純物拡散層の表面部分に互いに間隔をもって形成された第１Ｎ型不純物拡散層と第２Ｐ型不純物拡散層と、上記第１Ｐ型不純物拡散層の表面部分で上記第１Ｎ型不純物拡散層に対して上記第２Ｐ型不純物拡散層とは反対側の位置に上記第１Ｎ型不純物拡散層とは間隔をもって形成された第２Ｎ型不純物拡散層と、上記第２Ｎ型不純物拡散層の表面部分に上記第２Ｎ型不純物拡散層の上記第１Ｎ型不純物拡散層側の端部とは間隔をもって形成された第３Ｎ型不純物拡散層と、上記第２Ｎ型不純物拡散層の表面部分で上記第３Ｎ型不純物拡散層に対して上記第１Ｎ型不純物拡散層とは反対側の位置に上記第３Ｎ型不純物拡散層に隣接して形成された第３Ｐ型不純物拡散層と、からなる静電気保護素子を備え、上記ＮＰＮバイポーラトランジスタのベースを構成する上記第１Ｐ型不純物拡散層の部分と、上記第２Ｐ型不純物拡散層との間には上記第１Ｐ型不純物拡散層の抵抗成分からなる第１抵抗が形成されており、かつ、上記ＮＰＮバイポーラトランジスタのコレクタを構成する上記第１Ｐ型不純物拡散層の部分と、上記第３Ｎ型不純物拡散層との間には上記第２Ｎ型不純物拡散層の抵抗成分からなる第２抵抗が形成されており、上記第３Ｎ型不純物拡散層及び上記第３Ｐ型不純物拡散層がアノード端子に接続され、かつ上記第１Ｎ型不純物拡散層及び上記第２Ｐ型不純物拡散層がカソード端子に接続されているようにしたので、新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を備えた半導体装置を実現できる。
ここで、第３Ｎ型不純物拡散層と第３Ｐ型不純物拡散層はアノード端子に接続されているので、ＰＮＰバイポーラトランジスタのエミッタとベースは同電位になる。また、第３Ｎ型不純物拡散層と第３Ｐ型不純物拡散層は互いに隣接して配置されているので、ＰＮＰバイポーラトランジスタのエミッタとベースの間の寄生抵抗は最小になり、さらに第３Ｎ型不純物拡散層と第３Ｐ型不純物拡散層は、通常のＳＣＲ保護素子における位置関係に対して、入れ替わった位置関係になっているので、ＰＮＰバイポーラトランジスタはよりターンオンしにくい構成になっている。したがって、ＰＮＰバイポーラトランジスタはＮＰＮバイポーラトランジスタのコレクタからの電流供給のみによってオンする。これにより、静電気保護素子のトリガー電流を、ＮＰＮバイポーラトランジスタのコレクタを構成する第１Ｐ型不純物拡散層の部分と、第３Ｎ型不純物拡散層との間の第２Ｎ型不純物拡散層の抵抗成分からなる第２抵抗の抵抗値によって調整できる。すなわち、想定される電流又は電圧ノイズに対して、予め第２抵抗を所望の抵抗値に調整しておくことにより、より確実に半導体回路動作中の電源ノイズ等による静電気保護回路の誤動作を防止できる。
【００３８】
本発明の半導体装置の第１態様において、上記第３Ｎ型不純物拡散層は上記第２Ｎ型不純物拡散層よりも濃い不純物拡散層をもち、上記第１Ｎ型不純物拡散層と上記第２Ｎ型不純物拡散層との間の上記第１Ｐ型不純物拡散層上にゲート絶縁膜を介してゲート電極が形成されており、上記第１Ｎ型不純物拡散層と上記第３Ｎ型不純物拡散層との間の上記第２Ｎ型不純物拡散層表面に上記ゲート絶縁膜よりも厚い厚膜絶縁膜が形成されており、上記ゲート電極の上記第３Ｎ型不純物拡散層側の端部は上記厚膜絶縁膜上に乗り上げており、上記静電気保護素子は、上記第１Ｎ型不純物拡散層をソースとし、上記第２Ｎ型不純物拡散層及び上記第３Ｎ型不純物拡散層をドレインとする高耐圧ＮＭＯＳトランジスタとして機能するようにすれば、静電気保護素子を別途追加することなく、高耐圧ＮＭＯＳトランジスタそのもののＥＳＤ耐性を向上させることができる。さらに、従来必要であった、出力端子の静電気保護素子を別途追加する必要がなく、チップ面積縮小による低コスト化を図ることができる。また、不要になった静電気保護素子の配置領域を製品の回路領域に充てることにより、チップ面積の有効活用が可能になる。また、高耐圧ＮＭＯＳトランジスタのスナップバック電流を従来のものに比べて高くすることができるので、半導体回路動作中の電源ノイズ等による高耐圧ＮＭＯＳトランジスタの誤動作に対する耐性を向上させることもできる。
【００３９】
本発明にかかる静電気保護回路の第２態様は、ＮＰＮバイポーラトランジスタのエミッタとベースがカソード端子に、コレクタがＰＮＰバイポーラトランジスタのベースに接続され、かつ、上記ＰＮＰバイポーラトランジスタのエミッタがアノード端子に、ベースが第３抵抗を介してアノード端子に、コレクタが第４抵抗を介して上記ＮＰＮバイポーラトランジスタのベースに接続されているようにしたので、図１３に示した通常のＳＣＲ素子と比較して、ＮＰＮバイポーラトランジスタをオンさせるのに大きなトリガー電流が必要になる。これにより、新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を実現できる。そして、半導体回路動作中の電源ノイズ等による静電気保護回路の誤動作に対する耐圧を向上させることができる。
【００４０】
本発明にかかる半導体装置の第２態様は、本発明の静電気保護回路の第２態様を実現するものであって、第４Ｐ型不純物拡散層の表面部分に互いに隣接して形成された第４Ｎ型不純物拡散層と第５Ｐ型不純物拡散層と、上記第４Ｐ型不純物拡散層の表面部分で上記第５Ｐ型不純物拡散層に対して上記第４Ｎ型不純物拡散層とは反対側の位置に上記第５Ｐ型不純物拡散層とは間隔をもって形成された第５Ｎ型不純物拡散層と、上記第５Ｎ型不純物拡散層の表面部分に上記第５Ｎ型不純物拡散層の上記第５Ｐ型不純物拡散層側の端部とは間隔をもって形成された第６Ｐ型不純物拡散層と、上記第５Ｎ型不純物拡散層の表面部分で上記第６Ｐ型不純物拡散層に対して上記第５Ｐ型不純物拡散層とは反対側の位置に上記第６Ｐ型不純物拡散層とは間隔をもって形成された第６Ｎ型不純物拡散層と、からなる静電気保護素子を備え、上記ＰＮＰバイポーラトランジスタのコレクタを構成する上記第４Ｐ型不純物拡散層の部分と、上記ＮＰＮバイポーラトランジスタのベースを構成する上記第５Ｐ型不純物拡散層との間には上記第４Ｐ型不純物拡散層の抵抗成分からなる第４抵抗が形成されており、上記第６Ｎ型不純物拡散層及び上記第６Ｐ型不純物拡散層がアノード端子に接続され、かつ上記第４Ｎ型不純物拡散層及び上記第５Ｐ型不純物拡散層がカソード端子に接続されているようにしたので、新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を備えた半導体装置を実現できる。
ここで、第４Ｎ型不純物拡散層と第５Ｐ型不純物拡散層はカソード端子に接続されているので、ＮＰＮバイポーラトランジスタのエミッタとベースは同電位になる。また、第４Ｎ型不純物拡散層と第５Ｐ型不純物拡散層は互いに隣接して配置されているので、ＮＰＮバイポーラトランジスタのエミッタとベースの間の寄生抵抗は最小になり、さらに第４Ｎ型不純物拡散層と第５Ｐ型不純物拡散層は、通常のＳＣＲ保護素子における位置関係に対して、入れ替わった位置関係になっているので、ＮＰＮバイポーラトランジスタはよりターンオンしにくい構成になっている。したがって、ＮＰＮバイポーラトランジスタはＰＮＰバイポーラトランジスタのコレクタからの電流供給のみによってオンする。これにより、静電気保護素子のトリガー電流を、ＰＮＰバイポーラトランジスタのコレクタを構成する第４Ｐ型不純物拡散層の部分と、ＮＰＮバイポーラトランジスタのベースを構成する第５Ｐ型不純物拡散層との間の第４Ｐ型不純物拡散層の抵抗成分からなる第４抵抗の抵抗値によって調整できる。すなわち、想定される電流又は電圧ノイズに対して、予め第４抵抗を所望の抵抗値に調整しておくことにより、より確実に半導体回路動作中の電源ノイズ等による静電気保護回路の誤動作を防止できる。
【発明を実施するための最良の形態】
【００４１】
図１は静電気保護回路の第１態様の一実施例を示す等価回路である。図２は半導体装置の第１態様の一実施例の概略的な構造断面図である。まず、図２を参照して半導体装置の構造について説明する。
【００４２】
Ｐ型シリコン基板（第１Ｐ型不純物拡散層、Ｐｓｕｂ）１Ｐの表面部分に互いに間隔をもって第１Ｎ型不純物拡散層（Ｎ＋）１Ｎと第２Ｐ型不純物拡散層（Ｐ＋）２Ｐが形成されている。Ｐ型シリコン基板１Ｐの表面部分で第１Ｎ型不純物拡散層１Ｎに対して第２Ｐ型不純物拡散層２Ｐとは反対側の位置に第１Ｎ型不純物拡散層１Ｎとは間隔をもって第２Ｎ型不純物拡散層（Ｎ−）２Ｎが形成されている。
【００４３】
第２Ｎ型不純物拡散層２Ｎの表面部分に、第２Ｎ型不純物拡散層２Ｎの第１Ｎ型不純物拡散層１Ｎ側の端部とは間隔をもって第３Ｎ型不純物拡散層（Ｎ＋）３Ｎが形成されている。第２Ｎ型不純物拡散層２Ｎの表面部分には、第３Ｎ型不純物拡散層３Ｎに対して第１Ｎ型不純物拡散層１Ｎとは反対側の位置に、第３Ｎ型不純物拡散層３Ｎに隣接して第３Ｐ型不純物拡散層（Ｐ＋）３Ｐが形成されている。
【００４４】
Ｐ型不純物拡散層２Ｐ，３ＰはＰ型シリコン基板１ＰよりもＰ型不純物濃度が濃く形成されている。また、Ｎ型不純物拡散層１Ｎ，３Ｎは第２Ｎ型不純物拡散層２ＮよりもＮ型不純物濃度が濃く形成されている。
【００４５】
第１Ｎ型不純物拡散層１Ｎ、第２Ｐ型不純物拡散層２Ｐ、第３Ｐ型不純物拡散層３Ｐ及び第３Ｎ型不純物拡散層３Ｎの形成位置を除いて、Ｐ型シリコン基板１Ｐの表面及び第２Ｎ型不純物拡散層２Ｎの表面に例えばＬＯＣＯＳ酸化膜からなる素子分離酸化膜４が形成されている。
【００４６】
第３Ｐ型不純物拡散層３Ｐ及び第３Ｎ型不純物拡散層３Ｎはアノード端子（Anode）５に接続されており、例えばバッティングコンタクト技術を用いて、メタル配線等の配線により同じ電位を保つように完全にショートされている。第１Ｎ型不純物拡散層１Ｎ及び第２Ｐ型不純物拡散層２Ｐはカソード端子（Cathode）６に接続されており、メタル配線等の配線により同じ電位を保つように完全にショートされている。
【００４７】
図１も参照して等価回路について説明する。
Ｐ型シリコン基板１Ｐ、第２Ｎ型不純物拡散層２Ｎ及び第３Ｐ型不純物拡散層３ＰからなるＰＮＰバイポーラトランジスタ７が形成されている。また、第１Ｎ型不純物拡散層１Ｎ、Ｐ型シリコン基板１Ｐ及び第２Ｎ型不純物拡散層２ＮからなるＮＰＮバイポーラトランジスタ８が形成されている。
【００４８】
ＰＮＰバイポーラトランジスタ７のエミッタとベースはアノード端子５に、コレクタはＮＰＮバイポーラトランジスタ８のベースに接続されている。ＮＰＮバイポーラトランジスタ８のエミッタはカソード端子６に、ベースは第１抵抗Ｒ１を介してカソード端子６に、コレクタは第２抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ７のベースに接続されている。
【００４９】
第１抵抗Ｒ１は、ＮＰＮバイポーラトランジスタ８のベースを構成するＰ型シリコン基板１Ｐの部分と、第２Ｐ型不純物拡散層２Ｐとの間におけるＰ型シリコン基板１Ｐの抵抗成分によって形成されている。また、第２抵抗Ｒ２は、ＮＰＮバイポーラトランジスタ８のコレクタを構成するＰ型シリコン基板１Ｐの部分と、第３Ｎ型不純物拡散層３Ｎとの間における第２Ｎ型不純物拡散層２Ｎの抵抗成分によって形成されている。
【００５０】
ＰＮＰバイポーラトランジスタ７のベースとＮＰＮバイポーラトランジスタ８のベースの間には、Ｐ型シリコン基板１Ｐと第２Ｎ型不純物拡散層２Ｎからなる寄生ダイオードＤｐが形成されている。
【００５１】
この静電気保護回路の動作メカニズムを以下に述べる。
カソード端子６の電位を基準にしてアノード端子５に静電気が印加された場合、寄生ダイオードＤｐのＰＮ接合がブレイクダウンし、アノード端子５−カソード端子６間にアバランシェ電流Ｉａｖａが流れる。このとき、ＰＮＰバイポーラトランジスタ７のベースとエミッタはショートされており、同電位になるので、アバランシェ電流Ｉａｖａと、Ｐ型シリコン基板１Ｐの抵抗成分からなる第１抵抗Ｒ１の抵抗値Ｒ１との積、Ｉａｖａ×Ｒ１が寄生ダイオードＤｐのＰＮ接合の拡散障壁電圧（約０.８Ｖ）を超えた場合に、ＮＰＮバイポーラトランジスタ７がオンする。ここで、ＮＰＮバイポーラトランジスタ８のコレクタとＰＮＰバイポーラトランジスタ７のベースとの間には十分に大きな第２抵抗Ｒ２が挿入されているので、ＮＰＮバイポーラトランジスタ８のコレクタ−エミッタ間の電圧は小さくなり、ＮＰＮバイポーラトランジスタ８は十分なコレクタ電流を供給できないため、ＰＮＰバイポーラトランジスタ７をオンさせることができない。そして、さらにアノード電圧が上昇し、より大きなアバランシェ電流Ｉａｖａが第１抵抗Ｒ１を流れるようになった時、ＮＰＮバイポーラトランジスタ８のベース−エミッタ間電圧も上昇し、ようやくＰＮＰバイポーラトランジスタ７をオンさせるのに十分なベース電流がＮＰＮバイポーラトランジスタ８のコレクタから供給されるようになり、ＳＣＲ素子がオンする。
このように、従来構造のＳＣＲ素子と比較して、数倍のＳＣＲトリガー電流を実現することができる。
【００５２】
さらに、ＳＣＲ素子のトリガー電流を、ＮＰＮバイポーラトランジスタ８のコレクタを構成するＰ型シリコン基板１Ｐの部分と、第３Ｎ型不純物拡散層３Ｎとの間の第２Ｎ型不純物拡散層２Ｎの抵抗成分からなる第２抵抗Ｒ２の抵抗値によって調整できる。第２Ｎ型不純物拡散層２Ｎの不純物濃度が一定である場合、第２抵抗Ｒ２の抵抗値は、第３Ｎ型不純物拡散層３Ｎと、第２Ｎ型不純物拡散層２Ｎの第１Ｎ型不純物拡散層１Ｎ側の端部との間の距離Ａによって決定される。すなわち、想定される電流又は電圧ノイズに対して、予め第２抵抗Ｒ２を所望の抵抗値に調整しておくことにより、より確実に半導体回路動作中の電源ノイズ等による静電気保護回路の誤動作を防止できる。
【００５３】
図３は、図２に示した静電気保護素子についてＴＬＰ（Transmission Line Pulse）テスターで測定した電圧−電流特性を示す図である。縦軸は電流（ｍＡ）、横軸は電圧（Ｖ）を示す。参考例として図１４に示した従来のＳＣＲ素子（距離Ａに相当する部分が２μｍ）の電圧−電流特性も示す。図２に示した静電気保護素子において、第３Ｎ型不純物拡散層３Ｎと第２Ｎ型不純物拡散層２Ｎの第１Ｎ型不純物拡散層１Ｎ側の端部との間の距離Ａを２〜１０μｍの間で変化させた。
【００５４】
破壊電流値は規格化された値で示されているが、すべての条件で、ＨＢＭ（Human Body Model：人体モデル）２ｋＶ、ＭＭ（Machine Model：マシンモデル）２００Ｖを十分クリアできる電流値が得られている。
【００５５】
図４は、図３におけるＳＣＲ素子がスナップバックするポイントを拡大した図である。
距離Ａが２μｍのデータと従来のＳＣＲ素子（距離Ａに相当する部分が２μｍ）のデータを比較すると、図２のＳＣＲ素子のＳＣＲトリガー電流は、従来のＳＣＲ素子の約２倍大きい。さらに、距離Ａの値を２μｍから１０μｍまで変化させる、すなわち第２抵抗Ｒ２を大きくすると、ＳＣＲ素子のトリガー電流も比例的に増加していき、距離Ａ＝１０μｍでは従来のＳＣＲ素子の約６倍に達している。
このように、本発明の静電気保護回路の第１態様及び半導体装置の第１態様によれば、新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を実現できる。
【００５６】
図５は半導体装置の第１態様の他の実施例の概略的な構造断面図である。この実施例は図２に示した半導体装置の実施例のＳＣＲ素子を２フィンガー構成にしたものである。
【００５７】
Ｐ型シリコン基板１Ｐの表面部分に、第２Ｎ型不純物拡散層２Ｎと、第２Ｎ型不純物拡散層２Ｎとは間隔をもって第２Ｎ型不純物拡散層２Ｎの左右両側にそれぞれ配置された第１Ｎ型不純物拡散層１Ｎ，１Ｎと、第１Ｎ型不純物拡散層１Ｎに対して第２Ｎ型不純物拡散層２Ｎとは反対側に第１Ｎ型不純物拡散層１Ｎとは間隔をもって配置された第２Ｐ型不純物拡散層２Ｐ，２Ｐが形成されている。第２Ｎ型不純物拡散層２Ｎの表面部分に、互いに間隔をもって配置された２つの第３Ｎ型不純物拡散層３Ｎ，３Ｎと、第３Ｎ型不純物拡散層３Ｎ，３Ｎ間に第３Ｎ型不純物拡散層３Ｎ，３Ｎに隣接して配置された第３Ｐ型不純物拡散層３Ｐを備えている。
この実施例でも、図２に示した半導体装置の実施例と同じ作用効果を得ることができる。
【００５８】
図６は半導体装置の第１態様のさらに他の実施例の概略的な構造断面図である。この実施例は図５に示した半導体装置の実施例のＳＣＲ素子を高耐圧ＮＭＯＳトランジスタに適用したものである。
【００５９】
この高耐圧ＮＭＯＳトランジスタでは、図５に示した半導体装置の実施例と比較して、第１Ｎ型不純物拡散層１Ｎと第２Ｎ型不純物拡散層２Ｎの間のＰ型シリコン基板１Ｐ表面には素子分離酸化膜（厚膜絶縁膜）４が形成されていない。第１Ｎ型不純物拡散層１Ｎと第２Ｎ型不純物拡散層２Ｎの間のＰ型シリコン基板１Ｐ上にゲート絶縁膜９を介してゲート電極１０が形成されている。例えば、ゲート絶縁膜９はシリコン酸化膜によって形成され、ゲート電極１０はポリシリコン膜によって形成されている。ゲート絶縁膜９の膜厚は素子分離酸化膜４の膜厚よりも薄い。ゲート電極１０の第３Ｎ型不純物拡散層３Ｎ側の端部は素子分離酸化膜４上に乗り上げている。
【００６０】
第２Ｐ型不純物拡散層２Ｐ及び第１Ｎ型不純物拡散層１Ｎはメタル配線層等の配線を介してＧＮＤ端子１１に接続されている。第３Ｐ型不純物拡散層３Ｐ及び第３Ｎ型不純物拡散層３Ｎは例えばバッティングコンタクト技術によりメタル配線層等の配線を介して出力端子１３に接続されている。
この高耐圧ＮＭＯＳトランジスタは、第１Ｎ型不純物拡散層１Ｎをソースとし、第２Ｎ型不純物拡散層２Ｎ及び第３Ｎ型不純物拡散層３Ｎをドレインとする。
【００６１】
ＧＮＤ端子１１の電位を基準にして出力端子１２に静電気が印加された場合、Ｎ型不純物濃度が比較的薄いＮ型不純物拡散層２ＮとＰ型シリコン基板１Ｐとの間の寄生ダイオードＤｐのＰＮ接合がブレイクダウンし、アバランシェ電流Ｉａｖａが流れる。アバランシェ電流Ｉａｖａと、Ｐ型シリコン基板１Ｐの抵抗成分かからなる第１抵抗Ｒ１の抵抗値Ｒ１との積、Ｉａｖａ×Ｒ１が寄生ダイオードＤｐのＰＮ接合の拡散障壁電圧０.８Ｖを超えた時に、寄生のＮＰＮバイポーラトランジスタ８がオンする。ここで、第１抵抗Ｒ１により、寄生のＮＰＮバイポーラトランジスタ８のコレクタ電流は制限される。そして、さらにドレイン電圧が上がり、アバランシェ電流が大きくなった時、前述した素子分離酸化膜４の端部での電流集中破壊が起こる前に、寄生のＰＮＰバイポーラトランジスタ７がオンするのに十分な電流が、寄生のＮＰＮバイポーラトランジスタ８のコレクタから寄生のＰＮＰバイポーラトランジスタ７のベースに供給される。すなわち、寄生のＳＣＲ素子がオンし、ドレイン電圧は大きく低下し、高耐圧ＮＭＯＳトランジスタは素子分離酸化膜４の端部での電流集中破壊を免れる。
また、オンした寄生のＳＣＲ素子は静電気で発生する電流を十分にソースへ流すことができるため、本発明の静電気保護素子を適用した高耐圧ＮＭＯＳトランジスタは保護素子追加による大きなレイアウト面積の追加なしに、十分に強いＥＳＤ耐性を得ることができる、いわゆる自己保護が可能になる。
【００６２】
図７は、図６に示した高耐圧ＮＭＯＳトランジスタについてＴＬＰテスターで測定した電圧−電流特性を示す図である。縦軸は電流（ｍＡ）、横軸は電圧（Ｖ）を示す。参考例として、図６に示した高耐圧ＮＭＯＳトランジスタと比較して第３Ｐ型不純物拡散層３Ｐを備えていない従来の高耐圧ＮＭＯＳトランジスタ（従来ＮＭＯＳ）の電圧−電流特性も示す。ここでは、図６に示した高耐圧ＮＭＯＳトランジスタ（本発明ＮＭＯＳ）について、第３Ｎ型不純物拡散層３Ｎと第２Ｎ型不純物拡散層２Ｎの第１Ｎ型不純物拡散層１Ｎ側の端部との間の距離Ａを例えば６μｍとした。
【００６３】
破壊電流値は規格化された値で示されているが、すべての条件で、ＨＢＭ（Human Body Model：人体モデル）２ｋＶ、ＭＭ（Machine Model：マシンモデル）２００Ｖを十分クリアできる電流値が得られている。また、本発明の実施例の高耐圧ＮＭＯＳトランジスタは、破壊に至る電流値が従来の高耐圧ＮＭＯＳトランジスタの約５倍になっている。
【００６４】
図８は、図７における寄生のＳＣＲ素子がスナップバックするポイントを拡大した図である。
従来の高耐圧ＮＭＯＳトランジスタの寄生ＮＰＮバイポーラトランジスタのトリガー電流が極めて小さいのに対し、本発明の実施例の高耐圧ＮＭＯＳトランジスタは寄生ＮＰＮバイポーラトランジスタのトリガー電流が十分に大きいことがわかる。
【００６５】
図７に示した実施例では、ドレイン側のみがＬＯＣＯＳオフセット構造になっているが、本発明の半導体装置の第１態様を構成する高耐圧ＮＭＯＳトランジスタはこれに限定されるものではない。
例えば、図９に示すように、ドレイン側とソース側の両方がＬＯＣＯＳオフセット構造になっているようにしてもよい。この場合でも、強いＥＳＤ耐性が得られるメカニズムは図７に示した実施例の場合と同様である。
【００６６】
また、図７、図９に示した実施例においてはＬＯＣＯＳオフセット構造の高耐圧ＮＭＯＳトランジスタについて述べたが、ドレインが不純物濃度の薄いＮ型不純物拡散層と濃いＮ型不純物拡散層の二重拡散層造で構成され、不純物濃度の薄いＮ型不純物拡散層表面にゲート絶縁膜よりも厚い厚膜絶縁膜が形成されており、ゲート電極のドレイン側の端部が厚膜絶縁膜上に乗り上げている構造をもつ全ての高耐圧ＮＭＯＳトランジスタに対して、本発明の半導体装置の第１態様を構成する高耐圧ＮＭＯＳトランジスタを適用することができる。本発明の半導体装置の第１態様を構成する高耐圧ＮＭＯＳトランジスタは、特に、厚膜絶縁膜がＬＯＣＯＳ酸化膜であり、そのＬＯＣＯＳ酸化膜の端部が不純物濃度の薄いＮ型不純物拡散層内に存在している高耐圧ＮＭＯＳトランジスタに有効である。
【００６７】
図１０は静電気保護回路の第２態様の一実施例を示す等価回路である。図１１は半導体装置の第２態様の一実施例の概略的な構造断面図である。まず、図１１を参照して半導体装置の構造について説明する。
【００６８】
Ｐ型シリコン基板（第４Ｐ型不純物拡散層、Ｐｓｕｂ）４Ｐの表面部分に互いに隣接して第４Ｎ型不純物拡散層（Ｎ＋）４Ｎと第５Ｐ型不純物拡散層（Ｐ＋）５Ｐが形成されている。Ｐ型シリコン基板４Ｐの表面部分で第５Ｐ型不純物拡散層５Ｐに対して第４Ｎ型不純物拡散層４Ｎとは反対側の位置に第５Ｐ型不純物拡散層５Ｐとは間隔をもって第５Ｎ型不純物拡散層（Ｎ−）５Ｎが形成されている。
【００６９】
第５Ｎ型不純物拡散層５Ｎの表面部分に、第５Ｎ型不純物拡散層５Ｎの第５Ｐ型不純物拡散層５Ｐ側の端部とは間隔をもって第６Ｐ型不純物拡散層（Ｐ＋）６Ｐが形成されている。第５Ｎ型不純物拡散層５Ｎの表面部分には、第６Ｐ型不純物拡散層６Ｐに対して第５Ｐ型不純物拡散層５Ｐとは反対側の位置に、第６Ｐ型不純物拡散層６Ｐとは間隔をもって第６Ｎ型不純物拡散層（Ｎ＋）６Ｎが形成されている。
【００７０】
Ｐ型不純物拡散層５Ｐ，６ＰはＰ型シリコン基板４ＰよりもＰ型不純物濃度が濃く形成されている。また、Ｎ型不純物拡散層４Ｎ，６Ｎは第５Ｎ型不純物拡散層５ＮよりもＮ型不純物濃度が濃く形成されている。
【００７１】
第４Ｎ型不純物拡散層４Ｎ、第５Ｐ型不純物拡散層５Ｐ、第６Ｐ型不純物拡散層６Ｐ及び第６Ｎ型不純物拡散層６Ｎの形成位置を除いて、Ｐ型シリコン基板４Ｐの表面及び第５Ｎ型不純物拡散層５Ｎの表面に例えばＬＯＣＯＳ酸化膜からなる素子分離酸化膜４が形成されている。
【００７２】
第６Ｐ型不純物拡散層６Ｐ及び第６Ｎ型不純物拡散層６Ｎはアノード端子５に接続されており、メタル配線等の配線により同じ電位を保つように完全にショートされている。第４Ｎ型不純物拡散層４Ｎ及び第５Ｐ型不純物拡散層５Ｐはカソード端子６に接続されており、例えばバッティングコンタクト技術を用いて、メタル配線等の配線により同じ電位を保つように完全にショートされている。
【００７３】
図１０も参照して等価回路について説明する。
Ｐ型シリコン基板４Ｐ、第５Ｎ型不純物拡散層５Ｎ及び第６Ｐ型不純物拡散層６ＰからなるＰＮＰバイポーラトランジスタ１３が形成されている。また、第４Ｎ型不純物拡散層４Ｎ、Ｐ型シリコン基板４Ｐ及び第５Ｎ型不純物拡散層５ＮからなるＮＰＮバイポーラトランジスタ１４が形成されている。
【００７４】
ＮＰＮバイポーラトランジスタ１４のエミッタとベースがカソード端子６に、コレクタがＰＮＰバイポーラトランジスタのベースに接続されている。ＰＮＰバイポーラトランジスタ１３のエミッタがアノード端子５に、ベースが第３抵抗Ｒ３を介してアノード端子５に、コレクタが第４抵抗Ｒ４を介してＮＰＮバイポーラトランジスタ１４のベースに接続されている。
【００７５】
第３抵抗Ｒ３は、ＰＮＰバイポーラトランジスタ１３のベースを構成する第５Ｎ型不純物拡散層５Ｎの部分と、第６Ｎ型不純物拡散層６Ｎとの間における第５Ｎ型不純物拡散層５Ｎの抵抗成分によって形成されている。また、第４抵抗Ｒ４は、ＰＮＰバイポーラトランジスタ１３のコレクタを構成するＰ型シリコン基板４Ｐの部分と、ＮＰＮバイポーラトランジスタ１４のベースを構成する第５Ｐ型不純物拡散層５Ｐとの間におけるＰ型シリコン基板４Ｐの抵抗成分によって形成されている。
【００７６】
ＰＮＰバイポーラトランジスタ１３のベースとＮＰＮバイポーラトランジスタ１４のベースの間には、Ｐ型シリコン基板４Ｐと第５Ｎ型不純物拡散層５Ｎからなる寄生ダイオードＤｐが形成されている。
【００７７】
この静電気保護回路の動作メカニズムを以下に述べる。
カソード端子６の電位を基準にしてアノード端子５に静電気が印加された場合、寄生ダイオードＤｐのＰＮ接合がブレイクダウンし、アノード端子５−カソード端子６間にアバランシェ電流Ｉａｖａが流れる。アバランシェ電流Ｉａｖａと、第５Ｎ型不純物拡散層５Ｎの抵抗成分からなる第３抵抗Ｒ３の抵抗値Ｒ４との積、Ｉａｖａ×Ｒ３が寄生ダイオードＤｐのＰＮ接合の拡散障壁電圧（約０.８Ｖ）を超えた場合に、ＰＮＰバイポーラトランジスタ１３がオンする。ここで、ＰＮＰバイポーラトランジスタ１３のコレクタとＮＰＮバイポーラトランジスタ１４のベースとの間に十分に大きな第４抵抗Ｒ４が挿入されているので、ＰＮＰバイポーラトランジスタ１３のコレクタ−エミッタ間の電圧は小さくなり、ＰＮＰバイポーラトランジスタ１４は十分なコレクタ電流を供給できないため、ＮＰＮバイポーラトランジスタ１４をオンさせることができない。そして、さらにアノード電圧が上昇し、より大きなアバランシェ電流が第３抵抗Ｒ３を流れるようになった時、ＰＮＰバイポーラトランジスタ１３のベース−エミッタ間電圧も上昇し、ようやくＮＰＮバイポーラトランジスタ１４をオンさせるための十分なベース電流がＰＮＰバイポーラトランジスタ１３のコレクタから供給されるようになり、ＳＣＲ素子がオンする。
これにより、図１０に示した静電気保護回路及び図１１に示した静電気保護素子においても、従来構造のＳＣＲ素子と比較して数倍のＳＣＲトリガー電流を実現することができる。
【００７８】
さらに、ＳＣＲ素子のトリガー電流を、ＰＮＰバイポーラトランジスタ１３のコレクタを構成するＰ型シリコン基板４Ｐの部分と、ＮＰＮバイポーラトランジスタ１４のベースを構成する第５Ｐ型不純物拡散層５Ｐとの間のＰ型シリコン基板４Ｐの抵抗成分からなる第４抵抗Ｒ４の抵抗値によって調整できる。Ｐ型シリコン基板４Ｐの不純物濃度が一定である場合、第４抵抗Ｒ４の抵抗値は、第５Ｐ型不純物拡散層５Ｐと、第５Ｎ型不純物拡散層５Ｎの第５Ｐ型不純物拡散層５Ｐ側の端部との間の距離Ｂによって決定される。すなわち、想定される電流又は電圧ノイズに対して、予め第４抵抗Ｒ４を所望の抵抗値に調整しておくことにより、より確実に半導体回路動作中の電源ノイズ等による静電気保護回路の誤動作を防止できる。
【００７９】
図１２は半導体装置の第２態様の他の実施例の概略的な構造断面図である。この実施例は図１１に示した半導体装置の実施例のＳＣＲ素子を２フィンガー構成にしたものである。
【００８０】
Ｐ型シリコン基板４Ｐの表面部分に、第４Ｎ型不純物拡散層４Ｎと、第４Ｎ型不純物拡散層４Ｎに隣接して第４Ｎ型不純物拡散層４Ｎの左右両側にそれぞれ配置された第５Ｐ型不純物拡散層５Ｐ，５Ｐと、第５Ｐ型不純物拡散層５Ｐとは間隔をもって第４Ｎ型不純物拡散層４Ｎの左右両側にそれぞれ配置された第５Ｎ型不純物拡散層５Ｎ，５Ｎが形成されている。第５Ｎ型不純物拡散層５Ｎの表面部分に、互いに間隔をもって配置された第６Ｐ型不純物拡散層６Ｐと第６Ｎ型不純物拡散層６が形成されている。第６Ｐ型不純物拡散層６Ｐは、第６Ｎ型不純物拡散層６より第５Ｐ型不純物拡散層５Ｐ側に配置され、かつ、第５Ｎ型不純物拡散層５Ｎの第５Ｐ型不純物拡散層５Ｐ側の端部とは間隔をもって配置されている。
この実施例でも、図１１に示した半導体装置の実施例と同じ作用効果を得ることができる。
【００８１】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００８２】
【図１】静電気保護回路の第１態様の一実施例を示す等価回路である。
【図２】半導体装置の第１態様の一実施例の概略的な構造断面図である。
【図３】図２に示した静電気保護素子についてＴＬＰテスターで測定した電圧−電流特性を示す図であり、縦軸は電流（ｍＡ）、横軸は電圧（Ｖ）を示す。
【図４】図３におけるＳＣＲ素子がスナップバックするポイントを拡大した図である。
【図５】半導体装置の第１態様の他の実施例の概略的な構造断面図である。
【図６】半導体装置の第１態様のさらに他の実施例の概略的な構造断面図である。
【図７】図６に示した高耐圧ＮＭＯＳトランジスタについてＴＬＰテスターで測定した電圧−電流特性を示す図であり、縦軸は電流（ｍＡ）、横軸は電圧（Ｖ）を示す。
【図８】図７における寄生のＳＣＲ素子がスナップバックするポイントを拡大した図である。
【図９】半導体装置の第１態様のさらに他の実施例の概略的な構造断面図である。
【図１０】静電気保護回路の第２態様の一実施例を示す等価回路である。
【図１１】半導体装置の第２態様の一実施例の概略的な構造断面図である。
【図１２】半導体装置の第２態様の他の実施例の概略的な構造断面図である。
【図１３】ＳＣＲ素子からなる従来の静電気保護回路を示す等価回路である。
【図１４】ＳＣＲ素子からなる静電気保護素子を備えた従来の半導体装置の概略的な構造断面図である。
【図１５】カソード基準でアノードに静電気が印加された場合のＳＣＲ動作の電圧−電流特性を示す図であり、縦軸は電流、横軸は電圧を示す。
【図１６】ＳＣＲトリガー用素子を備えたＳＣＲ素子からなる従来の静電気保護回路を示す等価回路である。
【図１７】高耐圧ＮＭＯＳトランジスタを備えた従来の半導体装置の概略的な構造断面図である。
【符号の説明】
【００８３】
１Ｐ  Ｐ型シリコン基板（第１Ｐ型不純物拡散層）
１Ｎ  第１Ｎ型不純物拡散層
２Ｐ  第２Ｐ型不純物拡散層
２Ｎ  第２Ｎ型不純物拡散層
３Ｐ  第３Ｐ型不純物拡散層
３Ｎ  第３Ｎ型不純物拡散層
４  素子分離酸化膜（厚膜絶縁膜）
５  アノード端子
６  カソード端子
７  ＰＮＰバイポーラトランジスタ
８  ＮＰＮバイポーラトランジスタ
９  ゲート絶縁膜
１０  ゲート電極
１１  ＧＮＤ端子
１２  出力端子
Ｄｐ  寄生ダイオード
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗
Ｒ４  第４抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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