(57)【要約】【課題】サンプルジッターを低減した同時サンプリング型のＡＤ変換方法、及びＡＤ変換システムを提供する。【解決手段】マイコン制御により、複数のアナログ信号を同時に複数のＡＤ変換器１４によりＡＤ変換し、シリアルデータ化して出力する同時サンプリング型のＡＤ変換方法であって、前記ＡＤ変換により得られる複数のデジタルデータ２０をシフトレジスタ２６により遂次的に出力させ、前記複数のデジタルデータ２０をシリアルデータ化して出力するシーケンス制御をシーケンサ３４が周期的に行う。【選択図】図１
2009267764.tif 000002
【特許請求の範囲】
【請求項１】
マイコン制御により、複数のアナログ信号を同時にＡＤ変換し、シリアルデータ化して
出力する同時サンプリング型のＡＤ変換方法であって、
前記ＡＤ変換により得られる複数のデジタルデータを遂次的に出力させ、前記複数のデ
ジタルデータをシリアルデータ化して出力するシーケンス制御を周期的に行う、ことを特
徴とする同時サンプリング型のＡＤ変換方法。
【請求項２】
前記シーケンス制御は、マイコンから出力されるクロックをクロック源として駆動し、
前記シリアルデータは、前記マイコン内のシリアルインターフェースに入力されることを
特徴とする請求項１に記載の同時サンプリング型のＡＤ変換方法。
【請求項３】
マイコン制御により、複数のアナログ信号を同時にＡＤ変換し、シリアルデータ化して
出力する同時サンプリング型のＡＤ変換システムであって、
入力された複数のアナログ信号を、チップセレクトをトリガとしてＡＤ変換し、複数の
デジタルデータを出力する複数のＡＤ変換器と、
前記複数のＡＤ変換器に接続され、前記複数のデジタルデータをストアし、複数のシリ
アルクロックをトリガとして、ストアされた前記複数のデジタルデータを遂次的に出力し
てシリアルデータを出力する複数のシフトレジスタと、
前記ＡＤ変換器及び前記シフトレジスタに接続され、前記チップセレクトを生成し、
前記複数のＡＤ変換器に前記チップセレクトを出力し、前記複数のシフトレジスタのそ
れぞれにシリアルクロックを出力するシーケンス制御を周期的に行うシーケンサと、を備
えることを特徴とする同時サンプリング型のＡＤ変換システム。
【請求項４】
前記シーケンサは、マイコンから入力される外部クロックに基づいて前記シリアルクロ
ックを生成し、前記シリアルデータは、前記シリアルクロックに同期して前記マイコンの
シリアルインターフェースに入力されることを特徴とする請求項３に記載の同時サンプリ
ング型のＡＤ変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換に関し、特にパラレルに接続されたセンサからのアナログ信号をシ
リアルなデジタル信号に変換するＡＤ変換技術に関する。
【背景技術】
【０００２】
センサは、アナログ信号を出力している。このためセンサを使用するユーザは、デジタ
ルの出力を必要とする場合、センサの後段にアナログ／デジタル（Ａ／Ｄ）変換器を接続
し、センサから出力したアナログ信号をデジタル信号に変換して利用している。さらに移
動体の姿勢検出、姿勢制御、バーチャルリアリティ等に使用されるヘッドマウントディス
プレイ、頭の姿勢角度を検出するトラッカー、３Ｄゲームパッド等の複数の振動センサを
必要とする機器においても、複数のアナログ信号に対してＡＤ変換を行っている。
【０００３】
従来、複数のアナログ信号をＡＤ変換する際に、ＡＤコンバータを一つとするマルチプ
レクサを用いたスキャンタイプと言われるＡＤ変換器が用いられてきた（特許文献１参照
）。スキャンタイプＡＤ変換器は、複数のセンサを並列に接続し、一のセンサからのアナ
ログ信号の入力を選択可能なチャンネルを有するマルチプレクサと、前記マルチプレクサ
に接続され、マルチプレクサが選択したアナログ信号をデジタルデータに変換するＡＤ変
換器と、前記ＡＤ変換器に接続され前記ＡＤ変換器、及び前記マルチプレクサをオペレー
ションして前記デジタルデータを取得するマイコンから構成されている。そしてマイコン
からのオペレーションに基づいて、マルチプレクサが複数の入力から一つを選択し、その
信号をＡＤ変換器に入力させ、順番に振動センサからの入力を選択してＡＤ変換を行って
いる。
【０００４】
一方、上述のＡＤ変換システムとは別に、複数のアナログ信号をＡＤ変換する際に、複
数のセンサごとに接続された複数のＡＤ変換器で同時にＡＤ変換を行う、同時サンプリン
グ型のＡＤ変換器も用いられてきた（特許文献２参照）。同時サンプリング型のＡＤ変換
器は、複数のセンサと、複数のセンサごとに接続された複数のＡＤ変換器と、ＡＤ変換に
よって得られる複数のデジタルデータをストアする複数のバッファメモリと、前記複数の
ＡＤ変換器及び前記複数のバッファメモリをオペレーションして、前記複数のデジタルデ
ータをシリアルデータ化して取得するマイコンから構成されている。
【０００５】
そしてマイコンからのオペレーションに基づいて、ＡＤ変換器が同時にアナログ信号を
ＡＤ変換し、バッファメモリにストアされたデジタルデータを遂次的に出力させてシリア
ルデータを出力させている。このような構成により、上述のスキャンタイプのＡＤ変換と
は異なり、マルチプレクサのチャンネル間のクロストークを小さくすることができ、また
チャンネル間のサンプリングタイムの時間的ずれもなく、さらにＡＤ変換器のサンプリン
グ速度がチャンネル数に依存しない利点を有する。
【特許文献１】特表２００１−５２３４２９号公報
【特許文献２】特開２００７−１７６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＡＤ変換器は、後段に接続されるマイコンからオペレーションによりコ
ントロールされている。従って、マイコンのタスクがある程度の割合でＡＤ変換器のオペ
レーションに占められることになり、システム全体の信頼性が低下する。さらにＡＤ変換
は、等間隔の時間で行う優先度の高いタスクであるにもかかわらず、マイコンにおけるＡ
Ｄ変換に係るタスクの割り込みはソフトウェアによって行われるため、ＡＤ変換を行うタ
イミングがずれ、サンプリングジッターを発生させる原因となっている。
【０００７】
そこで、本発明は上記問題点に着目し、システム全体の信頼性を向上させ、かつサンプ
リングジッターを低減した同時サンプリング型のＡＤ変換方法、及びＡＤ変換システムを
提供する。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題を少なくとも一部を解決するためになされたものであり、以下の
適用例として実現することが可能である。
【０００９】
［適用例１］マイコン制御により、複数のアナログ信号を同時にＡＤ変換し、シリアル
データ化して出力する同時サンプリング型のＡＤ変換方法であって、前記ＡＤ変換により
得られる複数のデジタルデータを遂次的に出力させ、前記複数のデジタルデータをシリア
ルデータ化して出力するシーケンス制御を周期的に行う、ことを特徴とする同時サンプリ
ング型のＡＤ変換方法。
【００１０】
上記方法により、マイコンに代わってシーケンスがアナログ信号を同時にＡＤ変換し、
ＡＤ変換により得られるデジタルデータをシリアルデータ化して出力するシーケンス制御
を行う。よってマイコンはシーケンスの駆動・停止を指令するのみで済み、従来のＡＤ変
換作業が要するマイコンのソフトウェアリソースのシステムに占める割合を小さくするこ
とができる。さらにＡＤ変換はハードウェアであるシーケンスが行うため、マイコンがソ
フトウェアを通じてＡＤ変換を行う場合より、サンプリングジッターを低減することがで
きる。
【００１１】
［適用例２］前記シーケンス制御は、マイコンから出力されるクロックをクロック源と
して駆動し、前記シリアルデータは、前記マイコン内のシリアルインターフェースに入力
されることを特徴とする請求項１に記載の同時サンプリング型のＡＤ変換方法。
【００１２】
上記方法により、シーケンス制御は水晶発振によりクロックを生成しているマイコンを
クロック源としており、マイコン内部のタスクの影響を排除したサンプリングを行うこと
ができるため、サンプルジッターを低減できる。また、シリアルデータはマイコンのクロ
ックと同期して出力されるとともに、シリアルインターフェースに入力されるとパラレル
化される。よってパラレルのデータを送受信するマイコンは、パラレル化されたデータを
何ら加工することなく取得することが容易となる。したがって、マイコンのＡＤ変換器か
らのデータの取り込みのためのソフトウェアリソースがシステムに占める割合を小さくす
ることができる。特にマイコンがダイレクトメモリアクセスを用いる場合は、マイコン内
のＣＰＵがデータ取得のための作業をする必要はないので、ＡＤ変換器からのデータの取
り込みのソフトウェアリソースがシステムに占める割合を最小にできる。
【００１３】
［適用例３］マイコン制御により、複数のアナログ信号を同時にＡＤ変換し、シリアル
データ化して出力する同時サンプリング型のＡＤ変換システムであって、入力された複数
のアナログ信号を、チップセレクトをトリガとしてＡＤ変換し、複数のデジタルデータを
出力する複数のＡＤ変換器と、前記複数のＡＤ変換器に接続され、前記複数のデジタルデ
ータをストアし、複数のシリアルクロックをトリガとして、ストアされた前記複数のデジ
タルデータを遂次的に出力してシリアルデータを出力する複数のシフトレジスタと、前記
ＡＤ変換器及び前記シフトレジスタに接続され、前記チップセレクトを生成し、前記複数
のＡＤ変換器に前記チップセレクトを出力し、前記複数のシフトレジスタのそれぞれにシ
リアルクロックを出力するシーケンス制御を周期的に行うシーケンサと、を備えることを
特徴とする同時サンプリング型のＡＤ変換システム。
【００１４】
上記構成により、マイコンに代わってシーケンサがアナログ信号を同時にＡＤ変換し、
ＡＤ変換により得られるデジタルデータをシリアルデータ化して出力するシーケンス制御
を行う。よってマイコンはシーケンサの駆動・停止を指令するのみで済み、従来のＡＤ変
換作業が要するマイコンのソフトウェアリソースのシステムに占める割合を小さくしたＡ
Ｄ変換システムとなる。さらにＡＤ変換はハードウェアであるシーケンサが行うため、マ
イコンがソフトウェアを通じてＡＤ変換を行う場合より、サンプリングジッターを低減し
たＡＤ変換システムとなる。
【００１５】
［適用例４］前記シーケンサは、マイコンから入力される外部クロックに基づいて前記
シリアルクロックを生成し、前記シリアルデータは、前記シリアルクロックに同期して前
記マイコンのシリアルインターフェースに入力されることを特徴とする請求項３に記載の
同時サンプリング型のＡＤ変換システム。
【００１６】
上記構成により、シーケンサは水晶発振によりクロックを生成しているマイコンをクロ
ック源としており、マイコン内部のタスクの影響を排除したサンプリングを行うことがで
きるため、サンプルジッターを低減したＡＤ変換システムとなる。また、シリアルデータ
はマイコンのクロックと同期して出力されるとともに、シリアルインターフェースに入力
されるとパラレル化される。よってパラレルのデータを送受信するマイコンは、パラレル
化されたデータを何ら加工することなく取得することが容易となる。したがって、マイコ
ンのＡＤ変換器からのデータの取り込みのためのソフトウェアリソースがシステムに占め
る割合を小さくしたＡＤ変換システムとなる。特にマイコンがダイレクトメモリアクセス
を用いる場合は、マイコン内のＣＰＵがデータ取得のための作業をする必要はないので、
ＡＤ変換器からのデータの取り込みのソフトウェアリソースがシステムに占める割合を最
小にしたＡＤ変換システムとなる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記
載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限
り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１８】
図１に示すように、本実施形態に係るＡＤ変換システム１０は、アナログ信号を出力す
る複数のセンサ１２、センサ１２に接続される複数のＡＤ変換器１４、ＡＤ変換器１４に
接続され、ＡＤ変換によるデジタルデータをホールドするシフトレジスタ２６、ＡＤ変換
器１４及びシフトレジスタ２６をプロトコル４８に基づいて制御するシーケンサ３４とか
ら構成されている。また、回路中を流れる信号は、電圧の高い信号をＨとし、電圧の低い
信号をＬとする。
【００１９】
センサ１２は加速度センサ、圧力センサ、温度センサ等のように各物理量を電流値又は
電圧値としてアナログ的に出力するものであり、センサ１２はセンサごとにＡＤ変換器１
４に接続されている。本実施形態において、以後、説明の簡素化のためセンサ１２を２つ
とする（第１センサ１２ａ、第２センサ１２ｂ）が、２つ以上用いてもよい。
【００２０】
ＡＤ変換器１４は、センサ１２を介して入力されたアナログ信号をデジタルデータ２０
に変換するものである。ここで第１センサ１２ａに接続する方を第１ＡＤ変換器１６，第
２センサ１２ｂと接続する方を第２ＡＤ変換器１８とする。またデジタルデータは第１Ａ
Ｄ変換器１６から出力される方を第１デジタルデータ２０ａとし、第２ＡＤ変換器１８か
ら出力される方を第２デジタルデータ２０ｂとする。第１ＡＤ変換器１６（第２ＡＤ変換
器１８）には上述のアナログ信号の入力端子１６ａ（１８ａ）、シーケンサ３４から出力
される後述のチップセレクト４６を入力するチップセレクト入力端子１６ｂ（１８ｂ）、
及び外部クロック２４を入力する外部クロック入力端子１６ｃ（１８ｃ）、アナログ信号
をＡＤ変換して得られる第１デジタルデータ２０ａ（第２デジタルデータ２０ｂ）を出力
するデジタルデータ出力端子１６ｄ（１８ｄ）を有する。
【００２１】
ＡＤ変換器１４はシーケンサ３４から出力されるチップセレクト４６をトリガとして、
入力されたアナログ信号を２進数のデジタル情報に変換する。ＡＤ変換器１４はアナログ
信号の振幅方向の解析に必要なＳ／Ｎ比を確保するための必要なビット数を有しておれば
よく、本実施形態では１６ビットを用いた場合について説明する。またＡＤ変換器１４は
必要なビット数（１６ビット）に応じたサンプルホールド回路（不図示）を有し、ＡＤ変
換後の各ビットの情報を保持できるようになっている。またＡＤ変換器１４はシーケンサ
３４から外部クロック２４が入力され、後述のチップセレクト４６と外部クロック２４を
掛け合わせて生成されるＡＤ変換出力用シリアルクロック２２をトリガとしてデジタルデ
ータ２０を各ビット上位の桁から順に１６個のパルス列に掛け合わされたデータ列として
出力することができる。すなわち、ＡＤ変換はＡＤ変換出力用シリアルクロック２２のク
ロック間隔より充分短い時間でＡＤ変換を行ってデジタルデータ２０をサンプルホールド
回路（不図示）に保持するが、デジタルデータ２０の出力はチップセレクト４６に同期す
るＡＤ変換出力用シリアルクロック２２（図２参照）の１クロックごとに各ビットの上位
の桁から順に行っている。
【００２２】
シフトレジスタ２６は、ＡＤ変換器１４から入力されるデジタルデータ２０をシーケン
サ３４から入力されるシリアルクロック３６（第１シリアルクロック３８、第２シリアル
クロック４０）をトリガとしてデジタルデータ２０をストアし、再びシリアルクロック３
６をトリガとしてデジタルデータ２０を出力するものである。本実施形態では１６ビット
のＡＤ変換器を用いているので、シリアルクロック３６の前段の１６個のパルス列でデジ
タルデータ２０の上の桁から順にストアしていき、後段の１６個のパルス列でデジタルデ
ータ２０の上の桁から順に出力するように構成されている。ここで第１ＡＤ変換器１６に
接続する方を第１シフトレジスタ２８とし、第２ＡＤ変換器１８に接続する方を第２シフ
トレジスタ３０とする。
【００２３】
第１シフトレジスタ２８（第２シフトレジスタ３０）には、第１ＡＤ変換器１６（第２
ＡＤ変換器１８）からの第１デジタルデータ２０ａ（第２デジタルデータ２０ｂ）を入力
する第１デジタルデータ入力端子２８ａ（第２デジタルデータ入力端子３０ａ）と、シー
ケンサ３４からの第１シリアルクロック３８（第２シリアルクロック４０）を入力する第
１シリアルクロック入力端子２８ｂ（第２シリアルクロック入力端子３０ｂ）と、ストア
された第１デジタルデータ２０ａ（第２デジタルデータ２０ｂ）を出力する第１デジタル
データ出力端子２８ｃ（第２デジタルデータ出力端子３０ｃ）を有する。
【００２４】
そして、第１デジタルデータ出力端子２８ｃ及び第２デジタルデータ出力端子３０ｃは
ＯＲ回路３２により並列に接続される。ここで、第１デジタルデータ２０ａと第２デジタ
ルデータ２０ｂとがそれぞれ、第１シリアルクロック３８及び第２シリアルクロック４０
により、互いに時間的に重複しない間隔で出力される。これにより、第１センサ１２ａか
らのアナログ信号をＡＤ変換して出力されるデジタルデータ２０ａと、第２センサ１２ｂ
からのアナログ信号がＡＤ変換されて出力されるデジタルデータ２０ｂと、が一列に並ん
で、３２個のパルス列から構成されるシリアルデータ４４が形成され、ＯＲ回路３２から
出力される。
【００２５】
シーケンサ３４は、ＡＤ変換器１６及びシフトレジスタ２６の動作の組み合わせの状態
数に応じて構成され、プロトコル４８によって自立的に各状態を順番に選択し、または各
状態を一定時間維持する制御を行うハードウェアである。シーケンサ３４には、マイコン
８８等からのリセット信号を入力するリセット信号入力端子３４ａ、水晶発振によるマイ
コン８８等からの外部クロック２４を入力する外部クロック入力端子３４ｂ、ＡＤ変換器
１４のＡＤ変換指令を行う後述のチップセレクト４６を出力するチップセレクト出力端子
３４ｃ、シーケンサ３４内部で生成された後述の第１シリアルクロック３８を第１シフト
レジスタ２８へ出力する第１シリアルクロック出力端子３４ｄ、第２シリアルクロック４
０を第２シフトレジスタ３０へ出力する第２シリアルクロック出力端子３４ｅ、第３シリ
アルクロック４２を出力する第３シリアルクロック出力端子３４ｆが配設されている。そ
して第３シリアルクロック出力端子３４ｆは、後述のシリアルインターフェース９２と接
続されている。
【００２６】
シーケンサ３４は外部からマイコン８８等の外部クロック２４を、必要に応じて分周器
５０により適当な周波数に分周して入力し、後述のプロトコル４８に基づいて論理回路を
構成し、互いに同期するシリアルクロック３６（第１シリアルクロック３８、第２シリア
ルクロック４０、第３シリアルクロック４２）、チップセレクト４６を生成する。
【００２７】
チップセレクト４６は、第１ＡＤ変換器１６、及び第２ＡＤ変換器１８にＡＤ変換指令
を行うためのトリガである。第１ＡＤ変換器１６及び第２ＡＤ変換器１８は同時にＡＤ変
換を行うためチップセレクト４６は一つである。
【００２８】
第１シリアルクロック３８は、第１シフトレジスタ２８にストアされた第１デジタルデ
ータ２０ａを出力するトリガで、第２シリアルクロック４０は第２シフトレジスタ３０に
ストアされた第２デジタルデータ２０ｂを出力するトリガである。第１シリアルクロック
３８及び第２シリアルクロック４０が同時に出力することを回避するため、後述のプロト
コル４８においては、第１シリアルクロック３８が出力されて第１シフトレジスタ２８に
ストアされた第１デジタルデータ２０ａがパルス列として出力されたのち、第２シリアル
クロック４０が出力されるように設計されている。よって、複数のセンサ１２からのアナ
ログ信号を同時刻にＡＤ変換しているが、ＡＤ変換後の複数のデジタルデータ２０の出力
に重複しないように時間差を設けて一列のシリアルデータ４４を生成している。
【００２９】
また第３シリアルクロック４２は第１シリアルクロック３８、及び第２シリアルクロッ
ク４０と同期するものである。すなわち、第１シリアルクロック３８により出力される第
１デジタルデータ２０ａと，その後に出力される第２シリアルクロック４０により出力さ
れる第２デジタルデータ２０ｂによって構成されるシリアルデータ４４と同期するもので
ある。
【００３０】
図２にシーケンサ３４のプロトコル４８を示す。図２において、チップセレクト４６の
ネゲート位置（Ｈ→Ｌ）にて第１ＡＤ変換器１６、及び第２ＡＤ変換器１８が起動する。
第１シリアルクロック３８の前段３８ａのネゲートをトリガとして第１デジタルデータ２
０ａを第１シフトレジスタ２８にストアし、第１シリアルクロック３８の後段３８ｂのネ
ゲートをトリガとして第１シフトレジスタ２８にストアされた第１デジタルデータ２０ａ
を出力する。第２シリアルクロック４０の前段４０ａのネゲートをトリガとして第２デジ
タルデータ２０ｂを第２シリアルクロック４０にストアし、第２シリアルクロック４０の
後段４０ｂのネゲートをトリガとして第２シフトレジスタ３０にストアされた第２デジタ
ルデータ２０ｂを出力する。この各シフトレジスタから出力されたデジタルデータ２０が
シリアルデータ４４となる。第３シリアルクロック４２は、第１シリアルクロック３８と
、第２シリアルクロック４０と同期する。すなわちシリアルデータ４４と同期し、後述の
シリアルインターフェースにシリアルデータ４４を入力するためのトリガとなる。
【００３１】
図２において、プロトコル４８を時間軸（クロックタイム）方向で第０サブステート４
６ａから第９サブステート４６ｊからなる１０個のサブステートを定義する。ここで１ク
ロックタイムは外部クロック２４の１クロックに相当し、分周器５０による分周は説明の
簡単化のため省略する。第０サブステート４６ａにおいては、次の第１サブステート４６
ｂのための時間（８クロックタイム）を確保する。第１サブステート４６ｂとして、チッ
プセレクト４６、第１シリアルクロック３８の前段３８ａ、及び第２シリアルクロック４
０の前段４０ａをセットする。１５クロックタイム後、第２サブステート４６ｃとして、
第１シリアルクロック３８の前段３８ａ、及び第２シリアルクロック４０の前段４０ａを
セットする。１クロックタイム後、第３サブステート４６ｄとして、チップセレクト４６
をリセットする。８クロックタイム後、第４サブステート４６ｅとして、第１シリアルク
ロック３８の後段３８ｂ、及び第３シリアルクロック４２の前段４２ａをセットする。１
５クロックタイム後、第５サブステート４６ｆとして、第１シリアルクロック３８の後段
３８ｂ、及び第３シリアルクロック４２の前段４２ａをリセットする。第６サブステート
４６ｇにおいては、次の第７サブステート４６ｈのための時間（８クロックタイム）を確
保する。第７サブステート４６ｈとして、第２シリアルクロック４０の後段４０ｂ、及び
第３シリアルクロック４２の後段４２ｂをセットする。１５クロックタイム後、第８サブ
ステート４６ｉとして、第２シリアルクロック４０の後段４０ｂ、及び第３シリアルクロ
ック４２の後段４２ｂをリセットする。１クロックタイム後、第９サブステート４６ｉと
して、第０サブステート４６ａに戻すため、後述のサブステート管理ＲＳ−ＦＦ５４をリ
セットするリセット信号を出力する。
【００３２】
このようにプロトコル４８を構成することにより、第１センサ１２ａ及び第２センサ１
２ｂから入力される複数のアナログ信号は、チップセレクト４６をトリガとしてＡＤ変換
器１６によりＡＤ変換されてデジタルデータ２０となり。そして、第１シリアルクロック
３８及び第２シリアルクロック４０により１６個パルス列の第１デジタルデータ２０ａ、
及び第２デジタルデータ２０ｂがこの順で遂次的に出力され、計３２個のパルス列からな
るシリアルデータ４４が生成される。
【００３３】
図３に上記プロトコル４８を実現するシーケンサ３４の回路構成図を示す。シーケンサ
３４は、バイナリカウンタ５２、サブステート管理ＲＳ−ＦＦ５４、サブステートカウン
タ５６、ラインデコーダ５８、アップカウントタイマ６０、タイマプリセットデータテー
ブル６２、ＡＤＣコントロールロジック６４とから構成されている。
【００３４】
バイナリカウンタ５２は、シーケンサ３４の外部クロック入力端子３４ｂを介して入力
される外部クロック２４を入力する外部クロック入力端子５２ａ、リセット信号を入力す
るリセット信号入力端子５２ｂ、カウンタ値をパラレルで出力する出力端子５２ｃを備え
ている。外部クロック２４からクロック入力され、クロックのネゲートでカウントアップ
され、フルカウントとなるとサブステート管理ＲＳ−ＦＦ５４のセット５４ａ（Ｓ）にＨ
を出力する。そしてフルカウントからさらにカウントされるとゼロ（初期値）にもどり、
再びカウントアップを始める。このカウンタが初期値からフルカウントになって再び初期
値に戻る周期がＡＤ変換器１４のサンプリング周期となり、シリアルデータ４４はこの周
期で周期的に出力される。サンプリング周期は、サブステートカウンタ５６が全てのサブ
ステートを一巡する時間より充分長いクロックタイムを有するものとする。またマイコン
８８からリセット信号（信号Ｈ）を得るとカウントをゼロに戻してカウントを停止させ、
これによりＡＤ変換が停止する。
【００３５】
サブステート管理ＲＳ−ＦＦ５４は、バイナリカウンタ５２からの信号をストアし、ラ
インデコーダ５８の第９サブステート４６ｊの出力信号、及びマイコン８８側からのリセ
ット信号により前記ストアをリセットするフリップフロップである。バイナリカウンタ５
２からの信号Ｈをセット５４ａ（Ｓ）から入力することにより、出力Ｑ５４ｂに信号Ｈを
ストアさせ、サブステートカウンタ５６及びアップカウントタイマ６０をカウント可能な
状態にし、リセット５４ｃ（Ｒ）に信号Ｈを入力して出力５４ｂ（Ｑ）をＬとすることに
より、サブステートカウンタ５６及びアップカウントタイマ６０のカウント値を初期値に
戻す。さらにサブステート管理ＲＳ−ＦＦ５４の出力５４ｂを論理的に反転させた反転出
力５４ｄ（ｎＱ）は、シリアルクロック３６を制御するＡＤＣコントロールロジック６４
のリセット側に接続されているため、反転出力５４ｄ（出力５４ｂ）がリセットされると
、前記リセット側へ信号Ｈを出力する。なお、バイナリカウンタ５２及びサブステート管
理ＲＳ―ＦＦ５４は、後述の動作フロー８０においてメインステートタスク８２を実現す
る素子となる。
【００３６】
サブステートカウンタ５６はジョンソンカウンタ等のスタティックハザードの生じない
カウンタが用いられる。サブステートカウンタ５６には、アップカウントタイマ６０から
のキャリーを入力するキャリー入力端子５６ａと、キャリーのネゲートをトリガとしてカ
ウントアップされたカウント値をラインデコーダ５８にパラレルで出力する出力端子５６
ｂを有する。よってサブステートカウンタ５６はアップカウントタイマ６０からキャリー
を受けるとカウントアップし、最大値になるとカウントを停止する。そしてカウントでき
る個数はそのままサブステート数となる。またサブステートカウンタ５６にはネガティブ
リセット５６ｃ（ｎＣＲ）が配設され、ネガティブリセット５６ｃにおける信号がＬにな
ったときカウント値は初期値となり、Ｌを維持する限りリセット状態を維持し、このとき
サブステートカウンタ５６は動作しない。このサブステートカウンタ５６が初期値から最
大値までカウントするまでの時間が、第１ＡＤ変換器１６及び第２ＡＤ変換器１８が同時
にＡＤ変換してからシリアルデータ４４を作成するまでの時間となる。ここでサブステー
トカウンタ５６の初期値は０で最大値は９であり、それぞれ第０サブステート４６ａ〜第
８サブステート４６ｊに対応している。
【００３７】
ラインデコーダ５８は、サブステートカウンタ５６が示す数値をパラレルで入力する入
力端子５８ａと、サブステートカウンタ５６の数値にそれぞれ割り当てられた第０サブス
テート４６ａ〜第９サブステート４６ｊを実現する出力端子（Ｑ０端子５８ｂ〜Ｑ９端子
５８ｋ）と、を有する。ラインデコーダ５８はサブステートカウンタ５６から入力される
数値をデコードし、デコードして得られるサブステート値と予め組み込まれたサブステー
ト値とを比較して、一致する数値に係るサブステートの出力端子へ信号Ｈを出力する。本
実施形態においては、サブステート数は１０個であり、Ｑ０端子５８ｂからＱ８端子５８
ｊへ出力が移行していく。各出力端子は、各サブステートを実現するため、後述のように
それぞれＡＤＣコントロールロジック６４、及びタイマプリセットデータテーブル６２の
適切な位置に接続される。
【００３８】
アップカウントタイマ６０は、シーケンサ３４の外部クロック入力端子３４ｂを介して
入力される外部クロック２４を外部クロック入力端子６０ｅから入力し、外部クロック２
４のアサート（Ｌ→Ｈ）をトリガとしてアップカウントするバイナリカウンタであって、
タイマプリセットデータテーブル６２からパラレルで送られてくるバイナリデータをプリ
セットデータとしてインプット可能な構成を有する。このため、アップカウントタイマ６
０にはタイマプリセットデータトリガ６０ａ（ｎＬＤ）と、タイマプリセットデータを入
力するプリセットデータポート６０ｂ（ＰＤ）と、が配設されている。またカウンタがフ
ルカウントになるとキャリーを出力するＣ０端子６０ｃを有し、キャリーは途中で分岐し
、一方はサブステートカウンタ５６に接続し、他方はインバータ７４を介してタイマプリ
セットデータトリガ６０ａに接続している。ここでタイマプリセットデータトリガ６０ａ
はネゲートでトリガとして機能し、プリセットデータポート６０ｂは前記ネゲートの次に
来るアサートをトリガとしてプリセットデータをストアする。またアップカウントタイマ
６０にはネガティブリセット６０ｄ（ｎＣＲ）が配設され、ネガティブリセット６０ｄに
おける信号がＬになったときカウント値は初期値となり、Ｌを維持する限りリセット状態
を維持し、このときアップカウントタイマ６０は動作しない。また本実施形態において、
アップカウントタイマ６０は４ビットで０〜１５（十進数）までをカウントできるものと
し、１５をカウントしたときにキャリーを発生させている。
【００３９】
なお、サブステートカウンタ５６及びアップカウントタイマ６０のネガティブリセット
５６ｃ、６０ｄは、サブステート管理ＲＳ−ＦＦ５４の出力５４ｂに接続されているため
、両者はサブステートカウンタ５６がフルカウントとなった場合、またはマイコン８８か
らのリセット信号が入力された場合にリセットされる。
【００４０】
タイマプリセットデータテーブル６２は、ラインデコーダ５８からの出力を受け、バイ
ナリデータであるタイマプリセットデータをアップカウントタイマ６０にビットごとにパ
ラレルで出力するものである。本実施形態において、タイマプリセットデータテーブル６
２は３つのタイマプリセットデータ（１クロック、８クロック、１５クロック）を有し、
次のステートが必要とするクロックタイムに係るプリセットデータをアップカウントタイ
マ６０に出力している。タイマプリセットデータ（１５）６２ａはＱ２端子５８ｄ、Ｑ５
端子５８ｈ、及びＱ８端子５８ｊに接続され、それぞれ次段のサブステートのタイマプリ
セットデータ（１５クロック）をアップカウントタイマ６０に出力する。このときアップ
カウウントタイマ６０は１クロックタイムでキャリーを発生させる。タイマプリセットデ
ータ（１）６２ｂはＱ１端子５８ｃ、Ｑ４端子５８ｆ、及びＱ７端子５８ｉに接続され、
それぞれ次段のサブステートのタイマプリセットデータ（１クロック）をアップカウント
タイマ６０に出力する。このときアップカウウントタイマ６０は１５クロックタイムでキ
ャリーを発生させる。タイマプリセットデータ（８）６２ｃはＱ０端子５８ｂ、Ｑ３端子
５８ｅ、及びＱ６端子５８ｈに接続され、それぞれ次段のサブステートのタイマプリセッ
トデータ（８クロック）をアップカウントタイマ６０に出力する。このときアップカウウ
ントタイマ６０は８クロックタイムでキャリーを発生させる。なお、上述のサブステート
カウンタ５６、ラインデコーダ５８、アップカウントタイマ６０、タイマプリセットデー
タテーブル６２は後述の動作フロー８０においてサブステートタスク８４を実現する素子
となる。
【００４１】
ＡＤＣコントロールロジック６４はシーケンサ３４のサブステートに応じてチップセレ
クト４６、第１シリアルクロック３８、第２シリアルクロック４０、及び第３シリアルク
ロック４２を生成するＲＳ−ＦＦ６６、６８、７０、７２によるフリップフロップ群であ
り、ラインデコーダ５８からの各サブステートに応じてチップセレクト４６、第１シリア
ルクロック３８、第２シリアルクロック４０、及び第３シリアルクロック４２のセット及
びリセットを行う。
【００４２】
チップセレクト４６はＲＳ−ＦＦ６６の反転出力６６ａ（ｎＱ）から出力され、チップ
セレクト出力端子３４ｃから出力される。そして、セット６６ｂ（Ｓ）にはＱ１端子５８
ｂが接続され、リセット６６ｃ（Ｒ）にはＱ３端子５８ｅが接続されている。
【００４３】
第１シリアルクロック３８はＲＳ−ＦＦ６８の出力６８ａ（Ｑ）から出力され、第１シ
リアルクロック出力端子３４ｄから出力される。そして、セット６８ｂ（Ｓ）はＱ１端子
５８ｃ、及びＱ４端子５８ｆ端子が接続され、リセット５４ｃ（Ｒ）はＱ２端子５８ｄ、
及びＱ５端子５８ｇに接続される。
【００４４】
第２シリアルクロック４０はＲＳ−ＦＦ７０の出力７０ａ（Ｑ）から出力され、第２シ
リアルクロック出力端子３４ｅから出力される。そして、セット７０ｂ（Ｓ）はＱ１端子
５８ｃ、及びＱ７端子５８ｉに接続され、リセット７０ｃ（Ｒ）にはＱ２端子５８ｅ及び
Ｑ８端子５８ｊに接続されている。
【００４５】
第３シリアルクロック４２はＲＳ−ＦＦ７２の出力７２ａ（Ｑ）から出力され第３シリ
アルクロック出力端子３４ｆから出力される。そして、セット７２ｂ（Ｓ）にはＱ４端子
５８ｇ、及びＱ７端子５８ｉが接続され、リセット７２ｃ（Ｒ）にはＱ５端子５８ｇ、Ｑ
８端子５８ｊが接続されている。さらにリセット６６ｃ、６８ｃ、７０ｃ、７２ｃ、はサ
ブステート管理ＲＳ−ＦＦ５４の反転出力５４ｄ（ｎＱ）と接続されている。
【００４６】
ここで、チップセレクト４６はネゲートをトリガとして行うため、セット・リセットを
ストアする端子は反転出力６６ａに接続されている。また第１シリアルクロック３８、第
２シリアルクロック４０、第３シリアルクロック４２のセット・リセットをストアする端
子はそれぞれ、出力６８ａ、出力７０ａ，出力７２ａであるが、外部クロック２４をイン
バータ７６で反転させたもの（ｎＣＫ）とＮＡＮＤ回路７８で接続されているため、各シ
リアルクロックは外部クロック２４と反転せずに同期する。このような配線をおこなうこ
とによりプロトコル４８の各サブステートを実現することができる。なお、ＡＤＣコント
ロールロジック６４は後述の動作フロー８０でＡＤＣコントロールロジックタスク８６を
実現する素子となる。
【００４７】
上記構成のもと、本実施形態に係るＡＤ変換システムのフローについて説明する。図４
及び図５にＡＤ変換システム１０の動作フロー８０を示す。図４は動作フロー８０の全体
図、図５は動作フロー８０の部分詳細図を示す。本実施形態に係るＡＤ変換システム１０
の動作フロー８０は、サンプリング周波数を決定するとともに、シーケンサ３４全体をＯ
Ｎ・ＯＦＦ制御するメインステートタスク８２、ＡＤ変換システム１０のサブステートを
決定するサブステートタスク８４、複数のセンサから入力されるアナログ信号を同時にＡ
Ｄ変換するＡＤＣコントロールロジックタスク８６に分類される。
【００４８】
まず、メインステートタスク８２において、マイコン８８からのリセット信号をＬにし
てリセットを解除し、バイナリカウンタ５２を起動させて、フルカウントになるまでカウ
ントアップさせる（第１工程８２ａ）。そしてフルカウントになると、サブステート管理
ＲＳ−ＦＦ５４の出力５４ｂに信号Ｈをストアさせ、サブステートカウンタ５６のリセッ
トを解除してサブステートタスク８４を開始する（第２工程８４ａ）。サブステートカウ
ンタ８４から０〜８までのサブステートを示す信号がラインデコーダ５８に入力されると
、ラインデコーダ５８はサブステートをデコードし（第３工程８４ｂ）、次段のサブステ
ートに係るタイマプリセットデータが用意され（第４工程８４ｃ）、アップカウントタイ
マ６０がキャリーを出力するまでこの状態を維持する（第５工程８４ｄ）。
【００４９】
次に、第３工程８４ｂにより、ＡＤＣコントロールロジックタスク８６が開始し（第６
工程８６ａ）、各サブステート（第０サブステート４６ａ〜第８サブステート４６ｉ）に
応じてチップセレクト４６、第１シリアルクロック３８、第２シリアルクロック４０、及
び第３シリアルクロック４２をセット・リセットする（第７工程８６ｂ）。そして、サブ
ステートタスク８４においてアップカウントタイマ６０がキャリーを出すと、次段のサブ
ステートに係るタイマプリセットデータがアップカウントタイマ６０にロードされ（第８
工程８４ｅ）、サブステートカウンタ５６がカウントアップすることによりサブステート
を示す信号を前進させる（第９工程８４ｆ）。サブステートを示す信号が前進すると、サ
ブステートがフルカウントではないことを条件として（第１０工程８４ｇ）、ラインデコ
ーダ５８は再びサブステートをデコードし（第３工程８４ｂ）、その後、第４工程８４ｃ
、第５工程８４ｄを行う。そして、ＡＤＣコントロールロジックタスク８６において、前
段のＡＤＣコントロールロジックタスク８６を終了させ（第１１工程８６ｃ）、前進した
サブステートに係るＡＤＣコントロールロジックタスク８６を開始する（第７工程８６ｂ
）。そして、第８サブステート４６ｊが実行されるとＡＤＣコントロールロジックタスク
８６は終了する（第１１工程８６ｃ）。
【００５０】
一方、サブステートタスク８４において、サブステートカウンタ５６がフルカウント（
数値は９）になると、ラインデコーダ５８がフルカウントに係るサブステート（第９サブ
ステート４６ｊ）をデコードし（第１２工程８４ｈ）、第８サブステート４６ｊを実行し
て（第１３工程８４ｉ）、サブステート管理ＲＳ−ＦＦ５４にリセット信号を出力し、サ
ブステートタスク８４は終了する（第１４工程８４ｊ）。そして、メインステートタスク
８２において再びフルカウントになると、サブステートタスク８４を再開する（第２工程
）。
【００５１】
上記フローにおいて、サブステートタスク８４、及びＡＤＣコントロールロジックタス
ク８６の実行中にメインステートタスク８２にリセット信号（信号Ｈ）が入力された場合
、サブステート管理ＲＳ−ＦＦ５４もリセットされるため、両タスクは即時強制停止する
。このときサブステートカウンタ５６及びアップカウントタイマ６０もリセットされ、サ
ブステートは第０サブステート４６ａとなる。
【００５２】
図６に本実施形態に係るＡＤ変換システム１０とマイコン８８との接続概要図を示す。
図６に示すように、ＡＤ変換システム１０には、マイコン８８のクロックが外部クロック
２４として入力されている。そしてＡＤ変換システム１０はパラレルインターフェース９
０及びシリアルインターフェース９２によりマイコン８８と接続されている。ここでシリ
アルインターフェース９２はシリアルデータ４４をパラレルデータ９４に変換して出力し
、またはその逆を行うものである。
【００５３】
パラレルインターフェース９０の割込端子９０ａ（本実施形態では使用せず）およびチ
ップセレクト９０ｂ（ｎＣＳ）はマイコン８８のコントロールバス９６に接続されている
。また、デジタルインプットアウトプット９０ｃ（Ｄｉｏ）はマイコン８８のデータバス
９８と接続され、パラレルデータ９４を入出力することができる。またデジタルインプッ
トアウトプット９０ｃの他端はＡＤ変換システム１０のシーケンサ３４のリセット入力端
子３４ａに接続している。これによりマイコン８８からのリセット信号をデータバス９８
、及びパラレルインターフェース９０を通じてＡＤ変換システム１０へ送信することがで
きる。このときリセット信号は、Ｈであればシーケンサ３４のリセットを行い、Ｌであれ
ば、リセットを解除してシーケンサ３４を起動させる。
【００５４】
シリアルインターフェース９２の割込端子９２ａおよびチップセレクト９２ｂ（ｎＣＳ
）はマイコン８８のコントロールバス９６に接続され、デジタルインプットアウトプット
９２ｃ（Ｄｉｏ）はデータバス９８に接続されている。一方、シリアルインターフェース
９２のクロック入力９２ｄ（ＳＣＫ）はシーケンサ３４の第３シリアルクロック出力端子
３４ｆに接続され、入力端子９２ｅ（ＲｘＤ）はシーケンサ３４内のＡＮＤ回路３２の出
力端子に接続されている。上述のように、ＡＤ変換システム１０のシーケンサ３４から出
力される第３シリアルクロック４２及びシリアルデータ４４は、マイコン８８のクロック
から生成されたものであるため、マイコン８８のクロックと同期している。したがって、
この接続は同期調歩（非同期）ではないため、シリアルデータ４４の前後に同期タイミン
グを計るためのスタートビット及びエンドビットを付加して加工するシーケンサ（不図示
）を構成する必要はない。そして３２個のパルス列からなるシリアルデータ４４が、第３
シリアルクロック４２をトリガとしてシリアルインターフェース９２内のレジスタ（不図
示）にフルにストアされる度に、シリアルインターフェース９２の割込端子９２ａからコ
ントロールバス９６に割り込みをかけることができるように構成されている。
【００５５】
一方、マイコン８８内のメモリ（不図示）はデータバス９８とパラレルで接続されてい
る。そして、マイコン８８内のＣＰＵ（不図示）は、前記割り込みが入る度に、その時点
で実行中の命令のアドレス等をメモリ（不図示）の退避領域に退避させ、シリアルインタ
ーフェース９２のチップセレクト９２ｂをネゲートで選択して、ソフトウェアを介してパ
ラレルデータ９４を転送し、パラレルデータ９４にメモリ番地を与えてマイコン８８内の
メモリ（不図示）に格納する作業を行う（ポーリング）。これにより、マイコン８８はＡ
Ｄ変換システム１０のＯＮ・ＯＦＦ操作のみを行い、ＡＤ変換の各タスクに係る信号の出
力はシーケンサ３４が代わりに行うため、マイコン８８は他のタスクに集中して実行でき
、システム全体の信頼性が向上する。
【００５６】
さらにマイコン８８がＤＭＡ（ダイレクトメモリアクセス）コントローラ（不図示）を
有している場合は、マイコン８８内のＣＰＵ（不図示）は、コントロールバス９６の管理
の主導権をＤＭＡコントローラ（不図示）に譲っている。よってＤＭＡコントローラ（不
図示）は、前記割り込みが入るとコントロールバス９６を介してメモリ（不図示）におけ
る転送先アドレスを指定し、データバス９８がシリアルインターフェース９２に開放し、
１クロックタイムでメモリ（不図示）に書き込ませる。したがって、マイコン８８内のＣ
ＰＵ（不図示）はデータ転送に関してポーリングのような作業をする必要はなく、他のタ
スクの処理に対してより多くの時間を掛けることができる。
【００５７】
ＡＤ変換中にリセット信号（信号Ｈ）が入った場合、シーケンサ３４のバイナリカウン
タ５２は初期値にリセットされ、リセット信号がある限りバイナリカウンタ５２はカウン
トアップされない。この場合、シリアルインターフェース９２にはシリアルデータ４４と
して完成していない、未完成データ（不図示）が入力されている場合がある。したがって
マイコン８８において、リセット後にシリアルインターフェース９２に未完成データ（不
図示）がある場合はそれをメモリ（不図示）に格納せず、破棄するソフトウェアを構成す
ればよい。ただし、リセット時にシリアルデータ４４をメモリ（不図示）に格納中であれ
ば、作業を中断しないようなソフトウェアを構成すればよい。そして、シリアルデータ４
４を格納後であってシリアルインターフェース９２内のシリアルデータ４４がメモリ（不
図示）へ転送済みない場合はそのままマイコン８８のタスクを停止させ、次回起動時にマ
イコン８８の設定を初期化するソフトウェアを構成すればよい。
【００５８】
マイコン８８には第２シリアルインターフェース１００を介してホストＰＣ１０２が接
続されている。ホストＰＣ１０２は、ＡＤ変換システム１０をマイコン８８を介して操作
するアプリケーションを有した端末である。第２シリアルインターフェース１００の入力
端子１００ａ（ＲｘＤ）はホストＰＣ１０２のシリアルデータ出力端子１０２ａと接続さ
れ、出力端子１００ｂ（ＴｘＤ）はホストＰＣ１０２のシリアルデータ入力端子１０２ｂ
に接続されている。また割込端子１００ｃ及びチップセレクト１００ｄ（ｎＣＳ）はコン
トロールバス９６に接続されている。デジタルインプットアウトプット１００ｅ（Ｄｉｏ
）はデータバス９８と接続され，パラレルデータ９４を入出力することができる。ホスト
ＰＣ１０２はシリアルデータ１０４を入出力するが、マイコン８８とは独立したクロック
で駆動している。よって、ホストＰＣ１０２と第２シリアルインターフェース１００との
データ通信は同期調歩（非同期）で行われる。
【００５９】
ホストＰＣ１０２はシリアルデータ１０４をマイコン８８側に出力し、マイコン８８が
その内容を解読することによりマイコン８８がＡＤ変換のＯＮ・ＯＦＦを行うことができ
る。これを行うため、ホストＰＣ１０２からマイコン８８への命令に係るシリアルデータ
１０４が第２シリアルインターフェース１００のレジスタ（不図示）にストアされ、割込
端子１００ｃから割り込み要求がなされた場合、マイコン８８がチップセレクト１００ｄ
をネゲートで選択し、デジタルインプットアウトプット１００ｅを通じてパラレルデータ
９４を取得してマイコン８８のメモリ（不図示）に格納できるマイコン８８のソフトウェ
アを構成すればよい。
【００６０】
さらにホストＰＣ１０２は、例えばＡＤ変換の感度やオフセット等をアプリケーション
上で論理的に補正することができる。同様の補正処理はマイコン８８のソフトウェアで実
行してホストＰＣ１０２に補正データを出力することもできる。例えば、シリアルインタ
ーフェース９２を介して取得したデータを感度補正またはオフセット等の補正値を演算し
、ＦＩＲフィルタで演算してホストＰＣ１０２側でシリアルデータ１０４として認識でき
るデータにダウンサンプル等を行い、ホストＰＣ１０２側の第２シリアルインターフェー
ス１００のチップセレクト１００ｄをネゲートで選択し、前記データを出力するようにマ
イコン８８のソフトウェアを構成すればよい。
【００６１】
従って、本実施形態に係るＡＤ変換方法、及びＡＤ変換システム１０によれば、マイコ
ン８８に代わって、これを具現化したシーケンサ３４がアナログ信号を同時にＡＤ変換し
、ＡＤ変換により得られるデジタルデータ２０をシリアルデータ４４に変換して出力する
シーケンス制御を行う。よってマイコン８８はシーケンサ３４の駆動・停止を指令するの
みで済み、従来のＡＤ変換作業が要するマイコン８８のソフトウェアリソースのシステム
に占める割合を小さくしたＡＤ変換方法、及びＡＤ変換システム１０となる。さらにＡＤ
変換はハードウェアであるシーケンサ３４が行うため、マイコン８８がソフトウェアを通
じてＡＤ変換を行う場合より、サンプリングジッターを低減したＡＤ変換方法、及びＡＤ
変換システム１０となる。
【００６２】
また、シーケンサ３４は、水晶発振によりクロックを生成しているマイコン８８をクロ
ック源としており、マイコン８８内部のタスクの影響を排除したサンプリングを行うこと
ができるため、サンプルジッターを低減できる。また、シリアルデータ４４はマイコン８
８のクロックと同期して出力されるとともに、シリアルインターフェース９２に入力され
るとパラレル化される。よってパラレルのデータを送受信するマイコン８８は、パラレル
化されたデータを何ら加工することなく取得することが容易となる。したがって、マイコ
ン８８のＡＤ変換器１４からのデータの取り込みのためのソフトウェアリソースがシステ
ムに占める割合を小さくすることができる。特にマイコン８８がダイレクトメモリアクセ
スを用いる場合は、マイコン８８内のＣＰＵ（不図示）がデータ取得のための作業をする
必要はないので、ＡＤ変換器１４からのデータの取り込みのソフトウェアリソースがシス
テムに占める割合を最小にできる。
【図面の簡単な説明】
【００６３】
【図１】本実施形態に係るＡＤ変換システムの概要図である。
【図２】本実施形態に係るＡＤ変換システムのシーケンサのプロトコルを示す図である。
【図３】本実施形態に係るＡＤ変換システムのシーケンサの回路構成図である。
【図４】本実施形態に係るＡＤ変換システムの動作フローの全体図である。
【図５】本実施形態に係るＡＤ変換システムの動作フローの部分詳細図である。
【図６】本実施形態に係るＡＤ変換システムとマイコンとの接続概要図である。
【符号の説明】
【００６４】
１０………ＡＤ変換システム、１２………センサ、１４………ＡＤ変換器、１６………第
１ＡＤ変換器、１８………第２ＡＤ変換器、２０………デジタルデータ、２２………ＡＤ
変換用シリアルクロック、２４………外部クロック、２６………シフトレジスタ、２８…
……第１シフトレジスタ、３０………第２シフトレジスタ、３２………ＯＲ回路、３４…
……シーケンサ、３６………シリアルクロック、３８………第１シリアルクロック、４０
………第２シリアルクロック、４２………第３シリアルクロック、４４………シリアルデ
ータ、４６………チップセレクト、４８………プロトコル、５０………分周器、５２……
…バイナリカウンタ、５４………サブステート管理ＲＳ−ＦＦ、５６………サブステート
カウンタ、５８………ラインデコーダ、６０………アップカウントタイマ、６２………タ
イマプリセットデータテーブル、６４………ＡＤＣコントロールロジック、６６………Ｒ
Ｓ−ＦＦ、６８………ＲＳ−ＦＦ、７０………ＲＳ−ＦＦ、７２………ＲＳ−ＦＦ、７４
………インバータ、７６………インバータ、７８………ＮＡＮＤ回路、８０………動作フ
ロー、８２………メインステートタスク、８４………サブステートタスク、８６………コ
ントロールロジックタスク、８８………マイコン、９０………パラレルインターフェース
、９２………シリアルインターフェース、９４………パラレルデータ、９６………コント
ロールバス、９８………データバス、１００………第２シリアルインターフェース、１０
２………ホストＰＣ、１０４………シリアルデータ。
【図１】
2009267764.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009267764.tif 000008