(57)【要約】【課題】  入力アナログ信号を１ビットデジタル信号に変換し、このデジタル信号を再度アナログ信号に変換し、入力信号とこの再変換したアナログ信号の差を出力するステージを複数個カスケード接続したアナログデジタル変換器において、１ビットデジタル信号に変換するコンパレータにオフセットが発生するとエラーが発生する。このエラーを除くためのエラー補正回路の規模が大きくなり、かつ補正に時間を要するという課題を解決する。【解決手段】  コンパレータ出力の遷移点±１ＬＳＢの範囲でアクティブになるウインドウコンパレータを用い、前記ステージが出力するバイナリデータをグレイコードに変換し、このグレイコードの各ビットをウインドウコンパレータの出力でマスクすると共に、最下位ビットに対応するウインドウコンパレータ出力を用いてエラー補正するようにした。簡単な構成でエラー補正でき、かつキャリー発生による補正時間の増大を抑制できる。【選択図】                    図１
2009100420.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を１ビットデジタル信号に変換し、この１ビットデジタル信号を出力すると共にアナログ信号に再変換し、前記入力信号と前記再変換したアナログ信号の差信号を出力するステージを複数個カスケード接続するアナログデジタル変換器において、
前記複数のステージの各々に対応して設けられ、対応するステージが出力する１ビットデジタル信号が入力され、この１ビットデジタル信号の遷移点を中心として所定の範囲でその出力がアクティブになる複数のウインドウコンパレータと、
前記複数のステージが出力するデジタル信号が入力され、このデジタル信号をグレイコードに変換するエンコーダと、
前記複数のステージに対応して設けられ、前記エンコーダの出力および前記ウインドウコンパレータの出力が入力され、このウインドウコンパレータの出力がアクティブのときに、前記エンコーダの出力をマスクするマスク回路と、
前記複数のステージに対応して設けられ、前記ウインドウコンパレータの出力および前記マスク回路の出力が入力され、最下位ビットに対応するウインドウコンパレータの出力と対応するステージのウインドウコンパレータの出力が重なっていると前記マスク回路の出力を反転する補正回路と、
を具備したことを特徴とするアナログデジタル変換器。
【請求項２】
前記所定の範囲は、このアナログデジタル変換器の±１ＬＳＢ(Least Significant Bit)であることを特徴とする請求項１記載のアナログデジタル変換器。
【請求項３】
前記マスク回路はＯＲゲートで構成されることを特徴とする請求項１若しくは請求項２記載のアナログデジタル変換器。
【請求項４】
前記補正回路は、ＡＮＤゲートおよびＸＯＲゲートで構成されることを特徴とする請求項１乃至請求項３いずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グレイコードを出力するアナログデジタル変換器に関し、特に構成が簡単であり、かつ出力信号のビット数が増加しても補正に必要な時間が増加しないアナログデジタル変換器に関するものである。
【背景技術】
【０００２】
カスケード型のアナログデジタル変換器は、入力アナログ信号を１ビットデジタル変換し、この変換したデジタル信号を再びアナログ信号に変換して、入力アナログ信号とこの変換したアナログ信号の差を出力するステージを複数段カスケード接続した構成を有するものである。このようなアナログデジタル変換器は特許文献１および２に記載されている。
【０００３】
図５に、特許文献１に記載されているカスケード型Ａ／Ｄ変換器の構成を示す。このカスケード型Ａ／Ｄ変換器は、振幅の大きなステップ入力が印加されたときに、セトリングが悪化し、また後段のステージが過渡的に飽和してしまうという課題を解決したものである。
【０００４】
図５において、ステージ１０ａ〜１０ｃはカスケード接続されている。各ステージ１０ａ〜１０ｃは、ゲイン２を有する増幅器１１、１ビットＡ／Ｄ変換器１２、１ビットＤ／Ａ変換器１３、および演算器１４で構成されている。
【０００５】
入力信号は１ビットＡ／Ｄ変換器１２でデジタル信号に変換される。この変換されたデジタル信号は外部に出力されると共に、１ビットＤ／Ａ変換器１３で再度アナログ信号に変換される。演算器１４は、増幅器１１の出力と１ビットＤ／Ａ変換器１３の出力との差を演算し、次のステージに出力する。
【０００６】
ステージ１０ｂ、１０ｃはステージ１０ａと同様の構成を有しているが、クランプ回路１５と加算器１６が追加されている。ステージ１０ａの演算器１４の出力はステージ１０ｂのクランプ回路１５に入力される。クランプ回路１５は２つの信号を出力する。一方の信号は１ビットＡ／Ｄ変換器１２と増幅器１１に入力され、他方の出力は加算器１６に入力される。
【０００７】
１ビットＡ／Ｄ変換器は入力された信号をデジタル信号に変換する。このデジタル信号は外部に出力されると共に、１ビットＤ／Ａ変換器１３に入力され、アナログ信号に変換され、演算器１４に出力される。
【０００８】
増幅器１１はクランプ回路１５の出力を２倍に増幅して出力する。加算器１６は増幅器１１の出力とクランプ回路１５の出力を加算して、演算器１４に出力する。演算器１４は加算器１６と１ビットＤ／Ａ変換器１３の出力の差を演算し、次のステージ１０ｃに出力する。このステージ１０ｂでは、クランプ回路１５と加算器１６によって、入力信号が過大になったときに演算器１４の入力信号を一定値にクランプする。
【０００９】
ステージ１０ｃの動作はステージ１０ｂと同じなので、説明を省略する。ステージ１０ｃのアナログ出力信号は１ビットＡ／Ｄ変換器１７でデジタル信号に変換される。このカスケード型Ａ／Ｄ変換器は、初段以外の各ステージにクランプ回路を設けることにより、振幅が大きいステップ状信号が入力されても後段ステージが飽和することがないので、セトリングを改善することができる。
【００１０】
図６に、特許文献２に記載されているパイプラインＡ／Ｄ変換器の構成を示す。図６において、２０ａ〜２０ｇは同じ構成を有するパイプラインステージであり、カスケード接続されている。各パイプラインステージ２０ａ〜２０ｇは１．５ビットＡＤ変換器２１、１．５ビットＤＡ変換器２２、演算器２３、および増幅器２４で構成されている。各ステージの入力信号は１．５ビットＡＤ変換器２１でデジタル信号に変換され、１．５ビットＤＡ変換器２２で再度アナログ信号に変換される。入力信号と１．５ビットＤＡ変換器２２の出力は演算器２３に入力され、それらの差が演算される。この差信号は増幅器２４で増幅され、次のパイプラインステージの入力信号になる。
【００１１】
３０〜３６は記憶回路、４０〜４５は加算器である。パイプラインステージ２０ａのデジタル出力は記憶回路３０に記憶され、この記憶された値とパイプラインステージ２０ｂの上位ビットが加算器４０で加算される。この加算値とパイプラインステージ２０ｂの下位ビットは記憶回路３１に記憶される。
【００１２】
同様に、記憶回路３１〜３５に記憶された値とパイプラインステージ２０ｃ〜２０ｇ出力の上位ビットはそれぞれ加算器４１〜４５で加算され、それぞれ記憶回路３２〜３６に格納される。記憶回路３６に格納された値は出力回路３７を経て外部に出力される。このパイプラインＡ／Ｄ変換器は、記憶回路と加算器を交互に設け、エラーコレクションを行いながらデータをパイプラインさせることにより、記憶回路の規模を小さくすることができる。
【特許文献１】特開２００２−８４１９２号公報
【特許文献２】特開２００１−１７７４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、このようなアナログデジタル変換器には次のような課題があった。特許文献１に記載されたカスケード型Ａ／Ｄ変換器は、各ステージ内の１ビットＡ／Ｄ変換器内の比較器のオフセットによって、各ビットの切り替わり目がシフトする。そのため、リニアリティが悪化してしまうという課題があった。このＡ／Ｄ変換器は各ステージにクランプ回路を内蔵することにより、大きな入力信号が印加されたときのセトリングの悪化を防止できるが、リニアリティの悪化に対しては効果がない。
【００１４】
特許文献２に記載されたパイプラインＡ／Ｄ変換器は１．５ビットのＡＤ、ＤＡ変換器を用い、また加算器と記憶回路を用いて比較器のオフセットを補正しているが、Ａ／Ｄ変換器のビット数の増加に従って補正回路の規模が大きくなり、また補正時間も増加してしまうという課題があった。
【００１５】
従って本発明の目的は、比較器のオフセット補正を小規模な回路でかつ高速に行うことができるアナログデジタル変換器を提供することにある。
【課題を解決するための手段】
【００１６】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
入力信号を１ビットデジタル信号に変換し、この１ビットデジタル信号を出力すると共にアナログ信号に再変換し、前記入力信号と前記再変換したアナログ信号の差信号を出力するステージを複数個カスケード接続するアナログデジタル変換器において、
前記複数のステージに対応して設けられ、対応するステージが出力する１ビットデジタル信号が入力され、この１ビットデジタル信号の遷移点を中心として所定の範囲でその出力がアクティブになる複数のウインドウコンパレータと、
前記複数のステージが出力するデジタル信号が入力され、このデジタル信号をグレイコードに変換するエンコーダと、
前記複数のステージに対応して設けられ、前記エンコーダの出力および前記ウインドウコンパレータの出力が入力され、このウインドウコンパレータの出力がアクティブのときに、前記エンコーダの出力をマスクするマスク回路と、
前記複数のステージに対応して設けられ、前記ウインドウコンパレータの出力および前記マスク回路の出力が入力され、最下位ビットに対応するウインドウコンパレータの出力と対応するステージのウインドウコンパレータの出力が重なっていると前記マスク回路の出力を反転する補正回路と、
を具備したものである。エラー補正を小規模な回路で高速に行うことができる。
【００１７】
請求項２記載の発明は、請求項１記載の発明において、
前記所定の範囲を、このアナログデジタル変換器の±１ＬＳＢ(Least Significant Bit)としたものである。エラー補正を小規模な回路で高速に行うことができる。
【００１８】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記マスク回路をＯＲゲートで構成したものである。構成が簡単になる。
【００１９】
請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記補正回路を、ＡＮＤゲートおよびＸＯＲゲートで構成したものである。回路構成が簡単になる。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３および４の発明によれば、入力信号を１ビットデジタル信号に変換するステージを複数個カスケード接続したアナログデジタル変換器において、この１ビットデジタル信号の遷移点を中心として±１ＬＳＢの間アクティブになるウインドウコンパレータを設け、前記複数ステージの出力をグレイコードに変換して、前記ウインドウコンパレータの出力でこのグレイコードを補正するようにした。
【００２１】
エラー補正に加算器を使用しないので、コンパレータのオフセットによるエラー補正を高速、かつ簡単な回路で実現することができるという効果がある。また、グレイコードに変換して補正しているので、変換するビット数が増加しても、キャリー発生による補正時間の増大を抑えることができるという効果もある。
【発明を実施するための最良の形態】
【００２２】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るｎビットのアナログデジタル変換器の一実施例を示す構成図である。図１において、５０n〜５０1はｎ個のステージであり、カスケード接続されている。すなわち、ステージ５０nの出力は同５０n-1に入力され、ステージ５０n-1の出力は同５０n-2（図示せず）に入力される。同様にして、ステージ５０2の出力は同５０1に入力される。
【００２３】
ステージ５０n〜５０1は、コンパレータ５１、１ビットＤＡ変換器５２および演算器５３で構成される。コンパレータ５１は１ビットＡＤ変換器として動作し、入力されたステージの入力信号を１ビットデジタル信号に変換する。このコンパレータ５１の出力はバイナリ信号Ｂp（ｐ＝１〜ｎ）として出力される。ステージ５０ｎの出力が最上位ビット、ステージ５０１が最下位ビットである。
【００２４】
コンパレータ５１の出力は１ビットＤＡ変換器５２に入力される。１ビットＤＡ変換器５２は入力されたデジタル信号を再度アナログ信号に変換し、演算器５３に出力する。演算器５３は入力信号と１ビットＤＡ変換器５２の出力の差を演算して２倍し、次のステージに出力する。従って、次段のステージには、デジタル変換されなかった残りの信号が入力される。
【００２５】
このステージ５０n〜５０1の部分は、図５のカスケード型Ａ／Ｄ変換器の初段ステージ１０ａとほぼ同様の構成を有している。但し、ステージ５０n〜５０1内のコンパレータ５１は、出力の遷移点の近辺でその出力がアナログ的に変化する特性を有している。なお、ステージ５０１内の１ビットＤＡ変換器と演算器は省略することもできる。
【００２６】
６０n〜６０1はウインドウコンパレータであり、それぞれステージ５０n〜５０1内のコンパレータ５１の出力が入力され、それぞれ出力Ｗn〜Ｗ2、および＿Ｗ1を出力する。これらＷn〜Ｗ2、＿Ｗ1は、入力された信号が図１に示すアナログデジタル変換器の±１ＬＳＢ(Least Significant Bit)に相当する範囲にあるときにアクティブになる。
【００２７】
なお、アクティブとはウインドウコンパレータ６０n〜６０2では高レベルであり、最終段のウインドウコンパレータ６０1では低レベルである。このため、最終段のウインドウコンパレータ６０1の出力には“＿”を付加して＿Ｗ1とする。前述したように、コンパレータ５１の出力は、遷移点を中心として±１ＬＳＢに相当する入力信号の近辺でアナログ的に変化するので、ウインドウコンパレータ６０n〜６０1は±１ＬＳＢに入っていることを検出することができる。なお、１ＬＳＢとは、このアナログデジタル変換器の最下位ビットに相当する電圧を言う。
【００２８】
６１はバイナリコードをグレイコードに変換するエンコーダであり、既知のものを使用することができる。エンコーダ６１にはステージ５０n〜５０1の出力Ｂn〜Ｂ1が入力され、グレイコードＧｘn〜Ｇｘ1を出力する。エンコーダ６１は、例えば隣り合う２つの入力信号のＸＯＲ（排他的論理和）を演算する構成を有している。なお、グレイコードとは値が１増減したときに１つのビットしか変化しないコードであり、センサの出力等に適している。
【００２９】
６２n〜６２2はマスク回路であり、ＯＲ（論理和）ゲートで構成されている。マスク回路６２nを構成するＯＲゲートには、エンコーダ６１の出力Ｇｘnとウインドウコンパレータ６０nの出力Ｗnが入力される。同様に、マスク回路６２n-1〜６２2にはそれぞれＧｘn-1〜Ｇｘn-1とＷn-1〜Ｗ2が入力される。なお、エンコーダ６１のＬＳＢであるＧｘ1にはマスク回路を用いないので、マスク回路の数はｎ−１になる。このマスク回路６２n〜６２2は、±１ＬＳＢの間Ｇｘn〜Ｇｘ2を高レベルに維持する働きをしている。
【００３０】
このことを、図２を用いて説明する。なお、図１と同じ要素には同一符号を付し、説明を省略する。また、図２の横軸はアナログデジタル変換器の入力信号の大きさを表している。図２において、（Ａ）はステージ５０n〜５０1内のコンパレータ５１にオフセットがない場合を表している。Ｂp（ｐ＝ｎ〜２）とＢp-1は同時に変化するので、エンコーダ６１の出力Ｇｘpは低レベルで分断されることはない。
【００３１】
（Ｂ）はステージ５０p内のコンパレータにオフセットがある場合を表している。７０に示すように、オフセットのためにＢpとＢp-1の変化点は一致しないので、出力Ｇｘpの高レベル信号は７１のように低レベル部分で分断される。しかし、この点でウインドウコンパレータ６０pの出力Ｗpは高レベルになっているので、マスク回路６２pでこれらの信号のＯＲを取ることにより、この分断部分を除去することができる。
【００３２】
図１の６３n〜６３2は補正回路であり、ＡＮＤ（論理積）ゲート６４およびＸＯＲゲート６５で構成される。補正回路６３nのＡＮＤゲートにはウインドウコンパレータ６０nの出力Ｗnとウインドウコンパレータ６０1の出力＿Ｗ1が入力される。また、ＸＯＲゲート６５にはＡＮＤゲート６４とマスク回路６２nの出力が入力される。
【００３３】
同様に、補正回路６３n-1〜６３2内のＡＮＤゲート６４には、それぞれウインドウコンパレータ６０n-1〜６０2の出力Ｗn-1〜Ｗ2、およびウインドウコンパレータ６０1の出力＿Ｗ1が入力される。また、ＸＯＲゲート６５にはＡＮＤゲート６４の出力とマスク回路６２n-1〜６２2の出力が入力される。なお、最下位ビットＧｘ1には補正回路を用いないので、補正回路の数はｎ−１になる。
【００３４】
アナログデジタル変換器の出力Ｇn〜Ｇ2は補正回路６３n〜６３2内のＸＯＲゲート６５の出力になる。また、Ｇ1はエンコーダ６１の出力Ｇｘ1になる。補正回路６３n〜６３2は内のＡＮＤゲート６４は、（最下位ビットの遷移点±１ＬＳＢ）と（そのビットの遷移点±１ＬＳＢ）が重なっていないかをチェックし、重なっているとＸＯＲゲート６５で信号の極性を反転させる。
【００３５】
次に、図３、図４に基づいてこの実施例の動作を説明する。なお、説明を簡単にするために、アナログデジタル変換器のビット数をＧ4〜Ｇ1の４ビットとする。カスケード接続型のアナログデジタル変換器は各ステージでアナログ信号が増幅されるので、後段になる程オフセットの影響が小さくなる。以後簡単にするために、最終段ステージ５０1内のコンパレータのオフセットは０であるとする。
【００３６】
図３は１ビットＡＤ変換器５０4〜５０1内の全コンパレータ５１にオフセットがないときの動作を表した図であり、上からアナログデジタル変換器の出力Ｇ4〜Ｇ1、最終段のウインドウコンパレータの出力＿Ｗ1、最終段１ビットＡＤ変換器５０1の入力電圧の変化を表している。
【００３７】
横軸はアナログデジタル変換器の入力電圧であり、左端が−Ｆｓ／２、右端が＋Ｆｓ／２、中央が０である。なお、Ｆｓはフルスケールである。また、斜線部は±１ＬＳＢの範囲を表しており、７２はウインドウコンパレータ６０2の出力Ｗ2がアクティブになる範囲、７３はウインドウコンパレータ６０3の出力Ｗ3がアクティブになる範囲、７４はウインドウコンパレータ６０4の出力Ｗ4がアクティブになる範囲である。
【００３８】
全てのコンパレータにオフセットがないので、Ｇ1は１ビットＡＤ変換器５０1の入力電圧が０のときに変化する。また、Ｇ4〜Ｇ2は下位ビットが変化する中間点で変化する。さらに、＿Ｗ1は入力電圧の全領域でアクティブ（低レベル）になる。
【００３９】
図４は初段の１ビットＡＤ変換器内のコンパレータにオフセットがある場合を表している。なお、図３と同じ要素には同一符号を付し、説明を省略する。オフセットの影響でステージ５０1の入力電圧はＶ１とＶ２の間で−１ＬＳＢより小さくなる。また、オフセットのためにステージ５０4の出力は点線７５のように変化する。この点線７５の部分は本来低レベルであったものが、オフセットのために高レベルに変化している。この点線７５の幅はウインドウコンパレータ６０1の出力＿Ｗ1に一致するので、補正回路で実線７６のように補正する。
【００４０】
オフセットが発生するコンパレータが初段以外でも、同じようにして補正できる。また、ステージ５０1の入力電圧がプラス側に１ＬＳＢを越える場合は、点線７５に相当する部分が低レベルになるが、同じようにして補正することができる。すなわち、オフセットが発生してステージ５０1の入力電圧が１ＬＳＢの範囲を越えると、その部分でエンコーダ６１の出力Ｇｘp（ｐ＝Ｎ〜２）が反転し、かつ＿Ｗ1がアクティブでなくなる。そのため、＿Ｗ1を用いて、補正回路でＧｘpをエラー補正することができる。
【００４１】
なお、ステージ５０n〜５０1において、コンパレータ５１でアナログ信号を１ビットデジタル信号に変換したが、他の要素で１ビットデジタル信号に変換してもよい。
【００４２】
また、マスク回路６２n〜６２2、補正回路６３n〜６３2も、目的を達成できるものであれば他の構成を用いることもできる。
【００４３】
さらに、このアナログデジタル変換器の出力Ｇn〜Ｇ1を既知のグレイコード−バイナリコード変換部（図示せず）でバイナリデータに変換して出力することもできる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施例を示す構成図である。
【図２】マスク回路の動作を説明するための特性図である。
【図３】本発明の動作を説明するための特性図である。
【図４】本発明の動作を説明するための特性図である。
【図５】従来のアナログデジタル変換器の構成図である。
【図６】従来のアナログデジタル変換器の構成図である。
【符号の説明】
【００４５】
５０n〜５０1  ステージ
５１  コンパレータ
５２  １ビットＤＡ変換器
５３  演算器
６０n〜６０2  ウインドウコンパレータ
６１  エンコーダ
６２n〜６２2  マスク回路
６３n〜６３2  補正回路
６４  ＡＮＤゲート
６５  ＸＯＲゲート
７２〜７４  ±１ＬＳＢの範囲
７５  補正前の値
７６  補正後の値
Ｂn〜Ｂ1  バイナリデータ
Ｇｘn〜Ｇｘ1  エンコーダ６１の出力
Ｇn〜Ｇ1  クレイコード出力
【図１】
2009100420.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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