(57)【要約】【課題】限られた領域に多くの被測定素子を搭載でき、かつ、短時間で多数個の被測定素子の特性の良否判定及び特性異常を検出することができ、その結果、検査コストを低減できる半導体集積回路装置及びその検査方法を提供する。【解決手段】半導体集積回路装置は、複数個の被測定素子１１と、複数の選択素子１２と、所望の被測定素子１１を選択するアドレス制御・選択回路１４と、複数個の被測定素子１１の各々の良否判定の基準値を設定する規格値設定手段１５と、被測定素子１１の電気特性値と基準値との比較を複数の被測定素子１１の全てに対して順に行う比較回路１７と、比較回路１７による比較結果に基づいて計数を行うカウンタ回路１８と、回路動作を制御するための制御回路１６とを備える。カウンタ回路１８は、基準値を外れた被測定素子１１の総数を出力する。【選択図】図１
2009222505.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
複数個の被測定素子と、前記複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、
前記複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、前記複数の選択素子のうちの、前記指定したアドレスをもつ前記所望の被測定素子に接続された一の選択素子を選択するアドレス制御・選択回路と、
前記複数個の被測定素子の各々の良否判定の基準値を設定する規格値設定手段と、
前記一の選択素子に接続する前記被測定素子の電気特性値と前記基準値とを比較する比較回路と、
前記比較回路による比較結果に基づいて計数を行うカウンタ回路と、
回路動作を制御するための制御回路とを備え、
前記比較回路は、前記被測定素子の電気特性値と前記基準値との比較を前記複数の被測定素子に対して１つずつ順に行うものであり、
前記カウンタ回路は、前記基準値を外れた前記被測定素子の総数を出力するものである、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記制御回路、前記アドレス制御・選択回路及び前記カウンタ回路に接続するパラレル−シリアル変換回路をさらに備え、
前記パラレル−シリアル変換回路は、前記カウンタ回路から出力される前記被測定素子の総数である複数ビットのパラレル出力データをシリアル出力データに変換し、１つのパッドから順次出力する、半導体集積回路装置。
【請求項３】
基板上に、
複数個の被測定素子と、前記複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、
前記複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、前記複数の選択素子のうちの、前記指定したアドレスをもつ前記所望の被測定素子に接続された一の選択素子を選択するアドレス制御・選択回路と、
前記複数個の被測定素子の各々の良否判定の基準値を設定する規格値設定手段と、
前記一の選択素子に接続する前記被測定素子の電気特性値と前記基準値とを比較する比較回路と、
回路動作を制御するための制御回路とを備え、
前記比較回路は、前記被測定素子の電気特性値と前記基準値との比較を前記複数の被測定素子に対して１つずつ順に行うものであり、
前記アドレス制御・選択回路は、前記基準値を外れた前記被測定素子のアドレスを出力するものである、半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記制御回路及び前記アドレス制御・選択回路に接続するパラレル−シリアル変換回路をさらに備え、
前記パラレル−シリアル変換回路は、前記アドレス制御・選択回路から出力される前記被測定素子のアドレスである複数ビットのパラレル出力データをシリアル出力データに変換し、１つのパッドから順次出力する、半導体集積回路装置。
【請求項５】
請求項３又は４に記載の半導体集積回路装置において、
前記複数の選択素子の各々を介して前記複数の被測定素子の各々に接続されるパッドをさらに備え、
前記アドレス制御・選択回路から、前記基準値を外れた前記被測定素子のアドレスが出力されると、外部より前記パッドに電圧を印加して、前記基準値から外れた前記被測定素子の電気特性値を測定する、半導体集積回路装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体集積回路装置において、
前記規格値設定手段は、
トランジスタ及び前記トランジスタのゲートに接続されるパッドから構成されており、
前記パッドに印加される電圧により前記トランジスタのゲート電圧を制御して前記基準値を設定する、半導体集積回路装置。
【請求項７】
請求項１〜５のうちのいずれか１項に記載の半導体集積回路装置において、
前記規格値設定手段は、
パッドから構成されており、
前記パッドに印加される電流を制御して前記基準値を設定する、半導体集積回路装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体集積回路装置において、
前記比較回路は、
カレントミラー回路によって構成されており、
前記被測定素子に流れる前記電気特性値としての電流値と、前記規格値設定手段で設定された前記基準値としての電流値との大小の比較結果を出力する、半導体集積回路装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体集積回路装置において、
前記被測定素子は、抵抗素子、トランジスタ、コンタクト、ヴィア、配線、メモリセル及びヒューズ素子のうちの少なくとも１つを含む、半導体集積回路装置。
【請求項１０】
基板上に、複数個の被測定素子と、前記複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、前記複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、前記複数の選択素子のうちの、前記指定したアドレスをもつ前記所望の被測定素子に接続された一の選択素子を選択することにより、前記複数個の被測定素子の全てを１つずつ順に選択するアドレス制御・選択回路とを少なくとも備えた半導体集積回路装置の検査方法であって、
前記複数個の被測定素子の各々の良否判定の基準値を設定する工程（ａ）と、
前記アドレス制御・選択回路により、前記複数個の被測定素子のうちの一の被測定素子を選択する工程（ｂ）と、
前記工程（ｂ）において選択された前記被測定素子の電気特性値と前記基準値とを比較する工程（ｃ）と、
前記工程（ｃ）による比較結果に基づいて、前記被測定素子の電気特性値が前記基準値を満足する場合には、前記複数個の被測定素子の全てが選択されるまで、前記工程（ｂ）以降の工程を繰り返す一方で、前記被測定素子の電気特定値が前記基準値から外れる場合には、前記被測定素子を不良素子として計数した後、前記複数個の被測定素子の全てが選択されるまで、前記工程（ｂ）以降の工程を繰り返す工程（ｄ）と、
前記工程（ｄ）において、前記複数の被測定素子の全てが選択されたと判定された場合には、前記不良素子として計数された総数を出力する工程（ｅ）とを備える、半導体集積回路装置の検査方法。
【請求項１１】
基板上に、複数個の被測定素子と、前記複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、前記複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、前記複数の選択素子のうちの、前記指定したアドレスをもつ前記所望の被測定素子に接続された一の選択素子を選択することにより、前記複数個の被測定素子の全てを１つずつ順に選択するアドレス制御・選択回路とを少なくとも備えた半導体集積回路装置の検査方法であって、
前記複数個の被測定素子の各々の良否判定の基準値を設定する工程（ａ）と、
前記アドレス制御・選択回路により、前記複数個の被測定素子のうちの一の被測定素子を選択する工程（ｂ）と、
前記工程（ｂ）において選択された前記被測定素子の電気特性値と前記基準値とを比較する工程（ｃ）と、
前記工程（ｃ）による比較結果に基づいて、前記被測定素子の電気特性値が前記基準値を満足する場合には、前記複数個の被測定素子の全てが選択されるまで、前記工程（ｂ）以降の工程を繰り返す一方で、前記被測定素子の電気特定値が前記基準値から外れる場合には、前記被測定素子を不良素子としてそのアドレスの出力を行った後、前記複数個の被測定素子の全てが選択されるまで、前記工程（ｂ）以降の工程を繰り返す工程（ｄ）とを備える、半導体集積回路装置の検査方法。
【請求項１２】
基板上に、複数個の被測定素子と、前記複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、前記複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、前記複数の選択素子のうちの、前記指定したアドレスをもつ前記所望の被測定素子に接続された一の選択素子を選択することにより、前記複数個の被測定素子の全てを１つずつ順に選択するアドレス制御・選択回路とを少なくとも備えた半導体集積回路装置の検査方法であって、
前記複数個の被測定素子の各々の良否判定の基準値を設定する工程（ａ）と、
前記アドレス制御・選択回路により、前記複数個の被測定素子のうちの一の被測定素子を選択する工程（ｂ）と、
前記工程（ｂ）において選択された前記被測定素子の電気特性値と前記基準値とを比較する工程（ｃ）と、
前記工程（ｃ）による比較結果に基づいて、前記被測定素子の電気特性値が前記基準値を満足する場合には、前記複数個の被測定素子の全てが選択されるまで、前記工程（ｂ）以降の工程を繰り返す一方で、前記被測定素子の電気特定値が前記基準値から外れる場合には、前記被測定素子を不良素子としてそのアドレスの出力を行うと共に、前記不良素子の電気特性を測定した後、前記複数個の被測定素子の全てが選択されるまで、前記工程（ｂ）以降の工程を繰り返す工程（ｄ）とを備える、半導体集積回路装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置及びその検査方法に関し、特に半導体集積回路装置における搭載素子の良・不良判定を行うための検査回路及びこれを用いた検査方法に関する。
【背景技術】
【０００２】
半導体プロセスの開発段階や半導体製品の量産段階においては、半導体基板上に形成されたさまざまな素子の電気的特性を測定、評価し、所定の特性を満足しているかを確認することにより、プロセスの課題を抽出したり、製造ラインの異常の有無がないかどうかを確認する等の作業が行われている。
【０００３】
近年の半導体プロセスの微細化及び複雑化に伴い、半導体装置を構成する素子のわずかな特性異常が半導体製品の動作不良を引き起こす原因となってきている。そこで、この特性異常を早急に検出し対策を行うことが強く要求されている。そのためには、従来以上に大規模に多数個の素子の電気的特性を評価し、特性異常を調べる必要があるが、その一方で、素子を搭載できる領域及び測定に使用できるパッド数には限りがあるため、多数個の素子を効率良く搭載し、測定することが求められている。
【０００４】
その解決手段として、例えば、特許文献１に開示された従来の半導体集積回路装置の検査方法が提案されている。
【０００５】
図８は、従来の半導体集積回路装置の概略回路構成図を示している。
【０００６】
図８に示すように、従来の半導体集積回路装置は、複数個の被測定素子１０１と、これらの複数個の被測定素子１０１の中から少なくとも１個ずつを順に選択するためのアドレス制御・選択回路１０４と、これら複数個の被測定素子１０１の各々に接続され、アドレス制御・選択回路１０４によって選択された被測定素子１０１の特性を測定するために用いられる複数個のスイッチ素子１０２とを有している。なお、複数個の被測定素子１０１と複数個のスイッチ素子１０２とから被測定素子アレイ１０３が構成されている。
【０００７】
ここで、外部からアドレス制御用パッド２０１を介してアドレス制御信号が入力されることにより、複数個の被測定素子１０１のうちの任意の１個がスイッチ素子１０２を介して電気特性測定用パッド２０２に接続される。そして、基準電位印加用パッド２０３と電気特性測定用パッド２０２との間に電圧を印加し、流れる電流値をテスター３０１で測定する。この選択されるアドレスを順次変えていくことにより複数個の被測定素子１０１の電気的特性を順次測定することが可能になる。
【０００８】
図９は、図８に示した従来の半導体集積回路装置を用いた検査方法のフロー図を示している。
【０００９】
図９に示すように、まず、ステップＳ４０１において、複数個の被測定素子１０１のうちから１素子を選択する。次に、ステップＳ４０２に進んで、該選択された素子のＤＣ測定を行う。次に、ステップＳ４０３に進んで、ステップＳ４０２においてＤＣ測定を行った素子が複数個の被測定素子１０１の最後の素子か否かの判定を行う。ステップＳ４０３において、ステップＳ４０２においてＤＣ測定を行った素子が最後の素子ではない場合には（ステップＳ４０３においてＮｏ）、ステップＳ４０１及びステップＳ４０２を繰り返して行う。一方、ステップＳ４０３において、ステップＳ４０２においてＤＣ測定を行った素子が最後の素子である場合には（ステップＳ４０３においてＹｅｓ）、測定を終了する。以上の一連の工程により、搭載されている被測定素子の個数分の測定を行っている。
【００１０】
上記従来の半導体集積回路装置の検査方法によると、限られた領域に比較的多くの被測定素子を搭載し、比較的少ないパッド数で電気的特性を測定することができる。このようにして被測定素子を大規模に測定し、所定の特性を満足しているか良否判定を行うことにより、プロセスの課題を抽出したり、製造ラインの異常の有無がないかどうかを確認する作業が実行される。
【特許文献１】特許第３９００３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の従来の半導体集積回路装置及びその検査方法においては、搭載されている複数個の被測定素子全てに対して、１素子ずつ順番に選択してＤＣ測定を実行するため、測定に多くの時間を必要とし、搭載されている被測定素子の個数が多くなるほど、その検査時間が多大になるという問題がある。
【００１２】
被測定素子に対してテスターから電圧を印加し、流れる電流値を測定するといったＤＣ測定においては、比較的高精度に電流値を測ることができるため、被測定素子の電気的特性を詳細に調べることができるが、電圧印加、電圧が安定するまでの待ち時間及び測定時間を合わせると、一回につきおよそ数１００ミリ秒程度の測定時間を要する。例えば被測定素子を１０００個搭載している半導体集積回路装置１チップ当たりの測定時間はおよそ数１００秒となる。それを更にウエハ上に搭載されている全チップ分測定するとすれば、相当な検査時間が必要であり、かつ検査コストも多大になってしまうため、あまり現実的ではない。
【００１３】
前記に鑑み、本発明の目的は、限られた領域に多くの被測定素子を搭載でき、かつ、短時間で多数個の被測定素子の特性の良否判定及び特性異常を検出することができ、その結果、検査コストを低減させることができる半導体集積回路装置及びその検査方法を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明の第１の形態に係る半導体集積回路装置は、基板上に、複数個の被測定素子と、複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、複数の選択素子のうちの、指定したアドレスをもつ所望の被測定素子に接続された一の選択素子を選択するアドレス制御・選択回路と、複数個の被測定素子の各々の良否判定の基準値を設定する規格値設定手段と、一の選択素子に接続する被測定素子の電気特性値と基準値とを比較する比較回路と、比較回路による比較結果に基づいて計数を行うカウンタ回路と、回路動作を制御するための制御回路とを備え、比較回路は、被測定素子の電気特性値と基準値との比較を複数の被測定素子に対して１つずつ順に行うものであり、カウンタ回路は、基準値を外れた被測定素子の総数を出力するものである。
【００１５】
本発明の第１の形態に係る半導体集積回路装置において、制御回路、アドレス制御・選択回路及びカウンタ回路に接続するパラレル−シリアル変換回路をさらに備え、パラレル−シリアル変換回路は、カウンタ回路から出力される被測定素子の総数である複数ビットのパラレル出力データをシリアル出力データに変換し、１つのパッドから順次出力する。
【００１６】
本発明の第２の形態に係る半導体集積回路装置は、基板上に、複数個の被測定素子と、複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、複数の選択素子のうちの、指定したアドレスをもつ所望の被測定素子に接続された一の選択素子を選択するアドレス制御・選択回路と、複数個の被測定素子の各々の良否判定の基準値を設定する規格値設定手段と、一の選択素子に接続する被測定素子の電気特性値と基準値とを比較する比較回路と、回路動作を制御するための制御回路とを備え、比較回路は、被測定素子の電気特性値と基準値との比較を複数の被測定素子に対して１つずつ順に行うものであり、アドレス制御・選択回路は、基準値を外れた被測定素子のアドレスを出力するものである。
【００１７】
本発明の第２の形態に係る半導体集積回路装置において、制御回路及びアドレス制御・選択回路に接続するパラレル−シリアル変換回路をさらに備え、パラレル−シリアル変換回路は、アドレス制御・選択回路から出力される被測定素子のアドレスである複数ビットのパラレル出力データをシリアル出力データに変換し、１つのパッドから順次出力する。
【００１８】
本発明の第１又は第２の形態に係る半導体集積回路装置において、複数の選択素子の各々を介して複数の被測定素子の各々に接続されるパッドをさらに備え、アドレス制御・選択回路から、基準値を外れた被測定素子のアドレスが出力されると、外部よりパッドに電圧を印加して、基準値から外れた被測定素子の電気特性値を測定する。
【００１９】
本発明の第１又は第２の形態に係る半導体集積回路装置において、規格値設定手段は、トランジスタ及びトランジスタのゲートに接続されるパッドから構成されており、パッドに印加される電圧によりトランジスタのゲート電圧を制御して基準値を設定する。
【００２０】
本発明の第１又は第２の形態に係る半導体集積回路装置において、規格値設定手段は、パッドから構成されており、パッドに印加される電流を制御して基準値を設定する。
【００２１】
本発明の第１又は第２の形態に係る半導体集積回路装置において、比較回路は、カレントミラー回路によって構成されており、被測定素子に流れる電気特性値としての電流値と、規格値設定手段で設定された基準値としての電流値との大小の比較結果を出力する。
【００２２】
本発明の第１又は第２の形態に係る半導体集積回路装置において、被測定素子は、抵抗素子、トランジスタ、コンタクト、ヴィア、配線、メモリセル及びヒューズ素子のうちの少なくとも１つを含む。
【００２３】
本発明の第１の形態に係る半導体集積回路装置の検査方法は、基板上に、複数個の被測定素子と、複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、複数の選択素子のうちの、指定したアドレスをもつ所望の被測定素子に接続された一の選択素子を選択することにより、複数個の被測定素子の全てを１つずつ順に選択するアドレス制御・選択回路とを少なくとも備えた半導体集積回路装置の検査方法であって、複数個の被測定素子の各々の良否判定の基準値を設定する工程（ａ）と、アドレス制御・選択回路により、複数個の被測定素子のうちの一の被測定素子を選択する工程（ｂ）と、工程（ｂ）において選択された被測定素子の電気特性値と基準値とを比較する工程（ｃ）と、工程（ｃ）による比較結果に基づいて、被測定素子の電気特性値が基準値を満足する場合には、複数個の被測定素子の全てが選択されるまで、工程（ｂ）以降の工程を繰り返す一方で、被測定素子の電気特定値が基準値から外れる場合には、被測定素子を不良素子として計数した後、複数個の被測定素子の全てが選択されるまで、工程（ｂ）以降の工程を繰り返す工程（ｄ）と、工程（ｄ）において、複数の被測定素子の全てが選択されたと判定された場合には、不良素子として計数された総数を出力する工程（ｅ）とを備える。
【００２４】
本発明の第２の形態に係る半導体集積回路装置の検査方法は、基板上に、複数個の被測定素子と、複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、複数の選択素子のうちの、指定したアドレスをもつ所望の被測定素子に接続された一の選択素子を選択することにより、複数個の被測定素子の全てを１つずつ順に選択するアドレス制御・選択回路とを少なくとも備えた半導体集積回路装置の検査方法であって、複数個の被測定素子の各々の良否判定の基準値を設定する工程（ａ）と、アドレス制御・選択回路により、複数個の被測定素子のうちの一の被測定素子を選択する工程（ｂ）と、工程（ｂ）において選択された被測定素子の電気特性値と基準値とを比較する工程（ｃ）と、工程（ｃ）による比較結果に基づいて、被測定素子の電気特性値が基準値を満足する場合には、複数個の被測定素子の全てが選択されるまで、工程（ｂ）以降の工程を繰り返す一方で、被測定素子の電気特定値が基準値から外れる場合には、被測定素子を不良素子としてそのアドレスの出力を行った後、複数個の被測定素子の全てが選択されるまで、工程（ｂ）以降の工程を繰り返す工程（ｄ）とを備える。
【００２５】
本発明の第３の形態に係る半導体集積回路装置の検査方法は、基板上に、複数個の被測定素子と、複数個の被測定素子の各々に接続された複数の選択素子とからなる被測定素子アレイと、複数個の被測定素子のうちの、所望の被測定素子のアドレスを指定すると共に、複数の選択素子のうちの、指定したアドレスをもつ所望の被測定素子に接続された一の選択素子を選択することにより、複数個の被測定素子の全てを１つずつ順に選択するアドレス制御・選択回路とを少なくとも備えた半導体集積回路装置の検査方法であって、複数個の被測定素子の各々の良否判定の基準値を設定する工程（ａ）と、アドレス制御・選択回路により、複数個の被測定素子のうちの一の被測定素子を選択する工程（ｂ）と、工程（ｂ）において選択された被測定素子の電気特性値と基準値とを比較する工程（ｃ）と、工程（ｃ）による比較結果に基づいて、被測定素子の電気特性値が基準値を満足する場合には、複数個の被測定素子の全てが選択されるまで、工程（ｂ）以降の工程を繰り返す一方で、被測定素子の電気特定値が基準値から外れる場合には、被測定素子を不良素子としてそのアドレスの出力を行うと共に、不良素子の電気特性を測定した後、複数個の被測定素子の全てが選択されるまで、工程（ｂ）以降の工程を繰り返す工程（ｄ）とを備える。
【発明の効果】
【００２６】
本発明に係る半導体集積回路装置及びその検査方法によると、限られた領域に多くの被測定素子を搭載でき、かつ、短時間で多数個の被測定素子の特性の良否判定及び特性異常を検出することができ、その結果、検査コストを低減させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の各実施形態について図面を参照しながら説明する。なお、以下の説明に用いる各図面において、各構成は本発明が理解できる程度にその形状及び配置関係等を概略的に示しているものである。また、説明に用いる各図面において、互いに対応する同様の構成部分については同一の番号で示し、その重複する説明を省略する場合もある。
【００２８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置について、図面を参照しながら説明する。
【００２９】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の回路構成を概略的に示す図面である。
【００３０】
図１に示すように、本実施形態の半導体集積回路装置は、図示しない基板上に、複数個の被測定素子１１と、複数個の被測定素子１１の各々に接続された選択素子としてのスイッチ素子１２とからなる被測定素子アレイ１３と、被測定素子アレイ１３の中から、測定する被測定素子１１のアドレスを指定すると共に、複数のスイッチ素子の中から、指定したアドレスをもつ被測定素子１１に接続された一のスイッチ素子を選択するアドレス制御・選択回路１４と、測定の良否判定の基準値（規格値）を設定する規格値設定手段１５と、選択された被測定素子１１の電気特性と設定された基準値とを比較する、カレントミラー回路で構成された比較回路１７と、比較回路１７による比較結果を計数するカウンタ回路１８と、動作を制御するための制御回路１６とを備えている。また、この半導体集積回路は、基準電位印加用パッド２３、データ出力用パッド２４、動作制御用パッド２５、及び規格値設定用パッド２６を介して外部のテスター３１と接続されている。
【００３１】
以上のように構成された本実施形態に係る半導体集積回路装置の回路動作について、以下に説明する。
【００３２】
本実施形態に係る半導体集積回路装置では、測定動作を開始すると、まず、規格値設定手段１５によって、良否判定のための基準値が設定される。本実施形態では、規格値設定手段１５としてトランジスタを適用している。すなわち、規格値設定用パッド２６にテスター３１から所定の電圧を印加し、トランジスタのゲート電圧を制御することにより、トランジスタに流れる電流値を調整して基準値とする。
【００３３】
次に、アドレス制御・選択回路１４が被測定素子アレイ１３の中の１個の被測定素子１１を選択するためのアドレスを指定し、該当する被測定素子１１に接続されているスイッチ素子１２をオン状態にする。これにより、被測定素子１１のうちの１個と比較回路１７が電気的に接続される。
【００３４】
次に、比較回路１７により、規格値設定手段１５のトランジスタに流れる電流と選択された被測定素子１１に流れる電流を比較する。そして、規格値設定手段１５のトランジスタに流れる電流よりも選択された被測定素子１１に流れる電流の方が少ない場合に、この被測定素子１１は不良と判定される。
【００３５】
なお、ここでは選択された被測定素子１１に流れる電流の方が基準値よりも少ない場合、すなわち被測定素子１１の抵抗が高い場合を不良としたが、逆に被測定素子１１に流れる電流の方が多い場合、すなわち被測定素子１１の抵抗が低い場合を不良と判定することもできる。
【００３６】
比較回路１７は被測定素子１１が規格を外れている、すなわち不良と判定した場合、パルス信号を出力する。比較回路１７からパルス信号が出力されると、カウンタ回路１８に１が加算される。このようにして不良素子数を計数する。上述したアドレスの指定から不良素子数の計数までを搭載されている被測定素子の個数分繰り返した後、最後にカウンタ回路１８に保持されているデータ、すなわち不良の総数をデータ出力用パッド２４に出力して、動作が完了する。上記一連の回路動作は制御回路１６によって制御される。
【００３７】
なお、図１に示す本実施形態に係る半導体集積回路装置では、カウンタ回路１８とデータ出力用パッド２４との間に接続され、制御回路１６によって動作制御されるパラレル−シリアル変換回路１９を搭載した回路構成となっている。ここで、本実施形態に係る半導体集積回路において、パラレル−シリアル変換回路１９は搭載していない場合であっても、回路動作そのものには問題は無い。しかしながら、出力される不良個数データは複数ビット分のデータとなるため、パラレル−シリアル変換回路１９を搭載していない場合にはデータ出力用パッド２４がそのビット数分だけ必要になり、パッド個数が増加するため、その分チップ面積が増大する。一方、パラレル−シリアル変換回路１９を搭載することにより、データ出力用パッド２４の個数は、１個のみで済むため、必要なパッド個数を減らすことができ、チップ面積の点からもより望ましい。
【００３８】
以下、本発明の第１の実施形態に係る半導体集積回路装置の検査方法について、図面を参照しながら説明する。
【００３９】
図２は、本発明の第１の実施形態に係る半導体集積回路装置の検査方法を概略的に示すフローチャートである。
【００４０】
図２に示すように、本実施形態の半導体集積回路装置の検査方法では、測定を開始すると、まず、ステップＳ４１（規格値設定工程）において、良否判定を行うための基準となる基準値を設定する。次に、ステップＳ４２（素子選択工程）に進んで、複数個の被測定素子１１の中から測定する素子を選択する。次に、ステップＳ４３（比較工程）に進んで、ステップＳ４１にて設定された基準値とステップＳ４２にて選択された被測定素子１１の電流値とを比較して、良否判定を行う。
【００４１】
次に、ステップＳ４３における良否判定の結果、選択された被測定素子１１が良品と判定された場合には（ステップＳ４３にてＰａｓｓ）、ステップＳ４５に進んで、測定された被測定素子１１が複数の被測定素子１１の最後の素子か否かを判定する。次に、ステップＳ４５にて、被測定素子１１が最後の素子ではないと判定された場合には（ステップＳ４５にてＮｏ）、ステップＳ４２に戻り、次に測定する被測定素子Ｓ４２を選択し、ステップＳ４３における良否判定以降の工程を更に行う。
【００４２】
一方、ステップＳ４３における良否判定の結果、選択された被測定素子１１が不良と判定された場合には（ステップＳ４３にてＦａｉｌ）、ステップＳ４４（計数工程）に進んで、不良個数として１を加算する。次に、ステップＳ４５に進んで、測定された被測定素子１１が複数の被測定素子１１の最後の素子か否かを判定する。次に、ステップＳ４５にて、被測定素子１１が最後の素子ではないと判定された場合には（ステップＳ４５にてＮｏ）、ステップＳ４２に戻り、次に測定する被測定素子１１を選択し、ステップＳ４３における良否判定以降の工程を更に行う。
【００４３】
そして、以上の工程を被測定素子１１の最後の素子まで繰り返し、ステップＳ４５にて、被測定素子１１が最後の素子と判定された場合には（ステップＳ４５にてＹｅｓ）、ステップＳ４６（不良総数出力工程）に進んで、ステップＳ４５にて計数された総不良個数を出力して測定終了となる。
【００４４】
以上で説明した本発明の第１の実施形態に係る半導体集積回路装置及びその検査方法によると、搭載されている被測定素子１１の全てに対して測定に長時間を要するテスター３１からのＤＣ測定を行うことなく、チップ内部で良否判定を行うことができるため、短時間で被測定素子の特性を判定し、異常素子を検出し、更に、その不良個数を知ることができる。
【００４５】
ここで、本発明の第１の実施形態に係る半導体集積回路装置の良否判定動作に要する時間を算出してみると、１素子当たり数１００ナノ秒程度であるため、例えば被測定素子１１を１０００個搭載している半導体集積回路装置１チップ当たりの動作時間は数１００マイクロ秒程度である。このため、テスターの設定、データの読み出し時間等を含めて１チップ当たりの総測定時間は数秒以下である。
【００４６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置について、図面を参照しながら説明する。
【００４７】
図３は、本発明の第２の実施形態に係る半導体集積回路装置の回路構成を概略的に示す図面である。
【００４８】
図３に示すように、本実施形態の半導体集積回路装置は、図示しない基板上に、複数個の被測定素子１１と、複数個の被測定素子１１の各々に接続された選択素子としてのスイッチ素子１２とからなる被測定素子アレイ１３と、被測定素子アレイ１３の中から、測定する被測定素子１１のアドレスを指定すると共に、複数のスイッチ素子の中から、指定したアドレスをもつ被測定素子１１に接続された一のスイッチ素子を選択するアドレス制御・選択回路１４と、測定の良否判定の基準値（規格値）を設定する規格値設定手段１５と、選択された被測定素子１１の電気特性と設定された基準値とを比較する、カレントミラー回路で構成された比較回路１７と、動作を制御するための制御回路１６とを備えている。また、この半導体集積回路は、基準電位印加用パッド２３、データ出力用パッド２４、動作制御用パッド２５、及び規格値設定用パッド２６を介して外部のテスター３１と接続されている。なお、本実施形態の半導体集積回路装置は、図１に示した第１の実施形態の半導体集積回路装置と比較すると、比較回路１７による比較結果を計数するカウンタ回路１８を備えていない点で異なり、その他の構成は同様である。
【００４９】
以上のように構成された本実施形態に係る半導体集積回路装置の回路動作について、以下に説明する。
【００５０】
本実施形態に係る半導体集積回路装置では、測定動作を開始すると、まず、規格値設定手段１５によって、良否判定のための基準値が設定される。本実施形態では、規格値設定手段１５としてトランジスタを適用している。すなわち、規格値設定用パッド２６にテスター３１から所定の電圧を印加し、トランジスタのゲート電圧を制御することにより、トランジスタに流れる電流値を調整して基準値とする。
【００５１】
次に、アドレス制御・選択回路１４が被測定素子アレイ１３の中の１個の被測定素子１１を選択するためのアドレスを指定し、該当する被測定素子１１に接続されているスイッチ素子１２をオン状態にする。これにより、被測定素子１１のうちの１個と比較回路１７が電気的に接続される。
【００５２】
次に、比較回路１７により、規格値設定手段１５のトランジスタに流れる電流と選択された被測定素子１１に流れる電流を比較する。そして、規格値設定手段１５のトランジスタに流れる電流よりも選択された被測定素子１１に流れる電流の方が少ない場合に、この被測定素子１１は不良と判定される。
【００５３】
なお、ここでは選択された被測定素子１１に流れる電流の方が基準値よりも少ない場合、すなわち被測定素子１１の抵抗が高い場合を不良としたが、逆に被測定素子１１に流れる電流の方が多い場合、すなわち被測定素子１１の抵抗が低い場合を不良と判定することもできる。
【００５４】
比較回路１７は被測定素子１１が規格を外れている、すなわち不良と判定した場合、パルス信号を出力する。比較回路１７から制御回路１６に対してパルス信号が出力されると、制御回路１６の制御により、選択されている被測定素子１１のアドレスがアドレス制御・選択回路１４から出力される。上述したアドレスの指定からアドレスの出力までを、搭載されている被測定素子１１の個数分繰り返して、動作が完了する。上記一連の回路動作は制御回路１６によって制御される。
【００５５】
なお、図３に示す本実施形態に係る半導体集積回路装置では、データ出力用パッド２４に接続され、制御回路１６によって動作制御されるパラレル−シリアル変換回路１９を搭載した回路構成となっている。ここで、本実施形態に係る半導体集積回路において、パラレル−シリアル変換回路１９は搭載していない場合であっても、回路動作そのものには問題は無い。しかしながら、出力される不良素子のアドレスデータは複数ビット分のデータとなるため、パラレル−シリアル変換回路１９を搭載していない場合にはデータ出力用パッド２４がそのビット数分だけ必要になり、パッド個数が増加するため、その分チップ面積が増大する。一方、パラレル−シリアル変換回路１９を搭載することにより、データ出力用パッド２４の個数は、１個のみで済むため、必要なパッド個数を減らすことができ、チップ面積の点からもより望ましい。
【００５６】
以下、本発明の第２の実施形態に係る半導体集積回路装置の検査方法について、図面を参照しながら説明する。
【００５７】
図４は、本発明の第２の実施形態に係る半導体集積回路装置の検査方法を概略的に示すフローチャートである。
【００５８】
図４に示すように、本実施形態の半導体集積回路装置の検査方法では、測定を開始すると、まず、ステップＳ４１（規格値設定工程）において、良否判定を行うための基準となる基準値を設定する。次に、ステップＳ４２（素子選択工程）に進んで、複数個の被測定素子１１の中から測定する素子を選択する。次に、ステップＳ４３（比較工程）に進んで、ステップＳ４１にて設定された基準値とステップＳ４２にて選択された被測定素子１１の電流値とを比較して、良否判定を行う。
【００５９】
次に、ステップＳ４３における良否判定の結果、選択された被測定素子１１が良品と判定された場合には（ステップＳ４３にてＰａｓｓ）、ステップＳ４５に進んで、測定された被測定素子１１が複数の被測定素子１１の最後の素子か否かを判定する。次に、ステップＳ４５にて、被測定素子１１が最後の素子ではないと判定された場合には（ステップＳ４５にてＮｏ）、ステップＳ４２に戻り、次に測定する被測定素子Ｓ４２を選択し、ステップＳ４３における良否判定以降の工程を更に行う。
【００６０】
一方、ステップＳ４３における良否判定の結果、選択された被測定素子１１が不良と判定された場合には（ステップＳ４３にてＦａｉｌ）、ステップＳ４７（不良アドレス出力工程）に進んで、不良素子のアドレスを出力する。ここで、この出力されたアドレスは、検査に用いられるテスター３１から読み取られる。次に、ステップＳ４５に進んで、測定された被測定素子１１が複数の被測定素子１１の最後の素子か否かを判定する。次に、ステップＳ４５にて、被測定素子１１が最後の素子ではないと判定された場合には（ステップＳ４５にてＮｏ）、ステップＳ４２に戻り、次に測定する被測定素子１１を選択し、ステップＳ４３における良否判定以降の工程を更に行う。
【００６１】
そして、以上の工程を被測定素子１１の最後の素子まで繰り返し、ステップＳ４５にて、被測定素子１１が最後の素子と判定された場合には（ステップＳ４５にてＹｅｓ）、測定終了となる。
【００６２】
以上で説明した本発明の第２の実施形態に係る半導体集積回路装置及びその検査方法によると、搭載されている被測定素子１１の全てに対して測定に長時間を要するテスター３１からのＤＣ測定を行うことなく、チップ内部で良否判定を行うことができるため、短時間で被測定素子の特性を判定し、異常素子を検出できる。更に、その不良アドレスを知り、不良箇所を特定することができる。このため、検査後に不良箇所の物理解析等を行うことが可能となる。
【００６３】
ここで、本発明の第２の実施形態に係る半導体集積回路装置の良否判定動作に要する時間を算出してみると、１素子当たり数１００ナノ秒程度である。総測定時間は、読み出すアドレスの個数、すなわち不良個数によって変動し、不良個数が多いほど長くなるが、例えば不良と判定された素子数が数個程度であった場合、テスターの設定、データの読み出し時間等を含めて１チップ当たりの総測定時間は数秒以下である。
【００６４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置について、図面を参照しながら説明する。
【００６５】
図５は、本発明の第３の実施形態に係る半導体集積回路装置の回路構成を概略的に示す図面である。
【００６６】
図５に示すように、本実施形態の半導体集積回路装置は、図示しない基板上に、複数個の被測定素子１１と、複数個の被測定素子１１の各々に接続された選択素子としてのスイッチ素子１２とからなる被測定素子アレイ１３と、被測定素子アレイ１３の中から、測定する被測定素子１１のアドレスを指定すると共に、複数のスイッチ素子の中から、指定したアドレスをもつ被測定素子１１に接続された一のスイッチ素子を選択するアドレス制御・選択回路１４と、測定の良否判定の基準値（規格値）を設定する規格値設定手段１５と、選択された被測定素子１１の電気特性と設定された基準値とを比較する、カレントミラー回路で構成された比較回路１７と、動作を制御するための制御回路１６と、電気特性測定用パッド２７とを備えている。なお、本実施形態の半導体集積回路装置は、図３に示した第２の実施形態の半導体集積回路装置と比較すると、電気特性測定用パッド２７を備えている点で異なり、その他の構成は同様である。
【００６７】
以上のように構成された本実施形態に係る半導体集積回路装置の回路動作について、以下に説明する。
【００６８】
本実施形態に係る半導体集積回路装置では、測定動作を開始すると、まず、規格値設定手段１５によって、良否判定のための基準値が設定される。本実施形態では、規格値設定手段１５としてトランジスタを適用している。すなわち、規格値設定用パッド２６にテスター３１から所定の電圧を印加し、トランジスタのゲート電圧を制御することにより、トランジスタに流れる電流値を調整して基準値とする。
【００６９】
次に、アドレス制御・選択回路１４が被測定素子アレイ１３の中の１個の被測定素子１１を選択するためのアドレスを指定し、該当する被測定素子１１に接続されているスイッチ素子１２をオン状態にする。これにより、被測定素子１１のうちの１個と比較回路１７が電気的に接続される。
【００７０】
次に、比較回路１７により、規格値設定手段１５のトランジスタに流れる電流と選択された被測定素子１１に流れる電流を比較する。そして、規格値設定手段１５のトランジスタに流れる電流よりも選択された被測定素子１１に流れる電流の方が少ない場合に、この被測定素子１１は不良と判定される。
【００７１】
なお、ここでは選択された被測定素子１１に流れる電流の方が基準値よりも少ない場合、すなわち被測定素子１１の抵抗が高い場合を不良としたが、逆に被測定素子１１に流れる電流の方が多い場合、すなわち被測定素子１１の抵抗が低い場合を不良と判定することもできる。
【００７２】
比較回路１７は被測定素子１１が規格を外れている、すなわち不良と判定した場合、パルス信号を出力する。比較回路１０７から制御回路１６に対してパルス信号が出力されると、制御回路１６の制御により、選択されている被測定素子１１のアドレスがアドレス制御・選択回路１４から出力される。ここで更に、不良と判定された被測定素子１１が選択されている状態で、電気特性測定用パッド２７に電圧を印加してその電流値を測定することにより、不良素子の電気的特性をＤＣ評価する。上述したアドレスの指定からＤＣ評価までを、搭載されている被測定素子１１の個数分繰り返して、動作が完了する。上記一連の回路動作は制御回路１６によって制御される。
【００７３】
なお、図５に示す本実施形態に係る半導体集積回路装置では、データ出力用パッド２４に接続され、制御回路１６によって動作制御されるパラレル−シリアル変換回路１９を搭載した回路構成となっている。ここで、本実施形態に係る半導体集積回路において、パラレル−シリアル変換回路１９は搭載していない場合であっても、回路動作そのものには問題は無い。しかしながら、出力される不良素子のアドレスデータは複数ビット分のデータとなるため、パラレル−シリアル変換回路１９を搭載していない場合にはデータ出力用パッド２４がそのビット数分だけ必要になり、パッド個数が増加するため、その分チップ面積が増大する。一方、パラレル−シリアル変換回路１９を搭載することにより、データ出力用パッド２４の個数は、１個のみで済むため、必要なパッド個数を減らすことができ、チップ面積の点からもより望ましい。
【００７４】
以下、本発明の第３の実施形態に係る半導体集積回路装置の検査方法について、図面を参照しながら説明する。
【００７５】
図６は、本発明の第３の実施形態に係る半導体集積回路装置の検査方法を概略的に示すフローチャートである。
【００７６】
図６に示すように、本実施形態の半導体集積回路装置の検査方法では、測定を開始すると、まず、ステップＳ４１（規格値設定工程）において、良否判定を行うための基準となる基準値を設定する。次に、ステップＳ４２（素子選択工程）に進んで、複数個の被測定素子１１の中から測定する素子を選択する。次に、ステップＳ４３（比較工程）に進んで、ステップＳ４１にて設定された基準値とステップＳ４２にて選択された被測定素子１１の電流値とを比較して、良否判定を行う。
【００７７】
次に、ステップＳ４３における良否判定の結果、選択された被測定素子１１が良品と判定された場合には（ステップＳ４３にてＰａｓｓ）、ステップＳ４５に進んで、測定された被測定素子１１が複数の被測定素子１１の最後の素子か否かを判定する。次に、ステップＳ４５にて、被測定素子１１が最後の素子ではないと判定された場合には（ステップＳ４５にてＮｏ）、ステップＳ４２に戻り、次に測定する被測定素子Ｓ４２を選択し、ステップＳ４３における良否判定以降の工程を更に行う。
【００７８】
一方、ステップＳ４３における良否判定の結果、選択された被測定素子１１が不良と判定された場合には（ステップＳ４３にてＦａｉｌ）、ステップＳ４７（不良アドレス出力工程）に進んで、不良素子のアドレスを出力する。ここで、この出力されたアドレスは、検査に用いられるテスター３１から読み取られる。次に、ステップＳ４８（不良素子のＤＣ測定工程）に進んで、不良と判定された被測定素子１１に対して、テスター３１からＤＣ測定を行い、不良素子の電気的特性データを取得する。次に、ステップＳ４５に進んで、測定された被測定素子１１が複数の被測定素子１１の最後の素子か否かを判定する。次に、ステップＳ４５にて、被測定素子１１が最後の素子ではないと判定された場合には（ステップＳ４５にてＮｏ）、ステップＳ４２に戻り、次に測定する被測定素子１１を選択し、ステップＳ４３における良否判定以降の工程を更に行う。
【００７９】
そして、以上の工程を被測定素子１１の最後の素子まで繰り返し、ステップＳ４５にて、被測定素子１１が最後の素子と判定された場合には（ステップＳ４５にてＹｅｓ）、測定終了となる。
【００８０】
以上で説明した本発明の第３の実施形態に係る半導体集積回路装置及びその検査方法によると、搭載されている被測定素子１１の全てに対して測定に長時間を要するテスター３１からのＤＣ測定を行うことなく、チップ内部で良否判定を行うことができ、短時間で被測定素子１１の特性を判定し、異常素子を検出できる。更に、その不良アドレスを知り、不良箇所を特定できると共に、その不良素子の電気的特性データを取得することができる。このため、不良素子の特性を知った上で、検査後に物理解析等を行うことが可能となる。
【００８１】
ここで、本発明の第３の実施形態に係る半導体集積回路装置の良否判定動作に要する時間を算出すると、１素子当たり数１００ナノ秒程度である。総測定時間は、読み出すアドレスの個数及びＤＣ測定の回数、すなわち不良個数によって変動し、不良個数が多いほど長くなるが、例えば不良と判定された素子数が数個程度であった場合、テスターの設定、データの読み出し時間、ＤＣ測定時間等を含めて１チップ当たりの総測定時間は数秒程度である。
【００８２】
なお、以上に説明した第１〜第３の実施形態では、不良素子の個数を計数する機能、不良アドレスを出力する機能、及び不良素子のＤＣ測定を行う機能をそれぞれ別の実施形態として説明したが、これらの機能を適宜組み合わせて搭載し、動作モードを切り替えられるようにした半導体集積回路装置としてもよい。
【００８３】
また、以上に説明した第１〜第３の実施形態では、規格値設定手段１５をトランジスタとし、トランジスタのゲート電圧を制御することにより電流値を制御して基準値を設定しているが、印加するゲート電圧値は、前もってトランジスタの電圧電流特性を評価しておくことにより決定すればよい。
【００８４】
また、以上に説明した第１〜第３の実施形態では、規格値設定手段１５をトランジスタとし、トランジスタのゲート電圧を制御することにより電流値を制御して基準値を設定しているが、例えば図７に示すように、トランジスタを用いることなく、規格値設定用パッド２６を比較回路１７に直接接続し、テスター３１から規格とする電流を直接印加してもよい。
【００８５】
また、以上に説明した第１〜第３の実施形態では、規格とする電流値に対して、被測定素子の電流が少ない場合、または、多い場合を不良と判定する場合について説明したが、上限及び下限の両方に基準値を設定したい場合、すなわち規格範囲を設定したい場合には、基準上限値及び基準下限値に対して、それぞれ電流が多い場合と少ない場合を不良と判定する測定をそれぞれ行えばよい。このように設定すれば、基準上限値及び基準下限値に対して不良と判定される素子が無ければ、被測定素子１１の全てが基準範囲内に収まっていると判断できる。
【００８６】
本発明の半導体集積回路装置における被測定素子としては、半導体集積回路装置を構成するのに必要なさまざまな種類の素子が考えられ、抵抗素子、トランジスタ、コンタクト、ヴィア、配線、メモリセル及びヒューズ素子のうちの少なくとも１つを含むものである。
【００８７】
この点、プロセス開発段階においては、プロセス課題検出のための半導体集積回路装置として作製し、例えば、コンタクトやヴィアや配線を多数個搭載して良否判定評価することにより、コンタクトやヴィアのオープン状態、配線が断線することによる高抵抗等を検出し、プロセス課題を抽出することができる。また、トランジスタを被測定素子とした場合には、トランジスタのゲートに電圧を印加しオン状態にした時やオフ状態にしたときの電流値を判定し、異常トランジスタを検出することができる。同様にして、メモリセルを被測定素子として、メモリセルの特性異常を検出することも可能である。
【００８８】
また、製品の量産段階においては、例えば、スクライブラインに搭載できるチップサイズで作製し、製造ラインの管理に用いることができる。また、製品チップ内部に本発明の半導体集積回路装置を搭載することにより、製品チップの動作に必要とされる素子が基準内に収まっているかを検査することができる。例えば、ヒューズ素子が切断前に切れてしまっていないか事前に検査したり、抵抗素子が基準の抵抗精度を満足しているかどうかを短時間で判定することができる。被測定素子が製品チップで使用される素子の場合、本発明の半導体集積回路装置のうち被測定素子以外の回路は製品チップの外、例えば、スクライブライン内に作製するという構成も考えられる。この構成にすることにより、検査回路を作製しても製品チップの面積を増大させることはない。
【産業上の利用可能性】
【００８９】
以上説明したように、本発明の半導体集積回路装置及びその検査方法は、限られた領域に多くの被測定素子を搭載でき、かつ、短時間で多数個の被測定素子の特性の良否判定及び特性異常を検出することができ、その結果、検査コストを低減させることができるものであり、特に、半導体集積回路装置における搭載素子の良・不良判定を行うための検査回路及びこれを用いた検査方法にとって有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の回路構成を示す概略図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置の検査方法を示すフローチャートである。
【図３】本発明の第２の実施形態に係る半導体集積回路装置の回路構成を示す概略図である。
【図４】本発明の第２の実施形態に係る半導体集積回路装置の検査方法を示すフローチャートである。
【図５】本発明の第３の実施形態に係る半導体集積回路装置の回路構成を示す概略図である。
【図６】本発明の第３の実施形態に係る半導体集積回路装置の検査方法を示すフローチャートである。
【図７】本発明の第１〜第３の実施形態に係る半導体集積回路装置における規格値設定手段の変形例を示す概略図である。
【図８】従来の半導体集積回路装置の回路構成を示す概略図である。
【図９】従来の半導体集積回路装置の検査方法を示すフローチャートである。
【符号の説明】
【００９１】
１１  被測定素子
１２  スイッチ素子（選択素子）
１３  被測定素子アレイ
１４  アドレス制御・選択回路
１５  規格値設定手段
１６  制御回路
１７  比較回路
１８  カウンタ回路
１９  パラレル−シリアル変換回路
２３  基準電位印加用パッド
２４  データ出力用パッド
２５  動作制御用パッド
２６  規格値設定用パッド
２７  電気特性測定用パッド
３１  テスター
Ｓ４１  規格値設定工程
Ｓ４２  素子選択工程
Ｓ４３  比較工程
Ｓ４４  計数工程
Ｓ４５  最後の素子か否かの判定工程
Ｓ４６  不良総数出力工程
Ｓ４７  不良アドレス出力工程
Ｓ４８  不良素子のＤＣ測定工程
１０１  被測定素子
１０２  スイッチ素子（選択素子）
１０３  被測定素子アレイ
１０４  アドレス制御・選択回路
２０１  アドレス制御用パッド
２０２  電気特性測定用パッド
２０３  基準電位印加用パッド
Ｓ４０１  素子選択工程
Ｓ４０２  ＤＣ測定工程
【図１】
2009222505.tif 000003
【図２】
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【図３】
2009222505.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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