(57)【要約】【課題】複数のメモリチップを並列動作させても、総メモリ容量を大きく確保することができるメモリシステムを提供する。【解決手段】メモリシステムは、複数のメモリチップＭＣと、複数のメモリチップに接続された複数のＩＯ線群と、複数のメモリチップを制御するコントローラとを備え、同一のＩＯ線群に接続された複数のメモリチップがメモリグループを成し、ＩＯ線群のそれぞれにおいてメモリグループは第１から第ｎ（ｎは２以上の自然数）のサブメモリグループに分割されており、複数のメモリグループの第ｋ（ｋは１〜（ｎ−１）の自然数）のサブメモリグループ内においてバッドブロックの最も少ないメモリチップのバッドブロック数は、複数のメモリグループの第（ｋ＋１）のサブメモリグループ内においてバッドブロックの最も多い前記メモリチップのバッドブロック数より大きい。【選択図】図１
2009110053.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートを有し電気的にデータの消去、書込みおよび読出し可能なメモリセルが複数配設されて書込み単位および読出し単位となるページを成し、該ページが複数配設されて消去単位となる消去ブロックを成し、該消去ブロックが複数配設された複数のメモリチップと、
前記複数のメモリチップに接続され、前記消去ブロックを決定するアドレス信号、前記メモリセルへの書込みデータおよび前記メモリセルからの読出しデータを転送する複数のＩＯ線群と、
前記複数のメモリチップを制御するコントローラとを備え、
前記複数のＩＯ線群のうち同一のＩＯ線群に接続された複数の前記メモリチップがメモリグループを成し、前記複数のＩＯ線群のそれぞれにおいて前記メモリグループは第１から第ｎ（ｎは２以上の自然数）のサブメモリグループに分割されており、  
前記複数のメモリグループの第ｋ（ｋは１〜（ｎ−１）の自然数）のサブメモリグループ内において、データの消去、書込みまたは読出しを正しく行えないバッドブロックの最も少ない前記メモリチップのバッドブロック数は、前記複数のメモリグループの第（ｋ＋１）のサブメモリグループ内において前記バッドブロックの最も多い前記メモリチップのバッドブロック数より大きいことを特徴とするメモリシステム。
【請求項２】
フローティングゲートを有し電気的にデータの消去、書込みおよび読出し可能なメモリセルが複数配設されて書込み単位および読出し単位となるページを成し、該ページが複数配設されて消去単位となる消去ブロックを成し、該消去ブロックが複数配設された複数のメモリチップと、
前記複数のメモリチップに接続され、前記消去ブロックを決定するアドレス信号、前記メモリセルへの書込みデータおよび前記メモリセルからの読出しデータを転送する複数のＩＯ線群と、
前記複数のメモリチップを制御するコントローラとを備え、
前記複数のＩＯ線群のうち同一のＩＯ線群に接続された複数の前記メモリチップがメモリグループを成し、前記複数のＩＯ線群のそれぞれにおいて前記メモリグループは第１から第ｎ（ｎは２以上の自然数）のサブメモリグループに分割されており、
前記複数のメモリグループの第ｋ（ｋは１〜（ｎ−１）の自然数）のサブメモリグループ内におけるデータの消去、書込みまたは読出しを正しく行えないバッドブロックの総数は、前記複数のメモリグループの第（ｋ＋１）のサブメモリグループ内における前記バッドブロックの総数より大きいことを特徴とするメモリシステム。
【請求項３】
前記第ｋのサブメモリグループに属し、かつ、前記複数のメモリグループのそれぞれに属す複数の前記メモリチップを選択し、該選択された複数のメモリチップを同時に動作させることを特徴とする請求項１または請求項２に記載のメモリシステム。
【請求項４】
前記複数のメモリグループの各々に含まれる複数の前記メモリチップは、積層された状態で１個のパッケージに形成されることを特徴とする請求項１または請求項２に記載のメモリシステム。
【請求項５】
前記複数のメモリグループのそれぞれの前記第１から第ｎのサブメモリグループの各々に含まれる複数の前記メモリチップは、積層された状態で１個のサブパッケージに形成され、
前記サブメモリグループごとに形成された前記サブパッケージは、複数積層されて１個のメインパッケージに形成されていることを特徴とする請求項１または請求項２に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに係わり、例えば、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等で利用されている。フラッシュＥＥＰＲＯＭ型不揮発性メモリ（以下、ＮＡＮＤ型フラッシュメモリ）は、各種メモリ媒体（ＳＤカード、ＭＭＣ(Marti Media Card)、ＭＳ(Magnetic Stripe)カード、ＣＦ（Compact Flash）カード、ＵＳＢメモリ、ＳＳＤ（Solid-State-Disk）等）に適用される。また、ＮＡＮＤ型フラッシュメモリは、デジタルカメラ、デジタルビデオカメラ、ＭＰ３等の音楽機器、モバイル機器、デジタルテレビ等において、画像、動画、音声、ゲーム等の情報記憶媒体として用いられ、さらに、パーソナルコンピュータのＨＤＤに代わる記憶媒体としても用いられる。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルから成るページ単位でデータの書込み／読出し動作が実行され、複数のページから成るブロック単位でデータの消去動作が実行される。データ書込み／読出し動作の検証において、不良ブロックと判定されたブロックは、バッドブロックとして通常動作においてアクセスされない。バッドブロックは、１つのメモリチップ内において或る程度許容される。バッドブロックの許容数は、任意に設定可能である。
【０００４】
複数のメモリチップを含むＮＡＮＤ型フラッシュメモリシステムでは、データの高速読出し／高速書込みを実現するために、複数のメモリチップを並列動作させる。複数のメモリチップを並列動作させた場合、読出し／書込み可能な有効ブロックは、複数のメモリチップにおいて共に有効でなければならない。従って、並列動作させる複数のメモリチップにおいて、有効ブロック数、即ち、メモリ容量は、複数のメモリチップのうちバッドブロックを最も多く有するメモリチップによって制限される。もし、並列動作させる複数のメモリチップにおいて、１チップが多数のバッドブロックを有する場合、そのチップによってメモリ容量が決まってしまう。例えば、並列動作する４チップのバッドブロック数がそれぞれ１個、５０個、２個および３個であった場合、並列動作する４チップ全体の総有効ブロック数は、５０個のバッドブロックを有するメモリチップに制限される。この場合、他の３チップでは、使用されない有効ブロックが無駄となる。
【特許文献１】特開２００６−３９７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数のメモリチップを並列動作させても、総メモリ容量を大きく確保することができるメモリシステムを提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従ったメモリシステムは、フローティングゲートを有し電気的にデータの消去、書込みおよび読出し可能なメモリセルが複数配設されて書込み単位および読出し単位となるページを成し、該ページが複数配設されて消去単位となる消去ブロックを成し、該消去ブロックが複数配設された複数のメモリチップと、前記複数のメモリチップに接続され、前記消去ブロックを決定するアドレス信号、前記メモリセルへの書込みデータおよび前記メモリセルからの読出しデータを転送する複数のＩＯ線群と、前記複数のメモリチップを制御するコントローラとを備え、
前記複数のＩＯ線群のうち同一のＩＯ線群に接続された複数の前記メモリチップがメモリグループを成し、前記複数のＩＯ線群のそれぞれにおいて前記メモリグループは第１から第ｎ（ｎは２以上の自然数）のサブメモリグループに分割されており、  
前記複数のメモリグループの第ｋ（ｋは１〜（ｎ−１）の自然数）のサブメモリグループ内において、データの消去、書込みまたは読出しを正しく行えないバッドブロックの最も少ない前記メモリチップのバッドブロック数は、前記複数のメモリグループの第（ｋ＋１）のサブメモリグループ内において前記バッドブロックの最も多い前記メモリチップのバッドブロック数より大きいことを特徴とする。
【０００７】
本発明に係る他の実施形態に従ったメモリシステムは、フローティングゲートを有し電気的にデータの消去、書込みおよび読出し可能なメモリセルが複数配設されて書込み単位および読出し単位となるページを成し、該ページが複数配設されて消去単位となる消去ブロックを成し、該消去ブロックが複数配設された複数のメモリチップと、前記複数のメモリチップに接続され、前記消去ブロックを決定するアドレス信号、前記メモリセルへの書込みデータおよび前記メモリセルからの読出しデータを転送する複数のＩＯ線群と、前記複数のメモリチップを制御するコントローラとを備え、
前記複数のＩＯ線群のうち同一のＩＯ線群に接続された複数の前記メモリチップがメモリグループを成し、前記複数のＩＯ線群のそれぞれにおいて前記メモリグループは第１から第ｎ（ｎは２以上の自然数）のサブメモリグループに分割されており、
前記複数のメモリグループの第ｋ（ｋは１〜（ｎ−１）の自然数）のサブメモリグループ内におけるデータの消去、書込みまたは読出しを正しく行えないバッドブロックの総数は、前記複数のメモリグループの第（ｋ＋１）のサブメモリグループ内における前記バッドブロックの総数より大きいことを特徴とする。
【発明の効果】
【０００８】
本発明によるメモリシステムは、複数のメモリチップを並列動作させても、総メモリ容量を大きく確保することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
Ｆｌａｓｈ−ＥＥＰＲＯＭ型不揮発性メモリは、主にＮＯＲ型とＮＡＮＤ型とに分けられる。ＮＯＲ型フラッシュメモリは読出し動作が高速であり、読出し可能回数が１０１３乗回程度と多い。よって、ＮＯＲ型フラッシュメモリは、携帯機器の命令コードの記憶装置として用いられる。しかし、ＮＯＲ型フラッシュメモリは、書込みの実効バンド幅が小さく、ファイルの記録には適していない。
【００１１】
一方、ＮＡＮＤ型フラッシュメモリは、アクセス時間が５０μｓ程度と遅い。しかし、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに比べて集積度が高く、かつ、バーストリード（Burst Read）が可能である。ＮＡＮＤ型フラッシュメモリは、データプログラム（書込み）時間が８００μｓ、データ消去時間が１ｍｓ程度と遅い。しかし、ＮＡＮＤ型フラッシュメモリは、一度に消去可能なビット数が多く、かつ、バーストモードでデータを書き込むことができ、一度に多数のビットをプログラムすることができる。従って、ＮＡＮＤ型フラッシュメモリは、実効バンド幅が大きいメモリである。このような実効バンド幅が大きいＮＡＮＤ型フラッシュメモリは、上述のメモリーカード、ＵＳＢメモリ、ＳＳＤ等のファイルメモリに適している。
【００１２】
以下の本実施形態は、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムである。
【００１３】
（第1の実施形態）
図１は、本発明に係る第１の実施形態に従ったメモリシステムの一例を示す構成図である。本実施形態によるメモリシステムは、メモリチップＭＣ００〜ＭＣ０７、ＭＣ１０〜ＭＣ１７、ＭＣ２０〜ＭＣ２７、ＭＣ３０〜ＭＣ３７と、複数のＩＯ（Input／Output）線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１とを備えている。メモリチップＭＣｉｊ（ｉ＝０〜３、ｊ＝０〜７）は、例えば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリチップである。メモリチップＭＣｉｊの各々は、５１２ＫＢサイズの消去単位ブロックを４１９６個有する。即ち、メモリチップＭＣｉｊの各々は、メモリ容量が等しく、２ＧＢのメモリ空間を有する。
【００１４】
各メモリチップＭＣｉｊは複数のメモリセルを備える。各メモリセルは、フローティングゲートを有し、電気的にデータの消去、書込みおよび読出しが可能である。メモリセルは、複数配設されることによって書込み単位および読出し単位となるページを成す。さらに、ページは、複数配設されることによって消去単位となる消去ブロックを成す（図６）。各メモリチップＭＣｉｊは、消去ブロックが複数配設されることによって構成されている。
【００１５】
ＩＯ線群ＩＯ０〜ＩＯ７は、メモリチップＭＣ００〜ＭＣ０７に共通に接続されている。ＩＯ線群ＩＯ８〜ＩＯ１５は、メモリチップＭＣ１０〜ＭＣ１７に共通に接続されている。ＩＯ線群ＩＯ１６〜ＩＯ２３は、メモリチップＭＣ２０〜ＭＣ２７に共通に接続されている。ＩＯ線群ＩＯ２４〜ＩＯ３１は、メモリチップＭＣ３０〜ＭＣ３７に共通に接続されている。これらの複数のＩＯ線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１は、それぞれ消去ブロックを決定するアドレス信号、メモリセルへの書込みデータおよびメモリセルからの読出しデータを、メモリチップＭＣｉｊとメモリシステムの外部との間で転送する。
【００１６】
ＩＯ線群ＩＯ０〜ＩＯ７に接続された複数のメモリチップＭＣ００〜ＭＣ０７はメモリグループＭＧ０を成す。ＩＯ線群ＩＯ８〜ＩＯ１５に接続された複数のメモリチップＭＣ１０〜ＭＣ１７はメモリグループＭＧ１を成す。ＩＯ線群ＩＯ１６〜ＩＯ２３に接続された複数のメモリチップＭＣ２０〜ＭＣ２７はメモリグループＭＧ２を成す。ＩＯ線群ＩＯ２４〜ＩＯ３１に接続された複数のメモリチップＭＣ３０〜ＭＣ３７はメモリグループＭＧ３を成す。即ち、同一のＩＯ線群に接続された複数のメモリチップは、１つのメモリグループを成す。
【００１７】
さらに、各メモリグループＭＧ０〜ＭＧ３は、データの消去、書込みまたは読出しを正しく行えないバッドブロック数に応じて第１〜第４のサブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤに分割されている。第１のサブメモリグループＢＢ−ＳＧＡは、１２１〜１６０個のバッドブロックを含むメモリチップからなるサブメモリグループである。第２のサブメモリグループＢＢ−ＳＧＢは、８１〜１２１個のバッドブロックを含むメモリチップからなるサブメモリグループである。第３のサブメモリグループＢＢ−ＳＧＣは、４１〜８０個のバッドブロックを含むメモリチップからなるサブメモリグループである。第４のサブメモリグループＢＢ−ＳＧＤは、０〜４１個のバッドブロックを含むメモリチップからなるサブメモリグループである。
【００１８】
尚、本実施形態において、バッドブロックの許容数は、１チップ当たり１６０個に設定されている。通常、バッドブロックは、出荷当初すでに存在しているが、さらに、メモリの使用中にも信頼性の劣化により発生する。従って、メモリの使用中に発生するバッドブロックの最大数を１０個とすれば、出荷当初におけるバッドブロックの許容数は、１５０個となる。本実施形態におけるバッドブロック数は、出荷当初におけるバッドブロック数と使用後に発生したバッドブロック数との和を意味する。
【００１９】
本実施形態では、各サブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤは、複数のＩＯ線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１のそれぞれに対応した２つずつのメモリチップを含むように構成されている。例えば、第１のサブメモリグループＢＢ−ＳＧＡは、複数のＩＯ線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１のそれぞれに含まれる２つのメモリチップＭＣ００、ＭＣ０１、２つのメモリチップＭＣ１０、ＭＣ１１、２つのメモリチップＭＣ２０、ＭＣ２１、２つのメモリチップＭＣ３０、ＭＣ３１を含む。同様に、第２のサブメモリグループＢＢ−ＳＧＢは、各ＩＯ線群に含まれる２つのメモリチップＭＣ０２、ＭＣ０３、２つのメモリチップＭＣ１２、ＭＣ１３、２つのメモリチップＭＣ２２、ＭＣ２３、２つのメモリチップＭＣ３２、ＭＣ３３を含み、第３のサブメモリグループＢＢ−ＳＧＣは、各ＩＯ線群に含まれる２つのメモリチップＭＣ０４、ＭＣ０５、２つのメモリチップＭＣ１４、ＭＣ１５、２つのメモリチップＭＣ２４、ＭＣ２５、２つのメモリチップＭＣ３４、ＭＣ３５を含み、第４のサブメモリグループＢＢ−ＳＧＤは、各ＩＯ線群に含まれる２つのメモリチップＭＣ０６、ＭＣ０７、２つのメモリチップＭＣ１６、ＭＣ１７、２つのメモリチップＭＣ２６、ＭＣ２７、２つのメモリチップＭＣ３６、ＭＣ３７を含む。なお、図１に示すメモリチップＭＣｉｊ内のハッチングは、バッドブロック数を概念的に示したものである。
【００２０】
第１のサブメモリグループＢＢ−ＳＧＡにおいてバッドブロックの最も少ないメモリチップのバッドブロック数は、第２のサブメモリグループＢＢ−ＳＧＢ内においてバッドブロックの最も少ないメモリチップのバッドブロック数より大きい。つまり、第１のサブメモリグループＢＢ−ＳＧＡ内のメモリチップＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１、ＭＣ２０、ＭＣ２１、ＭＣ３０、ＭＣ３１は、いずれも第２のサブメモリグループＢＢ−ＳＧＢ内のメモリチップＭＣ０２、ＭＣ０３、ＭＣ１２、ＭＣ１３、ＭＣ２２、ＭＣ２３、ＭＣ３２、ＭＣ３３よりもバッドブロック数を多く有する。同様に、第２のサブメモリグループＢＢ−ＳＧＢにおいてバッドブロックの最も少ないメモリチップのバッドブロック数は、第３のサブメモリグループＢＢ−ＳＧＣ内においてバッドブロックの最も少ないメモリチップのバッドブロック数より大きい。第３のサブメモリグループＢＢ−ＳＧＣにおいてバッドブロックの最も少ないメモリチップのバッドブロック数は、第４のサブメモリグループＢＢ−ＳＧＤ内においてバッドブロックの最も少ないメモリチップのバッドブロック数より大きい。これを一般化すると、第ｋ（ｋは１〜（ｎ−１）の自然数）のサブメモリグループ内において、バッドブロックの最も少ないメモリチップのバッドブロック数は、第（ｋ＋１）のサブメモリグループ内においてバッドブロックの最も多いメモリチップのバッドブロック数より大きい。さらに換言すると、第ｋのサブメモリグループ内におけるバッドブロックの総数は、第（ｋ＋１）のサブメモリグループ内におけるバッドブロックの総数より大きいと言うことができる。
【００２１】
このように、本実施形態において、メモリチップは、予め、バッドブロック数に基づいてサブメモリグループに分類される。同一のサブメモリグループのメモリチップは、各ＩＯ線群に対して隣接するように並列に配置される。逆に、メモリチップは、予め、有効ブロック数（グッドブロック数）に基づいてサブメモリグループに分類されていてもよい。メモリチップは所定数のブロックを有しており、各メモリチップの有効ブロック数は、バッドブロック数の補数となるからである。
【００２２】
各ＩＯ線群に含まれ並列された複数のメモリチップは、チップイネーブル信号／ＣＥ０、／ＣＥ１、および、アドレス信号Ａｄｄ００〜Ａｄｄ０３によって選択される。例えば、メモリチップＭＣｉ０は、チップイネーブル信号／ＣＥ０およびアドレス信号Ａｄｄ００によって選択される。同様に、メモリチップＭＣｉ１〜ＭＣｉ３のそれぞれは、チップイネーブル信号／ＣＥ０およびアドレス信号Ａｄｄ０１〜Ａｄｄ０３のそれぞれによって選択される。メモリチップＭＣｉ４〜ＭＣｉ７のそれぞれは、チップイネーブル信号／ＣＥ１およびアドレス信号Ａｄｄ００〜Ａｄｄ０３のそれぞれによって選択される。
【００２３】
本実施形態において、メモリチップは、予め、バッドブロック数によってサブメモリグループに分類され、同一のサブメモリグループのメモリチップが各ＩＯ線群に対して隣接するように並列に配置される。同一のサブメモリグループ内のメモリチップは、他のサブメモリグループ内のメモリチップよりも、バッドブロック数に関して相互に近い。このように、相互に近いバッドブロック数を有するメモリチップが各ＩＯ線群に対して隣接するように並列に配置される。従って、プログラム（書込み）、読出し、消去、および、書込みのベリファイ動作において、或るチップイネーブル信号およびアドレス信号によって選択された複数のメモリチップを並列動作させた場合に、並列動作される複数のメモリチップのバッドブロック数は比較的均一である。例えば、チップイネーブル信号／ＣＥ０およびアドレス信号Ａｄｄ００によって選択されるメモリチップＭＣｉ０は、１６０個から１２１個の範囲内の比較的均一なバッドブロックを有する。並列動作とは、複数のＩＯ線群に接続された複数のメモリチップを選択し、該選択された複数のメモリチップを同時に動作させることである。
【００２４】
各メモリチップのメモリ容量は等しいので、並列動作される複数のメモリチップのバッドブロック数が比較的均一であることは、並列動作される複数のメモリチップの有効ブロック（グッドブロック）数が比較的均一であることを意味する。よって、本実施形態では、無駄となる有効ブロック数が従来よりも少なくなる。無駄となる有効ブロック数が少ないので、本実施形態によるメモリシステムでは、システム全体のバッドブロックの総数が少ないにもかかわらず、システム全体の有効ブロック数が少ないといった事態を招致することがない。
【００２５】
チップイネーブル信号およびアドレス信号によって選択され並列動作されるメモリチップの有効ブロック数は、バッドブロック数の最も多いメモリチップで決定される。しかし、サブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤは、バッドブロック数によってグルーピングされているので、例えば、サブメモリグループＢＢ−ＳＧＡ内の有効ブロック数が少ない分、サブメモリグループＢＢ−ＳＧＢ〜ＢＢ−ＳＧＤには多くの有効ブロックが存在する。並列動作されるメモリチップのバッドブロック数は、サブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤにおいて各々１６０以下、１２０以下、８０以下、４０以下となる。このように、各メモリチップのバッドブロック数に基づいてサブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤにグルーピングすることによって、メモリシステム全体の総容量が従来よりも大きくなる。
【００２６】
即ち、本実施形態では、ほぼ均一のバッドブロック数を有するメモリチップ同士が並列動作するため、バッドブロック数が少ないメモリチップ同士の並列動作が可能となる。これは、メモリシステムの有効メモリ容量の増大に繋がる。
【００２７】
逆に、メモリシステムのメモリ容量を一定とした場合、この増大したメモリ空間は、メモリシステム内のキャッシュ領域として用いることができる。あるいは、この増大したメモリ空間は、ページ単位で書き込まれたデータを消去ブロック単位に整理するための空き容量として利用することができる。あるいは、１つの消去ブロックの中にデータが偽（Ｄｕｔｙ）であるページを多く含んでいても、増大したメモリ空間によって残容量が不足せず、整理を要する場合が少なくて済む。これにより、システム全体の書込み性能が向上する。このように、メモリシステムの有効メモリ容量の増大という効果は、メモリシステムのメモリ容量を一定とした場合にも多くのメリットがある。
【００２８】
本実施形態において、並列動作される複数のメモリチップのうち或るメモリチップにおいて、アドレスがバッドブロックを指定している場合には、そのメモリチップ内の他の有効ブロックを選択する。
【００２９】
本実施形態によるメモリシステムは、複数のＩＯ線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１のそれぞれから１メモリチップを選択して、これらのメモリチップを並列動作させる。しかし、メモリシステムは、ＩＯ線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１のいずれかに接続された２〜３個のメモリチップを選択して、これらのメモリチップを並列動作させてもよい。
【００３０】
図２は、本実施形態によるＮＡＮＤ型フラッシュメモリコントローラ（以下、単に、コントローラという）を示すブロック図である。コントローラは、それぞれＩＯ線群ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１を介してメモリグループＭＧ０〜ＭＧ３とデータをやり取りする。また、コントローラは、アドレスバスを介してチップイネーブル信号／ＣＥ０、／ＣＥ１およびアドレス信号Ａｄｄ００〜Ａｄｄ０３をメモリグループＭＧ０〜ＭＧ３へ送る。コントローラは、メモリインタフェース１１を有し、インタフェース１１を介して各メモリグループとデータをやり取りし、あるいは、各メモリグループへアドレス信号等を送る。コントローラは、ホストインタフェース１２を有し、インタフェース１２を介してホストコンピュータ２０とデータをやり取りし、あるいは、ホストコンピュータ２０からアドレス信号等を受け取る。
【００３１】
コントローラは、バッドブロックテーブル１３を有する。バッドブロックテーブル１３はメモリチップＭＣｉｊ内のバッドブロックのアドレスを管理する。これにより、並列動作される複数のメモリチップのうち或るメモリチップにおいて、ホストコンピュータ２０からのアドレスがバッドブロックを指定している場合には、ＣＰＵ１４はそのメモリチップ内の他の有効ブロックのアドレスを選択することができる。
【００３２】
図３は、ＮＡＮＤ型ＥＥＰＲＯＭのセルストリングの平面図である。図４は、ＮＡＮＤ型ＥＥＰＲＯＭの２つのメモリセルの断面図である。図５は、図３に示すセルストリングの等価回路図である。セルストリングは、複数のメモリセルを直列に接続して形成されており、直列接続されたメモリセルの両端に設けられた選択トランジスタＳＴを介してソース線ＳＬまたはビット線ＢＬに接続されている。ビット線コンタクトおよびソース線コンタクトは、セルストリングに対して１つずつしか設けられていない。また、メモリセルはワード線とビット線との交点に１個ずつ配置される。このため、ＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭに比べて高集積化に適している。図４に示すように、各メモリセルは、基板上にゲート絶縁膜を介して電気的に浮遊状態のフローティングゲートＦＧを有する。フローティングゲートＦＧ上には、ゲート絶縁膜を介してコントロールゲート（ワード線ＷＬ）が設けられている。コントロールゲートを制御することによって、フローティングゲートに電荷を蓄積あるいはフローティングゲートから電荷を放出する。これにより、メモリセルは、データを記憶することができる。
【００３３】
図６は、メモリブロックを示す回路図である。１回の消去を行うメモリ単位は、ビット線ＢＬ方向でみるとメモリセルブロック単位であり、ワード線ＷＬ方向でみると、１つのＭａｔ全部（ＷＬ０〜ＷＬ７）である。従って、本実施形態では、消去ブロック単位のメモリ容量は、５１２ＫＢ程度となる。この消去単位をブロックと呼ぶ。書込み単位／読出し単位（ページ）は、ブロック中の１つのワード線ＷＬに接続されたメモリセルのうち、１本おきのビット線（偶数ビット線または奇数ビット線）に接続されたメモリセルである。従って、１つのワード線ＷＬに接続されたメモリセルは２ページからなる。
【００３４】
図７は、メモリチップのバッドブロック数の分布図である。メモリチップごとのバッドブロック数は、ウェハ製造工程におけるロットごと、あるいは、ウェハごとにばらつく。例えば、図７に示すように、ロットＡ〜Ｆにおいて、メモリチップ当たりのバッドブロック数は、ロットごとにばらつく。従って、メモリチップをサブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤにグルーピングするとき、複数のロットからメモリチップを選別することが好ましい。製造工程における事故によりロットＦのみにおいてメモリチップ当たりのバッドブロック数が非常に大きくばらついた場合であっても、ロットＡ〜Ｆの全メモリチップをもとにグルーピングすれば、各サブメモリグループにおけるバッドブロック数のばらつきを低減することができる。勿論、製造工程が安定している場合、同一ロット内あるいは同一ウェハ内でメモリチップをサブメモリグループにグルーピングしてもよい。
【００３５】
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従ったメモリシステムのパッケージ手法の一例を示す図である。第２の実施形態では、図１に示すメモリシステムをメモリグループＭＧ０〜ＭＧ３ごとにパッケージングする。即ち、メモリグループＭＧ０〜ＭＧ３の各々に含まれる複数のメモリチップは、実装基板上に積層された状態で樹脂によって封止されて１個のパッケージに形成されている。例えば、メモリグループＭＧ００に含まれるメモリチップＭＣ００〜ＭＣ０７は、サブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤの順番で２チップずつ実装基板上に積層されている。他のメモリグループＭＧ０１〜ＭＧ０３についても同様に、メモリチップは、サブメモリグループＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤの順番で２チップずつ実装基板上に積層されている。このように、第２の実施形態では、メモリグループごとにパッケージを形成し、かつ、１つのパッケージではサブメモリグループごとに積層する。これによって、図１に示すメモリシステムの構築を容易にすることができる。尚、各パッケージ（各メモリグループ）において、積層の順番が統一されていれば足りる。よって、メモリチップは、下からサブメモリグループＢＢ−ＳＧＤ、ＢＢ−ＳＧＣ、ＢＢ−ＳＧＢ、ＢＢ−ＳＧＡの順番で実装基板上に積層されてもよい。
【００３６】
（第３の実施形態）
図９は、本発明に係る第３の実施形態に従ったメモリシステムの一例を示す構成図である。第１の実施形態では、サブメモリグループは、４つに分割されていた。しかし、第４の実施形態では、サブメモリグループは、２つ（ＢＢ−ＳＧＡおよびＢＢ−ＳＧＢ）に分割されている。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００３７】
第１のサブメモリグループＢＢ−ＳＧＡは、８１〜１６０個のバッドブロックを含むメモリチップからなるサブメモリグループである。第２のサブメモリグループＢＢ−ＳＧＢは、０〜８０個のバッドブロックを含むメモリチップからなるサブメモリグループである。第１のサブメモリグループＢＢ−ＳＧＡにおいてバッドブロックの最も少ないメモリチップのバッドブロック数は、第２のサブメモリグループＢＢ−ＳＧＢ内においてバッドブロックの最も少ないメモリチップのバッドブロック数より大きい。換言すると、第１のサブメモリグループ内におけるバッドブロックの総数は、第２のサブメモリグループ内におけるバッドブロックの総数より大きい。このように、サブメモリグループが２つであっても、本発明の効果は失われない。
【００３８】
勿論、サブメモリグループ数は、３または５以上であってもよい。つまり、メモリチップは、バッドブロック数に基づいて、３または５つ以上のサブメモリグループに分類されてもよい。
【００３９】
（第４の実施形態）
図１０は、本発明に係る第４の実施形態に従ったメモリシステムのパッケージ手法の一例を示す図である。第４の実施形態では、メモリグループＭＧ０〜ＭＧ３の各々は２つの４チップ積層パッケージ（サブパッケージ）で構成されている。各メモリグループでは、２つの４チップ積層パッケージがさらに積層されて、メインパッケージを構成している。２つの４チップ積層パッケージがパッケージ−オン−パッケージ（ＰＯＰ）を構成していると言ってもよい。
【００４０】
第４の実施形態によるパッケージ手法は、第１の実施形態にも適用可能であるが、第３の実施形態にようにサブメモリグループが２つである形態に適用されることがより好ましい。サブメモリグループが２つである場合、サブメモリグループごとに４チップ積層パッケージを形成することができるため、メモリシステムの製造が容易になるからである。つまり、４チップ積層パッケージ内のメモリチップは、同一サブメモリグループに属すること明確であるからである。また、サブメモリグループごとに１個のパッケージを形成すれば、バッドブロック数をパッケージ毎に計数し、その結果に基いて、メモリシステムを容易に構築することができる。
【００４１】
（第５の実施形態）
図１１は、本発明に係る第５の実施形態に従ったメモリシステムのパッケージ手法の一例を示す図である。第５の実施形態は、サブメモリグループごとに４チップ積層パッケージを形成する点で第４の実施形態と同様である。しかし、第５の実施形態では、サブメモリグループごとの４チップ積層パッケージをさらに積層することなく、それぞれを独立したパッケージとして形成する。
【００４２】
第５の実施形態によるパッケージ手法は、第４の実施形態と同様に、第１の実施形態にも適用可能であるが、第３の実施形態にようにサブメモリグループが２つである形態に適用されることがより好ましい。第５の実施形態によれば、サブメモリグループごとに１個のパッケージが形成されているので、サブメモリグループごとに実装可能である。
【００４３】
以上の実施形態は、２値メモリセルおよび多値メモリセルに適用することができる。例えば、１つのメモリセルに２ビットの情報を記憶する４値メモリセルの場合、１本のワード線にＵｐｐｅｒｂｉｔおよびＬｏｗｅｒｂｉｔが記憶される。例えば、セルストリングにおける４値メモリセルの直列数が３２セルの場合、書込み（プログラム）単位は４Ｋビットとなる。読出しでは、偶数アドレスビット線と奇数アドレスビット線とのいずれかが同時に読み出される。例えば、偶数アドレスビット線を読み出すときには、隣接する偶数アドレスビット線の間の干渉ノイズを低減するために、奇数アドレスビット線は、ソース電位Ｖｓｓに設定される。この４値方式は高密度に適している。
【００４４】
以上の実施形態によるメモリシステムは、３８個のメモリチップを含んでいたが、メモリチップ数は、３７以下あるいは３９以上であってもよい。メモリグループ数およびサブメモリグループ数も任意に変更可能である。従って、並列動作されるメモリチップ数は、３以下あるいは５以上であってもよい。さらに、１メモリチップのメモリ容量は、２Ｇビットに限定されない。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る第１の実施形態に従ったメモリシステムの一例を示す構成図。
【図２】本実施形態によるＮＡＮＤ型フラッシュメモリコントローラを示すブロック図。
【図３】ＮＡＮＤ型ＥＥＰＲＯＭのセルストリングの平面図。
【図４】ＮＡＮＤ型ＥＥＰＲＯＭの２つのメモリセルの断面図。
【図５】図３に示すセルストリングの等価回路図。
【図６】メモリブロックを示す回路図。
【図７】メモリチップのバッドブロック数の分布図。
【図８】本発明に係る第２の実施形態に従ったメモリシステムのパッケージ手法の一例を示す図。
【図９】本発明に係る第３の実施形態に従ったメモリシステムの一例を示す構成図。
【図１０】本発明に係る第４の実施形態に従ったメモリシステムのパッケージ手法の一例を示す図。
【図１１】本発明に係る第５の実施形態に従ったメモリシステムのパッケージ手法の一例を示す図。
【符号の説明】
【００４６】
ＭＣ…メモリチップ
ＭＧ…メモリグループ
ＢＢ−ＳＧＡ〜ＢＢ−ＳＧＤ…サブメモリグループ
ＩＯ０〜ＩＯ７、ＩＯ８〜ＩＯ１５、ＩＯ１６〜ＩＯ２３、ＩＯ２４〜ＩＯ３１…ＩＯ線群
Ａｄｄ００〜Ａｄｄ０３…アドレス信号
／ＣＥ０、／ＣＥ１…チップイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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