(57)【要約】【課題】回路規模の縮小し、内部回路へ使用目的に合わせた最適な電圧を印加して低消費電力化を図り、誤差の少ないカウント値を出力可能なクーロンカウンタを提供する。【解決手段】センス抵抗両端に生じる電位差の入力電圧に比例したカウント値を出力するクーロンカウンタにおけるＩＣ部の要部となるＡ／Ｄ変換回路３０、及びロジック回路１０と、ロジック回路１０による動作処理のタイミングを指示するためのクロック信号を生成する発振回路３１とについて、外部電源として電源電圧５Ｖが印加される内部電源生成回路３２で生成した電源電圧５Ｖよりも低電圧な第1の電圧３ＶをＡ／Ｄ変換回路３０へ、第1の電圧３Ｖよりも低電圧な第２の電圧１．８Ｖをロジック回路１０へ、第２の電圧１．８ｖよりも低電圧な第３の電圧１．２Ｖを発振回路３１へそれぞれ印加する。【選択図】図４
2009222628.tif 000002
【特許請求の範囲】
【請求項１】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を
出力するクーロンカウンタであって、
スイッチ素子と第１のキャパシタ及び第２のキャパシタとを有し、前記スイッチ素子が
操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に
、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するス
イッチト・キャパシタ方式の積分回路と、前記積分回路から出力される出力電圧を基準値
と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧
が前記基準値未満の場合は第２の信号を出力する比較回路と、を含むＡ／Ｄ変換回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントし
てその差を前記カウント値として出力するカウント回路と、前記カウント値に含まれるオ
フセット値を保持する記憶回路と、を含むロジック回路と、
前記ロジック回路による動作処理のタイミングを指示するためのクロック信号を生成す
る発振回路と、
外部電源として印加された電源電圧を降圧させ、前記電源電圧よりも低電圧な第1の電
圧、前記第1の電圧よりも低電圧な第２の電圧、前記第２の電圧よりも低電圧な第３の電
圧を生成し、且つ前記第1の電圧を前記Ａ／Ｄ変換回路、前記第２の電圧を前記ロジック
回路、前記第３の電圧を前記発振回路へそれぞれ印加する内部電源生成回路と、を備えた
ことを特徴とするクーロンカウンタ。
【請求項２】
前記内部電源生成回路は、外部電源投入時の待機時間を示すスタンバイモード時に外部
から与えられる停止コマンドにより前記Ａ／Ｄ変換回路に対する前記第1の電圧の印加、
並びに前記発振回路に対する前記第３の電圧の印加を停止すると共に、外部から与えられ
る降圧コマンドにより前記ロジック回路に印加する前記第２の電圧を降圧させる機能を持
つことを特徴とする請求項１記載のクーロンカウンタ。
【請求項３】
前記内部電源生成回路は、前記スタンバイモード時以後に外部から与えられる昇圧コマ
ンドにより前記ロジック回路を前記第２の電圧へ昇圧されるように立ち上げた後、前記Ａ
／Ｄ変換回路に前記第1の電圧を印加するように立ち上げ、次に前記発振回路に前記第３
の電圧を印加するように立ち上げるシーケンスの電源立ち上げ機能を持つことを特徴とす
る請求項２記載のクーロンカウンタ。
【請求項４】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を
出力するクーロンカウンタであって、
スイッチ素子と第１のキャパシタ及び第２のキャパシタとを有し、前記スイッチ素子が
操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に
、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するス
イッチト・キャパシタ方式の積分回路と、前記積分回路から出力される出力電圧を基準値
と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧
が前記基準値未満の場合は第２の信号を出力する比較回路と、を含むＡ／Ｄ変換回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントし
てその差を前記カウント値として出力するカウント回路と、前記カウント値に含まれるオ
フセット値を保持する記憶回路と、を含むロジック回路と、
前記ロジック回路による動作処理のタイミングを指示するためのクロック信号を生成す
る発振回路と、を備え、
前記Ａ／Ｄ変換回路には、外部電源として印加される電圧値が異なる２系統の電源電圧
のうちの一方の第1の電圧が印加され、
更に、前記電源電圧のうちの他方を降圧させ、前記第1の電圧よりも低電圧な第２の電
圧、前記第２の電圧よりも低電圧な第３の電圧を生成し、且つ前記第２の電圧を前記ロジ
ック回路、前記第３の電圧を前記発振回路へそれぞれ印加する内部電源生成回路を備えた
ことを特徴とするクーロンカウンタ。
【請求項５】
前記Ａ／Ｄ変換回路は、外部電源投入時の待機時間を示すスタンバイモード時に外部か
ら与えられる停止コマンドにより前記第1の電圧の印加が停止されるもので、前記内部電
源生成回路は、前記スタンバイモード時に外部から与えられる停止コマンドにより前記発
振回路に対する前記第３の電圧の印加を停止すると共に、外部から与えられる降圧コマン
ドにより前記ロジック回路に印加する前記第２の電圧を降圧させる機能を持つことを特徴
とする請求項４記載のクーロンカウンタ。
【請求項６】
前記内部電源生成回路は、前記スタンバイモード時以後に外部から与えられる昇圧コマ
ンドにより前記ロジック回路を前記第２の電圧へ昇圧されるように立ち上げた後、前記Ａ
／Ｄ変換回路に対する前記第1の電圧の印加による立ち上げが終了してから前記発振回路
に前記第３の電圧を印加するように立ち上げるシーケンスの電源立ち上げ機能を持つこと
を特徴とする請求項５記載のクーロンカウンタ。
【請求項７】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を
出力するクーロンカウンタの内部回路へ外部電源が印加される際、前記外部電源として印
加された電源電圧を降圧させ、前記電源電圧よりも低電圧な第1の電圧、前記第1の電圧よ
りも低電圧な第２の電圧、前記第２の電圧よりも低電圧な第３の電圧を生成して前記内部
回路の別個な各部へそれぞれ印加することを特徴とするクーロンカウンタの内部電源生成
方法。
【請求項８】
外部電源投入時の待機時間を示すスタンバイモード時に外部から与えられる停止コマン
ドにより前記第1の電圧の印加、並びに前記第３の電圧の印加を停止すると共に、外部か
ら与えられる降圧コマンドにより前記第２の電圧を降圧させる制御を行うことを特徴とす
る請求項７記載のクーロンカウンタの内部電源生成方法に適用されるクーロンカウンタの
内部電源制御方法。
【請求項９】
前記スタンバイモード時以後に外部から与えられる昇圧コマンドにより前記第２の電圧
へ昇圧されるように立ち上げた後、前記第1の電圧を印加するように立ち上げ、次に前記
第３の電圧を印加するように立ち上げるシーケンスの電源立ち上げ制御を行うことを特徴
とする請求項８記載のクーロンカウンタの内部電源制御方法。
【請求項１０】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を
出力するクーロンカウンタの内部回路へ外部電源として電圧値が異なる２系統の電源電圧
が印加される際、前記電源電圧のうちの一方を前記内部回路の一部へ印加される第１の電
圧とすると共に、他方を降圧させて前記第1の電圧よりも低電圧な第２の電圧、前記第２
の電圧よりも低電圧な第３の電圧を生成して前記内部回路の別個な他部へそれぞれ印加す
ることを特徴とするクーロンカウンタの内部電源生成方法。
【請求項１１】
外部電源投入時の待機時間を示すスタンバイモード時に外部から与えられる停止コマン
ドにより前記第1の電圧の印加が停止されたとき、前記スタンバイモード時に外部から与
えられる停止コマンドにより前記第３の電圧の印加を停止すると共に、外部から与えられ
る降圧コマンドにより前記第２の電圧を降圧させる制御を行うことを特徴とする請求項１
０記載のクーロンカウンタの内部電源生成方法に適用されるクーロンカウンタの内部電源
制御方法。
【請求項１２】
前記スタンバイモード時以後に外部から与えられる昇圧コマンドにより前記第２の電圧
へ昇圧されるように立ち上げた後、前記第1の電圧の印加による立ち上げが終了してから
前記第３の電圧を印加するように立ち上げるシーケンスの電源立ち上げ制御を行うことを
特徴とする請求項１１記載のクーロンカウンタの内部電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クーロンカウンタ、その内部電源生成方法及びそれに適用される内部電源制
御方法に関する。
【背景技術】
【０００２】
例えば、特許文献１に開示されているように、ノート型パソコン（ＰＣ）、携帯電話や
ゲーム機等の２次電池を用いるモバイル機器分野において、それらのモバイル機器に使用
中の２次電池の電池残量を検出するために電池残留検出装置が広く利用されている。電池
残留検出装置は、クーロンカウンタとも呼ばれ、検出抵抗（センス抵抗）を流れる充放電
の電流を電圧に変換し、変換された電圧値を基に２次電池の電池残量を把握する。
【特許文献１】特開２００６−１８４０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１に開示された電池残留検出装置では、電池から充放電される電流
に反比例したパルス数が出力されるため、最終段にそのパルス数を反転させるための反転
ブロックが必要であり、それによって電流に比例したカウント値が出力されるようになっ
ていた（例えば、段落［００２３］〜［００２５］を参照。）。このように、上記の従来
例では、電池残量を算出するために反転ブロックを必要としており、少なくともその分だ
け回路規模が大きくなってしまうという問題があった。
【０００４】
また、クーロンカウンタが有するオペアンプや、比較器の出力には通常オフセットが含
まれる。このため、オフセットが原因で、クーロンカウンタから出力されるカウント値に
ずれ（誤差）が生じる可能性があった。
更に、内部回路へ使用目的に合わせた電圧印加や低消費電力化については、何等配慮さ
れていない。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を
可能とすると共に、内部回路へ使用目的に合わせた最適な電圧を印加して低消費電力化を
図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタ、その内部電源
生成方法及びそれに適用される内部電源制御方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  上記課題を解決するために、発明１のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前
記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロン
カウンタ１００）であって、
スイッチ素子（例えば図３中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、
Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）と第１のキャパシタ（例えば図３中のサン
プリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図３中の積分容量Ｃｉ１、
Ｃｉ２）とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１
のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電
圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、前記積
分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場
合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する
比較回路（例えば図３中のコンパレータ５）と、を含むＡ／Ｄ変換回路（例えば図４中の
Ａ／Ｄ変換回路３０）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントし
てその差を前記カウント値として出力するカウント回路（例えば図１１中の内部カウンタ
１１）と、前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図１１中
のレジスタ２０）と、を含むロジック回路（例えば図３中、図４中のロジック回路１０）
と、
前記ロジック回路による動作処理のタイミングを指示するためのクロック信号を生成す
る発振回路（例えば図４中の発振回路３１）と、
外部電源として印加された電源電圧（例えば図４中の５Ｖ）を降圧させ、前記電源電圧
よりも低電圧な第1の電圧（例えば図４中の３Ｖ）、前記第1の電圧よりも低電圧な第２の
電圧（例えば図４中の１．８Ｖ）、前記第２の電圧よりも低電圧な第３の電圧（例えば図
４中の１．２Ｖ）を生成し、且つ前記第1の電圧を前記Ａ／Ｄ変換回路、前記第２の電圧
を前記ロジック回路、前記第３の電圧を前記発振回路へそれぞれ印加する内部電源生成回
路（例えば図４中の内部電源生成回路３２）と、を備えたことを特徴とするものである。
【０００６】
このような構成によれば、クーロンカウンタを外部からの電源電圧のみで駆動する場合
に必要とされている面積サイズが大きくて高耐圧なスイッチ素子によりチップサイズや消
費電力が大きくなっていた問題を改善し、内部回路へ使用目的に合わせた最適な電圧を印
加して低耐圧な小型スイッチ素子を適用可能としてチップサイズの小型化並びに低消費電
力化を図った上、カウント回路から出力されるカウント値から検出抵抗を流れる電流量を
把握することができる。従って、例えば、検出抵抗の一端が２次電池に接続されている場
合は、検出抵抗を流れる充放電の電流量をカウント値から把握することができる。また、
比較回路から出力される第１、第２の信号の出力数（即ち、パルス数）は検出抵抗の両端
に生じる電位差（即ち、入力電圧）に比例した数であり、検出抵抗を流れる電流に比例し
た数である。従って、反転ブロックは不要であり、回路規模の縮小が可能である。
さらに、記憶回路によりオフセット値が保持されるので、比較回路から出力されるカウ
ント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出
力することができる。
【０００７】
〔発明２〕  発明２のクーロンカウンタは、
前記内部電源生成回路（例えば図８中の内部電源生成回路３２）は、外部電源投入時の待
機時間を示すスタンバイモード時に外部から与えられる停止コマンドにより前記Ａ／Ｄ変
換回路に対する前記第1の電圧の印加、並びに前記発振回路に対する前記第３の電圧の印
加を停止すると共に、外部から与えられる降圧コマンドにより前記ロジック回路に印加す
る前記第２の電圧を降圧させる機能を持つことを特徴としたものである。
【０００８】
このような機能によれば、スタンバイモード時にもＩＣ部を制御する必要があるために
そのロジック回路用の定電圧回路（レギュレータ回路）を動作させなければならないこと
により、通常動作時と同様にレギュレータ回路を動作させると消費電流が大きくなって２
次電池用のＩＣ部として使用時間（寿命）を延ばすために不都合であったという問題を改
善でき、スタンバイモード時に通常動作されるレギュレータ回路の場合よりも消費電流（
消費電力）を小さくすることができる。
【０００９】
〔発明３〕  発明３のクーロンカウンタは、
前記内部電源生成回路（例えば図８中の内部電源生成回路３２）は、前記スタンバイモ
ード時以後に外部から与えられる昇圧コマンドにより前記ロジック回路を前記第２の電圧
へ昇圧されるように立ち上げた後、前記Ａ／Ｄ変換回路に前記第1の電圧を印加するよう
に立ち上げ、次に前記発振回路に前記第３の電圧を印加するように立ち上げるシーケンス
の電源立ち上げ機能を持つことを特徴とするものである。
このような機能によれば、スタンバイモード時のような電源が安定しないときにＡ／Ｄ
変換回路でのＡ／Ｄ変換を受けてロジック回路でカウント動作が行われる際のカウント誤
差の発生が抑制（軽減化）され、電源が安定した時点で的確にカウント動作が行われるよ
うになる。
【００１０】
〔発明４〜６〕
発明４のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前
記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロン
カウンタ１００）であって、
スイッチ素子（例えば図３中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、
Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）と第１のキャパシタ（例えば図３中のサン
プリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図３中の積分容量Ｃｉ１、
Ｃｉ２）とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１
のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電
圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、前記積
分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場
合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する
比較回路（例えば図３中のコンパレータ５）と、を含むＡ／Ｄ変換回路（例えば図５中の
Ａ／Ｄ変換回路３０）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントし
てその差を前記カウント値として出力するカウント回路（例えば図１１中の内部カウンタ
１１）と、前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図１１中
のレジスタ２０）と、を含むロジック回路（例えば図３中、図５中のロジック回路１０）
と、
前記ロジック回路による動作処理のタイミングを指示するためのクロック信号を生成す
る発振回路（例えば図５中の発振回路３１）と、を備え、
前記Ａ／Ｄ変換回路には、外部電源として印加される電圧値が異なる２系統の電源電圧
（例えば図５中の５Ｖ、３Ｖ）のうちの一方の第1の電圧（例えば図５中の３Ｖ）が印加
され、
更に、前記電源電圧のうちの他方（例えば図５中の５Ｖ）を降圧させ、前記第1の電圧
よりも低電圧な第２の電圧（例えば図５中の１．８Ｖ）、前記第２の電圧よりも低電圧な
第３の電圧（例えば図５中の１．２Ｖ）を生成し、且つ前記第２の電圧を前記ロジック回
路、前記第３の電圧を前記発振回路へそれぞれ印加する内部電源生成回路（例えば図５中
の内部電源生成回路３３）を備えたことを特徴とするものである。
【００１１】
発明５のクーロンカウンタは、
前記Ａ／Ｄ変換回路（例えば図９中のＡ／Ｄ変換回路３０）は、外部電源投入時の待機
時間を示すスタンバイモード時に外部から与えられる停止コマンドにより前記第1の電圧
の印加が停止されるもので、前記内部電源生成回路（例えば図９中の内部電源生成回路３
３）は、前記スタンバイモード時に外部から与えられる停止コマンドにより前記発振回路
（例えば図９中の発振回路３１）に対する前記第３の電圧の印加を停止すると共に、外部
から与えられる降圧コマンドにより前記ロジック回路（例えば図９中のロジック回路１０
）に印加する前記第２の電圧を降圧させる機能を持つことを特徴とするものである。
【００１２】
発明６のクーロンカウンタは、
前記内部電源生成回路（例えば図９中の内部電源生成回路３３）は、スタンバイモード
時以後に外部から与えられる昇圧コマンドにより前記ロジック回路（例えば図９中のロジ
ック回路１０）を前記第２の電圧へ昇圧されるように立ち上げた後、前記Ａ／Ｄ変換回路
（例えば図９中のＡ／Ｄ変換回路３０）に対する前記第1の電圧の印加による立ち上げが
終了してから前記発振回路に前記第３の電圧を印加するように立ち上げるシーケンスの電
源立ち上げ機能を持つことを特徴とするものである。
【００１３】
発明４〜６のクーロンカウンタによれば、外部電源として電圧値が異なる２系統の電源
電圧が印加され、その一方の第１の電圧（適切な電圧値）がＡ／Ｄ変換回路に印加される
場合について、内部電源生成回路が他方の電源電圧を降圧して第１の電圧よりも低電圧な
第２の電圧、第２の電圧よりも低電圧な第３の電圧を生成してロジック回路、発振回路へ
それぞれ印加するものとし、スタンバイモード時やスタンバイモード時以後にＡ／Ｄ変換
回路が内部電源生成回路とは別個に各種コマンドによる独自な制御を受ける構成のもので
、作用効果上は発明１〜３の場合と同等なものとなる。
【００１４】
発明７のクーロンカウンタの内部電源生成方法は、
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を
出力するクーロンカウンタの内部回路へ外部電源が印加される際、前記外部電源として印
加された電源電圧を降圧させ、前記電源電圧よりも低電圧な第1の電圧、前記第1の電圧よ
りも低電圧な第２の電圧、前記第２の電圧よりも低電圧な第３の電圧を生成して前記内部
回路の別個な各部へそれぞれ印加することを特徴とするものである。
このような手法によれば、内部回路へ使用目的に合わせた最適な電圧を印加して発明１
の場合と同等な作用効果が得られる。
【００１５】
発明８の上記クーロンカウンタの内部電源生成方法に適用されるクーロンカウンタの内
部電源制御方法は、
外部電源投入時の待機時間を示すスタンバイモード時に外部から与えられる停止コマン
ドにより前記第1の電圧の印加、並びに前記第３の電圧の印加を停止すると共に、外部か
ら与えられる降圧コマンドにより前記第２の電圧を降圧させる制御を行うことを特徴とす
るものである。
このような手法によれば、発明２の場合と同様にスタンバイモード時に通常動作される
構成回路部分を持つ場合よりも消費電流（消費電力）を小さくすることができる。
【００１６】
発明９のクーロンカウンタの内部電源制御方法は、
前記スタンバイモード時以後に外部から与えられる昇圧コマンドにより前記第２の電圧
へ昇圧されるように立ち上げた後、前記第1の電圧を印加するように立ち上げ、次に前記
第３の電圧を印加するように立ち上げるシーケンスの電源立ち上げ制御を行うことを特徴
とするものである。
このような手法によれば、発明３の場合と同様にスタンバイモード時のような電源が安
定しないときに基本動作（カウント動作）が行われる際の誤差（カウント誤差）の発生が
抑制（軽減化）され、電源が安定した時点で的確に基本動作（カウント動作）が行われる
ようになる。
【００１７】
発明１０のクーロンカウンタの内部電源生成方法は、
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を
出力するクーロンカウンタの内部回路へ外部電源として電圧値が異なる２系統の電源電圧
が印加される際、前記電源電圧のうちの一方を前記内部回路の一部へ印加される第１の電
圧とすると共に、他方を降圧させて前記第1の電圧よりも低電圧な第２の電圧、前記第２
の電圧よりも低電圧な第３の電圧を生成して前記内部回路の別個な他部へそれぞれ印加す
ることを特徴とするものである。
このような手法によれば、外部電源として電圧値が異なる電源電圧が印加され、その一
方が内部回路の一部に印加される場合について、他方の電源電圧を降圧して内部回路の別
個な他部へ印加するようにしているので、発明７の場合と同様な作用効果が得られる。
【００１８】
発明１１の上記クーロンカウンタの内部電源生成方法に適用されるクーロンカウンタの
内部電源制御方法は、
外部電源投入時の待機時間を示すスタンバイモード時に外部から与えられる停止コマン
ドにより前記第1の電圧の印加が停止されたとき、前記スタンバイモード時に外部から与
えられる停止コマンドにより前記第３の電圧の印加を停止すると共に、外部から与えられ
る降圧コマンドにより前記第２の電圧を降圧させる制御を行うことを特徴とするものであ
る。
このような手法によれば、スタンバイモード時に内部回路の一部が他部とは別個に各種
コマンドによる独自な制御を受ける場合のもので、発明８の場合と同様な作用効果が得ら
れる。
【００１９】
発明１２のクーロンカウンタの内部電源制御方法は、
前記スタンバイモード時以後に外部から与えられる昇圧コマンドにより前記第２の電圧
へ昇圧されるように立ち上げた後、前記第1の電圧の印加による立ち上げが終了してから
前記第３の電圧を印加するように立ち上げるシーケンスの電源立ち上げ制御を行うことを
特徴とするものである。
このような手法によれば、スタンバイモード時以後に内部回路の一部が他部とは別個に
各種コマンドによる独自な制御を受ける場合のもので、発明９の場合と同様な作用効果が
得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を添付図面を参照して説明する。
（実施形態）
図１は、本発明の実施形態に係るクーロンカウンタ１００と、クーロンカウンタ１００
の適用対象となるシステムＳとの関係を示す概念図である。図１において、クーロンカウ
ンタ１００の適用対象となるシステムＳは、例えば、ノート型パソコン、携帯電話又はゲ
ーム機等の電子機器である。このようなシステムＳには、例えば、リチウムイオン電池等
の充放電可能な２次電池が着脱可能に装着されている。
【００２１】
図１に示すように、クーロンカウンタ１００は検出抵抗（以下、センス抵抗）Ｒｓと、
センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、この入力電圧に比例したカウント
値を出力するＩＣ部５０とを備える。これらのうち、センス抵抗Ｒｓは２次電池に流れ込
む又は２次電池から流れ出す電流（即ち、充放電の電流）を検出するための抵抗素子であ
り、その一端が例えばシステムＳ側の２次電池に接続され、その他端が例えば接地電位に
接続されている。
【００２２】
また、ＩＣ部５０には２つの入力端子Ｖｉｎ＋、Ｖｉｎ−が設けられており、これら入
力端子Ｖｉｎ＋、Ｖｉｎ−がそれぞれセンス抵抗Ｒｓの両端に接続されている。センス抵
抗Ｒｓに充放電の電流が流れると、電流の向きと大きさに応じて入力端子Ｖｉｎ＋、Ｖｉ
ｎ−間に電位差（即ち、入力電圧）が生じる。つまり、センス抵抗Ｒｓにより、充放電の
電流が入力電圧に変換される。そして、この入力電圧に比例して、ＩＣ部５０から例えば
１３ビットのカウント値が出力される。
【００２３】
図２は、入力電圧とカウント値との関係を示す図である。図２において、その縦軸はＩ
Ｃ部５０への入力電圧を示し、その横軸はＩＣ部５０から出力される１３ビットのカウン
ト値を示す。図２の直線ａに示すように、入力電圧とカウント値は例えば右肩上がりの比
例関係にある。ここで、入力電圧は、基準電圧発生回路の基準電圧ＶＲＥＦによって、例
えば最大値５０ｍＶ、最小値−５０ｍＶにそれぞれ設定されており、入力電圧が最大値を
とるときのカウント値は８１９２（＝２１３）に設定され、最小値をとるときのカウント
値は−８１９２に設定されている。また、正の入力電圧は例えば放電流がセンス抵抗Ｒｓ
に流れていることを示し、負の入力電圧は例えば充電流がセンス抵抗Ｒｓに流れているこ
とを示す。このように、図１に示したセンス抵抗Ｒｓに充放電の電流が流れると、ＩＣ部
５０から−８１９２〜＋８１９２のカウント値が出力される。
【００２４】
ここで、入力電圧は、例えば基準電圧発生回路の基準電圧ＶＲＥＦによって、その値を
一定の範囲に設定することが可能である。充放電の電流は、例えばセンス抵抗Ｒｓの抵抗
値を調整することによって、その値を測定可能な一定の範囲に設定することが可能である
。クーロンカウンタ１００が有するＩＣ部５０は、後述するように、全差動入力オペアン
プ１とコンパレータ５とを有するが、これらの出力には通常オフセットが含まれる。ここ
で、オフセットとは、入力信号が０Ｖであるにも関わらず僅かに出力されてしまう電圧の
ことである。このため、図２の実線特性ａに対する破線特性ｂに示されるように、オフセ
ットが原因でＩＣ部５０から出力される内部カウント値にずれが生じる可能性がある。以
下、この内部カウント値のずれを、オフセット値とも呼ぶ。オフセット値は、半導体チッ
プの製造バラツキや、温度などにより変化する。
【００２５】
次に、ＩＣ部５０の構成について説明する。
図３は、ＩＣ部５０の回路構成を例示したブロック図である。図９に示すように、クー
ロンカウンタ１００が有するＩＣ部５０は、例えば、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、
Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、第１のキャパシタと
してのサンプリング容量Ｃｓ１、Ｃｓ２と、第２のキャパシタとしての積分容量Ｃｉ１、
Ｃｉ２と、全差動入力オペアンプ１と、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として
発生する基準電圧発生回路３と、比較回路としてのコンパレータ５と、ロジック回路１０
と、を備える。
このうち、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、
Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ
２と、全差動入力オペアンプ１とは、スイッチト・キャパシタ方式の積分回路をなす。基
準電圧発生回路３からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮは、積分回路に印加される。
【００２６】
次に、これら各部の接続関係を説明する。図３に示すように、サンプリング容量Ｃｓ１
の入力側（即ち、図中の左側）電極はスイッチＡ１を介して入力端子Ｖｉｎ＋に接続され
ると共に、スイッチＢ１を介して入力端子Ｖｉｎ−に接続されている。また、この入力側
電極はスイッチＣ１を介して基準電圧発生回路３のＸ端子に接続されると共に、スイッチ
Ｄ１を介して基準電圧発生回路３のＹ端子に接続されている。また、サンプリング容量Ｃ
ｓ１の出力側（即ち、図中の右側）電極は全差動入力オペアンプ１の正（＋）入力端子に
接続されると共に、スイッチＳ１を介して基準値を示すコモン電圧（以下、ＶＣＭと呼ぶ
）に接続されている。なお、ＶＣＭは例えば１Ｖである。
【００２７】
サンプリング容量Ｃｓ２の入力側電極はスイッチＡ２を介して入力端子Ｖｉｎ−に接続
されると共に、スイッチＢ２を介して入力端子Ｖｉｎ＋に接続されている。また、この入
力側電極はスイッチＤ２を介して基準電圧発生回路３のＸ端子に接続されると共に、スイ
ッチＣ２を介して基準電圧発生回路３のＹ端子に接続されている。また、サンプリング容
量Ｃｓ２の出力側電極は全差動入力オペアンプ１の負（−）入力端子に接続されると共に
、スイッチＳ２を介してＶＣＭに接続されている。
【００２８】
なお、これらスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２
、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、例えば、ＭＯＳ電界効果トランジスタからなり、そのオン
・オフはロジック回路１０から出力される制御信号により行われる。
積分容量Ｃｉ１は、その入力側電極が全差動入力オペアンプ１の正入力端子に接続され
ると共に、その出力側電極がスイッチＩ１を介して全差動入力オペアンプ１の負出力端子
に接続されている。積分容量Ｃｉ２は、その入力側電極が全差動入力オペアンプ１の負入
力端子に接続されると共に、その出力側電極がスイッチＩ２を介して全差動入力オペアン
プ１の正出力端子に接続されている。さらに、積分容量Ｃｉ１、Ｃｉ２の両端には放電用
のスイッチＲ１、Ｒ２がそれぞれ接続されている。
【００２９】
全差動入力オペアンプ１の負出力端子及び正出力端子はそれぞれコンパレータ５に接続
されており、負出力端子側の電位Ｖｏｕｔ−がコンパレータ５の入力端子Ｉｎ＋に入力さ
れ、正出力端子側の電位Ｖｏｕｔ＋がコンパレータ５の入力端子Ｉｎ−に入力されるよう
になっている。さらに、コンパレータ５はロジック回路１０に接続し、コンパレータ５の
出力端子Ｑから出力される第１の信号としての信号Ｑと、コンパレータ５の出力端子ＱＢ
から出力される第２の信号としての信号ＱＢとがそれぞれロジック回路１０に入力される
ようになっている。また、図示しないが、発振回路もロジック回路１０に接続されており
、発振回路で生成されるクロック（ＣＬＯＣＫ）信号がロジック回路１０に入力されるよ
うになっている。因みに、このＩＣ部５０における発振回路やロジック回路１０を除く箇
所は電気的にＡ／Ｄ（アナログ／デジタル）変換を行うＡ／Ｄ変換回路とみなすことがで
きる。
【００３０】
即ち、基準電圧発生回路３は、積分回路と直接的に繋がっておらず、基準電圧発生回路
３とスイッチＣ１、Ｄ２及びスイッチＣ２、Ｄ１との間にはセレクタが介在されており、
このセレクタが信号Ｑ、ＱＢの状態に応じて基準電圧発生回路３からの基準電圧ＶＲＥＦ
を切り替えてＸ端子、Ｙ端子に印加する。したがって、基準電圧発生回路３からの基準電
圧ＶＲＥＦは、積分回路に断続的に印加される。また、全差動入力オペアンプ１から出力
される電圧は、ＶＣＭを軸として対称に出力される。コンパレータ５では、全差動入力オ
ペアンプ１の負出力が正出力より大きい場合に信号Ｑを出力し、逆の場合には信号ＱＢを
出力する。
ところで、クーロンカウンタ１００は、通常外部からの電源電圧（例えば５Ｖ）のみで
積分回路のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ
１、Ｒ２、Ｉ１、Ｉ２を駆動している。こうした場合に必要とされるスイッチＡ１、Ａ２
、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、高耐
圧で面積サイズが大きいものであるため、クーロンカウンタ１００全体のチップサイズや
消費電力が大きくなっている。
【００３１】
そこで、本実施形態では、こうしたクーロンカウンタ１００全体のチップサイズや消費
電力が大きいという問題を改善し、内部回路へ使用目的に合わせた最適な電圧を印加して
低耐圧な小型スイッチ素子を適用可能としてチップサイズの小型化並びに低消費電力化が
図られるようにするため、外部から印加された電源電圧（例えば５Ｖ）を降圧させて各部
へ印加する内部電源生成回路を備えることを特徴とする。
こうした場合の内部電源生成回路としては、外部電源として印加される電圧値に応じて
、電圧値が同じ電源電圧が印加される場合と電圧値が異なる電源電圧が印加される場合と
に応じた機能構成のものを用いれば良い。
【００３２】
図４は、本実施例に適用される一例に係る内部電源生成回路３２の概略構成を示した回
路ブロック図である。
この内部電源生成回路３２は、外部電源として電圧値が同じ電源電圧５Ｖが印加される
場合のもので、電源電圧５Ｖを降圧させ、電源電圧５Ｖよりも低電圧な第1の電圧３Ｖ、
第1の電圧３Ｖよりも低電圧な第２の電圧１．８Ｖ、第２の電圧１．８ｖよりも低電圧な
第３の電圧１．２Ｖを生成し、且つ第1の電圧３ＶをＡ／Ｄ変換回路３０、第２の電圧１
．８Ｖをロジック回路１０、第３の電圧１．２Ｖを発振回路３１へそれぞれ印加するもの
である。
【００３３】
図５は、本実施例に適用される他例に係る内部電源生成回路４２の概略構成を示した回
路ブロック図である。
この内部電源生成回路３３は、外部電源として電圧値が異なる２系統の電源電圧５Ｖ、
３Ｖが印加され、一方の電源電圧（第1の電圧）３ＶがＡ／Ｄ変換回路３０に印加される
場合のもので、他方の電源電圧５Ｖを降圧させ、第1の電圧３Ｖよりも低電圧な第２の電
圧１．８Ｖ、第２の電圧１．８Ｖよりも低電圧な第３の電圧１．２Ｖを生成し、且つ第２
の電圧１．８Ｖをロジック回路１０、第３の電圧１．２Ｖを発振回路３１へそれぞれ印加
するものである。
【００３４】
このような構成の内部電源生成回路３２、３３を用いれば、クーロンカウンタ１００を
外部からの電源電圧５Ｖのみで駆動する場合に必要とされている面積サイズが大きくて高
耐圧なスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、
Ｒ２、Ｉ１、Ｉ２によりチップサイズや消費電力が大きくなっていた問題が改善され、内
部回路（Ａ／Ｄ変換回路３０、ロジック回路１０、発振回路３１）へ使用目的に合わせた
最適な電圧を印加することができる。即ち、ここでのスイッチＡ１、Ａ２、Ｂ１、Ｂ２、
Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、低耐圧で小型のもの
が適用可能となっており、ＩＣ部５０やクーロンカウンタ１００のチップサイズが小型化
され、低消費電力化が図られるものとなっている。特にＡ／Ｄ変換回路３０の電源電圧を
３Ｖにすると、全差動入力オペアンプ１については平均３０μＡ程度の駆動電流において
数ｍＡ程度のピーク負荷電流で稼動するために負荷能力上において都合が良く、ＳＮ比等
のアナログ特性が向上する。
【００３５】
図６は、上述した図４に示した内部電源生成回路３２の細部構成を例示した回路図であ
る。また、図７は、図６に示した内部電源生成回路３２に備えられるオペアンプＯＰ２の
細部構成を例示した回路図である。
図６を参照すれば、内部電源生成回路３２は、何れも外部電源として電源電圧５Ｖが印
加されると共に、それぞれ接地接続されたオペアンプＯＰ１〜ＯＰ３から成る。
【００３６】
オペアンプＯＰ１は、正極入力端子側から基準電圧が印加される他、出力端子側から負
極入力端子側へと負帰還（ネガティブフィードバック）が行われるように、負極入力端子
側を出力端子側及び接地接続箇所の間に直列接続された抵抗器Ｒ１、Ｒ２の間に結線した
構成となっている。このオペアンプＯＰ１の場合、抵抗器Ｒ１、Ｒ２の抵抗値を適宜選定
すれば、電源端子から電源電圧ＶＤＤ＝５Ｖが印加され、正極入力端子側から１．２Ｖの
基準電圧が印加された状態で出力端子側から３Ｖの出力電圧を得ることができる。
オペアンプＯＰ２は、図７を参照すれば、電源端子及び接地接続箇所の間に電流源を介
在させて１個のＰ型ＭＯＳトランジスタＴｒ１と２個のＮ型ＭＯＳトランジスタＴｒ２、
Ｔｒ３とを直列接続した構成となっている。
【００３７】
ＭＯＳトランジスタＴｒ１は、ソース電極側が電源端子に接続され、ゲート電極側から
バイアス電圧が印加される。ＭＯＳトランジスタＴｒ２、Ｔｒ３はそれぞれゲート電極側
とドレイン電極側とが接続されて短絡されており、ＭＯＳトランジスタＴｒ２のドレイン
電極側とＭＯＳトランジスタＴｒ１のドレイン電極側との結線からの引き出し線が出力電
圧用となっている。その他、ＭＯＳトランジスタＴｒ２のソース電極側とＭＯＳトランジ
スタＴｒ３のドレイン電極側とが接続され、ＭＯＳトランジスタＴｒ３のソース電極側は
電流源に接続されている。このオペアンプＯＰ２の場合、電源端子から電源電圧ＶＤＤ＝
５Ｖが印加された状態でＭＯＳトランジスタＴｒ１のゲート電極に印加されるバイアス電
圧値と電流源から供給する電流値とを適宜選定すれば、出力端子側から１．８Ｖの出力電
圧を得ることができる。
オペアンプＯＰ３は、正極入力端子側から基準電圧が印加される他、出力端子側から負
極入力端子側へと負帰還（ネガティブフィードバック）が行われるように、負極入力端子
側を出力端子側に結線した構成となっている。このオペアンプＯＰ３の場合、電源端子か
ら電源電圧ＶＤＤ＝５Ｖが印加され、正極入力端子側から１．２Ｖの基準電圧が印加され
た状態で出力端子側から１．２Ｖの出力電圧を得ることができる。オペアンプＯＰ３の具
体的な構成例は略図するが、例えば差動対を用いたシングルエンド形の構成が挙げられる
。
【００３８】
以上は電源投入後、或る程度の時間が経過した安定動作時にクーロンカウンタ１００の
要部となる各部（Ａ／Ｄ変換回路３０、ロジック回路１０、発振回路３１）へ使用目的に
合わせた最適な電圧を印加して低耐圧な小型スイッチ素子を適用可能とし、チップサイズ
の小型化並びに低消費電力化を図るための技術を説明した。しかし、クーロンカウンタ１
００では、外部電源投入時の待機時間を示すスタンバイモード（システムＳがオフ状態で
、スリープモードとも呼ばれる）時においても、ＩＣ部５０を制御する必要があるために
そのロジック回路１０用の定電圧回路（レギュレータ回路）を動作させなければならない
ことにより、通常動作時と同様にレギュレータ回路１０を動作させると、消費電流が大き
くなって２次電池用のＩＣ部５０として使用時間（寿命）を延ばす上で不都合であるとい
う問題がある。本実施形態の場合には、各部へ電源電圧を降圧させて印加しているため、
５Ｖを印加した場合よりは消費電流（消費電力）が格段に低下するものの、スタンバイモ
ード時におけるレギュレータ回路の消費電流は極力低下させることが望ましい。
【００３９】
図８は、上述した図４に示す内部電源生成回路３２の応用例に係る概略構成を示したも
のである。また、図９は上述した図５に示す内部電源生成回路３３の応用例に係る概略構
成を示したものである。
図８を参照すれば、この内部電圧生成回路３２の場合、スタンバイモード時に外部から
与えられる停止コマンドによりＡ／Ｄ変換回路３０に対する第1の電圧３．０Ｖの印加、
並びに発振回路３１に対する第３の電圧１．２Ｖの印加を停止すると共に、外部から与え
られる降圧コマンドによりロジック回路１０に印加する第２の電圧１．８Ｖを降圧させて
１．８Ｖ未満（例えば１．５Ｖ）の出力を行わせる機能を持つ。ここでロジック回路１０
に印加する第２の電圧１．８Ｖを降圧させるためには、図７に示したオペアンプＯＰ２に
印加するバイアス電圧及び電流源の電流値を調整すれば良い。
【００４０】
図９を参照すれば、この内部電圧生成回路３３の場合、スタンバイモード時に外部から
与えられる停止コマンドにより発振回路３１に対する第３の電圧１．２Ｖの印加を停止す
ると共に、外部から与えられる降圧コマンドによりロジック回路１０に印加する第２の電
圧１．８Ｖを降圧させて１．８Ｖ未満（例えば１．５Ｖ）の出力を行わせる機能を持つ。
また、Ａ／Ｄ変換回路３０については、同様にスタンバイモード時に外部から与えられる
停止コマンドにより第1の電圧３Ｖの印加が停止されるものである。ここでもロジック回
路１０に印加する第２の電圧１．８Ｖを降圧させるためには、上述したようにオペアンプ
ＯＰ２に印加するバイアス電圧及び電流源の電流値を調整すれば良い。内部電圧生成回路
３２、３３の何れにおいても、各種コマンドはシステムＳや或いはロジック回路１０から
生成出力されたものを用いることができる。
このような内部電圧生成回路３２、３３の機能によれば、何れもスタンバイモード時に
通常動作されるレギュレータ回路の場合よりも消費電流（消費電力）を小さくすることが
できる。例えばロジック回路１０がスタンバイモード時から解除されるための解除コマン
ドを受けることができる程度の消費電流１μＡ以下にすることも可能である。
その他、スタンバイモード時のような電源が安定しないときには、Ａ／Ｄ変換回路３０
でのＡ／Ｄ変換を受けてロジック回路１０でカウント動作が行われる際（詳細は後述する
）のカウント誤差の発生の問題についても、改善する必要がある。
【００４１】
図１０は、内部電圧生成回路３２、３３に適用される電源立ち上げ機能のシーケンスを
示したものである。
ここでは、カウント誤差の発生を抑制するための電源立ち上げ機能として、電源投入後
に順次ロジック用電源、アナログ用電源、発振回路用電源を立ち上げた後、所定の時間を
経てカウント開始が立ち上げられる様子を示している。
こうしたシーケンスを内部電源生成回路３２に持たせる場合、内部電源生成回路３２は
スタンバイモード時以後に外部から与えられる昇圧コマンドによりロジック回路１０を第
２の電圧１．８Ｖへ昇圧されるように立ち上げた後、Ａ／Ｄ変換回路１０に第1の電圧３
．０Ｖを印加するように立ち上げ、次に発振回路３１に第３の電圧１．２Ｖを印加するよ
うに立ち上げる電源立ち上げ機能を持つものとなる。
【００４２】
内部電圧生成回路３３の場合、スタンバイモード時以後に外部から与えられる昇圧コマ
ンドによりロジック回路１０を第２の電圧１．８Ｖへ昇圧されるように立ち上げた後、Ａ
／Ｄ変換回路３０に対する第1の電圧３．０Ｖの印加による立ち上げが終了してから発振
回路３１に第３の電圧１．２Ｖを印加するように立ち上げる電源立ち上げ機能を持つもの
となる。ここでも各種コマンドは、上述したようにシステムＳや或いはロジック回路１０
から生成出力されたものを用いることができる。
このような電源立ち上げ機能を持つ内部電圧生成回路３２、３３を適用すれば、ロジッ
ク回路１０におけるカウント誤差の発生が抑制（軽減化）され、電源が安定した時点で的
確にカウント動作が行われるようになる。
【００４３】
何れにせよ、本実施形態の内部電源生成回路３２、３３やそれらの動作に関連する各種
コマンドを含む機能は、外部電源として電圧値が同じ電源電圧５Ｖが印加される場合と電
圧値が異なる電源電圧５Ｖ、３Ｖが印加される場合（低電圧な電源電圧３ＶがＡ／Ｄ変換
回路３０に印加される場合）との何れにおいても、内部回路へ使用目的に合わせた最適な
電圧を印加して低消費電力化、スタンバイモード時の低消費電流化、スタンバイモード時
以後の電源安定時での的確なカウント動作を図られるようにすることを特徴としている。
【００４４】
図１１は、ＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図
である。図１１に示すように、このロジック回路１０は、カウント回路としての内部カウ
ンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ（Ｃｕｒｒｅｎｔ  Ｍｅａ
ｓｕｒｅｍｅｎｔ  Ｒｅｓｉｓｔｏｒ）１７と、演算回路１８と、ＡＣＲ（Ａｃｃｕｍｕ
ｌａｔｅｄ  Ｃｕｒｒｅｎｔ  Ｒｅｓｉｓｔｏｒ）１９と、オフセット値を保持するため
の記憶回路としてのレジスタ２０と、を備える。ＣＭＲ１７とＡＣＲ１９は、例えば、そ
れぞれが複数個のフリップフロップからなるレジスタである。また、レジスタ２０も複数
個のフリップフロップからなる。
【００４５】
図１１に示すように、内部カウンタ１１には、発振回路３１で生成されたＣＬＯＣＫ信
号と、分周器１３によりＣＬＯＣＫ信号が例えば２分周された（即ち、パルス幅が２倍に
調整された）分周信号ＣｌｋＤｉｖ１と、ＣＬＯＣＫ信号を基に更新パルス発生器で生成
されたレジスタ更新パルス（以下、更新パルスと呼ぶ）と、コンパレータ５（図３参照）
から出力される信号Ｑ、ＱＢが入力されるようになっている。
【００４６】
さらに、内部カウンタ１１は、少なくとも３つ以上の出力端子を有し、第１の端子はＣ
ＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続され、第３の
端子はレジスタ２０に接続されている。ここで、ＣＭＲ１７は、更新パルスが入力された
ときに内部カウンタ１１から出力される内部カウント値を「１回変換時間当たりのカウン
ト値」として保持すると共に、その保持する値を出力するようになっている。また、演算
回路１８は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウン
ト値に所定の演算処理を行って演算値を出力する。ＡＣＲ１９は、この演算値を順次積算
して「単位時間当たりのカウント値」を保持すると共に、その保持する値を出力するよう
になっている。なお、「１回変換時間当たりのカウント値」「単位時間当たりのカウント
値」は、その両方とも２次電池の充放電状態を示すデータである。
また、レジスタ２０は、例えば（１回変換時間当たりの）オフセット値を保持すると共
に、その保持するオフセット値を出力するようになっている。このオフセット値は、ＣＭ
Ｒ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力され
る「単位時間当たりのカウント値」のオフセット補正に用いられる。
【００４７】
次に、クーロンカウンタ１００の動作例について説明する。
図１２は、クーロンカウンタ１００のＩＣ部５０が有するスイッチの動作例を示したタ
イミングチャートである。図１２において、「ＣＬＫＲ」は図３に示したスイッチＲ１、
Ｒ２のクロック動作を示し、「ＣＬＫＡ」はスイッチＡ１、Ａ２のクロック動作を示し、
「ＣＬＫＢ」はスイッチＢ１、Ｂ２のクロック動作を示し、「ＣＬＫＣ」はスイッチＣ１
、Ｃ２のクロック動作を示し、「ＣＬＫＤ」はスイッチＤ１、Ｄ２のクロック動作を示し
、「ＣＬＫＳ」はスイッチＳ１、Ｓ２のクロック動作を示し、「ＣＬＫＩ」はスイッチＳ
１、Ｓ２のクロック動作を示す。また、「ＥＮ」はコンパレータ５に入力される出力制御
信号（Ｅｎａｂｌｅ）を示す。
【００４８】
まず、図１２のＴｉｍｉｎｇ（タイミング）１では、スイッチＲ１、Ｒ２がオンとなり
、積分容量Ｃｉ１、Ｃｉ２の電荷が放電される。これにより、積分容量Ｃｉ１、Ｃｉ２の
蓄積電荷は０（ゼロ）となる。なお、この放電操作は、クーロンカウンタによるカウント
動作の開始前、即ち、リセット時にのみ行われる。
次に、Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイ
ッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは
、サンプリング容量Ｃｓ１の入力側電極に入力端子Ｖｉｎ＋の電位（以下、単にＶｉｎ＋
）が印加され、その出力側電極にＶＣＭが印加される。また、サンプリング容量Ｃｓ２の
入力側電極に入力端子Ｖｉｎ−の電位（以下、単にＶｉｎ−）が印加され、その出力側電
極にＶＣＭが印加される。これにより、サンプリング容量Ｃｓ１には（ＶＣＭ−Ｖｉｎ＋
）に応じた電荷が蓄積され、サンプリング容量Ｃｓ２には（ＶＣＭ−Ｖｉｎ−）に応じた
電荷が蓄積される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞ
れＶＣＭが入力され、その負出力端子と正出力端子は積分容量Ｃｉ１、Ｃｉ２から電気的
に離される。その結果、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ
＋は共にＶＣＭとなる。
【００４９】
次に、Ｔｉｍｉｎｇ３では、スイッチＢ１、Ｂ２、Ｉ１、Ｉ２がオンとなり、他のスイ
ッチは全てオフとなる。これにより、入力電圧の積分動作が行われる。ここでは、サンプ
リング容量Ｃｓ１の入力側電極にＶｉｎ−が印加される。また、サンプリング容量Ｃｓ１
の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ１の
出力側電極はＶＣＭ＋（Ｖｉｎ−−Ｖｉｎ＋）となり、この電位の変化に応じてサンプリ
ング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極に
は（Ｖｉｎ＋−Ｖｉｎ−）に比例した電圧Ｖ１が生じる。つまり、入力電圧に比例した電
圧Ｖ１が積分容量Ｃｉ１に転送される。
【００５０】
また同時に、サンプリング容量Ｃｓ２の入力側電極にＶｉｎ＋が印加され、サンプリン
グ容量Ｃｓ２の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング
容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｖｉｎ＋−Ｖｉｎ−）となり、この電位の変化に応
じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の
入力側電極には（Ｖｉｎ−−Ｖｉｎ＋）に比例した電圧−Ｖ１が生じる。つまり、電圧−
Ｖ１が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ１が現
れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１」となる。また同時に、全差動入力オペアンプ１の
正出力端子側には−Ｖ１が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１」となる。
【００５１】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、他のスイ
ッチは全てオフとなる。これにより、基準電圧ＶＲＥＦのサンプリング動作が行われる。
この基準電圧ＶＲＥＦは、上述した基準電圧発生回路３から出力されるものであるが、動
作上は端子Ｘ、Ｙ間の電位差を示すものとなる。ここでは、基準電圧発生回路３が有する
Ｘ端子の電位（以下、単に電位Ｘ）がサンプリング容量Ｃｓ１に印加されると共に、基準
電圧発生回路３が有するＹ端子の電位（以下、単に電位Ｙ）がサンプリング容量Ｃｓ２に
印加される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣ
Ｍが入力され、その出力側は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。従って、負
出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。
【００５２】
次に、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２、Ｉ１、Ｉ２がオンとなり、他のスイ
ッチは全てオフとなる。これにより、基準電圧ＶＲＥＦの積分動作が行われる。ここでは
、サンプリング容量Ｃｓ１の入力側電極に電位Ｙが印加される。また、サンプリング容量
Ｃｓ１の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ
１の出力側電極はＶＣＭ＋（Ｙ−Ｘ）となり、この電位の変化に応じてサンプリング容量
Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電
圧ＶＲＥＦ（Ｘ−Ｙ）に比例した電圧Ｖ２が生じる。この電圧Ｖ２が積分容量Ｃｉ１に転
送される。
【００５３】
また同時に、サンプリング容量Ｃｓ２の入力側電極に電位Ｘが印加される。また、サン
プリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリ
ング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｘ−Ｙ）となり、この電位の変化に応じてサン
プリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電
極には（Ｙ−Ｘ）に比例した電圧−Ｖ２が生じる。この電圧−Ｖ２が積分容量Ｃｉ２に転
送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ２が現
れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１＋Ｖ２」となる。また同時に、全差動入力オペアン
プ１の正出力端子側には−Ｖ２が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１−Ｖ２」となる
。以降は、Ｔｉｍｉｎｇ２〜４の動作を繰り返し行って、入力電圧を信号Ｑ，ＱＢに変換
していく。
【００５４】
図１３は、入力電圧の信号Ｑ，ＱＢへの変換方法を説明する図である。ここでは、より
具体的な説明を行うために、図３に示したＶｉｎ＋を１０ｍＶ、Ｖｉｎ−を０ｍＶとする
。また、基準電圧発生回路３は例えば基準電圧ＶＲＥＦについて、端子Ｘと端子Ｙとの間
の電位差を例えば５１．２ｍＶ又は−５１．２ｍＶに切り替える機能を有するが、ここで
は基準電圧発生回路３の機能の一例として、基準電圧ＶＲＥＦの電位差を示す端子Ｘの電
位を５０ｍＶ又は−５０ｍＶに切り替えることができ、端子Ｙの電位は０ｍＶに固定する
ものとする。なお、図１３では、「ＣＬＯＣＫ」「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を示
していないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１２の場合と同じで
ある。
【００５５】
図１３に示すように、まず、リセット（即ち、Ｔｉｍｉｎｇ１）後の最初のＴｉｍｉｎ
ｇ２では、入力電圧のサンプリング動作が行われるので、Ｖｏｕｔ−はＶＣＭとなってい
る。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍ
Ｖとなり、この−１０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との
間で電荷が移動し、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“
１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭから“１０”上昇し、ＶＣＭ＋１０と
なる。
【００５６】
またこのとき、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信
号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３にフィードバックする。これ
により、基準電圧発生回路３において、端子Ｘの電位は−５０ｍＶに設定される。
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖ
ｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の
出力側電極はＶＣＭ＋５０ｍＶとなり、この５０ｍＶの変化に応じてサンプリング容量Ｃ
ｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧
−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋１０
に“−５０”が足されて、ＶＣＭ−４０となる。
【００５７】
次に、２回目のＴｉｍｉｎｇ２では、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍ
ｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、積分容
量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これによ
り、Ｖｏｕｔ−はＶＣＭ−４０から“１０”上昇し、ＶＣＭ−３０となる。またこのとき
、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力す
ると共に、信号ＱＢの出力を基準電圧発生回路３にフィードバックする。これにより、基
準電圧発生回路３において、端子Ｘの電位は５０ｍＶに設定される。次に、Ｔｉｍｉｎｇ
４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭ
となる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−
５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５
０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−３０に“５０”が足されて、ＶＣＭ＋
２０となる。
【００５８】
以下同様の手順で、３回目、４回目とＴｉｍｉｎｇ２〜５を繰り返して、各回のＴｉｍ
ｉｎｇ３のときのＶｏｕｔ−をコンパレータ５でモニタする。そして、Ｔｉｍｉｎｇ３の
ときのＶｏｕｔ−が、Ｖｏｕｔ−≧ＶＣＭ、となっているときは、コンパレータ５から信
号Ｑを出力する共に、基準電圧発生回路３の端子Ｘを−５０ｍＶに設定する。また、Ｔｉ
ｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−＜ＶＣＭ、となっているときは、コンパレ
ータ５から信号ＱＢを出すと共に、基準電圧発生回路３の端子Ｘを５０ｍＶに設定する。
このように、コンパレータ５は、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をＶＣＭを基
準に２値化して、デジタル信号Ｑ、ＱＢを出力する。そして、出力された信号Ｑ、ＱＢは
ロジック回路１０内で一定時間カウント（即ち、積算）されて、そのカウント値はオフセ
ット補正された後で外部に出力される。
【００５９】
図１４は、信号Ｑ、ＱＢのカウント方法を示す図である。図１４において、分周信号Ｃ
ｌｋＤｉｖ１の１周期は例えば１０２μｓｅｃ（≒０．８ｓｅｃ／８１９２、８１９２＝
２１３）に設定されている。また、更新パルスの１周期は例えば０．８ｓｅｃ（≒３６０
０ｓｅｃ／４０９６、４０９６＝２１２）に設定されており、１時間当たり約２１２回更
新パルスが出力される。
【００６０】
図１４において、内部カウンタ１１は、ＣｌｋＤｉｖ１がＬＯＷ（ロウ）で、且つ、Ｃ
ＬＯＣＫ信号が立ち下がるときに、信号Ｑの入力があれば＋１をカウントし、信号ＱＢの
入力があれば−１をカウントする。そして、更新パルスの入力のタイミングで、内部カウ
ンタ１１は信号Ｑ、ＱＢを足した値（以下、内部カウント値）をＣＭＲ１７とＡＣＲ１９
の両方に向けて出力すると共に、内部カウント値をゼロ（０）にリセットする。例えば、
図１４では、更新パルスが入力されたときの内部カウント値の一例として６７２６を記載
しているが、この内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて
同時に出力される。
【００６１】
なお、かりに、更新パルスが入力されてから次の更新パルスが入力されるまでの間に信
号Ｑのみが内部カウンタ１１に入力された場合は内部カウント値は例えば８１９２となる
。その逆に、信号ＱＢのみが内部カウンタ１１に入力された場合は内部カウント値は例え
ば−８１９２となる。
上記のように、内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて
同時に出力されると、ＣＭＲ１７では、この内部カウント値を「１回変換時間当たりのカ
ウント値」として保持する。ここで、１回変換時間とは、更新パルスが入力されてから次
の更新パルスが入力されるまでの時間（即ち、更新パルスの１周期）のことである。ＣＭ
Ｒ１７により保持される「１回変換時間当たりのカウント値」は、図２に示したように１
回変換時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出
力される。
【００６２】
また、ＡＣＲ１９に向けて出力される内部カウント値（６７２６）は、演算回路１８に
よって演算処理されてからＡＣＲ１９に入力される。例えば、内部カウント値（６７２６
）は演算回路によって４０９６（＝２１２）で割り算され、小数点以下を切り捨てた値（
例えば、整数１）がＡＣＲ１９に入力される。そして、ＡＣＲ１９は、更新パルスが入力
されるたびに、このような整数値を足して「単位時間当たりのカウント値」として保持す
る。ここで、単位時間は任意に設定可能な時間であり、例えば、１回変換時間×４０９６
回（≒０．８ｓｅｃ×４０９６≒１ｈｏｕｒ）である。ＡＣＲ１９により保持される「単
位時間当たりのカウント値」は、図２に示したように単位時間当たりの充放電量を示して
おり、この値はオフセット補正された後で外部に出力される。
上述した内部電源生成回路３２、３３やそれらの動作に関連する各種コマンドを含む機
能を導入した場合、要部へ使用目的に合わせた最適な電圧を印加して低消費電力化が図ら
れると共に、スタンバイモード時の低消費電流化が図られ、スタンバイモード時以後の電
源安定時において入力電圧の信号Ｑ、ＱＢへの変換や信号Ｑ、ＱＢのカウントが安定して
的確に行われるようになる。
【００６３】
即ち、本実施形態のクーロンカウンタ１００の場合、その技術的要点の一つは、クーロ
ンカウンタ１００の内部回路へ外部電源が印加される際、外部電源として印加された電源
電圧を降圧させ、その電源電圧よりも低電圧な第1の電圧、第1の電圧よりも低電圧な第２
の電圧、第２の電圧よりも低電圧な第３の電圧を生成して内部回路の別個な各部へそれぞ
れ印加するクーロンカウンタ１００の内部電源生成方法であると換言できる。また、こう
した内部電源生成方法に適用されるクーロンカウンタ１００の内部電源制御方法は、外部
電源投入時の待機時間を示すスタンバイモード時に外部から与えられる停止コマンドによ
り第1の電圧の印加、並びに第３の電圧の印加を停止すると共に、外部から与えられる降
圧コマンドにより第２の電圧を降圧させる制御を行うものである。更に、内部電源制御方
法として、スタンバイモード時以後に外部から与えられる昇圧コマンドにより第２の電圧
へ昇圧されるように立ち上げた後、第1の電圧を印加するように立ち上げ、次に第３の電
圧を印加するように立ち上げるシーケンスの電源立ち上げ制御を行うものである。
【００６４】
技術的要点のもう一つは、外部電源として電圧値が異なる２系統の電源電圧が印加され
る際、電源電圧のうちの一方を内部回路の一部へ印加される第１の電圧とすると共に、他
方を降圧させて第1の電圧よりも低電圧な第２の電圧、第２の電圧よりも低電圧な第３の
電圧を生成して内部回路の別個な他部へそれぞれ印加するクーロンカウンタ１００の内部
電源生成方法であると換言できる。また、こうした内部電源生成方法に適用されるクーロ
ンカウンタ１００の内部電源制御方法は、外部電源投入時の待機時間を示すスタンバイモ
ード時に外部から与えられる停止コマンドにより第1の電圧の印加が停止されたとき、ス
タンバイモード時に外部から与えられる停止コマンドにより第３の電圧の印加を停止する
と共に、外部から与えられる降圧コマンドにより第２の電圧を降圧させる制御を行うもの
である。更に、内部電源制御方法として、スタンバイモード時以後に外部から与えられる
昇圧コマンドにより第２の電圧へ昇圧されるように立ち上げた後、第1の電圧の印加によ
る立ち上げが終了してから第３の電圧を印加するように立ち上げるシーケンスの電源立ち
上げ制御を行うものである。
このような手法によれば、外部電源として電圧値が同じ電源電圧が印加される場合や電
圧値が異なる電源電圧が印加される場合の何れにおいても、内部回路の各部へ使用目的に
合わせた最適な電圧を印加して低消費電力化、スタンバイモード時の低消費電流化、スタ
ンバイモード時以後の電源安定時での的確な基本動作が行われる。
【００６５】
次に、クーロンカウンタ１００のオフセット値の測定方法について説明する。
図１５は、本発明のクーロンカウンタ１００のオフセット値の測定方法の一例を説明す
るために示した動作処理信号のタイミングチャートである。なお、図１５では、「ＣＬＯ
ＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけ
るクロック動作は例えば図１１と同じである。また、図１５では、オフセット値の測定前
から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示
している。
【００６６】
図１５に示すように、クーロンカウンタ１００のオフセット値の測定を開始するときは
、Ｔｉｍｉｎｇ１（即ち、積分容量Ｃｉ１、Ｃｉ２の放電操作）は行わないで、Ｔｉｍｉ
ｎｇ２から始める。つまり、積分容量Ｃｉ１、Ｃｉ２に蓄積された電荷を保持したまま、
オフセット値の測定を開始する。図１５に示すように、Ｔｉｍｉｎｇ２では、スイッチＳ
１、Ｓ２がオンとなり、他のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２
はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、
Ｖｉｎ−からそれぞれ電気的に離された状態となる。このとき、全差動入力オペアンプ１
の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭと
なる。
【００６７】
次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ
２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電
極は、Ｖｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態に維持され、これら入力側
電極に電位の変化は生じない。即ち、オフセット測定時の入力電圧は０ｍＶに設定される
。その結果、積分容量Ｃｉ１、Ｃｉ２には入力電圧０ｍＶがそれぞれ積分されることとな
る。ここでは、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積
されているため、Ｖｏｕｔ−はＶＣＭより大きい、又は小さい値となる。例えば、Ｖｏｕ
ｔ−はＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっている
ことを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３にフィ
ードバックする。これにより、基準電圧発生回路３において、端子Ｘの電位は５０ｍＶに
設定される。
【００６８】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、スイッチ
Ａ１、Ａ２、Ｂ１、Ｂ２、Ｄ１、Ｄ２がオフとなる。これにより、基準電圧ＶＲＥＦのサ
ンプリング動作が行われ、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では
、スイッチＤ１、Ｄ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｓ
１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５
０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０
”が生じる。その結果、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０
となる。
【００６９】
次に、２回目のＴｉｍｉｎｇ２では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極は
Ｖｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となり、Ｖｏｕｔ−とＶｏｕｔ＋
は再びＶＣＭとなる。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１、Ｃｓ２の入
力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態にあるため、積分容量
Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。その結果、Ｖｏｕｔ−は例えば
ＶＣＭ＋３０となる。また、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを
確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３にフィードバック
する。これにより、基準電圧発生回路３において、端子Ｘの電位は−５０ｍＶに設定され
る。
【００７０】
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖ
ｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の
出力側電極はＶＣＭ＋５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧−５０
ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋３０に“−
５０”が足されて、ＶＣＭ−２０となる。
【００７１】
以下同様の手順で、例えば、３回目、４回目〜８１９２回目までＴｉｍｉｎｇ２〜５を
繰り返す。そして、８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号Ｑ
Ｂ（−１）のカウント値が、１回変換時間当たりのオフセット値である。ここで、全差動
入力オペアンプ１やコンパレータ５のオフセットが完全にゼロ、又は、ゼロに近い場合は
、信号Ｑと信号ＱＢがそれぞれ４０９６ずつカウントされ、オフセット値は０（＝４０９
６−４０９６）となる。また、全差動入力オペアンプ１やコンパレータ５のオフセットが
大きいほど、オフセット値も大きくなる。このように、内部カウンタ１１で測定されたオ
フセット値は、内部カウンタ１１から出力されて、レジスタ２０に保持される。
そして、上述したように、このオフセット値がＣＭＲ１７から出力される「１回変換時
間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」
とのオフセット補正に用いられる。
【００７２】
以下はクーロンカウンタ１００のオフセット補正方法を説明する。まず、ＣＭＲ１７に
対するオフセット補正方法について説明する。例えば、ＣＭＲ１７から出力される「１回
変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオ
フセット値が１０の場合は、オフセットの影響により信号Ｑが信号ＱＢよりも１０多くカ
ウントされている。従って、オフセット補正として「１回変換時間当たりのカウント値」
６７２６から１０の減算を行う。これにより、オフセット補正後の「１回変換時間当たり
のカウント値」は６７１６（＝６７２６−１０）となる。また逆に、ＣＭＲ１７から出力
される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持
されているオフセット値が−１０の場合は、信号Ｑが信号ＱＢよりも１０少なくカウント
されているので、カウント値に対して１０の加算を行う。これにより、オフセット補正後
の「１回変換時間当たりのカウント値」は６７３６（＝６７２６＋１０）となる。
【００７３】
次に、ＡＣＲ１９に対するオフセット補正方法について説明する。例えば、単位時間＝
１回変換時間（約０．８ｓｅｃ）×４０９６回に設定した場合、単位時間当たりのオフセ
ット値は、（１回変換時間当たりの）オフセット値を４０９６で割り算し、その値を４０
９６回積算した値となる。つまり、「単位時間当たりのオフセット値」＝「１回変換時間
当たりのオフセット値」となる。従って、例えば、ＡＣＲ１９から出力される「単位時間
当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット
値が１０の場合は、カウント値に対して１０の減算を行う。これにより、オフセット補正
後の「単位時間当たりのカウント値」は６７９３（＝６８０３−１０）となる。また逆に
、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレ
ジスタ２０で保持されているオフセット値が−１０の場合は、カウント値に対して１０の
加算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６８１
３（＝６８０３＋１０）となる。
【００７４】
なお、オフセット値は、半導体チップの製造バラツキや温度などにより変化する。従っ
て、例えば、１回変換時間×１０２４回（≒０．８ｓｅｃ×１０２４≒１５ｍｉｎ）毎に
、オフセット値の測定を行ってその値をレジスタ２０に保持しておくことが好ましい。こ
れにより、最新のオフセット値を「１回変換時間当たりのオフセット値」と「単位時間当
たりのカウント値」とにそれぞれ反映させることができる。
【００７５】
以上のように、本発明の実施形態のクーロンカウンタ１００によれば、特許文献１に開
示された従来例とは異なり、コンパレータ５から出力される信号Ｑ、ＱＢの出力数（即ち
、パルス数）は入力電圧に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数
である。このため、反転ブロックは不要であり、回路規模の縮小化が可能である他、外部
電源として電圧値が同じ電源電圧が印加される場合と電圧値が異なる電源電圧が印加され
る場合との何れにおいても、内部回路へ使用目的に合わせた最適な電圧を印加して低消費
電力化を図ることができ、チップサイズの小型化並びに低消費電力化が図られる。また、
スタンバイモード時の低消費電流化、スタンバイモード時以後の電源安定時での的確なカ
ウント動作が図られる。
【００７６】
また、特許文献１に開示された従来例では、１変換時間ごとに内部容量の両端をショー
トして放電させているため、１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）
以下の僅かな電池充放電電流を検知することはできない。これに対して、本発明の実施形
態では、ＩＣ部５０の動作開始時（即ち、Ｔｉｍｉｎｇ１のとき）に、積分容量Ｃｉ１、
Ｃｉ２の両端を一度ショートさせるだけである。変換時間ごとに積分容量Ｃｉ１、Ｃｉ２
の両端をショートさせる必要はない。従って、カウント動作中に１ＬＳＢ以下の充放電の
電流が流れていても、積分容量Ｃｉ１、Ｃｉ２に少しずつ電荷が溜まり続け、それが１Ｌ
ＳＢ分の電荷まで溜まれば信号Ｑ、ＱＢのカウント値として出力される。このため、１Ｌ
ＳＢ以下の僅かな電流も検知可能である。
【００７７】
さらに、本実施形態のクーロンカウンタ１００のオフセット値の測定方法及びオフセッ
ト値の補正方法によれば、外部電源として電圧値が同じ電源電圧が印加される場合と電圧
値が異なる電源電圧が印加される場合（低電圧な電源電圧がＡ／Ｄ変換回路３０に印加さ
れる場合）との何れにおいても、内部回路へ使用目的に合わせた最適な電圧を印加して低
消費電力化、スタンバイモード時の低消費電流化、スタンバイモード時以後の電源安定時
での的確なカウント動作を図られるようにした上、入力電圧が０Ｖのときのカウント値（
即ち、オフセット値）を測定することができる他、レジスタ２０によりオフセット値が保
持されるので、コンパレータ５から出力されるカウント値に対してオフセット補正するこ
とができ、オフセット値を含まないカウント値を出力することができる。即ち、ＣＭＲ１
７、ＡＣＲ１９から出力されるカウント値はオフセット値を含むが、その後、オフセット
補正によりこれらのカウント値からオフセット値が取り除かれる。従って、誤差の少ない
カウント値を最終的なカウント値として外部に出力することができる。
上記図１５では、Ｔｉｍｉｎｇ２〜５の間、スイッチＡ１、Ａ２、Ｂ１、Ｂ２をオフに
して、オフセット値の測定を行う場合について説明した。しかしながら、オフセット値の
測定方法はこれに限られることはない。例えば、図１６に示すようなスイッチ操作により
、オフセット値を測定しても良い。
【００７８】
図１６は、クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために
示した処理信号のタイミングチャートである。なお、図１６では、「ＣＬＯＣＫ」「「Ｃ
ＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動
作は例えば図１２で説明した場合と同じである。また、図１５と同様に、図１６でも、オ
フセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を
例にＶｏｕｔ−を示している。
【００７９】
図１６に示すように、オフセット値の測定はＴｉｍｉｎｇ２から始める。Ｔｉｍｉｎｇ
２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチＢ１、Ｂ２、Ｃ１
、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力
側電極にはそれぞれＶｉｎ＋、Ｖｉｎ−が印加され、その出力側電極にはＶＣＭが印加さ
れる。また、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側
の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。なお、図１６に示すように、ここでは、Ｔｉ
ｍｉｎｇ２からＴｉｍｉｎｇ３に移行するまでの短期間（例えば、２０μｓｅｃ）に、ス
イッチＡ１、Ａ２はオンからオフとなる。
【００８０】
次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２が再度オンとなり、スイッチＢ１、Ｂ
２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。このとき、サンプリング容量Ｃ
ｓ１、Ｃｓ２の入力側電極にはＶｉｎ＋、Ｖｉｎ−が印加されるので、その電位はＴｉｍ
ｉｎｇ１のときと同じ値となる。従って、サンプリングされる入力電圧は実質的に０ｍＶ
となり、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。図１６では、
オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合
を想定しているので、Ｖｏｕｔ−は例えばＶＣＭ−２０となる。また、コンパレータ５は
、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢ
の出力を基準電圧発生回路３にフィードバックする。これにより、基準電圧発生回路３に
おいて、端子Ｘの電位は５０ｍＶに設定される。
【００８１】
Ｔｉｍｉｎｇ４、５のスイッチ操作は図１５で説明した場合と同じである。即ち、Ｔｉ
ｍｉｎｇ４では、基準電圧ＶＲＥＦのサンプリング動作が行われるので、Ｖｏｕｔ−は再
びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極は
ＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した
電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、
ＶＣＭ＋３０となる。
【００８２】
以下同様の手順で、例えば、２回目、３回目〜８１９２回目までＴｉｍｉｎｇ２〜５を
繰り返す。上述した一例の場合と同様、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−
≧ＶＣＭとなっているときは信号Ｑを出力すると共に、端子Ｘの電位を−５０ｍＶに設定
する。また、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−＜ＶＣＭとなっているとき
は信号ＱＢを出力すると共に、端子Ｘの電位を５０ｍＶに設定する。そして、Ｔｉｍｉｎ
ｇ２〜５を８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１
）のカウント値が、１回変換時間当たりのオフセット値である。
【００８３】
このように、図１６のＴｉｍｉｎｇ２、３で、スイッチＡ１、Ａ２を２回続けてオンす
ることにより、それぞれ入力電圧０ｍＶを作り出している。従って、入力電圧０ｍＶ時の
Ｖｏｕｔ−を出力することができ、このときの信号Ｑ，ＱＢのカウント値をオフセット値
として測定することができる。
なお、先の図１５を参照して説明したオフセット値の測定方法の一例と、図１６を参照
して説明したオフセット値の測定方法の他例は、基本的に、サンプリング容量Ｃｓ１、Ｃ
ｓ２でサンプリングされる電圧を一定にすることで、システムＳの側で電圧を制御しなく
ても、入力電圧０ｍＶを作り出すという点で同じである。しかしながら、一例の方は他例
の場合と比べて大きな利点がある。それは、一例の方では、センス抵抗Ｒｓとサンプリン
グ容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、サンプリング期間中にセンス抵
抗Ｒｓの両端の電位が変化した場合でも、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極
には影響が生じないという点である。
【００８４】
即ち、他例の方では、Ｔｉｍｉｎｇ２（１回目のスイッチＡ１、Ａ２をオン）とＴｉｍ
ｉｎｇ３（２回目のスイッチＡ１、Ａ２をオン）との間の僅かな時間に、センス抵抗Ｒｓ
を流れる電流が変化すると、入力電圧が０ｍＶから変化してしまう。このため、センス抵
抗Ｒｓを流れる電流の変化が大きい場合は、オフセット値を正確に測定することができな
い可能性がある。これに対して、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ
１、Ｃｓ２との間は電気的に離れているので、センス抵抗Ｒｓの電流変化に関わりなく、
入力電圧を０ｍＶに維持することができる。従って、オフセット値をより正しく測定する
ことができる。
【００８５】
なお、オフセット値の測定方法の他例によりオフセット値を測定するステップと、測定
されたオフセット値をレジスタ２０で保持するステップと、入力電圧に応じてコンパレー
タ５から出力されるカウント値に対して、レジスタ２０で保持されているオフセット値を
反映させるステップとを含むようにオフセット値の補正を実行した場合においても、一例
で説明した場合と同様に、外部電源として電圧値が同じ電源電圧が印加される場合と電圧
値が異なる電源電圧が印加される場合（低電圧な電源電圧がＡ／Ｄ変換回路３０に印加さ
れる場合）との何れにおいても、内部回路へ使用目的に合わせた最適な電圧を印加して低
消費電力化、スタンバイモード時の低消費電流化、スタンバイモード時以後の電源安定時
での的確なカウント動作を図られるようにした上、コンパレータ５から出力されるカウン
ト値をオフセット補正することができ、オフセット補正された誤差の少ないカウント値を
出力することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施形態に係るクーロンカウンタ１００とシステムＳとの関係を示す図。
【図２】入力電圧とカウント値との関係を示す図。
【図３】図１に示すクーロンカウンタ１００のＩＣ部５０の回路構成を例示した図である。
【図４】実施形態に適用される一例に係る内部電源生成回路３２の概略構成を示した回路ブロック図である。
【図５】実施形態に適用される他例に係る内部電源生成回路４２の概略構成を示した回路ブロック図である。
【図６】図４に示した内部電源生成回路３２の細部構成を例示した回路図である。
【図７】図６に示した内部電源生成回路３２に備えられるオペアンプＯＰ２の細部構成を例示した回路図である。
【図８】図４に示す内部電源生成回路３２の応用例に係る概略構成を示したものである。
【図９】図５に示す内部電源生成回路３３の応用例に係る概略構成を示したものである。
【図１０】図８に示した内部電圧生成回路３２、並びに図９に示した内部電圧生成回路３３に適用される電源立ち上げ機能のシーケンスを示したものである。
【図１１】図３に示すＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。
【図１２】図３に示すＩＣ部５０に備えられるスイッチの動作例を示したタイミングチャートである。
【図１３】入力電圧の信号Ｑ，ＱＢへの変換方法を示した図である。
【図１４】信号Ｑ，ＱＢのカウント方法を示す図である。
【図１５】クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。
【図１６】クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した動作処理信号のタイミングチャートである。
【符号の説明】
【００８７】
１  全差動入力オペアンプ、３  基準電圧発生回路（ＶＲＥＦ）、５  コンパレータ、
１０  ロジック回路、１１  内部カウンタ、１３  分周器、１５  更新パルス発生器、１
７  ＣＭＲ、１８  演算回路、１９  ＡＣＲ、２０  レジスタ、３０  Ａ／Ｄ変換回路、
３１  発振回路、３２、３３  内部電源生成回路、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２
、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２  スイッチ、Ｃｓ１、Ｃｓ２  サン
プリング容量、Ｃｉ１、Ｃｉ２  積分容量、ＯＰ１〜ＯＰ３  オペアンプ、Ｒ１、Ｒ２  
抵抗器、Ｔｒ１〜Ｔｒ３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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