(57)【要約】【課題】ゲート容量とゲート抵抗の両方を小さく抑えることのできるフィン構造を有する半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、コンタクト領域を介して連続的に接続され、閉ループ構造を構成する複数のフィンと、前記半導体基板上の、前記閉ループ構造を構成する複数のフィンに囲まれた位置に配置されたゲートコンタクト領域と、前記複数のフィンのそれぞれの両側面をゲート絶縁膜を介して挟むように形成され、それぞれが前記ゲートコンタクト領域に接続された複数のゲート電極と、前記複数のフィンの前記ゲート電極に挟まれた領域の両側の領域および前記コンタクト領域に含まれるソース・ドレイン領域と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、コンタクト領域を介して連続的に接続され、閉ループ構造を構成する複数のフィンと、
前記半導体基板上の、前記閉ループ構造を構成する複数のフィンに囲まれた位置に配置されたゲートコンタクト領域と、
前記複数のフィンのそれぞれの両側面をゲート絶縁膜を介して挟むように形成され、それぞれが前記ゲートコンタクト領域に接続された複数のゲート電極と、
前記複数のフィンの前記ゲート電極に挟まれた領域の両側の領域および前記コンタクト領域に含まれるソース・ドレイン領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記複数のフィンは、互いに前記コンタクト領域を介して接続された多重の前記閉ループ構造を構成し、
前記複数のゲート電極は、それぞれが前記閉ループ構造の数に等しい数の前記フィンに対応して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極、前記コンタクト領域、および前記フィンは偶数個形成されることを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記ゲート電極および前記コンタクト領域が４個形成され、前記閉ループ構造は四角形状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記閉ループ構造は正多角形であり、前記ゲートコンタクト領域は前記閉ループ構造の中心に位置することを特徴とする請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ゲート電極による電流の制御性を高めるために、チャネル領域をゲート電極で挟んだ構造を有するダブルゲート型トランジスタの１つに、フィン構造を有するトランジスタであるＦｉｎＦＥＴ（Fin Field Effect Transistor）がある。ＦｉｎＦＥＴにおいては、完全空乏型のチャネル構造を形成する必要があるため、フィンの幅を薄くすることが重要である。
【０００３】
しかし、フィンの幅を薄くすることは、ゲート幅を狭めることにもなるため、十分な駆動電流が得られない場合がある。この問題を解決するために、平行に配置した複数のフィンを形成し、実質的なゲート幅を大きくしたＦｉｎＦＥＴが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００７−１０３４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート容量とゲート抵抗の両方を小さく抑えることのできるフィン構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、コンタクト領域を介して連続的に接続され、閉ループ構造を構成する複数のフィンと、前記半導体基板上の、前記閉ループ構造を構成する複数のフィンに囲まれた位置に配置されたゲートコンタクト領域と、前記複数のフィンのそれぞれの両側面をゲート絶縁膜を介して挟むように形成され、それぞれが前記ゲートコンタクト領域に接続された複数のゲート電極と、前記複数のフィンの前記ゲート電極に挟まれた領域の両側の領域および前記コンタクト領域に含まれるソース・ドレイン領域と、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、ゲート容量とゲート抵抗の両方を小さく抑えることのできるフィン構造を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の斜視図である。また、図２は、図１の切断線II−IIにおける断面を矢印の方向に見た断面図である。また、図３は、図１の切断線III−IIIにおける断面を矢印の方向に見た断面図である。
【０００８】
半導体装置１は、半導体基板２と、半導体基板２上に形成された絶縁膜３と、絶縁膜３上に形成され、４つのコンタクト２１領域を介して連続的に接続されることにより閉ループ構造を構成する４つのフィン２０と、閉ループ構造を構成する４つのフィン２０に囲まれた位置に配置されたゲートコンタクト領域１１と、４つのフィンのそれぞれの両側面をゲート絶縁膜１２を介して挟むように形成され、それぞれがゲートコンタクト領域１１に接続された４つのゲート電極１０と、フィン２０の上面とゲート電極１０との間に形成されたキャップ層１７と、ゲート電極１０の側面に形成されたゲート側壁１４と、ゲート電極１０の上部に形成されたシリサイド層１６とを有して概略構成される。
【０００９】
なお、簡単のため、図１においては、金属層１０ａ、半導体層１０ｂ、ゲート側壁１４、シリサイド層１６、ソース領域２２ａおよびドレイン領域２２ｂの図示を省略してある。
【００１０】
半導体基板２には、Ｓｉ基板、ＳｉＧｅ基板等を用いることができる。
【００１１】
絶縁膜３は、素子分離領域としての機能を有し、ＳｉＯ２等の絶縁材料からなる。
【００１２】
フィン２０は、単結晶Ｓｉ、単結晶ＳｉＧｅ等からなる。また、フィン２０は、ゲート電極１０に囲まれた領域の両側に、ソース領域２２ａおよびドレイン領域２２ｂを含む。ゲート電極１０に囲まれ、ソース領域２２ａとドレイン領域２２ｂに挟まれた領域は、チャネル領域として働く。
【００１３】
ソース領域２２ａとドレイン領域２２ｂに含まれる導電型不純物は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物が用いられる。
【００１４】
コンタクト領域２１は、フィン２０と同じ材料からフィン２０と一体に形成され、ソース領域２２ａまたはドレイン領域２２ｂの一部を含む。そして、ソース領域２２ａまたはドレイン領域２２ｂに接続されるコンタクトプラグ（図示しない）を接続する領域として働く。
【００１５】
ゲート電極１０は、ＴｉＮ、ＴａＣ等からなる金属層１０ａと、金属層１０ａ上に形成された、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等からなる半導体層１０ｂを有する。半導体層１０ｂに含まれる導電型不純物には、ｐ型トランジスタの場合はｐ型不純物、ｎ型トランジスタの場合はｎ型不純物が用いられる。
【００１６】
また、ゲート電極１０は金属層１０ａを含まずに半導体層１０ｂだけで構成されてもよい。また、この場合、ゲート電極１０は、半導体層１０ｂを完全にシリサイド化したフルシリサイド電極であってもよい。
【００１７】
また、金属層１０ａの材料には、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等を用いることもでき、ゲート電極１０は半導体層１０ｂを含まずに金属層１０ａだけで構成されるメタルゲート電極であってもよい。メタルゲート電極が用いられる場合は、シリサイド層１６は形成されない。
【００１８】
シリサイド層１６は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなり、ゲート電極１０の半導体層１０ｂの上部に形成される。
【００１９】
ゲート絶縁膜１２は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００２０】
キャップ層１７は、ＳｉＮ等の絶縁材料からなり、フィン２０形成のためのＲＩＥ（Reactive Ion Etching）に用いるマスク等としての役割を有する。なお、キャップ層１７を設けず、フィン２０の上層にもゲート絶縁膜１２を設け、フィン２０の上面にもチャネルが形成されるような構成としてもよい。
【００２１】
ゲート側壁１４は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２２】
（第１の実施の形態の効果）
図４（ａ）、（ｂ）は、比較例としての複数のフィンを有する半導体装置の断面図である。図４（ａ）、（ｂ）に示した半導体装置１００、２００の断面は、図２に示した本実施の形態に係る半導体装置１の断面に対応している。
【００２３】
図４（ａ）に示した半導体装置１００は、本実施の形態に係る半導体装置１と同様に４つのフィンを有するが、ソース領域とドレイン領域が１組である点において、半導体装置１と異なる。その他の構成は、本実施の形態に係る半導体装置１と同様である。
【００２４】
図４（ｂ）に示した半導体装置２００は、本実施の形態に係る半導体装置１と同様に４つのフィンを有するが、１つのゲート電極に対して１つのゲートコンタクト領域が形成されている点において、半導体装置１と異なる。なお、半導体装置２００の４つのゲートコンタクト領域２１１は、互いに電気的に接続されている。その他の構成は、本実施の形態に係る半導体装置１と同様である。
【００２５】
本実施の形態に係る半導体装置１、図４（ａ）に示した比較例としての半導体装置１００、および図４（ｂ）に示した比較例としての半導体装置２００について、電流利得遮断周波数ｆＴと電力利得遮断周波数ｆｍａｘのシミュレーション計算を行った。
【００２６】
電流利得遮断周波数ｆＴとは、トランジスタの出力電流と入力電流の比である電流利得が１となるときの周波数をいい、この値が高いほどトランジスタのスイッチ動作が高速になる。電流利得遮断周波数ｆＴは、以下の式で表すことができる。
【数１】
2009130036.tif 000003
【００２７】
ここで、ｇｍはトランスコンダクタンスであり、Ｃｉｎはゲート入力容量である。なお、ゲート入力容量Ｃｉｎは、ゲート電極とフィン、基板等の間の部材に発生する寄生容量、ゲート電極とフィン、基板等の間のフリンジ容量、オーバーラップ容量等を含む全てのゲート入力容量を合計したものである。すなわち、電流利得遮断周波数ｆＴは、ゲート入力容量Ｃｉｎを見積もることにより求めることができる。
【００２８】
電力利得遮断周波数ｆｍａｘとは、トランジスタの出力電力と入力電力の比である電力利得が１となるときの周波数をいい、電流利得遮断周波数ｆＴと同様に、この値が高いほどトランジスタのスイッチ動作が高速になる。電力利得遮断周波数ｆｍａｘは、以下の式で表すことができる。
【数２】
2009130036.tif 000004
【００２９】
ここで、Ｒｇはゲート抵抗であり、Ａは比例定数である。すなわち、電力利得遮断周波数ｆｍａｘは、ゲート抵抗Ｒｇを見積もることにより、電流利得遮断周波数ｆＴの値を用いて求めることができる。
【００３０】
シミュレーション計算の条件は、以下の通りである。半導体装置１はゲート長が２０ｎｍのｎ型トランジスタであるとした。また、各部の構成は、絶縁層３は厚さが１４５ｎｍのＳｉＯ２膜、キャップ層１７は高さが５０ｎｍのＳｉＮ膜、フィン２０は高さが５０ｎｍの単結晶Ｓｉ、ゲート絶縁膜１２は酸化膜換算膜厚（EOT）が１ｎｍのＳｉＯＮ膜、金属層１０ａは厚さが５０ｎｍ、抵抗率が８４μΩ・ｃｍのＴｉＮ膜、半導体層１０ｂは高さが９０ｎｍ、抵抗率が５０００μΩ・ｃｍの多結晶Ｓｉ、シリサイド層１６は厚さが５０ｎｍ、抵抗率が２０〜２５μΩ・ｃｍのＮｉＳｉ膜、であるとした。また、半導体装置１００のフィン２０のピッチは５０ｎｍであるとした。
【００３１】
以下の表１に、各半導体装置の電流利得遮断周波数ｆＴと電力利得遮断周波数ｆｍａｘの計算結果を示す。
【表１】
2009130036.tif 000005
【００３２】
表１からわかるように、半導体装置１は、半導体装置１００と比較して電力利得遮断周波数ｆｍａｘの値が大きい。これは、半導体装置１においては、ゲートの入力部分であるゲートコンタクト領域１１と各フィン２０との間の平均距離が、半導体装置１００におけるゲートコンタクト領域１１１と各フィン１２０との間の平均距離よりも短く、ゲート抵抗Ｒｇが小さくなるためである。
【００３３】
また、半導体装置１は、半導体装置２００と比較して電流利得遮断周波数ｆＴの値が大きい。これは、半導体装置１においては、ゲートコンタクト領域１１の数が、半導体装置２００におけるゲートコンタクト領域２１１の数よりも少なく、ゲート入力容量Ｃｉｎが小さくなるためである。さらに、電力利得遮断周波数ｆｍａｘは電流利得遮断周波数ｆＴに比例するため、半導体装置１は、半導体装置２００と比較して電力利得遮断周波数ｆｍａｘの値も大きくなる。
【００３４】
以上の結果からわかるように、本実施の形態に係る半導体装置１は、ゲート抵抗Ｒｇとゲート入力容量Ｃｉｎの両方の値を小さく抑えることにより、電流利得遮断周波数ｆＴと電力利得遮断周波数ｆｍａｘの両方を大きくすることができる。
【００３５】
〔第２の実施の形態〕
本発明の第２の実施の形態は、フィン２０が二重の閉ループ構造を構成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００３６】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置の断面図である。なお、同図が示す本実施の形態に係る半導体装置１の断面は、図２が示す第１の実施の形態に係る半導体装置１の断面に対応する。
【００３７】
本実施の形態においては、４つのフィン２０から形成される閉ループ構造が二重に形成され、これらの閉ループ構造は互いにコンタクト領域２１を介して接続される。すなわち、互いに略平行に配置された２つ１組のフィン２０が、４つのコンタクト２１領域を介して連続的に接続されることにより、二重の閉ループ構造を構成する。
【００３８】
ゲート電極１０は、それぞれが２つ１組のフィン２０に対応して形成される。
【００３９】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、フィン２０が二重の閉ループ構造を構成することにより、実質的にゲート幅を大きくして、十分な駆動電流を得ることができる。
【００４０】
なお、フィン２０は、三重以上の閉ループ構造を構成してもよい。
【００４１】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ゲート電極１０が６つあり、フィン２０が六角形の閉ループ構造を構成する点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４２】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置の断面図である。なお、同図が示す本実施の形態に係る半導体装置１の断面は、図２が示す第１の実施の形態に係る半導体装置１の断面に対応する。
【００４３】
本実施の形態においては、６つのフィン２０が、６つのコンタクト２１領域を介して連続的に接続されることにより、六角形の閉ループ構造を構成する。
【００４４】
なお、フィン２０は、六角形以外の多角形の閉ループ構造を構成してもよいが、ソース領域２２ａとドレイン領域２２ｂを交互に配置する必要があるため、ソース領域２２ａとドレイン領域２２ｂを閉ループ構造内に効率的に配置するためには、多角形の角数が偶数、すなわちゲート電極１０、フィン２０、およびコンタクト領域２１の数が偶数であることが好ましい。
【００４５】
また、いずれの場合においても、フィン２０が構成する閉ループ構造は正多角形であり、ゲートコンタクト領域１１が閉ループ構造の中心にあることが好ましい。この場合、ゲートコンタクト領域１１と、各フィン２０のゲート電極１０に挟まれた領域との（ゲート電極１０内を通る）距離がすべて等しくなる。
【００４６】
また、本実施の形態は、第２の実施の形態と組み合わせて、フィン２０が多重の多角形の閉ループ構造を構成してもよい。
【００４７】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、フィン２０が多角形の閉ループ構造を構成する場合であっても、第１の実施の形態と同様の効果を得ることができる。
【００４８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００４９】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態に係る半導体装置の斜視図。
【図２】図１に示した切断線II−IIにおける切断面を図中の矢印の方向に見た断面図。
【図３】図２に示した切断線III−IIIにおける切断面を図中の矢印の方向に見た断面図。
【図４】（ａ）、（ｂ）は、比較例としての複数のフィンを有する半導体装置の断面図。
【図５】第２の実施の形態に係る半導体装置の断面図。
【図６】第３の実施の形態に係る半導体装置の断面図。
【符号の説明】
【００５１】
１  半導体装置。２  半導体基板。１０  ゲート電極。１１  ゲートコンタクト領域。１２  ゲート絶縁膜。２０  フィン。２１  コンタクト領域。２２ａ  ソース領域。２２ｂ  ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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