(57)【要約】【課題】半導体装置における耐圧性能を向上させる。【解決手段】半導体装置１００は、エピタキシャル層３と、エピタキシャル層３に形成されたチャネル領域を含むボディ層４と、ボディ層４と重畳するようにして形成されたソース層６と、ソース層６を囲んでエピタキシャル層３上に形成された環状のゲート絶縁膜１０と、ゲート絶縁膜１０を介して形成されたゲート電極１２と、ボディ層４を囲んでエピタキシャル層３に環状に形成されたドリフト層１４と、ソース層６と対向してエピタキシャル層３表面に形成されたドレイン層と、を備える。ボディ層４は、ゲート幅方向端部においてその境界面がゲート絶縁膜１０の下面に接するように設けられている。また、ゲート絶縁膜１０は、ゲート幅方向端部におけるボディ層４の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部２４を有する。【選択図】図３
2009239111.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層表面に形成されたチャネル領域を含むボディ層と、
前記ボディ層と重畳するようにして前記半導体層表面に形成された第１の不純物拡散領域と、
前記第１の不純物拡散領域を囲んで前記半導体層上に形成された環状のゲート絶縁膜と、
前記チャネル領域上を含む前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ層を囲んで前記半導体層に環状に形成されたドリフト層と、
前記第１の不純物拡散領域と対向して前記半導体層表面に形成された第２の不純物拡散領域と、
を備え、前記ボディ層は、ゲート幅方向端部においてその境界面が前記ゲート絶縁膜の下面に接するように設けられており、
前記ゲート絶縁膜は、ゲート幅方向端部における前記ボディ層の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部を有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記第１の不純物拡散領域を囲むように環状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の下面に接する前記ボディ層の境界面は、略Ｕ字状であり、
前記厚膜部は、前記境界面のコーナー部上に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜の下面に接する前記ボディ層の境界面は、略Ｕ字状であり、
前記厚膜部は、前記境界面に合わせて略Ｕ字状に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記境界面に囲まれた領域において前記ボディ層と重畳するようにして前記半導体層表面に形成された拡散層をさらに備え、
前記厚膜部は、前記拡散層上に設けられていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記半導体層上に形成され、前記境界面よりも外側で前記ゲート絶縁膜と接するフィールド絶縁膜をさらに備え、
前記厚膜部は、ゲート幅方向端部における前記フィールド絶縁膜と接する領域に設けられていることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特にパワー半導体装置に関する。
【背景技術】
【０００２】
パワー半導体装置として、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプのトランジスタが知られている。ＤＭＯＳトランジスタは、二重拡散でソース層とチャネルとなるボディ層が形成されたＭＯＳ電界効果トランジスタであり、電源回路やドライバー回路などに広く用いられている。
【０００３】
ＤＭＯＳトランジスタとしては、横方向に電流を導伝するＬＤ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタがあり、ＬＤＭＯＳトランジスタはたとえば以下の構造を有する（特許文献１参照）。すなわち、たとえばＮ型のエピタキシャル層を備え、エピタキシャル層の表面にＰ型のボディ層が形成されている。ボディ層には、重畳するようにしてＮ型のソース層が形成され、ソース層を囲むように環状のゲート絶縁膜が形成されている。ソース層が形成されずに露出したボディ層上には、ゲート絶縁膜を介して環状のゲート電極が形成されている。また、エピタキシャル層の表面には、ソース層に対向してＮ型のドレイン層が形成されている。ソース層とドレイン層とで挟まれたボディ層の一部は、チャネル領域を形成している。
【０００４】
このようなＤＭＯＳトランジスタでは、高耐圧であることが求められている。これに対し、ゲート長方向におけるボディ層とドレイン層の一部を構成するドリフト層との間にオフセット領域を形成するとともに、オフセット領域上にオフセット領域酸化層を形成することで、降伏電圧を改善する技術が提案されている（特許文献２参照）。
【特許文献１】特開平１０−２３３５０８号公報
【特許文献２】特表２００１−５１３２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の状況において、本発明者は以下の課題を認識するに至った。すなわち、上述の構造のＤＭＯＳトランジスタでは、ゲート幅方向端部において不純物濃度が増加しやすく、電界集中が起こる傾向にある。したがって、ゲート幅方向端部において、耐圧の劣化が生じやすい。また、上述の構造のＤＭＯＳトランジスタでは、ゲート電極のゲート幅方向端部下方にＰ型のボディ層とＮ型のエピタキシャル層あるいはドリフト層との界面が存在する。そのため、ドレイン層に高電圧が印加されると、上述したゲート幅方向端部における不純物濃度の増加により、ゲート電極下部のＰＮ接合部分の電界強度が高くなることで、ゲート幅端部領域においてトランジスタのオフ時に導電が行われてしまうおそれがある。このため、所望の耐圧特性が得られないおそれがある。したがって、ゲート幅方向端部における耐圧特性によって、ＤＭＯＳトランジスタの耐圧特性が律速されてしまう。
【０００６】
本発明は、本発明者によるこのような認識に鑑みてなされたものであり、その目的は、ＤＭＯＳトランジスタなどの半導体装置における耐圧性能を向上させる技術の提供にある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある態様は半導体装置である。この半導体装置は、半導体層と、半導体層表面に形成されたチャネル領域を含むボディ層と、ボディ層と重畳するようにして半導体層表面に形成された第１の不純物拡散領域と、第１の不純物拡散領域を囲んで半導体層上に形成された環状のゲート絶縁膜と、チャネル領域上を含む半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ボディ層を囲んで半導体層に環状に形成されたドリフト層と、第１の不純物拡散領域と対向して半導体層表面に形成された第２の不純物拡散領域と、を備え、ボディ層は、ゲート幅方向端部においてその境界面がゲート絶縁膜の下面に接するように設けられており、ゲート絶縁膜は、ゲート幅方向端部におけるボディ層の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＤＭＯＳトランジスタなどの半導体装置における耐圧性能を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１０】
（実施形態１）
図１は、実施形態１に係る半導体装置１００の概略平面図であり、図２は、図１のＡ−Ａ線に沿った断面図であり、図３は、図１のＢ−Ｂ線に沿った断面図である。実施形態１では、半導体装置１００の一例としてＮチャネル型のＬＤＭＯＳトランジスタを用いて説明する。また、図１では説明のために層間絶縁膜、電極などは省略している。
【００１１】
図１〜図３に示すように、半導体装置１００は、Ｐ型の単結晶のシリコン基板１と、シリコン基板１上に形成されたＮ＋型の埋込半導体層２と、埋込半導体層２上に形成されたＮ−型のエピタキシャル層３（半導体層）とを有する。本実施形態では、エピタキシャル層３は一層であるが、複数のエピタキシャル層が積層されていてもよい。エピタキシャル層３の表面には、Ｐ型不純物が拡散されたＰ型のボディ層４が形成されている。ボディ層４は、Ｐ型不純物の濃度が相対的に低い低濃度層４ａと、低濃度層４ａよりも高濃度で浅く拡散した高濃度層４ｂとからなる２重構造であり、低濃度層４ａで耐圧をもたせ、高濃度層４ｂで閾値の調整をしている。ボディ層４は、ゲート幅方向端部においてその境界面が後述するゲート絶縁膜１０の下面に接するように設けられており、ゲート絶縁膜１０の下面に接する境界面は平面視略Ｕ字状である。ボディ層４には、ボディ層４と重畳するようにして、ボディ層４よりも浅く、高濃度のＮ型不純物が拡散したＮ＋型のソース層６（第１の不純物拡散領域）が形成されている。また、ボディ層４には、ソース層６に隣接して高濃度のＰ型不純物が拡散した、ボディ層４の電位固定用のＰ＋型の拡散層８を有する。ソース層６と拡散層８とはソース電極３０に接続し、同電位となる。ソース層６は拡散層８の周囲に環状に形成されている。また、ソース層６のゲート幅方向端部において、拡散層８はソース層６の外側に位置するとともにボディ層４の境界面に囲まれており、ゲート幅方向両端部における電位の反転を防止している。
【００１２】
ボディ層４の一部を含むエピタキシャル層３上には、ソース層６を囲むように環状のゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は、たとえばシリコン酸化膜であり、その膜厚は、たとえば１２〜２０ｎｍ程度である。また、ソース層６が形成されずに露出したボディ層４の上方には、ゲート絶縁膜１０を介してゲート電極１２が配置されている。本実施形態では、ゲート電極１２はソース層６を囲むように環状に形成されているが、ゲート電極１２の形状は特にこれに限定されず、たとえばソース層６を挟んで２つのゲート電極がゲート幅方向に延在する構成であってもよい。ゲート電極１２は、たとえばポリシリコン膜などからなる。ゲート電極１２は、ゲート長方向の一端がソース層６に隣接し、他端側はゲート絶縁膜１０上から後述するフィールド絶縁膜２２の一部上に延在している。ゲート電極１２の下方に位置し、ソース層６と後述するドレイン層２０とで挟まれた、ソース層６が形成されずに露出したボディ層４の一部は、チャネル領域ＣＨを形成している。
【００１３】
また、エピタキシャル層３の表面には、ボディ層を囲むようにエピタキシャル層３よりも高濃度のＮ型不純物が拡散された、環状でＮ−型のドリフト層１４が形成されている。ドリフト層１４には、後述するＮ＋型のドレインコンタクト層１８を覆うように、ドリフト層１４よりも高濃度のＮ型不純物が拡散されたＮ型のＮウェル層１６が形成されている。Ｎウェル層１６の表面には、さらに高濃度のＮ型不純物が拡散されたＮ＋型のドレインコンタクト層１８が形成されており、Ｎウェル層１６およびドレインコンタクト層１８がそれぞれドレイン層２０（第２の不純物拡散領域）を構成している。Ｎウェル層１６はドレイン層２０における電界集中を緩和するために設けられている。ドリフト層１４はソース層６とドレインコンタクト層１８との間にも位置し、ドリフト層１４上を含むエピタキシャル層３上には、ＬＯＣＯＳ法などにより形成された厚いフィールド絶縁膜２２が形成されている。図２に示すように、フィールド絶縁膜２２はゲート絶縁膜１０と接しており、特にゲート長方向端部においては、ボディ層４の境界面よりも外側でゲート絶縁膜１０と接している。フィールド絶縁膜２２の膜厚は、たとえば２５０〜１０００ｎｍ程度である。
【００１４】
ここで、図３に示すように、ゲート絶縁膜１０は、ゲート幅方向端部Ｅにおいて、ボディ層４の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域ＣＨ上部よりも膜厚の厚い厚膜部２４を有する。ここでゲート絶縁膜１０のゲート幅方向端部Ｅは、図１に示すように、ゲート絶縁膜１０の非活性領域に延在する部分である。厚膜部２４の厚さは、目標耐圧によっても異なるが、たとえば８０〜１５０ｎｍ程度である。厚膜部２４を設ける位置は、電界が集中する領域であり、たとえばゲート幅方向端部Ｅにおけるフィールド絶縁膜２２と接する領域に厚膜部２４が設けられる。本実施形態では、ゲート絶縁膜１０のゲート幅方向端部Ｅにおける拡散層８よりも端部側のフィールド絶縁膜２２と接する領域に厚膜部２４を設けている。半導体装置１００では、ゲート幅方向端部Ｅにおいてドリフト層１４などの不純物濃度が増加しやすく、また、ゲート電極１２とドレイン層２０とによって、ボディ層４の境界面領域において電界集中が起こる傾向にある。本実施形態では、この領域上にあるゲート絶縁膜１０の少なくとも一部に厚膜部２４を設けることで電界集中を緩和しており、その結果、半導体装置１００の耐圧性を向上させることができる。
【００１５】
上述のように形成したトランジスタには、図２および図３に示すように、層間絶縁膜２６が形成されている。層間絶縁膜２６は、たとえばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などからなる。層間絶縁膜２６には、コンタクトホール２７、２８、２９が形成されている。コンタクトホール２７、２８、２９には、たとえばアルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜などからなるアルミ合金膜が選択的に形成され、ソース電極３０、ゲート電極配線層３２、ドレイン電極３４が形成されている。
【００１６】
なお、厚膜部２４は、図４（Ａ）、（Ｂ）に示すように、ゲート絶縁膜１０のゲート幅方向端部Ｅにおける拡散層８よりも端部側の全体に設けてもよい。これによれば、ゲート幅方向端部Ｅにおいて発生する電界集中をより効果的に緩和することができる。また、厚膜部２４の面積が広いため、ボディ層４の拡散範囲の自由度を高めることができる。図４（Ａ）、（Ｂ）は、厚膜部２４の存在領域を説明するための概略図であり、図４（Ａ）は半導体装置１００の概略平面図であり、図４（Ｂ）は図４のＢ−Ｂ線に沿った断面図である。なお、図４（Ａ）、（Ｂ）では、シリコン基板１、埋込半導体層２、層間絶縁膜、電極などは適宜省略している。
【００１７】
続いて、実施形態１に係る半導体装置１００の製造方法について説明する。
図５（Ａ）、（Ｂ）〜図１２（Ａ）、（Ｂ）は、半導体装置１００の製造方法を示す工程断面図である。各図において、（ｉ）は図１のＡ−Ａ線に沿った断面図、（ｉｉ）は図１のＢ−Ｂ線に沿った断面図である。
まず、図５（Ａ）に示すように、Ｐ型の単結晶半導体基板として、たとえばＰ型の単結晶のシリコン基板１が用意される。
【００１８】
次に、図５（Ｂ）に示すように、シリコン基板１の表面にアンチモン（Ｓｂ）あるいはヒ素（Ａｓ）などのＮ型不純物が高濃度にイオン注入、あるいは塗布された後、拡散してＮ＋型の埋込半導体層２が形成される。
【００１９】
次に、図６（Ａ）に示すように、埋込半導体層２の表面にＮ型のエピタキシャル層３がエピタキシャル成長される。その際、埋込半導体層２は、エピタキシャル成長の際の加熱によって拡散する。
【００２０】
次に、図６（Ｂ）に示すように、エピタキシャル層３の表面にシリコン酸化膜７１とシリコン窒化膜７２とが成膜され、公知のフォトリソグラフィ技術によって、その上に所定パターンのレジスト８１が形成される。そして、レジスト８１をマスクとしたエッチングによりドリフト層形成領域のシリコン酸化膜７１およびシリコン窒化膜７２が選択的に除去される。なお、シリコン酸化膜７１は除去されずに残っていてもよい。
【００２１】
次に、図７（Ａ）に示すように、レジスト８１をマスクとして、リン（Ｐ）あるいはヒ素のイオン注入により、エピタキシャル層３の表面にドリフト層１４が形成される。なお、図中ではイオン注入時に用いられるスクリーン酸化膜は図示を省略している。また、シリコン酸化膜７１が除去されずに残っている場合には、このシリコン酸化膜７１をスクリーン酸化膜として用いることができる。
【００２２】
次に、図７（Ｂ）に示すように、レジスト８１が除去された後、シリコン窒化膜７２をマスクとしてエピタキシャル層３の表面が熱酸化されてフィールド絶縁膜２２が形成され、シリコン窒化膜７２が除去される。その際、エピタキシャル層３の熱酸化によって、ドリフト層１４がエピタキシャル層３へと拡散する。
【００２３】
次に、図８（Ａ）に示すように、公知のフォトリソグラフィ技術によって、ボディ層４形成領域を除いた酸化膜上にレジスト８２が形成される。そして、レジスト８２をマスクとし、シリコン酸化膜７１をスクリーン酸化膜としてボロン（Ｂ）がイオン注入され、エピタキシャル層３の表面にボディ層４を構成する低濃度層４ａが形成される。また、工程図は省略するが、レジスト８２の形成に先立って公知のフォトリソグラフィ技術によって所定パターンのレジストが形成されるとともに、該レジストをマスクとしてＮ型不純物がイオン注入され、ドリフト層１４の表面にＮ型のＮウェル層１６が形成されている。
【００２４】
次に、図８（Ｂ）に示すように、レジスト８２が除去された後、シリコン酸化膜７１が除去されるとともに、熱酸化によってエピタキシャル層３の表面に厚膜部２４が形成される。厚膜部２４を形成するためのエピタキシャル層３の熱酸化は、たとえば高耐圧ＭＯＳトランジスタなどの他のデバイスにおけるゲート酸化膜形成時の熱酸化を利用して行われる。
【００２５】
次に、図９（Ａ）に示すように、公知のフォトリソグラフィ技術によって、厚膜部２４およびフィールド絶縁膜２２の上に所定パターンのレジスト８３が形成され、レジスト８３をマスクとしたエッチングにより厚膜部２４が選択的に除去される。これにより、所定の領域に厚膜部２４が形成される。レジスト８３のパターンを変更することで、所望の領域に厚膜部２４を形成することができる。
【００２６】
次に、図９（Ｂ）に示すように、レジスト８３が除去された後、エピタキシャル層３の表面の熱酸化によって、ゲート絶縁膜１０が形成される。
【００２７】
次に、図１０（Ａ）に示すように、エピタキシャル層３の上にゲート絶縁膜１０、厚膜部２４、およびフィールド絶縁膜２２を介して、たとえば化学気相成長法（ＣＶＤ法）などによりポリシリコン膜が堆積する。そして、公知のフォトリソグラフィ技術によって、ゲート電極形成領域を覆うように所定パターンのレジスト８４が形成され、レジスト８４をマスクとしたエッチングによりポリシリコン膜が選択的に除去されてゲート電極１２が形成される。
【００２８】
次に、図１０（Ｂ）に示すように、レジスト８４が除去された後、公知のフォトリソグラフィ技術によって、ボディ層４を除いた領域に所定パターンのレジスト８５が形成される。そして、レジスト８５およびゲート電極１２をマスクとして低濃度層４ａにボロンがイオン注入され、低濃度層４ａよりも浅く拡散して、Ｐ型の高濃度層４ｂが形成される。これによりボディ層４が形成され、高濃度層４ｂによってボディ層４における閾値電圧Ｖｔが調整される。
【００２９】
次に、図１１（Ａ）に示すように、レジスト８５が除去された後、公知のフォトリソグラフィ技術によって、ボディ層形成領域の一部を除いた領域に所定パターンのレジスト８６が形成される。そして、レジスト８６をマスクとしてボディ層４に高濃度のボロンがイオン注入され、Ｐ＋型の拡散層８が形成される。なお、工程図は省略するが、レジスト８６の除去後に低濃度にドープされたドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）領域を形成し、ゲート電極１２の側面に図示しないサイドウォールが形成される。
【００３０】
次に、図１１（Ｂ）に示すように、レジスト８６が除去された後、公知のフォトリソグラフィ技術によって、ソース層およびドレインコンタクト層形成領域を除いた領域に所定パターンのレジスト８７が形成される。そして、レジスト８７、ゲート電極１２および図示しないサイドウォールをマスクとして高濃度のヒ素がイオン注入され、Ｎ＋型のソース層６およびドレインコンタクト層１８がセルフアラインに形成される。
【００３１】
次に、図１２（Ａ）に示すように、レジスト８７が除去されて、半導体装置１００が形成される。また、図１２（Ｂ）に示すように、次のような配線処理が施される。すなわち、エピタキシャル層３上にたとえばＢＰＳＧ膜、ＳＯＧ膜、ＮＳＧ膜などからなる層間絶縁膜２６が形成される。そして、層間絶縁膜２６に、公知のフォトリソグラフィ技術によって、たとえばＣＨＦ３、またはＣＦ４系のガスを用いたドライエッチングにより、コンタクトホール２７、２８、２９が形成される。コンタクトホール２７、２８、２９には、たとえばアルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜などからなるアルミ合金膜が選択的に形成され、ソース電極３０、ゲート電極配線層３２、ドレイン電極３４が形成される。
【００３２】
以上の工程によって、半導体装置１００が形成される。なお、ゲート電極１２への不純物のドーピングが必要な場合には、図１０（Ａ）に示すポリシリコン膜が堆積した時点でイオン注入によって行ってもよいし、ドーパントを含むガスでの熱処理によって行ってもよい。あるいは図１１（Ｂ）に示すソース層６およびドレインコンタクト層１８を形成するための高濃度ヒ素イオン注入時に、同時にイオン注入することで行ってもよい。
【００３３】
図１３は、従来例の半導体装置と実施形態１に係る半導体装置１００におけるゲート幅方向端部における耐圧値の変化を示すグラフである。図１３において、図中左側が従来例の結果、図中右側が実施形態１に係る半導体装置１００の結果であり、それぞれにおけるドレイン・ソース間耐圧とボディ層４の界面のフィールド絶縁膜２２端部からの距離との関係を示している。なお、グラフの横軸は、ボディ層４の界面の所定位置を基準位置（０．０）とした場合の基準位置からのずれ量であり、フィールド絶縁膜２２から離れる方向がプラス（＋）である。
【００３４】
目標とする耐圧値で規格化すると、図１３に示すように、従来例ではゲート幅方向端部Ｅの耐圧が約１．１未満であるのに対し、実施形態１では約１．２となっている。したがって、半導体装置１００のゲート幅方向における耐圧性が向上している。また、たとえば目標とするドレイン・ソース間耐圧が１．０であった場合に、目標耐圧以上の耐圧が得られるボディ層４の境界の範囲（耐圧マージン）が、実施形態１では従来例と比較して大幅に拡大している。したがって、ボディ層４形成時のイオン注入精度向上の要求を回避することができる。
【００３５】
以上、実施形態１の半導体装置１００は、ゲート絶縁膜１０のゲート幅方向端部Ｅにおいて、ボディ層４の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域ＣＨ上部の膜厚よりも厚い厚膜部を設けている。これにより、ゲート幅方向端部領域における電界集中を緩和することができ、その結果、半導体装置１００の耐圧性を向上させることができる。
【００３６】
また、ゲート幅方向端部における耐圧性が向上するため、ゲート幅方向端部におけるボディ層・ドレイン層間距離の許容範囲（耐圧マージン）が拡大する。そのため、ボディ層４形成時のイオン注入精度向上の要求を回避することができ、半導体装置１００の製造工程が簡略化される。その結果、半導体装置１００の製造コストの上昇も抑えることができる。
【００３７】
また、厚膜部２４の形成は、たとえば高耐圧ＭＯＳトランジスタなどの他のデバイスにおけるゲート酸化膜形成時の熱酸化を利用して行われるため、本実施形態の適用による製造工程数の増加はなく、したがって製造コストの上昇も抑えることができる。
【００３８】
（実施形態２）
実施形態１では、ゲート絶縁膜１０のゲート幅方向端部Ｅにおける拡散層８よりも端部側に厚膜部２４を設けたが、実施形態２では、厚膜部２４を設ける領域が実施形態１と異なる。その他の実施形態１と同様の構成については同一の符号を付し、その説明は適宜省略する。
【００３９】
図１４は、実施形態２に係る半導体装置１００の概略平面図である。
図１４に示すように、本実施形態では、ゲート幅方向端部Ｅにおいてゲート絶縁膜１０の下面に接するボディ層４の境界面のコーナー部上に厚膜部２４が設けられている。
【００４０】
半導体装置１００では、ゲート絶縁膜１０のゲート幅方向端部Ｅにおけるボディ層４の境界面のコーナー部において、ドリフト層１４などの不純物濃度が特に増加しやすく、また電界集中が起こる傾向にある。本実施形態では、このコーナー部に厚膜部２４を設けることで効率よく電界集中が緩和され、その結果、半導体装置１００の耐圧性が向上する。
【００４１】
（実施形態３）
実施形態３に係る半導体装置１００は、厚膜部２４を設ける領域が実施形態１および２と異なる。その他の実施形態１と同様の構成については同一の符号を付し、その説明は適宜省略する。
図１５（Ａ）、（Ｂ）は、実施形態３に係る半導体装置１００の概略平面図である。
図１５（Ａ）に示すように、本実施形態では、ゲート絶縁膜１０のゲート幅方向端部Ｅにおけるボディ層４の境界面に合わせて、フィールド絶縁膜２２と接する領域に略Ｕ字状に厚膜部２４が設けられている。すなわち、厚膜部２４は、ゲート絶縁膜１０のゲート幅方向端部Ｅにおいて、拡散層８を囲むようにして略Ｕ字状に形成されている。
【００４２】
このように、ゲート絶縁膜１０のゲート幅方向端部Ｅにおいて、厚膜部２４を略Ｕ字状に設けることで、ゲート幅方向端部Ｅにおけるゲート幅方向およびゲート長方向の電界集中を緩和することができる。その結果、半導体装置１００の耐圧性がさらに向上する。
【００４３】
なお、図１５（Ｂ）に示すように、厚膜部２４は、フィールド絶縁膜２２と接する領域だけでなく、拡散層８と接する領域も含めた全体に設けられていてもよい。これによれば、ゲート幅方向端部Ｅにおいて発生する電界集中をより効果的に緩和することができ、また、厚膜部２４の面積が広いため、ボディ層４の拡散範囲の自由度を高めることができる。
【００４４】
（実施形態４）
実施形態４に係る半導体装置１００は、厚膜部２４を設ける領域が実施形態１ないし３と異なる。その他の実施形態１と同様の構成については同一の符号を付し、その説明は適宜省略する。
図１６は、実施形態４に係る半導体装置１００の概略平面図である。
図１６に示すように、本実施形態では、ゲート絶縁膜１０のゲート幅方向端部Ｅにおいて、拡散層８の上部領域を含む、ゲート幅方向端部Ｅ全体に厚膜部２４が設けられている。
【００４５】
このように、ゲート幅方向端部Ｅに存在する拡散層８の上部に厚膜部２４を設けることで、拡散層８の形成工程において厚膜部２４がマスクとして機能し、高濃度Ｐ型不純物のエピタキシャル層３への注入量を減らすことができる。これにより、ゲート絶縁膜１０のゲート幅方向端部Ｅにおいて、ソース層６とドリフト層１４との間における空乏層の範囲を広げることができる。そのため、ゲート絶縁膜１０のゲート幅方向端部Ｅにおける耐圧性がさらに向上し、その結果、半導体装置１００の耐圧性がさらに向上する。
【００４６】
本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００４７】
たとえば、図１７に示すように、半導体装置１００がフィールド絶縁膜２２を有さず、フィールド絶縁膜２２の形成領域に厚膜部２４が形成された構成であってもよい。このような場合であっても、ゲート絶縁膜１０がゲート幅方向端部Ｅにおいて、ボディ層４の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域ＣＨ上部よりも膜厚の厚い厚膜部２４を有することで、上述の各実施形態と同様の効果を得ることができる。図１７は、変形例に係る半導体装置１００における図１のＢ−Ｂ線に沿った断面に対応する概略断面図である。
【図面の簡単な説明】
【００４８】
【図１】実施形態１に係る半導体装置の概略平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図４（Ａ）、（Ｂ）は、厚膜部の存在領域を説明するための概略図である。
【図５】図５（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図６】図６（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図７】図７（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図８】図８（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図９】図９（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図１０】図１０（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図１１】図１１（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図１２】図１２（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。
【図１３】従来例の半導体装置と実施形態１に係る半導体装置とにおけるゲート幅方向端部における耐圧値の変化を示すグラフである。
【図１４】実施形態２に係る半導体装置の概略平面図である。
【図１５】図１５（Ａ）、（Ｂ）は、実施形態３に係る半導体装置の概略平面図である。
【図１６】実施形態４に係る半導体装置の概略平面図である。
【図１７】変形例に係る半導体装置における図１のＢ−Ｂ線に沿った断面に対応する概略断面図である。
【符号の説明】
【００４９】
１  シリコン基板、  ２  埋め込み半導体層、  ３  エピタキシャル層、  ４  ボディ層、  ４ａ  低濃度層、  ４ｂ  高濃度層、  ６  ソース層、  ８  拡散層、  １０  ゲート絶縁膜、  １２  ゲート電極、  １４  ドリフト層、  １６  Ｎウェル層、  １８  ドレインコンタクト層、  ２０  ドレイン層、  ２２  フィールド絶縁膜、  ２４  厚膜部、  ２６  層間絶縁膜、  ２７、２８、２９  コンタクトホール、  ３０  ソース電極、  ３２  ゲート電極配線層、  ３４  ドレイン電極、  １００  半導体装置。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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