(57)【要約】【課題】蓄積型のＳｉＣ半導体装置において、スイッチングサージによって熱破壊し難い構造を提供する。【解決手段】隣接するセル同士間で繋がったｐ型ベース領域３の中央部の下部、具体的にはｐ型ベース領域３のうちソース電極１２と接触させられるボディｐ型層５の下部にｐ型層３ａを備える。このような構造とすることで、サージ電流の経路をｎ型ドリフト層２→ｐ型層３ａ→ｐ型ベース領域３ａ→ボディｐ型層５とすることが可能となる。つまり、スイッチングサージが発生したときに、サージ電流をｐ型層３ａからボディｐ型層５側に流れる経路に引き抜くことが可能となり、表面チャネル層４側に流れ難くなるようにできる。したがって、表面チャネル層４にドレイン電流が集中して熱破壊に至ることを抑制することが可能となる。【選択図】図１
2009016601.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型もしくは第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）内において、互いに所定間隔離間して配置された第２導電型の炭化珪素からなる複数のベース領域（３）と、
前記ベース領域（３）内において前記ドリフト層（２）から離間するように配置され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６、７）と、
前記ベース領域（３）のうち、前記ソース領域（６、７）と前記ドリフト層（２）との間に挟まれた領域の表面上に形成された第１導電型の炭化珪素からなる表面チャネル層（４）と、
前記ベース領域（３）のうち前記ソース領域（６、７）を挟んで前記表面チャネル層（４）とは反対側に形成された第２導電型のボディ層（５）と、
前記表面チャネル層（４）の表面上に形成されたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の表面上に形成されたゲート電極（９）と、
前記ソース領域（６、７）および前記ボディ層（５）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１４）とを有し、
前記ゲート電極（９）への印加電圧を制御することで前記表面チャネル層（４）にチャネル領域を形成し、前記ソース領域（６、７）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１４）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えてなる炭化珪素半導体装置であって、
前記ドリフト層（２）における前記ボディ層（５）の下方に位置する部分には、前記ベース領域（３）と接合するように形成された第２導電型領域（３ａ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ソース領域（６、７）の表面よりも凹まされた凹部（５ｂ）が形成されており、該凹部（５ｂ）の底面が前記ボディ層（５）の表面とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２導電型領域（３ａ）は、前記ボディ層（５）に繋げられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第２導電型領域（３ａ）は、前記ボディ層（５）の下方に位置する部分にのみ形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴのようにスイッチング素子として用いられる蓄積型の炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１において、スイッチング素子として用いられるＳｉＣ半導体装置として縦型パワーＭＯＳＦＥＴが提案されている。この縦型パワーＭＯＳＦＥＴは、ゲート電極に電圧を印加していないときにはゲート電極下のゲート絶縁膜およびｐ型ベース領域に挟まれたｎ型チャネルエピ層（以下、表面チャネル層という）がゲート絶縁膜およびｐ型ベース領域から延びる空乏層によって完全空乏化されるためオフ状態となり、ゲート電極に電圧を印加すると、ゲート電極の下方に位置するｎ型の表面チャネル層に蓄積型チャネルが形成されることで、表面チャネル層に接触しているｎ型ドリフト層とｎ＋型ソース領域との間が導通し、ドレイン電流が流れるようになっている。
【特許文献１】特開平１１−２６６０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような縦型パワーＭＯＳＦＥＴにてＬ成分を有する負荷、例えばモータを駆動する場合、スイッチングサージが問題となる。スイッチングサージは、縦型パワーＭＯＳＦＥＴにてモータのオンオフを切替えるスイッチング時に発生するサージであり、縦型パワーＭＯＳＦＥＴを破壊する可能性の最も高いサージである。すなわち、モータを駆動する際、モータがインダクタンスＬを有しているため、モータに流れる電流をＩとすると、ＬＩ3のエネルギーが発生した状態となっている。このエネルギーがモータをオフする際に縦型パワーＭＯＳＦＥＴに掛かり、熱破壊に至るのである。
【０００４】
図１０は、スイッチングサージ耐量を測定するために、モータをインダクタンス３０としてモデル化した回路モデル図である。この図に示すように、縦型パワーＭＯＳＦＥＴ３１のハイサイド側にモータに見立てたインダクタンス３０を配置すると共に、インダクタンス３０に電源（例えば６５０Ｖ）３２を接続し、縦型パワーＭＯＳＦＥＴ３１のゲートに入力抵抗３３を介してパルス状のゲート電圧を印加した場合を想定している。
【０００５】
図１１は、図１０の回路モデルを用いてスイッチをオンからオフに切替えたときの様子を示したタイミングチャートである。この図に示すように、ゲート電圧をオフにしたときには、ドレイン電流が減少して０に近づいていき、逆にドレイン電圧は上昇して７５０Ｖになる。このスイッチをオンからオフに切替える期間において、ドレイン電流・ドレイン電圧共にオフではないので、電力が縦型パワーＭＯＳＦＥＴに掛かり、縦型パワーＭＯＳＦＥＴが熱破壊される。図１２を用いて、スイッチングサージによる縦型パワーＭＯＳＦＥＴの熱破壊のメカニズムについて説明する。
【０００６】
図１２は、スイッチングサージ発生時の電流の流れ方を示した縦型パワーＭＯＳＦＥＴの断面模式図である。図中矢印はサージ電流の流れ方を示している。
【０００７】
ゲート電極Ｊ１に印加されるゲート電圧がオフされると、耐圧があがり、ｎ型ドリフト層Ｊ２とｐ型ベース領域Ｊ３にて構成されるＰＮダイオードが逆方向にブレークダウンし、ｐ型ベース領域Ｊ３に電流が流れる（図中（１）の矢印参照）。そして、ｐ型ベース領域Ｊ３の抵抗成分によってｐ型ベース領域Ｊ３の電位が上昇する。このため、ｐ型ベース領域Ｊ３より表面チャネル層Ｊ４に延びた空乏層が無くなり、表面チャネル層Ｊ４に電流が集中する（図中（２）の矢印参照）。これにより、表面チャネル層Ｊ４において熱破壊が生じる。
【０００８】
本発明は上記点に鑑みて、蓄積型のＳｉＣ半導体装置において、スイッチングサージによって熱破壊し難い構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明では、ゲート電極（９）への印加電圧を制御することで表面チャネル層（４）にチャネル領域を形成し、ソース領域（６、７）およびドリフト層（２）を介して、第１電極（１２）および第２電極（１４）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えてなる炭化珪素半導体装置において、ドリフト層（２）におけるボディ層（５）の下方に位置する部分に、ベース領域（３）と接合するように第２導電型領域（３ａ）を形成することを特徴としている。
【００１０】
このように、ベース領域（３）のうち第１電極（１２）と接触させられるボディ層（５）の下部に第２導電型層（３ａ）を備えた構造としてある。このため、スイッチングサージが発生したときに、サージ電流を第２導電型層（３ａ）からボディ層（５）側に流れる経路に引き抜くことが可能となり、表面チャネル層（４）側に流れ難くなるようにできる。したがって、表面チャネル層（４）にドレイン電流が集中して熱破壊に至ることを抑制することが可能となる。
【００１１】
この場合において、ソース領域（６、７）の表面よりも凹まされた凹部（５ｂ）を形成し、該凹部（５ｂ）の底面がボディ層（５）の表面とされるようにすれば、サージ電流が流れる経路の抵抗値を低下させられるため、より上記効果を得ることが可能となる。
【００１２】
同様に、第２導電型領域（３ａ）をボディ層（５）に繋げるようにしても、サージ電流が流れる経路の抵抗値を低下させられるため、より上記効果を得ることが可能となる。
【００１３】
このような第２導電型領域（３ａ）は、ボディ層（５）の下方に位置する部分にのみ形成されるようにすると好ましいが、ソース領域（６、７）の下方の位置に多少入り込んだ構造であっても構わない。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１６】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、蓄積型のプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置に対して本発明の一実施形態を適用したものである。図１に、ＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面構成を示すと共に、図２、図３に、図１に示すＳｉＣ半導体装置の製造工程を示し、これらを参照して、本実施形態のＳｉＣ半導体装置の構造および製造方法について説明する。
【００１７】
図１に示すように、一面側を主表面とする厚さ３００μｍ程度のＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴおよびその外周部領域が形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面が例えば（１１−２０）面で、不純物濃度が１×１０19ｃｍ-3程度のものが用いられている。基板１のｎ型不純物としては、例えばリンが用いられている。
【００１８】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が５×１０15ｃｍ-3程度とされ、厚さが１０μｍとされている。ｎ型ドリフト層２にも、ｎ型不純物として例えばリンが用いられている。
【００１９】
ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、イオン注入により形成されており、例えば不純物濃度が１×１０18〜２×１０19ｃｍ-3で厚み（表面からの深さ）が０．４〜１．０μｍとされている。なお、図１では各ｐ型ベース領域３の半分のみが示されているが、実際には各ｐ型ベース領域３は隣接するセル同士において連結された構造となっている。そして、隣接するセル同士間で繋がったｐ型ベース領域３の中央部の下部、具体的にはｐ型ベース領域３のうち後述するソース電極１２と接触させられるボディｐ型層５の下部には、ｐ型層３ａが形成されている。ｐ型層３ａは、ｐ型ベース領域３とｎ型ドリフト層２とにより構成されるＰＮダイオードのブレークポイントをｐ型ベース領域３よりも下方にシフトさせるものとして機能すればよいため、ｐ型層３ａの不純物濃度および厚み（ｐ型ベース領域３の表面からの距離）に特に制限はないが、例えば１×１０18〜１×１０20ｃｍ-3程度の不純物濃度とされ、０．４〜１．４μｍ程度の厚みとされる。
【００２０】
また、ｐ型ベース領域３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型エピタキシャル層にて構成された表面チャネル層４がｎ型ドリフト層２と後述するｎ+型ソース領域６、７との間を繋ぐように形成されている。この表面チャネル層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍ程度とされている。
【００２１】
この表面チャネル層４を貫通してｐ型ベース領域３に達するように、ｐ+型のボディｐ型層５が形成されている。このボディｐ型層５は、例えば、１．０×１０21ｃｍ-3程度の高濃度とされ、深さ０．３μｍ程度とされている。
【００２２】
そして、このボディｐ型層５よりも内側において、表面チャネル層４を挟んだ両側にｎ+型ソース領域６、７が互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３〜０．４μｍとされている。
【００２３】
また、表面チャネル層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。
【００２４】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。
【００２５】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂ内には、ボディｐ型層５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、Ｔｉからなる下地配線電極１２ａおよびＡｌからなる配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
【００２６】
さらに、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【００２７】
このように構成されるＳｉＣ半導体装置のプレーナ型ＭＯＳＦＥＴは、表面チャネル層４をチャネル領域とし、このチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７やドレインコンタクト領域１３を通じてソース電極１２とドレイン電極１４との間に流す電流を制御できるようになっている。
【００２８】
次に、図２および図３に示すプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を表した断面図を用いて、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【００２９】
〔図２（ａ）に示す工程〕
まず、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２を不純物濃度が５×１０15ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。次に、ｎ型ドリフト層２の表面に、ｐ型ベース領域３の形成予定領域が開口するＬＴＯ等で構成されるマスク２０を配置したのち、マスク２０上からｐ型不純物（例えばＡｌ）のイオン注入を行う。
【００３０】
〔図２（ｂ）に示す工程〕
続いて、マスク２０を除去したのち、再びＬＴＯ等で構成されるマスク２１を配置し、マスク２１におけるｐ型層３ａの形成予定位置を開口させる。そして、マスク２１の上からｐ型不純物（例えばＡｌ）のイオン注入を行う。このとき、イオン注入のエネルギーをｐ型ベース領域３を形成するためのイオン注入時と比べて高くすることで、ｐ型ベース領域３よりも深い位置までイオン注入を行うことができる。そして、マスク２１を除去したのち例えば１６００℃、３０分間の活性化アニールを行うことで、ｐ型ベース領域３やｐ型層３ａに注入されたイオンを活性化させる。
【００３１】
なお、ｐ型層３ａを形成する際のイオン注入に関しては、次の図２（ｃ）の工程で説明するｐ+型のボディｐ型層５の形成のためのイオン注入時のマスクと兼用すれば、製造工程の簡略化を図ることも可能となるが、イオン注入が行われるＳｉＣが非常に硬く、あまり深くまでイオン注入を行うことが困難であるため、好ましくは表面チャネル層４を形成する前の段階でイオン注入するのが良い。
【００３２】
〔図２（ｃ）に示す工程〕
ｐ型ベース領域３の上に、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層４をエピタキシャル成長させる。次いで、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、ボディｐ型層５の形成予定領域においてマスクを開口させる。そして、マスク上からＡｌをイオン注入する。また、マスクを除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からＰをイオン注入する。さらに、マスクを除去後、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。そして、マスクを除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、ボディｐ型層５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
【００３３】
〔図２（ｄ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。
【００３４】
〔図３（ａ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
【００３５】
〔図３（ｂ）に示す工程〕
ウェハ表面全面に層間絶縁膜１０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを６７０ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜１０を形成する。
【００３６】
〔図３（ｃ）に示す工程〕
例えばフォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、層間絶縁膜１０をパターニングし、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂを図３（ｃ）とは別断面に形成する。
【００３７】
そして、コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層を成膜したのち、コンタクト金属層をパターニングすることで、ボディｐ型層５およびｎ+型ソース領域６、７やゲート電極９に電気的に接続されたコンタクト部５ａ〜７ａ、９ａが形成される。
【００３８】
〔図３（ｄ）に示す工程〕
また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａおよびドレイン電極１４をオーミック接触とする。このとき、ボディｐ型層５、ｎ+型ソース領域６、７、ゲート電極９およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
【００３９】
その後、製造工程に関しては図示しないが、Ｔｉによって構成された下地配線電極１２ａおよびＡｌによって構成された配線電極１２ｂとによって構成されたソース電極１２や図１とは別断面に形成されたゲート配線が備えられことで、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００４０】
以上説明した本実施形態のプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、隣接するセル同士間で繋がったｐ型ベース領域３の中央部の下部、具体的にはｐ型ベース領域３のうちソース電極１２と接触させられるボディｐ型層５の下部にｐ型層３ａを備えた構造としてある。このため、スイッチングサージが発生したときには以下のようにサージ電流が流れる。
【００４１】
図４は、スイッチングサージ発生時のサージ電流経路を示した断面図である。ゲート電極９に印加するゲート電圧をオフしてプレーナ型ＭＯＳＦＥＴに掛かる耐圧が上昇した場合、ｐ型ベース領域３とｎ型ドリフト層２により構成されるＰＮダイオードのブレークポイントがｐ型ベース領域３の下部に備えられたｐ型層３ａとなる。このため、図４中に矢印で示したように、サージ電流の経路をｎ型ドリフト層２→ｐ型層３ａ→ｐ型ベース領域３ａ→ボディｐ型層５とすることが可能となる。つまり、スイッチングサージが発生したときに、サージ電流をｐ型層３ａからボディｐ型層５側に流れる経路に引き抜くことが可能となり、表面チャネル層４側に流れ難くなるようにできる。したがって、表面チャネル層４にドレイン電流が集中して熱破壊に至ることを抑制することが可能となる。
【００４２】
参考として、図１０に示した回路モデルを用いてスイッチングサージ耐量の測定を行った。具体的には、図５のゲート電圧入力波形を示したタイミングチャートのように、立上り時間１０ｎｓでゲート電圧Ｖｇｇを１５Ｖまで上昇させたのち、ゲート電圧Ｖｇｇ＝１５Ｖを３４．５３μｓ維持し、立下がり時間１０ｎｓとしてゲート電圧Ｖｇｇを０Ｖまで低下させるというスイッチングシミュレーションを行った。その結果、ｎ型ドリフト層２とｐ型ベース領域３とにより構成されるＰＮダイオードの特性に関しては、耐圧が１３００Ｖ、オン電圧が３Ｖでそのときに流れるドレイン電流が４００Ａ、逆回復時間が０．３μｓ、順電流減少率が１４００μＡ／μｓになった。また、熱抵抗に関しては、素子面積を１．３４ｃｍ□とした場合に０．００７４Ｋ／Ｗとなり、熱抵抗が０．０１３３Ｋ・ｃｍ2／Ｗという低い値を得ることができた。
【００４３】
また、プレーナ型ＭＯＳＦＥＴをオフした瞬間の時点Ｔ１（具体的にはゲート電圧Ｖｇｇを立ち上げる瞬間から３４．６４μｓ経過後）と、オフしてから所定時間経過後のサージ発生時となる時点Ｔ２（具体的にはゲート電圧Ｖｇｇを立ち上げる瞬間から３４．８４μｓ経過後）における電流密度分布（Ａ／ｃｍ2）について調べた。その結果を図６（ａ）、（ｂ）にそれぞれ示す。図６（ａ）に示すように、時点Ｔ１には表面チャネル層４を通じてドレイン電流が流れているが、図６（ｂ）に示すように、時点Ｔ２にはｐ型層３ａを通じてサージ電流が流れている。このように、スイッチングのオフ時のサージ電流の経路をｎ型ドリフト層２→ｐ型層３ａ→ｐ型ベース領域３ａ→ボディｐ型層５とすることが可能となる。したがって、ｎ型の表面チャネル層４にドレイン電流が集中して熱破壊に至ることを抑制することが可能となる。
【００４４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してボディｐ型層５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４５】
図７は、本実施形態のＳｉＣ半導体装置におけるプレーナ型ＭＯＳＦＥＴの断面図である。この図に示されるように、サージ電流の経路をより短くできるように、ボディｐ型層５が第１実施形態よりも薄くできる構造としている。具体的には、ボディｐ型層５が配置される部分に凹部５ｂを形成することで、ボディｐ型層５の厚みを薄くしている。
【００４６】
このような構造とすることにより、よりサージ電流の経路を短くできるため、その経路での抵抗値を低減することが可能となり、よりサージ電流を引き抜く能力を高めることが可能となる。これにより、スイッチングサージが発生したときに、よりｎ型の表面チャネル層４にドレイン電流が集中して熱破壊に至ることを抑制することが可能となる。
【００４７】
このような構造のＳｉＣ半導体装置は、基本的に第１実施形態の図２、図３で示した製造工程にて製造可能であるが、図２（ｃ）に示した工程のみ変更することになる。図８は、図２（ｃ）に代えて行う工程を示した断面図である。図８（ａ）に示すように、表面チャネル層４を形成した後、ボディｐ型層５の形成予定領域が開口するマスク２２を配置し、そのマスク２２を用いて表面チャネル層４を貫通してｐ型ベース層３に達する凹部５ｂを形成する。そして、図８（ｂ）に示すように、さらにマスク２２を用いてボディｐ型層５を形成するためのｐ型不純物のイオン注入を行い、その後、活性化のための熱処理を行う。このように、マスク２２を用いれば、ボディｐ型層５の形成と凹部５ｂの形成に兼用することが可能となり、製造工程の簡略化を図ることができる。
【００４８】
このような工程を用いることで、ボディｐ型層５を形成することができる。この後は、マスク２２を除去したのち、ｎ+型ソース領域６、７の形成工程を行い、さらに、図２（ｃ）以降の各工程を行うことで、本実施形態のＳｉＣ半導体装置を完成させることが可能となる。
【００４９】
なお、本実施形態のように、凹部５ｂを形成する場合、凹部５ｂの表面（底面）からｐ型層３ａまでの距離が短くなるため、凹部５ｂの表面からイオン注入を行ってｐ型層３ａを形成しても、表面チャネル層４の表面からｐ型層３ａを形成する場合と比べてイオン注入時のエネルギーを低く抑えることが可能となる。このため、マスク２２を用いてｐ型層３ａを形成するためのイオン注入を行うことも可能である。これにより、より製造工程の簡略化を図ることが可能となる。
【００５０】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してボディｐ型層５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５１】
図９は、本実施形態のＳｉＣ半導体装置におけるプレーナ型ＭＯＳＦＥＴの断面図である。この図に示されるように、サージ電流の経路での抵抗値をより低下させられるように、ｐ型層３ａを浅い位置まで形成すると共に高濃度にしている。具体的には、ｐ型層３ａがボディｐ型層５と繋がるように、ｐ型層３ａをｐ型ベース領域３の下端部よりも上方まで形成し、さらにｐ型不純物濃度を１×１０20ｃｍ-3程度としている。
【００５２】
このような構造とすることにより、よりサージ電流の経路での抵抗値を低減することが可能となり、よりサージ電流を引き抜く能力を高めることが可能となる。これにより、スイッチングサージが発生したときに、よりｎ型の表面チャネル層４にドレイン電流が集中して熱破壊に至ることを抑制することが可能となる。
【００５３】
なお、このような構造のＳｉＣ半導体装置は、第１実施形態の図２（ｂ）において、ｐ型層３ａを形成する際のボックスプロファイルを変更するだけで良い。
【００５４】
（他の実施形態）
上記第３実施形態では、ボディｐ型層５をｎ+型ソース領域６、７の表面と同じ高さから形成した例を挙げたが、第２実施形態に示したように、ｎ+型ソース領域６、７の表面よりも凹ませた凹部５ｂを形成しておき、この凹部５ｂの底面がボディｐ型層５の表面となるようにしても構わない。
【００５５】
また、上記各実施形態では、ｐ型層３ａがｎ型ドリフト層２のうちボディｐ型層５の下方に位置する部分にのみ形成するような形態としたが、多少はｎ+型ソース領域６、７の下方に入り込んでいても構わない。
【００５６】
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
【００５７】
また、上記実施形態では、ＭＯＳＦＥＴについて説明したが、基板の導電型をｐ型にしたＩＧＢＴに関しても同様の構造を採用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】スイッチングサージ発生時のサージ電流経路を示した断面図においである。
【図５】ゲート電圧入力波形を示したタイミングチャートである。
【図６】（ａ）、（ｂ）は、それぞれ、プレーナ型ＭＯＳＦＥＴをオフした瞬間の時点Ｔ１と、オフしてから所定時間経過後のサージ発生時となる時点Ｔ２における電流密度分布を示した図である。
【図７】本発明の第２実施形態にかかるＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面図である。
【図８】図７に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図９】本発明の第３実施形態にかかるＳｉＣ半導体装置に備えられたプレーナ型ＭＯＳＦＥＴの断面図である。
【図１０】スイッチングサージ耐量を測定するために、モータをインダクタンスとしてモデル化した回路モデル図である。
【図１１】図１０の回路モデルを用いてスイッチをオンからオフに切替えたときの様子を示したタイミングチャートである。
【図１２】スイッチングサージ発生時の電流の流れ方を示した縦型パワーＭＯＳＦＥＴの断面模式図である。
【符号の説明】
【００５９】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…ｐ型ベース領域、３ａ…ｐ型層、４…表面チャネル層、５…ボディｐ型層、５ｂ…凹部、６、７…ｎ+型ソース領域、８…ゲート酸化膜、９…ゲート電極、１０…絶縁膜、１１ａ、１１ｂ…コンタクトホール、１２…ソース電極、１４…ドレイン電極、２０〜２２…マスク
【図１】
2009016601.tif 000003
【図２】
2009016601.tif 000004
【図３】
2009016601.tif 000005
【図４】
2009016601.tif 000006
【図５】
2009016601.tif 000007
【図６】
2009016601.tif 000008
【図７】
2009016601.tif 000009
【図８】
2009016601.tif 000010
【図９】
2009016601.tif 000011
【図１０】
2009016601.tif 000012
【図１１】
2009016601.tif 000013
【図１２】
2009016601.tif 000014