(57)【要約】【課題】半導体素子及び半導体装置を提供する。【解決手段】半導体基板と、半導体基板上に位置するボディー領域と、半導体基板上に位置し、ボディー領域の両側面に配されるゲートパターンと、ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備える半導体素子であり、ここで、第１及び第２不純物ドーピング領域とオーバーラップしないように、第１及び第２不純物ドーピング領域と垂直方向に所定距離以上離れて配されるゲートパターンを持つ。【選択図】図３
2009206518.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に位置するボディー領域と、
前記半導体基板上に位置し、前記ボディー領域の両側面に配されるゲートパターンと、
前記ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備えることを特徴とする半導体素子。
【請求項２】
前記ゲートパターンは、
前記第１及び第２不純物ドーピング領域とオーバーラップしないように、前記第１及び第２不純物ドーピング領域と垂直方向に所定距離以上離れて配されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域とは、
前記ボディー領域の上方に突出して所定の間隔ほど離れて配され、
前記半導体素子は、
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域との間に位置する遮断絶縁領域をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲートパターンは、
前記半導体素子に隣接する他の半導体素子と共有されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１不純物ドーピング領域は、ソースラインまたはビットラインに連結され、
前記第２不純物ドーピング領域は、ビットラインまたはソースラインに連結されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記半導体素子は、ＢＪＴトランジスタであり、
前記ゲートパターンは、前記ＢＪＴトランジスタのベース領域であり、
前記第１及び第２不純物ドーピング領域は、エミッタ及びソース領域またはソース及びエミッタ領域であることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記それぞれのゲートパターンと前記ボディー領域との間に位置するゲート絶縁領域をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記半導体基板と前記ボディー領域との間に位置するＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）絶縁領域をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記ゲートパターンは、
前記ＢＯＸ絶縁領域上に配され、
前記半導体素子は、
前記ゲートパターン上に配される第１絶縁領域をさらに備えることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記半導体素子は、
前記ＢＯＸ絶縁領域上に配される第１絶縁領域と、
前記第１絶縁領域上に配される第２絶縁領域と、をさらに備え、
前記ゲートパターンは、前記第１絶縁領域と前記第２絶縁領域との間に位置することを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記ゲートパターンは、
前記ボディー領域の広い面に垂直な方向に延びることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記ゲートパターンは、
前記ボディー領域の広い面に平行した方向に延びることを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記ボディー領域は、
前記半導体基板領域から分離されるフローティングボディー領域であり、
前記ボディー領域と前記半導体基板領域とは同じ特性を持つ材質からなることを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記半導体素子は、
前記ボディー領域と前記半導体基板との間に位置し、前記ボディー領域と前記半導体基板とを分離させる絶縁領域をさらに備えることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
半導体基板と、
前記半導体基板上にアレイ形態に配され、その上端に第１及び第２不純物ドーピング領域をそれぞれ備える複数のボディー領域と、
前記半導体基板上に位置し、前記ボディー領域の間にそれぞれ配される複数のゲートパターンと、を備え、
前記それぞれのゲートパターンは、前記それぞれの第１及び第２不純物ドーピング領域と垂直方向にオーバーラップしないことを特徴とする半導体装置。
【請求項１６】
前記ゲートパターンは、
前記ボディー領域の広い面に垂直な方向に延びることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１不純物ドーピング領域と前記第２不純物ドーピング領域とは、
前記ボディー領域の上方に突出して所定の間隔ほど離れて配され、
前記半導体装置は、
前記それぞれの第１不純物ドーピング領域と前記それぞれの第２不純物ドーピング領域との間に位置する遮断絶縁領域をさらに備えることを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記それぞれのゲートパターンは、
前記それぞれのゲートパターンを介して両側に位置するボディー領域によって共有されることを特徴とする請求項１５に記載の半導体装置。
【請求項１９】
前記第１不純物ドーピング領域は、ソースラインまたはビットラインに連結され、
前記第２不純物ドーピング領域は、ビットラインまたはソースラインに連結されることを特徴とする請求項１５に記載の半導体装置。
【請求項２０】
前記ビットラインは、前記ボディー領域の上側で前記ボディー領域の広い面に平行に延び、
前記ソースラインは、前記ボディー領域の上方から下方に延びることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記半導体素子は、ＢＪＴトランジスタであり、
前記ゲートパターンは、前記ＢＪＴトランジスタのベース領域であり、
前記第１及び第２不純物ドーピング領域は、エミッタ及びソース領域またはソース及びエミッタ領域であることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体装置に係り、特に、ボディー領域の両側面に配されるゲートパターンを備える半導体素子及び半導体装置に関する。
【背景技術】
【０００２】
最近では、キャパシタを備えずに一つのトランジスタのみで具現される１−Ｔ  ＤＲＡＭが利用されている。１−Ｔ  ＤＲＡＭは、単純な製造工程によって製作できるだけではなく、向上したセンシングマージンを持つ。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、ボディー領域の両側面に配されて不純物ドーピング領域とオーバーラップしないゲートパターンを備える半導体素子及び半導体装置を提供するところにある。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するための本発明の実施形態による半導体素子は、半導体基板と、前記半導体基板上に位置するボディー領域と、前記半導体基板上に位置し、前記ボディー領域の両側面に配されるゲートパターンと、前記ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備える。
【０００５】
前記ゲートパターンは、前記第１及び第２不純物ドーピング領域とオーバーラップしないように、前記第１及び第２不純物ドーピング領域と垂直方向に所定距離以上離れて配される。
【０００６】
前記ゲートパターンは、前記半導体素子に隣接する他の半導体素子と共有される。
【０００７】
前記第１不純物ドーピング領域は、ソースラインまたはビットラインに連結され、前記第２不純物ドーピング領域は、ビットラインまたはソースラインに連結される。
【０００８】
前記半導体素子は、ＢＪＴトランジスタである。この場合、前記ゲートパターンは、前記ＢＪＴトランジスタのベース領域であり、前記第１及び第２不純物ドーピング領域は、エミッタ及びソース領域またはソース及びエミッタ領域である。
【図面の簡単な説明】
【０００９】
【図１】本発明と比較する目的で提供される比較例による１−Ｔ  ＤＲＡＭを示す図面である。
【図２】図１の１−Ｔ  ＤＲＡＭをモデリングした回路図である。
【図３】本発明による半導体素子を示す図面である。
【図４】図３の半導体素子をモデリングした回路図である。
【図５】図１及び図３の構造で読み出し回数によるビットライン電流を示すグラフである。
【図６】図１及び図３の構造で保持時間によるビットライン電流を示すグラフである。
【図７】図３の半導体素子がアレイ形態に配列された態様を正面からみた図面である。
【図８】図７の半導体素子をモデリングした回路図である。
【図９】図７の半導体素子をモデリングした他の回路図である。
【図１０】本発明による半導体素子の書き込み動作及び読み出し動作を説明するための図面である。
【図１１】本発明による半導体素子の書き込み動作及び読み出し動作を説明するための図面である。
【図１２】本発明による半導体素子の書き込み動作及び読み出し動作を説明するための図面である。
【図１３】本発明による半導体素子の書き込み動作及び読み出し動作を説明するための図面である。
【図１４Ａ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１４Ｂ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１４Ｃ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１４Ｄ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１４Ｅ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１４Ｆ】本発明の実施形態による半導体素子の製造方法を示す図面である。
【図１５】図１４の製造方法によって形成される半導体素子がアレイ形態に配列された態様の正面図である。
【図１６Ａ】本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【図１６Ｂ】本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【図１６Ｃ】本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【図１６Ｄ】本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【図１６Ｅ】本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【図１６Ｆ】本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【図１７】図１６の製造方法によって形成される半導体素子がアレイ形態に配列された態様の正面図である。
【図１８Ａ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｂ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｃ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｄ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｅ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｆ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｇ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｈ】本発明による半導体素子の製造方法を示す図面である。
【図１８Ｉ】本発明による半導体素子の製造方法を示す図面である。
【図１９】本発明の他の実施形態による半導体素子を示す図面である。
【図２０】図１９の半導体素子をモデリングした回路図である。
【発明を実施するための形態】
【００１０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１１】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００１２】
図１は、本発明と比較する目的で提供される比較例による１−Ｔ  ＤＲＡＭを示す図面である。
【００１３】
図２は、図１の１−Ｔ  ＤＲＡＭをモデリングした回路図である。
【００１４】
図１及び図２を参照すれば、比較例による１−Ｔ（Ｔｒａｎｓｉｓｔｏｒ）ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｅｏｒｙ）は、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）形態としてモデリングできるが、実質的にはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構造を持つ。したがって、比較例による１−Ｔ  ＤＲＡＭでは、ゲートパターンＷＬが不純物ドーピング領域１４０、１５０を備えるボディー領域の上側に配される。それにより、ゲートパターンＷＬと不純物ドーピング領域１４０、１５０との距離が近づいてＢＴＢＴ（Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）現象が発生しうる。また、比較例による１−Ｔ  ＤＲＡＭでは、反復的な読み出しによるデータ破壊現象及び保持時間が長くなることによるデータ破壊現象が起きる。
【００１５】
図３は、本発明の実施形態による半導体素子３００を示す図面である。
【００１６】
図３を参照すれば、本発明の実施形態による半導体素子は、半導体基板３１０、ボディー領域３７０、ゲートパターン３３０ａ、３３０ｂ、第１不純物ドーピング領域３４０、及び第２不純物ドーピング領域３５０を備える。
【００１７】
ボディー領域３７０は半導体基板３１０上に位置する。ゲートパターン３３０ａ、３３０ｂは半導体基板３１０上に位置し、ボディー領域３７０の両側面に配される。第１及び第２不純物ドーピング領域３４０、３５０はボディー領域３７０の上側に位置する。
【００１８】
本発明の実施形態による半導体素子では、ゲートパターン３３０ａ、３３０ｂがボディー領域３７０の両側面に配されることによって、ゲートパターン３３０ａ、３３０ｂと第１及び第２不純物ドーピング領域３４０、３５０との距離が遠い。それにより、本発明の実施形態による半導体素子はＢＴＢＴ現象を低減させることができる。
【００１９】
さらに、本発明の実施形態による半導体素子では、ゲートパターン３３０ａ、３３０ｂを、第１及び第２不純物ドーピング領域３４０、３５０と垂直方向に所定距離以上離れて配置できる。それにより、ゲートパターン３３０ａ、３３０ｂと第１及び第２不純物ドーピング領域３４０、３５０とが互いにオーバーラップしない。この場合、ＢＴＢＴ現象が発生する可能性はさらに低くなる。
【００２０】
ゲートパターン３３０ａ、３３０ｂは、ボディー領域３７０の広い面に垂直な方向に延びる。例えば、図３でゲートパターン３３０ａ、３３０ｂは、ボディー領域３７０の広い面を突き抜ける方向に延びる。
【００２１】
第１不純物ドーピング領域３４０と第２不純物ドーピング領域３５０とは、ボディー領域３７０の上方に突出して所定の間隔ほど離れて配される。第１不純物ドーピング領域３４０と第２不純物ドーピング領域３５０との間には遮断オキサイド領域３８０が配されうる。
【００２２】
遮断オキサイド領域３８０は、オキサイドを含む物質からなる領域である。しかし、遮断オキサイド領域３８０は、他の絶縁物質からなる絶縁領域に代替できる。また、本明細書で言及されるオキサイド領域も、他の絶縁物質からなる絶縁領域に代替できる。ただし、以下では説明の便宜のために、本発明の実施形態による半導体素子にオキサイド領域が含まれると仮定する。
【００２３】
本発明の実施形態による半導体素子は、ゲート絶縁領域３２０ａ、３２０ｂをさらに備えることができる。それぞれのゲート絶縁領域３２０ａ、３２０ｂは、それぞれのゲートパターン３３０ａ、３３０ｂとボディー領域３７０との間に位置する。それぞれのゲート絶縁領域３２０ａ、３２０ｂは、それぞれのゲートパターン３３０ａ、３３０ｂをボディー領域３７０から絶縁させる。
【００２４】
本発明の実施形態による半導体素子は、基板領域３１０上に形成されるＢＯＸ（ｂｕｒｉｅｄ  Ｏｘｉｄｅ）領域（図示せず）をさらに備えることができる。バルク基板から形成される基板領域３１０上にオキサイド領域を形成させることによってＢＯＸ領域を形成させることもでき、または、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の絶縁領域をＢＯＸ領域として利用してもよい。
【００２５】
図４は、図３の半導体素子をモデリングした回路図である。
【００２６】
図４を参照すれば、図３の半導体素子の第１不純物ドーピング領域３４０はソースラインＳＬに連結され、第２不純物ドーピング領域３５０はビットラインＢＬに連結される。逆に、第１不純物ドーピング領域３４０がビットラインＢＬに連結され、第２不純物ドーピング領域３５０がソースラインＳＬに連結されてもよい。
【００２７】
図３の半導体素子はＢＪＴトランジスタの役割を行える。ゲートパターン３３０ａ、３３０ｂはＢＪＴトランジスタのベース領域であり、第１及び第２不純物ドーピング領域３４０、３５０はＢＪＴトランジスタのエミッタ領域またはソース領域である。
【００２８】
図５は、図１及び図３の構造での読み出し回数によるビットライン電流を示すグラフである。
【００２９】
図５を参照すれば、図１の一般的な１−Ｔ  ＤＲＡＭでは読み出し動作を１０回以上反復する場合に、‘０’データ状態が‘１’データ状態と区分されない態様が図示される。一方、図３に示した本発明の実施形態による半導体素子では、読み出し動作を１００回まで反復しても、‘０’データ状態と‘１’データ状態とが明確に区分できる。
【００３０】
図６は、図１及び図３の構造で保持時間によるビットライン電流を示すグラフである。
【００３１】
図６を参照すれば、図１の一般的な１−Ｔ  ＤＲＡＭでは保持時間が１０ｍｓを超える場合に、‘０’データ状態が‘１’データ状態と区分されない態様が図示される。一方、図３に示した本発明の実施形態による半導体素子では、保持時間が１ｓである場合にも、‘０’データ状態と‘１’データ状態とが明確に区分される。
【００３２】
本発明の実施形態による半導体素子は、アレイ形態に配列される。
【００３３】
図７は、図３の半導体素子がアレイ形態に配列された態様を正面からみた図面である。
【００３４】
図７を参照すれば、複数のボディー領域（例えば、３７０、３７０＿２）と複数のゲートパターン（例えば、ＷＬ１とＷＬ２）とが半導体基板３１０上に配される。複数のボディー領域（例えば、３７０、３７０＿２）は、半導体基板３１０上にアレイ形態に配され、それぞれのゲートパターン（例えば、ＷＬ２）はボディー領域３７０、３７０＿２の間に配される。ゲートパターンＷＬ２はボディー領域３７０、３７０＿２によって共有される。それぞれのボディー領域３７０とその両側面に配されるゲートパターンＷＬ１、ＷＬ２とは、一つの半導体素子の役割を行える。
【００３５】
図３で説明されたように、それぞれのゲートパターンは、ボディー領域３７０に形成される第１及び第２不純物ドーピング領域と垂直方向にオーバーラップしない。
【００３６】
図７は、アレイ形態を正面からみた図面であるため、最前方に配された半導体素子のみ図示されたが、図７の半導体素子の後方に他の半導体素子が配されうる。
【００３７】
図８は、図７の半導体素子をモデリングした回路図である。
【００３８】
図９は、図７の他の半導体素子をモデリングした回路図である。
【００３９】
図８には、一本のビットラインＢＬに連結される複数の半導体素子が図示される。図９には、複数のビットラインＢＬ１〜ＢＬ３、複数のソースラインＳＬ１〜ＳＬ４及び複数のワードラインＷＬ１〜ＷＬ５に連結される複数の半導体素子が図示される。
【００４０】
図８及び図９の回路図は、図４に示した回路と同じ回路が複数配される図面であるため、それについての詳細な説明は省略される。
【００４１】
図１０及び図１１は、本発明の実施形態による半導体素子にデータ‘１’を書き込んで検証する過程を説明するための図面である。
【００４２】
図１０を参照すれば、ｃａｓｅ１と表示された半導体素子が書き込み対象（ｓｅｌｅｃｔｅｄ）半導体素子である。書き込み対象半導体素子に連結されるワードラインＷＬ５、ＷＬ６には１．０Ｖが印加され、他のワードラインＷＬ１〜ＷＬ４、ＷＬ７には−２．０Ｖが印加される。また、書き込み対象半導体素子に連結されるビットラインＢＬ２には０．０Ｖが印加され、他のビットラインＢＬ１には＋２．５Ｖが印加される。また、ソースラインＳＬ１〜ＳＬ６には＋２．５Ｖが印加される。
【００４３】
図１１の最初のグラフには、書き込み対象（選択）半導体素子にデータ‘１’が書き込まれ（ｐｇｍ）、データ‘１’が読み出される（ｒｅａｄ）態様が図示される。図１１の２番目のグラフから５番目のグラフまでには、書き込み対象半導体素子と同じビットラインＢＬ２に連結されるか、または同じゲートＷＬ５、ＷＬ６に連結された半導体素子にデータ‘１’が書き込まれていない態様（非選択）が図示される。
【００４４】
図１２及び図１３は、本発明の実施形態による半導体素子にデータ‘０’を書き込んで検証する過程を説明するための図面である。
【００４５】
図１２を参照すれば、ｃａｓｅ１に表示された半導体素子が書き込み対象半導体素子である。書き込み対象半導体素子に連結されるワードラインＷＬ５、ＷＬ６には＋０．５Ｖが印加され、他のワードラインＷＬ１〜ＷＬ４、ＷＬ７には−２．０Ｖが印加される。また、書き込み対象半導体素子に連結されるビットラインＢＬ２には−０．５Ｖが印加され、他のビットラインＢＬ１には＋０．５Ｖが印加される。また、書き込み対象半導体素子に連結されるソースラインＳＬ５には０．０Ｖが印加され、他のソースラインＳＬ１〜ＳＬ４、ＳＬ６には＋０．５Ｖが印加される。
【００４６】
図１３の最初のグラフには、書き込み対象半導体素子にデータ‘０’が書き込まれ（ｐｇｍ）、データ‘０’が読み出される（ｒｅａｄ）態様が図示される。図１３の２番目のグラフから５番目グラフまでには、書き込み対象半導体素子と同じビットラインＢＬ２に連結されるか、または同じゲートＷＬ５、ＷＬ６に連結された半導体素子にデータ‘０’が書き込まれていない態様が図示される。
【００４７】
図１４Ａないし図１４Ｆは、本発明の実施形態による半導体素子の製造方法を示す図面である。
【００４８】
図１４Ａを参照すれば、基板領域１４１０上にＢＯＸ領域１４１５を形成させる。次いで、ＢＯＸ領域１４１５上にボディー領域１４７０を形成させる。この場合、基板領域１４１０はバルクシリコン基板で形成される。
【００４９】
または、ＳＯＩ基板上にボディー領域１４７０を形成させてもよい。ＳＯＩ基板は、シリコン基板上にインシュレーター領域が形成された基板であるため、ＳＯＩ基板上にボディー領域１４７０を形成させるならば、ＢＯＸ領域１４１５を積層させるステップは省略できる。図１４Ｂを参照すれば、ボディー領域１４７０の上端中央付近に遮断オキサイド領域１４８０を形成させる。ボディー領域１４７０の上端中央付近をエッチングした後、エッチングされた領域にオキサイドを充填することによって、遮断オキサイド領域１４８０を形成させることができる。もちろん、エッチングされた領域に他の絶縁物質を充填してもよい。
【００５０】
図１４Ｃを参照すれば、ボディー領域１４７０の両側を所定の幅ほどパターニングする。その結果、ＢＯＸ領域１４１５の両端部の一部が上に露出される。
【００５１】
図１４Ｄを参照すれば、ＢＯＸ領域１４１５の上に露出された端部にゲートオキサイド１４２０ａ、１４２０ｂとゲートパターン１４３０ａ、１４３０ｂとを形成させる。ゲートオキサイド１４２０ａ、１４２０ｂとゲートパターン１４３０ａ、１４３０ｂとの垂直方向長は、ボディー領域１４７０の垂直方向長より所定距離以上短い。
【００５２】
図１４Ｅを参照すれば、ゲートオキサイド１４２０ａ、１４２０ｂとゲートパターン１４３０ａ、１４３０ｂとの上に第１オキサイド領域１４９０ａ、１４９０ｂを形成させる。第１オキサイド領域１４９０ａ、１４９０ｂの上端部は、ボディー領域１４７０の上端部と同じ高さに位置できる。
【００５３】
図１４Ｆを参照すれば、ボディー領域１４７０の上端両側に、第１不純物ドーピング領域１４４０と第２不純物ドーピング領域１４５０とを形成させる。第１不純物ドーピング領域１４４０と第２不純物ドーピング領域１４５０とは、遮断オキサイド領域１４８０によって互いに分離される。
【００５４】
第１及び第２不純物ドーピング領域１４４０、１４５０は、ボディー領域１４７０の上端から所定深さ以下まで形成される。第１及び第２不純物ドーピング領域１４４０、１４５０は、ゲートパターン１４３０ａ、１４３０ｂと垂直方向に所定距離以上離れるように形成されうる。それにより、ゲートパターン１４３０ａ、１４３０ｂと第１及び第２不純物ドーピング領域１４４０、１４５０とが互いにオーバーラップしない。
【００５５】
図１４Ａないし図１４Ｆでは、ＢＯＸ領域１４１５を備える半導体素子を製造する過程が図示された。しかし、図１４Ａないし図１４Ｆは、ＢＯＸ領域を備えない図３の半導体素子を製造する過程にも適用できる。図１４Ａないし図１４ＦでＢＯＸ領域を形成するステップを省略して図３の半導体素子を製造する過程は、当業者には周知のものであるので、それについての詳細な説明は省略される。
【００５６】
図１５は、図１４Ａないし図１４Ｆの製造方法によって形成される半導体素子がアレイ形態に配列された態様の正面図である。
【００５７】
図１５を参照すれば、複数のボディー領域（例えば、１５７０）と複数のゲートパターン（例えば、１５３０ａ、１５３０ｂ）とが半導体基板１５１０上に配される。複数のボディー領域（例えば、１５７０）は、半導体基板１５１０上にアレイ形態に配され、それぞれのゲートパターン（例えば、１５３０ａ）は、２個のボディー領域間に配され、２個のボディー領域によって共有される。それぞれのボディー領域１５７０とその両側面に配されるゲートパターン１５３０ａ、１５３０ｂとは、一つの半導体素子の役割を行える。
【００５８】
図１５に示したＢＯＸ領域１５１５、ゲートオキサイド領域１５２０ａ、１５２０ｂ、第１オキサイド領域１５９０ａ、１５９０ｂ、遮断オキサイド領域１５８０、第１不純物ドーピング領域１５４０と第２不純物ドーピング領域１５５０は、図１４Ａないし図１４Ｆに示したＢＯＸ領域１４１５、ゲートオキサイド領域１４２０ａ、１４２０ｂ、第１オキサイド領域１４９０ａ、１４９０ｂ、遮断オキサイド領域１４８０、第１不純物ドーピング領域１４４０と第２不純物ドーピング領域１４５０にそれぞれ対応するので、それについての説明は省略される。
【００５９】
図１６Ａないし図１６Ｆは、本発明の他の実施形態による半導体素子の製造方法を示す図面である。
【００６０】
図１６Ａ及び図１６Ｂに示したステップは、図１４Ａと図１４Ｂに示したステップに対応するので、それについての説明は省略される。
【００６１】
図１６Ｃを参照すれば、ボディー領域１６７０の両側を所定の幅ほどパターニングする。その結果、ＢＯＸ領域１６１５の両端部の一部が上に露出される。次いで、ＢＯＸ領域１６１５の上に露出された端部に第２オキサイド領域１６９５ａ、１６９５ｂとを形成させる。
【００６２】
図１６Ｄを参照すれば、第２オキサイド領域１６９５ａ、１６９５ｂ上に、ゲートオキサイド１６２０ａ、１６２０ｂとゲートパターン１６３０ａ、１６３０ｂとを形成させる。
【００６３】
図１６Ｅを参照すれば、ゲートオキサイド１６２０ａ、１６２０ｂとゲートパターン１６３０ａ、１６３０ｂとの上に、第１オキサイド領域１６９０ａ、１６９０ｂを形成させる。第１オキサイド領域１６９０ａ、１６９０ｂの上端部は、ボディー領域１６７０の上端部と同じ高さに位置できる。
【００６４】
図１４Ｅでは、ＢＯＸ領域１４１５上にゲートパターン１４３０ａ、１４３０ｂが形成される。一方、図１６Ｅでは、ＢＯＸ領域１６１５上に第２オキサイド領域１６９５ａ、１６９５ｂが形成され、第２オキサイド領域１６９５ａ、１６９５ｂ上にゲートパターン１６３０ａ、１６３０ｂが形成される。
【００６５】
図１６Ｆを参照すれば、ボディー領域１６７０の上端両側に、第１不純物ドーピング領域１６４０と第２不純物ドーピング領域１６５０とを形成させる。
【００６６】
図１６Ａないし図１６Ｆは、ＢＯＸ領域を備えない図３の半導体素子を製造する過程にも適用できる。
【００６７】
図１７は、図１６Ａないし図１６Ｆの製造方法によって形成される半導体素子がアレイ形態に配列された態様の正面図である。
【００６８】
図１７に示した半導体素子アレイは、第２オキサイド領域１６９５ａ、１６９５ｂ上にゲートパターン１６３０ａ、１６３０ｂが形成される点を除外すれば、図１５に示した半導体素子アレイと類似しているので、それについての説明は省略される。
【００６９】
図１８Ａないし図１８Ｉは、本発明のさらに他の実施形態による半導体素子の製造方法を示す図面である。
【００７０】
図１８Ａないし図１８Ｅを参照すれば、基板領域１８１０上にボディー領域１８７０を形成させた後、選択的エッチング技術を利用して基板領域１８１０とボディー領域１８７０とを分離させる。
【００７１】
図１８Ａを参照すれば、ボディー領域１８１０の上端中央付近をエッチングした後、エッチングされた領域にオキサイドを充填することによって、遮断オキサイド領域１８８０を形成させることができる。もちろん、エッチングされた領域に他の絶縁物質を充填してもよい。
【００７２】
図１８Ｂを参照すれば、バルク基板を長軸方向にエッチングして長軸方向に延びるボディーラインパターン１８７０を形成させ、ボディーラインパターン１８７０の両側をオキサイドで充填してゲートオキサイド領域１８２０ａ、１８２０ｂを形成させることができる。
【００７３】
図１８Ｃを参照すれば、短軸方向にボディーラインパターン１８７０をパターニングする。図１８Ｃにはパターニングした後の態様が図示される。ゲートオキサイド領域１８２０ａ、１８２０ｂを除いて、ボディーラインパターン１８７０が延びる方向と垂直方向にエッチングして、垂直方向に延びる複数のボディーパターンを形成する。
【００７４】
ボディーラインパターン１８７０の部分のうち、パターニングしようとする部分を除外した残りの部分、及びゲートオキサイド領域１８２０ａ、１８２０ｂにマスク１８９０を覆った後、マスク１８９０が覆われていない部分のみにパターニング過程を進めることができる。図１８Ｃには、マスク１８９０が覆われていない部分がパターニングされた後の態様が図示される。
【００７５】
図１８Ｄを参照すれば、パターニングされた内面１８９２と底面（図示せず）とをマスキングした後、底面（図示せず）のマスキングを除去する。
【００７６】
次いで、図１８Ｅを参照すれば、マスキングが除去された底面を通じてボディーパターン１８７０ａ、１８７０ｂ、１８７０ｃの下端を選択的にエッチングする。図１８Ｅには、ボディーラインパターン１８７０の下端が選択的にエッチングされた後、ボディーパターン１８７０ａ、１８７０ｂ、１８７０ｃの底面１８７５が露出される態様が図示される。
【００７７】
以上では、１８７０領域が基板領域１８１０から分離される前には１８７０領域をボディーラインパターン１８７０と称し、１８７０領域が基板領域１８１０から分離された後には１８７０領域をボディー領域１８７０と称する。
【００７８】
図１８Ｆを参照すれば、基板領域１８１０とボディー領域１８７０との間の空間１８７５をオキサイドで充填する。
【００７９】
図１８Ｇ、図１８Ｈと図１８Ｉを参照すれば、ボディー領域１８７０の両側面に形成されたオキサイド領域の上端をエッチングし、エッチングされたオキサイド領域１８２０ａ、１８２０ｂ上にワードラインパターン１８３０ａ、１８３０ｂを形成させる。そして、ワードラインパターン１８３０ａ、１８３０ｂ上にオキサイド領域１８２２ａ、１８２２ｂを形成させる。
【００８０】
図１９は、本発明の他の実施形態による半導体素子を示す図面である。
【００８１】
図３に示した半導体素子でゲートパターン３３０ａ、３３０ｂは、ボディー領域３７０の広い面に垂直方向に延びる。一方、図１９に示した半導体素子でゲートパターン１９３０ａ、１９３０ｂ、１９３０ｃは、ボディー領域１９７０ａ、１９７０ｂの広い面に平行な方向に延びる。
【００８２】
図１９に示した半導体素子でビットラインＢＬとソースラインＳＬとは、不純物ドーピング領域１９４０ａ、１９４０ｂ、１９５０ａ、１９５０ｂ上に形成され、ボディー領域１９７０ａ、１９７０ｂの広い面とゲートパターン１９３０ａ、１９３０ｂ、１９３０ｃとに垂直に形成される。
【００８３】
図２０は、図１９の半導体素子がアレイ形態に配列された態様をモデリングした回路図である。
【００８４】
図２０の回路図では、ビットラインＢＬ１、ＢＬ２とソースラインＳＬ１、ＳＬ２とが交互に配される。それぞれの半導体素子がワードラインＷＬ１〜ＷＬ５を共有する点は、前記と同様である。
【００８５】
以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００８６】
本発明は、電子装置関連の技術分野に好適に用いられる。
【符号の説明】
【００８７】
３００  半導体素子
３１０  半導体基板
３２０ａ、３２０ｂ  ゲート絶縁領域
３３０ａ、３３０ｂ  ゲートパターン
３４０  第１不純物ドーピング領域
３５０  第２不純物ドーピング領域
３７０  ボディー領域
３８０  遮断オキサイド領域
【図２】
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【図４】
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【図８】
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【図９】
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【図１１】
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【図１３】
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【図１５】
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【図１７】
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【図２０】
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【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１２】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１８Ｇ】
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【図１８Ｈ】
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【図１８Ｉ】
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【図１９】
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