(57)【要約】【課題】スプリットゲート型フラッシュEEPROMに対して、サリサイド・プロセス、デュアルゲート・プロセスを適用した場合に、コントロールゲート等の空乏化を抑え、動作不良を防止する。【解決手段】フローティングゲート３が形成されたＰ型シリコン基板１上の全面にポリシリコン層１２をＬＣＶＤ法により堆積する。そして、スプリットゲート型フラッシュEEPROMセル（ＭＣ）の形成領域における、ポリシリコン層１２の全体に選択的にリンを拡散する。リンが拡散されたポリシリコン層１２をパターニングすることにより、コントロールゲート１４を形成する。また、ヒ素のイオン注入により、低耐圧のＮチャネルＭＯＳトランジスタＭ１のゲート１５にヒ素を注入すると共に、ソース領域及びドレイン領域を形成する。【選択図】図１
2009267150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフローティングゲートと、前記フローティングゲートを覆って形成された絶縁膜と、前記絶縁膜を介して前記フローティングゲートの一部上及び側面を覆い、更に前記半導体基板上に延在したコントロールゲートとを備えた不揮発性メモリセルと、前記半導体基板上に形成された第１のＭＯＳトランジスタと、を備えた半導体装置の製造方法において、
前記フローティングゲート及び前記絶縁膜が形成された前記半導体基板上の全面にポリシリコン層を形成する工程と、
前記不揮発性メモリセルの形成領域における前記ポリシリコン層の全体に選択的に第１のＮ型不純物を導入する工程と、
第１のＮ型不純物が導入された前記ポリシリコン層をパターニングすることにより、前記コントロールゲートを形成する工程と、
第２のＮ型不純物のイオン注入により、前記第１のＭＯＳトランジスタのゲートに第２のＮ型不純物を注入すると共に、ソース領域及びドレイン領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上に、第１のＭＯＳトランジスタより厚いゲート絶縁膜を有する第２のＭＯＳトランジスタを備え、
前記第２のＭＯＳトランジスタの形成領域における前記ポリシリコン層の全体に選択的に第１のＮ型不純物を導入する工程と、
第１のＮ型不純物が導入された前記ポリシリコン層をパターニングすることにより、前記第２のＭＯＳトランジスタのゲートを形成する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第２のＮ型不純物のイオン注入により、前記第２のＭＯＳトランジスタのソース領域及びドレイン領域を形成するとともに、前記第２のＭＯＳトランジスタのゲートに第２のＮ型不純物を注入する工程と、を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のＮ型不純物はリンであり、前記第２のＮ型不純物はヒ素であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１のＮ型不純物を導入する工程は、リンのデポジション工程であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に、前記第１のＭＯＳトランジスタと同じ厚さのゲート絶縁膜を有する第３のＭＯＳトランジスタを備え、
Ｐ型不純物のイオン注入により、前記第３のＭＯＳトランジスタのソース領域及びドレイン領域を形成するとともに、前記第３のＭＯＳトランジスタのゲートにＰ型不純物を注入する工程と、を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記コントロールゲート、前記第１のＭＯＳトランジスタのゲート、ソース領域及びドレイン領域の各表面に、シリサイド層を形成する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記コントロールゲート、前記第１乃至第３のＭＯＳトランジスタのゲート、ソース領域及びドレイン領域の各表面に、シリサイド層を形成する工程を備えることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成されたフローティングゲートと、前記フローティングゲートを覆って形成された絶縁膜と、前記絶縁膜を介して前記フローティングゲートの一部上及び側面を覆い、更に前記半導体基板上に延在したコントロールゲートとを備えたメモリセルと、前記半導体基板上に形成された第１のＭＯＳトランジスタと、を備え、前記コントロールゲートの全体にリンが導入され、前記第１のＭＯＳトランジスタのゲート、ソース領域及びドレイン領域にヒ素が導入されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲート型の不揮発性メモリセルとＭＯＳトランジスタを同一基板上に形成する技術に関する。
【背景技術】
【０００２】
近年、電気的にプログラム及び消去可能な不揮発性メモリ（EEPROM; Electrically Erasable Read Only Memory）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。EEPROMはフローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上の情報を記録し、フローティングゲートの電荷の有無によるソース領域とドレイン領域との間の導通の変化によって情報を読み取る不揮発性半導体記憶装置であり、大きくわけてスタックゲート型とスプリットゲート型に分類される。
【０００３】
この内スプリットゲート型フラッシュEEPROMは例えば特許文献１〜４に記載されている。このスプリットゲート型フラッシュEEPROMは図５に示すように、半導体基板１０１上に所定間隔を隔てて形成されたドレイン領域１１３及びソース領域１１４の間にチャネル領域１１５が形成されている。チャネル領域１１５の一部上からソース領域１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成され、該フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン領域１１３の一部上に延在したコントロールゲート１１２が形成されている。
【０００４】
以下にスプリットゲート型フラッシュEEPROMセルの動作を述べる。先ず、データを書き込むときには、コントロールゲート１１２とソース領域１１４に高電圧を（例えばコントロールゲート１１２に2V、ソース領域１１４に12V）印加し、チャネル領域１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。
【０００５】
また、データを消去するときには、ドレイン領域１１３及びソース領域１１４を接地して、コントロールゲート１１２に高電圧（例えば15V）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下FNトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９aが形成されているので、ここに電界が集中し、より低電圧でFNトンネル電流を流すことができる。
【０００６】
スプリットゲート型フラッシュEEPROMには、書き込み、読み出し、消去の各動作を制御するための制御回路が内蔵される。制御回路は、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタを用いて形成される。
【０００７】
一方、ＭＯＳトランジスタの微細化及び高速化のために、ゲート、ソース領域及びドレイン領域の各表面に低抵抗のシリサイド層を形成する、「サリサイド」が知られている。また、サリサイドに関連して、ソースドレイン領域形成のイオン注入を用いて、ＰチャネルＭＯＳトランジスタのゲートをＰ型化し、ＮチャネルＭＯＳトランジスタのゲートをＮ型化する、「デュアルゲート」と呼ばれるプロセスも知られている。デュアルゲートのＭＯＳトランジスタにおいては、しきい値電圧を低下させることができる。サリサイドについては、例えば特許文献５に記載されている。
【特許文献１】米国特許第５０２９１３０号
【特許文献２】米国特許第５０４５４８８号
【特許文献３】米国特許５０６７１０８号
【特許文献４】特開平１１−２７４３２９号公報
【特許文献５】特開２００５−１５９３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
スプリットゲート型フラッシュEEPROMの微細化、高速化等のために、サリサイド・プロセス、デュアルゲート・プロセスを適用することが考えられる。この場合、デュアルゲート・プロセスにおけるソースドレイン領域形成用のヒ素のイオン注入を用いて、スプリットゲート型フラッシュEEPROMのコントロールゲート１１２にＮ型不純物であるヒ素を注入することになる。
【０００９】
しかしながら、スプリットゲート型フラッシュEEPROMでは、ドレイン領域形成用のヒ素は、データ保持特性の悪化懸念からコントロールゲートの一部にしか注入できないという問題があった。このため、ヒ素がコントロールゲート全体に十分拡散せず、消去時に高電圧（例えば、15V）を印加すると、コントロールゲート１１２が空乏化し、消去が不十分になるという問題があった。
【００１０】
また、高耐圧ＭＯＳトランジスタについても、デュアルゲート・プロセスにおけるソースドレイン領域形成用のイオン注入では、ゲート全体に十分な濃度のヒ素を注入することができない。このため、ゲートに高電圧（例えば、15V）を印加すると、ゲートの下部（ゲート絶縁膜に近い部分）が空乏化し、高耐圧ＭＯＳトランジスタがオンした時に流れる電流（ソースドレイン電流）が低下するという問題があった。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、半導体基板上に形成されたフローティングゲートと、前記フローティングゲートを覆って形成された絶縁膜と、前記絶縁膜を介して前記フローティングゲートの一部上及び側面を覆い、更に前記半導体基板上に延在したコントロールゲートとを備えた不揮発性メモリセルと、前記半導体基板上に形成された第１のＭＯＳトランジスタと、を備えた半導体装置の製造方法において、前記フローティングゲート及び前記絶縁膜が形成された前記半導体基板上の全面にポリシリコン層を形成する工程と、前記不揮発性メモリセルの形成領域における前記ポリシリコン層の全体に選択的にリンを導入する工程と、リンが導入された前記ポリシリコン層をパターニングすることにより、前記コントロールゲートを形成する工程と、ヒ素のイオン注入により、前記第１のＭＯＳトランジスタのゲートにヒ素を注入すると共に、ソース領域及びドレイン領域を形成する工程と、を備えることを特徴とする。
【００１２】
また、本発明の半導体装置は、半導体基板上に形成されたフローティングゲートと、前記フローティングゲートを覆って形成された絶縁膜と、前記絶縁膜を介して前記フローティングゲートの一部上及び側面を覆い、更に前記半導体基板上に延在したコントロールゲートとを備えたメモリセルと、前記半導体基板上に形成された第１のＭＯＳトランジスタと、を備え、前記コントロールゲートの全体にリンが導入され、前記第１のＭＯＳトランジスタのゲート、ソース領域及びドレイン領域にヒ素が導入されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、スプリットゲート型フラッシュEEPROMに対して、サリサイド・プロセス、デュアルゲート・プロセスを適用した場合に、コントロールゲート、高耐圧ＭＯＳトランジスタのゲートに十分な濃度の不純物を導入することができることから、これらの空乏化を抑え、動作不良を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態による半導体装置の製造方法について図面を参照して説明する。図１（ａ）に示すように、Ｐ型シリコン基板１上に、スプリットゲート型フラッシュEEPROMセル（ＭＣ）、低耐圧のＮチャネルＭＯＳトランジスタＭ１、高耐圧のＮチャネルＭＯＳトランジスタＭ２及び低耐圧のＰチャネルＭＯＳトランジスタＭ３の各形成領域が画定されている。本実施形態においては、２つのスプリットゲート型フラッシュEEPROMセル（ＭＣ）が１つのソース領域を共有している構造になっている。
【００１５】
スプリットゲート型フラッシュEEPROMセル（ＭＣ）の形成領域において、Ｐ型シリコン基板１の表面にゲート酸化膜２を介して、フローティングゲート３が形成されている。フローティングゲート３上にはシリコン酸化膜からなるミニLOCOS膜４が形成されている。ミニLOCOS膜４の膜厚は、例えば140nmである。
【００１６】
このミニLOCOS膜４は、フィールド酸化膜に用いられるLOCOS膜より薄いが、公知のLOCOSプロセスを用いて形成される。フローティングゲート３の上部には突起部３ａが形成されている。また、フローティングゲート３の突起部３ａを覆って、突起部３ａとポリシリコン層１２との間にトンネル絶縁膜４ａが形成されている。
【００１７】
フローティングゲート３の側部には、シリコン窒化膜等からなるスペーサ膜５が形成されている。スペーサ膜５は、リバース・トンネリング（コントロールゲート１４の突起部からフローティングゲート３への電子のトンネリング）を防止するために設けられる。フローティングゲート３に隣接したＰ型シリコン基板１の表面にはゲート酸化膜２より厚い膜厚を有したシリコン酸化膜６が形成されている。ゲート酸化膜２の膜厚は、例えば8nm、シリコン酸化膜６の膜厚は、例えば22nmである。一方、前記Ｐ型シリコン基板１上の別の領域には、低耐圧のＮチャネルＭＯＳトランジスタＭ１、高耐圧のＮチャネルＭＯＳトランジスタＭ２及び低耐圧のＰチャネルＭＯＳトランジスタＭ３の形成領域が画定されている。各ＭＯＳトランジスタの形成領域はLOCOS膜７によって分離されている。
【００１８】
そして、低耐圧のＮチャネルＭＯＳトランジスタＭ１の形成領域において、Ｐ型シリコン基板１の表面にゲート酸化膜８が形成されている。また、低耐圧のＰチャネルＭＯＳトランジスタＭ３の形成領域において、Ｐ型シリコン基板１の表面にＮ型ウエル９が形成され、このＮ型ウエル９の表面にゲート酸化膜１０が形成されている。さらに、高耐圧のＮチャネルＭＯＳトランジスタＭ２の形成領域において、Ｐ型シリコン基板１の表面にゲート酸化膜１１が形成されている。ゲート酸化膜１１は、ゲート酸化膜２，８，１０よりも大きな膜厚を有している。即ち、高耐圧のＮチャネルＭＯＳトランジスタＭ２は、低耐圧のＮチャネルＭＯＳトランジスタＭ１及び低耐圧のＰチャネルＭＯＳトランジスタＭ３に比して高いゲート電圧に耐えられる構造を有している。
【００１９】
前記シリコン酸化膜６は、ゲート酸化＋酸化膜デポ＋ゲート酸化の３工程で形成される複合膜である。高耐圧ＭＯＳトランジスタのゲート酸化膜１１は、シリコン酸化膜６と同じ工程で形成されるが、低耐圧ＭＯＳトランジスタのゲート酸化膜８と１０は、シリコン酸化膜６の３工程のうち最後のゲート酸化のみで形成される。ゲート酸化膜８、１０の膜厚は、例えば12nmである。
【００２０】
上記構造が形成されたＰ型シリコン基板１の表面を覆って、ＬＰＣＶＤ法によりポリシリコン層１２を堆積する。ポリシリコン層１２の膜厚は、例えば200nmである。次に、ＬＰＣＶＤ法によりポリシリコン層１２上にシリコン酸化膜１３を堆積し、スプリットゲート型フラッシュEEPROMセル（ＭＣ）の形成領域上のシリコン酸化膜１３をエッチング除去して開口Ｋ１を形成する。また、高耐圧のＮチャネルＭＯＳトランジスタＭ２の形成領域上のシリコン酸化膜１３をエッチング除去して開口Ｋ２を形成する。
【００２１】
そして、残されたシリコン酸化膜１３をマスクとして用い、リンドープトオキサイドのデポジションを行うことで、ポリシリコン層１２にリンを拡散させる。このリンデポジションの条件は、例えば830℃の温度下でPOCl3を用いる。ポリシリコン層１２の空乏化を防止するためにはポリシリコン層１２の全体にリンを拡散させる必要がある。このリンドープトオキサイドのデポジション時にリン拡散が不十分の場合には、後の熱処理工程によりリン拡散を補充することができる。リンのデポジションの代わりに、リン又はヒ素のイオン注入を行っても良い。このイオン注入条件は、リンを用いる場合は例えば、加速エネルギーは20ＫeV、ドーズ量は3×1015/cm２であり、ヒ素を用いる場合は、例えば、加速エネルギーは35ＫeV、ドーズ量は3×1015 /cm２である。この場合、ポリシリコン層１２の全体にリン又はヒ素を拡散させるために、イオン注入後に拡散工程を行うことが好ましい。
【００２２】
尚、高耐圧のＮチャネルＭＯＳトランジスタＭ２の形成領域のポリシリコン層１２にもリンを拡散させるのは、１つのオプションであり、スプリットゲート型フラッシュEEPROMセル（ＭＣ）の形成領域のポリシリコン層１２にだけリンを拡散させるオプションもある。
【００２３】
次に、図１（ｂ）に示すように、シリコン酸化膜１３を除去し、ホトリソグラフィ技術により、ポリシリコン層１２を選択的にエッチングして、コントロールゲート１４、低耐圧のＮチャネルＭＯＳトランジスタＭ１のゲート１５、低耐圧のＰチャネルＭＯＳトランジスタＭ３のゲート１６及び高耐圧のＮチャネルＭＯＳトランジスタＭ２のゲート１７を形成する。コントロールゲート１４は、フローティングゲート３の上部及び側部を、ミニLOCOS膜４、トンネル絶縁膜４ａを介して被覆し、かつシリコン酸化膜６を介して、Ｐ型シリコン基板１上に延在する。
【００２４】
そして、スプリットゲート型フラッシュEEPROMセル（ＭＣ）のソース形成領域上に開口Ｋ３を有し、他の領域をカバーするレジスト層１８を形成する。このレジスト層１８をマスクとして、Ｎ型不純物、例えばリンとヒ素をイオン注入することにより、ソース領域１９を形成する。このイオン注入条件は、例えば、リンの加速エネルギーは40ＫeV、ドーズ量は4×1015 /cm２であり、ヒ素の加速エネルギーは60ＫeV、ドーズ量は3×1015 /cm２である。
【００２５】
ソース領域１９は後の熱処理工程により拡散され、フローティングゲート３の下方まで延びることになる。イオン注入後、レジスト層１８は除去される。
【００２６】
次に、図２（ａ）に示すように、低耐圧のＮチャネルＭＯＳトランジスタＭ１上に開口Ｋ４を有し、高耐圧のＮチャネルＭＯＳトランジスタＭ２上に開口Ｋ５を有し、他の領域をカバーするレジスト層２０を形成する。そして、このレジスト層２０及びゲート１５，１７をマスクとして、Ｎ型不純物、例えばリンを低濃度でイオン注入することにより、低耐圧のＮチャネルＭＯＳトランジスタＭ１の低濃度のソース領域２１及び低濃度のドレイン領域２２を形成し、高耐圧のＮチャネルＭＯＳトランジスタＭ２の低濃度のソース領域２３及び低濃度のドレイン領域２４を形成する。このイオン注入条件は、例えば、リンの加速エネルギーは50ＫeV、ドーズ量は3×1015/cm２である。イオン注入後、レジスト層２０は除去される。
【００２７】
次に、図２（ｂ）に示すように、低耐圧のＰチャネルＭＯＳトランジスタＭ３上に開口Ｋ６を有するレジスト層２７を形成する。そして、このレジスト層２７及びゲート１６をマスクとして、Ｎ型不純物、例えばＢＦ２を低濃度でイオン注入することにより、低耐圧のＰチャネルＭＯＳトランジスタＭ３の低濃度のソース領域２５及び低濃度のドレイン領域２６を形成する。このイオン注入条件は、例えば、ＢＦ２の加速ネルギーは35ＫeVであり、ドーズ量は2.5×1015 /cm２である。イオン注入後、レジスト層２７は除去される。
【００２８】
次に、図３（ａ）に示すように、コントロールゲート１４、ゲート１５，１６，１７の側壁に側壁スペーサ膜２８を形成する。この側壁スペーサ膜２８は例えばＣＶＤ酸化膜を全面に堆積し、該ＣＶＤ酸化膜に対して異方性エッチングを行うことで形成することができる。更に、側壁スペーサ膜２８の形成後に、Ｐ型シリコン基板１上の全面をカバーするようにシリコン窒化膜２９を形成する。
【００２９】
その後、スプリットゲート型フラッシュEEPROMセル（ＭＣ）のドレイン形成領域上に開口Ｋ７を有し、低耐圧のＮチャネルＭＯＳトランジスタＭ１上に開口Ｋ８を有し、高耐圧のＮチャネルＭＯＳトランジスタＭ２上に開口Ｋ９を有し、他の領域をカバーするレジスト層３０を形成する。
【００３０】
そして、このレジスト層３０、コントロールゲート１４、ゲート１５，１７、側壁スペーサ膜２８をマスクとして、ヒ素を高濃度でイオン注入することにより、スプリットゲート型フラッシュEEPROMセル（ＭＣ）のドレイン領域３１、低耐圧のＮチャネルＭＯＳトランジスタＭ１の高濃度のソース領域３２及び高濃度のドレイン領域３３を形成し、高耐圧のＮチャネルＭＯＳトランジスタＭ２の高濃度のソース領域３４及び高濃度のドレイン領域３５を形成する。このイオン注入条件は、例えば、ヒ素の加速エネルギーは60ＫeVであり、ドーズ量は3×1015 /cm2である。これにより、低耐圧のＮチャネルＭＯＳトランジスタＭ１及び高耐圧のＮチャネルＭＯＳトランジスタＭ２は、所謂ＬＤＤ構造を有することになる。また、このイオン注入により、コントロールゲート１４、ゲート１５，１７にもヒ素が高濃度に注入されることになる。イオン注入後、レジスト層３０は除去される。
【００３１】
尚、上記イオン注入工程において、スプリットゲート型フラッシュEEPROMセル（ＭＣ）については、ドレイン形成領域のみにイオン注入を行っている。これは、ソース領域１９については、すでにイオン注入済みであること、フローティングゲート３に高濃度のヒ素を注入するとデータ保持特性が悪化する懸念があることから、ソース領域１９と、マスクずれを考慮してコントロールゲート１４の一部をレジスト３０で覆っている。
【００３２】
このため、上記イオン注入工程では、コントロールゲート１４へのイオン注入はレジスト３０で覆われていない一部だけになる。また、スプリットゲート型フラッシュEEPROMには、ミニLOCOS膜４とフローティングゲート１４による段差部があることから、その段差部でヒ素を十分にイオン注入できない。浅接合形成のためにヒ素の拡散も十分にはできない。従って、コントロールゲート１４へのイオン注入だけに頼っていたのでは、消去時にコントロールゲート１４の空乏化が起こる。しかしながら、本実施形態によれば、前述のようにコントロールゲート１４になるポリシリコン層１２に予めリンを拡散させているので、コントロールゲート１４の空乏化を防止することができる。
【００３３】
次に、図３（ｂ）に示すように、低耐圧のＰチャネルＭＯＳトランジスタＭ３上に開口Ｋ１０を有するレジスト層３６を形成する。そして、このレジスト層３６、ゲート１６及び側壁スペーサ膜２８をマスクとして、ボロンを高濃度でイオン注入することにより、低耐圧のＰチャネルＭＯＳトランジスタＭ３の高濃度のソース領域３７及び高濃度のドレイン領域３８を形成する。このイオン注入条件は、例えば、ボロンの加速エネルギーは10ＫeVであり、ドーズ量は3×1015 /cm2である。このイオン注入により、ゲート１６にもボロンが高濃度に注入されることになる。イオン注入後、レジスト層３６及びシリコン窒化膜２９は除去される。
【００３４】
次に、図４に示すように、サリサイド・プロセスにより、スプリットゲート型フラッシュEEPROMセル（ＭＣ）においては、ドレイン領域３１の表面、コントロールゲート１４の一部表面に例えばＴｉＳｉ２から成るシリサイド層４０を形成する。また、低耐圧のＮチャネルＭＯＳトランジスタＭ１の高濃度のソース領域３２、ドレイン領域３３の表面にシリサイド層４０を形成する。また、低耐圧のＰチャネルＭＯＳトランジスタＭ３の高濃度のソース領域３７、ドレイン領域３８の表面にシリサイド層４０を形成する。また、高耐圧のＮチャネルＭＯＳトランジスタＭ２の高濃度のソース領域３４、ドレイン領域３５の表面にシリサイド層４０を形成する。更に、低耐圧のＮチャネルＭＯＳトランジスタＭ１、低耐圧のＰチャネルＭＯＳトランジスタＭ３及び高耐圧のＮチャネルＭＯＳトランジスタＭ２のゲート１５，１６，１７上にもシリサイド層４０を形成する。
【００３５】
サリサイド・プロセスは、サリサイド化したくない部分にシリコン酸化膜を形成して、チタン（Ｔｉ）等の遷移金属をＰ型シリコン基板１の全面にスパッタし、その後の熱処理により、遷移金属とシリコンとのシリサイド反応を生じさせる。このとき、シリコン酸化膜（シリサイドブロック膜）上にスパッタされた遷移金属はシリコンと接触しないため、その部分ではシリサイド反応は起こらない。従って、未反応の遷移金属をエッチング液で選択的に除去することで、サリサイド構造を得ることができる。
【００３６】
上述のように、スプリットゲート型フラッシュEEPROMセル（ＭＣ）、低耐圧のＮチャネルＭＯＳトランジスタＭ１、高耐圧のＮチャネルＭＯＳトランジスタＭ２及び低耐圧のＰチャネルＭＯＳトランジスタＭ３を１つの半導体基板１上に形成することができる。
【００３７】
スプリットゲート型フラッシュEEPROMセル（ＭＣ）においては、コントロールゲート１４の全体にＮ型不純物（特に、リン）が拡散されているので、消去時に高電圧（例えば、15V）を印加しても、コントロールゲート１４が空乏化することが防止され、消去動作を正常に行うことができる。
【００３８】
また、高耐圧のＮチャネルＭＯＳトランジスタＭ２についても、ゲート注入では、ゲート全体に十分な濃度のヒ素を注入することができない。このため、ゲート１７の全体にＮ型不純物（特に、リン）が拡散されているので、ゲート１７に高電圧（例えば、15V）を印加しても、ゲート１７の下部（ゲート酸化膜１１に近い側）の空乏化が防止され、高耐圧のＮチャネルＭＯＳトランジスタＭ２がオンした時に流れる電流（ソースドレイン電流）が低下するのを防止することができる。また、低耐圧のＮチャネルＭＯＳトランジスタＭ１及び低耐圧のＰチャネルＭＯＳトランジスタＭ３については、サリサイドとデュアルゲートの構造を有している。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図５】従来のスプリットゲート型フラッシュEEPROMを示す断面図である。
【符号の説明】
【００４０】
１  Ｐ型シリコン基板            ２，８，１０，１１  ゲート酸化膜
３  フローティングゲート        ３ａ  突起部
４  ミニLOCOS膜              ４ａ  トンネル絶縁膜
５  スペーサ膜
６，１３  シリコン酸化膜        ７  LOCOS膜
９  Ｎ型ウエル                  １２  ポリシリコン層
１４  コントロールゲート        １５，１６，１７  ゲート
１８，２０，２７，３０，３６  レジスト層
１９，２１，２３，２５，３２，３４，３７  ソース領域
２２，２４，２６，３１，３３，３５，３８  ドレイン領域
２８  側壁スペーサ膜            ２９  シリコン窒化膜
４０  シリサイド層
Ｍ１  ＮチャネルＭＯＳトランジスタ
Ｍ２  ＮチャネルＭＯＳトランジスタ
Ｍ３  ＰチャネルＭＯＳトランジスタ
ＭＣ  スプリットゲート型フラッシュEEPROMセル
Ｋ１〜Ｋ１０  開口
【図１】
2009267150.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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