(57)【要約】【課題】ブロック順次駆動方式を用いたときの、ブロック境界付近の表示ムラの発生を、比較的簡易な構成で抑制することができる電気光学装置及び電気光学装置の駆動方法を提供する。【解決手段】信号線を複数本毎にまとめたブロック単位で順次駆動するブロック順次駆動方式を行う電気光学装置において、互いに隣接する１組のブロックのうち、先に選択されるブロックに属する信号線であって次に選択されるブロックに接近している所定本数の末尾信号線群に対応するサブ画素に対して、入力表示データの階調レベルを一律に一定レベル分補正（加算又は減算）したデータに応じた階調表示電圧を供給する。【選択図】図４
2009222831.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、複数の信号線と、前記複数の走査線と前記複数の信号線との交差に対応して設けられた複数のサブ画素と、前記信号線の延在する方向に隣接した前記複数のサブ画素によって一つのドットを形成する画素と、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、前記走査線に対して前記選択電圧が供給される１水平走査期間に、前記信号線を複数本毎にまとめたブロック単位で、各信号線に対応する前記サブ画素にそれぞれ入力表示データに応じた階調表示電圧を供給する信号線駆動回路と、を備える電気光学装置であって、
前記信号線駆動回路は、互いに隣接する１組のブロックのうち、先に選択されるブロックに属する信号線であって、次に選択されるブロックに接近している所定本数の信号線における入力表示データの階調レベルを、所定の階調レベルを加えることによってレベル補正する階調補正回路を備えることを特徴とする電気光学装置。
【請求項２】
前記所定の階調レベルは、−３階調レベルから＋３階調レベルの範囲であることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記所定本数は、最大２画素分に相当する信号線の本数であることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
３個または４個の前記サブ画素によって前記一つのドットを形成する画素が構成されることを特徴とする請求項３に記載の電気光学装置。
【請求項５】
前記階調補正回路は、前記入力表示データの補正前の階調レベルが所定の中間階調領域にあるとき、当該入力表示データの階調レベルを補正することを特徴とする請求項１乃至４の何れか１項に記載の電気光学装置。
【請求項６】
走査線に対して所定の順番で選択電圧を供給し、前記走査線に対して前記選択電圧が供給される１水平走査期間に、信号線を複数本毎にまとめたブロック単位で、各信号線に対応するサブ画素にそれぞれ入力表示データに応じた階調表示電圧を供給する電気光学装置の駆動方法であって、
互いに隣接する１組のブロックのうち、先に選択されるブロックに属する信号線であって、次に選択されるブロックに接近している所定本数の信号線における入力表示データの階調レベルを、所定の階調レベルを加えることによってレベル補正することを特徴とする電気光学装置の駆動方法。
【請求項７】
前記所定の階調レベルは、−３階調レベルから＋３階調レベルの範囲であることを特徴とする請求項６に記載の電気光学装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロック単位で画素に表示データを供給する電気光学装置及び電気光学装置の駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置では、複数の走査信号線と複数のデータ信号線とを用いてマトリクス状に配置された各表示領域に所望の表示を行う。このような表示装置では、複数の走査信号線について順次選択を行い、また、選択されている走査信号線に対応する各画素へ、映像信号を、データ信号線を介して順次供給するために、シフトレジスタ回路技術が用いられる。
【０００３】
シフトレジスタは、走査信号線やデータ信号線の数に応じた段数のフリップフロップ等のシフトレジスタ回路要素を有するが、フリップフロップ等のシフトレジスタ回路要素の動作周波数には限界があり、例えば、現状では数ＭＨｚ程度である。このため、特に本数の多いデータ信号線の場合には、データ信号線を複数のブロックに分割し、ブロック毎に駆動するブロック順次駆動方式が採用される。
【０００４】
しかしながら、このようなブロック順次駆動方式においては、ブロックの境界付近で表示ムラが生じることがある。
この表示ムラが発生する原因の一つとして、境界線上の信号線が、隣接する信号線との間の寄生容量によって電位の遥動を受けることで、書き込んだデータに誤差が生じるということが挙げられる。
【０００５】
そこで、互いに隣接する信号線をそれぞれ有する１組のブロックにおいて、データ信号の印加終了時期が早い方のブロックをＢＬ１、遅い方のブロックをＢＬ２とし、ブロックＢＬ１，ＢＬ２にそれぞれ属し、互いに隣接する信号線をそれぞれＳＬ１，ＳＬ２とするとき、１水平走査期間内に、その行で、ＢＬ１への正規の導通としてのデータ信号の印加終了時期に先立って予行の導通としてＳＬ２を導通させるデータ伝送方法が知られている（例えば、特許文献１参照）。
【０００６】
また、上記ブロックＢＬ２に属する信号線ＳＬ２の電圧変化を予測し、その予測結果に基づいてＳＬ２に隣接する信号線ＳＬ１に対応する画像信号を補正して、当該ＳＬ１に供給することで、ＳＬ２の電圧変化によって発生するノイズが結合容量を介してＳＬ１に混入した場合でも、そのノイズ成分を上記画像信号の補正によって相殺する電気光学装置の駆動方法が知られている（例えば、特許文献２参照）。ここでは、ＳＬ２の電圧変化を、ＳＬ２に対応する画像信号とプリチャージ電圧とに基づいて予測している。
【０００７】
さらに、上記信号線ＳＬ２に隣接する信号線ＳＬ１に、ＳＬ２と同じタイミングで再びデータ信号を供給することで、ＳＬ１とＳＬ２との結合容量による電圧変化を防止する半導体装置が知られている（例えば、特許文献３参照）。
【特許文献１】特開２００１−２５５８５２号公報
【特許文献２】特開２００１−３４３９２３号公報
【特許文献３】特開２００３−３３０４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記各特許文献に記載の電気光学装置にあっては、パネル内部の動作を複雑に制御する必要がある。
そこで、本発明は、ブロック順次駆動方式を用いたときの、ブロック境界付近の表示ムラの発生を、比較的簡易な構成で抑制することができる電気光学装置及び電気光学装置の駆動方法を提供することを課題としている。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、第１の発明に係る電気光学装置は、複数の走査線と、複数の信号線と、前記複数の走査線と前記複数の信号線との交差に対応して設けられた複数のサブ画素と、前記信号線の延在する方向に隣接した前記複数のサブ画素によって一つのドットを形成する画素と、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、前記走査線に対して前記選択電圧が供給される１水平走査期間に、前記信号線を複数本毎にまとめたブロック単位で、各信号線に対応する前記サブ画素にそれぞれ入力表示データに応じた階調表示電圧を供給する信号線駆動回路と、を備える電気光学装置であって、前記信号線駆動回路は、互いに隣接する１組のブロックのうち、先に選択されるブロックに属する信号線であって、次に選択されるブロックに接近している所定本数の信号線における入力表示データの階調レベルを、所定の階調レベルを加えることによってレベル補正する階調補正回路を備えることを特徴としている。
【００１０】
これにより、ブロック順次駆動方式を採用する場合において、互いに隣接する２つのブロックのうち後に駆動されるブロックに接近している所定本数の信号線を補正対象の信号線とし、当該補正対象の信号線について、入力データの階調レベルを、所定の階調レベルを加えることによってレベル補正するので、複雑な演算等を行うことなくブロック境界付近の表示ムラの発生を抑制して、映像の表示品質を向上させることができる。
【００１１】
また、第２の発明は、第１の発明において、前記所定の階調レベルは、−３階調レベルから＋３階調レベルの範囲であることを特徴としている。
これにより、適正な階調レベル補正を行なうことができ、効果的にブロック境界付近の表示ムラの発生を抑制することができる。
さらに、第３の発明は、第１又は第２の発明において、前記所定本数は、最大２画素分に相当する信号線の本数であることを特徴としている。
【００１２】
これにより、結合容量による影響を受ける画素に対して階調補正を行うことができるので、ブロック境界付近の表示ムラを確実に抑制することができる。
また、第４の発明は、第３の発明において、３個または４個の前記サブ画素によって前記一つのドットを形成する画素が構成されることを特徴としている。
これにより、ＲＧＢの３色により一つの画素を構成する場合や、ＲＧＢＣやＲＧＢＷの４色により一つの画素を構成する場合に対応することができる。
【００１３】
さらに、第５の発明は、第１乃至第４の何れか１つの発明において、前記階調補正回路は、前記入力表示データの補正前の階調レベルが所定の中間階調領域にあるとき、当該入力表示データの階調レベルを補正することを特徴としている。
これにより、特に表示ムラが発生し易い中間階調領域で階調補正を施すことができ、効果的に表示ムラの発生を抑制することができる。
【００１４】
さらにまた、第６の発明の電気光学装置の駆動方法は、走査線に対して所定の順番で選択電圧を供給し、前記走査線に対して前記選択電圧が供給される１水平走査期間に、信号線を複数本毎にまとめたブロック単位で、各信号線に対応するサブ画素にそれぞれ入力表示データに応じた階調表示電圧を供給する電気光学装置の駆動方法であって、互いに隣接する１組のブロックのうち、先に選択されるブロックに属する信号線であって、次に選択されるブロックに接近している所定本数の信号線における入力表示データの階調レベルを、所定の階調レベルを加えることによってレベル補正することを特徴としている。
【００１５】
これにより、比較的簡易な構成で、ブロック順次駆動方式におけるブロック境界付近の表示ムラを抑制することができる電気光学装置の駆動方法とすることができる。
また、第７の発明は、第６の発明において、前記所定の階調レベルは、−３階調レベルから＋３階調レベルの範囲であることを特徴としている。
これにより、適正な階調レベル補正を行って、効果的にブロック境界付近の表示ムラの発生を抑制することができる電気光学装置の駆動方法とすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態の電気光学装置としての液晶表示装置１０の構成を示すブロック図である。
この図１に示すように、液晶表示装置１０は、表示領域１４を有しており、この表示領域１４の周囲に、制御回路２０、走査線駆動回路１６、信号線駆動回路３０が配置されている。
【００１７】
このうち、表示領域１４は、複数の画素が配列する領域であり、本実施形態では、４８０行の走査線が行（Ｘ）方向に延在すると共に、２４００列の信号線が列（Ｙ）方向に延在しており、これらの４８０行の走査線と２４００列の信号線との交差に対応して、サブ画素がそれぞれ配列しているものとする。
本実施形態の液晶表示装置１０は、ガラス基板１２の上に薄型トランジスタ（ＴＦＴ）等の半導体素子が低温ポリシリコン技術で形成されたものを用い、カラーフィルタ等が形成されたもう１枚のガラス基板との間に液晶分子が挟持されて構成される。これにより、カラー表示が可能となっている。
【００１８】
上記カラーフィルタは、各サブ画素に対応して原色の着色が施された着色領域を有する。本実施形態におけるカラーフィルタは、Ｒ（赤系）、Ｇ（緑系）、Ｂ（青系）の３色の着色領域を有し、行方向に３色のサブ画素がＲＧＢの順に配置され、列方向には同じ色の画素が配置されるストライプ型の画素配置となっているものとする。そして、Ｙ方向の画素列において、３つの色相をもつサブ画素（Ｒ，Ｇ，Ｂ）を互いに隣接して配置することで、画像を表示するためのドットに相当する一つの画素を構成している。
【００１９】
なお、本実施形態の液晶表示装置１０として、サブ画素が表示領域１４において、縦４８０行×横２４００列（ＲＧＢの３色分を含め、３×８００＝２４００）でマトリクス状に配列している、所謂フルカラーＷＶＧＡを採用する場合について説明するが、本発明をこの配列に限定する趣旨ではない。
走査線駆動回路１６と信号線駆動回路３０とは、ＳＯＧ（System On Glass）技術として上記の低温ポリシリコン技術で形成されたものを用いることができるほか、高速性等の要求のために、別チップのＩＣをＣＯＧ（Chip On Glass）技術を用いて搭載したものを用いることができる。
【００２０】
制御部２０は、映像信号（デジタルＲＧＢ表示データ）２１や制御信号２４を走査線駆動回路１６や信号線駆動回路３０に出力する。この制御部２０は、液晶表示装置１０の構成要素の１つとしてもよく、或いは別の外部装置として構成してもよい。
走査線駆動回路１６は、適当な入力信号を入力し、クロック信号の変化に同期させて、入力信号と同様な信号を、時間を順次ずらして出力する機能を有するシフトレジスタを内蔵する回路であり、例えば、４８０段のシフトレジスタの場合、入力信号と同様な信号を、クロック信号の変化毎に順次４８０個出力する。この順次シフトして出力される信号を、表示領域１４の走査線選択信号２６として用いることで、クロック信号の変化に同期して、４８０本の走査線を順次選択することができる。
【００２１】
信号線駆動回路３０もシフトレジスタを含むが、ここでは信号線の数が２４００本と多いため、２４００段のシフトレジスタを用いると、走査に時間がかかる。そこで、２４００本の信号線をｍ＝２４本毎にｎ＝１００個のブロックに分割し、１００段のシフトレジスタを用いる。
そして、信号線駆動回路３０は、制御部２０から供給される映像信号２１を受け取り、２４００本の信号線に相当する１水平走査期間の映像信号を１００分割し、ブロック毎にまとめたブロック単位のデータ２８として各信号線に供給する機能を有する。すなわち、信号線駆動回路３０は、制御部２０からの制御信号２４の制御の下で、ｎ＝１００段のシフトレジスタの作動と、ｎ＝１００群の選択スイッチ群の作動とに合わせて、ブロック単位のデータ２８をｍ＝２４本毎の信号線に順次供給することで、結果としてｎ×ｍ＝２４００本の信号線にそれぞれ映像信号を供給する。
【００２２】
図２は、信号線駆動回路３０の構成を示す図である。この信号線駆動回路３０は、ドライバ部３２と、シフトレジスタ３８と、選択スイッチ群４０とを含んで構成される。なお、ドライバ部３２を信号線駆動回路３０の構成要素とせずに、別チップのドライバＩＣとして構成することもできる。例えば、シフトレジスタ３８と選択スイッチ群４０とをＳＯＧ技術によってガラス基板上に形成し、ドライバ部３２を別チップとしてＣＯＧ技術によってガラス基板上に実装することもできる。
【００２３】
ドライバ部３２は、図１の制御部２０から供給される映像信号２１を処理する映像信号処理回路３４と、映像信号処理回路３４で処理した映像信号データ２２を１水平走査期間単位で記憶するラインメモリ３５と、ラインメモリ３５に記憶される映像信号データの一部であって、ブロック単位で抜き出した映像信号データを記憶するブロック分メモリ３６とを含んで構成される。
【００２４】
映像信号処理回路３４は、２５６階調表示の場合、映像信号２１としてＲＧＢ各８ビットのデジタルＲＧＢ表示データを受け取り、この映像信号２１に対して後述する階調補正等の信号処理を施して、各信号線に供給する１水平走査期間の映像信号データをラインメモリ３５に転送する。
１水平走査期間の映像信号データは、ｎ×ｍ＝２４００本の信号線に分けて供給されるので、各信号線に対応する映像信号データを信号線毎データと呼ぶことにすると、ラインメモリ３５は、ｎ×ｍ＝２４００個の信号線毎データを並べて記憶するメモリということになる。また、ブロック分メモリ３６は、各ブロック用にｍ＝２４個の信号線毎データを記憶する。
【００２５】
ラインメモリ３５の２４００個の信号線毎データから、任意のブロック用の信号線毎データを抜き出して記憶するには、制御部２０からの制御信号の指令による。例えば、１００ブロックを区別するため、Ｂ１からＢ１００まで番号を付すものとすると、制御部２０が信号線駆動回路３０に対してＢ１からＢ１００までのブロック番号を順次指定することで、指定されたブロック番号に対応する２４個の信号線毎データがラインメモリ３５から順次抜き出されてブロック分メモリ３６に転送される。
【００２６】
転送されたデータは、一旦ブロック分メモリ３６に記憶された後、２４個のデータ４２（ＶＤ１〜ＶＤ２４）として選択スイッチ群４０に供給される。
したがって、制御部２０がブロック番号をＢ１からＢ１００まで順次指定すると、選択スイッチ群４０には、ブロックＢ１からＢ１００までブロック毎にまとまったデータ４２が順次供給され、制御部２０がブロック番号をＢ１００からＢ１まで順次指定すると、選択スイッチ群４０には、ブロックＢ１００からＢ１までブロック毎にまとまったデータ４２が順次供給されることになる。
【００２７】
シフトレジスタ３８は、上記のように、適当な入力信号を入力し、クロック信号の変化に同期させて、入力信号と同様の信号を、時間を順次ずらして出力する機能を有し、ここでは１００段で構成されている。これにより、入力信号と同様な信号を、クロック信号の変化毎に順次１００個出力することになる。図２では、この順次出力する信号を、順次シフト信号４４（ＳＲ）として示している。そして、この順次シフト信号４４を、１００個のブロックであるＢ１からＢ１００の各ブロックの選択信号とすることで、クロック信号の変化に同期して、１００個のブロックＢ１〜Ｂ１００を順次選択することができる。
【００２８】
かかるシフトレジスタ３８としては、例えば複数のデータフリップフロップ等を直列に接続し、これをクロック信号で駆動し、データを前段から後段に順次転送する方式が知られている。また、抵抗負荷型のインバータ回路を用いる方式、抵抗負荷に代えてＭＩＳトランジスタを用いた方式等も知られている。
選択スイッチ群４０は、１００個のブロックにそれぞれ対応して設けられる１００群の選択スイッチ群であり、各選択スイッチ群４０は、それぞれ複数の選択スイッチ５０から構成される。各群を構成する選択スイッチ５０の数は、対応するブロックにおけるブロック分メモリ３６の信号線毎データの数と同じである。すなわち、各ブロックに対応する選択スイッチ群４０はそれぞれ２４個の選択スイッチ５０で構成され、１００個の選択スイッチ群４０を構成する選択スイッチの総数は２４００個となる。
【００２９】
この選択スイッチ群４０は、ブロック分メモリ３６から順次供給されるデータ４２を、シフトレジスタ３８からの順次シフト信号４４によって順次選択されるブロックに対応する信号線に、それぞれブロック単位のデータ２８として供給する。なお、図２では、選択スイッチ群４０の出力に数字の１から２４００を付し、表示領域の２４００本の信号線に対応することを示している。
【００３０】
図３は、選択スイッチ群４０と表示領域１４との構成を一部拡大して示す図である。
この図３に示すように、順次シフト信号４４は、ＳＲ１からＳＲ１００として、各ブロックに対応する１００組の信号線に供給される。また、選択スイッチ群４０の出力は、Ｂ１からＢ１００のブロック毎にまとまって、表示領域１４の信号線Ｄ１からＤ２４００に供給される。
【００３１】
順次シフト信号４４は、シフトレジスタ３８の各段の出力に対応し、上述したように１００組の信号線に供給される。各信号線にはそれぞれ選択スイッチ５０が接続されており、１組の信号線には同じ順次シフト信号が供給されるので、１組の信号線に接続される各選択スイッチ５０は同時にオン、オフすることになる。
選択スイッチ５０は、ｐチャネルトランジスタとｎチャネルトランジスタとを組み合わせたトランスミッションゲート型のスイッチで、ｐチャネルトランジスタとｎチャネルトランジスタとを同時にオン、オフさせるために、シフト信号を反転させるインバータが各選択スイッチ５０に設けられている。各選択スイッチ５０は、一端が、データ４２（ＶＤ１〜ＶＤ２４）が供給される信号線の何れかに接続され、他端が表示領域１４の信号線Ｄ１からＤ２４００の何れかに接続される。
【００３２】
例えば、図３の破線丸印で囲まれた選択スイッチ５０は、順次シフト信号ＳＲ１によってオン、オフし、一端がデータＶＤ３、他端が信号線Ｄ３に接続される。したがって、順次シフト信号ＳＲ１によってこの選択スイッチ５０がオンすると、信号線Ｄ３にデータＶＤ３が供給されることになる。
表示領域１４には、２４００本の信号線Ｄ１〜Ｄ２４００と、４８０本の走査線Ｇ１〜Ｇ４８０とが直交して配置され、信号線と走査線との各交差に対応してサブ画素が配置される。
【００３３】
各サブ画素は、スイッチング素子として機能するｎチャンネル型の薄型トランジスタ（以下、ＴＦＴと称す）５６と、画素電極５８とを有する。また、各信号線と画素電極との間には、配線間容量等に起因する容量６０，６２が存在する。
次に、ブロック順次駆動方式の動作について説明する。ここでは、ブロック順次駆動の方向、即ちブロックを選択する方向を図３における左側から右側とし、Ｂ１、Ｂ２、…、Ｂ１００の順に選択するものとする。
【００３４】
まず、最初のブロックＢ１は次のように動作する。このブロックＢ１は、表示領域１４において、信号線Ｄ１〜Ｄ２４を１つのブロックとしたものである。
制御部２０からの制御信号２４によってブロックＢ１が指定されると、ラインメモリ３５からブロックＢ１に対応する信号線毎データが抜き出されてブロック分メモリ３６に転送され、これらが選択スイッチ群４０にＶＤ１〜ＶＤ２４として供給される。
【００３５】
また、制御部２０からの制御信号２４によって、シフトレジスタ３８よりブロックＢ１を選択するための順次シフト信号ＳＲ１が出力されると、信号線Ｄ１〜Ｄ２４に接続された２４個の選択スイッチ５０が一斉にオンする。これにより、データＶＤ１は信号線Ｄ１に、データＶＤ２は信号線Ｄ２に、以下同様に、データＶＤ２４は信号線Ｄ２４に供給される。
【００３６】
このようにして、ブロックＢ１に属する２４本の信号線Ｄ１〜Ｄ２４に、それぞれに対応する信号線毎データが供給される。
そして、次に、ブロックＢ２に対応する順次シフト信号ＳＲ２が出力されることになるが、その前に、ラインメモリ３５からブロックＢ２に対応する信号線毎データが抜き出されてブロック分メモリ３６に転送され、これらが選択スイッチ群４０にＶＤ１〜ＶＤ２４として供給される。
【００３７】
ブロックＢ２に対応する選択スイッチ群も、ブロックＢ１に対応する選択スイッチ群と同様の構成であり、図３では図示を省略しているが、２４個の選択スイッチ５０はそれぞれ表示領域１４の信号線Ｄ２５からＤ４８に接続されている。
したがって、ブロックＢ１用の順次シフト信号ＳＲ１がオフとなり、次の順次シフト信号ＳＲ２がオンとなると、ブロックＢ２用のデータＶＤ１は信号線Ｄ２５に、データＶＤ２は信号線Ｄ２６に、以下同様に、データＶＤ２４は信号線Ｄ４８に供給される。
【００３８】
このようにして、ブロックＢ２に属する２４本の信号線Ｄ２５〜Ｄ４８に、それぞれに対応する信号線毎データが供給される。この動作を、ブロックＢ１００に対応する順次シフト信号ＳＲ１００が出力されるまで繰り返すことで、走査線駆動回路１６で選択した行に対応する２４００本の信号線Ｄ１〜Ｄ２４００にそれぞれ信号線毎データが供給され、１行分のデータ書き込みが完了する。
【００３９】
図４は、映像信号処理回路３４の構成を示すブロック図である。
この映像信号処理回路３４は、入力ラッチ回路３４ａと、画像処理回路３４ｂと、データラッチ回路３４ｃと、レベルシフタ回路３４ｄと、ＤＡ変換回路３４ｅと、出力バッファ回路３４ｆと、階調電圧発生回路３４ｇと、を備えている。
なお、画像処理回路３４ｂが階調補正回路に対応している。
【００４０】
制御部２０から供給された映像信号２１としてのＲＧＢ各８ビットのデジタルＲＧＢ表示データＤＲ，ＤＧ，ＤＢは、入力ラッチ回路３４ａにおいて時分割で内部にラッチされる。そして、その入力表示データは、画像処理回路３４ｂで後述する階調補正処理が施され、データラッチ回路３４ｃ、レベルシフタ回路３４ｄを経て、階調電圧発生回路３４ｇから供給される基準階調電圧Ｖ０〜Ｖ２５５をもとに、ＤＡ変換回路３４ｅによりＤＡ変換される。
【００４１】
ＤＡ変換回路３４ｅは、階調電圧発生回路３４ｇから供給される基準階調電圧Ｖ０〜Ｖ２５５から、レベルシフタ回路３４ｄでレベル変換された表示データに応じたアナログ電圧（階調表示電位）を選択する。この階調表示を表すアナログ電圧は、出力バッファ回路３４ｆを介して上述したラインメモリ３５に転送される。
ここで、画像処理回路３４ｂでは、ブロックＢ１００を除く各ブロックに属する信号線のうち所定本数（例えば、２画素分の信号線に相当する６本）の末尾信号線群に対応する入力表示データについて、その階調レベルを一律に一定レベル補正する階調補正処理が行われる。
【００４２】
図５は、画像処理回路３４ｂで実行する階調補正処理手順を示すフローチャートである。この図５では、１水平走査期間の入力表示データに対する階調補正処理について示している。
先ずステップＳ１で、画像処理回路３４ｂは、各種設定を行う。具体的には、ＩＣ出力数（１ブロック中の信号線の本数）ｍ、出力ブロック数ｎ、補正レベルα、補正対象の信号線の本数βを設定する。本実施形態では、ｍ＝２４（本）、ｎ＝１００（個）、α＝＋３（階調）、β＝６（本）とする。
【００４３】
次に、ステップＳ２で、画像処理回路３４ｂは、ブロックカウンタＮを初期化（Ｎ＝１）してからステップＳ３に移行し、ラインカウンタＭを初期化（Ｍ＝０）してステップＳ４に移行する。
ステップＳ４では、画像処理回路３４ｂは、入力表示データをラッチし、ステップＳ５に移行する。
【００４４】
ステップＳ５では、画像処理回路３４ｂは、前記ステップＳ４でラッチした入力表示データが補正対象のデータであるか否かを判定する。具体的には、ラインカウンタＭが、１ブロック中の信号線の本数ｍから補正対象の信号線の本数βを減じた値以上であるか否かを判定する。そして、Ｍ≧ｍ−βであるときには、前記ステップＳ４でラッチした入力表示データが補正対象のデータであり、階調レベルを補正する必要があると判断してステップＳ６に移行する。
【００４５】
ステップＳ６では、画像処理回路３４ｂは、入力表示データの階調レベルを補正レベルα分補正してステップＳ７に移行する。ここでは、補正レベルα＝＋３に設定されていることから、入力表示データが３階調分加算されることになる。
一方、前記ステップＳ５で、Ｍ＜ｍ−βであると判定されたときには、上記補正を行う必要がないと判断して、そのままステップＳ７に移行する。
【００４６】
ステップＳ７では、画像処理回路３４ｂは、入力表示データをデータラッチ回路３４ｃに供給し、ステップＳ８に移行する。
ステップＳ８では、画像処理回路３４ｂは、ラインカウンタＭをインクリメントしてからステップＳ９に移行し、ラインカウンタＭが１ブロック中の信号線の本数ｍに達したか否かを判定する。そして、Ｍ≠ｍであるときには前記ステップＳ４に移行し、Ｍ＝ｍであるときには、１ブロックｍ本分の入力表示データの画像信号処理（階調補正処理）が終了したものと判断して、ステップＳ１０に移行する。
【００４７】
ステップＳ１０では、画像処理回路３４ｂは、ブロックカウンタＮをインクリメントしてからステップＳ１１に移行し、ラインカウンタＮが出力ブロック数ｎに達したか否かを判定する。そして、Ｎ≠ｎであるときには前記ステップＳ３に移行し、Ｎ＝ｎであるときには、最終ブロックＢ１００を除くブロックＢ１〜Ｂ９９に属する信号線について、入力表示データの処理が終了したものと判断して、ステップＳ１２に移行する。
【００４８】
ステップＳ１２では、画像処理回路３４ｂは、ラインカウンタＭを初期化し、ステップＳ１３に移行し、入力表示データをラッチしてからステップＳ１４に移行する。
ステップＳ１４では、画像処理回路３４ｂは、前記ステップＳ１３でラッチした入力表示データをそのままデータラッチ回路３４ｃに供給し、ステップＳ１５に移行する。
ステップＳ１５では、画像処理回路３４ｂは、ラインカウンタＭをインクリメントしてからステップＳ１６に移行し、ラインカウンタＭが１ブロック中の信号線の本数ｍに達したか否かを判定する。そして、Ｍ≠ｍであるときには前記ステップＳ１３に移行し、Ｍ＝ｍであるときには、最終ブロックｍ本分の入力表示データの処理が終了したものと判断して、階調補正処理を終了する。
【００４９】
ところで、信号線をブロック毎に駆動するブロック順次駆動方式を採用した場合、ブロックの境界付近において表示ムラが生じることがある。以下、これについて説明する。
図３で説明したように、表示領域１４には、複数の信号線Ｄ１〜Ｄ２４００と、複数の走査線Ｇ１〜Ｇ４８０とが直交して配置され、信号線と走査線との各交差に対応して、スイッチング素子５６と画素電極５８とが配置される。そして、各信号線と画素電極との間には容量６０，６２が存在する。
【００５０】
このような構成により、ある信号線の電位が変化すると、容量６０，６２を介して他の信号線の電位に変化が生じる。特に、外部から電位が供給されていない信号線はフローティング状態にあるので、他の信号線における電位変化の影響を受け易い。
例えば、今、順次シフト信号ＳＲ２が出力されているものとすると、ブロックＢ２に属する信号線Ｄ２５からＤ４８までの信号線には、それぞれ対応する信号線毎データに応じた階調表示電位が供給されているので、他の信号線からの影響は受け難い。
【００５１】
一方、順次シフト信号ＳＲ２が出力されているときには、すでに順次シフト信号ＳＲ１の出力は完了しており、ブロックＢ１に属する信号線Ｄ１からＤ２４への階調表示電位の供給は行われていないため、信号線Ｄ１〜Ｄ２４はフローティング状態となっており、ブロックＢ２に属する信号線Ｄ２５〜Ｄ４８の電位の影響を受け易い状態となっている。
ブロックＢ１に属する信号線Ｄ１〜Ｄ２４に対応するサブ画素は、ＳＲ１によって供給された階調表示電位によって充電されて画像表示に必要な電位を保持しているが、信号線Ｄ２５〜Ｄ４８の電位の影響があると、その画像表示のための電位が変動し、表示状態が変化してしまう。このようにして、ブロックＢ２に信号線毎データが書き込まれるとき、隣接するブロックＢ１に既に書き込まれた信号線毎データが変動し、表示ムラが生じることがある。
【００５２】
この容量結合による影響を最も受けるのは、隣接するブロックにおいて、データ書き込みが行われているブロックに隣接する信号線である。すなわち、ＳＲ２が出力されている場合、ブロックＢ２の先頭信号線Ｄ２５の影響は、ブロックＢ１の末尾信号線Ｄ２４が最も受け易く、信号線Ｄ２４とＤ２５との間で表示ムラが最も生じ易い。
そして、信号線Ｄ２５によって受ける影響は、信号線Ｄ２５から離れるにしたがって弱くなるが、最大２画素分の信号線が影響を受けることが分かっている。つまり、信号線Ｄ２５によって、信号線Ｄ１９〜Ｄ２４が影響を受けることになる。
【００５３】
したがって、隣接するブロックにおいて、最も隣接する信号線との間での表示ムラを抑制するために、信号線毎データが供給されるブロックの信号線のうち、当該ブロックに隣接し、且つ次に信号線毎データが供給されるブロックに接近している２画素分の信号線、すなわち、順次シフト信号ＳＲ１が出力されているときには、ブロックＢ１の信号線Ｄ１９〜Ｄ２４について、上述した容量結合による影響を考慮した信号線毎データを供給することが好ましい。
【００５４】
そこで、本実施形態では、画像処理回路３４ｂで、ブロックＢ１００を除く各ブロックの２画素分の末尾信号線群に対応する入力表示データについて、その階調レベルを、上記影響を考慮した階調レベル分（＋３階調分）補正するようにする。
したがって、順次シフト信号ＳＲ１がオンすると、ブロックＢ１に属する信号線Ｄ１〜Ｄ２４には、信号線毎データに相当する階調表示電位がそれぞれ供給されるが、このとき、信号線Ｄ１９〜Ｄ２４には、３階調分加算補正された信号線毎データに相当する階調表示電位が供給される。
【００５５】
その後、順次シフト信号ＳＲ１がオフし、順次シフト信号ＳＲ２がオンすると、ブロックＢ２に属する信号線Ｄ２５〜Ｄ４８に、信号線毎データに相当する階調表示電位がそれぞれ供給される。
このとき、ブロックＢ１に属する信号線Ｄ１〜Ｄ２４はフローティング状態となっており、ブロックＢ２に属する信号線Ｄ２５〜Ｄ４８の電位供給が行われると、ブロックＢ２に接近している信号線Ｄ１９〜Ｄ２４の電位が、信号線Ｄ２５の電位変動の影響を受けて変動する。
【００５６】
しかしながら、信号線Ｄ１９〜Ｄ２４には、上述したように階調補正された信号線毎データに相当する階調表示電位が供給されているので、信号線Ｄ２５の電位供給の影響を受けても、表示上は影響を受けていないかのように見える。
このように、本実施形態では、ブロック順次駆動方式を採用する場合において、駆動中のブロックに属する信号線のうち、当該ブロックに隣接し且つ次に駆動されるブロックに接近している所定本数の信号線を補正対象の信号線とし、当該補正対象の信号線については入力表示データの階調レベルを一律に所定レベル分補正するので、容量結合の影響によるブロック境界付近の表示ムラの発生を抑制することができる。
【００５７】
また、補正対象の入力表示データの階調レベルに対して所定レベル分を一律に加算するので、複雑な演算を行う必要がない。さらに、ＥＥＰＲＯＭ等に補正階調レベルを記憶しておくだけで済むので、大幅な記憶容量の増大を抑制し、コスト増大を抑制することができる。このように、非常に簡易な構成で画質の向上を実現することができる。
また、補正対象の信号線の本数を、２画素分に相当する信号線の本数とするので、次に駆動されるブロックに属する先頭信号線のデータ書き込みの影響を受ける信号線の入力表示データを確実に補正することができる。
【００５８】
なお、上記実施形態においては、補正レベルα＝＋３（階調）とする場合について説明したが、±３階調を限度として、モジュール毎に適正な補正レベルを設定することが好ましい。本実施形態においては、階調レベルを所定レベル分加算する補正を行う場合について説明したが、所定レベル分減算する補正を行うことも有り得る。
また、上記実施形態においては、補正対象となる信号線の入力表示データの階調レベルが何れであっても階調補正を行う場合について説明したが、当該入力表示データの補正前の階調レベルが所定の中間階調領域（例えば、１２７階調付近）にあるときのみ、前記階調補正を行うようにしてもよい。
【００５９】
図６に示すように、電圧（Ｖ）に対する輝度（Ｔ）の特性を示すＶ−Ｔ曲線の傾きは、中間階調付近で急峻になっており、中間階調では少しの電圧変化でも輝度が大きく変化する。そのため、ブロック境界付近の表示ムラは、中間階調表示で特に発生し易い。したがって、Ｖ−Ｔ曲線の傾きが、容量結合に起因する電圧変化によって、表示に影響する輝度変化が生じると判断できる程度の傾き以上となる中間階調領域のみで階調補正を行うことで、効果的にブロック境界付近での表示ムラの発生を抑制することができる。
【００６０】
また、上記実施形態においては、ブロック順次駆動の方向を図３の左側から右側とする場合について説明したが、各ブロックを図３の右側から左側に順次選択する、すなわちブロックＢ１００、Ｂ９９、…、Ｂ１の順に選択することもできる。この場合、ブロックＢ１を除く各ブロックの末尾信号線群（Ｄ２３７７〜Ｄ２３８２、Ｄ２３５３〜Ｄ２３５８、…、Ｄ２５〜Ｄ３０）に対して、階調補正を施せばよい。
【００６１】
さらに、上記実施形態においては、ＲＧＢ３色のカラーフィルタを採用する場合について説明したが、ＲＧＢＣ（シアン）やＲＧＢＷ（白）等、４色のカラーフィルタを採用することもできる。ＲＧＢ３色のカラーフィルタ（３ＣＦ）を採用した場合、図７（ａ）に示すように、補正対象の信号線の本数を２画素分に相当する６本としたが、例えば、ＲＧＢＣ４色のカラーフィルタ（４ＣＦ）を採用した場合、図７（ｂ）に示すように、補正対象の信号線の本数を２画素分に相当する８本とすればよい。
【００６２】
さらにまた、上記実施形態においては、補正対象の信号線の本数を２画素分に相当する信号線の本数とする場合について説明したが、最大２画素分であればよく、例えば、各ブロックの末尾信号線のみ（ブロック順次駆動方向が図３の左側から右側であるときに、順次シフト信号ＳＲ１がオンしているとき、ブロックＢ１の末尾信号線Ｄ２４のみ）を補正対象とすることもできる。このように、容量結合による影響を最も受け易い信号線の入力表示データのみを補正するだけでも、ブロック境界付近に発生する表示ムラを大幅に抑制することができる。
【００６３】
また、上記実施形態においては、本発明を、液晶を用いた電気光学装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた電気光学装置に適用することもできる。例えば、有機ＥＬや発光ポリマーなどのＯＬＥＤ素子を電気光学物質として用いた表示パネルや、着色された液体とこの液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネルなど、各種の電気光学装置に対して本発明を適用することができる。
【図面の簡単な説明】
【００６４】
【図１】本実施形態における液晶表示装置の構成を示すブロック図ある。
【図２】信号線駆動回路の構成を示す図である。
【図３】選択スイッチ群の構成と表示領域の構成とを一部拡大して示す図である。
【図４】本実施形態における映像信号処理回路の構成を示すブロック図である。
【図５】画像処理回路で実行される階調補正処理手順を示すフローチャートである。
【図６】Ｖ−Ｔ曲線である。
【図７】補正対象の信号線を示す図である。
【符号の説明】
【００６５】
１０…液晶表示装置、１２…ガラス基板、１４…表示領域、１６…走査線駆動回路、２０…制御部、２１…映像信号、２４…制御信号、３０…信号線駆動回路、３２…ドライバ部、３４…映像信号処理回路、３４ａ…入力ラッチ回路、３４ｂ…画像処理回路、３４ｃ…データラッチ回路、３４ｄ…レベルシフタ回路、３４ｅ…ＤＡ変換回路、３４ｆ…出力バッファ回路、３４ｇ…階調電圧発生回路、３５…ラインメモリ、３６…ブロック分メモリ、３８…シフトレジスタ、４０…選択スイッチ群、５０…選択スイッチ、５６…ＴＦＴ、５８…画素電極、６０，６２…容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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