(57)【要約】【課題】ＮＡＮＤフラッシュメモリのような不揮発性メモリにおいて、トランジスタ素子の安定動作を確保する。【解決手段】半導体記憶装置は、半導体基板１１、この上に形成されたゲート絶縁膜１４ａ、ゲート絶縁膜１４ａを介して形成された浮遊ゲート１５ａ、この上に形成されたゲート間絶縁膜１６ａ及びその上に形成されたシリサイド化された制御ゲート１７ａを有する複数のメモリセルと、メモリセルと同時に形成された半導体基板１１、ゲート絶縁膜１４ｂ、下側ゲート１５ｂ、ゲート間絶縁膜１６ｂ及び上側ゲート１７ｂを備え、ゲート間絶縁膜１６ｂに下側ゲート１５ｂと上側ゲート１７ｂとを接続する開口部１３を有し、開口部１３とゲート絶縁膜１４ｂとの間にシリサイド化された上側ゲート１７ｂからの金属原子の拡散を抑制するシリサイド抑制領域２７を有するトランジスタとを備えたことを特徴とする。【選択図】図２
2009130137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に前記ゲート絶縁膜を介して形成された下側ゲートと、
この下側ゲート上に形成されたゲート間絶縁膜と、
前記下側ゲート上に前記ゲート間絶縁膜を介して形成され、シリサイド化された上側ゲートと、
を有するスタックゲート構造の複数のトランジスタを備えて構成され、
一部の前記トランジスタは、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有する
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板、この半導体基板上に形成されたゲート絶縁膜、前記半導体基板上に前記ゲート絶縁膜を介して形成された浮遊ゲートとなる下側ゲート、この下側ゲート上に形成されたゲート間絶縁膜及び前記下側ゲート上に前記ゲート間絶縁膜を介して形成されたシリサイド化された制御ゲートとなる上側ゲートを有する複数のメモリセルと、
前記メモリセルと同時に形成された前記半導体基板、ゲート絶縁膜、下側ゲート、ゲート間絶縁膜及び上側ゲートを備え、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有するトランジスタと
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記シリサイド化された上側ゲート中の金属原子が、前記開口部を通じて前記ゲート絶縁膜までは拡散していないことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１導電性膜を形成する工程と、
前記第１導電性膜の上にゲート間絶縁膜を形成する工程と、
エッチングにより、前記ゲート間絶縁膜のトランジスタを形成するべき領域の一部に選択的に開口部を形成すると共に、前記第１導電性膜を途中までエッチングして前記第１導電性膜の中に溝を形成する工程と、
前記溝の底部に選択的にシリサイド抑制領域を形成する工程と、
前記ゲート間絶縁膜の上に第２導電性膜を形成する工程と、
前記第２導電性膜、ゲート間絶縁膜及び第１導電性膜をエッチングにより選択的に除去してメモリセル及びトランジスタのゲートを形成する工程と、
前記第２導電性膜にシリサイド金属を堆積させて前記第２の導電性膜をシリサイド化する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記シリサイド抑制領域を形成する工程は、
前記第１導電性膜に形成された溝の側面にサイドウォールを形成した後に、前記溝の底部を酸化又は窒化する工程である
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、スタックゲート型不揮発性半導体メモリの構造及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが周知である。このようなＮＡＮＤ型フラッシュメモリは、半導体基板上に、メモリセル及び選択トランジスタが形成されるとともに、メモリとして動作させるために必要な周辺回路が形成されて構成される。メモリセルは、半導体基板上にゲート絶縁膜を介して、例えば導電性ポリシリコンから成る浮遊ゲート、この浮遊ゲート上にゲート間絶縁膜を介して設けられる例えば導電性ポリシリコンから成る制御ゲートを備える。
【０００３】
一方、選択トランジスタ及び周辺回路のトランジスタも、メモリセルの形成に合わせた製造工程を経ることによって、半導体基板上にゲート絶縁膜を介して、例えば導電性ポリシリコンから成る下側ゲートと、その上に絶縁膜を介して設けられた例えば導電性ポリシリコンから成る上側ゲートを備える。
【０００４】
このように、ＮＡＮＤ型フラッシュメモリは、複数のゲートが絶縁膜を介して積層されたスタックゲート型の不揮発性半導体メモリを構成する。
【０００５】
ここで、選択トランジスタ及び周辺回路のトランジスタについては、トランジスタとして機能させるために、メモリセルの形成に合わせて、上側ゲートと下側ゲートとを電気的にショートさせる必要がある。この電気的ショートは、上側ゲートと下側ゲートとの間のゲート間絶縁膜の一部に開口部を設けることにより行う。
【０００６】
一方、トランジスタのゲート長が５０ｎｍ以下になると、ゲートの抵抗が上昇してゲートへの印加電圧不足や信号速度の遅延という問題が生じる。これらの問題を解決するために、例えばゲートの全体をシリサイド化するフルシリサイド構造が提案されている（例えば、特許文献１）。
【０００７】
このようなフルシリサイド構造を上記したスタックゲート型の不揮発性半導体メモリに適用する場合、制御ゲートのフルシリサイド化と同時に、選択トランジスタの上側ゲートについてもフルシリサイド化が行われる。このとき、上側ゲートがフルシリサイド化すると、上側ゲートと下側ゲートとの間の絶縁膜に設けられた開口部を通じて、下側ゲートに金属原子が拡散し、下側ゲート電極の一部もシリサイド化する。
【０００８】
そして、下側ゲート電極のシリサイド化がゲート絶縁膜まで進行すると、ゲート絶縁膜近傍では、シリサイドがゲート絶縁膜に接触する部分と導電性ポリシリコンがゲート絶縁膜に接する部分とが混在する構造となる。
【０００９】
その場合、選択トランジスタの閾値などのトランジスタの動作特性が変化してしまい、安定したトランジスタ動作を保持することができなくなる。
【特許文献１】特開２００５−２２８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、半導体記憶装置において、フルシリサイド化したトランジスタの上側ゲートから下側ゲートに拡散する金属原子がゲート絶縁膜に達するのを防止することにより、半導体記憶装置の安定動作を確保することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一つの態様において、半導体記憶装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成された下側ゲートと、この下側ゲート上に形成されたゲート間絶縁膜と、前記下側ゲート上に前記ゲート間絶縁膜を介して形成され、シリサイド化された上側ゲートとを有するスタックゲート構造の複数のトランジスタを備えて構成され、一部の前記トランジスタは、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有することを特徴とする。
【００１２】
本発明の他の態様において、半導体記憶装置は、半導体基板、この半導体基板上に形成されたゲート絶縁膜、前記半導体基板上に前記ゲート絶縁膜を介して形成された浮遊ゲートとなる下側ゲート、この下側ゲート上に形成されたゲート間絶縁膜及び前記下側ゲート上に前記ゲート間絶縁膜を介して形成されたシリサイド化された制御ゲートとなる上側ゲートを有する複数のメモリセルと、前記メモリセルと同時に形成された前記半導体基板、ゲート絶縁膜、下側ゲート、ゲート間絶縁膜及び上側ゲートを備え、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有するトランジスタとを備えたことを特徴とする。
【００１３】
本発明のさらに他の態様において、半導体記憶装置を製造する方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に第１導電性膜を形成する工程と、第１導電性膜の上にゲート間絶縁膜を形成する工程と、エッチングにより、ゲート間絶縁膜のトランジスタを形成するべき領域の一部に選択的に開口部を形成すると共に、第１導電性膜を途中までエッチングして第１導電性膜の中に溝を形成する工程と、溝の底部にのみシリサイド抑制領域を形成する工程と、ゲート間絶縁膜の上に第２導電性膜を形成する工程と、第２導電性膜、ゲート間絶縁膜及び第１導電性膜をエッチングにより選択的に除去してメモリセル及びトランジスタのゲートを形成する工程と、第２導電性膜にシリサイド金属を堆積させて第２の導電性膜をシリサイド化する工程とを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体記憶装置において、フルシリサイド化したトランジスタの上側ゲートから下側ゲートに拡散する金属原子がゲート絶縁膜に達するのが防止され、半導体記憶装置の安定動作を確保することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら、本発明の実施の形態に係る半導体記憶装置について詳細に説明する。
【００１６】
図１は、本発明の実施の形態に係るＮＡＮＤフラッシュメモリのセルアレイ領域の平面図である。
【００１７】
セルアレイ領域には、図中Ｙ方向に延びる複数のビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、・・・）が形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するようにＸ方向に延びる選択ゲートＳＧＬと、複数のワード線ＷＬ（ＷＬ１、ＷＬ２、・・・）とが形成されている。
【００１８】
ワード線ＷＬとビット線ＢＬとの交差部の下側にはそれぞれメモリセルＭＣが形成され、且つ、ビット線ＢＬ方向に沿って複数のメモリセルＭＣ（ＭＣ１、ＭＣ２、・・・）が直列接続され、選択ゲートＳＧＬとビット線ＢＬとの交差部の下側には選択トランジスタＳＴが形成され、直列接続されたメモリセルＭＣの一端に接続されている。これらメモリセルＭＣ及び選択トランジスタＳＴは、ビット線ＢＬ方向に沿って延在するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により、ワード線ＷＬ方向については互いに分離されている。
【００１９】
図２は、本発明の実施形態に係るＮＡＮＤフラッシュメモリのビット線ＢＬに沿ったＢ−Ｂ’ 線断面図の一部を省略して示したものである。本実施の形態に係るＮＡＮＤフラッシュメモリは、メモリセル（ＭＣ）及び該メモリセルを選択または制御する選択トランジスタ（ＳＴ）を備える。尚、図２は、説明の都合上、ゲート上の層間絶縁膜等を省略して示している。
【００２０】
まず、メモリセル（ＭＣ）の構成について説明する。メモリセルは、Ｐ型シリコン基板１１と、シリコン基板１１の上に例えばシリコン酸化膜から成るゲート絶縁膜１４ａを介して形成された例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る浮遊ゲート（ＦＧ）１５ａを備える。
【００２１】
浮遊ゲート１５ａの上部には例えば厚さが約１０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ａが堆積されている。ゲート間絶縁膜１６ａの上部には、例えば導電性ポリシリコンが堆積され後にシリサイド化される制御ゲート（ＣＧ）１７ａが形成されている。制御ゲート１７ａは以下で詳細に説明するように、全体がシリサイド化したフルシリサイド構造を有する。制御ゲート１７ａは、例えばニッケルシリサイド（ＮｉＳｉ）、タングステンシリサイド（ＷＳｉ）、タンタルシリサイド（ＴａＳｉ）、コバルトシリサイド（ＣｏＳｉ）などから成り、ワード線方向に延在形成されてワード線方向に隣接する複数のメモリセル間で共有される。こうして、浮遊ゲート１５ａの上部にゲート間絶縁膜１６ａを介して制御ゲート１７ａが積層されたスタック構造のゲート電極１８ａが構成される。
【００２２】
ゲート電極１８ａの側面には、例えばシリコン窒化膜から成るサイドウォール１９ａが形成されている。
【００２３】
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ａを挟むようにして、自己整合的に、ソース又はドレインを構成する、例えばリン（Ｐ）等の不純物がドープされたＮ型不純物拡散領域１２ａ、１２ａ’が形成されている。ここで、Ｐ型シリコン基板１１はＰ型ウエルであってもよい。
【００２４】
次に、選択トランジスタ（ＳＴ）の構成について説明する。選択トランジスタ（ＳＴ）は、Ｐ型シリコン基板１１と、該Ｐ型シリコン基板１１の上に例えばシリコン酸化膜から成るゲート絶縁膜１４ｂを介して形成された例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る下側ゲート１５ｂを備える。
【００２５】
下側ゲート１５ｂの上部には例えば厚さが約１０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ｂが堆積されている。ゲート間絶縁膜１６ｂには、下側ゲート１５ｂの上面のビット線（ＢＬ）方向略中央部に開口部１３が設けられている。ゲート間絶縁膜１６ｂの上部には、例えば導電性ポリシリコンが堆積され後にシリサイド化される上側ゲート１７ｂが形成されている。上側ゲート１７ｂは、全体がシリサイド化したフルシリサイド構造を有する。上側ゲート１７ｂは、例えばニッケルシリサイド（ＮｉＳｉ）、タングステンシリサイド（ＷＳｉ）、タンタルシリサイド（ＴａＳｉ）、コバルトシリサイド（ＣｏＳｉ）などから成り、ワード線方向に延在形成されてワード線方向に隣接する複数の選択トランジスタ間で共有される。こうして、下側ゲート１５ｂの上部にゲート間絶縁膜１６ｂを介して上側ゲート１７ｂが積層されたスタック構造のゲート電極１８ｂが構成される。
【００２６】
上側ゲート１７ｂは、上記した開口部１３を通じて下側ゲート１５ｂと電気的に接続する。該開口部１３の直下には溝２６が形成されており、該溝２６の内部に導電性ポリシリコンが埋め込まれてシリサイド化されている。該溝２６の底部には上側ゲート１７ｂから下側ゲート１５ｂへの金属原子の拡散を抑制するためのシリサイド抑制領域２７が形成されている。該シリサイド抑制領域２７は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、及びシリコン炭化物（炭素を多量に含んだＣリッチ膜）の少なくともひとつから成る膜または層により構成される。シリサイド抑制領域２７は、開口部１３の直下にあって、下側ゲート１５ｂの表面から深さ方向に、下側ゲート１５ｂの膜厚の１／４から３／４の深さ、好ましくは１／３から２／３の深さ、より好ましくは約１／２の深さ位置に形成されている。
【００２７】
ここで、シリサイド抑制領域２７についてさらに詳細に説明する。図３は、図２の選択トランジスタ（ＳＴ）を拡大して示したものである。上側ゲート１７ｂは、下から順に積層された第１の上側ゲート１７ｂ１及び第２の上側ゲート１７ｂ２より構成されている。第１の上側ゲート１７ｂ１及び第２の上側ゲート１７ｂ２は同時にシリサイド化されて上側ゲート１７ｂを構成する。フルシリサイド化した上側ゲート１７ｂからの金属原子は、ゲート間絶縁膜１６ｂの開口部１３を通じて、下側ゲート１５ｂに形成された溝２６の内部に拡散し、溝２６に埋め込まれた導電性ポリシリコンをシリサイド化する。その後も金属原子の拡散が進行した場合、下側ゲート１５ｂの内部がシリサイド化される。
【００２８】
ここで、上側ゲート１７ｂから開口部１３を介して深さ方向に拡散する金属原子は、溝２６の底部に設けられたシリサイド抑制領域２７により、それ以上深さ方向に向かって拡散することができない。これにより、金属原子の深さ方向への拡散が抑制される。一方、溝２６の側面からは、金属原子が横または斜め下方向に拡散し、深さ方向へ拡散する金属原子は少ない。
【００２９】
したがって、上記構成により、金属原子がゲート絶縁膜１４ｂまで達することが防止される。
【００３０】
また、溝２６の側面における下側ゲート１７ｂがシリサイド化することによって、上側ゲート１７ｂと下側ゲート１５ｂとは、十分な接触面積でもって電気的な接続を確保することができる。
【００３１】
ゲート電極１８ｂの側面には、例えばシリコン窒化膜から成るサイドウォール１９ｂが形成されている。
【００３２】
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ｂを挟むようにして、自己整合的に、ソース及びドレインをそれぞれ形成する、例えばリン（Ｐ）等の不純物がドープされたＮ型不純物拡散領域１２ｂ、１２ｂ’が形成されている。ここで、Ｐ型シリコン基板１１はＰ型ウエルであってもよい。ゲート絶縁膜１４ｂの直下のＮ型不純物拡散領域１２ｂ、１２ｂ’の間にはチャネル領域が形成される。
【００３３】
本実施の形態に係るＮＡＮＤフラッシュメモリによれば、制御ゲート１７ａ及び上側ゲート１７ｂをフルシリサイド化した後、開口部１３を通じて更に下側ゲート１５ｂのシリサイド化が過度に進行し、金属原子がゲート絶縁膜１４ｂまで拡散することが防止される。また、上側ゲート１７ｂと下側ゲート１５ｂとを電気的にショートさせるのに十分な接触面積を確保することができ、十分に接触抵抗を下げることができる。結果として、信頼性の高いＮＡＮＤフラッシュメモリを提供することができる。
【００３４】
尚、以上の実施の形態では、選択トランジスタＳＴの構成について説明したが、周辺回路のトランジスタＴｒも同様の構成とすることができる。
【００３５】
［製造方法の第１の実施形態］
次に、上記したＮＡＮＤフラッシュメモリの製造方法の第１の実施の形態について図面を参照しながら詳細に説明する。図４から図１５は、本実施の形態に係るＮＡＮＤフラッシュメモリの製造工程を説明したものである。尚、（Ａ）は図１に示したセルアレイ領域のＡ−Ａ’ 線断面図の一部であり、（Ｂ）は図１に示したセルアレイ領域のＢ−Ｂ’ 線断面図の一部を概略的に示すものである。
【００３６】
まず、工程１として、図４に示すように、シリコン基板などの半導体基板１１の表面に例えば熱酸化処理を施し、例えばシリコン酸化膜から成るゲート絶縁膜１４を例えば１０ｎｍの膜厚で形成する。次いでＣＶＤ法等により例えばリン（Ｐ）を所定の濃度でドープした導電性の第１ポリシリコン膜１５を例えば１００ｎｍの厚さで堆積する。
【００３７】
次いで、ＣＶＤ法等によりシリコン窒化膜２１を例えば５０ｎｍの膜厚で堆積する。次いで、表面全体にレジストを塗布し、フォトリソグラフィー技術によりマスク２２を形成する。次いで、該マスク２２を使って、ＲＩＥ等の異方性エッチングを行い、トレンチ２３を形成する。トレンチ２３は以下で説明するように、ＳＴＩ構造の素子分離絶縁層を形成するためのものである。
【００３８】
次に、工程２として、図５に示すように、マスク２２を除去した後、プラズマＣＶＤ法等により、例えばＴＥＯＳ膜のようなシリコン酸化膜４０を堆積し、トレンチ２３の内部に埋め込む。次いで、シリコン窒化膜２１をストッパー膜としてＣＭＰ法により表面全体を平坦化処理する。
【００３９】
次に、工程３として、図６に示すように、シリコン窒化膜２１をマスクとしてウエットエッチングまたはドライエッチングによりシリコン酸化膜４０を後退させ、ＳＴＩ構造の素子分離絶縁層４１を形成する。ここでウエットエッチングのウエットエッチャントとしてＤＨＦ（希フッ酸）を使用してもよい。またドライエッチングはＲＩＥであってもよい。
【００４０】
次に、工程４として、図７に示すように、ＲＩＥ等のドライエッチングによりシリコン窒化膜２１を除去する。次いで、例えばＯＮＯ（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）膜のようなゲート間絶縁膜１６、例えば厚さ５０ｎｍのポリシリコン膜２４、及び例えば厚さ１５０ｎｍのＴＥＯＳ膜のようなシリコン酸化膜２５を順にＣＶＤ法等により堆積させる。尚、ここでのポリシリコン膜２４は後に、上記した図３の拡大図における第１の上側ゲート１７ｂ１となるものである。
【００４１】
次に、工程５として、図８に示すように、シリコン酸化膜２５の上にレジストを塗布し、フォトリソグラフィー技術により、上記した溝２６を形成すべき領域に開口を有するマスク２８を形成する。
【００４２】
次に、工程６として、図９に示すように、該マスク２８を使って、ＲＩＥ等のドライエッチングによりシリコン酸化膜２５を選択的に除去する。次いで、シリコン酸化膜２５をハードマスクとして、第１のポリシリコン膜１５の途中までＲＩＥ等の異方性エッチングによりエッチングを行い、溝２６を選択的に形成する（周辺回路のトランジスタも同様）。このとき、溝２６の底面がゲート絶縁膜１４にまで達しない程度にエッチングを制御する。
【００４３】
次に、工程７として、図１０に示すように、ＲＩＥ装置等により、例えば、Ｎ２、Ｏ２、ＣＯ、ＣＨ４などのガスを用いたプラズマ処理を行い、溝２６の底部のみにプラズマ化されたガスの構成元素を打ち込むことで、溝２６の底部に選択的にＮ、Ｃ、Ｏなどを含む、例えばシリコン酸化物、シリコン窒化物及びシリコン炭化物（炭素原子を多く含む珪化物）の少なくともひとつから成る膜または層から構成されるシリサイド抑制領域２７を形成する。
【００４４】
次に、工程８として、図１１に示すように、マスク２８及びシリコン酸化膜２５を例えばＤＨＦによるウエットエッチングにより除去する。
【００４５】
次に、工程９として、図１２に示すように、第２のポリシリコン膜１７をＣＶＤ法等により例えば１００ｎｍの厚さで堆積する。尚、ここでの第２のポリシリコン膜１７は、後に上記した図３の拡大図における第２の上側ゲート１７ｂ２となるものである。次いで、表面全体にフォトレジストを塗布しパターニングして、ゲート電極１８ａ及びゲート電極１８ｂを形成するべき領域を被覆するマスク４２を形成する。
【００４６】
次に、工程１０として、図１３に示すように、マスク４２を使ってＲＩＥ等の異方性エッチングを行い、ゲート電極１８ａ及びゲート電極１８ｂを選択的に形成する。次いで、マスク４２を除去する。
【００４７】
次に、工程１１として、図１４に示すように、シリコン窒化膜を堆積し、その後エッチバックしてゲート電極１８ａ及びゲート電極１８ｂのそれぞれの側面にサイドウォール１９ａ及び１９ｂを形成する。次いで、半導体基板１１の表層部に、サイドウォール１９ａ及び１９ｂをマスクとして、例えばリン（Ｐ）を例えば１×１０１８ｃｍ−３の濃度でイオン注入し、Ｎ型不純物拡散領域１２ａ、１２ｂ、１２ａ’、１２ｂ’を自己整合的に形成する。
【００４８】
次に、工程１２として、図１５に示すように、例えばプラズマＣＶＤ法によりＴＥＯＳ膜のような層間絶縁膜を表面全体に堆積し、ゲート電極１８ａ、ゲート電極１８ｂの間に埋め込む。次いで、表面をＣＭＰ等により平坦化処理して、ゲート分離層２０ａ、２０ｂを形成する。この際、サイドウォール１９ａ、１９ｂがストッパー膜として機能する。ゲート分離層２０ａはメモリセルのゲート電極１８ａ同士を電気的に分離し、ゲート分離層２０ｂはメモリセルのゲート電極１８ａと選択トランジスタのゲート電極１８ｂとを電気的に分離する。
【００４９】
最後に、工程１３として、表面全体に例えばニッケル（Ｎｉ）のような金属原子をスパッタ法により堆積させる。次いで、アニール処理を行い、Ｎｉと制御ゲート１７ａ、上側ゲート１７ｂのポリシリコンとを反応させることにより、ニッケルシリサイドを形成させ、制御ゲート１７ａと上側ゲート１７ｂをフルシリサイド化する。フルシリサイド化の方法はこれに限定されない。
【００５０】
本実施の形態に係る製造方法によれば、トランジスタの上側ゲート１７ｂと下側ゲート１５ｂを接続する溝２６の底部にシリサイド抑制領域２７が形成されるため、フルシリサイド化された上側ゲート１７ｂから下側ゲート１５ｂへの金属原子の拡散は抑制され、拡散した金属原子がゲート絶縁膜１４ｂまで到達するのが防止される。結果として、トランジスタ素子の安定動作が確保される。
【００５１】
［製造方法の第２の実施の形態］
次に、ＮＡＮＤフラッシュメモリの製造方法の第２の実施の形態について図面を参照しながら詳細に説明する。図１６から図１８は、第２の実施の形態に係るＮＡＮＤフラッシュメモリの製造工程を説明したものである。第２の実施の形態は、上記した第１の実施の形態と、シリサイド抑制領域を形成する工程７のみ異なる。それ以外の工程については、上記した第１の実施の形態と同様なので説明を省略する。
【００５２】
先の実施形態では、溝２６の側面を露出したまま、ＲＩＥ等により、溝２６の底部にのみ、Ｎ、Ｃ、Ｏ等を含むシリサイド抑制領域２７を形成したが、本実施形態では、シリサイド抑制領域２７を形成するのに先立って、溝２６の側面にサイドウォールを形成して溝２６の側面の組成変化を防止する。
【００５３】
図９に関連して説明した工程６において溝２６を形成した後、図１６に示すように、マスク２８を除去する。
【００５４】
続いて、図１７に示すように、例えばＴＥＯＳのようなシリコン酸化膜をＣＶＤ法等により例えば２０ｎｍ堆積する。次いで、エッチバックし、溝２６の内側側面にサイドウォール４３を形成する。
【００５５】
次に、図１８に示すように、溝２６の底部のみを酸化または窒化処理することにより、シリコン酸化物またはシリコン窒化物の膜または層から成るシリサイド抑制領域２７を形成する。ここで、ＲＩＥ装置により例えばＣＯ、ＣＨ４ガスを用いて溝２６の底部にのみ炭素原子（Ｃ）を打ち込み、炭素濃度の高いＣリッチ層を形成してシリサイド抑制領域２７としてもよい。
【００５６】
続いて、図１１に示すように、ウエットエッチング処理を行い、シリコン酸化膜２５とともに溝２６内側のサイドウォール４３を除去する。
【００５７】
本実施の形態に係る製造方法によれば、トランジスタの上側ゲート１７ｂと下側ゲート１５ｂを接続する溝２６の底部にシリサイド抑制領域２７が形成されるため、フルシリサイド化された上側ゲート１７ｂから下側ゲート１５ｂへの金属原子の拡散は抑制され、拡散した金属原子がゲート絶縁膜１４ｂまで到達するのが防止される。結果として、トランジスタ素子の安定動作が確保される。
【００５８】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記した実施の形態ではＮＡＮＤフラッシュメモリについて説明したが、ＮＯＲフラッシュメモリ等他のスタックゲート型不揮発性メモリについても同様に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態に係るＮＡＮＤフラッシュメモリのメモリセルアレイの平面図である。
【図２】本発明の実施形態に係るＮＡＮＤフラッシュメモリのＢ−Ｂ’ 線断面を一部省略した図である。
【図３】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの選択トランジスタの断面拡大図である。
【図４】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図５】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図６】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図７】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図８】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図９】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１０】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１１】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１２】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１３】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１４】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１５】本発明の第１の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１６】本発明の第２の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１７】本発明の第２の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１８】本発明の第２の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【符号の説明】
【００６０】
１１・・・半導体基板、  １２ａ・・・ソース領域、  １２ａ’・・・ドレイン領域、  １３・・・開口部、  １４ａ・・・ゲート絶縁膜、  １４ｂ・・・ゲート絶縁膜、  １５ａ・・・浮遊ゲート、  １５ｂ・・・下側ゲート、  １６ａ・・・ゲート間絶縁膜、  １６ｂ・・・ゲート間絶縁膜、  １７ａ・・・制御ゲート、  １７ｂ・・・上側ゲート、  １８ａ・・・ゲート電極、  １８ｂ・・・ゲート電極、  １９ａ・・・サイドウォール、  １９ｂ・・・サイドウォール、  ２６・・・溝、  ２７・・・シリサイド抑制領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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