(57)【要約】【課題】ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るとともに、配線リソースを確保して配線の容易化を図ること。【解決手段】マスタラッチ１は、クロックドインバータ１１と、ラッチ回路１２とからなる。スレーブラッチ１は、伝送ゲート２１と、ラッチ回路２２とを含んでいる。このようなフリップフロップ１、２を構成する各要素は、ゲートアレイを構成する基本セルを用いて構成した。そのゲートアレイの基本セルは、Ｎ型の３連のＭＯＳトランジスタと、これに対応するＰ型の３連のＭＯＳトランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。Ｎ型の３連のＭＯＳトランジスタも同様に構成する。【選択図】図１
2009016891.tif 000002
【特許請求の範囲】
【請求項１】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
データが入力される第１クロックドインバータと、
第１インバータおよび第２クロックドインバータにより閉回路を構成し、前記第１クロックドインバータの出力が前記第１インバータに入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第２インバータおよび第３クロックドインバータにより閉回路を構成し、前記伝送ゲートの出力が前記第２インバータに入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳｅａ Ｏｆ Ｇａｔｅ（以下ＳＯＧ）を用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項２】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
入力されたクロック信号の論理を反転する第３インバータと、
前記第３インバータの出力の論理を反転する第４インバータとからなり、
前記第３および第４インバータは、前記基本セルを用いて構成されることを特徴とする請求項１に記載のマスタスレーブ型フリップフロップ回路。
【請求項３】
前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、
前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第２および第３クロックドインバータは、それぞれ、第６インバータと、この第６インバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、
前記第６インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１インバータ、前記伝送ゲート、および前記第２インバータは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成したことを特徴とする請求項１または請求項２に記載のマスタスレーブ型フリップフロップ回路。
【請求項４】
前記第３インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項２または請求項３に記載のマスタスレーブ型フリップフロップ回路。
【請求項５】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
データが入力される第１クロックドインバータと、
第１インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１インバータに前記第１クロックドインバータの出力が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第１ＮＡＮＤゲートおよび第２クロックドインバータにより閉回路を構成し、前記第２クロックドＮＡＮＤゲートに前記伝送ゲートの出力およびリセット信号が入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項６】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
入力されたクロック信号の論理を反転する第３インバータと、
前記第３インバータの出力の論理を反転する第４インバータとからなり、
前記第３および第４インバータは、前記基本セルを用いて構成されることを特徴とする請求項５に記載のマスタスレーブ型フリップフロップ回路。
【請求項７】
前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、
前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第２クロックドインバータは、第６インバータと、この第６インバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、
前記第６インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、
前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、
前記第１インバータおよび前記伝送ゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、
前記第１ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の主トランジスタおよび補助トランジスタで構成したことを特徴とする請求項５または請求項６に記載のマスタスレーブ型フリップフロップ回路。
【請求項８】
前記第３インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項６または請求項７に記載のマスタスレーブ型フリップフロップ回路。
【請求項９】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
データが入力される第１クロックドインバータと、
第１ＮＡＮＤゲートおよび第２クロックドインバータにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１クロックドインバータの出力の論理およびセット信号が入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第１インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１インバータに前記伝送ゲートの出力が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項１０】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
入力されたクロック信号の論理を反転する第３インバータと、
前記第３インバータの出力の論理を反転する第４インバータとからなり、
前記第３および第４インバータは、前記基本セルを用いて構成されることを特徴とする請求項９に記載のマスタスレーブ型フリップフロップ回路。
【請求項１１】
前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、
前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第２クロックドインバータは、第６インバータと、この第６インバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、
前記第６インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、
前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、
前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第１インバータは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成したことを特徴とする請求項９または請求項１０に記載のマスタスレーブ型フリップフロップ回路。
【請求項１２】
前記第３インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項１０または請求項１１に記載のマスタスレーブ型フリップフロップ回路。
【請求項１３】
マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、
前記マスタラッチは、
データが入力される第１クロックドインバータと、
第１ＮＡＮＤゲートおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１クロックドインバータの出力の論理およびリセット信号がそれぞれ入力され、かつ、前記第１クロックドＮＡＮＤゲートにセット信号が入力される第１ラッチ回路と、を備え、
前記スレーブラッチは、
前記第１ラッチ回路からの出力が入力される伝送ゲートと、
第２ＮＡＮＤゲートおよび第２クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２ＮＡＮＤゲートにリセット信号が入力され、かつ、前記第２クロックドＮＡＮＤゲートにセット信号が入力される第２ラッチ回路と、を備え、
前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、
前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、
前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、
前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項１４】
前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、
前記クロック供給回路は、
入力されたクロック信号の論理を反転する第３インバータと、
前記第３インバータの出力の論理を反転する第４インバータとからなり、
前記第３および第４インバータは、前記基本セルを用いて構成されることを特徴とする請求項１３に記載のマスタスレーブ型フリップフロップ回路。
【請求項１５】
前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、
前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の２つの主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第１クロックドＮＡＮＤゲートおよび前記第２クロックドＮＡＮＤゲートは、それぞれ、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第２スイッチとからなり、
前記ＮＡＮＤゲートは、基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記第２スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、
前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第２ＮＡＮＤゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成したことを特徴とする請求項１３または請求項１４に記載のマスタスレーブ型フリップフロップ回路。
【請求項１６】
前記第３インバータは、基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、
前記第４インバータは、基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成したことを特徴とする請求項１４または請求項１５に記載のマスタスレーブ型フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路に関するものである。
【背景技術】
【０００２】
従来のマスタスレーブ型フリップフロップ回路は、例えば図２０に示すように、マスタラッチ１００とスレーブラッチ２００とを備えている。
マスタラッチ１００は、インバータ１０１と、伝送ゲート１０２と、ラッチ回路１０３とを備えている。ラッチ回路１０３は、インバータ１０４、１０５および伝送ゲート１０６からなる。スレーブラッチ２００は、伝送ゲート２０１と、ラッチ回路２０２と、インバータ２０３とを備えている。ラッチ回路２０２は、インバータ２０４、２０５および伝送ゲート２０６からなる。
【０００３】
このような構成のマスタスレーブ型フリップフロップでは、伝送ゲート１０２、１０６、２０１、２０６がクロックによって動作し、マスタラッチ１００が記憶するデータを取り込み、スレーブラッチ２００で記憶したデータを出力する。
また、このようなマスタスレーブ型フリップフロップ回路は、ＭＯＳトランジスタによるＭＯＳ集積回路によって集積回路化するのに適し、この場合に、インバータはＣＭＯＳインバータが基本となる。
【０００４】
ＣＭＯＳインバータは、Ｐ型とＮ型のＭＯＳトランジスタを組み合わせて構成される。そして、Ｐ型のＭＯＳトランジスタがオンするときには負荷を充電し、Ｎ型のＭＯＳトランジスタがオンするときには負荷の電荷を放電させ、充放電電流が流れる。一方、Ｐ型とＮ型のＭＯＳトランジスタが同時にオンするときには、両ＭＯＳトランジスタに貫通電流が流れる。
【０００５】
このような動作のＣＭＯＳインバータでは、充放電電流は動作速度に影響するものの、貫通電流は動作速度に何ら影響せず、単に電流消費となるだけである。このため、貫通電流が大きく、かつその電流変化量が大きい場合には、ＥＭＩ（電磁気妨害）によるノイズ量が大きくなるという不具合がある。また、貫通電流が大きく、かつ単位時間当たりの電流変化量（ｄＩ／ｄｔ）が大きな場合には、ＥＭＩノイズ量が増大するという不具合がある。
このような不具合を解消するために、ＣＭＯＳインバータにＰ型とＮ型のＭＯＳトランジスタを付加したクロックドインバータが知られている。また、クロックドインバータを含むフリップフロップ回路が知られている（例えば特許文献１参照）。
【特許文献１】特開昭６２−７１３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
クロックドインバータを含むフリップフロップ回路によれば、ＣＭＯＳインバータにおける充放電電流の影響を避けつつ、貫通電流の発生を防止することで、消費電力およびＥＭＩの低減化を図ることができる。
ところで、クロックドインバータを含むフリップフロップ回路を、ゲートアレイで実現する場合には、クロックドインバータの他に、インバータや伝送ゲートなどの各種の論理回路を含み、これらを基本セルで形成することになる。
【０００７】
この場合に、ゲートアレイの基本セルは、クロックドインバータ、インバータ、伝送ゲートなどの各種の論理回路を形成することになる。従って、基本セルは、その各種の論理回路を形成する場合に、各論理回路の形成に効果的に活用できる上に、配線リソース（配線領域）を確保できるものが望まれる。
さらに、そのような基本セルからなるゲートアレイによって構成されるフリップフロップ回路は、消費電力およびＥＭＩの低減化を実現することが望まれる。
【０００８】
そこで、本発明の目的は、上記の点に鑑み、ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るようにしたマスタスレーブ型フリップフロップ回路を提供することにある。
本発明の他の目的は、ゲートアレイを用いて実現する場合に、基本セルを効果的に活用できるようにしたマスタスレーブ型フリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、データが入力される第１クロックドインバータと、第１インバータおよび第２クロックドインバータにより閉回路を構成し、前記第１クロックドインバータの出力が前記第１インバータに入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第２インバータおよび第３クロックドインバータにより閉回路を構成し、前記伝送ゲートの出力が前記第２インバータに入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳｅａ Ｏｆ Ｇａｔｅ（以下ＳＯＧ）を用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００１０】
第２の発明は、第１の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、入力されたクロック信号の論理を反転する第３インバータと、前記第３インバータの出力の論理を反転する第４インバータとからなり、前記第３および第４インバータは、前記基本セルを用いて構成される。
【００１１】
第３の発明は、第１または第２の発明において、前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第２および第３クロックドインバータは、それぞれ、第６インバータと、この第６インバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、前記第６インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１インバータ、前記伝送ゲート、および前記第２インバータは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成した。
【００１２】
第４の発明は、第２または第３の発明において、前記第３インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
【００１３】
第５の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、データが入力される第１クロックドインバータと、第１インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１インバータに前記第１クロックドインバータの出力が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第１ＮＡＮＤゲートおよび第２クロックドインバータにより閉回路を構成し、前記第２クロックドＮＡＮＤゲートに前記伝送ゲートの出力およびリセット信号が入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００１４】
第６の発明は、第５の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、入力されたクロック信号の論理を反転する第３インバータと、前記第３インバータの出力の論理を反転する第４インバータとからなり、前記第３および第４インバータは、前記基本セルを用いて構成される。
【００１５】
第７の発明は、第５または第６の発明において、前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第２クロックドインバータは、第６インバータと、この第６インバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、前記第６インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、前記第１インバータおよび前記伝送ゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記第１ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の主トランジスタおよび補助トランジスタで構成した。
【００１６】
第８の発明は、第６または第７の発明において、前記第３インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
【００１７】
第９の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、データが入力される第１クロックドインバータと、第１ＮＡＮＤゲートおよび第２クロックドインバータにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１クロックドインバータの出力の論理およびセット信号が入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第１インバータおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１インバータに前記伝送ゲートの出力が入力され、かつ、前記第１クロックドＮＡＮＤゲートにリセット信号が入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００１８】
第１０の発明は、第９の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、入力されたクロック信号の論理を反転する第３インバータと、前記第３インバータの出力の論理を反転する第４インバータとからなり、前記第３および第４インバータは、前記基本セルを用いて構成される。
【００１９】
第１１の発明は、第９または第１０の発明において、前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、前記５インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第２クロックドインバータは、第６インバータと、この第６インバータと電源およびグランドとの接続をオンオフ制御する２つの第２スイッチとからなり、前記第６インバータは、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成し、前記２つの第２スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１クロックドＮＡＮＤゲートは、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第３スイッチとからなり、前記ＮＡＮＤゲートは、前記基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記２つの第３スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第１インバータは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成した。
【００２０】
第１２の発明は、第１０または第１１の発明において、前記第３インバータは、前記基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータは、その同じ基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
【００２１】
第１３の発明は、マスタラッチとスレーブラッチからなるマスタスレーブ型フリップフロップ回路であって、前記マスタラッチは、データが入力される第１クロックドインバータと、第１ＮＡＮＤゲートおよび第１クロックドＮＡＮＤゲートにより閉回路を構成し、前記第１ＮＡＮＤゲートに前記第１クロックドインバータの出力の論理およびリセット信号がそれぞれ入力され、かつ、前記第１クロックドＮＡＮＤゲートにセット信号が入力される第１ラッチ回路と、を備え、前記スレーブラッチは、前記第１ラッチ回路からの出力が入力される伝送ゲートと、第２ＮＡＮＤゲートおよび第２クロックドＮＡＮＤゲートにより閉回路を構成し、前記第２ＮＡＮＤゲートにリセット信号が入力され、かつ、前記第２クロックドＮＡＮＤゲートにセット信号が入力される第２ラッチ回路と、を備え、前記マスタラッチおよび前記スレーブラッチを構成する各要素はゲートアレイを構成するＳＯＧを用いて構成され、前記ＳＯＧの基本セルは、３連のＮ型トランジスタと、これに対応する３連のＰ型トランジスタとからなり、前記３連のＮ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなり、前記３連のＰ型トランジスタは、２連の通常サイズの主トランジスタと、通常サイズよりも小さなサイズの１つの補助トランジスタとからなる。
【００２２】
第１４の発明は、第１３の発明において、前記マスタラッチおよびスレーブラッチに、クロックをそれぞれ供給するクロック供給回路をさらに備え、前記クロック供給回路は、入力されたクロック信号の論理を反転する第３インバータと、前記第３インバータの出力の論理を反転する第４インバータとからなり、前記第３および第４インバータは、前記基本セルを用いて構成される。
【００２３】
第１５の発明は、第１３または第１４の発明において、前記第１クロックドインバータは、第５インバータと、この第５インバータの出力の論理をオンオフ制御する２つの第１スイッチとからなり、前記第５インバータは、前記基本セルを構成するＰ型およびＮ型の２つの主トランジスタで構成し、前記２つの第１スイッチは、その同じ基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第１クロックドＮＡＮＤゲートおよび前記第２クロックドＮＡＮＤゲートは、それぞれ、ＮＡＮＤゲートと、このＮＡＮＤゲートの電源およびグランドとの接続をオンオフ制御する第２スイッチとからなり、前記ＮＡＮＤゲートは、基本セルを構成するＰ型およびＮ型の４つの主トランジスタで構成し、前記第２スイッチは、その同じ基本セルの残りのＰ型およびＮ型の２つの補助トランジスタで構成し、前記第１ＮＡＮＤゲート、前記伝送ゲート、および前記第２ＮＡＮＤゲートは、それぞれ、前記基本セルを構成するＰ型およびＮ型の主トランジスタで構成した。
【００２４】
第１６の発明は、第１４または第１５の発明において、前記第３インバータは、基本セルを構成するＰ型およびＮ型の補助トランジスタで構成し、前記第４インバータは、基本セルを構成するＰ型の２つの主トランジスタおよびＮ型の２つの主トランジスタをカスケード接続して構成した。
このような構成からなる本発明によれば、ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図ることができる。
また、本発明によれば、ゲートアレイを用いて実現する場合に、各種の論理回路の形成に際して基本セルを効果的に活用できる上に、配線リソースを確保して配線の容易化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照して説明する。
〔第１実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第１実施形態は、図１に示すように、マスタラッチ１と、スレーブラッチ２と、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作する。
【００２６】
また、この第１実施形態は、それらを構成する各要素を基本セルを用いて構成し、その基本セルは、図２に示すような６つのＭＯＳトランジスタからなることを特徴とする。その基本セルの構成については後述する。
マスタラッチ１は、入力端子４に入力されるデータＤを取り込んで保持するために、クロックドインバータ１１と、ラッチ回路１２とからなる。ラッチ回路１２は、インバータ１３およびクロックドインバータ１４により閉回路を構成し、データを保持できるようになっている。
【００２７】
スレーブラッチ２は、マスタラッチ１からのデータを取り込み、この取り込んだデータを保持するとともに出力する。このため、スレーブラッチ２は、伝送ゲート２１と、ラッチ回路２２と、インバータ２５とからなる。ラッチ回路２２は、インバータ２３およびクロックドインバータ２４により閉回路を構成し、データを保持できるようになっている。このラッチ回路２２で保持されるデータは、インバータ２５を介して出力端子６から出力される。
【００２８】
クロック供給回路３は、クロック端子５に入力されるクロックＣを受け取って反転するインバータ３１と、インバータ３１の出力を反転してクロックＣを得るインバータ３２とからなる。インバータ３１で反転された反転クロック／Ｃは、クロックドインバータ１１、１４、２４および伝送ゲート２１にそれぞれ供給される。同様に、インバータ３２から出力されるクロックＣは、クロックドインバータ１１、１４、２４および伝送ゲート２１にそれぞれ供給される。
【００２９】
従って、クロックドインバータ１１、１４、２４および伝送ゲート２１は、クロックで動作するスイッチとして機能する。そして、クロックドインバータ１１、２４がオンのときには、クロックドインバータ１４および伝送ゲート２１がオフになる。逆に、クロックドインバータ１１、２４がオフのときには、クロックドインバータ１４および伝送ゲート２１がオンになる。
【００３０】
（基本セルの構成）
次に、第１実施形態が適用されるゲートアレイを構成するＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）の基本セルの構成（レイアウト）について、図２を参照して説明する。
基本セル７は、図２に示すように、半導体基板（図示せず）上にＮＭＯＳ素子領域７１とＰＭＯＳ素子領域７５が設けられ、ＮＭＯＳ素子領域７１に形成されるＮ型の３つのＭＯＳトランジスタ７２〜７４と、ＰＭＯＳ素子領域７５に形成されるＰ型の３つのＭＯＳトランジスタ７６〜７８とからなる。
【００３１】
ＭＯＳトランジスタ７２〜７４とＭＯＳトランジスタ７６〜７８とは、図示のように、所定間隔をおいて対向して配置されている。ＭＯＳトランジスタ７２〜７４は、これらが３つ連なって形成され、ゲート電極７２１、７３１、７４１をそれぞれ備えている。ＭＯＳトランジスタ７６〜７８は、これらが３つ連なって形成され、ゲート電極７６１、７７１、７８１をそれぞれ備えている。
【００３２】
３連のＮ型のＭＯＳトランジスタ７２〜７４は、図２のように、２連の通常サイズの主ＭＯＳトランジスタ７２、７３と、通常サイズよりも小さなサイズの補助ＭＯＳトランジスタ７４とからなる。同様に、３連のＰ型のＭＯＳトランジスタ７６〜７８は、２連の通常サイズの主ＭＯＳトランジスタ７６、７７と、通常サイズよりも小さなサイズの補助トランジスタ７８とからなる。
ここで、補助トランジスタ７４のサイズ（チャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ））は、主ＭＯＳトランジスタ７２、７３よりも相対的に小さければ良く、例えば主ＭＯＳトランジスタのサイズの１／３〜２／３のサイズであれば良い。補助ＭＯＳトランジスタ７８のサイズについても同様である。
【００３３】
（各部の具体的な構成）
第１実施形態では、マスタラッチ１、スレーブラッチ２、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を図３〜図８を参照して説明する。
図１のマスタラッチ１の構成要素として、クロックドインバータ１１を採用するようにしたが、その理由は以下の通りである。
【００３４】
すなわち、クロックドインバータを、図２０に示すようにＣＭＯＳからなるインバータ１０１と伝送ゲート１０２で構成すると、入力端子４に入力されるデータＤがハイ・インピーダンスになった場合に、インバータ１０１で貫通電流が生じて、素子の破壊が起こる可能性がある。また、基本セル７を用いて伝送ゲート１０２を構成するには、レイアウトの制約上、一対となるＰ型とＮ型のＭＯＳトランジスタのソース電極同士、およびドレイン電極同士を接続する必要が生ずる。
【００３５】
また、入力端子４からのデータＤの初段にインバータ１０１を使用せず、伝送ゲート１０２のみとする構成が可能である。この場合には、伝送ゲート１０２を構成するＭＯＳトランジスタのオン抵抗により、電源電圧ＶＤＤが低い場合には、データＤを次段に伝送できなくなるおそれがある。
そこで、第１実施形態では、マスタラッチ１の構成要素としてクロックドインバータを使用することで、上記の不具合を解消するようにした。
【００３６】
クロックドインバータは、図３（Ａ）に示す第１のタイプと、同図（Ｂ）に示す第２のタイプとがある。第１のタイプは、Ｎ型とＰ型のＭＯＳトランジスタＰ２、Ｎ２からなるＣＭＯＳインバータと、Ｎ型とＰ型のＭＯＳトランジスタＰ１、Ｎ１からなる２つのスイッチ素子からなる。第２のタイプは、Ｎ型とＰ型のＭＯＳトランジスタＰ１、Ｎ１からなるＣＭＯＳインバータと、Ｎ型とＰ型のＭＯＳトランジスタＰ２、Ｎ２からなる２つのスイッチ素子からなる。
【００３７】
第１のタイプでは、クロックでオフとなっているＭＯＳトランジスタＰ１がオンになって電源が供給されるときには、そのオンしたＭＯＳトランジスタＰ１は、ＭＯＳトランジスタＰ２のオン抵抗または寄生容量を充電してからでないと、負荷を駆動して出力が変化できない。
一方、第２のタイプでは、クロックでオフとなっているＭＯＳトランジスタＰ２がオンになるとき、ＭＯＳトランジスタＰ１には電源電圧ＶＤＤが印加されているのでＭＯＳトランジスタＰ１の電位は確定している。このため、ＭＯＳトランジスタＰ２は負荷を駆動するだけで良く、第２のタイプの方が遅延時間が少ない。
【００３８】
そこで、図１のマスタラッチ１を構成するクロックドインバータ１１は、図３（Ｂ）の第２のタイプの回路を採用した。
すなわち、図１のクロックドインバータ１１は、図３（Ｂ）に示すように、Ｐ型のＭＯＳトランジスタＰ１とＮ型のＭＯＳトランジスタＮ１で構成するインバータ（ＣＭＯＳインバータ）と、このインバータの出力の論理をオンオフ制御するスイッチ素子であるＰ型ＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２とからなる。ＭＯＳトランジスタＰ１、Ｎ１はゲート電極が共通接続され、共通接続部に入力信号ＩＮが供給される。ＭＯＳトランジスタＰ２、Ｎ２のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。
【００３９】
上記のインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ１、Ｎ１は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ２、Ｎ２は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
図１のラッチ回路１２を構成するインバータ１３は、図４に示すように、Ｐ型のＭＯＳトランジスタＰ３とＮ型のＭＯＳトランジスタＮ３で構成する。そのインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ３、Ｎ３は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。主ＭＯＳトランジスタを使用するのは、インバータ１３は、図１に示すように、入力端子４から出力端子６に至るデータの伝搬経路上にあるからである。
【００４０】
図１のラッチ回路１２を構成するクロックドインバータ１４は、図５に示すように、Ｐ型のＭＯＳトランジスタＰ４とＮ型のＭＯＳトランジスタＮ４で構成するインバータと、このインバータと電源ＶＤＤ、ＶＳＳとのオンオフ制御を行うスイッチ素子であるＰ型ＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５とからなる。ＭＯＳトランジスタＰ４、Ｎ４はゲート電極が共通接続され、共通接続部に入力信号ＩＮが供給される。ＭＯＳトランジスタＰ５、Ｎ５のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。
【００４１】
クロックドインバータ１４が図５のような回路を採用するのは、クロックドインバータ１４は、クロックドインバータ１１とワイヤドオア（Ｗｉｒｅｄ  ＯＲ）の論理を構成している。このため、クロックドインバータ１４は、クロックドインバータ１１とは逆に遅延が大きくなる図５に示す回路を採用した。
上記のインバータを構成するＰ型とＮ型のＭＯＳトランジスタＰ４、Ｎ５は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ５、Ｎ５は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
【００４２】
図１の伝送ゲート２１は、図６に示すように、Ｐ型のＭＯＳトランジスタＰ６とＮ型のＭＯＳトランジスタＮ６からなり、これらが並列に接続されている。ＭＯＳトランジスタＰ６、Ｎ６のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。伝送ゲート２１を構成するＰ型とＮ型のＭＯＳトランジスタＰ６、Ｎ６は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成する。このように、主ＭＯＳトランジスタを使用するのは、伝送ゲート２１は、図１に示すように、入力端子４から出力端子６に至るデータの伝搬経路上にあるからである。
【００４３】
図１のラッチ回路２２を構成するインバータ２３およびインバータ２５は、それぞれ図１および図４に示すインバータ１３と同様に構成する。その理由は、インバータ２３、２５は、インバータ１３と同様に、入力端子４から出力端子６に至るデータの伝搬経路上にあるからである（図１参照）。
図１のラッチ回路２２を構成するクロックドインバータ２４は、図１および図５に示すクロックドインバータ１４と同様に構成する。その理由は、クロックドインバータ２４は、伝送ゲート２１とワイヤドオアの論理を構成している。このため、クロックドインバータ２４は、クロックドインバータ１１とは逆に遅延が大きくなる図５に示す回路を採用した。
【００４４】
図１のインバータ３１は、図７に示すように、Ｐ型のＭＯＳトランジスタＰ７とＮ型のＭＯＳトランジスタＮ７で構成する。そのＰ型とＮ型のＭＯＳトランジスタＰ７、Ｎ７は、図２の基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。
このように、基本セル７の補助ＭＯＳトランジスタ７４、７８を使用してインバータ３１を形成するようにしたのは、以下の理由による。すなわち、インバータ３１のゲート容量は、チップレベルでのレイアウトの際に、クロックラインとしてバッファリングされるため、トランジスタサイズが小さいほうが好ましいためである。
【００４５】
図１のインバータ３２は、図８に示すように、Ｐ型のＭＯＳトランジスタＰ８、Ｐ９およびＮ型のＭＯＳトランジスタＮ８、Ｎ９をカスケード接続して構成する。そのインバータを構成するＭＯＳトランジスタＰ８、Ｐ９、Ｎ８、Ｎ９は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７を使用して形成する。
このようにインバータ３２を形成したのは、以下の理由による。すなわち、インバータ３２は、回路構成上で必要な論理回路であるが、ファンアウト（Ｆａｎ  Ｏｕｔ）並びに貫通電流量を考慮すると、サイズの小さなＭＯＳトランジスタで十分であるが、インバータ３１を形成した基本セル７の補助ＭＯＳトランジスタ７４、７８を使用できない。
【００４６】
そこで、インバータ３２を、基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７をカスケード接続してＣＭＯＳインバータを構成し、補助ＭＯＳトランジスタ７４、７８によるＣＭＯＳインバータと等価の回路を得るようにした。これにより、インバータ３１、３２は、同一の基本セル７によって形成することができ、基本セル７を有効に活用することができる。
【００４７】
（ゲートアレイによる具体的な構成）
第１実施形態は、図２の基本セル７を有するゲートアレイで構成されるので、その構成例について図９〜図１１を参照して説明する。
図９は、この第１実施形態が適用されるゲートアレイのレイアウト例を示し、このゲートアレイは図示のように、半導体基板上（図示せず）に図２の基本セル７と同じ多数の基本セル７ａ、７ｂ・・・が規則的に配置されている。この例では、２つの基本セル７ａ、７ｂが配置されている。基本セル７ａ、７ｂの左右には、基本セル同士を電気的に分離するためのストッパ７９ａ、７９ｂが、図示のようにそれぞれ配置されている。
【００４８】
図１０は、図９の構成の上に絶縁物を介して形成される第１層の配線例を示す平面図である。この第１層の各配線パターンは、四角形の黒印で表記されるコンタクト・ホールを介して、図９に示す各部と電気的に接続されている。また、図１０の第１層の所定の配線パターンは、×印を含む四角形で表記されるコンタクト・ホールを介して、図１１の第２層の配線パターンと電気的に接続されている。
【００４９】
図１０の第１層には、例えば図示のように、電源電圧ＶＤＤが供給される配線パターン７９１と、接地電圧ＶＳＳが供給される配線パターン７９２とが配置されている。配線パターン７９１は、コンタクト・ホールを介して、図９のストッパ７９ｂなどに電気的に接続されている。また、配線パターン７９２は、コンタクト・ホールを介して、図９のストッパ７９ａなどに電気的に接続されている。
【００５０】
図１１は、図１０の第２層の上に絶縁物を介して形成される第２層の配線例を示す平面図である。この第２層には、図示のような縦方向の配線パターンが配置され、その各配線パターンは×印を含む四角形で表記されるコンタクト・ホールを介して、図１０の第１層の所定の配線パターンに電気的に接続されている。
以上説明したように、第１実施形態では、マスタスレーブ型のフリップフロップをゲートアレイを用いて構成するようにし、そのゲートアレイの基本セルは、図２に示すように、４つの主ＭＯＳトランジスタと２つの補助ＭＯＳトランジスタからなるものを使用するようにした。さらに、フリップフロップを構成する各部の論理回路は、その用途と機能に応じて最適になるように、その６つのＭＯＳトランジスタを組み合わせて構成するようにした。
このため、第１実施形態によれば、消費電力の低減化、およびＥＭＩの低減化を図ることができる。また、第１実施形態によれば、各種の論理回路の形成に際して基本セルを効果的に活用できる上に、配線リソースを確保して配線の容易化を図ることができる。
【００５１】
次に、第１実施形態のＥＭＩの低減化の具体的な効果を確認するために、第１実施形態と図２０に示す従来のフリップフロップ（従来回路）について、電源電流に含まれるノイズの周波数成分の測定をそれぞれ行ったので、その測定結果を図１２に示す。
図１２（Ａ）はその測定結果を示し、曲線ａは第１実施形態の電源電流のノイズであり、曲線ｂは従来回路の電源電流のノイズである。同図（Ｂ）は、その両者の差をとったものである。
図１２によれば、従来回路に比べて第１実施形態では、周波数が３００〔ＭＨｚ〕以上の領域において、電源電流のノイズが減少していることがわかる。また、図１２（Ｂ）によれば、周波数が９００〔ＭＨｚ〕付近において、最大の効果が得られている。
【００５２】
〔第２実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第２実施形態は、図１３に示すように、マスタラッチ１ａと、スレーブラッチ２ａと、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作するとともに、リセット（クリア）機能を有するようにした。
【００５３】
すなわち、第２実施形態は、図１に示す第１実施形態の構成を基本にし、図１のマスタラッチ１とスレーブラッチ２を、マスタラッチ１ａとスレーブラッチ２ａに置き換えるようにした。
なお、第２実施形態は、第１実施形態の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
【００５４】
マスタラッチ１ａは、入力端子４に入力されるデータＤを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに、クロック端子５に入力されるクロックＣの論理によらず、リセット端子８に入力されるリセット信号Ｒでマスタラッチ内の状態をリセットできるように、クロックドインバータ１１と、ラッチ回路１２ａとからなる。ラッチ回路１２ａは、インバータ１３および２入力のクロックドＮＡＮＤゲート１４ａにより閉回路を構成し、データの取り込み、保持ができるようになっている。また、マスタラッチ内の状態をリセットするために、クロックドＮＡＮＤゲート１４ａの入力端子には、リセット信号Ｒが入力される。
【００５５】
スレーブラッチ２ａは、マスタラッチ１ａからのデータを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに出力端子６に出力する。また、スレーブラッチ２ａは、クロック端子５に入力されるクロックＣの論理によらず、リセット信号Ｒによってスレーブラッチ内の状態をリセットする。このため、スレーブラッチ２ａは、伝送ゲート２１と、ラッチ回路２２ａと、インバータ２５とからなる。ラッチ回路２２ａは、２入力のＮＡＮＤゲート２３ａおよびクロックドインバータ２４により閉回路を構成し、マスタラッチ１ａからのデータを取り込んだり、保持したりできるようになっている。また、スレーブラッチ内の状態をリセットするために、ＮＡＮＤゲート２３ａの入力端子には、リセット信号Ｒが入力される。ラッチ回路２２ａで保持されるデータは、インバータ２５を介して出力端子６から出力される。
インバータ３１で反転された反転クロック／Ｃおよびインバータ３２から出力されるクロックＣは、クロックドインバータ１１、２４、クロックドＮＡＮＤゲート１４ａ、および伝送ゲート２１にそれぞれ供給される。
【００５６】
次に、第２実施形態では、マスタラッチ１ａ、スレーブラッチ２ａ、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を説明する。
第２実施形態の構成を図１の第１実施形態の構成と比較すると、クロックドインバータ１４ａおよびＮＡＮＤゲート２３ａの構成が異なり、これらは図１４および図１５のように構成される。なお、他の部分の構成は、第１実施形態の構成と同一であるので、その説明は省略する。
【００５７】
クロックドＮＡＮＤゲート１４ａは、図１４に示すように、並列結合されるＰ型のＭＯＳトランジスタＰ１１、Ｐ１２と、直列結合されるＮ型のＭＯＳトランジスタＮ１０、Ｎ１１とからなるＮＡＮＤゲートを備えている。さらに、そのＮＡＮＤゲートと電源ＶＤＤ、ＶＳＳとのオンオフ制御を行う、スイッチ素子であるＰ型のＭＯＳトランジスタＰ１０およびＮ型のＭＯＳトランジスタＮ１２を備えている。
【００５８】
ＮＡＮＤゲートを構成するＭＯＳトランジスタＰ１２、Ｎ１０の各ゲート電極には入力信号ＩＮ１が入力され、ＭＯＳトランジスタＰ１１、Ｎ１１の各ゲート電極には入力信号ＩＮ２が入力される。ＭＯＳトランジスタＰ１０、Ｎ１２のゲート電極には、クロックＣ、／Ｃがそれぞれ供給される。
クロックドＮＡＮＤゲート１４ａが、図１４に示すように、ＭＯＳトランジスタＰ１０、Ｎ１２を電源側に設ける回路を採用するのは、以下の理由による。すなわち、クロックドＮＡＮＤゲート１４ａは、クロックドインバータ１１とワイヤドオアの論理を構成している。このため、クロックドＮＡＮＤゲート１４ａは、クロックドインバータ１１とは逆に遅延が大きくなる図１４の回路を採用した。
【００５９】
クロックドＮＡＮＤゲート１４ａは、ＮＡＮＤゲートを構成するＰ型のＭＯＳトランジスタＰ１１、Ｐ１２とＮ型のＭＯＳトランジスタＮ１０、Ｎ１１を、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７を使用して形成する。また、スイッチ素子を構成するＰ型とＮ型のＭＯＳトランジスタＰ１０、Ｎ１２は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成する。従って、図１４のクロックドＮＡＮＤゲート１４ａは、図２の基本セル７のみで構成できる。
【００６０】
ＮＡＮＤゲート２３ａは、図１５に示すように、並列結合されるＰ型のＭＯＳトランジスタＰ１３、Ｐ１４と、直列結合されるＮ型のＭＯＳトランジスタＮ１３、Ｎ１４とからなる。ＭＯＳトランジスタＰ１４、Ｎ１４の各ゲート電極には、入力信号ＩＮ１としてリセット信号Ｒが入力される。ＭＯＳトランジスタＰ１３、Ｎ１４の各ゲート電極には、入力信号ＩＮ２としてデータが入力される。
【００６１】
また、ＮＡＮＤゲート２３ａは、図１２に示すように、入力端子４から出力端子６に至るデータの伝搬経路上にあり、データが入力される。このため、データの入力されるＭＯＳトランジスタＰ１３、Ｎ１４は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成するようにした。また、ＮＡＮＤゲート２３ａには、リセット信号Ｒが入力され、そのリセット信号ラインはバッファリングされるので、小さいＭＯＳトランジスタの方が好ましい。このため、リセット信号Ｒが入力されるＭＯＳトランジスタＰ１４、Ｎ１４は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成した。
以上説明した第２実施形態によれば、リセット信号によってデータをリセットすることができる上に、第１実施形態と同様の効果を実現できる。
【００６２】
〔第３実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第３実施形態は、図１６に示すように、マスタラッチ１ｂと、スレーブラッチ２ｂと、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作するとともに、セット機能を有するようにした。
【００６３】
すなわち、第３実施形態は、図１に示す第１実施形態の構成を基本にし、図１のマスタラッチ１とスレーブラッチ２を、マスタラッチ１ｂとスレーブラッチ２ｂに置き換えるようにした。
なお、第３実施形態は、第１実施形態の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
【００６４】
マスタラッチ１ｂは、入力端子４に入力されるデータＤを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに、クロック端子５に入力されるクロックＣの論理によらずセット端子９に入力されるセット信号Ｓによってマスタラッチの内部状態をセットできるようにするため、クロックドインバータ１１と、ラッチ回路１２ｂとからなる。ラッチ回路１２ｂは、２入力のＮＡＮＤゲート１３ｂおよびクロックドインバータ１４により閉回路を構成し、データを保持できるようになっている。また、データをセットするために、ＮＡＮＤゲート１３ｂの入力端子には、セット信号Ｓが入力される。
【００６５】
スレーブラッチ２ｂは、マスタラッチ１ｂからのデータを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに出力端子６に出力する。また、スレーブラッチ２ｂは、クロック端子５に入力されるクロックＣの論理によらずセット信号Ｓによってスレーブラッチの内部状態をセットする。このため、スレーブラッチ２ｂは、伝送ゲート２１と、ラッチ回路２２ｂと、インバータ２５とからなる。ラッチ回路２２ｂは、インバータ２３および２入力のクロックドＮＡＮＤゲート２４ｂにより閉回路を構成し、データを保持できるようになっている。また、データをセットするために、クロックドＮＡＮＤゲート２４ｂの入力端子には、セット信号Ｓが入力される。ラッチ回路２２ｂで保持されるデータは、インバータ２５を介して出力端子６から出力される。
インバータ３１で反転された反転クロック／Ｃおよびインバータ３２から出力されるクロックＣは、クロックドインバータ１１、１４、クッロクドＮＡＮＤゲート２４ｂ、および伝送ゲート２１にそれぞれ供給される。
【００６６】
次に、第３実施形態では、マスタラッチ１ｂ、スレーブラッチ２ｂ、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を説明する。
第３実施形態の構成を図１の第１実施形態の構成と比較すると、ＮＡＮＤゲート１３ｂおよびクロックドＮＡＮＤゲート２４ｂの構成が異なり、他の部分の構成は、第１実施形態の構成と同一であるので、その説明は省略する。
【００６７】
ＮＡＮＤゲート１３ｂは、図１７に示すように、並列結合されるＰ型のＭＯＳトランジスタＰ１５、Ｐ１６と、直列結合されるＮ型のＭＯＳトランジスタＮ１５、Ｎ１６とからなる。ＭＯＳトランジスタＰ１５、Ｎ１５の各ゲート電極には、入力信号ＩＮ１としてデータが入力される。ＭＯＳトランジスタＰ１６、Ｎ１６の各ゲート電極には、入力信号ＩＮ２としてセット信号Ｓが入力される。
【００６８】
また、ＮＡＮＤゲート１３ｂは、図１７に示すように、入力端子４から出力端子６に至るデータの伝搬経路上にあり、データが入力される。このため、データの入力されるＭＯＳトランジスタＰ１５、Ｎ１５は、図２の基本セル７の主ＭＯＳトランジスタ７２、７３、７６、７７のうちの一組を使用して形成するようにした。また、ＮＡＮＤゲート１３ｂには、セット信号Ｓが入力され、そのセット信号ラインはバッファリングされるので、小さいＭＯＳトランジスタの方が好ましい。このため、セット信号Ｓが入力されるＭＯＳトランジスタＰ１６、Ｎ１６は、その同じ基本セル７の補助ＭＯＳトランジスタ７４、７８を使用して形成するようにした。
クロックドＮＡＮＤゲート２４ｂは、図１４に示すクロックドＮＡＮＤゲート１４ａと同様に構成するようにした。
以上説明した第３実施形態によれば、リセット信号によってデータをリセットすることができる上に、第１実施形態と同様の効果を実現できる。
【００６９】
〔第４実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第４実施形態は、図１８に示すように、マスタラッチ１ｃと、スレーブラッチ２ｃと、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち上がりで動作するとともに、セットおよびリセット機能を有するようにした。
【００７０】
すなわち、第４実施形態は、図１に示す第１実施形態の構成を基本にし、図１のマスタラッチ１とスレーブラッチ２を、マスタラッチ１ｃとスレーブラッチ２ｃに置き換えるようにした。
なお、第４実施形態は、第１実施形態の構成を基本とするので、同一構成要素には同一符号を付してその説明はできるだけ省略する。
【００７１】
マスタラッチ１ｃは、入力端子４に入力されるデータＤを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに、クロック端子５に入力されるクロックＣの論理によらずセット端子９に入力されるセット信号Ｓによってマスタラッチの内部状態をセットでき、クロック端子５に入力されるクロックＣの論理に応じてリセット端子８に入力されるリセット信号Ｒによってマスタラッチの内部状態をリセットできるようになっている。
【００７２】
このため、マスタラッチ１ｃは、クロックドインバータ１１と、ラッチ回路１２ｃとからなる。ラッチ回路１２ｃは、２入力のＮＡＮＤゲート１３ｃおよび２入力のクロックドＮＡＮＤゲート１４ｃにより閉回路を構成し、データを保持できるようになっている。また、データをセットするために、ＮＡＮＤゲート１３ｃの入力端子には、セット信号Ｓが入力される。さらに、データをリセットするために、クロックドＮＡＮＤゲート１４ｃの入力端子には、リセット信号Ｒが入力される。
【００７３】
スレーブラッチ２ｃは、マスタラッチ１ｃからのデータを、クロック端子５に入力されるクロックＣの論理に応じて取り込んだり、保持したりするとともに出力端子６に出力する。また、スレーブラッチ２ｃは、クロック端子５に入力されるクロックＣの論理によらずセット信号Ｓによってスレーブラッチの内部状態をセットできるとともに、クロック端子５に入力されるクロックＣの論理によらずリセット信号Ｒによってスレーブラッチの内部状態をリセットできるようになっている。
【００７４】
このため、スレーブラッチ２ｃは、伝送ゲート２１と、ラッチ回路２２ｃと、インバータ２５とからなる。ラッチ回路２２ｃは、２入力のＮＡＮＤゲート２３ｃおよび２入力のクロックドＮＡＮＤゲート２４ｃにより閉回路を構成し、データを保持できるようになっている。また、データをセットするために、クロックドＮＡＮＤゲート２４ｃの入力端子には、セット信号Ｓが入力される。さらに、データをリセットするために、ＮＡＮＤゲート２３ｃの入力端子には、リセット信号Ｒが入力される。
インバータ３１で反転された反転クロック／Ｃおよびインバータ３２から出力されるクロックＣは、クロックドインバータ１１、クッロクドＮＡＮＤゲート１４ｃ、２４ｃ、および伝送ゲート２１にそれぞれ供給される。
【００７５】
次に、第４実施形態では、マスタラッチ１ｃ、スレーブラッチ２ｃ、およびクロック供給回路３を構成する各要素を、図２に示す基本セル７のＭＯＳトランジスタを用いて実現するので、その構成例を説明する。
第４実施形態の構成を図１の第１実施形態の構成と比較すると、ＮＡＮＤゲート１３ｃ、２３ｃ、およびクロックドＮＡＮＤゲート１４ｃ、２４ｃの構成が異なり、他の部分の構成は、第１実施形態の構成と同一であるので、その説明は省略する。
【００７６】
ＮＡＮＤゲート１３ｃは、図１６および図１７のＮＡＮＤゲート１３ｂと同様に構成する。ＮＡＮＤゲート２３ｃは、図１３および図１５のＮＡＮＤゲート２３ａと同様に構成する。また、クロックドＮＡＮＤゲート１４ｃ、２４ｃは、図１３および図１４のクロックドＮＡＮＤゲート１４ａと同様に構成する。
以上説明した第４実施形態によれば、セット信号でデータがセットできる上に、リセット信号によってデータをリセットすることができ、かつ、第１実施形態と同様の効果を実現できる。
【００７７】
〔第５実施形態〕
本発明のマスタスレーブ型フリップフロップ回路に係る第５実施形態は、図１９に示すように、マスタラッチ１と、スレーブラッチ２と、これらにクロックを供給するクロック供給回路３とを備え、クロックの立ち下がりで動作するようにした。
すなわち、第５実施形態は、図１に示す第１実施形態の構成を基本にし、マスタラッチ１とスレーブラッチ２がクロックの立ち下がりで動作するように、クロック供給回路３から出力されるクロックの供給先を、図１から図１９のように変更したものである。
なお、上述の第２〜第４の各実施形態は、クロックの立ち上がりで動作するようにしたが、クロックの立ち下がりで動作させるようにしても良い。この場合には、クロック供給回路３から出力されるクロックの供給先を、第５実施形態と同様に変更すれば良い。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態が適用されるゲートアレイの基本セルのレイアウトを示す平面図である。
【図３】図１のクロックドインバータの具体的な構成を示す回路図である。
【図４】図１のインバータの具体的な構成を示す回路図である。
【図５】図１の他のクロックドインバータの具体的な構成を示す回路図である。
【図６】図１の伝送ゲートの具体的な構成を示す回路図である。
【図７】図１の他のインバータの具体的な構成を示す回路図である。
【図８】図１のさらに他のインバータの具体的な構成を示す回路図である。
【図９】第１実施形態をゲートアレイで構成した場合のゲートアレイのレイアウトの一部を示す平面図である。
【図１０】そのゲートアレイの第１層の配線例を示す平面図である。
【図１１】そのゲートアレイの第２層の配線例を示す平面図である。
【図１２】電源電流に含まれるノイズの周波数成分の測定結果を示す図である。
【図１３】本発明の第２実施形態の構成を示す回路図である。
【図１４】図１３のクロックドＮＡＮＤゲートの具体的な構成を示す回路図である。
【図１５】図１３のＮＡＮＤゲートの具体的な構成を示す回路図である。
【図１６】本発明の第３実施形態の構成を示す回路図である。
【図１７】図１６のＮＡＮＤゲートの具体的な構成を示す回路図である。
【図１８】本発明の第４実施形態の構成を示す回路図である。
【図１９】本発明の第５実施形態の構成を示す回路図である。
【図２０】従来回路の構成例を示す回路図である。
【符号の説明】
【００７９】
１、１ａ〜１ｃ・・・マスタラッチ、２、２ａ〜２ｃ・・・スレーブラッチ、３・・・クロック供給回路、７・・・基本セル、１１・・・クロックドインバータ、１２、１２ａ〜１２ｃ・・・ラッチ回路、１３・・・インバータ、１３ｂ、１３ｃ・・・ＮＡＮＤゲート、１４・・・クロックドインバータ、１４ａ、１４ｃ・・・クロックドＮＡＮＤゲート、２１・・・伝送ゲート、２２、２２ａ〜２２ｃ・・・ラッチ回路、２３、２５・・・インバータ、２３ａ、２３ｃ・・・ＮＡＮＤゲート、２４・・・クロックドインバータ、２４ｂ、２４ｃ・・・クロックドＮＡＮＤゲート、３１、３２・・・インバータ、７１・・・ＮＭＯＳ素子領域、７５・・・ＰＭＯＳ素子領域、７２、７３、７６、７７・・・主ＭＯＳトランジスタ、７４、７８・・・補助ＭＯＳトランジスタ
【図１】
2009016891.tif 000003
【図２】
2009016891.tif 000004
【図３】
2009016891.tif 000005
【図４】
2009016891.tif 000006
【図５】
2009016891.tif 000007
【図６】
2009016891.tif 000008
【図７】
2009016891.tif 000009
【図８】
2009016891.tif 000010
【図９】
2009016891.tif 000011
【図１０】
2009016891.tif 000012
【図１１】
2009016891.tif 000013
【図１２】
2009016891.tif 000014
【図１３】
2009016891.tif 000015
【図１４】
2009016891.tif 000016
【図１５】
2009016891.tif 000017
【図１６】
2009016891.tif 000018
【図１７】
2009016891.tif 000019
【図１８】
2009016891.tif 000020
【図１９】
2009016891.tif 000021
【図２０】
2009016891.tif 000022