(57)【要約】【課題】積層した導電体層を駆動回路などに接続する部分の製造効率を向上し、且つ信頼性を向上させること。【解決手段】本発明の積層配線構造体は、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達し、側面が導電体層と絶縁膜を介して形成された複数のコンタクトと、を有している。また、コンタクトのうち少なくとも１つは、導電体層で区切られた複数の部分を有し、上層の導電体層に区切られるコンタクトの内径より、下層の導電体層に接続されるコンタクトの開口部の内径が小さいことを特徴とすることもできる。【選択図】図２
2009016400.tif 000002
【特許請求の範囲】
【請求項１】
導電体層と絶縁層とが交互に積層された積層部と、
最上層の前記絶縁層から形成され前記導電体層それぞれに達し、側面が前記導電体層と絶縁膜を介して形成された複数のコンタクトと、
を有することを特徴とする積層配線構造体。
【請求項２】
前記コンタクトのうち少なくとも１つは、前記導電体層で区切られた複数の部分を有し、
上層の前記導電体層により区切られるコンタクトの内径より、下層の前記導電体層に接続されるコンタクトの内径が小さいことを特徴とする請求項１に記載の積層配線構造体。
【請求項３】
請求項１または２に記載の前記積層配線構造体を有する半導体装置。
【請求項４】
導電体層と絶縁層とを交互に積層し、
最上層の前記絶縁層より前記導電体層それぞれに達する複数のコンタクトホールを形成し、
前記コンタクトホールに露出した前記導電体層を酸化し、
前記複数のコンタクトホールそれぞれにコンタクトを形成することを特徴とする積層配線構造体の製造方法。
【請求項５】
前記複数のコンタクトホールを形成する際、前記導電体層の一つに達する所定の数の前記コンタクトホールを形成した後、前記所定の数のコンタクトホールの一部に、前記導電体の一つより下層の前記導電体層に達するコンタクトホールを形成することを特徴とする請求項４に記載の積層配線構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層配線構造体及びその製造方法並びに半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
小型かつ大容量な不揮発性半導体記憶装置の需要が増えている。この小型化と大容量化とを実現するために、メモリセルトランジスタなどの半導体素子を３次元に配置した装置がいくつか提案されている（例えば、特許文献１〜３、非特許文献１参照。）。
【０００３】
半導体素子などを３次元に配置した装置の多くにおいて、同じ階層に位置する素子の電極と接続する導電体層の積層構造が存在すると考えられる。そして、その積層構造を構成する導電体層を駆動回路などに接続する必要があるとも考えられる。そこで、今後は、この接続の部分を効率良くまたこの部分の信頼性を向上しながら、形成する必要があると考えられる。
【０００４】
【特許文献１】特開２００３−０７８０４４号公報
【特許文献２】米国特許第５，５９９，７２４号公報
【特許文献３】米国特許第５，７０７，８８５号公報
【非特許文献１】Ｍａｓｕｏｋａ  ｅｔ  ａｌ．，    “Ｎｏｖｅｌ  Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  ａ  Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ  （Ｓ−ＳＧＴ）  Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，  ＶＯＬ．  ５０，  ＮＯ４，  ｐｐ９４５−９５１，  Ａｐｒｉｌ  ２００３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、積層した導電体層を駆動回路などに接続する部分の製造効率を向上し且つ信頼性を向上した積層配線構造体及びその製造方法、並びにその積層配線構造を用いた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によると、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達し、側面が導電体層と絶縁膜を介して形成された複数のコンタクトと、を有することを特徴とする積層配線構造体が提供される。
【０００７】
また、本発明の一実施形態によると、導電体層と絶縁層とを交互に積層し、最上層の絶縁層より導電体層それぞれに達する複数のコンタクトホールを形成し、前記コンタクトホールの側面となる前記導電体層の部分を酸化し、前記複数のコンタクトホールにコンタクトを形成する積層配線構造体の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一実施形態においては、積層した導電体層を駆動回路などに接続するための階段状の構造などを形成する必要がなくなり、フォトリソグラフィ工程の数を低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の積層配線構造体及びその製造方法の実施形態について説明する。なお、本願発明は、以下の実施形態に何ら限定されるものではなく、その要旨を逸脱しない範囲において、種々なる態様で実施し得る。また、各実施形態において、同様の構成については、同じ符号を用い、改めて説明しない場合がある。
【００１０】
（実施形態１）
図１は、本発明の一実施形態に係る半導体装置の外観の概要を示す。半導体装置１００は、導電体層と絶縁層とが交互に積層された積層部を有している。積層部は、素子領域１０１と、コンタクト領域１０２と、を有する。素子領域１０１は、半導体などで構成される素子が存在する領域である。素子は、導電体層と絶縁層とが交互に積層された後に形成されることがもっぱら想定される。なお、導電体層と絶縁層の積層と素子の形成の前後は問わないことにしてもよい。
【００１１】
また、半導体装置から素子領域１０１が無い場合、その半導体装置は、本発明の一実施形態に係る積層配線構造体となる。素子領域１０１に限定された領域を本発明の一実施形態に係る積層配線構造体と考えることもできる。
【００１２】
コンタクト領域１０２は、上層配線（図示しないが、例えば、絶縁層１１２の上面の配線である）に電気的に接続するためのコンタクトが存在する領域である。なお、上層配線は、駆動回路などに接続される。
【００１３】
積層配線構造体１００は、例えば一番下に基板層１０３を有し、その上に、絶縁層１０４、導電体層１０５、絶縁層１０６、導電体層１０７、絶縁層１０８、導電体層１０９、絶縁層１１０、導電体層１１１、絶縁層１１２がこの順に積層されている。これらの絶縁層は、例えば、酸化珪素膜によって形成され、伝導体層は、例えば、燐などの導電性不純物を添加したポリシリコン膜やアモルファスシリコン膜によって形成される。また、最上層の絶縁層１１２は、保護膜などとしても機能するように、他の絶縁層１０４、１０６、１０８、１１０と異なる材質で構成されていてもよい。もちろん、絶縁層１０４、１０６、１０８、１１０は同じ材料で形成されている必要はなく、厚さも異なっていてもよい。また、導電体層１０５、１０７、１０９、１１１は同じ材料で形成されている必要はなく、厚さも異なっていてもよい。
【００１４】
コンタクト領域１０２には、コンタクトホールに形成されたコンタクト１１３、１１４、１１５、１１６が存在する。例えば、コンタクト１１３は、導電体層１０５とのみ通電するように、導電体層１０５に達するコンタクトホールをフォトエッチングプロセスなどにより形成し、その後に他の導電体層１０７、１０９、１１１との絶縁形成の処理を行い、そのコンタクトホールに燐がドープされたシリコンや、タングステンなどのコンタクトプラグ金属を堆積して完成する。同様に、コンタクト１１４は、例えば、導電体層１０７とのみ通電し、コンタクト１１５は、例えば、導電体層１０９とのみ通電し、コンタクト１１６は、例えば、導電体層１１１とのみ通電するように形成される。
【００１５】
図２は、コンタクト領域１０２の断面図の一つであり、コンタクト１１３、１１４、１１５、１１６の略中心を通る断面線における断面図である。一番下に基板層１０３があり、その上に、絶縁層１０４、導電体層１０５、絶縁層１０６、導電体層１０７、絶縁層１０８、導電体層１０９、絶縁層１１０、導電体層１１１、絶縁層１１２がこの順に積層されている。４つのコンタクト２５０１が図２に示されているが、右のコンタクト２５０１から、図１のコンタクト１１３、コンタクト１１４、コンタクト１１５、コンタクト１１６に対応していると考えることができる。
【００１６】
各コンタクト２５０１は、底面で導電体層に接し、この導電体層と導電している。一方、各コンタクト２５０１の側面と接している導電体層の部分は、酸化処理などがされている。すなわち、各コンタクト２５０１は側面が前記導電体層と絶縁膜を介して形成されていると言える。その結果、各コンタクト２５０１の底面が接している導電体層以外の導電体層とは絶縁している状態となっている。なお、コンタクト２５０１の側面は、垂直に示されているが、後述するように、垂直な場合に限られない。
【００１７】
本発明の一実施形態に係る積層配線構造体乃至半導体装置のコンタクトの配置には種々のバリエーションが考えられる。例えば、図３では、コンタクト１１３、１１４、１１５、１１６は、素子領域１０１に向かって斜めに、例えば約４５度で、並んでいる。一方、図１では、コンタクト１１３、１１４、１１５、１１６は、素子領域１０１に向かって、例えば、約９０度の角度をなして、並んでいるといえる。図３のようにコンタクト１１３、１１４、１１５、１１６を並べることにより、図１よりもコンタクト間の距離を大きくすることができる。この結果、コンタクトホールの形成時にコンタクトホールが他のコンタクトホールとつながることを防止できる。また、コンタクト領域の幅を図１よりも小さくすることも可能である。
【００１８】
また、図４に示されるように、コンタクト１１３、１１４、１１５、１１６が、コンタクト領域１０２の中心線１１７の両側に配置されていてもよい。例えば、コンタクト１１３、１１４、１１５、１１６が中心線１１７を挟み、交互に配置され、素子領域に近づくに従い、中心線１１７への距離が小さくなるように配置されていてもよい。すなわち、千鳥構造に並んでいるといえる。このようにコンタクトを配置することにより、図３に示すよりも、コンタクト間の距離を大きくすることができる。この結果、コンタクトホールの形成時にコンタクトホールが他のコンタクトホールとつながることを防止できると共に、コンタクト領域の奥行きを図１、図３に示す場合よりも小さくすることができる。なお、中心線１１７は、例えば、素子領域１０１とコンタクト領域１０２との境界に向かってコンタクト領域１０２に垂直に延びる直線である。厳密にコンタクトは、コンタクト領域１０２の中心に位置する必要はない。
【００１９】
また、例えば、図５では、コンタクト１１３、１１４、１１５，１１６は、素子領域１０１に向かって並ばず、略平行に並んでいる。言い換えれば、素子領域１０１とコンタクト領域との境界に沿って、あるいは、コンタクト領域１０２が素子領域１０１と接する境界ではないコンタクト領域１０２の外部との境界に沿って並んでいるということもできる。このようにコンタクトを境界に沿って並べることにより、コンタクト領域の幅を図１、図３、図４より短くすることが可能である。
【００２０】
また、例えば、図６（Ａ）では、コンタクト１１３、１１４、１１５、１１６に加え、コンタクト１１８、１１９、１２０、１２１が配置されている。これらコンタクトは、素子領域１０１とコンタクト領域との境界に沿って、あるいは、コンタクト領域１０２が素子領域１０１と接する境界ではないコンタクト領域１０２の外部との境界に沿って格子状に並んでいる。このようにコンタクトを境界に沿って並べることにより、導電体の層数が４層より多い８層などである場合であっても、コンタクトを小さい領域に配置することが可能である。例えば、コンタクト１１３は、最下層の導電体層に達する。そして、以下、コンタクト１１４、１１５、１１６、１１８、１１９、１２０、１２１は、最下層の一つ上の導電体層から順に上の導電体層に達する。
【００２１】
図６（Ｂ）は、図６（Ａ）に示す半導体装置１００を上から見た図である。図６（Ｂ）に示すように、コンタクト１１３、１１４、１１５、１１６とを並ぶ線、コンタクト１１８、１１９、１２０、１２１とを並ぶ線、コンタクト１１３とコンタクト１１８とを結ぶ線、コンタクト１１４とコンタクト１１９とを結ぶ線、コンタクト１１５とコンタクト１２０とを結ぶ線、コンタクト１１６とコンタクト１２１とを結ぶ線の形成する図形が正方形あるいは長方形となっている。
【００２２】
また、図６（Ｃ）に示すように、素子領域１０１とコンタクト領域１０２が接する境界にそって並んだ、コンタクト１１３、１１４、１１５、１１６の列と、コンタクト１１８、１１９、１２０、１２１の列とが、それらの列でのコンタクトの距離の約半分ずれて、平行に並んでいてもよい。言い換えれば、前の段落で説明した図形が菱形あるいは平行四辺形になっていてもよい。また、その図形は、台形であってもよい。このようにコンタクトを並べることにより、コンタクトを、さらに小さい領域に配置することが可能である。
【００２３】
なお、図１、図３、図４、図５、図６は、本発明の一実施形態に係る半導体装置乃至積層配線構造体の外観の概要を例として示しており、本発明の一実施形態に係る半導体装置乃至積層配線構造体は、直方体の形状をしている必要はなく、任意の３次元形状を取り得る。また、素子領域１０１が存在する場合には、本発明の一実施形態に係る半導体装置乃至積層配線構造体を上から見たとき、素子領域とコンタクト領域との境界は直線である必要はなく、任意の２次元形状を取り得る。また、素子領域は複数の領域により構成されていてもよい。コンタクト領域についても同様である。さらに、導電体層の数は４に限定されるものではなく、８、１６など任意の数であり得る。
【００２４】
（実施形態２）
図７は、本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置の概略構成図を示す。不揮発性半導体記憶装置４００は、柱状に形成された半導体の周りに第１の絶縁膜、電荷蓄積膜、第２の絶縁膜、ゲート電極を順次形成し、メモリセルが直列に接続されたメモリストリングスがマトリクス状に配置され、同じ階層に属するゲート電極に接続される導電体層が積層されている構造を有している。図７では図示が省略されているが、その導電体層の上下には絶縁層が存在している。メモリトランジスタが柱状に垂直に積層されているメモリトランジスタ領域が図１、図３、図４、図５、図６に示す素子領域１０１に相当する。ただし、図７に示す不揮発性半導体記憶装置４００では、Ｂの領域において、導電体層である板状のＣｏｍｍｏｎ  ＷＬ１、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４を便宜的に一部点線で示している。これは、本実施形態における板状のＣｏｍｍｏｎ  ＷＬ１、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４におけるコンタクト構造を説明するためである。実際には、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４は、Ｃｏｍｍｏｎ  ＷＬ１と同程度Ｂの領域の右に延びている。すなわち、板状のＣｏｍｍｏｎ  ＷＬ１、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４が、図１、図３、図４、図５、図６における導電体層１０５、１０７、１０９、１１１に相当する。また、Ｃｏｍｍｏｎ  ＷＬ１の下層の絶縁層、Ｃｏｍｍｏｎ  ＷＬ１とＣｏｍｍｏｎ  ＷＬ２とＣｏｍｍｏｎ  ＷＬ３とＣｏｍｍｏｎ  ＷＬ４とのそれぞれの間の絶縁層及びＣｏｍｍｏｎ  ＷＬ４の上層の絶縁層が、絶縁層１０４、１０６、１０８、１１０、１１２に相当する。
【００２５】
図７の不揮発性半導体記憶装置では、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４にコンタクトホールを形成し、Ｃｏｍｍｏｎ  ＷＬ１、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４に達するコンタクトを形成して、Ｃｏｍｍｏｎ  ＷＬ１、Ｃｏｍｍｏｎ  ＷＬ２、Ｃｏｍｍｏｎ  ＷＬ３、Ｃｏｍｍｏｎ  ＷＬ４のそれぞれを、図示していないワードライン駆動回路に接続している。
【００２６】
図８は、本発明の一実施形態に係る積層配線構造体を用いた別の不揮発性半導体記憶装置の概略構成図を示す。不揮発性半導体記憶装置５００は、メモリトランジスタ領域２と、ワード線駆動回路３と、ソース側選択ゲート線駆動回路４と、ドレイン側選択ゲート線駆動回路５と、ビット線（ＢＬ）８と、ソース側選択ゲート線３０と、ドレイン側選択ゲート線３１等を有している。図７と同様にメモリトランジスタ領域２には、柱状に形成された半導体の周りに第１の絶縁膜、電荷蓄積膜、第２の絶縁膜、ゲート電極を順次形成し、メモリセルが直列に接続されたメモリストリングスがマトリクス状に配置されている。メモリトランジスタ領域２が積層配線構造の素子領域１０１に対応している。そして、不揮発性半導体記憶装置５００のワード線ＷＬ７は、図５に示されたように、メモリトランジスタ領域と略平行に形成され、そのコンタクトが第２のワード線引き出し線７ｂに接続されている。ここでも、ワード線ＷＬ７の一部は便宜的に一部点線で示されている。ワード線ＷＬ７として示されるそれぞれが、図１、図３、図４、図５、図６に示されている導電体層１０５、１０７、１０９、１１１に相当する。また、図示はされていないが、ワード線ＷＬ７の最下層に対する直下の層、ワード線ＷＬ７のそれぞれの間の層、ワード線ＷＬ７の最上層に対する直上の層が、絶縁層１０４、１０６、１０８、１１０、１１２に相当する。
【００２７】
（実施形態３）
以下では、図９から図１６を参照して、本発明の一実施形態である実施形態５に係る積層配線構造体について説明する。本実施形態３に係る積層配線構造体は、上述の実施形態２で説明した半導体装置などに適用できる。
【００２８】
例えば図９に示すように、積層配線構造体は、基板層１０３の上に、絶縁層１０４、導電体層１０５、絶縁層１０６、導電体層１０７、絶縁層１０８、導電体層１０９、絶縁層１１０、導電体層１１１、絶縁層１１２がこの順に積層されている積層部を有する。なお、基板層１０３は、全体が一様な構造になっている必要はなく、ある領域に、種々の半導体素子が形成されて素子領域が形成されていてもよい。例えば、図７や図８に示されるＳＧＳやソース側選択ゲート３０などが形成されている領域が基板層１０３に含まれていてもよい。また、最上層の絶縁膜１１２上に、絶縁膜１１２とは異なる材質の絶縁膜が形成されていても良い。この絶縁膜は保護膜などとして用いられる。
【００２９】
同様に、基板層１０３の上に積層される絶縁層、導電体層も、全体が一様な構造になっている必要はない。例えば、図７や図８に示されるような素子領域（図示せず）が、図９に示される積配線構造体の左側、右側、前方、後方などに存在していると考えることもできる。
【００３０】
最上部の絶縁層１１２の上に、後に説明するようにコンタクトホールを形成するためにフォトレジスト１１３を塗布する。フォトレジストには、ポジ型とネガ型とが知られている。一般にポジ型は解像度を高くすることができ、一方、ネガ型は密着性がよいことが知られている。本実施形態で形成するコンタクトホールは、最下層の半導体層までのある程度の深さを有することがあるので、ネガ型フォトレジストを用いるのが好ましい。
【００３１】
導電体層１０５に接続するコンタクトホールを形成するために、フォトリソグラフィを行って、コンタクトホールのパターンをフォトレジストにより形成し、このフォトレジストをマスクとしてエッチング（例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ））を行う。これにより、図１０に示されるように、最下層の導電体層１０５に到達するコンタクトホール２００１が形成される。ここで、導電体とコンタクト電極を確実に電気的に接続するため、オーバーエッチングを行う場合がある。そのため、このコンタクトホールの底面は、導電体の表面にある場合だけでなく、導電体中に形成される場合もある。その後、このフォトレジスト１１３を除去する。
【００３２】
次に、別のコンタクトホールを形成するために、再度、フォトリソグラフィを行う。コンタクトホール２００１がこれ以上エッチングされないようにコンタクトホール２００１を含む上部全面にフォトレジスト１１４を塗布する。その後、フォトレジスト１１４をパターンニングし、導電体層１０７に接続するコンタクトホールのパターンを形成して、フォトレジスト１１４をマスクとしてエッチングを行う。これにより、図１１に示すように、導電体層１０７に到達するコンタクトホール２１０１が形成される。その後、このフォトレジストを除去する。
【００３３】
以上説明したような工程を繰り返し、図１２に示すように、さらに、導電体層１０９、１１１に達するコンタクトホール２２０１、２２０２を形成する。
【００３４】
なお、以上の説明では、最下層の導電体層１０５に達するコンタクトホールから形成したが、形成するコンタクトホールの順序は任意のものでもよい。ただし、以上説明したように、最下層の導電体層に達するコンタクトホールから順に上の方の層の導電体層に達するコンタクトホールを形成すると、穴の深さが深いコンタクトホールをフォトレジストが埋めるので、エッチングによりコンタクトホール内のフォトレジストが無くなる心配が無い。これにより下の導電体層へのコンタクト突き抜けが防止できる。
【００３５】
また、リソグラフィにより、コンタクトホールパターンをシリコン窒化膜で形成し、マスクとして用いる、いわゆるハードマスクを用いることも可能である。
【００３６】
その後、コンタクトホールの側面に露出した導電体層の部分に酸化膜を形成する。例えば、熱酸化処理を行い、コンタクトホールの内部に露出している導電体層に酸化膜を形成する。その結果、図１３に示すように、例えば、コンタクトホール２２０１の側面に露出している導電体層１１１の部分に、酸化膜２３０２が形成される。ただし、一般的に酸化膜を形成する処理は、異方性を持たないので、コンタクトホールの底面の導電体層にも酸化膜が形成される。例えば、コンタクトホール２２０２の底面となる導電体層の部分に酸化膜２３０１も形成される。そこで、ＲＩＥのような異方性エッチングを行い、コンタクトホールの底面部分の導電体層の酸化膜２３０１を除去する。その結果、図１４に示す構造を得る。
【００３７】
また、熱処理により酸化膜の体積が、導電体の体積より膨張する場合がある。このとき、コンタクトホールの形状は、酸化膜の表面が、絶縁膜の表面よりコンタクトホール側に突き出る形状になる。
【００３８】
そして、コンタクトホール２００１、２１０１、２２０１、２２０２に、燐がドープされたシリコンやタングステンなどのコンタクトプラグ金属を堆積（例えば、図１５の符号２４０１の層）する。
【００３９】
コンタクトプラグ金属が堆積された後には、ＣＭＰなどにより積層配線構造体の上面を平坦化する（図１６）。導電体層に形成された酸化膜は絶縁性を有するので、各コンタクトは、そのコンタクトの底面が接する導電体層とのみ通電するようになる。また、酸化膜２３０２は、熱酸化により形成されているので、導電体との密着性が良く、コンタクトプラグ金属を堆積時に、導電体から剥がれる可能性が少ない。
【００４０】
ここで、積層配線構造体の最上層は絶縁膜１１２もしくは保護膜として形成した絶縁膜１１４の単層であるため、ｄｉｓｈｉｎｇが発生しにくい。その結果、上層配線等でのパターン崩れ等は発生しないと考えられる。
【００４１】
なお、図１０から図１６などにおいては、エッチングによって形成されるコンタクトホールの側面は垂直になるように示されているが、現実には、コンタクトホールの形状は、途中がふくらんでいる樽型や、上に向かって径が大きくなるテーパー型や、下に向かって径が大きくなる逆テーパー型になる場合もあり得る。これらの場合が実施形態から排除されるものではない。
【００４２】
（実施形態４）
実施形態３においては、導電体層を貫通するコンタクトホールの側面を構成する導電体層の部分の表面に酸化膜を形成することにより、コンタクトホールの底面以外の導電体層との絶縁が実現されるようにした。本発明の実施形態は、このような絶縁の実現方法に制限されることはなく、種々の実現方法がある。
【００４３】
例えば、図１２の構造が得られた後に、酸化処理を行う代わりに、コンタクトホールの内面に絶縁膜を形成してもよい。絶縁膜としては、例えば、ＣＶＤ−ＳｉＯ２を用いることができる。この結果、図１７に示すように、コンタクトホールの内面に、絶縁膜２６０１が付着した構造が得られる。
【００４４】
その後、コンタクトホールの底面をＲＩＥなどの異向性エッチングを行い、底面の導電体層を露出させ、コンタクトプラグ金属を堆積する処理を行い、図１８に示されるようなコンタクト２７０１を得る。各コンタクトは、これにより、底面の導電体層と通電させることができ、他の導電体層とは絶縁される。
【００４５】
（実施形態５）
実施形態３及び４においては、主に、コンタクトホールは一つ一つ形成されるとして説明を行った。しかし、本発明の技術的範囲は、このような形成に限定されるものではない。例えば、同じ深さ、すなわち、同じ導電体層に達するコンタクトホールを複数同時に形成し、それらのコンタクトホールの一部、例えば、略半数のコンタクトホールの底面から、さらに下層の導電体層に達するコンタクトホールの形成を行ってもよい。また、例えば、コンタクトホールＨ１と、コンタクトホールＨ２があり、Ｈ１とＨ２は異なる導電体層に達しているが、さらに同じ層数のＮ層下の導電体層に達するようにコンタクトホールをさらに形成する必要があれば、Ｈ１とＨ２との底面に同時にさらにコンタクトホールを形成するようにしてもよい。
【００４６】
例えば、図９の積層配線構造体が得られた状態で、図１９に示すように、実施例３と同様の処理によりフォトレジスト１１３でマスクを形成し、導電体層１０７に達する二つのコンタクトホール２８０１、２８０２を同一のエッチング処理で形成する。なお、これらのいずれかのコンタクトホール２８０１、２８０２の底面から、さらに導電体層１０５に達するようにコンタクトホールが形成される。その後、このフォトレジスト１１３を除去する。
【００４７】
その後に、コンタクトホール２８０１、２８０２がさらにエッチングされないように、図２０に示すように、フォトレジストを塗布する。その後、リソグラフィにより、別の二つのコンタクトホールを形成するためのパターンをフォトレジスト２９０１によって形成する。
【００４８】
そして、図２１に示すように同一のエッチング処理によって、導電体層１１１に達するコンタクトホール３００１、３００２を形成する。これらのいずれかのコンタクトホールの底面から、さらに導電体層１０９に達するようにコンタクトホールが形成される。
【００４９】
その後、フォトレジスト２９０１を除去し、別のフォトレジスト３１０３を塗布する。そして、図２２に示すように、コンタクトホール２８０１と３００１の底面から、さらに下の導電体層に達するコンタクトホールを形成するため、フォトレジストでコンタクトホールのパターン３１０１、３１０２、３１０３を形成する。すなわち、フォトレジストに、コンタクトホール２８０１、３００１の底部に達する開口３１０４、３１０５を形成する。開口３１０４、３１０５の内径、底面は、コンタクトホール２８０１、３００１の内径、底面と一致するようにしてもよいし、異なるようにしてもよい。図２２では、開口３１０４、３１０５の内径は、開口２８０１、３００１の内径より小さくなるようにした場合が示されている。
【００５０】
そして、エッチング処理を行い、コンタクトホール２８０１、３００１の底面から導電体及び絶縁膜をそれぞれ１層分掘り進み、それぞれ導電体層１０５、１０９に達するさらにコンタクトホール３２０１、３２０２を形成する。その後、、フォトレジスト３１０３を除去することにより、図２３に示されるような、導電体層１１１、１０７で上部と下部に区切られたコンタクトホール３００１と３２０２及びコンタクトホール２８０１と３２０１が得られる。
【００５１】
その後、実施形態１のように、コンタクトホールの側面の導電体層に酸化膜を形成する。ここで、側面に形成される酸化膜の膜厚が、コンタクトホール２８０１、３００１の内径とコンタクトホール３２０１、３２０２の内径の差より厚くなるように形成する。コンタクトホールの底面をＲＩＥなどによりエッチングを行い、底面の酸化膜を除去する。その結果、図２４に示すような構造が得られる。符号３３０２などの部分のようにハッチングされている部分は、酸化膜を示す。
【００５２】
図２４に示すように、コンタクトホール２８０２、３００２、３２０２、３３０４の底面に形成された酸化膜を除去すると同時に段差部分に形成された酸化膜３３０２、３３０３の上部も除去される。しかし、酸化膜３３０２、３３０３の膜厚は、コンタクトホール２８０１及び３００１の内径とコンタクトホール３２０２及び３３０４の内径の差より厚くなるように形成されているため導電体１１１、１０７のコンタクトホールに接する側面には絶縁膜３３０２、３３０３が残っている。なお、酸化膜３３０２、３３０３の上部が削られる厚さは、コンタクトホールの底面に形成された酸化膜とほぼ同じ厚さである。
【００５３】
その後、実施形態３と同様に、コンタクトプラグ金属を堆積する処理を行い、コンタクトプラグ金属の上部を平坦化する工程を経て、図２５に示すような、そのコンタクトの底面が接する導電体層とのみ通電する、コンタクト３３０５、３３０６、３３０７、３３０８を形成する。
【００５４】
すなわち、コンタクト３３０８は底部が導電体１０７中にある上部コンタクトと、上部コンタクトの内径より小さい内径を有し、底部が導電体層１０７よりも下に積層された導電体１０５中にある下部コンタクトとを有していると言える。そして、このコンタクト３３０８は同じ基板層１０３上に、内径がほぼ同じであるコンタクト３３０７が存在している。コンタクト３３０７は、導電体層１０７と導通している。また、積層数が増えることによって、コンタクトが、上部、中部及び下部コンタクトという３つの部分を有するものや、さらに多くの部分を有するものが形成される。そして、同じ基板層１０３上に、異なる部分数を有するコンタクトが混在することになる。
【００５５】
また、図２６のように、側面に形成された酸化膜３３０３の膜厚が、コンタクトホール３００１の内径とコンタクトホール３２０２の内径の差より厚くない場合でも、導電体のコーナー部３３０３に形成された酸化膜の膜厚と、ＲＩＥのエッチング量を調整することにより、導電体のコンタクトホールと接する側面に、酸化膜を残すことが可能である。
【００５６】
また、実施形態４のように、コンタクトホールの内面に絶縁膜を形成し、底面の絶縁膜をＲＩＥなどによりエッチングを行い、底面の絶縁膜を除去することも可能である。その場合、本発明の一実施形態に係る積層配線構造体として、図２７に示す積層配線構造体が得られる。
【００５７】
この場合、コンタクトホール底面の酸化膜を除去する際に、導電体の側面に形成された酸化膜を残すために、側面に形成された酸化膜３４０１の膜厚が、コンタクトホール２８０１、３００１の内径とコンタクトホール３２０１、３２０２の内径の差より厚くなるように形成するのが好ましい。
【００５８】
また、図２８に示すように、側面に形成された酸化膜３２０３の膜厚が、コンタクトホール３００１の内径とコンタクトホール３２０１の内径の差より厚くない場合でも、導電体のコーナー部３４０２に形成された酸化膜の膜厚と、ＲＩＥのエッチング量を調整することにより、導電体のコンタクトホールと接する側面に、酸化膜を残すことが可能である。
【００５９】
本実施形態では、同じ導電体層に達するコンタクトホールを同時に形成し、そのうちの一部の内部にさらにコンタクトホールの形成を行って、別の導電体層に達するようにしている。これにより、フォトレジストの塗布、フォトリソグラフィによるパターンの形成、エッチングという一連の処理の回数を、他の実施形態より少なくして、積層配線構造体を得ることができる。
【００６０】
コンタクトホールを形成する手順を選ぶことにより、一般的には、形成するコンタクトホールの数（あるいは、導電体層の数）の対数オーダーの回数で積層配線構造にコンタクトホールを形成することができると考えられる。例えば、８のコンタクトホールを形成するとして、コンタクトホールの深さを、そのコンタクトホールが達する導電体層の最上層からの番号を示す０を含む自然数として表し（０はコンタクトホールが形成されていないことを表す）、８つの自然数の組み合わせ（ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ）として表すとする。まず、５の深さのコンタクトホールを４つ形成し、（０、０、０、０、５、５、５、５）を得る。次に、コンタクトホールが形成されていないところに１の深さのコンタクトホールを４つ形成し、（１、１、１、１、５、５、５、５）を得る。そして、１の深さのコンタクトホールから２つ、５の深さのコンタクトホールから２つ選び、それぞれに２の深さのコンタクトホールを形成し、（１、１、３、３、５、５、７、７）を得る。そして、１の深さのコンタクトホールから１つ、３の深さのコンタクトホールから１つ、５の深さのコンタクトホールから１つ、７の深さのコンタクトホールから１つそれぞれ選び、さらに１の深さのコンタクトホールを形成して、（１、２、３、４、５、６、７、８）を得る。したがって、４回で８つのコンタクトホールが得られる。
【００６１】
一方、本実施形態では、図１９から図２８を参照して４つのコンタクトホールの形成について説明したが、同様の記法で表すと、（０、０、３、３）、（１、１、３、３）、（１、２、３、４）となるので、３回で４つのコンタクトホールが得られている。したがたって、コンタクトホールの数が４から８へ２倍になっているのに対して、回数は１しか増えていない。
【００６２】
なお、図２３などでは、コンタクトホールの側面が垂直になっているコンタクトホールの形状示されているが、上述したように、現実には、樽型、テーパー型、逆テーパー型などの種々の形状になり得る。また、本実施形態では、コンタクトホールＨ３の底面からさらに別のコンタクトホールＨ４を形成した場合、Ｈ３の形状とＨ４の形状とが同じでない場合もあり得る。
【００６３】
（実施形態６）
以上説明した実施形態においては、コンタクトホールの内径、形状（例えば、底面形状）については特に言及しなかった。コンタクトホールの内径、形状（例えば、底面形状）が同じであれば、一般的には、コンタクトホール下層の導電体層に達するコンタクトホールによるコンタクトは、それよりも上層の導電体層に達するものよりも、電気抵抗が大きくなる。コンタクトによって電気抵抗が異なると、信頼性の低下などにつながる可能性があり、コンタクト間の電気抵抗の異なりは小さいか存在しないのが望ましい。
【００６４】
そこで、本実施形態では、より下層の導電体層に達するコンタクトホールほど、内径を大きくしたり、形状を太くしたりする。言いかえると、より上層の導電体層に達するコンタクトホールほど、内径を小さくしたり、形状を細くしたりする。
【００６５】
例えば、図２９に示すように、コンタクトホール３５０１のプラグの長さをＬ、３５０２を(３/４)Ｌ、３５０３を(２/４)Ｌ、３５０４を(１/４)Ｌとすると、その径はコンタクトホール３５０１の内径に対して、コンタクトホール３５０２が「(√３)/２」、コンタクトホール３５０３が「(√２)/２」、コンタクトホール３５０４が「１/２」になる。
【００６６】
以上のようにすることにより、コンタクト間の電気抵抗のバラツキの発生を防止することができる。
【００６７】
本実施形態は、実施形態５にも応用することができる。すなわち、上部コンタクトホールの内径だけでなく、上の導電体層に接続する下部コンタクトホールも細くすることができる。その結果、コンタクト間の電気抵抗の異なりをより小さくすることが可能となる。
（実施形態７）
以上の実施形態として説明した積層配線構造体の代わりに、以下のように形成される構造を用いることも考えられる。
【００６８】
基板層１０３の上に、絶縁層１０４、導電体層１０５、絶縁層１０６、導電体層１０７、絶縁層１０８、導電体層１０９、絶縁層１１０、導電体層１１１、絶縁層１１２を積層する。例えば、プラズマＣＶＤ法によって、絶縁層として酸化珪素の膜を７０ｎｍの厚さで形成し、導電体層としてアモルファスシリコンの膜を１００ｎｍの厚さで形成する。ここまでは、上述の実施形態と同じである。
【００６９】
最上位層の絶縁層１１２の例えば右端部以外にフォトレジストを形成し、図１導電体層のうち最下層の導電体層１０５までエッチングを行う。これにより、階段状の構造の第１段目が形成される。
【００７０】
そして、最上位層の絶縁層１１２の上に形成されたフォトレジストの残部に対してスリミングなどの工程を行い、導電体層のうち下から２番目の層である導電体層１０７までエッチングを行う。この結果、階段状の構造の第２段目が形成される。なお、導電体層１０５の露出している部分がさらにエッチングされないようにするために、フォトレジストの残部のスリミングの工程とともに、導電体層１０５の露出している部分にフォトレジストを形成する。
【００７１】
以上説明した手順を繰り返して、階段状の構造の第３段目、第４段目を形成する。そして、形成された階段状の部分に層間絶縁膜を堆積し、ＣＭＰなどにより平坦化を行う。
【００７２】
その後、それぞれの導電体層へ達するコンタクトホールを形成し、コンタクトを形成する。
【００７３】
（実施形態８）
次に、積層配線構造体を用いた不揮発性半導体記憶装置に形成される素子の例を説明する。図３０は、図７及び図８に示す不揮発性半導体記憶装置におけるメモリセルストリングスを示す。図７及び図８に示す不揮発性半導体記憶装置を一般化すれば、マトリクス状に形成されたｍ×ｎ個（ｍ、ｎは自然数）のメモリストリングスを有している不揮発性半導体記憶装置を得ることができ、各メモリストリングスは線形代数学における配列の要素のように、行と列との番号を指定することで特定することができる。そこで、ｍ番目の列、ｎ番目の行のメモリストリングスであるｍｎ番目のメモリストリングスと表記する。
【００７４】
ｍｎ番目のメモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎならびに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎを有し、それぞれ直列に接続されている。１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成され、その周りに絶縁膜１２が形成され、更にその周りに平面形状（平板形状）の電極１３ａ〜１３ｆが形成されている。この電極１３ａ〜１３ｆと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、選択トランジスタＳＳＴｒｍｎ、選択トランジスタＳＤＴｒｍｎを形成する。選択トランジスタＳＳＴｒｍｎ及び選択トランジスタＳＤＴｒｍｎの絶縁膜１２は、例えば、酸化シリコン膜を用いることができる。また、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの絶縁膜１２は、電荷蓄積層を含んでおり、例えば、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜である。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４（７）に、電極１３ｆは選択ゲート線ＳＧＤｎに、電極１３ａは選択ゲート線ＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎのソース／ドレインの一端にはビット線ＢＬｍ８が接続されており、選択トランジスタＳＳＴｒｍｎのソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）が接続されている。
【００７５】
なお、一つのメモリストリングス１０にメモリトランジスタＭＴｒが４つ直列に接続され、ワード線７が４本の例が示されているが、これに限定されるわけではない。１つのメモリストリングス１０を構成するメモリトランジスタＭＴｒの数は、容量に応じて決定され得る。
【００７６】
メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域１４に形成されたｎ＋領域（図示せず）の上に柱状の半導体を有している。メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、同一中心線に対して左右対称な構造のみならず、中心線に対して左右対称な形状を有する柱状半導体の上に、異なる中心線を有する柱状半導体が積層されているような段々形状の構造を有する柱状の半導体を含む。
【００７７】
（実施形態９）
図３１は、本発明の一実施形態に係る積層配線構造体を用いた別の不揮発性半導体記憶装置の概略構成図を示す。不揮発性半導体記憶装置８００は、メモリ素子領域８０３、複数のビット線８０５、ビット線駆動回路８０７、複数のソース線８０９、複数のワード線８１１、ワード線駆動回路８１３等を有している。図３１に示すように、不揮発性半導体記憶装置８００においては、メモリ素子領域８０３を構成するメモリ素子８１５は、導電体層と絶縁層とが交互に積層された積層部の内部に形成されている。図３１に示すように、各ソース線８０９が接続される導電体層は、２次元的に広がっている。
【００７８】
ただし、図３１に示す不揮発性半導体記憶装置４００では、メモリ素子領域８０３の右に突出している導電体層と絶縁層とは、便宜的に一部点線で示している。これは、本実施形態における板状の導電体層におけるコンタクト構造を説明するためである。実際には、最下層の導電体層より上層の導電体層と絶縁層は、最下層の導電体層と同程度延びている。すなわち、灰色で示す導電体層が、図１、図３、図４、図５、図６における導電体層１０５、１０７、１０９、１１１に相当する。また、それぞれの導電体層の間の絶縁層及び最下層及び最上層の絶縁層が、絶縁層１０４、１０６、１０８、１１０、１１２に相当する。
【００７９】
各ソース線８０９が接続される導電体層は、それぞれ同一層からなる板状の平面構造を有している。不揮発性半導体記憶装置８００は、メモリ素子８１５に流れる電流の向きが一定である。そこで不揮発性半導体記憶装置８００を「単極性動作の不揮発性半導体記憶装置」という場合がある。また、不揮発性半導体記憶装置８００は、メモリ素子８１５が金属酸化物を有する抵抗変化素子を有しているので、ＯｘＲＲＡＭ（Ｏｘｉｄｅ  Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）という場合がある。
【００８０】
図３２（Ｂ）は、不揮発性半導体記憶装置８００のメモリ素子領域８０３の一部の断面図である。図３２（Ｄ）は、メモリ素子８１５の部分拡大図であり、図３２（Ｅ）は、メモリ素子８１５の等価回路図である。図３２（Ｆ）は、不揮発性半導体記憶装置８００の一部の等価回路である。図３２（Ｂ）に示すとおり、不揮発性半導体記憶装置８００のメモリ素子領域８０３の下方層は、縦型トランジスタ２０を有している。縦型トランジスタ２０の上に４個のメモリ素子が積層されている。図３２において縦型トランジスタ２０の上に積層された４個のメモリ素子１５からなる構成をメモリ素子ストリングス２８という。不揮発性半導体記憶装置８００のメモリ素子領域３は、図３１に示すとおり、例えば、１０×２０＝２００個のメモリ素子ストリングス２８を有している。
【００８１】
メモリストリングス２８は、メモリ素子１５ａ〜１５ｄを有している。メモリ素子１５ａは、金属層１６３ａ、酸化遷移金属層１６０ａ、金属シリサイド層１５８ａ、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを有している。メモリ素子１５ｂは、金属層１６３ａ、酸化遷移金属層１６０ｂ、金属シリサイド層１５８ｂ、浅いｐ型ポリシリコン層１５６ｂ及びｎ型ポリシリコン層１４４ｂを有している。メモリ素子１５ｃは、金属層１６３ａ、酸化遷移金属層１６０ｃ、金属シリサイド層１５８ｃ、浅いｐ型ポリシリコン層１５６ｃ及びｎ型ポリシリコン層１４４ｃを有している。メモリ素子１５ｄは、金属層１６３ａ、酸化遷移金属層１６０ｄ、金属シリサイド層１５８ｄ、浅いｐ型ポリシリコン層１５６ｄ及びｎ型ポリシリコン層１４４ｄを有するメモリ素子１５ｄを有している。
【００８２】
メモリストリングス２８を構成する各メモリ素子１５ａ〜１５ｄは、それぞれに共通した金属層１６３ａを有しており、この金属層１６３ａによって、各メモリ素子１５ａ〜１５ｄの一端がそれぞれ電気的に接続されている。また、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄは、板状に形成されており、それぞれソース線８０９に接続される導電体層を構成する。本実施形態係る不揮発性半導体記憶装置８００のメモリ素子領域８０３においては、メモリストリングスは、ｎ型ポリシリコン層１４４ａ、１４４ｂ、１４４ｃ、及び１４４ｄを共通に有している。
【００８３】
図３２（Ｄ）に示すとおり、不揮発性半導体記憶装置８００のメモリ素子は、金属層１６３ａ、酸化遷移金属層１６０ａ及び金属シリサイド層１５８ａでなる抵抗変化素子１５ａ１、並びに、抵抗変化素子１５ａ１の一端に接続された、浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａでなるダイオード１５ａ２を有している。つまり、不揮発性半導体記憶装置８００のメモリ素子１５ａは、抵抗変化素子１５ａ１とダイオード１５ａ２とが直列に接続されている。なお、メモリ素子１５ａが抵抗変化素子１５ａ１からなり、抵抗変化素子１５ａ１からなるメモリ素子１５ａの一端にダイオード１５ａ２が接続されていると考えてもよい。他のメモリ素子１５ｂ〜１５ｄについてもメモリ素子１５ａと同様の構成を有している。なお、本実施形態に係る不揮発性半導体記憶装置１のメモリ素子１５ａにおいては、抵抗変化素子１５ａ１からソース線ＳＬに向かう方向を順方向としたダイオード１５ａ２を有するようにしているが、このダイオード１５ａ２の向きが反対になるように浅いｐ型ポリシリコン層１５６ａ及びｎ型ポリシリコン層１４４ａを形成するようにしてもよい。
【００８４】
不揮発性半導体記憶装置８００においては、ソース線８０９はソース線選択トランジスタ２６にさらに接続されている。このソース線選択トランジスタ２６が駆動回路を構成する。上述したとおり、ソース線８０９が接続される導電体層は、一つのメモリ素子ストリングスのメモリ素子と同数の板状の導電層からなる。また、メモリ素子８１５の他端は、縦型トランジスタ２０を介してビット線８０５５（ＢＬ）に接続されている。ビット線８０５（ＢＬ）の一端には、ビット線選択トランジスタ２４が接続されている。このビット線選択トランジスタ２４によって、ビット線８０５（ＢＬ）に信号が印加される。ワード線１１（ＷＬ）は、縦型トランジスタ２０のゲートに接続されている。ワード線選択トランジスタ２２によって、ワード線８１１（ＷＬ）に信号が印加される。
【００８５】
（実施形態１０）
また、Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｌｅ  Ｄｉｓｋなどに用いられているカルコゲナイド（ＧｅＳｂＴｅ）などの膜が、相の違い、すなわち、結晶か非晶質であるかの違い、により異なる電気抵抗を有する現象を用いてデータを記憶する相変化型メモリセルを３次元状に配置して構成され、本発明の一実施形態に係る積層配線構造体を用いる不揮発性半導体記憶装置もある。図３３は、相変化型メモリ素子により構成されるメモリストリングスの断面構造を示す。図３３において、縦型トランジスタであるＴＲ５の上部に、４つの相変化型メモリセルであるＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４が形成されている。これらの相変化型メモリセルは、中心に放熱板部分を有し、その周りの膜を介して、相変化膜を有している。相変化膜は、上述のＧｅＳｂＴｅなどから構成されている膜である。そして、メモリセルごとに、チャネルが形成され、ゲート絶縁膜を介し、ゲート電極膜が形成される。ゲート電極膜は、導電体層に接続している。図示はしないが、この導電体層が２次元の板状に広がり、上下に重なる。そして、図１、図３、図４、図５、図６に示されるように絶縁層を介して積層する構造を形成して、そこに形成されるコンタクトを介して駆動回路と接続される。
【００８６】
図３４は、個々の相変化メモリセルの断面と相変化メモリセルの等価回路図との関係を示す図である。相変化膜の部分が相の違いにより変化する可変抵抗として動作して、チャネル、ゲート絶縁膜、ゲート電極膜がトランジスタとして動作する。
【００８７】
（実施形態１１）
ここまで、浮遊ゲートを有するメモリトランジスタを３次元に配置する構成の不揮発性半導体記憶装置の構成などを図７、図８などに示し、金属酸化物を有する抵抗変化素子を３次元に配置する構成の不揮発性半導体記憶装置の構成などを図３１などに示し、相変化メモリセルを３次元に配置する構成の不揮発性半導体記憶装置の構成など図３３などに示した。本発明の一実施形態の積層配線構造体を用いた半導体装置は、これらのメモリ素子に限定されるものではない。例えば、強誘電体薄膜材料を用いた記憶素子を３次元に配置する構成の不揮発性半導体記憶装置などもある。また、記憶のための装置ではない装置として、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）を応用した技術の実施形態として、機械要素部品、センサー、アクチュエータなど、半導体集積回路の作製に使われるプロセス以外に犠牲層エッチングと呼ばれるプロセスなどを用いて形成された可動構造を３次元に配置した装置も考えられる。本明細書では、これらの可動構造も半導体素子に含まれているとする。本発明に係る積層配線構造体は、これらの装置の形成において、同じ階層に配置される半導体素子などに接続される導電体層と絶縁層との積層構造にコンタクトホールを形成して、酸化処理などの絶縁処理を行った後に、コンタクトを形成し、駆動回路などに導電体層を接続可能とすることなどを実現する。
【００８８】
以上の説明のまとめとして、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達する複数のコンタクトホールと、その複数のコンタクトホールそれぞれに形成されたコンタクトと、を有することを特徴とする第一の積層配線構造体が提供できる。
【００８９】
第一の積層配線構造体において、コンタクトホールの側面となる導電体層の部分は酸化処理がされている第二の積層配線構造体を提供することもできる。
【００９０】
第一の積層配線構造において、積層部を形成した後に積層部内に形成された半導体素子を有する素子領域を有する第三の積層配線構造体を提供することもできる。
【００９１】
第三の積層配線構造体において、コンタクトの側面に絶縁膜を有することを特徴とする第四の積層配線構造体を提供することもできる。
【００９２】
第一または第二の積層配線構造体を有する半導体装置を提供することもできる。
【００９３】
また、導電体層と絶縁層とを交互に積層し、最上層の絶縁層より導電体層それぞれに達する複数のコンタクトホールを形成し、コンタクトホールの側面となる導電体層の部分を酸化し、複数のコンタクトホールそれぞれにコンタクトを形成することを特徴とする積層配線構造体の第一の製造方法を提供することもできる。
【００９４】
第一の製造方法において、複数のコンタクトホールを形成する際、導電体層の一つに達する所定の数のコンタクトホールを形成した後、所定の数のコンタクトホールの一部に導電体の一つより下層の導電体層に達するコンタクトホールを形成することを特徴とするとしてもよい。
【００９５】
また、絶縁層と導電体層とを交互に積層し、導電体層それぞれに電極が接続される複数の半導体素子を形成し、最上層の絶縁層より導電体層それぞれに達する複数のコンタクトホールを形成し、コンタクトホールの側面となる導電体層の部分を酸化し、複数のコンタクトホールそれぞれにコンタクトを形成することを特徴とする積層配線構造体の第二の製造方法を提供することもできる。
【００９６】
また、絶縁層と導電体層とを交互に積層し、導電体層それぞれに電極が接続される複数の半導体素子を形成し、最上層の絶縁層より導電体層それぞれに達する複数のコンタクトホールを形成し、コンタクトホールの側面に絶縁膜を形成し、複数のコンタクトホールそれぞれにコンタクトを形成することを特徴とする半導体装置の第三の製造方法を提供することもできる。
【００９７】
第二または第三の製造方法においては、複数のコンタクトホールを形成する際、導電体層の一つに達する所定の数のコンタクトホールを形成した後、所定の数のコンタクトホールの一部に導電体の一つより下層の導電体層に達するコンタクトホールを形成することを特徴とするとすることもできる。
【図面の簡単な説明】
【００９８】
【図１】本発明の一実施形態に係る積層配線構造体の外観の概要を示す図である。
【図２】本発明の一実施形態に係る積層配線構造体の断面図である。
【図３】本発明の一実施形態に係る積層配線構造体の外観の概要を示す図である。
【図４】本発明の一実施形態に係る積層配線構造体の外観の概要を示す図である。
【図５】本発明の一実施形態に係る積層配線構造体の外観の概要を示す図である。
【図６】本発明の一実施形態に係る積層配線構造体の外観の概要を示す図である。
【図７】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置の概略構成を示す図である。
【図８】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置の概略構成を示す図である。
【図９】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１０】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１１】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１２】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１３】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１４】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１５】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１６】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１７】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１８】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図１９】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２０】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２１】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２２】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２３】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２４】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２５】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２６】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２７】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２８】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図２９】本発明の一実施形態に係る積層配線構造体の形成について説明する図である。
【図３０】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置のメモリストリングスとその等価回路を示す図である。
【図３１】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置の概略構成を示す図である。
【図３２】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置のメモリ素子領域の断面と等価回路を示す図である。
【図３３】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置の相変化型メモリ素子により構成されるメモリストリングスの断面構造を示す図である。
【図３４】本発明の一実施形態に係る積層配線構造体を用いた不揮発性半導体記憶装置の相変化型メモリ素子の断面図と等価回路を示す図である。
【符号の説明】
【００９９】
１００  積層配線構造体
１０１  素子領域
１０２  コンタクト領域
１０３  基板層
１０４、１０６、１０８、１１０、１１２  絶縁層
１０５、１０７、１０９、１１１、１１３  導電体層
１１３、１１４、１１５、１１６  コンタクト
２００１、２１０１、２２０１、２２０２  コンタクトホール
２３０２  酸化膜
２６０１  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３４】
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【図３１】
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【図３３】
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