(57)【要約】【課題】絶縁層を介して積層された配線層間を電気的に接続するビア導体と絶縁層との密着性を向上させる。【解決手段】素子搭載用基板２０は、第１の配線層４０および第２の配線層５０が絶縁層６０を介して積層された二層配線構造を有する。第１の配線層４０と第２の配線層５０とは、絶縁層６０を貫通する貫通孔６２の側壁に設けられたビア導体６４を介して電気的に接続されている。絶縁層６０を貫通する貫通孔６２には、段差６６が設けられている。ビア導体６４は貫通孔６２内の絶縁層６０に沿って設けられているため、ビア導体６４にも段差６６に応じた段差が設けられている。【選択図】図１
2009206506.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の一方の面に設けられた第１の配線層と、
前記絶縁層の他方の面に設けられた第２の配線層と、
前記絶縁層を貫通する貫通孔と、
前記貫通孔の側壁に沿って設けられ、前記第１の配線層と前記第２の配線層とを電気的に接続する導体と、
前記貫通孔に段差が設けられていることを特徴とする素子搭載用基板。
【請求項２】
前記貫通孔は、前記絶縁層の一方の面側に開口を有する第１の領域と、前記絶縁層の他方の面側に開口を有し、前記第１の領域と連結する第２の領域とからなり、
前記第１の領域が前記第２の領域に対して前記絶縁層の面方向にずれていることを特徴とする請求項１に記載の素子搭載用基板。
【請求項３】
前記第１の領域における前記貫通孔の径と前記第２の領域における前記貫通孔の径が同一であることを特徴とする請求項２に記載の素子搭載用基板。
【請求項４】
前記貫通孔は、前記絶縁層の一方の面側に開口を有する第１の領域と、前記絶縁層の他方の面側に開口を有し、前記第１の領域と連結する第２の領域とからなり、
前記絶縁層の面と直交する方向から投影視したとき、前記第１の領域の内側に前記第２の領域の少なくとも一部が位置することを特徴とする請求項１に記載の素子搭載用基板。
【請求項５】
一方の面に第１の金属層が設けられ、他方の面に第２の金属層が設けられた絶縁層を準備する工程と、
前記第１の金属層の所定領域を選択的に除去して第１の開口部を形成する工程と、
前記第１の金属層の所定領域とは面方向に部分的にずれた位置において、前記第２の金属層の所定領域の一部を除去して第２の開口部を形成する工程と、
前記第１の開口部にレーザを照射して前記絶縁層を途中まで掘削し、前記絶縁層に第１の穴を形成する工程と、
前記第２の開口部にレーザを照射して前記絶縁層を途中まで掘削し、前記絶縁層に前記第１の穴と連結する第２の穴を形成し、前記絶縁層に貫通孔を設ける工程と、
前記貫通孔の側壁に沿って導体を形成し、前記第１の金属層と前記第２の金属層とを電気的に接続する工程と、
前記第１の金属層をパターニングして第１の配線層を形成する工程と、
前記第２の金属層をパターニングして第２の配線層を形成する工程と、
を備えることを特徴とする素子搭載用基板の製造方法。
【請求項６】
前記第２の開口部から照射されるレーザの径が前記第１の開口部から照射されるレーザの径と異なることを特徴とする請求項５に記載の素子搭載用基板の製造方法。
【請求項７】
請求項１乃至４のいずれか１項に記載の素子搭載用基板と、
前記素子搭載用基板の上に実装された半導体素子と、
を備えることを特徴とする半導体モジュール。
【請求項８】
請求項７に記載の半導体モジュールを搭載することを特徴とする携帯機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子搭載用基板およびその製造方法、ならびに半導体モジュールおよびこれを搭載した携帯機器に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化、薄型化の要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。このような要求に応えるため、半導体部品を搭載するための素子搭載用基板についてはさらなる薄型化が求められている。
【０００３】
図１４は、従来の二層配線構造を有する素子搭載用基板の断面を示す。図１４に示すように、絶縁層５００を介して配線層５１０および配線層５２０が積層されている。絶縁層５００には貫通孔５３０が形成されており、貫通孔５３０の側壁に沿ってビア導体５４０がめっき法により形成されている。このビア導体５４０によって配線層５１０と配線層５２０とが電気的に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０５９８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の素子搭載用基板では、貫通孔に形成されるビア導体は１０μｍ程度の薄膜であるため、貫通孔において絶縁膜から剥離しやすいという課題がある。特に、絶縁層に貫通孔を設ける場合にドリル加工が施される。このため貫通孔の側壁は素子搭載用基板の一方の面から他方の面に向けて直線状である。この場合、素子搭載用基板が湾曲するなどの力が加わった際に、貫通孔において絶縁層とビア導体との間に応力による上下方向のずれが生じやすくなり、素子搭載用基板の接続信頼性の低下を招くおそれがあった。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、その目的は、絶縁層を介して積層された配線層間を電気的に接続するビア導体と絶縁層との密着性を向上させ、ひいては素子搭載用基板における接続信頼性を向上させる技術の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、絶縁層と、絶縁層の一方の面に設けられた第１の配線層と、絶縁層の他方の面に設けられた第２の配線層と、絶縁層を貫通する貫通孔と、貫通孔の側壁に沿って設けられ、第１の配線層と第２の配線層とを電気的に接続する導体と、貫通孔に段差が設けられていることを特徴とする。
【０００８】
この態様によれば、貫通孔に段差を設けることにより、段差部分でビア導体が基板積層方向（貫通孔の軸方向）に動くことが抑制されるため、ビア導体が絶縁層からずれて剥離
することが抑制される。
【０００９】
上記態様において、貫通孔は、絶縁層の一方の面側に開口を有する第１の領域と、絶縁層の他方の面側に開口を有し、第１の領域と連結する第２の領域とからなり、第１の領域が第２の領域に対して絶縁層の面方向にずれていてもよい。この場合に、第１の領域における前記貫通孔の径と第２の領域における前記貫通孔の径が同一であってもよい。
【００１０】
また、上記態様において、貫通孔は、絶縁層の一方の面側に開口を有する第１の領域と、絶縁層の他方の面側に開口を有し、第１の領域と連結する第２の領域とからなり、絶縁層の面と直交する方向から投影視したとき、第１の領域の内側に第２の領域の少なくとも一部が位置してもよい。
【００１１】
本発明の他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、一方の面に第１の金属層が設けられ、他方の面に第２の金属層が設けられた絶縁層を準備する工程と、第１の金属層の所定領域を選択的に除去して第１の開口部を形成する工程と、第１の金属層の所定領域とは面方向に部分的にずれた位置において、第２の金属層の所定領域の一部を除去して第２の開口部を形成する工程と、第１の開口部にレーザを照射して絶縁層を途中まで掘削し、絶縁層に第１の穴を形成する工程と、第２の開口部にレーザを照射して絶縁層を途中まで掘削し、絶縁層に第１の穴と連結する第２の穴を形成し、絶縁層に貫通孔を設ける工程と、貫通孔の側壁に沿って導体を形成し、第１の金属層と第２の金属層とを電気的に接続する工程と、第１の金属層をパターニングして第１の配線層を形成する工程と、第２の金属層をパターニングして第２の配線層を形成する工程と、を備えることを特徴とする。
【００１２】
この態様によれば、絶縁層の中に段差を有する貫通孔を形成し、この貫通孔に沿ってビア導体を形成することができる。これにより、段差部分でビア導体が基板積層方向（貫通孔の軸方向）に動くことが抑制されるため、ビア導体が絶縁層からずれて剥離することが抑制される。
【００１３】
上記態様の製造方法において、前記第２の開口部から照射されるレーザの径が前記第１の開口部から照射されるレーザの径と異なっていてもよい。
【００１４】
本発明のさらに他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、素子搭載用基板の上に実装された半導体素子と、を備えることを特徴とする。
【００１５】
この態様によれば、半導体モジュールの接続信頼性を向上させることができる。
【００１６】
本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述した半導体モジュールを搭載することを特徴とする。
【００１７】
この態様によれば、携帯機器の接続信頼性を向上させることができる。
【００１８】
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
【発明の効果】
【００１９】
本発明によれば、絶縁層を貫通する貫通孔に設けられた段差によって貫通孔の側壁に沿って設けられたビア導体が基板積層方向にずれにくくなり、貫通孔における絶縁層とビア導体との密着性が向上する。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係る半導体モジュールの構造を示す断面図である。
【図２】図２（Ａ）〜（Ｅ）は、実施の形態１に係る素子搭載用基板の製造方法を示す工程断面図である。
【図３】図３（Ａ）〜（Ｃ）は、実施の形態１に係る素子搭載用基板の製造方法を示す工程断面図である。
【図４】図４（Ａ）〜（Ｂ）は、実施の形態１に係る素子搭載用基板の製造方法を示す工程断面図である。
【図５】実施の形態２に係る半導体モジュールの構造を示す断面図である。
【図６】実施の形態２に係る半導体モジュールの構造を示す断面図である。
【図７】実施の形態２に係る半導体モジュールの構造を示す断面図である。
【図８】実施の形態２に係る半導体モジュールの構造を示す断面図である。
【図９】実施形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。
【図１０】図９に示した携帯電話の部分断面図（第１の筐体の断面図）である。
【図１１】変形例に係る素子搭載用基板において貫通孔を形成する場合の開口部を示す断面図である。
【図１２】変形例に係る半導体モジュールの構造を示す断面図である。
【図１３】他の変形例に係る半導体モジュールの構造を示す断面図である。
【図１４】従来の二層配線構造を有する素子搭載用基板の断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（実施の形態１）
図１は、実施の形態１に係る半導体モジュール１０の構造を示す断面図である。半導体モジュール１０は、素子搭載用基板２０に半導体素子３０が搭載されたパッケージ構造となっている。
【００２３】
素子搭載用基板２０は、第１の配線層４０および第２の配線層５０が絶縁層６０を介して積層された二層配線構造を有する。第１の配線層４０および第２の配線層５０は、それぞれ、銅などの電気伝導性が良好な金属により形成されている。素子搭載用基板２０は、支持基板を有しないため薄型であり、かつ半導体素子等を高密度実装することができる。このような構造は、出願人が開発したＩＳＢ（登録商標）として実現されており、その詳細は、たとえば特開２００２−１１０７１７号公報に詳述されている。
【００２４】
絶縁層６０は、ガラスクロスに絶縁性の樹脂を含浸させた材料であり、樹脂としては例えばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の有機系樹脂が好適に用いられる。絶縁層６０の厚さは、たとえば１１０μｍである。
【００２５】
第１の配線層４０と第２の配線層５０とは、絶縁層６０を貫通する貫通孔（スルーホール）６２の側壁に設けられたビア導体６４を介して電気的に接続されている。貫通孔６２の径は、たとえば、７５μｍである。ビア導体６４は、たとえば銅などの電気伝導性が良好な金属により形成されている。ビア導体６４の厚さは、たとえば１０μｍである。
【００２６】
絶縁層６０を貫通する貫通孔６２には、段差６６が設けられている。ビア導体６４は貫通孔６２内の絶縁層６０に沿って設けられているため、ビア導体６４にも段差６６に応じた段差が生じている。このように、貫通孔６２に段差６６を設けることにより、段差６６
部分でビア導体６４が基板積層方向（貫通孔６２の軸方向）に動くことが抑制されるため、ビア導体６４が絶縁層６０からずれて剥離することが抑制される。これを言い換えると、貫通孔６２に設けられた段差６６はビア導体６４が基板積層方向にずれることを抑制するストッパーとして機能している。
【００２７】
段差６６の高さは、ビア導体６４の膜厚より低いことが望ましい。これによれば、ビア導体６４が段差６６において絶縁層６０の形状に追従しやすくなるため、段差６６におけるビア導体６４の連続性を高めることができる。特に、ビア導体６４を無電解めっきおよび電解めっきによって形成することにより、段差６６を十分に覆うことができるため、その段差６６によってビア導体６４に断線が生じることを抑制することができる。
【００２８】
素子搭載用基板２０の下面側には、第２の配線層５０の所定箇所に複数の電極パッド５２がアレイ状に設けられている。各電極パッド５２にはんだボール５４が接合されている。素子搭載用基板２０の下面のうち、電極パッド５２の隙間部分に耐熱性のソルダーレジスト層５６が設けられている。ソルダーレジスト層５６によって、はんだ接合時の熱によって絶縁層６０が損傷を受けないように保護される。
【００２９】
一方、素子搭載用基板２０の上面側には、第１の配線層４０の所定箇所に複数の電極パッド４２が設けられている。電極パッド４２は、半導体素子３０とのフリップチップ接続に利用される。素子搭載用基板２０の上面のうち、電極パッド４２の隙間部分に耐熱性のソルダーレジスト層４４が設けられている。ソルダーレジスト層４４によって、はんだ接合時の熱によって絶縁層２２が損傷を受けないように保護される。
【００３０】
半導体素子３０は、ＩＣ（集積回路）、ＬＳＩ（大規模集積回路）などの能動素子である。半導体素子３０は、電極パッド３２が形成された面がフェイスダウンされた状態で素子搭載用基板２０の上面にフリップチップ接続されている。具体的には、半導体素子３０に設けられた電極パッド３２と素子搭載用基板２０に設けられた電極パッド４２とがはんだボール７０を介して電気的に接続されている。隣接する電極パッド３２の間はポリイミドなどの樹脂からなる保護層３４により保護されている。半導体素子３０と素子搭載用基板２０の間にはアンダーフィル８０が充填されている。アンダーフィル８０により、電極パッド４２とはんだボール７０との接合部分が保護される。素子搭載用基板２０の上に搭載された半導体素子３０は封止樹脂９０により封止され、パッケージ化されている。
【００３１】
（製造方法）
実施の形態１に係る素子搭載用基板２０の製造方法について図２乃至図４を参照して説明する。
【００３２】
次に、図２（Ａ）に示すように、一方の面に銅箔からなる第１の金属層１００が設けられ、他方の面に銅箔からなる第２の金属層１１１が設けられた絶縁層６０を準備する。
【００３３】
次に、図２（Ｂ）に示すように、フォトリソグラフィ法を用いて第１の金属層１００および第２の金属層１１１の上にそれぞれレジスト１０２およびレジスト１１３をパターニングする。レジスト１０２は、第１の開口部１０４において第１の金属層１００が部分的に露出するように形成される。また、レジスト１１３は、第２の開口部１１５において第２の金属層１１１が部分的に露出するように形成される。ここで、第１の開口部１０４は、第２の開口部１１５に対して絶縁層６０の面方向（図面の左右方向）にたとえば３〜５μｍずれるように形成される。また、第１の開口部１０４および第２の開口部１１５は、たとえば、それぞれ７５μｍφである。
【００３４】
次に、図２（Ｃ）に示すように、塩化第二鉄を使用したウェットエッチング技術を用い
て、第１の開口部１０４の第１の金属層１００および第２の開口部１１５の第２の金属層１１１を除去する。
【００３５】
さらに、図２（Ｄ）に示すように、レジスト１０２およびレジスト１１３を除去した後、第１の開口部１０４にＣＯ２レーザ（たとえば、１０μｓｅｃ、３ショット）を照射し、絶縁層６０を途中まで掘削し、第１の穴１０６を形成する。第１の開口部１０４に照射されるレーザの径は、たとえば１００μｍである。
【００３６】
次に、図２（Ｅ）に示すように、第２の開口部１１５にＣＯ２レーザを照射し（たとえば、１０μｓｅｃ、３ショット）、絶縁層６０を途中まで掘削し、第２の穴１１７を形成する。第２の開口部１１５に照射されるレーザの径は、たとえば１００μｍである。第２の穴１１７は、第１の穴１０６と連結するまで掘削される。これにより、絶縁層６０に貫通孔６２が形成される。なお、ＣＯ２レーザが照射される第１の開口部１０４は、第２の開口部１１５に対して絶縁層６０の面方向にずれているため、貫通孔６２に段差６６が形成される。なお、第１の穴１０６は、本発明の貫通孔における「第１の領域」第２の穴１１７は、本発明の貫通孔における「第２の領域」に相当する。
【００３７】
なお、第１の開口部１０４、第２の開口部１１５にＣＯ２レーザを照射する場合には、ＣＯ２レーザの光源を固定し、ＣＯ２レーザの光源に対峙する絶縁層６０の面を入れ替えてもよい。
【００３８】
次に、図３（Ａ）に示すように、無電解めっき法および電解めっき法を用いて貫通孔６２の側壁に銅からなるビア導体６４を形成する。ビア導体６４の膜厚は、たとえば、１０μｍである。貫通孔６２に段差６６が設けられているため、絶縁層６０に沿って設けられるビア導体６４にも段差６６に応じた段差が生じる。また、めっきにより第１の金属層１００および第２の金属層１１１が厚膜化される。
【００３９】
次に、図３（Ｂ）に示すように、第１の金属層１００および第２の金属層１１１をパターニングして、それぞれ、第１の配線層４０および第２の配線層５０を形成する。
【００４０】
次に、図３（Ｃ）に示すように、第１の配線層４０の所定箇所に電極パッド４２を形成する。また、第２の配線層５０の所定箇所に電極パッド５２を形成する。電極パッド４２および電極パッド５２は、めっき法を用いてＮｉ／Ａｕ層を成膜することにより形成することができる。
【００４１】
次に、図４（Ａ）に示すように、第１の配線層４０の隙間部分の絶縁層６０および第２の配線層５０の隙間部分の絶縁層６０にそれぞれソルダーレジスト層４４およびソルダーレジスト層５６を形成する。
【００４２】
次に、図４（Ｂ）に示すように、電極パッド５２に外部接続用のはんだボール５４を搭載する。
【００４３】
以上の工程により、実施の形態に係る素子搭載用基板２０を製造することができる。
【００４４】
（実施の形態２）
図５は、実施の形態２に係る半導体モジュール１０の構造を示す断面図である。本実施の形態に係る半導体モジュール１０は、実施の形態１と同様に、素子搭載用基板２０に半導体素子３０が搭載されたパッケージ構造となっている。以下、実施の形態２に係る半導体モジュール１０について、実施の形態１と同様な構成については、説明を適宜省略し、実施の形態１と異なる構成を中心に説明する。
【００４５】
実施の形態２に係る半導体モジュール１０では、はんだボール７０の搭載領域を除いて、素子搭載用基板２０の上面全体にソルダーレジスト層４４が形成されている。言い換えると、素子搭載用基板２０の上面全体に形成されたソルダーレジスト層４４の開口部分において、はんだボール７０が電極パッド４２に搭載されている。同様に、はんだボール５４の搭載領域を除いて、素子搭載用基板２０の下面全体にソルダーレジスト層５６が形成されている。また、貫通孔６２には、ソルダーレジスト層４５が埋め込まれている。
【００４６】
実施の形態２に係る半導体モジュール１０で用いられる素子搭載用基板２０の基本的な製造方法は、実施の形態１（図２乃至図４）と同様である。本実施の形態では、図３（Ｃ）に示した工程の後、貫通孔６２にソルダーレジスト層４５を埋め込むとともに、第１の配線層４０の側の絶縁層６０の面上、および第２の配線層５０の側のの絶縁層６０の面上にそれぞれソルダーレジスト層４４およびソルダーレジスト層５６を全面的に形成する。この後、レジストマスクを用いて残存させる部分を露光することにより硬化させた後、不要部分を除去することにより、ソルダーレジスト層４４およびソルダーレジスト層５６にそれぞれ電極パッド４２、電極パッド５２に対応する開口を形成する。この後の工程は、実施の形態１で説明した図４（Ｂ）以下の工程と同様である。
【００４７】
本実施の形態によれば、貫通孔６２にソルダーレジスト層４５が充填されていることにより、外部から半導体モジュール１０に水分が入り込むことが抑制することができる。
【００４８】
また、貫通孔６２にソルダーレジスト層４５が充填されていることにより、ビア導体６４の動きがソルダーレジスト層４５により抑えられ、ビア導体６４が熱収縮により断線することが抑制される。
【００４９】
以上の効果により、半導体モジュール１０の接続信頼性をさらに向上させることができる。
【００５０】
（実施の形態３）
図６は、実施の形態３に係る半導体モジュール１０の構造を示す断面図である。本実施の形態に係る半導体モジュール１０は、実施の形態１と同様に、素子搭載用基板２０に半導体素子３０が搭載されたパッケージ構造となっている。以下、実施の形態２に係る半導体モジュール１０について、実施の形態１と同様な構成については、説明を適宜省略し、実施の形態１と異なる構成を中心に説明する。
【００５１】
実施の形態３に係る半導体モジュール１０では、半導体素子３０の搭載領域の下部、およびはんだボール７０の搭載領域を除いて、素子搭載用基板２０の上面全体にソルダーレジスト層４４が形成されている。半導体素子３０の搭載領域の下部では、絶縁層６０および第１の配線層４０との間に、アンダーフィル８０が充填されている。さらに、アンダーフィル８０によって、貫通孔６２の第１の配線層４０側の開口から途中まで（貫通孔６２の第１の配線層４０側の開口から孔方向の中央部分まで）が充填されている。
【００５２】
一方、はんだボール５４の搭載領域を除いて、素子搭載用基板２０の下面全体にソルダーレジスト層５６が形成されている。また、ソルダーレジスト層５６によって、貫通孔６２の第２の配線層５０側の開口から途中まで（貫通孔６２の第２の配線層５０側の開口から孔方向の中央部分まで）が充填されている。
【００５３】
実施の形態３に係る半導体モジュール１０で用いられる素子搭載用基板２０の基本的な製造方法は、実施の形態１（図２乃至図４）と同様である。本実施の形態では、図３（Ｃ）に示した工程の後、貫通孔６２にソルダーレジスト層を埋め込むとともに、第１の配線
層４０の側の絶縁層６０の面上、および第２の配線層５０の側の絶縁層６０の面上にそれぞれソルダーレジスト層４４およびソルダーレジスト層５６を全面的に形成する。この後、レジストマスクを用いて残存させる部分を露光することにより硬化させた後、不要部分を除去することにより、半導体素子３０の搭載領域の下部、およびはんだボール７０の搭載領域を除いて、素子搭載用基板２０の上面全体にソルダーレジスト層４４を形成する。このとき、貫通孔６２の第１の配線層４０側の開口から途中までが空洞となる。一方、第２の配線層５０側の絶縁層６０の面上のソルダーレジスト層５６に電極パッド５２に対応する開口が形成される。また、貫通孔６２の第２の配線層５０側の開口から途中までは、ソルダーレジスト層が残存し、ソルダーレジスト層５６の一部となる。この後の工程は、実施の形態１で説明した図４（Ｂ）以下の工程と同様である。なお、素子搭載用基板２０に半導体素子３０を搭載した後、素子搭載用基板２０と半導体素子３０との間にアンダーフィル８０を充填する際に、貫通孔６２の第１の配線層４０側の開口から途中まで形成された空洞にもアンダーフィル８０が充填される。
【００５４】
本実施の形態によれば、アンダーフィル８０およびソルダーレジスト層５６が貫通孔６２に充填されていることにより、外部から半導体モジュール１０に水分が入り込むことが抑制することができる。
【００５５】
また、アンダーフィル８０およびソルダーレジスト層５６が貫通孔６２に充填されていることにより、ビア導体６４の動きがソルダーレジスト層４５により抑えられ、ビア導体６４が熱収縮により断線することが抑制される。
【００５６】
以上の効果により、半導体モジュール１０の接続信頼性をさらに向上させることができる。
【００５７】
また、本実施の形態では、半導体素子３０の搭載領域の下部にあたる素子搭載用基板２０の上面にソルダーレジスト層４４が形成されていない。これにより、半導体素子３０の搭載領域においてはんだボール７０とソルダーレジスト層４４との干渉が抑制されるため、はんだボール７０の小型化を可能にすることができ、素子搭載用基板２０と半導体素子３０との隙間を短くすること、すなわち、半導体モジュール１０の低背化を図ることができる。
【００５８】
（実施の形態４）
図７は、実施の形態４に係る半導体モジュール１０の構造を示す断面図である。本実施の形態に係る半導体モジュール１０は、実施の形態１と同様に、素子搭載用基板２０に半導体素子３０が搭載されたパッケージ構造となっている。以下、実施の形態４に係る半導体モジュール１０について、実施の形態１と同様な構成については、説明を適宜省略し、実施の形態１と異なる構成を中心に説明する。
【００５９】
実施の形態４に係る半導体モジュール１０では、はんだボール７０の搭載領域を除いて、素子搭載用基板２０の上面全体にソルダーレジスト層４４が形成されている。言い換えると、素子搭載用基板２０の上面全体に形成されたソルダーレジスト層４４の開口部分において、はんだボール７０が電極パッド４２に搭載されている。同様に、はんだボール５４の搭載領域を除いて、素子搭載用基板２０の下面全体にソルダーレジスト層５６が形成されている。また、貫通孔６２には、ビア導体６４が埋め込まれている。
【００６０】
実施の形態４に係る半導体モジュール１０で用いられる素子搭載用基板２０の基本的な製造方法は、実施の形態１（図２乃至図４）と同様である。本実施の形態では、図３（Ａ）に示しためっき工程において、貫通孔６２全体にビア導体６４を埋め込んだ後、絶縁層６０の両主表面に形成されためっき膜を薄膜化する。この後、図３（Ｂ）乃至図３（Ｃ）
に示す工程を経た後、第１の配線層４０の側の絶縁層６０の面上、および第２の配線層５０の側の絶縁層６０の面上にそれぞれソルダーレジスト層４４およびソルダーレジスト層５６を全面的に形成する。この後、レジストマスクを用いて残存させる部分を露光することにより硬化させた後、不要部分を除去することにより、ソルダーレジスト層４４およびソルダーレジスト層５６にそれぞれ電極パッド４２、電極パッド５２に対応する開口を形成する。この後の工程は、実施の形態１で説明した図４（Ｂ）以下の工程と同様である。
【００６１】
本実施の形態によれば、貫通孔６２の全体にビア導体６４が形成されているため、ビア導体６４における抵抗を下げることができ、ひいては半導体モジュール１０の電気特性を向上させることができる。
【００６２】
また、ビア導体６４が充填された貫通孔６２に段差６６が設けられているため、この段差６６に熱応力が分散する。この結果、第１の配線層４０の側のビア導体６４の角部、および第２の配線層５０の側のビア導体６４の角部に応力が集中することが抑制され、ビア導体６４が剥離したり、ビア導体６４にクラックが入ることが抑制され、ひいては半導体モジュール１０の信頼性の向上が図られる。
【００６３】
（実施の形態５）
図８は、実施の形態５に係る半導体モジュール１０の構造を示す断面図である。本実施の形態に係る半導体モジュール１０は、実施の形態４に係る半導体モジュール１０の変形例である。以下、実施の形態５に係る半導体モジュール１０について、実施の形態４と同様な構成については、説明を適宜省略し、実施の形態１と異なる構成を中心に説明する。
【００６４】
実施の形態５に係る半導体モジュール１０では、実施の形態３と同様に、半導体素子３０の搭載領域の下部、およびはんだボール７０の搭載領域を除いて、素子搭載用基板２０の上面全体にソルダーレジスト層４４が形成されている。半導体素子３０の搭載領域の下部では、絶縁層６０および第１の配線層４０との間に、アンダーフィル８０が充填されている。また、実施の形態４と同様に、貫通孔６２にビア導体６４が充填されている。
【００６５】
本実施の形態によれば、貫通孔６２の全体にビア導体６４が形成されているため、ビア導体６４における抵抗を下げることができ、ひいては半導体モジュール１０の電気特性を向上させることができる。
【００６６】
また、ビア導体６４が充填された貫通孔６２に段差６６が設けられているため、この段差６６に熱応力が分散する。この結果、第１の配線層４０の側のビア導体６４の角部、および第２の配線層５０の側のビア導体６４の角部に応力が集中することが抑制され、ビア導体６４が剥離したり、ビア導体６４にクラックが入ることが抑制され、ひいては半導体モジュール１０の信頼性の向上が図られる。
【００６７】
また、半導体素子３０の搭載領域の下部にあたる素子搭載用基板２０の上面にソルダーレジスト層４４が形成されていない。これにより、半導体素子３０の搭載領域においてはんだボール７０とソルダーレジスト層４４との干渉が抑制されるため、はんだボール７０の小型化を可能にすることができ、素子搭載用基板２０と半導体素子３０との隙間を短くすること、すなわち、半導体モジュール１０の低背化を図ることができる。
【００６８】
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、音楽プレーヤ、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
【００６９】
図９は本発明の実施形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。携帯電話１１０は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュールはこうした携帯電話１１０の内部に搭載されている。なお、このように、携帯電話に搭載した本発明の半導体モジュールとしては、各回路を駆動するための電源回路、ＲＦ発生するＲＦ発生回路、ＤＡＣ、エンコーダ回路、携帯電話の表示部に採用される液晶パネルの光源としてのバックライトの駆動回路などとして採用することが可能である。
【００７０】
図１０は図９に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の実施形態に係る半導体モジュール１０は、外部接続電極（はんだボール）５４を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール１０の裏面側（外部接続電極９とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール１０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
【００７１】
本発明の実施形態に係る半導体モジュールを備えた携帯機器によれば、以下の効果を得ることができる。
【００７２】
半導体モジュール１０を構成する素子搭載用基板において、配線層間を接続するビア導体が絶縁層から剥離することが抑制されるため、半導体モジュール１０の信頼性が向上するので、こうした半導体モジュール１０を搭載した携帯機器の信頼性が向上する。
放熱基板１１６を介して半導体モジュール１０からの熱を効率的に外部に放熱することができるので、半導体モジュール１０の温度上昇が抑制され、再配線パターン４と絶縁層７との間の熱応力が低減される。このため、放熱基板１１６を設けない場合に比べ、電極と突起部との間の接続信頼性（耐熱信頼性）が向上し、または、半導体モジュール内の再配線パターン４が絶縁層７から剥離することが防止され、半導体モジュール１０の信頼性（耐熱信頼性）が向上する。この結果、携帯機器の信頼性（耐熱信頼性）を向上させることができる。
【００７３】
上記実施形態で示した製造プロセスにより製造された素子搭載用基板を用いることにより、半導体モジュール１０は薄型化・小型化されるので、こうした半導体モジュール１０を搭載した携帯機器の薄型化・小型化を図ることができる。
【００７４】
前述のとおり、従来は、素子搭載用基板の絶縁層５００にドリル加工によって貫通孔５３０を設けていた。この場合、絶縁層がより硬質であったり、あるいは、絶縁層とその両面に配線層を備えた基板を複数枚重ねて、ドリル加工により素子搭載用基板に貫通孔を胃方面から掘削した際には、貫通孔の上面と下面の開口部が大きく（数十μｍ）ずれてしまうことがある。そのため、その「ずれ分」を予め予測したマージンを取る必要が生じることになり、そうなると、素子搭載用基板はもちろん、それを備えた半導体モジュールや携帯機器の薄型化、小型化を実現することが困難になる。
【００７５】
ところが、本願のような数μｍの段差を生じさせた場合には、その分しか素子搭載用基板は大きくならないため、薄型化、小型化を実現することができる。また、貫通孔を素子搭載用基板の両面から開けることで一方面のみから掘削した場合と比較しても「ずれ分」の方が段差よりも大きいことから、やはり本願のような構造とすることにより、素子搭載
用基板、それを備えた半導体モジュールや携帯機器の薄型化、小型化を実現することができる。
【００７６】
本発明は、上述の実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００７７】
たとえば、上述の実施の形態では、絶縁層６０に段差６６を有する貫通孔６２を形成するために、１つのＣＯ２レーザを用いて、第１の開口部１０４、第２の開口部１１５に順にレーザ照射を行っているが（図２（Ｄ）および図２（Ｅ）参照）、２つのＣＯ２レーザを用いて第１の開口部１０４および第２の開口部１１５に同時にそれぞれレーザ照射をすることにより貫通孔６２を形成してもよい。
【００７８】
上述の実施の形態では、第１の開口部１０４および第２の開口部１１５の径を同じにし、第１の開口部１０４を設ける位置を第２の開口部１１５に対して面方向にずらすことにより、貫通孔６２に段差６６を形成しているが、段差６６の形成方法はこれに限られない。たとえば、図１１に示すように、第１の開口部１０４の径を第２の開口部１１５の径より大きくし、基板積層方向から見たときに第１の開口部１０４の領域内に第２の開口部１１５を設置する。第１の開口部１０４にＣＯ２レーザを照射し、絶縁層６０を途中まで掘削した後、第２の開口部１１５にＣＯ２レーザを照射して絶縁層６０に貫通孔６２が形成することにより、貫通孔６２に段差を形成することができる。
【００７９】
図１２は、図１１に示す段差の形成工程を経て製造された半導体モジュール１０の構造を示す断面図である。本変形例では、貫通孔６２は、第１の領域６７と第２の領域６８とからなる。第１の領域６７は、絶縁層６０の一方の面側（図１２では上側）に開口を有する。また、第２の領域６８は、絶縁層６０の他方の面側（図１２では下側）に開口を有し、第１の領域６７と連結している。図１２に示すように、第１の領域６７における貫通孔６２の径は、第２の領域６８における貫通孔６２の径に比べて大きくなっている。このため、絶縁層６０の面と直交する方向（図１２の上方）から投影視したとき、第１の領域６７の内側に第２の領域６８が位置している。この構成によっても、上述した実施の形態と同様な効果を得ることができる。なお、貫通孔６２は段差６６を有する形態であればよい。このため、絶縁層６０の面と直交する方向から投影視したとき、第１の領域６７の内側に第２の領域６８の一部が位置していてもよい。
【００８０】
図１３は、他の変形例に係る半導体モジュールの構造を示す断面図である。本変形例では、第１の領域６７における貫通孔６２の径は、第２の領域６８における貫通孔６２の径に比べて小さくなっている。このため、絶縁層６０の面と直交する方向（図１３の下方）から投影視したとき、第２の領域６８の内側に第１の領域６７が位置している。この構成によっても、上述した実施の形態と同様な効果を得ることができる。
【符号の説明】
【００８１】
１０  半導体モジュール、２０  素子搭載用基板、３０  半導体素子、４０  第１の配線層、４２  電極パッド、４４  ソルダーレジスト層、５０  第２の配線層、５２  電極パッド、５４  はんだボール、５６  ソルダーレジスト層、６０  絶縁層、６２  貫通孔、６４  ビア導体、７０  はんだボール、８０  アンダーフィル、９０  封止樹脂。
【図１】
2009206506.tif 000003
【図２】
2009206506.tif 000004
【図３】
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【図４】
2009206506.tif 000006
【図５】
2009206506.tif 000007
【図６】
2009206506.tif 000008
【図７】
2009206506.tif 000009
【図８】
2009206506.tif 000010
【図９】
2009206506.tif 000011
【図１０】
2009206506.tif 000012
【図１１】
2009206506.tif 000013
【図１２】
2009206506.tif 000014
【図１３】
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【図１４】
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