(57)【要約】      （修正有）【課題】チャネル領域に応力を与えるため、ソース・ドレイン・コンタクト領域に形成されるシリサイド膜がシリコン基板側に突出することを防ぎ、接合リーク不良の発生やゲートリーク不良の発生を回避する半導体装置の製造方法及び製造された半導体装置の提供。【解決手段】シリコンを含む半導体基板１０１と、前記半導体基板１０１中に形成された素子分離絶縁膜１０２によって区画された半導体領域と、前記半導体領域にゲート絶縁膜１０３を介して形成されたゲート電極と、前記半導体領域に形成された第１の拡散層１０７と、前記ゲート電極及び前記第１の拡散層１０７と前記素子分離絶縁膜１０２の間に形成されたシリコンゲルマニウム領域１１３と、前記ＳｉＧｅ領域１１３上に形成されたシリサイド膜１１４を含み、前記ＳｉＧｅ領域１１３は、前記ゲート電極又は前記素子分離絶縁膜１０２に近接した部分で最も厚いことを特徴とする半導体装置。【選択図】図１
2009016483.tif 000002
【特許請求の範囲】
【請求項１】
シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、
前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、
前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、
前記ゲート電極の側面に側壁を形成し、
前記半導体基板の全面にゲルマニウム（Ｇｅ）膜を堆積し、
前記半導体基板の全面をアニールし、前記Ｇｅ膜と当該Ｇｅ膜に接する半導体基板とを選択的に溶融することによって、シリコンゲルマニウム（ＳｉＧｅ）領域を形成し、不純物イオンを注入し、活性化することによって、第２の拡散層及びｐ型ＳｉＧｅ領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記Ｇｅ膜を堆積した後に、Ｇｅイオンを注入することによって、非晶質Ｇｅ膜及び非晶質Ｓｉ領域を形成し、
前記非晶質Ｇｅ膜及び前記非晶質Ｓｉ領域に不純物イオンを注入し、
前記半導体基板の全面をアニールすることによって、第２の拡散層及びｐ型単結晶ＳｉＧｅ領域を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記Ｇｅイオンを注入する前に、前記半導体基板上に任意の深さを有するＳｉのリセス領域を形成し、
前記Ｓｉのリセス領域上にＧｅ膜を堆積し、
Ｇｅイオンを注入することによって、前記Ｓｉのリセス領域に非晶質Ｇｅ膜及び非晶質Ｓｉ領域を形成することを特徴とする半導体装置の製造方法。
【請求項４】
シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、
前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、
前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、
前記ゲート電極の側面に側壁を形成し、
選択エピタキシャル技術によって、前記Ｓｉ基板の表面に単結晶ゲルマニウム（Ｇｅ）領域を形成し、
Ｇｅイオンを注入することによって、非晶質Ｇｅ領域及び非晶質Ｓｉ領域を形成し、
前記非晶質Ｇｅ膜及び前記非晶質Ｓｉ領域に不純物イオンを注入し、
前記半導体基板の全面をアニールすることによって、第２の拡散層及び単結晶シリコンゲルマニウム（ＳｉＧｅ）領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
シリコン（Ｓｉ）を含む半導体基板と、
前記半導体基板中に形成された素子分離絶縁膜によって区画された半導体領域と、
前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介して形成されたゲート電極と、
前記素子分離絶縁膜によって区画された半導体領域に形成された第１の拡散層と、
前記ゲート電極及び前記第１の拡散層と前記素子分離絶縁膜の間に形成されたシリコンゲルマニウム（ＳｉＧｅ）領域と、
前記ＳｉＧｅ領域上に形成されたシリサイド膜を含み、
前記ＳｉＧｅ領域は、前記ゲート電極又は前記素子分離絶縁膜に近接した部分で最も厚いことを特徴とする半導体装置。
【請求項６】
シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、
前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、
前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、
前記ゲート電極の側面に側壁を形成し、
前記半導体基板上にＳｉのリセス領域を形成し、
選択エピタキシャル技術によって、前記Ｓｉのリセス領域にｐ型シリコンゲルマニウム（ＳｉＧｅ）領域を形成し、
前記半導体基板の全面に非晶質Ｓｉを堆積し、
前記半導体基板の全面をアニールすることによって、前記非晶質Ｓｉのうち前記ｐ型ＳｉＧｅ領域に近接した部分を選択的に単結晶Ｓｉに変化させ、
前記非晶質Ｓｉのうち単結晶Ｓｉに変化しなかった領域を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項７】
シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、
前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極の側面に側壁を形成し、
前記半導体基板上にＳｉのリセス領域を形成し、
前記Ｓｉのリセス領域にエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜を形成し、
前記素子分離絶縁膜によって区画された半導体領域に拡散層を形成し、
前記拡散層及び前記エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜上に最終スペーサを形成し、
前記半導体基板の全面に非晶質Ｓｉを堆積し、
固相成長法によって、前記エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜上の非晶質Ｓｉを選択的に単結晶Ｓｉに変化させ、当該単結晶Ｓｉに変化しなかった非晶質Ｓｉを選択的に除去することを特徴とする半導体装置の製造方法。
【請求項８】
シリコン（Ｓｉ）を含む半導体基板と、
前記半導体基板中に形成された素子分離絶縁膜によって区画された半導体領域と、
前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介して形成されたゲート電極と、
前記素子分離絶縁膜によって区画された半導体領域に形成された第１の拡散層と、
前記ゲート電極又は前記素子分離絶縁膜に近接した部分に形成された単結晶Ｓｉ膜と、
前記ゲート電極及び前記第１の拡散層と前記素子分離絶縁膜との間に形成されたシリコンゲルマニウム（ＳｉＧｅ）領域と、
前記ＳｉＧｅ領域及び前記単結晶Ｓｉ膜上に形成されたシリサイド膜と、を含み、
前記シリサイド膜は、前記ゲート電極又は前記素子分離絶縁膜に近接した部分では前記単結晶Ｓｉ膜と接することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ソース・ドレイン拡散層領域上にシリサイド膜を有するＭＩＳＦＥＴ素子を含む半導体装置及び当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の微細化された半導体装置（特に、ＭＩＳＦＥＴ素子を含む半導体装置）では、高速化、低消費電力化等の特性を向上させることが要求される。半導体装置を高速化するためには、半導体装置に含まれる素子の電流駆動力を向上させることが必要である。
【０００３】
以前の半導体装置では、ゲート長を縮小させることによって素子の電流駆動力を向上させてきた。しかし、近年の微細化された半導体装置では、ゲート長を縮小させるだけでは素子の電流駆動力を十分に向上させることできなくなってきている。
【０００４】
これに対して、素子の電流駆動力を向上させるための代替技術として、ＦＥＴのチャネル領域に応力を与えることによってキャリアの移動度を向上させる技術が知られている。この技術は、ｐチャネルＭＯＳＦＥＴのソース・ドレイン拡散層領域にシリコン（Ｓｉ）のリセス領域を形成し、選択エピタキシャル成長技術によってＳｉのリセス領域にシリコンゲルマニウム（ＳｉＧｅ）領域を形成するものである。この技術によれば、ＳｉとＳｉＧｅの間の格子定数の差から生じる応力をチャネル領域に与えることができ、素子の電流駆動力を向上させることができる。
【０００５】
しかし、選択エピタキシャル成長技術によって形成したＳｉＧｅ領域は、ゲート電極の近傍及び素子分離絶縁膜領域の近傍で選択エピタキシャル成長の際にファセットが発生するために、ＳｉＧｅ領域が極端に薄くなる。そのため、ソース・ドレイン・コンタクト領域の表面にシリサイド膜（例えば、ニッケルシリサイド（ＮｉｘＳｉ）膜）を形成しようとした場合には、ゲート電極の近傍及び素子分離絶縁膜領域の近傍のＳｉ基板にシリサイド膜が突出することがある。突出したシリサイド膜は、接合リーク不良やゲートリーク不良の原因となる。
【０００６】
一方、シリコン酸化膜の代わりにシリコン窒化膜を素子分離絶縁膜領域に埋め込む方法や、素子分離絶縁膜領域をシリコン窒化膜ライナーとシリコン酸化膜の２層構造とする方法によって、素子分離絶縁膜領域近傍でファセットが発生することによるＳｉＧｅ領域の薄膜化を防止することができる。しかし、この場合には、素子分離絶縁膜領域の応力が強くなり過ぎて素子特性に悪影響を与えるだけでなく、シリコン窒化膜ライナーが角のように突出して折れてしまい、パーティクルの発生原因となる等の問題があった。
【特許文献１】特開２００５−３３１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チャネル領域に応力を与えることによって駆動力を与えられる半導体装置のソース・ドレイン・コンタクト領域に形成されるシリサイド膜がＳｉ基板側に突出することを防げるので、接合リーク不良の発生やゲートリーク不良の発生といった問題を容易に回避することができる半導体装置の製造方法、及び当該製造方法によって製造される半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、前記ゲート電極の側面に側壁を形成し、前記半導体基板の全面にゲルマニウム（Ｇｅ）膜を堆積し、前記半導体基板の全面をアニールし、前記Ｇｅ膜と当該Ｇｅ膜に接する半導体基板とを選択的に溶融することによって、シリコンゲルマニウム（ＳｉＧｅ）領域を形成し、不純物イオンを注入し、活性化することによって、第２の拡散層及びｐ型ＳｉＧｅ領域を形成することを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の第２の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、前記ゲート電極の側面に側壁を形成し、選択エピタキシャル技術によって、前記Ｓｉ基板の表面に単結晶ゲルマニウム（Ｇｅ）領域を形成し、Ｇｅイオンを注入することによって、非晶質Ｇｅ領域及び非晶質Ｓｉ領域を形成し、前記非晶質Ｇｅ膜及び前記非晶質Ｓｉ領域に不純物イオンを注入し、前記半導体基板の全面をアニールすることによって、第２の拡散層及び単結晶シリコンゲルマニウム（ＳｉＧｅ）領域を形成することを特徴とする半導体装置の製造方法が提供される。
【００１０】
本発明の第３の態様によれば、シリコン（Ｓｉ）を含む半導体基板と、前記半導体基板中に形成された素子分離絶縁膜によって区画された半導体領域と、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離絶縁膜によって区画された半導体領域に形成された第１の拡散層と、前記ゲート電極及び前記第１の拡散層と前記素子分離絶縁膜の間に形成されたシリコンゲルマニウム（ＳｉＧｅ）領域と、前記ＳｉＧｅ領域上に形成されたシリサイド膜を含み、前記ＳｉＧｅ領域は、前記ゲート電極又は前記素子分離絶縁膜に近接した部分で最も厚いことを特徴とする半導体装置が提供される。
【００１１】
本発明の第４の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、前記ゲート電極の側面に側壁を形成し、前記半導体基板上にＳｉのリセス領域を形成し、選択エピタキシャル技術によって、前記Ｓｉのリセス領域にｐ型シリコンゲルマニウム（ＳｉＧｅ）領域を形成し、前記半導体基板の全面に非晶質Ｓｉを堆積し、前記半導体基板の全面をアニールすることによって、前記非晶質Ｓｉのうち前記ｐ型ＳｉＧｅ領域に近接した部分を選択的に単結晶Ｓｉに変化させ、前記非晶質Ｓｉのうち単結晶Ｓｉに変化しなかった領域を選択的に除去することを特徴とする半導体装置の製造方法が提供される。
【００１２】
本発明の第５の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の側面に側壁を形成し、前記半導体基板上にＳｉのリセス領域を形成し、前記Ｓｉのリセス領域にエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜を形成し、前記素子分離絶縁膜によって区画された半導体領域に拡散層を形成し、前記拡散層及び前記エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜上に最終スペーサを形成し、前記半導体基板の全面に非晶質Ｓｉを堆積し、固相成長法によって、前記エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜上の非晶質Ｓｉを選択的に単結晶Ｓｉに変化させ、当該単結晶Ｓｉに変化しなかった非晶質Ｓｉを選択的に除去することを特徴とする半導体装置の製造方法が提供される。
【００１３】
本発明の第６の態様によれば、シリコン（Ｓｉ）を含む半導体基板と、前記半導体基板中に形成された素子分離絶縁膜によって区画された半導体領域と、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離絶縁膜によって区画された半導体領域に形成された第１の拡散層と、前記ゲート電極又は前記素子分離絶縁膜に近接した部分に形成された単結晶Ｓｉ膜と、前記ゲート電極及び前記第１の拡散層と前記素子分離絶縁膜との間に形成されたシリコンゲルマニウム（ＳｉＧｅ）領域と、前記ＳｉＧｅ領域及び前記単結晶Ｓｉ膜上に形成されたシリサイド膜と、を含み、前記シリサイド膜は、前記ゲート電極又は前記素子分離絶縁膜に近接した部分では前記単結晶Ｓｉ膜と接することを特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
本発明によれば、駆動力を向上させつつ、ＳｉＧｅ領域上に堆積したシリサイド膜がＳｉ基板側に突出することを防ぎ、接合リーク不良の発生やゲートリーク不良の発生といった問題を容易に回避することができる。
【発明を実施するための最良の形態】
【００１５】
はじめに、シリサイド膜がＳｉ基板側に突出する現象について、本発明者によって発見された事例を示して説明する。なお、以下の事例はニッケルシリサイド（ＮｉｘＳｉ）膜を形成する場合の例であるが、他のシリサイド膜を形成する場合も同様である。
【００１６】
図７（ａ）は、従来の半導体装置の製造方法により製造される半導体装置の断面図である。
【００１７】
図７（ａ）に示されるように、従来の半導体装置の製造方法により製造される半導体装置は、シリコン（Ｓｉ）基板７０１、素子分離絶縁膜７０２、ゲート絶縁膜７０３、多結晶Ｓｉ膜７０４、シリコン窒化膜（ＳｉＮ）側壁（オフセットスペーサ）７０５、第１のｐ＋拡散層７０６、シリコン酸化膜（ＳｉＯ２）側壁７０７、ｐ＋シリコンゲルマニウム（ＳｉＧｅ）領域７０８及びＮｉｘＳｉ膜７０９から成る。従来の半導体装置では、ｐ＋ＳｉＧｅ領域７０８と素子分離絶縁膜７０２の界面近傍が極端に薄くなり、この界面近傍においてＮｉｘＳｉ膜の突出部７１０が生じていた。
【００１８】
図７（ｂ）及び（ｃ）は、シリサイド膜がＳｉ基板側に突出する現象を示す模式図である。
【００１９】
はじめに、図７（ｂ）に示されるように、Ｓｉ基板７１１の一部にＳｉＧｅを埋め込んだＳｉＧｅ領域７１２を有する構造を用意した。続いて、Ｓｉ基板７１１の全面にニッケル（Ｎｉ）膜７１３を堆積させた。続いて、熱処理を行うことによって、Ｎｉ膜７１３とＳｉ基板７１１及びＳｉＧｅ領域７１２とを反応させた。
【００２０】
その結果、図７（ｃ）に示されるように、Ｎｉ膜７１３がＮｉｘＳｉ膜７１４に変化した。このとき、シリコン基板７１１がＮｉ膜７１３に接していた領域（領域Ａ）とＳｉＧｅ領域７１２がＮｉ膜７１３に接していた領域（領域Ｂ）との界面近傍領域（領域Ｃ）において、ＮｉがＳｉ基板７１１側に流入する現象が起こった。その結果、領域ＣにおけるＮｉｘＳｉ膜７１４は局所的に厚くなった。この現象は、Ｎｉ−Ｇｅ結合の結合エネルギーよりもＮｉ−Ｓｉ結合の結合エネルギーの方が強くて安定しているために、領域Ｂよりも領域Ａの方がＮｉ膜７１３との反応速度が速くなることによって発生するものであると考えられる。
【００２１】
以上のことから、図７（ａ）に示されるＮｉｘＳｉ膜７１０の突出部は、ｐ＋ＳｉＧｅ領域７０８と素子分離絶縁膜７０２とが接する極端に薄い部分において、図７（ｃ）に示される領域Ｃにおいて発生した現象と同様の現象が発生したことによって生じたものであることがわかった。
【００２２】
次に、図面を参照して本発明の実施例を説明する。なお、以下の内容は、本発明の実施の一形態であって、本発明を限定するものではない。各図面に含まれる参照符号の百の位は図番号に対応する。また、各図面に含まれる構成要素のうち共通の構成要素の参照符号は、下２桁が共通する場合がある。
【実施例１】
【００２３】
図１（ａ）〜（ｆ）を参照して実施例１を説明する。図１（ａ）〜（ｆ）は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。
【００２４】
はじめに、図１（ａ）に示されるように、ｎ型の導電性を持つ（１００）面方位の厚さ８００〜１０００μｍのシリコン（Ｓｉ）基板１０１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成技術を用いて、膜厚３００〜５００ｎｍの素子分離絶縁膜１０２を形成する。続いて、熱酸化技術又は酸窒化技術等を用いてＳｉ基板１０１上に膜厚１〜２ｎｍのゲート絶縁膜１０３を形成し、化学的気相成長（ＣＶＤ）技術を用いて、膜厚１００ｎｍ以下の多結晶Ｓｉ膜１０４及び膜厚３０ｎｍ以下のシリコン窒化膜（ＳｉＮ膜）１０５を順番に形成する。ＳｉＮ膜１０５は、多結晶Ｓｉ膜１０４のキャップ膜である。続いて、この形成された積層構造膜を所定の部分が残存するようにパターニングすることによって、ゲート電極を形成する。
【００２５】
次に、図１（ｂ）に示されるように、膜厚２〜１０ｎｍのＳｉＮ膜を半導体基板の全面に堆積させた後、異方性エッチング技術、例えば、反応性イオンエッチング（ＲＩＥ）技術を用いてエッチバッグを行うことによって、ＳｉＮ側壁（オフセットスペーサ）１０６を形成する。続いて、イオン注入技術を用いて、半導体基板の全面にボロン（Ｂ）イオンを注入することによって、Ｓｉ基板１０１の露出した部分に厚さ８０ｎｍ以下の第１のｐ＋拡散層（ソース・ドレイン・エクステンション領域）１０７を形成する。続いて、ＣＶＤ技術を用いて、シリコン酸化膜（ＳｉＯ２膜）を半導体基板の全面に堆積させた後、異方性エッチング（例えば、ＲＩＥ）技術を用いてエッチバックを行うことによって、厚さ５０ｎｍ以下のＳｉＯ２側壁１０８を形成する。
【００２６】
次に、図１（ｃ）に示されるように、ＣＶＤ技術を用いて、半導体基板の全面に非晶質又は多結晶のゲルマニウム（Ｇｅ）膜１０９を堆積させる。Ｇｅ膜１０９の膜厚は３０ｎｍである。
【００２７】
次に、図１（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。この赤外線レーザーの光は、Ｓｉ基板１０１、ＳｉＮ膜１０５及びＳｉＯ２側壁１０８とＧｅ膜１０９の界面で反射され、また、加熱時間も１ｍｓ以下と非常に短いために、Ｇｅ膜１０９に熱が集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、Ｇｅ膜１０９とＧｅ膜１０９に接するＳｉ基板１０１の表面を選択的に溶融させることができる。溶融されたＧｅとＳｉは溶融中に混合して、冷却後に単結晶シリコンゲルマニウム（ＳｉＧｅ）領域１１０となる。単結晶ＳｉＧｅ領域１１０の厚さは５０〜１２０ｎｍである。一方、Ｓｉ基板１０１と接していなかったＧｅ膜１０９は、冷却後に多結晶Ｇｅ膜１１１として残存する。多結晶Ｇｅ膜１１１の膜厚は３０ｎｍである。
【００２８】
次に、図１（ｅ）に示されるように、硫酸過水等の薬液を用いてエッチングすることによって、多結晶Ｇｅ膜１１１を溶解し、選択的に除去する。さらに、熱リン酸を用いてエッチングすることによって、ＳｉＮ膜１０５を除去する。続いて、イオン注入技術を用いて、半導体基板の全面に不純物イオンとしてＢイオンを注入し、熱処理（例えば、ＲＴＡ処理）によって注入された不純物イオンを活性化させ、第１のｐ＋拡散層１０７のコンタクト領域となる第２のｐ＋拡散層１１２及びｐ＋ＳｉＧｅ領域１１３を形成する。イオン注入エネルギーは２ｋｅＶ、ドーズ量は３×１０１５／ｃｍ２である。このとき、ｐ＋ＳｉＧｅ領域１１３は、素子分離絶縁膜１０２又はゲート電極に近接した部分が最も厚くなるように形成される。
【００２９】
次に、図１（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜１０４の表面及びp＋ＳｉＧｅ領域１１３とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜１１４を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜１１４を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。
【００３０】
続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例１に係る半導体装置が完成する。
【００３１】
実施例１によれば、従来技術に比べて、ＮｉｘＳｉ膜１１４と第２のｐ＋拡散層１１２の間に素子分離絶縁膜１０２又はゲート電極に近接した部分で最も厚いｐ＋ＳｉＧｅ領域１１３を形成するので、ＮｉｘＳｉ膜１１４の形成工程において用いられたＮｉがＳｉ基板１０１に突出することを防ぐことができる。その結果、半導体装置における接合リーク不良の発生やゲートリーク不良の発生を回避することができる。
【実施例２】
【００３２】
次に、図２（ａ）〜（ｆ）を参照して本発明の実施例２を説明する。図２（ａ）〜（ｆ）は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１では、ゲルマニウム（Ｇｅ）膜を堆積させた後、赤外線レーザー光を照射したのに対して、実施例２では、Ｇｅ膜を堆積させた後、Ｇｅイオンを注入し、赤外線レーザー光を照射する。なお、図２（ａ）、（ｂ）については図１（ａ）、（ｂ）と同様であるため、説明を省略する。
【００３３】
図２（ａ）及び（ｂ）に示される工程が完了した後、図２（ｃ）に示されるように、化学的気相成長（ＣＶＤ）技術を用いて、非晶質又は多結晶のＧｅ膜を堆積させ、イオン注入技術を用いて、半導体基板の全面にＧｅイオンを注入する。その結果、堆積したＧｅ膜は非晶質Ｇｅ膜２０９となる。また、非晶質Ｇｅ膜２０９に接することとなったシリコン（Ｓｉ）基板２０１の表面は非晶質Ｓｉ領域２１０となる。イオン注入エネルギーは４０〜５０ｋｅＶ、ドーズ量は１×１０１５／ｃｍ２である。続いて、イオン注入技術を用いて、非晶質Ｇｅ膜２１０及び非晶質Ｓｉ領域２１１にボロン（Ｂ）イオンを注入する。
【００３４】
次に、図２（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。照射された赤外線レーザーによって生じる熱は、非晶質Ｇｅ膜２０９及び非晶質Ｓｉ領域２１０に集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、非晶質Ｇｅ膜２０９及び非晶質Ｓｉ領域２１０を選択的に溶融させることができる。その結果、単結晶シリコンゲルマニウム（ＳｉＧｅ）領域２１１及び多結晶Ｇｅ膜２１２が形成される。また、レーザーアニールにより加熱した際に、非晶質Ｇｅ膜２０９及び非晶質Ｓｉ領域２１０に注入されたＢ原子が熱拡散するので、単結晶ＳｉＧｅ領域２１１の下に第２のｐ＋拡散層２１３が形成される。
【００３５】
次に、図２（ｅ）に示されるように、硫酸過水等の薬液を用いてエッチングすることによって、多結晶Ｇｅ膜２１２を溶解し、選択的に除去する。さらに、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）２０５を除去する。
【００３６】
次に、図２（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜２０４の表面及び単結晶ＳｉＧｅ領域２１１とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜２１４を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜２１４を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。
【００３７】
続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例２に係る半導体装置が完成する。
【００３８】
実施例２によれば、実施例１に比べて、単結晶ＳｉＧｅ領域２１１をＳｉ基板１０１の深い層まで形成できるので、半導体装置における接合リーク不良の発生やゲートリーク不良の発生をより効果的に回避することができる。
【実施例３】
【００３９】
次に、図３（ａ）〜（ｆ）を参照して本発明の実施例３を説明する。図３（ａ）〜（ｆ）は、本発明の実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２では、非晶質又は多結晶のゲルマニウム（Ｇｅ）膜を堆積させた後にＧｅイオンを注入したのに対して、実施例３では、Ｇｅ膜を堆積させる前にシリコン（Ｓｉ）のリセスを形成し、続いて、Ｇｅ膜を堆積させ、Ｇｅイオンを注入する。なお、図３（ａ）については図１（ａ）と同様であるため、説明を省略する。
【００４０】
図３（ａ）に示される工程が完了した後、図３（ｂ）に示されるように、ＳｉＮ側壁３０６、第１のｐ＋拡散層（ソース・ドレイン・エクステンション領域）３０７及びＳｉＯ２側壁３０８を実施例１と形成する。なお、これらを形成する工程については実施例１（図１（ｂ）参照）と同様である。続いて、等方性エッチング技術を用いて、露出したＳｉ基板３０１の表面のソース・ドレイン・コンタクト領域にＳｉのリセス領域３０９を形成する。
【００４１】
次に、図３（ｃ）に示されるように、化学的気相成長（ＣＶＤ）技術を用いて、半導体基板の全面に非晶質又は多結晶のＧｅ膜を堆積させ、イオン注入技術を用いて、半導体基板の全面にＧｅイオンを注入する。その結果、堆積したＧｅ膜は非晶質Ｇｅ膜３１０となる。また、非晶質Ｇｅ膜３１０に接することとなったＳｉ基板３０１の表面は非晶質Ｓｉ領域３１１となる。イオン注入エネルギーは４０〜５０ｋｅＶ、ドーズ量は１×１０１５／ｃｍ２である。実施例３では、Ｓｉのリセス領域３０９を形成するので、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１が実施例２より深い層に形成される。続いて、イオン注入技術を用いて、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１にボロン（Ｂ）イオンを注入する。
【００４２】
次に、図３（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。照射された赤外線レーザーによって生じる熱は、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１に集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１を選択的に溶融させることができる。その結果、単結晶シリコンゲルマニウム（ＳｉＧｅ）領域３１２及び多結晶Ｇｅ膜３１３が形成される。また、レーザーアニールにより加熱した際に、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１に注入されたＢイオンが熱拡散するので、単結晶ＳｉＧｅ領域３１３の下に第２のｐ＋拡散層３１４が形成される。実施例３では、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１が実施例２より深い層に形成されるので、単結晶ＳｉＧｅ領域３１２及び第２のｐ＋拡散層３１４も実施例２より深い層に形成される。
【００４３】
次に、図３（ｅ）に示されるように、硫酸過水等の薬液を用いてエッチングすることによって、多結晶Ｇｅ膜３１３を溶解し、選択的に除去する。さらに、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）３０５を除去する。
【００４４】
次に、図３（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜３０４の表面及び単結晶ＳｉＧｅ領域３１２とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜３１５を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜３１５を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。
【００４５】
続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例３に係る半導体装置が完成する。
【００４６】
実施例３によれば、任意の深さを有するＳｉのリセス領域３０９を形成するので、単結晶ＳｉＧｅ領域３１２の深さ及び表面の位置、並びに多結晶Ｓｉ膜３０４の端部から単結晶ＳｉＧｅ領域３１２までの距離等を、Ｓｉのリセス領域３０９の深さに応じて制御することができる。
【実施例４】
【００４７】
次に、図４（ａ）〜（ｆ）を参照して本発明の実施例４を説明する。図４（ａ）〜（ｆ）は、本発明の実施例４に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１〜３では、ゲルマニウム（Ｇｅ）膜を化学的気相成長（ＣＶＤ）技術を用いて堆積させたが、実施例４では、選択エピタキシャル成長技術を用いて堆積させる。なお、図４（ａ）、（ｂ）については図１（ａ）、（ｂ）と同様であるため、説明を省略する。
【００４８】
図４（ａ）及び（ｂ）に示される工程が完了した後、図４（ｃ）に示されるように、選択エピタキシャル成長技術を用いて、露出したシリコン（Ｓｉ）基板４０１の表面に単結晶Ｇｅ領域を形成する。続いて、イオン注入技術を用いて、半導体基板の全面にＧｅイオンを注入する。その結果、単結晶Ｇｅ領域及びＳｉ基板４０１の表面は非晶質化し、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０となる。続いて、イオン注入技術を用いて、半導体基板の全面にボロン（Ｂ）イオンを注入する。その結果、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０に不純物が導入される。
【００４９】
次に、図４（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。照射された赤外線レーザーによって生じる熱は、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０に集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０を選択的に溶融させることができる。その結果、単結晶シリコンゲルマニウム（ＳｉＧｅ）領域４１１が形成される。また、レーザーアニールにより加熱した際に、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０に注入されたＢイオンが熱拡散するので、単結晶ＳｉＧｅ領域４１１の下に第２のｐ＋拡散層４１２が形成される。
【００５０】
次に、図４（ｅ）に示されるように、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）４０５を除去する。
【００５１】
次に、図４（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜４０４の表面及び単結晶ＳｉＧｅ領域４１１とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜４１３を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜４１３を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。
【００５２】
続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例４に係る半導体装置が完成する。
【００５３】
実施例４によれば、選択エピタキシャル成長技術を用いてゲルマニウム（Ｇｅ）膜を体積させる場合にも、実施例１〜３と同様の効果を達成することができる。
【実施例５】
【００５４】
次に、図５（ａ）〜（ｆ）を参照して本発明の実施例５を説明する。図５（ａ）〜（ｆ）は、本発明の実施例５に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３では、シリコン（Ｓｉ）のリセス領域を形成した後のゲルマニウム（Ｇｅ）膜の堆積方法として化学的気相成長（ＣＶＤ）技術を用いたが、実施例５では、選択エピタキシャル成長技術によって形成する。なお、図５（ａ）、（ｂ）については図１（ａ）、（ｂ）と同様であるため、説明を省略する。
【００５５】
図５（ａ）及び（ｂ）に示される工程が完了した後、図５（ｃ）に示されるように、異方性エッチング（例えば、ＲＩＥ）技術及び等方性エッチング（例えば、ＣＤＥ）技術の少なくとも一方を用いて、露出したＳｉ基板５０１の表面のソース・ドレイン・コンタクト領域にＳｉのリセス領域５０９を形成する。
【００５６】
次に、図５（ｄ）に示されるように、ＣＶＤ技術を用いてボロン（Ｂ）等の不純物が添加されたシリコンゲルマニウム（ＳｉＧｅ）層を選択エピタキシャル成長させることによって、ｐ＋ＳｉＧｅ領域５１０を形成する。ｐ＋ＳｉＧｅ領域５１０中のＧｅ濃度は１０〜３０ａｔｍ％である。続いて、非晶質Ｓｉ膜５１１を堆積させる。このとき、素子分離絶縁膜５０２に接するｐ＋ＳｉＧｅ領域５１０は、ファセットが発生するために極端に薄くなる。
【００５７】
次に、拡散炉を用いた６００℃・１時間の熱処理のような低温長時間の熱処理又はＲＴＡ装置を用いた１０００℃・１０秒のような高温短時間の熱処理技術を用いて非晶質Ｓｉ膜５１１をアニールすることで、固相エピタキシャル成長により選択的に単結晶Ｓｉを形成する。続いて、未結晶化部分をケミカルドライエッチング技術又は薬液等を用いて選択的に除去する。その結果、図５（ｅ）に示されるように、堆積した非晶質Ｓｉ膜５１１は単結晶Ｓｉ膜５１２となる。このとき、形成される単結晶Ｓｉ膜５１２の膜厚は、素子分離絶縁膜５０２の端部及びシリコン酸化膜（ＳｉＯ２）側壁５０８の端部が他の部分に比べて厚い。
【００５８】
次に、図５（ｆ）に示されるように、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）５０５を除去する。続いて、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜５０４の表面及び単結晶Ｓｉ膜５１２に含まれるＳｉ、並びにＳｉＧｅ領域５１０の表面に含まれるＳｉＧｅとＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜５１３を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜５１３を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。このとき、素子分離絶縁膜５０２の端部には未反応の単結晶Ｓｉ５１２ａが残存し、ＳｉＯ２側壁５０８の端部には未反応の単結晶Ｓｉ５１２ｂが残存する。
【００５９】
続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例５に係る半導体装置が完成する。
【００６０】
実施例５によれば、素子分離絶縁膜５０２又はゲート電極に近接した部分で最も厚い単結晶Ｓｉ領域５１２を形成するので、未反応の単結晶Ｓｉ５１２ａ及びｂが残存し、ＮｉｘＳｉ膜５１４の形成工程において用いられたＮｉがＳｉ基板５０１に突出することを防ぐことができる。
【実施例６】
【００６１】
図６（ａ）〜（ｆ）を参照して本発明の実施例６を説明する。実施例６は、実施例５の変形例である。
【００６２】
はじめに、図６（ａ）に示されるように、通常のＭＯＳＦＥＴの製造方法に従い、Ｓｉ基板６０１上に素子分離絶縁膜６０２を形成する。続いて、Ｓｉ基板６０１上にゲート絶縁膜６０３を介して多結晶Ｓｉ膜６０４からなるゲート電極を形成する。ここで、ゲート電極上には、酸化膜や窒化膜などの絶縁膜６０５が積層形成されている。続いて、ＳｉＮ側壁６０６及び酸化膜や窒化膜などの絶縁膜からなるサイドウォールスペーサ６０７を形成した後、ＲＩＥなどによりソース・ドレイン領域を掘り下げることによってＳｉのリセス領域６０８を形成する。
【００６３】
次に、図６（ｂ）に示されるように、選択ＣＶＤ技術を用いて、エピタキシャルＳｉＧｅ膜６１０をＳｉのリセス領域６０８に埋め込んで形成する。
【００６４】
次に、図６（ｃ）に示されるように、絶縁膜６０５及びサイドウォールスペーサ６０７を除去する。続いて、イオン注入技術を用いてソース・ドレイン・エクステンション拡散層６１１を形成した後に最終スペーサ６１２を形成し、イオン注入技術を用いて深いソース・ドレイン拡散層６１３を形成し、不純物の活性化のためのＲＴＡ処理を行う。
【００６５】
次に、図６（ｄ）に示されるように、非晶質Ｓｉ膜６１４を全面に堆積する。例えば、ＬＰＣＶＤ法によりＳｉＨ４ガスを用いて６００℃以下で成膜する。
【００６６】
次に、固相成長法を用いて、ソース・ドレイン領域上にのみ単結晶Ｓｉ膜６１５を形成する。この時、ゲート電極上及び素子分離絶縁膜６０２上には多結晶Ｓｉが形成されるが、これらは、単結晶Ｓｉ／多結晶Ｓｉでの選択比がとれる選択的エッチング技術を用いて、多結晶Ｓｉ部分のみを選択的に除去する。結果として、図６（ｅ）に示される形状が得られる。
【００６７】
次に、図６（ｆ）に示すように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、単結晶Ｓｉ膜６１５に含まれるＳｉ及びエピタキシャルＳｉＧｅ膜６１０の表面に含まれるＳｉＧｅとＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜６１６を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜６１６を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。
【００６８】
続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例６に係る半導体装置が完成する。
【００６９】
なお、図６（ｃ）の断面において、深いソース・ドレイン拡散層６１３の底面をエピタキシャルＳｉＧｅ膜６１０の表面の凸形状を反映した形状に形成することも可能である。
【００７０】
実施例６によれば、最終スペーサ６１２を形成した後に、エピタキシャルＳｉＧｅ膜６１０上に単結晶Ｓｉ膜６１５を形成するので、最終スペーサ６１２の端のシリコン領域にエピタキシャルＳｉＧｅ膜６１０を設けることができる。これにより、Ｎｉのシリサイド反応が最終スペーサ６１２の下まで潜り込むことがなく、接合リーク不良やゲートリーク不良を防ぐことができる。
【実施例７】
【００７１】
上述の実施例では、シリサイド形成用の金属としてニッケル（Ｎｉ）を用いる例について説明したが、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）又は希土類金属を用いても良い。
【００７２】
また、非晶質シリコン（Ｓｉ）領域を形成するために注入するイオンとしてゲルマニウム（Ｇｅ）イオンを用いる例について説明したが、Ｓｉイオン、ＢＦ２イオン又はＡｒやＸｅなどの希ガスイオンを用いても良い。
【００７３】
また、上述の実施例では、ｐＭＯＳＦＥＴチャネル領域に歪みを加えるために、ソース・ドレイン領域にシリコンゲルマニウム（ＳｉＧｅ）を埋め込む場合について説明したが、ｎＭＯＳＦＥＴチャネル領域に歪みを加えるために、ソース・ドレイン領域に炭素（Ｃ）添加Ｓｉ（Ｓｉ：Ｃ）を埋め込んでも良い。
【図面の簡単な説明】
【００７４】
【図１】（ａ）〜（ｆ）は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。
【図２】（ａ）〜（ｆ）は、本発明の実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。
【図３】（ａ）〜（ｆ）は、本発明の実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。
【図４】（ａ）〜（ｆ）は、本発明の実施例４に係る半導体装置の製造方法の各工程を示す工程断面図である。
【図５】（ａ）〜（ｆ）は、本発明の実施例５に係る半導体装置の製造方法の各工程を示す工程断面図である。
【図６】（ａ）〜（ｆ）は、本発明の実施例６に係る半導体装置の製造方法の各工程を示す工程断面図である。
【図７】（ａ）は、従来の半導体装置の製造方法により製造される半導体装置の断面図であり、（ｂ）及び（ｃ）は、シリサイド膜がＳｉ基板側に突出する現象を示す模式図である。
【符号の説明】
【００７５】
１０１、２０１、３０１、４０１、５０１、６０１  Ｓｉ基板
１０２、２０２、３０２、４０２、５０２、６０２  素子分離絶縁膜
１０３、２０３、３０３、４０３、５０３、６０３  ゲート絶縁膜
１０４、２０４、３０４、４０４、５０４、６０４  多結晶Ｓｉ膜
１０５、２０５、３０５、４０５、５０５  ＳｉＮ膜
１０６、２０６、３０６、４０６、５０６、６０６  ＳｉＮ側壁
１０７、２０７、３０７、４０７、５０７  第１のｐ＋拡散層
１０８、２０８、３０８、４０８、５０８  ＳｉＯ２側壁
１０９  Ｇｅ膜
１１０、２１１、３１２、４１１  単結晶ＳｉＧｅ領域
１１１、２１２、３１３  多結晶Ｇｅ膜
１１２、２１３、３１４、４１２  第２のｐ＋拡散層
１１３、５１０  ｐ＋ＳｉＧｅ領域
１１４、２１４、３１５、４１３、５１３、６１６  ＮｉｘＳｉ膜
２０９、３１０  非晶質Ｇｅ膜
２１０、３１１、４１０  非晶質Ｓｉ領域
３０９、５０９、６０８  Ｓｉのリセス領域
４０９  非晶質Ｇｅ領域
５１１、６１４  非晶質Ｓｉ膜
５１２、６１５  単結晶Ｓｉ膜
５１２ａ、ｂ  単結晶Ｓｉ
６０５  絶縁膜
６０７  サイドウォールスペーサ
６１０  エピタキシャルＳｉＧｅ膜
６１１  拡散層
６１２  最終スペーサ
６１３  深いソース・ドレイン拡散層
【図１】
2009016483.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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