(57)【要約】【課題】大きな入力電圧において出力信号の歪が少く、かつ高速動作が可能なこと。【解決手段】ベース端子に入力信号が印加されると共にコレクタ端子が出力端とされる一対の第１エミッタフォロワ・トランジスタと、ベース端子が第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタと、ベース端子が第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の増幅トランジスタと、一端が増幅トランジスタのエミッタ端子にそれぞれ接続される一対のエミッタ抵抗と、該エミッタ抵抗の他端に共通接続される第１バイアス電流設定回路と、第２エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２バイアス電流設定回路とを具備する。【選択図】図２
2009060440.tif 000002
【特許請求の範囲】
【請求項１】
ベース端子に入力信号が印加されると共にコレクタ端子が出力端とされる一対の第１エミッタフォロワ・トランジスタと、
ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタと、
ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の増幅トランジスタと、
一端が前記一対の増幅トランジスタのエミッタ端子にそれぞれ接続される一対のエミッタ抵抗と、
該一対のエミッタ抵抗の他端に共通接続される第１バイアス電流設定回路と、
前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２バイアス電流設定回路と
を具備することを特徴とする差動増幅器。
【請求項２】
ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、
ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタと、
ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタと、
一端が前記一対の第１増幅トランジスタのエミッタ端子にそれぞれ接続される一対の第１エミッタ抵抗と、
該一対の第１エミッタ抵抗の他端に共通接続される第１バイアス電流設定回路と、
前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２バイアス電流設定回路と、
ベース端子が前記一対の第１増幅トランジスタのベース端子にそれぞれ接続され、コレクタ端子が出力端とされた一対の第２増幅トランジスタと、
一端が前記一対の第２増幅トランジスタのエミッタ端子にそれぞれ接続された一対の第２エミッタ抵抗と、
該一対の第２エミッタ抵抗の他端に共通接続された第３バイアス電流設定回路と
を具備することを特徴とする差動増幅器。
【請求項３】
第３バイアス電流設定回路が設定する第３バイアス電流を第１バイアス電流設定回路が設定する第１バイアス電流のｋ倍（ｋ：任意定数）とする場合、第２増幅トランジスタの大きさは第１増幅トランジスタの大きさのｋ倍、かつ、第２エミッタ抵抗の抵抗値は第１エミッタ抵抗の抵抗値の１／ｋ倍とされることを特徴とする請求項２記載の差動増幅器。
【請求項４】
前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子に、第１増幅トランジスタのベース電圧あるいは第１増幅トランジスタ及び第２増幅トランジスタのベース電圧を低下させる抵抗器、ダイオードあるいは定電圧ダイオードのうちの何れか１つあるいは複数の直列回路を設けることを特徴とする請求項１〜３のいずれか一項に記載の差動増幅器。
【請求項５】
第１エミッタフォロワ・トランジスタ及び増幅トランジスタとしてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用い、第１エミッタフォロワ・トランジスタ及び第１、第２増幅トランジスタとしてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用い、あるいは第２エミッタフォロワ・トランジスタとしてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用いることを特徴とする請求項１または２に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の入力信号の差分を増幅する差動増幅器に関する。
【背景技術】
【０００２】
下記特許文献１の図３には、非直線性誤差を抑えた差動増幅器が開示されている。すなわち、この差動増幅器は、一対のエミッタフォロワ・トランジスタ１１，１２のエミッタ端子に一対の増幅トランジスタ１，２をたすきがけ接続し、当該一対の増幅トランジスタ１，２のエミッタ端子にエミッタ抵抗３，４をそれぞれ接続し、上記一対のエミッタフォロワ・トランジスタ１１，１２のコレクタ端子を出力端（オープンコレクタ出力）としたものである。
このように構成された差動増幅器は、出力電流（Ｉout1−Ｉout2）を示す式が下式（１）に示されるように構成素子であるトランジスタの非直線性に関する項を含まないので、広い入力電圧（Ｖin1−Ｖin2）の範囲に亘り直線性に優れた差動増幅器となる。なお、式（１）において、ＲEは上記エミッタ抵抗の抵抗値である。
Ｉout1−Ｉout2＝（Ｖin1−Ｖin2）／ＲE                        （１）
また、この特許文献１の図５には、増幅トランジスタ１，２等からなる差動増幅回路及び４つのカレントミラー回路２１〜２４からなる電力伝達回路（信号伝達回路）を設けることにより、上記差動増幅器の欠点を解消する差動増幅器が開示されている。
【特許文献１】特開２０００−２６１２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１の図３に記載された従来の差動増幅器では、一対の増幅トランジスタ１，２のエミッタ-コレクタ間電圧ＶCEが、入力電圧が印加されない状態において増幅トランジスタ１，２のベース-エミッタ間電圧ＶBEに設定されているので、入力電圧が印加された場合に増幅トランジスタ１，２が容易に飽和してしまう。すなわち、上記従来の差動増幅器は、入力電圧が大きくなると出力信号が歪み易いという問題がある。
また、特許文献１の図５に記載された従来の差動増幅器は、上記問題を解決するものであるが、電力伝達回路の構成が複雑で信号の伝播経路が長いために高速動作を実現することができないという問題がある。
【０００４】
本発明は、上述した事情に鑑みてなされたものであり、大振幅の入力電圧において出力信号の歪が少ないと共に高速動作が可能な差動増幅器を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明では、第１の解決手段として、ベース端子に入力信号が印加されると共にコレクタ端子が出力端とされる一対の第１エミッタフォロワ・トランジスタと、ベース端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタと、ベース端子が一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の増幅トランジスタと、一端が一対の増幅トランジスタのエミッタ端子にそれぞれ接続される一対のエミッタ抵抗と、該一対のエミッタ抵抗の他端に共通接続される第１バイアス電流設定回路と、一対の第２エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２バイアス電流設定回路とを具備する、という手段を採用する。
第２の解決手段として、ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、ベース端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタと、ベース端子が一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタと、一端が一対の第１増幅トランジスタのエミッタ端子にそれぞれ接続される一対の第１エミッタ抵抗と、該一対の第１エミッタ抵抗の他端に共通接続される第１バイアス電流設定回路と、一対の第２エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２バイアス電流設定回路と、ベース端子が一対の第１増幅トランジスタのベース端子にそれぞれ接続され、コレクタ端子が出力端とされた一対の第２増幅トランジスタと、一端が一対の第２増幅トランジスタのエミッタ端子にそれぞれ接続された一対の第２エミッタ抵抗と、該一対の第２エミッタ抵抗の他端に共通接続された第３バイアス電流設定回路とを具備する、という手段を採用する。
第３の解決手段として、上記第３の解決手段において、第３バイアス電流設定回路が設定する第３バイアス電流を第１バイアス電流設定回路が設定する第１バイアス電流のｋ倍（ｋ：任意定数）とする場合、第２増幅トランジスタの大きさは第１増幅トランジスタの大きさのｋ倍、かつ、第２エミッタ抵抗の抵抗値は第１エミッタ抵抗の抵抗値の１／ｋ倍とする、という手段を採用する。
第４の解決手段として、上記第１〜第３のいずれかの解決手段において、一対の第２エミッタフォロワ・トランジスタのエミッタ端子に、第１増幅トランジスタのベース電圧あるいは第１増幅トランジスタ及び第２増幅トランジスタのベース電圧を低下させる抵抗器、ダイオードあるいは定電圧ダイオードのうちの何れか１つあるいは複数の直列回路を設ける、という手段を採用する。
第５の解決手段として、上記第１または第２の解決手段において、第１エミッタフォロワ・トランジスタ及び増幅トランジスタとしてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用い、第１エミッタフォロワ・トランジスタ及び第１、第２増幅トランジスタとしてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用い、あるいは第２エミッタフォロワ・トランジスタとしてバイポーラトランジスタに代えてＭＯＳ−ＦＥＴを用いる、という手段を採用する。
【発明の効果】
【０００６】
本発明によれば、従来のように一対のエミッタフォロワ・トランジスタのエミッタ端子に一対の増幅トランジスタのベース端子を直接接続するのではなく、ベース端子が第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続された第２エミッタフォロワ・トランジスタのエミッタ端子に増幅トランジスタあるいは第１増幅トランジスタのベース端子を接続するようにしたので、増幅トランジスタあるいは第１増幅トランジスタのエミッタ-コレクタ間電圧は、入力電圧が印加されない状態において第２エミッタフォロワ・トランジスタのベース-エミッタ間電圧に増幅トランジスタあるいは第１増幅トランジスタのベース-エミッタ間電圧を加えたものとなり、よって大きな入力電圧において出力信号の歪が少ないと共に、エミッタ-コレクタ間電圧を増大させるための構成が簡単であり信号経路が短いので高速動作が可能である。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る差動増幅器Ａの回路図である。この差動増幅器Ａは、図示するように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対のエミッタ抵抗ＲE1，ＲE2、第1定電流源ＣＳ0（第１バイアス電流設定回路）及び一対の第２定電流源ＣＳ1，ＣＳ2（第２バイアス電流設定回路）から構成されている。
【０００８】
一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のうち、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子は、本差動増幅器Ａの一方の入力端であり、一方の入力信号Ｖin1が入力され、他方の第１エミッタフォロワ・トランジスタＱ2のベース端子は、外付けされるコレクタ抵抗（図示略）に応じた一方の出力電圧Ｖout1が取り出される本差動増幅器Ａの他方の入力端であり、他方の入力信号Ｖin2が入力される。
【０００９】
また、一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ端子は、本差動増幅器Ａの一方の出力端であり、他方の第１エミッタフォロワ・トランジスタＱ2のコレクタ端子は、外付けされるコレクタ抵抗（図示略）に応じた他方の出力電圧Ｖout2が取り出される本差動増幅器Ａの他方の出力端である。また、一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子には、他方の増幅トランジスタＱ4のコレクタ端子及び一方の第２エミッタフォロワ・トランジスタＱ5のベース端子が接続され、他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子には、一方の増幅トランジスタＱ3のコレクタ端子及び他方の第２エミッタフォロワ・トランジスタＱ6のベース端子が接続されている。
【００１０】
一方の増幅トランジスタＱ3のベース端子には、一方の第２エミッタフォロワ・トランジスタＱ5のエミッタ端子及び一方の第２定電流源ＣＳ1の正極端が接続され、他方の増幅トランジスタＱ4のベース端子には、他方の第２エミッタフォロワ・トランジスタＱ6のエミッタ端子及び他方の第２定電流源ＣＳ2の正極端が接続されている。また、一方の増幅トランジスタＱ3のエミッタ端子には、一方のエミッタ抵抗ＲE1の一端が接続され、他方の増幅トランジスタＱ4のエミッタ端子には、他方のエミッタ抵抗ＲE2の一端が接続されている。
【００１１】
また、一対のエミッタ抵抗ＲE1，ＲE2の他端には、第1定電流源ＣＳ0の正極端が共通接続されている。この第1定電流源ＣＳ0は、第１バイアス電流としての電流値Ｉ0を外部回路に流す定電流源である。第1定電流源ＣＳ0及び一対の第２定電流源ＣＳ1，ＣＳ2の負極端はそれぞれ接地され、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ端子はそれぞれ電源Ｖccに接続されている。一対の第２定電流源ＣＳ1，ＣＳ2のうち、一方の第２定電流源ＣＳ1は、第２エミッタフォロワ・トランジスタＱ5のバイアス電流を電流値Ｉ1に設定する定電流源であり、他方の第２定電流源ＣＳ2は、第２エミッタフォロワ・トランジスタＱ6のバイアス電流を電流値Ｉ2に設定する定電流源である。
【００１２】
このような本差動増幅器Ａは、シリコン基板上に集積回路として構成されるものであり、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の増幅トランジスタＱ3，Ｑ4及び一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6は、各々の対が同一特性を有すると共に、対をなすエミッタ抵抗ＲE1，ＲE2は同一抵抗値を有する。一対の増幅トランジスタＱ3，Ｑ4のバイアス電流は、第1定電流源ＣＳ0が設定する第１バイアス電流の電流値Ｉ0の半分、つまりＩ0／２に設定される。
【００１３】
上述した一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の増幅トランジスタＱ3，Ｑ4及び一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6は、図示するように全てＮＰＮトランジスタ（バイポーラトランジスタ）としてシリコン基板上に構成されている。
【００１４】
次に、このように構成された本差動増幅器Ａの動作について詳しく説明する。
本差動増幅器Ａは、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のベースバイアス電圧が外付け回路によって適宜設定される。そして、このようなベースバイアスの設定状態において、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のベース端子にそれぞれ入力される入力信号Ｖin1，Ｖin2（差動入力信号）は、第１エミッタフォロワ・トランジスタＱ1，Ｑ2によってバッファリングされてエミッタ端子に出力される。そして、このような第１エミッタフォロワ・トランジスタＱ1，Ｑ2の出力信号は、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース端子に入力され、再度バッファリングされて、当該一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子を介して一対の増幅トランジスタＱ3，Ｑ4のベース端子にそれぞれ入力される。
【００１５】
そして、一対の増幅トランジスタＱ3，Ｑ4の入力信号は、エミッタ抵抗ＲE1，ＲE2の抵抗値と第１エミッタフォロワ・トランジスタＱ1，Ｑ2のコレクタ端子にそれぞれ外付けされるコレクタ抵抗の抵抗値によって略設定される増幅度で増幅され、第１エミッタフォロワ・トランジスタＱ1，Ｑ2のコレクタ端子に本差動増幅器Ａの出力信号として取り出される。
【００１６】
つまり、一方の入力信号Ｖin1は、一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた後、他方の入力信号Ｖin2が入力される他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子にコレクタ端子が接続された一方の増幅トランジスタＱ3のベース端子に入力される。また、他方の入力信号Ｖin2は、他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた後、上記一方の入力信号Ｖin1が入力される一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子にコレクタ端子が接続された他方の増幅トランジスタＱ4のベース端子に入力される。
【００１７】
この結果、一方の増幅トランジスタＱ3は、ベース端子に一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた一方の入力信号Ｖin1が入力されると共に、コレクタ電流を他方の第１エミッタフォロワ・トランジスタＱ2の動作電流として与えることにより当該他方の第１エミッタフォロワ・トランジスタＱ2に一方の増幅トランジスタＱ3と同一の歪みを生じさせる。
また、他方の増幅トランジスタＱ4は、ベース端子に他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた他方の入力信号Ｖin2が入力されると共に、コレクタ電流を一方の第１エミッタフォロワ・トランジスタＱ1の動作電流として与えることにより当該一方の第１エミッタフォロワ・トランジスタＱ1に他方の増幅トランジスタＱ4と同一の歪みを生じさせる。
ここで、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2に生じる歪みは、一対の増幅トランジスタＱ3，Ｑ4で生じる歪みを打ち消す向きに働く。
【００１８】
したがって、このような本差動増幅器Ａは、上述した特許文献１の図３に記載された従来の差動増幅器と同様に、一対の増幅トランジスタＱ3，Ｑ4の各出力電流Ｉout1，Ｉout2の差分（Ｉout1−Ｉout2）を示す式が一対の増幅トランジスタＱ3，Ｑ4の非直線性（つまり、ベース-エミッタ間電圧）に関する項を含まないので、入力電圧Ｖin1，Ｖin2の差分（Ｖin1−Ｖin2）の広い範囲に亘り直線性に優れ非直線性誤差が極めて小さい差動増幅器となる。
【００１９】
また、無信号、すなわち入力電圧Ｖin1，Ｖin2が同電位のときの一対の増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧は、当該一対の増幅トランジスタＱ3，Ｑ4のベース-エミッタ間電圧に、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース-エミッタ間電圧を加算した電圧となる。
【００２０】
したがって、本差動増幅器Ａによれば、一対の増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧を従来よりも増大させることが可能であり、よって大きな入力電圧において一対の増幅トランジスタＱ3，Ｑ4が飽和することなく性能を維持することができる。
また、このような一対の増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧の増加は一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の挿入によって実現されるので、本差動増幅器Ａによれば、エミッタ-コレクタ間電圧の増加に関する回路構成が簡単であり信号経路が短いので高速動作が可能である。
【００２１】
〔第２実施形態〕
図２は、第２実施形態に係る差動増幅器Ｂの回路図である。
この差動増幅器Ｂは、図示するように第１実施形態の差動増幅器Ａにおける出力構成に変更を加えたものであり、基本的な構成は第１実施形態の差動増幅器Ａと同様である。図２では、図１と同様な回路素子には同一符号を付し、また以下の説明では、本差動増幅器Ｂの第１実施形態の差動増幅器Ａに対する相違点を主に説明する。
【００２２】
図２に示すように、本差動増幅器Ｂは、差動増幅器Ａとは異なり、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のコレクタ端子を出力端とせず電源Ｖccに接続すると共に、新たに付加した一対の第２増幅トランジスタＱ7，Ｑ8のベース端子を一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子にそれぞれ接続し、一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ端子を本差動増幅器Ｂの一対の出力端とするものである。当該一対の第２増幅トランジスタＱ7，Ｑ8は、図示するように、他の各トランジスタＱ1〜Ｑ6と同様にＮＰＮトランジスタ（バイポーラトランジスタ）である。
【００２３】
また、一対の第２増幅トランジスタＱ7，Ｑ8のうち、一方の第２増幅トランジスタＱ7のエミッタ端子には、一方の第２エミッタ抵抗ＲE3の一端が、また他方の第２増幅トランジスタＱ8のエミッタ端子には、他方の第２エミッタ抵抗ＲE4の一端がそれぞれ接続されている。また、上記一対の第２エミッタ抵抗ＲE3，ＲE4の他端には、負極端が接地された第３定電流源ＣＳ3（第３バイアス電流設定回路）の正極端が接続されている。
【００２４】
ここで、上記第３定電流源ＣＳ3が第３バイアス電流として設定する電流値Ｉ3は、第1定電流源ＣＳ0が第１バイアス電流として設定する電流値Ｉ0のｋ倍（ｋ：任意定数）に設定されており、またこれに伴なって一対の第２増幅トランジスタＱ7，Ｑ8の素子サイズは、電流密度が一対の増幅トランジスタＱ3，Ｑ4（本差動増幅器Ｂにおいては一対の第１増幅トランジスタ）と同等となるように、当該一対の第１増幅トランジスタＱ3，Ｑ4の素子サイズのｋ倍に設定され、また一対の第２エミッタ抵抗ＲE3，ＲE4の抵抗値は、一対のエミッタ抵抗ＲE1，ＲE2（本差動増幅器Ｂにおいては一対の第１エミッタ抵抗）の電圧降下と同等となるように、当該一対の第１エミッタ抵抗ＲE1，ＲE2の抵抗値の１／ｋ倍に設定されている。
【００２５】
次に、このように構成された本差動増幅器Ｂの動作について詳しく説明する。
本差動増幅器Ｂの一対の第２増幅トランジスタＱ7，Ｑ8のベース端子は、第１実施形態の差動増幅器Ａの一対の増幅トランジスタＱ3，Ｑ4、つまり本差動増幅器Ｂの一対の第１増幅トランジスタＱ3，Ｑ4と同様に一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子にそれぞれ接続されており、一対の第１増幅トランジスタＱ3，Ｑ4で生じる歪みと一対の第２増幅トランジスタＱ7，Ｑ8で生じる歪みとは同一であり、ともに一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2で生じる歪みによって打ち消されるので、第１実施形態の差動増幅器Ａと同様に、入力電圧Ｖin1，Ｖin2の差分（Ｖin1−Ｖin2）の広い範囲に亘り直線性に優れ非直線性誤差が極めて小さい差動増幅器となる。
【００２６】
また、無信号時における一対の第１増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧は、第１実施形態における一対の増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧と同様であり、一対の第１増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧に一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ-コレクタ間電圧を加算した電圧となる。このため、一対の第１増幅トランジスタＱ3，Ｑ4が飽和せずに動作できる入力電圧Ｖin1，Ｖin2の範囲は、第１実施形態と同等である。
【００２７】
このような一対の第１増幅トランジスタＱ3，Ｑ4のエミッタ-コレクタ間電圧の増加は、第１実施形態と同様に、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の挿入によって実現されるので、本差動増幅器Ｂによれば、エミッタ-コレクタ間電圧の増加に関する回路構成が簡単であり、信号経路が短いので、高速動作が可能である。
【００２８】
さらに、本差動増幅器Ｂでは、一対の第２増幅トランジスタＱ7，Ｑ8のベースバイアス電位は、第１実施形態で出力を取り出している一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のベースバイアス電位に対して概ね２個のトランジスタのベース−エミッタ電圧だけ低電位となるため、第１実施形態と同電圧の電源を使用した場合に、一対の第２増幅トランジスタＱ7，Ｑ8が飽和せずに出力できる信号振幅を大きくすることができる。すなわち、本差動増幅器Ｂは、一定の出力振幅を得るために必要な電源電圧が第１実施形態よりも小さくなる。
【００２９】
なお、本発明は、上記各実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記各実施形態において、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子に、第１増幅トランジスタＱ3，Ｑ4のベース電圧あるいは当該第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のベース電圧を低下させる抵抗器、ダイオードあるいは定電圧ダイオードのうちの何れか１つあるいは複数の直列回路を設けることにより、第１増幅トランジスタＱ3，Ｑ4のベース電圧あるいは当該第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のベース電圧を調節するようにしても良い。
このような変形例によれば、第１増幅トランジスタＱ3，Ｑ4のベース−コレクタ間電圧を上記各実施形態よりも広げることができるので、入力電圧の範囲をさらに広げることが可能である。
【００３０】
（２）上記第２実施形態において、一対の第２増幅トランジスタＱ7，Ｑ8の電流密度及び一対の第２エミッタ抵抗ＲE3，ＲE4の電圧降下を、一対の第１増幅トランジスタＱ3，Ｑ4の電流密度及び一対の第１エミッタ抵抗ＲE1，ＲE2の電圧降下とそれぞれ等しく設定することにより歪みを低減できることを示したが、各増幅トランジスタＱ3，Ｑ4，Ｑ7，Ｑ8の電流密度または各エミッタ抵抗ＲE1〜ＲE4の電圧降下を微調整することにより歪み特性を微調整することができる。また、上記各増幅トランジスタＱ3，Ｑ4，Ｑ7，Ｑ8の電流密度、各エミッタ抵抗ＲE1〜ＲE4の電圧降下の調整範囲を大きくすることにより歪み特性を付与することが可能であり、他の回路ブロックで生じた歪みを打ち消すことが可能である。
【００３１】
なお、このような歪み特性の調整は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のエミッタ端子間に抵抗器を挿入すること、あるいは一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の素子サイズを第１増幅トランジスタＱ3，Ｑ4の素子サイズと異なるものとすることによっても実現される。
【００３２】
（３）上記各実施形態では、各トランジスタＱ1〜Ｑ8をＮＰＮトランジスタ（バイポーラトランジスタ）として構成したが、各トランジスタＱ1〜Ｑ8をＰＮＰトランジスタあるいはＭＯＳ-ＦＥＴとして構成しても良い。
（４）上記各実施形態では、第１〜第３バイアス電流設定回路として第１〜第３定電流源ＣＳ0〜ＣＳ3を採用したが、各バイアス電流を高精度に設定する必要がない場合には、第１〜第３定電流源ＣＳ0〜ＣＳ3に代えて抵抗器を用いても良い。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係わる差動増幅器Ａの回路図である。
【図２】本発明の第２実施形態に係わる差動増幅器Ｂの回路図である。
【符号の説明】
【００３４】
Ｑ1，Ｑ2…第１エミッタフォロワ・トランジスタ、Ｑ3，Ｑ4…増幅トランジスタ、Ｑ5，Ｑ6…第１エミッタフォロワ・トランジスタ、ＲE1，ＲE2…エミッタ抵抗（第１エミッタ抵抗）、ＣＳ0…第1定電流源（第１バイアス電流設定回路）、ＣＳ1，ＣＳ2…第２定電流源（第２バイアス電流設定回路）、Ｑ7，Ｑ8…第２増幅トランジスタ、ＲE3，ＲE4…第２エミッタ抵抗、ＣＳ3…第３定電流源（第３バイアス電流設定回路）
【図１】
2009060440.tif 000003
【図２】
2009060440.tif 000004