(57)【要約】【課題】  誘電体分離型半導体装置において、高耐圧素子の特性を損なわずにサブミクロン領域の微細ＭＯＳトランジスタを実現する実用化に有効な構造を提案する。【解決手段】  ＳＯＩ基板の活性層に形成された深い分離溝の側壁酸化膜を活性層表面に延在して形成することでゲート用多結晶シリコンの絶対段差を大幅に低減させ微細加工を可能とし、素子分離溝近傍に配置される電極は上記の溝側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜でシリコン表面と分離され、高耐圧素子の絶縁破壊を回避できる。【選択図】図２
2009238980.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の一方の面に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えるＳＯＩ基板を適用した半導体装置において、
前記第２の半導体層の所定の領域に半導体素子が形成される領域と、
該素子形成領域を囲んで形成される素子分離領域と、
該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成される側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとを備え、
上記側壁酸化膜は第２の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜で第２半導体層の主表面と分離されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
該半導体基板の一方の面に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えるＳＯＩ基板を適用した半導体装置において、
前記第２の半導体層の所定の領域に半導体素子が形成される領域と、
該素子形成領域を囲んで形成される素子分離領域と、
該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と該多重溝の側壁から前記第２半導体層と同じ導電型の不純物を熱拡散法で形成した高不純物濃度層と、該多重溝の側壁に形成された不純物濃度層を熱酸化して形成される側壁酸化膜と、
該側壁酸化膜の間を充填する多結晶シリコンとを備え、
上記側壁酸化膜は第２の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜で第２半導体層の主表面と分離されていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
該半導体基板の一方の面に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層を備えるＳＯＩ基板を適用した半導体装置において、
前記第２の半導体層の所定の領域に多結晶シリコンゲート電極を有する半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、
前記半導体素子のそれぞれの電極が前記素子分離領域を超えて配線される場合、前記半導体素子の多結晶シリコンゲート電極の下に設置されている絶縁膜の中で最も厚い部分の膜厚に対して４倍以上の厚みを有する絶縁膜を介して前記半導体素子の電極が配置されていることを特徴とする半導体装置。
【請求項４】
半導体基板と、
該半導体基板の一方の面に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えたＳＯＩ基板を適用した半導体装置において、
前記第２の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、
該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と該側壁酸化膜の間を充填する多結晶シリコンとで構成され、
前記側壁酸化膜は第２の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は、該高耐圧素子に高電圧が印加されても少なくとも２ＭＶ／cm以下の電界強度となる膜厚の絶縁膜を介して前記第２の半導体層の上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のうちの１つの請求項において、
前記素子分離領域近傍の電極配線が設置される絶縁膜の厚さは前記側壁酸化膜厚さの６倍以下であることを特徴とする半導体装置。
【請求項６】
半導体基板と、
該半導体基板の一方の面に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えたＳＯＩ基板を適用した半導体装置において、
前記第２の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域とを具備し、
該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとで構成され、
前記素子分離領域の上を略一様な膜厚の酸化膜で被覆された領域が形成され、素子が形成されるシリコン活性層の主表面と該被覆酸化膜の上面とが略同じ位置にあるＳＴＩ構造を有し、該ＳＴＩ構造に隣接して多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜で前記第２半導体層の主表面と分離されていることを特徴とする半導体装置。
【請求項７】
半導体基板と、
該半導体基板の一方の面に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層を備えたＳＯＩ基板を適用した半導体装置において、
前記第２の半導体層は３０μｍ以上の厚さを有し、該第２半導体層の所定の領域に５００Ｖ以上の定格阻止電圧を持つ高耐圧素子と１.０μｍ以下のゲート電極長を有する微細ＭＯＳとが共存して形成され、
少なくとも該高耐圧素子は閉じた構造の酸化膜によって分離されるインバータ集積回路又は、プリドライバ集積回路を備えことを特徴とする半導体装置。
【請求項８】
素子の活性領域に配置される耐酸化層を形成する工程と、
素子分離領域の深溝を形成する工程と、
深溝の側壁部分に高不純物濃度層を自己整合的に形成する工程と、
前記耐酸化層を選択酸化のマスクとして適用し前記溝側壁およびシリコン表面を酸化する工程と、
その後にゲート酸化膜形成と多結晶シリコンのゲート電極を形成する工程と、
層間絶縁膜を形成する工程と金属電極の配線を形成する工程を経ることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８の半導体装置の製造方法において、
前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの４倍以上の厚さを有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９の半導体装置の製造方法において、
前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの６倍以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間絶縁に誘電体分離構造を用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
モータ制御用の半導体装置ではそれぞれの素子をシリコン酸化膜などの誘電体材料で取り囲み素子間及び素子と基板との間を高電圧で絶縁分離させ、高耐圧素子，大電流出力回路、及び中耐圧，低耐圧のロジック回路が集積化された誘電体分離型の半導体装置が提案されている。
【０００３】
ここで、上記の誘電体分離型半導体装置においてその構成素子の一つである高耐圧ＭＯＳの従来例として特許文献１に開示される断面図を図９に示す。図９において、ＭＯＳの各機能領域は形成される低不純物濃度領域のシリコン活性層１５に形成されている。この中にｎ+型の高不純物濃度のソース領域１２，ゲート電極２，ｐ+型の高不純物濃度のドレイン領域３２，ｐ型不純物領域でチャネルが形成される領域１３、等の機能領域が形成されている。この構成でシリコン支持基板５，第１のシリコン酸化膜６，第２の酸化膜１０５，多結晶シリコン１０４，ｎ+型高不純物濃度領域９を示している。そして、シリコン酸化膜６，１０５により上記ＭＯＳが形成されている低不純物濃度のｎ型のシリコン活性層１５が周囲の半導体領域から電気的に絶縁分離される。ここで、酸化膜５０の上に配置された多結晶シリコン２０１はゲート電極２と同一部材で構成され配線として機能している。
【０００４】
【特許文献１】特願２００６−０６５０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図９に示されている従来のＭＯＳ構造では、多結晶シリコンゲート電極２および２０１の下に配置される酸化膜５０を厚く形成しなければ高耐圧素子として動作できない。この点を以下に述べる。高耐圧ＭＯＳ素子のドレイン領域は低濃度領域のシリコン活性層１５とその周囲を囲むｎ+型の高不純物濃度層９，１１０で構成される。ｎ+型の高不純物濃度層１１０は素子が動作する時点では装置の最も高い電位に上昇する。一方酸化膜を介してその上に配置されるポリシリコン配線２０１はグランド電位から高電圧までそれぞれの電位で動作できなければならない。このためＭＯＳのドレインを構成する高不純物濃度層１１０とその上に配置される多結晶シリコン層とは高電圧が印加されても必要な絶縁耐圧が確保されなければならない。このため酸化膜５０は充分な厚さを有する必要がある。一例として素子の定格阻止電圧が５００Ｖとすれば、５００Ｖの絶縁耐圧を補償するため、その膜厚は少なくとも３μｍより厚い設計となる。
【０００６】
しかし、多結晶シリコンゲート電極の下に配置される酸化膜５０の厚さが数μｍと厚い場合、以下に述べる重大な欠点を有する。ここでｔｐを図中に示す量とし、多結晶シリコンゲート電極が配置される面において再下面と再上面との高さの相違量として定義する。図９の従来構造の場合では、ｔｐはシリコン主表面と酸化膜５０の上面５１との高さの相違量とほぼ一致する。実際の素子ではゲート酸化膜を介して多結晶シリコンゲート電極が設置されるが一般にゲート酸化膜は薄く、７０ｎｍ以下であるためμｍオーダに対して無視できる厚さである。以後の記述においても特にことわらないかぎりゲート酸化膜の厚さの絶縁耐圧への寄与は無いものとしてその厚みは言及しないこととする。
【０００７】
ｔｐは、５００Ｖクラスの高耐圧素子の場合、酸化膜が３μｍ以上となるためその１／２にあたる１.５μｍ以上の段差量である。ｔｐは、多結晶シリコンゲート電極をホトリソ技術で加工形成するときの限界寸法値を決定する重要な因子であり、上記の１.５μｍの段差の場合では、ゲートの最小加工寸法はせいぜい３μｍ程度である。
【０００８】
このように、図９の従来構造では酸化膜が厚くｔｐが大きいため多結晶シリコンゲート電極の最小値が小さく出来ない欠点を有している。図１０は、この欠点を解消するため素子分離溝の側面に形成する酸化膜１０５の厚さｔｕは変えずに酸化膜５０の厚さを薄く形成しようとする改善策を示す。しかし、この改善案にも深刻な問題点があり改善は不十分である。この点を図１１により説明する。図１１は、図１０を実現するための製造方法を示す。ただし溝近傍のみの断面を示しそのほかは省略している。図１１（ａ）に示すように、分離溝の構成を形成した後、図１１（ｂ）に示すように、表面の部分を研磨技術で取り除きシリコン主表面を均一に露出させる。その後局所酸化技術により所定の表面を酸化する。このときの酸化量はｔｐを小さくするためせいぜい０.８μｍ程度の酸化に限られる。上記従来技術の場合、表面を酸化するときすでに溝１００上部には側壁酸化膜が露出しているため、この露出部分では酸化が進まずシリコン表面と溝内の埋め込みポリＳｉ膜のみが酸化されることになり、図１１（ｂ）に示すように溝上部に非常に急峻な鋭利な段差パターンが生じる。従ってこの鋭利な溝上部での段差パターンの影響でその後の多結晶シリコンゲート電極加工ではホトレジ工程でのハレーションの影響とドライエッチングでの過度なオーバエッチ量が余儀なくされ、微細なパターンが消失してゲート寸法の微細化を損なう結果となっている。
【０００９】
以上述べたように多結晶シリコンゲート電極の加工形成時において大きな段差の発生を解決しなければ高耐圧素子と微細なＭＯＳ素子とが共存する半導体装置を提供することは出来ない。そこで、本発明の目的は、微細なＭＯＳ素子と共存できる高耐圧で高信頼な誘電体分離型の半導体装置及びその製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えるＳＯＩ基板を適用した半導体装置において、前記第２の半導体層の所定の領域に半導体素子が形成される領域と、該素子形成領域を囲んで形成される素子分離領域と、該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成される側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとを備え、上記側壁酸化膜は第２の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜で第２半導体層の主表面と分離されていることを特徴とするものである。
【００１２】
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えるＳＯＩ基板を適用した半導体装置において、前記第２の半導体層の所定の領域に半導体素子が形成される領域と、該素子形成領域を囲んで形成される素子分離領域と、該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と該多重溝の側壁から前記第２半導体層と同じ導電型の不純物を熱拡散法で形成した高不純物濃度層と、該多重溝の側壁に形成された不純物濃度層を熱酸化して形成される側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとを備え、上記側壁酸化膜は第２の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜で第２半導体層の主表面と分離されていることを特徴とするものである。
【００１３】
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層を備えるＳＯＩ基板を適用した半導体装置において、前記第２の半導体層の所定の領域に多結晶シリコンゲート電極を有する半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、前記半導体素子のそれぞれの電極が前記素子分離領域を超えて配線される場合、前記半導体素子の多結晶シリコンゲート電極の下に設置されている絶縁膜の中で最も厚い部分の膜厚に対して４倍以上の厚みを有する絶縁膜を介して前記半導体素子の電極が配置されていることを特徴とするものである。
【００１４】
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えたＳＯＩ基板を適用した半導体装置において、前記第２の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と該側壁酸化膜の間を充填する多結晶シリコンとで構成され、前記側壁酸化膜は第２の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は、該高耐圧素子に高電圧が印加されても少なくとも２ＭＶ／cm以下の電界強度となる膜厚の絶縁膜を介して前記第２の半導体層の上に形成されていることを特徴とするものである。
【００１５】
また、本発明による半導体装置は、前記素子分離領域近傍の電極配線が設置される絶縁膜の厚さは前記側壁酸化膜厚さの６倍以下であることを特徴とするものである。
【００１６】
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層とを備えたＳＯＩ基板を適用した半導体装置において、前記第２の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域とを具備し、該素子分離領域は前記第１の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとで構成され、前記素子分離領域の上を略一様な膜厚の酸化膜で被覆された領域が形成され、素子が形成されるシリコン活性層の主表面と該被覆酸化膜の上面とが略同じ位置にあるＳＴＩ構造を有し、該ＳＴＩ構造に隣接して多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜で前記第２半導体層の主表面と分離されていることを特徴とするものである。
【００１７】
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第２の半導体層を備えたＳＯＩ基板を適用した半導体装置において、前記第２の半導体層は３０μｍ以上の厚さを有し、該第２半導体層の所定の領域に５００Ｖ以上の定格阻止電圧を持つ高耐圧素子と１.０μｍ以下のゲート電極長を有する微細ＭＯＳとが共存して形成され、少なくとも該高耐圧素子は閉じた構造の酸化膜によって分離されるインバータ集積回路又は、プリドライバ集積回路を備えことを特徴とするものである。
【００１８】
更に、上記課題を解決するために、本発明による半導体装置の製造方法は、素子の活性領域に配置される耐酸化層を形成する工程と、素子分離領域の深溝を形成する工程と、深溝の側壁部分に高不純物濃度層を自己整合的に形成する工程と、前記耐酸化層を選択酸化のマスクとして適用し前記溝側壁およびシリコン表面を酸化する工程と、その後にゲート酸化膜形成と多結晶シリコンのゲート電極を形成する工程と、層間絶縁膜を形成する工程と金属電極の配線を形成する工程を経ることを特徴とするものである。
【００１９】
また、本発明による半導体装置の製造方法は、前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの４倍以上の厚さを有することを特徴とするものである。
【００２０】
また、本発明による半導体装置の製造方法は、前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの６倍以下であることを特徴とするものである。
【発明の効果】
【００２１】
本発明によれば、微細なＭＯＳ素子と共存できる高耐圧で高信頼な誘電体分離型の半導体装置及びその製造方法を提供することが実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図、前述した従来技術を説明するための全図において、同一または類似の部分には原則として同一または類似の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１に、本発明の実施形態に係わる誘電体分離型半導体装置１０を用いたモータドライブシステムを示す。太い枠で取り囲まれた部分が同一のウエハ内に集積された１チップインバータの誘電体分離型半導体装置である。この半導体装置は、ＩＧＢＴとダイオードとが逆並列されたユニットが６ケ構成され３相のモータ駆動を制御する。上アームと下アームのＩＧＢＴを別々の電位で動作させるために、チャージポンプ回路を内蔵し、ゲート駆動回路を分離しているのが特徴であるＰＷＭ制御信号も発生させ分配回路により駆動回路を制御している。過電流検出回路を代表例として幾つかの保護回路も含まれている。
【００２４】
また、本実施形態に係わる誘電体分離型半導体装置１０では、半導体、特にシリコンを半導体材料として選択する。そして、基板には誘電体分離に有利なＳＯＩ基板を用いる。ＳＯＩ基板には、シリコン活性層の主表面から埋め込み酸化膜に達する深い溝（場合によりトレンチとも称する）を形成し、この溝すべての側面と、シリコン主表面の所定領域を選択的に酸化させる。溝部では側壁酸化膜の間を多結晶シリコン等の部材で埋め込みそれぞれの素子形成領域を誘電体分離させる。その後、ゲート酸化膜形成，ゲート電極形成，イオン注入技術による各種機能領域を形成し、コンタクト形成，電極形成，層間絶縁膜，電極形成、等を繰り返し最後にパッシベーション膜を形成して、誘電体分離型半導体装置１０が製造される。なお、これらの工程の詳細については後述する。
【実施例１】
【００２５】
図２は、本発明の第１の実施例に係わる誘電体分離型半導体装置の断面図である。本実施例では高耐圧素子としてＩＧＢＴ８０を、微細なＭＯＳデバイスとしてｎＭＯＳ９０について、それぞれを示す。ＩＧＢＴ８０とｎＭＯＳ９０とは表記の都合上隣接して明記されているが、実際の誘電体分離型半導体装置ではこのような配置は少なく、説明の便宜上により本実施例のように断面を記載している。また、本実施例では１つの素子が誘電体分離構造からなる素子分離領域２００で囲まれた場合のみが示されており、その他の素子の形成領域については省略されている。基板はＳＯＩ構造であり、ｎ-型シリコン活性層，埋め込みシリコン酸化膜６、およびシリコン支持基板５とから構成される。ｎ型のシリコン活性層１５は、低不純物濃度のｎ--型シリコン層とその底面に高不純物濃度のｎ+型の高不純物濃度層９のシリコン層とから構成されている。ｎ型のシリコン活性層１５の主表面からシリコン酸化膜６に達する略垂直な溝１００が形成される。この溝の平面的形状は閉ループとなっており内と外を絶縁分離する機能を有する。分離の溝１００の両側の側壁に沿ってｎ+型の高濃度不純物層１１０が形成される。さらに、この分離の溝１００の側壁には、ｎ+型の高濃度不純物層１１０と隣接して全面にほぼ均一の厚さでシリコン酸化膜１０５が形成される。分離の溝１００のうちシリコン酸化膜１０５に挟まれた空隙領域には多結晶シリコン層１０４が充填されて素子分離領域２００を構成する。分離の溝１００の側壁に形成されたシリコン酸化膜１０５は、ｎ-型のシリコン活性層１５の主表面にも延在しており、素子分離領域２００の上面領域を覆っている。本実施例では、分離の溝１００を所定の間隔で形成した２重構造である。素子分離領域２００で囲まれたシリコン活性層１５の中には、エミッタ，ゲート，コレクタ各領域が形成されてＩＧＢＴ素子の動作を行う。エミッタは、ｎ+型シリコン層１である。ｎ+型シリコン層１を囲んでｐ型シリコン層が形成されチャネル領域となる。チャネル領域２０のシリコン表面にはｐ+型シリコン領域２１が形成され、ｎ+型シリコン層１とｐ+型シリコン領域２１とにオーミック接続されたエミッタ電極Ｍ１が形成される。ｐ+型のチャネル領域２０の表面にはゲート酸化膜を介して多結晶シリコン層からなるゲート電極２が形成される。さらに、エミッタに対抗して所定の間隔を経てコレクタ領域が形成される。コレクタ領域は、ｐ+型コレクタ層３とｐ+型コレクタ層３からのホールの注入量を制御するｎ型バッファ層４で構成さる。さらに、電界緩和の目的で比較的不純物濃度が低く、拡散深さの大きなｎ型層４０が形成される。
【００２６】
一方ＩＧＢＴ８０の領域の右側に記載された素子は、ゲート電極２の幅が小さなｎＭＯＳ９０である。ｎＭＯＳ９０は、ｐ型のシリコン層をｐ型チャネル層２２として微細なゲート電極２の両側にｎ+型のシリコン層からなるソース，ドレイン領域４２と低不純物濃度のソース，ドレイン領域４２２とが形成され、さらにソース，ドレイン領域４２とオーミックコンタクトされた金属電極のソース，ドレイン電極Ｍ１２がそれぞれ形成される。
【００２７】
図３は、素子分離領域２００の近傍を拡大して示した図である。分離溝側壁の酸化膜１０５がシリコン表面にも延在し、この酸化膜１０５の上に多結晶シリコンのゲート電極２が形成されている。このため、ゲート電極の下にある酸化膜の厚さは分離溝の側壁に形成された酸化膜の厚さｔｕとほぼ等しい構造である。多結晶シリコンのゲート電極２を加工するときには、多結晶シリコンのゲート電極２が配置されている面の絶対段差（図中にｔｐで示された量で示される）が問題であり、本実施例ではこのｔｐは、分離溝側壁の酸化膜１０５の厚さのほぼ半分の厚さに相当する。この点については本実施例の製造方法でさらに詳細に説明する。分離溝側壁の酸化膜１０５は、ｎ+型の高不純物濃度層１１０のコレクタ領域とその外部のｎ型の領域のシリコン活性層１５とを電気的に絶縁分離する耐量を決めるため、高耐圧化にはできるだけ厚い酸化膜であることが有利である。本実施例では２重の分離の溝１００でコレクタ領域のシリコン活性層１５を絶縁分離しているので、分離する酸化膜の厚さはｔｕの４倍にあたる厚さである。具体的な数値例でこの点を記述すると、５００Ｖの絶縁分離を可能とするためにはｔｕは０.８μｍ以上であることが好ましい。この場合ｔｐは、０.４μｍ程度となり一般に光のホトリソ技術の焦点深度を考慮しても０.８μｍの微細加工を可能とする値である。このように、本実施例では、０.８μｍの微細加工と５００Ｖの素子分離耐圧とが共存できる構造である。
【００２８】
さらに、本実施例のＩＧＢＴ８０素子の動作を考えた場合、コレクタ領域のうちｎ+型の不純物濃度層１１０は素子の最も高い電位となり、ゲート電極２の電位は接地電位に近い電位で動作する。従って、ゲート電極とｎ+型コレクタ領域のｎ+型の不純物濃度層１１０との間に高電圧が印加され、絶縁破壊が起きないように対策する必要がある。本実施例でゲート電極を構成する多結晶シリコンをＩＧＢＴ８０の外の領域にそのままで引き出さず、一旦金属のゲート電極Ｍ２とオーミック接続して、さらに電極部材７０を介して更なる電極配線Ｍ２０へ接続させ、この電極配線Ｍ２０が厚いシリコン酸化膜を介して素子分離領域２００の上を配置させる構成としている。特に、図６の中でｎ+コレクタ領域の上面端から半径Ｒで円を書いて示す領域の中には、ゲート電極２およびゲート電極２から引き継がれた金属配線のいかなる電極も混入しないように構成することが必須である。しかも、この円の半径は少なくともｔｕの４倍以上の値をもつことが絶縁破壊を確保するために必要である。また、図面では明記していないが、ゲート電極２以外にもエミッタ電極配線，コレクタ電極配線、等も混入されないことが必須である。
【実施例２】
【００２９】
〔第１の実施例の製造方法〕
【００３０】
図４は、本発明の第１の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【００３１】
図４−１（ａ）において、シリコン支持基板５の一方の面にシリコン酸化膜６を介してｎ+型シリコンの高不純物濃度層９の付いたｎ型のシリコン活性層１５とが積層されたＳＯＩ基板を用意する。ｎ型のシリコン活性層１５の所定の領域にイオン注入法と熱処理によるドライブ法によりｎ型の電界緩和層４０、さらに微細ＭＯＳ部のｐ型チャネル層２２を選択的に形成する。
【００３２】
図４−１（ｂ）において、ｎ-型のシリコン活性層１５の主表面に薄い（５００Ａ〜１５００Ａの範囲が好ましい）熱酸化膜６１を形成し、その上にＣＶＤ法によりシリコン窒化膜６２を形成して、次にドライエッチング法を用いて活性領域となる部分のみに該シリコン窒化膜６２を選択的に残す。次に、ｎ-型のシリコン活性層１５の主表面の全面にＣＶＤ法で酸化膜６３を形成する。
【００３３】
図４−１（ｃ）において、ＣＶＤ酸化膜６３とその下の熱酸化膜６１とを通常のホトレジスト膜６４を用いた選択ドライエッチング技術により開口する。
【００３４】
図４−２（ｄ）において、同じレジスト膜をマスクとして高密度のプラズマを発生するドライエッチング装置を用いてシリコンを加工する。このとき、埋め込みシリコン酸化膜６まで達する垂直な深い溝１００の形状となるように加工する必要がある。溝の断面形状としては垂直形状もしくはやや内部が細くなるようないわゆる順テーパ形状が好ましい。本実施例では、溝幅は２μｍ前後としその深さは２０μｍ以上から８０μｍである。加工終了後にマスクのレジスト６４は除去する。
【００３５】
図４−２（ｅ）において、ＣＶＤ酸化膜６３をマスクとして溝１００の側面に露出するｎ--型のシリコン活性層１５のみに気相拡散法によりアンチモン（Ｓｂ），砒素，リンなどのｎ型不純物を拡散させてｎ+型高不純物濃度層１１０を形成する。
【００３６】
図４−３（ｆ）において、上記のＣＶＤ酸化膜６３と熱酸化膜６１を除去してｎ型のシリコン活性層１５の主表面を露出させる。その後酸化性雰囲気において熱処理することで露出したシリコン面には略均一な膜厚のシリコン酸化膜１０５がｎ-型のシリコン活性層１５の表面と溝１００の側壁にそれぞれ形成される。ここで、シリコン活性層の主表面には部分的にシリコン窒化膜６２が被覆されているため、この部分ではシリコンが酸化されない状態である。上記の製造法では、溝側面の酸化膜１０５を熱酸化法で形成しているため溝幅が２μｍ以下と狭く、かつ深さ８０μｍでも露出している溝１００の側面に均一な膜厚で酸化膜１０５を形成できる利点を有する。さらに、シリコン表面の酸化は初期の表面位置に比較して上、下に略同じ割合で成長する。一方、シリコン窒化膜６２で被覆されている領域は酸化されないので初期の表面位置である。このような酸化膜形成法では、シリコン主表面と酸化膜上面との段差は形成した酸化膜の厚さのほぼ半分の段差ですむことになり、段差低減に非常に有効な方法である。
【００３７】
図４−３（ｇ）において、溝１００の側面に形成された酸化膜１０５には隙間が存在するのでこの隙間にはＣＶＤ法により多結晶シリコンを成膜して充填する。一方、溝１００の幅が狭い場合には図４−３（ｆ）の工程での溝の対向する側面に形成される酸化膜の成長過程において、溝の中心近傍で対向酸化膜１０５が接触してしまい、接触と同時に大きな圧縮応力をシリコン側面に与えるため、転位を発生させてしまう。このため、溝幅と側面の酸化量については注意が必要であり、本実施例で開示するように工程図４−３（ｆ）では溝１００に隙間がのこり、しかもこの隙間を工程図４−３（ｇ）で示す多結晶シリコンで埋める製造方法が上述の応力の問題を回避できる優れた方法である。次に、ｎ型シリコン活性層の主表面側の酸化膜１０５の上に成膜されている多結晶シリコン１０４を除去するためＣＭＰ（Chemical Mechanical Polishing）法を適用する。この結果、溝１００の隙間部分に充填された多結晶シリコン層１０４のみが残こった誘電体分離型基板の製作が完了する。
【００３８】
図４−４（ｈ）において、ゲート酸化膜８１を形成してその上に多結晶シリコン膜２をＣＶＤ法で成膜する。その後、ホトリソ技術により多結晶シリコン２を所定の寸法の寸法形状に加工する。このとき、多結晶シリコン２は段差の少ない面に形成されているため、波長の短いｉ線を用いて焦点深度が浅くなってもそれ以下の段差に抑制されているため、一般にｉ線の露光で形成できる微細加工が適用できる。本実施例では、最小の多結晶シリコン（ゲート電極）幅は０.８μｍである。
【００３９】
図４−４（ｉ）において、ＩＧＢＴ８０など高耐圧素子に必要な各機能領域は微細なＭＯＳ素子に比べて深い接合を必要とする。このため、ＩＧＢＴ８０のｐ型チャネル層２０、ｎ型バッファ層４などを先行して形成する。その後０.８μｍＭＯＳで標準の構造となっているゲート電極側壁の酸化膜で形成するサイドワォールを用いたＬＤＤ構造のソース，ドレイン領域４２２とソース，ドレイン領域４２、さらにＩＧＢＴ８０のエミッタ層１，コレクタ層３をイオン注入技術を用いてそれぞれ形成する。
【００４０】
ここで、本実施例では高耐圧素子のＩＧＢＴ８０に対応するゲート酸化膜と多結晶シリコンゲート電極と、０.８μｍｎＭＯＳ９０のゲート酸化膜と多結晶シリコン電極とを、共通のプロセスおよび部材で形成する方法で説明したが、ＩＧＢＴと０.８μｍＭＯＳのゲート酸化膜の厚さを違えるため、ゲート酸化工程と多結晶シリコンゲート電極の形成工程をそれぞれ別工程で実施する製造方法もある。
【００４１】
図４−５（ｊ）において、ＣＶＤ酸化膜およびある程度の熱処理でリフローするボロン，りんの含まれたＣＶＤ酸化膜（たとえばＢＰＳＧ膜とかＰＳＧ膜とかで呼ばれる）などの第１の層間絶縁膜６５を成膜して、さらにコンタクト穴を形成し第１のＡｌ電極をスパッタ法で成膜しホトリソ技術で加工し、エミッタ電極Ｍ１，ゲート電極Ｍ２，コレクタ電極Ｍ３、及び微細ＭＯＳのソース，ドレイン電極Ｍ１２を形成する。
【００４２】
図４−５（ｋ）において、高電圧の絶縁が可能となるように溝側壁酸化膜１０５の厚さの少なくとも４倍以上の膜厚を有する第２の層間絶縁膜１２０としてＣＶＤ酸化膜を成膜する。次に、上記ＣＶＤ酸化膜に深い接続穴を設け、その中にタングステンなどの金属膜をＣＶＤ法、さらにはＣＭＰ研磨法をも適用して接続穴に埋め込みプラグ７０を形成する。このとき、ＣＶＤ酸化膜は成膜後にＣＭＰ研磨法によりウエハ面内で略平坦な表面となるようにする方法を追加する場合もある。
【００４３】
次に、第二の電極をスパッタ法で成膜し加工してそれぞれエミッタ，コレクタ，ゲート，ソース，ドレイン各電極を形成して図２に示す第１の実施例の半導体層装置が完成する。ただし、図２の実施例ではさらにシリコン窒化膜などの最終パッシベーション膜が省略されている。この点については、その他の実施例においても同様に省略されて記載されている。
【実施例３】
【００４４】
次に、本発明の第２の実施形態に係わる誘電体分離型半導体装置について説明する。
【００４５】
図５には、本発明の第２の実施例に係わる誘電体分離型半導体装置の断面図を示す。第２の実施形態に係わる誘電体分離型半導体装置では、高耐圧素子であるＩＧＢＴ８０のｎ+コレクタ領域の高不純物濃度層１１０と定格電圧以上の絶縁分離が必要なソース電極Ｍ３１およびゲート電極Ｍ３２とが、第２の層間絶縁膜１２０と第３の層間絶縁膜１３０の２層構造を介していることが特徴である。つまり、図２の第１の実施例では第２の層間絶縁膜１２０の１層を介して下層の電極と最上層の電極とが分離されていたが、本実施例では第２の層間絶縁膜１２０と第３の層間絶縁膜１３０の２層構造となっている。最下層の電極から最上層の電極へは第１のプラグ７０と第２のプラグ７１を介して接続される。この実施例では電極と電極を接続するコンタクト穴の深さが浅くなり、接続穴に充填するプラグ電極の形成もプロセス的に容易となり、安定した生産ができること、製造歩留まりも高くなりプロセスコストが低減できる。さらには、層間絶縁膜を厚く形成することも容易となり、絶縁耐圧の向上が一層図られる。
【実施例４】
【００４６】
次に、本発明の第３の実施形態に係わる誘電体分離型半導体装置について説明する。
【００４７】
図６には、本発明の第３の実施例に係わる誘電体分離型半導体装置の断面図を示す。第３の実施形態に係わる誘電体分離型半導体装置では、ＳＴＩ（Shallow Trench Isolation）と一般によばれる素子分離構造が適用されている点が特徴である。ＳＴＩとは、素子領域間のｎ型シリコン活性層を主表面からエッチングしてその部分にＣＶＤ酸化膜を埋める構造３００である。ｎ型シリコン活性層の主表面に形成された素子分離領域３００の下に分離の溝１００が形成され、側壁酸化膜１０５，多結晶シリコン１０４とで分離の溝１００が埋められた誘電体分離領域が形成されている。ＳＴＩ３００構造の場合、ｎ型シリコンの主表面とＳＴＩ３００のＣＶＤ酸化膜の上面とはほぼ同じ位置にあるため、ゲート電極２である多結晶シリコンは段差が無い状態で成膜されるので加工する場合での焦点深度の問題が発生しない。つまり、ゲート電極を従来のホトリソ技術で加工するときに支障となる問題が他の実施例に比べて発生せず、微細なＭＯＳを導入し易い特徴がある。
【００４８】
隣接領域との横方向の素子分離は、分離溝側壁に形成される酸化膜１０５の厚さｔｕで確保できる。ソース電極、ゲート電極とコレクタとの絶縁性能は、図中に記載される円の半径Ｒを所定の厚さまで確保できるようにＳＴＩ３００の膜厚と第２の層間絶縁膜１２０の厚さを選択する必要がある。このように、横方向と縦方向とでの電気的絶縁はそれぞれ両者に影響されず独立して設定できる特徴が本実施形態にはある。
【実施例５】
【００４９】
〔第２の実施例の製造方法〕
図７は、本発明の第３の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【００５０】
図７−１（ａ）において、ＳＯＩ基板をスタートとして、ｎ型のシリコン活性層１５の所定の領域にイオン注入法と熱処理によるドライブ法によりｎ型の電界緩和層４０、さらに微細ＭＯＳ部のｐ型チャネル層２２を選択的に形成する。その後熱酸化膜とＣＶＤ酸化膜を形成する。さらにホトレジストを塗布してパターニングし、これをマスクとして上記の酸化膜とシリコンをドライエッチングして分離溝を形成する。分離溝を形成した後にマスクのレジストを除去した後、上記のＣＶＤ酸化膜をマスクとして溝１００の側面に露出するｎ-型のシリコン活性層１５のみに気相拡散法によりアンチモン（Ｓｂ），砒素，リンなどのｎ型不純物を拡散させてｎ+型高不純物濃度層１１０を形成する。次に、上記のＣＶＤ酸化膜と熱酸化膜を除去してシリコン主表面を露出させた後、露出したシリコン面に略均一な膜厚のシリコン酸化膜１０５をｎ--型のシリコン活性層１５の表面と溝１００の側壁にそれぞれ形成する。次に、多結晶シリコンの成膜とその後のＣＭＰ研磨法により多結晶シリコン１０４を分離溝の空隙部分に充填させる。
【００５１】
図７−１（ｂ）において、ｎ型シリコン活性層の主表面に形成されている熱酸化膜１０５と多結晶シリコン１０４とをＣＭＰ研磨法により除去してｎ-型のシリコン活性層１５の表面を均一に露出させる。
【００５２】
図７−２（ｃ）において、ｎ型のシリコン活性層１５の主表面に酸化膜６６とシリコン窒化膜６７を成膜後、所定の領域のみに上記積層膜を残す。次に、このシリコン窒化膜６７をマスクとして、シリコンをドライエッチングする。このときのシリコンのエッチング量は０.３μｍ〜０.５μｍ程度であることが望ましい。
【００５３】
図７−２（ｄ）において、ｎ型シリコン活性層の主表面に選択的に形成した浅い凹部の領域に、高密度プラズマ状態での化学反応を利用して成膜させる高品質の酸化膜を形成する。次に、ＣＭＰ研磨法により酸化膜を研磨してエッチングされたシリコンの部分に酸化膜を充填させることによりＳＴＩ３００素子分離構造を形成する。ＣＭＰ研磨では、図１０（ｃ）の工程で形成したシリコン窒化膜６７をＣＭＰ研磨でのエッチングストッパとして利用する。この結果、ＳＴＩ素子分離構造とその下に深い分離溝で素子分離された誘電体分離型基板の製作が完了する。その後、ＩＧＢＴの各機能領域、微細ＭＯＳの機能領域を形成し電極および層間絶縁膜の形成プロセスを経て半導体装置が完成する。
【実施例６】
【００５４】
次に、本発明の第４の実施形態に係わる誘電体分離型半導体装置について説明する。
【００５５】
図８には、本発明の第４の実施例に係わる誘電体分離型半導体装置の断面図を示す。本実施形態では、ＩＧＢＴのエミッタ電極Ｍ１とコレクタ電極Ｍ３とがそれぞれ第１の層間絶縁膜６５の上でお互いの方向に近接するように伸びて形成されている点が特徴である。これは、エミッタ電位とコレクタ電位が近接されることでシリコン内部での電位勾配が緩和されて電界集中を回避できる。このため、ＩＧＢＴのより高耐圧化、あるいは低損失化などの性能向上が実現できる。本実施例ではエミッタとコレクタの電極が引き伸ばされているため、引き伸ばされた領域で下地シリコン表面との間で電圧が印加されることになるため第１の層間絶縁膜は厚い膜で形成することが好ましい。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更可能であることはいうまでも無い。
【００５７】
例えば、前述した各実施例では、ＩＧＢＴと微細ｎＭＯＳなどの代表的素子についてのみ示されているが、その他の高耐圧ＮＭＯＳ，高耐圧ＰＭＯＳさらに抵抗素子，ダイオード素子，バイポーラ素子、等などについても本実施例で示した誘電体分離構造を適用できることは言うまでもない。
【産業上の利用可能性】
【００５８】
本発明によれば、高耐圧で高信頼な誘電体分離型の半導体装置及びその製造方法を提供することが実現できるので、例えば、高耐圧素子，大電流出力回路、及び中耐圧，低耐圧のロジック回路が集積化されたモータ制御用の誘電体分離型の半導体装置及びその製造方法に対して適用出来る。
【図面の簡単な説明】
【００５９】
【図１】本発明の誘電体分離型半導体装置を１チップインバータとしてモータドライブシステムに適用したブロック図を示す。
【図２】本発明の第１の実施例に係わる誘電体分離型半導体装置を示す断面図である。
【図３】本発明の第１の実施例に係わる誘電体分離型半導体装置において素子分離領域を拡大して示した断面図である。
【図４−１】本発明の第１実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図４−２】本発明の第１実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図４−３】本発明の第１実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図４−４】本発明の第１実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図４−５】本発明の第１実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第２の実施例に係わる誘電体分離型半導体装置の断面図である。
【図６】本発明の第３の実施例に係わる誘電体分離型半導体装置の断面図である。
【図７−１】本発明の第３の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図７−２】本発明の第３の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第４の実施例に係わる誘電体分離型半導体装置の断面図である。
【図９】従来技術による誘電体分離型半導体装置を示す断面図である。
【図１０】従来技術により誘電体分離型半導体装置の改善策を適用した断面図である。
【図１１】従来技術により誘電体分離型半導体装置の第２の改善策を適用した断面図である。
【符号の説明】
【００６０】
１  ｎ+型シリコン層
２  多結晶シリコン
３  コレクタ層
４  ｎ型バッファ層
５  シリコン支持基板
６  シリコン酸化膜
９  高不純物濃度層
１０  誘電体分離型半導体装置
１５  シリコン活性層
２０  チャネル領域
２１  ｐ+型シリコン領域
２２  ｐ型チャネル層
４２，４２２  ソース，ドレイン領域
５０  酸化膜
６５  第１の層間絶縁膜
７０  電極部材
８０  ＩＧＢＴ
９０  ｎＭＯＳ
１００  溝
１０５  側壁シリコン酸化膜
１１０  高不純物濃度層
１２０  第２の層間絶縁膜
１３０  第３の層間絶縁膜
２００  素子分離領域
Ｍ１  エミッタ電極
Ｍ２  ゲート電極
Ｍ３  コレクタ電極
Ｍ１２  ソース，ドレイン電極
ｔｕ  側壁酸化膜の厚さ
【図１】
2009238980.tif 000003
【図２】
2009238980.tif 000004
【図３】
2009238980.tif 000005
【図４−１】
2009238980.tif 000006
【図４−２】
2009238980.tif 000007
【図４−３】
2009238980.tif 000008
【図４−４】
2009238980.tif 000009
【図４−５】
2009238980.tif 000010
【図５】
2009238980.tif 000011
【図６】
2009238980.tif 000012
【図７−１】
2009238980.tif 000013
【図７−２】
2009238980.tif 000014
【図８】
2009238980.tif 000015
【図９】
2009238980.tif 000016
【図１０】
2009238980.tif 000017
【図１１】
2009238980.tif 000018
【手続補正書】
【提出日】平成21年2月10日(2009.2.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【特許文献１】特開２００７−２４２９７７号公報
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
このように、図９の従来構造では、酸化膜が厚くｔｐが大きいため多結晶シリコンゲート電極の最小値が小さくできない欠点を有している。図１０は、この欠点を解消するため素子分離溝の側面に形成する酸化膜１０５の厚さｔｕは変えずに酸化膜５０の厚さを薄く形成しようとする改善策を示す。しかし、この改善策にも深刻な問題点があり、改善は不十分である。この点を図１１により説明する。図１１は、図１０を実現するための製造方法を示す。ただし、溝近傍のみの断面を示し、その他は省略している。図１１（ａ）に示すように、分離溝を形成した後、表面の部分を研磨技術で取り除き、シリコン主表面を均一に露出させる。その後、局所酸化技術により所定の表面を酸化する。このときの酸化量は、ｔｐを小さくするためせいぜい０.８μｍ程度の酸化に限られる。上記従来技術の場合、表面を酸化するとき既に溝１００上部には側壁酸化膜が露出しているため、この露出部分では酸化が進まず、シリコン表面と溝内の埋め込みポリＳｉ膜のみが酸化されることになり、図１１（ｂ）に示すように、溝上部に非常に急峻な鋭利な段差パターンが生じる。従って、この鋭利な溝上部での段差パターンの影響で、その後の多結晶シリコンゲート電極加工では、ホトレジ工程でのハレーションの影響とドライエッチングでの過度なオーバエッチ量が余儀なくされ、微細なパターンが消失してゲート寸法の微細化を損なう結果となっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
一方、ＩＧＢＴ８０の領域の右側に記載された素子は、ゲート電極２の長さが小さなｎＭＯＳ９０である。ｎＭＯＳ９０は、ｐ型のシリコン層をｐ型チャネル層２２として微細なゲート電極２の両側にｎ+型のシリコン層からなるソース，ドレイン領域４２と低不純物濃度のソース，ドレイン領域４２２とが形成され、さらにソース，ドレイン領域４２とオーミックコンタクトされた金属電極のソース，ドレイン電極Ｍ１２がそれぞれ形成される。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４−２
【補正方法】変更
【補正の内容】
【図４−２】
2009238980.tif 000019
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４−３
【補正方法】変更
【補正の内容】
【図４−３】
2009238980.tif 000020
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７−１
【補正方法】変更
【補正の内容】
【図７−１】
2009238980.tif 000021