(57)【要約】【課題】画像データ処理用回路基板の開発において、ハードウエア（回路基板）を変更、あるいは新たに開発することなく、多種多様な画像処理装置をフレキシブルに実現する方法を提供する。【解決手段】所定の画像データ処理を行うための画像データ処理用回路基板であって、  配線板上にマイクロプロセッサおよびロジックアレイおよびメモリおよびこれらを接続する接続手段と、外部との信号入出力のための少なくとも１つの外部接続端子とを有し、前記ロジックアレイに組み込まれるソフトウエアによりデータ処理内容が決定されることを特徴とする基板（以下、セル基板と呼ぶ）複数個を備え、前記セル基板の外部接続端子と他のセル基板の外部接続端子とをセル基板間接続手段により接続して、複数のセル基板を所定の配置で接続することにより、当該画像データ処理用回路基板で実施すべきデータ処理内容を実行することを特徴とする画像データ処理用回路基板。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の画像データ処理を行うための画像データ処理用回路基板であって、
配線板上にマイクロプロセッサおよびロジックアレイおよびメモリおよびこれらを接続する接続手段と、外部との信号入出力のための少なくとも１つの外部接続端子とを有し、前記ロジックアレイに組み込まれるソフトウエアによりデータ処理内容が決定されることを特徴とする基板（以下、セル基板と呼ぶ）複数個を備え、
前記セル基板の外部接続端子と他のセル基板の外部接続端子とをセル基板間接続手段により接続して、複数のセル基板を所定の配置で接続することにより、当該画像データ処理用回路基板で実施すべきデータ処理内容を実行することを特徴とする画像データ処理用回路基板。
【請求項２】
前記の各セル基板を構成する配線板が同一形状のものであることを特徴とする、請求項１記載の画像データ処理用回路基板。
【請求項３】
所定の画像データ処理を行い、各種検査を行う画像検査装置であって、
被検査物の画像を撮像する撮像手段と、
請求項１または２に記載の画像データ処理用回路基板と、
検査結果を出力する検査結果出力手段を備え、
前記画像データ処理用回路基板を構成する複数の前記セル基板の前記ロジックアレイは、当該検査装置で実施すべき検査に必要なデータ処理ソフトウエアを所定のブロックに分割した分割ソフトウエアを搭載し、各セル基板が搭載している分割ソフトウエアのデータ処理内容をその接続の配置順に実行することにより、各種検査を行うことを特徴とする画像検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データ処理用回路基板および画像検査装置の構成をフレキシブルに実現するための技術に属する。
【背景技術】
【０００２】
現在、画像データ処理を応用した画像検査装置は多種多様な分野で使用されており、製造分野では欠かすことができないものとなりつつある。言うまでもなく画像検査装置も多種多様であり、検査対象、検査基準、検査手法もそれぞれ多様である。
【０００３】
画像検査装置およびそこで使われる画像データ処理用回路基板の開発フローとしては、検査すべき対象とその検査基準を最初に決め、それに見合った検査手法の確立、それを実現するためのハードウエア並びにソフトウエアの設計、製造、テスト、導入といった順に開発を進めるのが一般的である。
【０００４】
この開発フローの中で特にハードウエアの部分は、検査対象、検査基準、検査手法などが、明確化かつ最適化されていないと着手できないことが多い。最適化が不十分であると、実現困難、あるいは実現するのに多大なコストがかかるといった、開発の根幹に関わる問題が発生することがある。また明確化が不十分であると、ハードウエアの変更が必要になることがあるが、それには多大な労力がかかることが多い。
【０００５】
元来、ハードウエアは製造コストと比較してイニシャルコストの方が圧倒的に大きいため、再開発をすることはあまり現実的ではないものである。回路基板などのハードウエア製作では、プロセッサのパフォーマンス、メモリの容量や速度、周辺回路構成などの基本的なハードウエア構成情報は確度の高いものにしておかなければならない。
【０００６】
それでも仕様変更などが発生した場合、ハードウエアの全面的な再開発までは至らずに一定の範囲内で仕様変更を吸収できるようにするために、ハードウエアの一部をFPGA（Field ProgrammableGate Array）やCPLD（Complex ProgrammableLogic Device）などのプログラマブルにハードウエアを構築できるロジックアレイを使用して実現する手法を採ることが多い。この手法により、ロジックアレイの有する容量の範囲でプログラマブルに任意の論理回路を実現することができる。
【０００７】
前述の理由により、ロジックアレイを使用して回路基板を製作することが一般的になっている。ただし、ロジックアレイの有する容量は有限であり、そのロジックアレイの有するボリュームが目的とする処理のボリュームより小さい場合、ロジックアレイを複数個使用することになる。年々処理が複雑化、かつ、高速化している状況では、むしろこのようなケースのほうが多くなってきている（非特許文献１参照）。このような回路基板の製作方法は、コスト面、性能面、自由度の面でも優位性が高く、現在の回路基板の主流を占めている。該ケースに相当する回路基板ブロック図の一例を、図２（ｂ）、図３（ｂ）に示しておく。
【０００８】
図２（ｂ）に示した従来の回路構成例では、各回路３２〜３６をそれぞれプロセッサ、メモリ、処理手順を示すソフトウエアを搭載したロジックアレイなどで構成して各回路が行うべき処理を実現するようにして、従来のベース基板３１上に直接実装するかまたはサブボード化して接続し、各回路３２〜３６間のデータのやり取りは配線板上に固定的に配置された内部バス３７で行う、というものである。図３（ｂ）に示した従来の回路構成例も同様である。
【０００９】
従来の回路構成例では、ロジックアレイを使用することにより処理内容やその処理手順を全く変更したソフトウエアであっても処理のボリューム自体に大きな相違がなければ、ソフトウエアをロジックアレイ内に実装できるが、以下に示す問題点（１）および（２）が依然として残っている。
【００１０】
（１）処理のボリュームとハードウエアのボリュームがあまり変らない場合はロジックアレイに搭載するソフトウエア変更で容易に対処できるが、この２つが大きく異なる場合に問題を生じる。すなわち、処理のボリュームが小さくなればなるほど、ハードウエアのリソースが余ってしまい、無駄な実装を生じてしまう。逆に処理のボリュームが大きくなればなるほど、処理を全て実装できなくなってしまうことになる。
【００１１】
（２）複数個のロジックアレイを使用する場合、その総容量で処理のボリュームを満たすことはできるが、ロジックアレイ間を接続する信号は固定（この部分はプリント配線板のパターンになるため）であるため、この部分で処理が制約を受けることになる。
【００１２】
これら２つの問題点に対しては、処理方法自体ではなく、処理のボリュームが発生原因となっていると考えられるが、これらの問題を解決するための本質的な手立てはまだ見出されておらず、実際には下記（ａ）（ｂ）に示すような対策で対処している。
【００１３】
（ａ）ハードウエアのボリュームをいくつかのカテゴリに分類し、そのカテゴリに見合ったハードウエアを予め開発しておく。
（ｂ）検査対象を絞り込む、あるいは限定する。
【００１４】
（ａ）の方法では、カテゴリの数だけ回路基板を開発しなければならず、コスト負荷が大きくなり、逆に（ｂ）の方法では、特定用途の検査しか対応できなくなるといった問題が残されている。
【００１５】
【非特許文献１】株式会社ソリトンシステムズ、”画像処理FPGAボード”、[online]、2007年、株式会社ソリトンシステムズ、［平成19年7月30日検索］、＜URL:  http://www.soliton.co.jp/products/fpga_board/index.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、前記問題を解決するためになされたものであり、その目的とするところは、画像検査の分野において、ハードウエア（回路基板）を変更、あるいは新たに開発することなく、多種多様な画像処理装置をフレキシブルに実現する方法を提供するものである。
【課題を解決するための手段】
【００１７】
上記課題を解決するために請求項１にかかる発明は、所定の画像データ処理を行うための画像データ処理用回路基板であって、
配線板上にマイクロプロセッサおよびロジックアレイおよびメモリおよびこれらを接続する接続手段と、外部との信号入出力のための少なくとも１つの外部接続端子とを有し、前記ロジックアレイに組み込まれるソフトウエアによりデータ処理内容が決定されることを特徴とする基板（以下、セル基板と呼ぶ）複数個を備え、
前記セル基板の外部接続端子と他のセル基板の外部接続端子とをセル基板間接続手段により接続して、複数のセル基板を所定の配置で接続することにより、当該画像データ処理用回路基板で実施すべきデータ処理内容を実行することを特徴とする画像データ処理用回路基板としたものである。
【００１８】
また請求項２にかかる発明は、前記の各セル基板を構成する配線板が同一形状のものであることを特徴とする、請求項１記載の画像データ処理用回路基板としたものである。
【００１９】
セル基板を構成する配線板を同一形状にしておくことにより、各セル基板の接続の配置変更（入れ替えや追加など）が必要となった場合に対応しやすくなり、またコストを低減できるという効果がある。
【００２０】
また請求項３にかかる発明は、所定の画像データ処理を行い、各種検査を行う画像検査装置であって、
被検査物の画像を撮像する撮像手段と、
請求項１または２に記載の画像データ処理用回路基板と、
検査結果を出力する検査結果出力手段を備え、
前記画像データ処理用回路基板を構成する複数の前記セル基板の前記ロジックアレイは、当該検査装置で実施すべき検査に必要なデータ処理ソフトウエアを所定のブロックに分割した分割ソフトウエアを搭載し、各セル基板が搭載している分割ソフトウエアのデータ処理内容をその接続の配置順に実行することにより、各種検査を行うことを特徴とする画像検査装置としたものである。
【発明の効果】
【００２１】
検査分解能（画像データサイズや画像データ数）や処理方法（処理アルゴリズム）などにより、処理負荷が多様な画像検査装置において、処理の負荷に応じてハードウエアを新規に開発することなく、画像処理をフレキシブルに実現することが可能になる。
【発明を実施するための最良の形態】
【００２２】
図１を用いて本発明の実施形態を詳細に説明する。図１は本発明のセル基板の構成を示す模式図である。セル基板１は、本発明における画像検査処理を実現するためのハードウエアの基本単位であり、主にロジックアレイ２、CPU３、メモリ４、ペリフェラルデバイス７などを搭載可能で、外部との信号のやり取りをするための結合の手５や全体制御信号用コネクタ８を有する、比較的単純な構成の基板である。
【００２３】
セル基板１においては、搭載するロジックアレイ２の容量やデータ入出力経路（図１では６、９、１０、１１）および搭載するCPU３、メモリ４、ペリフェラルデバイス７の数や容量などを決定するだけでよい。実行させたい処理手順は、画像検査方式に応じた検査ソフトウエアとして、ロジックアレイ２に実装していく。このようにセル基板１は、ハードウエア単体としては使用目的を持たせないことを特徴としており、換言すれば、ハードウエアと使用目的の間の依存関係を切り離すことを特徴としている。
【００２４】
CPU３は、ロジックアレイ２の制御を主目的とするが、画像検査処理の内容によってはこの部分で実行してもよい。ロジックアレイ２は比較的単純な処理を高速に実行するのに向いており、CPU３は低速であるが複雑な判断処理に向いている。処理を適切に分担させることにより、双方の長所・短所を補いあうことが可能である。
【００２５】
ローカルバス６には、ロジックアレイ２、CPU３、ペリフェラルデバイス７が接続され、その間のデータ通信を行う。ペリフェラルデバイス７としては、ローカルメモリ、各種コントローラなどが考えられ、セル基板１で実行したい処理に必要なものが適宜選択される。
【００２６】
セル基板１に搭載されるメモリ４は、リアルタイム処理をするために複数バンクとし、各バンクはDIMM（Dual Inline MemoryModule）のような形態を持ち、検査分解能に応じた適切なメモリ容量、検査処理タクトに応じた適切なメモリバンク数を実装する。
【００２７】
メモリインターフェース１０は、SSTL-２（Stab SeriesTerminated Logic）などに代表されるもので、各バンク独立した動作をさせるためにバンクと一対一対応させる。言うまでもなく、この部分をバス構造にすることも可能であるが、メモリに並列アクセスできない分だけ処理速度上で制約を受けるため、リアルタイム処理が必要となる用途では、前記のように独立させたほうが有利である。
【００２８】
結合の手５は、他のセル基板などと画像データおよび画像情報をやり取りするためのチャンネルで、省スペース実装が可能で、かつ、高速伝送が可能なシリアルインターフェースのほうが望ましい。特にシリアルインターフェースを限定するものではないが、LVDS（Low VoltageDifferential Signaling）などの小振幅差動信号インターフェースなどが一例として挙げられる。これらは、高速伝送（数百MHz以上）の場合はピアツーピアを基本とするが、低速伝送の場合はマルチドロップも可能である。
【００２９】
結合の手５のチャンネル数は、特に限定する必要はないが、実用性、コスト性でバランスが取れているのは、３〜５チャンネル程度と考えられる。各チャンネルは独立して動作する。なお、昨今のシリアルインターフェースでは、レーン数を増やして伝送帯域を稼ぐ手法が多用されているが、本発明では、該レーン数を特に規定する必要はない。この部分をパラレルバスとして、固定的に回路基板上にパターン化するのが従来技術である。
【００３０】
全体制御信号用コネクタ８は、全体制御インターフェース１１（バスやI/Oポート）を経由して各種情報のやりとりや給電をする部分であるが、必要に応じてバックプレーンボートに接続してもよい。また、本コネクタは、必ずしも一つである必要はなく、複数個あっても構わない。該コネクタは、複数のセル基板に画像データや付随する制御情報などを同時、かつ、高速にブロードキャストする場合に有効である。
【００３１】
以上で説明したようなセル基板１のロジックアレイ２に各種の処理ソフトウエアを書き込むことにより、形状や形態は同一で処理内容が異なるセル基板を得ることができる。この際に、実行したい処理内容全体を適切なボリュームに分割し、その分割単位ごとに１枚のセル基板に割り当て、該分割単位の処理順序に応じた順番にセル基板を接続することによって、画像検査装置を構成することが可能となる。
【００３２】
なお、各セル基板が受け持つ処理内容や処理ボリュームによっては、そのセル基板が搭載する、メモリ４やペリフェラルデバイス７などの種類および数が異なることもあり得る。その場合は、メモリ４やペリフェラルデバイス７の抜き差しが可能なコネクタをセル基板１上に準備しておき、各セル基板が受け持つ処理内容や処理ボリュームが決まった時点で、実際に使用するメモリ４やペリフェラルデバイス７などを実装してもよい。
【００３３】
次に、本発明と従来技術の相違点について説明する。図２にパターン検査の処理事例、図３ウェブ検査の処理事例を示す。ただし、これらの検査方法は共に多種多様であり、代表的な処理についてのみ記すこととする。図２および図３の各図はそれぞれ、（ａ）検査処理フロー、（ｂ）従来方法での回路構成例、（Ｃ）本発明での回路基板構成例を示している。
【００３４】
まず、図２のパターン検査の場合について説明する。図２（ａ）において２１〜２６は各種処理であり、センサ２７からの画像データに対して各種処理２１〜２６を行い、検査結果の出力先であるホスト２８へ出力する、という一連の処理フローを示している。パターン検査では（Ａ）に示すように、代表的な検出手法であるテンプレートマッチング２３と特徴抽出２４を併用することが多い。
【００３５】
テンプレートマッチング２３は、テンプレート画像と検査画像の位置合わせ（画像サーチx、Y、θの３軸方向に対して位置を補正する）した後にマッチングを行うことが多い。テンプレート画像は、元画像をそのまま使用せず、マスク処理やモフォロジ処理を施す場合もある。位置合わせすべき軸数により大幅に処理のボリュームが変わるが、一般にマッチング処理より位置合わせ処理の方が処理のボリュームが大きくなることが多い。
【００３６】
特徴抽出２４は、端点、交点、独立点、直線、曲線などの特徴を抽出し、所定の特徴ルール則と比較する場合が多いが、その検出方法により処理のボリュームが大幅に変わるという傾向がある。上記二つの検出手法は共に、回路基板を製作する以前に決定しておくべき処理である。
【００３７】
画像入力２１、前処理２２は、比較的ハードウエアで具現する処理が多く、ソフトウエアが介在する比率が少ない。従って定型的な処理が多くなり、処理のボリュームも予測がつけやすい。
【００３８】
欠陥判定２５は、テンプレートマッチング２３と特徴抽出２４から得られた結果から、欠陥判定（正常/異常の２値情報にする）することになるが、この部分も定型的な処理が多く、処理のボリュームも予測がつきやすい。
【００３９】
処理欠陥集計２６は、欠陥判定２５の結果から欠陥の位置、サイズ、面積、重心などを求める処理（ラベリング処理）になるが、この部分も定型的な処理が多く、処理のボリュームは大きいものの予測がつけやすい。
【００４０】
従来方法では、上記処理は図２（ｂ）に示す如く、処理を幾つかのブロック３２〜３６に分割し、それぞれをベース基板３１上に収まるべく配置・実装することで実現している。各ブロックは、ベース基板３１上に直接実装する場合と、サブボード化しておきベース基板３１に接続する場合の双方があるが、どちらでもベース基板３１上のローカルバス３７のパターンは同じになる。なお、各ブロックを統括して制御するための全体制御回路３６も必要になる。
【００４１】
各ブロック間のデータのやり取りは、ベース基板３１上にパターン形成されたローカルバス３７により行われる。ローカルバス３７は、汎用性を高める場合は各ブロック共通でバス接続することが多い。逆にリアルタイム性が高い場合はブロック間でデータのやり取りが必要となる部分をピアツーピアの接続になることが多くなるが、この場合、他の経路間でのデータのやり取りできなくなるという制約が生じる。回路基板を製作する目的としては、処理を高速化するケースが圧倒的に多い（後者のケースに相当する）。
【００４２】
処理を高速化すればするほど、回路基板は使用目的を絞り込まなければならなくなってくる。従来方法では、「ローカルバス３７を固定パターン化する」ことが目的の絞り込みに相当する。
【００４３】
また、各処理ブロックのハードウエアは、実装可能な処理のボリュームの上限をあらかじめ、ある値N（一定値であり、これを変更することは回路基板を再設計することを意味する）として決めておかないと製作できない。上記の値Nより、実装する処理のボリュームが十分小さい場合はハードウエアの使用効率が低く、コスト面からも余剰なコストが生じていることになる。逆に、実装する処理のボリュームが大きい場合は、実装不可能ということになる。
【００４４】
本発明のセル基板を組み合わせて、図２（ａ）の処理を実現したものが、図２（Ｃ）になる。セル基板は図１に示したように、同一構造のセル基板上で、各種の異なる処理を実現することができるという機能を持つ。
【００４５】
そのため、テンプレートマッチング２３と特徴抽出２４のように、処理のボリュームが変動しやすい部分については、処理のボリューム応じたセル基板構成が取れる。またセル基板間は、各セル基板の結合の手５をコネクタで自由に接続することができるので、処理順序に沿って、所定の処理を行うセル基板を接続していくことが可能である。
【００４６】
上記接続された経路を介して、画像データ及び付随する画像情報がやり取りされる。ただし、下流（後工程）の接続経路は、より情報圧縮された画像データのやり取りになる場合もある。
【００４７】
例えば、画像サーチとその補正をx、Y、θの３軸方向に対して実行する場合は、その処理のボリュームが非常に大きくなるため、テンプレートマッチング処理２３は、画像サーチ／補正４３とテンプレートマッチング４４という２つのセル基板に分割して直列に接続する。ここでの各セル基板の役割は、画像サーチ／補正４３ではテンプレートに対してx、Y、θの３軸方向の位置合わせ済みの画像データを出力し、テンプレートマッチング４４では該画像データとテンプレート画像データと比較（相関）を行う。
【００４８】
画像サーチとその補正がx、Yの２軸方向だけでよい場合は、その処理ボリュームは大きく低減されるため、テンプレートマッチング処理２３を複数のセル基板とする必要はなく、一枚のセル基板で実装すればよい。なお図２（Ｃ）では直列に接続した場合を示したが、パラレル接続することも可能である。基板間の接続形態は任意であり、処理方法により決定される。
【００４９】
処理内容は全く異なるが、特徴抽出４５も、テンプレートマッチング処理２３に対する実装方法と考え方は同じである。すなわち、特徴抽出４５の処理のボリュームに応じてセル基板の枚数とその接続を決定すればよい。
【００５０】
逆に画像入力４１と前処理４２の処理のボリュームが少ない場合は、２枚のボードに分割する必要はなく、１枚のセル基板上に実装すればよい。欠陥判定４６や欠陥集計４７についても同様である。このことは、無駄なハードウエアの節約となり、コストダウンにもつながる。
【００５１】
このように、従来方法では不可能であった、画像検査処理に対するハードウエアの最適化をセル基板のトポロジ（ボード枚数とその接続形態）により実現している。この効果は、画像検査処理が複雑化、若しくは、高速化すればするほど顕著になっていく。
【００５２】
次に、図３のウェブ検査の場合であるが、図２のパターン検査の場合と異なる部分についてのみ説明する。ウェブ検査は比較的検査手法は単純であるが、全面を連続検査する必要があるため、パターン検査より高速性が要求される場合が多い。高速性を満たすため、図３（ａ）の処理フローにおける前処理５２および欠陥判定５３の部分を、２並列で検査処理を行う場合の例を示したものである。
【００５３】
従来方法では、回路基板が有している処理能力は設計段階で決定されるため、後から並列化したくなることがあってもできないことが多い。逆にあらかじめ並列化していたが高速性が要求されず並列化が不必要となった場合は、冗長度が大きく割高ということになることが多い。しかし、本発明におけるボード構成では、並列にするかどうかを自由に選択できることにより、必要な処理速度に応じたハードウエア構成をとることができる。
【００５４】
本発明の特徴をまとめると、下記の（１）〜（５）となる。
（１）ターゲットに合わせたハードウエア開発をせず、図１に示すようなメモリ/CPU/ロジックアレイ/データ入出力チャンネルを有するセル型のハードウエア構造（セル基板）を基本単位とする。
（２）前記セル基板におけるデータ入出力チャンネルは、バス構造のように固定ではなく、シリアル化しコネクタ接続により、セル基板間を自由に接続することができる。
（３）処理アルゴリズムは全て、セル基板内のロジックアレイ、およびCPUに搭載されたソフトウエアにより実現する。
（４）前記セル基板を複数枚組み合わせることにより、ターゲットに適したハードウエアを構築することが可能である。
（５）前記複数枚のセル基板はハードウエアとしては同一であるが、組み込まれるソフトウエアを異なるものにすることによって、実行する処理内容を変えることが出来る。処理アルゴリズムは、図２（ａ）、図３（ａ）の処理フロー例のようにブロックに分割され、各ブロックの処理内容は、各セル基板に搭載したソフトウエアにて実現する。更に、各セル基板をデータ入出力チャンネルで接続することにより、処理アルゴリズム全体を決定する。
【００５５】
このようなアーキテクチャを採ることにより、得られる効果は下記（ａ）〜（ｄ）のようなものである。
（ａ）複雑な処理内容を実現したい場合には、その各処理項目を実行するセル基板をカスケード接続すればよい。
（ｂ）所定の処理速度を得るためには、同じ処理を行うセル基板の組を、必要に応じてパラレル接続すればよい。
（ｃ）あるセル基板に割り当てられる処理の負荷が軽い場合は、処理の前記ブロックを統合し、セル基板の枚数を減らすことも可能である。
（ｄ）開発途中で処理内容、処理順序、処理のボリューム、処理すべきデータ量などに変更が生じても、容易に対処することが可能になる。
【００５６】
これは多種多様なターゲットに対して、ハードウエアを新規開発することなく、セル基板の組み合わせとその間の接続により、ターゲットに応じた処理を実現できることも意味している。
【図面の簡単な説明】
【００５７】
【図１】本発明におけるセル基板の構成の一例を示す模式図である。
【図２】パターン検査分野における、従来技術と本発明の相違を説明するための模式図である。
【図３】ウェブ検査分野における、従来技術と本発明の相違を説明するための模式図である。
【符号の説明】
【００５８】
１・・・セル基板
２・・・ロジックアレイ
３・・・CPU
４・・・画像メモリ（×Mバンク）
５・・・結合の手（シリアルインターフェース）
６・・・ローカルバス
７・・・ペリフェラルデバイス
８・・・全体制御信号用コネクタ
９・・・シリアルインターフェース（×Nチャンネル）
１０・・・メモリインターフェース
１１・・・全体制御インターフェース
２１・・・画像入力処理
２２・・・前処理
２３・・・テンプレートマッチング処理
２４・・・特徴抽出処理
２５・・・欠陥判定処理
２６・・・欠陥集計処理
２７・・・センサなどの入力デバイス
２８・・・ホスト（画像検査結果の出力先）
３１・・・従来のベース基板
３２・・・画像入力回路
３３・・・前処理回路
３４・・・画像処理回路
３５・・・欠陥出力回路
３６・・・全体制御回路
３７・・・内部バス
３８・・・外部インターフェース
４１・・・画像入力基板
４２・・・前処理基板
４３・・・画像サーチ／補正基板
４４・・・テンプレートマッチング基板
４５・・・特徴抽出基板
４６・・・欠陥判定基板
４７・・・欠陥集計基板
５１・・・画像入力処理
５２・・・前処理
５３・・・欠陥判定処理
５４・・・欠陥集計処理
５５・・・センサなどの入力デバイス
５６・・・ホスト（画像検査結果の出力先）
６１・・・従来のベース基板
６２・・・画像入力回路
６３・・・前処理回路
６４・・・欠陥判定回路
６５・・・欠陥出力回路
６６・・・全体制御回路
６７・・・内部バス
６８・・・外部インターフェース
７１・・・画像入力基板
７２・・・前処理基板
７３・・・欠陥判定基板
７４・・・前処理基板
７５・・・欠陥判定基板
７６・・・欠陥集計基板
【図１】
2009037280.tif 000003
【図２】
2009037280.tif 000004
【図３】
2009037280.tif 000005