(57)【要約】【課題】化合物半導体に適用可能で、かつ、小型化が可能で、かつ、気密封止型のシーリング構造を有する半導体素子の実装構造を提供する。【解決手段】機能回路の配線に用いる複数の配線層５，８，１１，１４を利用して、半導体素子基板１の外周部に形成した、前記機能回路を囲うシーリング構造２１を形成し、該シーリング構造２１と鏡像対称な形状のシーリング構造２２が形成されたキャップ基板２と対向させて、半導体素子基板１のシーリング構造２１とキャップ基板２のシーリング構造２２とを、共晶温度が３００℃以下の共晶合金による接合または表面活性化接合により接合する。シーリング構造２１を形成する複数の配線層間の接続に用いる配線層間絶縁膜ビア６，９，１２は幅の狭いトレンチ構造であり、各配線層間絶縁膜ビア６，９，１２の幅が、それぞれの上層の配線層８，１１，１４の厚さの５倍以内望ましくは２倍程度とする。【選択図】図１
2009238905.tif 000002
【特許請求の範囲】
【請求項１】
表面に搭載された機能回路の配線が、配線層間絶縁膜を介在させた２層以上の配線層によってなされ、該配線層を利用して、表面の外周部に、少なくとも前記機能回路を囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が形成されたキャップ基板を有する半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金を用いて接合するか、あるいは、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを表面活性化接合により直接接合することを特徴とする半導体素子の実装構造。
【請求項２】
請求項１に記載の半導体素子の実装構造において、前記キャップ基板は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン（登録商標）のいずれかからなることを特徴とする半導体素子の実装構造。
【請求項３】
請求項２に記載の半導体素子の実装構造において、前記キャップ基板を形成する半導体の材料が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする半導体素子の実装構造。
【請求項４】
請求項１ないし３のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする半導体素子の実装構造。
【請求項５】
請求項１ないし４のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の配線層間絶縁膜が、ポリイミド、ＢＣＢ（benzcyclobutene）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする半導体素子の実装構造。
【請求項６】
請求項１ないし５のいずれかに記載の半導体素子の実装構造において、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金により接合する場合、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合することを特徴とする半導体素子の実装構造。
【請求項７】
請求項１ないし６のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造として、上層の配線層と下層の配線層との接続に用いる配線層間絶縁膜ビアがトレンチ構造であり、該配線層間絶縁膜ビアの幅が、前記上層の配線層の厚さの５倍以内であることを特徴とする半導体素子の実装構造。
【請求項８】
請求項７に記載の半導体素子の実装構造において、前記配線層間絶縁膜ビアのパタンが、上層側から見て、複数本の平行な線路構造、または、格子状のメッシュ構造、または、千鳥構造、の少なくともいずれかを含むパタンであることを特徴とする半導体素子の実装構造。
【請求項９】
請求項１ないし８のいずれかに記載の半導体素子の実装構造において、複数の前記配線層のうち、最上層の配線層を酸化しにくい金属によって被覆することを特徴とする半導体素子の実装構造。
【請求項１０】
半導体素子基板上に形成された機能回路の第１の配線層を利用して、前記半導体素子基板の外周部に、前記機能回路を囲むシーリング構造を作製する工程と、前記第１の配線層の上に、配線間絶縁膜を積層し、前記配線間絶縁膜の外周部にトレンチ構造の配線層間絶縁膜ビアホールを形成した後、前記配線間絶縁膜の上に配線金属を積層することにより、第２の配線層を形成するとともに、前記層間絶縁膜ビアホールに該配線金属を充填して、前記第１の配線層と前記第２の配線層とを接続する第１−第２の配線層間絶縁膜ビアを形成して、前記第２の配線層を利用したシーリング構造を作製するシーリング構造作製工程と、該シーリング構造作製工程を、必要とする配線層数分、繰り返すことにより、前記半導体素子基板上にシーリング構造を多層に作製する工程と、キャップ基板を用意して、前記半導体素子基板上に作製されたシーリング構造と鏡像対称な形状のシーリング構造を前記キャップ基板の外周部に作製する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金を用いて接合するか、または、表面活性化接合により直接接合する工程とを、少なくとも含むことを特徴とする半導体素子の実装方法。
【請求項１１】
請求項１０に記載の半導体素子の実装方法において、前記半導体素子基板の裏面から表面の前記第１の配線層に貫通する基板貫通ビアホールを作製した後、配線金属を、裏面側から該基板貫通ビアホールに充填して基板貫通ビアを形成し、前記半導体素子基板の裏面に電極を作製する工程を、さらに有していることを特徴とする半導体素子の実装方法。
【請求項１２】
請求項１０に記載の半導体素子の実装方法において、前記キャップ基板の表面の配線層から裏面側に貫通するキャップ基板貫通ビアホールを作製した後、配線金属を、表面側から該キャップ基板貫通ビアホールに充填してキャップ基板貫通ビアを形成し、前記キャップ基板の裏面に電極を作製する工程を、さらに有していることを特徴とする半導体素子の実装方法。
【請求項１３】
請求項１０ないし１２のいずれかに記載の半導体素子の実装方法において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金を用いて接合する場合、前記半導体素子基板のシーリング構造または前記キャップ基板のシーリング構造に堆積される前記共晶合金を球体状のボールバンプとして成形する工程を、さらに有していることを特徴とする半導体素子の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の実装構造および半導体素子の実装方法に関し、特に、高周波帯域に使用される半導体素子の実装構造および半導体素子の実装方法に関する。
【背景技術】
【０００２】
ウエハレベルパッケージ（ＷＬＰ：Wafer  Level  Package）技術は、半導体素子パッケージの小型化・高性能化、経済化に大変有効な手段である。従来技術の多くは、気密封止が必須である半導体マイクロマシン（ＭＥＭＳ：Micro-Electro-Mechanical  Systems）を実装対象とし、かつ、半導体マイクロマシンのほとんどは、Ｓｉ（Silicon：シリコン）で作製されているため、従来のウエハレベルパッケージ技術のほとんどは、Ｓｉプロセス技術との互換性のみを考慮したものであった。
【０００３】
例えば、図６は、半導体素子実装構造の従来例の断面構造を示す模式図である。図６（ａ）は、Ｓｉ基板４１を穿設して、キャビティ構造を作製し、該キャビティの中に、機能回路（ＩＣ）４２を搭載し、機能回路（ＩＣ）４２上を覆うキャップ基板４３を、機能回路（ＩＣ）４２を囲むようにＳｉ基板４１の外周部に形成されたＳｉ基板凸部４４に接合して気密封止構造としている。
【０００４】
また、図６（ｂ）は、Ｓｉ基板４１上に機能回路（ＩＣ）４２を搭載し、キャップ基板４３の外周部にキャップ凸部４５を形成した凸構造のキャップ基板４３として作製して、機能回路４２を気密封止するためのキャビティ構造としている。通常、キャップ基板４３の材料は、Ｓｉまたはガラスが用いられることが多い。
【０００５】
ここで、Ｓｉ同士の接合には、Ｓｉ融着接合（Silicon  Fusion  Bonding）が汎用されるが、１００℃以上の高温処理を必要とする。また、Ｓｉとガラスとの接合には、非特許文献１のA.V.Chavan  et  al.;“Batch−Processed  Vacuum−Sealed  Capacitive  Pressure  Sensors”,IEEE  JMEMS，10，580（2001）に記載されているような陽極接合（Anodic  Bonding）が汎用されるが、ガラス中のナトリウム（Ｎａ）の移動を促して接合するために、温度１８０〜５００℃、電圧２００〜１，０００Ｖという過酷なプロセスが必要となる。このため、機能回路４２として熱や電圧に敏感な回路素子が搭載される半導体素子基板には適用することができず、用途が限定されてしまう。
【０００６】
図６（ｃ）は、Ｓｉ基板４１上に機能回路（ＩＣ）４２を搭載し、該Ｓｉ基板４１の外周部には、キャップ基板４３との接続部として、金属など、Ｓｉ基板４１以外の材料で、凸型パタン４６を形成することによってシーリング構造を作製して、機能回路４２搭載用のキャビティ構造を作製するものである。金属などを利用したシーリング構造の凸型パタン４６とＳｉ基板４１との接合には、共晶合金接合（Eutectic  Alloy  Bonding）、半田接合（Solder  Bonding）、Ａｕの熱圧着ボンディング（Gold  Thermo−Compression  Bonding）が用いられる。
【０００７】
半田接合は、例えば、非特許文献２のChaio  et  al.;“Hermetic  wafer  bonding  based  on  rapid  thermal  processing”,Sensors  and  Actuators，A91，398（2001）に記載されているような技術であり、Ａｕの熱圧着ボンディングは、例えば、非特許文献３のB−W  Min  et  al.;“A  low−loss  silicon−on−silicon  DC−110−GHz  resonance−free  package”,IEEE  MTT，54，710（2006）に記載されているような技術である。
【０００８】
しかし、ＧａＡｓ，ＩｎＰなど化合物半導体に代表されるような半導体素子の場合は、特に熱処理に敏感であり、後工程で、３００℃以上の熱処理を実施することができないため、凸型パタン４６としてシーリング構造に適用することが可能な有効な金属材料の報告はほとんどない。また、金属材料ではなく、非特許文献４のZ−H．Liang  et  al.;“A  wafer−level  hermetic  encapsulation  for  MEMS  manufacture  application”,IEEE  Trans．ADVP，29，513（2006）に記載されているような有機材料による接着接合（Adhesive  Bonding）を用いている事例も存在しているが、有機材料による接着接合では、接合強度が弱く、蒸気圧が高く、経年劣化があり、良好な気密封止をすることはできない。
【０００９】
唯一、化合物半導体上の機能回路の気密封止を目的にしたウエハレベルパッケージ技術の報告が、非特許文献５のP.C−Chien  et  al.;“MMIC  Compatible  Wafer−Level  Packaging  Technology”,IPRM，14（2007）に記載されているものであり、その構造は、図６（ｄ）に示すものである。該非特許文献５に記載の半導体素子の実装構造は、図６（ｄ）に示すように、半導体素子基板４１上に機能回路（ＩＣ）４２を搭載し、該半導体素子基板４１の外周部、および、キャップ基板４３の外周部のそれぞれには、互いの接続部として、凸型パタン４７および凸型パタン４８を形成してシーリング構造を作製している。
【００１０】
ただし、該非特許文献５に、凸型パタン４７と凸型パタン４８との接合に共晶合金を用いる旨の記載があるものの、共晶合金の材料成分や組成に関しては、一切報告されていない。また、単層の配線層を用いたシーリング構造が、機能素子４２を搭載した半導体素子基板４１およびキャップ基板４３の両方に作製されているが、それぞれのキャビティの深さは高々８μｍである。一般に、キャビティの深さが浅く、キャップ基板４３が、機能回路４２を搭載した半導体素子基板４１の近くに存在する場合は、半導体素子基板４１上に機能回路（ＩＣ）４２の構成素子として搭載された高周波素子の電磁界分布に、キャップ基板４３が大きく影響を与えてしまう。この影響は、取り扱う信号周波数が高くなるほど深刻である。さらに、キャップ基板４３の実装前後で、動作特性が変化してしまうため、機能回路（ＩＣ）４２の設計性が良くないという問題もある。
【非特許文献１】A.V.Chavan  et  al.;“Batch−Processed  Vacuum−Sealed  Capacitive  Pressure  Sensors”,IEEE  JMEMS，10，580（2001）
【非特許文献２】Chaio  et  al.;“Hermetic  wafer  bonding  based  on  rapid  thermal  processing”,Sensors  and  Actuators，A91，398（2001）
【非特許文献３】B−W  Min  et  al.;“A  low−loss  silicon−on−silicon  DC−110−GHz  resonance−free  package”,IEEE  MTT，54，710（2006）
【非特許文献４】Z−H．Liang  et  al.;“A  wafer−level  hermetic  encapsulation  for  MEMS  manufacture  application”,IEEE  Trans．ADVP，29，513（2006）
【非特許文献５】P.C−Chien  et  al.;“MMIC  Compatible  Wafer−Level  Packaging  Technology”,IPRM，14（2007）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように、従来の半導体素子の実装技術においては、次のような欠点があった。
【００１２】
（１）Ｓｉ基板上に搭載される機能回路を対象としているために、ウエハレベルのパッケージ技術による実装工程（プロセス工程）の処理温度が高く、そのままでは、温度に敏感な化合物半導体素子の実装構造として適用することができない。
【００１３】
（２）単層の配線層を用いた凸構造を利用してシーリング構造を作製している従来例が存在しているが、半導体素子基板を収納するための空間となるキャビティの深さが浅く、キャップ基板が、半導体素子基板上に搭載された機能回路に接近した状態で配置される構造となってしまうため、機能回路の高周波特性に対してキャップ基板が大きな影響を与えてしまう構造となっている。
【００１４】
本発明は、かかる従来技術の欠点ならびに問題点を解決するためになされたものであり、化合物半導体に適用することが可能で、かつ、機能回路の電気的な動作特性に対する影響を防止可能な気密封止型のシーリング構造を有する半導体素子の実装構造および半導体素子の実装方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明は、前述の課題を解決するために、以下のような実装構造および実装方法を主に採用している。
【００１６】
（１）半導体素子基板の外周部に、機能回路に用いる配線金属を利用したシーリング構造を設け、また、同様の形状のシーリング構造を外周部に設けたキャップ基板を用意し、相互のシーリング構造同士を接合することによって、半導体素子基板上の機能回路に対する気密封止を実現する。
【００１７】
（２）機能回路を搭載した半導体素子基板とキャップ基板とは、共晶温度が３００℃以下の共晶合金による接合あるいは直接接続する表面活性接合を採用する。
【００１８】
（３）機能回路に用いる多層の配線層を利用し、かつ、幅が狭いトレンチ構造の配線間絶縁膜ビアにより多層に積層した金属配線を接続したシーリング構造を形成する。
【００１９】
より具体的には、以下のごとき各技術手段から構成されている。
【００２０】
第１の技術手段は、表面に搭載された機能回路の配線が、配線層間絶縁膜を介在させた２層以上の配線層によってなされ、該配線層を利用して、表面の外周部に、少なくとも前記機能回路を囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が形成されたキャップ基板を有する半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金を用いて接合するか、あるいは、前記半導体素子基板のシーリング構造と前記実装基板のシーリング構造とを表面活性化接合により直接接合することを特徴とする。
【００２１】
第２の技術手段は、前記第１の技術手段に記載の半導体素子の実装構造において、前記キャップ基板は、半導体、セラミック、ガラス、ガラスセラミックス、テフロン（登録商標）のいずれかからなることを特徴とする。
【００２２】
第３の技術手段は、前記第２の技術手段に記載の半導体素子の実装構造において、前記キャップ基板を形成する半導体の材料が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。
【００２３】
第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。
【００２４】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板の配線層間絶縁膜が、ポリイミド、ＢＣＢ（benzcyclobutene）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする。
【００２５】
第６の技術手段は、前記第１ないし第５の技術手段のいずれかに記載の半導体素子の実装構造において、前記実装基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金により接合する場合、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合することを特徴とする。
【００２６】
第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造として、上層の配線層と下層の配線層との接続に用いる配線層間絶縁膜ビアがトレンチ構造であり、該配線層間絶縁膜ビアの幅が、前記上層の配線層の厚さの５倍以内であることを特徴とする。
【００２７】
第８の技術手段は、前記第７の技術手段に記載の半導体素子の実装構造において、前記配線層間絶縁膜ビアのパタンが、上層側から見て、複数本の平行な線路構造、または、格子状のメッシュ構造、または、千鳥構造、の少なくともいずれかを含むパタンであることを特徴とする。
【００２８】
第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の半導体素子の実装構造において、複数の前記配線層のうち、最上層の配線層を酸化しにくい金属によって被覆することを特徴とする。
【００２９】
第１０の技術手段は、半導体素子基板上に形成された機能回路の第１の配線層を利用して、前記半導体素子基板の外周部に、前記機能回路を囲むシーリング構造を作製する工程と、前記第１の配線層の上に、配線間絶縁膜を積層し、前記配線間絶縁膜の外周部にトレンチ構造の配線層間絶縁膜ビアホールを形成した後、前記配線間絶縁膜の上に配線金属を積層することにより、第２の配線層を形成するとともに、前記層間絶縁膜ビアホールに該配線金属を充填して、前記第１の配線層と前記第２の配線層とを接続する第１−第２の配線層間絶縁膜ビアを形成して、前記第２の配線層を利用したシーリング構造を作製するシーリング構造作製工程と、該シーリング構造作製工程を、必要とする配線層数分、繰り返すことにより、前記半導体素子基板上にシーリング構造を多層に作製する工程と、キャップ基板を用意して、前記半導体素子基板上に作製されたシーリング構造と鏡像対称な形状のシーリング構造を前記キャップ基板の外周部に作製する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金を用いて接合するか、または、表面活性化接合により直接接合する工程とを、少なくとも含む半導体素子の実装方法とすることを特徴とする。
【００３０】
第１１の技術手段は、前記第１０の技術手段に記載の半導体素子の実装方法において、前記半導体素子基板の裏面から表面の前記第１の配線層に貫通する基板貫通ビアホールを作製した後、配線金属を、裏面側から該基板貫通ビアホールに充填して基板貫通ビアを形成し、前記半導体素子基板の裏面に電極を作製する工程を、さらに有していることを特徴とする。
【００３１】
第１２の技術手段は、前記第１０の技術手段に記載の半導体素子の実装方法において、前記キャップ基板の表面の配線層から裏面側に貫通するキャップ基板貫通ビアホールを作製した後、配線金属を、表面側から該キャップ基板貫通ビアホールに充填してキャップ基板貫通ビアを形成し、前記キャップ基板の裏面に電極を作製する工程を、さらに有していることを特徴とする。
【００３２】
第１３の技術手段は、前記第１０ないし第１２のいずれかに技術手段に記載の半導体素子の実装方法において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを共晶合金を用いて接合する場合、前記半導体素子基板のシーリング構造または前記キャップ基板のシーリング構造に堆積される前記共晶合金を球体状のボールバンプとして成形する工程を、さらに有していることを特徴とする。
【発明の効果】
【００３３】
本発明の半導体素子の実装構造および半導体素子の実装方法によれば、次のような効果を奏することができる。
【００３４】
（１）気密封止を行う接合方法として３００℃以下の共晶合金接合または表面活性化接合を用いることにより、半導体素子の実装時におけるプロセス温度を３００℃以下の低い温度に抑えることができるので、化合物半導体を実装する場合であっても、化合物半導体を用いた機能素子の電気的な特性を損なうことなく、実装することが可能となる。
【００３５】
（２）半導体素子基板上の機能回路の配線用に用いる配線層と同一の配線層を利用して、半導体素子基板の外周部に金属のシーリング構造を作製することによって、プロセス工程を増加させることなしに、機能回路を少なくとも囲むシーリング構造を作製することができる。
【００３６】
（３）機能回路の配線層として用いられる多層の配線層を利用して、シーリング構造を多層に積層することによって、半導体素子基板を収納する空間として深いキャビティ構造を作製することができる。このため、半導体素子基板上に形成される機能回路としてキャップ基板に影響されない配線構造を作製することができ、機能回路の設計性を格段に向上させることができる。したがって、準ミリ波帯・ミリ波帯さらにはそれ以上の高周波特性を有する半導体素子を実装した場合であっても、十分にその性能が引き出すことが可能である。
【００３７】
（４）外周部に形成するシーリング構造として、幅が狭いトレンチ構造の配線層間絶縁膜ビアを用いることによって、シーリング構造を、該配線層間絶縁膜ビアにおいて半導体素子基板上の機能回路などの他の部分よりも窪むことなく、平坦に作製することができ、接続信頼性の向上を図ることができる。
【００３８】
（５）シーリング構造を形成する配線層間絶縁膜ビアヘの金属埋込み工程を、独立して設けることなく、上層の配線層の作製工程と一括して行うことにより、プロセス工程数を大幅に低減することができる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明に係る半導体素子の実装構造および半導体素子の実装方法の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００４０】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてまずその概要を説明する。本発明は、化合物半導体の気密封止ウエハレベルパッケージ技術として好適に適用可能な半導体素子の実装構造およびその実装方法に関するものである。２層以上の多層の配線層を用いて機能回路が形成された半導体素子基板の外周部に、該多層の配線層を利用して、該機能回路を少なくとも囲う金属シーリング構造を設け、かつ、前記半導体素子基板上のシーリング構造と鏡像対称な形状のシーリング構造を備えたキャップ基板を対向させて、シーリング構造同士を、共晶温度が低い共晶合金を用いて接合するか、あるいは、表面活性化接合により直接接合するか、のいずれかを用いて封止することにより、化合物半導体素子を実装する場合であっても好適に適用可能な、気密封止型の実装構造を実現することを特徴としている。
【００４１】
つまり、本発明の大きな特徴として、以下の３点がある。
【００４２】
（１）気密封止のために、半導体素子基板の外周部に金属のシーリング構造を有している。該シーリング構造は、半導体素子基板上に搭載される機能回路の配線用として用いられる多層の配線層を流用することによって、追加プロセスを付加することなく、キャビティが深い実装構造を作製することを可能としている。
【００４３】
（２）半導体素子基板の外周部に、多層の配線層を利用して形成される金属シーリング構造を、接続の信頼性を向上させるべく、半導体素子基板上の他の部分よりも窪むことなく平坦に作製するために、幅が狭いトレンチ構造の配線層間絶縁膜ビアにより上下の配線層間を接続した構造とする。トレンチ構造の幅は、上層の配線層の厚さの５倍程度以内とし、望ましくは２倍程度とする。また、プロセス工数を低減するために、半導体素子基板の外周部にシーリング構造を形成するための配線層間絶縁膜ビアホールヘの金属埋込み工程は、上層の配線層の作製工程と一括して行うこととし、独立には設けない。
【００４４】
（３）実装組立段階におけるプロセス温度を低く抑えるために、多層の配線層により配線された機能回路を搭載した半導体素子基板と上部のキャップ基板との接合には、共晶合金接合または表面活性化接合（ＳＡＢ：Surface  Activated  Bonding）を用いる。共晶合金接合の材料としては、共晶温度が３００℃以下の共晶合金を用い、ＳｎＡｕ（Ｓｎ９５％、Ａｕ５％、共晶温度２１７℃）が最適である。
【００４５】
（第１の実施形態）
図１は、本発明に係る半導体素子の実装構造に関する第１の実施形態を例示する模式図である。図２は、本発明に係る半導体素子の実装構造の第１の実施形態で例示する半導体実装素子の鳥瞰図である。
【００４６】
図１において、半導体素子基板１は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体材料からなり、半導体素子基板１上には、図２（ａ）に示すように、トランジスタ、ダイオードなどの能動回路やキャパシタ、抵抗、インダクタなどの受動素子を用いて機能回路が形成されている。半導体素子基板１には、基板貫通ビア４を通して半導体素子基板１の裏面に信号線電極３が基板裏面電極として配置されている。この信号線電極３を通して、外部からの高周波信号の送受信や、直流バイアスの印加や、グランド電位の共通化などを行う。なお、本実施形態においては、半導体素子基板１の裏面に信号線電極３を基板裏面電極として作製しているが、信号線電極をキャップ基板２側に作成しても構わない。
【００４７】
半導体素子基板１上に機能回路が形成されている表面側には、該機能回路の配線用に用いられる多層の配線層が作製される。図１の場合、４層の配線層の例を示している。第１の配線層５、第２の配線層８、第３の配線層１１、第４の配線層１４などの各配線層および第１−第２の配線層間絶縁膜ビア６、第２−第３の配線層間絶縁膜ビア９、第３−第４の配線層間絶縁膜ビア１２の各配線層間絶縁膜ビアは、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などの金属材料からなり、第１−第２の配線層間絶縁膜７、第２−第３の配線層間絶縁膜１０、第３−第４の配線層間絶縁膜１３は、厚膜化が容易な有機系材料であるポリイミド、ＢＣＢ（benzcyclobutene）、ポリシロキサン、パレリン（Parylene、パラキシレン系樹脂）、エポキシ樹脂などのいずれかの有機系材料からなっている。
【００４８】
第１、第２、第３、第４の配線層５，８，１１，１４を用いて、気密封止のためのシーリング構造２１を半導体素子基板１の外周部に作製する。シーリング構造２１は、半導体素子基板１上の機能回路を囲むように、図２に示すごとき、矩形枠などの形状にて作製し、シーリング構造２１の幅は、１０〜２００μｍ程度である。
【００４９】
半導体素子（チップ）内の全領域での平滑性を確保するために、シーリング構造２１の部分に用いる第１−第２、第２−第３、第３−第４の配線層間絶縁膜ビア６，９，１２は、下層側の配線層の配線幅よりも細いトレンチ構造を用いるものとし、トレンチ構造の幅は、上層側の配線層の配線厚さの５倍以内とし、望ましくは２倍程度とする。配線層間絶縁膜ビアのパタンには様々なものが考えられ、図３にその一例を示す。
【００５０】
図３は、図１の第２の配線層８と第３の配線層１１との接続に用いる配線層間絶縁膜ビアホールの構造の模式図であり、図３の左側の（Ｌ）列には、上層の第３の配線層１１から眺めた上面図を、図３の右側の（Ｒ）列には、横方向から眺めた断面図を示している。図３には、一例として、第２−第３の配線層間絶縁膜ビア９の金属材料を充填する前の第２−第３の配線層間絶縁膜ビアホール２０を用いて、上層側から見た場合のパタンについて、図３（ａ）の複数本の平行な細い線路構造、図３（ｂ）の格子状のメッシュ構造、図３（ｃ）の千鳥構造の例を示しており、各配線層間絶縁膜ビアは、少なくともこれらのいずれかを含むパタンであることが望ましい。図３に示すパタンは、いずれも、細い線路のトレンチ構造となっており、また、気密封止を実現するために、第２−第３の配線層間絶縁膜ビアホール２０に金属材料が充填されて形成される第２−第３の配線層間絶縁膜ビア９が切れ目のない構造となっている。
【００５１】
なお、最上層を形成する配線層（図１の場合には、第４の配線層１４）は、配線層の金属が露出しているので、必要であれば、配線層表面の酸化等を防ぐために、Ａｕなど酸化しにくい金属によって被覆しても良い。また、キャップ基板２（上部基板）との接続強化の目的で、図１に示すように、最上層を形成する配線層（図１の場合には、第４の配線層１４）を利用して、シーリング構造２１以外の場所に、キャップ基板２との接続用の接続強化用配線層１７を配置しても構わない。
【００５２】
キャップ基板２は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかの半導体、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体、あるいは、セラミック、ガラス、ガラスセラミックス、テフロン（登録商標）などのいずれかの気密性の良い基板からなり、図１に示すように、キャップ基板２の外周部には、半導体素子基板１と鏡像対称な形状のシーリング構造２２が、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などの金属材料を用いたキャップ基板配線層１５として形成されている。
【００５３】
また、キャップ基板２の外周部のシーリング構造２２上には、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、または、これらのいずれかを含む共晶の合金などのうち、共晶温度が３００℃以下の共晶合金が接合金属１６として堆積されており、共晶合金接合により、キャップ基板２の外周部のシーリング構造２２と、半導体素子基板１の第４の配線層１４を利用して形成されているシーリング構造２１と、を接合金属１６を介して接合することによって、半導体素子基板１に搭載した機能回路の気密性を確保している。さらに、半導体素子基板１の接続強化用配線層１７と鏡像対称な位置にも、キャップ基板配線層１５、接合金属１６が形成されており、半導体素子基板１の接続強化用配線層１７と接続することにより、半導体素子基板１とキャップ基板２との接合を強化している。
【００５４】
なお、キャップ基板２のシーリング構造２２と、半導体素子基板１のシーリング構造２１との接合、半導体素子基板１の接続強化用配線層１７とキャップ基板配線層１５との接合として、前述のような接合金属１６の共晶合金を介した共晶合金接合を用いる代わりに、それぞれのシーリング構造を形成している配線金属同士を直接接続する表面活性化接合を用いて接合するようにしても良い。表面活性化接合を用いる場合、キャップ基板２のシーリング構造２２やキャップ基板配線層１５の上に、接合金属１６として、共晶合金を堆積する必要はない。
【００５５】
また、本実施形態においては、半導体素子基板１の裏面側に信号線電極３（基板裏面電極）を作製する例を示したが、外部からの高周波信号の送受、直流バイアスの印加や、グランド電位の共通化などのために信号線用の電極を、半導体素子基板１側ではなく、キャップ基板２の裏面側に作製するようにしても良い。キャップ基板２の裏面側に信号線用の電極を作成する場合、前述の半導体素子基板１に信号線電極３を作製する工程の代わりに、シーリング構造２２を形成するために利用されるキャップ基板２の表面の配線層から裏面側に貫通するキャップ基板貫通ビアホールを作製した後、配線金属を、表面側から該キャップ基板貫通ビアホールに充填してキャップ基板貫通ビアを形成し、前記キャップ基板の裏面に電極を作製する工程とすれば良い。
【００５６】
（第２の実施形態）
次に、本発明に係る半導体素子の実装方法について、図１に示す半導体素子の実装構造を製造する製造方法の一例を説明する。図４は、本発明に係る半導体素子の実装方法に関する製造工程の一例を説明するための模式図であり、第１の実施形態における図１の半導体素子の実装構造を製造する場合を例にとって示している。
【００５７】
まず、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、これらのいずれかを含む混晶などの半導体材料からなる半導体素子基板１を用意し、デジタル回路、アナログ回路、マイクロ波回路などの能動回路やキャパシタ、抵抗、インダクタなどからなる受動回路などの機能回路を作製する。同時に、機能回路を作製する本工程で、機能回路用の配線層を用いて、キャップ基板２側と接合するためのシーリング構造２１を半導体素子基板１の外周側に作製する。該配線層に用いる配線金属や配線層間絶縁膜は、機能回路で用いるものと同一の材料である。
【００５８】
例えば、配線金属がＡｕ、配線層間絶縁膜がＢＣＢ（benzcyclobutene）の場合、図４（ａ）の第１の工程つまり機能回路作製工程に示すように、Ａｕの第１の配線層５は、厚膜化が容易な電界メッキを用いて、例えば、厚さ１〜５μｍで作製する。シーリング構造２１も、第１の配線層５を用いて、半導体素子基板１の外周部に、例えば、厚さ１〜５μｍ、幅１００μｍで形成する。さらに、ビアホール作製工程として、ＢＣＢを用いた第１−第２の配線層間絶縁膜７を、第１の配線層５上に、例えば１〜１０μｍの厚さで、スピンコーティングした後、フッ素系の反応性イオンエッチングによって第１−第２の配線層間絶縁膜ビアホール２３を作製する。
【００５９】
次に、図４（ｂ）の第２の工程つまり配線作製工程に示すように、製作工程簡易化の観点から、第１−第２の配線層間絶縁膜ビアホール２３へ個別に金属を充填する（埋め込む）ことはしないで、第１−２の配線層間絶縁膜ビアホール２３への金属充填つまり第１−２の配線層間絶縁膜ビア６の形成は、上層の配線層である第２の配線層８の形成と一括して行う。
【００６０】
ここで、第１−２の配線層間絶縁膜ビアホール２３すなわち第１−２の配線層間絶縁膜ビア６の幅が大き過ぎると、第１−２の配線層間絶縁膜ビアホール２３上の第２の配線層８が窪んでしまう。そこで、シーリング構造２１上の第１−２の配線層間絶縁膜ビアホール２３については、幅が細いトレンチ構造を用いることによって、第１−２の配線層間絶縁膜ビアホール２３上の第２の配線層８の窪みを回避し、シーリング構造２１の平坦性を確保する。つまり、幅が狭いトレンチ構造の配線層間絶縁膜ビア６を形成することによって、シーリング構造２１を、配線層間絶縁膜ビア６において半導体素子基板１上の機能回路などの他の部分よりも窪むことなく、平坦に作製することができ、接続信頼性の向上を図ることができる。
【００６１】
第１−２の配線層間絶縁膜ビアホール２３すなわち第１−第２の配線層間絶縁膜ビア６を用いたトレンチ構造の幅は、上層の配線層である第２の配線層８の配線厚さの５倍以内とし、望ましくは２倍程度とする。例えば、第２の配線層８の厚さが２μｍの場合には、トレンチ構造の幅は、第２の配線層８の厚さの２倍の４μｍ前後が良い。
【００６２】
しかる後、図４（ｃ）の第３の工程に示すように、必要な配線層数分だけ、前述したビアホール作製工程および図４（ｂ）の第２の工程つまり配線作製工程をシーリング構造作製工程として繰り返す。図４の例においては、図１の半導体素子の実装構造を製造する場合であり、４層の場合を示している。本第３の工程において、半導体素子基板１上に搭載した機能回路の配線に必要な複数の層からなる配線層、例えば、図４の場合、第１の配線層５、第２の配線層８、第３の配線層１１、第４の配線層１４の４層の配線層を形成するとともに、第１−第２の配線層間絶縁膜ビア６、第２−第３の配線層間絶縁膜ビア９、第３−第４の配線層間絶縁膜ビア１２を形成することによって、多層の配線層を利用したシーリング構造２１が、半導体素子基板１の外周部に、機能回路および該機能回路の配線を囲うように、作製される。
【００６３】
なお、本第３の工程において、最上層の第４の配線層１４を利用して、キャップ基板２との接合を強化するための接続強化用配線層１７を形成するようにしても良い。
【００６４】
次に、半導体素子基板１の裏面から、当該半導体素子基板１を貫通するように、基板貫通ビアホールを作製する。例えば、半導体素子基板１がＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、これらのいずれかを含む混晶などの半導体材料の場合には、塩素系の反応性イオンエッチングを用いて、半導体素子基板１の表面の第１の配線層５まで貫通する基板貫通ビアホールを作製する。その後、図４（ｄ）の第４の工程つまり裏面電極作製工程に示すように、Ａｕなどの金属を、半導体素子基板１の裏面側から基板貫通ビアホールに充填して第１の配線層５と接続された基板貫通ビア４を形成するとともに、基板裏面電極３つまり信号線電極３を作製する。
【００６５】
ここで、基板貫通ビア４は、図４（ａ）〜図４（ｃ）のような、多層配線を形成する工程を行う前に作製しておいても良い。この場合には、基板貫通ビア４は、半導体素子基板１の裏面側には貫通させずに、半導体素子基板１の表面側から基板貫通ビアホール内に金属充填だけ行っておき、図４（ａ）〜図４（ｃ）の工程を経た多層配線の完成後に、半導体素子基板１を裏面から研磨して基板貫通ビア４として充填された金属の先端を露出させて、しかる後、基板裏面電極３つまり信号線電極３を作製する。
【００６６】
一方、キャップ基板２側の作製は、図４（ｅ）の第５の工程つまりキャップ基板作製工程に示すように、キャップ基板２上に、半導体素子基板１のシーリング構造２１と鏡像対称な形状のシーリング構造２２を、Ａｕなどの金属によるキャップ基板配線層１５によって作製し、さらに、キャップ基板配線層１５の上に、共晶合金を、接合金属１６として堆積する。
【００６７】
接合金属１６の共晶合金として、例えば、特許文献の特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」（石井他）に記載されているように、６．２μｍ厚さのＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる場合、電子ビーム蒸着装置を用いて、６００ｎｍのＳｎと２０ｎｍのＡｕを交互に１０層積層して形成する。
【００６８】
ここで、接合金属１６は、キャップ基板２のキャップ基板配線層１５側ではなく、半導体素子基板１の第４の配線層１４、接続強化用配線層１７側に形成しても構わない。
【００６９】
最後に、半導体素子基板１のシーリング構造２１とキャップ基板２のシーリング構造２２とを対向させて接触させ、接合金属１６として、キャップ基板２のシーリング構造２２上に堆積した共晶合金の共晶温度以上の温度を用いて、例えば、ＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）の場合、ＳｎＡｕ（Ａｕ５％）の共晶温度２１７℃以上の例えば２２０℃を用いて、互いに接合させることによって、半導体素子実装構造が完成する。
【００７０】
ここで、半導体素子基板１とキャップ基板２との接合については、前述のような、共晶合金による接合を用いずに、「表面活性化による低エネルギー接合」（須賀  唯知、まてりあ、35（5）、476（1996））に記載されているような表面活性化接合（ＳＡＢ：Surface  Activated  Bonding）を用いることも可能である。表面活性化接合の場合には、接合する２つの基板の互いに接合させる面に、真空中で、Ａｒイオンビームなどを照射してエッチングした後、活性化した金属同士を直接接合させる。表面活性化接合を用いる場合には、前述のように、キャップ基板２のシーリング構造２２の上には、接合金属１６として、共晶合金を堆積する必要はない。
【００７１】
（第３の実施形態）
次に、本発明に係る半導体素子の実装方法について、第２の実施形態で説明した製造方法とは異なる例を説明する。図５は、本発明に係る半導体素子の実装方法に関する製造工程の図４とは異なる例を説明するための模式図であり、半導体素子基盤１とキャップ基板２とのシーリング構造同士を共晶合金接合によって接合する場合、半導体素子基板１とキャップ基板２との接合面にバンプ用絶縁膜を形成した後、共晶合金を球体状のボールバンプとして成形する工程を有している場合について示している。
【００７２】
図５において、図５（ａ）の第１の工程つまり機能回路作製工程から、図５（ｂ）の第２の工程つまり配線作製工程を経て、必要な配線層数分だけ、前述したビアホール作製工程と図５（ｂ）の第２の工程つまり配線作製工程とを繰り返す図５（ｃ）の第３の工程までは、第２の実施形態として前述した図４（ａ）の第１の工程から図４（ｃ）の第３の工程までと全く同一であり、ここでの詳細な説明は省略する。
【００７３】
しかる後、第２の実施形態の場合とは異なり、図５（ｄ）の第４の工程つまり絶縁膜作製工程として、第３−第４の配線層間絶縁膜１３、第４の配線層１４、接続強化用配線層１７の上に、ＢＣＢ、ポリイミドなどの有機系材料からなるバンプ用絶縁膜１８を堆積する。さらに、堆積したバンプ用絶縁膜１８を化学機械研磨法（ＣＭＰ：Chemical-Mechanical  Polishing）によって研磨して、または、ビアホールを穿孔するなどの方法によって、キャップ基板２側と接合するシーリング構造２１の第４の配線層１４、接続強化用配線層１７の上面を露出させる。
【００７４】
しかる後、第２の実施形態の図４（ｄ）の第４の工程つまり裏面電極作製工程と同様に、半導体素子基板１の裏面から、当該半導体素子基板１の第１の配線層まで貫通するように、基板貫通ビアホールを作製した後、Ａｕなどの金属を、半導体素子基板１の裏面側から基板貫通ビアホールに充填して基板貫通ビア４を形成するとともに、基板裏面電極３つまり信号線電極３を作製する。
【００７５】
一方、キャップ基板２側の作製は、図５（ｅ）の第５の工程つまりキャップ基板作製工程に示すように、キャップ基板２上に、半導体素子基板１のシーリング構造２１と鏡像対称な形状のシーリング構造２２を、Ａｕなどの金属によるキャップ基板配線層１５によって作製するまでは、第２の実施形態の場合と同様である。
【００７６】
しかる後、図５（ｅ）の第５の工程に示すように、キャップ基板２、キャップ基板配線層１５の上に、ＢＣＢ、ポリイミドなどの有機系材料からなるキャップ基板側バンプ用絶縁膜１９を堆積する。さらに、堆積したキャップ基板側バンプ用絶縁膜１９を化学機械研磨法（ＣＭＰ）によって研磨して、または、堆積したキャップ基板側バンプ用絶縁膜１９にビアホールを穿孔するなどの方法によって、半導体素子基板１側と接合するキャップ基板配線層１５（シーリング構造２２および接続強化用の配線層）の上面を露出させる。さらに、露出したキャップ基板配線層１５の上に、半導体素子基板１側と接合させるための共晶合金を接合金属１６として堆積する。
【００７７】
接合金属１６の共晶合金として、例えば、６．２μｍ厚さのＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる場合、電子ビーム蒸着装置を用いて、６００ｎｍのＳｎと２０ｎｍのＡｕとを交互に１０層積層して形成する。
【００７８】
次に、ＳｎＡｕ（Ａｕ５％）の共晶温度２１７℃以上の温度、例えば２２０℃の温度で、キャップ基板２を熱して、接合金属１６の共晶合金をボーリングして、球体状のボールバンプとして成形する。
【００７９】
ここで、接合金属１６のボールバンプは、キャップ基板２のキャップ基板配線層１５側ではなく、半導体素子基板１の第４の配線層１４、接続強化用配線層１７側に形成しても構わない。
【００８０】
最後に、半導体素子基板１のシーリング構造２１とキャップ基板２のシーリング構造２２とを対向させて接触させ、接合金属１６のボールバンプが例えばＳｎＡｕ（Ａｕ５％）の場合、ＳｎＡｕ（Ａｕ５％）の共晶温度２１７℃以上の温度を用いて、互いに接合させることによって、半導体素子の実装構造が完成する。
【００８１】
（本発明の作用効果）
以上に詳細に説明したように、本発明の半導体素子の実装構造およびその実装方法によれば、次のような作用効果が得られる。
【００８２】
（１）気密封止を行う接合方法として、共晶合金接合または表面活性化接合を用い、かつ、共晶合金接合を用いる場合には、接合金属１６として、共晶温度が３００℃以下の共晶合金を採用しているので、半導体素子の実装時におけるプロセス温度を３００℃以下の低い温度に抑えることができ、化合物半導体を実装する場合であっても、化合物半導体を用いた機能素子の電気的な特性を損なうことなく、実装することが可能となる。
【００８３】
（２）半導体素子基板１上の機能回路の配線に用いる配線層と同一の配線層を利用して作製することによって、プロセス工程を増加させることなしに、シーリング構造２１を作製することができる。
【００８４】
（３）機能回路の配線層として用いられる第１、第２、第３、第４の配線層５，８，１１，１４などのように、多層の配線層を利用してシーリング構造２１を多層に積層することによって、半導体素子基板１を収納する空間として深いキャビティ構造を作製することができる。このため、半導体素子基板１上に形成される機能回路としてキャップ基板２に影響されない配線構造を作製することができ、機能回路の設計性を格段に向上することができる。したがって、準ミリ波帯・ミリ波帯さらにはそれ以上の高周波特性を有する半導体素子を実装した場合であっても、十分にその性能が引き出すことが可能である。
【００８５】
（４）外周部に形成するシーリング構造２１として、幅が狭いトレンチ構造の第１−第２、第２−第３、第３−第４の配線層間絶縁膜ビア６，９，１２を用いることによって、シーリング構造２１を、半導体素子基板１上の機能回路などの他の部分よりも窪むことなく、平坦に作製することができ、接続信頼性の向上を図ることができる。
【００８６】
（５）シーリング構造１を形成する第１−第２、第２−第３、第３−第４の配線層間絶縁膜ビア６，９，１２を形成するための工程を上層の配線層の形成を行う工程と統合することによって、第１−第２、第２−第３、第３−第４の配線層間絶縁膜ビアホールヘの金属埋込み工程を独立して設けないので、プロセス工程数が大幅に低減する。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る半導体素子の実装構造に関する第１の実施形態を例示する模式図である。
【図２】本発明に係る半導体素子の実装構造の第１の実施形態で例示する半導体実装素子の鳥瞰図である。
【図３】図１の第２の配線層と第３の配線層との接続に用いるビアホールの構造の模式図である。
【図４】本発明に係る半導体素子の実装方法に関する製造工程の一例を説明するための模式図である。
【図５】本発明に係る半導体素子の実装方法に関する製造工程の図４とは異なる例を説明するための模式図である。
【図６】半導体素子実装構造の従来例の断面構造を示す模式図である。
【符号の説明】
【００８８】
１…半導体素子基板、２…キャップ基板、３…信号線電極（基板裏面電極）、４…基板貫通ビア、５…第１の配線層、６…第１−第２の配線層間絶縁膜ビア、７…第１−第２の配線層間絶縁膜、８…第２の配線層、９…第２−第３の配線層間絶縁膜ビア、１０…第２−第３の配線層間絶縁膜、１１…第３の配線層、１２…第３−第４の配線層間絶縁膜ビア、１３…第３−第４の配線層間絶縁膜、１４…第４の配線層、１５…キャップ基板配線層、１６…接合金属、１７…第４の配線層（接続強化用配線層）、１８…バンプ用絶縁膜、１９…キャップ基板側バンプ用絶縁膜、２０…第２−第３の配線層間絶縁膜ビアホール（金属充填前）、２１…シーリング構造、２２…シーリング構造、２３…第１−第２の配線層間絶縁膜ビアホール、４１…Ｓｉ基板（半導体素子基板、機能回路搭載基板）、４２…機能素子（機能回路：ＩＣ）、４３…キャップ（キャップ用基板）、４４…Ｓｉ基板凸部（キャップとの接続部）、４５…キャップ凸部（基板との接続部）、４６…凸型パタン（キャップとの接続部）、４７…凸型パタン（キャップとの接続部）、４８…凸型パタン（基板との接続部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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