(57)【要約】【課題】ＡＰＤのアフターパルスを事後的に制御するとともに、高い繰り返し周期で光子を検出できる光検出回路、光検出器並びにこれを用いた装置及びシステム、並びにバイアス電源の制御方法を提供する。【解決手段】ＡＰＤ１０１と、ＤＣ電源電圧ＶＢ１を出力するＤＣバイアス電源回路１０７と、ゲートパルスＧＰ１を生成するゲートパルスドライバ回路１０６と、ＤＣ電源電圧ＶＢ１にゲートパルスＧＰ１を重畳する重畳回路１８１と、ＡＰＤ１に印加されるバイアス電圧を所定時間低下させるアフターパルス抑制信号ＡＣ１を生成するアフターパルス抑制回路１０４と、ＤＣ電源電圧ＶＢ２にアフターパルス抑制信号ＡＣ１を重畳する重畳回路１８２とを有し、ＡＰＤ１はゲートパルスＧＰ１とアフターパルス抑制信号ＡＣ１とが重畳されたＤＣ電源電圧ＶＢ３が一方の電極に印加され、他方の電極から光検出信号Ｓ２を出力する。【選択図】図１
2009238935.tif 000002
【特許請求の範囲】
【請求項１】
アバランシェフォトダイオードと、
ＤＣ電源電圧を出力するＤＣ電源回路と、
外部から入力されるタイミングクロックに応じてゲートパルスを生成するゲートパルスドライバ回路と、
前記ＤＣ電源電圧に前記ゲートパルスを重畳する第１の重畳回路と、
前記アバランシェフォトダイオードに印加される前記バイアス電圧を所定時間だけ低下させるアフターパルス抑制信号を生成するアフターパルス抑制回路と、
前記ＤＣ電源電圧に前記アフターパルス抑制信号を重畳する第２の重畳回路とを有し、
前記アバランシェフォトダイオードは、前記ゲートパルスと前記アフターパルス抑制信号とが重畳されたＤＣ電源電圧が一方の電極に印加され、他方の電極から光検出信号を出力することを特徴とする光検出回路。
【請求項２】
前記光検出信号に従って、所定の時間だけ前記ゲートパルスドライバ回路を停止させるブランキング回路と、
前記ブランキング回路の動作中に、前記アフターパルス抑制回路を作動させる遅延回路とを有することを特徴とする請求項１記載の光検出回路。
【請求項３】
前記アフターパルス抑制回路は、前記光検出信号に従って所定の時間だけ作動し、振幅が前記ゲートパルスの振幅以上の前記アフターパルス抑制信号を生成することを特徴とする請求項１記載の光検出回路。
【請求項４】
前記第１及び第２の重畳回路は、互いに通過帯域が重複しない複数のフィルタ回路又はインピーダンス整合回路からなることを特徴とする請求項１から３のいずれか１項記載の光検出回路。
【請求項５】
前記第１の重畳回路は、
前記ゲートパルスを重畳するために用いられ通過帯域が最も高い第１のフィルタ回路と、
前記電源電圧を重畳するために用いられ通過帯域が最も低い第２のフィルタ回路とを有し、
前記第２の重畳回路は、
前記アフターパルス抑制信号を重畳するために用いられ、前記第１のフィルタ回路の通過帯域と前記第２のフィルタ回路の中間の帯域を通過させる第３のフィルタ回路とを有することを特徴とする請求項４記載の光検出回路。
【請求項６】
前記第１の重畳回路は、
前記ゲートパルスを重畳するために用いる第４のフィルタ回路と、
前記ＤＣ電源電圧を重畳するために用いられ、前記第４のフィルタ回路よりも通過帯域が低い第５のフィルタ回路とを有し、
前記第２の重畳回路は、
前記アフターパルス抑制信号を用いられ、前記ゲートパルスドライバ回路の出力インピーダンスよりも十分に高い抵抗値を持つ抵抗器とを有することを特徴とする請求項４記載の光検出回路。
【請求項７】
前記第１の重畳回路は、
前記ＤＣ電源電圧を重畳するために用いられる第６のフィルタ回路と
前記ゲートパルスを重畳するために用いれ、前記第６のフィルタ回路よりも通過帯域が高い第７のフィルタ回路と、
前記ゲートパルスドライバ回路と前記第７のフィルタ回路との間に挿入された３端子型の第１のサーキュレータと、
前記第１のサーキュレータの残りの一端に接続された第１の終端回路とを有し、
前記第２の重畳回路は、
前記アフターパルス抑制信号を重畳するために用いる第８のフィルタ回路と、
前記アフターパルス抑制回路と前記第８のフィルタ回路との間に挿入された３端子型の第２のサーキュレータと、
前記第２のサーキュレータの残りの一端に接続された第２の終端回路とを有することを特徴とする請求項４記載の光検出回路。
【請求項８】
前記ゲートパルス生成回路から出力された前記ゲートパルスは、前記第１のサーキュレータを前記アバランシェフォトダイオード側へ通過し、
前記アフターパルス抑制回路から出力された前記アフターパルス抑制信号は、前記第２のサーキュレータを前記アバランシェフォトダイオード側へ通過し、
前記アバランシェフォトダイオード側から前記第１又は第２のサーキュレータに入力された信号は、前記第１又は第２の終端回路へ通過することを特徴とする請求項７記載の光検出回路。
【請求項９】
アバランシェフォトダイオードと、
ＤＣ電源電圧を出力するＤＣ電源回路と、
外部から入力されるタイミングクロックに応じてゲートパルスを生成するゲートパルスドライバ回路と、
前記ＤＣ電源電圧に前記ゲートパルスを重畳する第１の重畳回路と、
所定時間だけ前記アバランシェフォトダイオードに印加される前記バイアス電圧を低下させるアフターパルス抑制信号を生成するアフターパルス抑制回路とを有し、
前記アバランシェフォトダイオードの一方の電極には、前記ゲートパルスが重畳されたＤＣ電源電圧が印加され、
前記アバランシェフォトダイオードの他方の電極には、０を含む有限の抵抗値を持つ抵抗を介して前記アフターパルス抑制回路が接続され、
前記アフターパルス抑制信号によって前記他の電極の電位を上昇させて前記アバランシェフォトダイオードの両極間の電位差を低減することを特徴とする光検出回路。
【請求項１０】
前記アバランシェフォトダイオードの他方の電極から出力される光検出信号に従って、所定の時間だけ前記ゲートパルスドライバ回路を停止させるブランキング回路と、
前記ブランキング回路の動作中に、前記アフターパルス抑制回路を作動させる遅延回路とを有することを特徴とする請求項９記載の光検出回路。
【請求項１１】
前記アフターパルス抑制回路は、前記アバランシェフォトダイオードの他方の電極から出力される光検出信号に従って所定の時間だけ作動し、振幅が前記ゲートパルスの振幅以上の前記アフターパルス抑制信号を生成することを特徴とする請求項９記載の光検出回路。
【請求項１２】
前記アフターパルス抑制信号生成回路に、電気スイッチ素子を用い、該電気スイッチ素子のスイッチング動作によって前記アフターパルス抑制信号を出力するか否かを切り替えることを特徴とする請求項１から１１のいずれか１項記載の光検出回路。
【請求項１３】
前記ＤＣバイアス電源回路は、外部制御によって出力電圧が可変であり、前記アフターパルス抑制回路の出力に応じて前記ＤＣ電源電圧を低下させることにより、前記第２の重畳回路としての機能を兼ねることを特徴とする請求項１から３のいずれか１項記載の光検出回路。
【請求項１４】
前記アバランシェフォトダイオードが単一の光子を検出可能であることを特徴とする請求項１から１３のいずれか１項記載の光検出回路。
【請求項１５】
前記アバランシェフォトダイオードから出力される前記ゲートパルスの微分成分を除去するチャージパルスキャンセル回路を有することを特徴とする請求項１から１４のいずれか１項記載の光検出回路。
【請求項１６】
ゲートモードによるアバランシェフォトダイオードを用いた光検出回路の前記アバランシェフォトダイオードに印加するバイアス電圧の直流成分にゲートパルスを重畳し、光子検出後に前記ゲートパルスを停止するブランキング時間を生成するバイアス電圧制御方法であって、
前記ブランキング時間の少なくとも一部において、前記アバランシェフォトダイオードに印加するバイアス電圧に、その直流成分で規定される電圧よりもさらに低下させるアフターパルス抑制信号を印加することを特徴とするバイアス電圧の制御方法。
【請求項１７】
ゲートモードによるアバランシェフォトダイオードを用いた光検出回路の前記アバランシェフォトダイオードに印加するバイアス電圧の直流成分にゲートパルスを重畳し、光子検出後に前記ゲートパルスを停止するブランキング時間を生成するバイアス電圧制御方法であって、
前記ブランキング時間の少なくとも一部において、前記アバランシェフォトダイオードに印加されるゲートパルスの尖頭電圧が前記アバランシェフォトダイオードのブレークダウン電圧を下回る振幅のアフターパルス抑制信号によって、前記バイアス電圧の直流成分を減少させることを特徴とするバイアス電圧の制御方法。
【請求項１８】
前記アフターパルス抑制信号の振幅は、前記アバランシェフォトダイオードに印加されるバイアス電圧の直流成分で規定される電圧による前記アバランシェフォトダイオードの増倍率を所定の値に低下させる振幅であることを特徴とする請求項１６又は１７記載のバイアス電圧の制御方法。
【請求項１９】
前記ゲートパルスの尖頭での前記アバランシェフォトダイオードの増倍率が１０4〜１０6倍であり、前記ブランキング時間中の前記バイアス電圧の直流成分で規定される電圧による前記アバランシェフォトダイオードの増倍率が１０〜数百倍である場合に、前記アフターパルス抑制信号の印加時の前記アバランシェフォトダイオードの増倍率が数倍〜１０倍となるように前記アフターパルス抑制信号を印加することを特徴とする請求項１６から１８の何れか１項記載のバイアス電圧の制御方法。
【請求項２０】
請求項１から１５のいずれか１項記載の光検出回路を用いた光検出器。
【請求項２１】
請求項１６から１９のいずれか１項記載のバイアス電圧の制御方法によってアバランシェフォトダイオードに印加するバイアス電圧を制御することを特徴とする光検出器。
【請求項２２】
請求項２０又は２１記載の光検出器を用いた測定器。
【請求項２３】
請求項２０又は２１記載の光検出器を用いた量子暗号装置。
【請求項２４】
請求項２０又は２１記載の光検出器を用いた量子通信装置。
【請求項２５】
請求項２０又は２１記載の光検出器を用いた量子計算機。
【請求項２６】
請求項２２記載の測定器を備えた測定システム。
【請求項２７】
請求項２３記載の量子暗号装置、請求項２４記載の量子通信装置及び請求項２５記載の量子計算機の少なくとも何れかを備えた情報通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一光子検出器及び微弱光検出器とその制御回路に関し、特に、アフターパルス低減のためのブランキング制御回路とその制御方式とに関する。
【背景技術】
【０００２】
単一光子検出器は、量子暗号を始めとする量子情報技術において不可欠なデバイスである。特に、アバランシェフォトダイオード（Avalanche PhotoDiode：ＡＰＤ）を用いた光子検出器は、ペルチェ冷却での運用が可能であり、比較的低いバイアス電圧、高い検出効率、小型化可能な構造などの点から装置化に最適と考えられている。
【０００３】
ＡＰＤを用いた光子検出器では、ＡＰＤにブレークダウン電圧を超えるバイアス電圧を短時間印加し、アバランシェ増倍率を高くすることで、単一光子から発生する僅か１個のキャリアをトリガとして外部回路で検出可能なまでに増幅している（非特許文献１参照）。
【０００４】
このようなブレークダウン電圧を超えるバイアス電圧をＡＰＤに印加して信号受信する方式を「ガイガーモード」と呼び、特に、パルスによって短時間のガイガーモードをＡＰＤに発生させることを「ゲートモード」と呼ぶ。このゲートモードでのアバランシェ増倍率は、一例として、１０００〜１０万倍を超える値となる。
【０００５】
光ファイバの伝送損失が最低となる１．５５μｍ帯において単一光子伝送を行う場合には、１．５５μｍ帯に受信感度を持つＩｎＧａＡｓ系のＡＰＤを用いるのが一般的である。このようなＩｎＧａＡｓ−ＡＰＤ（以下、単にＡＰＤと記す）を用いた光子検出では、ＡＰＤの高い暗電流レベルによって、連続的なガイガーモードの維持が不可能であるため、ゲートモードの適用が不可欠となっている。
【０００６】
なお、ガイガーモードに対して、通常の光通信などで使用するブレークダウン電圧以下のバイアス状態で、増倍率１０〜１００程度の状態を、以下の説明では「ノーマルモード」と記す。
【０００７】
図１８は、ゲートモードの原理を示すタイムチャートである。ゲートモードでは、光子信号に同期して非常に短時間だけＡＰＤのバイアスをガイガーモードとし、同時に光子の入射があれば光子を検出し、光子の入射が無ければノーマルモードへ戻る。
【０００８】
例えば、ゲート時間が数nsec以下のゲートモードであれば、その間に生成される暗電流のキャリアは非常に小さいと見なせるため、十分なＳ／Ｎ比（Signal-to-Noise ratio）で光子を検出可能である。暗電流のキャリアによって発生するノイズは「ダークカウント」と呼ばれ、ゲート時間に対して定常的な確率（ゲート時間にかかわらずほぼ一定の確率）で発生する。
ダークカウントは、ＡＰＤの暗電流を起源とするため、ＡＰＤの素子を冷却して暗電流を低減することで抑制が可能である。一般に、ＡＰＤでの光子検出では、ペルチェ素子や冷凍機を冷却手段として用いている。
【０００９】
なお、ゲートモードを用いる場合、ゲートパルスの微分成分がＡＰＤから出力される。これは「チャージパルス」と呼ばれるものであり、その除去が必要とされる。チャージパルスの除去に関しては、特許文献１、２、３に開示されている。
【００１０】
光子検出器を、量子暗号システムなどの情報通信機器へ適用する場合には、ノイズの発生は、情報量の低下に直結するため、その低減が求められる。ゲートモードによるＡＰＤ光子検出器から発生するノイズは、上記のダークカウントと、アフターパルスとの二つの成分から構成される。
【００１１】
図１９に、ＡＰＤのノイズ特性の一例を示す。横軸はゲートパルス間隔、縦軸はゲートパルス１回当たりのノイズ発生確率である。アフターパルス確率（Probability of After Pulse：ＰＡＰ）は、ブレークダウンしたゲートパルスに続く次のゲートパルスにおける」：−ブレークダウン発生確率である。ダークカウント確率（Probability of DarK count：ＰＤＫ）は、ブランキング時間にかかわらず一定の発生確率であるのに対して、アフターパルス確率は、ゲートパルス間隔が広がるに従って低減している。
【００１２】
アフターパルスは、あるゲートパルスにおいてＡＰＤがブレークダウンした場合に、それに続くゲートパルスにおいて光子が入射していないにもかかわらず、ある確率でブレークダウンが発生するというノイズ現象である。
アフターパルスの原因となるＡＰＤのブレークダウンは、光子検出とダークカウントのいずれによっても発生する可能性がある。このアフターパルスは、ブレークダウンによって大量に発生したキャリアが、ＡＰＤ素子を構成する結晶内部に残留し続け、次のゲートパルスの印加によって再増倍される現象である（非特許文献２参照）。
【００１３】
アフターパルスを抑制するには、図２０のタイムチャートに示すように、ブレークダウン後に、ある時間だけゲートパルスの印加を停止し、アフターパルス確率を低下させる制御を行う必要がある（非特許文献３参照）。又は、アフターパルス確率は必ず１以下であり、繰り返しアフターパルスが発生しても、有限の時間で停止することを利用して、ＡＰＤ出力信号をある時間だけマスクし、信号検出を無視する必要がある（非特許文献４参照）。
このゲートパルス停止時間やマスク時間は、「ブランキング時間」と呼ばれている。ブランキング時間は、ＡＰＤの品種や個体差により１００nsec〜数十μsecとされる（非特許文献４、５参照）。
【００１４】
ブランキング中は、ゲートパルスが停止し光子を検出できないため、光子検出により受信する情報量の低下を避けるためには、ブランキング時間の短縮が求められる。ブランキング時間は、ＡＰＤ内部に残留するキャリア寿命で決定され、その値は、素子材料の物性に強く依存する。そのため、ブランキング時間を短縮するには、ＡＰＤ素子そのものを改良する手法や、品種や個体差によるブランキング時間の差を利用して、ブランキング時間が短いものを選別する手法が用いられていた。
【特許文献１】特開２００６−２８４２０２号公報（図４及び図５、段落００５１〜００６２）
【特許文献２】特開２００３−２４３６９１号公報（図１及び図２、請求項１、段落００１１）
【特許文献３】特開２００５−１１４７１２号公報（図１及び図２、請求項３、段落００２１）
【非特許文献１】B.F.Levine and C.G.Bethea  J.C.Campbell、Near room temperature 1.3um single photon counting with a InGaAs avalanche photodiode、Eectronics Letters、vol.20 No.14, 1984、pp596, 第一カラム18 - 27行目
【非特許文献２】Sergio Cova, Senior, A. Lacaita, and G. Ripamonti、Trapping Phenomena in Avalanche Photodiodes on Nanosecond Scale、ELECTRON DEVICE LETTERS、1991、VOL. 12, NO. 12、pp685-687"、本文文頭〜7行目
【非特許文献３】A high-performance integrated single-photon detector for telecom wavelengths、DONALD S. BETHUNE, WILLIAM P. RISK and GARY W. PABST、Journal of modern optics, 15 june-10 july 2004 vol.51, no.9-10, 1359-1368、1360
【非特許文献４】Photon counting for quantum key distribution with Peltier cooled InGaAs/InP APD's、Damien Stucki, Gregoire Ribordy, Andre Stefanov, Hugo Zbinden, John G. Rarity, Tom Wall、http://arxiv.org/PS_cache/quant-ph/pdf/0106/0106007v1.pdf
【非特許文献５】Accurate Evaluation of APD Noise Characteristics for Quantum Cryptosystems、Seigo Takahashi, Takeshi Nakata, Akio Tajima and Akihisa Tomita、The 11th Optoelectronics & Communications Conf(OECC2006) 4B2-6、Figure 4
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、ブランキング時間を短縮するための上記の手法には、次のような問題がある。
【００１６】
第１の問題は、ブランキング時間がＡＰＤの素子製造段階で決定され、事後的に制御できないことである。これは、アフターパルス確率の減少率が、ＡＰＤの結晶や素子構造に依存し、外部回路によって制御することが不可能であることを意味する。すなわち、図２１に示すような光子検出回路において、システム的にブランキング時間を短縮することができなかったため、ブランキング時間を短縮するためには、高性能の（ブランキング時間の短い）ＡＰＤ素子を用いるしかなかった。
【００１７】
第２の問題は、ゲート繰り返し周波数の向上の効果が、光子検出によって得られる情報量に十分に反映されないことである。これは、長時間のブランキングによって光子検出動作を停止する時間が支配的になることが原因であり、光子検出回路の量子暗号システムへの適用に際して量子鍵の生成時間が減少すること、つまり、システムの性能が低下することを意味している。特に、光子検出動作の高速化が可能なゲートモードであるにもかかわらず、光子検出の実効的な繰り返し周期がブランキング時間で制約されるため、光子検出回路を高速化しても、その効果が十分に得られないことが問題となる。
【００１８】
本発明は係る問題に鑑みて為されたものであり、ＡＰＤのアフターパルスを事後的に制御するとともに、高い繰り返し周期で光子を検出できる光検出回路及びこれを用いた光検出器、測定器、量子暗号装置、量子通信装置、量子計算機並びにこれらを用いたシステム及びバイアス電源の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明は、第１の態様として、アバランシェフォトダイオードと、ＤＣ電源電圧を出力するＤＣ電源回路と、外部から入力されるタイミングクロックに応じてゲートパルスを生成するゲートパルスドライバ回路と、ＤＣ電源電圧にゲートパルスを重畳する第１の重畳回路と、アバランシェフォトダイオードに印加されるバイアス電圧を所定時間だけ低下させるアフターパルス抑制信号を生成するアフターパルス抑制回路と、ＤＣ電源電圧にアフターパルス抑制信号を重畳する第２の重畳回路とを有し、アバランシェフォトダイオードは、ゲートパルスとアフターパルス抑制信号とが重畳されたＤＣ電源電圧が一方の電極に印加され、他方の電極から光検出信号を出力することを特徴とする光検出回路を提供するものである。
【００２０】
また、上記目的を達成するため、本発明は、第２の態様として、ゲートモードによるアバランシェフォトダイオードを用いた光検出回路のアバランシェフォトダイオードに印加するバイアス電圧の直流成分にゲートパルスを重畳し、光子検出後にゲートパルスを停止するブランキング時間を生成するバイアス電圧制御方法であって、ブランキング時間の少なくとも一部において、アバランシェフォトダイオードに印加するバイアス電圧に、その直流成分で規定される電圧よりもさらに低下させるアフターパルス抑制信号を印加することを特徴とするバイアス電圧の制御方法を提供するものである。
【００２１】
また、上記目的を達成するため、本発明は、第３の態様として、上記本発明の第１の態様に係る光検出回路を用いた光検出器を提供するものである。
【００２２】
また、上記目的を達成するため、本発明は、第４の態様として、上記本発明の第３の態様に係る光検出器を用いた測定器を提供するものである。
【００２３】
また、上記目的を達成するため、本発明は、第５の態様として、上記本発明の第３の態様に係る光検出器を用いた量子暗号装置を提供するものである。
【００２４】
また、上記目的を達成するため、本発明は、第６の態様として、上記本発明の第３の態様に係る光検出器を用いた量子通信装置を提供するものである。
【００２５】
また、上記目的を達成するため、本発明は、第７の態様として、上記本発明の第３の態様に係る光検出器を用いた量子計算機を提供するものである。
【００２６】
また、上記目的を達成するため、本発明は、第８の態様として、上記本発明の第４の態様に係る測定器を用いた測定システムを提供するものである。
【００２７】
また、上記目的を達成するため、本発明は、第９の態様として、上記本発明の第５の態様に係る量子暗号装置、上記本発明の第６の態様に係る量子通信装置及び上記本発明の第７の態様に係る量子計算機の少なくともいずれかを備えた情報通信システムを提供するものである。
【発明の効果】
【００２８】
本発明によれば、ＡＰＤのアフターパルスを事後的に制御するとともに、高い繰り返し周期で光子を検出できる光検出回路及びこれを用いた光検出器、測定器、量子暗号装置、量子通信装置、量子計算機並びにこれらを用いたシステム及びバイアス電源の制御方法を提供できる。
【発明を実施するための最良の形態】
【００２９】
本発明においては、ＡＰＤに印加するバイアス電圧をブランキング中に変化させることにより、アフターパルスの元となる残留キャリアを効率的に減少させ、ブランキング時間の短縮を可能とする。
【００３０】
図１に示すように、本発明に係る光検出回路は、ＡＰＤ１０１と、ＤＣ電源電圧ＶＢ１を出力するＤＣバイアス電源回路１０７と、外部から入力されるタイミングクロックＣ１に応じてゲートパルスＧＰ１を生成するゲートパルスドライバ回路１０６と、ＤＣ電源電圧ＶＢ１にゲートパルスＧＰ１を重畳する重畳回路１８１と、ＡＰＤ１に印加されるバイアス電圧を所定時間だけ低下させるアフターパルス抑制信号ＡＣ１を生成するアフターパルス抑制回路１０４と、ＤＣ電源電圧ＶＢ２にアフターパルス抑制信号ＡＣ１を重畳する重畳回路１８２とを有し、ＡＰＤ１は、ゲートパルスＧＰ１とアフターパルス抑制信号ＡＣ１とが重畳されたＤＣ電源電圧ＶＢ３が一方の電極に印加され、他方の電極から光検出信号Ｓ２を出力する。
【００３１】
または、図２に示すように、本発明に係る光検出回路は、ＡＰＤ１０１と、ＤＣ電源電圧を出力するＤＣバイアス電源回路１０７と、外部から入力されるタイミングクロックＣ１に応じてゲートパルスＧＰ１を生成するゲートパルスドライバ回路１０６と、ＤＣ電源電圧ＶＢ１にゲートパルスＧＰ１を重畳する重畳回路１８１と、所定時間だけＡＰＤ１に印加されるバイアス電圧を低下させるアフターパルス抑制信号ＡＣ１を生成するアフターパルス抑制回路１０４とを有し、ＡＰＤ１の一方の電極には、ゲートパルスＧＰ１が重畳されたＤＣ電源電圧ＶＢ３が印加され、ＡＰＤ１の他方の電極には、０を含む有限の抵抗値を持つ抵抗を介してアフターパルス抑制回路１０４が接続され、アフターパルス抑制信号ＡＣ１によって他の電極の電位を上昇させてＡＰＤ１の両極間の電位差を低減する。
【００３２】
図１や図２のような構成を採用したＡＰＤは、以下のように動作する。
【００３３】
図３に示すように、ＡＰＤに印加するバイアス電圧をブランキング時間中に低下させるか、又はブレークダウン電圧を超えない電圧でバイアス電流を振動させる。これにより、このような制御を行わない場合と比較して、ブランキング時間中に印加される実効バイアス電圧を低下させる。
【００３４】
まず、ブランキング時間中のＡＰＤの増倍について説明する。
図４に、ブランキング中のバイアス電圧の変化と、残留キャリア数との関係を示す。図４の上段は、ＡＰＤに印加されたバイアス電圧に対するＡＰＤの増倍率、中段は、ＡＰＤのＩ−Ｖ（電流−電圧）特性、下段は、ゲートモードにおいてＡＰＤに印加される電圧の時間（縦方向）とＩ−Ｖ特性との対応を示している。
【００３５】
ゲートモードにおいてＡＰＤに印加されるバイアス電圧は、静的なＩ−Ｖ特性上で、７０Ｖ前後の図中の網掛け領域に相当する。ＡＰＤに印加されるバイアス電圧は、７０Ｖ以下のノーマルモード状態と、ゲートパルスによって７０Ｖを超えたガイガーモードの状態との二つの状態が繰り返される。
【００３６】
ノーマルモード状態は、ブレークダウン電圧以下となるため、ＡＰＤに対して光入射が無ければ暗電流相当の電流しか発生しない。しかし、ノーマルモードにおいても数１０倍のアバランシェ増倍が可能なバイアス条件であり、ＡＰＤの増倍層の内部では、一部のキャリアの増倍が繰り返し行われていると考えられる。
【００３７】
ゲートパルスが終了し、バイアス電圧がノーマルモードに戻り、アバランシェ増倍率が低くなっても、減衰しつつも再生成されるキャリアが存在する。直前のゲートにおいてブレークダウンが発生した場合には、１×１０6個程度の莫大なキャリアが発生しＡＰＤ内部に充満した直後の状態であるから、次のゲートパルスの印加において雪崩増倍を開始させるのに十分な数のキャリアが増倍層内部に滞留し続けることとなる。
【００３８】
上記のモデルにおいて、ブランキング中のキャリアの再生成を抑制するために、図３に示すように、ブランキング時間中にバイアス電圧を一時的に低下させる。このようなバイアス電圧の制御により、ゲートパルス振幅を拡大させることなく、効果的に残留キャリアを抑制させ、ブランキング時間を短縮する。
【００３９】
バイアス電圧の制御と利得との関係を図５に示す。ブランキング時間中にバイアス電圧をノーマルモードよりも下げることで、増倍率を一時的に低下させる。図５においては、ノーマルモード領域でのアバランシェ増倍率１０倍に対して、ブランキング時間中にバイアス電流を更に低下させることで、一時的に増倍率を２倍まで低下させている。
具体的には、一般的には、ゲートパルスの尖頭でのＡＰＤ１の増倍率は１０4〜１０6倍であり、ブランキング時間中のバイアス電圧の直流成分で規定される電圧によるＡＰＤ１の増倍率が１０〜数百倍であるため、アフターパルス抑制信号ＡＣ１の印加時のＡＰＤ１の増倍率が数倍〜１０倍となるようにアフターパルス抑制信号ＡＣ１を印加している。
【００４０】
このように、本発明においては、ＡＰＤがノーマルモード状態にある時間のバイアス電圧を制御することで、ＡＰＤの増倍率を低下させ、その結果としてアフターパルス確率を低下させるため、電子回路によりアフターパルス確率を制御できる。すなわち、ＡＰＤの素子自体の特性に依存することなくアフターパルス確率を低減できる。このため、素子の性能向上によるアフターパルス確率の低減も並行して行えば、素子の性能向上のみによってアフターパルス確率の低減を図る場合と比較して、より短い開発期間で同程度のアフターパルス低減効果を得ることが可能となる。
【００４１】
また、本発明においては、ブランキング時間を短縮することにより光子検出回路の不感期間も短縮されるため、光子の検出機会を増加させることができる。上記各文献に記載の方法では、実質的な光子検出レートがブランキング時間で制約されることとなるが、本発明においてはブランキング時間の短縮の効果により、光子検出動作の繰り返し周波数の上昇が反映しやすくなる。
【００４２】
さらに、この効果により、ＡＰＤを冷却することによって増加するアフターパルス確率を抑制することも可能となり、ダークカウントの抑制とアフターパルスの抑制とを両立できる。
【００４３】
このような光検出回路は、光検出器、測定器、量子暗号装置、量子通信装置、量子計算機及びこれらを用いた測定システムや情報通信システムに適用可能である。
【００４４】
以下、本発明の好適な実施の形態について説明する。
【００４５】
〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。
図６に、本実施形態に係る光子検出器の構成を示す。この光子検出器は、ＡＰＤ１、チャージパルスキャンセル回路２１、識別回路２２、ＤＣバイアス電源回路７、ブランキング制御回路５、ゲートパルスドライバ回路６、遅延回路３、及びアフターパルス抑制回路４を有する。信号の入出力としては、単一光子信号Ｓ１の入力とゲートパルス生成のタイミングクロック信号Ｃ１とが入力され、光子検出信号Ｓ３を出力する。
【００４６】
なお、以下の説明においてはＤＣバイアス電圧に正電圧を用い、ＡＰＤのカソードにバイアス電圧を印加し、アノードから光子検出信号の出力を得る構成として説明する。ＤＣバイアス電圧として負電圧を使用する場合の構成は、ＡＰＤの極性が逆転するのみであって、基本的な機能構成は不変であるため、これに関する説明は省略する。
【００４７】
ＡＰＤ１のカソードには、定常的にＤＣバイアス電源回路７からバイアス電圧の直流成分ＶＢ１が印加される。バイアス電圧の直流成分ＶＢ１は、ＡＰＤ１のブレークダウン電圧を下回る電圧である。
【００４８】
ゲートパルスドライバ回路６は、ＡＰＤ１への単一光子信号Ｓ１の入射に同期したタイミングクロック信号Ｃ１からゲートパルスＧＰ１を生成する。ゲートパルスＧＰ１は、加算回路８１でバイアス電圧ＶＢ１に重畳される。
【００４９】
光子を検出した際にＡＰＤ１のアノードから出力される信号Ｓ２は、チャージパルスキャンセル回路２１へ入力される。チャージパルスキャンセル回路２１は、入力された信号Ｓ２を基にチャージパルスキャンセル信号Ｓ２１を生成し、識別回路２２へ出力する。識別回路２２は、入力されたチャージパルスキャンセル信号Ｓ２１を基に光子検出信号Ｓ３を生成し、外部回路へ出力する。光子検出信号Ｓ３は、ブランキング回路５にも入力され、これを基にブランキング回路５はブランキング信号Ｓ５を出力する。ブランキング信号Ｓ５は、ゲートパルスドライバ回路６へ入力され、ゲートパルスの発生を一定時間停止させる。また、光子検出信号Ｓ３は、遅延回路３にも入力され、所定時間遅延された後にアフターパルス抑制回路４へ入力される。アフターパルス抑制回路４は、入力された信号（遅延された光子検出信号Ｓ３）を基にアフターパルス抑制信号ＡＣ１を生成し、減算回路８２へ出力する。アフターパルス抑制信号ＡＣ１は、ゲートパルスが重畳されたバイアス電圧ＶＢ２へ減算回路８２によって重畳される。なお、ここではアフターパルス抑制信号ＡＣ１が正電圧の信号である場合を想定して、減算回路８２にてバイアス電圧ＶＢ２から減算することによってアフターパルス抑制信号ＡＣ１をＶＢ２へ重畳する構成を示しているが、アフターパルス抑制信号ＡＣ１が負電圧の信号として生成される場合には、バイアス電圧ＶＢ２とアフターパルス抑制信号ＡＣ１とを加算することによってアフターパルス抑制信号ＡＣ１を重畳すればよい。
【００５０】
ＤＣバイアス電圧ＶＢ１、ＶＢ２に、ゲートパルスＧＰ１やアフターパルス抑制信号ＡＣ１を重畳する加算回路８１及び減算回路８２は、バイアスＴなどの高周波フィルタ回路で構成できる。加算回路８１及び減算回路８２の構成に関しては、後段でより詳細に説明する。
【００５１】
ブランキング回路５は、光子検出信号Ｓ３が入力されたことに応じて、別途設定される任意の時間だけブランキング制御信号Ｓ５を発生させる。ゲートパルスドライバ回路６は、ブランキング制御信号Ｓ５が入力されたことに応じて出力を停止し、ゲートパルスＧＰ１のＡＰＤ１への印加を停止することによってブランキングを実現する。
【００５２】
アフターパルス抑制回路４は、遅延を受けた光子検出信号Ｓ３が入力されたことに応じて、ブランキング信号Ｓ５の出力中にアフターパルス抑制信号ＡＣ１を生成することで、ＡＰＤ１に印加されるバイアス電圧を低下させる。アフターパルス制御信号ＡＣ１の出力タイミングは、遅延回路３によりブランキング時間の適切な時間に調整される。
【００５３】
図７に、光子検出器の動作の一例を示す。説明の簡略化のため、ここでは回路遅延や配線遅延は発生しないものとみなしている。
ゲートパルスＧＰ１は、タイミングクロックＣ１の立ち上がり遷移に応じて、短パルスとして生成される。図中のタイミングクロックＣ１の２クロック目では、ＡＰＤ１が光子を検出したことにより、続いてブランキング信号Ｓ５が発生している。２クロック目で発生したブランキング信号Ｓ５により、タイミングクロックＣ１の３クロック目から５クロック目の間はタイミングクロックＣ１がマスクされ、ゲートパルスＧＰ１の発生が停止している。
【００５４】
ＡＰＤ１に印加されるゲート電圧ＶＢ３は、ゲートパルスＧＰ１からアフターパルス抑制信号ＡＣ１を減算した波形である。なお、図７においては直流成分ＶＢ１の絶対値は省略している。
【００５５】
光子の入射は、全てのタイムスロットにおいて必ずしも発生しないことを想定して、３回（タイミングクロックＣ１の２クロック目、５クロック目、７クロック目）のみとしている。なお、ゲートパルスＧＰ１のタイミングに同期しない光子の入射は無いものとする。これらの光子入射のうち、タイミングクロックＣ１の５クロック目において入射した光子は、ブランキング時間中でゲートパルスが印加されないため、検出されずに破棄される。
【００５６】
ＡＰＤ１の出力信号Ｓ２、チャージパルスキャンセル回路２１の出力であるチャージパルスキャンセル信号Ｓ２１、光子検出信号Ｓ３は、検出回路の処理過程においてアナログからデジタルに変換されるが、光子検出としての情報は不変であるため、各々の説明は省略する。光子検出信号Ｓ３は、光子検出器外の回路へ出力されるため、クロック周期の幅を持ったデジタル信号とする。
【００５７】
ブランキング制御回路５は、光子検出信号Ｓ３を基にブランキング信号Ｓ５を生成する。ブランキング信号Ｓ５は、予めブランキング制御回路５に対して設定された時間幅に従って生成される。ここでは、タイミングクロックＣ１の３クロック分の時間幅であるものとしている。
【００５８】
光子検出信号Ｓ３は、アフターパルス抑制回路４にも入力され、これに応じてアフターパルス抑制回路４からはアフターパルス抑制信号ＡＣ１が出力される。アフターパルス抑制信号ＡＣ１は、ブランキング時間中の任意のタイミングで発生させることを可能とするために、遅延回路３によって遅延させた光子検出信号Ｓ３に応じて発生させる。ここでは、タイミングクロックＣ１の１クロック分光子検出信号Ｓ３を遅延させ、１クロック分の幅でバイアス電圧を低下させている。
【００５９】
残留キャリア数は、光子検出によりＡＰＤ１がブレークダウンする直前までは、十分に少ないものとする。タイミングクロックＣ１の２クロック目において、ＡＰＤ１がブレークダウンするとキャリア数は急増する。その後、ブランキング時間中は所定の時定数で残留キャリアは漸減する。アフターパルス抑制回路４が無い場合には、残留キャリア数は図中に点線で示すように直線的に減少するものと仮定する。これに対し、アフターパルス抑制回路４を備えることにより、タイミングクロックＣ１の４クロック目においてアフターパルス抑制信号ＡＣ１がバイアス電圧ＶＢ２に重畳され、残留キャリア数は図中に実線で示すよう急激に減少する。
【００６０】
アフターパルス抑制回路４が無い場合、ブレークダウン後の３クロック分のブランキング時間後、タイミングクロックＣ１の６クロック目の時点では、点線で示した残留キャリア数となる。この場合、タイミングクロックＣ１の６クロック目でのゲートパルスの印加に際して、光子入力が無いにもかかわらず、アフターパルスとしてＡＰＤ１がブレークダウンを起こしてしまう確率が高くなる。その結果、タイミングクロックＣ１の７クロック目から再びブランキング状態となるため、７クロック目で入射する光子を検出できない。
また、アフターパルス抑制回路４が無い場合、漸減する残留キャリア数をベースラインに近づけるためには、さらに長いブランキング時間が必要であり、同じく７クロック目に入射する光子を検出できない。
【００６１】
＜加算回路及び減算回路の構成例１＞
ＡＰＤ１のバイアス電圧印加に関する加算回路及び減算回路の構成について説明する。
ゲートモードでＡＰＤ１に印加されるバイアス電圧は、数百psec〜数nsec程度の時間幅のゲートパルスが数nsec〜数十nsecの一定周期で繰り返されることが基本動作であり、ブランキング時には、数十nsec〜数μsec以上の規定時間だけゲートパルスが停止する。このような動作のために、加算回路８１及び減算回路８２には、広い周波数帯域の伝送特性を要求する電子回路が必要とされる。
【００６２】
ここで、一般にブランキング時間は、ゲートパルスＧＰ１と比較し１０倍以上長い時間である。また、アフターパルス抑制信号ＡＣ１は、ブランキング時間の中で所望のバイアス電圧低下があれば、矩形波である必要はない。これらのことから、アフターパルス抑制回路４は、ゲートパルスドライバ回路６と比較して低速な回路で構成することが可能である。このため、nsecクラスの高周波回路で必要となる５０ｏｈｍの特性インピーダンスを維持しつつ、減算回路８２を実現できる。
【００６３】
図８に、ＡＰＤ１のカソード端子へ印加するバイアス電圧ＶＢ３を生成する加算回路８１及び減算回路８２の構成を示す。
加算回路８１は、ローパスフィルタ（Low Pass Filter：ＬＰＦ）８１ａとハイパスフィルタ（High Pass Filter：ＨＰＦ）８１ｂとを有する。ＤＣバイアス電源回路７が、ローパスフィルタ８１ａを介して、ゲートパルスドライバ回路６が、ハイパスフィルタ８１ｂを介して接続され、直流成分ＶＢ１とゲートパルスＧＰ１とが加算される。
また、減算回路８２は、バンドパスフィルタ（Band Pass Filter：ＢＰＦ）８２ｂを有する。直流成分ＶＢ１とゲートパルスＧＰ１との加算結果であるバイアス電圧ＶＢ２には、バンドパスフィルタ８２ｂを介して、アフターパルス抑制回路４の出力であるアフターパルス抑制信号ＡＣ１が加算され、ＡＰＤ１のカソード端子へ印加される。また、ＡＰＤ１のカソード端子には、伝送路のインピーダンスマッチングのための終端抵抗９１とＤＣ成分を遮断するためのコンデンサ９２とが接続される。
【００６４】
図９に、ＬＰＦ８１ａ、ＨＰＦ８１ｂ及びＢＰＦ８２ｂの透過帯域スペクトルの関係を示す。高電圧のＤＣバイアスＶＢ１が印加されるために、終端抵抗９１や各回路へのＤＣ成分の流入を防ぐために、ＨＰＦ８１ｂ及びＢＰＦ８２ｂは、不図示のコンデンサでＤＣ成分を遮断する。
【００６５】
ここで、ゲートパルスドライバ回路６とアフターパルス抑制回路４との出力を、同一のハイパスフィルタ回路へ並列に接続すると、ＡＰＤ１のカソードに続く一連の高周波回路の特性インピーダンスが低下してしまい、ゲートパルス振幅の低下や波形劣化が発生する。このインピーダンスの低下を防ぐために、アフターパルス抑制信号ＡＣ１の減算回路８２にはＢＰＦ８２を用いて、ゲートパルスとの周波数帯域を分離することで、特性インピーダンスの低下を回避する。
図９のスペクトル成分に示すように、アフターパルス抑制信号ＡＣ１のスペクトル成分は、ゲートパルスＧＰ１の周波数成分よりも低周波成分からなるように帯域を選択することで、適切なフィルタ透過特性の設計が可能となり、ゲートパルスＧＰ１の波形劣化を回避できる。
【００６６】
＜加算回路及び減算回路の構成例２＞
図１０に、ＡＰＤ１のカソード端子へ印加するバイアス電圧ＶＢ３を生成する加算回路８１及び減算回路８２の別の構成を示す。
加算回路８１をバイアスＴ回路で実現している。減算回路８２は、フィルタではなく高インピーダンス回路を介してアフターパルス抑制信号ＡＣ１を重畳する。ここでは、直列に抵抗８２ｃを挿入し、バイアス電圧ＶＢ３の伝送線路から見たアフターパルス抑制回路４の出力インピーダンスを上昇させることで、伝送線路の特定インピーダンスの低下を低減している。
【００６７】
＜加算回路及び減算回路の構成例３＞
図１１に、ＡＰＤ１のカソード端子へ印加するバイアス電圧ＶＢ３を生成する加算回路８１及び減算回路８２の別の構成を示す。
アフターパルス抑制回路４に設けられているスイッチ素子４１のＯＮ／ＯＦＦ状態を光子検出信号Ｓ３で制御することで、コンデンサ８２ｄを介した電荷の引き込みによる電圧低下により、アフターパルス抑制信号ＡＣ１を加算する。電圧の低下量と時間幅とは、抵抗８２ｃ及びコンデンサ８２ｄの抵抗値及び容量の回路定数で調整する。バイアスＴである加算回路８１のインダクタンスとＤＣバイアス電源回路７の内部抵抗とによって定まる時定数は、ＣＲ時定数と比較して十分に大きいことが必要である。アフターパルス抑制回路４のスイッチ素子４１には、トランジスタや電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を用いることで、高速なスイッチング動作が可能である。
【００６８】
＜加算回路及び減算回路の構成例４＞
図１２に、ＡＰＤ１のカソード端子へ印加するバイアス電圧ＶＢ３に関する加算回路８１及び減算回路８２の別の構成を示す。
図示する構成では、サーキュレータ８１ｃ、８２ｅを用いることで、ゲートパルスＧＰ１とアフターパルス抑制信号ＡＣ１との加算、及び伝送路の特性インピーダンスの維持を可能としている。
【００６９】
具体的には、ゲートパルスドライバ回路６から出力されたゲートパルス信号ＧＰ１は、サーキュレータ８１ｃを通過し、バイアスＴにてバイアス電圧ＶＢ１へ重畳され、ＡＰＤ１へ印加される。それに続いて、ゲートパルスＧＰ１の成分はコンデンサ９２を通過し、サーキュレータ８２ｅを介して終端抵抗９１で終端される。
【００７０】
続いて、アフターパルス抑制信号の伝達について説明する。アフターパルス抑制信号ＡＣ１は、ゲートパルスＧＰ１とは独立してアフターパルス抑制回路４から出力され、サーキュレータ８２ｅとコンデンサ９２とを経由してＡＰＤ１に印加され、加算回路８１内のバイアスＴの高周波ポートへ出力され、サーキュレータ８１ｃを介して終端抵抗９３で終端される。
【００７１】
図示する構成においては、サーキュレータ８１ｃ、８２ｅを用いることで、ゲートパルスＧＰ１とアフターパルス抑制信号ＡＣ１とが、それぞれ独立に、伝送路上を逆方向に伝送される。この結果、伝送路の特性インピーダンスとゲートパルスドライバ回路６及びアフターパルス抑制回路４の出力インピーダンスとが、高周波領域においても整合される。よって、ゲートパルスＧＰ１及びアフターパルス抑制信号ＡＣ１のそれぞれの高周波成分が波形劣化することなく伝送して、ＡＰＤ１へ印加できる。これにより、図９で説明したようなＢＰＦの設計を省略できる。
さらに、フィルタの帯域制限によるアフターパルス抑制信号をＡＰＤ１に印加できるため、ブランキング時間の制約か解消される。その結果、ブランキング時間の短縮とアフターパルス抑制信号ＡＣ１のパルス幅の短縮との相乗効果により、光子検出の実効周波数を更に高速化できる。
【００７２】
なお、上記の構成においては、二つのサーキュレータ８１ｃ、８２ｅ、バイアスＴ、コンデンサ９２及びＡＰＤ１を含む伝送路（主にバイアス電圧ＶＢ３の領域）が、高周波的に均一な特性インピーダンスであることが求められる。このため、例えば、５０ｏｈｍの出力インピーダンス回路を用いた場合には、５０ｏｈｍの特性インピーダンスを持った１本の伝送路上に、スタブ構造を極力避けて（換言すると伝送路の分岐を極力少なくして）ＡＰＤのカソードを接続することが好ましい。
【００７３】
サーキュレータ８１ｃ、８２ｅに関しては、公知のものを適用可能であるため、これに関しての詳細な説明は省略する。
【００７４】
〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。
図１３に、本実施形態に係る光子検出器の要部の構成を示す。図１３においては、第１の実施形態と同様の部分は省略し、相違する部分のみ図示している。具体的には、ＡＰＤ１のアノード端子から出力される光子検出電流Ｓ２に対する電圧の印加と、チャージパルスキャンセル回路２１に内蔵される抵抗２３及び増幅回路２４とに関する構成を示している。
【００７５】
本実施形態に係る光子検出器においては、アフターパルス抑制のためのバイアス電圧は、ＡＰＤ１のアノードとカソードとの間に印加されるバイアス電圧の電位差の制御を、アノード側の信号Ｓ２の電圧を変化させることによって実現する。
【００７６】
光子検出信号Ｓ３を基にして遅延回路３を介して生成された論理信号により、アフターパルス抑制回路４内のスイッチ素子４１が制御される。これにより、ＤＣ電源回路４２から供給される電圧が、アフターパルス抑制信号ＡＣ１として、ＡＰＤ１のアノードに印加される。
スイッチ素子４１がＯＦＦの状態では、ＡＰＤ１のアノード側の出力Ｓ２は、抵抗２３を介して接地されている。この状態でブランキング時間中は、ＡＰＤ１の暗電流がｎＡオーダであり、アノード電位はほぼ０Ｖと見なして差し支えないため、ＡＰＤ１に印加されるバイアス電圧は、ＤＣバイアス電源回路７の出力ＶＢ１に従う値となる（より正確には、ゲートパルスＧＰ１のマーク率に依存したＤＣオフセットが発生するが、詳細は省略する。）。
それに対して、スイッチ素子４１をＯＮ状態とすると、ＤＣ電源回路４２から供給される電圧により、アノード電位が上昇する。このとき、ＡＰＤ１のバイアス電圧は、アノードとカソードとの電位差であるため、ＤＣ電源回路４２の出力電圧に相当するだけのバイアス電圧の低下が得られる。
【００７７】
本実施形態においては、上記第１の実施形態において説明した、カソード側にスイッチ素子を配置する構成（図１１に示した構成）と比較して、スイッチ素子に接続される電圧の絶対値が低くなるため、素子構成を簡素化できる。なお、ＡＰＤ１のアノードとアフターパルス抑制回路４とは抵抗を介して接続しても良い。
ここで、スイッチ素子４１としては、トランジスタやＦＥＴを用いることが可能であるが、スイッチ回路の構成及び設計は、本発明の本旨ではないため、説明は省略する。
【００７８】
〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。
図１４に、本実施形態に係る光子検出器の構成を示す。第１の実施形態とほぼ同様の構成であるが、遅延回路３には光子検出信号Ｓ３ではなく、ブランキング信号Ｓ５が入力される点が相違する。
【００７９】
本実施形態に係る光子検出器も、ブランキング時間中にアフターパルス抑制信号ＡＣ１を生成できるため、ゲートパルス振幅を拡大させることなく、効果的に残留キャリアを抑制させ、ブランキング時間を短縮できる。
【００８０】
〔第４の実施形態〕
本発明を好適に実施した第４の実施形態について説明する。
図１５に、本実施形態に係る光子検出器の構成を示す。第１の実施形態とほぼ同様の構成であるが、アフターパルス抑制回路４から出力されるアフターパルス抑制信号ＡＣ１がＤＣバイアス電源回路７に入力される点が相違する。
【００８１】
本実施形態に係る光子検出器は、アフターパルス抑制回路４から出力されるアフターパルス抑制信号ＡＣ１を制御で、ＤＣバイアス電源回路７の出力電圧を制御することによって、アフターパルス抑制のためのバイアス電圧を制御する。このため、本実施形態においては、外部入力によって制御可能な可変電圧電源回路をＤＣバイアス電源回路７として適用する。可変電圧電源回路自体は公知の構成を適用可能であるため、これに関する詳細な説明は省略する。
【００８２】
本実施形態においては、アフターパルス抑制回路４にドライバ回路が不要となる。また、ゲートパルスＧＰ１の伝送路の特性インピーダンスの乱れを回避できる。これらにより、回路構成を簡略化することが可能となる。
【００８３】
〔第５の実施形態〕
本発明を好適に実施した第５の実施形態について説明する。
図１６に、本実施形態に係る光検出器の構成を示す。本実施形態に係る光子検出器は、第１の実施形態に係る光子検出器から遅延回路とブランキング制御回路とを省略した構成である。
【００８４】
本実施形態においては、アフターパルス抑制信号ＡＣ１を基に、ブランキング時間を生成する。図１７に示すように、アフターパルス抑制信号ＡＣ１の振幅がゲートパルスと等しいか、それよりも大きい場合には、ブランキング時間をアフターパルス抑制信号を元に生成し、その間にゲートパルスＧＰ１の印加を継続しても、ＡＰＤのバイアス電圧は十分に低くなる。これにより、効果的に残留キャリアを抑制させ、ブランキング時間を短縮できる。
【００８５】
加算回路８１、減算回路８２やアフターパルス抑制回路４としては、上記各実施形態と同様の構成のものを適用可能である。
【００８６】
なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることはない。
例えば、上記各実施形態においては、単一の光子を検出する場合を例としたが、複数の光子からなる微弱光を検出する回路としても適用可能である。
また、上記各実施形態においては、光子検出回路を例として説明したが、公知の光測定器、量子暗号装置、量子通信装置、量子計算機が備える公知の光子検出回路を上記各実施形態において説明したもので置き換えて構成することも可能である。
このように、本発明は様々な変形が可能である。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る光検出回路の構成を示す図である。
【図２】本発明に係る光検出回路の別の構成を示す図である。
【図３】本発明による光子検出動作の原理を説明するタイムチャートである。
【図４】光子検出動作の原理を説明するAPDの特性図である。
【図５】本発明による光子検出動作の原理を説明するAPDの特性図である。
【図６】本発明を好適に実施した第１の実施形態に係る光子検出回路の構成を示す図である。
【図７】第１の実施形態に係る光子検出回路による光子検出動作を説明するタイムチャートである。
【図８】ＡＰＤのカソード端子へ印加するバイアス電圧を生成する加算回路及び減算回路の構成を示すブロック図である。
【図９】フィルタの透過スペクトルを説明する模式図である。
【図１０】ＡＰＤのカソード端子へ印加するバイアス電圧を生成する加算回路及び減算回路の別の構成を示すブロック図である。
【図１１】ＡＰＤのカソード端子へ印加するバイアス電圧を生成する加算回路及び減算回路の別の構成を示すブロック図である。
【図１２】ＡＰＤのカソード端子へ印加するバイアス電圧を生成する加算回路及び減算回路の別の構成を示すブロック図である。
【図１３】本発明を好適に実施した第２の実施形態に係る光子検出回路の要部の構成を示す図である。
【図１４】本発明を好適に実施した第３の実施形態に係る光子検出回路の構成を示す図である。
【図１５】本発明を好適に実施した第４の実施形態に係る光子検出回路の構成を示す図である。
【図１６】本発明を好適に実施した第５の実施形態に係る光子検出回路の構成を示す図である。
【図１７】第５の実施形態に係る光子検出回路による光子検出動作の原理を説明するタイムチャートである。
【図１８】光子検出動作とアフターパルスを説明する模式図である。
【図１９】光子検出によるアフターパルスを説明する実測例である。
【図２０】光子検出動作とアフターパルスを説明する模式図である。
【図２１】光子検出回路の構成を示すブロック図である。
【符号の説明】
【００８８】
１、１０１    ＡＰＤ
３    遅延回路
４、１０４    アフターパルス抑制回路
５    ブランキング制御回路
６、１０６    ゲートパルスドライバ回路
７、１０７    ＤＣバイアス電源回路
２１    チャージパルスキャンセル回路
２２    識別回路
２３、８２ｃ    抵抗
２４    増幅回路
４１    スイッチ素子
４２    ＤＣ電源回路
８１    加算回路
８１ａ    ＬＰＦ
８１ｂ    ＨＰＦ
８１ｃ、８２ｅ    サーキュレータ
８２    減算回路
８２ｂ    ＢＰＦ
８２ｄ、９２    コンデンサ
９１、９３    終端抵抗
１８１、１８２    重畳回路
Ｓ１    光子信号（光信号）
Ｓ２    ＡＰＤ出力信号（光子検出波形：アナログ）
Ｓ３    光子検出信号（論理信号）
Ｓ５    ブランキング信号
Ｓ２１    チャージパルスキャンセル波形（アナログ）
Ｃ１    タイミングクロック信号
ＧＰ１  ゲートパルス信号
ＡＣ１    アフターパルス抑制信号
ＶＢ１    バイアス電圧の直流成分
ＶＢ２    ゲートパルスを重畳したバイアス電圧
ＶＢ３    ＡＰＤに印加するバイアス電圧
【図１】
2009238935.tif 000003
【図２】
2009238935.tif 000004
【図３】
2009238935.tif 000005
【図４】
2009238935.tif 000006
【図５】
2009238935.tif 000007
【図６】
2009238935.tif 000008
【図７】
2009238935.tif 000009
【図８】
2009238935.tif 000010
【図９】
2009238935.tif 000011
【図１０】
2009238935.tif 000012
【図１１】
2009238935.tif 000013
【図１２】
2009238935.tif 000014
【図１３】
2009238935.tif 000015
【図１４】
2009238935.tif 000016
【図１５】
2009238935.tif 000017
【図１６】
2009238935.tif 000018
【図１７】
2009238935.tif 000019
【図１８】
2009238935.tif 000020
【図１９】
2009238935.tif 000021
【図２０】
2009238935.tif 000022
【図２１】
2009238935.tif 000023