(57)【要約】【課題】圧電薄膜素子の消費電流の大幅な低減、および信頼性・耐久性の向上を実現する。また、圧電薄膜素子における耐電圧特性の向上を実現する。【解決手段】圧電薄膜素子は、基板１上に、下部電極層２、圧電体薄膜層４および上部電極層３を有し、圧電体薄膜層４が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、下部電極層２と上部電極層３との間に常温で２０ｋＶ／ｃｍ以下の電界を印加したときの、電極間の電極面積１ｃｍ２当たりに換算した電気抵抗値を２．５×１０５Ω以上とするような電流ブロック層５を、下部電極層２と上部電極層３との間に備えている。【選択図】  図１
2009130182.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
前記下部電極層と前記上部電極層との間に常温で２０ｋＶ／ｃｍ以下の電界を印加したときの、電極面積１ｃｍ２当たりに換算した電気抵抗値が２．５×１０５Ω以上である
ことを特徴とする圧電薄膜素子。
【請求項２】
基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
前記下部電極層と前記上部電極層との間の絶縁耐圧が８０ｋＶ／ｃｍ以上である
ことを特徴とする圧電薄膜素子。
【請求項３】
基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
前記下部電極層と前記上部電極層との間に常温で２０ｋＶ／ｃｍ以下の電界を印加したときの、電極面積１ｃｍ２当たりに換算した電気抵抗値が２．５×１０５Ω以上となるような電流ブロック層を、前記下部電極層と前記上部電極層との間に備えた
ことを特徴とする圧電薄膜素子。
【請求項４】
基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
前記下部電極層と前記上部電極層との間の絶縁耐圧が８０ｋＶ／ｃｍ以上となるような電流ブロック層を、前記下部電極層と前記上部電極層との間に備えた
ことを特徴とする圧電薄膜素子。
【請求項５】
請求項３または４に記載の圧電薄膜素子において、
前記電流ブロック層が、前記圧電体薄膜層とは異なった組成からなる電流ブロック層である
ことを特徴とする圧電薄膜素子。
【請求項６】
請求項３または４に記載の圧電薄膜素子において、
前記電流ブロック層が、低速成長によって形成した（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶である
ことを特徴とする圧電薄膜素子。
【請求項７】
請求項３または４に記載の圧電薄膜素子において、
前記電流ブロック層が、前記圧電体薄膜層の全部または一部を、低速成長によって形成した（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶である
ことを特徴とする圧電薄膜素子。
【請求項８】
基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
常温で−２０ｋＶ／ｃｍ〜＋２０ｋＶ／ｃｍの電界を印加した状態での比抵抗が１×１０８Ωｃｍ以上である、前記圧電体薄膜層とは異なった組成からなる電流ブロック層を、前記圧電体薄膜層と前記上部電極層との間に備えた
ことを特徴とする圧電薄膜素子。
【請求項９】
基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
１００Ｈｚ〜１００ｋＨｚの周波数領域における比誘電率が常温で１００以上である、前記圧電体薄膜層とは異なった組成からなる電流ブロック層を、前記圧電体薄膜層と前記上部電極層との間に備えた
ことを特徴とする圧電薄膜素子。
【請求項１０】
請求項１ないし９のうちいずれか１つの項に記載の圧電薄膜素子において、
前記圧電体薄膜層の膜厚が、０．３μｍ〜１０μｍである
ことを特徴とする圧電薄膜素子。
【請求項１１】
請求項５、８、９、または１０のうちいずれか１つの項に記載の圧電薄膜素子において、
前記前記圧電体薄膜層とは異なった組成からなる前記電流ブロック層が、チタン酸バリウム、チタン酸ストロンチウム、チタン酸鉛、ジルコン酸鉛、チタン酸ジルコン酸鉛、タンタル酸カリウム、ニオブ酸リチウム、ニオブ酸カリウム、ニオブ酸ナトリウム、タンタル酸リチウム、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化プラセオジウム、酸化マグネシウム、酸化チタン、α−アルミナ、γ−アルミナのいずれかを主相とした単層、またはそれらの積層構造、もしくはそれらの化合物であり、かつその構造が結晶またはアモルファスである
ことを特徴とする圧電薄膜素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ニオブ酸カリウムナトリウムを主相とするペロブスカイト構造の結晶からなる圧電体薄膜を圧電体層として用いてなる圧電薄膜素子に関する。
【背景技術】
【０００２】
圧電体は、一般に、電圧が印加されるとそれに応じて力学的な変形を生じるという特質を生かして、マイクロアクチュエータやセンサ等のような機能性電子部品における圧電要素（圧電素子）として用いられている。
そのような圧電体としては、鉛系の誘電体、なかでもいわゆるＰＺＴと呼ばれるＰｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３系のペブロスカイト型強誘電体が、従来から広く一般に用いられている。ＰＺＴは一般に、個々の元素を含んだ酸化物を焼結することによって形成される。
【０００３】
近年では、環境への配慮等の理由から、鉛成分を含有しない材料からなる圧電体の実用が要請されるようになってきている。この要請に対応可能なものとして、ニオブ酸リチウムカリウムナトリウム（一般式；（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１；以下、ＬＫＮＮとも呼ぶ）を主相とするペロブスカイト構造の結晶からなる圧電体薄膜を圧電体層として用いることが提案されている。ニオブ酸リチウムカリウムナトリウムは、ＰＺＴに匹敵する圧電特性を有することから、非鉛系の圧電材料として大いに期待されている。
現在、各種電子機器やそれに用いられる電子部品等のさらなる小型化・高性能化が進むにつれて、圧電素子の小型化・高性能化がさらに強く求められるようになってきている。
【０００４】
しかし、焼結法を主流とする従来の製造方法によって得られる圧電素子では、その厚さが特に１０μｍ以下のように極めて薄くなると、その圧電素子における薄い圧電体層を構成している材料の結晶粒の大きさに、その厚さが近づくことになるので、相対的に結晶粒の粒径等のばらつきの影響が大きくなって、その薄い圧電体層の特性のばらつきや劣化が顕著化するという不都合が生じる。そのような不都合を回避するために、焼結法ではなく薄膜技術を用いて圧電体層を形成するという手法が、近年では提案され、研究開発されるようになってきている。その一例を挙げると、ＲＦスパッタリング法によりＰＺＴ膜を形成し、それを用いた高精細・高速インクジェットプリンタのヘッド用アクチュエータを作製するといった技術が提案されている（例えば、特許文献１参照）。このようなインクジェットプリンタのヘッド用アクチュエータに用いられる圧電素子についても、前述したような非鉛系の材料を用いることが望ましいことは勿論である。
【０００５】
このような薄膜技術を採用して、厚さ１０μｍ以下〜０．３μｍ程度の極めて薄い圧電体層を用いた各種のアクチュエータやセンサ等を作製する試みが行われるようになってきている。さらには、その圧電体薄膜層の形成材料として、前述したように環境への配慮等から、非鉛系の材料からなる薄膜を用いることが望ましいとされているが、そのような非鉛系の材料としては、ＬＫＮＮ（ニオブ酸リチウムカリウムナトリウム）が最も有力な候補の一つであると考えられている。
【０００６】
【特許文献１】特開２００１−２８４６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＬＫＮＮ薄膜は、リーク電流が大きいという問題がある。
すなわち、リーク電流が大きいと、例えばアクチュエータ素子用の圧電体薄膜層として用いた場合、そのアクチュエータ素子の駆動時の消費電力が大きくなってしまう。また、そのようなリーク電流が大きいことに起因して、そのリーク電流が流れる主な経路である圧電体薄膜層自体やその近隣の各部位の構成材料の劣化を助長してしまうこととなり、延いてはその圧電体薄膜層を用いてなる圧電薄膜素子全体の信頼性・耐久性が著しく低下することとなる。
【０００８】
また、ＬＫＮＮ薄膜は一般に、ＰＺＴ膜と比較して耐電圧特性が著しく低いという問題がある。
すなわち、圧電体薄膜層にその耐電圧を超えた電圧を印加すると、急峻に極めて大きな電流が流れて、その圧電体薄膜層を有してなる圧電薄膜素子が正常に動作しなくなり、著しくは破壊されてしまう場合もある。また、そのような不都合の発生を回避するためには、印加電圧を低く設定しなければならなくなるが、そうすると、デバイス設計上の制約が多くなったり、所定の性能を得ることが不可能になるなど、新たな不都合が生じてしまうこととなる。あるいは、そのように耐電圧が低い場合、所期の性能を確保するに足る電圧を印加可能とするためには、圧電体薄膜層内に生じる電界を小さくすることが必要となるが、そのためには、圧電体薄膜層の膜厚を大きくしなければならなくなって、圧電薄膜素子全体の小型化・薄型化の著しい妨げとなる。また、そのような膜を厚く形成することに起因して、製造工程全体のスループットが長くなり、延いては製造コストの低廉化の妨げとなるという虞もある。
【０００９】
本発明は、このような問題に鑑みて成されたもので、その目的は、圧電薄膜素子におけるリーク電流が大きいという問題を解消し、その圧電薄膜素子の消費電流の大幅な低減、および信頼性の向上を実現することにある。また、圧電薄膜素子における耐電圧特性の向上を実現することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の圧電薄膜素子は、基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、前記下部電極層と前記上部電極層との間に常温で２０ｋＶ／ｃｍ以下の電界を印加したときの、電極面積１ｃｍ２当たりに換算した電気抵抗値が２．５×１０５Ω以上であることを特徴とする。
【００１１】
本発明の第２の圧電薄膜素子は、基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、
前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、
前記下部電極層と前記上部電極層との間の絶縁耐圧が８０ｋＶ／ｃｍ以上であることを特徴とする。
【００１２】
本発明の第３の圧電薄膜素子は、基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、前記下部電極層と前記上部電極層との間に常温で２０ｋＶ／ｃｍ以下の電界を印加したときの、電極面積１ｃｍ２当たりに換算した電気抵抗値が２
．５×１０５Ω以上となるような電流ブロック層を、前記下部電極層と前記上部電極層との間に備えたことを特徴とする。
【００１３】
本発明の第４の圧電薄膜素子は、基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、前記下部電極層と前記上部電極層との間の絶縁耐圧が８０ｋＶ／ｃｍ以上となるような電流ブロック層を、前記下部電極層と前記上部電極層との間に備えたことを特徴とする。
【００１４】
本発明の第５の圧電薄膜素子は、上記第３または第４に記載の圧電薄膜素子において、電流ブロック層が、前記圧電体薄膜層とは異なった組成からなる電流ブロック層であることを特徴とする。
【００１５】
本発明の第６の圧電薄膜素子は、上記第３または第４に記載の圧電薄膜素子において、電流ブロック層が、低速成長によって形成した（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶であることを特徴とする。
【００１６】
本発明の第７の圧電薄膜素子は、上記第３または第４に記載の圧電薄膜素子において、電流ブロック層が、前記圧電体薄膜層の全部または一部を、低速成長によって形成した（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶であることを特徴とする。
【００１７】
本発明の第８の圧電薄膜素子は、基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、常温で−２０ｋＶ／ｃｍ〜＋２０ｋＶ／ｃｍの電界を印加した状態での比抵抗が１×１０８Ωｃｍ以上である、前記圧電体薄膜層とは異なった組成からなる電流ブロック層を、前記圧電体薄膜層と前記上部電極層との間に備えたことを特徴とする。
【００１８】
本発明の第９の圧電薄膜素子は、基板と、前記基板の上に形成された下部電極層および上部電極層と、前記下部電極層と前記上部電極層との間に形成された圧電体薄膜層とを有する圧電薄膜素子であって、前記圧電体薄膜層が、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とするペロブスカイト構造の結晶からなるものであり、１００Ｈｚ〜１００ｋＨｚの周波数領域における比誘電率が常温で１００以上である、前記圧電体薄膜層とは異なった組成からなる電流ブロック層を、前記圧電体薄膜層と前記上部電極層との間に備えたことを特徴とする。
【００１９】
本発明の第１０の圧電薄膜素子は、上記第１ないし第９のうちいずれかに記載の圧電薄膜素子において、前記圧電体薄膜層の膜厚が、０．３μｍ〜１０μｍであることを特徴とする。
【００２０】
本発明の第１１の圧電薄膜素子は、上記第５、第８、第９、または第１０のうちいずれかに記載の圧電薄膜素子において、前記前記圧電体薄膜層とは異なった組成からなる前記電流ブロック層が、チタン酸バリウム、チタン酸ストロンチウム、チタン酸鉛、ジルコン酸鉛、チタン酸ジルコン酸鉛、タンタル酸カリウム、ニオブ酸リチウム、ニオブ酸カリウ
ム、ニオブ酸ナトリウム、タンタル酸リチウム、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化プラセオジウム、酸化マグネシウム、酸化チタン、α−アルミナ、γ−アルミナのいずれかを主相とした単層、またはそれらの積層構造、もしくはそれらの化合物であり、かつその構造が結晶またはアモルファスであることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、圧電薄膜素子における消費電流の大幅な低減、および信頼性の向上を実現できる。また、圧電薄膜素子における耐電圧特性の向上を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本実施の形態に係る圧電薄膜素子について、図面を参照して説明する。
図１は、本実施の形態に係る圧電薄膜素子の主要部の構造を示す図である。
この圧電薄膜素子は、基板１と、その上に形成された下部電極層２と、上部電極層３と、これら両電極間に挟まれて駆動電圧（電界）が印加されるように設定された圧電体薄膜層４および電流ブロック層（絶縁層）５とから、その主要部が構成されている。
【００２３】
基板１は、例えば単結晶Ｓｉからなるもので、その材質は半導体素子用の一般的なものである。
その基板１の上に、例えばＰｔのような導電性の高い金属の薄膜からなる下部電極層２が形成されている。
【００２４】
圧電体薄膜層４は、下部電極層２の上に形成されている。この圧電体薄膜層４は、（ＮａｘＫｙＬｉｚ）ＮｂＯ３（０＜ｘ＜１，０＜ｙ＜１，０≦ｚ≦０．１，ｘ＋ｙ＋ｚ＝１）を主相とする、ペロブスカイト構造の結晶からなるもので、その膜厚は、本実施の形態に係る圧電薄膜素子全体の薄型化・小型化を達成するために、０．３μｍ〜１０μｍであることが望ましい。
【００２５】
電流ブロック層５は、圧電体薄膜層４の上に形成されている。この電流ブロック層５が下部電極層２と上部電極層３との間に設けられていることにより、それら電極２、３間における、常温で２０ｋＶ／ｃｍ以下の電界を印加したときの、電極面積１ｃｍ２当たりに換算した電気抵抗値が、２．５×１０５Ω以上となるように設定されている。
そのような電極間の電気抵抗値を確保するためには、この電流ブロック層５の単独での（つまり圧電体薄膜層４やそれらとの界面等における電気抵抗値を除く、電流ブロック層５それ自体の）、常温で−２０ｋＶ／ｃｍ〜＋２０ｋＶ／ｃｍの電界を印加した状態での比抵抗を、１×１０８Ωｃｍ以上とすることが望ましい。
【００２６】
また、この電流ブロック層５は、下部電極層２と上部電極層３との間での絶縁耐圧が８０ｋＶ／ｃｍ以上となるような、圧電体薄膜層４とは異なった組成の材料からなるものとすることが望ましい。
【００２７】
また、この電流ブロック層５は、１００Ｈｚ〜１００ｋＨｚの周波数領域における比誘電率が常温で１００以上となるようにすることが望ましい。これは、本実施の形態に係る圧電薄膜素子をアクチュエータ等に用いる場合を想定すると、その場合、一般に印加される電圧波形の周波数領域は１００Ｈｚ〜１００ｋＨｚ程度となるが、この周波数領域における電流ブロック層５の比誘電率が常温で１００以上となるようにすることにより、この電流ブロック層５を下部電極層２と上部電極層３との間に設けたことに起因する圧電体薄膜層４への印加電圧の減少等の悪影響の発生を回避することができるからである。
【００２８】
上記のような諸条件を満たすことが可能な、この電流ブロック層５の形成材料としては、チタン酸バリウム、チタン酸ストロンチウム、チタン酸鉛、ジルコン酸鉛、チタン酸ジ
ルコン酸鉛、タンタル酸カリウム、ニオブ酸リチウム、ニオブ酸カリウム、ニオブ酸ナトリウム、タンタル酸リチウム、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化プラセオジウム、酸化マグネシウム、酸化チタン、α−アルミナ、γ−アルミナのいずれかを主相とした単層、またはそれらの積層構造、もしくはそれらの化合物を好適に用いることが可能である。また、その薄膜の構造は結晶としてもよく、あるいはさらに高い電気抵抗を実現することができるような材料の場合には、アモルファスとしてもよい。
【００２９】
この電流ブロック層５は、後述するような本実施の形態に係る圧電薄膜素子におけるリーク電流の低減ないしは阻止および耐電圧特性の向上の効果を得るという観点からは、下部電極層２と上部電極層３との間であれば、圧電体薄膜層４の上層として設けるようにしても下層として設けるようにしてもよいが、実際には、圧電体薄膜層４の上であってかつ上部電極層３の下に形成することが望ましい。
【００３０】
ＬＫＮＮ薄膜からなる圧電体薄膜層４を、ＲＦマグネトロンスパッタリング法やパルスレーザデポジション法、ＭＯ−ＣＶＤ法等により形成する際には、その下地層の結晶構造や格子定数の影響を多大に受けることとなる。従って、ＬＫＮＮ薄膜からなる圧電体薄膜層４を良好な品質に形成するためには、その下地層として形成可能な物質が極めて少数種類のもののみに限られることとなる。このため、もし電流ブロック層５を圧電体薄膜層４の下に（下地層として）形成すると、その上に平坦性の高い品質の良好な圧電体薄膜層４を形成することが困難なものとなる虞が極めて高くなるからである。そして、それとは逆に、電流ブロック層５を圧電体薄膜層４の上に（つまり圧電体薄膜層４の形成後に）形成するようにした場合には、圧電体薄膜層４の平坦性や品質を高くしなければならないという薄膜形成プロセス上の束縛から全く解放されて、電流ブロック層５自体に要請される電気抵抗（比抵抗）や耐電圧特性のみを考慮すればよいだけとなるからである。
【００３１】
上部電極層３は、電流ブロック層５の上に形成されている。この上部電極層３は、下部電極層２と同様に、例えばＰｔのような導電性の高い金属の薄膜からなるものであることが望ましい。
【００３２】
本実施の形態に係る圧電薄膜素子によれば、主要部の構成を上記のようなものとすることにより、圧電体薄膜層４としてＬＫＮＮ薄膜を用いて、その圧電体層である圧電体薄膜層４の膜厚を０．３〜１０μｍと極めて薄いものとすることができ、かつリーク電流が大きいという問題を解消して、この圧電薄膜素子全体としての消費電流の大幅な低減、および信頼性の向上を実現することが可能となる。またそれと共に、圧電体薄膜層４としてＬＫＮＮ薄膜を用いた圧電薄膜素子における耐電圧特性を飛躍的に向上せしめて、実用上十分な大きさの電圧を印加することのできる圧電薄膜素子を実現することが可能となる。
【００３３】
すなわち、常温で−２０ｋＶ／ｃｍ〜＋２０ｋＶ／ｃｍの電界を印加した状態での比抵抗が１×１０８Ωｃｍ以上であるような電流ブロック層５が、下部電極層２と上部電極層３との間に設けられていることにより、それら両電極間における常温で２０ｋＶ／ｃｍ以下の電界を印加した状態での電極面積１ｃｍ２当たりに換算した電気抵抗値が２．５×１０５Ω以上となり、そのような大きな電気抵抗の存在によって、両電極間でのリーク電流の発生を大幅に低減ないしは阻止することが可能となる。
【００３４】
また、そのような大きな電気抵抗ないしは電気的絶縁性を有する電流ブロック層５を、下部電極層２と上部電極層３との間に設けることにより、それら両電極間における絶縁耐圧を８０ｋＶ／ｃｍ以上のように極めて高いものとすることができるので、それら両電極間に印加可能な電圧を、電流ブロック層５が設けられていない構造の場合よりも、飛躍的に高いものとすることが可能となる。
【００３５】
また、上記のような本実施の形態に係る圧電薄膜素子をマイクロアクチュエータの主要部分として用いる場合を想定すると、この圧電薄膜素子における圧電体薄膜層４に所定の大きさ以上の駆動電圧を印加することが必要となるが、このとき電流ブロック層５の比誘電率が余りにも低い場合、例えば酸化シリコン膜のような比誘電率が一桁台の場合などには、下部電極層２と上部電極層３との間に大きな電圧を印加しても、その電圧が電流ブロック層５で分圧（小さくなる方向に変位）されてしまい、圧電体薄膜層４には小さな電圧しか印加されなくなる虞がある。このことは、誘電率の大きなコンデンサと小さなコンデンサとを直列に接続させた等価回路に置き換えて考えることで明らかである。すなわち、電流ブロック層５を誘電率の小さなコンデンサとし、圧電体薄膜層４を誘電率の小さなコンデンサとすると、それら２つのコンデンサを直列に接続して所定の電圧を印加（所定の電荷を投入）した場合、個々のコンデンサの端子間電圧は、誘電率に反比例することとなるので、誘電率の小さなコンデンサである電流ブロック層５に大きな電圧が掛かり、誘電率の大きなコンデンサである圧電体薄膜層４には小さな電圧しか掛からないことになってしまう。従って、電流ブロック層５の材質の比誘電率は、できるだけ大きなものであることが必要である。換言すれば、電流ブロック層５の材質の比誘電率には、その好適値に下限値が存在するはずである。そのような下限値としては、より具体的には下記の実施例でさらに詳細に説明するが、常温で１００Ｈｚ〜１００ｋＨｚの周波数領域の電圧を印加した状態で１００以上である。電流ブロック層５の比誘電率を１００以上とすることにより、その電流ブロック層５を設けたことに起因する圧電体薄膜層４への印加電圧の減少という不都合の発生を、回避することが可能となる。
【００３６】
なお、上記のような高い電気抵抗および耐電圧特性ならびに適正な比誘電率を有する電流ブロック層５を形成するためには、その組成を上記のように圧電体薄膜層４とは異なったものとすることが有効であることは言うまでもないが、さらに、この電流ブロック層５を、例えばチタン酸バリウム、チタン酸ストロンチウムのような非鉛系の材料からなるものとするようにしてもよい。このようにすることにより、本実施の形態に係る圧電薄膜素子全体を完全に鉛フリー化することが可能となる。あるいは、圧電体薄膜層４のＬＫＮＮ膜とは異なる材料からなる電流ブロック層５を形成するのではなく、下記の実施例２で詳述するように、電流ブロック層５として、低速で成膜することで高抵抗となるＬＫＮＮ膜を用いても、あるいは、圧電体薄膜層４自体の一部または全部に、低速成膜による高抵抗のＬＫＮＮ膜を形成して、電流ブロック層５と同様の電流ブロック機能を併せ持たせることなども可能である。
【実施例】
【００３７】
［実施例１］
上記の実施の形態で説明したような構造の圧電薄膜素子を試験的に作製した。
図２は、図１に示した構造を備えた圧電薄膜素子を実施例として作製すると共に、電流ブロック層を備えていない図５に示したような構造の圧電薄膜素子を比較例として作製して、両者の電極１ｃｍ２当たりの抵抗値を測定した結果を示す図、図３は、本発明の実施例に係る圧電薄膜素子における、電流ブロック層の比誘電率と圧電定数ｄ３１との相関関係を測定した結果を示す図、図４は、電流ブロック層がない場合と、電流ブロック層の材質をＢａＴｉＯ３とした場合と、ＰＺＴとした場合とでの、耐電圧特性をそれぞれ測定した結果を示す図、図５は、比較例として電流ブロック層を備えていない圧電薄膜素子の主要部の構造を示す図である。
【００３８】
基板１としては、Ｓｉ（００１）基板を用意した。その基板１上に、Ｐｔ膜からなる下部電極層２を、スパッタ法により形成した。この工程での基板１の温度は３００℃とした。ここで、この下部電極層２を形成するに際して、Ｐｔ膜の密着性を向上させるために、基板１の表面上にまずＴｉ膜を形成し、その上にＰｔ膜を形成するようにした。
【００３９】
続いて、Ｐｔ膜からなる下部電極層２の上に、膜厚３μｍのＬＫＮＮ薄膜を形成することで、圧電体薄膜層４を形成した。本実施例では、ＬＫＮＮ膜の組成は、（ＮａｘＫｙＬｉｚ）ＮｂＯ３、ｘ＝０．４９５、ｙ＝０．４９５、ｚ＝０．０１とした。その形成方法としては、ＲＦマグネトロンスパッタリング法を用いた。プロセス条件は、基板温度６００℃、電力２００Ｗとし、スパッタガスとしてアルゴンガスおよび酸素ガスを用い、その比率は１００：２とした。膜形成後、確認のために、出来上がったＬＫＮＮ薄膜の膜厚を段差計を用いて測定したところ、３μｍであった。
【００４０】
そして、圧電体薄膜層４の上に、電流ブロック層５を形成した。その材料としては、形成される薄膜の電気的絶縁性および誘電率の両方を高いものとすることができるチタン酸バリウムを用いた。その形成方法としてはＲＦスパッタリング法を用いた。この工程でのプロセス条件は、基板温度を７００℃、電力を３００Ｗとし、スパッタガスとしてアルゴンガスおよび酸素ガスを用いて、その比率を１００：５とした。このようにして膜厚１００ｎｍの電流ブロック層５を形成した。
【００４１】
その電流ブロック層５の上に、膜厚５０ｎｍのＰｔ薄膜をＲＦマグネトロンスパッタリング法により形成し、それを上部電極層３とした。
【００４２】
このようにして、本発明の実施例に係る圧電薄膜素子を作製した。また、これとの比較のために、電流ブロック層５を有さない構造の圧電薄膜素子を比較例として作製し、両者の電極間電気抵抗（電流リーク特性）および耐電圧特性を比較する実験を行った。
【００４３】
その結果、両圧電薄膜素子における、電極間（上部電極層３と下部電極層２との間）に−４０ｋＶ／ｃｍ〜＋４０ｋＶ／ｃｍの電界を印加した際の電気抵抗は、図２に示したようなものとなった。
【００４４】
すなわち、電流ブロック層５を備えた本実施例に係る圧電薄膜素子における電極間電気抵抗は、電流ブロック層５を有さない比較例に係る圧電薄膜素子における電極間電気抵抗よりも、全印加電圧領域に亘って、ほぼ一桁以上大きな値となり、従来の技術では実現できなかった、一般にアクチュエータ用の圧電薄膜素子として使用される膜厚である０．３〜１０μｍ程度の薄いＬＫＮＮ薄膜からなる圧電体薄膜層４を有する圧電薄膜素子であっても、２．５×１０５Ω／電極１ｃｍ２以上いう高い値の電極間電気抵抗を確保することが可能となることが確認された。
【００４５】
このように、本実施例に係る圧電薄膜素子では、電極間電気抵抗を高い値とすることができ、その高い電極間電気抵抗によって、電極間のリーク電流の発生を大幅に低減ないしは阻止することが可能となる。
【００４６】
ここで、電流ブロック層５の単独での比抵抗としては、上記の実施例に係る構造における圧電体薄膜層４の単独での比抵抗の測定値が０〜２０ｋＶ／ｃｍの電界を印加した状態で９×１０７Ω／電極１ｃｍ２であったことから逆算した結果、それよりも高い値である１×１０８Ω／電極１ｃｍ２以上とすることが望ましいということが確認された。
【００４７】
また、本実施例に係る圧電薄膜素子では、上記のように電気的絶縁性の高い電流ブロック層５を圧電体薄膜層４の上に積層して備えるようにしているが、この構造の場合、電気回路的な観点からは、電流ブロック層５の存在に因って、圧電体薄膜層４に印加される電圧が小さくなる（減少する）方向に変位する虞がある。このような虞を回避するためには、本実施例に係る圧電薄膜素子が実際に使用される際に印加（入力）される周波数領域である１００Ｈｚ〜１００ｋＨｚ程度の交番電圧を印加された状態での電流ブロック層５の比誘電率に、下限値が存在する筈であることが想定される。そこで、様々な比誘電率を有
する材料を用いてなる電流ブロック層５を備えた圧電薄膜素子を作製し、その各々について、上記の周波数領域の電圧波形を印加したときの圧電定数ｄ３１（ｄ３１方向電圧変位）を調べた。より具体的には、試料としての様々な比誘電率を有する電流ブロック層５を備えた圧電薄膜素子における圧電定数ｄ３１を測定し、それを電流ブロック層５を有さない構造の圧電薄膜素子における圧電定数ｄ３１を１００とする比率で表してみた。
【００４８】
その結果、図３に示したように、圧電定数ｄ３１は、電流ブロック層５の比誘電率（図３の横軸）が１００未満の領域では、電流ブロック層５を有さない場合の比誘電率よりも明らかに低い比率となり、１００以上の領域では、比率は８０〜１００となることが確認された。この結果から、電流ブロック層５の比誘電率は、少なくとも１００以上であることが望ましいことが確認された。これは、本実施例における圧電体薄膜層４の比誘電率が１００〜２００程度であったためでもあるものと考えられる。また一般にＬＫＮＮ膜の比誘電率が１００〜１０００程度であることを考慮すると、このことからも一般に、電流ブロック層５の比誘電率を１００以上とすることが望ましいものと考えられる。
【００４９】
次に、このような本実施例に係る圧電薄膜素子における耐電圧特性について確認する実験を行った。その結果、電流ブロック層５がない場合よりも飛躍的に耐電圧が向上することが確認できた。
すなわち、図４に纏めて示したように、電流ブロック層５を有さない比較例に係る構造の場合には、耐電圧は７５ｋＶ／ｃｍであったが、ＢａＴｉＯ３からなる電流ブロック層５を有する本実施例に係る構造の場合には、その電流ブロック層５の有する高い電気抵抗（電気的絶縁性）によって、電極間の耐電圧は１．３ＭＶ／ｃｍとなり、比較例の場合の耐電圧よりも約２０倍近い高耐電圧となることが確認された。また、ＰＺＴからなる電流ブロック層５を有する本実施例に係る構造の場合には、耐電圧は８７０ｋＶ／ｃｍとなり、比較例の場合の耐電圧よりも約１１倍近い高耐電圧となることが確認された。
また、特にＢａＴｉＯ３を材料として用いて電流ブロック層５を形成した場合には、圧電体薄膜層４を非鉛系材料であるＬＫＮＮ薄膜から形成したことと相まって、圧電薄膜素子全体を完全に鉛フリー化することが可能となる。
【００５０】
このように、本実施例に係る圧電薄膜素子によれば、電極間の耐電圧を高い値とすることができ、その高い耐電圧特性によって、電極間に実用上十分な高電圧を印加することが可能となる。
【００５１】
なお、電流ブロック層５の材料として、本実施例ではチタン酸バリウムを用いた場合について説明したが、この他にも、チタン酸ストロンチウム、チタン酸鉛、ジルコン酸鉛、チタン酸ジルコン酸鉛、タンタル酸カリウム、ニオブ酸リチウム、ニオブ酸カリウム、ニオブ酸ナトリウム、タンタル酸リチウム、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化プラセオジウム、酸化マグネシウム、酸化チタン、α−アルミナ、γ−アルミナのいずれかを主相とした単層、またはそれらの積層構造、もしくはそれらの化合物を用いることによっても、上記と同様の効果が得られた。特に、ニオブ酸リチウム、ニオブ酸カリウム、ニオブ酸ナトリウムは、ＬＫＮＮのＡサイト（ペロブスカイト構造をＡＢＯ３とした場合のＡに該当する物質）を一元素とした物質であるが、これらの物質を用いることで、ＬＫＮＮよりもさらに高い電気抵抗を得ることができた。これはＬＫＮＮの場合よりも構成元素が少ないことで、より完全な結晶を形成することができたためであると解せられる。
【００５２】
また、上記のような材料からなる電流ブロック層５は一般に、高温で形成すると結晶性の薄膜となるが、３００℃以下程度の低温で形成することにより、電気的絶縁性（電気抵抗）の高いアモルファス状態の薄膜とすることも可能である場合がある。例えば酸化ハフニウムのような、アモルファス状態で高い絶縁性を有する物質については、低温で形成す
ることによりアモルファス状態の薄膜とし、そのアモルファス状態のまま（つまり高温処理等を敢えて行わないようにして）電流ブロック層５として用いるようにすることなども可能である。
【００５３】
また、本実施例では圧電体薄膜層４を（ＮａｘＫｙＬｉｚ）ＮｂＯ３、ｘ＝０．４９５、ｙ＝０．４９５、ｚ＝０．０１とした場合について説明したが、圧電体薄膜層４の材質としてはこれのみには限定されないことは勿論である。この他にも、例えばｘ＝０．５、ｙ＝０．５、ｚ＝０などのように、他の組成とすることも可能である。あるいは、圧電体薄膜層４の薄膜を構成しているペロブスカイト構造におけるＡＢＯ３のＢサイトにＴａ、Ｓｂ等をドーピングすることにより、温度変化に対して圧電体薄膜層４の薄膜の電気的特性がさらに安定的なものとなる場合があるが、このようにＬＫＮＮを主相として他の元素をドーピングすることなども可能である。
【００５４】
［実施例２］
上記の実施例１では、電流ブロック層５をＬＫＮＮ膜以外の膜からなるものとした場合について説明したが、この実施例２では、電流ブロック層５をＬＫＮＮ膜から形成した。
ＬＫＮＮ膜に電流ブロック機能を持たせるために、ＬＫＮＮ膜形成プロセスについて検討した。従来は、生産効率向上などの観点から、高速でＬＫＮＮ膜の成膜を行っていたが、これを低速で成膜することで、ＬＫＮＮ膜の抵抗値を下げることができることを、本発明者は見出した。これは、高速でＬＫＮＮ膜を製膜すると酸素欠陥が多数生じて抵抗が低くなるからであり、低速で十分に酸素を供給しながら成膜を行うと、ＬＫＮＮ膜の酸素欠陥が少なくなって、図６に示すように、ＬＫＮＮ膜の抵抗率が上昇する。このようにして成膜されたＬＫＮＮ膜を電流ブロック層５として使用することにより、膜厚０．３μｍ〜１０μｍの範囲で、常温で２０ｋＶ／ｃｍ以下の電界を印加したときの電極１ｃｍ２当り２．５×１０５Ω以上の抵抗値とすることができ、また電極間の絶縁耐圧を８０ｋＶ／ｃｍ以上とすることができた。
このような構成とすることにより、圧電体薄膜層４と電流ブロック層５の成膜プロセスは、同一チャンバ内で成膜条件を変更するだけで実施することができるので、異なったターゲット材を用意したり別の成膜装置を用意することなどに起因した製造工程の煩雑化・高コスト化を回避することが可能となるという利点がある。
また、電流ブロック層５を設けずに、圧電体薄膜層４の全部または一部に、上記低速成膜のＬＫＮＮ膜を採用することで、圧電体薄膜層４に本来の圧電層としての機能以外に、電流ブロック層としての機能を併せ持たせることもできる。
【図面の簡単な説明】
【００５５】
【図１】本実施の形態に係る圧電薄膜素子の主要部の構造を示す図である。
【図２】図１に示した構造を備えた圧電薄膜素子を実施例として作製すると共に、電流ブロック層を備えていない図５に示したような構造の圧電薄膜素子を比較例として作製し、両者の電極１ｃｍ２当たりの抵抗値を測定した結果を示す図である。
【図３】本発明の実施例に係る圧電薄膜素子における、電流ブロック層の比誘電率と圧電定数ｄ３１との相関関係を測定した結果を示す図である。
【図４】電流ブロック層がない場合と、電流ブロック層の材質をＢａＴｉＯ３とした場合と、ＰＺＴとした場合とでの、耐電圧特性を測定した結果を示す図である。
【図５】比較例として電流ブロック層を備えていない圧電薄膜素子の主要部の構造を示す図である。
【図６】高速で成膜したＬＫＮＮ膜と、低速で成膜したＬＫＮＮ膜との抵抗率を測定した結果を示す図である。
【符号の説明】
【００５６】
１    基板
２    下部電極層
３    上部電極層
４    圧電体薄膜層
５    電流ブロック層
【図１】
2009130182.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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