(57)【要約】【課題】従来の半導体装置では、バンプ電極に、その周囲の材料の線膨張係数の違いにより発生する熱応力が加わり、バンプ電極にクラックが発生し易いという問題があった。【解決手段】本発明の半導体装置では、樹脂層１５に開口領域１６が形成され、開口領域１６にはバンプ電極２が形成される。開口領域１６内には、突出部１０を被覆するＣｕメッキ層１４の突出領域が形成される。バンプ電極２は、Ｃｕメッキ層１４の突出領域と接続する。この構造により、突出部１０はバンプ電極２の芯材として用いられ、バンプ電極２に加わる熱応力を緩和する。更に、Ｃｕメッキ層１４の突出領域は、バンプ電極２と配線層１２との接合力を増大させ、バンプ電極２での抵抗値を低減させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成される絶縁層と、
前記絶縁層を被覆する配線層と、
前記配線層を被覆する樹脂層と、
前記配線層の表面を露出するように、前記樹脂層に形成される開口領域と、
前記開口領域内の前記配線層上に形成されるバンプ電極とを有し、
前記開口領域内に位置する前記絶縁層の一部は、他の前記絶縁層よりも膜厚が厚くなる突出部と成り、前記配線層は、前記突出部を被覆することで前記開口領域内にて突出し、
前記バンプ電極は、前記突出領域を被覆するように前記配線層と接続することを特徴とする半導体装置。
【請求項２】
前記絶縁層は、ポリベンズオキサゾール膜またはポリイミド樹脂膜から成り、前記絶縁層の一部は、前記ポリベンズオキサゾール膜またはポリイミド樹脂膜が多層に積層して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層は、クロム層上に銅層または銅メッキ層から成ることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記配線層の突出領域の上端部は、曲面または鈍角と成ることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記配線層は、前記半導体基板上のアルミニウム層またはアルミニウム合金層から成る配線層と接続されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項６】
半導体基板上に絶縁層を形成し、前記絶縁層上に配線層を形成し、前記配線層を被覆する樹脂層を形成し、前記樹脂層に形成された開口領域を介して前記配線層と接続するバンプ電極を形成する半導体装置の製造方法において、
前記絶縁層を形成する工程では、前記開口領域に位置する前記絶縁層の一部が、他の前記絶縁層よりも膜厚が厚くなるように、前記半導体基板上に複数層の絶縁膜を形成した後、前記複数層の絶縁膜を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項７】
前記複数層の絶縁膜を選択的に除去する工程では、前記絶縁膜を１層毎に所望の形状に成形した後、順次前記絶縁膜を積層することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層は、ポリベンズオキサゾール膜またはポリイミド樹脂膜から成ることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプ電極の剥離を防止し、抵抗値を低減するための半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、図９に示す如く、下記の構造が知られている。半導体装置３１は、主に、半導体チップ３２と、パッド再配置層３３と、バンプ電極３４とから構成される。
【０００３】
半導体チップ３２としては、例えば、単結晶シリコンから成る半導体基板３５上に多層配線層３６が形成される。多層配線層３６の各配線層は、アルミニウム（Ａｌ）またはＡｌ合金層から成り、層間絶縁膜は、例えば、シリコン酸化膜から成る。そして、表面保護膜３７が、多層配線層３６を被服する。表面保護膜３７は、例えば、窒化シリコン膜から成る。
【０００４】
パッド再配置層３３としては、絶縁層３８上に配線３９が配置される。絶縁層３８は、例えば、ポリイミド系の樹脂から成り、配線３９は、例えば、銅（Ｃｕ）膜から成る。そして、絶縁層４０が、配線３９を被覆し、絶縁層４０の開口部４１には電極パッド４２が形成される。電極パッド４２は、例えば、クロム（Ｃｒ）膜、ニッケル（Ｎｉ）−Ｃｕの合金膜、金（Ａｕ）膜の積層構造から成る。
【０００５】
バンプ電極３４は、例えば、鉛（Ｐｂ）−錫（Ｓｎ）組成の金属材から成り、電極パッド４２上に形成される（例えば、特許文献１参照。）。
【０００６】
また、従来の半導体装置の一実施例として、図１０に示す如く、下記の構造が知られている。第１の絶縁膜５１は、パッシベーション膜であり、例えば、酸化シリコン、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）等から成る。電極パッド５２が、第１の絶縁膜５１上に配置される。電極パッド５２は、例えば、Ａｌ、Ａｌ合金膜、Ｃｕ、Ｃｕ合金膜等から構成される。オーバーコート膜５３が、第１の絶縁膜５１上に形成され、オーバーコート膜５３の開口部５４から電極パッド５２が露出する。そして、第２の絶縁膜５５が、オーバーコート膜５３上に形成され、例えば、Ｐ−ＳｉＮ、Ｐ−ＳｉＯ２等から成る。
【０００７】
第２の絶縁層５５には、電極パッド５２が露出するように、開口部５７が形成される。バリメメタル層５６が、開口部５７を被覆する。バリアメタル膜５６は、例えば、チタンニウムから成る層５８とＮｉから成る層５９の２層構造から成る。そして、半田バンプ６０が、開口部５７を埋設するように、バリアメタル層５６上に形成される（例えば、特許文献２参照。）。
【特許文献１】特開２０００−２９４６０７号公報（第７−９頁、第３図）
【特許文献２】特開平１１−１８６３０９号公報（第５−６頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来の半導体装置では、図９に示す如く、バンプ電極３４は、絶縁層４０の開口部４１を介して配線３９と電気的に接続する。絶縁層４０は半田濡れ性が悪く、バンプ電極３４の大きさに応じて、半田濡れ性に優れた電極パッド４２が、開口部４１に配置される。そして、バンプ電極３４は、電極パッド４２上に形成される。このとき、電極パッド４２は、開口部４１の開口形状に合わせて形成され、バンプ電極３４との接続領域は、主に、開口形状の平面的な領域となる。この構造により、バンプ電極３４と電極パッド４２との接続領域は少なく、両者の接合力を増大させることが難しいという問題がある。
【０００９】
特に、半導体装置３１は、実装基板の導電パターン（図示せず）にバンプ電極３４を介して固着される。そして、半導体基板３５、バンプ電極３４及び実装基板では、それぞれの線膨張係数が異なるため、熱環境に応じて上記３者間に熱応力が発生する。その結果、上記３者間で最も膜厚が薄くなるバンプ電極３４が上記熱応力の影響を受け易い。そして、バンプ電極３４に上記熱応力が加わると、接続領域の少なさに起因し、バンプ電極３４が、電極パッド４２から剥離し易いという問題がある。
【００１０】
また、半導体装置３１には、その熱環境に応じて、膨張方向や縮小方向の熱応力が繰り返し作用する。そして、バンプ電極３４に上記熱応力が繰り返し作用することで、図示したように、バンプ電極３４には、電極パッド４２のコーナー部等からクラックが発生し易くなる。特に、バンプ電極３４表面には、バンプ形成時やリフロー時の熱等により、バンプ電極３４を構成する金属と電極パッド４２を構成する金属とを含む合金層が形成される。その合金層は、バンプ電極３４よりも硬く、薄い膜となり、上記クラックが発生する起因となる。そして、上記クラックが、バンプ電極３４の一面に走った場合には、バンプ電極３４が電極パッド４２から剥離し、実装基板上から半導体装置３１が離脱するという問題がある。また、実装基板上から半導体装置３１が離脱しない場合でも、上記クラックにより電流経路の一部が遮断され、バンプ電極３４での抵抗値が増大するという問題がある。更には、上記クラックにより、電流経路が、実質、無くなり、半導体装置３１が不良品と成るという問題がある。
【００１１】
また、従来の半導体装置では、図１０に示す如く、第２の絶縁層５５の開口部５７の開口深さを深くし、バリアメタル層５６が、開口部５７を被覆する。バリアメタル層５６は半田濡れ性に優れ、開口深さを利用することで、バリアメタル層５６と半田バンプ６０との接続領域が増大される。その一方で、上述したように、半導体基板３５、バンプ電極３４及び実装基板の線膨張係数の違いにより、半田バンプ６０には熱応力が加わり、クラックが発生し易くなる。特に、開口深さを深くした開口部５７内及びその近傍領域に位置する半田バンプ６０には熱応力が加わり易く、丸印６１、６２で示す領域にはバリアメタル層のコーナー部等からクラックが発生し易い。その結果、図９の構造と同様に、実装基板上から半導体装置が離脱する問題や接続領域での抵抗値が増大する問題が発生する。
【課題を解決するための手段】
【００１２】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体基板上に形成される絶縁層と、前記絶縁層を被覆する配線層と、前記配線層を被覆する樹脂層と、前記配線層の表面を露出するように、前記樹脂層に形成される開口領域と、前記開口領域内の前記配線層上に形成されるバンプ電極とを有し、前記開口領域内に位置する前記絶縁層の一部は、他の前記絶縁層よりも膜厚が厚くなる突出部と成り、前記配線層は、前記突出部を被覆することで前記開口領域内にて突出し、前記バンプ電極は、前記突出領域を被覆するように前記配線層と接続することを特徴とする。従って、本発明では、バンプ電極内に弾性に優れた突出部が配置され、突出部によりバンプ電極へ加わる熱応力が緩和される。
【００１３】
また、本発明の半導体装置の製造方法では、半導体基板上に絶縁層を形成し、前記絶縁層上に配線層を形成し、前記配線層を被覆する樹脂層を形成し、前記樹脂層に形成された開口領域を介して前記配線層と接続するバンプ電極を形成する半導体装置の製造方法において、前記絶縁層を形成する工程では、前記開口領域に位置する前記絶縁層の一部が、他の前記絶縁層よりも膜厚が厚くなるように、前記半導体基板上に複数層の絶縁膜を形成した後、前記複数層の絶縁膜を選択的に除去することを特徴とする。従って、本発明では、絶縁膜を積層し、所望の形状に加工することで突出部を形成し、突出部によりバンプ電極へ加わる熱応力が緩和される。
【発明の効果】
【００１４】
本発明では、バンプ電極内に突出部が配置され、突出部は、バンプ電極を構成する材料よりも弾性に優れた絶縁層である。この構造により、バンプ電極に加わる熱応力が緩和される。
【００１５】
本発明では、バンプ電極が開口領域内に配置され、突出部を被覆するように配線層と接続する。この構造により、バンプ電極と配線層との接続領域が増大し、バンプ電極の剥がれが防止される。
【００１６】
本発明では、突出部が、バンプ電極の中央領域に配置される。この構造により、バンプ電極に発生するクッラクが、一面に走ることを防ぎ、半導体装置が実装基板上から離脱することが防止される。
【００１７】
本発明では、突出部を被覆する配線層が、樹脂層よりも突出して形成される。この構造により、クラックが発生した場合でも、クラック発生領域よりも上方で電流経路が確保され、バンプ電極での抵抗値の増大が防止される。
【００１８】
本発明では、突出部を被覆する配線層の上端部が、曲面または鈍角な角部と成り、突出部の形状に起因するバンプ電極へのクラック発生が低減される。
【００１９】
本発明では、配線層のメッキ用金属層としてクロム層が用いられることで、ポリベンズオキサゾール膜と配線層間の密着性が向上される。
【００２０】
本発明では、ポリベンズオキサゾール膜またはポリイミド樹脂膜がスピンコート樹脂膜として用いられることで、湿気等の外部環境から半導体素子の劣化が防止される。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は、本実施の形態の半導体装置におけるバンプ電極を説明するための平面図である。図２（Ｂ）は、本実施の形態の半導体装置におけるバンプ電極を説明するための断面図である。図３は、本実施の形態の半導体装置が実装基板上に固着された状況を説明するための断面図である。
【００２２】
図１では、半導体装置１のバンプ電極２の形成領域を示す。シリコン基板３上には、絶縁層４が形成される。絶縁層４は、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の少なくとも１層が選択されて形成される。尚、シリコン基板３上に絶縁層４が形成されることで、シリコン基板３上が絶縁処理される。また、シリコン基板３としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板３としては、化合物半導体基板であってもよい。
【００２３】
配線層５が、絶縁層４上に形成される。配線層５は、例えば、バリアメタル膜６上に金属膜７が形成される。そして、バリアメタル膜６は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜７は、アルミニウム（Ａｌ）を主体とする合金膜から成る。合金膜としては、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）膜等である。そして、配線層５の膜厚は、例えば、０．４〜３．０μｍである。尚、必要に応じてＡｌ層またはＡｌ合金層から成る金属膜７の上層には、例えば、ＴｉＮ、ＴｉＷ等の高融点金属から成る反射防止膜が形成されても良い。
【００２４】
シールド層８が、配線層５上を含め、絶縁層４上に形成される。シールド層８は、例えば、シリコン窒化（ＳｉＮ）膜から形成され、絶縁層４内への水分の進入を防止し、配線層等の腐食を防止する。
【００２５】
絶縁層９が、配線層５上を含め、シールド層８上面に形成される。絶縁層９は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させることができる。
【００２６】
詳細は後述するが、シールド層８上には、例えば、ＰＢＯ膜、ポリイミド樹脂膜等が積層され、選択的に除去されることで、突出部１０が形成される。点線で示すように、例えば、絶縁層９を含め、４層のＰＢＯ膜が積層される。１〜３層目のＰＢＯ膜が、フォトリソグラフィ技術及びエッチング技術を用い選択的に加工される。そして、４層目となる絶縁層９が、シールド層８上面に形成されることで、突出部１０が形成される。
【００２７】
突出部１０は、バンプ電極２の中心領域に配置され、バンプ電極２の芯材として用いられる。そして、突出部１０は、主に、ＰＢＯ膜により構成されることで、バンプ電極２を構成する半田または半田合金よりも弾性に優れた材料となる。この構造により、突出部１０はバンプ電極２の芯材として、バンプ電極２に加わる熱応力を緩和する。
【００２８】
開口領域１１が、配線層５上の絶縁層９に形成される。開口領域１１は、例えば、ウエットエッチングにより形成される。そして、開口領域１１からは、配線層５が露出する。尚、開口領域１１から露出する配線層５は、例えば、パッド電極として用いられる場合でも良い。この場合には、パッド電極として用いられる領域の配線層５の配線幅は、その他の領域の配線層５の配線幅よりも広く形成される。
【００２９】
配線層１２が、絶縁層９上に形成される。配線層１２としては、例えば、メッキ用金属層１３上にＣｕメッキ層１４が形成される。配線層１２の膜厚は、例えば、１０μｍ程度である。そして、配線層１２は、突出部１０上も被覆し、配線層１２の一部も突出する。
【００３０】
メッキ用金属層１３が、開口領域１１内を含む絶縁層９上に形成される。メッキ用金属層１３は、開口領域１１内では配線層５と、直接、接続する。そして、メッキ用金属層１３としては、二つのタイプの膜が積層する。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１３上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層またはニッケル（Ｎｉ）層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１３上にメッキ層を形成する際の種として用いられる。そして、絶縁層９としてＰＢＯ膜を用いた場合、例えば、メッキ用金属層１３としてＣｒ層を用いることで、ＰＢＯ膜とＣｒ層との密着性及びＣｒ層とＣｕメッキ層１４との密着性により、ＰＢＯ膜とＣｕメッキ層１４間の密着性が向上される。
【００３１】
Ｃｕメッキ層１４が、メッキ用金属層１３上面に、例えば、電解メッキ法により形成される。Ｃｕメッキ層１４が形成される場合には、メッキ用金属層１３としてＣｕ層が用いられる。一方、Ｃｕメッキ層１４に換えて金（Ａｕ）メッキ層が形成される場合には、メッキ用金属層１３として、Ｃｕ層に換えてＮｉ層が用いられる。そして、Ｃｕメッキ層が、Ｃｕ配線層として用いられることで、Ａｌ配線層の場合と比較して、配線抵抗値が低減される。具体的には、Ｃｕ配線層のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。更に、配線層としてのＣｕメッキ層１４は、電解メッキ法により形成されることで、その膜厚が１０．０μｍ程度となる。一方、Ａｌ配線層は、スパッタリング法により形成されることで、その膜厚が２．０〜３．０μｍ程度となる。つまり、Ｃｕメッキ層１４が配線層として用いられることで、その膜厚によっても配線抵抗値が低減される。
【００３２】
尚、図１では、メッキ用金属層１３としてＣｕ層を形成し、当該Ｃｕ層上面にＣｕメッキ層１４を形成する場合を図示する。そのため、メッキ用金属層１３としてのＣｕ層は、実質、電解メッキ法によりＣｕメッキ層１４と置き換わるため、Ｃｕメッキ層１４と一体に図示する。
【００３３】
樹脂層１５が、配線層１２上を含め、絶縁層９上面に形成される。樹脂層１５は、例えば、ＰＢＯ膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。
【００３４】
開口領域１６が、配線層１２上の樹脂層１５に形成される。開口領域１６は、例えば、ウエットエッチングにより形成される。そして、開口領域１６からは、配線層１２が露出する。
【００３５】
バンプ電極２が、開口領域１６内の配線層１２上に形成される。バンプ電極２は、突出部１０を被覆するように配線層１２と接続する。そして、バンプ電極２は、例えば、下層からＣｕ、Ａｕ、半田（Ｓｎ−Ａｇ−Ｃｕ）の順に形成される。尚、バンプ電極２を構成する材料としては、半田合金に限定されるものでなく、金（Ａｕ）、銀（Ａｇ）、半田（Ｐｂ）の場合でも良い。
【００３６】
図２（Ａ）に示す如く、実線１７は、開口領域１６の傾斜面の底端部を示し、実線１８は、開口領域１６の傾斜面の上端部を示す。上述したように、突出部１０は、樹脂層１５に形成された開口領域１６内に配置される。そして、突出部１０の高さ方向の断面は円形状に形成され、突出部１０は開口領域１６の中央領域に配置される。具体的には、開口領域１６の底面では、突出部１０を覆う配線層１２（図１参照）と樹脂層１５との離間距離Ｗ１〜Ｗ４は、それぞれ、実質、等しく、例えば、１２０〜１５０μｍである。尚、離間距離Ｗ１〜Ｗ４は、開口領域１６のそれぞれの側面と突出部１０を覆う配線層１２とが最も近づく領域での距離である。
【００３７】
この構造により、バンプ電極２（図１参照）の内部には、一方向に偏ることなく、その中心領域に突出部１０が配置される。そして、開口領域１６内でのバンプ電極２と配線層１２との接続領域は、突出部１０の側面分だけ増大し、両者の接合力が強固となる。一方、実装基板２２（図３参照）の導電パターン２３（図３参照）と固着されたバンプ電極２には、熱応力が加わる。詳細は後述するが、熱応力とは、主に、シリコン基板３、実装基板２２、バンプ電極２の線膨張係数の相違により発生する力である。そして、バンプ電極２には熱応力が加わるが、その中央領域に配置される突出部１０が減衰軸として機能し、熱応力の一部を吸収し、バンプ電極２への悪影響を緩和する。その結果、バンプ電極２に熱応力は加わるが、上記強固な接合力より、バンプ電極２と配線層１１との剥離が防止される。更には、バンプ電極２へのクラックの発生も低減される。
【００３８】
更に、突出部１０の高さ方向の断面を円形状とすることで、バンプ電極２と突出部１０を被覆する配線層１２との接続面に角部を、実質、無くすことができる。この構造により、バンプ電極２に熱応力が加わった際に、突出部１０を被覆する配線層１２の側面からバンプ電極２へのクラックが発生し難い構造を実現できる。尚、突出部１０の側面は必ずしも曲面である必要はない。例えば、突出部１０の高さ方向の断面が多角形となり、その側面の角部が鈍角となることで、その角部からバンプ電極２へのクラックの発生を低減できる。
【００３９】
図２（Ｂ）に示す如く、樹脂層１５の開口領域１６からは、配線層１２のＣｕメッキ層１４が露出する。そして、Ｃｕメッキ層１４表面には、バンプ電極２形成時の熱やバンプ電極２のリフロー工程時の熱等により、合金層１９が形成される。合金層１９は、Ｃｕメッキ層１４とバンプ電極２を構成する金属とを含む膜となり、Ｃｕメッキ層１４及びバンプ電極２よりも硬い膜質となる。そして、合金層１９は、例えば、１０μｍ程度の膜厚となる。
【００４０】
次に、配線層１２のＣｕメッキ層１４の突出する高さＴ１が、例えば、３０〜１００μｍであり、開口領域１６の底面に形成される合金層１９よりも高くなる。一方、樹脂層１５の高さＴ２が、１０μｍ程度であり、バンプ電極２の高さＴ３は、例えば、１４０〜１８０μｍである。そして、Ｃｕメッキ層１４の突出する高さＴ１は、樹脂層１５表面よりも突出した形状となる。尚、Ｃｕメッキ層１４の突出する高さＴ１は、実装基板２２（図３参照）と半導体装置１との実装後の隙間に応じて、任意の設計変更が可能である。
【００４１】
詳細は図３を用いて説明するが、上記熱応力が加わることで、特に、開口領域１６底面の合金層１９とバンプ電極２の境界面からは、バンプ電極２へとクラックが発生し易い。ここで、クラックの発生し易い領域とは、主に、樹脂層１５に周囲を囲まれる開口領域１６内であり、開口領域１６底面の合金層１９とバンプ電極２との界面である。そして、この領域は、狭い領域であり、線膨張係数の異なる材料が密集する。更に、Ｃｕメッキ層１４の突出する領域の根元であり、突出部１０による応力緩和が図られ難い領域である。また、合金層１９は、半田よりも膜質が硬く、薄い膜のため、バンプ電極２へとクラックが発生し易い。尚、突出部１０を被覆するＣｕメッキ層１４の表面にも、同様に、合金層が形成されるが、上述したように、突出部１０により熱応力が緩和され、密集領域ではないため、その合金層からバンプ電極２へとクラックは発生し難い。
【００４２】
図示したように、バンプ電極２にクラックが発生した場合でも、突出部１０を被覆するＣｕメッキ層１４の突出領域によりクラックがバンプ電極２の一面に走ることが防止される。そして、Ｃｕメッキ層１４の突出する高さＴ１が、樹脂層１５の高さＴ２よりも高くなることで、クラックが上記界面から斜め上方へと走った場合でも、Ｃｕメッキ層１４の突出領域により確実にクラックの走りを防止できる。つまり、バンプ電極２の中央領域に突出部１０が配置されることで、バンプ電極２と配線層１２のＣｕメッキ層１４とは、突出部１０の形状により接続面積が増大する。そして、クラックにより、バンプ電極２がＣｕメッキ層１４から剥離することが防止される。
【００４３】
更に、太線で示すように、バンプ電極２とＣｕメッキ層１４の突出領域とは、クラックの発生し易い領域の上方で広い接続領域を有する。この構造により、クラックの発生した領域は電流経路として機能しないが、太線で示す接続領域により電流経路は確保される。そして、突出部１０の高さを高くし、太線で示す接続領域を増大させることで、実装基板２２と半導体装置１との接続領域における抵抗値が増大することを防止できる。
【００４４】
次に、丸印２０、２１で示すように、Ｃｕメッキ層１４の突出領域上面の周端部は、複数層のＰＢＯ膜を積層して形成することで、その角部が丸められる。つまり、突出部１０を被覆するＣｕメッキ層１４の丸印２０、２１で示す領域は曲面となるか、または、角部が存在する場合でもその角部が鈍角となる。この構造により、バンプ電極２に熱応力が加わった際に、Ｃｕメッキ層１４の突出領域の上端部からバンプ電極２へのクラックが発生し難い構造を実現できる。
【００４５】
更に、バンプ電極２は、Ｃｕメッキ層１４の突出領域と接続する。Ｃｕメッキ層１４は、開口領域１６内にて突出するが、一体の配線層として形成される。この構造により、その突出領域において、その領域のＣｕメッキ層１４が、他の領域のＣｕメッキ層１４から剥離することはない。そして、バンプ電極２が、突出領域のＣｕメッキ層１４の剥離に起因して半導体装置１から剥離することはない。
【００４６】
更に、バンプ電極２内にはＣｕメッキ層１４の突出領域が配置され、Ｃｕメッキ層は、バンプ電極２を構成する半田よりも低抵抗領域である。具体的には、Ｃｕの電気伝導度は５９．６×１０６／Ω・ｍであり、半田の電気伝導度は７．１×１０６／Ω・ｍである。この構造により、半導体装置１は、実装基板２２の導電パターン２３上へ固着するが、バンプ電極２による接続領域では、Ｃｕメッキ層１４の突出領域が電流経路の一部となり、抵抗値が低減される。
【００４７】
図３に示す如く、半導体装置１は、導電パターン２３が形成された実装基板２２上にバンプ電極２を介して固着される。実装基板２２としては、例えば、プリント基板、セラミック基板、金属基板等が用いられる。金属基板としては、Ｃｕ基板、Ｆｅ基板、Ｆｅ−Ｎｉ基板等の合金またはＡｌＮ（窒化アルミニウム）基板等が用いられ、その表面が絶縁処理される。
【００４８】
ここで、半導体装置１では、その厚みの大部分がシリコン基板３の厚みであり、シリコン基板３の厚みは、例えば、６５０μｍ程度である。実装基板２２側では、その厚みの大部分が実装基板２２の厚みであり、実装基板２２の厚みは、例えば、１０００μｍ程度である。また、半導体装置１と実装基板２２とを固着するバンプ電極の厚みは、例えば、１４０〜１８０μｍである。一方、シリコン基板３の線膨張係数は３．０×１０−６／Ｋである。実装基板としてプリント基板を用いた場合には、その線膨張係数は７０×１０−６／Ｋである。また、バンプ電極２を構成する半田の線膨張係数は２１．８×１０−６／Ｋである。そして、チップの置かれる熱環境に応じて、シリコン基板３、実装基板２２及びバンプ電極２は、それぞれ熱膨張、熱収縮を繰り返す。
【００４９】
この構造により、実装基板２２を含めた装置全体としての熱膨張、熱収縮を考慮すると、厚みを有するシリコン基板３や実装基板２２の熱膨張、熱収縮の影響が大きくなる。そして、上記熱膨張、熱収縮を繰り返すと、最も厚みが薄いバンプ電極２が、最も上記熱膨張、熱収縮による熱応力の集中する領域となる。
【００５０】
特に、半導体装置１と実装基板２２とは、バンプ電極２を介して固着され、その個々の固着領域は微小領域である。そのため、個々のバンプ電極２では、上記熱応力は分散され難く、熱応力による影響を受け易い。更には、樹脂層１５の開口領域１６内では、バンプ電極２は、樹脂層１５、合金層１９（図２（Ｂ）参照）とも接触し、更なる熱応力がバンプ電極２へと加わる。その結果、合金層１９とバンプ電極２との界面から、バンプ電極２へとクラックが発生し易くなる。
【００５１】
そこで、上述したように、バンプ電極２内に突出部１０を配置することで、突出部１０を被覆するＣｕメッキ層１４の突出領域が、バンプ電極２に発生したクラックの走りを塞き止め、バンプ電極２との接続領域を増大させる。この構造により、バンプ電極２が配線層１２（図１参照）から剥離することを防止し、実装基板２２の導電パターン２３上から半導体装置１が離脱することを防止できる。更には、バンプ電極２にクラックが発生した場合でも、Ｃｕメッキ層１４の突出領域とバンプ電極２との接続領域により電流経路が確保され、半導体装置１が実装基板２２上で実装不良となることを防止できる。
【００５２】
尚、本実施の形態では、突出部１０を形成するために、４層のＰＢＯ膜を積層する構造について説明したが、この場合に限定するものではない。突出部１０の所望の突出高さに応じて、ＰＢＯ膜の積層数は任意の設計変更が可能である。その他、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
【００５３】
次に、本発明の実施の形態である半導体装置の製造方法について、図４〜図８を参照し、詳細に説明する。図４〜図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、本実施の形態では、図１に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。
【００５４】
先ず、図４に示す如く、シリコン基板（ウエハ）３を準備し、シリコン基板３上に絶縁層４を形成する。シリコン基板３としては、単結晶基板で成るもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板３としては、化合物半導体基板であってもよい。当然であるが、シリコン基板３（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層４としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択されて形成され、例えば、熱酸化法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００５５】
次に、絶縁層４上に配線層５を形成する。具体的には、シリコン基板３上に、例えば、スパッタリング法により、バリアメタル膜６として、ＴｉやＴｉＮ等の高融点金属を堆積する。連続して、シリコン基板３上に、例えば、スパッタリング法により、金属膜７として、例えば、Ａｌ膜またはＡｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から選択されて成るＡｌ合金膜を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用い、前述したバリアメタル膜６及び金属膜７を選択的に除去し、配線層５を形成する。
【００５６】
尚、必要に応じてＡｌ層またはＡｌ合金層から成る金属膜７の上層には、例えば、ＴｉＮ、ＴｉＷ等の高融点金属から成る反射防止膜が形成されてもよい。
【００５７】
次に、図５に示す如く、配線層５上を含む、シリコン基板３上にシールド層８を形成する。シールド層８としては、例えば、ＣＶＤ法によりシリコン窒化（ＳｉＮ）膜が形成される。そして、フォトリソグラフィ技術及びエッチング技術を用い、配線層５上のシールド層８に開口領域２４を形成する。
【００５８】
次に、シリコン基板３上にＰＢＯ膜２５を堆積する。そして、突出部１０（図７参照）の形成領域にフォトレジスト層（図示せず）を形成し、ウエットエッチングにより、ＰＢＯ膜２５を選択的に除去する。その後、フォトレジスト層（図示せず）を除去し、ＰＢＯ膜２５を硬化させる。
【００５９】
次に、図６に示す如く、ＰＢＯ膜２５上を含む、シリコン基板３上にＰＢＯ膜２６を堆積する。そして、突出部１０（図７参照）の形成領域にフォトレジスト層（図示せず）を形成し、ウエットエッチングにより、ＰＢＯ膜２６を選択的に除去する。その後、フォトレジスト層（図示せず）を除去し、ＰＢＯ膜２６を硬化させる。このウエットエッチング工程により、ＰＢＯ膜２６が、ＰＢＯ膜２５を被覆する。
【００６０】
次に、ＰＢＯ膜２５、２６上を含む、シリコン基板３上にＰＢＯ膜２７を堆積する。そして、突出部１０（図７参照）の形成領域にフォトレジスト層２８を形成する。
【００６１】
次に、図７に示す如く、ウエットエッチングにより、ＰＢＯ膜２７（図６参照）を選択的に除去し、フォトレジスト層２８（図６参照）を除去し、ＰＢＯ膜２７を硬化させる。その後、ＰＢＯ膜２５〜２７を含む、シリコン基板３上に、例えば、回転塗布法により、絶縁層９を形成する。絶縁層９としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。
【００６２】
この工程により、シールド層８上には、ＰＢＯ膜２５〜２７及び絶縁層２７から成る突出部１０が形成される。上述したように、ＰＢＯ膜２６は成形されたＰＢＯ膜２５上に堆積され、ＰＢＯ膜２７は成形されたＰＢＯ膜２５、２６上に堆積され、絶縁層９は成形されたＰＢＯ膜２５〜２７上に堆積される。その結果、繰り返しの堆積工程及びエッチング工程により、突出部１０上面の周端部は、曲面となるか、または、角部が存在する場合でもその角部が鈍角となる。尚、突出部１０の側面は、エッチングする際のマスク形状により曲面となる。また、図７以降では、ＰＢＯ膜２５〜２７は、絶縁層９と一体に図示して説明する。
【００６３】
次に、図８に示す如く、メッキ用金属層１３及びＣｕメッキ層１４から成る配線層１２を形成する。先ず、シリコン基板３上に、例えば、スパッタリング法により、メッキ用金属層１３としてのＣｒ層とＣｕ層（図示せず）とを全面に形成する。そして、例えば、メッキ用金属層１３としてＣｒ層を用いることで、ＰＢＯ膜とＣｕメッキ層１４間の密着性が向上される。その後、Ｃｕメッキ層１４をパターニングするため、Ｃｕメッキ層１４の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。
【００６４】
次に、電解メッキ法により、Ｃｕメッキ層１４を形成する。前述したように、Ｃｒ層はシード層として用いられ、Ｃｕ層は電解メッキの際の種として用いられる。その後、フォトレジスト層（図示せず）を除去し、Ｃｕメッキ層１４をマスクとして用い、ウエットエッチングによりＣｒ層及びＣｕメッキ層を選択的に除去し、配線層１２を形成する。このとき、図示したように、配線層１２は突出部１０表面も被覆し、配線層１２の一部は、突出する。
【００６５】
次に、シリコン基板３上に、例えば、回転塗布法により、樹脂層１５を形成する。樹脂層１５としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術及びエッチング技術を用い、突出部１０が形成される領域上の樹脂層１５に開口領域１６を形成する。
【００６６】
次に、樹脂層１５の開口領域１６にバンプ電極２を形成する。バンプ電極２は、例えば、半田クリームをスクリーン印刷により、突出部１０上に塗布した後、熱処理を加えることで、球形状となる。そして、バンプ電極２が、突出部１０を被覆する配線層１２のＣｕメッキ層１４と接続することで、図８に示す構造が完成する。図示していないが、シリコン基板（ウエハ）３はダイシングされ、個々の半導体装置１に分割された後、実装基板２２（図３参照）の導電パターン２３（図３参照）上に固着される。
【００６７】
尚、本実施の形態では、シールド層８上に３層のＰＢＯ膜２５〜２７及び絶縁層９により突出部１０を形成する場合について説明したが、この場合に限定するものではない。突出部１０の所望の突出高さに応じて、ＰＢＯ膜の積層数は任意の設計変更が可能である。
【００６８】
また、本実施の形態では、突出部１０が、ＰＢＯ膜を積層して形成する場合について説明したが、この場合に限定するものではない。例えば、シールド層８上にポリイミド樹脂膜等を積層して突出部１０を形成する場合でもよい。突出部１０を形成する材料としては、絶縁層９を含め、線膨張係数の同じ、あるいは、線膨張係数の近い材料を用いることが好ましい。
【００６９】
また、本実施の形態では、突出部１０を形成する際に、ＰＢＯ膜２５〜２７を１層毎積層し、所望の形状に成形する場合について説明したが、この場合に限定するものではない。例えば、シールド層８上にＰＢＯ膜２５〜２７を連続して堆積した後に、フォトリソグラフィ技術及びエッチング技術を用い、突出部１０を形成する場合でも良い。その他、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態における半導体装置を説明するための断面図である。
【図２】本発明の実施の形態における半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の実施の形態における半導体装置が実装基板上に固着された状況を説明するための断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。
【図９】従来の実施の形態における半導体装置を説明するための断面図である。
【図１０】従来の実施の形態における半導体装置を説明するための断面図である。
【符号の説明】
【００７１】
２  バンプ電極
５  配線層
９  絶縁層
１０  突出部
１２  配線層
１５  樹脂層
１６  開口領域
【図１】
2009239193.tif 000003
【図２】
2009239193.tif 000004
【図３】
2009239193.tif 000005
【図４】
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【図５】
2009239193.tif 000007
【図６】
2009239193.tif 000008
【図７】
2009239193.tif 000009
【図８】
2009239193.tif 000010
【図９】
2009239193.tif 000011
【図１０】
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