(57)【要約】      （修正有）【課題】半導体素子の熱による素子欠陥及び破壊を未然に防止するのに適した半導体素子及びその製造方法を提供する。【解決手段】ウェハー上にトランジスタ１０を形成する段階と、トランジスタ１０の上部に絶縁層を形成する段階と、トランジスタ１０の両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の電気的連結のための第１コンタクトホール２０及び第２コンタクトホール３０を絶縁層に形成する段階と、第２コンタクトホール３０の内部に相変化物質を蒸着し、温度変化によって電気的連結を選択的に遮断する相変化物質層３１を形成する段階と、第１コンタクトホール２０及び第２コンタクトホール３０を埋め立てる段階と、を含んで半導体素子の製造方法。【選択図】図２
2009016845.tif 000002
【特許請求の範囲】
【請求項１】
ウェハー上にトランジスタを形成する段階と、
前記トランジスタの上部に絶縁層を形成する段階と、
前記トランジスタの両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の電気的連結のための第１コンタクトホール及び第２コンタクトホールを前記絶縁層に形成する段階と、
前記第２コンタクトホールの内部に相変化物質を蒸着し、温度変化によって電気的連結を選択的に遮断する相変化物質層を形成する段階と、
前記第１コンタクトホール及び前記第２コンタクトホールを埋め立てる段階と、
を含んで構成されることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１及び第２コンタクトホールを通して前記一方の側のソース／ドレイン領域と電気的に連結される上部電極を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記相変化物質層の上部及び下部のうち少なくとも一部分にヒーティング物質の層が形成されるように、前記相変化物質を蒸着する前に前記ヒーティング物質を前記第２コンタクトホールの内部に選択的に形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ヒーティング物質として、ＴｉＮを含む窒化物系列の物質を使用することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記相変化物質層の上部及び下部のうち少なくとも一部分にヒーティング物質の層が形成されるように、前記相変化物質を蒸着した後、前記ヒーティング物質を前記第２コンタクトホールの内部に選択的に形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ヒーティング物質として、ＴｉＮを含む窒化物系列の物質を使用することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１コンタクトホール及び前記第２コンタクトホールを埋め立てる段階は、
前記第１コンタクトホール及び前記第２コンタクトホールの内部壁面にバリア金属膜を形成した後、前記各コンタクトホールを導電物質で埋め立てることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記相変化物質として、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうち少なくとも一つ以上が組成された化合物を使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
トランジスタと、
前記トランジスタのゲートに連結される第１電極ラインと、
前記トランジスタのドレインに連結される第２電極ラインと、
前記第２電極ラインと前記ドレインとを互いに並列に連結する第１及び第２コンタクトプラグと、
前記第２コンタクトプラグ上に形成される素子遮断部と、を含んで構成され、
前記素子遮断部が温度変化によって前記第２電極ラインと前記ドレインとの間の電気的連結を遮断することを特徴とする半導体素子。
【請求項１０】
前記素子遮断部は、所定時間の間に所定水準以上の温度に維持されるとき、前記第２電極ラインと前記ドレインとの間の電気的連結を遮断する相変化物質で構成されることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記素子遮断部は、前記相変化物質の上部及び下部に形成される窒化物系列のヒーティング物質をさらに備えることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
ウェハー上に形成されるトランジスタと、
前記トランジスタの上部に形成される絶縁層と、
前記絶縁層に形成され、前記トランジスタの両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の上部に互いに隣接するように形成される第１及び第２コンタクトホールと、
前記一方の側のソース／ドレイン領域と電気的に連結されるように前記各コンタクトホールの上部に形成される上部電極と、
前記第２コンタクトホールを通した電気的連結を温度によって選択的に遮断するために、前記第２コンタクトホールに形成される相変化物質層と、を含んで構成されることを特徴とする半導体素子。
【請求項１３】
前記相変化物質層の上部及び下部に形成される窒化物系列のヒーティング物質層をさらに含むことを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記相変化物質層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうち少なくとも一つ以上が組成された化合物で形成されることを特徴とする請求項１１に記載の半導体素子。
【請求項１５】
前記相変化物質層は、前記半導体素子が所定時間の間に所定水準以上の温度を維持するとき、前記一方の側のソース／ドレイン領域と前記上部電極との間の電気的連結を遮断するために状態を変化することを特徴とする請求項９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するもので、特に、相変化物質を用いて素子を保護するのに適した半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
高集積化によって半導体素子の大きさが徐々に小さくなるにつれて、素子内で発生する熱による素子欠陥は、無視できない問題として台頭してきた。
【０００３】
半導体素子の作動時には、印加される電流／電圧のために発生する熱によって金属短絡や孔隙形成などの問題が引き起こされる。このような問題のために、素子の機能が完全に喪失されるだけでなく、復元も不可能になるので、半導体素子の製造時ごとに必ず品質を検査すべきである。
【０００４】
しかしながら、半導体素子の製造時に品質を検査するためには、様々な金属物質の構造設計変更や物質変更が要求されるので、人的・物的浪費が多かった。さらに、電気的移動（ｅｌｅｃｔｒｏ  ｍｉｇｒａｔｉｏｎ：ＥＭ）特性や応力移動（ｓｔｒｅｓｓ  ｍｉｇｒａｔｉｏｎ：ＳＭ）特性に対する品質検査を経たときに、良品の半導体素子として具現される。
【０００５】
その結果、従来技術では、素子内で発生する熱に対する素子の安定性を保障するための方案が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような問題点を勘案してなされたもので、その目的は、半導体素子の熱による素子欠陥及び破壊を未然に防止するのに適した半導体素子及びその製造方法を提供することにある。
【０００７】
本発明の他の目的は、半導体素子で実際に動作するセルの内部や外部に相変化物質を蒸着することで、熱による電流の急激な増加を感知しながらも、電流の急激な増加時に回路を遮断させるのに適した半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本発明に係る半導体素子製造方法の特徴は、ウェハー上にトランジスタを形成する段階と、前記トランジスタの上部に絶縁層を形成する段階と、前記トランジスタの両側のソース／ドレイン領域のうち一側のソース／ドレイン領域の電気的連結のための第１コンタクトホール及び第２コンタクトホールを前記絶縁層に形成する段階と、前記第２コンタクトホールの内部に相変化物質を蒸着し、温度変化によって電気的連結を選択的に遮断する相変化物質層を形成する段階と、前記第１コンタクトホール及び前記第２コンタクトホールを埋め立てる段階と、を含んで構成される。
【０００９】
上記の目的を達成するための本発明に係る半導体素子の一特徴は、トランジスタと、前記トランジスタのゲートに連結される第１電極ラインと、前記トランジスタのドレインに連結される第２電極ラインと、前記第２電極ラインと前記ドレインとを互いに並列に連結する第１及び第２コンタクトプラグと、前記第２コンタクトプラグ上に形成される素子遮断部と、を含んで構成され、前記素子遮断部が温度変化によって前記第２電極ラインと前記ドレインとの間の電気的連結を遮断する。
【００１０】
上記の目的を達成するための本発明に係る半導体素子の他の特徴は、ウェハー上に形成されるトランジスタと、前記トランジスタの上部に形成される絶縁層と、前記絶縁層に形成され、前記トランジスタの両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域の上部に互いに隣接するように形成される第１及び第２コンタクトホールと、前記一方の側のソース／ドレイン領域と電気的に連結されるように前記各コンタクトホールの上部に形成される上部電極と、前記第２コンタクトホールを通した電気的連結を温度によって選択的に遮断するために、前記第２コンタクトホールに形成される相変化物質層と、を含んで構成される。
【００１１】
本発明の他の目的、特徴及び利点は、添付した図面を参照した各実施例の詳細な説明を通して明白になるだろう。
【発明の効果】
【００１２】
本発明では、素子で実際に動作するセルの内部や外部に相変化物質を蒸着することで、熱によって発生する素子欠陥及び素子破壊を防止することができる。
【００１３】
また、本発明では、相変化物質を用いて熱による電流の急激な増加を感知することができ、その電流の急激な増加時に回路を予め遮断することができる。
【００１４】
また、本発明では、相変化物質を使用するので、電流の増加によって遮断された回路を容易に復元することができる。
【００１５】
また、本発明を用いると、品質検査を通して電気的移動（ＥＭ）特性や応力移動（ＳＭ）特性を確保しなくてもよいので、所望の温度内で良品の素子を容易に具現することができる。
【００１６】
また、良品の半導体素子を具現するために要求されていた品質検査による人的・物的浪費を節減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して、本発明の実施例の構成及びその作用を説明する。図面に基づいて説明される本発明の構成及び作用は、少なくとも一つの実施例として説明されるもので、これによって、上述した本発明の技術的思想、その核心的な構成及び作用が制限されることはない。
【００１８】
本発明では、温度（熱）変化によって状態が変化し、自体抵抗が変わる相変化物質を使用する。特に、本発明では、相変化物質を使用して、熱による温度上昇時の回路を遮断させる。すなわち、熱による電流の急激な増加を感知し、素子をオフにする。
【００１９】
もちろん、相変化物質は、所定時間の間に温度が所定の臨界値を超える場合、自体抵抗値が変化し、素子をオフにする。その後、温度が臨界値以下に下降して一定時間の間維持されると、再び状態が復元され、それによる抵抗値も変化し、素子をオンにする。
【００２０】
前記相変化物質として、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ、Ｓｂ−Ｔｅ、５族元素−Ｓｂ−Ｔｅ、６族元素−Ｓｂ−Ｔｅなどのように、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうち少なくとも一つ以上が含まれて組成された化合物を使用する。
【００２１】
図１は、本発明に係る半導体素子における単位セルの等価回路の一例を示した図である。
【００２２】
図１を参照すると、半導体素子の単位セルは、一つのトランジスタ１０が二つの電極ラインに連結された構造である。その二つの電極ラインとして、ワードラインとビットラインを例に挙げて示しているが、それに限定されることはない。前記電極ラインは、ＡｌまたはＣｕで形成される。
【００２３】
ワードラインは、トランジスタ１０のゲートに電気的に連結され、そのトランジスタ１０のドレインまたはソースがビットラインに電気的に連結される。図１は、ドレインがビットラインに連結される場合を例に挙げて示している。
【００２４】
一方、本発明では、ビットラインとドレインとの間の電気的連結を並列に具現する。すなわち、ビットラインとドレインとの間の電気的連結のための第１コンタクトプラグ２０を備えており、前記ビットラインとドレインとの間の電気的連結のための他のコンタクトプラグとして、前記第１コンタクトプラグ２０と互いに並列に連結される第２コンタクトプラグ３０をさらに備えている。
【００２５】
特に、本発明のセルは、第２コンタクトプラグ３０上に素子の温度変化によって前記ビットラインとドレインとの間の電気的連結を遮断するための素子遮断部３１を含む。したがって、素子遮断部３１がビットラインに電気的に連結される。
【００２６】
前記素子遮断部３１は、上述した相変化物質で構成される。その結果、素子遮断部３１は、素子が所定時間の間に所定水準以上の温度、すなわち、臨界値を超える温度を維持するとき、相変化物質の抵抗値変化によってビットラインとドレインとの間の電気的連結を遮断することで、素子をオフにする。
【００２７】
例えば、相変化物質は、初期に熱がないときは比抵抗の高い非晶質状態である。その後、熱が発生し、温度が徐々に高くなって１５０℃程度にまで上昇すると、抵抗が急激に減少する。その結果、第２コンタクトプラグ３０に電流が流れるようになり、回路を遮断させる。
【００２８】
上記のように、本発明では、相変化物質の素子遮断部３１を備えたコンタクトプラグ３０をビットラインとドレインとの間に追加的に並列に設置し、熱による温度変化によって発生する素子欠陥や破壊を未然に防止する。
【００２９】
一方、素子遮断部３１は、相変化物質を覆うように上部及び下部に形成される窒化物系列のヒーティング物質をさらに備えている。例えば、ヒーティング物質として、ＴｉＮなどの窒化物を使用するか、温度に比例して比抵抗が増加する物質を使用することができる。
【００３０】
また、素子遮断部３１に使用される相変化物質として何れのものを使用するか、または、化学組成比をどのように調節するかによって、各相変化物質別に抵抗が急激に低下する温度Ｔｃが異なる。したがって、本発明では、素子の特性に適したＴｃが設定されるように相変化物質を選択したり、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうち少なくとも一つ以上が含まれる化合物の組成比を調節する。
【００３１】
図２は、本発明に係る半導体素子を説明するための断面図で、素子の単位セルを示したものである。
【００３２】
図２を参照すると、本発明の単位セルは、ウェハー上に形成されるトランジスタ１０を含んで構成される。
【００３３】
トランジスタ１０の上部には、多数のコンタクトホール２０，３０を内部に含む絶縁層が備わる。
【００３４】
各コンタクトホール２０，３０は、絶縁層内に形成されながら、ソース／ドレイン領域と以後に上部に形成される上部金属電極４０とを電気的に連結する役割をする。
【００３５】
トランジスタ１０のゲートに隣接した両側には、ソース／ドレイン領域が形成される。
【００３６】
互いに隣接した第１コンタクトホール２０と第２コンタクトホール３０は、その両側のソース／ドレイン領域のうち一方の側のソース／ドレイン領域に備わる。
【００３７】
各コンタクトホール２０，３０の上部に備わる金属電極４０は、該当のコンタクトホールを通して下部のソース／ドレイン領域と電気的に連結される。
【００３８】
特に、第２コンタクトホール３０には相変化物質層３１が形成される。その相変化物質層３１は、温度変化によって第２コンタクトホール３０を通して電気的連結を選択的に遮断するために状態を変化する。すなわち、所定時間の間に所定水準以上の温度に維持されるか、単純に温度が所定水準以上に上昇すると、相変化物質の抵抗値が減少し、第２コンタクトホール３０を通して電流が流れる。それによって、回路が遮断される。しかし、以後に温度が再び下降すると、相変化物質の抵抗値が高くなり、第２コンタクトホール３０を通して流れていた電流が遮断される。それによって、回路がオンになる。
【００３９】
前記相変化物質層３１は、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ、Ｓｂ−Ｔｅ、５族元素−Ｓｂ−Ｔｅ、６族元素−Ｓｂ−Ｔｅなどのように、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうち少なくとも一つ以上が含まれて組成された化合物などの相変化物質で形成される。
【００４０】
追加的な例として、本発明の単位セルは、その相変化物質層３１を覆うように上部及び下部に窒化物系列のヒーティング物質層をさらに備えている。そして、そのヒーティング物質層は、ＴｉＮなどの窒化物で形成される。
【００４１】
以下、上記のように構成される本発明に係る半導体素子の単位セルを製造する手順を説明する。
【００４２】
まず、ウェハー上にソース／ドレイン領域、素子分離膜、ゲート及びスペーサーなどを含むトランジスタを形成する。
【００４３】
そして、トランジスタの上部に絶縁層を形成する。例えば、その絶縁層は、酸化物を蒸着することで形成される。
【００４４】
その後、絶縁層にフォトレジストパターンを形成し、これをマスクとして使用して一部の絶縁層を除去することで、多数のコンタクトホールを形成する。前記各コンタクトホールは、トランジスタの両側のソース／ドレイン領域に形成され、特に、一方の側のソース／ドレイン領域には、互いに隣接した二つのコンタクトホールが形成される。
【００４５】
前記一方の側のソース／ドレイン領域に互いに隣接するように形成された二つのコンタクトホールのうち一つの内部には、温度変化によって状態（抵抗値）が変化する相変化物質を蒸着する。
【００４６】
追加的な例として、前記相変化物質の下部及び／または上部にヒーティング物質層をさらに形成することもできる。この場合、相変化物質を蒸着する前に下部ヒーティング物質層を形成し、その下部ヒーティング物質層の上部に相変化物質を蒸着した後、再び上部ヒーティング物質層を形成する。前記ヒーティング物質層としては、ＴｉＮを含む窒化物系列の物質を使用する。
【００４７】
一方、相変化物質を蒸着した後、全てのコンタクトホールの内部壁面にバリア金属膜を形成する。そして、それら各コンタクトホールの内部を導電物質で埋め立てる。ここで、前記バリア金属膜は、蒸着時に使用されるプロセスガスによるアタック（ａｔｔａｃｋ）を防止しながらも、層間の接合力を良好にするためのものである。
【００４８】
最後に、各コンタクトホールの露出状態で各コンタクトホールの上部に金属電極を形成する。
【００４９】
以上説明した内容を通して、当業者であれば、本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能であることを理解できるだろう。
【００５０】
したがって、本発明の技術的範囲は、実施例に記載された内容に限定されるものでなく、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る半導体素子における単位セルの等価回路の一例を示した図である。
【図２】本発明に係る半導体素子を説明するための断面図である。
【符号の説明】
【００５２】
１０  トランジスタ、  ２０  コンタクトプラグ、  ３０  コンタクトプラグ、  ３１  素子遮断部／相変化物質層、  ４０  金属電極
【図１】
2009016845.tif 000003
【図２】
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