(57)【要約】【課題】ＰＩＮダイオードを有する半導体装置において、ＰＩＮダイオードの順方向特性を低抵抗化させる。【解決手段】Ｎ型のＮ型カソード基板ＮＣと、Ｐ型のＰ型アノード層ＰＡと、これらの間に各々に接触した状態で設けられ、真性半導体であるＮ型のＮ型真性半導体層ＩＬとを含むＰＩＮダイオード１Ａを有し、Ｐ型アノード層ＰＡは、Ｎ型真性半導体層ＩＬの主面ＳＩＬから所望の深さに渡って形成され、Ｐ型アノード層ＰＡの外周は、Ｎ型真性半導体層ＩＬの主面ＳＩＬ内においてＮ型真性半導体層ＩＬのＮ型真性導通部分ＩＤの外周から内側に離れた位置で終端している。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１導電型とは逆の第２導電型の第２半導体層と、
前記第１半導体層と前記第２半導体層との間に、各々に接触した状態で設けられ、真性半導体となるような不純物濃度に設定された、第１導電型の第３半導体層とを含むダイオードを有し、
前記第２半導体層は、前記第３半導体層のダイオード形成部の主面から所望の深さに渡って形成されており、
前記第３半導体層の主面内において、前記第２半導体層の外周は、前記第３半導体層のダイオード形成部の外周から内側に離れた位置で終端するように形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３半導体層のダイオード形成部は、前記第１半導体層上に形成されており、
前記第３半導体層のダイオード形成部の外周は、前記第１半導体層の外周から内側に離れた位置で終端するように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第３半導体層のダイオード形成部は、前記第３半導体層のダイオード形成部に沿って、前記第３半導体層の主面から前記第１半導体層に達する溝が形成されることで設けられており、
前記第３半導体層のダイオード形成部の外周は、前記第１半導体層の外周から内側に離れた位置で終端するように形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記溝は、化学的なエッチングにより形成されたものであることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第３半導体層のダイオード形成部の表面は、保護膜によって覆われていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、ＰＩＮ接合を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の高度な情報化社会の発展に伴い、移動通信機器端末などの性能の向上が要求されている。例えば、デジタル携帯電話などでは、小型化、低消費電力化およびマルチバンド化が急速に進んでいる。
【０００３】
ここで、一般的なデジタル携帯電話においては、信号を送信するための送信用回路と、受信した信号を処理する受信用回路と、外部からこれらの回路に信号を受発信するためのアンテナとを有している。そして、送信時には送信用回路からアンテナへと信号を伝達し、受信用回路には伝達されないようにする必要がある一方で、受信時にはアンテナから受信用回路へと信号を伝達し、送信用回路には伝達されないようにする必要がある。即ち、信号処理回路内では高周波信号の伝達経路を切り替える必要がある。この目的を満たす素子として、ＰＮ接合ダイオード（以下、ＰＮダイオード）が用いられている。
【０００４】
２端子からなるＰＮダイオードは、その２端子への印加電圧のバイアスに対し、正負いずれかの極性に対して電流を通過させ（順方向、オン状態）、他方の極性に対して電流を遮断する（逆方向、オフ状態）といった、所謂整流特性を有する。この整流特性を利用して、送信時、アンテナと送信用回路とを導通させるときは、アンテナと受信用回路とを遮断し、受信時、アンテナと受信用回路とを導通させるときは、アンテナと送信用回路とを遮断するようにする。
【０００５】
上記のようにアンテナ切り換え用途のＰＮダイオードの特性としては、順方向特性（オン時）は低抵抗であることが望ましい。なぜなら、順方向としてＰＮダイオードに信号を通過させるときは、信号の損失（ロス）をできるだけ少なくすることが望ましく、順方向抵抗は低い方が良いからである。更に、逆方向特性（オフ時）は低容量であることが望ましい。なぜなら、逆方向としてＰＮダイオードに信号を遮断さるときは、容量としてのＰＮダイオードを充放電する時間をできるだけ短くすることが望ましく、逆方向容量は低い方が良いからである。
【０００６】
上記の特性が要求されるＰＮダイオードとして、ＰＮ接合を形成するＰ領域とＮ領域との間に、真性（Intrinsic）半導体領域（以下、真性領域）を挟んだ、ＰＩＮ接合ダイオード（以下、ＰＩＮダイオード）の適用が実用化されている。真性領域は、外因性の不純物濃度が低く、逆方向電圧印加時に空乏層が広がり易い。従って、電気容量は低下するからである。
【０００７】
高不純物濃度の半導体基板上に形成した、真性領域、および、基板と逆導電型の高不純物濃度の半導体領域の積層構造を有するＰＩＮダイオードなどが、例えば、特開２００２−１２４６８６号公報（特許文献１）、または、特開２００５−３４０４８４号公報（特許文献２）などに開示されている。
【特許文献１】特開２００２−１２４６８６号公報
【特許文献２】特開２００５−３４０４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者らが、例えば携帯電話機器などへの導入を検討したＰＩＮダイオードの構造を、図１２に示す。基板でありＮ型の半導体領域であるＮ型カソード基板ＮＣｘ、真性半導体である真性半導体層ＩＬｘ、および、Ｐ型の半導体領域であるＰ型アノード層ＰＡｘの三層構造により、ＰＩＮダイオード１ｘの主要な部分が構成されている。
【０００９】
また、Ｎ型カソード基板ＮＣｘおよびＰ型アノード層ＰＡｘには、電極として、それぞれカソード電極ＥＣｘおよびアノード電極ＥＡｘが形成されている。また、真性半導体層ＩＬｘおよびＰ型アノード層ＰＡｘには、表面からＮ型カソード基板ＮＣｘに達するトレンチＴｘが形成されている。トレンチＴｘおよびその周辺は、保護膜ＰＶｘが形成されている。
【００１０】
ここで、上記のように、ＰＩＮダイオード１ｘはＰＮ接合の間に真性領域を有している。このようなＰＩＮダイオード１ｘに逆方向バイアスを印加すると、真性領域に広がる空乏層が広く、電気容量は通常のＰＮダイオードに比べて低くなることは上記で説明した通りである。一方、不純物濃度が極端に低い真性領域を有するＰＩＮダイオード１ｘは、順方向バイアス時の抵抗値が高くなってしまうことが懸念される。そこで、逆方向低容量特性を有するＰＩＮダイオード１ｘにおいては、順方向特性を低抵抗化するような技術動向となっている。特に、近年の携帯通信機器の多機能化により、低消費電力化が強く望まれており、このような要求からも、低抵抗化の必要性が高くなってきている。
【００１１】
しかし、本発明者らは、上記構造のＰＩＮダイオード１ｘの順方向特性を低抵抗にする技術を検討し、以下のような課題を見出した。即ち、順方向特性の低抵抗化のためには、外因性不純物濃度の低い真性半導体層ＩＬｘの中に、Ｎ型カソード基板ＮＣｘおよびＰ型アノード層ＰＡｘから、より多くのキャリアを注入し得る構造とすることが有効であると、本発明者らは着想した。
【００１２】
本発明者らの検討によれば、Ｐ型アノード層ＰＡｘと真性半導体層ＩＬｘとの接合面積を広げることで、抵抗値が低下し得ることが見出された。しかしながら、Ｐ型アノード層ＰＡｘと真性半導体層ＩＬｘとの接合面積を広げることは、当該ＰＩＮダイオード１ｘの逆方向特性において、電荷蓄積部の面積が増加することを意味し、即ち、電気容量の増加を引き起こす。このように、単に接合面積を拡大するという手法では、順方向抵抗値と、逆方向容量値とはトレードオフの関係にあることが、本発明者らの検討により明らかとなった。
【００１３】
そこで、本発明の目的は、ＰＩＮダイオードを有する半導体装置において、ＰＩＮダイオードの順方向特性を低抵抗化させる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１６】
即ち、第１導電型の第１半導体層と、第２導電型の第２半導体層と、これらの間に各々に接触した状態で設けられ、真性半導体である第１導電型の第３半導体層とを含むダイオードを有し、第２半導体層は、第３半導体層の主面から所望の深さに渡って形成され、第２半導体層の外周は、第３半導体層の主面内において第３半導体層のダイオード形成部の外周から内側に離れた位置で終端している。
【発明の効果】
【００１７】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１８】
即ち、ＰＩＮダイオードを有する半導体装置において、ＰＩＮダイオードの順方向特性を低抵抗化させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１のダイオード（半導体装置）は、例えばデジタル携帯電話の高周波スイッチ用のＰＩＮダイオードである。このようなＰＩＮダイオードにおいて、逆方向特性における電気容量を増加させることなく、順方向特性を低抵抗化する技術を例示する。
【００２１】
図１には、本実施の形態１のＰＩＮダイオード１Ａの平面図を示している。ここでは特に、異なる半導体領域の平面的な境界線のみを示し、絶縁膜の領域、導体膜の領域などは省略している。更に、図２には、図１におけるｘ１−ｘ１線の断面を矢印の方向に見た要部断面図を示している。
【００２２】
本実施の形態１のＰＩＮダイオード１Ａは、Ｎ型（第１導電型）の半導体基板としてのＮ型カソード基板（第１半導体層）ＮＣと、Ｐ型（第２導電型）のＰ型アノード層（第２半導体層）ＰＡとを有し、これらの間に各々に接触した状態で設けられた、Ｎ型の真性半導体層であるＮ型真性半導体層（第３半導体層）ＩＬを有している。
【００２３】
Ｎ型とは、例えばＩＶ族の元素からなるシリコンなどにおいて、リン（Ｐ）やヒ素（Ａｓ）などのＶ族元素を、ＩＩＩ族の元素よりも多く含有した状態であり、多数キャリアが電子であるような半導体材料の導電型を表す。また、Ｐ型とは、ＩＶ族シリコンなどにおいて、ホウ素（Ｂ）などのＩＩＩ族元素を、Ｖ族元素よりも多く含有した状態であり、多数キャリアが正孔（ホール）であるような半導体材料の導電型を表す。
【００２４】
Ｎ型カソード基板ＮＣは、例えばシリコン（Ｓｉ）単結晶により形成されており、厚さ方向に沿って互いに反対側に位置する表面Ｓ１および裏面Ｓ２を有する。このＮ型カソード基板ＮＣの平面形状は、例えば四角形上に形成されている。
【００２５】
Ｎ型カソード基板ＮＣの表面Ｓ１上には、Ｎ型真性半導体層ＩＬが形成されている。Ｎ型真性半導体層ＩＬは、上記Ｎ型カソード基板ＮＣと同様に、例えばＮ型のシリコン単結晶により形成されているが、その不純物濃度は、Ｎ型カソード基板ＮＣとは異なり、真性半導体となる条件を満たすように設定されている。
【００２６】
ここで、真性半導体とは、以下のように定義される半導体であるとする。単結晶よりなる半導体材料において、結合状態にある安定したエネルギーを持った電子は、有限の温度では熱擾乱によって伝導電子（または自由電子）となるエネルギーに励起される。結合状態にある電子が自由電子となるので、このとき同数の正孔が生成される。そこで、真性半導体とは、注入（またはドーピング）された外因性不純物の濃度（不純物濃度）が、この熱的に発生した電子、正孔濃度に比べて少ない半導体のことを言うこととする。もちろん、不純物を含まない半導体を排除するものではない。
【００２７】
このＮ型真性半導体層ＩＬには、Ｎ型真性導通部分（ダイオード形成部）ＩＤの外周に沿って、Ｎ型真性半導体層ＩＬの主面ＳＩＬからＮ型カソード基板ＮＣの表面Ｓ１に達するようなトレンチ（溝）Ｔを有している。ここで、このＮ型真性半導体層ＩＬにおいて、トレンチＴに囲まれた部分がＮ型真性導通部分ＩＤである。言い換えれば、Ｎ型真性導通部分ＩＤは、平面的に見て、トレンチＴによって、Ｎ型カソード基板ＮＣの外周から隔離されている。Ｎ型真性導通部分ＩＤの主面ＳＩＬの平面形状は、例えば矩形形状である。
【００２８】
Ｎ型真性導通部分ＩＤは、上記トレンチＴを隔てて平面枠状のＮ型真性半導体層ＩＬが残されているが、この部分は素子自体として機能する部分ではない。
【００２９】
後に詳細を記すように、本実施の形態１のＰＩＮダイオード１Ａにおいては、上記のＮ型真性導通部分ＩＤが、ダイオード素子のＰＩＮ接合を構成する要素となる。このように、素子の構成要素であるＮ型真性導通部分ＩＤを、トレンチＴによって、Ｎ型カソード基板ＮＣの外周から隔離することで、以下のような構造とすることができる。
【００３０】
Ｎ型カソード基板ＮＣは、ＰＩＮダイオード１Ａを構成する基板として用いており、製造工程中は、半導体ウェハと称される平面略円形状の薄板上に、同様の構造を一括して形成するようにして扱われる。そして、後に詳細を示すような工程により、所望の構成を形成した後、スクライバと称される裁断機によって、個々に切り分けられる（ダイシング）。このとき、本発明者らの検討によれば、素子の構成要素として用いるＮ型真性半導体層ＩＬがＮ型カソード基板ＮＣの外周にまで達していると、ダイシング時の機械的な応力や直接的な汚染により、欠陥が生じるという。このような結晶欠陥は、注入されたキャリアのトラップ準位となって、キャリアの輸送を妨げる。結果として、ＰＩＮダイオードの順方向特性における抵抗値を上昇させる原因となるという。
【００３１】
そこで、本実施の形態１のＰＩＮダイオード１Ａでは、Ｎ型真性導通部分ＩＤを設け、この領域を、ダイシングの対象となるＮ型カソード基板ＮＣの外周から、トレンチＴによって隔離させている。そして、このＮ型真性導通部分にダイオード素子のＰＩＮ接合を形成することで、特性に影響する真性領域には、ダイシングによる結晶欠陥が生じ難い構造とすることができる。結果として、ＰＩＮダイオードの順方向特性における抵抗値を低下させることができる。
【００３２】
また、上記のように、Ｎ型真性導通部分ＩＤをダイシング領域から隔離する目的で形成されるトレンチＴは、ウェットエッチング、ドライエッチング、または、これらの組み合わせといった、化学的なエッチングプロセスによって形成しても良い。これにより、Ｎ型真性導通部分ＩＤの側壁内に、結晶欠陥を生じ難くなる。結果として、ＰＩＮダイオードの順方向特性における抵抗値をより低下させることができる。
【００３３】
Ｎ型真性半導体層ＩＬのＮ型真性導通部分ＩＤの表面は、保護膜ＰＶで覆われている。ここでは、Ｎ型真性導通部分ＩＤが露出しないように、段差部やトレンチＴの内壁などを完全に覆うようにして、保護膜ＰＶが形成されている。
【００３４】
本実施の形態１において、保護膜ＰＶとしては、例えば、以下に示す３種の膜の積層構造であるとする。１層目は、Ｎ型真性半導体層ＩＬを構成する材料である単結晶シリコン上に安定に形成することができる、酸化シリコン膜を主体とする酸化膜である。２層目は、種々のイオンなど、外部からの外因性電荷を捕獲（ゲッタリング）する機能を有する、ＰＳＧ（Phospho-Silicate Glass）を主体とするケイ酸塩ガラス膜である。３層目は、水分などの浸入を防ぐ機能を有する、窒化シリコン膜を主体とする窒化膜である。なお、３層目の窒化シリコン膜は、段差部の被覆性（ステップカバレージ）を良くするために、例えば、低圧の化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などによって形成したものを適用する。
【００３５】
以上のような保護膜ＰＶによって、Ｎ型真性半導体層ＩＬの主面ＳＩＬを覆うことで、ＰＩＮ接合の構成要素であるＮ型真性導通部分ＩＤなどを、外部からのイオンの侵入や水分の浸入から防ぐことができる。これにより、ＰＩＮ接合において真性領域に注入されたキャリアが、外因性の電荷や汚染などにより輸送を妨げられ難くなる。結果として、ＰＩＮダイオードの順方向特性における抵抗値をさらに低下させることができる。
【００３６】
また、本発明者らが検討した技術によれば、上記と同様の外因性の電荷や汚染の侵入を防止する目的で、真性領域の表面に基板（カソード部）と同じ導電型の拡散層を形成し、真性領域表面の安定化を図る方法がある。ここで、追加した拡散層は、真性半導体状態よりも高い不純物濃度を有する半導体領域であるという。しかし、この技術を適用したＰＩＮダイオードを本発明者らが検証したところ、高調波歪特性が劣化することが実験的に確認された。
【００３７】
ここで、高調波歪特性とは、非線形特性であるＰＩＮダイオードに所望のＲＦ信号を通過させた際に発生する雑音（ノイズ）であり、ＲＦ信号の整数倍の周波数信号が発生する。例えば、携帯通信端末におけるＧＳＭ（Global System for Mobile Communications）規格では、９００ＭＨｚ／１８００ＭＨｚの周波数帯を用いる場合がある。ここで、９００ＭＨｚの２倍波長歪が発生（即ち、１８００ＭＨｚのノイズ信号が発生）すると、別の帯域（１８００ＭＨｚ）で混信が発生する要因となるため、アンテナ切り替え用途のＰＩＮダイオードにおいて重要な特性である。
【００３８】
本発明者らが検討した、真性領域表面に拡散層を有するＰＩＮダイオードにおいて見られた高調波歪特性の劣化は、本発明者らの検討によれば、信号の伝達経路に由来する現象であることが分かった。即ち、本来、ＲＦ（Radio Frequency）信号（または、高調波信号、高周波信号）は、アノード部から真性領域を経てカソード部へ流れるが、真性領域に比較的高不純物濃度である拡散層が存在すると、この拡散層を経由して流れてしまうからである。そして、本実施の形態１のＰＩＮダイオード１Ａでは、Ｎ型真性半導体層ＩＬには、意図的に上記拡散領域を設けることなく、保護膜ＰＶによって外因性の電荷や汚染の侵入を防いでいる。結果として、高調波歪特性の劣化をもたらすことなく、ＰＩＮダイオードの順方向特性における抵抗値をさらに低下させることができる。
【００３９】
また、Ｎ型カソード基板ＮＣの裏面Ｓ２にはカソード電極ＥＣが形成され、Ｐ型アノード層ＰＡの露出した部分を覆うようにしてアノード電極ＥＡが形成されている。カソード電極ＥＣおよびアノード電極ＥＡは、例えばＡｌ，Ｔｉ，ＴｉＷ，Ｗ，ＴｉＮなどの導体膜により形成されているものとする。以上が、本実施の形態１のＰＩＮダイオード１Ａの主な構成である。
【００４０】
以下では、本実施の形態１のＰＩＮダイオードのうち、特にＰ型アノード層ＰＡの形状について詳しく説明する。上記のようなＮ型真性半導体層ＩＬのＮ型真性導通部分ＩＤには、Ｐ型アノード層ＰＡが形成されている。Ｐ型アノード層ＰＡは、Ｎ型真性導通部分ＩＤの主面ＳＩＬから、Ｎ型カソード基板ＮＣの表面Ｓ１に達せず、下部にＮ型真性導通部分ＩＤが残される程度の所望の深さに渡って形成されている。
【００４１】
ここで、本実施の形態１のＰＩＮダイオード１Ａは、Ｐ型アノード層ＰＡの形状が、図１２を用いて説明したＰＩＮダイオード１ｘとは異なっている。図１２の本発明者らが検討したＰＩＮダイオード１ｘでは、Ｐ型アノード層ＰＡがＮ型真性半導体層ＩＬの全面を覆うように、端部から端部に渡って形成されている。これに対し、本実施の形態１のＰＩＮダイオード１Ａでは、Ｐ型アノード層ＰＡが、Ｎ型真性半導体層ＩＬの主面ＳＩＬの一部を覆うようにして形成されている。ここでは、Ｎ型カソード基板ＮＣの表面Ｓ１を平面的に見て、Ｐ型アノード層ＰＡは、その端部が、Ｎ型真性半導体層ＩＬの端部に達しないように、Ｎ形真性半導体層ＩＬの内側に形成されている。
【００４２】
特に、本実施の形態１のＰＩＮダイオード１Ａでは、上記のように、Ｎ型真性半導体層ＩＬは、平面的にＮ型カソード基板ＮＣの外周から、トレンチＴによって隔離されているＮ型真性導通部分ＩＤを有している。そして、Ｐ型アノード層ＰＡは、Ｎ型真性導通部分ＩＤ内に形成される。更にここでは、平面的に見て、Ｐ型アノード層ＰＡの端部は、Ｎ型真性導通部分ＩＤの端部であるトレンチＴに達しないようにして、Ｎ型真性導通部分ＩＤの内側に形成されている。
【００４３】
本実施の形態１のＰＩＮダイオード１Ａにおいて、上記の構造とすることで、本発明者らが検討した図１２のＰＩＮダイオード１ｘとの間に現れる特性の差異に関し、図３、図４を用いて詳細に説明する。
【００４４】
図３（ａ）は、本発明者らが検討した構造のＰＩＮダイオード１ｘにおいて、真性半導体層ＩＬｘへの、Ｐ型アノード層ＰＡｘからの正孔ｈの注入状況を示す断面の説明図である。ここでは、真性半導体層ＩＬｘの全面を覆うようにしてＰ型アノード層ＰＡｘが形成された構造となっている。従って、Ｐ型アノード層ＰＡｘから真性半導体層ＩＬｘに正孔ｈが注入される主接合面ＪｘはＮ型カソード基板ＮＣｘの表面Ｓ１ｘに沿った一面に限られる。
【００４５】
そこで、本発明者らが検討した上記構造のＰＩＮダイオード１ｘにおいて、順方向特性の低抵抗化を図るためには、主接合面Ｊｘを、Ｎ型カソード基板ＮＣｘの表面Ｓ１ｘに沿う方向に広げなければならない。しかし、上記のようにして主接合面Ｊｘを拡大することは、同時に、逆方向特性における大容量化を引き起こしてしまう。これは、アンテナ切り換え用途のＰＩＮダイオードの性能を劣化させる原因となる。更に、素子面積の拡大も引き起こし、小型・軽量化の技術動向にある移動通信端末への搭載用途としてのＰＩＮダイオードにおいては、動向とは逆の素子形状となってしまう。
【００４６】
これに対し、図３（ｂ）には、本実施の形態１のＰＩＮダイオード１Ａにおいて、Ｎ型真性半導体層ＩＬへの、Ｐ型アノード層ＰＡからの正孔ｈの注入状況を示す断面の説明図を示した。上記図１，図２を用いて説明したように、Ｐ型アノード層ＰＡの平面的な端部が、Ｎ型真性半導体層ＩＬの平面的な端部であるトレンチＴの側壁まで達していない構造となっている。従って、Ｐ型アノード層ＰＡからＮ型真性半導体層ＩＬに正孔ｈが注入される主接合面Ｊは、Ｎ型カソード基板ＮＣの表面Ｓ１に沿った底面Ｊｂに加え、トレンチＴの側壁に沿った側面Ｊｓも有する。
【００４７】
これにより、本実施の形態１のＰＩＮダイオード１Ａの主接合面Ｊにおいて、本発明者が検討したＰＩＮダイオード１ｘの主接合面Ｊｘに対し、平面的な面積が同程度であったとしても、側面Ｊｓを有する分、Ｎ型真性半導体層ＩＬへの正孔ｈの注入効率は上昇することになる。本発明者らの検証によれば、Ｐ型アノード層ＰＡからの正孔ｈの注入は、主接合面Ｊのうち、底面Ｊｂよりも側面Ｊｓの方が効率的に起こることが分かっている。従って、本実施の形態１のＰＩＮダイオード１Ａでは、本発明者らが検討したＰＩＮダイオード１ｘで主接合面Ｊｘの面積を拡大するよりも、より少ない面積の拡大率で低抵抗化を実現することができる。即ち、同程度の逆方向容量であっても、より低い抵抗値を実現することができる。
【００４８】
上記の電気的特性の差異をより具体的に説明するために、図４には、本発明者らが検討したＰＩＮダイオード１ｘと、本実施の形態１のＰＩＮダイオード１Ａとの順方向特性を示している。ここでは、順方向電流値ＩＦ（単位は［ｍＡ］）に対する抵抗値ｒｆ（単位は［Ω］）の変化を示している。ここでは、逆方向特性における容量値が同程度となる両者の構造における、順方向特性を示している。
【００４９】
本実施の形態１のＰＩＮダイオード１Ａの特性ｅｘは、本発明者らが検討した検討したＰＩＮダイオード１ｘの特性ｒｅｆに比べ、同じ順方向電流値ＩＦのときに、より低い抵抗値ｒｆを示す順方向特性となっている。これは、本実施の形態１のＰＩＮダイオード１Ａにおいて、Ｎ型真性半導体層ＩＬに正孔ｈを注入するＰ型アノード層ＰＡとの主接合Ｊ面が、底面Ｊｂに加えて側面Ｊｓを有することで、正孔ｈの注入効率が向上したことによる。このように、本実施の形態１のＰＩＮダイオード１Ａでは、逆方向特性における容量値を増加させることなく、順方向特性を低抵抗化することができる。
【００５０】
次に、図１，図２を用いて説明した本実施の形態１の構造のＰＩＮダイオード１Ａの製造方法を、図５に示すフロー図に倣いながら、図６〜図９を用いて説明する。図５は、ＰＩＮダイオード１Ａ製造工程の順を示すフロー図である。また、図６〜図９は製造工程中における要部断面図を示す。また、製造工程中は、半導体材料は例えばシリコンの単結晶を平面略円形状の薄板として扱われる。そして、スクライブラインと称される裁断線によって規定された多数の領域に、同様の工程を同時、または、連続して施すことで、同様の素子を多数の領域に形成する。以下では、その多数の領域のうち、代表して図示した１つを用いて製造工程を説明する。
【００５１】
はじめに、図６に示すように、Ｎ型の半導体基板であり、ＰＩＮ接合のカソードＮ層となるＮ型カソード基板ＮＣの表面Ｓ１上に、Ｉ層となるＮ型真性半導体層ＩＬを形成する。ここでは、例えばＣＶＤ法などにより、シリコンを主体とする層をエピタキシャル成長させる（図５の工程１０１）。エピタキシャル成長とは、下地となる単結晶基板（ここでは単結晶シリコンからなるＮ型カソード基板ＮＣ）に、形成させたい材料（ここではシリコン）を原子、分子状で堆積することで、下地基板の結晶方位に倣って、堆積層を単結晶成長させる手法である。
【００５２】
このとき、成長中に同時に不純物材料を混入させることで、Ｎ型、Ｐ型とすることができる。例えば、ＩＶ族のシリコンを単結晶成長させる場合、Ｖ族のリン（Ｐ）、ヒ素（Ａｓ）などを混入させることでＮ型とすることができ、ＩＩＩ族のホウ素（Ｂ）などを混入させることでＰ型とすることができる。本実施の形態１では、エピタキシャル成長によって形成するＮ型真性半導体層ＩＬは、Ｎ型カソード基板ＮＣと同じＮ型の導電型で、その不純物濃度はＮ型カソード基板ＮＣよりも低くなるように形成する。本実施の形態１では、特に、Ｎ型真性半導体層の不純物濃度は、真性半導体となる程度であるとする。
【００５３】
ここで、通常は、真性半導体となる程度の不純物材料を、エピタキシャル成長中に導入することで、Ｎ型真性半導体層ＩＬを形成する。一方、製造工程の都合上、当該エピタキシャル成長の時点で、真性半導体を超えて、導電性を有するほどのＰ型またはＮ型の不純物濃度を有する層を形成しなければならない場合なども想定される。このような場合は、Ｎ型真性半導体層ＩＬとなる領域に対し、エピタキシャル成長の後に、例えばイオン注入法などを施すことで、真性半導体となるような不純物濃度としても良い。
【００５４】
例えば、Ｐ型の導電性を発現する程度の不純物濃度を有する層をエピタキシャル成長した場合は以下のようにする。即ち、エピタキシャル成長層が有するＰ型の不純物と同程度の量のＮ型イオンを、当該エピタキシャル成長層に対してイオン注入法などにより注入することで導電性キャリアを相殺し、Ｎ型真性半導体層ＩＬを形成することができる。また、Ｎ型の導電性を発現する程度の不純物濃度を有する層をエピタキシャル成長した場合は以下のようにする。即ち、エピタキシャル成長層が有するＮ型の不純物と同程度の量のＰ型イオンを、当該エピタキシャル成長層に対してイオン注入法などにより注入することで導電性キャリアを相殺し、Ｎ型真性半導体層ＩＬを形成することができる。
【００５５】
続いて、例えば熱酸化法などにより、Ｎ型真性半導体層ＩＬの表面を酸化することで、酸化シリコン膜などからなる表面酸化膜２を形成する（図５の工程１０２）。
【００５６】
次に、図７に示すように、表面酸化膜２をパターニングすることで、開口部３を形成する。ここでは、まず、表面酸化膜２の表面にフォトレジスト膜を堆積し、所望のパターンを有する露光マスクを介して、フォトレジストマスクを露光し現像するという、一連のフォトリソグラフィ工程を施す（図示しない）。そして、所望のパターンが現像されたフォトレジスト膜をエッチングマスクとして、露出した領域の表面酸化膜２を、例えば異方性エッチングなどにより除去する。その後、フォトレジスト膜を除去することで、上記の開口部３を形成することができる（図５の工程１０３）。
【００５７】
その後、開口部３を有する表面酸化膜２をイオン注入マスクとして、Ｎ型真性半導体層ＩＬにイオン注入を施す（図５の工程１０４）。ここでは、ＩＶ族のシリコンをＰ型とするような、Ｖ族またはＶＩ族のイオン４を注入することとする。続いて、熱処理（アニール）を施すことで、注入したイオン４を活性化および拡散させ、Ｐ型アノード層ＰＡを形成する。その後、イオン注入マスクとして用いた表面酸化膜２をエッチング法などにより除去する。
【００５８】
次に、図８に示すように、Ｎ型真性半導体層ＩＬおよびその中に形成されたＰ型アノード層ＰＡの表面を覆うようにして表面酸化膜５を形成し、パターニングすることで開口部６を形成する（図５の工程１０５）。ここでは、表面酸化膜５として、例えば酸化シリコン膜などを形成する。開口部６は、例えば、一連のフォトリソグラフィ法およびエッチング法などにより、形成することとする。その後、開口部６を有する表面酸化膜５をエッチングマスクとして異方性エッチングを施すにより、露出した領域のＮ型真性半導体層ＩＬを除去することで、トレンチＴを形成する（図５の工程１０６）。その後、エッチングマスクに用いた表面酸化膜５を除去する。
【００５９】
このとき、Ｎ型真性半導体層ＩＬの一部が、Ｎ型カソード基板ＮＣの端部から隔離されたＮ型真性導通部分ＩＤを形成するようにして、トレンチＴを形成する。また、Ｎ型真性導通部分ＩＤは、Ｐ型アノード層ＰＡを内包するようにして、トレンチＴを形成する。更に、Ｐ型アノード層ＰＡの端部は、Ｎ型真性導通部分ＩＤの端部であるトレンチＴの側壁には達しないようにして、トレンチＴを形成する。このような加工を施すことで、Ｐ型アノード層ＰＡとＮ型真性半導体層ＩＬとの主接合面Ｊは、底面Ｊｂだけでなく、側面Ｊｓを有するようになる。これにより、上記図３（ｂ）を用いて説明したように、より効率的にＮ型真性半導体層ＩＬにキャリアを注入できる構造となり、結果として、ＰＩＮダイオードの順方向特性を低抵抗化することができる。
【００６０】
また、上記に示した工程によれば、ＰＩＮ接合の真性領域であるＮ型真性導通部分ＩＤの端部としてのトレンチＴの側壁は、化学的なエッチング手法により形成する。例えば、ウェットエッチング、ドライエッチング、または、それらの組み合わせである。従って、例えば機械的な裁断のような方法と異なり、Ｎ型真性導通部分ＩＤには応力などによる結晶欠陥が生じ難い。このように、キャリアのトラップ準位となる結晶欠陥が少ない構造とすることができるので、結果として、ＰＩＮダイオードの順方向特性を、より低抵抗化することができる。
【００６１】
次に、図９に示すように、Ｎ型真性半導体層ＩＬの露出した領域を覆うようにして、保護膜ＰＶを形成する（図５の工程１０７）。本実施の形態１において、保護膜ＰＶは、上記で図２を用いて説明したように、酸化シリコン膜、ケイ酸塩ガラス膜、窒化シリコン膜の３種の膜を下層から順に積層した構造である。また、最上層の窒化シリコン膜は、例えばガス圧を低圧としたＣＶＤ法などによって形成することにより、特にトレンチＴなどの段差の被覆性を向上させることができる。
【００６２】
その後、ＰＩＮ接合の一方の端子として、Ｐ型アノード層ＰＡにアノード電極ＥＡを形成する（図５の工程１０８）。アノード電極ＥＡは、例えばスパッタリング法などによって金属膜を堆積し、一連のフォトリソグラフィ法およびエッチング法によって、所望の形状にパターニングすることによって形成する。そして、水素雰囲気中でアニール処理を施すことで、表面のダングリングボンドを水素終端し、表面を安定化する（図５の工程１０９）。
【００６３】
続いて、ダイヤモンド粒子を含有した砥石にて、Ｎ型カソード基板ＮＣの裏面Ｓ２を研磨し、Ｎ型カソード基板ＮＣの厚さを所望の厚さに研削する（図５の工程１１０）。その後、研削時に出来た加工歪層などをウェットエッチング法などで除去した後、スパッタリング法または真空蒸着法などにより、金属膜からなるカソード電極ＥＣを形成する（図５の工程１１１）。以上の工程により、本実施の形態１のＰＩＮダイオード１Ａの構造が形成されたことになる。
【００６４】
その後、半導体ウェハ上に多数配列した上記の構造のＰＩＮダイオード１Ａを切り出して個々の半導体装置とするために、ダイシングを施す（図５の工程１１２）。そして、個別のＰＩＮダイオードとして、樹脂などによって封止することで、パッケージングを施す（図５の工程１１３）。
【００６５】
以上の工程により、本実施の形態１のＰＩＮダイオード１Ａを有する半導体装置を製造することができる。本実施の形態１にのＰＩＮダイオード１Ａによれば、逆方向特性における容量を増加させることなく、順方向特性を低抵抗化することができる。
【００６６】
（実施の形態２）
上記実施の形態１では、Ｐ型アノード層ＰＡとＮ型真性半導体層ＩＬとの主接合面Ｊが、底面Ｊｂと側面Ｊｓとを有する構造のＰＩＮダイオード１Ａを例示した。これは、主接合面Ｊが形成されるＮ型真性導通部分ＩＤが、トレンチＴによって、Ｎ型カソード基板ＮＣの端部から隔離されている構造であった。本実施の形態２では、このＮ型真性半導体層ＩＬが、上記と異なる構成により、Ｎ型カソード基板ＮＣの端部から隔離される構造を例示する。
【００６７】
図１０には、本実施の形態２のＰＩＮダイオード１Ｂの平面図を示している。ここでは特に、異なる半導体領域の平面的な境界線のみを示し、絶縁膜の領域、導体膜の領域などは省略している。また、図１１には、図１０におけるｘ２−ｘ２線の断面を矢印の方向に見た要部断面図を示している。
【００６８】
本実施の形態２のＰＩＮダイオード１Ｂは、Ｎ型カソード基板ＮＣ、Ｎ型真性半導体層ＩＬ、および、Ｐ型アノード層ＰＡの３層の積層構造をＰＩＮ接合として用いた半導体素子である。特に、上記実施の形態１のＰＩＮダイオード１Ａと同様に、Ｐ型アノード層ＰＡは、Ｎ型真性半導体層ＩＬの主面ＳＩＬから、所望の深さの領域に渡って形成され、その平面的な端部は、Ｎ型真性半導体層ＩＬの平面的な端部にまで達していない。
【００６９】
また、Ｎ型真性半導体層ＩＬの主面ＳＩＬおよび側面ＷＩＬには、その露出を防ぐようにして、保護膜ＰＶが形成されている。保護膜ＰＶの構成は、上記実施の形態１のＰＩＮダイオード１Ａと同様である。また、Ｐ型アノード層ＰＡの表面を覆うようにして、金属膜などからなるアノード電極ＥＡが形成され、Ｎ型カソード基板ＮＣの裏面Ｓ２には、金属膜などからなるカソード電極ＥＣが形成されている。
【００７０】
以上の本実施の形態２のＰＩＮダイオード１Ｂの構成は、上記実施の形態１において説明したＰＩＮダイオード１Ａの構造と同様であるから、その重複した詳細な説明は省略する。
【００７１】
本実施の形態２のＰＩＮダイオード１Ｂにおいて上記実施の形態１のＰＩＮダイオード１Ａと異なるのは、Ｎ型真性半導体層ＩＬが、Ｎ型カソード基板ＮＣの表面Ｓ１上で、メサ形状（即ち凸状）となっており、その平面的な端部が、Ｎ型カソード基板ＮＣの端部から隔離されていることである。これにより、半導体ウェハを個別に裁断する際に生じやすい、Ｎ型真性半導体層ＩＬにおける結晶欠陥を回避することができる。このため、ＰＩＮ接合の主要部であるＮ型真性半導体層ＩＬにおいて、キャリアのトラップ準位となる結晶欠陥の発生を緩和することができる。その結果、ＰＩＮダイオードの順方向特性を低抵抗化することができる。
【００７２】
さらに、メサ形状とすることで、図１、図２に示した、トレンチＴを用いて同目的を達成した構造よりも、平面的なスペースを縮小できることになる。なぜなら、上記実施の形態１のＰＩＮダイオード１Ａにおいて、外周部の枠状のＮ型真性半導体層ＩＬが不要となり、この分の平面的なスペースを省略できるからである。結果として、同一の機能を有するＰＩＮダイオードを、平面的に小さい面積で形成することができる。これは、小型・軽量化の動向にある移動通信端末などへの搭載を想定した場合に有利である。
【００７３】
また、別の見方をすれば、主接合面Ｊの底面Ｊｂの平面的な寸法を変えずに、Ｎ型真性半導体領域ＩＬの平面的な寸法を、Ｎ型カソード基板の端部に達しない範囲内で広げることができる。これにより、素子の電気的特性に大きな影響を及ぼさずに、ＰＩＮダイオード１Ｂの上面側の平面的な面積を広くすることができる。例えば、スクライブ工程により個々の素子に裁断された後、コレットなどによりピックアップする際には、樹脂などとの密着性を確保するためには、素子の上面の表面積が大きいことが望ましい。即ち、本実施の形態２で例示したような、素子の特性を変えずに上面側の平面的な面積を広くすることができるＰＩＮダイオード１Ｂは、コレットなどによるピックアップ不調を回避しやすい構造である。結果として、ＰＩＮダイオードを有する半導体装置の製造歩留まりや生産性を向上させることができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
例えば、上記実施の形態では、カソードとしてのＮ型基板上に、Ｎ型真性半導体領域、および、Ｐ型カソード領域を形成することでＰＩＮ接合を構成し、これをＰＩＮダイオードの構成要素とした。ここでは、真性半導体領域にキャリアを注入する主接合面が、底面だけでなく側面を有する構造とすることが、順方向の抵抗値を低下させるために必要な構成であった。従って、上記ＰＩＮダイオードを構成するＰ型領域とＮ型領域とは、逆であっても良い。
【００７６】
また、例えば図１に示すように、Ｎ型カソード基板ＮＣ上に形成されるトレンチＴの平面形状、また、トレンチＴにより分離されるＮ型真性半導体層ＩＬの一部であるＮ型真性導通部分ＩＤの平面形状などは、略四角形状として示した。ここでは、Ｎ型真性半導体層ＩＬ一部であるＮ型真性導通部分ＩＤが、スクライブによる応力の影響を受けるＮ型カソード基板ＮＣの端部から隔離されていることが必要な構成であり、その形状は上記の限りではない。これは、図１０に示したメサ形状のＮ型真性半導体層ＩＬを有するＰＩＮダイオード１Ｂにおいても同様である。
【００７７】
また、例えば、上記実施の形態では、半導体基板上に形成したＰＩＮダイオードを、単体の半導体素子（所謂ディスクリート素子）として移動通信端末などに搭載して用いることとして例示した。その他にも、ＰＩＮ構造のパワーダイオードなどに適用しても有効である。また、例示した構造のＰＩＮダイオードは、半導体基板上において他の素子と集積して、集積回路の構成素子としても良い。
【産業上の利用可能性】
【００７８】
本発明は、例えばＰＩＮダイオードを有する半導体装置の製造業や半導体産業に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】図１に示した半導体装置のｘ１−ｘ１線における要部断面図である。
【図３】キャリアの注入状況を示す説明図であり、（ａ）は本発明者らが検討した半導体装置の断面の説明図であり、（ｂ）は本発明の実施の形態１である半導体装置の断面の説明図である。
【図４】本発明の実施の形態１である半導体装置の電気的特性における順方向電流と抵抗との関係を示すグラフ図である。
【図５】本発明の実施の形態１である半導体装置の製造工程を示すフロー図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】本発明の実施の形態２である半導体装置の平面図である。
【図１１】図１０に示した半導体装置のｘ２−ｘ２線における要部断面図である。
【図１２】本発明者らが検討した半導体装置の要部断面図である。
【符号の説明】
【００８０】
１Ａ，１Ｂ  ＰＩＮダイオード
２，５  表面酸化膜
３，６  開口部
４  イオン
ＮＣ  Ｎ型カソード基板（第１半導体層）
ＰＡ  Ｐ型アノード層（第２半導体層）
ＩＬ  Ｎ型真性半導体層（第３半導体層）
ＩＤ  Ｎ型真性導通部分（ダイオード形成部）
Ｓ１  表面
Ｓ２  裏面
ＳＩＬ  主面
ＷＩＬ  側面
ＥＣ  カソード電極
ＥＡ  アノード電極
Ｔ  トレンチ（溝）
ＰＶ  保護膜
ｈ  正孔
Ｊ  主接合面
Ｊｂ  底面
Ｊｓ  側面
ＩＦ  順方向電流値
ｒｆ  抵抗値
【図１】
2009130084.tif 000003
【図２】
2009130084.tif 000004
【図３】
2009130084.tif 000005
【図４】
2009130084.tif 000006
【図５】
2009130084.tif 000007
【図６】
2009130084.tif 000008
【図７】
2009130084.tif 000009
【図８】
2009130084.tif 000010
【図９】
2009130084.tif 000011
【図１０】
2009130084.tif 000012
【図１１】
2009130084.tif 000013
【図１２】
2009130084.tif 000014