(57)【要約】【課題】多電源インタフェース回路において、回路増加を抑制しつつ、Ｉ／Ｏ電源遮断時の貫通電流を防止し、ＬＳＩの低消費電力化を実現する。【解決手段】入力制御ゲート１０６は入力制御信号に応じて入力信号を伝達するか否かを制御する。レベルシフタ１０７は、入力制御信号が入力許可を示すときは、入力制御ゲート１０６の出力信号を内部電源の電圧レベルに変換する一方、入力禁止を示すときは、変換動作を行わずに所定レベルの信号を出力する。すなわち入力制御信号が、レベルシフタの動作を許可・禁止する制御信号の機能を兼ねている。端子電源が遮断された場合、入力制御信号を入力禁止に設定することによって、レベルシフタにおいて内部電源に生じる貫通電流を抑制できる。【選択図】図１
2009130490.tif 000002
【特許請求の範囲】
【請求項１】
第１電源が端子電源として供給されるとともに、第２電源が内部電源として供給される多電源インタフェース回路であって、
前記第１電源の電圧レベルの入力信号が印加される入力端子と、
前記第２電源の電圧レベルの信号であって入力許可または入力禁止を論理レベルによって示す入力制御信号が、印加される入力制御端子と、
前記入力制御信号を前記第１電源の電圧レベルの信号に変換する第１レベルシフタと、
前記第１電源が供給され、前記入力信号を伝達するか否かを、前記第１レベルシフタによる変換後の前記入力制御信号の論理レベルに応じて制御する入力制御ゲートと、
前記第２電源が供給され、前記入力制御ゲートから出力された信号を前記第２電源の電圧レベルの信号に変換する第２レベルシフタと、
前記第２レベルシフタから出力された信号を出力する出力端子とを備え、
前記第２レベルシフタは、前記入力制御信号を受け、前記入力制御信号の論理レベルが入力許可を示すときは、変換動作を行う一方、前記入力制御信号の論理レベルが入力禁止を示すときは、変換動作を行わないで、前記入力制御ゲートから出力された信号のレベルにかかわらず、所定のレベルの信号を出力する
ことを特徴とする多電源インタフェース回路。
【請求項２】
請求項１記載の多電源インタフェース回路を少なくとも１つ備えた半導体集積回路であって、
前記第２電源が供給され、前記各多電源インタフェース回路の出力信号を入力データとして受け、当該半導体集積回路の主動作を実現する内部回路と、
第３電源が供給され、前記内部回路の出力データを当該半導体集積回路の外部に出力するための外部出力回路とを備え、
前記内部回路は、
前記各多電源インタフェース回路に対してそれぞれ設けられ、当該多電源インタフェース回路に対する入力許可または入力禁止を示す情報をそれぞれ保持する少なくとも１つの入力制御保持回路を備え、各入力制御保持回路に保持された情報に基づいて、前記各多電源インタフェース回路に前記入力制御信号を与えるものであり、かつ、
前記各入力制御保持回路に保持された情報を基にして、前記各多電源インタフェース回路の全てに対して入力禁止である場合に、前記出力データとして所定の信号を出力する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記内部回路は、
前記各入力制御保持回路に保持された情報を入力とし、前記各多電源インタフェース回路の全てに対して入力禁止であるか否かを示す信号を出力する組み合わせ回路を備え、
前記組み合わせ回路の出力信号が、前記各多電源インタフェース回路の全てに対して入力禁止であることを示すとき、前記出力データとして所定の信号を出力する
ことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記内部回路は、
前記各多電源インタフェース回路の全てに対して入力禁止にする全入力禁止か否かを示す情報を保持する全入力禁止保持回路を備え、
前記全入力禁止保持回路に保持された情報が全入力禁止を示すとき、前記各入力制御保持回路にそれぞれ、当該各多電源インタフェース回路に対して入力禁止とする情報が設定される
ことを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、
前記内部回路は、
前記各多電源インタフェース回路の全てに対して入力禁止にする全入力禁止か否かを示す情報を保持する全入力禁止保持回路と、
全入力禁止保持回路に保持された情報が全入力禁止を示すとき、前記各入力制御保持回路の情報にかかわらず、前記各多電源インタフェース回路に印加される前記入力制御信号を、入力禁止を示す論理レベルに強制的に変更するマスク回路とを備えている
ことを特徴とする半導体集積回路。
【請求項６】
請求項２記載の半導体集積回路が第１の半導体集積回路として実装された電気回路基板であって、
前記第１電源が供給され、前記第１の半導体集積回路に信号を伝達する第２の半導体集積回路と、
前記第１および第２の半導体集積回路に、前記第１電源を供給する第１の電源回路と、
前記第１の半導体集積回路に、前記第３電源を供給する第２の電源回路と、
前記第１の半導体集積回路に、前記第２電源を供給する第３の電源回路とを備え、
前記第１の電源回路は、前記第１の半導体集積回路の前記外部出力回路からの出力を電源供給制御信号として受け、この電源供給制御信号に応じて、電源供給を行うか停止するかが制御されるように構成されており、
前記第１の半導体集積回路の前記内部回路が、前記各多電源インタフェース回路の全てに対して入力禁止である場合に出力する前記所定の信号は、前記第１の電源回路が電源供給を停止するように制御するものである
ことを特徴とする電気回路基板。
【請求項７】
請求項６記載の電気回路基板と、
前記電気回路基板に電気的に接続されており、前記第１，第２および第３の電源回路にそれぞれ電源を供給するバッテリとを備えた
バッテリ駆動機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル入出力を備える半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路（以下、適宜、ＬＳＩと省略する）を搭載する機器、特に、バッテリ駆動で動作する機器や携帯や移動を前提とする機器において、機器の小型軽量化が求められている。このことから、ＬＳＩに対して低消費電力化や電源回路の簡素化が求められている。
【０００３】
内部回路用の電源（以下、内部電源）と入出力端子用の電源（以下、Ｉ／Ｏ電源）を別々に備えるＬＳＩでは、スタンバイ時などにＩ／Ｏ電源を遮断することにより低消費電力化を図るものがある。
【０００４】
通常このようなＬＳＩでは、内部回路と入出力端子との間に信号レベルを変換するレベルシフト回路を有する。一般的な構成のレベルシフタ回路では、ＬＳＩに供給されるＩ／Ｏ電源を遮断すると、内部回路の入力信号レベルや出力端子内の制御信号レベルが不定になってしまい、電源に貫通電流が流れるといった不都合があった。
【０００５】
特許文献１では、出力端子内の制御信号レベルが不定になった場合に、Ｉ／Ｏ電源に生じる貫通電流を防止する手段が開示されている。
【特許文献１】特開平８−３３５１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、出力端子について、レベルシフト回路のプリバッファに回路を追加することによってＩ／Ｏ電源遮断時の貫通電流を防止している。ところがこの場合、既存のレベルシフト回路と同等規模の追加回路が必要になるため、ＬＳＩの回路規模が大幅に増加し、合理化が図れない。
【０００７】
前記の問題に鑑み、本発明は、多電源インタフェース回路において、回路増加を抑制しつつ、Ｉ／Ｏ電源遮断時の貫通電流を防止し、ＬＳＩの低消費電力化を実現することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、第１電源が端子電源として供給されるとともに、第２電源が内部電源として供給される多電源インタフェース回路として、前記第１電源の電圧レベルの入力信号が印加される入力端子と、前記第２電源の電圧レベルの信号であって入力許可または入力禁止を論理レベルによって示す入力制御信号が印加される入力制御端子と、前記入力制御信号を前記第１電源の電圧レベルの信号に変換する第１レベルシフタと、前記第１電源が供給され、前記入力信号を伝達するか否かを、前記第１レベルシフタによる変換後の前記入力制御信号の論理レベルに応じて制御する入力制御ゲートと、前記第２電源が供給され、前記入力制御ゲートから出力された信号を前記第２電源の電圧レベルの信号に変換する第２レベルシフタと、前記第２レベルシフタから出力された信号を出力する出力端子とを備え、前記第２レベルシフタは、前記入力制御信号を受け、前記入力制御信号の論理レベルが入力許可を示すときは、変換動作を行う一方、前記入力制御信号の論理レベルが入力禁止を示すときは、変換動作を行わないで、前記入力制御ゲートから出力された信号のレベルにかかわらず、所定のレベルの信号を出力するものである。
【０００９】
本発明によると、入力制御ゲートは、入力制御信号の論理レベルに応じて入力信号を伝達するか否かを制御し、第２レベルシフタは、入力制御ゲートの出力信号を第２電源の電圧レベルの信号に変換する。さらに第２レベルシフタは、入力制御信号の論理レベルが入力許可を示すときは変換動作を行う一方、入力禁止を示すときは、変換動作を行わないで、入力制御ゲートの出力信号のレベルにかかわらず所定のレベルの信号を出力する。すなわち、入力を許可または禁止する入力制御信号が、入力信号の電圧レベルを変換するレベルシフタの動作を許可または禁止する制御信号の機能を兼ねている。これにより、端子電源となる第１の電源が遮断された場合であっても、入力制御信号を入力禁止を示す論理レベルに設定することによって、このレベルシフタにおいて内部電源となる第２電源に生じる貫通電流を抑制することが可能になる。しかも、このレベルシフタを操作するための制御入力端子や信号線、あるいは制御回路を新たに追加する必要がない。
【００１０】
また、本発明は、前記本発明に係る多電源インタフェース回路を少なくとも１つ備えた半導体集積回路として、前記第２電源が供給され、前記各多電源インタフェース回路の出力信号を入力データとして受け、当該半導体集積回路の主動作を実現する内部回路と、第３電源が供給され、前記内部回路の出力データを当該半導体集積回路の外部に出力するための外部出力回路とを備え、前記内部回路は、前記各多電源インタフェース回路に対してそれぞれ設けられ、当該多電源インタフェース回路に対する入力許可または入力禁止を示す情報をそれぞれ保持する少なくとも１つの入力制御保持回路を備え、各入力制御保持回路に保持された情報に基づいて、前記各多電源インタフェース回路に前記入力制御信号を与えるものであり、かつ、前記各入力制御保持回路に保持された情報を基にして、前記各多電源インタフェース回路の全てに対して入力禁止である場合に、前記出力データとして所定の信号を出力するものである。
【００１１】
また、本発明は、前記本発明に係る半導体集積回路が第１の半導体集積回路として実装された電気回路基板として、前記第１電源が供給され、前記第１の半導体集積回路に信号を伝達する第２の半導体集積回路と、前記第１および第２の半導体集積回路に前記第１電源を供給する第１の電源回路と、前記第１の半導体集積回路に前記第３電源を供給する第２の電源回路と、前記第１の半導体集積回路に、前記第２電源を供給する第３の電源回路とを備え、前記第１の電源回路は、前記第１の半導体集積回路の前記外部出力回路からの出力を電源供給制御信号として受け、この電源供給制御信号に応じて、電源供給を行うか停止するかが制御されるように構成されており、前記第１の半導体集積回路の前記内部回路が、前記各多電源インタフェース回路の全てに対して入力禁止である場合に出力する前記所定の信号は、前記第１の電源回路が電源供給を停止するように制御するものである。
【００１２】
また、本発明は、バッテリ駆動機器として、前記本発明に係る電気回路基板と、前記電気回路基板に電気的に接続されており、前記第１，第２および第３の電源回路にそれぞれ電源を供給するバッテリとを備えたものである。
【発明の効果】
【００１３】
本発明によると、多電源インタフェース回路において、新たな制御手段を追加せずに、端子電源が遮断された場合であっても、レベルシフタにおいて内部電源に生じる貫通電流を抑制することが可能になる。したがって、回路増加を抑制しつつ、半導体集積回路の低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
（実施形態１）
図１は本発明の実施形態１に係る多電源インタフェース回路の一例としての入力ＰＡＤの構成を示すブロック図である。
【００１６】
図１に示すように、入力ＰＡＤ１０１は、端子電源としてのＩ／Ｏ電源（第１電源）が端子１０８に供給されるとともに、内部電源（第２電源）が端子１０９に供給される。そして、ＬＳＩ外部からの入力信号（Ｉ／Ｏ電源の電圧レベル）が印加される入力端子１０２と、ＬＳＩの内部回路から入力制御信号（内部電源の電圧レベル）が印加される入力制御端子１０３と、ＬＳＩの内部回路へ信号（内部電源の電圧レベル）を出力する出力端子１０４とを備えている。入力制御信号は「入力許可」または「入力禁止」をその論理レベルによって示す信号である。入力ＰＡＤ１０１は、入力制御信号が入力許可を示すときは、入力端子１０２に入力された入力信号を、電圧レベルを変換して出力端子１０４から出力する。一方、入力制御信号が入力禁止を示すときは、入力端子１０２に入力された入力信号は出力端子１０４から出力されない。ここでは入力制御信号は、Ｈレベルのときは入力許可を示し、Ｌレベルのときは入力禁止を示すものとする。
【００１７】
入力ＰＡＤ１０１は、さらに、入力制御信号をＩ／Ｏ電源の電圧レベルの信号に変換する第１レベルシフタとしての昇圧レベルシフタ１０５と、入力信号を伝達するか否かを変換後の入力制御信号の論理レベルに応じて制御する入力制御ゲートとしての入力バッファ１０６と、入力バッファ１０６から出力された信号を内部電源の電圧レベルの信号に変換する第２レベルシフタとしての降圧レベルシフタ１０７とを備えている。昇圧レベルシフタ１０５は内部電源およびＩ／Ｏ電源が供給されており、入力バッファ１０６はＩ／Ｏ電源が供給されており、降圧レベルシフタ１０７は内部電源が供給されている。
【００１８】
そして入力バッファ１０６は、昇圧レベルシフタ１０５による変換後の入力制御信号が、Ｈレベルのときは入力信号を伝達する一方、Ｌレベルのときは入力信号を伝達せずにマスクする。また降圧レベルシフタ１０７は、入力制御信号が、Ｈレベルのときは入力バッファ１０６の出力信号の電圧レベルを変換する動作を行う一方、Ｌレベルのときは変換動作を行わないで、入力バッファ１０６の出力信号のレベルにかかわらず、所定のレベルの信号、ここではＬレベルを出力する。
【００１９】
なお、図示していないが、入力ＰＡＤ１０１は動作の基準電圧となるＧＮＤを備える。
【００２０】
図２は昇圧レベルシフタ１０５の回路構成の一例である。図２に示す回路では、振幅が内部電圧である入力が、振幅がＩ／Ｏ電圧である出力に変換される。
【００２１】
図３は入力バッファ１０６および降圧レベルシフタ１０７の回路構成の一例である。入力バッファ１０６は例えば、Ｉ／Ｏ電源を電源とする２入力ＡＮＤ回路によって構成される。降圧レベルシフタ１０７は例えば、内部電源を電源とする２入力ＡＮＤ回路によって構成される。
【００２２】
上述した構成の入力ＰＡＤ１０１は、次のように動作する。
【００２３】
Ｉ／Ｏ電源が供給されている期間においては、入力制御端子１０３に印加された入力制御信号がＨレベルのときは、入力バッファ１０６が入力信号を伝達し、降圧レベルシフタ１０７がレベル変換動作を行うため、入力端子１０２に印加された入力信号は、振幅がＩ／Ｏ電圧レベルから内部電圧レベルに変換されて、出力端子１０４から出力される。一方、入力制御信号がＬレベルのときは、入力バッファ１０６が入力信号をマスクし、降圧レベルシフタ１０７がレベル変換動作を行わないため、入力端子１０２に印加された入力信号の論理レベルにかかわらず、出力端子１０４からＬレベルの信号が出力される。
【００２４】
また、入力制御信号がＬレベルのときは、入力端子１０２に印加される電圧が中間電位であっても、入力バッファ１０６においてＩ／Ｏ電源に生じる貫通電流を抑制できる。
【００２５】
さらに、Ｉ／Ｏ電源が遮断された期間においては、入力バッファ１０６の出力電圧が不定となるが、入力制御信号をＬレベルにすることによって、降圧レベルシフタ１０９において内部電源に生じる貫通電流を抑制できる。
【００２６】
すなわち、本実施形態によると、入力バッファ１０６は入力制御信号の論理レベルに応じて入力信号を伝達するか否かを制御し、降圧レベルシフタ１０７は入力バッファ１０６の出力信号を内部電源の電圧レベルの信号に変換する。さらに降圧レベルシフタ１０７は、入力制御信号の論理レベルが入力許可を示すときは変換動作を行う一方、入力禁止を示すときは、変換動作を行わないで、入力バッファ１０６の出力信号のレベルにかかわらず所定のレベルの信号を出力する。すなわち、入力を許可または禁止する入力制御信号が、入力信号の電圧レベルを変換するレベルシフタの動作を許可または禁止する制御信号の機能を兼ねている。これにより、Ｉ／Ｏ電源が遮断された場合であっても、入力制御信号を入力禁止を示す論理レベルに設定することによって、このレベルシフタにおいて内部電源に生じる貫通電流を抑制することが可能になる。しかも、このレベルシフタを操作するための制御入力端子や信号線、あるいは制御回路を新たに追加する必要がない。
【００２７】
図４は上述した構成の入力ＰＡＤを備えたＬＳＩの構成例を示すブロック図である。図４に示すように、ＬＳＩ４０１は、ＬＳＩ外部から内部電源を供給される電源ＰＡＤ４０２と、ＬＳＩ外部から第１のＩ／Ｏ電源（Ｉ／Ｏ電源１）を供給される電源ＰＡＤ４０３と、ＬＳＩ外部から第２のＩ／Ｏ電源（Ｉ／Ｏ電源２）を供給される電源ＰＡＤ４０４とを備えている。また、第１のＩ／Ｏ電源と内部電源が供給され、ＬＳＩ外部からの信号を入力する入力ＰＡＤ４０５，４０６と、第２のＩ／Ｏ電源と内部電源が供給され、ＬＳＩ外部へ信号を出力する外部出力回路としての出力ＰＡＤ４１１と、ＣＰＵ４１４および内部バス４１３を有し、入力ＰＡＤ４０５，４０６の出力信号を入力データとして受け、ＬＳＩの主動作を実現する内部回路としての内部ロジック４２０とを備えている。入力ＰＡＤ４０５，４０６の内部構造は図１のように構成されているものとする。また内部ロジック４２０には内部電源が供給されている。なお図示していないが、ＬＳＩ４０１は動作の基準電圧となるＧＮＤを備える。
【００２８】
また内部ロジック４２０は、入力ＰＡＤ４０５，４０６に対する入力許可または入力禁止を示す情報をそれぞれ保持する入力制御保持回路としての入力許可レジスタ４０７，４０８と、入力ＰＡＤ４０５，４０６から受けた入力データをそれぞれ保持する入力データレジスタ４０９，４１０と、出力ＰＡＤ４１１への出力データを保持する出力データレジスタ４１２とを備えている。ＣＰＵ４１４は、内部バス４１３を通じて命令が供給され、出力データレジスタ４１２および入力許可レジスタ４０７，４０８に値を設定し、入力データレジスタ４０９，４１０の値を取り込む。入力許可レジスタ４０７，４０８に保持された情報に基づいて、入力ＰＡＤ４０５，４０６に入力制御信号が与えられる。
【００２９】
上述した構成のＬＳＩ４０１は、内部電源と第１のＩ／Ｏ電源が供給されている期間において、入力ＰＡＤ４０５に関して次のような動作を行う。入力許可レジスタ４０７の格納値がＨレベル（入力許可）のときは、入力ＰＡＤ４０５の入力端子に印加された入力信号は、その信号振幅が第１のＩ／Ｏ電圧レベルから内部電圧レベルに変換されて、入力データレジスタ４０９に伝達される。入力許可レジスタ４０７の格納値がＬレベル（入力禁止）のときは、入力ＰＡＤ４０５の入力端子に印加される信号のＨ／Ｌレベルにかかわらず、Ｌレベルが入力データレジスタ４０９に伝達される。
【００３０】
また、入力許可レジスタ４０７の格納値がＬレベルのときは、入力ＰＡＤ４０５の入力端子に印加される電圧が中間電位であっても、入力ＰＡＤ４０５内の入力バッファにおいて第１のＩ／Ｏ電源に生じる貫通電流を抑制できる。
【００３１】
さらに、第１のＩ／Ｏ電源が遮断された場合、入力ＰＡＤ４０５内の入力バッファの出力電圧が不定となっても、ＣＰＵ４１４により入力許可レジスタ４０７の格納値をＬレベルに設定することによって、入力ＰＡＤ内の降圧レベルシフタにおいて内部電源に生じる貫通電流を抑制できる。
【００３２】
入力ＰＡＤ４０６についても、上と同様の動作を行う。
【００３３】
また出力データレジスタ４１２に格納された出力データは、出力ＰＡＤ４１１において信号振幅が内部電圧レベルから第２のＩ／Ｏ電圧レベルに変換されて、ＬＳＩ外部に出力される。
【００３４】
ここで、ＣＰＵ４１４は、入力許可レジスタ４０７，４０８に保持された情報を基にして、入力ＰＡＤ４０５，４０６の全てが入力禁止であるか否かを判定し、全てが入力禁止である場合に、出力データとして所定の信号例えばＬレベルを出力データレジスタ４１２に設定する機能を有するものとする。出力データレジスタ４１２に設定されたＬレベルは、出力ＰＡＤ４１１を介してＬＳＩ外部に出力され、例えば、第１のＩ／Ｏ電源を供給する電源回路の電源供給を停止するための信号として用いられる。
【００３５】
図５は図４に示すＬＳＩが実装された電気回路基板の一例を示すブロック図である。図５に示すように、電気回路基板５０１は図４に示す構成の第１のＬＳＩ（ＬＳＩ１）４０１を備えている。電気回路基板５０１はさらに、第２のＬＳＩ（ＬＳＩ２）５０２と、第１、第２および第３の電源回路（電源回路１，２，３）５０５，５０８，５１０とを備えている。第２のＬＳＩ５０２は出力端子５０４から第１のＬＳＩ４０１の入力ＰＡＤ４０５に信号を伝達する。第１の電源回路５０５は電源出力端子５０７から、第１のＬＳＩ４０１の電源ＰＡＤ４０３に第１のＩ／Ｏ電源を供給するとともに、第２のＬＳＩ５０２の電源ＰＡＤ５０３にＬＳＩ電源を供給する。第２の電源回路５０８は電源出力端子５０９から、第１のＬＳＩ４０１の電源ＰＡＤ４０４に第２のＩ／Ｏ電源を供給する。第３の電源回路５１０は電源出力端子５１１から、第１のＬＳＩ４０１の電源ＰＡＤ４０２に内部電源を供給する。なお、図示していないが、電気回路基板５０１および各ＬＳＩ４０１，５０２と各電源回路５０５，５０８，５１０は、動作の基準電圧となるＧＮＤを備える。
【００３６】
また、第１のＬＳＩ４０１の入力ＰＡＤ４０６は、回路基板５０１上の他の回路から信号が入力されるが、図５ではＬレベルを入力するものとしている。
【００３７】
第１の電源回路５０５はさらに、電源供給の許可／禁止を示す電源供給制御信号を入力する電源供給許可入力端子５０６を備えている。電源供給許可入力端子５０６は第１のＬＳＩ４０１の出力ＰＡＤ４１１と接続されており、第１のＬＳＩ４０１の出力ＰＡＤ４１１から出力された信号すなわち、内部回路４２０が出力データレジスタ４１２に設定した出力データが電源供給制御信号として与えられる。電源供給制御信号は、Ｈレベルのときは電源供給の許可を示し、Ｌレベルのときは電源供給の禁止を示す。第１の電源回路５０５は、電源供給制御信号がＨレベルのときは電源供給を行い、Ｌレベルのときは電源供給を停止するよう動作する。
【００３８】
またここでは図示しないが、第１、第２および第３の電源回路５０５，５０８，５１０の電源入力端子（図示せず）は、電気回路基板５０１外部でバッテリ等の電源に接続されているものとする。第２および第３の電源回路５０８，５１０は、電気回路基板５０１外部より電源供給されている間は、常時電源供給動作を行う。
【００３９】
このような構成により、電気回路基板５０１は次のように動作する。
【００４０】
第１のＬＳＩ４０１においてＣＰＵ４１４が命令を実行した結果により出力データレジスタ４１２にＨレベルが設定された場合は、第１の電源回路５０５は電源供給制御信号としてＨレベルを受けて電源供給を行うので、第１のＬＳＩ４０１の第１のＩ／Ｏ電源と第２のＬＳＩ５０２のＬＳＩ電源はともに供給され、第１のＬＳＩ４０１は第２のＬＳＩ５０２からの信号を受信することができる。
【００４１】
一方、第１のＬＳＩ４０１においてＣＰＵ４１４が命令を実行した結果により出力データレジスタ４１２にＬレベルが設定された場合は、第１の電源回路５０５は電源供給制御信号としてＬレベルを受けて電源供給を停止するので、第１のＬＳＩ４０１の第１のＩ／Ｏ電源と第２のＬＳＩ５０２のＬＳＩ電源は遮断される。
【００４２】
このとき、第１のＬＳＩ４０１の出力データレジスタ４１２にＬレベルを設定する前に、ＣＰＵ４１４の命令実行により入力許可レジスタ４０７にＬレベルを設定しておくことによって、入力ＰＡＤ４０５内の降圧レベルシフタにおいて内部電源に生じる貫通電流を抑制できる。これにより、電気回路基板５０１の消費電流を削減できる。
【００４３】
また、ＣＰＵ４１４は入力許可レジスタ４０７，４０８の設定値を読み取ることによって、各入力ＰＡＤの入力許可／禁止を判定できる。例えば、第１のＩ／Ｏ電源が供給されている入力ＰＡＤが複数ある場合には、ＣＰＵ４１４は、これら入力ＰＡＤの全てが入力禁止であることを判定したとき、出力データとしてＬレベルを設定すればよい。これにより、出力ＰＡＤ４１１から電源供給制御信号としてＬレベルが出力されるので、第１のＩ／Ｏ電源の遮断を指示することができる。
【００４４】
このように本実施形態のＬＳＩによると、入力許可レジスタに格納する値によって入力ＰＡＤ内の降圧レベルシフタの動作の有無を制御できるので、Ｉ／Ｏ電源が遮断された場合でも、入力許可レジスタの設定値によって、降圧レベルシフタに生じる貫通電流を抑制することができる。また従来例と比較し、降圧レベルシフタを操作するための制御入力端子や信号線、あるいは制御回路を増やす必要がない。
【００４５】
なお、ここでは入力ＰＡＤ１０１内の各ブロックを構成する回路の例を図２と図３に示したが、同等の機能をもつ回路であれば同じ効果が実現できる。
【００４６】
またここでは入力バッファ１０６をＡＮＤゲートで構成したが、シュミット付きのゲート等であってもよい。
【００４７】
またここでは、入力ＰＡＤ１０１は入力専用であるものとして説明したが、出力など他の機能を兼用するインタフェース回路であってもかまわない。
【００４８】
また図４のＬＳＩ４０１において、入力許可レジスタ４０７，４０８の設定をＣＰＵ４１４および内部バス４１３によって行うものとしたが、入力ＰＡＤの入力制御信号を操作する手段は問わない。
【００４９】
また図５の電気回路基板５０１において、説明のために端子数や電源数、デバイス数を限定したが、端子数や電源数、デバイス数を増減しても、同様の効果が得られる。
【００５０】
（実施形態２）
上述した実施形態１によると、降圧レベルシフタを操作するための制御入力端子や信号線、あるいは制御回路を増やすことなく、Ｉ／Ｏ電源が遮断された場合でも、入力許可レジスタの設定値によって、降圧レベルシフタに生じる貫通電流を抑制することができるようになった。
【００５１】
ところが、電源遮断対象となるＩ／Ｏ電源に接続された入力ＰＡＤ数が増加すると、ＣＰＵが、これら入力ＰＡＤの全てが入力禁止であるか否かを各入力許可レジスタの設定値から判定する判定シーケンスが、煩雑になってしまう。このため、命令実行に時間がかかり、また必要命令数が増えるため命令を格納する命令ＲＯＭの容量を圧迫するなどの問題が生じる。
【００５２】
そこで本発明の実施形態２では、ＣＰＵの命令実行時間、および命令ＲＯＭ容量の削減を図る。図６は実施形態１で説明した入力ＰＡＤを備えた、本実施形態に係るＬＳＩの構成例を示すブロック図である。図６では図４と共通の構成要素には図４と同一の符号を付しており、ここではその詳細な説明を省略する。
【００５３】
図６に示すＬＳＩ６０１は、内部回路としての内部ロジック６０２の構成が、図４のＬＳＩ４０１における内部ロジック４２０と少し異なっている。すなわち、内部ロジック６０２は、入力許可レジスタ４０７，４０８の格納値の論理和をとる組み合わせ回路としてのＯＲゲート６０３をさらに備えている。
【００５４】
ＯＲゲート６０３の出力は、入力許可レジスタ４０７，４０８の格納値が全てＬレベルのときはＬレベルになり、少なくとも１つの格納値がＨレベルのときはＨレベルになる。すなわち、ＯＲゲート６０３の出力がＬレベルのときは、全ての入力ＰＡＤ４０５，４０６に対して入力禁止であることを示し、Ｈレベルのときはそうではないことを示す。ＣＰＵ４１４は、内部バス４１３を通じて命令が供給され、出力データレジスタ４１２および入力許可レジスタ４０７，４０８に値を設定し、入力データレジスタ４０９，４１０の値とＯＲゲート６０３の出力値を取り込む。
【００５５】
ＣＰＵ４１４は、ＯＲゲート６０３の出力を読み取ることによって、入力許可レジスタ４０７，４０８の格納値が全てＬレベルであるか否かを容易に判定することができる。ＯＲゲート６０６の出力がＬレベルのときは入力許可レジスタ４０７，４０８の格納値が全てＬレベルであるので、入力ＰＡＤ４０５，４０６には入力制御信号としてＬレベルが与えられている。この場合、出力データレジスタ４１２にＬレベルを設定して第１のＩ／Ｏ電源の供給を遮断しても（図５の電気回路基板を前提とする）、入力ＰＡＤ４０５，４０６内の降圧レベルシフタにおいて内部電源に生じる貫通電流を抑制することができる。
【００５６】
このように本実施形態のＬＳＩによると、ＯＲゲート６０６の出力を読み取ることによって入力許可レジスタ４０７，４０８の格納値が判断できるようにしたので、実施形態１に比べて、入力ＰＡＤの全てが入力禁止であるか否かを判定する判定シーケンスを簡略化でき、よって、ＣＰＵの命令実行時間および命令ＲＯＭ容量の削減を図ることができる。
【００５７】
なお、図６のＬＳＩ６０１において、入力許可レジスタ４０７，４０８の設定およびＯＲゲート６０３の出力の読み取りをＣＰＵ４１４および内部バス４１３によって行うものとしたが、これらの操作を行う手段は本実施形態で示したものに限られるものではない。
【００５８】
また図６のＬＳＩ６０１において、説明のために端子数や電源数を限定したが、端子数や電源数を増減しても同様の効果が得られる。
【００５９】
（実施形態３）
上述した実施形態２によると、各入力許可レジスタの設定値を入力とするＯＲゲートを設けることによって、入力ＰＡＤの全てが入力禁止であるか否かを判定する判定シーケンスを、実施形態１に比べて簡略化することができた。
【００６０】
ところが、実施形態２の場合、入力ＰＡＤの全てに対して入力禁止に設定する場合には、各入力ＰＡＤに関する全ての入力許可レジスタのそれぞれについて、Ｌレベルを設定しなくてはならない。このため、依然として、ＣＰＵの命令実行時間がかかり、命令ＲＯＭの容量を圧迫するなどの問題が残る。
【００６１】
そこで本発明の実施形態３では、ＣＰＵの命令実行時間および命令ＲＯＭ容量の更なる削減を図る。図７は実施形態１で説明した入力ＰＡＤを備えた、本実施形態に係るＬＳＩの構成例を示すブロック図である。図７では図４と共通の構成要素には図４と同一の符号を付しており、ここではその詳細な説明を省略する。
【００６２】
図７に示すＬＳＩ７０１は、内部回路としての内部ロジック７０２の構成が、図４のＬＳＩ４０１における内部ロジック４２０と少し異なっている。すなわち、内部ロジック７０２は、全入力禁止保持回路としての全入力禁止レジスタ７０３をさらに備えている。
【００６３】
全入力禁止レジスタ７０３は、入力ＰＡＤ４０５，４０６の全てに対して入力禁止にする全入力禁止か否かを示す情報を保持する。すなわち、全入力禁止レジスタ７０３にＬレベルが設定されているときは全入力禁止を示し、Ｈレベルが設定されているときは、そうでないことを示す。ＣＰＵ４１４は、内部バス４１３を通じて命令が供給され、出力データレジスタ４１２、入力許可レジスタ４０７，４０８および全入力禁止レジスタ７０３に値を設定し、入力データレジスタ４０９，４１０の値を取り込む。
【００６４】
入力許可レジスタ４０７，４０８は、全入力禁止レジスタ７０３にＬレベルが保持されているときは、強制的にＬレベルが設定され、ＣＰＵ４１４による値設定を受け付けない。一方、全入力禁止レジスタ７０３にＨレベルが保持されているときは、ＣＰＵ４１４による値設定を受け付けるよう動作する。
【００６５】
ＣＰＵ４１４は、全入力禁止レジスタ７０３にＬレベルを設定することによって、入力許可レジスタ４０７，４０８の格納値を一括してＬレベルに設定することができる。また、全入力禁止レジスタ７０３が保持する値がＬレベルのときは入力許可レジスタ４０７，４０８の格納値が全てＬレベルであるので、入力ＰＡＤ４０５，４０６には入力制御信号としてＬレベルが与えられている。この場合、出力データレジスタ４１２にＬレベルを設定して第１のＩ／Ｏ電源の供給を遮断しても（図５の電気回路基板を前提とする）、入力ＰＡＤ４０５，４０６内の降圧レベルシフタにおいて内部電源に生じる貫通電流を抑制することができる。
【００６６】
このように本実施形態のＬＳＩによると、全入力禁止レジスタ７０３にＬレベルを設定することによって入力許可レジスタ４０７，４０８の格納値を一括して強制的にＬレベルにできるようにしたので、実施形態２に比べて、入力ＰＡＤの全てに対して入力禁止に設定する操作を簡略化できる。また、全入力禁止レジスタ７０３の保持値から入力許可レジスタ４０７，４０８の格納値が全てＬレベルであるか否かが判定できるので、実施形態２と同様に、入力ＰＡＤの全てが入力禁止であるか否かを判定する判定シーケンスを簡略化できる。よって、ＣＰＵの命令実行時間および命令ＲＯＭ容量の更なる削減が可能となる。
【００６７】
なお、図７のＬＳＩ７０１において、入力許可レジスタ４０７，４０８および全入力禁止レジスタ７０３の操作をＣＰＵ４１４および内部バス４１３によって行うものとしたが、これらの操作を行う手段は本実施形態で示したものに限られるものではない。
【００６８】
また図７のＬＳＩ７０１において、説明のために端子数や電源数を限定したが、端子数や電源数を増減しても同様の効果が得られる。
【００６９】
（実施形態４）
上述した実施形態３によると、全入力禁止か否かを示す情報を保持する全入力禁止レジスタを設けて、全入力禁止レジスタに全入力禁止を設定することによって、各入力許可レジスタの格納値を一括して強制的に入力禁止を示す値に設定できるようにした。また、全入力禁止レジスタの保持値を用いることによって、入力ＰＡＤの全てが入力禁止であるか否かを判定する判定シーケンスを簡略化することができた。
【００７０】
ところが、実施形態３の場合、一旦遮断されたＩ／Ｏ電源が供給再開されて、各入力ＰＡＤに対して入力禁止を解除する場合において、各入力ＰＡＤに関する全ての入力許可レジスタのそれぞれについて、改めてＨレベルを設定しなくてはならない。このため、依然としてＣＰＵの命令実行時間がかかり、命令ＲＯＭの容量を圧迫するなどの問題が残る。
【００７１】
そこで本発明の実施形態４では、ＣＰＵの命令実行時間および命令ＲＯＭ容量のさらなる削減を図る。図８は実施形態１で説明した入力ＰＡＤを備えた、本実施形態に係るＬＳＩの構成例を示すブロック図である。図８では図４と共通の構成要素には図４と同一の符号を付しており、ここではその詳細な説明を省略する。
【００７２】
図８に示すＬＳＩ８０１は、内部回路としての内部ロジック８０２の構成が、図４のＬＳＩ４０１における内部ロジック４２０と少し異なっている。すなわち、内部ロジック８０２は、全入力禁止保持回路としての全入力禁止レジスタ８０３と、マスク回路としてのＡＮＤゲート８０４，８０５とを備えている。
【００７３】
全入力禁止レジスタ８０３は、入力ＰＡＤ４０５，４０６の全てに対して入力禁止にする全入力禁止か否かを示す情報を保持する。すなわち、全入力禁止レジスタ８０３にＬレベルが保持されているときは全入力禁止を示し、Ｈレベルが保持されているときは、そうでないことを示す。ＣＰＵ４１４は、内部バス４１３を通じて命令が供給され、出力データレジスタ４１２、入力許可レジスタ４０７，４０８および全入力禁止レジスタ８０３に値を設定し、入力データレジスタ４０９，４１０の値を取り込む。
【００７４】
ＡＮＤゲート８０４は、入力許可レジスタ４０７の出力と全入力禁止レジスタ８０３の出力との論理積をとる。ＡＮＤゲート８０４の出力は入力ＰＡＤ４０５に入力制御信号として与えられる。ＡＮＤゲート８０５は、入力許可レジスタ４０８の出力と全入力禁止レジスタ８０３の出力との論理積をとる。ＡＮＤゲート８０５の出力は入力ＰＡＤ４０６に入力制御信号として与えられる。
【００７５】
全入力禁止レジスタ８０３の保持値がＨレベルのときは、入力許可レジスタ４０７，４０８の保持値はそれぞれ、ＡＮＤゲート８０４，８０５によってマスクされず、そのまま入力ＰＡＤ４０５，４０６の入力制御信号として伝達される。一方、全入力禁止レジスタ８０３の保持値がＬレベルのときは、入力許可レジスタ４０７，４０８の保持値はそれぞれ、ＡＮＤゲート８０４，８０５によってマスクされ、Ｌレベルになり、入力ＰＡＤ４０５，４０６を入力禁止にする信号として伝達される。
【００７６】
ＣＰＵ４１４は、全入力禁止レジスタ８０３にＬレベルを設定することによって、入力許可レジスタ４０７，４０８の格納値にかかわらず、入力ＰＡＤ４０５，４０６を入力禁止に設定することができる。また、全入力禁止レジスタ８０３にＨレベルを設定することによって、入力許可レジスタ４０７，４０８の格納値をそのまま入力制御信号として入力ＰＡＤ４０５，４０６に与えることができる。このため、一旦遮断されたＩ／Ｏ電源が供給再開されて、各入力ＰＡＤに対して入力禁止を解除する場合において、全入力禁止レジスタ８０３にＨレベルを設定するだけで済み、操作が簡略になる。
【００７７】
このように本実施形態のＬＳＩによると、全入力禁止レジスタ８０３にＬレベルを設定することによって入力ＰＡＤ４０５，４０６を入力禁止に設定できるとともに、全入力禁止レジスタ８０３にＨレベルを設定することによって、入力許可レジスタ４０７，４０８の格納値をそのまま入力制御信号として入力ＰＡＤ４０５，４０６に与えることができる。したがって、全ての入力ＰＡＤに対して入力禁止を設定した後にこれを解除する操作を簡略化できる。よって、ＣＰＵの命令実行時間および命令ＲＯＭ容量の更なる削減が可能となる。
【００７８】
なお、図８のＬＳＩ８０１において、入力許可レジスタ４０７，４０８および全入力禁止レジスタ８０３の操作をＣＰＵ４１４および内部バス４１３によって行うものとしたが、これらの操作を行う手段は本実施形態で示したものに限られるものではない。
【００７９】
また図８のＬＳＩ８０１において、説明のために端子数や電源数を限定したが、端子数や電源数を増減しても同様の効果が得られる。
【００８０】
なお、図５に実施形態１に係るＬＳＩが実装された電気回路基板の例を示したが、実施形態２〜４に係るＬＳＩについても、図５と同様に電気回路基板に実装することができる。すなわち図５において、第１のＬＳＩ４０１に代えて、図６〜図８に示したＬＳＩ６０１，７０１，８０１を実装してもよい。
【００８１】
また、図９は図５に示すような電気回路基板を備えたバッテリ駆動機器を示す図である。図９において、バッテリ駆動機器９０１は、図５に示した電気回路基板５０１と、電気回路基板５０１と電気的に接続されたバッテリ９０２とを備えている。バッテリ９０２は電気回路基板５０１の第１、第２および第３の電源回路５０５，５０８，５１０にそれぞれ電源を供給する。
【００８２】
上述したように、第１のＬＳＩ４０１は、全ての入力ＰＡＤに対して入力禁止が設定されているとき、第１の電源回路５０１の電源供給を停止させる機能を有する。またこのとき、各入力ＰＡＤの降圧レベルシフタにおける貫通電流も抑制することができる。このような仕組みにより、バッテリ駆動機器９０１としての消費電力を低減することが可能となり、より長時間の充電無しでの使用が可能となり、ユーザの利便性を向上させることができる。
【００８３】
なお、バッテリ駆動機器とは例えば、携帯電話、ＤＳＣ（Digital Still Camera）、ポータブルゲーム機器、その他移動体通信機器等、バッテリ駆動専用またはバッテリ駆動を主とする電子機器であれば特に種類は問わないものとする。
【００８４】
また、入力制御信号等の各信号の論理レベルの意味合いは、ここで説明したものに限られるものではなく、発明の要旨を逸脱しない範囲で自由に定めればよい。例えば、入力制御信号は、Ｈレベルのときは入力禁止を示し、Ｌレベルのときは入力許可を示すものとしてもよい。定めた意味合いに応じて、例えば、組み合わせ回路としてのＯＲゲート６０３や、マスク回路としてのＡＮＤゲート８０４，８０５を、他の論理ゲートに変更すればよい。
【産業上の利用可能性】
【００８５】
本発明では、多電源インタフェース回路において、新たな制御手段を追加せずに、端子電源遮断時の貫通電流を抑制できるので、回路増加を抑制しつつ、半導体集積回路の低消費電力化を実現するのに有効である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施形態１に係る入力ＰＡＤの構成を示すブロック図である。
【図２】昇圧レベルシフタの回路構成の一例である。
【図３】入力バッファ、降圧レベルシフタの回路構成の一例である。
【図４】図１の入力ＰＡＤを備えた、本発明の実施形態１に係るＬＳＩの構成例を示すブロック図である。
【図５】本発明の各実施形態に係るＬＳＩが実装された電気回路基板の一例を示すブロック図である。
【図６】図１の入力ＰＡＤを備えた、本発明の実施形態２に係るＬＳＩの構成例を示すブロック図である。
【図７】図１の入力ＰＡＤを備えた、本発明の実施形態３に係るＬＳＩの構成例を示すブロック図である。
【図８】図１の入力ＰＡＤを備えた、本発明の実施形態４に係るＬＳＩの構成例を示すブロック図である。
【図９】図５の電気回路基板を備えたバッテリ駆動機器を示す図である。
【符号の説明】
【００８７】
１０１  入力ＰＡＤ（多電源インタフェース回路）
１０２  入力端子
１０３  入力制御端子
１０４  出力端子
１０５  昇圧レベルシフタ（第１レベルシフタ）
１０６  入力バッファ（入力制御ゲート）
１０７  降圧レベルシフタ（第２レベルシフタ）
１０８  Ｉ／Ｏ電源（第１電源）の供給端子
１０９  内部電源（第２電源）の供給端子
４０１  ＬＳＩ
４０２  内部電源（第２電源）の電源ＰＡＤ
４０３  第１のＩ／Ｏ電源（第１電源）の電源ＰＡＤ
４０４  第２のＩ／Ｏ電源（第３電源）の電源ＰＡＤ
４０５，４０６  入力ＰＡＤ（多電源インタフェース回路）
４１１  出力ＰＡＤ（外部出力回路）
４２０  内部ロジック（内部回路）
４０７，４０８  入力許可レジスタ（入力制御保持回路）
５０１  電気回路基板
５０２  第２のＬＳＩ
５０５  第１の電源回路
５０８  第２の電源回路
５１０  第３の電源回路
６０３  ＯＲゲート（組み合わせ回路）
７０３  全入力禁止レジスタ（全入力禁止保持回路）
８０３  全入力禁止レジスタ（全入力禁止保持回路）
８０４，８０５  ＡＮＤゲート（マスク回路）
９０１  バッテリ駆動機器
９０２  バッテリ
【図１】
2009130490.tif 000003
【図２】
2009130490.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2009130490.tif 000008
【図７】
2009130490.tif 000009
【図８】
2009130490.tif 000010
【図９】
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