(57)【要約】【課題】オペアンプが有するオフセット電圧による影響を回避し、高精度に過電流の発生を検出することが可能な差動増幅装置及び過電流保護装置を提供する。【解決手段】スイッチング用のＭＯＳＦＥＴ（Ｔ１）のドレインとグランドとの間に設けられる、抵抗Ｒ３，Ｒ４，Ｒ５の直列接続回路と、ＭＯＳＦＥＴ（Ｔ１）のソースとグランドとの間に設けられる、抵抗Ｒ１，抵抗Ｒ２，トランジスタ（Ｔ２）の直列接続回路とを備える。更に、アンプ（ＡＭＰ１）の正転入力端子ａ１と点ａとの間に設けられた抵抗Ｒ７から電流Ｉｘを引き抜き、且つ、アンプ（ＡＭＰ１）の反転入力端子ｂ１と点ｂとの間に設けられた抵抗Ｒ８から電流Ｉｙを引き抜くことにより、点ａと点ｂとの間に生じる電圧Ｖabを低減させる。【選択図】図１
2009100281.tif 000002
【特許請求の範囲】
【請求項１】
増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点ｂを接続し、正転入力端子ａ１に第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）の接続点ａを接続し、前記第２の抵抗の他端に第２の半導体素子（Ｔ２）の第１の主電極を接続し、前記第２の半導体素子の第１の主電極を接地し、制御電極を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、前記第４の抵抗の他端を第５の抵抗（Ｒ５）を経由して接地し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力し、前記第２の抵抗と前記第２の半導体素子との接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、
前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、
前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１，Ｒ３，Ｒ７，Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流を「Ｉｙ」とするとき、「Ｉｙ−Ｉｘ」が前記Ｖabに比例し、且つ、（Ｒ１＋Ｒ７）＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するようにＩｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする差動増幅装置。
【請求項２】
増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）を接続し、接続点をｂとし、正転入力端子ａ１に第３の抵抗（Ｒ３）を接続し、接続点をａとし、第２の抵抗（Ｒ２）の一端を接地し、他端を第２の半導体素子（Ｔ２）の第２の主電極に接続し、前記第２の半導体素子の第１の主電極を前記接続点ｂに接続し、制御電極を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、第４の抵抗の一端を接地し、他端を第５の抵抗（Ｒ５）を経由して前記接続点ａに接続し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力し、前記第２の抵抗と前記第２の半導体素子の接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、
前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、
前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１，Ｒ３，Ｒ７，Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流を「Ｉｙ」とするとき、「Ｉｙ−Ｉｘ」が前記Ｖabに比例し、且つ、（Ｒ１＋Ｒ７）＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するようにＩｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする差動増幅装置。
【請求項３】
前記Ｉｘ、Ｉｙを生成する方法は、
前記電源端子ｄに定電流源（Ｉａ）の一端を接続し、他端を第３および第４の半導体素子（Ｔ３、Ｔ４）の第２の主電極に接続し、前記第３の半導体素子（Ｔ３）の制御電極を前記接続点ａに接続し、且つ、前記第４の半導体素子（Ｔ４）の制御電極を前記接続点ｂに接続し、第５（Ｔ５）、第６（Ｔ６）、第７（Ｔ７）、および第１０（Ｔ１０）、第８（Ｔ８）、第９（Ｔ９）の各半導体素子の第２の主電極を接地し、
前記第５の半導体素子の第１の主電極と制御電極を接続し、更にこの接続点に前記第６、第７の半導体素子の制御電極を接続し、
前記第５の半導体素子の第１の主電極を、前記第３及び第８の半導体素子の第１の主電極に接続し、前記第６の半導体素子の第１の主電極を前記増幅手段（ＡＭＰ１）の正転入力端子ａ１に接続し、
一方、前記第１０の半導体素子の第１の主電極と制御電極を接続し、更にこの接続点に前記第８、第９の半導体素子の制御電極を接続し、
前記第１０の半導体素子の第１の主電極を、前記第４及び第７の半導体素子の第１の主電極に接続し、前記第９の半導体素子の第１の主電極を前記増幅手段の正転入力端子ｂ１に接続し、
前記第６の半導体素子のドレイン電流を前記Ｉｘ、前記第９の半導体素子のドレイン電流を前記Ｉｙとすることを特徴とする請求項１に記載の差動増幅装置。
【請求項４】
前記Ｉｘ、Ｉｙを生成する方法は、
前記電源端子ｄに定電流源（Ｉａ）の一端を接続し、他端を第３および第４の半導体素子（Ｔ３、Ｔ４）の第２の主電極に接続し、前記第３の半導体素子（Ｔ３）の制御電極を前記接続点ａに接続し、且つ、前記第４の半導体素子（Ｔ４）の制御電極を前記接続点ｂに接続し、第５（Ｔ５）、第６（Ｔ６）、第７（Ｔ７）、および第１０（Ｔ１０）、第８（Ｔ８）、第９（Ｔ９）の各半導体素子の第２の主電極を接地し、
前記第５の半導体素子の第１の主電極と制御電極を接続し、更にこの接続点に前記第６、第７の半導体素子の制御電極を接続し、
前記第５の半導体素子の第１の主電極を、前記第３及び第８の半導体素子の第１の主電極に接続し、前記第６の半導体素子の第１の主電極を前記増幅手段（ＡＭＰ１）の正転入力端子ａ１に接続し、
一方、前記第１０の半導体素子の第１の主電極と制御電極を接続し、更にこの接続点に前記第８、第９の半導体素子の制御電極を接続し、
前記第１０の半導体素子の第１の主電極を、前記第４及び第７の半導体素子の第１の主電極に接続し、前記第９の半導体素子の第１の主電極を前記増幅手段の正転入力端子ｂ１に接続し、
前記第６の半導体素子のドレイン電流を前記Ｉｘ、前記第９の半導体素子のドレイン電流を前記Ｉｙとすることを特徴とする請求項２に記載の差動増幅装置。
【請求項５】
電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、前記負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項１または３に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、
前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の他端に接続して前記請求項１または３に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、
前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、
前記電源端子ｄと前記接続点ｙとの間の電圧が、前記電源端子ｄと前記接続点ｘ間の電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする過電流保護装置。
【請求項６】
電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、該負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項２または４に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、
前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の他端に接続して前記請求項２または４に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、
前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、
前記接続点ｙの電圧が、前記接続点ｘの電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする過電流保護装置。
【請求項７】
増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点ｂを接続し、正転入力端子ａ１に第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）の接続点ａを接続し、前記第２の抵抗の他端に第２の半導体素子（Ｔ２）の第２の主電極を接続し、前記第２の半導体素子の第１の主電極を接地し、且つ、制御電極を前記増幅手段の出力端子に接続し、
前記第３の抵抗の他端を電源端子ｄに接続し、前記第４の抵抗の他端を第５の抵抗（Ｒ５）を経由して接地し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力して、前記第２の抵抗と前記第２の半導体素子の接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、
前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、
前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１、Ｒ３、Ｒ７、Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）とし、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」とし、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流「Ｉｙ」とするとき、前記Ｉｘが前記第１の抵抗を流れ、前記Ｉｙが前記第３の抵抗を流れるように構成し、且つ、Ｒ７＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するように、前記Ｉｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする差動増幅装置。
【請求項８】
増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）を接続し、この接続点をｂとし、正転入力端子ａ１に第３の抵抗（Ｒ３）を接続し、この接続点をａとし、第２の抵抗の一端を接地し、他端を第２の半導体素子（Ｔ２）の第２の主電極に接続し、前記第２の半導体素子の第１の主電極を前記接続点ｂに接続し、制御電極を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、第４の抵抗の一端を接地し、他端を第５の抵抗（Ｒ５）を経由して前記接続点ａに接続し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力して、前記第２の抵抗と前記第２の半導体素子の接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、
前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、
前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１、Ｒ３、Ｒ７、Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）とし、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」とし、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流を「Ｉｙ」とするとき、前記Ｉｘが前記第１の抵抗を流れ、前記Ｉｙが前記第３の抵抗を流れるように構成し、且つ、Ｒ７＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するように、前記Ｉｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする差動増幅装置。
【請求項９】
前記Ｉｘ、Ｉｙを生成する方法は、
前記電源端子ｄに定電流源（Ｉａ）の一端を接続し、他端を第３及び第４の半導体素子（Ｔ３、Ｔ４）の第２の主電極に接続し、前記第３の半導体素子（Ｔ３）の制御電極を前記接続点ａに接続し、且つ、前記第４の半導体素子（Ｔ４）の制御電極を前記接続点ｂに接続し、第５（Ｔ５）、第６（Ｔ６）、第７（Ｔ７）、第２０（Ｔ２０）、及び第１０（Ｔ１０）、第８（Ｔ８）、第９（Ｔ９）、第２１（Ｔ２１）の各半導体素子の第２の主電極を接地し、
前記第５の半導体素子の第１の主電極と制御電極を接続し、且つ、この接続点に前記第６、第７、第２０の半導体素子の制御電極を接続し、前記第５の半導体素子の第１の主電極を前記第３及び第８の半導体素子の第１の主電極に接続し、前記第６の半導体素子の第１の主電極を前記増幅手段の正転入力端子ａ１に接続し、前記第２０の半導体素子のチャンネル幅、及びチャンネル長を前記第６の半導体素子と同一に設定し、且つ第２０の半導体素子の第１の主電極を前記接続点ｂに接続し、
一方、前記第１０の半導体素子の第１の主電極と制御電極を接続し、且つ、この接続点に前記第８、第９、第２１の半導体素子の制御電極を接続し、前記第１０の半導体素子の第１の主電極を前記第４及び第７の半導体素子の第１の主電極に接続し、前記第９の半導体素子の第１の主電極を前記増幅手段の反転入力端子ｂ１に接続し、前記第２１の半導体素子のチャンネル幅、及びチャンネル長を前記第９の半導体素子と同一に設定し、且つ第２１の半導体素子の第１の主電極を前記接続点ａに接続し、
前記第６の半導体素子のドレイン電流をＩｘ、前記第９の半導体素子のドレイン電流をＩｙとすることを特徴とする請求項７に記載の差動増幅装置。
【請求項１０】
前記Ｉｘ、Ｉｙを生成する方法は、
前記電源端子ｄに定電流源（Ｉａ）の一端を接続し、他端を第３及び第４の半導体素子（Ｔ３、Ｔ４）の第２の主電極に接続し、前記第３の半導体素子（Ｔ３）の制御電極を前記接続点ａに接続し、且つ、前記第４の半導体素子（Ｔ４）の制御電極を前記接続点ｂに接続し、第５（Ｔ５）、第６（Ｔ６）、第７（Ｔ７）、第２０（Ｔ２０）、及び第１０（Ｔ１０）、第８（Ｔ８）、第９（Ｔ９）、第２１（Ｔ２１）の各半導体素子の第２の主電極を接地し、
前記第５の半導体素子の第１の主電極と制御電極を接続し、且つ、この接続点に前記第６、第７、第２０の半導体素子の制御電極を接続し、前記第５の半導体素子の第１の主電極を前記第３及び第８の半導体素子の第１の主電極に接続し、前記第６の半導体素子の第１の主電極を前記増幅手段の正転入力端子ａ１に接続し、前記第２０の半導体素子のチャンネル幅、及びチャンネル長を前記第６の半導体素子と同一に設定し、且つ第２０の半導体素子の第１の主電極を前記接続点ｂに接続し、
一方、前記第１０の半導体素子の第１の主電極と制御電極を接続し、且つ、この接続点に前記第８、第９、第２１の半導体素子の制御電極を接続し、前記第１０の半導体素子の第１の主電極を前記第４及び第７の半導体素子の第１の主電極に接続し、前記第９の半導体素子の第１の主電極を前記増幅手段の反転入力端子ｂ１に接続し、前記第２１の半導体素子のチャンネル幅、及びチャンネル長を前記第９の半導体素子と同一に設定し、且つ第２１の半導体素子の第１の主電極を前記接続点ａに接続し、
前記第６の半導体素子のドレイン電流をＩｘ、前記第９の半導体素子のドレイン電流をＩｙとすることを特徴とする請求項８に記載の差動増幅装置。
【請求項１１】
電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、該負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項７または９に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、
前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の一端に接続して前記請求項７または９に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、
前記電源端子ｄと前記接続点ｙとの間の電圧が、前記電源端子ｄと前記接続点ｘとの間の電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする過電流保護装置。
【請求項１２】
電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、該負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項８または１０に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、
前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の他端に接続して前記請求項８または１０に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、
前記接続点ｙの電圧が、前記接続点ｘの電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする過電流保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源と負荷との間にスイッチング用の半導体素子を設けて負荷を駆動する回路の、過電流を検出して回路を保護する過電流保護装置、及び該過電流保護装置等に適用可能な差動増幅装置に関する。
【背景技術】
【０００２】
例えば、車両に搭載されるランプ、モータ等の負荷を駆動する負荷回路では、電源（バッテリ）と負荷との間にスイッチング用の半導体素子を設け、該半導体素子をオン、オフ操作することにより、負荷の駆動、停止を制御する。また、負荷回路にデッドショート、或いはレアショート等による過電流が流れた場合には、これを検出して即時に負荷回路を遮断するために、過電流保護装置が設けられている。
【０００３】
このような過電流保護装置の従来例として、例えば、特開２００２−３５３７９４号公報（特許文献１）に記載されたものが知られている。
【０００４】
上記特許文献１に記載された技術では、半導体素子として用いるＭＯＳＦＥＴのドレイン・ソース間電圧（Ｖds）をオペアンプで増幅し、増幅した電圧を予め設定した判定電圧と比較して、過電流が発生しているか否かを判定する。
【０００５】
図６は、従来における過電流保護装置の回路図であり、同図を参照して従来例について説明する。同図に示すように、ランプ或いはモータ等の負荷ＲＬと電源ＶＢとの間には、スイッチング用のＭＯＳＦＥＴ（Ｔ１０１）が設けられており、該ＭＯＳＦＥＴ（Ｔ１０１）のゲートは、抵抗Ｒ１１０を介してドライバ１０１に接続されている。従って、ドライバ１０１より出力される制御信号により、ＭＯＳＦＥＴ（Ｔ１０１）がオン、オフ操作され、負荷ＲＬの駆動、停止が制御される。
【０００６】
ＭＯＳＦＥＴ（Ｔ１０１）のドレイン・ソース間電圧Ｖdsは、ＭＯＳＦＥＴ（Ｔ１０１）のドレイン電圧（点Ｐ１の電圧）をＶ１、ソース電圧（点Ｐ２の電圧）をＶ２、ＭＯＳＦＥＴ（Ｔ１０１）のオン抵抗をＲon、ドレイン電流をＩＤとすると、以下の（１）式で示される。
【０００７】
Ｖds＝Ｖ１−Ｖ２＝Ｒon＊ＩＤ    …（１）
また、ドレイン・ソース間電圧Ｖdsは、抵抗Ｒ１０３、Ｒ１０５、トランジスタ（Ｔ１０２）、オペアンプＡＭＰ１０１からなる増幅回路で増幅される。なお、図６の各抵抗の符号の下に記載している数字は、抵抗値の例を示している。例えば、抵抗Ｒ１０３は、抵抗値が１００［Ω］である。
【０００８】
抵抗Ｒ１０３とトランジスタ（Ｔ１０２）の接続点Ｐ３の電圧Ｖａが、オペアンプＡＭＰ１０１の正転入力端子に入力され、ＭＯＳＦＥＴ（Ｔ１０１）のソース電圧（点Ｐ２の電圧）Ｖ２が、オペアンプＡＭＰ１０１の反転入力端子に入力され、オペアンプＡＭＰ１０１出力は、トランジスタ（Ｔ１０２）の制御端子に入力される。
【０００９】
そして、点Ｐ１→抵抗Ｒ１０３→トランジスタ（Ｔ１０２）→抵抗Ｒ１０５→グランドの経路を流れる電流Ｉ１の大きさは、アンプＡＭＰ１０１とトランジスタ（Ｔ１０２）が常にＶａ＝Ｖ２となるように制御する結果として定まる電流値になる。ここで、アンプＡＭＰ１０１のオフセット電圧を±Ｖoffとすると、次の（２）式が得られる。
【００１０】
Ｖds±Ｖoff＝Ｒ１０３＊Ｉ１    …（２）
また、抵抗Ｒ１０５に生じる電圧Ｖ５が、電圧Ｖdsを増幅した電圧となり、Ｒ１０５／Ｒ１０３＝ｍとすると、電圧Ｖ５は、次の（３）式で示される。
【００１１】
Ｖ５＝Ｒ１０５＊Ｉ１＝（Ｒ１０５／Ｒ１０３）＊Ｒ１０３＊Ｉ１
＝Ｒ１０５／Ｒ１０３＊（Ｖds±Ｖoff）
＝ｍ＊（Ｒon＊ＩＤ±Ｖoff）      …（３）
（３）式から理解されるように、アンプＡＭＰ１０１のオフセット電圧（±Ｖoff）をｍ倍した電圧が、電圧Ｖ５のばらつきとして発生する。
【００１２】
増幅された電圧Ｖ５がコンパレータＣＭＰ１０１の反転入力端子に入力され、コンパレータＣＭＰ１０１の正転入力端子には、点Ｐ４に生じる判定電圧Ｖ４が入力される。判定電圧Ｖ４は、電源ＶＢの出力電圧、即ち点Ｐ１の電圧Ｖ１を、抵抗Ｒ１０１と抵抗Ｒ１０２で分圧して生成される。
【００１３】
ここで、ドレイン電流ＩＤが過電流状態になると、ＭＯＳＦＥＴ（Ｔ１０１）のドレイン・ソース間電圧Ｖdsが大きくなり、Ｖ５＞Ｖ４となって、コンパレータＣＭＰ１０１の出力が反転することにより、過電流状態が検出される。過電流として検知されるドレイン電流ＩＤの値を、Ｉovcとすると、次の（４）式が得られる。
【００１４】
Ｖ５＝ｍ＊（Ｒon＊Ｉovc±Ｖoff）＝Ｖ４
∴Ｉovc＝（Ｖ４／ｍ／Ｒon）±（Ｖoff／Ｒon）    …（４）
ここで、アンプＡＭＰ１０１にオフセット電圧が存在しなければ、即ち、Ｖoff＝０であれば、過電流検出値ＩovcはＶ４，Ｒ１０３，Ｒ１０５，Ｒonで決まる一定値となる。しかし、アンプＡＭＰ１０１のオフセット電圧（±Ｖoff）が存在する場合には、過電流検出値Ｉovcがばらつき、そのばらつき量は（±Ｖoff／Ｒon）となり、同一オフセット電圧に対しては、オン抵抗Ｒonが小さくなるに連れてＩovcのばらつき幅が大きくなる。
【００１５】
また、アンプＡＭＰ１０１を含めて増幅回路がＩＣ化された場合、オフセット電圧（±Ｖoff）のばらつき幅はＩＣ化プロセスに依存し、通常のＩＣでは±１０［ｍＶ］程度のばらつき幅となるので、Ｒon＝３［ｍΩ］とすれば、遮断電流値は±３．３［Ａ］ばらつくことになる。
【特許文献１】特開２００２−３５３７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述したように、スイッチング素子として用いる半導体素子（ＭＯＳＦＥＴ）のドレイン・ソース間電圧Ｖdsを増幅し、この増幅出力を用いて過電流判定を行う過電流保護装置では、アンプＡＭＰ１０１のオフセット電圧Ｖoffは過電流検出値のばらつき要因となり、過電流検出値の精度を低下させる。更に、今後ＭＯＳＦＥＴ（Ｔ１）のオン抵抗Ｒonが小さくなる傾向が進むと、相対的にばらつき幅が増大し、精度低下はますます大きくなるので、増幅回路におけるアンプＡＭＰ１０１のオフセット電圧の影響を回避することが重要な問題となる。
【００１７】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オペアンプが有するオフセット電圧による影響を回避し、高精度に過電流の発生を検出することが可能な過電流保護装置、及び該過電流検出装置等に適用可能な差動増幅装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本願請求項１に記載の差動増幅装置は、増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点ｂを接続し、正転入力端子ａ１に第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）の接続点ａを接続し、前記第２の抵抗の他端に第２の半導体素子（Ｔ２）の第１の主電極（ソース）を接続し、前記第２の半導体素子の第１の主電極（ドレイン）を接地し、制御電極（ゲート）を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、前記第４の抵抗の他端を第５の抵抗（Ｒ５）を経由して接地し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力し、前記第２の抵抗と前記第２の半導体素子との接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１，Ｒ３，Ｒ７，Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流を「Ｉｙ」とするとき、「Ｉｙ−Ｉｘ」が前記Ｖabに比例し、且つ、（Ｒ１＋Ｒ７）＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するようにＩｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする。
【００１９】
請求項２に記載の差動増幅装置は、増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）を接続し、接続点をｂとし、正転入力端子ａ１に第３の抵抗（Ｒ３）を接続し、接続点をａとし、第２の抵抗（Ｒ２）の一端を接地し、他端を第２の半導体素子（Ｔ２）の第２の主電極（ソース）に接続し、前記第２の半導体素子の第１の主電極（ドレイン）を前記接続点ｂに接続し、制御電極（ゲート）を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、第４の抵抗の一端を接地し、他端を第５の抵抗（Ｒ５）を経由して前記接続点ａに接続し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力し、前記第２の抵抗と前記第２の半導体素子の接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１，Ｒ３，Ｒ７，Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流を「Ｉｙ」とするとき、「Ｉｙ−Ｉｘ」が前記Ｖabに比例し、且つ、（Ｒ１＋Ｒ７）＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するようにＩｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする。
【００２０】
請求項３、請求項４に記載の差動増幅装置は、請求項１または２において、前記Ｉｘ、Ｉｙを生成する方法は、前記電源端子ｄに定電流源（Ｉａ）の一端を接続し、他端を第３および第４の半導体素子（Ｔ３、Ｔ４）の第２の主電極（ソース）に接続し、前記第３の半導体素子（Ｔ３）の制御電極（ゲート）を前記接続点ａに接続し、且つ、前記第４の半導体素子（Ｔ４）の制御電極（ゲート）を前記接続点ｂに接続し、第５（Ｔ５）、第６（Ｔ６）、第７（Ｔ７）、および第１０（Ｔ１０）、第８（Ｔ８）、第９（Ｔ９）の各半導体素子の第２の主電極（ソース）を接地し、前記第５の半導体素子の第１の主電極（ドレイン）と制御電極（ゲート）を接続し、更にこの接続点に前記第６、第７の半導体素子の制御電極（ゲート）を接続し、前記第５の半導体素子の第１の主電極（ドレイン）を、前記第３及び第８の半導体素子の第１の主電極（ドレイン）に接続し、前記第６の半導体素子の第１の主電極（ドレイン）を前記増幅手段（ＡＭＰ１）の正転入力端子ａ１に接続し、一方、前記第１０の半導体素子の第１の主電極（ドレイン）と制御電極（ゲート）を接続し、更にこの接続点に前記第８、第９の半導体素子の制御電極（ゲート）を接続し、前記第１０の半導体素子の第１の主電極（ドレイン）を、前記第４及び第７の半導体素子の第１の主電極（ドレイン）に接続し、前記第９の半導体素子の第１の主電極（ドレイン）を前記増幅手段の正転入力端子ｂ１に接続し、前記第６の半導体素子のドレイン電流を前記Ｉｘ、前記第９の半導体素子のドレイン電流を前記Ｉｙとすることを特徴とする。
【００２１】
請求項５に記載の過電流保護装置は、電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、前記負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項１または３に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の他端に接続して前記請求項１または３に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、前記電源端子ｄと前記接続点ｙとの間の電圧が、前記電源端子ｄと前記接続点ｘ間の電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする。
【００２２】
請求項６に記載の過電流保護装置は、電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、該負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項２または４に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の他端に接続して前記請求項２または４に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、前記接続点ｙの電圧が、前記接続点ｘの電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする。
【００２３】
請求項７に記載の差動増幅装置は、増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点ｂを接続し、正転入力端子ａ１に第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）の接続点ａを接続し、前記第２の抵抗の他端に第２の半導体素子（Ｔ２）の第２の主電極（ソース）を接続し、前記第２の半導体素子の第１の主電極（ドレイン）を接地し、且つ、制御電極（ゲート）を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、前記第４の抵抗の他端を第５の抵抗（Ｒ５）を経由して接地し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力して、前記第２の抵抗と前記第２の半導体素子の接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１、Ｒ３、Ｒ７、Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）とし、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」とし、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流「Ｉｙ」とするとき、前記Ｉｘが前記第１の抵抗を流れ、前記Ｉｙが前記第３の抵抗を流れるように構成し、且つ、Ｒ７＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するように、前記Ｉｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする。
【００２４】
請求項８に記載の差動増幅装置は、増幅手段（ＡＭＰ１）の反転入力端子ｂ１に第１の抵抗（Ｒ１）を接続し、この接続点をｂとし、正転入力端子ａ１に第３の抵抗（Ｒ３）を接続し、この接続点をａとし、第２の抵抗の一端を接地し、他端を第２の半導体素子（Ｔ２）の第２の主電極（ソース）に接続し、前記第２の半導体素子の第１の主電極（ドレイン）を前記接続点ｂに接続し、制御電極（ゲート）を前記増幅手段の出力端子に接続し、前記第３の抵抗の他端を電源端子ｄに接続し、第４の抵抗の一端を接地し、他端を第５の抵抗（Ｒ５）を経由して前記接続点ａに接続し、前記電源端子ｄと前記第１の抵抗の他端との間に入力電圧（Ｖds）を入力して、前記第２の抵抗と前記第２の半導体素子の接続点ｙと、前記第４の抵抗と前記第５の抵抗の接続点ｘと、の間の電位差を出力電圧とする差動増幅装置において、前記正転入力端子ａ１と前記接続点ａの間に第７の抵抗（Ｒ７）を挿入し、前記反転入力端子ｂ１と前記接続点ｂの間に第８の抵抗（Ｒ８）を挿入し、前記増幅手段のオフセット電圧を「Ｖoff」、前記接続点ａと前記接続点ｂの間の電位差を「Ｖab」、前記第１、第３、第７、および第８の各抵抗の抵抗値をそれぞれ「Ｒ１、Ｒ３、Ｒ７、Ｒ８」（但し、Ｒ１＝Ｒ３，Ｒ７＝Ｒ８）とし、電源→Ｒ３→Ｒ７→接地の経路で流れる電流を「Ｉｘ」とし、電源→入力電圧（Ｖds）→Ｒ１→Ｒ８→接地の経路で流れる電流を「Ｉｙ」とするとき、前記Ｉｘが前記第１の抵抗を流れ、前記Ｉｙが前記第３の抵抗を流れるように構成し、且つ、Ｒ７＊（Ｉｘ−Ｉｙ）＋Ｖoff＝０を満足するように、前記Ｉｘ、Ｉｙを制御することにより、前記入力電圧（Ｖds）を増幅して出力電圧を生成する際に生じる、前記増幅手段のオフセット電圧（Ｖoff）による誤差を低減することを特徴とする。
【００２５】
請求項９、請求項１０に記載の差動増幅装置は、請求項７または８において、前記Ｉｘ、Ｉｙを生成する方法は、前記電源端子ｄに定電流源（Ｉａ）の一端を接続し、他端を第３及び第４の半導体素子（Ｔ３、Ｔ４）の第２の主電極（ソース）に接続し、前記第３の半導体素子（Ｔ３）の制御電極（ゲート）を前記接続点ａに接続し、且つ、前記第４の半導体素子（Ｔ４）の制御電極（ゲート）を前記接続点ｂに接続し、第５（Ｔ５）、第６（Ｔ６）、第７（Ｔ７）、第２０（Ｔ２０）、及び第１０（Ｔ１０）、第８（Ｔ８）、第９（Ｔ９）、第２１（Ｔ２１）の各半導体素子の第２の主電極（ソース）を接地し、前記第５の半導体素子の第１の主電極（ドレイン）と制御電極（ゲート）を接続し、且つ、この接続点に前記第６、第７、第２０の半導体素子の制御電極（ゲート）を接続し、前記第５の半導体素子の第１の主電極（ドレイン）を前記第３及び第８の半導体素子の第１の主電極（ドレイン）に接続し、前記第６の半導体素子の第１の主電極（ドレイン）を前記増幅手段の正転入力端子ａ１に接続し、前記第２０の半導体素子のチャンネル幅、及びチャンネル長を前記第６の半導体素子と同一に設定し、且つ第２０の半導体素子の第１の主電極（ドレイン）を前記接続点ｂに接続し、一方、前記第１０の半導体素子の第１の主電極（ドレイン）と制御電極（ゲート）を接続し、且つ、この接続点に前記第８、第９、第２１の半導体素子の制御電極（ゲート）を接続し、前記第１０の半導体素子の第１の主電極（ドレイン）を前記第４及び第７の半導体素子の第１の主電極（ドレイン）に接続し、前記第９の半導体素子の第１の主電極（ドレイン）を前記増幅手段の反転入力端子ｂ１に接続し、前記第２１の半導体素子のチャンネル幅、及びチャンネル長を前記第９の半導体素子と同一に設定し、且つ第２１の半導体素子の第１の主電極（ドレイン）を前記接続点ａに接続し、前記第６の半導体素子のドレイン電流をＩｘ、前記第９の半導体素子のドレイン電流をＩｙとすることを特徴とする。
【００２６】
請求項１１に記載の過電流保護装置は、電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、該負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項７または９に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の一端に接続して前記請求項７または９に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、前記電源端子ｄと前記接続点ｙとの間の電圧が、前記電源端子ｄと前記接続点ｘとの間の電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする。
【００２７】
請求項１２に記載の過電流保護装置は、電源（ＶＢ）と負荷（ＲＬ）との間に第１の半導体素子（Ｔ１）を配置し、該第１の半導体の第１の主電極を電源側に接続し、且つ、第２の主電極を負荷側に接続し、該負荷の他端は接地電位レベルに接続し、前記第１の半導体素子の制御電極に制御信号を供給して、前記負荷の駆動、停止を制御する負荷回路に設けられ、前記請求項８または１０に記載の差動増幅装置を用いて、過電流発生時に該負荷回路を保護する過電流保護装置であり、前記第１の半導体素子（Ｔ１）の第１の主電極を前記第３の抵抗（Ｒ３）の一端に接続し、第２の主電極を前記第１の抵抗の他端に接続して前記請求項８または１０に記載の差動増幅装置の入力電圧（Ｖds）として、前記第１の半導体素子の第１の主電極と第２の主電極の間の電圧を入力し、前記第２の抵抗の抵抗値を前記第１の抵抗より大きく設定し、且つ、前記第２の抵抗と第４の抵抗の抵抗値を等しい値に設定し、前記接続点ｙの電圧が、前記接続点ｘの電圧から所定の電圧（Ｖｓ）を差し引いた電圧より小さくなったときに、前記負荷に流れる電流が過電流であると判定し、前記第１の半導体素子を遮断することを特徴とする。
【発明の効果】
【００２８】
本発明に係る差動増幅装置、及び過電流保護装置では、増幅手段（ＡＭＰ１）の正転入力端子ａ１と接続点ａとの間に第７の抵抗（Ｒ７）を設け、且つ、増幅手段（ＡＭＰ１）の反転入力端子ｂ１と接続点ｂとの間に第８の抵抗（Ｒ８）を設ける。そして、第７の抵抗を介して電流Ｉｘをグランドに流し、且つ第８の抵抗を介して電流Ｉｙをグランドに流すことにより、増幅手段（ＡＭＰ１）が有するのオフセット電圧Ｖoffにより発生する電位差を低減させる。これにより、増幅手段が有するオフセット電圧の影響を除去することができ、ひいては過電流検出値のばらつきを抑制することができ、高精度な過電流検出が可能となる。更に、過電流判定値のばらつきが抑制されることにより、負荷回路を構成する電線サイズを低減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下に示すＭＯＳＦＥＴ（電界効果トランジスタ）は、半導体素子の一例であり、ドレインを第１の主電極とし、ソースを第２の主電極とし、ゲートを制御電極とした場合を例に挙げている。
【００３０】
［第１実施形態］
図１は、本発明の第１実施形態に係る差動増幅装置を含む過電流保護装置が搭載された負荷回路の構成を示す回路図である。図２は、理解を促進する際の煩雑さを避けるため、図１からアンプ（ＡＭＰ１）のオフセット電圧Ｖoffを補正する回路を取り去った回路を示している。まず、図２を参照して、全体構成の概略について説明する。
【００３１】
図２に示すように、電源ＶＢ（例えば１２Ｖ直流電源）と、ランプ或いはモータ等の負荷ＲＬとの間には、ＭＯＳＦＥＴ（Ｔ１；第１の半導体素子）が設けられており、ドライバ１１より出力される駆動信号により、ＭＯＳＦＥＴ（Ｔ１）のオン、オフが切り換えられ、負荷ＲＬの駆動、停止が制御される。即ち、ドライバ１１の出力信号がＨレベル（電源ＶＢの電圧より約１０Ｖ高い電圧）となり、このＨレベルの出力信号がＭＯＳＦＥＴ（Ｔ１）のゲートに供給されると、該ＭＯＳＦＥＴ（Ｔ１）がオンとなり、電源ＶＢより出力される電力が負荷ＲＬに供給される。これにより、負荷ＲＬが駆動する。
【００３２】
また、ＭＯＳＦＥＴ（Ｔ１）のドレイン、即ち、点ｄ（電圧Ｖ１）は３系統に分岐しており、このうち、１つ目の分岐線は、抵抗Ｒ３（第３の抵抗；例えば５［ＫΩ］）と、抵抗Ｒ４（第４の抵抗；例えば２５［ＫΩ］）と、抵抗Ｒ５（第５の抵抗；例えば３０［ＫΩ］）の直列接続回路を介して、グランドに接続されている。抵抗Ｒ３とＲ４の接続点をａとする。
【００３３】
２つ目の分岐線は、トランジスタ（Ｔ１１；例えばＭＯＳＦＥＴ）と、抵抗Ｒ１１（例えば２．２７［ＫΩ］）と、抵抗Ｒ１２（例えば８０［ＫΩ］）の直列接続回路を介して、グランドに接続されている。抵抗Ｒ１１とＲ１２との接続点をｅとする。また、３つ目の分岐線は、図２では省略されており、図１を参照して後述する。
【００３４】
図２において、ＭＯＳＦＥＴ（Ｔ１）のソース（電圧Ｖ２）は、抵抗Ｒ１（第１の抵抗；例えば５［ＫΩ］）と、抵抗Ｒ２（第２の抵抗；例えば２５［ＫΩ］）と、トランジスタ（Ｔ２；第２の半導体素子、例えばＭＯＳＦＥＴ）の直列接続回路を介して、グランドに接続されている（接地されている）。
【００３５】
抵抗Ｒ３と抵抗Ｒ４の接続点（点ａ）は、アンプ（ＡＭＰ１；増幅手段）の正転入力端子に接続され、抵抗Ｒ１と抵抗Ｒ２の接続点（点ｂ）は、アンプ（ＡＭＰ１）の反転入力端子に接続されている。アンプ（ＡＭＰ１）の出力端子は、トランジスタ（Ｔ２）の制御端子に接続されている。また、アンプ（ＡＭＰ１）が有するオフセット電圧Ｖoffを、反転入力端子に接続された電圧Ｖoffとして記載している。
【００３６】
また、抵抗Ｒ４と抵抗Ｒ５の接続点（点ｘ）は、アンプ（ＡＭＰ２）の正転入力端子に接続され、抵抗Ｒ１１と抵抗Ｒ１２の接続点（点ｅ）は、アンプ（ＡＭＰ２）の反転入力端子に接続されている。また、該アンプ（ＡＭＰ２）の出力端子は、トランジスタ（Ｔ１１）の制御端子に接続されている。
【００３７】
トランジスタ（Ｔ１１）のソースは、抵抗Ｒ９（例えば１０［ＫΩ］）を介してコンパレータＣＭＰ１の正転入力端子に接続され、抵抗Ｒ２とトランジスタ（Ｔ２）のソースとの接続点（点ｙ）は、抵抗Ｒ１０（例えば１０［ＫΩ］）を介して、コンパレータＣＭＰ１の反転入力端子に接続されている。また、コンパレータＣＭＰ１の出力端子は、ドライバ１１に接続されている。
【００３８】
次に、図１に示す回路図を参照して、アンプ（ＡＭＰ１）のオフセット電圧Ｖoffを補正する回路について説明する。図１に示すように、アンプ（ＡＭＰ１）の正転入力端子と点ａとの間には、抵抗Ｒ７（第７の抵抗；例えば５［ＫΩ］）が設けられ、アンプ（ＡＭＰ１）の反転入力端子に設けられるオフセット電圧Ｖoffと点ｂとの間には、抵抗Ｒ８（第８の抵抗；例えば５［ＫΩ］）が設けられている。そして、アンプ（ＡＭＰ１）の正転入力端子と抵抗Ｒ７との接続点を点ａ１とし、オフセット電圧Ｖoffと抵抗Ｒ８との接続点を点ｂ１とする。
【００３９】
ＭＯＳＦＥＴ（Ｔ１）のドレイン（点ｄ）には、定電流源Ｉａが接続されており、この定電流源Ｉａの出力端子は、２系統に分岐されている。
【００４０】
１つ目の分岐線は、トランジスタ（Ｔ３；第３の半導体素子、例えばＰ型のＭＯＳＦＥＴ）のソースに接続され、該トランジスタ（Ｔ３）のドレインは、トランジスタ（Ｔ５；例えばＭＯＳＦＥＴ）のドレイン及びゲート、及びトランジスタ（Ｔ８；例えばＭＯＳＦＥＴ）のドレインに接続されている。また、トランジスタ（Ｔ３）のゲートは、点ａに接続されている。更に、トランジスタ（Ｔ５）のゲートは、トランジスタ（Ｔ６；例えばＭＯＳＦＥＴ）のゲートに接続され、該トランジスタ（Ｔ６）のドレインは、点ａ１に接続されている。
【００４１】
２つ目の分岐線は、トランジスタ（Ｔ４；第４の半導体素子、例えばＰ型のＭＯＳＦＥＴ）のソースに接続され、該トランジスタ（Ｔ４）のドレインは、トランジスタ（Ｔ１０；例えばＭＯＳＦＥＴ）のドレイン及びゲート、及びトランジスタ（Ｔ７；例えばＭＯＳＦＥＴ）のドレインに接続されている。また、トランジスタ（Ｔ４）のゲートは、点ｂに接続されている。更に、トランジスタ（Ｔ１０）のゲートは、トランジスタ（Ｔ９；例えばＭＯＳＦＥＴ）のゲートに接続され、該トランジスタ（Ｔ９）のドレインは、点ｂ１に接続されている。
【００４２】
更に、トランジスタ（Ｔ６）のゲートとトランジスタ（Ｔ７）のゲートが接続され、トランジスタ（Ｔ９）のゲートとトランジスタ（Ｔ８）のゲートが接続されている。
【００４３】
トランジスタ（Ｔ５〜Ｔ７）、及びトランジスタ（Ｔ８〜Ｔ１０）は、それぞれトランジスタ（Ｔ５）、トランジスタ（Ｔ１０）をレファレンストランジスタとするカレントミラー回路を形成する。
【００４４】
また、各電圧、電流の符号を図１に示すように設定する。即ち、ＭＯＳＦＥＴ（Ｔ１）のドレイン・ソース間電圧を「Ｖds」、ドレイン電流を「ＩＤ」、抵抗Ｒ１に生じる電圧を「Ｖds-C」、ＭＯＳＦＥＴ（Ｔ１）のドレイン（点ｄ）と点ｙとの間の電圧を「Ｖｙ」とする。更に、抵抗Ｒ２に流れる電流をＩ23、トランジスタ（Ｔ９）に流れる電流をＩｙ、抵抗Ｒ１に流れる電流をＩ23＋Ｉｙ、トランジスタ（Ｔ１０）に流れる電流をＩ21、トランジスタ（Ｔ７）に流れる電流をＩ22、トランジスタ（Ｔ４）に流れる電流をＩ２とする。
【００４５】
また、抵抗Ｒ３に生じる電圧をＶａ、抵抗Ｒ３とＲ４に生じる電圧をＶｘ、抵抗Ｒ１１に生じる電圧をＶｓ、抵抗Ｒ４，Ｒ５に流れる電流をＩ13、トランジスタ（Ｔ６）に流れる電流をＩｘ、抵抗Ｒ３に流れる電流をＩ13＋Ｉｘ、トランジスタ（Ｔ５）に流れる電流をＩ11、トランジスタ（Ｔ８）に流れる電流をＩ12、トランジスタ（Ｔ３）に流れる電流をＩ１とする。なお、図１に示す一点鎖線で囲まれる部分は、通常１個のＩＣで構成されることとなる。
【００４６】
次に、図１に示す過電流保護装置の動作について説明する。
【００４７】
ＭＯＳＦＥＴ（Ｔ１）のオン抵抗をＲonとすると、該ＭＯＳＦＥＴ（Ｔ１）のドレイン・ソース間には、電圧降下Ｖds＝Ｒon＊ＩＤが発生する。そして、電圧Ｖdsの大きさが予め設定された判定値を上回ると過電流と判定され、負荷回路を保護するために、ＭＯＳＦＥＴ（Ｔ１）が遮断される。
【００４８】
上記の電圧Ｖdsの大きさを検出し、予め設定した判定値と比較するため、アンプ（ＡＭＰ１）、アンプ（ＡＭＰ２）、コンパレータ（ＣＭＰ１）、トランジスタ（Ｔ２，Ｔ１１）、及び抵抗Ｒ１〜Ｒ５、Ｒ９〜Ｒ１２からなる回路が組み込まれている。
【００４９】
ここで、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４とし、Ｒ２／Ｒ１＝Ｒ４／Ｒ３＝ｐとする。そして、オフセット電圧Ｖoffがゼロであれば（Ｖoff＝０）、点ａ〜点ｂ間の電位差Ｖab＝０［Ｖ］となり、Ｖａ＝Ｖds＋Ｖds-Cとなるので、次の（５）式が得られる。
【００５０】
Ｖｘ＝Ｖａ＊（Ｒ４＋Ｒ３）／Ｒ３＝Ｖａ＊（ｐ＋１）
Ｖｙ＝Ｖds＋Ｖds-C＊（Ｒ２＋Ｒ１）／Ｒ１＝Ｖds＋Ｖds-C＊（ｐ＋１）
∴Ｖｘ−Ｖｙ＝（ｐ＋１）（Ｖａ−Ｖds-C）−Ｖds＝ｐ＊Ｖds    …（５）
他方、オフセット電圧Ｖoffがゼロでない場合（Ｖoff≠０）には、次の（６）式が得られる。
【００５１】
Ｖａ＝Ｖds＋Ｖds-C−Ｖoff
Ｖｘ−Ｖｙ＝（ｐ＋１）＊Ｖａ−（Ｖds＋Ｖds-C＊（ｐ＋１））
＝（ｐ＋１）＊（Ｖds＋Ｖds-C−Ｖoff）−（Ｖds＋Ｖds-C＊（ｐ＋１））
＝ｐ＊（Ｖds−Ｖoff）−Ｖoff      …（６）
ここで、アンプ（ＡＭＰ１）、及び抵抗Ｒ１〜Ｒ４を含む回路は、電圧Ｖds-Cと電圧Ｖａを同一の抵抗比（ｐ）で増幅することになるので、電圧Ｖdsを入力とし、電圧（Ｖｘ−Ｖｙ）を出力とする差動増幅回路（差動増幅装置）となる。
【００５２】
上記の（５）式より、Ｖoff＝０であれば、「Ｖｘ−Ｖｙ」は、ＭＯＳＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsをｐ倍した電圧となっているので、この大きさを求めることにより、ドレイン電流ＩＤが過電流となっているか否かを判定することができる。
【００５３】
しかし、一般的にはＶoff≠０であるから、（６）式に示すように「Ｖｘ−Ｖｙ」には、Ｖoffがｐ倍に増幅されて含まれることになり、これが誤差となる。本発明は、この誤差を補正するために、図１に示す定電流源Ｉａからグランドに繋がる回路を設けている。詳細については、後述する。
【００５４】
次に、点ｘの電圧Ｖｘと点ｙの電圧Ｖｙの差分電圧（Ｖｘ−Ｖｙ）に基づいて、過電流が発生しているか否かを判定する動作について説明する。
【００５５】
この判定処理は、電圧Ｖｘから所定電圧Ｖｓを差し引いた電圧（Ｖｘ−Ｖｓ）を生成し、この電圧（Ｖｘ−Ｖｓ）と電圧Ｖｙとを、コンパレータ（ＣＭＰ１）で比較することにより行う。電圧（Ｖｘ−Ｖｓ）を生成するために、アンプ（ＡＭＰ２）、トランジスタ（Ｔ１１）、抵抗Ｒ１１，Ｒ１２が用いられる。
【００５６】
アンプ（ＡＭＰ２）とトランジスタ（Ｔ１１）でボルテージレギュレータが形成され、点ｘの電圧と、点ｅの電圧が等しくなるように制御され、抵抗Ｒ１１に生じる電圧降下が上記の所定電圧Ｖｓとなる。点ｅとグランドとの間に生じる電圧、即ち、点ｘとグランドとの間に生じる電圧は、電源電圧Ｖ１に比例するので、所定電圧Ｖｓは、電源電圧Ｖ１に比例する。その大きさは、抵抗Ｒ１１と抵抗Ｒ１２の抵抗比で任意に設定することができる。
【００５７】
抵抗Ｒ１１とトランジスタ（Ｔ１１）の接続点がコンパレータ（ＣＭＰ１）の正転入力端子に入力され、点ｙがコンパレータ（ＣＭＰ１）反転入力端子に接続されるので、コンパレータ（ＣＭＰ１）は、電圧（Ｖｘ−Ｖｓ）と電圧Ｖｙを比較することになる。ＭＯＳＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが大きくなると、電圧Ｖｙが減少し、電圧（Ｖｘ−Ｖｓ）を下回るとコンパレータ（ＣＭＰ１）の出力信号が反転し、過電流と判定される。この出力信号は、ドライバ１１に出力され、該ドライバ１１の制御により、ＭＯＳＦＥＴ（Ｔ１）を遮断する。即ち、過電流保護が行われる。
【００５８】
次に、図１に示したアンプ（ＡＭＰ１）のオフセット電圧Ｖoffを補正する動作について説明する。
【００５９】
［記号の説明及び前提条件］
電圧Ｖoffは、アンプ（ＡＭＰ１）が有するオフセット電圧である。電圧Ｖabは、点ａ〜点ｂ間の電位差であり、点ａの電位が点ｂの電位より高いときプラスとする。
【００６０】
係数「ｍ」は、ｍ＝（Ｔ７のＷ）／（Ｔ５のＷ）＝（Ｔ８のＷ）／（Ｔ１０のＷ）であり、カレントミラー比を示す。但し、「Ｗ」は各トランジスタ（ＭＯＳＦＥＴ）のチャンネル幅を示す。トランジスタＴ５〜トランジスタＴ１０のチャンネル長さは同一であるとする。
【００６１】
係数「ｎ」は、ｎ＝（Ｔ６のＷ）／（Ｔ５のＷ）＝（Ｔ９のＷ）／（Ｔ１０のＷ）であり、カレントミラー比を示す。ｐは抵抗増幅率であり、ｐ＝Ｒ２／Ｒ１＝Ｒ４／Ｒ３である。
【００６２】
また、前提条件として、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４、Ｒ７＝Ｒ８とする。また、トランジスタ（Ｔ３）、（Ｔ４）のスレッショルド電圧Ｖthが等しいとする。
【００６３】
最初に、電圧Ｖabと、トランジスタ（Ｔ６）に流れる電流Ｉｘとトランジスタ（Ｔ１０）に流れる電流Ｉｙとの電流差（Ｉｘ−Ｉｙ）の関係を求める。
【００６４】
Ｉ11＝Ｉ１−Ｉ12＝Ｉ１−ｍ＊Ｉ21      …（７）
Ｉ21＝Ｉ２−Ｉ22＝Ｉ２−ｍ＊Ｉ11      …（８）
（７）式右辺の「Ｉ21」に（８）式を代入すると、次のようになる。
【００６５】
Ｉ11＝Ｉ１−ｍ＊Ｉ２＋ｍ２＊Ｉ11
∴Ｉ11＝（Ｉ１−ｍ＊Ｉ２）／（１−ｍ２）
また、（８）式の右辺の「Ｉ11」に（７）式を代入すると、次のようになる。
【００６６】
Ｉ21＝Ｉ２−ｍ＊Ｉ１＋ｍ２＊Ｉ21
∴Ｉ21＝（Ｉ２−ｍ＊Ｉ１）／（１−ｍ２）
従って、「Ｉ11−Ｉ21」は、次のようになる。
【００６７】
Ｉ11−Ｉ21＝（１＋ｍ）＊（Ｉ１−Ｉ２）／（１−ｍ２）
＝（Ｉ１−Ｉ２）／（１−ｍ）
Ｉｘ−Ｉｙ＝ｎ＊Ｉ11−ｎ＊Ｉ21＝ｎ＊（Ｉ11−Ｉ21）
＝ｎ／（１−ｍ）＊（Ｉ１−Ｉ２）
一方、（Ｉ１−Ｉ２）は、−Ｖabに比例するので、比例定数をｋとすると、次の（９）式が得られる。
【００６８】
Ｖab＝−ｋ（Ｉ１−Ｉ２）
＝−ｋ＊（１−ｍ）／ｎ＊（Ｉｘ−Ｉｙ）    …（９）
ここで、オフセット電圧Ｖoff＝０［Ｖ］のとき、Ｖab＝０［Ｖ］になるから、Ｉ１＝Ｉ２となり、Ｉｘ−Ｉｙ＝０となる。従って、電流（Ｉｘ−Ｉｙ）、及びカレントミラー比ｎ、ｍは、回路動作に影響しなくなる。
【００６９】
他方、Ｖoff≠０［Ｖ］の場合には、Ｒ７＝Ｒ８＝Ｒｂとおくと、電圧Ｖabは、次式で示される。
【００７０】
Ｖab＝Ｖoff＋Ｒ７＊Ｉｘ−Ｒ８＊Ｉｙ
＝Ｖoff＋Ｒｂ（Ｉｘ−Ｉｙ）
ここで、上述した（９）式を用いて、電圧Ｖabを消去すると、オフセット電圧Ｖoffは、次の（１０）式で示される。
【００７１】
Ｖoff＝Ｖab−Ｒｂ（Ｉｘ−Ｉｙ）
＝−ｋ＊（１−ｍ）／ｎ＊（Ｉｘ−Ｉｙ）−Ｒｂ（Ｉｘ−Ｉｙ）
＝−｛ｋ＊（１−ｍ）／ｎ＋Ｒｂ  ｝（Ｉｘ−Ｉｙ）    …（１０）
（１０）式より、差電流（Ｉｘ−Ｉｙ）は、オフセット電圧Ｖoffに比例することが分かる。
【００７２】
以上をまとめると、オフセット電圧Ｖoff≠０［Ｖ］であれば、電圧Ｖabが発生する。差電流（Ｉｘ−Ｉｙ）は、この電圧Ｖabを打ち消す電圧降下を抵抗Ｒ７、及び抵抗Ｒ８に発生させる。この電圧Ｖabの打ち消し効果は、ｎ／（１−ｍ）で決まり、調整することができる。打ち消し効果ゼロのとき、Ｖab＝Ｖoffである。
【００７３】
打ち消し効果を大きくすると、同一のオフセット電圧Ｖoffに対して、電圧Ｖabは小さくなる。しかし、電圧Ｖabが小さくなると、差電流（Ｉ１−Ｉ２）が小さくなり、これに伴って差電流（Ｉｘ−Ｉｙ）が小さくなり、従って、Ｖabの打ち消し効果も小さくなるので、Ｖabはゼロにすることはできない。
【００７４】
以下、電圧Ｖoffの補正処理をより具体的に説明する。最初に、Ｖｘ−Ｖｙを求めると、次の（１１）式となる。
【００７５】
Ｖｘ−Ｖｙ＝Ｒ３（Ｉ13＋Ｉｘ）＋Ｒ４＊Ｉ13
−｛Ｖds＋Ｒ１（Ｉ23＋Ｉｙ）＋Ｒ２＊Ｉ23｝      …（１１）
ここで、点ｄ→点ａ→点ａ１→点ｂ１→点ｂ→Ｔ１→点ｄのループからなる配線経路の電圧降下を足し合わせるとゼロになるから、次の（１２）式が得られる。
【００７６】
Ｒ３（Ｉ13＋Ｉｘ）＋Ｒ７＊Ｉｘ＋Ｖoff
−Ｒ８＊Ｉｙ−Ｒ１（Ｉ23＋Ｉｙ）−Ｖds＝０      …（１２）
ここで、Ｒ１＝Ｒ３＝Ｒａ、Ｒ７＝Ｒ８＝Ｒｂ、Ｒ２／ｐ＝Ｒ４／ｐ＝Ｒａとして、上記（１１）式、（１２）式を書き直すと、次の（１３）式、（１４）式が得られる。
【００７７】
Ｖｘ−Ｖｙ＝Ｒａ（Ｉ13＋Ｉｘ）＋ｐ＊Ｒａ＊Ｉ13
−｛Ｖds＋Ｒａ（Ｉ23＋Ｉｙ）＋ｐ＊Ｒａ＊Ｉ23｝
＝ｐ＊Ｒａ（Ｉ13−Ｉ23）＋Ｒａ（Ｉ13−Ｉ23）
＋Ｒａ（Ｉｘ−Ｉｙ）−Ｖds      …（１３）
Ｒａ（Ｉ13＋Ｉｘ）＋Ｒｂ＊Ｉｘ＋Ｖoff
−Ｒｂ＊Ｉｙ−Ｒａ（Ｉ23＋Ｉｙ）−Ｖds＝０  
Ｖds＝Ｒａ（Ｉ13−Ｉ23）＋（Ｒａ＋Ｒｂ）（Ｉｘ−Ｉｙ）＋Ｖoff  …（１４）
上記の（１４）式において、次の（１５）式が成立すれば、下記（１６）式が得られる。
【００７８】
（Ｒａ＋Ｒｂ）（Ｉｘ−Ｉｙ）＋Ｖoff＝０      …（１５）
Ｖds＝Ｒａ（Ｉ13−Ｉ23）      …（１６）
（１５）式の左辺を、上述した（１０）式を用いて変形すると、次式が得られる。
【００７９】
（Ｒａ＋Ｒｂ）（Ｉｘ−Ｉｙ）＋Ｖoff
＝（Ｒａ＋Ｒｂ）（Ｉｘ−Ｉｙ）−｛ｋ＊（１−ｍ）／ｎ＋Ｒｂ｝（Ｉｘ−Ｉｙ）
＝（Ｒａ−ｋ＊（１−ｍ）／ｎ）（Ｉｘ−Ｉｙ）
＝Ｒａ＊（Ｉｘ−Ｉｙ）＋Ｖab
従って、次の（１７）式を成立させれば、差電流（Ｉｘ−Ｉｙ）に関わらず、上述の（１５）式が成立することとなる。
【００８０】
Ｒａ−ｋ＊（１−ｍ）／ｎ＝０        …（１７）
上記の（１７）式は、ｍ、ｎの値を調整することにより実現することができる。このとき、Ｒａ＊（Ｉｘ−Ｉｙ）＋Ｖab＝０となる。
【００８１】
ここで、（１５）式、（１６）式を上述した（１３）式に代入すると、次の（１８）式が得られる。
【００８２】
Ｖｘ−Ｖｙ＝ｐ＊Ｖds−Ｒａ／（Ｒａ＋Ｒｂ）＊Ｖoff      …（１８）
以上より、上述した前提条件に加えて、（１５）式、または（１７）式が成立するようにｍ、ｎの値を調整すると、（Ｖｘ−Ｖｙ）は電圧Ｖdsをｐ倍に増幅した電圧と、Ｒａ／（Ｒａ＋Ｒｂ）＊Ｖoffとの差分として示されることになる。
【００８３】
この場合、（１８）式の右辺第２項の「Ｒａ／（Ｒａ＋Ｒｂ）＊Ｖoff」はｐ倍に増幅されないので、増幅後の電圧Ｖdsに対するオフセット電圧Ｖoffの比は、Ｒａ／（Ｒａ＋Ｒｂ）／ｐに低減されることとなる。
【００８４】
一例として、ｐ＝１０とし、Ｒａ＝Ｒｂとすれば、増幅後のＶdsに対して、Ｖoffは１／２０になり、実質的にはＶds検出におけるばらつき要因ではなくなる。即ち、アンプ（ＡＭＰ１）のオフセット電圧Ｖoffが補正されることを示す。
【００８５】
ここで、上述したように、Ｒａ＝Ｒ１＝Ｒ３であるから、Ｒａ＊（Ｉｘ−Ｉｙ）＋Ｖab＝（Ｒ３＊Ｉｘ−Ｒ１＊Ｉｙ）＋Ｖab＝０と表現することができる。
【００８６】
これは電流Ｉｘと電流Ｉｙがそれぞれ抵抗Ｒ３、及び抵抗Ｒ１に流れて発生させる電圧降下の差が、点ａ〜点ｂ間に生じる電位差Ｖabに等しくなる条件であると解釈できる。即ち、第１実施形態では、Ｖab≠０での状態で、オフセット電圧Ｖoffの補正を行っていることを示す。
【００８７】
このようにして、第１実施形態に係る過電流保護装置では、カレントミラー比ｍ、ｎの値を適宜調整することにより、オフセット電圧の影響を補正することができる。従って、アンプ（ＡＭＰ１）に存在するオフセット電圧Ｖoffの影響を回避し、負荷ＲＬに流れる過電流判定を高精度に行うことができる。その結果、過電流が発生した際には、迅速且つ確実にＭＯＳＦＥＴ（Ｔ１）を遮断して、負荷回路を保護することができる。
【００８８】
なお、上記の説明では、ＰＭＯＳである各トランジスタ（Ｔ３），（Ｔ４）のスレッショルド電圧Ｖthが等しいことを前提としたが、この前提条件が成立しなくても、本発明の効果は発揮される。即ち、各トランジスタ（Ｔ３），（Ｔ４）のスレッショルド電圧Ｖthが相違すると、電圧Ｖabが異なることになるが、電圧Ｖabに対して補正が働くので、スレッショルド電圧Ｖthが等しくないときでも、電圧Ｖabに対しても補正が働く。但し、（Ｒ３＊Ｉｘ−Ｒ１＊Ｉｙ）＋Ｖab＝０が成立しなくなるので、Ｖthが等しくないときは補正効果が低下する。
【００８９】
次に、上述した第１実施形態の、変形例について説明する。図３は、第１実施形態の変形例に係る差動増幅装置を含む過電流保護装置の構成を示す回路図である。
【００９０】
図３に示す変形例では、図１に示した回路に対して、抵抗Ｒ２の取り付け位置、及び抵抗Ｒ４の取り付け位置を変更している。即ち、図１に示した回路では、抵抗Ｒ２を点ｂに接続したが、図３に示す変形例では、グランドに接続している。これに伴い、トランジスタ（Ｔ２）をＰ型ＭＯＳＦＥＴからＮ型ＭＯＳＦＥＴに変更し、トランジスタ（Ｔ２）のソースを抵抗Ｒ２に接続し、この接続点を点ｙとし、トランジスタ（Ｔ２）のドレインを点ｂに接続している。また、点ｙの電圧をＶｙとする。
【００９１】
また、図３に示す変形例では、図１に示した第１実施形態に対して、抵抗Ｒ４と抵抗Ｒ５の取り付け位置を入れ替えている。よって、抵抗Ｒ４と抵抗Ｒ５の接続点である点ｘの電圧をＶｘとすると（Ｖｘ−Ｖｙ）＝ｍ＊Ｖdsとなる。従って、電圧Ｖｙが電圧Ｖｘよりも所定電圧Ｖｓを超えて低下したとき、過電流と判定する。判定電圧は電圧Ｖｘを基準として生成し、電圧Ｖｘを抵抗Ｒ１１と抵抗Ｒ１２で分圧した電圧、即ち、抵抗Ｒ１１と抵抗Ｒ１２の接続点である点ｅと点ｘとの間の電位差が、所定電圧Ｖｓとなる。そして、点ｅを、コンパレータ（ＣＭＰ１）の正転入力端子に入力し、電圧Ｖｙを反転入力端子に入力することにより過電流を判定することができる。
【００９２】
それ以外の動作については、上述した第１実施形態と同様であるので、詳しい説明を省略する。
【００９３】
［第２実施形態］
次に、本発明の第２実施形態について説明する。上述した第１実施形態では、Ｉｘ≠Ｉｙとなる電流Ｉｘ、電流Ｉｙがそれぞれ抵抗Ｒ３、抵抗Ｒ１に流れ、オフセット電圧Ｖoffの補正の一端を担っている。また、そのためにＶab≠０となっている。これに対して、第２実施形態では、Ｖab≒０として、オフセット電圧Ｖoffを補正する。
【００９４】
図４は、第２の実施形態に係る差動増幅器を含む過電流保護装置の構成を示す回路図でる。図４に示す回路は、前述したは図１に示した回路に対し、トランジスタ（Ｔ２０；例えばＮ型ＭＯＳＦＥＴ）、及び、トランジスタ（Ｔ２１；例えばＮ型ＭＯＳＦＥＴ）を追加し、更に、上述したカレントミラー比ｍ、ｎの値を変更したものである。それ以外の構成については、図１に示した回路と同様である。
【００９５】
図４において、トランジスタ（Ｔ２０）のドレインは点ｂに接続され、トランジスタ（Ｔ２１）のドレインは点ａに接続される。また、トランジスタ（Ｔ２０）のゲートはトランジスタ（Ｔ５）のゲートに接続され、ソースはグランドに接続されている。トランジスタ（Ｔ２１）のゲートはトランジスタ（Ｔ１０）のゲートに接続され、ソースはグランドに接続されている。また、各トランジスタ（Ｔ２０），（Ｔ２１）のチャンネル幅はそれぞれ、トランジスタ（Ｔ６），（Ｔ９）と同様である。従って、トランジスタ（Ｔ２０）のドレイン電流をＩｘｘとし、トランジスタ（Ｔ２１）のドレイン電流をＩｙｙとすると、Ｉｘｘ＝Ｉｘ、Ｉｙｙ＝Ｉｙとなる。その結果、補正回路が抵抗Ｒ３、及び抵抗Ｒ１に流す電流は（Ｉｘ＋Ｉｙ）となり、両者は等しくなる。更にカレントミラー比ｍ、ｎを十分に大きくして、（Ｉ１−Ｉ２）に対する（Ｉｘ−Ｉｙ）の増幅比を大きく設定して、Ｖab≒０にする。
【００９６】
ここで、第１実施形態では（Ｉｘ−Ｉｙ）を大きくしてＶab≒０とすると、（Ｉｘ−Ｉｙ）がゼロにならないため、抵抗Ｒ３、抵抗Ｒ１にそれぞれ電流Ｉｘ，Ｉｙが流れて、電圧降下差（Ｒ３＊Ｉｘ−Ｒ１＊Ｉｙ）を発生させ、オフセット電圧Ｖoffに対して過補正となる場合がある。これに対して、第２実施形態は、この過補正を除去する方式と解釈することができる。
【００９７】
このようにして、第２実施形態に係る差動増幅装置及び過電流保護装置では、上述した第１実施形態と同様に、カレントミラー比ｍ、ｎの値を適宜調整することにより、オフセット電圧の影響を補正することができる。この際、オフセット電圧Ｖoffに対して過補正となることを防止して、アンプ（ＡＭＰ１）に存在するオフセット電圧Ｖoffの影響を回避することができる。その結果、負荷ＲＬに流れる過電流判定を高精度に行うことができ、過電流が発生した際には、迅速且つ確実にＭＯＳＦＥＴ（Ｔ１）を遮断して、負荷回路を保護することができる。
【００９８】
次に、上述した第２実施形態の、変形例について説明する。図５は、第２実施形態の変形例に係る差動増幅装置を含む過電流保護装置の構成を示す回路図である。
【００９９】
図５に示す変形例では、図４に示した回路に対して、抵抗Ｒ２の取り付け位置、及び抵抗Ｒ４の取り付け位置を変更している。即ち、図４に示した回路では、抵抗Ｒ２を点ｂに接続したが、図５に示す変形例では、グランドに接続している。これに伴い、トランジスタ（Ｔ２）をＰ型ＭＯＳＦＥＴからＮ型ＭＯＳＦＥＴに変更し、トランジスタ（Ｔ２）のソースを抵抗Ｒ２に接続し、この接続点を点ｙとし、トランジスタ（Ｔ２）のドレインを点ｂに接続している。また、点ｙの電圧をＶｙとする。
【０１００】
また、図５に示す変形例では、図４に示した第２実施形態に対して、抵抗Ｒ４と抵抗Ｒ５の取り付け位置を入れ替えている。よって、抵抗Ｒ４と抵抗Ｒ５の接続点である点ｘの電圧をＶｘとすると（Ｖｘ−Ｖｙ）＝ｍ＊Ｖdsとなる。従って、電圧Ｖｙが電圧Ｖｘよりも所定電圧Ｖｓを超えて低下したとき、過電流と判定する。判定電圧は電圧Ｖｘを基準として生成し、電圧Ｖｘを抵抗Ｒ１１と抵抗Ｒ１２で分圧した電圧、即ち、抵抗Ｒ１１と抵抗Ｒ１２の接続点である点ｅと点ｘとの間の電位差が、所定電圧Ｖｓとなる。そして、点ｅを、コンパレータ（ＣＭＰ１）の正転入力端子に入力し、電圧Ｖｙを反転入力端子に入力することにより過電流を判定することができる。
【０１０１】
それ以外の動作については、上述した第２実施形態と同様であるので、詳しい説明を省略する。
【０１０２】
以上、本発明の差動増幅装置及び過電流保護装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
【産業上の利用可能性】
【０１０３】
負荷回路に過電流が発生した際に、迅速且つ高精度に回路を遮断して回路を保護する上で極めて有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態に係る差動増幅装置を含む過電流保護装置の構成を示す回路図である。
【図２】図１に示した過電流保護装置から、オフセット電圧を補正する回路を取り除いた回路図である。
【図３】本発明の第１実施形態に係る差動増幅装置を含む過電流保護装置の変形例の構成を示す回路図である。
【図４】本発明の第２実施形態に係る差動増幅装置を含む過電流保護装置の構成を示す回路図である。
【図５】本発明の第２実施形態に係る差動増幅装置を含む過電流保護装置の変形例の構成を示す回路図である。
【図６】従来における過電流保護装置の構成を示す回路図である。
【符号の説明】
【０１０５】
１１  ドライバ
ＶＢ  電源
ＲＬ  負荷
Ｔ１  ＭＯＳＦＥＴ（第１の半導体素子）
Ｔ２  トランジスタ（第２の半導体素子）
Ｔ３  トランジスタ（第３の半導体素子）
Ｔ４  トランジスタ（第４の半導体素子）
Ｔ５〜Ｔ１１，Ｔ２０，Ｔ２１  トランジスタ
ＡＭＰ１  アンプ（増幅手段）
ＡＭＰ２  アンプ
ＣＭＰ１  コンパレータ
Ｉａ  定電流源
【図１】
2009100281.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009100281.tif 000008