(57)【要約】【課題】セルを３次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供する。【解決手段】半導体メモリ１において、シリコン基板１１上に複数枚のゲート電極膜２１を設ける。ゲート電極膜２１は、シリコン基板１１の上面に対して平行な一方向（Ｘ方向）に沿って配列する。各ゲート電極膜２１の形状は格子状の板状であり、Ｘ方向から見て複数の貫通孔２２がマトリクス状に形成されている。また、複数枚のゲート電極膜２１の貫通孔２２を貫通してＸ方向に延びるように、複数本のシリコンビーム２３を設ける。更に、ゲート電極膜２１とシリコンビーム２３との間に、電荷蓄積層を含むＯＮＯ膜２４を設ける。【選択図】図１
2009238874.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、前記基板の上面に対して平行な一方向に沿って配列され、前記一方向から見て複数の貫通孔が形成された複数枚のゲート電極膜と、
前記複数枚のゲート電極膜の前記貫通孔を貫通して前記一方向に延びる複数本の半導体ビームと、
前記ゲート電極膜と前記半導体ビームとの間に設けられた電荷蓄積層と、
を備えたことを特徴とする半導体メモリ。
【請求項２】
基板上に、それぞれ複数の絶縁膜及び半導体膜を交互に積層して積層体を形成する工程と、
前記積層体を前記基板の上面に対して平行な第１方向に分断することにより、分断された前記半導体膜からなり、前記基板の上面に対して平行で且つ前記第１方向に対して直交する第２方向に延びる複数本の半導体ビームを形成する工程と、
前記分断された積層体間に、前記第２方向に沿って断続的に絶縁体を設ける工程と、
前記分断された積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記絶縁膜における前記隙間に挟まれた部分を除去する工程と、
前記半導体ビームの露出面上に電荷蓄積層を形成する工程と、
前記絶縁膜の残留部分、前記絶縁体及び前記半導体ビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、
を備えたことを特徴とする半導体メモリの製造方法。
【請求項３】
前記半導体膜をシリコンにより形成することを特徴とする請求項２記載の半導体メモリの製造方法。
【請求項４】
基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて積層体を形成する工程と、
前記積層体を前記基板の上面に対して平行な第１方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第１方向に対して直交する第２方向に延びる複数本のシリコンビームを形成する工程と、
前記シリコンゲルマニウム膜を除去して前記シリコンビームを露出させる工程と、
前記シリコンビーム間に絶縁体を埋め込む工程と、
前記絶縁体における前記第１方向に配列されたシリコンビーム間の部分に、前記第２方向に沿って配列された複数のトレンチを形成する工程と、
前記トレンチを介してエッチングを行うことにより、前記絶縁体における上下に配列された前記シリコンビームに挟まれた部分であって、前記トレンチに挟まれた部分を除去する工程と、
前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、
前記絶縁体の残留部分及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、
を備えたことを特徴とする半導体メモリの製造方法。
【請求項５】
基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて第１積層体を形成する工程と、
前記シリコンゲルマニウム膜を除去する工程と、
前記シリコン膜を熱酸化させて、前記シリコン膜間にシリコン熱酸化膜を形成することにより、前記シリコン膜及び前記シリコン熱酸化膜が交互に積層された第２積層体を形成する工程と、
前記第２積層体を前記基板の上面に対して平行な第１方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第１方向に対して直交する第２方向に延びる複数本のシリコンビームを形成する工程と、
前記分断された第２積層体間に、前記第２方向に沿って断続的に絶縁体を設ける工程と、
前記分断された第２積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記シリコン熱酸化膜における前記隙間に挟まれた部分を除去する工程と、
前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、
前記シリコン熱酸化膜の残留部分、前記絶縁体及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、
を備えたことを特徴とする半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ及びその製造方法に関し、特に、メモリセルが３次元的に配列された半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によって更に市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たなる市場を発掘するという好循環を実現している。
【０００３】
特にＮＡＮＤフラッシュメモリは、複数のアクティブエリア（以下、「ＡＡ」ともいう）がゲートコンダクタ（以下、「ＧＣ」ともいう）を共有することで、最小加工寸法をＦとするときセル面積が４Ｆ２となる実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。ＮＡＮＤフラッシュメモリは、このような微細化に伴うビットあたりの価格低減により、上記ＵＳＢメモリ、シリコンオーディオ等のストレージ用途に広く用いられるようになってきており、今後はＨＤＤ（Hard Disk Drive：ハードディスクドライブ）等のメインメモリに対する置き換えが進むと予測されている。そのため、近年ＮＡＮＤフラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも７０ｎｍ以下に達している。微細化に伴い技術的難度も急激に高まってきてはいるものの、今後も１．５年ごとにセル面積が約１／２になる急激な微細化の進展が要求されている。
【０００４】
しかし、今後もフラッシュメモリの微細化を進めていくためには、多くの課題がある。以下に課題を列挙する。
（１）急激な微細化に、リソグラフィ技術の開発が追随できない。現状、既にリソグラフィ装置の発売即量産開始という状況になっており、今後リソグラフィ技術は現状維持のままで集積度を上げていくことが求められている、
（２）微細化に伴い、素子の寸法が小さくなるために、ショートチャネル効果やナローチャネル効果が急激に顕著になり、不揮発性メモリの信頼性確保、高速動作が世代毎に困難になってきている。
（３）微細化に伴い、素子の寸法が小さくなるため、今後原子数の統計的ばらつき等が素子特性、あるいは素子特性のばらつきを悪化させることが予測される。
上記（１）〜（３）の課題により、単純な水平面内での微細化による高集積度化のみに頼っては、今後継続的に集積度を向上させていくことは困難になる可能性が高い。
【０００５】
そのため、リソグラフィ技術の微細化に全面的に頼らなくても、メモリ素子の高集積化を実現できる半導体メモリの構造として、積層型メモリが検討されている（例えば、特許文献１参照。）。特許文献１には、複数のメモリ層を順次積み上げていく方法が開示されている。しかし、この技術においては、メモリ層を一層毎の積み上げ方式で形成していくために、メモリ層の層数を増やしていくと、それに伴って製造工程数も増加し、製造コストも増加するため、ビット当たりの製造コストがあまり低減しないという問題がある。
【０００６】
このような課題を克服するために、ＢｉＣＳ（Bit Cost Scalable Memory）と命名された新たな積層型フラッシュメモリが提案されている（特許文献２及び非特許文献１参照。）。これは、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通孔を形成し、この貫通孔の側面上に電荷を保持する電荷蓄積層を形成し、貫通孔の内部に柱状電極を埋め込むというものである。これにより、各柱状電極と電極膜との交差部分に、メモリセルが３次元的に配列される。そして、最上層の電極膜上に一方向に延びる複数本の選択ゲート線を設け、その上方に他方向に延びる複数本のビット線を設けて柱状電極の上端部に接続することにより、任意の柱状電極が選択可能となる。一方、各電極膜を相互に異なるワード配線に接続することにより、任意の電極膜が選択可能となる。この結果、任意のメモリセルを選択して、データの書き込み、読み出しを行うことができる。
【０００７】
このＢｉＣＳの技術によれば、上述の特許文献１に記載された積層型メモリと比べて、ＡＡやＧＣのような微細なリソグラフィ工程が積層数によらず一工程ずつしか存在しないため、積層数を増やすほどビットあたりの製造コストが低下する（Bit Cost Scalable）というメリットがある。また、ＢｉＣＳのセルトランジスタは、ピラー状のシリコンチャネルをゲート電極が完全に取り巻くＳＧＴ（Surrounding Gate Transistor：サラウンディングゲートトランジスタ）となっている。ＳＧＴはチャネルに対する支配力が強く、短チャネル効果を抑制することができ、多値化が容易であるという特徴がある。
【０００８】
しかしながら、ＢｉＣＳにおいては、アレイ状に配列された任意のピラー状のチャネルシリコンを選択するために、選択ゲートを平面内で縞状に配設する必要があるなど、平面構造がやや複雑となる。このため、従来の平面型ＮＡＮＤフラッシュメモリと比較してセルあたりの面積が大きくなってしまい、積層数の割にはビットあたりのコストが低減しないという課題がある。
【０００９】
【特許文献１】特開平０７−２３５６４９号公報
【特許文献２】特開２００７−２６６１４３号公報
【非特許文献１】H.Tanaka,M.Kido,et.al. "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory" 2007 Symposium on VLSI Technology Digest of Technical Papers, p.14-15
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、セルを３次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、基板と、前記基板上に設けられ、前記基板の上面に対して平行な一方向に沿って配列され、前記一方向から見て複数の貫通孔が形成された複数枚のゲート電極膜と、前記複数枚のゲート電極膜の前記貫通孔を貫通して前記一方向に延びる複数本の半導体ビームと、前記ゲート電極膜と前記半導体ビームとの間に設けられた電荷蓄積層と、を備えたことを特徴とする半導体メモリが提供される。
【００１２】
本発明の他の一態様によれば、基板上に、それぞれ複数の絶縁膜及び半導体膜を交互に積層して積層体を形成する工程と、前記積層体を前記基板の上面に対して平行な第１方向に分断することにより、分断された前記半導体膜からなり、前記基板の上面に対して平行で且つ前記第１方向に対して直交する第２方向に延びる複数本の半導体ビームを形成する工程と、前記分断された積層体間に、前記第２方向に沿って断続的に絶縁体を設ける工程と、前記分断された積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記絶縁膜における前記隙間に挟まれた部分を除去する工程と、前記半導体ビームの露出面上に電荷蓄積層を形成する工程と、前記絶縁膜の残留部分、前記絶縁体及び前記半導体ビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、を備えたことを特徴とする半導体メモリの製造方法が提供される。
【００１３】
本発明の更に他の一態様によれば、基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて積層体を形成する工程と、前記積層体を前記基板の上面に対して平行な第１方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第１方向に対して直交する第２方向に延びる複数本のシリコンビームを形成する工程と、前記シリコンゲルマニウム膜を除去して前記シリコンビームを露出させる工程と、前記シリコンビーム間に絶縁体を埋め込む工程と、前記絶縁体における前記第１方向に配列されたシリコンビーム間の部分に、前記第２方向に沿って配列された複数のトレンチを形成する工程と、前記トレンチを介してエッチングを行うことにより、前記絶縁体における上下に配列された前記シリコンビームに挟まれた部分であって、前記トレンチに挟まれた部分を除去する工程と、前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、前記絶縁体の残留部分及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、を備えたことを特徴とする半導体メモリの製造方法が提供される。
【００１４】
本発明の更に他の一態様によれば、基板上に、それぞれ複数のシリコンゲルマニウム膜及びシリコン膜を交互にエピタキシャル成長させて第１積層体を形成する工程と、前記シリコンゲルマニウム膜を除去する工程と、前記シリコン膜を熱酸化させて、前記シリコン膜間にシリコン熱酸化膜を形成することにより、前記シリコン膜及び前記シリコン熱酸化膜が交互に積層された第２積層体を形成する工程と、前記第２積層体を前記基板の上面に対して平行な第１方向に分断することにより、分断された前記シリコン膜からなり、前記基板の上面に対して平行で且つ前記第１方向に対して直交する第２方向に延びる複数本のシリコンビームを形成する工程と、前記分断された第２積層体間に、前記第２方向に沿って断続的に絶縁体を設ける工程と、前記分断された第２積層体及び前記絶縁体に囲まれた隙間を介してエッチングを行うことにより、前記シリコン熱酸化膜における前記隙間に挟まれた部分を除去する工程と、前記シリコンビームの露出面上に電荷蓄積層を形成する工程と、前記シリコン熱酸化膜の残留部分、前記絶縁体及び前記シリコンビームの相互間の空間に導電材料を埋め込み、ゲート電極膜を形成する工程と、を備えたことを特徴とする半導体メモリの製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、セルを３次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態は半導体メモリの実施形態であり、特に、不揮発性半導体メモリの実施形態である。
【００１７】
図１は、本実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に平行な断面図であり、
図２は、本実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に垂直な断面図であり、
図３は、本実施形態に係る半導体メモリのメモリ領域の内部を例示する断面斜視図であり、
図４は、本実施形態に係る半導体メモリのメモリ領域におけるゲート電極膜及びシリコンビームを例示する斜視図であり、
図５は、本実施形態における構造体２５の基本単位を例示する断面図であり、
図６は、本実施形態に係る半導体メモリのメモリ領域の一端部を例示する斜視図である。
なお、図を見易くするために、図４においては、ゲート電極膜及び１本のシリコンビーム以外の構成要素は図示を省略している。また、図６においては、層間絶縁膜は図示を省略している。
【００１８】
図１及び図２に示すように、本実施形態に係る半導体メモリ１においては、シリコン基板１１が設けられており、シリコン基板１１上には、多層配線層１２が設けられている。また、半導体メモリ１においては、データを記憶する複数のメモリセルが設けられたメモリ領域Ｒｍと、メモリ領域Ｒｍを駆動する駆動回路が設けられた周辺回路領域Ｒｃとが設定されている。
【００１９】
周辺回路領域Ｒｃにおいては、メモリ領域Ｒｍを駆動する駆動回路の一部として、例えば、トランジスタ１３が設けられている。シリコン基板１１におけるトランジスタ１３の周囲には、トランジスタ１３を周囲から分離するＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）１４が設けられている。トランジスタ１３は、シリコン基板１１の上層部分に形成されたソース・ドレイン領域（図示せず）、その上面に形成されたゲート酸化膜１５、その上方に設けられたゲート電極１６により形成されている。また、周辺回路領域Ｒｃにおける多層配線層１２内には、トランジスタ１３のゲート電極１６等に接続されたコンタクトプラグ１７、配線１８、上下方向に配列された配線１８同士を接続するビアプラグ１９が設けられており、これらは層間絶縁膜２０内に埋め込まれている。
【００２０】
本実施形態においては、説明の便宜上、ＸＹＺ直交座標系を使用する。シリコン基板１１の上面に対して垂直な方向、すなわち、上下方向をＺ方向とし、シリコン基板１１の上面に平行な水平方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。後述する他の実施形態においても同様である。
【００２１】
図１乃至図５に示すように、メモリ領域Ｒｍにおいては、多層配線層１２の最下層に、複数枚のゲート電極膜２１が設けられている。図３及び図４に示すように、各ゲート電極膜２１の形状は、ＹＺ平面に拡がる板状であり、Ｘ方向から見て、複数の貫通孔２２がマトリクス状に配列された格子状の形状である。また、複数枚のゲート電極膜２１は、Ｘ方向に沿って相互に離隔して等間隔に配列されており、Ｘ方向から見て、各ゲート電極膜２１に形成された貫通孔２２の位置は、相互に一致している。ゲート電極膜２１は、例えば多結晶シリコン又は金属若しくは合金により形成されている。ゲート電極膜２１間には、シリコン酸化膜３１が設けられている。
【００２２】
そして、ゲート電極膜２１の貫通孔２２を挿通するように、Ｘ方向に延びる梁状のシリコンビーム２３が設けられている。シリコンビーム２３は、例えば多結晶シリコンにより形成されている。各ゲート電極膜２１においては、１つの貫通孔２２を１本のシリコンビーム２３が挿通している。従って、シリコンビーム２３の本数は各ゲート電極膜２１に形成された貫通孔２２の数と同じであり、複数本のシリコンビーム２３は、ＹＺ平面においてマトリクス状に配列されている。また、各シリコンビーム２３は、全てのゲート電極膜２１の貫通孔２２を挿通している。なお、本実施形態においては、Ｚ方向におけるシリコンビーム２３の配列数は４である例を示している。但し、本発明はこれに限定されない。
【００２３】
また、図５に示すように、ゲート電極膜２１とシリコンビーム２３との間には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４は、シリコンビーム２３側から順に、シリコン酸化層２４ａ、シリコン窒化層２４ｂ及びシリコン酸化層２４ｃが積層された膜である。なお、ＯＮＯ膜２４は、シリコン酸化膜３１とゲート電極膜２１との間にも設けられている。
【００２４】
そして、シリコンビーム２３における貫通孔２２の内部に位置する部分はアクティブエリア（ＡＡ）となり、ゲート電極膜２１はゲートコンダクタ（ＧＣ）となり、ＯＮＯ膜２４のシリコン窒化層２４ｂは電荷蓄積層となる。これにより、ゲート電極膜２１とシリコンビーム２３との各交差部分にＳＧＴ（Surrounding Gate Transistor：サラウンディングゲートトランジスタ）が形成され、このＳＧＴがメモリセルとして機能する。この結果、構造体２５においては、複数のメモリセルがＸ方向、Ｙ方向、Ｚ方向に沿って３次元マトリクス状に配列される。
【００２５】
また、図１及び図２に示すように、複数枚のゲート電極膜２１、複数本のシリコンビーム２３及びＯＮＯ膜２４からなる構造体２５は、半導体メモリ１における閉じられた空間内に配置されている。具体的には、構造体２５は、メモリ領域Ｒｍにおける多層配線層１２の最下層の下部に配置されている。多層配線層１２の最下層における構造体２５の上方には、シリコン窒化膜２６が設けられている。
【００２６】
なお、図５には、各部の寸法の一例を示している。ゲート電極膜２１の開口部２２間の部分におけるＸ方向の長さは２９ｎｍであり、Ｙ方向の長さは２５ｎｍであり、ＯＮＯ膜２４の厚さは１０ｎｍであり、シリコン酸化膜３１の幅、すなわち、Ｘ方向の長さは１１ｎｍであり、シリコンビーム２３の幅、すなわち、Ｙ方向の長さは１５ｎｍである。このため、構造体２５を構成する基本単位のＸ方向及びＹ方向における長さは、いずれも６０ｎｍである。
【００２７】
一方、図６に示すように、構造体２５のＸ方向の一端部においては、ゲート電極膜２１及びＯＮＯ膜２４は設けられておらず、シリコンビーム２３はシリコン酸化膜３１に埋込まれている。そして、構造体２５は階段状に加工されており、その段数は、Ｚ方向におけるシリコンビーム２３の配列数、すなわちフロア数と同数である。各段においては、各シリコンビーム２３の端部の少なくとも上面、例えば、上面及び両側面が、シリコン酸化膜３１の外部に位置している。また、シリコンビーム２３のＸ方向の端縁の位置は、構造体２５の段差部分と一致している。これにより、Ｚ座標が相互に等しい複数本のシリコンビーム２３、すなわち、同じフロアに設けられた複数本のシリコンビーム２３の終端のＸ座標は、相互に等しくなっている。
【００２８】
階段状に加工された構造体２５の各段の上方には、Ｙ方向に延びるゲート電極材３３が設けられている。従って、ゲート電極材３３の本数は、構造体２５の段数、すなわち、Ｚ方向におけるシリコンビーム２３の配列数と同数である。各ゲート電極材３３は、各フロアに設けられた複数本のシリコンビーム２３の端部、すなわち、シリコン酸化膜３１の外部に位置している部分の直上域を通過している。これらのシリコンビーム２３とゲート電極材３３との間には、ゲート酸化膜（図示せず）が設けられているが、このゲート酸化膜の厚さは、ゲート電極材３３をシリコンビーム２３から絶縁できる程度に厚く、ゲート電極材３３の電位がこれらのシリコンビーム２３の導電状態に対して影響を及ぼすことができる程度に薄い。これにより、シリコンビーム２３とゲート電極材３３との最近接点において、電界効果トランジスタが形成される。
【００２９】
各シリコンビーム２３の端部の直上域には、ビアプラグ３４が設けられており、その直上域には、Ｘ方向に延びるビット配線３５が設けられている。ビット配線３５は多層配線層１２の第２配線層に設けられており、ビアプラグ３４はシリコンビーム２３をビット配線３５に接続している。ビット配線３５は、Ｚ方向に配列されたシリコンビーム２３の列ごとに設けられており、各列に属するシリコンビーム２３、すなわち、Ｙ座標が相互に等しい複数本のシリコンビーム２３に共通接続されている。従って、ビット配線３５の本数はシリコンビーム２３のＹ方向における列数に等しく、ビット配線３５はＹ方向に沿って配列されており、その配列周期はシリコンビーム２３の配列周期と等しい。
【００３０】
ビット配線３５は、構造体２５の直上域からＸ方向に延出しており、延出した部分の直下域には、コンタクトプラグ３６が設けられており、その直下域には、トランジスタ３７が設けられている。これにより、ビット配線３５は、コンタクトプラグ３６を介してトランジスタ３７のソース領域３７ｓに接続されている。なお、図５においては、図示の便宜上、ビアプラグ３４、ビット配線３５及びコンタクトプラグ３６は、１組のみ示している。
【００３１】
トランジスタ３７のソース領域３７ｓ及びドレイン領域３７ｄは、シリコン基板１１の上層部分に形成されており、Ｘ方向に配列されている。ソース領域３７ｓとドレイン領域３７ｄとの間にはチャネル領域３７ｃが形成されており、その直上域にはゲート絶縁膜（図示せず）が設けられており、その直上域にはゲート電極３７ｇ（図１参照）が設けられている。トランジスタ３７はシリコンビーム２３の列数と同じ数だけ設けられており、Ｘ方向とＹ方向の間の方向に沿って斜めに配列されている。Ｙ方向におけるトランジスタ３７の配列周期は、シリコンビーム２３の配列周期と等しい。
【００３２】
次に、本実施形態に係る半導体メモリ１の動作について説明する。
半導体メモリ１において、複数本のゲート電極材３３のうち、１本のゲート電極材３３の電位を、このゲート電極材３３に近在するシリコンビーム２３がオン状態となるような電位とすることにより、１つのフロアに設けられた複数本のシリコンビーム２３を導通させることができる。すなわち、１本のゲート電極材３３を選択することにより、構造体２５から１つのフロアを選択することができ、メモリセルのＺ座標を選択することができる。
【００３３】
また、複数個のトランジスタ３７のうち、１つのトランジスタ３７をオン状態とし、他のトランジスタ３７をオフ状態とすることにより、１本のビット配線３５を選択することができ、Ｚ方向に沿って一列に配列された複数本のシリコンビーム２３を一括して選択することができる。すなわち、１つのトランジスタ３７を選択することにより、メモリセルのＹ座標を選択することができる。
【００３４】
更に、複数枚のゲート電極膜２１のうち、１枚のゲート電極膜２１の電位を他のゲート電極膜２１の電位とは異なる電位とすることにより、各シリコンビーム２３において、このゲート電極膜２１の開口部２２内に位置する部分の状態を、他のゲート電極膜２１の開口部２２内に位置する部分の状態に対して、異ならせることができる。すなわち、１枚のゲート電極膜２１を選択することにより、メモリセルのＸ座標を選択することができる。
【００３５】
このようにして、構造体２５内に３次元マトリクス状に配列された複数のメモリセルから、１つのメモリセルを選択することができる。そして、このメモリセルに設けられたシリコン窒化層２４ｂに電荷を蓄積することにより、データを記憶することができる。また、シリコン窒化層２４ｂから電荷を抜くことにより、データを消去することができる。更に、このメモリセルを構成するＳＧＴのしきい値はシリコン窒化層２４ｂにおける電荷の有無によって異なるため、このメモリセルが属するシリコンビーム２３におけるこのメモリセル以外の部分を導通させてセンス電流を流すことにより、このメモリセルに電荷が蓄積されているかどうかを検知し、データを読み出すことができる。
【００３６】
次に、本実施形態の効果について説明する。
図５に示すように、半導体メモリ１の構造体２５は、Ｘ方向においては、周囲にＯＮＯ膜２４が形成されたゲート電極膜２１とシリコン酸化膜３１とを交互に配列させた構造となっており、１枚のゲート電極膜２１及び１枚のシリコン酸化膜３１が基本単位となっている。そして、この基本単位ごとにメモリセルが構成されている。後述の第２乃至第４の実施形態において詳細に説明するように、この基本単位は、例えば、シリコン酸化膜３１をエッチング加工することによって作製可能である。ＯＮＯ膜２４は、シリコンビーム２３の表面を熱酸化した後、シリコン窒化層及びシリコン酸化層を堆積させて形成するため、リソグラフィによる加工は不要である。従って、この基本単位は、最小加工寸法をＦとするとき、２Ｆの長さで構成することができる。
【００３７】
一方、構造体２５は、Ｙ方向においては、シリコンビーム２３と、周囲にＯＮＯ膜２４が形成されたゲート電極膜２１における貫通孔２２間の部分とを交互に配列させた構造となっており、１本のシリコンビーム２３及びゲート電極膜２１の１つの部分が基本単位となっている。そして、この基本単位ごとにメモリセルが構成されている。後述の第２乃至第４の実施形態において詳細に説明するように、この基本単位は、例えば、シリコン基板１１上にシリコン膜とシリコン酸化膜とを交互に堆積させて形成した積層体をエッチング加工することによって作製可能である。従って、この基本単位は、最小加工寸法をＦとするとき、２Ｆの長さで構成することができる。
【００３８】
また、図６に示すように、構造体２５のフロアを選択するためのゲート電極材３３は、Ｙ方向に延びる柱状に形成されるため、Ｙ方向における加工精度の制約を受けない。更に、Ｙ方向においてシリコンビーム２３の列を選択するためのトランジスタ３７は、Ｙ方向におけるシリコンビーム２３の配列数と同じ数だけ必要であるが、トランジスタ３７におけるソース・ドレインの配列方向はＸ方向であるため、Ｙ方向においては、トランジスタ３７の配列周期は２Ｆとすることができる。また、トランジスタ３７は、必要に応じてＸ方向にずらして配置することができ、この場合は、Ｙ方向における加工精度の制約を受けない。
【００３９】
従って、構造体２５の基本単位は、Ｘ方向における長さを２Ｆとし、Ｙ方向における長さを２Ｆとして形成することができ、ＸＹ平面における基本単位の面積を４Ｆ２とすることができる。また、基本単位ごとにメモリセルが形成されるため、１つのメモリセル当たりのＸＹ平面における面積（セル面積）は４Ｆ２となる。この結果、本実施形態に係る半導体メモリ１は、ＸＹ平面における平面構造を微細化することができ、従来の平面型のＮＡＮＤ型フラッシュメモリと同程度の集積度を実現することができる。そして、本実施形態に係る半導体メモリ１においては、メモリセルがＺ方向に配列されているため、Ｚ方向における配列数に比例して、メモリセルの集積度を増加させることができる。この結果、平面構造を製造技術の限界を超えて微細化することなく、メモリセルの集積度を向上させることが可能となる。
【００４０】
また、従来の平面型のＮＡＮＤフラッシュメモリにおいては、トランジスタが直列に３２セル又は６４セル接続されたＮＡＮＤチェインが構成されている。そして、先ず１本のＮＡＮＤチェインを選択し、次に、選択されたＮＡＮＤチェインに対して、３２個又は６４個のゲート電極を順次駆動することで、データの書き込み及び読み出しを行っている。そして、平面型ＮＡＮＤフラッシュメモリにおいては、この動作を前提として周辺回路が設計されている。一方、本実施形態に係る半導体メモリにおいても、各シリコンビーム２３に数十個以上のメモリセルを形成することができ、１本のシリコンビーム２３を選択した上で、ゲート電極膜２１を順次駆動してデータの書き込み及び読み出しを行うことができる。すなわち、従来の平面型ＮＡＮＤフラッシュメモリと同様な方法により、データの書き込み及び読み出しを行うことができる。このため、本実施形態に係る半導体メモリにおいては、従来の平面型ＮＡＮＤフラッシュメモリの周辺回路をそのまま使用することができる。
【００４１】
更に、本実施形態に係る半導体メモリ１においては、各メモリセルを構成するトランジスタはＳＧＴ構造となる。このため、ショートチャネル効果に対して強い。また、チャネルに対するゲート電極膜２１の支配力が強いため、２ビット／セル（＝４値）、３ビット／セル（＝８値）のような多値記憶が容易である。更に、ＡＡをゲート電極膜が完全にとりまくことができるため、隣接セルの書き込み消去動作に伴ってセルのしきい値が変動するセル間干渉を抑制することができる。
【００４２】
次に、本実施形態の比較例について説明する。
本比較例は、従来技術の項で説明したＢｉＣＳの一例である。
図７乃至図１１は、本比較例に係る半導体メモリの製造方法を例示する工程断面図であり、
図１２は、本比較例に係る半導体メモリを例示する平面図である。
【００４３】
本比較例に係る半導体メモリは、第１の実施形態に係る半導体メモリと同様に、複数のメモリセルが３次元マトリクス状に配列されている。しかし、本比較例は、第１の実施形態と比較して、ゲート電極膜が拡がる方向及びシリコンビームが延びる方向が異なっている。すなわち、第１の実施形態に係る半導体メモリにおいては、各ゲート電極膜はシリコン基板の上面に対して垂直に拡がっており、シリコンビームはシリコン基板の上面に対して平行に延びている。これに対して、本比較例に係る半導体メモリにおいては、ゲート電極膜はシリコン基板の上面に対して平行に拡がっており、チャネルシリコン（以下、本比較例においては「シリコンピラー」という）がシリコン基板の上面に対して垂直に延びている。
【００４４】
以下、本比較例に係る半導体メモリの製造方法を簡単に説明する。
先ず、図７に示すように、シリコン基板４０６上に、シリコン酸化物からなる絶縁膜４０２及び多結晶シリコンからなるゲート電極膜４０１を交互に積層させ、その上にハードマスク４０５を形成する。
【００４５】
次に、図８に示すように、ハードマスク４０５をパターニングし、複数の開口部４０５ａを、Ｚ方向から見てマトリクス状に形成する。そして、パターニングされたハードマスク４０５をマスクとして、絶縁膜４０２及びゲート電極膜４０１に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施し、絶縁膜４０２とゲート電極膜４０１とからなる積層体に、シリコン基板４０６に到達する貫通孔４１０を形成する。
【００４６】
次に、図９に示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）又はＡＬＤ（Atomic Layer Deposition：原子層蒸着)等の等方性成膜技術を用いて、貫通孔４１０の内面上にＯＮＯ膜４０３を形成する。貫通孔４１０の側面上に形成されたＯＮＯ膜４０３中のシリコン窒化層が電荷蓄積層となる。その後、貫通孔４１０の底面上に設けられたＯＮＯ膜４０３を除去するが、貫通孔４１０の側面上に形成されたＯＮＯ膜４０３が露出した状態でＲＩＥを行うと、電荷蓄積層となるＯＮＯ膜４０３にダメージが生じるため、一旦、全面に貫通孔４１０の内面をシリコン膜４０７で覆い、保護する。
【００４７】
その上で、図１０に示すように、ＲＩＥを行い、貫通孔４１０の底面上に形成されたシリコン膜４０７及びＯＮＯ膜４０３を除去する。
次に、図１１に示すように、貫通孔４１０の内部に多結晶シリコンを埋め込み、シリコン基板４０６に接続されたシリコンプラグ４０４を作製する。シリコンプラグ４０４及びその周囲のシリコン膜４０７により、シリコンピラー４１１が形成される。シリコンピラー４１１は、ＸＹ平面においてマトリクス状に配列される。
【００４８】
その後、図１２に示すように、絶縁膜４０２とゲート電極膜４０１とからなる積層体上に１枚の多結晶シリコン膜を成膜し、これをリソグラフィ技術によって加工することにより、複数本の選択ゲート電極４０９を形成する。各選択ゲート電極４０９の形状は、シリコンピラー４１１の配列方向のうちの一方、例えば、Ｘ方向に延びるストライプ状とする。すなわち、これらの複数本の選択ゲート電極４０９は、相互に同じ高さ位置において、相互に平行に且つ離隔するように設けられる。このとき、選択ゲート電極４０９間には絶縁膜４０８を設け、選択ゲート電極４０９同士を絶縁する。
【００４９】
次に、選択ゲート電極４０９を貫通して貫通孔４１０に連通するような貫通孔を形成し、この貫通孔の内面上にシリコン酸化膜４１２を形成する。次に、貫通孔の底面上に形成されたシリコン酸化膜４１２を除去してシリコンピラー４１１の上端面を露出させた上で、貫通孔内に多結晶シリコンを埋め込む。これにより、新たに埋め込まれた多結晶シリコンがシリコンピラー４１１の一部となる。また、選択ゲート電極４０９の上方には、Ｙ方向の延びる複数本のビット配線（図示せず）を設ける。各ビット配線は、Ｙ方向に沿って一列に配列されたシリコンピラー４１１に接続する。
【００５０】
これにより、選択ゲート電極４０９をゲート電極とし、シリコン酸化膜４１２をゲート絶縁膜とし、シリコンピラー４１１における選択ゲート電極４０９に囲まれている部分をチャネル領域とするＳＧＴが構成される。この結果、任意の選択ゲート電極４０９の電位を制御することにより、Ｘ方向に一列に配列された複数本のシリコンピラー４１１の導電状態をオン状態とオフ状態とに切替えることができる。
【００５１】
図１１及び図１２に示すように、このような半導体メモリにおいては、Ｘ方向においては、絶縁膜４０２とゲート電極膜４０１とからなる積層体に貫通孔４１０を形成すればよいため、最小加工寸法をＦとしたとき、基本単位の寸法は２Ｆとすることができる。なお、Ｘ方向にはビット配線も配列されているが、各ビット配線は各シリコンピラー４１１に接続されていればよく、シリコン酸化膜４１２を囲む必要はないため、ビット配線も２Ｆの周期で形成することができる。
【００５２】
しかしながら、Ｙ方向においては、選択ゲート電極４０９を相互に絶縁する必要があり、各選択ゲート電極４０９には貫通孔を形成する必要があるため、基本単位の長さは３Ｆとなる。すなわち、概略的に言えば、貫通孔の幅はＦとすることができるが、選択ゲート電極４０９内に貫通孔を配置するため、選択ゲート電極４０９の幅は２Ｆ必要であり、選択ゲート電極４０９間を絶縁するために、選択ゲート電極４０９間に絶縁膜４０８を設ける必要があり、その幅は少なくともＦだけ必要である。この結果、ＸＹ平面における基本単位の面積は、２Ｆ×３Ｆ＝６Ｆ２となってしまう。
【００５３】
具体例を挙げれば、ＯＮＯ膜４０３及びシリコン酸化膜４１２の膜厚は１０ｎｍ以上、ＯＮＯ膜４０３を保護するためのシリコン膜４０７の膜厚も１０ｎｍ以上が必要である。また、電流量確保及びシリコン基板４０６に対する合わせの必要性から、シリコンプラグ４０４の幅は１５ｎｍ以上必要である。従って、貫通孔４１０の幅は５５ｎｍ以上となる。また、合わせずれを考慮すると、貫通孔４１０間の距離は１５ｎｍ以上必要であり、Ｚ方向から見た貫通孔４１０と選択ゲート電極４０９の端縁までの距離も１５ｎｍ以上必要である。更に、絶縁破壊を防止するために、絶縁膜４０８の幅は２０ｎｍ以上必要である。このため、積層体の基本単位のサイズは、Ｘ方向の最小長さは７０ｎｍ｛＝１０（ＯＮＯ膜厚）＋１０（シリコン膜厚）＋１５（シリコンピラー径）＋１０（シリコン膜厚）＋１０［ＯＮＯ膜厚］＋１５（貫通孔間の最小距離）｝となり、Ｙ方向の最小長さは１０５ｎｍ｛＝１５＋１０＋１０＋１５＋１０＋１０＋１５＋２０（選択ゲート電極間の最小距離）｝となる。よって、基本単位の面積は、７０×１０５＝７３５０ｎｍ２程度が微細化の限界となる。
【００５４】
このように、ゲート電極膜４０１をシリコン基板４０６の上面に対して平行に形成した半導体メモリにおいては、平面型のＮＡＮＤフラッシュメモリと比較して、基板面における基本単位の面積が大きくなってしまう。このため、ゲート電極膜を積層させることにより集積度を向上させる効果が、基本単位の大面積化によって相殺されてしまい、積層数の割には集積度が向上しない。
【００５５】
これに対して、上述の如く、第１の実施形態に係る半導体メモリ１においては、積層体２５を構成する基本単位のＸ方向及びＹ方向における長さはいずれも２Ｆであり、従って、面積は４Ｆ２である。これは、従来の平面型ＮＡＮＤフラッシュメモリと同じである。これにより、第１の実施形態においては、比較例と比較して、積層数が同じである場合は、実効的なセル面積を少なくとも（２／３）倍に低減することができ、実効的なセル面積を等しくするためには、積層数を少なくとも（２／３）倍に低減することができる。積層構造における歩留まりは、各層の歩留まりの積になるため、第１の実施形態においては、比較例と比較して、高い歩留まりを実現することができる。
【００５６】
また、第１の実施形態においては、比較例と異なり、シリコンビームはＯＮＯ膜形成前に形成されているために、ＯＮＯ膜を保護するためのシリコン膜４０７を設ける必要もない。このため、ＸＹ平面における基本単位をより微細化することができる。
【００５７】
例えば、上述の如く、第１の実施形態においては、基本単位のＸ方向及びＹ方向における長さはいずれも６０ｎｍであり、従って、ＸＹ平面における面積は３６００ｎｍ２である。この面積は、本比較例における基本単位の面積（７３５０ｎｍ２）を基準（１００％）とすると、約５５％である。また、第１の実施形態における積層数を４層とすると、実効的なセル面積は３６００／４＝９００ｎｍ２となるが、比較例においてこれと同等の実効的なセル面積を達成しようとすると、８．１７層、すなわち、倍以上の積層数が必要となる。このため、歩留まりが低くなり、加工の難易度も上昇する。
【００５８】
また、本比較例に係る半導体メモリにおいては、ゲート電極膜４０１と絶縁膜４０２の積層体に貫通孔４１０を形成し、その内部にシリコンピラー４１１を埋設しているため、長さが長いシリコンピラー４１１を作製することが難しく、１本のシリコンピラー４１１に３２個又は６４個のメモリセルを設けることが困難である。このため、本比較例に係る半導体メモリにおいては、従来の平面型ＮＡＮＤフラッシュメモリの周辺回路をそのまま使用することができず、周辺回路の再設計が必要になる。
【００５９】
これに対して、上述の如く、第１の実施形態に係る半導体メモリ１においては、シリコンビーム２３は基板の上面に対して平行な方向に延びているため、長いシリコンビーム２３を形成することが容易であり、１本のシリコンビーム２３に数十個以上のメモリセルを設けることが容易である。このため、従来の平面型ＮＡＮＤフラッシュメモリの周辺回路をそのまま使用することができる。また、第１の実施形態においては、比較例と比較して、ビット配線３５の本数が少なくなる。これにより、センス回路の数を減らすことができ、半導体メモリ１の面積を低減することができる。なお、ゲート電極膜２１の枚数は多くなるが、ゲート電極膜２１は電源に接続されるため、枚数が多くなっても半導体メモリ１の面積はそれほど増加しない。
【００６０】
次に、本発明の第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体メモリの第１の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型ＮＡＮＤフラッシュメモリでの１Ｘｎｍ世代に相当するセル面積９００ｎｍ２を実現する４層積層メモリを製造しており、アクティブエリア（ＡＡ）を構成するシリコンビームを多結晶シリコンにより形成している。
【００６１】
図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）、図１５（ａ）及び（ｂ）、図１６（ａ）及び（ｂ）、図１７（ａ）及び（ｂ）は、本実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、各図の（ａ）はＹＺ断面を示し、（ｂ）はＸＺ断面を示す。
図１８乃至図２１は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【００６２】
先ず、図１３（ａ）及び（ｂ）に示すように、周辺回路領域Ｒｃにおいて、駆動回路を構成するトランジスタを形成する。例えば、シリコン基板１０１上に、トランジスタのゲート酸化膜１０２を形成し、トランジスタのゲート電極となるｎ型の多結晶シリコン膜１０３を形成する。また、トランジスタ同士を分離するために、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）１０４を形成する。このようにして形成されたトランジスタの一部が、図１、図２、図６に示すトランジスタ１３及び３７となる。また、シリコン基板１０１は図１等に示すシリコン基板１１に相当する。
【００６３】
次に、シリコン基板１０１上の全域に、層間絶縁膜となるシリコン酸化膜１０５を例えば２００ｎｍの厚さに形成する。次に、厚さが２０ｎｍの多結晶シリコン膜１０６と厚さが例えば４０ｎｍのシリコン酸化膜１０７とを交互に例えば４層ずつ積層する。多結晶シリコン膜１０６の導電型は例えばｎ型とする。次に、シリコン窒化膜１０８を例えば１００ｎｍの厚さに形成する。これにより、シリコン酸化膜１０５、４層の多結晶シリコン膜１０６、４層のシリコン酸化膜１０７及びシリコン窒化膜１０８からなる積層体１２１を形成する。
【００６４】
次に、図１４（ａ）及び（ｂ）に示すように、公知のリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）技術を用いて、周辺回路領域Ｒｃからシリコン窒化膜１０８、シリコン酸化膜１０７及び多結晶シリコン膜１０６を除去する。このとき、メモリ領域Ｒｍにおける周辺回路領域Ｒｃとの境界近傍においては、積層体１２１がＸＺ平面において階段状になるように加工する。すなわち、各多結晶シリコン膜１０６のＸ方向の端部が露出するように、それより上方の膜を除去する。
【００６５】
次に、各多結晶シリコン膜１０６のＸ方向の端部を、Ｙ方向に沿って分割し、複数本のビーム状の部分を形成する。そして、ビーム状に分割された多結晶シリコン膜１０６の端部の少なくとも上面を露出させる。次に、階段状に加工された積層体１２１を覆うように、全面にゲート酸化膜（図示せず）を形成し、その後、全面に導電膜１２２を形成する。
【００６６】
次に、図１５（ａ）及び（ｂ）に示すように、シリコン基板１０１上の全面に絶縁膜１２３を形成し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化する。次に、公知のリソグラフィ技術及び反応性イオンエッチング技術を用いて、絶縁膜１２３を選択的に除去し、各多結晶シリコン膜１０６の露出部分上において、Ｙ方向に延びる帯状の領域にのみ残留させる。次に、加工後の絶縁膜１２３をハードマスクとして導電膜１２２をエッチングし、加工する。これにより、導電膜１２２が、各多結晶シリコン膜１０６の露出部分の直上域を横切ってＹ方向に延びるように、ストライプ状に加工される。これにより、多結晶シリコンからなるゲート電極材３３が形成される。第１の実施形態において説明したように、このゲート電極材３３は、積層体１２１のフロアを選択するものである。次に、公知のイオン注入技術及びアニール技術等を用いて、多結晶シリコン膜１０６の端部に拡散層を形成する。
【００６７】
次に、図１６（ａ）及び（ｂ）に示すように、シリコン基板１０１上の全面に絶縁膜１２４を形成し、平坦化する。
【００６８】
なお、図１４（ａ）及び（ｂ）に示す工程において、ビーム状に分割された多結晶シリコン膜１０６の上面の他に、側面も露出させることが好ましい。これにより、図１５（ａ）及び（ｂ）に示す工程において、ゲート電極材３３をビーム状に分割された多結晶シリコン膜１０６の３面を覆うように形成できるため、多結晶シリコン膜１０６の端部及びゲート電極材３３から構成されるトランジスタのカットオフ特性が向上する。
【００６９】
次に、図１７（ａ）及び（ｂ）に示すように、積層体１２１上の全面に、ＣＶＤによって炭素膜（図示せず、以下「ＣＶＤ−Ｃ膜」という）を形成し、通常のＡｒＦリソグラフィ技術及びＲＩＥ技術を用いて加工することにより、Ｘ方向に延びるストライプ状の複数本のパタン（図示せず）に形成する。このとき、例えば、このＣＶＤ−Ｃ膜のＹ方向における配列周期は１２０ｎｍとし、幅は４５ｎｍとする。次に、これらのＣＶＤ−Ｃ膜を覆うように、低温ＣＶＤ法によりシリコン酸化膜１０９を例えば１５ｎｍの厚さに形成する。その後、ＲＩＥを行うことにより、シリコン酸化膜１０９をＣＶＤ−Ｃ膜の側面上のみに残留させて、側壁を形成する。そして、アッシングを行い、ＣＶＤ−Ｃ膜を除去する。このとき、シリコン酸化膜１０９からなる側壁は残留する。これにより、Ｘ方向に延びるストライプ形状であり、Ｙ方向における配列周期が６０ｎｍであり、幅が１５ｎｍであるハードマスクが形成される。
【００７０】
次に、図１８に示すように、シリコン酸化膜１０９をハードマスクとしてエッチングを行い、積層体１２１を縞状に一括加工する。これにより、積層体１２１をＹ方向に分断し、ＸＺ方向に拡がる複数枚の板状部分とする。各板状部分の厚さ、すなわち、Ｙ方向における長さは、シリコン酸化膜１０９の幅に等しく、例えば１５ｎｍであり、板状部分間の距離は、例えば４５ｎｍである。このとき、多結晶シリコン膜１０６もＹ方向に分断され、Ｘ方向に延びる複数本のシリコンビーム２３となる。すなわち、各板状部分において、分断された多結晶シリコン膜１０６からなり、Ｘ方向に延びＺ方向に沿って配列された複数本のシリコンビーム２３が形成される。各シリコンビーム２３のＸＹ断面の形状は、Ｙ方向の長さが例えば１５ｎｍ、Ｚ方向の長さが例えば２０ｎｍの矩形となる。このとき、図１４に示す工程において多結晶シリコン膜１０６の端部を分割して形成されたビーム状の各部分は、各シリコンビーム２３とつながっている。
【００７１】
次に、図１９に示すように、縞状に分断された積層体１２１間に、絶縁体であるＴＥＯＳ（Tetra-Ethoxy-Silane：正珪酸四エチル（Si(OC2H5)4））／Ｏ３膜１１０を埋め込み、ＣＭＰによって上面を平坦化する。
【００７２】
次に、ＡｒＦリソグラフィ技術及びＲＩＥ技術を用いて、ＣＶＤ−Ｃ膜によるパタンを形成する。このパタンはＹ方向に延びる複数本のストライプ状とし、Ｘ方向における配列周期を１２０ｎｍ、幅を１５ｎｍとする。次に、このＣＶＤ−Ｃ膜の側面上にシリコン酸化膜からなる側壁を形成することにより、ＣＶＤ−Ｃ膜と一体化させて、Ｙ方向に延び、Ｘ方向における配列周期が６０ｎｍ、幅が４５ｎｍのストライプ状のパタンを複数本形成する。
【００７３】
次に、図２０に示すように、このパタンをハードマスクとして、通常のＲＩＥを行い、ＴＥＯＳ／Ｏ３膜１１０にＸ方向に沿って断続的にトレンチ１１１を形成する。トレンチ１１１はシリコン基板１０１まで到達させる。このとき、積層体１２１は除去されないため、トレンチ１１１は、Ｙ方向に分断された積層体１２１間の領域にのみ形成され、分断された積層体１２１及びＴＥＯＳ／Ｏ３膜１１０に囲まれた隙間となる。換言すれば、Ｙ方向に分断された積層体１２１間に、Ｘ方向に沿って断続的に絶縁体としてのＴＥＯＳ／Ｏ３膜１１０が形成される。従って、Ｚ方向から見て、トレンチ１１１はマトリクス状に配列される。また、各トレンチ１１１の形状は、Ｘ方向の長さが１５ｎｍ、Ｙ方向の長さが４５ｎｍの矩形である。なお、積層体１２１のＸ方向の端部のうち、ゲート電極材３３を形成した端部においては、トレンチ１１１を形成しない。
【００７４】
次に、図２１に示すように、ウェットエッチングを行う。これにより、トレンチ１１１を介して、ＴＥＯＳ／Ｏ３膜１１０が両側から除去される。但し、ＴＥＯＳ／Ｏ３膜１１０は完全には除去されない。例えば、エッチング前のＴＥＯＳ／Ｏ３膜１１０の厚さ（Ｘ方向の長さ）は４５ｎｍであり、両側から１７ｎｍずつエッチングされ、残存する部分の厚さは１１ｎｍとなる。
【００７５】
一方、このとき、シリコン酸化膜１０７におけるトレンチ１１１に挟まれた部分も、両側からエッチングされる。例えば、エッチング前のシリコン酸化膜１０７の厚さ（Ｙ方向の長さ）が１５ｎｍであるとき、両側からそれぞれ１０ｎｍ相当のエッチングが施される。これにより、この部分は完全に除去されて、貫通孔が形成される。なお、シリコン酸化膜１０７におけるＴＥＯＳ／Ｏ３膜１１０に挟まれた部分は残存する。
【００７６】
この結果、Ｙ方向に配列されたトレンチ１１１は全て連通し、ＹＺ平面に拡がる１つの隙間１２６となる。隙間１２６内には、多結晶シリコン膜１０６からなるシリコンビーム２３が梁状に通過する。すなわち、隙間１２６内においては、シリコンビーム２３は露出している。これに対して、Ｘ方向に配列されたトレンチ１１１同士は、ＴＥＯＳ／Ｏ３膜１１０及びシリコン酸化膜１０７によって分離されたままである。従って、Ｘ方向に配列された隙間１２６間は、連通されておらず、相互に区画されている。隙間１２６は、後の工程においてゲート電極膜２１を形成するための鋳型となる。
【００７７】
なお、本実施形態においては、シリコン酸化膜１０７及びＴＥＯＳ／Ｏ３膜１１０をエッチングする手段としてウェットエッチングを用いたが、これに代えて、ＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）、又は弗素系のガス及びアンモニア系のガスを用いて硅弗化アンモニウムを生成してシリコン酸化物（ＳｉＯ２）をエッチングするガスエッチング等を用いてもよい。
【００７８】
次に、図１乃至図５に示すように、酸化雰囲気中で加熱処理を施すことにより、シリコンビーム２３の露出面を熱酸化し、シリコン酸化層２４ａを形成する。次に、ＣＶＤ法により隙間１２６の内面上にシリコン窒化物及びシリコン酸化物を順次堆積させて、シリコン窒化層２４ｂ及びシリコン酸化層２４ｃを形成する。これにより、シリコンビーム２３の露出面上にシリコン酸化層２４ａ、シリコン窒化層２４ｂ及びシリコン酸化層２４ｃがこの順に積層され、シリコンビーム２３の周囲にＯＮＯ膜２４が形成される。ＯＮＯ膜２４の合計膜厚は例えば１０ｎｍとする。
【００７９】
次に、隙間１２６の内部、すなわち、シリコン酸化膜１０７の残留部分、ＴＥＯＳ／Ｏ３膜１１０及びシリコンビーム２３の相互間の空間に、導電材料、例えば多結晶シリコンを埋め込み、ゲート電極膜２１を形成する。なお、多結晶シリコンの代わりに、金属又は合金を埋め込んでもよい。ゲート電極膜２１は、隙間１２６を鋳型として形成されるため、ＹＺ平面に拡がり、シリコンビーム２３が通過する部分に貫通孔が形成された格子状の形状となる。この結果、積層されたＳＧＴ型のＭＯＮＯＳセルが形成される。
【００８０】
次に、層間絶縁膜、配線、コンタクトプラグ、ビアプラグ等を形成する。これにより、図１乃至図６に示すような半導体メモリが作製される。なお、このとき、シリコン酸化膜１０７及びＴＥＯＳ／Ｏ３膜１１０の残存部分が図１等に示すシリコン酸化膜３１となる。
【００８１】
次に、本実施形態の効果について説明する。
本実施形態によれば、前述の第１の実施形態に係る半導体メモリを作製することができる。このとき、この半導体メモリおいては、メモリセルを３次元的に積層することにより、構造を微細化することなく、メモリセルの集積度を向上させることが可能である。このため、ＥＵＶ（Extreme UltraViolet：極端紫外線）リソグラフィや液浸ＡｒＦリソグラフィ等の最先端のリソグラフィ工程を必要としない。この結果、半導体メモリの製造コストを低く抑えることができる。
【００８２】
また、本実施形態においては、アクティブエリア（ＡＡ）を構成するシリコンビーム及びゲートコンダクタ（ＧＣ）を構成するゲート電極膜は、平面型ＮＡＮＤフラッシュメモリと同様に、一回ずつのリソグラフィ工程により形成することができる。このように、積層数を増やしても加工工程は１回で済むため、積層数の増加に伴って製造コストが増大することがない。
【００８３】
更に、前述の比較例においては、ゲート電極膜４０１を形成した後に、シリコンピラー４１１を形成するため、ゲート電極膜４０１を、耐熱性が低いメタルゲート電極とすることが困難である。このため、ゲート電極膜の抵抗を低減することが難しい。この結果、ゲート電極膜４０１の膜厚が厚くなると共に、隣り合うメモリセル間のスペースを広くとって、ゲート電極膜の空乏化を防ぐ必要がある。これによっても、微細化が制約される。これに対して、本実施形態によれば、シリコンビーム２３を形成した後にゲート電極膜２１を形成しているため、ゲート電極膜を金属又は合金により形成することができる。これにより、メタルゲート電極を実現することができ、ゲート電極膜の膜厚及び間隔を微細化することができるため、記憶密度のより一層の向上を図ることができる。
【００８４】
なお、本実施形態においては、多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行ったが、これに代えて単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うことも可能である。単結晶シリコン膜の形成方法としては、例えば、基板の一部をシードとして高温でエピタキシャルシリコン膜を成膜する方法、及び、非晶質シリコン膜を成膜してから、基板の一部をシードとして平面エピタキシャル成長（Lateral Epitaxial Growth）を促進させることで、エピタキシャルシリコン膜を形成する方法がある。また、多結晶シリコン膜の代わりに非晶質シリコン膜を形成してもよい。更に、これらのシリコン膜は、予め不純物がドープされていてもよく、形成後に固相拡散等の方法により、不純物を導入してもよい。
【００８５】
次に、本発明の第３の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体メモリの第２の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型ＮＡＮＤフラッシュメモリでの０Ｘｎｍ世代に相当するセル面積４５０ｎｍ２を実現する８層積層メモリを製造しており、アクティブエリア（ＡＡ）を構成するシリコンビームをエピタキシャルシリコンにより形成している。
【００８６】
図２２は、本実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、
図２３乃至図２７は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
なお、図２３乃至図２７においては、図示を簡略化するために、積層体の上層側から６層分のみを示している。
【００８７】
先ず、図２２に示すように、シリコン基板２０１上に、シリコンゲルマニウムを例えば１００ｎｍの厚さまでエピタキシャル成長させて、エピタキシャルシリコンゲルマニウム膜（ｅｐｉ−ＳｉＧｅ膜）２０２を形成する。次に、このｅｐｉ−ＳｉＧｅ膜２０２上に、シリコンとシリコンゲルマニウムを交互にエピタキシャル成長させて、厚さが例えば２０ｎｍであり導電型が例えばｎ型であるエピタキシャルシリコン膜（ｅｐｉ−Ｓｉ膜）２０３と、厚さが例えば４０ｎｍのエピタキシャルシリコンゲルマニウム膜（ｅｐｉ−ＳｉＧｅ膜）２０４とを交互に例えば８層ずつ積層する。次に、厚さが例えば１００ｎｍのシリコン窒化膜２０５を形成する。これにより、シリコン基板２０１上に、ｅｐｉ−ＳｉＧｅ膜２０２、８層のｅｐｉ−Ｓｉ膜２０３、８層のｅｐｉ−ＳｉＧｅ膜２０４及びシリコン窒化膜２０５からなる積層体２０６が形成される。
【００８８】
次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて積層体２０６を一括加工し、積層体２０６を周辺回路領域Ｒｃから除去し、メモリ領域Ｒｍのみに残留させる。
【００８９】
次に、プラズマＣＶＤ法により、厚さが例えば２００ｎｍのシリコン酸化膜２０７を形成する。そして、リソグラフィ技術により、シリコン酸化膜２０７を積層体２０６におけるＸ方向両端部の側面上のみに残留させる。このシリコン酸化膜２０７は、後の工程において積層体２０６中のｅｐｉ−Ｓｉ膜２０３の支えとなるものである。
【００９０】
次に、前述の第２の実施形態（図１４乃至図１６参照）と同様な方法により、積層体２０７のＸ方向の一端部にゲート電極材３３等を形成する。次に、前述の第２の実施形態（図１７参照）と同様な方法により、ＣＶＤ−Ｃ膜によるパタンの形成、シリコン酸化膜の成膜及び側壁残しＲＩＥによる側壁の形成、アッシングによるＣＶＤ−Ｃ膜の除去により、第１の実施形態と同様なハードマスク、すなわち、シリコン酸化物からなり、Ｘ方向に延びるストライプ形状であり、Ｙ方向における配列周期が例えば６０ｎｍであり、幅が例えば１５ｎｍであるハードマスク（図示せず）を形成する。
【００９１】
次に、図２３に示すように、上記ハードマスクをマスクとしてエッチングを行い、積層体２０６を縞状に一括加工する。これにより、積層体２０６をＹ方向に分断し、ＸＺ方向に拡がる複数枚の板状部分とする。この結果、各板状部分において、分断されたｅｐｉ−Ｓｉ膜２０３からなりＸ方向に延びる複数本のシリコンビーム２３が形成される。シリコンビーム２３の形状及び寸法は、例えば前述の第２の実施形態と同様である。但し、本実施形態は第２の実施形態とは異なり、各ｅｐｉ−Ｓｉ膜２０３はｅｐｉ−ＳｉＧｅ膜２０４を介して積層されているため、ＲＩＥによる加工は比較的容易である。
【００９２】
次に、図２４に示すように、積層体２０６に対して選択エッチングを行い、ｅｐｉ−ＳｉＧｅ膜２０２及び２０４を除去する。この選択エッチングは、例えば、硝酸、弗酸及び酢酸を混合させた水溶液系のエッチング液を用いたウェットエッチング、又は、ＣＦ４系のエッチングガスを用いたＣＤＥ等によって行うことができる。これにより、ｅｐｉ−Ｓｉ膜２０３からなるシリコンビーム２３が露出する。なお、このとき、各シリコンビーム２３の両端部は、シリコン酸化膜２０７によって支持される。
【００９３】
次に、図２５に示すように、ｅｐｉ−ＳｉＧｅ膜２０２及び２０４が除去された後のシリコンビーム２３間の空間に、絶縁体としてのＳＯＧ（Spin on Glass）膜２０８を埋め込み、シリコン窒化膜２０５をストッパーとしてＣＭＰにより平坦化する。
【００９４】
次に、前述の第２の実施形態（図２０参照）と同様な方法により、ＳＯＧ膜２０８におけるＹ方向に配列されたシリコンビーム２３間の部分に、複数のトレンチ２０９を形成する。トレンチ２０９はＸ方向に沿って周期的に配列するように、その配列周期は例えば６０ｎｍとし、Ｘ方向における幅は例えば２０ｎｍとする。
【００９５】
次に、図２６に示すように、ウェットエッチングを行う。これにより、トレンチ２０９を介してＳＯＧ膜２０８がエッチングされる。このとき、エッチング量を例えば１０ｎｍ相当とする。これにより、Ｙ方向に配列されたシリコンビーム２３間におけるＳＯＧ膜２０８のＸ方向の厚さは、エッチング前には４０ｎｍであるため、エッチング後には２０ｎｍとなる。一方、ＳＯＧ膜２０８におけるＺ方向に配列されたシリコンビーム２３間の部分であって、トレンチ２０９に挟まれた部分の厚さ、すなわち、Ｙ方向における長さは、エッチング前には１５ｎｍであるため、両側から１０ｎｍ相当のエッチングがされることにより完全に除去され、貫通孔が形成される。
【００９６】
この結果、Ｙ方向に配列されたトレンチ２０９は全て連通し、ＹＺ平面に拡がる１つの隙間２１０となる。隙間２１０内には、ｅｐｉ−Ｓｉ膜２０３からなるシリコンビーム２３が通過する。すなわち、隙間２１０内においては、シリコンビーム２３は露出している。これに対して、Ｘ方向に配列されたトレンチ２０９同士は、残存したＳＯＧ膜２０８によって分離されたままである。従って、Ｘ方向に配列された隙間２１０間は、連通されておらず、相互に区画されている。隙間２１０は、後の工程においてゲート電極膜２１を形成するための鋳型となる。
【００９７】
なお、本実施形態においては、ＳＯＧ膜２０８をエッチングしてゲート電極膜の鋳型となる隙間２１０を形成するためにウェットエッチングを用いたが、これに代えて、ＣＤＥ、又は弗素系のガス及びアンモニア系のガスを用いて硅弗化アンモニウムを生成してシリコン酸化物（ＳｉＯ２）をエッチングするガスエッチング等を用いてもよい。
【００９８】
次に、図２７に示すように、加工によって露出したシリコンビーム２３の表面を熱酸化してシリコン酸化層を形成し、ＣＶＤによりシリコン窒化層を形成し、ＡＬＤによりアルミナ（Ａｌ２Ｏ３）膜を形成することにより、シリコンビーム２３の露出面上に合計膜厚が例えば１０ｎｍのＯＮＯ膜２４を形成する。次に、隙間２１０内、すなわち、ＳＯＧ膜２０８の残留部分及び周囲にＯＮＯ膜２４が形成されたシリコンビーム２３の相互間の空間に、導電材料であるタングステン窒化物（ＷＮ）を埋め込み、ＷＮ膜２１１からなるゲート電極膜２１を形成する。以後の工程は、前述の第２の実施形態と同様である。これにより、前述の第１の実施形態に係る半導体メモリが製造される。
【００９９】
次に、本実施形態の効果について説明する。
本実施形態によっても、前述の第１の実施形態に係る半導体メモリを作製することができる。また、本実施形態によれば、前述の第２の実施形態と比較して、シリコンビーム２３を構成するｅｐｉ−Ｓｉ膜２０３をエピタキシャル成長によって形成することができるため、シリコンビーム２３を結晶性が良好な単結晶のシリコンにより形成することができる。このため、アクティブエリア（ＡＡ）の特性が良好である。更に、積層体２０６においては、ｅｐｉ−Ｓｉ膜２０３及びｅｐｉ−ＳｉＧｅ膜２０４が積層されているため、加工が容易である。このため、積層数を増やすことができる。
【０１００】
本実施形態によって製造された半導体メモリにおいては、シリコンビーム２３を基板上に８層積層しているため、平面型ＮＡＮＤフラッシュメモリと比較して記憶密度を実現することができる。すなわち、本実施形態によって製造される半導体メモリの実効的なセル面積は３６００／８＝４５０ｎｍ２となる。これに対して、これと同等の実効的セル面積を前述の比較例に係る半導体メモリで達成するためには、１６．３３層の積層が必要である。積層構造での歩留まりは各層の歩留まりの積になるため、本実施形態によれば、比較例に比べて高い歩留まりを達成できる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【０１０１】
次に、本発明の第４の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体メモリの第３の製造方法の実施形態である。本実施形態においては、例えば、従来の平面型ＮＡＮＤフラッシュメモリでの００Ｘｎｍ世代に相当するセル面積２２５ｎｍ２を実現する１６層積層メモリを製造しており、アクティブエリア（ＡＡ）を構成するシリコンビームをエピタキシャルシリコンにより形成し、ＡＡ間の絶縁膜を熱酸化膜により形成している。
【０１０２】
図２８は、本実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、
図２９乃至図３２は、本実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
なお、図２９乃至図３２においては、図示を簡略化するために、積層体の上層側から６層分のみを示している。
【０１０３】
先ず、前述の第３の実施形態（図２２参照）と同様な方法により、シリコン基板３０１上にエピタキシャルシリコン膜とエピタキシャルシリコンゲルマニウム膜との積層体を形成する。但し、前述の第３の実施形態においては、積層数を８としたが、本実施形態においては、積層数を１６とする。
【０１０４】
具体的には、図２８に示すように、シリコン基板３０１上に、シリコンゲルマニウムを例えば１００ｎｍの厚さまでエピタキシャル成長させて、エピタキシャルシリコンゲルマニウム膜（ｅｐｉ−ＳｉＧｅ膜）３０２を形成する。次に、このｅｐｉ−ＳｉＧｅ膜３０２上に、シリコンとシリコンゲルマニウムを交互にエピタキシャル成長させて、厚さが例えば４５ｎｍであり導電型が例えばｎ型であるエピタキシャルシリコン膜（ｅｐｉ−Ｓｉ膜）３０３と、厚さが例えば２０ｎｍのエピタキシャルシリコンゲルマニウム膜（ｅｐｉ−ＳｉＧｅ膜）３０４とを交互に例えば１６層ずつ積層する。次に、厚さが例えば１００ｎｍのシリコン窒化膜３０５を形成する。これにより、シリコン基板３０１上に、ｅｐｉ−ＳｉＧｅ膜３０２、１６層のｅｐｉ−Ｓｉ膜３０３、１６層のｅｐｉ−ＳｉＧｅ膜３０４及びシリコン窒化膜３０５からなる積層体３０６が形成される。
【０１０５】
次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて積層体３０６を一括加工し、積層体３０６を周辺回路領域Ｒｃから除去し、メモリ領域Ｒｍのみに残留させる。
【０１０６】
次に、プラズマＣＶＤ法により、厚さが例えば２００ｎｍのシリコン酸化膜３０７を形成する。そして、リソグラフィ技術により、シリコン酸化膜３０７を積層体３０６における一方向の両端部、例えばＸ方向両端部の側面上のみに残留させる。これにより、積層体３０６の一対の側面上に、積層体３０６を支持する側壁が形成される。
【０１０７】
次に、図２９に示すように、積層体３０６の露出している側面、すなわち、Ｙ方向両端部の側面から、前述の第３の実施形態と同様な方法により選択エッチングを行い、ｅｐｉ−ＳｉＧｅ膜３０２及び３０４（図２８参照）を除去する。なお、このとき、各ｅｐｉ−Ｓｉ膜３０３のＸ方向両端部は、シリコン酸化膜３０７（図２８参照）からなる側壁によって支持される。
【０１０８】
次に、図３０に示すように、水蒸気酸化処理を行い、ｅｐｉ−Ｓｉ膜３０３を上下面の両面側から酸化する。これにより、ｅｐｉ−Ｓｉ膜３０３間にシリコン熱酸化膜３０８が形成され、ｅｐｉ−ＳｉＧｅ膜３０２及び３０４を除去した後の隙間が、シリコン熱酸化膜３０８によって埋められる。この結果、ｅｐｉ−Ｓｉ膜３０３及びシリコン熱酸化膜３０８が交互に積層された積層体３０９が形成される。なお、このとき、ｅｐｉ−Ｓｉ膜３０３の膜厚は両面からの酸化によって減少し、約２０ｎｍとなる。
【０１０９】
以後の工程は、前述の第２の実施形態と同様である。すなわち、図３１に示すように、通常のＡｒＦリソグラフィ技術、ＲＩＥ技術及び側壁転写技術を用いて、Ｘ方向に延び、Ｙ方向の配列周期が６０ｎｍ、幅が１５ｎｍのストライプ形状のハードマスク（図示せず）を形成し、このハードマスクを用いて積層体３０９を一括加工して、多層メモリのＡＡ領域となる縞状パタンを形成する。これにより、分断されたｅｐｉ−Ｓｉ膜３０３から、Ｘ方向に延びる複数本のシリコンビーム２３が形成される。
【０１１０】
次に、縞状に分断された積層体３０９間に、ＴＥＯＳ／Ｏ３膜を埋め込み、ＣＭＰによって上面を平坦化する。次に、ＡｒＦリソグラフィ技術、ＲＩＥ技術及び側壁転写技術を用いて、Ｙ方向に延び、Ｘ方向における配列周期が６０ｎｍ、幅が１５ｎｍのハードマスク（図示せず）を形成する。そして、このハードマスクを用いてエッチングを行い、ＴＥＯＳ／Ｏ３膜にトレンチを形成する。この結果、分断された積層体３０９間に、Ｘ方向に沿って断続的にＴＥＯＳ／Ｏ３膜が設けられる。
【０１１１】
次に、ＮＦ３プラズマ及びアンモニアを用いるガスエッチングを行い、これらのトレンチを介して、シリコン熱酸化膜３０８をＹ方向の両面側からエッチングする。このとき、エッチング量は例えば１５ｎｍ相当とする。これにより、シリコン熱酸化膜３０８におけるトレンチに挟まれた部分は、エッチング前のＹ方向の幅が１５ｎｍであるため、エッチングにより完全に除去されて貫通孔が形成される。一方、ＮＦ３プラズマ及びアンモニアを用いるガスエッチングによれば、シリコン熱酸化膜３０８とＴＥＯＳ／Ｏ３膜に対して無選択エッチングが実現できるので、ＴＥＯＳ／Ｏ３膜もＸ方向の両面側から１５ｎｍずつエッチングされる。ＴＥＯＳ／Ｏ３膜のエッチング前のＸ方向における厚さは４５ｎｍであるため、エッチング後には厚さが１５ｎｍとなり、残留する。この結果、前述の第２の実施形態と同様に、Ｙ方向に配列されたトレンチ同士が連通し、ゲート電極膜２１の鋳型となる隙間が形成される。
【０１１２】
次に、ｅｐｉ−Ｓｉ膜３０３からなるシリコンビーム２３の露出面を熱酸化して、トンネル層であるシリコン酸化層を形成する。次に、ＣＶＤ法により電荷蓄積層であるシリコン窒化層を形成する。次に、ＡＬＤ法によりブロック層であるＨｆＯ２層を形成する。これにより、シリコンビーム２３を囲むように、合計膜厚が例えば１０ｎｍのＯＮＯ膜２４が形成される。
【０１１３】
次に、図３２に示すように、エッチングにより形成された隙間内、すなわち、シリコン熱酸化膜３０８の残留部分、ＴＥＯＳ／Ｏ３膜の残留部分及びシリコンビーム２３の相互間の空間に、ＡＬＤ法により導電材料であるタンタル窒化物（ＴａＮ）を堆積させる。これにより、この隙間内に、ＴａＮ膜３１１からなるゲート電極膜２１が埋め込まれる。この結果、積層されたＳＧＴ型のＭＯＮＯＳセルが形成される。以後の工程は、前述の第２の実施形態と同様である。このようにして、前述の第１の実施形態に係る半導体メモリが製造される。
【０１１４】
次に、本実施形態の効果について説明する。
本実施形態によっても、前述の第１の実施形態に係る半導体メモリを作製することができる。また、本実施形態によれば、前述の第２の実施形態と比較して、シリコンビーム２３を構成するｅｐｉ−Ｓｉ膜３０３をエピタキシャル成長によって形成することができるため、シリコンビーム２３を結晶性が良好な単結晶のシリコンにより形成することができる。このため、アクティブエリア（ＡＡ）の特性が良好である。更に、本実施形態によれば、シリコンビーム間に設けられる絶縁膜を熱酸化膜により形成することができるため、強固で信頼性が高い。このため、積層数を増やすことができる。
【０１１５】
本実施形態によって製造された半導体メモリにおいては、シリコンビーム２３を基板上に１６層積層しているため、平面型ＮＡＮＤフラッシュメモリと比較して１６倍の記憶密度を実現することができる。すなわち、本実施形態によって製造される半導体メモリの実効的なセル面積は３６００／１６＝２２５ｎｍ２となる。これに対して、これと同等の実効的セル面積を前述の比較例に係る半導体メモリで達成するためには、３２．６７層の積層が必要である。積層構造での歩留まりは各層の歩留まりの積になるため、本実施形態によれば、比較例に比べて高い歩留まりを達成できる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【０１１６】
このように、前述の各実施形態によれば、ＢｉＣＳの特徴である積層するほどビット当たりの製造コストが下がるという特性と高性能なＳＧＴセルを構成できるという特性を損なうことなく、より微細なセルを形成することができると共に、メタルゲートの採用が容易であり、かつ従来の平面型ＮＡＮＤフラッシュメモリの周辺回路に大幅な変更を伴わないですむ半導体メモリを実現することができる。前述の各実施形態によれば、ＢｉＣＳに対してセル面積を約１／２、すなわち積層数を約半分にすることができるので、大幅な工程の増加を伴わずにメモリ層を積層することができる。これにより、今後も引き続き半導体メモリ、特にフラッシュメモリの集積度を向上させることが可能となり、フラッシュメモリの応用範囲を更に広げていくことが可能となる。
【０１１７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１１８】
例えば、前述の各実施形態において示したＡＡを構成するシリコン膜の形成方法、ＭＯＮＯＳの膜構造などは、各実施形態において示された組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。また、前述の各実施形態に記載されていない方法、例えばレーザアニール若しくはＮｉ触媒法で結晶化させた多結晶シリコン膜、又は単結晶シリコン膜を、ＡＡを構成するシリコン膜として用いることも可能である。更に、前述の各実施形態においては、ＭＯＮＯＳのブロック層の材料としてＳｉＯ２、Ａｌ２Ｏ３又はＨｆＯ２を用いる例を示したが、これら以外にも、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化膜、又は上記金属酸化膜を複数種組み合わせた膜を用いることが可能である。更にまた、前述の各実施形態においては、ゲート電極膜の材料として多結晶シリコン、タングステン窒化物（ＷＮ）又はタンタル窒化物（ＴａＮ）を用いる例を示したが、ゲート電極膜の材料には、これら以外にも、ＴｉＮ、Ｗ、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＰｒＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２等を用いることが可能である。更にまた、前述の各実施形態においては、積層数が４、８又は１６である例を示したが、本発明はより多層の半導体メモリについても適用可能である。更にまた、前述の各実施形態においては、ＡＡを形成する半導体材料としてシリコンを用いる例を示したが、本発明はこれに限定されず、他の半導体材料を用いてもよい。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１の実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に平行な断面図である。
【図２】第１の実施形態に係る半導体メモリを例示するシリコンビームが延びる方向に垂直な断面図である。
【図３】第１の実施形態に係る半導体メモリのメモリ領域の内部を例示する断面斜視図である。
【図４】第１の実施形態に係る半導体メモリのメモリ領域におけるゲート電極膜及びシリコンビームを例示する斜視図である。
【図５】第１の実施形態における構造体２５の基本単位を例示する断面図である。
【図６】第１の実施形態に係る半導体メモリのメモリ領域の一端部を例示する斜視図である。
【図７】比較例に係る半導体メモリの製造方法を例示する工程断面図である。
【図８】比較例に係る半導体メモリの製造方法を例示する工程断面図である。
【図９】比較例に係る半導体メモリの製造方法を例示する工程断面図である。
【図１０】比較例に係る半導体メモリの製造方法を例示する工程断面図である。
【図１１】比較例に係る半導体メモリの製造方法を例示する工程断面図である。
【図１２】比較例に係る半導体メモリを例示する平面図である。
【図１３】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、（ａ）はＹＺ断面を示し、（ｂ）はＸＺ断面を示す。
【図１４】（ａ）及び（ｂ）は、第２の実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、（ａ）はＹＺ断面を示し、（ｂ）はＸＺ断面を示す。
【図１５】（ａ）及び（ｂ）は、第２の実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、（ａ）はＹＺ断面を示し、（ｂ）はＸＺ断面を示す。
【図１６】（ａ）及び（ｂ）は、第２の実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、（ａ）はＹＺ断面を示し、（ｂ）はＸＺ断面を示す。
【図１７】（ａ）及び（ｂ）は、第２の実施形態に係る半導体メモリの製造方法を例示する工程断面図であり、（ａ）はＹＺ断面を示し、（ｂ）はＸＺ断面を示す。
【図１８】第２の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図１９】第２の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２０】第２の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２１】第２の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２２】本発明の第３の実施形態に係る半導体メモリの製造方法を例示する工程断面図である。
【図２３】第３の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２４】第３の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２５】第３の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２６】第３の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２７】第３の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図２８】本発明の第４の実施形態に係る半導体メモリの製造方法を例示する工程断面図である。
【図２９】第４の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図３０】第４の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図３１】第４の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【図３２】第４の実施形態に係る半導体メモリの製造方法を例示する斜視断面図である。
【符号の説明】
【０１２０】
１  半導体メモリ、１１  シリコン基板、１２  多層配線層、１３  トランジスタ、１４  ＳＴＩ、１５  ゲート酸化膜、１６  ゲート電極、１７  コンタクトプラグ、１８  配線、１９  ビアプラグ、２０  層間絶縁膜、２１  ゲート電極膜、２２  貫通孔、２３  シリコンビーム、２４  ＯＮＯ膜、２４ａ  シリコン酸化層、２４ｂ  シリコン窒化層、２４ｃ  シリコン酸化層、２５  構造体、２６  シリコン窒化膜、３１  シリコン酸化膜、３３  ゲート電極材、３４  ビアプラグ、３５  ビット配線、３６  コンタクトプラグ、３７  トランジスタ、３７ｃ  チャネル領域、３７ｄ  ドレイン領域、３７ｇ  ゲート電極、３７ｓ  ソース領域、１０１  シリコン基板、１０２  ゲート酸化膜、１０３  多結晶シリコン膜、１０４  ＳＴＩ、１０５  シリコン酸化膜、１０６  多結晶シリコン膜、１０７  シリコン酸化膜、１０８  シリコン窒化膜、１０９  シリコン酸化膜、１１０  ＴＥＯＳ／Ｏ３膜、１１１  トレンチ、１２１  積層体、１２２  導電膜、１２３  絶縁膜、１２６  隙間、２０１  シリコン基板、２０２  ｅｐｉ−ＳｉＧｅ膜、２０３  ｅｐｉ−Ｓｉ膜、２０４  ｅｐｉ−ＳｉＧｅ膜、２０５  シリコン窒化膜、２０６  積層体、２０７  シリコン酸化膜、２０８  ＳＯＧ膜、２０９  トレンチ、２１０  隙間、２１１  ＷＮ膜、２２１  積層体、３０１  シリコン基板、３０２  ｅｐｉ−ＳｉＧｅ膜、３０３  ｅｐｉ−Ｓｉ膜、３０４  ｅｐｉ−ＳｉＧｅ膜、３０５  シリコン窒化膜、３０６  積層体、３０７  シリコン酸化膜、３０８  シリコン熱酸化膜、３０９  積層体、３１１  ＴａＮ膜、４０１  ゲート電極膜、４０２  絶縁膜、４０３  ＯＮＯ膜、４０４  シリコンプラグ、４０５  ハードマスク、４０５ａ  開口部、４０６  シリコン基板、４０７  シリコン膜、４０８  絶縁膜、４０９  選択ゲート電極、４１０  貫通孔、４１１  シリコンピラー、４１２  シリコン酸化膜、Ｆ  最小加工寸法、Ｒｃ  周辺回路領域、Ｒｍ  メモリ領域
【図１】
2009238874.tif 000003
【図２】
2009238874.tif 000004
【図３】
2009238874.tif 000005
【図４】
2009238874.tif 000006
【図５】
2009238874.tif 000007
【図６】
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【図７】
2009238874.tif 000009
【図８】
2009238874.tif 000010
【図９】
2009238874.tif 000011
【図１０】
2009238874.tif 000012
【図１１】
2009238874.tif 000013
【図１２】
2009238874.tif 000014
【図１３】
2009238874.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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