(57)【要約】【課題】複数の電源電圧を使用する半導体装置において、安定的な電源電圧の供給、および設計の自由度を確保しつつ、回路面積の増大を抑制する。【解決手段】第３固定電位線が平行に複数配線されている。第３固定電位線と直交する方向に、第１固定電位線および第２固定電位線を含む高電位側固定電位線群が、所定間隔で複数配線されている。隣接する一対の第３固定電位線と、隣接する一対の高電位側固定電位線群とで囲まれ、第１素子または第２素子が配置される配置領域において、一対の第３固定電位線間に、第１固定電位線または第２固定電位線のいずれかが配線されている。第２素子用の配置領域では、その配置領域を形成する一対の第３固定電位線間に、その配置領域を形成する一対の高電位側固定電位線群にそれぞれ含まれる、一対の第２固定電位線間が結ばれて第２固定電位線が配線されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１高電位側基準電圧を供給する第１固定電位線、前記第１高電位側基準電圧より低電位の第２高電位側基準電圧を供給する第２固定電位線、および低電位側基準電圧を供給する第３固定電位線が配線され、前記第１高電位側基準電圧および前記低電位側基準電圧を受けて動作する第１素子、および前記第２高電位側基準電圧および前記低電位側基準電圧を受けて動作する第２素子の両方が配置される半導体装置であって、
前記第３固定電位線が平行に複数配線され、
前記第３固定電位線と直交する方向に、前記第１固定電位線および前記第２固定電位線を含む高電位側固定電位線群が、所定間隔で複数配線され、
隣接する一対の第３固定電位線と、隣接する一対の高電位側固定電位線群とで囲まれ、前記第１素子または前記第２素子が配置される配置領域において、前記一対の第３固定電位線間に、前記第１固定電位線または前記第２固定電位線のいずれかが配線され、
前記第２素子用の配置領域では、その配置領域を形成する一対の第３固定電位線間に、その配置領域を形成する一対の高電位側固定電位線群にそれぞれ含まれる、一対の第２固定電位線間を結ぶ前記第２固定電位線が配線されていることを特徴とする半導体装置。
【請求項２】
前記第２素子用の配置領域を含む、前記第３固定電位線が延在する方向の配置領域列において、隣接する配置領域に含まれる素子が異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２素子用の配置領域を含む、前記第３固定電位線が延在する方向の複数の配置領域列において、前記第２素子用の配置領域が千鳥格子状に設けられることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高電位側固定電位線群は、中央に前記第２固定電位線、およびその両側に前記第１固定電位線を含み、
前記第２素子用の配置領域を含む、前記第３固定電位線が延在する方向の配置領域列において、前記第１素子用の配置領域では、その配置領域を形成する一対の第３固定電位線間に、その配置領域を形成する一対の高電位側固定電位線群にそれぞれ含まれる、その配置領域に隣接する側の第１固定電位線間を結ぶ前記第１固定電位線が配線されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２素子の少なくとも一つは、クロックバッファであり、
前記第１素子の少なくとも一つは、前記クロックバッファからクロック信号を受けることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記クロックバッファは、クロックツリーを構成するよう複数配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１素子の少なくとも一つは、前記クロックバッファのクロック信号を受けるフリップフロップであることを特徴とする請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源電圧を使用する半導体装置に関する。
【背景技術】
【０００２】
電子機器に搭載されるＬＳＩでは、その消費電力の低減が要求される。とくに携帯型で電池駆動される機器に搭載されるＬＳＩでは、駆動時間確保の観点からもその消費電力の低減が強く要求される。ＬＳＩの消費電力を低減するための一つの手法として、複数の電源電圧を使用し、ＬＳＩ内で比較的精度が要求されない部分の制御について、複数の電源電圧のうち低い方の電源電圧を使用する方法がある。
【０００３】
たとえば、複数の電源電圧のうち低い方の電源電圧を使用して、クロック信号を低振幅化する手法が提案されている。ＬＳＩで消費される電力のうち、クロック信号によりトランジスタのゲートをオンオフするために消費される、ゲート容量の充放電電力が大きな割合を占める。クロック信号による上記充放電電力は電源電圧の２乗に比例することから、当該充放電電力を低減するにはクロック信号の振幅を小さくすることが有効である。
【０００４】
特許文献１は、複数の電源が混在する回路のレイアウト方法について開示する。
【特許文献１】特開平１１−２２４９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、複数の電源電圧を混在させた回路を設計する場合、一種類の電源電圧しか使用しない場合と比較し、電源線のレイアウトが複雑となる。その配線位置によっては素子の配置自由度の低下や、回路面積の増大を招くおそれがある。
【０００６】
ところで、電源線は電源から遠ざかるにしたがい当初の電源電圧を減衰させてしまうという性質を持つ。その影響を低減するため、多数の素子が配置される回路では、電源線をメッシュ状に配線する手法もある。
【０００７】
本発明はこうした状況に鑑みなされたものであり、その目的は、複数の電源電圧を使用する半導体装置において、安定的な電源電圧の供給、および設計の自由度を確保しつつ、回路面積の増大を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明のある態様の半導体装置は、第１高電位側基準電圧を供給する第１固定電位線、第１高電位側基準電圧より低電位の第２高電位側基準電圧を供給する第２固定電位線、および低電位側基準電圧を供給する第３固定電位線が配線され、第１高電位側基準電圧および低電位側基準電圧を受けて動作する第１素子、および第２高電位側基準電圧および低電位側基準電圧を受けて動作する第２素子の両方が配置される半導体集積回路であって、第３固定電位線が平行に複数配線され、第３固定電位線と直交する方向に、第１固定電位線および第２固定電位線を含む高電位側固定電位線群が、所定間隔で複数配線され、隣接する一対の第３固定電位線と、隣接する一対の高電位側固定電位線群とで囲まれ、第１素子または第２素子が配置される配置領域において、一対の第３固定電位線間に、第１固定電位線または第２固定電位線のいずれかが配線され、第２素子用の配置領域では、その配置領域を形成する一対の第３固定電位線間に、その配置領域を形成する一対の高電位側固定電位線群にそれぞれ含まれる、一対の第２固定電位線間を結ぶ第２固定電位線が配線されている。
【発明の効果】
【０００９】
本発明によれば、複数の電源電圧を使用する半導体装置において、安定的な電源電圧の供給、および設計の自由度を確保しつつ、回路面積の増大を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
図１は、実施の形態と比較すべき半導体装置５００の回路構成図である。以下、本明細書では、セルライブラリを利用した設計ツール上の回路図で半導体装置の回路構成図を描く。当然ながら、設計ツール上の回路図で説明する技術思想は実装回路に引き継がれる。
【００１１】
半導体装置５００には、第１高電位側基準電圧を供給する第１固定電位線、第１高電位側基準電圧より低電位の第２高電位側基準電圧を供給する第２固定電位線、および低電位側基準電圧を供給する第３固定電位線が配線されている。また、半導体装置５００には、第１高電位側基準電圧および低電位側基準電圧を受けて動作する第１素子、および第２高電位側基準電圧および低電位側基準電圧を受けて動作する第２素子の両方が配置されている。
【００１２】
以下の例では、第１高電位側基準電圧が第１電源電圧、第２高電位側基準電圧が第２電源電圧、および低電位側基準電圧がグラウンド電圧である。そして、第２電源電圧は第１電源電圧の半分の電圧である。また、第１電源電圧を供給する電源線を第１電源線ＶＤＤＨ、第２電源電圧を供給する電源線を第２電源線ＶＤＤＬ、およびグラウンド電圧を供給する電源線をグラウンド線ＧＮＤと表記する。なお、図面では第１電源線ＶＤＤＨを実線（太い）、第２電源線ＶＤＤＬを白抜き線、グラウンド線ＧＮＤを実線（細）で描く。
【００１３】
また以下の例では、第１素子は第１電源電圧で動作する素子である。第１素子には順序回路、たとえばフリップフロップＦＦが含まれる。また、図示しないが、第１素子には論理ゲート、セレクタ、加算器などの組み合わせ回路も含まれる。図内のフリップフロップＦＦは、これら様々な組み合わせ回路間に配置され、データ保持や同期調整を行う。
【００１４】
第２素子は第２電源電圧で動作する素子である。第２素子にはクロックバッファＣＢが含まれる。クロックバッファＣＢは、クロック源で発生するクロック信号ＣＬＫを中継して、フリップフロップＦＦに供給する。このクロック信号ＣＬＫは、ハイレベル側が第２電源電圧およびローレベル側がグラウンド電圧である。クロックバッファＣＢは、フリップフロップＦＦだけでなく、カウンタなど、図示しないその他の順序回路にクロック信号ＣＬＫを供給してもよい。
【００１５】
クロックバッファＣＢは、以下の作用を担う。クロック源とクロック信号ＣＬＫの供給先の素子とが離れている場合、クロック信号ＣＬＫが減衰して、その素子を駆動するための能力が低下してしまう。クロックバッファＣＢは、その駆動能力を回復させることができる。また、クロックバッファＣＢは、インバータを含むことにより、クロック信号ＣＬＫと逆位相のクロック信号を生成することができる。フリップフロップＦＦなどの第１素子は、クロックバッファＣＢからクロック信号ＣＬＫを受ける。
【００１６】
以下、具体的に説明する。
半導体装置５００には、グラウンド線ＧＮＤが平行に複数配線されている。隣接するグラウンド線ＧＮＤ間には、第１電源線ＶＤＤＨまたは第２電源線ＶＤＤＬが配線されている。図１では、４：１の割合で配線されている。
【００１７】
グラウンド線ＧＮＤと直交する方向に、第１電源線ＶＤＤＨおよび第２電源線ＶＤＤＬを含む電源線群ＶＤＤＧが、所定間隔で複数配線されている。ここでは、電源線群ＶＤＤＧは第１電源線ＶＤＤＨおよび第２電源線ＶＤＤＬを一本ずつ含む。なお、第１電源線ＶＤＤＨおよび第２電源線ＶＤＤＬはそれぞれメッシュ状に直交することになるが、その各交点は導通されている。図面では、黒点の箇所において導通している。当然、グラウンド線ＧＮＤは、いずれの第１電源線ＶＤＤＨおよび第２電源線ＶＤＤＬとも電気的に遮断されている。
【００１８】
以下、隣接する一対のグラウンド線ＧＮＤと、隣接する一対の電源線群ＶＤＤＧとで囲まれ、第１素子または第２素子が配置される領域を配置領域１０という。配置領域１０は、半導体装置５００内にてマトリクス状に形成されている。各配置領域１０において、一対のグラウンド線ＧＮＤ間に、第１電源線ＶＤＤＨまたは第２電源線ＶＤＤＬのいずれかが配線されている。したがって、各配置領域１０には、素子（図では、ライブラリで規定されたセル）を配置すべき列（Ｒｏｗ、すなわち、グラウンド線ＧＮＤと第１電源線ＶＤＤＨまたは第２電源線ＶＤＤＬとに挟まれた領域）が二つ形成されることになる。第１素子は第１電源線ＶＤＤＨが配線された配置領域に、第２素子は第２電源線ＶＤＤＬが配線された配置領域１２（図では、左下がり斜線で塗られている領域）に配置される。
【００１９】
図１では、グラウンド線ＧＮＤ間には、第１電源線ＶＤＤＨまたは第２電源線ＶＤＤＬが連続的に配線されている。したがって、グラウンド線ＧＮＤが延在する方向の配置領域列単位で、同じ種類の電源線（第１電源線ＶＤＤＨまたは第２電源線ＶＤＤＬ）が配線されることになる。第１電源線ＶＤＤＨが配線された配置領域列には第１素子が配置可能であり、第２電源線ＶＤＤＬが配線された配置領域列には第２素子が配置可能である。
【００２０】
図１では、クロックバッファＣＢは、第２電源線ＶＤＤＬが配線された配置領域１２に、Ｈ状のクロックツリーを構成するよう複数配置されている。この複数のクロックバッファＣＢは、各フリップフロップＦＦのクロックスキューを小さくするため、クロック源から各フリップフロップＦＦへの配線長ができるだけ等しくなるよう配線されている。クロック源からクロック信号ＣＬＫを受けた第１クロックバッファＣＢ１は、自己を中心にＨ状に配置された四つの第２クロックバッファＣＢ２にクロック信号ＣＬＫを供給する。各第２クロックバッファＣＢ２は、自己を中心にＨ状に配置された四つのフリップフロップＦＦにクロック信号ＣＬＫを供給する。このように、フリップフロップＦＦは、クロックバッファＣＢから低振幅のクロック信号ＣＬＫを受ける。
【００２１】
（実施の形態１）
図２は、実施の形態１に係る半導体装置１００の回路構成図である。以下、図１に示した半導体装置５００との相違点を中心に説明する。
実施の形態１では、第２素子用の配置領域１２では、その配置領域１２を形成する一対のグラウンド線ＧＮＤ間に、その配置領域１２を形成する一対の電源線群ＶＤＤＧにそれぞれ含まれる、一対の第２電源線ＶＤＤＬを結ぶ第２電源線ＶＤＤＬが配線されている。
【００２２】
第１素子用の配置領域では図１と異なり、第２素子用の配置領域１２を含む、グラウンド線ＧＮＤが延在する方向の配置領域列において、第１素子用の配置領域を形成する一対のグラウンド線ＧＮＤ間に第１電源線ＶＤＤＨが配線されている。この第１素子用の配置領域では、その配置領域を形成する電源線群ＶＤＤＧの一方に含まれる第１電源線ＶＤＤＨからその直交方向に第１電源線ＶＤＤＨを分岐させている。なお、その分岐させている第１電源線ＶＤＤＨは、第２電源線ＶＤＤＬを跨がなくても、第１素子用の配置領域へ分岐できる電源線群ＶＤＤＧに含まれる第１電源線ＶＤＤＨと接続されている。図２では、第１素子用の配置領域の左側の電源線群ＶＤＤＧに含まれる第１電源線ＶＤＤＨと接続されている。図２では、第１素子用の配置領域を形成する一対のグラウンド線ＧＮＤ間に配線される第１電源線ＶＤＤＨの一端をオープンにしている。なお、一端をオープンにせずに、第２電源線ＶＤＤＬと同一方向に重複して当該第１電源線ＶＤＤＨを、隣接する電源線群ＶＤＤＧに含まれる第１電源線ＶＤＤＨに接続することも可能である。
【００２３】
第２素子用の配置領域１２を含む、グラウンド線ＧＮＤが延在する方向の配置領域列において、隣接する配置領域に含まれる素子が異なるように配置される。たとえば、第１素子と第２素子が交互に配置されてもよい。
第２素子用の配置領域１２を含む、グラウンド線ＧＮＤが延在する方向の複数の配置領域列において、第２素子用の配置領域１２が千鳥格子状に設けられる。より具体的には、市松模様（チェッカー模様）に設けられる。すなわち、当該配置領域列のそれぞれは、第１素子用の配置領域と第２素子用の配置領域１２が交互に設けられ、両隣りの配置領域列と、第１素子用の配置領域と第２素子用の配置領域１２の順番が逆に設けられる。なお、第２素子用の配置領域１２は完全に千鳥格子状でなくてもよく、一部が省略されてもよい。その省略される部分は、第１素子用の配置領域にすることができる。
【００２４】
第２素子用の配置領域１２を含まない、グラウンド線ＧＮＤが延在する方向の配置領域列では、その配置領域列を形成する一対のグラウンド線ＧＮＤ間に、第１電源線ＶＤＤＨが連続的に配線されている。この配置領域列については図１と同様である。
【００２５】
以上説明したように実施の形態１によれば、複数の電源電圧を使用する半導体装置において、第１電源線ＶＤＤＨおよび第２電源線ＶＤＤＬをメッシュ状に配線することにより、安定的な電源電圧の供給が可能となる。また、ハイレベル側が第２電源電位であり、ローレベル側がグラウンド電圧である低振幅のクロック信号でフリップフロップＦＦを駆動することにより、ハイレベル側が第１電源電位であり、ローレベル側がグラウンド電圧であるフル振幅のクロック信号で駆動する場合より、消費電力を低減することができる。また、演算対象の信号は、ハイレベル側が第１電源電位であり、ローレベル側がグラウンド電圧であるフル振幅で動作する第１素子により制御されることにより信号精度を維持することができる。
【００２６】
また、第２素子用の配置領域１２を含む、グラウンド線ＧＮＤが延在する方向の配置領域列において、第１素子用の配置領域では、一対のグラウンド線ＧＮＤ間に第１電源線ＶＤＤＨを配線することにより、設計の自由度を確保しつつ、回路面積の増大を抑制することができる。
【００２７】
すなわち、図１では、第２素子用の配置領域１２を含む配置領域列には第２素子しか配置することができなかったが、実施の形態１によれば、その配置領域列に第１素子を配置することが可能であるため、設計の自由度が増す。一般的に、第２素子より第１素子のほうが使用個数が多くなるため、第１素子用の配置領域をできるだけ多くすることができ、回路面積の増大を抑制することができる。ここでの設計の自由度とは、主に第１素子の配置自由度を指す。
【００２８】
また、第２素子用の配置領域１２を千鳥格子状に形成すると、電源線の設計を単純化することができる。この千鳥格子状の配置は、Ｈ状のクロックツリーを形成する複数のクロックバッファＣＢを配置する場合に適したものである。
【００２９】
（実施の形態２）
図３は、実施の形態２に係る半導体装置２００の回路構成図である。以下、実施の形態１に係る半導体装置１００との相違点を中心に説明する。
電源線群ＶＤＤＧは、中央に第２電源線ＶＤＤＬおよびその両側に第１電源線ＶＤＤＨを含む。第２素子用の配置領域を含む、グラウンド線ＧＮＤが延在する方向の配置領域列において、第１素子用の配置領域では、その配置領域を形成する一対のグラウンド線ＧＮＤ間に、その配線領域を形成する一対の電源線群ＶＤＤＧにそれぞれ含まれる、その配置領域に隣接する側の第１電源線ＶＤＤＨを結ぶ第１電源線ＶＤＤＨが配線される。
【００３０】
実施の形態２によれば、実施の形態１と同様の効果を奏する。それに加えて、第１素子用の配置領域において、その配置領域に隣接する側の一対の第１電源線ＶＤＤＨを結ぶ第１電源線ＶＤＤＨが配線されることにより、第２電源線ＶＤＤＬと同一方向に重複することなく、第１素子用の配置領域に第１電源線ＶＤＤＨを配線することができる。よって、実施の形態１と比較し、当該配置領域内の第１電源線ＶＤＤＨから供給される第１電源電圧を安定化させることができる。実施の形態１では、図２に示したように当該第１電源線ＶＤＤＨの一端をオープンにするか、第２電源線ＶＤＤＬと同一方向に重複して当該第１電源線ＶＤＤＨを、隣接する電源線群ＶＤＤＧに含まれる第１電源線ＶＤＤＨに接続しなければならなかった。
【００３１】
図４は、実施の形態２の変形例に係る半導体装置２５０の回路構成図である。以下、実施の形態２の基本例に係る半導体装置２００との相違点を中心に説明する。
図２、３では、第２素子用の配置領域１２を千鳥格子状に規則的に形成する例を描いたが、本変形例では第２素子用の配置領域１２を、第２素子が実際に配置される領域のみに形成している。図４にて、左下の領域には、フリップフロップＦＦおよびクロックバッファＣＢが配置されない。したがって、その領域には第２素子用の配置領域１２が設けられない。
【００３２】
実施の形態２の変形例によれば、実施の形態２と同様の効果を奏する。さらに、実施の形態２と比較し、第１素子用の配置領域を最大限に増やすことができ、設計の自由度をより向上させることができる。この変形例の考察は実施の形態１についてもあてはまる。
【００３３】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３４】
たとえば、第１高電位側基準電圧、第２高電位側基準電圧および低電位側基準電圧は、上述した例に限らず設計者が任意に設定することができる。
【００３５】
上述した実施の形態では、Ｈ状のクロックツリーを形成する複数のクロックバッファＣＢを配置する例を説明した。この点、Ｈ状以外の形状にクロックバッファＣＢを配置してもよい。
【図面の簡単な説明】
【００３６】
【図１】実施の形態と比較すべき半導体装置の回路構成図である。
【図２】実施の形態１に係る半導体装置の回路構成図である。
【図３】実施の形態２に係る半導体装置の回路構成図である。
【図４】実施の形態２の変形例に係る半導体装置の回路構成図である。
【符号の説明】
【００３７】
ＶＤＤＨ  第１電源線、  ＶＤＤＬ  第２電源線、  ＧＮＤ  グラウンド線、  ＶＤＤＧ  電源線群、  ＦＦ  フリップフロップ、  ＣＢ  クロックバッファ、  １０  配置領域、  ＣＬＫ  クロック信号、  １００  半導体装置。  
【図１】
2009239237.tif 000003
【図２】
2009239237.tif 000004
【図３】
2009239237.tif 000005
【図４】
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