(57)【要約】【課題】多重露光によるチップ面積の増加を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】第１最小加工寸法を持つ第１パターンを有する第１領域と、第１領域に隣接して配設され第１最小加工寸法に比べて大きな第２最小加工寸法を持つ第２パターンを有する第２領域と、第１領域又は第２領域に隣接して配設され、第２最小加工寸法に比べて大きな第３最小加工寸法を持つ第３パターンを有する第３領域とを備え、第１領域〜第３領域の境界が下記（１）〜（３）のいずれかである。（１）第１領域、第２領域、第３領域のそれぞれの境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている。（２）第１領域及び第３領域と第２領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている。（３）第１領域及び第２領域と第３領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている。【選択図】図１
2009016696.tif 000002
【特許請求の範囲】
【請求項１】
第１の最小加工寸法を持つ第１のパターンを有する第１の領域と、
前記第１の領域に隣接して配設され、前記第１の最小加工寸法に比べて大きな第２の最小加工寸法を持つ第２のパターンを有する第２の領域と、
前記第１の領域又は前記第２の領域に隣接して配設され、前記第２の最小加工寸法に比べて大きな第３の最小加工寸法を持つ第３のパターンを有する第３の領域と、を備え、
前記第１の領域〜前記第３の領域の境界が下記（１）〜（３）のいずれかであることを特徴とする半導体装置。
（１）前記第１の領域、前記第２の領域、前記第３の領域のそれぞれの境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている
（２）前記第１の領域及び前記第３の領域と前記第２の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている
（３）前記第１の領域及び前記第２の領域と前記第３の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている
【請求項２】
前記第１の領域にメモリセルアレイが配設され、前記第２の領域に前記メモリセルアレイのデコーダ及びセンスアンプが配設され、前記第３の領域に電源回路が配設されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域にメモリセルアレイが配設され、前記第２の領域に前記メモリセルアレイのセンスアンプが配設され、前記第３の領域に前記メモリセルアレイのデコーダ及び電源回路が配設されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１のレイヤの露光領域の第１の露光境界と、
前記第１のレイヤよりも上層に配設された第２のレイヤの露光領域の第２の露光境界と、
前記第２のレイヤよりも上層に配設された第３のレイヤの露光領域の第３の露光境界と、を備え、
前記第１の露光境界、第２の露光境界、第３の露光境界のそれぞれが下層から上層に向かって交互に配設されたことを特徴とする半導体装置。
【請求項５】
第１の最小加工寸法を持つ第１のパターンを有し、前記第１の最小加工寸法の２倍以上の幅のスペースにより周囲が囲まれた第１の領域と、前記第１の最小加工寸法に比べて大きな第２の最小加工寸法を持つ第２のパターンを有し、前記第２の最小加工寸法の２倍以上の幅のスペースにより周囲が囲まれた第２の領域とに露光領域を分解する工程と、
前記第１の領域毎、前記第２の領域毎に、それぞれに適した露光条件において繰り返し露光を行う工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に多重露光技術により製造される半導体装置及び多重露光技術を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造技術において多重露光技術が知られている。多重露光技術は、１つのレイアウトを少なくとも２つ以上のサブパターンに分割し、サブパターン毎に露光条件を分けて露光を行う技術である。サブパターンと他のサブパターンとの間の境界には製造上のアライメントずれを考慮した緩衝領域が必要であることから、サブパターン数や緩衝領域数が増える程、半導体チップ面積が増大する。
【０００３】
一方、リソグラフィの解像限界を超える微細パターン形成技術として、側壁加工プロセスがある。側壁加工プロセスは、パターンの仕上がり寸法を露光寸法の２分の１以下に加工することができるプロセスである。
【非特許文献１】W.-Y. Jung et al., "Patterning with spacer for expanding the resolution limit of current lithography tool", Proc. of SPIE, Vol. 6156, 61561J (2006)
【非特許文献２】J. W. Park et al., "Robust double exposure flow for memory", Proc. of SPIE, Vol. 6154, 61542E (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、多重露光によるチップ面積の増加を抑制することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る第１の特徴は、半導体装置において、第１の最小加工寸法を持つ第１のパターンを有する第１の領域と、第１の領域に隣接して配設され、第１の最小加工寸法に比べて大きな第２の最小加工寸法を持つ第２のパターンを有する第２の領域と、第１の領域又は第２の領域に隣接して配設され、第２の最小加工寸法に比べて大きな第３の最小加工寸法を持つ第３のパターンを有する第３の領域と、を備え、第１の領域〜第３の領域の境界が下記（１）〜（３）のいずれかである。（１）第１の領域、第２の領域、第３の領域のそれぞれの境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている。（２）第１の領域及び第３の領域と第２の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている。（３）第１の領域及び第２の領域と第３の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている。
【０００６】
本発明の実施の形態に係る第２の特徴は、半導体装置において、第１のレイヤの露光領域の第１の露光境界と、第１のレイヤよりも上層に配設された第２のレイヤの露光領域の第２の露光境界と、第２のレイヤよりも上層に配設された第３のレイヤの露光領域の第３の露光境界と、を備え、第１の露光境界、第２の露光境界、第３の露光境界のそれぞれが下層から上層に向かって交互に配設される。
【０００７】
本発明の実施の形態に係る第３の特徴は、半導体装置の製造方法において、第１の最小加工寸法を持つ第１のパターンを有し、第１の最小加工寸法の２倍以上の幅のスペースにより周囲が囲まれた第１の領域と、第１の最小加工寸法に比べて大きな第２の最小加工寸法を持つ第２のパターンを有し、第２の最小加工寸法の２倍以上の幅のスペースにより周囲が囲まれた第２の領域とに露光領域を分解する工程と、第１の領域毎、第２の領域毎に、それぞれに適した露光条件において繰り返し露光を行う工程とを備える。
【発明の効果】
【０００８】
本発明よれば、多重露光によるチップ面積の増加を抑制することができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではNAND型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態は、NAND型フラッシュメモリの製造方法における多重露光方法を説明するものである。
【００１１】
高集積化並びに大容量化が要求されるNAND型フラッシュメモリの製造技術においても多重露光技術が使用されている。NAND型フラッシュメモリの製造技術において、露光工程における露光寸法は加工後の仕上がり寸法と共通である。露光寸法が最も小さい領域は「セル領域」、最も大きい領域は「周辺回路領域」、中間の領域はセル領域と周辺回路領域との間の「接続領域」である。
【００１２】
セル領域はメモリセルユニットを行列状に配列したメモリセルアレイである。メモリセルアレイにはメモリセルユニットが行列状に配列されている。メモリセルユニットには、メモリストリングと、その一端とソース線との間を電気的に接続するソース側選択トランジスタと、メモリストリングの他端とデータ線との間を電気的に接続するドレイン側選択トランジスタとを備えている。メモリストリングは複数のメモリセルを電気的に直列に接続して構成されている。メモリセルには電荷蓄積領域を有するトランジスタが使用されている。メモリセルユニットのドレイン側選択トランジスタにはビット線が電気的に接続されている。メモリセルユニットのソース側選択トランジスタにはソース線が電気的に接続されている。メモリストリングのメモリセルのそれぞれにはワード線が電気的に接続されている。
【００１３】
接続領域には、メモリセルアレイからのビット線の引き出し配線部分、メモリセルアレイからのワード線の引き出し配線部分、センスアンプ、ロウデコーダが含まれる。周辺回路領域には、センスアンプ及びロウデコーダ以外の電源回路等が含まれる。
【００１４】
NAND型フラッシュメモリの製造技術において、最小の露光寸法である「セル領域」に露光条件を最適化すると、露光段階において許される寸法ばらつきの絶対値は
「セル領域」＞「接続領域」＞「周辺回路領域」
の順に緩くなる。露光寸法と寸法ばらつきの許容絶対値との間に従属関係があるので、露光段階において許される寸法ばらつきの絶対値は仕上がりにおいて要求される寸法ばらつきの傾向に一致する。このとき、特殊な露光条件は、最小線幅を有する「セル領域」のみであり、露光方法は以下の２つになる。第１の露光方法は、「セル領域」の露光条件において、「接続領域」及び「周辺回路領域」において要求される設計ルールを包含することができれば、「セル領域」、「接続領域」及び「周辺回路領域」のすべてを一括露光する露光方法である。第２の露光方法は、「セル領域」の露光条件が特殊な露光条件であって、「接続領域」及び「周辺回路領域」において要求される設計ルールを包含することができない場合、「セル領域」の露光工程と「接続領域」及び「周辺回路領域」を露光する工程とを２回に分けて露光する露光方法である。
【００１５】
半導体装置の露光プロセスの難易度を示す定義の１つに「ｋ１値」がある。ここで、一般的にはｋ１値は以下の式で表され、値が小さくなるほど露光プロセスの難易度が上がる。
ｋ１＝パターンサイズ×露光装置の開口数（NA）／レーザ露光波長
ｋ１値の推移は最小露光寸法が小さくなるに従って下がる傾向にある（図４参照。）。
ｋ１値が０．３を下回ると、複雑な光近接効果補正（OPC: Optical Proximity Correction）を用いても露光マージンの確保が難しくなり、０．２５を下回るとパターンの解像が不可能になる。
【００１６】
ＮＡＮＤ型フラッシュメモリにおいて、セル領域にのみ側壁加工プロセスを採用した場合の露光寸法は、仕上がり寸法の２倍になる。従って、露光寸法は、
「接続領域」＞「セル領域」＞「周辺回路領域」
の順に大きくなる。露光条件を最小寸法である「接続領域」に最適化すると、露光段階で許される寸法ばらつきの絶対値は
「接続領域」＞「セル領域」＞「周辺回路領域」
の順に緩くせざるを得ない。ところが、加工段階を経て仕上がり後には「セル領域」の仕上がり寸法が最も小さくなるので、寸法精度要求は仕上がり寸法に合わせて
「セル領域」＞「接続領域」＞「周辺回路領域」
の順に緩くする必要がある。露光寸法と仕上がりにおいて許される寸法ばらつきとの間に矛盾が生じる。これは露光寸法と寸法ばらつきの許容値とが独立であることを意味する。
【００１７】
このため、多重露光技術においては、ｋ１値低下に伴いリソグラフィ技術の難易度が上がり、露光工程における露光マージンが低下するので、最小寸法の「セル領域」と、寸法は最小ではないが許容寸法ばらつきが最小の「接続領域」とのそれぞれに特化した露光条件が必要になる。特化した露光条件とは、設計段階においても、露光条件に合わせて、「セル領域」並びに「接続領域」にそれぞれ特殊ルールを定義することである。
【００１８】
［NAND型フラッシュメモリのレイアウト構成］
図１に示すように、本発明の第１の実施の形態に係るNAND型フラッシュメモリ（半導体装置）１は、セル領域（第１の領域）１１と、セル領域１１の周辺領域に配設された周辺回路領域（第３の領域）１３と、セル領域１１と周辺回路領域１３との間に配設された接続領域（第２の領域）１２とを備えている。
【００１９】
セル領域１１はメモリセルが行列状に配列されたメモリセルアレイ２の領域である。セル領域１１は、このNAND型フラッシュメモリ（半導体チップ）１において第１の最小加工寸法を持つ第１のパターンを有している。接続領域１２は、図１中、メモリセルアレイ２の上辺及びそれに対向する下辺に沿って配設されたNAND型フラッシュメモリ１のセンスアンプ３１及び３２と、メモリセルアレイ２の左辺及びそれに対向する右辺に沿って配設されたNAND型フラッシュメモリ１のロウデコーダ３３及び３４とを備えている。接続領域１２は、第１の領域１１に隣接して配設され、第１の最小加工寸法に比べて大きな第２の最小加工寸法を持つ第２のパターンを有している。周辺回路領域（第３の領域）１３は、接続領域１２の周辺に配設されており、NAND型フラッシュメモリ１の電源回路（昇圧回路、降圧回路が含まれる。）、温度補償回路、クロック発生回路等を含む。周辺回路領域１３は、第１の領域又は第２の領域に隣接して配設され、第２の最小加工寸法に比べて大きな第３の最小加工寸法を持つ第３のパターンを有している。本実施形態に係る本発明のNAND型フラッシュメモリ（半導体装置）１においては、第１の領域、第２の領域及び第３の領域の境界が、それぞれ、下記（１）〜（３）のいずれかである。
（１）第１の領域、第２の領域、第３の領域のそれぞれの境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている（第１の領域、第２の領域、第３の領域のそれぞれの境界が隣接領域に存在する最小加工寸法の２倍以上の幅のスペースにより周囲が囲まれている）。
（２）第１の領域及び第３の領域と第２の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている（第１の領域及び第３の領域と第２の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅のスペースにより周囲が囲まれている）。
（３）第１の領域及び第２の領域と第３の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅で区切られている（第１の領域及び第２の領域と第３の領域との境界が隣接領域に存在する最小加工寸法の２倍以上の幅のスペースで周囲が囲まれている）。
【００２０】
［NAND型フラッシュメモリのメモリセルアレイの回路構成］
メモリセルアレイ２は、図２に示すように、複数のメモリセルユニットＭＵ０、ＭＵ１、…、ＭＵｊを並列に配置して構成されている。ここでは、メモリセルユニットＭＵの一部しか図示していないが、実際にはメモリセルユニットＭＵ０〜ＭＵｊが更にマトリックス状に配置されている。メモリセルユニットＭＵ０〜ＭＵｊはいずれも複数のメモリセルＭＣ０、ＭＣ１…、ＭＣｉを備え、この複数のメモリセルＭＣ０〜ＭＣｉはメモリストリングを構築する。メモリセルＭＣの連結数は、例えば８個、１６個、３２個、…のバイト構成に基づき設定されている。
【００２１】
１つのメモリセルＭＣは、第１の実施の形態において、電荷蓄積領域と、制御電極（コントロールゲート電極）と、ソース領域及びドレイン領域とを少なくとも備えている。また、メモリセルＭＣには、電荷蓄積領域を浮遊ゲート電極とする浮遊ゲート電極構造のトランジスタ、酸化膜との界面近傍の窒化膜に電子のトラップ領域を有するMONOS（Metal Oxide Nitride Oxide Silicon）構造のトランジスタを使用することができる。複数のメモリセルＭＣ０〜ＭＣｉにおいては、互いに隣接する１つのメモリセルＭＣのソース領域と他の１つのメモリセルＭＣのドレイン領域とを一体的に構成し、双方の領域が共有されている。そして、メモリセルユニットＭＵ０〜ＭＵｊは、いずれも、このように電気的に直列に接続された複数個のメモリセルＭＣ０〜ＭＣｉと、その一端（ソース側）のメモリセルＭＣ０のソース領域にドレイン領域が電気的に接続されたソース側選択トランジスタＳ１と、その他端に（ドレイン側）のメモリセルＭＣｉのドレイン領域にソース領域が接続されたドレイン側選択トランジスタＳ２とを備えて構成されている。
【００２２】
メモリセルＭＣ０、ＭＣ１、…、ＭＣｉのそれぞれの制御電極には各々ワード線ＷＬ０、ＷＬ１、…、ＷＬｉが接続されている。メモリセルユニットＭＵ０〜ＭＵｊのそれぞれの同一位置に配置されたメモリセルＭＣ０にはワード線ＷＬ０が接続され、同一位置に配置されたメモリセルＭＣ１にはワード線ＷＬ１が接続され、以下同様である。メモリセルユニットＭＵ０〜ＭＵｊのそれぞれのソース側選択トランジスタＳ１のゲート電極にはメモリセルアレイ２に共通のソース側選択ゲート線ＳＧＳが接続されている。同様に、ドレイン側選択トランジスタＳ２のゲート電極にはメモリセルアレイ２に共通のドレイン側選択ゲート線ＳＧＤが接続されている。更に、メモリセルユニットＭＵ０〜ＭＵｊのそれぞれのソース側選択トランジスタＳ１のソース領域にはメモリセルアレイ２に共通のセルソース線ＣＥＬＳＲＣが接続され、ドレイン側選択トランジスタＳ２のドレイン領域にはメモリセルユニットＭＵ０〜ＭＵｊ毎に対応して配置されたビット線ＢＬ０、ＢＬ１…、ＢＬｉがそれぞれ接続されている。
【００２３】
［NAND型フラッシュメモリの多重露光方法］
次に、第１の実施の形態に係るNAND型フラッシュメモリ１の製造方法における多重露光方法を説明する。まず、NAND型フラッシュメモリの世代毎の最小加工寸法の数値が図３に示される。７０ｎｍ世代のNAND型フラッシュメモリにおいて、セル領域１１の最小加工寸法、すなわち製造上、最小寸法において加工することができる配線幅は７０ｎｍである。同世代において、接続領域（コア領域）１２の最小加工寸法は７０ｎｍ、周辺回路領域１３の最小加工寸法は１００ｎｍである。５０ｎｍ世代のNAND型フラッシュメモリにおいて、セル領域１１の最小加工寸法は５０ｎｍ、接続領域１２の最小加工寸法は７０ｎｍ、周辺回路領域１３の最小加工寸法は１００ｎｍである。
【００２４】
これに対して、次世代において、４０ｎｍ世代のNAND型フラッシュメモリにおいて、セル領域１１の最小加工寸法は４０ｎｍ、接続領域１２の最小加工寸法は５０ｎｍ、周辺回路領域１３の最小加工寸法は１００ｎｍである。更なる次世代において、３０ｎｍ世代のNAND型フラッシュメモリにおいて、セル領域１１の最小加工寸法は３０ｎｍ、接続領域１２の最小加工寸法は４０ｎｍ、周辺回路領域１３の最小加工寸法は１００ｎｍである。
【００２５】
半導体装置の製造プロセスの難易度を示す「ｋ１値」は前述の式により表される。このｋ１値の推移は、図４に示すように、最小露光寸法が小さくなるに従って下がる傾向にある。
【００２６】
７０ｎｍ世代のNAND型フラッシュメモリにおいては、図５に示すように、露光マージンを十分に確保することができるので、セル領域１１、接続領域１２、周辺回路領域１３のそれぞれは一括露光することができる。図５において、横軸は配線群のライン寸法（配線幅寸法：ｎｍ）、縦軸はスペース寸法（配線間寸法：ｎｍ）である。ドットが存在しない領域は十分な露光マージンを有し、ドット数の増加に従って露光マージンがなくなる。つまり、７０ｎｍ世代のNAND型フラッシュメモリにおいては、十分な露光マージンを持ってセル領域１１、接続領域１２、周辺回路領域１３のそれぞれを一括して露光することができる。
【００２７】
５０ｎｍ世代のNAND型フラッシュメモリにおいては、図６（Ａ）に示すように、露光マージンを十分に確保することができる領域が少ないので、セル領域１１のみ特別の露光条件において露光が行われる。図６（Ｂ）に示すように、接続領域１２及び周辺回路領域１３は十分な露光マージンを確保することができる別の露光条件において露光が行われる。すなわち、５０ｎｍ世代のNAND型フラッシュメモリの露光方法は、セル領域１１の露光と、接続領域１２及び周辺回路領域１３の露光との合計２回の多重露光が行われる。
【００２８】
第１の多重露光方法
第１の実施の形態に係る４０ｎｍ世代以降のNAND型フラッシュメモリ１においては、図７（Ａ）に示すように、露光マージンを十分に確保することができる領域が極めて少ないので、セル領域１１のみ特別の露光条件において露光が行われる。図７（Ｂ）に示すように、接続領域１２においても同様に、露光マージンを十分に確保することができる領域が少ないので、接続領域１２のみ特別の露光条件において露光が行われる。図７（Ｃ）に示すように、セル領域１１及び接続領域１２とは別の露光条件において、周辺回路領域１３のみ露光が行われる。すなわち、４０ｎｍ世代以降のNAND型フラッシュメモリの露光方法は、設計ルールを互いの領域において包括することができないので、セル領域１１の露光と、接続領域１２の露光と、周辺回路領域１３の露光との合計３回の多重露光が行われる。ここで、「４０ｎｍ世代以降」とは、４０ｎｍ世代、３０ｎｍ世代及びそれよりも微小な最小加工寸法を持つ世代を含む意味において使用される。
【００２９】
第２の多重露光方法
また、第１の実施の形態に係る４０ｎｍ世代以降のNAND型フラッシュメモリ１において、セル領域１１に側壁加工プロセスを採用する場合、セル領域１１の露光寸法は側壁加工後の寸法の例えば２倍で良い。従って、図８（Ａ）に示すように、セル領域１１の露光マージンを十分に確保することができ、セル領域１１の露光条件が周辺回路領域１３の露光条件に包括することができる。側壁加工プロセスの採用により、接続領域１２が最小露光寸法になり、図８（Ｂ）に示すように、露光マージンを十分に確保することができる領域が少ないので、接続領域１２のみ特別の露光条件において露光が行われる。すなわち、４０ｎｍ世代以降のNAND型フラッシュメモリの露光方法は、側壁加工プロセスを採用する場合、設計ルールを互いの領域において包括することができるので、セル領域１１及び周辺回路領域１３の露光と、接続領域１２の露光との合計２回の多重露光が行われる。
【００３０】
第３の多重露光方法
また、第１の実施の形態に係る４０ｎｍ世代以降のNAND型フラッシュメモリ１において、セル領域１１、接続領域１２のいずれか一方にいずれか他方を包括することができる場合、図９（Ａ）に示すように、極めて狭い露光マージンを確保することができる範囲内であるが、セル領域１１の露光条件に接続領域１２の露光条件を包括することができる。図９（Ｂ）に示すように、セル領域１１及び接続領域１２とは別の露光条件において、周辺回路領域１３のみ露光が行われる。すなわち、４０ｎｍ世代以降のNAND型フラッシュメモリの露光方法は、セル領域１１、接続領域１２のそれぞれの設計ルールを互いの領域において包括することができるので、セル領域１１及び接続領域１２の露光と、周辺回路領域１３の露光との合計２回の多重露光が行われる。
【００３１】
以上説明したように、第１の実施の形態に係るNAND型フラッシュメモリ１においては、露光寸法と寸法ばらつきの許容値が独立な場合でも、パターンの寸法精度の要求を満たした多重露光を実現することができる。すなわち、NAND型フラッシュメモリ１の製造プロセスにおいては、難易度を示すｋ１値が小さく、露光マージンが厳しいとされるパターンであっても、露光マージンを確保した状態で多重露光を実現することができる。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係るNAND型フラッシュメモリ１において、多重露光の境界領域の占有面積を減少した例を説明するものである。なお、第２の実施の形態並びにそれ以降の実施の形態において、第１の実施の形態に係るNAND型フラッシュメモリ１と同一構成には同一符号を付け、その繰り返しの説明は重複するので省略する。
【００３３】
［NAND型フラッシュメモリのレイアウト構成］
図１０に示すように、本発明の第２の実施の形態に係るNAND型フラッシュメモリ（半導体装置）１は、前述の第１の実施の形態に係るNAND型フラッシュメモリ１と同様に、セル領域１１と、セル領域１１の周辺領域に配設された周辺回路領域１３と、セル領域１１と周辺回路領域１３との間に配設された接続領域１２とを備えている。
【００３４】
セル領域１１はメモリセルが行列状に配列されたメモリセルアレイ２の領域である。接続領域１２は、図１０中、メモリセルアレイ２の上辺及びそれに対向する下辺に沿って配設されたNAND型フラッシュメモリ１のセンスアンプ３１及び３２である。第１の実施の形態においては、接続領域１２に、メモリセルアレイ２の左辺及びそれに対向する右辺に沿って配設されたNAND型フラッシュメモリ１のロウデコーダ３３及び３４が含まれていた。第２の実施の形態においては、ロウデコーダ３３及び３４は含まれていない。ロウデコーダ３３及び３４の配線群のラインアンドスペースの最小加工寸法を緩和することにより、ロウデコーダ３３及び３４は、周辺回路領域１３の露光条件と同様の露光条件において露光することができる。周辺回路領域１３は、接続領域１２の周辺に配設されており、NAND型フラッシュメモリ１の電源回路（昇圧回路、降圧回路が含まれる。）、温度補償回路、クロック発生回路等を含む。
【００３５】
［NAND型フラッシュメモリの境界領域の構成］
NAND型フラッシュメモリ１において、メモリセルアレイ２（セル領域１１）には、図１１（Ａ）及び図１１（Ｂ）に示すように、複数本のワード線（ＷＬ）３０１が最小加工寸法すなわち最小ライン幅及び最小スペース幅において配列されている。ワード線３０１には、第２の実施の形態においてゲート電極材料が使用されている。具体的には、シリコン多結晶膜、高融点金属膜、高融点金属シリサイド膜のいずれかの単層膜、又はシリコン多結晶膜上に高融点金属膜若しくは高融点金属シリサイド膜を積層した複合膜が使用されている。なお、図示しないが、図１１（Ｂ）中、ワード線３０１よりも下側には半導体基板（例えば、シリコン単結晶基板）が存在する。
【００３６】
このセル領域１１におけるラインアンドスペースを有するワード線３０１は、露光寸法（設計ルール）が緩い配線３０２及び３０３を通してロウデコーダ３３及び３４に電気的に接続されている。配線３０２及び３０３は、ワード線３０１よりも上層の配線層に配置されており、例えばアルミニウム配線により形成されている。アルミニウム配線は、その単層膜又は下層にバリアメタル膜や上層に反射防止膜を含む積層膜であってもよい。第２の実施の形態において、ワード線３０１の配列ピッチに対して、配線３０２、３０３はいずも２倍以上の配列ピッチを有する。更に、配線３０２、３０３のそれぞれは上下２層に分割されている。つまり、配線３０２及び３０３は配線幅を広くしつつ、実効的にスペースを介在させずに配列することができる。
【００３７】
従って、第２の実施の形態において、ロウデコーダ３３及び３４は、比較的緩い露光条件である周辺回路領域１３の露光条件において露光することができる。つまり、接続領域１２であるロウデコーダ３３及び３４のすべての周囲を境界領域とする必要がない。境界領域は、セル領域１１であるメモリセルアレイ２の左辺とロウデコーダ３３との間と、メモリセルアレイ２の右辺とロウデコーダ３４との間だけである。境界領域が増えるとNAND型フラッシュメモリ１の面積の有効利用をすることができない。第２の実施の形態においては、周辺回路領域１３とロウデコーダ３３及び３４との間の境界領域をなくしているので、多重露光によるチップ面積の増加を抑制することができる。
【００３８】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態又は第２の実施の形態に係るNAND型フラッシュメモリ１において、複数レイヤのそれぞれの多重露光の境界領域における占有面積を減少した例を説明するものである。
【００３９】
［NAND型フラッシュメモリの露光境界の概略構成］
図１２に示すように、本発明の第３の実施の形態に係るNAND型フラッシュメモリ（半導体装置）１においては、３層以上の配線層のレイヤ６１、６２、６３が存在する場合、多重露光の露光境界６０１、６０２、６０３は下層から上層に向かって交互に配設されている。つまり、レイヤ６１の露光境界６０１に対して、レイヤ６１の上層のレイヤ６２の露光境界６０２は一定間隔離間して配設されている。レイヤ６２の更に上層のレイヤ６３の露光境界６０３は、レイヤ６１の露光境界６０１の直上であって重複位置に配設されている。露光境界６０３は、露光境界６０２に対しては一定間隔離間して配設されている。
【００４０】
このように構成されるNAND型フラッシュメモリ１においては、露光境界６０１及び６０３と露光境界６０２との間のスペースに、上下配線間の接続領域を確保することができ、かつ露光領域６０１と６０３と重複させて境界領域に必要な占有面積を減少することができる。なお、第３の実施の形態においては、３層のレイヤの露光領域を説明したが、４層のレイヤの場合には、レイヤ６２の露光領域６０２の直上にレイヤ６３の更に上層のレイヤの露光領域が重複して配設される。
【００４１】
（その他の実施の形態）
本発明は前述の実施の形態に限定されるものではない。例えば、前述の実施の形態はNAND型フラッシュメモリについて説明したが、本発明は、NOR型フラッシュメモリ、DRAM、SRAM等の他のメモリデバイスに適用することができる。なお、本発明において、第２の領域（接続領域）には、NAND型フラッシュメモリにおいてロウデコーダ３３及び３４が含まれるが、NOR型フラッシュメモリ、DRAM、SRAMのそれぞれにおいてはロウデコーダだけでなくカラムデコーダが含まれる。更に、本発明は、多重露光技術が適用されるロジックデバイスにも適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態に係るNAND型フラッシュメモリのチップレイアウト図である。
【図２】図１に示すNAND型フラッシュメモリのメモリセルアレイの回路構成図である。
【図３】第１の実施の形態を説明するためのNAND型フラッシュメモリの世代毎の最小加工寸法を示す図である。
【図４】第１の実施の形態に係るNAND型フラッシュメモリの露光方法においてｋ１値の推移を示す図である。
【図５】第１の実施の形態のNAND型フラッシュメモリの露光方法に係る露光マージンを示す図である。
【図６】（Ａ）及び（Ｂ）は第１の実施の形態のNAND型フラッシュメモリの露光方法に係る露光マージンを示す図である。
【図７】（Ａ）、（Ｂ）及び（Ｃ）は第１の実施の形態のNAND型フラッシュメモリの第１の露光方法に係る露光マージンを示す図である。
【図８】（Ａ）及び（Ｂ）は第１の実施の形態のNAND型フラッシュメモリの第２の露光方法に係る露光マージンを示す図である。
【図９】（Ａ）及び（Ｂ）は第１の実施の形態のNAND型フラッシュメモリの第３の露光方法に係る露光マージンを示す図である。
【図１０】本発明の第２の実施の形態に係るNAND型フラッシュメモリのチップレイアウト図である。
【図１１】（Ａ）は図１０に示すNAND型フラッシュメモリの要部の平面図、（Ｂ）は（Ａ）に示すＦ１−Ｆ１及びＦ２−Ｆ２切断線で切った断面図である。
【図１２】本発明の第３の実施の形態に係るNAND型フラッシュメモリの要部の露光領域を示す概略構成図である。
【符号の説明】
【００４３】
１…NAND型フラッシュメモリ、２…メモリセルアレイ、３１、３２…センスアンプ、３３、３４…デコーダ、４…周辺回路、１１…セル領域、１２…接続領域、１３…周辺回路領域、３０１…ワード線、３０２、３０３…配線、６１〜６３…レイヤ、６０１〜６０３…露光領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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