(57)【要約】【課題】製造コストを大幅に上昇させることなく、半導体集積回路の電源性能を向上させる。【解決手段】第１電源電圧を伝達するための第１電源配線（ＶＤＤ１）と、上記第１電源電圧が供給されることで動作可能な論理回路ブロック（ＣＫＢ）と、上記第１電源電圧よりも高レベルとされる第２電源電圧を伝搬するための第２電源配線（ＶＤＤ２）と、上記第１電源配線と上記第２電源配線とを接続可能なスイッチ（ＭＰＳ）と、上記第１電源電圧が電位ドロップを生じた場合に上記スイッチを制御して上記第２電源配線を上記第１電源配線に間欠的に接続可能な制御回路（ＶＣＴＬＣ）とを設ける。上記制御回路の制御により、局所的な電源電圧変動を防ぎ、それにより半導体集積回路の電源性能の向上を達成する。上記構成により、半導体集積回路の電源性能の向上が達成されるため、常にＬＳＩチップの最大動作電流を満たすような設計を行う必要がない。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源電圧を伝達するための第１電源配線と、
上記第１電源電圧が供給されることで動作可能な論理回路ブロックと、
上記第１電源電圧よりも高レベルとされる第２電源電圧を伝搬するための第２電源配線と、
上記第１電源配線と上記第２電源配線とを接続可能なスイッチと、
上記第１電源電圧が電位ドロップを生じた場合に上記スイッチを制御して上記第２電源配線を上記第１電源配線に間欠的に接続可能な制御回路と、を含むことを特徴とする半導体集積回路。
【請求項２】
第１電源電圧の変動を測定可能な電圧測定回路を含み、上記制御回路は、上記電圧測定回路での計測結果に応じて上記スイッチを制御する請求項１記載の半導体集積回路。
【請求項３】
上記電圧測定回路は、電圧情報を発振周期情報に変換可能なリングオシレータと、
上記リングオシレータの発振周期情報をデジタル信号に変換するアナログ・デジタル変換回路と、を含み、上記アナログ・デジタル変換回路の出力信号に応じて、上記第２電源配線が上記第１電源配線に間欠的に接続される請求項２記載の半導体集積回路。
【請求項４】
上記半導体集積回路の外部に設置される電圧供給回路から上記第１電源電圧及び上記第２電源電圧が供給されるとき、上記第２電源配線を上記第１電源配線に間欠的に接続する際の制御の時定数は、上記電圧供給回路の電圧制御時定数よりも小さく設定されて成る請求項１項記載の半導体集積回路。
【請求項５】
上記スイッチとして、ＭＩＳＦＥＴを含む請求項１記載の半導体集積回路。
【請求項６】
上記ＭＩＳＦＥＴは、上記アナログ・デジタル変換回路の出力信号が、予め設定した電圧変動量よりも大きい場合に間欠的に導通される請求項５記載の半導体集積回路。
【請求項７】
上記スイッチは、複数のグループに分けられたＭＩＳＦＥＴを含み、上記グループ毎に、互いに異なる基準レベルが設定されることにより、上記第２電源配線と上記第１電源配線との間欠的な接続が上記グループ単位で制御される請求項１記載の半導体集積回路。
【請求項８】
上記制御回路は、上記論理回路ブロックを構成するＭＩＳＦＥＴと同一種類のＭＩＳＦＥＴを含む請求項１記載の半導体集積回路。
【請求項９】
上記制御回路を構成するすべてのＭＩＳＦＥＴは、上記論理回路ブロックを構成するＭＩＳＦＥＴと同一種類のＭＩＳＦＥＴとされる請求項１記載の半導体集積回路。
【請求項１０】
上記制御回路は、上記論理回路ブロックを構成するＭＩＳＦＥＴと異なる膜厚のＭＩＳＦＥＴを含んで成る請求項１記載の半導体集積回路。
【請求項１１】
半導体集積回路内の温度を測定可能な温度計を含み、上記温度計の測定結果に基づいて上記制御回路による制御が制限される請求項１記載の半導体集積回路。
【請求項１２】
上記温度計の測定結果が所定のレベルを越える場合には、上記制御回路による制御が行われない請求項１１記載の半導体集積回路。
【請求項１３】
上記第１電源配線は上記第２電源配線よりもインピーダンスが小さく多数の配線を用いて接続され、上記第２電源配線は上記第１電源配線よりも少ない配線数で配線されて成る請求項１記載の半導体集積回路。
【請求項１４】
上記半導体集積回路は、上記アナログ・デジタル変換回路の出力信号のフィルタリング処理を行うデジタルフィルタを含む請求項３記載の半導体集積回路。
【請求項１５】
上記第１電源配線及び上記第２電源配線が、論理セルの配列方向に対して直交する方向に配列されるとき、上記第１電源配線及び上記第２電源配線の配列領域に上記スイッチが集積されて成る請求項１項記載の半導体集積回路。
【請求項１６】
上記スイッチは、パルス状の信号によって駆動され、このパルス状の信号のパルス幅とパルス間隔が上記制御回路によって制御される請求項１記載の半導体集積回路。
【請求項１７】
上記半導体集積回路は、夫々独立に動作電圧の供給を遮断するか否かを制御可能な複数の電源領域に分離され、
上記複数の電源領域は、上記動作電圧の供給が遮断されるように制御された場合でも、通電される共通電源領域を有し、
上記電圧測定回路は、上記複数の電源領域の夫々に配置され、
上記制御回路は、上記複数の電源領域と異なる領域にまとめて配置され、
上記制御回路と上記電圧測定回路との間を伝送する信号は、上記複数の電源領域の上記共通電源領域を介して伝送される、請求項２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路、さらにはそれにおける電源系の改良技術に関し、例えば携帯機器向けシステムＬＳＩに適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体プロセス技術の進歩により、ひとつのチップで必要なシステム機能のほとんどを集積できるようになってきた。例えば音声処理ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）や画像処理ＩＰなどがＣＰＵと共に集積される。このようなＬＳＩチップはＳｏＣ(Ｓｙｓｔｅｍ-ｏｎ-ａ-Ｃｈｉｐ)と称される。一方、プロセスの微細化により、ＬＳＩチップを構成する各素子は特性が改善できないことも顕在化してきた。例えば、ＬＳＩチップの配線のシート抵抗が年々増加することが挙げられる。例えば銅を用いてＬＳＩを製造するために、線材の表皮としてダマシンと呼ばれる構造が必要である。プロセスの微細化と共にそのダマシンが占める割合が多くなってしまうため、線材のシート抵抗は年々増加することが指摘されている。さらにこのようなＬＳＩチップを構成する各ＩＰは情報処理性能の向上が求められるため、年々動作周波数が高くなる。このように集積力が向上したことにより、ＬＳＩチップ内部に複数のＣＰＵを搭載することも可能となり、電流消費密度は従来に増して増加している。したがって、ＬＳＩチップ内部の電圧降下による性能劣化が懸念される。
【０００３】
【非特許文献１】In-situ measurement of supply-noise maps with millivolt accuracy and nanosecond-order time resolution' Symp. on VLSI Circuit, pp.78-79, June 2006.
【非特許文献２】Hierarchical Power Distribution with 20 Power Domains in 90-nm Low-Power Multi-CPU Processor', ISSCC Dig. Tech. Paper. pp.540-541, Feb. 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＬＳＩの性能を維持するため、ＬＳＩチップの電源設計が非常に重要になっている。しかしながら、従来とられていた電源配線強化手法によってこの問題を回避することは難しい。それは、製造コストの上昇が挙げられる。ＬＳＩチップ内部の電源配線総数を増やすことは、新たなメタル配線プロセスを追加することになり、製造コストが増加してしまう。したがって、特にコスト削減意識の高い民生向けＬＳＩにとっては、安易に電源配線強化を行うことが困難とされる。そこで本発明者らは、以下に着目し、課題を整理した。
【０００５】
（１）ＳｏＣと呼ばれるＬＳＩでは、ひとつのＬＳＩチップに複数のＣＰＵと多数のハードウエアアクセラレータとを集積される。集積されるＣＰＵとしては高速に動作するものと、低速に動作するものが集積される場合がある。電力消費の観点からすると、低速動作ＣＰＵや、ハードウエアアクセラレータは基本的に電力消費が少なく、高速ＣＰＵでは消費電力が大きい。従って、このようなＬＳＩには高速動作するＣＰＵ内部の局部にのみ電力集中が生じると考えられるので、局所的な電源補強がコストを抑える上で効果的である。
【０００６】
（２）最近の外付け電源ＩＣは高効率化のためスイッチング型と呼ばれるレギュレータ回路方式を採用する場合が多い。このタイプのレギュレータは電圧変換効率が９０％以上と高く、システム全体の低電力化を考えた場合メリットは大きい。しかしながら、このタイプのレギュレータは制御電圧の安定化に時間が掛かるという課題がある。したがって、電源制御に不感時間(おおよそ１０マイクロ秒)があり、この間に電源電圧が低下しても、この期間内は電源回路が電圧を正確に保証することができない。電源を補強する場合、この応答時間の高速化も重要な要因のひとつとされる。
【０００７】
（３）近年のＳｏＣは性能向上が著しいものの、その性能を必要とする時間はＳｏＣの製品寿命に対して非常に短い。例えば、携帯機器を考えても、通常は電話の待ち受けや、簡単な事務処理がほとんどで、グラフィックスを多用する最大処理性能が必要な場合は非常に短い。したがって、常にＳｏＣの最大動作電流を満たすような設計を行ってしまうと、ＳｏＣ内部の電源メッシュをより低インピーダンス化せざるを得ず、結果的に通常使用に当たってはオーバースペックの製品設計をしなくてはならなくなる。これは、さらなる配線層を増加や、電源配線本数増加といった、通常使用では不要な対策が必要になるため、製造コストの大幅な上昇に繋がる。
【０００８】
本発明の目的は、製造コストを大幅に上昇させることなく、半導体集積回路の電源性能を向上させるための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１１】
すなわち、第１電源電圧を伝達するための第１電源配線と、上記第１電源電圧が供給されることで動作可能な論理回路ブロックと、上記第１電源電圧よりも高レベルとされる第２電源電圧を伝搬するための第２電源配線と、上記第１電源配線と上記第２電源配線とを接続可能なスイッチと、上記第１電源電圧が電位ドロップを生じた場合に上記スイッチを制御して上記第２電源配線を上記第１電源配線に間欠的に接続可能な制御回路とを設ける。上記制御回路の制御により、局所的な電源電圧変動を防ぎ、それにより半導体集積回路の電源性能の向上を達成する。上記構成により、半導体集積回路の電源性能の向上が達成されるため、常にＬＳＩチップの最大動作電流を満たすような設計を不要とし、それにより、製造コストの大幅な上昇を回避する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１３】
すなわち、製造コストを大幅に上昇させることなく、半導体集積回路の電源性能を向上させるための技術を提供することができる。
【発明を実施するための最良の形態】
【００１４】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
本発明の代表的な実施の形態に係るＬＳＩチップ（ＳＯＣ）は、第１電源電圧を伝達するための第１電源配線（ＶＤＤ１）と、上記第１電源電圧が供給されることで動作可能な論理回路ブロック（ＣＫＢ）と、上記第１電源電圧よりも高レベルとされる第２電源電圧を伝搬するための第２電源配線（ＶＤＤ２）と、上記第１電源配線と上記第２電源配線とを接続可能なスイッチ（ＭＰＳ）と、上記第１電源電圧が電位ドロップを生じた場合に上記スイッチを制御して上記第２電源配線を上記第１電源配線に間欠的に接続可能な制御回路（ＶＣＴＬＣ）とを含む。上記制御回路の制御により、局所的な電源電圧変動を防ぎ、それにより半導体集積回路の電源性能の向上を達成する。上記構成により、半導体集積回路の電源性能の向上が達成されるため、常にＬＳＩチップの最大動作電流を満たすような設計を行う必要がない。このため、ＬＳＩチップにおける製造コストの大幅な上昇を抑えることができる。このとき、上記制御回路は、外付けの電源回路と比較して制御の時定数が小さく、高速な制御が可能な回路で、かつ、ＣＭＯＳデジタルプロセスとの親和性の高い回路とすることができる。
【００１６】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００１７】
図１には、本発明にかかる半導体集積回路の一例とされる携帯機器向けシステムＬＳＩ（以下、「ＬＳＩチップ」という）が示される。
【００１８】
図１に示されるＬＳＩチップＳＯＣは、特に制限されないが、論理回路ブロックＣＢＫ、システム制御回路ＳＹＳＣ、電圧測定回路ＶＭＯＮ、電圧制御回路ＶＣＴＬＣ、及びオンチップレギュレータＲＥＧ２を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００１９】
上記論理回路ブロックＣＢＫには、ＣＰＵ（中央処理装置）、ＤＳＰ（デジタル・シグナル・プロセッサ）、画像処理機能などのハードウエア（ＩＰ）等が含まれる。このような論理回路ブロックＣＢＫは、第１電源ＶＤＤ１とグランド電源ＶＳＳに接続されて動作する。電源遮断スイッチ機構ＰＳＷは、論理回路ブロックＣＢＫの電源供給を遮断することができる。論理回路ブロックＣＢＫを動作させる必要が無い場合、電源遮断スイッチ機構ＰＳＷにより、論理回路ブロックＣＢＫの電源供給を遮断すればよい。第１電源ＶＤＤ１は通常、ＬＳＩチップＳＯＣの外部に配置されたオフチップレギュレータＲＥＧ１で発生され、当該、ＬＳＩチップＳＯＣに供給される。オフチップレギュレータＲＥＧ１は、電源ＶＤＨが供給されることで動作する。オフチップレギュレータＲＥＧ１をＬＳＩチップＳＯＣの外に置く理由は、電源変換効率の高い電源回路はＬＳＩチップＳＯＣの製造プロセスとは異なる製造プロセスで設計したほうがコスト的にも性能的にも勝れているからである。本例においてこのＬＳＩチップＳＯＣは、ＬＳＩチップの通常の動作用電源である第１電源ＶＤＤ１よりも電圧レベルが高く設定された第２電源ＶＤＤ２を有し、この第２電源ＶＤＤ２を第１電源ＶＤＤ１と局所的に導通させるためにオンチップレギュレータＲＥＧ２が設けられる。このオンチップレギュレータＲＥＧ２は、電圧測定回路ＶＭＯＮにより動作制御される。尚、ＶＣＣは、ＬＳＩチップＳＯＣにおけるＩ／Ｏ用電源とされる。
【００２０】
電圧測定回路ＶＭＯＮでの電圧計測結果（電圧情報）は、電圧制御回路ＶＣＴＬＣに入力される。この電圧制御回路ＶＣＴＬＣは、上記電圧測定回路ＶＭＯＮから伝達された電圧情報を処理し、制御信号ＲＥＧＣ１によりオンチップレギュレータＲＥＧ２を制御すると共に、ＬＳＩチップＳＯＣの統括管理を可能とするシステム制御回路ＳＹＳＣとの信号授受を実施する。このオンチップレギュレータＲＥＧ２は、第１電源ＶＤＤ１の電位が局所的に低下した場合に、第１電源ＶＤＤ１電位を所望の値に戻すための電流供給回路として働く。上記オンチップレギュレータＲＥＧ２は以下のように作用する。
【００２１】
（１）時間的に瞬間的な電流変動による電源電圧低下を防ぐことができる。この場合、オフチップレギュレータＲＥＧ１の制御時定数がオンチップレギュレータＲＥＧ２の制御時定数よりも長いと仮定している。したがって、電源制御に不感時間(おおよそ１０マイクロ秒)があり、この間に電源電圧が低下しても、この期間内は電源回路が電圧を正確に保証することができない。このような場合に、本例の構成をとれば、ＬＳＩチップＳＯＣ内部で電圧変動を検出して、第１電源ＶＤＤ１電圧より高い電圧を有する第２電源ＶＤＤ２から電流を供給することで、第１電源ＶＤＤ１の電圧低下を回避することができる。オンチップレギュレータＲＥＧ２の時定数はオフチップレギュレータＲＥＧ１の時定数よりも十分に小さくすることが可能である。
【００２２】
（２）電源設計時の電流許容量を上回る電流消費時の電流供給の補助が可能とされる。通常、ＬＳＩチップは、設計当初に許容電流を計算し、その電流を供給できるように電源幹線の設計を実施する。ただし、近年のＬＳＩチップは性能向上が著しいものの、その性能を必要とする時間はＬＳＩチップの製品寿命に対して非常に短い。例えば、携帯機器を考えても、通常は電話の待ち受けや、簡単な事務処理がほとんどで、グラフィックスを多用する最大処理性能が必要な場合は非常に短い。したがって、ＬＳＩチップの設計をこの最大動作電流を満たすように全てを設計してしまうと、ＬＳＩチップ内部の電源メッシュをより低インピーダンス化せざるを得ず、そのために、さらに配線層を増やしたり、電源配線本数を増やしたりといった対策が必要になる。これは製造コストを引き上げることに繋がる。
【００２３】
これに対して本例によれば、上記のようなコスト増を最小限化することが可能となる。つまり、電源電圧が高ければ、途中の電圧ドロップを大きくしても目的の回路部で所望の電圧を印加させることが可能となるため、高い電圧の電源配線は低い電圧の電源配線と比較して配線抵抗を大きくしても差支えがない。高い電源を用いる場合のデメリットとしては、電力消費量が多くなることが考えられるが、高い性能を必要とする実効的な時間が短いため、そこでの電力消費増大の影響を非常に小さくすることができる。ＬＳＩチップＳＯＣには、上記のように複数の論理回路ブロック（ＣＫＢ）が含まれ、特に複数のＣＰＵが集積される、マルチコアを考えた場合には、一つのＬＳＩチップＳＯＣ上に複数の電流消費スポットが生じる。オンチップレギュレータＲＥＧ２は、ＬＳＩチップＳＯＣ上に複数搭載することも可能である。また、論理回路ブロックＣＫＢは、オンチップの電源遮断スイッチ機構ＰＳＷと併用すると、携帯機器向けＬＳＩチップの低リーク化にも貢献できる。
【００２４】
上記のように、オンチップレギュレータＲＥＧ２は、オフチップレギュレータＲＥＧ１よりも制御応答の時定数が小さい。通常、ＬＳＩの電源品質を向上させるために、電源の安定化が必要で、この安定化のために容量素子を設けることが必須になっている。この容量素子を設ける理由は、電源回路の制御応答時定数と深い関係がある。電源回路は、電流供給量を制御することで出力電源の電圧レベルを調整する。この制御は、特にスイッチング型レギュレータの場合は離散的に実施されるため、一回の制御期間と次の制御期間の間のいわゆる不感時間では、電流の変化に追従することができなくなる。この期間に電流消費が増える場合、ＬＳＩチップＳＯＣ側からは電圧降下を感じてしまう。そこでこの期間にも電圧を安定化させるために、容量素子Ｃ１,Ｃ２，Ｃ３を設けて、電流消費の急激な変動を吸収する。このような目的の容量を安定化容量と呼ぶ。安定化容量は電源電圧の変動の時定数に強く依存するが、たとえば１００ｎＦ程度の容量が必要となる場合には、これをＬＳＩチップ内に形成することは非常に困難である。ＬＳＩチップ内に安定化容量を集積できない以上、チップ外部に電源回路を設置することと、電源の安定化の意味では等価になってしまう。したがって、ＳＯＣの仕様としてチップ外部からの電源供給本数の制限等の理由がないのであれば、積極的にオンチップに電源回路を集積する意味がない。そのため、チップ内部に電源回路を集積する例はこれまであまり実施されていなかった。しかし、ここで、電圧制御の応答時定数が非常に短いと仮定すると、状況が変わってくる。つまり、電源を高速に制御することが可能なため、電圧制御の不感時間が短くなり、安定化容量などの受動素子を用いなくても電源の安定化が実現できる。特にデジタル回路では、電圧リップルなどの微小なノイズは、設計範囲内であればあまり性能に影響を及ぼさないという利点があり、この利点を使えば、電源電圧を高速に制御することで論理回路の性能維持が可能となる。さらに、オンチップレギュレータＲＥＧ２をデジタルＣＭＯＳ回路プロセスとの親和性の高い回路方式で実現できれば、ＬＳＩチップＳＯＣ内部の任意の場所にオンチップレギュレータＲＥＧ２を設置することが可能となる。現在主流のＬＳＩは、ＬＳＩの４辺から電源および信号を取り出す方式である。したがって、チップの中心部はチップの辺縁部と比較して電圧低下の影響が大きくなる傾向にある。本例によれば、このようなチップ中心部にも高速動作可能な回路ブロックを積極的に搭載することが可能となる。
【００２５】
次に、上記オンチップレギュレータＲＥＧ２の制御例について説明する。
【００２６】
電源回路としては、アナログ制御型の回路が従来から知られている。本例においてもこのようなアナログ回路で構成することも可能である。しかし、アナログ回路は微細プロセスで設計が困難なことと、微細プロセスを使っての高速応答制御回路の設計が難しいことがあげられるため、ここではデジタル制御型について述べる。
【００２７】
電圧測定回路ＶＭＯＮとして、リングオシレータを適用した例を用いて説明する。リングオシレータは、電圧制御型発信器として知られるように、電源電圧に応じて発信周波数が変化するという特徴がある。その電圧対周波数の関係は、非特許文献（１）によると、図２に示されるように、電源電圧に対して単調増加関数である。尚、横軸は電源電圧、縦軸は周波数である。このように電源電圧に対して単調増加関数となる関係を利用して、周波数情報を元に、電源電圧の変動を観測し、電源電圧制御を実施する。本例は、この周波数を計測する手段と、その計測した周波数をデジタル信号に変換する手段とを備えて、その計測した周波数情報を元にオンチップレギュレータＲＥＧ２を制御する。
【００２８】
制御に当たって、周波数の逆数である遅延を利用することも可能である。電源電圧の変動範囲が限られている場合は電圧と遅延時間の関係を線形近似しても誤差が小さくなるので、単純な回路構成でも高精度な測定と制御が実施できる。ここでは遅延時間を例に説明する。
【００２９】
図３には、上記電圧制御回路ＶＣＴＬＣの構成例が示される。
【００３０】
特に制限されないが、上記電圧制御回路ＶＣＴＬＣは、図３に示されるように、電圧計測部ＶＭＣ、ファイナイトステートマシンＦＳＭ、及びダイナミックボルテージブースト制御回路ＤＶＢＣＴＬＣを含んで成る。ここでは、オンチップ電源回路（ＲＥＧ２）を、ダイナミックに電圧を変化させられるという意味で、ダイナミックボルテージブースト回路と呼ぶ。電圧計測部ＶＭＣは、上記リングオシレータからのオンチップ電圧計出力信号ＭＯＮＩＯＵＴを受けて、そのオンチップ電圧計出力信号ＭＯＮＩＯＵＴの遅延時間を計測する遅延計測部ＤＤＥＴＣとその計測した遅延情報をデジタル信号に変換するアナログ・デジタル変換部ＡＤＣとを含む。ダイナミックボルテージブースト制御回路ＤＶＢＣＴＬＣは、上記アナログ・デジタル変換部ＡＤＣからの出力信号を受けて、オンチップレギュレータＲＥＧ２に含まれるＰ型ＭＩＳＦＥＴを制御する。ファイナイトステートマシンＦＳＭは、ＬＳＩチップＳＯＣの統括制御部からのリクエスト信号ＲＥＳ、イネーブル信号ＥＮ、及びアクノリッジ信号ＡＣＫのやり取りを行い、遅延計測部ＤＤＥＴＣ、アナログ・デジタル変換部ＡＤＣ、及びダイナミックボルテージブースト制御回路ＤＶＢＣＴＬＣの状態遷移を制御する。
【００３１】
図４には、上記ファイナイトステートマシンＦＳＭでの制御における状態遷移が示される。
【００３２】
ここでは、電圧計測終了状態（ＶＭＯＮ  ＯＦＦ状態）と、電圧計測状態（ＶＭＯＮ  ＯＮ状態）、電圧制御状態（ＰＣＴＬ  ＯＮ状態）、キャリブレーション状態（ＣＡＬＢ）との間を遷移させる場合を想定している。キャリブレーションは、リングオシレータ型電圧計が温度やプロセスばらつきに対して変動を受けてしまうことに対する影響を排除するため、必要である。この例では、リセット信号（ＲＥＳＢ）がロー（Ｌ）レベルになることで、ＶＭＯＮ  ＯＦＦ状態に遷移する。ＶＭＯＮ  ＯＦＦ状態からはＳＶＭＯＮＥ信号がハイ（Ｈ）レベルになることで、ＶＭＯＮ  ＯＮ状態に遷移し、ＶＭＯＮ  ＯＮ状態からは、ＳＣＡＬＥがハイ（Ｈ）レベルになることでキャリブレーション状態に遷移し、ＳＰＣＴＬＥ信号がハイ（Ｈ）レベルになることでＰＣＴＬ  ＯＮ状態に遷移する。ＣＡＬＩＢＲＡＴＩＯＮ  ＯＮ状態からは、ＳＣＡＬＥ信号がハイ（Ｈ）レベルでかつＳＰＣＴＬＥ信号がハイ（Ｈ）レベルの場合、もしくは、ＳＣＡＬＥ＝Ｌの場合にＶＭＯＮ  ＯＮ状態に遷移する。ＰＣＴＬ  ＯＮ状態からはＳＣＰＴＬＥ信号がロー（Ｌ）レベルの場合もしくは、ＳＣＡＬＥ＝ＨでかつＳＰＣＴＬＥ＝Ｈの場合にＶＭＯＮ  ＯＮ状態に遷移する。
【００３３】
次に、オンチップレギュレータＲＥＧ２の制御概念について図５を用いて説明する。
【００３４】
図５には、電圧を計測する電圧測定回路ＶＭＯＮに接続される電源の電位差（ローカル電位差：ＶＤＤとＶＳＳの差）と、電圧測定回路ＶＭＯＮの出力波形、オンチップレギュレータＲＥＧ２の制御波形が示される。
【００３５】
オンチップレギュレータＲＥＧ２の制御は、電圧計測期間と電圧制御期間を分けて行われる。これらの期間は、電圧測定回路ＶＭＯＮの出力信号に同期させた制御としている。こうすることで、電圧低下を検知して制御を実施することが容易になる。電圧測定回路ＶＭＯＮの出力信号の周波数はローカル電源の電位差変動に応じて、ローカル電位差が小さい場合は周期時間が長く（周波数が遅く）、ローカル電位差が大きい場合は周期時間が短く（周波数が高く）なる。ローカル電源の基準値Ｖｔｙｐからローカル電位差Ｖｌｏｃａｌがどれだけ変動したかを計測する。本例では、期間Ｔ１でローカル電位差が小さくなり、Ｔ２でその電位差を電圧測定回路ＶＭＯＮが検出し、制御回路がオンチップレギュレータＲＥＧ２を制御することを判断し、期間Ｔ３でオンチップレギュレータＲＥＧ２の制御を実施させている。期間Ｔ３でのオンチップレギュレータＲＥＧ２の制御により、ローカル電位差が元のレベルに戻ると、次の期間Ｔ４での電圧測定回路ＶＭＯＮの周期は元に戻るため、期間Ｔ５ではオンチップレギュレータＲＥＧ２の制御は実施しない。このように、電位差計測期間と、その計測した電位差に基づきオンチップレギュレータＲＥＧ２の制御を実施する制御期間とを交互に実施することで、高精度かつ高速なオンチップレギュレータＲＥＧ２制御が可能となる。
【００３６】
上記オンチップレギュレータＲＥＧ２の制御方法において、ＬＳＩへの搭載回路規模を縮小することを考えると、シンプルな制御概念と回路方式が効果的である。その一つとして、しきい値制御が考えられる。そのような制御概念について図６で説明する。ここでは、予め電位差変化量と周波数の変化量の関係を求めておき、オンチップレギュレータＲＥＧ２の制御をプリセットされた周期変化量を基準にデジタルに判定する。このプリセットされた周期変化量のしきい値は複数設定することも可能である。その結果、後述するように、電源制御スイッチを複数のグループに分けて、それらをこの電圧レベルに応じて制御することも考えられる。つまり、それらの値に応じて、より電位差が大きくなっている場合には、オンチップレギュレータＲＥＧ２の駆動能力を高めた制御を実施し、電位差が最低レベルであれば、最小限のオンチップレギュレータＲＥＧ２を駆動させればよい。このような比較的単純な方式を用いれば、電位制御の高精度化と小面積化が実現できる。また、このようなシンプルな方式は制御の高速化に寄与する。さらに、電圧ドロップが非常に大きい場合は、内部の論理のデータが破壊され不適切なデータを保持する可能性がある。このような場合、クリティカルな信号経路のデータ保持回路（フリップフロップ）を２重化し、ひとつ前のクロックのデータを保持する機構を設けておくと、破壊されたデータを廃棄し、２重化された一方のＦＦにある以前のデータから再度演算を実施するなどの制御を実施することによって、ＬＳＩの演算に対する信頼性を増せる効果もある。
【００３７】
次に、電圧測定回路ＶＭＯＮの出力信号から電圧情報を検出して、オンチップレギュレータＲＥＧ２を制御する回路構成について図７を用いて説明する。
【００３８】
図７には、図１における主要部の更に詳細な構成例が示される。
【００３９】
電圧測定回路ＶＭＯＮは奇数段の反転論理回路を結線して構成され、ここでは偶数段のインバータとひとつのＮＡＮＤ（ナンド）回路により構成されたリングオシレータの例を示した。このリングオシレータの発振とその停止はオンチップ電圧計イネーブル信号ＭＯＮＩＥでＮＡＮＤ回路を制御することで実施される。電圧測定回路ＶＭＯＮのオンチップ電圧計出力信号ＭＯＮＩＯＵＴは電圧計測部ＶＭＣ内部に入力される。オンチップ電圧計出力信号ＭＯＮＩＯＵＴを取り込む回路は、例えばＮＡＮＤゲートのようなゲーティング回路にすると、電圧測定回路ＶＭＯＮが搭載されている電源領域が電源遮断された場合に不定信号が伝播することを避けることができる。このオンチップ電圧計出力信号ＭＯＮＩＯＵＴのゲーティングはＣＴＬ信号で制御する。電圧計測部ＶＭＣに入力された電圧測定回路ＶＭＯＮの信号は、その後、コンパレータ回路ＣＭＰ０乃至ＣＭＰｎで構成される遅延計測部およびアナログ・デジタル変換回路部に入力される。このとき、すべてのコンパレータへの入力は等負荷となるように、等長配線される。このコンパレータＣＭＰにはレファレンスのための基準レベルＶＲＥＦが入力され、電圧測定回路ＶＭＯＮの出力信号はこの基準レベルＶＲＥＦと比較される。比較のタイミングは、電圧測定回路ＶＭＯＮ出力自体の信号を用い、電圧計測部ＶＭＣ内部のディレイ回路（Ｄ１,Ｄ２）を通って各コンパレータには適切な遅延が付加されて入力される。図７では、コンパレータに入力される信号を逓倍させるためのフリップフロップを示した。これは、電圧測定回路ＶＭＯＮの発振周波数が早い場合に応答制御が間に合わなくなる場合に用いればよい。特に制御として間に合うようであれば、これら逓倍回路は不要である。コンパレータからの出力信号は、デジタル信号になる。この図に示した回路では、そのコンパレータＣＭＰ０〜ＣＭＰｎからの出力信号を記憶するフリップフロップ回路ＦＦ０〜ＦＦｎと論理演算回路（ここでは、記憶データの反転信号との論理和をとる）回路を設けることで、記憶した情報と差分を検出する構成になっている。この論理演算回路の出力Ｄ０〜Ｄｎは、ハイレベル検出回路ＨＬＤＥＴに伝達され、そこでハイレベルの検出に供される。ここで用いるディレイ回路Ｄ１〜Ｄ３は、プロセスばらつきに対して耐性をもたせるよう、サイズを大きめにしたり、しきい値の小さいトランジスタを用いたりすると効果的である。
【００４０】
ここで、電圧測定回路ＶＭＯＮはチップ内の電位計測を実施したい任意の場所に搭載し、電圧計測部ＶＭＣは内部の電位変動をあまり受けない電源供給ＰＡＤ（パッド）近傍に置くことが望ましい。したがって、電圧測定回路ＶＭＯＮと電圧計測部ＶＭＣの間隔は長くなる場合がある。その場合はリピータ回路を用いると信号劣化が少なくて済む。また、電圧計測部ＶＭＣは電源のノイズの影響を極力排除したいため、ローパスフィルタを設置したり、チップ外部から内部の論理回路とは全く別系統の電源電圧を供給することが望ましい。
【００４１】
図８には、図７における主要部の動作波形が示される。オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０〜２、コンパレータイネーブル信号ＣＰＥ、コンパレータ出力ＣＯが示される。オンチップ電圧計出力信号ＭＯＮＩＯＵＴ１はＭＯＮＩＯＵＴ０の１／２分周信号であり、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ２はＭＯＮＩＯＵＴ０の１／４分周信号である。オンチップ電圧計出力信号ＭＯＮＩＯＵＴ１とＭＯＮＩＯＵＴ２の立ち上がり信号は、ＭＯＮＯＵＴ０の立ち上がりと同期しており、ＦＦ内の固有の遅延時間だけそれぞれ遅れる。本例では、コンパレータイネーブル信号（ＣＰＥ）が電圧計測部ＶＭＣ内に設置される固有の遅延時間Ｄ１とＤ２を有した回路遅延時間だけ遅延したオンチップ電圧計出力信号ＭＯＮＩＯＵＴ２である。Ｄ１およびＤ２を適切に設定することで、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０の１周期分をＭＯＮＩＯＵＴ０に同期させて計測することが可能となる。このようにＣＰＥ０〜ｎが固有の単位ディレイ（Ｄ２）を持ちながら徐々に立ち上がると、各コンパレータはそれぞれ、Ｄ２の遅延が加算されたタイミングで、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０を取り込み出力する。コンパレータ出力ＣＯは、ＣＭＯＮＥが入力された瞬間のＭＯＮＩＯＵＴ０の電位と基準レベルＶＲＥＦと比較しており、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０が基準レベルＶＲＥＦより低い場合はロー（Ｌ）レベルを出力し、逆に高い場合はハイ（Ｈ）レベルを出力させる。この図には、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ２の第２回目の立ち上がり（Ｔ２）時に、電圧測定回路ＶＭＯＮが設置されている場所のローカル電位差Ｖｌｏｃａｌが小さくなり、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０の周期が長くなっている例を示す。この場合、ｉ番目のコンパレータ出力に着目すると、第１回目のコンパレータ動作時（Ｔ１''）はハイ（Ｈ）レベル出力であったものが、第２番目のコンパレータ動作時（Ｔ２''）にはロー（Ｌ）レベル出力されることになる。このように、この回路を用いれば、電圧測定回路ＶＭＯＮの出力の周期がデジタル信号として把握することが可能となる。
【００４２】
しかし、これだけでは観測した電圧がどの値を持つかという情報がない。電圧はある基準値からの差分が重要であるので、予め、基準となる電圧情報を記憶しておく必要がある。それを実現するのが、ＭＥＭ信号で制御されるフリップフロップＦＦ１〜ＦＦｎである。これは、チップが電位変動のない状態、すなわち、スタンバイ状態にしたときにＭＥＭ信号をハイ（Ｈ）レベルにすることで、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０をトリガとして、ＦＦ１〜ＦＦｎにコンパレータ出力ＣＯ０〜ＣＯｎの値を記憶させる。この図では、第１回目のオンチップ電圧計出力信号ＭＯＮＩＯＵＴ２の立ち上がり前にＭＥＭ信号をハイ（Ｈ）レベルとした例を示している。このようにすると、例えば、ｉ番目のコンパレータ出力のデータ保持は、時刻Ｔ１''がらＤ３のディレイだけ遅延した時刻Ｔ１'''でデータを保持する。時刻Ｔ１'''でのコンパレータ出力ＣＯｉ＝Ｈであるため、ＭＣＯｉ＝Ｈとなる。したがって、出力データＤｉ＝Ｌである。ついで、実際に電圧を計測する場合を２回目のオンチップ電圧計出力信号ＭＯＮＩＯＵＴ２がハイ（Ｈ）レベルになる場合で説明する。このとき（時刻Ｔ２''）、ＣＯｉ＝Ｌ、ＭＣＯｉ＝Ｈであるから、一方、ｉ番目のコンパレータ出力ＣＯｉは、２回目のオンチップ電圧計出力信号ＭＯＮＩＯＵＴ２がハイ（Ｈ）レベルになるときに、ＣＯｉ＝Ｌ、ＭＣＯｉ＝Ｈであるから、その出力データＤｉ＝ハイ（Ｈ）レベルになる。このように、オンチップ電圧計出力信号ＭＯＮＩＯＵＴ０の値が変わるところを検出することが可能となる。
【００４３】
Ｄ２は電圧計測に於ける分解能に相当する。Ｄ２が小さく、かつ、コンパレータをたくさん集積できれば、計測する電圧分解能は小さくできるが面積と消費電力が増大してしまう。チップの電圧制御の目標値に従って設計すればよい。
【００４４】
図９には、図７におけるＣＭＰ０〜ＣＭＰｎに適用可能なコンパレータの構成例が示される。
【００４５】
チップ上で電位差を検出し、その結果、電源電圧を制御する場合、電圧検出精度が高すぎても情報量だけが大きくなりすぎるので、簡易化することが望ましい。また、消費する電流も少ない方が望ましい。この回路では、電圧検出精度が多少犠牲になるが、電流消費量を削減する回路構成について述べる。このコンパレータは、検出する電位レベルをレファレンス電圧と比べるための差動のプローブヘッドＰＨＣとダイナミックコンパレータ回路（ＤＬＣ）と、そのダイナミックコンパレータ回路が出力する信号をデジタル値として保持するラッチ回路（ＬＴＣ）と、ダイナミックコンパレータ回路のイコライザ回路ＥＱＣと、プローブヘッドを経由して流れる貫通電流抑制回路ＰＣＲＣによって構成される。デジタル信号のラッチ回路は、リセット機能つきのパルスラッチとした。このパルスラッチを駆動するためにはパルス発生回路ＰＧが必要であるが、これは、複数のパルスラッチに対して１個で十分である。
【００４６】
デジタル値を保持するラッチ回路が必要な理由は、ダイナミックラッチコンパレータはイコライジング期間と評価期間を繰り返して、電圧を計測する。このイコライジング期間には、センスアンプの内部ノードｏ１,ｏ２を等しく中間レベルにする必要がある。このとき、後段に通常のＣＭＯＳ論理回路が入力されてしまうと、その入力回路で貫通電流が流れてしまう。これを避けるために、デジタル信号ラッチ回路は必要である。
【００４７】
本例では、このデジタル信号ラッチ回路として、リセット機能付きパルスラッチを示している。その理由は面積が最も小さい構成が可能であり、高速動作が可能だからである。
【００４８】
また、ダイナミックラッチコンパレータ回路は、それを構成するセンスアンプの出力負荷を均等化することが、安定動作のためには望ましい。出力負荷を均等化させるため、デジタル信号ラッチを両ノードに付加しても良いが、この図では、小面積化のためにＬＴＣ内の入力回路と同じ負荷をつけるため、ダミー回路ＤＣをつけている。
【００４９】
ダイナミックラッチコンパレータ回路ＤＬＣやイコライザ回路ＥＱＣはしきい値に小さいトランジスタで構成することが望ましい。また、プローブヘッド回路ＰＨＣと貫通電流抑制回路ＰＣＲＣ内のアナログスイッチも、しきい値の小さいトランジスタで設計することが望ましい。
【００５０】
貫通電流抑制回路ＰＣＲＣは、Ｃ１信号に応じてｏ１からｏ２への経路を遮断し、且つ、グランド側への短絡経路も遮断する。ここでは遮断回路として、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとの抱き合わせ回路であるアナログスイッチを両ノードに付加する。この回路は対称にレイアウトすることで、Ｃ１を駆動することで万一ノイズが発生したとしても、もともと差動回路であるためノイズの影響はキャンセルされる。
【００５１】
図１０には、図９に示される回路の動作波形が示される。
【００５２】
Ｃ１信号がハイ（Ｈ）レベルになることで、プローブ回路の貫通電流抑制回路の遮断を実施すると共に、Ｃ２信号でダイナミックコンパレータ回路の動作を開始させる。この時間差は非常に短く取る。そうするとダイナミックコンパレータ回路の出力ｏ１,ｏ２はハイ（Ｈ）レベル、ロー（Ｌ）レベルの信号をキャプチャする。その後Ｃ３信号でデジタルラッチ回路が起動されると、ｏ１,ｏ２信号をラッチに取り込むことが可能になる。プリチャージ期間中は、デジタルラッチ回路でデータを保持する。
【００５３】
次に、図７に示される電圧測定回路の出力Ｄ０〜Ｄｎからデジタル情報を計算する回路について述べる。Ｄ０〜Ｄｎの信号は、前述したように、記憶したデータと計測したデータが異なる場合のみハイ（Ｈ）レベルが出力される。この信号からデジタル制御を実施するための一つの演算方法について述べる。電圧測定回路ＶＭＯＮの周期はデバイスばらつき、温度条件、プロセススキュー条件によって敏感に変化する。この変化量を取り込めるようにする必要がある。ここでは、ハイ（Ｈ）レベル出力４ビットを１６ビットの中から検出する回路について述べる。図７に示した回路で、例えばＤ２のディレイが１００ｐｓとし、これが電圧変化１０ｍＶに対応する場合は、例えば、４００ｐｓのずれ、すなわち、４０ｍＶの電位変動を検出することができる。
【００５４】
図１１には、演算回路ＨＣＣとハイレベル検出回路ＨＬＤＥＴとの構成例が示される。
【００５５】
演算回路ＨＣＣは、図１１（Ａ）に示されるように、ＮＯＲゲートとＮＡＤゲートの組み合わせにより、４ビットの信号列（ＩＮ０〜ＩＮ３）のうちハイ（Ｈ）レベル信号の数の計測が可能とされる。この回路を用いれば、ＩＮ０〜ＩＮ３の信号のうちいずれか一つがハイ（Ｈ）レベルの場合はＡのみがハイ（Ｈ）レベルになり、いずれか２つがハイ（Ｈ）レベルの場合はＡ,およびＢがハイ（Ｈ）レベルになる。また、いずれか３つがハイ（Ｈ）レベルの場合はＡ,Ｂ,Ｃがハイ（Ｈ）レベルとなり、全てがハイ（Ｈ）レベルの場合はＤがハイ（Ｈ）レベルとなる。
【００５６】
ハイレベル検出回路ＨＬＤＥＴは、図１１（Ｂ）に示されるように、演算回路ＨＣＣを４つ用い、図７のＤ０〜Ｄ１５の出力から４ビットのハイ（Ｈ）レベル信号の検出を可能とする。この検出結果は、後段に配置された論理回路ＬＧに伝達される。論理回路ＬＧは、ＡＮＤゲートとＯＲゲートが組み合わされて成る。このような回路を用いることによって、Ｄ０〜Ｄ１５のいずれかの場所でハイ（Ｈ）レベル信号が連続する４ビットのハイ（Ｈ）レベル信号検出された場合に出力ＤＶＢＯＮがハイ（Ｈ）レベルとなる。これにより、例えば４０ｍＶの電位変動を検出し、電位変動が４０ｍＶになった場合に電圧制御が実施できる構成が可能である。
【００５７】
図１２には、ＬＳＩチップ内部に上記電圧測定回路ＶＭＯＮを複数搭載する場合の構成例が示される。
【００５８】
チップ内部には、低電力回路ブロックＬＰＣ１，ＬＰＣ２加え、複数のハイパフォーマンス回路ブロックＨＰＣが配置される。かかる場合、複数のハイパフォーマンス回路ブロックＨＰＣの電位変動の大きい部分（ホットスポット部）ＨＯＴＳＰＯＴ１，ＨＯＴＳＰＯＴ２に電圧測定回路ＶＭＯＮ１，ＶＭＯＮ２が集積される。本例では、ハイパフォーマンス回路ブロックＨＰＣ１，ＨＰＣ２が排他的に動作するか、もしくはハイパフォーマンス回路ブロックＨＰＣ１，ＨＰＣ２のどちらかが高速に動作することを念頭において、電圧制御回路を共有する例について示した。本例では、ＶＣＴＬＣの出力信号をセレクタＳＥＬ１により振り分けることで、ハイパフォーマンス回路ブロックＨＰＣ１，ＨＰＣ２が排他的に動作するようにしている。尚、ハイパフォーマンス回路ブロックＨＰＣ１とＨＰＣ２が同時に同等の高速動作を実施する場合は、電圧制御回路ＶＣＴＬＣを２つ設け、同時制御することも可能である。
【００５９】
電圧測定回路ＶＭＯＮ１および電圧測定回路ＶＭＯＮ２で電圧情報が遅延情報に変換され、電圧制御回路ＶＣＴＬＣへ遅延情報として伝達された後、電圧制御回路ＶＣＴＬＣにてデジタル情報に変換され電圧制御が実施される。ここではオンチップのレギュレータとして、第２電源ＶＤＤ２と第１電源ＶＤＤ１を接続するＰ型ＭＩＳＦＥＴを用いる。このＰ型ＭＩＳＦＥＴの電源はＶＤＤ２であり、ＶＤＤ１よりも電位が高い。そのため制御電位は第２電源ＶＤＤ２で動作する信号でなくてはならない。したがって、制御信号がＰ型ＭＩＳＦＥＴに入力される前に信号振幅のレベルを変換するレベル変換回路にて信号振幅レベルをＶＤＤ１振幅レベルからＶＤＤ２振幅レベルに変換する。
【００６０】
図１３には、レベル変換回路ＬＳの構成例が示される。
【００６１】
レベル変換回路ＬＳは、ＶＤＤ１とＶＤＤ２の電位差がそれほどなく、かつ、ＶＤＤ２が論理回路を構成するトランジスタの最大耐圧以内である場合に使用できる回路である。この例では、ＶＤＤ１＝１.２Ｖ、ＶＤＤ２＝１.４Ｖの例を示した。この回路の特徴は、ＶＤＤ２をソースとしているＰ型ＭＩＳＦＥＴの基板電位がＶＤＤ１であることである。また、ＤＶＢ制御用のＰ型ＭＩＳＦＥＴ（ＭＰＳ）の基板電極もＶＤＤ１側に接続させている。このようにすると３重ウエル構造のバルク型ＣＭＯＳプロセスを用いて製造する場合に面積増加を避けることができる。この場合、Ｐ型ＭＩＳＦＥＴの基板電極には順方向のバイアスが掛かることになるが、ＶＤＤ１とＶＤＤ２の電位差が０.２Ｖなど小さい場合には、多少ＶＤＤ２側からＶＤＤ１側へ基板電流が流れるものの、Ｐ型ＭＩＳＦＥＴの寄生ダイオードがオン状態になる、いわゆるラッチアップ状態になる虞はない。
【００６２】
図１４には、レベル変換回路ＬＳの別の構成例が示される。
【００６３】
図１４に示されるレベル変換回路１４は、ＶＤＤ１とＶＤＤ２の電位差がそれほどなく、かつ、ＶＤＤ２が論理回路を構成するトランジスタの最大耐圧以内である場合に使用できる。この例では、ＶＤＤ１＝１.２Ｖ、ＶＤＤ２＝１.５Ｖの例を示した。ＶＤＤ２電圧をそのままトランジスタに印加すると耐圧破壊を生じるため、耐圧緩和の回路を設ける。この回路では、ＶＤＤ２をソースとしているＰ型ＭＩＳＦＥＴと第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続するスイッチには最大でＶＤＤ２電圧が印加されてしまう。そのため、このトランジスタは多少耐圧の高いトランジスタで構成する必要があり、Ｉ／Ｏ用のトランジスタで設計するか、論理に使うトランジスタとＩ／Ｏのトランジスタの中間膜厚のトランジスタで設計されることが望ましい。この回路の特徴は、ＶＤＤ２をソースとしているＰ型ＭＩＳＦＥＴの基板電位がＶＤＤ１であることである。また、ＤＶＢ制御用のＰ型ＭＩＳＦＥＴ（ＭＰＳ）の基板電極もＶＤＤ１側に接続させている。このようにすると３重ウエル構造のバルク型ＣＭＯＳプロセスを用いて製造する場合に面積増加を避けることができる。この場合、Ｐ型ＭＩＳＦＥＴの基板電極には順方向のバイアスが掛かることになるが、ＶＤＤ１とＶＤＤ２の電位差が０.３Ｖなど小さい場合には、多少ＶＤＤ２側からＶＤＤ１側へ基板電流が流れるものの、Ｐ型ＭＩＳＦＥＴの寄生ダイオードがオン状態になる、いわゆるラッチアップ状態になる虞はない。ＶＤＤ１とＶＤＤ２の電位差はトランジスタに寄生するダイオードがオンする電圧（およそ０.６Ｖ）まではラッチアップの恐れはない。
【００６４】
図１５には、レベル変換回路ＬＳの別の構成例が示される。
【００６５】
図１５に示されるレベル変換回路ＬＳは、ＶＤＤ１とＶＤＤ２の電位差がそれほどなく、かつ、ＶＤＤ２が論理回路を構成するトランジスタの最大耐圧以内である場合に使用できる。この例では、ＶＤＤ１＝１.２Ｖ、ＶＤＤ２＝１.４Ｖの例を示した。この回路の特徴は、ＶＤＤ２をソースとしているＰ型ＭＩＳＦＥＴの基板電位がＶＤＤ２であることである。また、ＤＶＢ制御用のＰ型ＭＩＳＦＥＴ（ＭＰＳ）の基板電極もＶＤＤ２側に接続させている。このようにすると３重ウエル構造のバルク型ＣＭＯＳプロセスを用いて製造する場合に面積増加が生じてしまうが、Ｐ型ＭＩＳＦＥＴの基板電極には順方向のバイアスが一切掛からない構成が可能である。ＶＤＤ１とＶＤＤ２の電位差が大きい場合には、ラッチアップを避けるために好都合である。さらに、このような回路構成はＳＯＩ技術と相性が良い。特に完全空乏型ＳＯＩでは基板電極を素子ごとに分離可能である。そのため、本回路方式を採用しても面積増大は最小限に抑えられる。この方式は図１４のタイプの構成にも適用可能である。
【００６６】
図１６には、第２電源ＶＤＤ２の電圧がトランジスタの耐圧以上の場合でも、レベル変換回路およびＶＤＤ１とＶＤＤ２を接続するスイッチトランジスタを構成する全てのトランジスタを論理回路で使用するのと同一の薄膜トランジスタで構成する場合の構成例が示される。
【００６７】
図１４に示される構成において膜厚の厚いトランジスタを用いる理由は、第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続するトランジスタのゲート電位が０ＶとＶＤＤ２電位が掛かってしまうからである。それは、レベル変換回路のグランドが０Ｖであることに起因する。したがって、レベル変換回路ＬＳのグランド、例えば、ＶＤＤ１＝１.２Ｖ、ＶＤＤ２＝１.５Ｖの時にＶＳＳ２＝０.３Ｖとすれば、レベル変換回路ＬＳの出力は１．５Ｖと０．３Ｖの間を遷移する信号になるため、これらの回路を構成するトランジスタは全て論理回路で使用するトランジスタと同一種類のトランジスタで構成することが可能である。ＶＳＳ２電位は消費電流がそれほど多くないため、この電位の生成には、ダイオード接続による電位上昇を利用したり、オンチップのレギュレータを用いたりすればよい。
【００６８】
図１７には、チップ内部に温度計測部を設置した場合の別の構成例が示される。
【００６９】
図１に示される構成に対して温度計測部ＴＭＰが追加されている。温度計測部ＴＭＰでの温度計測情報をＶＣＯＮに送信し、温度情報に基づいた電源電圧制御が可能となる。例えば、チップの温度が高温になった場合は、回路の高速動作により更なる発熱が危惧される。この場合には、ＶＣＯＮで電圧上昇制御を抑制し、発熱を抑えるとチップの熱暴走が避けられる効果がある。この場合、チップを統括管理するコントローラに対して、高速動作抑制信号を伝達すると、チップ全体でのパフォーマンスを効率よく制御することが可能である。なお、この図には図示していないが、論理回路ブロックＣＫＢには図１に示した電源スイッチを用いて真のグランドと遮断制御可能な構成をとる場合にも適用可能である。
【００７０】
図１８には、電圧制御回路の別の構成例が示される。
【００７１】
図１８に示される構成が、図３に示されるのと大きく相違するのは、電圧制御回路ＶＣＴＬＣ内部に電圧測定回路ＶＭＯＮをさらに設け、電圧制御回路ＶＣＴＬＣ内部のローカルの電圧変動も計測可能とした点である。チップ内部の電源は、内部の高速回路ブロックが動作することによって、大きく変動することが予想される。電圧制御回路ＶＣＴＬＣはその影響を極力排除するために、チップの電源供給基幹部に搭載されることが望ましい。このような場所に搭載されても、ボード上での電位ドロップなどの電源ドロップの影響を完全に排除することが困難な場合がある。その場合、電圧制御回路ＶＣＴＬＣでの電源ノイズの排除が必要になる。そのために、電圧制御回路ＶＣＴＬＣ内部に電圧測定回路ＶＭＯＮを搭載し、そこで、電圧制御回路ＶＣＴＬＣ内部の電圧変動をモニタし、その影響を計算し制御にフィードバックさせる。計算方法としては、ディレイ量の重み付け制御が考えられる。電圧制御回路ＶＣＴＬＣ内部で計測する情報は、非測定部に集積した電圧測定回路ＶＭＯＮの遅延情報である。この遅延情報を電圧制御回路ＶＣＴＬＣ内部のディレイ回路で計測するのであるが、この電圧制御回路ＶＣＴＬＣ内部のディレイ回路のディレイ量の校正に用いるのである。例えば、電圧制御回路ＶＣＴＬＣ内部の電圧測定回路ＶＭＯＮ２のディレイが遅くなったとすると、その情報から計測誤差を計算して制御にフィードバックかける。この計測にはテーブル引きが高速化のために都合が良く、そのテーブル内のデータは、予め製造時にプリセットするか、オンチップに搭載される専用のコントローラで電位変動を逐次計算し校正係数としてテーブルに格納することが考えられる。
【００７２】
図１９には、第２電源ＶＤＤ２と第１電源ＶＤＤ１を接続するスイッチを複数のブロックに分けて制御するための構成例が示される。
【００７３】
電圧測定回路ＶＭＯＮで計測した電圧情報を元に、ＤＶＢコントローラ１９１で電圧制御量を決め、必要数のスイッチをＯＮする制御を実施する。これにより、負荷回路１９２に繋がるＶＤＤ１電位を精度良く制御することが可能である。上記負荷回路１９２は、上記論理回路ブロックＣＫＢを含む。
【００７４】
図２０には、第２電源ＶＤＤ２と第１電源ＶＤＤ１を接続するスイッチをより高精度に制御する場合の構成例が示される。
【００７５】
これは、電圧測定回路で計測した電圧をアナログ・デジタル変換回路によりデジタル信号に変換し、その変換した信号をＤＳＰ（デジタル・シグナル・プロセッサ）２０２で演算することで必要量のスイッチを制御するものである。ＤＳＰ２０２でのデジタルフィルタ処理は、高度なデジタル信号処理が可能であり、電圧の変化量の予測や過去の履歴から電圧制御量を高精度に制御することが可能である。
また、システム制御部２０１との連携を強化し、内部の電圧計の情報を元に、チップ外部のレギュレータへの制御を実施すると、ＬＳＩのトータルシステム性能の向上が期待できる。電力制御は電力制御ＢＵＳを用いて実施する。このようなチップ外部のレギュレータとの連動制御は、図７に示すようなシンプルなオンチップ電源制御方式と共に使用することも可能である。
【００７６】
図２１には、上記ＬＳＩチップＳＯＣのレイアウト例が示される。
【００７７】
上記ＬＳＩチップＳＯＣにおいては、第１電源ＶＤＤ１とグランドＶＳＳはチップに多数のピンを通して供給されるが、第１電源ＶＤＤ１電圧より高い第２電源ＶＤＤ２は少数のピンでＬＳＩに供給される。ここでは、非特許文献（２）に記載されるような、グローバル電源構造を有するＬＳＩを想定する。このタイプの電源構造は、グローバル電源として、ＶＤＤ、ＶＳＳ、そして電源遮断スイッチを介した仮想グランド電源ＶＳＳＭは、最上層メタル配線でこの図にされるように横方向に配線される。第１電源ＶＤＤ１はＬＳＩのメインの電源であるため、低インピーダンス配線される特徴がある。そのため、特に、第１電源ＶＤＤ１と仮想グランド電源ＶＳＳＭは、チップの下層メタル配線層を用いてメッシュ状に配線される。一方、第２電源ＶＤＤ２は、電流消費スポットＤＶＢＲへスポット的に電流を供給するための必要最低限のインピーダンスがあれば十分であるので、配線層は下層のメタル配線で必要最低限のメッシュ構造で設計される。このメッシュ構造は、ＤＶＢＲ領域内にて補強されることが望ましい。
【００７８】
図２２には、ＤＶＢＲ領域の電源配線と論理回路を構成する標準セルの配置が示される。
【００７９】
第１電源ＶＤＤ１と仮想グランド電源ＶＳＳＭは基本間隔が短く、強固なメッシュ構造をとるが、第２電源ＶＤＤ２は必要最低限の間隔で配置される。第１電源ＶＤＤ１と第２電源ＶＤＤ２と仮想グランド電源ＶＳＳＭが縦に配線される領域は、第２電源ＶＤＤ２と第１電源ＶＤＤ１を接続するスイッチとレベル変換回路を集積する領域（ＳＷＡ）とする。ＳＷＡ領域に集積されるスイッチトランジスタは、標準セルと同様の構成をとり、標準セルのＰ型ＭＩＳＦＥＴを集積する部位にスイッチトランジスタを集積している。ここでは、セルの給電のために第１メタル配線（Ｍ１）を使用し、縦幹線として第４メタル配線を使用している場合を想定している。この第１メタル配線と第４メタル配線でローカルのメッシュ構造を構成する。第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続するトランジスタは第１電源ＶＤＤ１と第２電源ＶＤＤ２と仮想グランド電源ＶＳＳＭが配線される領域に配置する。一方、第１電源ＶＤＤ１と仮想グランド電源ＶＳＳＭが配線される領域は、特にスイッチトランジスタを集積する必要が無いため、その他の領域と同様に標準セルを敷き詰められる。このように配置することで、面積増大を最小限にしながら、電位ドロップの回避が可能となる。
【００８０】
第２電源ＶＤＤ２の縦配線密度は、論理回路で使用する最大電流量および、第２電源ＶＤＤ２電圧で決めればよい。
【００８１】
図２３には、上記第２電源ＶＤＤ２と第１電源ＶＤＤ１を接続するスイッチとレベル変換回路を集積する領域（ＳＷＡ）の一つであるＳＷＡ１が拡大して示される。
【００８２】
図２３には、ＶＤＤ１とＶＳＳＭではさまれた標準セルの基本単位２段分が示される。この領域には、第４メタル配線でＶＤＤ１、ＶＤＤ２、ＶＳＳＭが配線される。この配線はＭ４からＭ１までビアＶ３,Ｖ２,Ｖ１を経由して接続される。ＶＤＤ１とＶＳＳＭについては、第１メタルＭ１とＭ４が交わる点で前記ビアを経由して結線される。ＶＤＤ２に関しては、第３メタルＭ３までＭ４からビアＶ３を経由して配線され、さらに、その下のＭ１までビアＶ１、Ｖ２を経由して結線される。これは、レベル変換回路ＬＳのＰ型ＭＩＳＦＥＴのソースおよびＤＶＢスイッチのソースに入力される。これは、図１３の本例をレイアウトしたものである。ＶＤＤ１、ＶＤＤ２、ＶＳＳＭの縦幹線下にレベル変換回路ＬＳおよびＤＶＢスイッチを集積できる。余った領域は（ここではＮ型ＭＩＳＦＥＴの領域）にデカップリング容量を追加できる領域（ＤＣＡＰと記した領域）を設けると安定動作の観点で効果的である。この縦幹線の両脇の領域は通常の論理回路を集積できる標準セル領域である。
【００８３】
以上、述べてきたように、ＬＳＩ内部の局所的な電流消費スポットに対して、通常電源ＶＤＤ１よりも高い電圧の第２電源ＶＤＤ２を間欠的につなげることで、電圧ドロップを回避することができる。この構成を用いて、ＶＤＤ１電源を電圧ドロップが生じる前にトランジスタ耐圧ぎりぎりまでの電圧に部分的に昇圧制御することも可能である。いわゆる高負荷動作時は高速性能が要求されるため、電圧をできるだけ高くすることが望ましい。電源電圧の変動範囲は仕様上ある範囲を持って定義されることが多く、その上限電圧はＭＩＳＦＥＴの耐圧保障はもちろんのことながら、論理的にも正常動作（セットアップやホールド制限の範囲内）の囲内であることが保障されている。したがって、高負荷動作時にこの上限電圧を精度良く維持することができれば、大幅な性能向上が望まれることになる。このような制御を実施する場合も、本願発明の主たる実施形態であるリングオシレータ型電圧計と連動させて、耐圧ぎりぎりの電圧値を計測しながら、その値を超えないようにダイナミックボルテージブースト制御回路のＰ型ＭＩＳＦＥＴのオン・オフスイッチの制御を実施すればよい。このような制御を実施することで、論理回路の高速動作を保障するための最低動作電圧を上昇させて設計することが可能であり、容易に高速動作ＳＯＣが設計できる効果がある。高負荷動作時に電圧レベルが正確に設計上限値まで上昇させることが可能となり、ＳＯＣの性能を最大限向上させられる効果がある。
【００８４】
さて、本願発明で開示する電源電圧制御を実施させるための論理回路は、高速に動作させることが重要であるため、構成するトランジスタもいわゆるしきい値の小さいトランジスタで構成することが望ましい。しかしながら、このようなトランジスタはリーク電流が多いため、きめ細かな電源遮断制御によりこのリーク電流を削減することが望ましい。図２４には、上記のように、きめ細かな電源遮断制御が可能な電源スイッチと共に用いる場合の構成例が示される。この図では、ＬＳＩと、そのＬＳＩ内部に本発明の電圧ドロップ回避技術を適用する回路領域（ＤＶＢＲ２）を含んでおり、そのＤＶＢＲ２領域にさらに電源遮断スイッチが設けられる。ここでこのスイッチは、論理回路と同じ膜厚のトランジスタで構成されるスイッチである。ＬＳＩ内部は基本的にＶＤＤ１と、図１で記載したような厚膜のスイッチで真のグランド（ＶＳＳ）と遮断制御される仮想グランドＶＳＳＭとで動作するが、このＤＶＢＲ２領域は、第１電源ＶＤＤ１と、仮想グランドＶＳＳＭと前記薄膜スイッチで遮断制御される仮想グランドＶＳＳＭ２とで動作する。このスイッチの動作電位は、第１電源ＶＤＤ１であるため、ＶＤＤ１振幅をもった信号で制御することができる。その制御信号はコントローラＴＮＳＷＣで制御される。ＴＮＳＷＣから出力された制御信号は、通常の論理回路の信号同様、ＬＳＩ内部に自由に設置することが可能であるが、ＤＶＢＲ２領域には仮想グランドが異なるため設置することができない。したがって、ＤＶＢＲ２領域内の薄膜スイッチＴＮＳＷの駆動ドライバは、ＤＶＢＲ２領域外のバッファ領域（ＢＵＦ１,ＢＵＦ２）等に設置される。
【００８５】
図２５には、図２４におけるＤＶＢＲ部の詳細な構成例が示される。
【００８６】
ここでは、縦の電源幹線として、第１電源ＶＤＤ１、第２電源ＶＤＤ２、仮想グランド電源ＶＳＳＭ、ＶＳＳＭ２電源がレイアウトされ、横方向に第１電源ＶＤＤ１とＶＳＳＭ２電源がレイアウトされる。第２電源ＶＤＤ２は前記したように、電流供給量が補助的であり、且つ、電圧が高いため、レイアウト本数を削減してレイアウトすることも可能である。論理セルは横方向に配列されるため、第２電源ＶＤＤ２の配列方向は、論理セルの配列方向に直交する方向とされる。そのような第２電源ＶＤＤ２の配列領域に、第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続するスイッチと、そのスイッチを制御するためのレベル変換回路と、薄膜スイッチが集積される。第２電源ＶＤＤ２が配線されない領域には薄膜スイッチ（ＴＮＳＷ）のみが集積される。
【００８７】
図２６には、図２５に示されるＳＷＡ領域の主要部が拡大して示される。
【００８８】
ここには、ＶＤＤ１とＶＳＳＭ２ではさまれた標準セルの基本単位２段分が示される。この領域には、第４メタル配線でＶＤＤ１、ＶＤＤ２、ＶＳＳＭ、ＶＳＳＭ２が配線される。この配線はＭ４からＭ１までビアＶ３,Ｖ２,Ｖ１を経由して接続される。ＶＤＤ１とＶＳＳＭ２については、第１メタルＭ１とＭ４が交わる点で前記ビアを経由して結線される。ＤＤ１、ＶＤＤ２、ＶＳＳＭ、ＶＳＳＭ２の縦幹線下にレベル変換回路ＬＳおよびＤＶＢスイッチ、薄膜スイッチを集積できる。ＶＤＤ２に関しては、第３メタルＭ３までＭ４からビアＶ３を経由して配線され、この図で横方向に伸延され、さらに、その下のＭ１までビアＶ１、Ｖ２を経由して結線される。これは、レベル変換回路ＬＳのＰ型ＭＩＳＦＥＴのソースおよびＤＶＢスイッチのソースに入力される。これは、図１３の構成例をレイアウトしたものである。また、ＶＳＳＭ配線は薄膜スイッチのソース部に接続するよう、Ｍ４配線からＭ１配線までビアで結線される。Ｖこの縦幹線の両脇の領域は通常の論理回路を集積できる標準セル領域である。これら電源が縦に配線される場所は、薄膜スイッチを用いる場合、Ｎ型ＭＩＳＦＥＴの基板電極を分離することが望ましい。その場合、レベル変換回路ＬＳおよびＤＶＢスイッチ、薄膜スイッチが集積されるＳＷＳＡ領域はウエル分離領域ＷＳを介して標準セル領域と接続される必要がある。３重ウエル構成をとる場合、Ｎ型ＭＩＳＦＥＴの基板電位分離は、Ｎ型ウエルをはさむだけで実現でき、面積の増大が避けられると共に、このＮ型ウエル領域にはＰ型ＭＩＳＦＥＴを集積することが可能である。そのため、この領域に第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続するスイッチトランジスタを集積すれば、トータルゲート幅を稼ぐことが可能となり、電流供給能力の増大を図ることができる。
【００８９】
上述した方式は、ある電源領域に電源ＶＤＤ２が限定的に印加される場合に面積が小さくでき効果がある。ここで電源ＶＤＤ２をチップ全体の複数のブロックで共有する場合の例について述べる。図３１はＬＳＩ内部の電源領域を多分割した場合の構成を示した一例である。ＬＳＩ内部の機能ブロックＳＢは、数個の機能ブロックごとに電源ＶＤＤ１と、厚膜のスイッチを介してグランドＧＮＤと接続される仮想グランドＶＳＳＭ＿ＰＤとを使用する電源領域ＰＤ毎にまとめられ、それらが複数個集積される。各ＰＤ内には、さらに、機能ブロック毎に分割され、そのうちのいくつかはさらに薄膜のスイッチを介して仮想グランドＶＳＳＭ＿ＰＤから分離された上位仮想グランドＶＳＳＨに接続されたサブ電源領域ＳＰＤとして集積される。オンチップでの電源電圧制御の実施および非実施は機能ブロックごとにＤＶＢスイッチを選択的にＯＮ／ＯＦＦ制御することで実施する。ここでは、チップ内の複数の電源領域のＤＶＢスイッチ制御を同一の電源ＶＤＤ２で実施する例を示す。オンチップの電源電圧制御はオンチップの電圧制御回路ＶＣＴＬＣで実施する。ＶＣＴＬＣは各機能ブロックからの電圧情報を収集し、電力制御バスを介して上位の制御システムＩＲＭからの制御情報に応じて各機能ブロックの電圧制御を実施する。ＩＲＭは各種モニタ（温度センサＴＭＯＮ、プロセスモニタＰＭＯＮ）や、各機能ブロックから収集する活性化情報等を用いて、ＶＣＴＬＣに制御情報を伝達させる。チップに供給される電源電圧制御は電力制御バスを介して接続されたチップ内インターフェース回路ＩＦを通じて、チップ外レギュレータを制御することで実施する。
【００９０】
図３２はＳｏＣ内部の電源領域を多分割した場合の集積方法の一例を示す。チップ内部に複数の電源領域ＰＤが集積され、それらのうちのいくつかはさらに薄膜のスイッチを介したサブ電源領域（ＳＰＤ）として構成される。電源配線は、グローバルな電源ＶＤＤ１,ＶＳＳ,ＶＳＳ＿ＣＰＤおよび電源領域に配線されるローカルな仮想電源線ＶＳＳＭ＿ＰＤｉを最上層に配線させる。ＶＳＳＭ＿ＰＤｉは電源領域ｉ(ＰＤｉ)の仮想グランドである。ここでは、チップの横方向（標準セルのセルロウに平行な方向）に配線させる例を示した。これらのうち、チップ外部から供給される電源ＶＤＤ１およびＶＳＳの電源供給はチップの左右辺から、複数の電源パッドＶＤＤＰＡＤ，ＶＳＳＰＡＤを用いる。電源ＶＤＤ２は、オンチップ電源制御を実施する箇所に集中配置することが望ましく、他のグローバルな電源線と比較して高抵抗で配線できることを考慮して、チップの上下辺に1つ以上の電源供給パッドＶＤＤ２ＰＡＤを配置し、そこから電源を給電する例を示した。チップ内のＶＤＤ２配線は、高抵抗化が許される前提で、チップの縦方向へ最上層ではない下層の配線層でチップの縦方向に配線することを想定した。オンチップの電源制御回路ＶＣＴＬＣはチップの辺縁部に集積し、複数の電圧制御ブロックからのオンチップ電圧計出力信号としての電圧情報信号ＭＯＮＩＯＵＴの取得および当該ブロックのオンチップ電圧計イネーブル信号としての電圧制御信号ＭＯＮＩＥ発信を実施する。これらの信号は、煩雑化を避けるためにＳＩＧ（ＳＩＧ１〜ＳＩＧｎ，ＳＩＧｍ）でまとめて表示した。また、図１２に示したように、複数の信号ＳＩＧはセレクタを介してＶＣＴＬＣへ伝達されるようにすると、面積削減効果がある。この電圧情報は、電圧制御ブロック内に集積した電圧計測回路ＶＭＯＮで計測する。電圧制御回路は、電圧計測回路ＶＭＯＮから伝達される周波数情報をデジタル化し、周波数情報を電圧情報に変換させる。ＶＣＴＬＣの制御はＬＳＩ内リソース管理回路ＩＲＭが制御する。制御信号ＭＯＮＩＥ及びＭＯＮＩＯＵＴの伝達の中継には、共通電源領域ＣＰＤを使用する。これは、周りの電源領域が電源遮断されても通電され続ける領域である。それにより、被制御ブロックまでに経由する機能ブロックの電源が遮断されている場合でも信号伝達が実施できる。電圧制御ブロックから電圧制御部への電圧モニタ信号は、必要に応じて共通電源領域ＣＰＤでバッファ中継しながら伝達しても良い。このように、電源領域を多分割にした場合、電圧計測回路ＶＭＯＮは、各電源領域に設けるのに対し、オンチップの電源制御回路(ＶＣＴＬＣ)は、小面積化およびＶＣＴＬＣ回路の電源の安定化の理由から一つにまとめてチップの辺縁部に配置するのが良い。この場合、制御信号ＳＩＧ（これはＭＯＮＩＥ、ＭＯＮＩＯＵＴを含む）の中継回路は共通電源領域ＣＰＤを用いて配線することにより、電源制御回路と電圧計測回路を接続することが可能となる。
【００９１】
図３３は図３２内の電圧制御ブロックＤＶＢＲの電源を制御するための、ＤＶＢスイッチＤＶＢＳＷ、レベルシフタＬＳ、薄膜スイッチＴＮＳＷ、およびバッファの回路ＢＵＦを示すブロック図である。これらは、後述するように、ＤＶＢスイッチ制御領域ＤＶＢＣＡにまとめて集積される。薄膜スイッチＴＮＳＷを構成するＮＭＯＳの基板およびソース電圧が電源領域ＰＤｉの仮想グランド線ＶＳＳＭ_ＰＤｉに接続され、ＤＶＢスイッチを構成するＰＭＯＳの基板およびソース電位はＶＤＤ１に接続される。これは、薄膜スイッチの制御は被制御サブ電源領域を包含する電源領域ＰＤｉの回路で制御することを前提としたからである。一方、ＤＶＢスイッチを制御する回路はＮＭＯＳの基板および電源に共通電源領域ＣＰＤの仮想グランドを用いると都合がよい。その理由は、ＤＶＢスイッチが集積される電源領域ＰＤｉが電源遮断されても当該ＤＶＢスイッチをＯＦＦさせつづける必要があるからである。
【００９２】
図３４は、図３３の回路のレイアウト例を示した一例である。図３３の回路方式の場合、サブ電源領域内の論理回路が必要とする電源はＶＤＤ１とＶＳＳＨであり、ＤＶＢスイッチと薄膜のスイッチの制御用回路で必要とする電源がＶＤＤ１、ＶＤＤ２、ＶＳＳＭ＿ＣＰＤ，ＶＳＳＭ＿ＰＤｉである。そのため、ＶＤＤ１とＶＳＳＨで電源のローカルメッシュを組み、ＶＤＤ２、ＶＳＳＭ＿ＣＰＤ、ＶＳＳＭ＿ＰＤｉ、はＤＶＢスイッチや薄膜のスイッチを設置する場所に配線させる。
【００９３】
下図にＶＤＤ１、ＶＳＳＨの電源縦幹線が配線される領域(ａ)と、ＶＤＤ１、ＶＤＤ２、ＶＳＳＨ、ＶＳＳＭ＿ＣＰＤ、ＶＳＳＭ＿ＰＤｉが配線される領域(ｂ)の拡大図を示す。ＶＤＤ１、ＶＳＳＨはチップ内で規則的な間隔で配線され、この間隔をＶＤＤ１とＶＳＳＨの電源メッシュの縦幹線の基本格子単位と以下で呼ぶ。ＶＤＤ１、ＶＳＳＨの電源縦幹線が走る領域は、一般的なロジック回路が、ＰＭＯＳの基板とソースがＶＤＤで構成され、ＮＭＯＳの基板とソースがＶＳＳＨで構成される。ローカルの横方向に配線される電源は、セルに付属の電源配線であり、最下層メタル（Ｍ１）を用いて配線される。縦電源幹線と横電源とがクロスする場所でコンタクトをとれば電源メッシュが形成される。一方、ＶＤＤ１、ＶＤＤ２、ＶＳＳＨ、ＶＳＳＭ＿ＣＰＤ、ＶＳＳＭ＿ＰＤｉが走る領域では、その下部に、ＮＭＯＳの基板を分離する目的でＮＷＥＬＬ（Ｎ型ウェル領域）によるウエル分離を実施し、島状のエリアを作成する。ＰＭＯＳの基板はＶＤＤ１電源を用いるので、ウエル分離の必要はない。ＮＭＯＳ領域は、２段の標準セルで囲まれたＰＷＥＬＬ（Ｐ型ウェル領域）を基板が同じＮＭＯＳで共有し、この単位で必要に応じて構成段数を変えて設計すればよい。
【００９４】
これは、ＶＤＤ１とＶＳＳＨで電源のローカルメッシュがしっかり張られていれば、ＤＶＢスイッチおよび薄膜スイッチはサイズを小さくすることができるからである。さらに、本方式を採用することでウエル分離領域が最小限化できる。もちろん、全体で考えた場合に、電圧制御領域が相対的に小さいなど、面積増大が気にならない場合は、最大限のスイッチサイズを集積するために、ＶＤＤ１とＶＳＳＨの基本メッシュ格子単位にすべてこの構造を適用することも可能である。
【００９５】
図２７には、上記電源制御方式を用いる際の第１電源ＶＤＤ１と第２電源ＶＤＤ２の印加手順が示される。
【００９６】
本例では、第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続する機構を設けているため、パワーオン時の電源制御が必要になる。この例では、まず、第１電源ＶＤＤ１を確定させた後、第２電源ＶＤＤ２を印加する。このとき第２電源ＶＤＤ２はハイインピーダンス状態にする。このようにすることで、第１電源ＶＤＤ１と第２電源ＶＤＤ２を接続するスイッチとレベル変換回路の電源である第２電源ＶＤＤ２が入っていなくても、第２電源ＶＤＤ２幹線やプリントボード上の容量付加を最大ＶＤＤ１レベルに充電するだけで、回路の誤動作には繋がらない。第１電源ＶＤＤ１が定格値を出力したことを判断して、第２電源ＶＤＤ２を印加する。このようにすることで、ＬＳＩに第１電源ＶＤＤ１と第２電源ＶＤＤ２が印加することが可能である。また、電源投入の過程において、ＶＤＤ２が先に投入されて、その結果、トランジスタの耐圧限界を超えてしまうことも避けることができる。なお、第２電源ＶＤＤ２が印加された場合、内部の論理回路は動作することが可能である。したがって、第２電源ＶＤＤ２と第１電源ＶＤＤ１を接続するスイッチの制御も可能になる。このとき、このスイッチをオフにする制御を実施すると、内部の論理回路は第１電源ＶＤＤ１のみで動作するため、より安定動作が可能になる。
【００９７】
図２８には、上記ＬＳＩチップＳＯＣにおいて、薄膜スイッチを制御する場合のタイミング例が示される。
【００９８】
電源スイッチをオンする際に気をつけなくてはならないことに、突入電流（ＩＲＵＳＨ）がある。電源スイッチを勢い良くＯＮすると、多量のＩＲＵＳＨが流れることが知られている。ＬＳＩが動作中に電源スイッチをＯＮする場合には、このＩＲＵＳＨの抑制が必要である。このＩＲＵＳＨを抑制するために、スイッチのオンオフ制御を間欠的に実施する。ＩＲＵＳＨの状況は、電圧測定回路ＶＭＯＮ等でモニタしながら制御すると、精度高く制御が可能である。電源スイッチが状態になった場合に、アクノリッジ信号（ＴＮＰＳＷＡＣＫ）をハイ（Ｈ）レベルとし、システムコントローラにスイッチのＯＮ状態を通知する。
【００９９】
図２９には、上記ＬＳＩチップＳＯＣにおいて、電圧制御を実施する際の動作の流れが示される。
【０１００】
まず、ＬＳＩチップＳＯＣに電源が投入され、その電源が安定したかどうかが判定される。この判定は、内部の電圧計を用いてもよいし、またはシステムコントローラが、電源が安定したことを時間計測等の手段を用いて把握し、電源電圧が十分安定するまで待った後、電圧保証信号を発信することでも判定することができる。ＬＳＩチップＳＯＣの電源が確定した後に、ＬＳＩチップＳＯＣの電源を計測する。この際、クロック分配や論理ブロックの演算等の処理はオフとしておくことが望ましい。こうすることで、オフチップの電源回路の出力電圧値が、ほぼチップ内部の電圧値と等しいと考えることができるからである。その後、ここで計った電圧情報をラッチ回路やレジスタ等にＤＶＢ制御を実施する際のレファレンスとして用いるために記憶しておく。本発明の主たる実施の形態に従うと、この電圧情報はリングオシレータの周期情報である。その後、ＬＳＩチップＳＯＣの動作を開始させる。ＬＳＩチップＳＯＣは実行させるアプリケーションによって周波数や演算負荷が異なる。特に最大パフォーマンスを必要とする場合には周波数を高めて、かつ、演算の活性化率が高まるため多量の電流が消費される。このような高負荷動作時には、電圧ドロップの影響が懸念されるため、ＤＶＢ制御を実施することが望ましい。したがって、高負荷動作と判断された場合は、ＤＶＢ制御をオンする制御を実施する。ＤＶＢ制御は、高負荷動作時以外に休止しておくことが低消費電力の観点から重要である。そのため、高負荷動作が終了した場合には、ＤＶＢ制御を実施しないノーマルモード動作として、次回の高負荷動作までＤＶＢ制御を休止させる。高負荷動作かどうかを知るためには、アプリケーションの切り替え時に行うことが都合がよい。例えば、高負荷動作の見込まれる専用のハードウエアアクセラレータを使用する場合、そのハードウエアアクセラレータの使用と連動させてＤＶＢ制御をＯＮすることも可能であるからである。また、アプリケーションによっては、負荷の高さをオペレーティングシステム（ＯＳ）で把握し、ミドルウエア等を通じてアプリケーションの切り替え時にＤＶＢ制御を実施するための制御ビットを立てる等の制御が考えられる。
【０１０１】
図３０には、上記ＬＳＩチップＳＯＣにおいて、電圧制御を実施する際の動作の流れが示される。
【０１０２】
図２９に示される場合と同様に、まず、ＬＳＩチップＳＯＣに電源が投入され、その電源が安定したかどうかが判定される。この判定は、内部の電圧計を用いてもよいし、またはシステムコントローラが、電源が安定したことを時間計測等の手段を用いて把握し、電源電圧が十分安定するまで待った後、電圧保証信号を発信することでも判定することができる。ＬＳＩチップＳＯＣの電源が確定した後に、ＬＳＩチップＳＯＣの電源およびチップ温度を計測する。この際、クロック分配や論理ブロックの演算等の処理はオフとして多くことが望ましい。電圧計測に関しては、図２９の場合と同様に、ここで計った電圧情報をラッチ回路やレジスタ等にＤＶＢ制御を実施する際のレファレンスとして用いるために記憶しておく。本発明の主たる実施の形態に従うと、この電圧情報はリングオシレータの周期情報である。一方、温度計測は、バンドギャップジェネレータやダイオードの温度特性計測方法などにより、チップの温度を計測し、その計測値をレジスタ等の回路にて保持しておく。チップの電位と温度を計測した後、ＳｏＣの動作を開始させる。環境温度の変化や、ＳｏＣ動作による温度上昇などで、チップの温度は使用中に変化する。上記リングオシレータによる電圧計測においては、温度による電圧計測誤差が危惧される。そのため、温度が変化した場合に再度、チップ電圧を計測してラッチやレジスタの値を更新しておくことが望ましい。その後、その温度状態のまま、チップが高負荷動作に入る場合、チップ温度が高温でない場合には、ＤＶＢ制御を実施することが望ましい。ＤＶＢ制御が実施されている場合には、高負荷状態継続要求とチップ温度上昇具合を考慮して、ＤＶＢ制御の存続・停止を制御する。ＤＶＢが強制終了された場合は、チップの温度を冷却するために、低速動作モードに切り替えることが望ましく、その後、温度変化を計測し、チップが十分に冷却された場合に再度ノーマルモードに遷移させて、必要に応じてＤＶＢ制御を実施すればよい。
【０１０３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０４】
例えば、図５、６において、オンチップレギュレータＲＥＧ２の制御を電圧計測期間と電圧制御期間を分けて行うことで、高精度かつ高速なオンチップレギュレータＲＥＧ２制御が可能としている。これは、ホットスポットでの時間的に短い電源ドロップに対して効果的である。しかしながら、回路での電流消費が恒常的に続く場合には、電圧検出を毎回実施しつつ、一定期間電圧制御を実施することが効果的な場合がある。それは、ＲＥＧ２の制御に消費される電流を削減する目的でもある。この場合、ＲＥＧ２の動作終了は、電圧計測であるしきい電圧を検出した場合に合わせると都合が良い。一例では、たとえば５０ｍＶで電圧制御を開始した場合、１０ｍＶの電圧差を検出した場合に制御を停止させるのである。このように、ヒステリシスを持たせながら電圧制御することで、高負荷動作が長く続く場合にも、余分なＲＥＧ２切り替え動作が不要になり、より低消費電力化する効果がある。このように、ある一定期間電圧制御する場合は、電圧計の計測結果に基づく制御ではなく、ＬＳＩの動作状況に応じた制御も可能である。例えば、クロック周波数の切り替えに応じてオンチップのレギュレータＲＥＧ２を制御したり、ＬＳＩに集積されているある特定のハードウエアアクセラレータの起動・停止にあわせてＲＥＧ２を制御したりすることも可能である。この場合でも常に電圧を監視し、必要に応じてＲＥＧ２の駆動能力を切り替える制御を実施すると電圧降下削減および低消費電力のために効果ある。
【０１０５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＬＳＩチップＳＯＣに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明にかかる半導体集積回路の一例であるＬＳＩチップの構成例ブロック図である。
【図２】上記ＬＳＩチップに適用されるリングオシレータの電圧と周波数の関係説明図である。
【図３】上記ＬＳＩチップにおける電圧測定回路および電圧制御回路の構成例ブロック図である。
【図４】上記ＬＳＩチップにおいて電圧制御を実施するための状態遷移説明図である。
【図５】上記ＬＳＩチップにおける電圧制御を説明するためのタイミング図である。
【図６】上記ＬＳＩチップにおける電圧制御の説明図である。
【図７】上記ＬＳＩチップにおける電圧計測部の構成例回路図である。
【図８】上記電圧計測部における主要部の動作タイミング図である。
【図９】上記ＬＳＩチップにおけるダイナミックコンパレータ回路の構成例回路図である。
【図１０】上記ダイナミックコンパレータ回路における主要部の動作タイミング図である。
【図１１】上記ＬＳＩチップにおけるデジタル制御回路の構成例回路図である。
【図１２】上記ＬＳＩチップの別の構成例ブロック図である。
【図１３】上記ＬＳＩチップに含まれるレベル変換回路の構成例回路図である。
【図１４】上記ＬＳＩチップに含まれるレベル変換回路の別の構成例回路図である。
【図１５】上記ＬＳＩチップに含まれるレベル変換回路の構成例回路図である。
【図１６】上記ＬＳＩチップに含まれるレベル変換回路の構成例回路図である。
【図１７】上記ＬＳＩチップの別の構成例ブロック図である。
【図１８】上記電圧制御回路の別の構成例ブロック図である。
【図１９】上記ＬＳＩチップにおけるスイッチ制御を複数のスイッチで実施する場合の構成例回路図である。
【図２０】上記ＬＳＩチップにおけるスイッチ制御を更に高精度に行う場合の構成例回路図である。
【図２１】上記ＬＳＩチップにおける主要部のレイアウト例説明図である。
【図２２】上記ＬＳＩチップにおける主要部のレイアウト例説明図である。
【図２３】上記ＬＳＩチップにおける主要部のレイアウト例説明図である。
【図２４】上記ＬＳＩチップにおける主要部の別の構成例回路図である。
【図２５】上記ＬＳＩチップにおける主要部のレイアウト例説明図である。
【図２６】上記ＬＳＩチップにおける主要部のレイアウト例説明図である。
【図２７】上記ＬＳＩチップにおける電源投入および遮断制御についての説明図である。
【図２８】上記ＬＳＩチップにおいて薄膜スイッチを制御する場合のタイミング図である。
【図２９】上記ＬＳＩチップにおいて電圧制御を実施する際の動作を示すフローチャートである。
【図３０】上記ＬＳＩチップにおいて電圧制御を実施する際の動作を示す別のフローチャートである。
【図３１】本願発明を階層型電源遮断機構とあわせて集積する場合の一実施例である。
【図３２】図３１記載の実施例をLSIに集積するための一実施例である。
【図３３】ＤＶＢスイッチ、薄膜スイッチ及びそれらの制御回路を集積する領域の回路図である。
【図３４】図３３の構成を実現させるためのレイアウトの一実施例である。
【符号の説明】
【０１０７】
ＦＢ１〜４  フィードバック制御信号
ＣＫＢ  論理回路ブロック
ＲＥＧ１  オフチップレギュレータ
ＲＥＧ２  オンチップレギュレータ
ＶＭＯＮ  電圧測定回路
ＶＣＴＬＣ  電圧制御回路
ＳＹＳＣ  システム制御回路
ＡＣＫ  アクノリッジ信号
ＥＮ  イネーブル信号
ＶＤＤ１  第１電源
ＶＤＤ２  第２電源
ＶＣＣ  Ｉ／Ｏ用電源
ＳＯＣ  ＬＳＩチップ
ＰＳＷ  電源遮断スイッチ
ＶＳＳ  グランド電源
ＶＳＳＭ  仮想グランド電源
ＲＥＧＣ１  制御信号
ＶＭＣ  電圧計測部
ＤＤＥＴＣ  遅延計測部
ＡＤＣ  アナログ・デジタル変換部
ＦＳＭ  ファイナイトステートマシン
ＤＶＢＣ  ダイナミックボルテージブースト制御信号
ＤＶＢＣＴＬＣ  ダイナミックボルテージブースト制御回路
ＭＯＮＩＥ  オンチップ電圧計イネーブル信号
ＭＯＮＩＯＵＴ  オンチップ電圧計出力信号
ＣＴＬＣ  ＤＶＢ制御回路
Ｄ１〜Ｄ３  ディレイ回路
ＣＭＰ０〜ｎ  コンパレータ回路
ＣＰＥ０〜ｎ  コンパレータイネーブル信号
ＰＨＣ  プローブヘッド回路
ＰＣＲＣ  貫通電流抑制回路
ＤＬＣ  ダイナミックラッチコンパレータ回路
ＬＴＣ  ラッチ回路
ＥＱＣ  イコライザ回路
ＰＧ  パルス発生回路
ＬＳ  レベル変換回路
ＨＰＣ  ハイパフォーマンス回路ブロック
ＬＰＣ  低電力回路ブロック
ＭＰＳ  Ｐ型ＭＩＳＦＥＴ
ＶＳＳＭＨ＿ＳＰＤｉ  薄膜スイッチにより遮断される上位仮想グランド
ＶＳＳＭ＿ＰＤｉ  厚膜スイッチにより遮断される電源領域仮想グランド
ＶＳＳＭ＿ＣＰＤ  厚膜スイッチにより遮断される共通領域仮想グランド
ＳＰＤ  サブ電源領域
ＰＤ  電源領域
ＶＤＤ１ＰＡＤ  ＶＤＤ１パッド
ＶＳＳＰＡＤ  ＶＳＳパッド
ＶＤＤ２ＰＡＤ  ＶＤＤ２パッド
ＤＶＢＣＡ  ＤＶＢ制御回路集積領域
【図１】
2009016776.tif 000003
【図２】
2009016776.tif 000004
【図３】
2009016776.tif 000005
【図４】
2009016776.tif 000006
【図５】
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【図６】
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【図７】
2009016776.tif 000009
【図８】
2009016776.tif 000010
【図９】
2009016776.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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