(57)【要約】【課題】抵抗ばらつきに起因する差動増幅回路のオフセット電圧自体を補正することができる差動増幅回路およびその製造方法を提供する。【解決手段】第１入力端子１１と第２入力端子１２とを同電位（Ｖｉｎ１＝Ｖｉｎ２）とし、同電位とされた第１入力端子１１および第２入力端子１２の各電位Ｖｉｎ１、Ｖｉｎ２を基準電位Ｖｒｅｆとは異なる電位とした状態で、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが実質的に等しくなるように、第１抵抗１〜第４抵抗４のうちいずれかの抵抗値を調整する。【選択図】図１
2009100120.tif 000002
【特許請求の範囲】
【請求項１】
出力端子の電位が出力電位とされるオペアンプ（１０）と、
第１入力電位とされる第１入力端子（１１）と前記オペアンプ（１０）の反転入力端子との間に接続され、入力抵抗として機能する第１抵抗（１）と、
第２入力電位とされる第２入力端子（１２）と前記オペアンプ（１０）の非反転入力端子との間に接続され、入力抵抗として機能する第２抵抗（２）と、
前記オペアンプ（１０）の反転入力端子と前記オペアンプ（１０）の出力端子との間に接続される第３抵抗（３）と、
前記オペアンプ（１０）の非反転入力端子と基準電位との間に接続される第４抵抗（４）とによって構成される差動増幅回路であって、
前記第１入力端子（１１）と前記第２入力端子（１２）とが同電位とされ、前記第１入力端子（１１）および前記第２入力端子（１２）の各電位が前記基準電位とは異なる電位とされた状態で、前記出力電位と前記基準電位とが実質的に等しくなるように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）のうちいずれかの抵抗値が調整されていることを特徴とする差動増幅回路。
【請求項２】
前記第１抵抗（１）の抵抗値をＲ１、前記第２抵抗（２）の抵抗値をＲ２、前記第３抵抗（３）の抵抗値をＲ３、前記第４抵抗（４）の抵抗値をＲ４としたとき、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０の条件を満たすように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）のいずれかの抵抗値が調整されていることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）のうちいずれかの抵抗値を調整するための抵抗可変手段（２０、３０、４０、４０’、５０）を備えていることを特徴とする請求項１または２に記載の差動増幅回路。
【請求項４】
出力端子の電位が出力電位とされるオペアンプ（１０）と、
第１入力電位とされる第１入力端子（１１）と前記オペアンプ（１０）の反転入力端子との間に接続され、入力抵抗として機能する第１抵抗（１）と、
第２入力電位とされる第２入力端子（１２）と前記オペアンプ（１０）の非反転入力端子との間に接続され、入力抵抗として機能する第２抵抗（２）と、
前記オペアンプ（１０）の反転入力端子に接続される第３抵抗（３）と、
前記オペアンプ（１０）の非反転入力端子に接続される第４抵抗（４）と、
前記第３抵抗（３）と前記オペアンプ（１０）の出力端子との間に前記第３抵抗（３）と直列に接続される第５抵抗（５）と、
前記第４抵抗（４）と基準電位との間に前記第４抵抗（４）と直列に接続される第６抵抗（６）と、
前記第３抵抗（３）と前記第５抵抗（５）との接続点と前記第４抵抗（４）と前記第６抵抗（６）との接続点との間に接続される第７抵抗（７）とによって構成される差動増幅回路であって、
前記第１入力端子（１１）と前記第２入力端子（１２）とが同電位とされ、前記第１入力端子（１１）および前記第２入力端子（１２）の各電位が前記基準電位とは異なる電位とされた状態で、前記出力電位と前記基準電位とが実質的に等しくなるように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）、前記第５抵抗（５）、前記第６抵抗（６）のうちいずれかの抵抗値が調整されていることを特徴とする差動増幅回路。
【請求項５】
前記第１抵抗（１）の抵抗値をＲ１、前記第２抵抗（２）の抵抗値をＲ２、前記第３抵抗（３）の抵抗値をＲ３、前記第４抵抗（４）の抵抗値をＲ４、前記第５抵抗（５）の抵抗値をＲ５、前記第６抵抗（６）の抵抗値をＲ６としたとき、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０、かつ、Ｒ１・Ｒ６−Ｒ２・Ｒ５＝０の条件を満たすように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）、前記第５抵抗（５）、前記第６抵抗（６）のいずれかの抵抗値が調整されていることを特徴とする請求項４に記載の差動増幅回路。
【請求項６】
前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）、前記第５抵抗（５）、前記第６抵抗（６）のうちいずれかの抵抗値を調整するための抵抗可変手段（２０、３０、４０、４０’、５０）を備えていることを特徴とする請求項４または５に記載の差動増幅回路。
【請求項７】
前記抵抗可変手段（３０）は、複数の抵抗（３３、３３’）と、複数の抵抗（３３、３３’）のうち任意の抵抗を選択的に短絡するスイッチ手段（３４）と、外部から入力されるデジタル信号によって前記スイッチ手段（３４）の切り替えを行うセレクタ（３５）とを備えて構成されていることを特徴とする請求項３または６に記載の差動増幅回路。
【請求項８】
前記抵抗可変手段（４０、４０’）は、複数の抵抗（４１、４１’）と、外部から入力されるデジタル信号によって前記複数の抵抗（４１、４１’）の接続形態を設定するアナログマルチプレクサ（４２、４２’）とを備えて構成されていることを特徴とする請求項３または６に記載の差動増幅回路。
【請求項９】
前記抵抗可変手段（４０、４０’）は、前記オペアンプ（１０）の反転入力端子および非反転入力端子にそれぞれ接続されており、前記反転入力端子に接続される抵抗可変手段（４０）と前記非反転入力端子に接続される抵抗可変手段（４０’）との分解能が異なっていることを特徴とする請求項８に記載の差動増幅回路。
【請求項１０】
出力端子の電位が出力電位とされるオペアンプ（１０）と、
第１入力電位とされる第１入力端子（１１）と前記オペアンプ（１０）の反転入力端子との間に接続され、入力抵抗として機能する第１抵抗（１）と、
第２入力電位とされる第２入力端子（１２）と前記オペアンプ（１０）の非反転入力端子との間に接続され、入力抵抗として機能する第２抵抗（２）と、
前記オペアンプ（１０）の反転入力端子と前記オペアンプ（１０）の出力端子との間に接続される第３抵抗（３）と、
前記オペアンプ（１０）の非反転入力端子と基準電位との間に接続される第４抵抗（４）とによって構成される差動増幅回路の製造方法であって、
前記第１入力端子（１１）と前記第２入力端子（１２）とを同電位とし、前記第１入力端子（１１）および前記第２入力端子（１２）の各電位を前記基準電位とは異なる電位とした状態で、前記出力電位と前記基準電位とが実質的に等しくなるように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）のうちいずれかの抵抗値を調整する工程を含んでいることを特徴とする差動増幅回路の製造方法。
【請求項１１】
前記抵抗値を調整する工程では、前記第１抵抗（１）の抵抗値をＲ１、前記第２抵抗（２）の抵抗値をＲ２、前記第３抵抗（３）の抵抗値をＲ３、前記第４抵抗（４）の抵抗値をＲ４としたとき、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０の条件を満たすように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）のいずれかの抵抗値を調整することを特徴とする請求項１０に記載の差動増幅回路の製造方法。
【請求項１２】
前記抵抗値を調整する工程では、抵抗可変手段（２０、３０、４０、４０’、５０）によって前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）のうちいずれかの抵抗値を調整することを特徴とする請求項１０または１１に記載の差動増幅回路の製造方法。
【請求項１３】
出力端子の電位が出力電位とされるオペアンプ（１０）と、
第１入力電位とされる第１入力端子（１１）と前記オペアンプ（１０）の反転入力端子との間に接続され、入力抵抗として機能する第１抵抗（１）と、
第２入力電位とされる第２入力端子（１２）と前記オペアンプ（１０）の非反転入力端子との間に接続され、入力抵抗として機能する第２抵抗（２）と、
前記オペアンプ（１０）の反転入力端子に接続される第３抵抗（３）と、
前記オペアンプ（１０）の非反転入力端子に接続される第４抵抗（４）と
前記第３抵抗（３）と前記オペアンプ（１０）の出力端子との間に前記第３抵抗（３）と直列に接続される第５抵抗（５）と、
前記第４抵抗（４）と基準電位との間に前記第４抵抗（４）と直列に接続される第６抵抗（６）と、
前記第３抵抗（３）と前記第５抵抗（５）との接続点と前記第４抵抗（４）と前記第６抵抗（６）との接続点との間に接続される第７抵抗（７）とによって構成される差動増幅回路の製造方法であって、
前記第１入力端子（１１）と前記第２入力端子（１２）とが同電位とされ、前記第１入力端子（１１）および前記第２入力端子（１２）の各電位が前記基準電位とは異なる電位とされた状態で、前記出力電位と前記基準電位とが実質的に等しくなるように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）、前記第５抵抗（５）、前記第６抵抗（６）のうちいずれかの抵抗値を調整する工程を含んでいることを特徴とする差動増幅回路の製造方法。
【請求項１４】
前記抵抗値を調整する工程では、前記第１抵抗（１）の抵抗値をＲ１、前記第２抵抗（２）の抵抗値をＲ２、前記第３抵抗（３）の抵抗値をＲ３、前記第４抵抗（４）の抵抗値をＲ４、前記第５抵抗（５）の抵抗値をＲ５、前記第６抵抗（６）の抵抗値をＲ６としたとき、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０、かつ、Ｒ１・Ｒ６−Ｒ２・Ｒ５＝０の条件を満たすように、前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）、前記第５抵抗（５）、前記第６抵抗（６）のいずれかの抵抗値を調整することを特徴とする請求項１３に記載の差動増幅回路の製造方法。
【請求項１５】
前記抵抗値を調整する工程では、抵抗可変手段（２０、３０、４０、４０’、５０）によって前記第１抵抗（１）、前記第２抵抗（２）、前記第３抵抗（３）、前記第４抵抗（４）、前記第５抵抗（５）、前記第６抵抗（６）のうちいずれかの抵抗値を調整することを特徴とする請求項１３または１４に記載の差動増幅回路の製造方法。
【請求項１６】
前記抵抗値を調整する工程では、前記抵抗可変手段（３０）として、複数の抵抗（３３、３３’）と、複数の抵抗（３３、３３’）のうち任意の抵抗を選択的に短絡するスイッチ手段（３４）と、外部から入力されるデジタル信号によって前記スイッチ手段（３４）の切り替えを行うセレクタ（３５）とを備えて構成されているものを用いることを特徴とする請求項１２または１５に記載の差動増幅回路の製造方法。
【請求項１７】
前記抵抗値を調整する工程では、前記抵抗可変手段（４０、４０’）として、複数の抵抗（４１、４１’）と、外部から入力されるデジタル信号によって前記複数の抵抗（４１、４１’）の接続形態を設定するアナログマルチプレクサ（４２、４２’）とを備えて構成されているものを用いることを特徴とする請求項１２または１５に記載の差動増幅回路の製造方法。
【請求項１８】
前記抵抗値を調整する工程では、前記抵抗可変手段（４０、４０’）を、前記オペアンプ（１０）の反転入力端子および非反転入力端子にそれぞれ接続し、前記抵抗可変手段（４０、４０’）として、前記反転入力端子に接続される抵抗可変手段（４０）と前記非反転入力端子に接続される抵抗可変手段（４０’）との分解能が異なっているものを用いることを特徴とする請求項１７に記載の差動増幅回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路およびその製造方法に関する。
【背景技術】
【０００２】
従来より、電池に流れる電流を検出するシャント抵抗器と、シャント抵抗器の両端電圧を増幅する増幅器と、増幅器の二つの入力端子を短絡して入力電圧を一時的に零にするためのスイッチとを備えた電流検出装置が提案されている（例えば、特許文献１参照）。なお、増幅器とは、差動増幅回路を含んだものを指す。
【０００３】
この電流検出装置では、一時的にシャント抵抗器がスイッチで短絡されて増幅器のオフセット電圧が計測され、後で電池の残量値からオフセット電圧が差し引かれる。これにより、電池の残量値からオフセット電圧が排除されるようになっている。
【特許文献１】特開２００６−６４６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、自動車用バッテリーの状態検知を行う目的で、バッテリー電圧、バッテリー電流、温度を検出するセンサが車両に搭載されるようになってきている。電流検出に電流センサが使われるようになってきており、検出方式としてホール素子などによる磁気検出方式や抵抗式がある。抵抗式の電流センサでは、差動増幅回路を用いて検出用抵抗両端の電位差を検出するが、原理的に検出用抵抗素子自身のオフセットがないことや、温度係数が小さい抵抗を用いることで感度の温度特性も小さくできるという長所がある。
【０００５】
しかしながら、特許文献１に記載の装置を車両に搭載するとなると、自動車のバッテリー電流は最大で５００〜１０００Ａ程度の電流が流れ、シャント抵抗器は０．１ｍΩ程度である必要があるため、これを短絡するスイッチの抵抗はシャント抵抗器の１／１００以下（誤差１％以下にする目安＝１μΩ程度以下）であることが要求されるが、これらの条件を満足するスイッチを採用することは実用的ではない。かといって、この種の補正手段を採用しない場合は、センサ取り付け状態で配線の各種微小抵抗が存在し、その電位降下により検出用抵抗であるシャント抵抗全体の電位がふらつき、「差動増幅回路内の抵抗ばらつきに起因する電位依存性のある誤差」が問題となることが発明者の検討により明らかとなった。このことについて、図２４を参照して説明する。
【０００６】
図２４に示されるように、自動車用バッテリー６０に負荷６１およびＥＣＵ６２が接続されている。負荷６１はボディＧＮＤ６３に接続されている。ボディＧＮＤ６３は種々の配線抵抗、例えば締結ボルト接触抵抗６４、ワイヤハーネス抵抗６５、締結ボルト接触抵抗６６、バッテリー電流検出のためのシャント抵抗６７、バッテリーポスト接触抵抗６８を介してバッテリー６０に接続されている。
【０００７】
シャント抵抗６７の両端にバッテリー電流検出用の差動増幅回路６９が接続され、バッテリー６０の両端にバッテリー電圧検出用の差動増幅回路７０が接続されている。ＥＣＵ６２は、各差動増幅回路６９、７０の出力を介してバッテリー電流やバッテリー電圧を直接、あるいは間接的に監視するものである。また、各差動増幅回路６９、７０のグランド、より詳しくは各差動増幅回路６９、７０を構成するオペアンプのグランドは、ＥＣＵ６２や負荷６１と共通のボディＧＮＤ６３に接続されている。
【０００８】
しかし、図２４に示されるように、ボディＧＮＤ６３とバッテリー６０との間には、シャント抵抗６７の他に締結ボルト接触抵抗６４等の配線抵抗が存在する。このため、ボディＧＮＤ６３からシャント抵抗６７に放電電流が流れると、締結ボルト接触抵抗６４等によってボディＧＮＤ６３からシャント抵抗６７への数Ｖの電圧降下が生じてしまう。これに対し、電流検出信号であるシャント抵抗６７両端の電位差は１００ｍＶ以下である。
【０００９】
すなわち、シャント抵抗６７のうちボディＧＮＤ６３側がボディＧＮＤ６３と同じグランド電位であることが理想的であるが、実際には締結ボルト接触抵抗６４等の配線抵抗を無視できないため、この配線抵抗によってシャント抵抗６７の両端の各電位が大きく変化してしまう。
【００１０】
他方、差動増幅回路６９の各抵抗の抵抗値は、差動増幅回路６９の製造時に製造装置の精度等によって設計値に対してばらつく。このため、差動増幅回路６９に抵抗ばらつきに起因するオフセット電圧が生じてしまう。このオフセット電圧は、差動増幅回路６９に入力される入力電圧に対して依存性があることが発明者によって明らかになった。
【００１１】
したがって、図２４に示されるシステムに差動増幅回路６９を組み入れると、配線抵抗の影響でシャント抵抗６７全体の電位が変動してしまうため、これに伴って差動増幅回路６９のオフセット電圧が変動してしまう。つまり、差動増幅回路６９において、当該差動増幅回路６９内の抵抗ばらつきに起因する電位依存性のある誤差が生じてしまう。この誤差は、差動増幅回路６９の精度低下の原因となる。バッテリー電圧検出用の差動増幅回路７０についても同様の問題が生じる。
【００１２】
本発明は、上記点に鑑み、抵抗ばらつきに起因する差動増幅回路のオフセット電圧自体を補正することができる差動増幅回路およびその製造方法を提供することを目的とする。
【００１３】
なお、オフセット電圧の原因にはオペアンプの差動入力部におけるトランジスタ特性のばらつきに起因するオペアンプ自体のオフセット電圧も広く知られているが、本願では特に断らない限り、抵抗ばらつきに起因するオフセット電圧を単にオフセット電圧と称する場合がある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の第１の特徴では、出力端子の電位が出力電位とされるオペアンプ（１０）と、第１入力電位とされる第１入力端子（１１）とオペアンプ（１０）の反転入力端子との間に接続され、入力抵抗として機能する第１抵抗（１）と、第２入力電位とされる第２入力端子（１２）とオペアンプ（１０）の非反転入力端子との間に接続され、入力抵抗として機能する第２抵抗（２）と、オペアンプ（１０）の反転入力端子とオペアンプ（１０）の出力端子との間に接続される第３抵抗（３）と、オペアンプ（１０）の非反転入力端子と基準電位との間に接続される第４抵抗（４）とによって構成される差動増幅回路であって、第１入力端子（１１）と第２入力端子（１２）とが同電位とされ、第１入力端子（１１）および第２入力端子（１２）の各電位が基準電位とは異なる電位とされた状態で、出力電位と基準電位とが実質的に等しくなるように、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）のうちいずれかの抵抗値が調整されていることを特徴とする。
【００１５】
これにより、差動増幅回路に入力される第１入力電位および第２入力電位に依存しないようにオフセット電圧自体を補正することができる。すなわち、第１入力電位および第２入力電位の両電位の平均電位が大きく変化しても、オフセット電圧の影響を無くすことができる。
【００１６】
したがって、当該差動増幅回路が図２４に示されるシステムに組み込まれた場合、シャント抵抗（６７）の両端の電位が配線抵抗によって変動したとしても、当該変動に伴って差動増幅回路のオフセット電圧が変動することはない。つまり、オフセット電圧が補正されるように各抵抗（１〜４）のいずれかの抵抗値が調整されているため、差動増幅回路内の抵抗ばらつきに起因する電位依存性のある誤差が生じないようにすることができる。バッテリー（６０）の両端の電圧を測定する場合についても同様に、電位依存性のある誤差が生じないようにすることができる。
【００１７】
このような各抵抗（１〜４）の抵抗値の調整のついては、差動増幅回路の製造時に一度行うだけで実現することができる。
【００１８】
この場合、第１抵抗（１）の抵抗値をＲ１、第２抵抗（２）の抵抗値をＲ２、第３抵抗（３）の抵抗値をＲ３、第４抵抗（４）の抵抗値をＲ４としたとき、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０の条件を満たすように、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）のいずれかの抵抗値を調整することができる。
【００１９】
また、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）のうちいずれかの抵抗値を調整するための抵抗可変手段（２０、３０、４０、４０’、５０）を備えることができる。
【００２０】
本発明の第２の特徴では、出力端子の電位が出力電位とされるオペアンプ（１０）と、第１入力電位とされる第１入力端子（１１）とオペアンプ（１０）の反転入力端子との間に接続され、入力抵抗として機能する第１抵抗（１）と、第２入力電位とされる第２入力端子（１２）とオペアンプ（１０）の非反転入力端子との間に接続され、入力抵抗として機能する第２抵抗（２）と、オペアンプ（１０）の反転入力端子に接続される第３抵抗（３）と、オペアンプ（１０）の非反転入力端子に接続される第４抵抗（４）と、第３抵抗（３）とオペアンプ（１０）の出力端子との間に第３抵抗（３）と直列に接続される第５抵抗（５）と、第４抵抗（４）と基準電位との間に第４抵抗（４）と直列に接続される第６抵抗（６）と、第３抵抗（３）と第５抵抗（５）との接続点と第４抵抗（４）と第６抵抗（６）との接続点との間に接続される第７抵抗（７）とによって構成される差動増幅回路であって、第１入力端子（１１）と第２入力端子（１２）とが同電位とされ、第１入力端子（１１）および第２入力端子（１２）の各電位が基準電位とは異なる電位とされた状態で、出力電位と基準電位とが実質的に等しくなるように、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）、第５抵抗（５）、第６抵抗（６）のうちいずれかの抵抗値が調整されている。
【００２１】
このように、第１抵抗（１）〜第４抵抗（４）によって構成される差動増幅回路と同様に、第１抵抗（１）〜第７抵抗（７）によって構成される差動増幅回路においても、抵抗値の調整によってオフセット電圧が補正されたものを提供することができる。
【００２２】
この場合、第１抵抗（１）の抵抗値をＲ１、第２抵抗（２）の抵抗値をＲ２、第３抵抗（３）の抵抗値をＲ３、第４抵抗（４）の抵抗値をＲ４、第５抵抗（５）の抵抗値をＲ５、第６抵抗（６）の抵抗値をＲ６としたとき、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０、かつ、Ｒ１・Ｒ６−Ｒ２・Ｒ５＝０の条件を満たすように、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）、第５抵抗（５）、第６抵抗（６）のいずれかの抵抗値を調整することができる。
【００２３】
そして、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）、第５抵抗（５）、第６抵抗（６）のうちいずれかの抵抗値を調整するための抵抗可変手段（２０、３０、４０、４０’、５０）を備えることができる。
【００２４】
他方、抵抗可変手段（３０）として、複数の抵抗（３３、３３’）と、複数の抵抗（３３、３３’）のうち任意の抵抗を選択的に短絡するスイッチ手段（３４）と、外部から入力されるデジタル信号によって前記スイッチ手段（３４）の切り替えを行うセレクタ（３５）とを備えたものを用いることができる。
【００２５】
これによると、摺動抵抗などのような可動部がない固定抵抗で抵抗可変手段（２０、３０、４０、４０’、５０）を構成することができるため、容易にＩＣ化することができる。また、抵抗可変手段（２０、３０、４０、４０’、５０）は固定抵抗で構成され、摺動部がないため、抵抗可変手段（２０、３０、４０、４０’、５０）としての信頼性を向上させることができる。また、デジタル信号で電気的に高速調整できる構成とすることができ、差動増幅回路の量産性を向上させることができる。
【００２６】
抵抗可変手段（４０）として、複数の抵抗（４１）と、外部から入力されるデジタル信号によって複数の抵抗（４１）の接続形態を設定するアナログマルチプレクサ（４２）とを備えたものを用いることができる。同様に、抵抗可変手段（４０’）として、複数の抵抗（４１’）と、外部から入力されるデジタル信号によって複数の抵抗（４１’）の接続形態を設定するアナログマルチプレクサ（４２’）とを備えたものを用いることができる。
【００２７】
このように、抵抗可変手段（２０、３０、４０、４０’、５０）としてアナログマルチプレクサ（４２、４２’）を用いた構成とし、上記スイッチ手段（３４）を、流れる電流を無視できるオペアンプ（１０）の反転入力端子および非反転入力端子に接続する構成とすることで、スイッチ手段（３４）の抵抗による電位降下を無視でき、精度良く調整を行うことができる。
【００２８】
抵抗可変手段（４０、４０’）は、オペアンプ（１０）の反転入力端子および非反転入力端子にそれぞれ１つずつ接続することができ、反転入力端子に接続される抵抗可変手段（４０）と非反転入力端子に接続される抵抗可変手段（４０’）との分解能が異なるようにすることができる。
【００２９】
ここで、分解能とは、抵抗可変手段（４０、４０’）による差動増幅回路出力の最小可変ステップを指す。この２つの抵抗可変手段（４０、４０’）による構成により、差動増幅回路における抵抗値の調整階調が２つの階調数の積となるため、少ない抵抗数、少ないスイッチ数で差動増幅回路を構成することができる。
【００３０】
上記では、差動増幅回路の構成について述べたが、差動増幅回路の製造方法についても同様のことが言える。例えば、第１入力端子（１１）と第２入力端子（１２）とを同電位とし、第１入力端子（１１）および第２入力端子（１２）の各電位を基準電位とは異なる電位とした状態で、出力電位と基準電位とが実質的に等しくなるように、第１抵抗（１）、第２抵抗（２）、第３抵抗（３）、第４抵抗（４）のうちいずれかの抵抗値を調整することができる。これにより、オフセット電圧を補正した差動増幅回路を製造することができる。
【００３１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３３】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。
【００３４】
図１は、本発明の第１実施形態に係る差動増幅回路の回路図である。この図に示されるように、差動増幅回路は、第１抵抗１と、第２抵抗２と、第３抵抗３と、第４抵抗４と、オペアンプ１０とを備えて構成されている。
【００３５】
第１抵抗１は、第１入力電位Ｖｉｎ１とされる第１入力端子１１とオペアンプ１０の反転入力端子との間に接続され、入力抵抗として機能するものである。第２抵抗２は、第２入力電位Ｖｉｎ２とされる第２入力端子１２とオペアンプ１０の非反転入力端子との間に接続され、入力抵抗として機能するものである。第３抵抗３は、オペアンプ１０の反転入力端子とオペアンプ１０の出力端子との間に接続されている。第４抵抗４は、オペアンプ１０の非反転入力端子と基準電位Ｖｒｅｆとの間に接続されている。
【００３６】
また、オペアンプ１０の出力端子の電位が出力電位Ｖｏｕｔとされる。オペアンプ１０として、オペアンプ１０自身がオフセット電圧を補正する機能を持つオートゼロアンプやチョッパスタビライズドアンプなどを採用することが望ましい。
【００３７】
ここで、第１抵抗１の抵抗値とは、第１入力端子１１からオペアンプ１０の反転入力端子までの実質的な抵抗値を指す。第１抵抗１が複数の抵抗器で構成される場合はそれらの合成抵抗値を指す。また、第２抵抗２の抵抗値とは、第２入力端子１２からオペアンプ１０の非反転入力端子までの実質的な抵抗値を指す。同様に、第３抵抗３の抵抗値とは、オペアンプ１０の反転入力端子から出力電位Ｖｏｕｔまでの実質的な抵抗値を指し、第４抵抗４の抵抗値とは、オペアンプ１０の非反転入力端子から基準電位Ｖｒｅｆまでの実質的な抵抗値を指す。
【００３８】
このうち、第１抵抗１は、固定抵抗１ａと可変抵抗器２０とが直列接続されて構成されている。固定抵抗１ａは、抵抗値が一定の抵抗である。図２は、可変抵抗器２０の回路図を示したものである。可変抵抗器２０として、摺動抵抗などのような可動部を備えたポテンショメータを採用することができる。なお、可変抵抗器２０は本発明の抵抗可変手段に相当する。
【００３９】
第１抵抗１の可変範囲は、第１抵抗１の最大抵抗値の±２１％以下であることが好ましい。第１抵抗１が市販の個別抵抗器で５％精度の規格品を用いた場合の最悪組合せから算出すると、Ｒ１・Ｒ４−Ｒ２・Ｒ３＝０を実現する条件より、調整抵抗Ｒ１＝１．０５×１．０５／０．９５≒１．１６となるが、第１抵抗１自身にも５％の誤差が考えられるので、可変範囲（調整幅）は第１抵抗１の最大抵抗値の±２１％必要となる。同様に、第１抵抗１の誤差が３％の場合では±１３％以下、誤差１％の場合では±６％以下であることが好ましい。
【００４０】
また、第２抵抗２は、固定抵抗２ａとダミー抵抗２ｂとが直接接続されて構成されている。固定抵抗２ａは、抵抗値が一定の抵抗である。ダミー抵抗２ｂは、可変抵抗器２０の最大抵抗値の二分の一の大きさの抵抗である。このように、第１抵抗１の固定抵抗１ａおよび可変抵抗器２０に対応する固定抵抗２ａおよびダミー抵抗２ｂが設けられることで、第１抵抗１と第２抵抗２との対称性の向上が図られている。なお、第２抵抗２は、固定抵抗２ａとダミー抵抗２ｂとが一つの抵抗とされたものであっても構わない。
【００４１】
次に、図１に示される差動増幅回路の可変抵抗器２０の抵抗値を調整する方法について説明する。図１に示される差動増幅回路において、出力電位Ｖｏｕｔは数式１となる。
（数式１）
Ｖｏｕｔ＝Ｖｉｎ１・Ａ−Ｖｉｎ２・Ｂ＋Ｖｒｅｆ・Ｃ
ここで、第１抵抗１の抵抗値をＲ１、第２抵抗２の抵抗値をＲ２、第３抵抗３の抵抗値をＲ３、第４抵抗４の抵抗値をＲ４としたとき、Ａ＝−（Ｒ３／Ｒ１）、Ｂ＝−（Ｒ４／Ｒ１）・｛（Ｒ１＋Ｒ３）／（Ｒ２＋Ｒ４）｝、Ｃ＝（Ｒ２／Ｒ１）・｛（Ｒ１＋Ｒ３）／（Ｒ２＋Ｒ４）｝である。
【００４２】
差動増幅回路の出力電位Ｖｏｕｔが個別の第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しない、すなわち理想的な差動増幅回路であるためには、出力電位Ｖｏｕｔは数式２となるべきである。数式２の、Ｋ１、Ｋ２は定数である。
（数式２）
Ｖｏｕｔ＝Ｋ１・（Ｖｉｎ１−Ｖｉｎ２）＋Ｋ２
数式１と数式２とが等しくなる条件は、係数Ａ＝Ｂの場合である。すなわち、−（Ｒ３／Ｒ１）＝−（Ｒ４／Ｒ１）・｛（Ｒ１＋Ｒ３）／（Ｒ２＋Ｒ４）｝となり、当該式を簡略化すると数式３となる。
（数式３）
Ｒ１・Ｒ４＝Ｒ２・Ｒ３
上記数式３は、個別の第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しない条件になっているが、実際に数式３に従って抵抗値を調整することは難しい。そこで、数式３を数式１に適用するとＣ＝１となるため、数式４を得る。
（数式４）
Ｖｏｕｔ＝（Ｖｉｎ１−Ｖｉｎ２）・Ｂ＋Ｖｒｅｆ
この数式４が、個別の第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しない条件式となっている。よって、可変抵抗器２０の抵抗値の調整は、以下の手順で一度行えば良いことになる。
【００４３】
まず、図１に示される差動増幅回路を製造する。差動増幅回路は、例えば半導体基板に半導体プロセスによって形成され、ＩＣ化されたものとすることができる。
【００４４】
続いて、可変抵抗器２０の抵抗値の調整を行う。第一に、第１入力端子１１と第２入力端子１２とを同電位とし、第１入力端子１１および第２入力端子１２の各電位を基準電位Ｖｒｅｆと異なる電位とする。具体的には、第１入力端子１１と第２入力端子１２とを短絡し、これら第１入力端子１１および第２入力端子１２の各電位Ｖｉｎ１、Ｖｉｎ２を基準電位Ｖｒｅｆ以外の電位にする。例えば、Ｖｒｅｆ＝２Ｖの場合には、Ｖｉｎ１＝Ｖｉｎ２＝０とする。
【００４５】
このように、第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２と基準電位Ｖｒｅｆとを異なる電位とするのは、Ｖｉｎ１＝Ｖｉｎ２＝Ｖｒｅｆの場合、数式１は常にＶｏｕｔ＝Ｖｒｅｆとなってしまい、抵抗値の調整を行うことができないからである。
【００４６】
そして、数式４より、理想的にはＶｏｕｔ＝Ｖｒｅｆであるので、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが実質的に等しくなるように各抵抗１〜４のうちいずれかの抵抗値を調整する。言い換えると、実質的にＲ１・Ｒ４−Ｒ２・Ｒ３＝０の条件を満たすように、各抵抗１〜４のいずれかの抵抗値を調整する。本実施形態では、実質的にＶｏｕｔ＝Ｖｒｅｆとなるように第１抵抗１の可変抵抗器２０の抵抗値を調整する。
【００４７】
「抵抗値を調整する」とは、出力電位Ｖｏｕｔを基準電位Ｖｒｅｆに近づけることを意味する。実際には、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが完全に一致するように可変抵抗器２０の抵抗値を調整することは難しいため、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが近づくように可変抵抗器２０の抵抗値を調整する。
【００４８】
概念的に抵抗接続の対称性から、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４の２条件を個別に調整すべきと考えられるところ、差動増幅回路に各抵抗１〜４が接続された状態でＲ１＝Ｒ２、Ｒ３＝Ｒ４の２条件を調整することは困難である。特に、差動増幅回路がＩＣ化されている場合には抵抗測定の電流が他の回路に流れてしまうため、事実上、不可能である。しかしながら、上記のようにして可変抵抗器２０の抵抗値の調整を行う場合、上記Ｖｉｎ１＝Ｖｉｎ２、およびＶｏｕｔ＝Ｖｒｅｆの１条件のみ調整すれば良いことになる。この調整は、差動増幅回路の製造時の調整工程で一度行えば良い。
【００４９】
図１に示される差動増幅回路は、図２４に示されるように、バッテリー６０の両端の電圧を測定するものとして用いられる。上述のように、図１に示される差動増幅回路は、可変抵抗器２０の抵抗値が調整されて、第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しないようにオフセット電圧が補正されている。すなわち、差動増幅回路内で抵抗ばらつきによるオフセット電圧はない。
【００５０】
したがって、締結ボルト接触抵抗６４やワイヤハーネス抵抗６５等による電圧降下によってバッテリー６０の両端の電位が変動したとしても、差動増幅回路内の抵抗ばらつきに起因したオフセット電圧の電位依存性のある誤差は出力電位Ｖｏｕｔに含まれることはない。つまり、第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２の電位全体が変化しても、出力電位Ｖｏｕｔにおけるオフセット電圧の影響を無くすことができる。
【００５１】
以上説明したように、本実施形態では、第１入力端子１１と第２入力端子１２とを同電位（Ｖｉｎ１＝Ｖｉｎ２）とし、同電位とされた第１入力端子１１および第２入力端子１２の各電位Ｖｉｎ１、Ｖｉｎ２を基準電位Ｖｒｅｆとは異なる電位とした状態で、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが実質的に等しくなるように、第１抵抗１の可変抵抗器２０の抵抗値を調整することが特徴となっている。
【００５２】
これにより、差動増幅回路内の抵抗ばらつきによる影響を無くし、第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しないようにオフセット電圧を補正することができる。したがって、第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２が変動したとしても、当該変動に伴ってオフセット電圧が変動することはなく、オフセット電圧の電位依存性のある誤差が出力電位Ｖｏｕｔに含まれないようにすることが可能となる。以上のようにして、差動増幅回路の抵抗ばらつきに起因するオフセット電圧の影響を無くすことができる。
【００５３】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図３は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第１抵抗１は固定抵抗１ａとダミー抵抗１ｂとによって構成され、第２抵抗２は固定抵抗２ａと可変抵抗器２０とによって構成されている。
【００５４】
すなわち、本実施形態では、各抵抗１〜４のうち、第２抵抗２の抵抗値が調整されることで、差動増幅回路のオフセット電圧が補正される回路形態になっている。以上のように、第２抵抗２に備えられた可変抵抗器２０の抵抗値が調整されても良い。
【００５５】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。図４は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第３抵抗３は固定抵抗３ａと可変抵抗器２０とによって構成され、第４抵抗４は固定抵抗４ａとダミー抵抗４ｂとによって構成されている。以上のように、第３抵抗３に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【００５６】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第３抵抗３は固定抵抗３ａとダミー抵抗３ｂとによって構成され、第４抵抗４は固定抵抗４ａと可変抵抗器２０とによって構成されている。以上のように、第４抵抗４に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【００５７】
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、図２のような可変抵抗器２０によるアナログ方式によって抵抗値を（連続的に）調整していたが、本実施形態では、デジタル方式によって抵抗値の調整を（離散的に）行うことが特徴となっている。すなわち、上記各実施形態の可変抵抗器２０をデジタル方式に置き換えたことを特徴とする。
【００５８】
図６は、本実施形態に係るデジタル可変抵抗器３０を示した図である。デジタル可変抵抗器３０は、外部から入力されるデジタル信号に従って抵抗値を変更するものである。なお、デジタル可変抵抗器３０は本発明の抵抗可変手段に相当する。また、本実施形態では、例えば８ｂｉｔのデータを取り扱うとする。
【００５９】
このようなデジタル可変抵抗器３０は８ｂｉｔデータのうち上位４ｂｉｔデータを取り扱う第１デジタル可変抵抗器３１と、下位４ｂｉｔデータを取り扱う第２デジタル可変抵抗器３２とを備えて構成されている。
【００６０】
図７は、図６に示されるデジタル可変抵抗器３０の具体的な回路図である。この図に示されるように、第１デジタル可変抵抗器３１および第２デジタル可変抵抗器３２は、それぞれが直列接続された複数の抵抗３３、３３’と、複数の抵抗３３、３３’のうち任意の抵抗を選択的に短絡するスイッチ３４と、外部から入力されるデジタル信号によってスイッチ３４の切り替えを行うセレクタ３５とを備えている。なお、スイッチ３４は本発明のスイッチ手段に相当する。
【００６１】
また、図８は、図７に示されるスイッチ３４の一例を示した回路図である。この図に示されるように、スイッチ３４はＮｃｈ型のＭＯＳトランジスタ３４ａ、Ｐｃｈ型のＭＯＳトランジスタ３４ｂ、およびインバータ（ＮＯＴ回路）３４ｃが組み合わされた構成とされている。ＯＮ／ＯＦＦ信号が入力されると、各ＭＯＳトランジスタ３４ａ、３４ｂがＯＮ／ＯＦＦすることでスイッチとして機能するようになっている。
【００６２】
第１デジタル可変抵抗器３１における複数の抵抗３３の抵抗値はそれぞれｒになっている。他方、第２デジタル可変抵抗器３２における複数の抵抗３３’の抵抗値はそれぞれｒ／１６になっている。第２デジタル可変抵抗器３２における複数の抵抗３３’が第１デジタル可変抵抗器３１における複数の抵抗３３の１／１６の抵抗値になっているのは、第２デジタル可変抵抗器３２における複数の抵抗３３’が下位４Ｂｉｔ用であることによる。すなわち、１６＝２の４乗である。よって、下位のビット数に応じて比率を変更する必要がある。また、スイッチ３４は、各デジタル可変抵抗器３１、３２共に、８個の抵抗３３、３３’（接続点１５〜７の間）、４個の抵抗３３、３３’（接続点７〜３の間）、２個の抵抗３３、３３’（接続点３〜１の間）、１個の抵抗３３、３３’（接続点１〜０の間）の間にそれぞれ接続されている。以上が、本実施形態に係るデジタル可変抵抗器３０の構成である。
【００６３】
このような構成を有するデジタル可変抵抗器３０の抵抗値の調整は、以下のようにして行う。まず、図７に示されるデジタル可変抵抗器３０を備えた差動増幅回路を用意する。なお、差動増幅回路はウェハレベルのものでも、チップにされたものでもどちらでも良い。
【００６４】
続いて、第１実施形態と同様に、第１入力端子１１と第２入力端子１２とを短絡させ、第１入力端子１１および第２入力端子１２の各電位Ｖｉｎ１、Ｖｉｎ２を基準電位Ｖｒｅｆと異なる電位に設定する。
【００６５】
この後、図示しない調整装置から８ｂｉｔ調整データを図７に示されるセレクタ３５に入力する。この場合、出力電位Ｖｏｕｔをモニタしながら、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆに近づく８ｂｉｔ調整データを探す。
【００６６】
そして、出力電位Ｖｏｕｔが基準電位Ｖｒｅｆと同じもしくは非常に近くなる８ｂｉｔ調整データを、差動増幅回路が形成されたＩＣ回路に設けられたメモリに記憶する。これにより、差動増幅回路のうち例えば図１に示される第１抵抗１の抵抗値がＲＯＭに記憶された８ｂｉｔ調整データによって常に調整される。
【００６７】
以上説明したように、本実施形態では、デジタル可変抵抗器３０を用いることが特徴となっている。これによると、ポテンショメータのような摺動部を有するものを用いる必要がなく、抵抗値が一定の抵抗３３、３３’を用いることができる。これにより、容易にＩＣ化することができ、コスト低減を図ることができる。
【００６８】
また、可変抵抗器として摺動部を有するものを用いない構成になっているため、抵抗値の変動の恐れがなく、差動増幅回路の信頼性の向上を可能にする。また、デジタル信号で電気的に高速調整できるため、差動増幅回路の量産性の向上が可能となり、コスト低減を図ることができる。
【００６９】
なお、スイッチ３４として、ボンディングワイヤ、リレー（継電器）などを採用しても同様の調整を行うことができるが、ボンディングワイヤではＩＣ内に面積の大きなボンディングパッドを複数設けてパッド間をボンディングワイヤで短絡する必要があり、リレーではＩＣ外に複数のリレー（別部品）が必要となるためコスト低減には結びつきにくい。
【００７０】
（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記第５実施形態では、デジタル可変抵抗器３０はスイッチ３４を備えた構成となっているが、当該スイッチ３４は各ＭＯＳトランジスタ３４ａ、３４ｂ等によって構成される。このため、これら各ＭＯＳトランジスタ３４ａ、３４ｂ等の抵抗が０であることが求められる。実際には、各ＭＯＳトランジスタ３４ａ、３４ｂ等のサイズを大きくして抵抗を０に近づけるようにしても、ＬＳＢ側で誤差が大きくなりやすい。また、各ＭＯＳトランジスタ３４ａ、３４ｂには温度特性も生じるので留意が必要である。そこで、本実施形態では、スイッチ３４の抵抗の影響を生じない差動増幅回路の構成を提供する。
【００７１】
図９は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、差動増幅回路は、複数の抵抗４１と、外部から入力されるデジタル信号によって複数の抵抗４１の接続形態を設定するアナログマルチプレクサ４２とを有するデジタル可変抵抗器４０および同様の構成のデジタル可変抵抗器４０’を備えた構成となっている。
【００７２】
デジタル可変抵抗器４０を例に述べると、複数の抵抗４１は、固定抵抗１ａと固定抵抗３ａとの間、固定抵抗２ａと固定抵抗４ａとの間に直列に接続されている。本実施形態では、１５個の各抵抗４１が直列に接続されている。また、各抵抗４１の接続部、および各抵抗４１と各固定抵抗１ａ〜４ａとの接続部がアナログマルチプレクサ４２に接続されている。
【００７３】
図１０は、図９に示されるアナログマルチプレクサ４２、４２’の具体的な回路構成を示した図である。この図に示されるように、アナログマルチプレクサ４２、４２’は、複数のＭＯＳトランジスタ、インバータ（ＮＯＴ回路）が組み合わされ、これらにセレクタ４４から信号が入力される回路形態になっている。
【００７４】
このような構成において、第１抵抗１は、固定抵抗１ａと１５個の各抵抗４１のうちの一部とで構成される。第３抵抗３は、固定抵抗３ａと１５個の各抵抗４１のうち第１抵抗１の一部になっていないものとで構成される。例えば、固定抵抗１ａと各抵抗４１のうち接続点１５〜８の各抵抗４１とが第１抵抗１とされ、接続点８〜０の各抵抗４１と固定抵抗３ａとが第３抵抗３とされる。
【００７５】
すなわち、各抵抗４１は第１抵抗１側に接続されたり、第３抵抗３側に接続されたりするようになっている。第２抵抗２および第４抵抗４についても同様である。このように、各抵抗４１が第１抵抗１側であるか、第３抵抗３側であるのかによって各抵抗１〜４の実質的な抵抗値を増減できるので、抵抗値のばらつきが調整可能になる。
【００７６】
さらに、複数の抵抗４１、４１’については、オペアンプ１０の反転入力端子側の複数の抵抗４１と非反転入力端子側の複数の抵抗４１’との抵抗値の比率が１６：１とされている。また、オペアンプ１０の反転入力端子側と非反転入力端子側とを組み合わせると１６×１６＝２５６通りの抵抗値の組み合わせとなる。すなわち、８ビット相当の調整階調となる。オペアンプ１０の反転入力端子側が上位４ビット、オペアンプ１０の非反転入力端子側が下位４ビットに相当する。
【００７７】
つまり、オペアンプ１０の反転入力端子に接続されるデジタル可変抵抗器４０と非反転入力端子に接続されるデジタル可変抵抗器４０’との分解能が異なっている。これにより、差動増幅回路における抵抗値の調整階調が２つの階調数の積となるため、少ない抵抗数、少ないスイッチ数で差動増幅回路を構成することができる。複数の抵抗４１と複数の抵抗４１’との抵抗値の比率が１６：１になっているのは、複数の抵抗４１’が下位４Ｂｉｔ用であることによる。すなわち、１６＝２の４乗である。よって、下位のビット数に応じて上記比率は変更する必要がある。
【００７８】
なお、このようにオペアンプの両方の入力端子に複数の抵抗４１、４１’の振り分けをしないでオペアンプ１０の入力端子のうち片側のみに複数の抵抗４１あるいは抵抗４１’を設置する場合、２５５個の抵抗（４１、４１’）と２５６個のアナログスイッチが必要である。しかし、複数の抵抗４１、４１’の振り分けをすれば３０個の抵抗４１、４１’と３２個のアナログスイッチを用意すれば良く、チップサイズを低減できるなどコスト低減に効果がある。この考え方を応用して、例えば抵抗４１、４１’の切り替え数を２倍にすれば３２×３２＝１０２４通りで調整階調を１０ビットにすることも可能である。
【００７９】
そして、図９および図１０に示される構成でＭＯＳトランジスタ入力のオペアンプ１０を使用すると、オペアンプ１０の入力端子に電流が流れないため、アナログマルチプレクサ４２、４２’内のアナログスイッチ（ＭＯＳトランジスタ）にも電流が流れず、アナログスイッチの抵抗による誤差が生じないというメリットがある。すなわち、アナログスイッチとして用いるＭＯＳトランジスタのサイズを小さくすることができる。
【００８０】
図９に示される差動増幅回路の抵抗ばらつきの調整については、第５実施形態と同様に、外部からデジタル信号をアナログマルチプレクサ４２、４２’に入力することにより行う。
【００８１】
例えば、８ｂｉｔ調整データ＝０１１１０１１１、すなわち上位４ｂｉｔ＝７、下位４ｂｉｔ＝７の場合、アナログマルチプレクサ４２、４２’共に７番のタップ（接続点）が選択される。このため、オペアンプ１０の反転入力端子側において、第１抵抗１の抵抗値は、固定抵抗１ａと接続点１５〜７の間の各抵抗４１との合成抵抗値となる。また、第３抵抗３の抵抗値は、固定抵抗３ａと接続点７〜０の間の各抵抗４１との合成抵抗値となる。
【００８２】
前述したように、反転入力端子側の複数の抵抗４１と非反転入力端子側の複数の抵抗４１’との抵抗値の比率を１６：１にしたことで、デジタル可変抵抗器４０とデジタル可変抵抗器４０’の抵抗値は異なるため、必要に応じて抵抗１ａ、２ａ、３ａ、４ａを加減するものとする。また、抵抗１ａ、２ａ、３ａ、４ａは複数の抵抗で構成することも考えられ、必要に応じて他の実施形態のようにダミー抵抗で加減することも考えられる。
【００８３】
同様に、オペアンプ１０の非反転入力端子側において、第２抵抗２の抵抗値は、固定抵抗２ａと接続点０〜７の間の各抵抗４１’との合成抵抗値となる。また、第４抵抗４の抵抗値は、固定抵抗４ａと接続点７〜１５の間の各抵抗４１’との合成抵抗値となる。
【００８４】
以上説明したように、抵抗可変手段としてアナログマルチプレクサ４２、４２’を用いた構成とすることで、アナログマルチプレクサ４２、４２’内のアナログスイッチには電流が流れないため、アナログスイッチ（ＭＯＳトランジスタ）に起因する誤差が生じないようにすることができる。これにより、容易に高精度な差動増幅回路をＩＣ化することができる。
【００８５】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、図１に示される回路形態の差動増幅回路について説明したが、本実施形態では、他の回路形態の差動増幅回路について説明する。
【００８６】
図１１は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、差動増幅回路は、第１抵抗１と、第２抵抗２と、第３抵抗３と、第４抵抗４と、第５抵抗５と、第６抵抗６と、第７抵抗７と、オペアンプ１０とを備えて構成されている。第１抵抗１および第２抵抗２の接続形態については、図１に示される回路形態と同様である。
【００８７】
第３抵抗３は、オペアンプ１０の反転入力端子に接続されている。第４抵抗４は、オペアンプ１０の非反転入力端子に接続されている。第５抵抗５は、第３抵抗３とオペアンプ１０の出力端子との間に第３抵抗３と直列に接続されている。第６抵抗６は、第４抵抗４と基準電位との間に第４抵抗４と直列に接続されている。また、第７抵抗７は、第３抵抗３と第５抵抗５との接続点と第４抵抗４と第６抵抗６との接続点との間に接続されている。そして、オペアンプ１０の出力端子の電位が出力電位Ｖｏｕｔとされる。なお、第７抵抗７は、図１１に示される差動増幅回路のゲインを調整するための抵抗である。
【００８８】
ここで、第１抵抗１の抵抗値とは、第１入力端子１１からオペアンプ１０の反転入力端子までの実質的な抵抗値を指す。第１抵抗１が複数の抵抗器で構成される場合はそれらの合成抵抗値を指す。また、第２抵抗２の抵抗値とは、第２入力端子１２からオペアンプ１０の非反転入力端子までの実質的な抵抗値を指す。第３抵抗３の抵抗値とは、オペアンプ１０の反転入力端子から第５抵抗５と第７抵抗７との接続点までの実質的な抵抗値を指す。第４抵抗４の抵抗値とは、オペアンプ１０の非反転入力端子から第６抵抗６と第７抵抗７との接続点までの実質的な抵抗値を指す。第５抵抗５の抵抗値とは、第３抵抗３と第７抵抗７との接続点とオペアンプ１０の出力端子との間の実質的な抵抗値を指す。第６抵抗６の抵抗値とは、第４抵抗４と第７抵抗７との接続点と基準電位との間の実質的な抵抗値を指す。
【００８９】
第１抵抗１は、図１に示されるものと同様に、固定抵抗１ａと可変抵抗器２０とが直列接続されて構成されている。また、第２抵抗２は、第２実施形態と同様に、固定抵抗２ａとダミー抵抗２ｂとが直列接続されて構成されている。
【００９０】
図１１に示される差動増幅回路において、出力電位Ｖｏｕｔは数式５となる。
（数式５）
Ｖｏｕｔ＝｛（Ｖｉｎ１−Ｖｉｎ２）・Ａ＋Ｖｉｎ１・Ｂ−Ｖｉｎ２・Ｃ＋Ｖｒｅｆ・Ｄ｝／Ｅ
ここで、第１抵抗１の抵抗値をＲ１、第２抵抗２の抵抗値をＲ２、第３抵抗３の抵抗値をＲ３、第４抵抗４の抵抗値をＲ４、第５抵抗５の抵抗値をＲ５、第６抵抗６の抵抗値をＲ６、第７抵抗７の抵抗値をＲ７としたとき、Ａ＝（Ｒ１＋Ｒ３＋Ｒ５）・Ｒ４・Ｒ６＋（Ｒ４＋Ｒ６）・Ｒ３・Ｒ５＋（Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ５・Ｒ６＋Ｒ６・Ｒ３）・Ｒ７、Ｂ＝Ｒ２・Ｒ３・Ｒ５−（Ｒ１・Ｒ４−Ｒ２・Ｒ３）・Ｒ６＋Ｒ２・（Ｒ３＋Ｒ５）・Ｒ７、Ｃ＝Ｒ１・Ｒ４・Ｒ５＋Ｒ１・（Ｒ４＋Ｒ６）・Ｒ７、Ｄ＝（Ｒ１・Ｒ４−Ｒ２・Ｒ３）・Ｒ５−Ｒ２・（Ｒ１＋Ｒ３＋Ｒ５）・Ｒ７、Ｅ＝−（Ｒ１・Ｒ４−Ｒ２・Ｒ３）・Ｒ６−Ｒ１・（Ｒ２＋Ｒ４＋Ｒ６）・Ｒ７である。
【００９１】
差動増幅回路の出力電位Ｖｏｕｔが個別の第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しない、すなわち理想的な差動増幅回路であるためには、第１実施形態で示された数式２となるべきである。数式５において数式２となるべき条件はＢ＝Ｃの場合である。すなわち、Ｒ２・Ｒ３・Ｒ５−（Ｒ１・Ｒ４−Ｒ２・Ｒ３）・Ｒ６＋Ｒ２・（Ｒ３＋Ｒ５）・Ｒ７＝Ｒ１・Ｒ４・Ｒ５＋Ｒ１・（Ｒ４＋Ｒ６）・Ｒ７である。この式が成り立つ条件として、数式６および数式７を得る。
（数式６）
Ｒ１・Ｒ４＝Ｒ２・Ｒ３
（数式７）
Ｒ１・Ｒ６＝Ｒ２・Ｒ５
上記数式６および数式７が個別の第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しない条件になっているが、唯一、第７抵抗７には関係しないことがわかる。数式６および数式７を用いて実際の抵抗値の調整を行うことは困難である。そこで、数式６および数式７を数式５に適用するとＤ＝１となるため、数式８を得る。
（数式８）
Ｖｏｕｔ＝（Ｖｉｎ１−Ｖｉｎ２）・（Ａ＋Ｃ）／Ｅ＋Ｖｒｅｆ
この数式８が、個別の第１入力電位Ｖｉｎ１および第２入力電位Ｖｉｎ２に依存しない条件式となっている。したがって、第１実施形態と同様に、まず、第１入力端子１１と第２入力端子１２とを同電位とし、第１入力端子１１および第２入力端子１２の各電位を基準電位Ｖｒｅｆと異なる電位にする。そして、出力電位Ｖｏｕｔと基準電位Ｖｒｅｆとが実質的に等しくなるように、第１抵抗１、第２抵抗２、第３抵抗３、第４抵抗４、第５抵抗５、第６抵抗６のうちいずれかの抵抗値を調整する。本実施形態では、第１抵抗１の可変抵抗器２０の抵抗値を調整する。
【００９２】
概念的に抵抗接続の対称性から、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４、Ｒ５＝Ｒ６の３条件を個別に調整すべきと考えられるところ、回路に各抵抗１〜７が接続された状態で上記３条件を調整することは困難であるが、上記Ｖｉｎ１＝Ｖｉｎ２、およびＶｏｕｔ＝Ｖｒｅｆの１条件のみ調整すれば良い。このような調整は、実質的にＲ１・Ｒ４−Ｒ２・Ｒ３＝０、かつ、Ｒ１・Ｒ６−Ｒ２・Ｒ５＝０の条件を満たすように第１抵抗１の抵抗値を調整することとなる。
【００９３】
可変抵抗器２０として、図２に示されるポテンショメータや図６に示されるデジタル可変抵抗器３０を用いることができる。
【００９４】
以上説明したように、図１１に示される回路形態の差動増幅回路においても、図１に示される差動増幅回路と同様に、抵抗値の調整によって抵抗ばらつきに起因するオフセット電圧を補正することができる。
【００９５】
本実施形態で示された差動増幅回路は、例えば図２４に示されるシステムにおいて、シャント抵抗６７に流れる電流を検出するものとして用いることができる。差動増幅回路内の抵抗ばらつきが補正されているため、締結ボルト接触抵抗６４等によってシャント抵抗６７の両端の電位が変化したとしても、差動増幅回路においてオフセット電圧の電圧依存性のある誤差は出力電位Ｖｏｕｔに含まれることはない。
【００９６】
（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１２は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第１抵抗１は固定抵抗１ａとダミー抵抗１ｂとによって構成され、第２抵抗２は固定抵抗２ａと可変抵抗器２０とによって構成されている。以上のように、第２抵抗２に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【００９７】
（第９実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１３は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第３抵抗３は固定抵抗３ａと可変抵抗器２０とによって構成され、第４抵抗４は固定抵抗４ａとダミー抵抗４ｂとによって構成されている。以上のように、第３抵抗３に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【００９８】
（第１０実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１４は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第３抵抗３は固定抵抗３ａとダミー抵抗３ｂとによって構成され、第４抵抗４は固定抵抗４ａと可変抵抗器２０とによって構成されている。以上のように、第４抵抗４に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【００９９】
（第１１実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１５は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第５抵抗５は固定抵抗５ａと可変抵抗器２０とによって構成され、第６抵抗６は固定抵抗６ａとダミー抵抗６ｂとによって構成されている。以上のように、第５抵抗５に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【０１００】
（第１２実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１６は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、第５抵抗５は固定抵抗５ａとダミー抵抗５ｂとによって構成され、第６抵抗６は固定抵抗６ａと可変抵抗器２０とによって構成されている。以上のように、第６抵抗６に備えられた可変抵抗器２０の抵抗値が調整される回路形態でも良い。
【０１０１】
（第１３実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１７は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、本実施形態では、図９に示されるデジタル可変抵抗器４０、４０’を備えた回路形態となっている。このように、オペアンプ１０に接続される第１抵抗１〜第４抵抗４については、アナログマルチプレクサ４２、４２’を用いた抵抗値の調整を行うことができる。
【０１０２】
デジタル可変抵抗器４０、４０’の構成および効果については、第６実施形態と同様である。
【０１０３】
（第１４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１８は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、オペアンプ１０の反転入力端子にポテンショメータ５０が接続されている。そして、第１抵抗１が固定抵抗１ａとポテンショメータ５０とによって構成される一方、第３抵抗３が固定抵抗３ａとポテンショメータ５０とによって構成されている。
【０１０４】
図１９は、図１８に示されるポテンショメータ５０の一例を示した図である。図１９（ａ）は、摺動部を有するアナログ方式のものとして構成されたポテンショメータ５０を示している。図１９（ｂ）は、ｎｂｉｔ調整データを取り扱うアナログマルチプレクサ５１や複数の抵抗５２で構成されたデジタル方式のポテンショメータ５０を示している。このように、図１８に示されるポテンショメータ５０としては、図１９に示されるものを採用することができる。
【０１０５】
以上のように、オペアンプ１０の反転入力端子にポテンショメータ５０を接続した回路形態を有する差動増幅回路としても良い。
【０１０６】
（第１５実施形態）
本実施形態では、第１４実施形態と異なる部分についてのみ説明する。図２０は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、ポテンショメータ５０がオペアンプ１０の非反転入力端子に接続されている。この場合、第２抵抗２が固定抵抗２ａとポテンショメータ５０とによって構成される一方、第４抵抗４が固定抵抗４ａとポテンショメータ５０とによって構成されている。このような構成としても良い。
【０１０７】
（第１６実施形態）
本実施形態では、第１４実施形態と異なる部分についてのみ説明する。図２１は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、例えば図１１に示される回路形態において、オペアンプ１０の反転入力端子にポテンショメータ５０を接続することができる。
【０１０８】
（第１７実施形態）
本実施形態では、第１６実施形態と異なる部分についてのみ説明する。図２２は、本実施形態に係る差動増幅回路の回路図である。この図に示されるように、例えば図１１に示される回路形態において、オペアンプ１０の非反転入力端子にポテンショメータ５０を接続することができる。
【０１０９】
（他の実施形態）
第５実施形態では、第１デジタル可変抵抗器３１における各抵抗３３の抵抗値をｒとし、第２デジタル可変抵抗器３２における各抵抗３３’の抵抗値をｒ／１６としたが、例えば各抵抗３３、３３’の抵抗値をｒ／４としても良い。この場合、第１デジタル可変抵抗器３１では図２３（ａ）に示されるように４つの抵抗３３、３３’を直列に接続してｒの抵抗値の抵抗を構成する。他方、第２デジタル可変抵抗器３２では図２３（ｂ）に示されるように４つの抵抗３３、３３’をすべて並列に接続してｒ／１６の抵抗値の抵抗を構成する。このように、同一の抵抗値の抵抗を組み合わせることで、相対精度を良くすることができる。
【０１１０】
同様に、第６実施形態および第１３実施形態の複数の抵抗４１、４１’を１６：１にする場合にも適用して、相対精度を良くすることができる。
【０１１１】
本願では図２４において差動増幅回路のみを示しているが、実際に電流センサなどの製品に組み込んで使用する場合、基準電圧Ｖｒｅｆは製品内の別の回路ブロックから供給されるか、ＥＣＵ６２から供給される。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施形態に係る差動増幅回路の回路図である。
【図２】図１に示される可変抵抗器の回路図である。
【図３】本発明の第２実施形態に係る差動増幅回路の回路図である。
【図４】本発明の第３実施形態に係る差動増幅回路の回路図である。
【図５】本発明の第４実施形態に係る差動増幅回路の回路図である。
【図６】本発明の第５実施形態に係るデジタル可変抵抗器を示した図である。
【図７】図６に示されるデジタル可変抵抗器の具体的な回路図である。
【図８】図７に示されるスイッチの一例を示した回路図である。
【図９】本発明の第６実施形態に係る差動増幅回路の回路図である。
【図１０】図９に示されるアナログマルチプレクサの具体的な回路図である。
【図１１】本発明の第７実施形態に係る差動増幅回路の回路図である。
【図１２】本発明の第８実施形態に係る差動増幅回路の回路図である。
【図１３】本発明の第９実施形態に係る差動増幅回路の回路図である。
【図１４】本発明の第１０実施形態に係る差動増幅回路の回路図である。
【図１５】本発明の第１１実施形態に係る差動増幅回路の回路図である。
【図１６】本発明の第１２実施形態に係る差動増幅回路の回路図である。
【図１７】本発明の第１３実施形態に係る差動増幅回路の回路図である。
【図１８】本発明の第１４実施形態に係る差動増幅回路の回路図である。
【図１９】図１８に示されるポテンショメータの一例を示した図である。
【図２０】本発明の第１５実施形態に係る差動増幅回路の回路図である。
【図２１】本発明の第１６実施形態に係る差動増幅回路の回路図である。
【図２２】本発明の第１７実施形態に係る差動増幅回路の回路図である。
【図２３】他の実施形態において、デジタル可変抵抗器を構成する複数の抵抗の一例を示した図である。
【図２４】課題を説明するための図である。
【符号の説明】
【０１１３】
１〜７…第１〜第７抵抗、１０…オペアンプ、１１…第１入力端子、１２…第２入力端子、２０…可変抵抗器、３０、４０、４０’…デジタル可変抵抗器、３３、３３’…抵抗、３４…スイッチ、３５…セレクタ、４１、４１’…抵抗、４２、４２’…アナログマルチプレクサ、５０…ポテンショメータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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