(57)【要約】【課題】トランジスタのレイアウトが微細化された場合であっても、ＳＴＩ法に起因した電気的特性の劣化を抑制することができる半導体装置の製造方法を提供する。【解決手段】シリコン基板ＳＢ上に、無応力状態、圧縮応力状態、および１ＧＰａよりも小さい引張応力状態のいずれかの状態を有するシリコン窒化膜ＳＴ１が形成される。シリコン基板ＳＢのシリコン窒化膜ＳＴ１が形成された側に溝部ＴＲが形成される。溝部ＴＲを埋め、かつシリコン窒化膜ＳＴ１を覆うように、埋込シリコン酸化膜ＢＩが形成される。シリコン窒化膜ＳＴ１が露出するまで埋込シリコン酸化膜ＢＩの表面側が研磨される。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に、無応力状態、圧縮応力状態、および１ＧＰａよりも小さい引張応力状態のいずれかの状態を有するストッパ膜を形成する工程と、
前記半導体基板の前記ストッパ膜が形成された側に溝部を形成する工程と、
前記溝部を埋め、かつ前記ストッパ膜を覆うように、絶縁膜を形成する工程と、
前記ストッパ膜が露出するまで前記絶縁膜の表面側を研磨する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記ストッパ膜はシリコン窒化膜を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ストッパ膜を形成する工程は、プラズマ化学気相成長法により前記シリコン窒化膜を形成する工程を含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ストッパ膜はシリコン膜を含む、請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の少なくとも一部にイオンを注入する工程と、
前記イオンを注入する工程の後に、前記半導体基板の前記シリコン窒化膜が形成された側に溝部を形成する工程と、
前記溝部を埋め、かつ前記シリコン窒化膜を覆うように、絶縁膜を形成する工程と、
前記シリコン窒化膜が露出するまで前記絶縁膜の表面側を研磨する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記半導体基板は第１領域および第２領域を含み、
前記イオンを注入する工程は、前記第１領域および前記第２領域のうち前記第１領域上の前記シリコン窒化膜に前記イオンを選択的に注入する工程を含み、
前記研磨する工程の後に、前記第１領域に第１導電型のチャネル領域を有する素子を形成し、前記第２領域に前記第１導電型と異なる第２導電型のチャネル領域を有する素子を形成する工程をさらに備えた、請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に、シリコン膜を形成する工程と、
前記シリコン膜にイオンを注入することにより、前記半導体基板上に、前記イオンが注入されたアモルファスシリコン膜を形成する工程と、
前記半導体基板の前記アモルファスシリコン膜が形成された側に溝部を形成する工程と、
前記溝部を埋めるように絶縁膜を形成する工程と、
前記アモルファスシリコン膜を結晶化する工程とを備えた、半導体装置の製造方法。
【請求項８】
前記溝部を形成する工程の後かつ前記絶縁膜を形成する工程の前に、前記アモルファスシリコン膜上にシリコン窒化膜を形成する工程をさらに備え、
前記絶縁膜を形成する工程は、前記溝部を埋め、かつ前記シリコン窒化膜を覆うように、前記絶縁膜を形成する工程を含み、
前記シリコン窒化膜が露出するまで前記絶縁膜の表面側を研磨する工程をさらに備えた、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記イオンは、シリコン原子の質量数よりも大きい質量数を有する原子のイオンを含む、請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、溝部を有する半導体基板を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置に設けられた複数の素子の間で望ましくない干渉が生じることを防ぐために、ＳＴＩ(Shallow Trench Isolation)法による素子間分離が広く行なわれている。特許文献１によれば、ＳＴＩ法は、たとえば以下の工程を有している。
【０００３】
まずシリコン基板上に下敷酸化膜とシリコン窒化膜とが順に形成される。次に写真製版パターンをマスクとして、シリコン窒化膜と下敷酸化膜とが順にパターニングされ、さらにシリコン基板に溝が形成される。次に熱酸化により溝の内壁に熱酸化膜が形成される。次に、ＣＶＤ(Chemical Vapor Deposition)法により全面に埋込酸化膜が堆積される。次にシリコン窒化膜をストッパ膜としたＣＭＰ(Chemical Mechanical Polishing)法により、窒化膜上に形成された埋込酸化膜が除去され、溝内部に埋込酸化膜が残される。次に熱リン酸法によりシリコン窒化膜が除去される。次にＣＶＤ法により全面にＣＶＤ酸化膜が形成される。次に異方性エッチングにより埋込酸化膜の側壁のみにＣＶＤ酸化膜が残される。最後に下敷酸化膜がフッ酸で除去される。これによりトレンチ型素子分離構造（ＳＴＩ）が得られる。
【０００４】
上記の素子間分離の寸法は、近年の半導体装置の微細化の進展にともない小さくなってきている。このような微細化の進んだ半導体装置の製造方法にＳＴＩ法が適用されると、ＬＯＣＯＳ(Local Oxidation of Silicon)法よりは程度が小さいものの、電気的特性の上で問題となり得る程度の圧縮応力が素子領域に生じることが知られている。たとえば非特許文献１によれば、この応力によりｎＭＯＳ(n Metal Oxide Semiconductor)トランジスタのレイアウト依存性が生じることで、ｎＭＯＳトランジスタの電気的特性の劣化が生じることが記載されている。
【０００５】
ＳＴＩ法が電気的特性に影響を与える原因のひとつは、非特許文献２によれば、ＳＴＩ法に用いられるシリコン窒化膜により引き起こされる応力である。
【特許文献１】特開平１０−３４０９５０号公報（第１３図）
【非特許文献１】G. Scott et al., " NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress", International Electron Devices Meeting Technical Digest (1999), pp. 827-830
【非特許文献２】R. Sugie et al., "Investigation of stress-induced defects in shallow trench isolation by cathodoluminescence and Raman spectroscopies", Journal of Applied Physics, 100 (2006), pp. 064504.1-064504.5
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の非特許文献１で指摘されているように、微細化されたレイアウトを有する半導体装置の製造方法にＳＴＩ法が適用されると、素子領域の圧縮応力に起因してトランジスタの電気的特性が劣化してしまうという問題があった。
【０００７】
また上記の非特許文献２においては、シリコン窒化膜を具体的にどのように形成すればトランジスタの電気的特性の劣化を抑制することができるのかが開示されていなかった。
【０００８】
それゆえ本発明の目的は、トランジスタのレイアウトが微細化された場合であっても、ＳＴＩ法に起因した電気的特性の劣化を抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本実施の形態の一の局面にしたがう半導体装置の製造方法は、以下の工程を備えている。
【００１０】
半導体基板上に、無応力状態、圧縮応力状態、および１ＧＰａよりも小さい引張応力状態のいずれかの状態を有するストッパ膜が形成される。半導体基板のストッパ膜が形成された側に溝部が形成される。溝部を埋め、かつストッパ膜を覆うように、絶縁膜が形成される。ストッパ膜が露出するまで絶縁膜の表面側が研磨される。
【００１１】
本実施の形態の他の局面にしたがう半導体装置の製造方法は、以下の工程を備えている。
【００１２】
半導体基板上にシリコン窒化膜が形成される。シリコン窒化膜の少なくとも一部にイオンが注入される。イオンが注入された後に、半導体基板のシリコン窒化膜が形成された側に溝部が形成される。溝部を埋め、かつシリコン窒化膜を覆うように、絶縁膜が形成される。シリコン窒化膜が露出するまで絶縁膜の表面側が研磨される。
【００１３】
本実施の形態のさらに他の局面にしたがう半導体装置の製造方法は、以下の工程を備えている。
【００１４】
半導体基板上に、シリコン膜が形成される。シリコン膜にイオンを注入することにより、半導体基板上に、イオンが注入されたアモルファスシリコン膜が形成される。半導体基板のアモルファスシリコン膜が形成された側に溝部が形成される。溝部を埋めるように絶縁膜が形成される。アモルファスシリコン膜が結晶化される。
【発明の効果】
【００１５】
本実施の形態の一の局面にしたがう半導体装置の製造方法によれば、ストッパ膜は１ＧＰａ以上の大きな引張応力を有しない。よって、大きな引張応力を有するストッパ膜が大きな圧縮応力を素子領域に印加してしまうことが抑制される。これにより、素子領域の圧縮応力に起因して生じる電気的特性の劣化を抑制することができる。
【００１６】
本実施の形態の他の局面にしたがう半導体装置の製造方法によれば、シリコン窒化膜にイオンが注入されることでシリコン窒化膜の応力が緩和される。これにより、シリコン窒化膜の応力に起因して生じる素子領域の応力も緩和されるので、素子領域の圧縮応力に起因して生じる電気的特性の劣化を抑制することができる。
【００１７】
本実施の形態のさらに他の局面にしたがう半導体装置の製造方法によれば、半導体基板上に形成されたアモルファスシリコン膜が結晶化により体積膨張することで、半導体基板の素子領域に引張応力が与えられる。これにより、素子領域の圧縮応力に起因して生じる電気的特性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に、本実施の形態の半導体装置の構成について説明する。図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【００１９】
図１を参照して、本実施の形態の半導体装置ＳＣ１は、シリコン基板ＳＢ、シリコン酸化膜ＴＯ、埋込シリコン酸化膜ＢＩ（絶縁膜）、層間絶縁膜ＩＤ、コンタクト材ＣＭ、配線層ＷＲ、およびＭＯＳトランジスタを有している。ＭＯＳトランジスタは、ソース／ドレイン領域ＳＤ、ゲート酸化膜ＧＩ、ゲート電極ＧＥ、およびサイドウォールＳＷを有している。なおソース／ドレイン領域ＳＤ上およびゲート電極ＧＥ上に電気抵抗低減のためのシリサイド層（図示せず）が形成されていてもよい。
【００２０】
シリコン基板ＳＢは、主面上に、幅２０〜５００ｎｍ程度、深さ１００〜５００ｎｍ程度の溝部を有している。この溝部は、シリコン基板ＳＢの素子領域を電気的に分離する機能を有している。この素子領域上にＭＯＳトランジスタが形成されている。シリコン酸化膜ＴＯは、シリコン基板ＳＢの溝部を覆っている。埋込シリコン酸化膜ＢＩは、シリコン酸化膜ＴＯ上に設けられ、シリコン基板ＳＢの溝部を埋め込んでいる。層間絶縁膜ＩＤは、ＭＯＳトランジスタおよび埋込シリコン酸化膜ＢＩが形成されたシリコン基板ＳＢの主面を覆うように設けられている。配線層ＷＲは層間絶縁膜ＩＤ上に設けられている。コンタクト材ＣＭは、層間絶縁膜ＩＤに設けられたコンタクトホールを埋めるように設けられており、ソース／ドレイン領域ＳＤと配線層ＷＲとを電気的に接続している。
【００２１】
次に、本実施の形態の半導体装置ＳＣ１の製造方法について説明する。図２〜図７は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。
【００２２】
図２を参照して、シリコン基板ＳＢ（半導体基板）が熱酸化されることで、シリコン基板ＳＢの主面上に酸化シリコンからなる下敷酸化膜ＢＦが形成される。下敷酸化膜ＢＦの厚さは３〜１５ｎｍ程度である。
【００２３】
次に下敷酸化膜ＢＦ上に、ｐ−ＣＶＤ(plasma CVD)法（プラズマ化学気相成長法）により厚さ５０〜２５０ｎｍ程度のシリコン窒化膜ＳＴ１（ストッパ膜）が形成される。シリコン窒化膜ＳＴ１は、シリコン基板ＳＢに対して水平な方向（図中の横方向）に沿って、無応力状態、圧縮応力状態、おより１ＧＰａよりも小さい引張応力状態のいずれかの状態となるように応力が制御されて形成される。これらの応力状態のうち、無応力状態または圧縮応力状態のいずれかの状態が用いられることが、より好ましい。この応力を制御する方法について、以下に説明する。
【００２４】
ｐ−ＣＶＤ法によりシリコン窒化膜が形成される場合、膜中への水素導入量が多くなり、かつ膜へのプラズマダメージが大きくなるような成膜条件が用いられることで、3ＧＰａ程度の高い圧縮応力を有するシリコン窒化膜を形成することができる。この成膜条件に比して膜中への水素導入量が少なくなるか若しくはプラズマダメージが小さくなるような成膜条件が用いられるか、または紫外線照射による水素脱離工程が設けられることにより、無応力のシリコン窒化膜または１ＧＰａより小さい引張応力を有するシリコン窒化膜を形成することができる。
【００２５】
なお仮にプラズマを用いない通常の減圧ＣＶＤ法によりシリコン窒化膜が形成されると、このシリコン窒化膜は１ＧＰａ程度の高い引張応力を有する。すなわちこの方法では上述したシリコン窒化膜ＳＴ１の応力条件を満たす成膜を行なうことが困難である。
【００２６】
図３を参照して、シリコン基板ＳＢのシリコン窒化膜ＳＴ１が形成された側に、フォトレジストマスク（図示せず）が形成される。このフォトレジストマスクをエッチングマスクとしてシリコン窒化膜ＳＴ１および下敷酸化膜ＢＦが選択的に異方性エッチングされることで、シリコン窒化膜ＳＴ１および下敷酸化膜ＢＦがパターニングされる。そしてさらにこのエッチングが進行されることで、シリコン基板ＳＢに溝部ＴＲが形成される。その後、フォトレジストが除去される。
【００２７】
図４を参照して、活性酸化種を用いた酸化法により、溝部ＴＲ、下敷酸化膜ＢＦおよびシリコン窒化膜ＳＴ１の露出面上に、厚さ２〜３０ｎｍ程度のシリコン酸化膜ＴＯが形成される。活性酸化種は熱エネルギー以外のエネルギーとして運動エネルギーを有し、この運動エネルギーがＳｉ（シリコン）のボンドの切断に寄与する。活性酸化種は、たとえばラジカルまたはプラズマなどの形態を有している。また酸化を行なう装置としては、たとえば内部燃焼式の酸化装置を用いることができる。この装置は、チャンバーまたはチューブ内において水素と酸素との燃焼反応を発生させることができる。
【００２８】
図５を参照して、ＣＶＤ法により、溝部ＴＲを埋め、かつシリコン窒化膜ＳＴ１を覆うように、埋込シリコン酸化膜ＢＩが形成される。埋込シリコン酸化膜ＢＩの成膜厚さは、たとえば３００〜７００ｎｍ程度である。次に埋込シリコン酸化膜ＢＩが５００〜１２００℃程度でアニールされることで緻密化される。
【００２９】
図６を参照して、ＣＭＰ法により、シリコン窒化膜ＳＴ１が露出するまで埋込シリコン酸化膜ＢＩの表面側が研磨される。すなわちシリコン窒化膜ＳＴ１をストッパ膜とする研磨が行なわれる。この結果、溝部ＴＲに埋込シリコン酸化膜ＢＩが残され、かつ埋込シリコン酸化膜ＢＩと、シリコン窒化膜ＳＴ１と、シリコン酸化膜ＴＯとからなる平坦な露出面が形成される。この後、シリコン窒化膜ＳＴ１および下敷酸化膜ＢＦがエッチングにより除去される。
【００３０】
図７を参照して、上記のエッチングにより、シリコン基板ＳＢの溝部ＴＲに挟まれた面が露出する。次に、この露出面にウェル（図示せず）が形成され、トランジスタのしきい値を決めるためのイオン注入が行なわれることで、素子領域が形成される。
【００３１】
なお、図７に示すようにシリコン窒化膜ＳＴ１（図６）が除去された後も、シリコン窒化膜ＳＴ１がシリコン基板ＳＢの素子領域に及ぼしていた応力は、完全には除去されずに残留している。これは、素子領域の両側が埋込シリコン酸化膜ＢＩにより固定されているためである。
【００３２】
再び図１を参照して、シリコン基板ＳＢの素子領域上に、ゲート酸化膜ＧＩ、ゲート電極ＧＥ、ソース／ドレイン領域ＳＤが形成される。また必要に応じてゲート電極ＧＥおよびソース／ドレイン領域ＳＤの表面がシリサイド化される。次に層間絶縁膜ＩＤが形成される。次に層間絶縁膜ＩＤにコンタクトエッチングが行なわれることでコンタクトホールが形成される。次にこのコンタクトホールを埋め込むコンタクト材ＣＭが形成される。次に配線層ＷＲが形成される。
【００３３】
以上により、半導体装置ＳＣ１（図１）が得られる。
なお、仮に上記のシリコン窒化膜ＳＴ１の代わりに１ＧＰａ以上の大きな引張応力を有するシリコン窒化膜が形成されたとすると、このシリコン窒化膜は収縮しようとする作用が大きいので、シリコン基板ＳＢの素子領域に大きな圧縮応力が生じる。この大きな圧縮応力によって電気的特性が劣化することがある。
【００３４】
本実施の形態によれば、シリコン窒化膜ＳＴ１は１ＧＰａ以上の引張応力を有していない。よってシリコン基板ＳＢの素子領域に大きな圧縮応力が生じることが抑制されるので、この圧縮応力に起因した電気的特性の劣化を抑制することができる。この抑制効果は、ＭＯＳトランジスタのレイアウトがより微細化された場合に、より大きな効果を奏する。以下にこのことについて説明する。
【００３５】
図８は、本発明の実施の形態１における半導体装置のＭＯＳトランジスタの平面レイアウトを概略的に示す平面図である。図８を参照して、長さ寸法ａは、ゲート長方向に沿った寸法であり、１対のソース／ドレイン領域ＳＤの各々と埋込シリコン酸化膜ＢＩとの境界間の距離寸法(Length of Diffusion)である。素子領域に生じる圧縮応力は、ＭＯＳトランジスタの平面レイアウトが微細化されることで長さ寸法ａが小さくされると、より大きくなる。この結果、圧縮応力がＭＯＳトランジスタの電気的特性におよぼす影響が大きくなる。特にトランジスタがｎ型である場合、大きな圧縮応力は、ドレイン電流の低下による駆動能力の劣化の原因となる。本実施の形態によれば、素子領域の圧縮応力が抑制されることで、このような電気的特性の劣化を抑制することができる。
【００３６】
また好ましくは、シリコン窒化膜ＳＴ１は無応力状態または圧縮応力状態である。これにより、シリコン窒化膜ＳＴ１に起因してシリコン基板ＳＢに圧縮応力が加わることを防止することができる。
【００３７】
また本実施の形態によれば、ＣＭＰのストッパ膜であるシリコン窒化膜ＳＴ１は、埋込シリコン酸化膜ＢＩに対して研磨速度を小さくすることができる材料である窒化シリコンからなる。これによりＣＭＰの研磨量のばらつきを抑制することができる。
【００３８】
またシリコン窒化膜ＳＴ１はｐ−ＣＶＤ法により形成される。これにより、プロセス条件を適切に選択することで、無応力状態、圧縮応力状態、および１ＧＰａよりも小さい引張応力状態のいずれかの状態となるように応力が制御されたシリコン窒化膜ＳＴ１を容易に形成することができる。
【００３９】
また図４に示すようにシリコン酸化膜ＴＯが形成されることで、溝部ＴＲを形成するエッチング時に生じたダメージ層を除去することができる。
【００４０】
またシリコン窒化膜ＳＴ１は下敷酸化膜ＢＦ（図２）を介してシリコン基板ＳＢ上に形成される。これによりシリコン窒化膜ＳＴ１が直接シリコン基板ＳＢ上に形成される場合に比して、シリコン窒化膜ＳＴ１によるシリコン基板ＳＢの応力の発生を抑制することができる。
【００４１】
（実施の形態２）
図９〜図１１は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。
【００４２】
図９を参照して、下敷酸化膜ＢＦ上に、減圧ＣＶＤ法により厚さ５０〜２５０ｎｍ程度のシリコン窒化膜ＳＴ０が形成される。
【００４３】
主に図１０を参照して、シリコン窒化膜ＳＴ０（図９）にイオンＩ２が注入される。これにより、シリコン窒化膜ＳＴ０にイオンＩ２が注入された膜であるシリコン窒化膜ＳＴ２が形成される。イオンＩ２は、たとえばＳｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＡｓ（砒素）のいずれかのイオンである。イオンＩ２の注入エネルギーの値は、シリコン窒化膜ＳＴ０の応力を１ＧＰａより小さい値に緩和することができる程度に大きな値であり、かつシリコン基板ＳＢへのダメージが生じない程度に小さな値である。この条件を満たすエネルギー値は、イオンＩ２のイオン種およびシリコン窒化膜ＳＴ０の厚さに依存する。たとえばイオン種がＳｉイオンでありシリコン窒化膜ＳＴ０の厚さが１００ｎｍの場合、４０〜６０ｋｅＶのエネルギーを用いることができる。
【００４４】
図１１を参照して、シリコン基板ＳＢのシリコン窒化膜ＳＴ２が形成された側に、フォトレジストマスク（図示せず）が形成される。このフォトレジストマスクをエッチングマスクとしてシリコン窒化膜ＳＴ２および下敷酸化膜ＢＦが選択的に異方性エッチングされることで、シリコン窒化膜ＳＴ２および下敷酸化膜ＢＦがパターニングされる。そしてさらにこのエッチングが進行されることで、シリコン基板ＳＢに溝部ＴＲが形成される。その後、フォトレジストが除去される。
【００４５】
次に、実施の形態１の図４〜図７と同様の工程が行なわれることにより、本実施の形態の半導体装置が得られる。
【００４６】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００４７】
本実施の形態によれば、シリコン窒化膜ＳＴ０（図９）にイオンＩ２（図２０）が注入されることにより、１ＧＰａよりも小さい値に緩和された応力を有するシリコン窒化膜ＳＴ２が形成される。よって本実施の形態によっても、実施の形態１と同様の効果を得ることができる。
【００４８】
次に本実施の形態の第１の変形例について説明する。図１２は、本発明の実施の形態２の第１の変形例の一工程を概略的に示す断面図である。
【００４９】
図９を参照して、本変形例においては、シリコン窒化膜ＳＴ０は引張応力を有するように形成される。この引張応力は、好ましくは１ＧＰａ以上である。
【００５０】
図１２を参照して、シリコン基板ＳＢはｎＭＯＳ領域ＮＲとｐＭＯＳ領域ＰＲとを有している。このｎＭＯＳ領域ＮＲおよびｐＭＯＳ領域ＰＲのうちｎＭＯＳ領域ＮＲ上のシリコン窒化膜ＳＴ０にイオンＩ２が選択的に注入される。なおこれ以外のイオンＩ２の注入条件は上述した本実施の形態と同様である。
【００５１】
次に実施の形態１の図３〜図７と類似の工程が行なわれることで、素子領域が形成される。
【００５２】
次にｎＭＯＳ領域ＮＲおよびｐＭＯＳ領域ＰＲのそれぞれに、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタが形成される。すなわち、ｎＭＯＳ領域ＮＲにｎ型のチャネル領域を有する素子が形成され、ｐＭＯＳ領域ＰＲにｐ型のチャネル領域を有する素子が形成される。
【００５３】
以上により本変形例の半導体装置が得られる。
本変形例によれば、図１２に示すように、ｐＭＯＳ領域ＰＲ上のシリコン窒化膜ＳＴ０にはイオンＩ２が注入されないので、ｐＭＯＳ領域ＰＲ上においてはシリコン窒化膜ＳＴ０の引張応力が緩和されない。よって、この引張応力により生じるｐＭＯＳ領域ＰＲの圧縮応力もイオンＩ２の注入による緩和を受けない。このためｐＭＯＳ領域ＰＲの応力は、ｐＭＯＳ領域ＰＲにイオンＩ２が注入される場合に比して、圧縮方向にシフトする。よってｐＭＯＳ領域ＰＲにおけるｐ型トランジスタのドレイン電流の低下を抑制することができる。これは、ｎ型トランジスタの場合とは逆に、ｐ型トランジスタの場合は素子領域の引張応力がドレイン電流の低下の原因となるためである。
【００５４】
次に本実施の形態の第２の変形例について説明する。図１３は、本発明の実施の形態２の第２の変形例の一工程を概略的に示す断面図である。
【００５５】
図９を参照して、本変形例においては、シリコン窒化膜ＳＴ０は圧縮応力を有するように形成される。
【００５６】
主に図１３を参照して、第１の変形例の場合（図１２）とは逆に、ｎＭＯＳ領域ＮＲおよびｐＭＯＳ領域ＰＲのうちｐＭＯＳ領域ＰＲ上のシリコン窒化膜ＳＴ０にイオンＩ２が選択的に注入される。なおこれ以外の工程は、上述した第１の変形例と同様である。
【００５７】
本変形例によれば、図１３に示すように、ｐＭＯＳ領域ＰＲ上のシリコン窒化膜ＳＴ０にイオンＩ２が注入されることで、ｐＭＯＳ領域ＰＲ上のシリコン窒化膜ＳＴ０の圧縮応力が緩和される。よって、この圧縮応力により生じるｐＭＯＳ領域ＰＲの引張応力も緩和される。このためｐＭＯＳ領域ＰＲの応力は、ｐＭＯＳ領域ＰＲにイオンＩ２が注入されない場合に比して、圧縮方向にシフトする。よってｐＭＯＳ領域ＰＲにおけるｐ型トランジスタのドレイン電流の低下を抑制することができる。
【００５８】
また、ｎＭＯＳ領域ＮＲ上のシリコン窒化膜ＳＴ０にイオンＩ２が注入されないので、ｎＭＯＳ領域ＮＲ上のシリコン窒化膜ＳＴ０の圧縮応力は緩和されない。よって、この圧縮応力により生じるｎＭＯＳ領域ＮＲの引張応力も緩和されない。このためｎＭＯＳ領域ＮＲの応力は、ｎＭＯＳ領域ＮＲにイオンＩ２が注入される場合に比して、引張方向にシフトする。よってｎＭＯＳ領域ＮＲにおけるｎ型トランジスタのドレイン電流の低下を抑制することができる。
【００５９】
（実施の形態３）
図１４は、本発明の実施の形態３における半導体装置の製造方法の一工程を概略的に示す断面図である。
【００６０】
図１４を参照して、下敷酸化膜ＢＦ上に、厚さ５０〜２５０ｎｍ程度のシリコン膜ＳＴ３（ストッパ膜）が形成される。シリコン膜ＳＴ３は、シリコン基板ＳＢに対して水平な方向（図中の横方向）に沿って、無応力状態、圧縮応力状態、おより１ＧＰａよりも小さい引張応力状態のいずれかの状態となるように応力が制御されて形成される。これらの応力状態のうち、無応力状態または圧縮応力状態のいずれかの状態が、より好ましい。シリコン膜ＳＴ３は、たとえば多結晶シリコン膜またはアモルファスシリコン膜である。シリコン膜ＳＴ３の形成方法は、たとえば減圧ＣＶＤ法である。以下に、シリコン膜ＳＴ３の応力制御方法について説明する。
【００６１】
シラン（ＳｉＨ4）ガスを材料ガスとし、成膜温度を６００〜６４０℃とする減圧ＣＶＤ法により、シリコン膜ＳＴ３として、圧縮応力を有する多結晶シリコン膜を形成することができる。成膜温度が５６０〜６００℃の場合、シリコン膜ＳＴ３として、引張応力を有する多結晶シリコン膜を形成することができる。このように、成膜温度を調整することでシリコン膜ＳＴ３の応力を容易に調整することができる。またこれらの応力は、イオン注入により多結晶シリコン膜がアモルファス化されることで、やや引張方向にシフトさせることができる。またアモルファス化されたシリコン膜を８００〜１１００℃でアニールすることで、アモルファス膜を再び多結晶化することにより、応力を圧縮方向に変化させることができる。
【００６２】
またジシラン（Ｓｉ2Ｈ6）ガスを材料ガスとし、成膜温度を５００〜５４０℃とする減圧ＣＶＤ法により、シリコン膜ＳＴ３として、引張応力を有するアモルファスシリコン膜を形成することができる。このアモルファスシリコン膜を８００〜１１００℃でアニールすることでアモルファスシリコン膜を多結晶化することにより、応力を圧縮方向に変化させることができる。
【００６３】
次に、実施の形態１の図３〜図７と同様の工程が行なわれることにより、本実施の形態の半導体装置が得られる。
【００６４】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６５】
本実施の形態によれば、シリコン膜ＳＴ３は１ＧＰａ以上の引張応力を有しない。これにより、実施の形態１と同様に、素子領域の圧縮応力に起因した電気的特性の劣化の発生を抑制することができる。この抑制効果は、ＭＯＳトランジスタのレイアウトがより微細化された場合に、より大きな効果を奏する。
【００６６】
また好ましくは、シリコン膜ＳＴ３は無応力状態または圧縮応力状態である。これにより、シリコン膜ＳＴ３に起因してシリコン基板ＳＢに圧縮応力が加わることを防止することができる。
【００６７】
またシリコン窒化膜が取り得る膜応力の絶対値に比して、多結晶シリコン膜の膜応力が取り得る絶対値は一般に小さい。よってシリコン膜ＳＴ３としてシリコン窒化膜ではなく多結晶シリコン膜が用いられることにより、シリコン膜ＳＴ３の応力ばらつきが小さくなる。これにより、より安定的に、シリコン膜ＳＴ３の膜応力に起因した電気的特性の劣化の発生を抑制することができる。
【００６８】
（実施の形態４）
最初に、本実施の形態の半導体装置の構成について説明する。図１５は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図１５を参照して、本実施の形態の半導体装置ＳＣ４は、実施の形態１の半導体装置ＳＣ１（図１）のシリコン酸化膜ＴＯの代わりに、シリコン酸化膜ＴＯの位置にシリコン窒化膜ＳＴ４を有している。シリコン窒化膜ＳＴ４の厚さは、たとえば５〜２０ｎｍである。
【００６９】
次に、本実施の形態の半導体装置ＳＣ４の製造方法について説明する。図１６〜図２２は、本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。
【００７０】
図１６を参照して、下敷酸化膜ＢＦ上に、厚さ５０〜２５０ｎｍ程度のシリコン膜ＥＸが形成される。シリコン膜ＥＸは、たとえば多結晶シリコン膜およびアモルファスシリコン膜のいずれかである。
【００７１】
主に図１７を参照して、シリコン膜ＥＸ（図１６）にイオンＩ４が注入されることで、シリコン膜ＥＸから、イオンＩ４が注入されたアモルファスシリコン膜ＥＸｄが形成される。イオンＩ４は、シリコンのアモルファス化が効率的に可能なイオン、すなわちＳｉ原子の質量数よりも大きい質量数を有する原子のイオンである。半導体装置ＳＣ４（図１５）のトランジスタ素子の電気的性質がイオンＩ４の影響を受けないようにするためには、イオンＩ４は、Ｓｉ、Ｇｅのような１４族元素およびＡｒ（アルゴン）などの希ガス元素のいずれかの元素の原子のイオンであることが好ましい。またイオンＩ４として、Ｐ（リン）またはＡｓのイオンのように、ドーパントとして広く用いられているイオンを用いることもできる。イオンＩ４の注入エネルギーは、シリコン基板ＳＢへのダメージが生じないように選択される。この条件を満たすエネルギーは、イオンＩ４のイオン種およびシリコン膜ＥＸの厚さに依存する。たとえばイオン種がＡｓイオンでありシリコン膜ＥＸの厚さが１００ｎｍの場合、５０ｋｅＶ程度のエネルギーを用いることができる。
【００７２】
図１８を参照して、シリコン基板ＳＢのアモルファスシリコン膜ＥＸｄが形成された側に、フォトレジストマスク（図示せず）が形成される。このフォトレジストマスクをエッチングマスクとして異方性エッチングが行なわれることで、アモルファスシリコン膜ＥＸｄおよび下敷酸化膜ＢＦがパターニングされる。そしてさらにこのエッチングが進行されることで、シリコン基板ＳＢに溝部ＴＲが形成される。その後、フォトレジストが除去される。
【００７３】
図１９を参照して、ｐ−ＣＶＤ法などにより、溝部ＴＲと、下敷酸化膜ＢＦおよびアモルファスシリコン膜ＥＸｄの露出面との上に、シリコン窒化膜ＳＴ４が形成される。次にシリコン窒化膜ＳＴ４を介して溝部ＴＲを埋めるように、シリコン窒化膜ＳＴ４上に埋込シリコン酸化膜ＢＩが形成される。形成方法は、たとえばＣＶＤ法である。埋込シリコン酸化膜ＢＩの成膜厚さは、たとえば３００〜７００ｎｍ程度である。
【００７４】
主に図２０を参照して、１０００〜１３００℃程度の温度でアニールが行なわれることにより、アモルファスシリコン膜ＥＸｄ（図１９）が結晶化することで、多結晶シリコン膜ＥＸｃが形成される。この結晶化の際に体積膨張が生じることで、シリコン基板ＳＢに垂直方向（図中の縦方向）に応力が発生し、その結果、シリコン基板ＳＢに水平方向（図中の横方向）に引張応力が印加される。
【００７５】
図２１を参照して、ＣＭＰ法により、シリコン窒化膜ＳＴ４が露出するまで埋込シリコン酸化膜ＢＩの表面側が研磨される。すなわちシリコン窒化膜ＳＴ４をストッパ膜とする研磨が行なわれる。この結果、溝部ＴＲに埋込シリコン酸化膜ＢＩが残され、かつ埋込シリコン酸化膜ＢＩおよびシリコン窒化膜ＳＴ４からなる平坦な露出面が形成される。次に、多結晶シリコン膜ＥＸｃを覆うシリコン窒化膜ＳＴ４と、多結晶シリコン膜ＥＸｃと、下敷酸化膜ＢＦとがエッチングにより除去される。
【００７６】
図２２を参照して、上記のエッチングにより、溝部ＴＲに挟まれた領域においてシリコン基板ＳＢの面が露出する。次に、この露出面にウェル（図示せず）が形成され、トランジスタのしきい値を決めるためのイオン注入が行なわれることで、素子領域が形成される。
【００７７】
なお、図２１の多結晶シリコン膜ＥＸｃが図２２に示すように除去された後も、多結晶シリコン膜ＥＸｃがシリコン基板ＳＢの素子領域に及ぼしていた応力は、完全には除去されずに残留している。これは、素子領域の両側が埋込シリコン酸化膜ＢＩにより固定されているためである。
【００７８】
再び図１５を参照して、シリコン基板ＳＢの素子領域上に、ゲート酸化膜ＧＩ、ゲート電極ＧＥ、ソース／ドレイン領域ＳＤが形成される。また必要に応じてゲート電極ＧＥおよびソース／ドレイン領域ＳＤの表面がシリサイド化される。次に層間絶縁膜ＩＤが形成される。次に層間絶縁膜ＩＤにコンタクトエッチングが行なわれることでコンタクトホールが形成される。次にこのコンタクトホールを埋め込むコンタクト材ＣＭが形成される。次に配線層ＷＲが形成される。
【００７９】
以上により、半導体装置ＳＣ４（図１５）が得られる。
本実施の形態によれば、シリコン基板ＳＢ上に形成されたアモルファスシリコン膜ＥＸｄが結晶化されて多結晶シリコン膜ＥＸｃになる際に体積膨張が生じることで、シリコン基板ＳＢに水平方向に引張応力が与えられる。よってシリコン基板ＳＢの素子領域にも引張応力が加わるため、素子領域の圧縮応力に起因した電気的特性の劣化の発生を抑制することができる。特にトランジスタがｎ型である場合、素子領域の圧縮応力が大きくなると、ドレイン電流の低下による駆動能力の劣化が生じる。本実施の形態によれば、素子領域の圧縮応力が抑制されることで、この電気的特性の劣化を抑制することができる。
【００８０】
またＣＭＰのストッパ膜であるシリコン窒化膜ＳＴ４は、埋込シリコン酸化膜ＢＩに対して研磨速度を小さくすることができる材料である窒化シリコンからなる。これによりＣＭＰの研磨量のばらつきを抑制することができる。
【００８１】
またイオンＩ４（図１７）はＳｉ原子の質量数よりも大きい質量数を有する原子のイオンであるので、シリコンのアモルファス化を効率的に行なうことができる。
【００８２】
なお、図１２のイオンＩ２と同様に、イオンＩ４（図１７）の注入領域がｎＭＯＳ領域ＮＲ上に制限されれば、ｐＭＯＳ領域ＰＲに大きな引張応力が印加されることが避けられる。これにより、上述した実施の形態２の第１の変形例と同様に、ｐＭＯＳ領域ＰＲに形成されたｐ型トランジスタのドレイン電流の低下を抑制することができる。
【００８３】
今回開示された実施の形態はすべての点で例示にすぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示されるもので、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８４】
本発明は、溝部を有する半導体基板を含む半導体装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図８】本発明の実施の形態１における半導体装置のＭＯＳトランジスタの平面レイアウトを概略的に示す平面図である。
【図９】本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図１０】本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図１２】本発明の実施の形態２の第１の変形例の一工程を概略的に示す断面図である。
【図１３】本発明の実施の形態２の第２の変形例の一工程を概略的に示す断面図である。
【図１４】本発明の実施の形態３における半導体装置の製造方法の一工程を概略的に示す断面図である。
【図１５】本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図１６】本発明の実施の形態４における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図１７】本発明の実施の形態４における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図１８】本発明の実施の形態４における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図１９】本発明の実施の形態４における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図２０】本発明の実施の形態４における半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図２１】本発明の実施の形態４における半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図２２】本発明の実施の形態４における半導体装置の製造方法の第７工程を概略的に示す断面図である。
【符号の説明】
【００８６】
ＢＦ  下敷酸化膜、ＢＩ  埋込シリコン酸化膜、ＥＸ  シリコン膜、ＥＸｃ  多結晶シリコン膜、ＥＸｄ  アモルファスシリコン膜、Ｉ２，Ｉ４  イオン、ＮＲ  ｎＭＯＳ領域、ＰＲ  ｐＭＯＳ領域、ＳＢ  シリコン基板、ＳＴ０，ＳＴ４  シリコン窒化膜、ＳＴ１，ＳＴ２  シリコン窒化膜（ストッパ膜）、ＳＴ３  シリコン膜（ストッパ膜）、ＴＯ  シリコン酸化膜、ＴＲ  溝部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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