(57)【要約】      （修正有）【課題】工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。【解決手段】内部回路領域に内部素子のＮ型ＭＯＳトランジスタ７０１と内部素子のＰ型ＭＯＳトランジスタ７１１を有し、外部接続端子と前記内部回路領域との間にＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のゲート電極はＰ型のポリシリコンにより形成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路領域に少なくとも内部素子であるＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの閾値電圧は、前記内部素子のＮ型ＭＯＳトランジスタの閾値電圧より高く設定されていることを特徴とする半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極は、Ｐ型のポリシリコンにより形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内部回路領域は、内部素子であるＮ型ＭＯＳトランジスタと内部素子であるＰ型ＭＯＳトランジスタを有し、前記内部素子のＮ型ＭＯＳトランジスタのゲート電極および前記内部素子のＰ型ＭＯＳトランジスタのゲート電極はＮ型のポリシリコンにより形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記内部回路領域は、内部素子であるＮ型ＭＯＳトランジスタと内部素子であるＰ型ＭＯＳトランジスタを有し、前記内部素子のＮ型ＭＯＳトランジスタのゲート電極は、Ｎ型のポリシリコンにより形成され、前記内部素子のＰ型ＭＯＳトランジスタのゲート電極はＰ型のポリシリコンにより形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のＰ型の不純物濃度は、前記内部素子であるＮ型ＭＯＳトランジスタのチャネル領域のＰ型の不純物濃度に比べてより高く設定されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記チャネル領域に含まれるＰ型の不純物は、Ｐ型の基板の不純物あるいはＰ型のウェル領域の不純物と、前記内部素子であるＮ型ＭＯＳトランジスタのチャネル濃度調整用のＰ型の不純物と、さらに前記内部回路領域内に形成されたその他のＭＯＳ型トランジスタのチャネル濃度調整用のＰ型の不純物とを含むことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用したＭＯＳ型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
図６に示すように、オフトランジスタ７２１のゲート電極５２１は内部回路領域に置かれた内部素子のＮ型ＭＯＳトランジスタ７０１や内部素子のＰ型ＭＯＳトランジスタ７１１と同じのＮ型のポリシリコン膜により形成されている。また、Ｎ型ＭＯＳトランジスタ７０１のゲート電極をＮ型のポリシリコン膜で形成し、Ｐ型ＭＯＳトランジスタ７１１のゲート電極はＰ型のポリシリコン膜で形成した、いわゆる同極ゲート型と呼ばれるＣＭＯＳ回路を搭載した半導体装置の場合においても、オフトランジスタのゲート電極５２１は、内部回路領域に置かれた内部素子のＮ型ＭＯＳトランジスタと同一のＮ型のポリシリコン膜により形成されている。
【０００４】
オフトランジスタは、他のロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、多量の静電気により発生した電流を一時に流しきる必要があるため、数百ミクロンといった大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００５】
オフトランジスタのゲート電位はＶｓｓに固定され、オフ状態になっているものの、内部回路のＮ型ＭＯＳトランジスタと同様に１ボルト以下の閾値を有するために、ある程度のサブスレッショルド電流が生じてしまう。さらに上述のように、オフトランジスタのＷ幅が大きいために動作待機時のオフリーク電流も大きくなり、オフトランジスタを搭載するＩＣ全体の動作待機時の消費電流が増大してしまうという問題点があった。
【０００６】
その改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている。（例えば、特許文献１参照。）
【特許文献１】特開２００２−２３１８８６号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記特許文献１のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、その結果半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と内部回路領域との間に、内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの閾値電圧は、内部素子のＮ型ＭＯＳトランジスタの閾値電圧より高く設定した。
【００１０】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極は、Ｐ型のポリシリコンにより形成した。
【００１１】
また、内部回路領域は、内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタを有し、内部素子のＮ型ＭＯＳトランジスタのゲート電極および内部素子のＰ型ＭＯＳトランジスタのゲート電極はＮ型のポリシリコンにより形成した。
【００１２】
また、内部回路領域は、内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタを有し、内部素子のＮ型ＭＯＳトランジスタのゲート電極は、Ｎ型のポリシリコンにより形成され、内部素子のＰ型ＭＯＳトランジスタのゲート電極はＰ型のポリシリコンにより形成した。
【００１３】
また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のＰ型の不純物濃度は、内部素子のＮ型ＭＯＳトランジスタのチャネル領域のＰ型の不純物濃度に比べてより高く設定した。
【００１４】
さらに、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のＰ型の不純物は、Ｐ型の基板の不純物あるいはＰ型のウェル領域の不純物と内部素子のＮ型ＭＯＳトランジスタのチャネル濃度調整用のＰ型の不純物に加えて、内部回路領域内に形成されたその他のＭＯＳ型トランジスタのチャネル濃度調整用のＰ型の不純物も加えて形成した。
【発明の効果】
【００１５】
これら、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極にＰ型のポリシリコンを用いることにより、ゲート電極材料の仕事関数差によって従来のＮ型のポリシリコンをゲート電極に用いていた場合に比べて高い閾値電圧を得ることができ、工程の増加や占有面積の増加もなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１６】
【実施例１】
【００１７】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【００１８】
まず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１から説明する。
【００１９】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域２２１とＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２２２が形成されており、その他の素子との間にはシャロートレンチアイソレーションや、ＬＯＣＯＳによる素子分離領域３０１が形成されて絶縁分離されている。
【００２０】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域２２１とＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２２２の間には、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域６２１が形成され、その上部にはシリコン酸化膜などからなるゲート絶縁膜４２１を介してＰ型のポリシリコン膜からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２が形成される。なお、図示しないがソース領域２２１はＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２と同一のグランド電位（Ｖｓｓ）となるように電気的に接続されており、これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１はオフ状態を保持する、いわゆるオフトランジスタの状態を作っている。またドレイン領域２２２は外部接続端子に接続されている。
【００２１】
なお、図１の例では簡単のため、一対のＮ型の高濃度不純物領域からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域２２１とＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２２２からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１しか表さなかったが、実際のＥＳＤ保護用のＮ型ＭＯＳトランジスタでは、静電気による大電流を流すために大きなトランジスタ幅が必要となり、多数のソースおよびドレイン領域を有する形で形成される例が多い。
【００２２】
次に、内部素子のＮ型ＭＯＳトランジスタ７０１および内部素子のＰ型ＭＯＳトランジスタ７１１について説明する。
【００２３】
まず、内部素子のＮ型ＭＯＳトランジスタ７０１について、第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなる内部素子のＮ型ＭＯＳトランジスタのソース領域２０１と内部素子のＮ型ＭＯＳトランジスタのドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションや、ＬＯＣＯＳによる絶縁膜３０１が形成されて絶縁分離されている。
【００２４】
内部素子のＮ型ＭＯＳトランジスタのソース領域２０１と内部素子のＮ型ＭＯＳトランジスタのドレイン領域２０２の間には、内部素子のＮ型ＭＯＳトランジスタのチャネル領域６０１が形成され、その上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してＮ型のポリシリコン膜からなる内部素子のＮ型ＭＯＳトランジスタのＮ型ゲート電極５０１が形成される。
【００２５】
続いて、内部素子のＰ型ＭＯＳトランジスタ７１１については、第１導電型半導体基板としてのＰ型のシリコン基板１０１上に設けられたＮウェル領域１１１上に一対のＰ型の高濃度不純物領域からなる内部素子のＰ型ＭＯＳトランジスタのソース領域２１１と内部素子のＰ型ＭＯＳトランジスタのドレイン領域２１２が形成されており、その他の素子との間にはシャロートレンチアイソレーションや、ＬＯＣＯＳによる絶縁膜３０１が形成されて絶縁分離されている。
【００２６】
内部素子のＰ型ＭＯＳトランジスタのソース領域２１１と内部素子のＰ型ＭＯＳトランジスタのドレイン領域２１２の間には、内部素子のＰ型ＭＯＳトランジスタのチャネル領域６１１が形成され、その上部にはシリコン酸化膜などからなるゲート絶縁膜４１１を介してＮ型のポリシリコン膜からなる内部素子のＰ型ＭＯＳトランジスタのＮ型ゲート電極５１１が形成される。
【００２７】
ひき続いて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１と内部素子のＮ型ＭＯＳトランジスタ７０１および内部素子のＰ型ＭＯＳトランジスタ７１１を比較しながら、本発明の特徴を説明する。
【００２８】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２はＰ型のポリシリコンにより形成されているため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域６２１を形成するＰ型シリコン基板１０１との仕事関数差により、内部素子のＮ型ＭＯＳトランジスタ７０１の反転電圧と比べると、より高い反転電圧を必要とする。
【００２９】
言い換えれば、内部素子のＮ型ＭＯＳトランジスタ７０１に比べてより高い閾値電圧を有することになり、ゲート電位を０ボルト（Ｖｓｓ）に固定した際のオフリーク電流を小さく抑えることができる。
【００３０】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１は、内部素子のＮ型ＭＯＳトランジスタ７０１をはじめとする他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のオフリーク電流を低減させることはＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を搭載する半導体装置全体の動作待機時の消費電流の低減に対して大きな効果がある。
【００３１】
本実施例においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２はＰ型のポリシリコンにより形成されているため、Ｎ型のポリシリコンによって形成されたゲート電極を有する内部素子のＮ型ＭＯＳトランジスタ７０１の閾値電圧に比べて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１の閾値電圧がより高くなり、ゲート電位を０ボルト（Ｖｓｓ）に固定した際のオフリーク電流を効果的に小さく抑えることができる。これによってＷ幅の大きなＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を搭載する半導体装置全体の動作待機時の消費電流を小さく抑えることができる。
【実施例２】
【００３２】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
【００３３】
図１に示した第１の実施例と異なる点は、内部素子のＰ型ＭＯＳトランジスタ７１１のゲート電極がＰ型のポリシリコン膜により形成されている点である。図２においては、内部素子のＰ型ＭＯＳトランジスタのＰ型ゲート電極５１２としてこれを図示する。
図２の例では、内部素子のＮ型ＭＯＳトランジスタ７０１のゲート電極はＮ型のポリシリコン膜からなり、内部素子のＰ型ＭＯＳトランジスタ７１１のゲート電極はＰ型のポリシリコン膜からなる形となる。これは、一般に同極ゲートトランジスタと呼ばれる形態で、特にＰ型ＭＯＳトランジスタのチャネルをシリコン基板表面側に形成し、リーク電流を抑えることにより、半導体装置として低電圧動作を可能とするための手法として用いられることが多いものである。
【００３４】
本発明においては、内部素子のＰ型ＭＯＳトランジスタのＰ型ゲート電極５１２とＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２を同一のＰ型のポリシリコン膜により形成している。
【００３５】
これによって第１の実施例で説明したオフリーク電流を抑えながらＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１に求められる静電気からの保護機能を十分に発揮させつつ、工程増加や占有面積の増大することなしに、低電圧動作可能な同極ゲートを有する半導体装置を得ることができる。
【００３６】
その他の説明については、図１と同一の符号を付記することで説明に代える。
【実施例３】
【００３７】
図３は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第３の実施例を示す模式的断面図である。
【００３８】
まず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１から説明する。
【００３９】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２２１とドレイン領域２２２が形成されており、その他の素子との間にはシャロートレンチアイソレーションや、ＬＯＣＯＳによる素子分離領域３０１が形成されて絶縁分離されている。
【００４０】
ソース領域２２１とドレイン領域２２２の間には、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のチャネル領域６２１が形成され、その上部にはシリコン酸化膜などからなるゲート絶縁膜４２１を介してポリシリコン膜などからなるゲート電極５３２が形成される。なお、図示しないがソース領域２２１はゲート電極５３２と同一のグランド電位（Ｖｓｓ）となるように電気的に接続されており、これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１はオフ状態を保持する、いわゆるオフトランジスタの状態を作っている。またドレイン領域２２２は外部接続端子に接続されている。
【００４１】
なお、図３の例では簡単のため、一対のＮ型の高濃度不純物領域からなるソース領域２２１とドレイン領域２２２からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタしか表さなかったが、実際のＥＳＤ保護用のＮ型ＭＯＳトランジスタでは、静電気による大電流を流すために大きなトランジスタ幅が必要となり、多数のソースおよびドレイン領域を有する形で形成されることが多い。
【００４２】
次に、内部素子のＮ型ＭＯＳトランジスタ７０１について説明する。
【００４３】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションや、ＬＯＣＯＳによる絶縁膜３０１が形成されて絶縁分離されている。
【００４４】
ソース領域２０１とドレイン領域２０２の間には、内部素子のＮ型ＭＯＳトランジスタ６０２のチャネル領域５０２が形成され、その上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極５３１が形成される。なお、簡単のため、内部素子についてＮ型ＭＯＳトランジスタ７０１のみを図示したが、実際のＩＣにおいてはＰ型のＭＯＳトランジスタやその他半導体回路を構成する要素素子が多数形成されている。
【００４５】
続いて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１と内部素子のＮ型ＭＯＳトランジスタ７０１を比較しながら、本発明の特徴を説明する。
【００４６】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のチャネル領域６２１のＰ型の不純物濃度は、内部素子のＮ型ＭＯＳトランジスタ７０１のチャネル領域６０１のＰ型の不純物濃度よりも高く設定されており、それによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１の閾値電圧は内部素子のＮ型ＭＯＳトランジスタ７０１の閾値電圧よりも高く設定されている。
【００４７】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１は、内部素子のＮ型ＭＯＳトランジスタ７０１をはじめとする他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定される。ここでＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１の閾値電圧は内部素子のＮ型ＭＯＳトランジスタ７０１の閾値電圧よりも高く設定されているため、動作待機時のオフリーク電流を小さく抑えることができ、Ｗ幅の大きなＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を搭載するＩＣ全体の動作待機時の消費電流を小さく抑えることができる。
【００４８】
ここで、ＥＳＤ保護用のＮ型のＭＯＳトランジスタ７２１のチャネル領域６２１のＰ型の不純物は、Ｐ型のシリコン基板１０１のＰ型の不純物と、（あるいはここでは図示しないがＰ型のウェル領域を形成してその中にＥＳＤ保護用のＮ型のＭＯＳトランジスタ７２１が形成される場合にはＰ型のウェル領域のＰ型の不純物と）、内部素子のＮ型ＭＯＳトランジスタ７０１のチャネル領域６０１の濃度調整用のＰ型の不純物に加えて、内部回路領域内に形成された、その他のＭＯＳ型トランジスタ（たとえば、Ｐ型ＭＯＳトランジスタや、デプレッション型のＮ型トランジスタ、あるいは閾値の異なるＮ型あるいはＰ型ＭＯＳトランジスタ）のチャネル濃度調整用のＰ型の不純物も加えて形成されている。つまり、ＥＳＤ保護用のＮ型のＭＯＳトランジスタ７２１のチャネル領域６２１には、内部素子のＮ型ＭＯＳトランジスタ７０１のチャネル領域６０１に比べて多量のＰ型の不純物が導入されている。
【００４９】
これによってＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１の閾値電圧を内部素子のＮ型ＭＯＳトランジスタ７０１の閾値電圧よりも高く設定できるため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のサブスレッショルド電流を抑制し、リーク電流を小さく抑えることができる。
【００５０】
これらの手段によって、工程の増加や占有面積の増加もなく、オフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得ることができる。
【００５１】
本実施例はＭＯＳトランジスタのチャネル領域の濃度の違いを利用して閾値電圧を変える例であるが、実施例１および実施例２と組み合わせて実施することも可能である。次に説明する実施例４および実施例５も、ＭＯＳトランジスタのチャネル領域の濃度の違いを利用して閾値電圧を変えた実施例である。
【実施例４】
【００５２】
図４は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第４の実施例を示す模式的断面図である。
【００５３】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のチャネル領域６２１のＰ型の不純物濃度は、内部素子のＮ型ＭＯＳトランジスタ７０１のチャネル領域６０１のＰ型の不純物濃度よりも高く設定されており、それによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１の閾値電圧は内部素子のＮ型ＭＯＳトランジスタ７０１の閾値電圧よりも高く設定されている。また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１および内部素子のＮ型ＭＯＳトランジスタ７０１のゲート電極はＰ型ポリシリコンで形成され、内部素子のＰ型ＭＯＳトランジスタ７１１のゲート電極はＮ型ポリシリコンで形成されている。これは、図２で示した同極ゲートトランジスタとは反対の形態で、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのチャネルをともにシリコン基板表面側から遠ざけた位置に形成して、シリコン表面の結晶性の不具合を回避して、より欠陥の少ない内部領域にチャネルを形成し、トランジスタの駆動力（電流駆動能力）の向上を図ろうとするものである。
【００５４】
本発明においては、内部素子のＮ型ＭＯＳトランジスタのＰ型ゲート電極５０２とＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２とを同一のＰ型のポリシリコン膜により形成している。
【００５５】
これによって第３の実施例で説明したオフリーク電流を抑えながらＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１に求められる静電気からの保護機能を十分に発揮させつつ、工程増加や占有面積の増大することなしに、高い電流駆動能力を有する半導体装置を得ることができる。
【００５６】
その他の説明については、図１と同一の符号を付記することで説明に代える。
【実施例５】
【００５７】
図５は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第５の実施例を示す模式的断面図である。
【００５８】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のチャネル領域６２１のＰ型の不純物濃度は、内部素子のＮ型ＭＯＳトランジスタ７０１のチャネル領域６０１のＰ型の不純物濃度よりも高く設定されており、それによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１の閾値電圧は内部素子のＮ型ＭＯＳトランジスタ７０１の閾値電圧よりも高く設定されている。また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１および内部素子のＭＯＳトランジスタ７０１、７１１のゲート電極はＰ型ポリシリコンで形成されている。これによりＮ型ＭＯＳトランジスタのチャネルをシリコン基板表面側から遠ざけた位置に形成して、シリコン表面の結晶性の不具合を回避して、より欠陥の少ない内部領域にチャネルを形成し、トランジスタの駆動力（電流駆動能力）の向上を図り、一方でＰ型ＭＯＳトランジスタのチャネルをシリコン基板表面側に形成し、リーク電流を抑えることができる。
【００５９】
本発明においては、内部素子のＮ型ＭＯＳトランジスタのＰ型ゲート電極５０２と、内部素子のＰ型ＭＯＳトランジスタのＰ型ゲート電極５１２と、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極５２２とを同一のＰ型のポリシリコン膜により形成している。
【００６０】
これによって第1の実施例で説明したオフリーク電流を抑えながらＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１に求められる静電気からの保護機能を十分に発揮させつつ、工程増加や占有面積の増大することなしに、内部素子のＮ型ＭＯＳトランジスタ７０１に高い電流駆動能力を与え、内部素子のＰ型ＭＯＳトランジスタ７１１のリーク電流を小さく抑えたかたちの半導体装置を得ることができる。
【００６１】
その他の説明については、図１と同一の符号を付記することで説明に代える。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【図２】本発明に係る半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
【図３】本発明に係る半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第３の実施例を示す模式的断面図である。
【図４】本発明に係る半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第４の実施例を示す模式的断面図である。
【図５】本発明に係る半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタの第５の実施例を示す模式的断面図である。
【図６】従来の半導体装置におけるＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタと内部素子のＰ型ＭＯＳトランジスタを示す模式的断面図である。
【符号の説明】
【００６３】
１０１  Ｐ型のシリコン基板
１１１  Ｎウェル領域
２０１  内部素子のＮ型ＭＯＳトランジスタのソース領域
２０２  内部素子のＮ型ＭＯＳトランジスタのドレイン領域
２１１  内部素子のＰ型ＭＯＳトランジスタのソース領域
２１２  内部素子のＰ型ＭＯＳトランジスタのドレイン領域
２２１  ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域
２２２  ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域
３０１  素子分離領域
４０１  ゲート絶縁膜
４１１  ゲート絶縁膜
４２１  ゲート絶縁膜
５０１  内部素子のＮ型ＭＯＳトランジスタのＮ型ゲート電極
５０２  内部素子のＮ型ＭＯＳトランジスタのＰ型ゲート電極
５１１  内部素子のＰ型ＭＯＳトランジスタのＮ型ゲート電極
５１２  内部素子のＰ型ＭＯＳトランジスタのＰ型ゲート電極
５２１  ＥＳＤ保護用のＮ型ＭＯＳトランジスタのＮ型ゲート電極
５２２  ＥＳＤ保護用のＮ型ＭＯＳトランジスタのＰ型ゲート電極
５３１  内部素子のＮ型ＭＯＳトランジスタのゲート電極
５３２  ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極
６０１  内部素子のＮ型ＭＯＳトランジスタのチャネル領域
６１１  内部素子のＰ型ＭＯＳトランジスタのチャネル領域
６２１  ＥＳＤ保護用のＮ型のＭＯＳトランジスタのチャネル領域
７０１  内部素子のＮ型ＭＯＳトランジスタ
７１１  内部素子のＰ型ＭＯＳトランジスタ
７２１  ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
【図１】
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【図２】
2009060081.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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