(57)【要約】【課題】メサ型半導体装置及びその製造方法において、耐圧を向上させると共にリーク電流を低減する。【解決手段】半導体基板１の表面にＮ−型半導体層２を形成し、その上層にＰ型半導体層３を形成する。その後、Ｐ型半導体層３の表面から、ＰＮ接合部ＪＣ、Ｎ−型半導体層２、半導体基板１の厚さ方向の途中にかけてエッチングし、半導体基板１に近づくに従って幅が大きくなるメサ溝８を形成する。その後、前記エッチングにより生じたメサ溝８の内壁のダメージ層を、ウェットエッチングにより除去すると共に、Ｐ型半導体層３の表面に近い領域において、Ｐ型半導体層３の表面に近づくに従って幅が大きくなるようにメサ溝８を加工する。その後、半導体基板１及びそれに積層された各層からなる積層体をダイシングする。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板を準備し、
前記半導体基板の表面に、前記半導体基板よりも低濃度の第１導電型の第１の半導体層を形成する工程と、
前記第１の半導体層の表面に第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の表面から前記半導体基板の中に到達し、前記第２の半導体層の表面から前記半導体基板に近づくに従ってその幅が大きくなるメサ溝を形成する第１のエッチング工程と、
前記第１のエッチング工程により生じた前記メサ溝の内壁のダメージ層を除去する第２のエッチング工程と、を含むことを特徴とするメサ型半導体装置の製造方法。
【請求項２】
前記第１のエッチング工程は、等方性ドライエッチングを行う第１のステップと、前記第１のステップにより形成された溝の側壁に保護膜を形成する第２のステップと、を交互に繰り返す工程を含み、
前記第１及び第２のステップを繰り返す毎に、前記第１のステップの等方性ドライエッチング時間を長くすることを特徴とする請求項１に記載のメサ型半導体装置の製造方法。
【請求項３】
前記第１のエッチング工程は、５０ｍＴｏｒｒの圧力下の等方性エッチングを用いて行われることを特徴とする請求項１に記載のメサ型半導体装置の製造方法。
【請求項４】
前記第１のエッチング工程は、１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下の異方性ドライエッチングを用いて行われることを特徴とする請求項１に記載のメサ型半導体装置の製造方法。
【請求項５】
前記第２のエッチング工程は、ウェットエッチングを用いて行われることを特徴とする請求項１、２、３、４のいずれかに記載のメサ型半導体装置の製造方法。
【請求項６】
前記ウェットエッチングは、前記メサ溝の幅が、前記第１の半導体層と前記第２の半導体層が接触してなるＰＮ接合部の上方から第２の半導体層の表面に近づくに従って大きくなるように行われることを特徴とする請求項５に記載のメサ型半導体装置の製造方法。
【請求項７】
前記メサ溝の内壁を被覆するパッシベーション膜を形成する工程を備えることを特徴とする請求項１、２、３、４、５、６のいずれかに記載のメサ型半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板と、
前記半導体基板の表面に接合され、前記半導体基板よりも低濃度の第１導電型の第１の半導体層と、
前記第１の半導体層の表面に接合され、前記第１の半導体層と共にＰＮ接合部を形成する第２導電型の第２の半導体層と、を備え、
前記ＰＮ接合部の上方に位置する第２の半導体層の端部は順テーパー形状を有し、前記ＰＮ接合部の付近に位置する第１及び第２の半導体層の端部は逆テーパー形状を有していることを特徴とするメサ型半導体装置。
【請求項９】
前記第１の半導体層の端部、及び前記半導体基板の端部であって前記第１の半導体層との接合部付近は、逆テーパー形状を有していることを特徴とする請求項８に記載のメサ型半導体装置。
【請求項１０】
前記第１及び第２の半導体層の端部を覆ってパッシベーション膜が形成されていることを特徴とする請求項８又は請求項９に記載のメサ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メサ溝を有したメサ型半導体装置及びその製造方法に関するものである
【背景技術】
【０００２】
従来より、メサ型半導体装置の１つとして、大電力用のメサ型ダイオードが知られている。従来例によるメサ型ダイオードについて図９を参照しながら説明する。
【０００３】
Ｎ＋型の半導体基板１０１の表面にＮ−型半導体層１０２が形成されている。Ｎ−型半導体層１０２の表面にはＰ型半導体層１０３が形成され、Ｐ型半導体層１０３上には、絶縁膜１０５が形成されている。また、Ｐ型半導体層１０３と電気的に接続されたアノード電極１０６が形成されている。
【０００４】
また、Ｐ型半導体層１０３の表面からＮ＋型の半導体基板１０１に到達するメサ溝１０８が形成されている。メサ溝１０８は、Ｎ−型半導体層１０２よりも深く形成され、その底部はＮ＋型の半導体基板１０１の中に位置している。メサ溝１０８の側壁は、Ｐ型半導体層１０３の表面からメサ溝１０８の底部にかけて順テーパーの形状を有して傾斜している。メサ型ダイオードはこのメサ溝１０８によって取り囲まれてメサ型の構造を有している。
【０００５】
また、メサ溝１０８の側壁を覆ってパッシベーション膜１３０が形成されており、半導体基板１０１の裏面にはカソード電極１０７が形成されている。
【０００６】
なお、メサ型の半導体装置については、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３―３４７３０６公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本発明者による実験によると、従来例によるメサ型ダイオードでは、逆バイアス印加時における耐圧が不十分であることが判明した。これは、ＰＮ接合部ＪＣの付近のメサ溝１０８の側壁が順テーパー形状になっているために、ＰＮ接合部ＪＣに逆バイアス印加時の電界が集中しやすくなるためであると考えられる。
【０００９】
これに対して、本発明者は、メサ溝１０８の側壁を半導体基板１０１の表面に対して垂直に加工することで、耐圧を向上できることを見出した。メサ溝１０８の側壁を垂直に形成するためには、アスペクト比の高いドライエッチング方法であるボッシュプロセスを用いることが考えられる。
【００１０】
しかしながら、ボッシュプロセスを用いると、メサ溝１０８の側壁にダメージ層が形成されてしまう。このダメージ層は、メサ型ダイオードに逆バイアス印加した場合のリーク電流を生じさせる原因となる。このダメージ層はウェットエッチングを行うことにより除去できるが、一方で、そのウェットエッチングにより、図９の従来例と同様に、ＰＮ接合部ＪＣ付近のメサ溝１０８の側壁が順テーパー形状になって、耐圧が低くなってしまう。
【課題を解決するための手段】
【００１１】
本発明のメサ型半導体装置の製造方法は、第１導電型の半導体基板を準備し、前記半導体基板の表面に、前記半導体基板よりも低濃度の第１導電型の第１の半導体層を形成する工程と、前記第１の半導体層の表面に第２導電型の第２の半導体層を形成する工程と、前記第２の半導体層の表面から前記半導体基板の中に到達し、前記第２の半導体層の表面から前記半導体基板に近づくに従ってその幅が大きくなるメサ溝を形成する第１のエッチング工程と、前記第１のエッチング工程により生じた前記メサ溝の内壁のダメージ層を除去する第２のエッチング工程と、を含むことを特徴とする。
【００１２】
また、本発明のメサ型半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面に接合され、前記半導体基板よりも低濃度の第１導電型の第１の半導体層と、前記第１の半導体層の表面に接合され、前記第１の半導体層と共にＰＮ接合部を形成する第２導電型の第２の半導体層と、を備え、ＰＮ接合部の上方に位置する第２の半導体層の端部は順テーパー形状を有し、ＰＮ接合部の付近に位置する第１及び第２の半導体層の端部は逆テーパー形状を有していることを特徴とする。
【発明の効果】
【００１３】
本発明のメサ型半導体装置及びその製造方法によれば、耐圧を向上させると共に、リーク電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図２】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図３】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図４】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図５】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す平面図である。
【図６】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図７】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図８】本発明の実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。
【図９】従来例によるメサ型ダイオードの断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態によるメサ型半導体装置及びその製造方法について、メサ型半導体装置がメサ型ダイオードである場合を例として説明する。図１乃至図４、図６乃至図８は、本実施形態によるメサ型ダイオード及びその製造方法を示す断面図である。また、図５は、本発明の実施形態によるメサ型ダイオード及びその製造方法を示す平面図である。
【００１６】
なお、以下に説明するメサ型ダイオードの製造方法は、複数のメサ型ダイオードがマトリクス状に配置されるウェハ状の半導体基板に対して行われるものである。図１乃至図４、図６乃至図８では、説明の便宜上、ウェハ状の半導体基板に含まれる複数のメサ型ダイオードのうち、１つのメサ型ダイオードが図示されている。
【００１７】
図１に示すように、例えばリン等のＮ型不純物が高濃度で拡散されたＮ＋型の半導体基板１（例えば、シリコン単結晶基板）を準備する。この半導体基板１の表面に、半導体層をエピタキシャル成長させることで、低濃度のＮ型半導体層、即ちＮ−型半導体層２を形成する。なお、Ｎ−型半導体層２は、上記以外にも、半導体基板１の表面に不純物が拡散されてなる不純物拡散領域であってもよい。その後、Ｎ−型半導体層２の表面に、例えばボロン等のＰ型不純物を拡散することで、Ｐ型半導体層３を形成する。これにより、Ｎ−型半導体層２とＰ型半導体層３との界面には、ＰＮ接合部ＪＣが形成される。上記構成において、半導体基板１、Ｎ−型半導体層２、Ｐ型半導体層３の全体の厚さは、例えば約２００μｍ程度である。
【００１８】
次に、図２に示すように、Ｐ型半導体層３の表面に、例えば熱酸化法やＣＶＤ法によって、シリコン酸化膜等の絶縁膜５を形成する。その後、マスクを用いて絶縁膜５の一部に対してエッチングを行い、絶縁膜５にＰ型半導体層３の一部を露出する開口部５Ａを設ける。次に、絶縁膜５の開口部５Ａを通してＰ型半導体層３と接続するアノード電極６を形成する。アノード電極６は、アルミニウム等の導電材料からなり、スパッタリング法や蒸着法等により形成される。一方、半導体基板１の裏面には、アノード電極６と同様の方法で、アルミニウム等の導電材料からなるカソード電極７が形成される。
【００１９】
次に、図３に示すように、絶縁膜５上に、メサ溝８を形成する予定の領域を開口する開口部９Ａを有したレジスト層９を形成する。そして、このレジスト層９をマスクとして、まず絶縁膜５をエッチング除去して、続いて、特定の条件でボッシュプロセスを行い、Ｐ型半導体層３、Ｎ−型半導体層２、半導体基板１の厚さ方向の途中に至る領域をエッチングして、メサ溝８を形成する。このボッシュプロセスによれば、Ｐ型半導体層３の表面から、半導体基板１に近づくに従って幅が大きくなるメサ溝８が形成される。
【００２０】
メサ溝８の底部はＮ−型半導体層２よりも深くなっており、半導体基板１に達している。その全体の深さは約１００μｍであることが好ましい。また、メサ溝８は、メサ型ダイオードを取り囲むように形成され、その側壁は逆テーパー形状を有している。ここで、メサ溝８の側壁の、メサ溝８の底部に対する角度θ１は、９０°より大きく、例えば９０°〜９５°で、好ましくは約９２度である。
【００２１】
以下、ボッシュプロセスによるメサ溝８の形成について、図４を参照して詳しく説明する。ボッシュプロセスは、等方性ドライエッチングを行うエッチングステップと、等方性ドライエッチングにより形成された溝の側壁に保護膜を形成する保護膜形成ステップとを繰り返し行うプロセスであるが、本実施形態においては、エッチングステップと保護膜形成ステップとを繰り返し行う毎に、等方性ドライエッチングのエッチング時間を長くしている。
【００２２】
まず、エッチングステップでは、図４（Ａ）に示すように、レジスト層９をマスクとして、Ｐ型半導体層３に対して等方性ドライエッチングを行い、Ｐ型半導体層３に溝１１を形成する。この等方性ドライエッチングでは、Ｐ型半導体層３がシリコンで形成されている場合、例えばＳＦ６ガスを含むエッチングガスが用いられる。
【００２３】
次の保護膜形成ステップでは、図４（Ｂ）に示すように、溝１１及びレジスト層９を覆う保護膜２０を形成する。保護膜２０は、例えばＣ４Ｆ８ガスを含むエッチングガスを用いてカーボン高分子を堆積させるＣＶＤ法により形成される。
【００２４】
次に、図４（Ｃ）に示すように、再び、エッチングステップ、即ち等方性ドライエッチングを行う。ただし、この時の等方性ドライエッチングは前回よりも長い時間行う。これにより、前回の等方性ドライエッチングにより形成された溝１１の幅Ｗ１よりも大きな幅Ｗ２を有する溝１２が形成される。その後、再び保護膜形成ステップを行う。
【００２５】
以上のエッチングステップ及び保護膜形成ステップを繰り返し行うことにより、図４（Ｄ）に示すように、徐々に幅が大きくなる溝１１，１２，・・１５が形成され、半導体基板１に近くなるに従って幅が大きくなる形状、即ち逆テーパー形状の側壁を有したメサ溝８が形成される。メサ溝８の側壁の角度は、エッチング時間の設定により調整することができる。
【００２６】
ただし、本発明者による実験によれば、上記ボッシュプロセスが約５０ｍＴｏｒｒの圧力下で行われると、メサ溝８の側壁の角度θ１は約９０°となって、逆テーパー形状ではなくなる場合があった。そこで、これを避けるため、本実施形態では、上記ボッシュプロセスを約５０ｍＴｏｒｒより低い圧力下で行う。例えば、上記ボッシュプロセスを約２５ｍＴｏｒｒの圧力下で行うことにより、メサ溝８の側壁の角度θ１は約９２°となって、逆テーパー形状が得られる。なお、各種プロセス条件や装置能力によっても異なるが、上記ボッシュプロセスでは例えば５ｍＴｏｒｒの圧力下でも可能である。
【００２７】
なお、実際のボッシュプロセスでは、エッチングステップと保護膜形成ステップは、図４に示したものよりも更に多く繰り返される。また、図４ではメサ溝８の側壁の凹凸は、発明の理解を容易にするため、実際よりも誇張して描かれている。
【００２８】
ここで、メサ溝８の平面的な配置について述べると、図５（Ａ）に示すように、メサ溝８は、各スクライブラインＤＬ１上に沿って形成してもよく、また、図５（Ｂ）に示すように、交差する各スクライブラインＤＬ２に囲まれる領域の内側で、メサ型ダイオードを囲んで形成してもよい。
【００２９】
なお、上述のような逆テーパー形状の側壁を有したメサ溝８は、上記以外のプロセスでも形成することができる。例えば、上述したボッシュプロセスにおいて、等方性ドライエッチングのエッチング時間を固定し、エッチングステップと保護膜形成ステップとを繰り返し行う毎に、保護膜形成ステップの成膜時間を短くしてもよい。
【００３０】
あるいは、例えば、１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力環境を有したチャンバー内で、Ｐ型半導体層３、Ｎ−型半導体層２、及び半導体基板１に対して異方性ドライエッチングを行うことにより、上記と同様の逆テーパー形状を有したメサ溝８を形成することができる。
【００３１】
上述したボッシュプロセスにおける等方性ドライエッチング、あるいは、低圧力下の異方性ドライエッチングを行うと、メサ溝８の内壁（即ち、側壁及び底部）にダメージ層が形成されてしまう。そこで、レジスト層９をマスクとして、メサ溝８の内壁に対して、ウェットエッチングを行い、ダメージ層を除去する。このウェットエッチングのエッチャントとしては、例えばフッ酸系の薬液が用いられる。
【００３２】
これにより、図６に示すように、メサ溝８の側壁は、ＰＮ接合部ＪＣの上方からＰ型半導体層３の表面に近づくに従ってその幅が大きくなるような形状、即ち順テーパー形状に加工される。このメサ溝８の側壁部分の、Ｐ型半導体層３の表面に平行な面に対する角度θ２は９０°よりも小さく、好ましくは約８０°である。順テーパー形状を有したメサ溝８の側壁部分の下方では、メサ溝８の側壁は、逆テーパー形状を有しており、特に、耐圧に影響が大きいＰＮ接合部ＪＣ付近のメサ溝８の側壁において逆テーパー形状が維持されるように上記ウェットエッチングのエッチング時間が制御される。
【００３３】
従って、本実施形態のメサ型ダイオードによれば、逆バイアス印加時、即ち、アノード電極６に対してカソード電極７に高い電圧を印加して、ＰＮ接合部ＪＣに逆バイアスを印加した時における耐圧を高くすることができると共に、ダメージ層を除去したことにより、逆バイアス印加時におけるリーク電流を低減することができる。
【００３４】
次に、図７に示すように、メサ溝８の内壁を覆い、かつメサ溝８から絶縁膜５の一部上に延びるパッシベーション膜３０を形成する。このパッシベーション膜３０により、メサ溝８内において、Ｐ型半導体層、Ｎ−型半導体層２、及び半導体基板１の一部が露出されることが完全に防止され、より確実にメサ型ダイオードのリーク電流が抑止される。
【００３５】
パッシベーション膜３０は、高い絶縁性を有すると共に、メサ溝８内へ埋め込まれる程度の粘性を有する材料からなることが好ましく、例えば、ポリイミド系の樹脂からなり、あるいは、鉛系又は亜鉛系のガラス粉末と樹脂とを含有するガラスペースト等からなる。パッシベーション膜３０は、例えば、スクリーン印刷法、ディスペンス法、スピン塗布法、スプレー塗布法等により形成されるが、上述したようにＰ型半導体層３の表面に近い領域は、順テーパー形状を有しているため、パッシベーション膜３０の材料がメサ溝８内に円滑に入り込みやすくなっている。
【００３６】
そのため、メサ溝８内へパッシベーション膜３０の材料を均一に塗布することができ、パッシベーション膜３０を良好な被覆性を以って形成することが可能となる。これにより、パッシベーション膜３０の被覆性を起因する不良、例えば、機械的応力によるパッシベーション膜３０のクラック発生，水分やダスト等の浸入、局所的なリーク電流の発生、耐圧劣化等を防止することができる。
【００３７】
なお、パッシベーション膜３０は、ＣＶＤ法等により形成されるシリコン窒化膜等の絶縁膜であってもよい。この場合においても、Ｐ型半導体層３の表面に近い領域は、順テーパー形状を有しているため、パッシベーション膜３０を良好な被覆性を以って形成することが可能となる。
【００３８】
次に、半導体基板１及びそれに積層された各層からなる積層体を、スクライブラインＤＬ１，ＤＬ２に沿ってダイシングし、複数のメサ型ダイオードに分離する。ここで、図５（Ａ）のスクライブラインＤＬ１に沿ってダイシングを行う場合、図８に示すように、メサ溝８の底部の略中央に沿って半導体基板１を切断する。この場合、半導体基板１及びそれに積層された各層からなる積層体は、メサ溝８を境界として各メサ型ダイオードに分離される。即ち、メサ型ダイオードの側壁は、Ｎ−型半導体層２、Ｐ型半導体層３の端部になる。従って、チップサイズがメサ型ダイオードの活性領域と同等になることから、メサ型ダイオードの微細化を図ることができる。
【００３９】
一方、図５（Ｂ）のスクライブラインＤＬ２に沿ってダイシングを行う場合、メサ溝８を覆うパッシベーション膜３０に対してダイシングブレード等の接触による応力が加わらないため、パッシベーション膜３０にクラック等の損傷が生じることを抑止できる。特に、パッシベーション膜３０が高い硬度のガラス材料を含む場合には、上記損傷の抑止効果は大きい。
【００４０】
こうして完成したメサ型ダイオードによれば、前述のように、逆バイアス印加時における耐圧を高くすることができると共に、ダメージ層を除去したことにより、逆バイアス印加時におけるリーク電流を低減することができる。その耐圧については、約１２００Ｖが得られた。これに対して、従来例の順テーパー形状のメサ溝を有したメサ型ダイオードの耐圧は約８００Ｖであった。また、垂直形状のメサ溝を有したメサ型ダイオードの耐圧は約１０００Ｖであった。
【００４１】
また、本実施形態によるメサ型ダイオードの製造方法によれば、メサ溝８は、高いアスペクト比を以って形成されるため、メサ型ダイオードの微細化を図ることができる。これにより、１枚のウェハ状の半導体基板１から得られるメサ型ダイオードの数を多くできるため、製造コストを低減することができる。
【００４２】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上記実施形態における、Ｎ＋型の半導体基板１、Ｎ−型半導体層２、Ｐ型半導体層３について、それぞれの導電型を逆にしてもよい。また、上記実施形態ではメサ型ダイオードを一例として説明したが、本発明は他のメサ型半導体装置についても適用される。例えば、本発明は、メサ型バイポーラトランジスタ，メサ型ＭＯＳＦＥＴ，メサ型ＩＧＢＴ，メサ型サイリスタ等にも適用することができる。例えば、メサ型バイポーラトランジスタの場合は、Ｐ型半導体層３の表面にさらにＮ型半導体層を設けることでＮＰＮ型のバイポーラトランジスタ構造を得ることができる。
【符号の説明】
【００４３】
１  半導体基板                      ２，１０２  Ｎ−型半導体層
３，１０３  Ｐ型半導体層            ５，１０５  絶縁膜
５Ａ，９Ａ  開口部                  ６，１０６  アノード電極
７，１０７  カソード電極            ８，１０８  メサ溝
９  レジスト層                      １１〜１５  溝
２０  保護層                        ３０，１３０  パッシベーション膜
ＪＣ  ＰＮ接合部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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