(57)【要約】【課題】遅延時間の増加を抑えて、より高速に動作するスキャン用フリップフロップ回路と、このスキャン用フリップフロップ回路を用いた集積回路スキャン方法とを提供する。【解決手段】データ信号入力用インバータ回路と、データ信号入力用インバータ回路からの信号を入力するマスターラッチ回路部内インバータ回路との間に、トランスファー回路を１つだけ配置する。その代わりに、このトランスファー回路と対を成して排他的に動作するもう一つのトランスファー回路を、マスターラッチ回路部内に追加する。【選択図】図１
2009222558.tif 000002
【特許請求の範囲】
【請求項１】
任意の集積回路に内蔵されたスキャン用フリップフロップ回路であって、
データ信号を入力するためのデータ信号用インバータ回路部と、
前記データ信号用インバータ回路部に接続された第１のラッチ回路部と
を具備し、
前記第１のラッチ回路部は、
前記データ信号用インバータ回路部の出力に接続された第１のトランスファー回路部と、
前記第１のトランスファー回路部の出力に接続された第１のインバータ回路部と
を具備し、
前記第１のトランスファー回路部は、所定の制御信号に応じて、前記データ信号用インバータ回路部の出力と、前記第１のインバータ回路部の入力との間の信号伝達を制御し、
前記集積回路を１相クロック方式でスキャンする
スキャン用フリップフロップ回路。
【請求項２】
請求項１に記載のスキャン用フリップフロップ回路において、
スキャン信号を入力するためのスキャン信号用インバータ回路部と、
前記スキャン信号用インバータ回路部の出力に接続されたスキャン信号用トランスファー回路部と、
クロック信号と、シフト信号とを入力するためのクロック信号シフト信号入力回路部と
をさらに具備し、
前記第１のラッチ回路部は、
前記第１のインバータ回路部の出力に接続された第２のインバータ回路部と、
前記第２のインバータ回路部の出力に接続された第２のトランスファー回路部と、
前記第２のトランスファー回路部の出力に接続され、前記第１のインバータ回路部の入力に接続された第３のトランスファー回路部と
をさらに具備し、
前記スキャン信号用トランスファー回路部は、前記第２のトランスファー回路部と前記第３のトランスファー回路部との接続部に接続されており、
前記クロック信号シフト信号入力回路部は、前記クロック信号と、前記シフト信号との組み合わせに応じて所定の制御信号を出力し、
前記第１のトランスファー回路部と、前記第２のトランスファー回路部と、前記第３のトランスファー回路部と、前期スキャン信号用トランスファー回路部とは、前記制御信号に応じて、前記第１のインバータ回路部に供給される信号を、前記データ信号用インバータ回路部の出力信号と、前期スキャン信号用インバータ回路部の出力信号と、前記第２のインバータ回路部の出力信号とのうちから選択決定する
スキャン用フリップフロップ回路。
【請求項３】
請求項１に記載のスキャン用フリップフロップ回路において、
前記クロック信号シフト信号入力回路部は、
前記クロック信号と、前記シフト信号との組み合わせに応じた制御信号を生成出力する所定の論理回路部
を具備する
スキャン用フリップフロップ回路。
【請求項４】
請求項１〜３のいずれかに記載のスキャン用フリップフロップ回路において、
前記第１のラッチ回路部の後段に接続された第２のラッチ回路部と、
前記第２のラッチ回路部の後段に接続された第１の出力回路部と
をさらに具備し、
前記第１の出力回路部は、データ出力信号を出力する
スキャン用フリップフロップ回路。
【請求項５】
請求項１〜４のいずれかに記載のスキャン用フリップフロップ回路において、
各回路部をトランジスタ数に換算したハードウェア量は、３８トランジスタ以下である
スキャン用フリップフロップ回路。
【請求項６】
請求項１〜３のいずれかに記載のスキャン用フリップフロップ回路において、
前記第１のラッチ回路部の後段に接続された第２のラッチ回路部と、
前記第２のラッチ回路部の後段に接続された第１の出力回路部と
前記第１のインバータ回路部の入力に接続された第２の出力回路部
をさらに具備し、
前記第１の出力回路部は、スキャン出力信号を出力し、
前記第２の出力回路部は、データ出力信号を出力する
スキャン用ラッチ回路。
【請求項７】
請求項１〜５のいずれかに記載のスキャン用フリップフロップ回路において、
前記スキャン用フリップフロップ回路を複数具備する
シフトレジスタ回路。
【請求項８】
請求項６に記載のスキャン用ラッチ回路において、
前記スキャン用ラッチ回路を複数具備する
シフトレジスタ回路。
【請求項９】
請求項７または８に記載のシフトレジスタ回路において、
前記シフトレジスタ回路
を具備する
集積回路。
【請求項１０】
（ａ）データ信号用インバータ回路部において、データ信号を入力するステップと、
（ｂ）第１のラッチ回路部において、前記データ信号用インバータ回路部の出力信号に基づく信号を記憶するステップと
を具備し、
前記ステップ（ｂ）は、
（ｂ−１）第１のトランスファー回路部の両端部間における信号伝達を、所定の制御信号に応じて制御するステップと、
（ｂ−２）前記第１のトランスファー回路部において、前記データ信号用インバータ回路部の出力信号を、前記第１のインバータ回路部に入力するステップと
を具備する
１相クロック方式による集積回路スキャン方法。
【請求項１１】
請求項１０に記載の１相クロック方式による集積回路スキャン方法において、
（ｃ）スキャン信号用インバータ回路部において、スキャン信号を入力するステップと、
（ｄ）クロック信号シフト信号入力回路部において、クロック信号と、シフト信号との組み合わせに基づいて、前記第１のインバータ回路部に供給される信号を選択決定するステップと
をさらに具備し、
前記ステップ（ｄ）は、
（ｄ−１）前記クロック信号と、前記シフト信号とを入力するステップと、
（ｄ−２）前記クロック信号と、前記シフト信号との組み合わせに応じて制御信号を生成出力するステップと、
（ｄ−３）前記第１のトランスファー回路部と、前記第１のラッチ回路部における第２のトランスファー回路部および第３のトランスファー回路部と、前記スキャン信号用インバータ回路部の出力に接続されたスキャン信号用トランスファー回路部とを、前記制御信号で制御するステップと、
（ｄ−４）前記ステップ（ｄ−３）の制御によって、前記第１のインバータ回路部に供給される信号を、前記データ信号用インバータ回路部の出力信号と、前期スキャン信号用インバータ回路部の出力信号と、前記第２のインバータ回路部の出力信号とのうちから選択決定するステップと
を具備する
１相クロック方式による集積回路スキャン方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャン用のフリップフロップ回路またはラッチ回路と、これらの回路を用いたシフトレジスタと、このシフトレジスタを用いた集積回路と、この集積回路におけるスキャン方法とに係り、特に、１相クロック方式によるスキャン用のフリップフロップ回路またはラッチ回路と、これらの回路を用いたシフトレジスタと、このシフトレジスタを用いた集積回路と、この集積回路におけるスキャン方法とに係る。
【背景技術】
【０００２】
近年、コンピュータシステムは、性能向上に伴って動作周波数が高くなってきている。そのため、システムで用いられるＬＳＩ内の回路遅延時間を低減させる必要がある。テスト用回路を追加することで、回路遅延時間が増加するのは避けなれればならない。
【０００３】
図３は、関連技術による１相クロック方式によるスキャン用ラッチ回路の回路図である。この回路図に示したラッチ回路は、マスターラッチ回路の前段にトランスファー回路を追加接続して、通常データかスキャンデータのどちらかを切替えていた。
【０００４】
まず、図３の回路図について説明する。このラッチ回路は、データ信号入力回路部１と、スキャン信号入力回路部２と、マスターラッチ回路部３と、スレーブラッチ回路部４と、クロック信号シフト信号入力回路部５と、データ出力回路部６と、スキャン出力回路部７とを具備する。
【０００５】
データ信号入力回路部１は、データ信号入力部（ＤＡＴ）１１と、インバータ回路（ＩＮＶ４）１２と、トランスファー回路（ＴＧ１）１３とを具備する。トランスファー回路（ＴＧ１）１３は、ＳＦＢ信号入力部１３１と、ＳＦＴ信号入力部１３２とを具備する。
【０００６】
スキャン信号入力回路部２は、スキャン信号入力部（ＳＩＮ）２１と、インバータ回路２２（ＩＮＶ５）と、トランスファー回路（ＴＧ２）２３とを具備する。トランスファー回路（ＴＧ２）２は、ＳＦＴ信号入力部２３３と、ＳＦＢ信号入力部２３４とを具備する。
【０００７】
マスターラッチ回路部（ＬＬＴ）３は、トランスファー回路（ＴＧ４）３１と、インバータ回路（ＩＮＶ６）３２と、インバータ回路（ＩＮＶ７）３４と、トランスファー回路（ＴＧ３）３５とを具備する。トランスファー回路（ＴＧ４）３１は、ＣＫＢ信号入力部３１１と、ＣＫＴ信号入力部３１２とを具備する。トランスファー回路（ＴＧ３）３５は、ＣＫＴ信号入力部３５１と、ＣＫＢ信号入力部３５２とを具備する。
【０００８】
スレーブラッチ回路部（ＬＨＴ）４は、トランスファー回路（ＴＧ５）４１と、インバータ回路（ＩＮＶ９）４２と、インバータ回路（ＩＮＶ１０）４４と、トランスファー回路（ＴＧ６）４３とを具備する。トランスファー回路（ＴＧ５）４１は、ＣＫＴ信号入力部４１１と、ＣＫＢ信号入力部４１２とを具備する。トランスファー回路（ＴＧ６）４３は、ＣＫＢ信号入力部４３１と、ＣＫＴ信号入力部４３２とを具備する。
【０００９】
クロック信号シフト信号入力回路部５は、クロック信号入力部（ＣＬＫ）５１と、インバータ回路（ＩＮＶ１）５３と、ＣＫＢ信号出力部（ＣＫＢ）５７４と、インバータ回路（ＩＮＶ２）５４と、ＣＫＴ信号出力部（ＣＫＴ）５７３と、シフト信号入力部（ＳＦＴ）５２と、ＳＦＴ信号出力部（ＳＦＴ）５７５と、インバータ回路（ＩＮＶ３）５５と、ＳＦＢ信号出力部（ＳＦＢ）５７６とを具備する。
【００１０】
データ出力回路部６は、インバータ回路（ＩＮＶ８）６１と、データ出力部（ＯＵＴ）６２とを具備する。
【００１１】
スキャン出力回路部７は、インバータ回路（ＩＮＶ１１）７１と、スキャン出力部（ＳＯＴ）７２とを具備する。
【００１２】
次に、上記の各種構成要素同士の接続関係を説明する。
データ信号入力回路部１において、データ信号入力部（ＤＡＴ）１１は、インバータ回路（ＩＮＶ４）の入力に接続されている。インバータ回路（ＩＮＶ４）の出力は、トランスファー回路（ＴＧ１）１３に接続されている。トランスファー回路（ＴＧ１）１３は、もう一方で、トランスファー回路（ＴＧ４）３１に接続されている。ＳＦＢ信号入力部１３１は、ＳＦＢ信号出力部５７６に接続されている。ＳＦＴ信号入力部１３２は、ＳＦＴ信号出力部５７５に接続されている。
【００１３】
スキャン信号入力回路部２において、スキャン信号入力部（ＳＩＮ）２１は、インバータ回路（ＩＮＶ５）５３の入力に接続されている。インバータ回路（ＩＮＶ５）５３の出力は、トランスファー回路（ＴＧ２）２３に接続されている。トランスファー回路（ＴＧ２）２３は、もう一方で、トランスファー回路（ＴＧ４）３１に接続されている。ＳＦＴ信号入力部２３３は、ＳＦＴ信号出力部５７５に接続されている。ＳＦＢ信号入力部２３４は、ＳＦＢ信号出力部５７６に接続されている。
【００１４】
マスターラッチ回路部（ＬＬＴ）３において、トランスファー回路（ＴＧ４）３１は、インバータ回路（ＩＮＶ６）３２の入力と、トランスファー回路（ＴＧ３）３５と、インバータ回路（ＩＮＶ６）６１の入力とに接続されている。インバータ回路（ＩＮＶ６）３２の出力は、インバータ回路（ＩＮＶ７）３４の入力と、トランスファー回路（ＴＧ５）４１とに接続されている。インバータ回路（ＩＮＶ７）３４の出力は、トランスファー回路（ＴＧ３）３５に接続されている。トランスファー回路（ＴＧ３）３５は、もう一方で、トランスファー回路（ＴＧ４）３１と、インバータ回路（ＩＮＶ６）３２の入力と、インバータ回路（ＩＮＶ８）６１の入力とに接続されている。２つのＣＫＢ信号入力部３１１、３５２は、ＣＫＢ信号出力部５７４に接続されている。２つのＣＫＴ信号入力部３１２、３５１は、ＣＫＴ信号出力部５７３に接続されている。
【００１５】
スレーブラッチ回路部（ＬＨＴ）４において、トランスファー回路（ＴＧ５）４１は、インバータ回路（ＩＮＶ９）３２の入力と、トランスファー回路（ＴＧ６）４３とに接続されている。インバータ回路（ＩＮＶ９）４２の出力は、インバータ回路（ＩＮＶ１０）４４の入力と、インバータ回路（ＩＮＶ１１）７１の入力とに接続されている。インバータ回路（ＩＮＶ１０）４４の出力は、トランスファー回路（ＴＧ６）４３に接続されている。２つのＣＫＴ信号入力部４１１、４３２は、ＣＫＴ信号出力部５７３に接続されている。２つのＣＫＢ信号入力部４１２、４３１は、ＣＫＢ信号出力部５７４に接続されている。
【００１６】
クロック信号シフト信号入力回路部５において、クロック信号入力部（ＣＬＫ）５１は、インバータ回路（ＩＮＶ１）５３の入力に接続されている。インバータ回路（ＩＮＶ１）５３の出力は、ＣＫＢ信号出力部５７４と、インバータ回路（ＩＮＶ２）５４の入力とに接続されている。インバータ回路（ＩＮＶ２）５４の出力は、ＣＫＴ信号出力部５７３に接続されている。
シフト信号入力部（ＳＦＴ）５２は、ＳＦＴ信号出力部（ＳＦＴ）５７５と、インバータ回路（ＩＮＶ３）５５の入力とに接続されている。インバータ回路（ＩＮＶ３）５５の出力は、ＳＦＢ信号出力部（ＳＦＢ）５７６に接続されている。
【００１７】
データ出力回路部６において、インバータ回路（ＩＮＶ８）６１の出力は、データ出力部（ＯＵＴ）６２に接続されている。
【００１８】
スキャン出力回路部７において、インバータ回路（ＩＮＶ１１）７１の出力は、スキャン出力部（ＳＯＴ）７２に接続されている。
【００１９】
次に、この回路図におけるスキャン用ラッチ回路の動作を説明する。
クロック信号シフト信号入力回路部５において、インバータ回路（ＩＮＶ１）５３は、ＣＬＫ（クロック）信号を入力してＣＫＢ信号を生成出力する。インバータ回路（ＩＮＶ２）５４は、ＣＫＢ信号を入力してＣＫＴ信号を生成出力する。インバータ回路（ＩＮＶ３）５５は、ＳＦＴ（シフト）信号を入力してＳＦＢ信号を生成出力する。
【００２０】
データ信号入力回路部１において、インバータ回路（ＩＮＶ４）１２は、ＤＡＴ信号を入力してＤＴＢ信号を生成出力する。トランスファー回路（ＴＧ１）１３は、ＳＦＢ信号を入力し、ＳＦＢ＝１の条件が満たされる時において、ＤＴＢ信号を通過させてＷ０５信号を生成出力する。
【００２１】
スキャン信号入力回路部２において、インバータ回路（ＩＮＶ５）２２は、ＳＩＮ信号を入力してＳＩＢ信号を生成出力する。トランスファー回路（ＴＧ２）は、ＳＩＢ信号を入力し、ＳＦＴ＝１の条件が満たされる時において、ＳＩＢ信号を通過させてＷ０５信号を生成出力する。
【００２２】
なお、トランスファー回路（ＴＧ１）１３とトランスファー回路（ＴＧ２）２３とは、排他信号であるＳＦＢおよびＳＦＴで制御されている。したがって、両トランスファー回路１３、２３はお互いに排他的に動作するので、ＤＴＢ信号とＳＩＢ信号とがＷ０５信号として競合する事はない。
【００２３】
マスターラッチ回路部（ＬＬＴ）３において、トランスファー回路（ＴＧ４）３１は、Ｗ０５信号を入力し、ＣＫＢ＝１の条件が満たされる時において、Ｗ０５信号を通過させてＬＭ信号を生成出力する。インバータ回路（ＩＮＶ６）３２は、ＬＭ信号を入力してＷ０２信号を生成出力する。インバータ回路（ＩＮＶ７）３４は、Ｗ０２信号を入力してＷ０１信号を生成出力する。トランスファー回路（ＴＧ３）３５は、Ｗ０１信号を入力し、ＣＫＴ＝１の条件が満たされる時において、Ｗ０１信号を通過させてＬＭ信号を生成出力する。なお、トランスファー回路（ＴＧ４）３１と、トランスファー回路（ＴＧ３）３５とは、排他信号であるＣＫＢおよびＣＫＴで制御されている。したがって、両トランスファー回路３１、３５はお互いに排他的に動作するので、Ｗ０５信号とＷ０１信号とがＬＭ信号として競合する事はない。
【００２４】
データ出力回路部６において、インバータ回路（ＩＮＶ８）６１は、ＬＭ信号を入力してデータ出力部（ＯＵＴ）６２の出力信号を生成出力する。
【００２５】
スレーブラッチ回路部（ＬＨＴ）４において、トランスファー回路（ＴＧ５）４１は、Ｗ０２信号を入力し、ＣＫＴ＝１の条件が満たされる時において、Ｗ０２信号を通過させてＬＳ信号を生成する。インバータ回路（ＩＮＶ９）４２は、ＬＳ信号を入力してＷ１２信号を生成出力する。インバータ回路（ＩＮＶ１０）４４は、Ｗ１２信号を入力してＷ１１信号を生成出力する。トランスファー回路（ＴＧ６）４３は、Ｗ１１信号を入力し、ＣＫＢ＝１の条件が満たされる時において、Ｗ１１信号を通過させてＬＳ信号を生成出力する。なお、トランスファー回路（ＴＧ５）４１と、トランスファー回路（ＴＧ６）４３とは、排他信号であるＣＫＢ信号およびＣＫＴ信号で制御されている。したがって、両トランスファー回路４１、４３は、お互いに排他的に動作するので、Ｗ０２信号とＷ１１信号とがＬＳ信号として競合する事はない。
【００２６】
スキャン出力回路部７において、インバータ回路（ＩＮＶ１１）７１は、Ｗ１２信号を入力してＳＯＴの出力信号を生成出力する。
【００２７】
図１０は、図３で説明したスキャン用ラッチ回路の動作を説明するためのタイムチャートである。このタイムチャートにおいて、横軸は時間の経過を表し、縦軸はそれぞれの信号におけるバイナリ値を表す。
【００２８】
この説明においては、ＣＬＫ信号のＬｏｗ、Ｈｉｇｈ毎にタイミング値をプラス１加算して説明する。
【００２９】
ＳＦＴ信号、ＤＡＴ信号、ＳＩＮ信号は、入力信号である。この説明においては、これら入力信号が変化するタイミングを、それぞれ次のように定める。すなわち、ＳＦＴ信号は、タイミング４で“０→１”と変化する。ＤＡＴ信号は、タイミング３で“０→１”と変化し、タイミング５で“１→０”と変化する。ＳＩＮ信号は、タイミング７で“０→１”と変化する。
【００３０】
データ信号入力回路部１において、ＤＴＢ信号は、インバータ回路（ＩＮＶ４）１２の遅延分ＤＡＴ信号を遅らせる。同様に、スキャン信号入力回路部２において、ＳＩＢ信号もインバータ回路（ＩＮＶ５）２２の遅延分ＳＩＮ信号を遅らせる。
【００３１】
クロック信号シフト信号入力回路部５において、ＳＦＴ信号は、タイミング４で“０→１”と変化する。
【００３２】
データ信号入力回路部１において、タイミング１と、タイミング３とでは、ＳＦＴ＝０なので、Ｗ０５信号としてＤＴＢ信号を選択してセットする。タイミング１でのＤＴＢ信号値は“１”なので、Ｗ０５信号値として“１”をセットする。タイミング３でのＤＴＢ信号値は“０”なので、Ｗ０５信号値として“０”をセットする。
【００３３】
スキャン信号入力回路部２において、タイミング５と、タイミング７とでは、ＳＦＴ＝１なので、Ｗ０５信号としてＳＩＢ信号を選択してセットする。タイミング５でのＳＩＢ信号値は“１”なので、Ｗ０５信号値として“１”をセットする。タイミング７でのＳＩＢ信号値は“０”なので、Ｗ０５信号値として“０”をセットする。
【００３４】
マスターラッチ回路部（ＬＬＴ）３において、ＣＬＫ＝１の場合、Ｗ０５信号をＬＭ信号としてセットする。したがって、ＬＭ信号として、タイミング１ではＤＴＢ信号の“１”を、タイミング３ではＤＴＢ信号の“０”を、タイミング５ではＳＩＢ信号の“１”を、タイミング７ではＳＩＢ信号の“０”を、それぞれセットする。また、タイミング２と、タイミング４と、タイミング６と、タイミング８とでは、ＣＬＫ＝１なので、Ｗ０１信号をＬＭ信号としてセットする。
【００３５】
ＣＬＫ＝０のとき、ＳＦＴ信号の状態に応じて、ＤＴＢ信号とＳＩＢ信号のいずれかを選択してＬＭ信号としてセットする。
【００３６】
ＬＭ信号は、この選択された信号が変化したタイミングでセットするので、クロックエッジに同期した信号変化ではなく、クロックエッジ間の任意のタイミングで変化する事になる。
【００３７】
データ出力回路部６において、ＯＵＴ信号としては、インバータ回路（ＩＮＶ８）６１の遅延分遅れた信号が出力される。
【００３８】
スレーブラッチ回路部（ＬＨＴ）４において、ＣＫＴ＝１の時に、ＬＳ信号としてＬＭ信号をセットする。ＣＫＴ＝１の時におけるＬＭ信号は、ＬｏｗかＨｉｇｈに確定した信号なので、ＬＳ信号は、クロックエッジに同期してＬｏｗかＨｉｇｈに確定した信号変化となる。
【００３９】
スキャン出力回路部７において、ＳＯＴ信号は、インバータ回路（ＩＮＶ１１）７１の遅延分遅れた信号が出力される。
【００４０】
図６は、関連技術によるスキャン用フリップフロップ回路の回路図である。このスキャン用フリップフロップ回路は、図３で説明したスキャン用ラッチ回路から、スキャン出力回路部７を取り除き、そこにデータ出力回路部６を移動したものに等しい。すなわち、図３におけるスキャン出力信号（ＳＯＴ）をデータ出力信号（ＯＵＴ）およびスキャン出力信号（ＳＯＴ）として使用する構成である。図６の回路図におけるその他の部分については、図３のものと同じなので、説明を省略する。
【００４１】
しかしながら、上記関連技術のスキャン用ラッチ回路においては、次のような課題がある。すなわち、データ信号入力部（ＤＡＴ）１１からマスターラッチ回路部（ＬＬＴ）３のＬＭまでの経路に、トランスファー回路が２段連続して存在する。このため、信号減衰が大きく、遅延が増加していた。
【００４２】
上記に関連して、特許文献１（特許３５８７２４８号公報）には、スキャン用フリップフロップ回路に係る発明が開示されている。
特許文献１発明のスキャン用フリップフロップ回路は、半導体集積回路装置の試験で用いられる、入力信号を一時的に保持するマスターラッチ回路部及びスレーブラッチ回路部を有するマスタスレーブ型のものである。このスキャン用フリップフロップ回路は、第１のスキャン制御部と、クロック制御部と、第２のスキャン制御部とを有する。ここで、第１のスキャン制御部は、マスターラッチ回路部の出力信号を受け取り、試験時に試験用のクロックであるスキャンクロックに同期して出力するものである。クロック制御部は、第１のスキャン制御部の出力信号を受け取り、通常の動作時に所定のクロックに同期してスレーブラッチ回路部に出力するものである。第２のスキャン制御部は、第１のスキャン制御部の出力に入力が接続され、試験時に該試験用の入力信号であるスキャンイン信号に対応するスキャンアウト信号をスキャンクロックに同期して出力するものである。
【００４３】
特許文献１発明のスキャン用フリップフロップ回路は、２相クロック方式のスキャン回路の発明に係る。このスキャン回路のハードウェア量は、インバータ回路が１１個、トランスファー回路が８個で、合計３８トランジスターに相当する。このスキャン回路は、クロック遷移によりトランスファー回路が開くことで、マスターラッチ回路内で保持されていたデータが、２つのインバータ回路を介して出力される。このとき、このトランスファー回路の前段にある別のトランスファー回路により、さらに前段に位置するインバータ回路からの駆動力が低下する。その分だけ、クロック信号偏移からデータ出力までの遅延が大きくなる。
【００４４】
また、特許文献２（特許３５３５８５５号公報）には、スキャン用フリップフロップ回路に係る発明が開示されている。
特許文献２発明のスキャン用フリップフロップ回路は、通常動作機能と、スキャンテスト動作機能とを備える。ここで、通常動作機能は、通常のフリップフロップ回路として動作するためのものである。試験用のパターン信号であるスキャンイン信号をデータ入力とし、試験用のクロックであるスキャンクロックによりフリップフロップ回路として動作するためのものである。このスキャン用フリップフロップ回路は、マスターラッチ回路と、スレーブラッチ回路と、クロック回路とを有する。ここで、マスターラッチ回路は、通常動作時に入力データを所定のクロックに同期して一時的に保持し、スキャンテスト動作時にスキャンイン信号を第１のスキャンクロックに同期して一時的に保持するものである。スレーブラッチ回路は、通常動作時にマスターラッチ回路で保持された信号をクロックに同期して出力し、スキャンテスト動作時にマスターラッチ回路で保持された信号を第２のスキャンクロックに同期して出力するものである。クロック回路は、外部から入力される第１の切換信号にしたがって、マスターラッチ回路及びスレーブラッチ回路を、クロックの立上がりエッジに同期してデータを出力するポジティブフリップフロップ回路またはクロックの立下りエッジに同期してデータを出力するネガティブフリップフロップ回路のいずれか一方に設定するための第１の制御信号を生成し、外部から入力される第２の切換信号にしたがって、マスターラッチ回路及びスレーブラッチ回路を通常動作またはスキャンテスト動作のいずれか一方に切り換えるための第２の制御信号を生成するものである。
【００４５】
特許文献２発明のスキャン用フリップフロップ回路は、２相クロック方式のスキャン回路の発明に係る。このスキャン回路のハードウェア量は、インバータ回路が９個、トランスファー回路が１２個、２入力ＮＡＮＤ回路が４個、３入力ＯＲ回路が２個で、合計７４トランジスタに相当する。クロック端子から、データの出力まで、ＯＲ回路と、合計４つのトランスファー回路と、インバータ回路と、合計２つのＮＡＮＤ回路とを経由するので、遅延が大きい。
【００４６】
また、特許文献３（特開２００７−１８７４５８号公報）には、スキャン用フリップフロップ回路に係る発明が開示されている。
特許文献３発明のスキャン用フリップフロップ回路は、ラッチ回路部と、ホールド部と、第１出力ノードと、第２出力ノードとを具備する。ここで、ホールド部は、制御信号に基づいてラッチ回路部の内部状態を取り込んで出力状態を保持するものである。第１出力ノードは、出力状態に基づいて第１出力信号を出力するものである。第２出力ノードは、内部状態に基づいて第２出力信号を出力するものである。ラッチ回路部は、第１入力信号および第２入力信号に基づいて内部状態を設定するものである。
【００４７】
特許文献３発明のスキャン用フリップフロップ回路は、２相クロック方式のスキャン回路の発明に係る。このスキャン回路のハードウェア量は、インバータ回路が１４個、トランスファー回路が１０個で、合計４８トランジスタに相当する。このスキャン回路は、クロック遷移によりトランスファー回路が開くことで、マスターラッチ回路内で保持されていたデータが、２つのインバータ回路を介して出力される。このとき、このトランスファー回路の前段にある別のトランスファー回路により、さらに前段に位置するインバータ回路からの駆動力が低下する。その分だけ、クロック信号偏移からデータ出力までの遅延が大きくなる。
【００４８】
【特許文献１】特許３５８７２４８号公報
【特許文献２】特許３５３５８５５号公報
【特許文献３】特開２００７−１８７４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００４９】
本発明の目的は、遅延時間の増加を抑えて、より高速に動作するスキャン用フリップフロップ回路と、このスキャン用フリップフロップ回路を用いた集積回路スキャン方法とを提供することである。
【課題を解決するための手段】
【００５０】
本発明によるスキャン用フリップフロップ回路は、任意の集積回路に内蔵されており、集積回路を１相クロック方式でスキャンする。このスキャン用フリップフロップ回路は、データ信号用インバータ回路部と、第１のラッチ回路部とを具備する。ここで、データ信号用インバータ回路部は、データ信号を入力するためのものである。第１のラッチ回路部は、データ信号用インバータ回路部に接続されている。第１のラッチ回路部は、第１のトランスファー回路部と、第１のインバータ回路部とを具備する。ここで、第１のトランスファー回路部は、データ信号用インバータ回路部に接続されている。第１のインバータ回路部は、第１のトランスファー回路部に接続されている。第１のトランスファー回路部は、所定の制御信号に応じて、データ信号用インバータ回路部の出力と、第１のインバータ回路部の入力との間の信号伝達を制御する。
【００５１】
本発明による１相クロック方式による集積回路スキャン方法は、（ａ）データ信号用インバータ回路部において、データ信号を入力するステップと、（ｂ）第１のラッチ回路部において、データ信号用インバータ回路部の出力信号に基づく信号を記憶するステップとを具備する。ステップ（ｂ）は、（ｂ−１）第１のトランスファー回路部の両端部間における信号伝達を、所定の制御信号に応じて制御するステップと、（ｂ−２）第１のトランスファー回路部において、データ信号用インバータ回路部の出力信号を、第１のインバータ回路部に入力するステップとを具備する。
【発明の効果】
【００５２】
スキャンテストを受ける集積回路が、通常モードにおいても高速に動作できる、１相クロック方式を採用する。また、データ信号入力用インバータ回路と、データ信号入力用インバータ回路からの信号を入力するマスターラッチ回路部内インバータ回路との間に、配置されるトランスファー回路を１つに抑えた。トランスファー回路通過数１個を実現出来たことにより、データ経路のセットアップ時間がスキャン無し回路と同程度のセットアップ時間を実現する事が可能となった。
【発明を実施するための最良の形態】
【００５３】
添付図面を参照して、本発明によるスキャン用フリップフロップ回路を実施するための最良の形態を以下に説明する。
【００５４】
近年のＬＳＩ（Ｌａｒｇｅ  Ｓｉｚｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ、半導体集積回路）は、大規模化、高密度化を続けている。そのため、テスト容易化設計を実装したＬＳＩでないと、ＬＳＩのテストや故障診断が不可能になってきている。テスト容易化の手法としては、まず、回路内のフリップフロップ回路を鎖状に接続してシフトレジスタとして動作するように設計しておく。そして、テスト時において、このシフト機能を利用して外部からフリップフロップ回路の値を任意に制御・観測できるようにする。この方法はスキャンパス法と呼ばれている。スキャンパス法を用いてＬＳＩをテストするためには、テスト用のフリップフロップ回路として、複数のスキャン用ラッチ回路または複数のスキャン用フリップフロップ回路を、ＬＳＩ内に設ける。このとき、ＬＳＩ内論理コーンの出力端子と、後段フリップフロップ回路のテスト用入力端子とを鎖状に接続することで、上記のシフトレジスタを形成する。
【００５５】
図４は、スキャン用ラッチ回路を用いたスキャンパス法でＬＳＩをテストするためのテスト回路を説明するための回路図である。このテスト回路は、６つのスキャン用ラッチ回路９１、９２、９３、９４、９５、９６と、２つの論理コーン８０、８１と、３つのラッチ回路部（ＬＨＴ）８４、８５、８６とを具備する。ただし、スキャン用ラッチ回路９１〜９６や、ラッチ回路８４〜８６の総数は、あくまでも一例であり、他の数値であっても構わない。
【００５６】
第１のスキャン用ラッチ回路９１と、第２のスキャン用ラッチ回路９２と、第３のスキャン用ラッチ回路９３とにおいて、それぞれのデータ信号出力部（ＯＵＴ）が第１の論理コーン８０に接続されている。第１の論理コーン８０と、第２の論理コーン８１とは、第１のラッチ回路（ＬＨＴ）８４と、第２のラッチ回路（ＬＨＴ）８５と、第３のラッチ回路（ＬＨＴ）８６とを介して、第２の論理コーン８１に接続されている。ここで、３つのラッチ回路（ＬＨＴ）８４〜８６は、２つの理論コーン８０、８１の間に、並列に接続されている。第２の論理コーン８１は、第４のスキャン用ラッチ回路９４と、第５のスキャン用ラッチ回路９５と、第６のスキャン用ラッチ回路９６とにおいて、それぞれのデータ信号入力部（ＤＡＴ）に接続されている。第１〜第５のスキャン用ラッチ回路９１〜９５におけるスキャンデータ出力部（ＳＯＴ）のそれぞれは、第２〜第６のスキャン用ラッチ回路９２〜９６におけるシフト信号入力部（ＳＦＴ）のそれぞれに接続されている。
【００５７】
図７は、スキャン用フリップフロップ回路を用いたスキャンパス法でＬＳＩをテストするためのテスト回路を説明するための回路図である。このテスト回路は、６つのスキャン用フリップフロップ回路１０１、１０２、１０３、１０４、１０５、１０６と、論理コーン８３とを具備する。ただし、スキャン用フリップフロップ回路の総数は、あくまでも一例であり、他の数値であっても構わない。
【００５８】
第１のスキャン用フリップフロップ回路１０１と、第２のスキャン用フリップフロップ回路１０２と、第３のスキャン用フリップフロップ回路１０３とにおいて、それぞれのデータ信号出力部（ＯＵＴ）が論理コーン８３に接続されている。第４のスキャン用フリップフロップ回路１０４と、第５のスキャン用フリップフロップ回路１０５と、第６のスキャン用フリップフロップ回路１０６とにおいて、それぞれのデータ信号入力部（ＤＡＴ）が論理コーン８３に接続されている。第１、第２、第４、第５のスキャン用フリップフロップ回路１０１、１０２、１０４、１０５におけるデータ信号出力部（ＯＵＴ）のそれぞれは、第２、第３、第５、第６のスキャン用フリップフロップ回路１０２、１０３、１０５、１０６におけるシフト信号入力部（ＳＦＴ）のそれぞれに接続されている。
【００５９】
スキャン用フリップフロップ回路は、通常のフリップフロップ回路として動作する通常動作機能の他に、テスト用パターン信号であるスキャン信号をＳＩＮ端子からデータ入力し、通常動作より低速なクロックをクロック端子ＣＬＫから入力して、フリップフロップ回路として動作するスキャン動作機能を備えた回路である。
【００６０】
図１は、本発明によるスキャン用ラッチ回路の回路図である。このラッチ回路は、データ信号入力回路部１と、スキャン信号入力回路部２と、マスターラッチ回路部３と、スレーブラッチ回路部４と、クロック信号シフト信号入力回路部５と、データ出力回路部６と、スキャン出力回路部７とを具備する。
【００６１】
データ信号入力回路部１は、データ信号入力部（ＤＡＴ）１１と、インバータ回路（ＩＮＶ４）１２とを具備する。
【００６２】
スキャン信号入力回路部２は、スキャン信号入力部（ＳＩＮ）２１と、インバータ回路（ＩＮＶ５）２２と、トランスファー回路（ＴＧ２）２３とを具備する。トランスファー回路（ＴＧ２）２は、ＣＫＢ信号入力部２３１と、ＣＫＴ信号入力部２３２とを具備する。
【００６３】
マスターラッチ回路部（ＬＬＴ）３は、トランスファー回路（ＴＧ４）３１と、インバータ回路（ＩＮＶ６）３２と、インバータ回路（ＩＮＶ７）３４と、トランスファー回路（ＴＧ３）３５と、トランスファー回路（ＴＧ７）３３とを具備する。トランスファー回路（ＴＧ４）３１は、ＣＤＢ信号入力部３１３と、ＣＤＴ信号入力部３１４とを具備する。トランスファー回路（ＴＧ３）３５は、ＣＫＴ信号入力部３５１と、ＣＫＢ信号入力部３５２とを具備する。トランスファー回路（ＴＧ７）３３は、ＣＤＴ信号入力部３３３と、ＣＤＢ信号入力部３３４とを具備する。
【００６４】
スレーブラッチ回路部（ＬＨＴ）４は、トランスファー回路（ＴＧ５）４１と、インバータ回路（ＩＮＶ９）４２と、インバータ回路（ＩＮＶ１０）４４と、トランスファー回路（ＴＧ６）４３とを具備する。トランスファー回路（ＴＧ５）４１は、ＣＫＴ信号入力部４１１と、ＣＫＢ信号入力部４１２とを具備する。トランスファー回路（ＴＧ６）４３は、ＣＫＢ信号入力部４３１と、ＣＫＴ信号入力部４３２とを具備する。
【００６５】
クロック信号シフト信号入力回路部５は、クロック信号入力部（ＣＬＫ）５１と、インバータ回路（ＩＮＶ１）５３と、ＣＫＢ信号出力部（ＣＫＢ）５７４と、インバータ回路（ＩＮＶ２）５４と、ＣＫＴ信号出力部（ＣＫＴ）５７３と、２入力ＮＯＲ回路（ＮＯＲ）５６と、シフト信号入力部（ＳＦＴ）５２と、ＳＦＴ信号出力部（ＳＦＴ）５７５と、インバータ回路（ＩＮＶ３）５５と、ＳＦＢ信号出力部（ＳＦＢ）５７６とを具備する。
【００６６】
データ出力回路部６は、インバータ回路（ＩＮＶ８）６１と、データ出力部（ＯＵＴ）６２とを具備する。
【００６７】
スキャン出力回路部７は、インバータ回路（ＩＮＶ１１）７１と、スキャン出力部（ＳＯＴ）７２とを具備する。
【００６８】
以上の構成要素を合計すると、このスキャン用ラッチ回路は、１１個のインバータ回路と、６個のトランスファー回路と、１つの２入力ＮＯＲ回路とを具備する。インバータ回路は２トランジスタに、トランスファー回路は２トランジスタに、２入力ＮＯＲ回路は４トランジスタにそれぞれ相当するので、このスキャン用ラッチ回路のハードウェア量は３８トランジスタに相当する。
【００６９】
次に、上記の各種構成要素同士の接続関係を説明する。
データ信号入力回路部１において、データ信号入力部（ＤＡＴ）１１は、インバータ回路（ＩＮＶ４）１２の入力に接続されている。インバータ回路（ＩＮＶ４）１２の出力は、トランスファー回路（ＴＧ４）３１に接続されている。ＳＦＢ信号入力部１３１は、ＳＦＢ信号出力部５７６に接続されている。ＳＦＴ信号入力部１３２は、ＳＦＴ信号出力部５７５に接続されている。
【００７０】
スキャン信号入力回路部２において、スキャン信号入力部（ＳＩＮ）２１は、インバータ回路（ＩＮＶ５）５３の入力に接続されている。インバータ回路（ＩＮＶ５）５３の出力は、トランスファー回路（ＴＧ２）２３に接続されている。トランスファー回路（ＴＧ２）２３は、もう一方で、トランスファー回路（ＴＧ１）１３と、トランスファー回路（ＴＧ４）３１とに接続されている。ＳＦＴ信号入力部２３３は、ＳＦＴ信号出力部５７５に接続されている。ＳＦＢ信号入力部２３４は、ＳＦＢ信号出力部５７６に接続されている。
【００７１】
マスターラッチ回路部（ＬＬＴ）３において、トランスファー回路（ＴＧ４）３１は、インバータ回路（ＩＮＶ６）３２の入力と、トランスファー回路（ＴＧ３）３５と、インバータ回路（ＩＮＶ６）６１の入力とに接続されている。インバータ回路（ＩＮＶ６）３２の出力は、インバータ回路（ＩＮＶ７）３４の入力と、トランスファー回路（ＴＧ５）４１とに接続されている。インバータ回路（ＩＮＶ７）３４の出力は、トランスファー回路（ＴＧ３）３５に接続されている。トランスファー回路（ＴＧ３）３５は、もう一方で、トランスファー回路（ＴＧ７）３３に接続されている。トランスファー回路（ＴＧ７）３３は、もう一方で、トランスファー回路（ＴＧ４）３１と、インバータ回路（ＩＮＶ６）３２の入力と、インバータ回路（ＩＮＶ８）６１の入力とに接続されている。２つのＣＤＢ信号入力部（ＣＤＢ）３１３、３３４は、ＣＤＢ信号出力部５７２に接続されている。２つのＣＤＴ信号入力部（ＣＤＴ）３１４、３３３は、ＣＤＴ信号出力部（ＣＤＴ）５７１に接続られている。ＣＫＴ信号入力部３５１は、ＣＫＴ信号出力部５７３に接続されている。ＣＫＢ信号入力部３５２は、ＣＫＢ信号出力部５７４に接続されている。
【００７２】
スレーブラッチ回路部（ＬＨＴ）４において、トランスファー回路（ＴＧ５）４１は、インバータ回路（ＩＮＶ９）３２の入力と、トランスファー回路（ＴＧ６）４３とに接続されている。インバータ回路（ＩＮＶ９）４２の出力は、インバータ回路（ＩＮＶ１０）４４の入力と、インバータ回路（ＩＮＶ１１）７１の入力とに接続されている。インバータ回路（ＩＮＶ１０）４４の出力は、トランスファー回路（ＴＧ６）４３に接続されている。２つのＣＫＴ信号入力部４１１、４３２は、ＣＫＴ信号出力部５７３に接続されている。２つのＣＫＢ信号入力部４１２、４３１は、ＣＫＢ信号出力部５７４に接続されている。
【００７３】
クロック信号シフト信号入力回路部５において、クロック信号入力部（ＣＬＫ）５１は、インバータ回路（ＩＮＶ１）５３の入力と、２入力ＮＯＲ回路（ＮＯＲ）５６の第１入力部とに接続されている。インバータ回路（ＩＮＶ１）５３の出力は、ＣＫＢ信号出力部５７４と、インバータ回路（ＩＮＶ２）５４の入力とに接続されている。インバータ回路（ＩＮＶ２）５４の出力は、ＣＫＴ信号出力部５７３に接続されている。
シフト信号入力部（ＳＦＴ）５２は、２入力ＮＯＲ回路（ＮＯＲ）５６の第２入力部に接続されている。２入力ＮＯＲ回路（ＮＯＲ）５６の出力は、ＣＤＢ信号出力部（ＣＤＢ）５７２と、インバータ回路（ＩＮＶ３）５５の入力とに接続されている。インバータ回路（ＩＮＶ３）５５の出力は、ＣＤＴ信号出力部（ＣＤＴ）５７１に接続されている。
【００７４】
データ出力回路部６において、インバータ回路（ＩＮＶ８）６１の出力は、データ出力部（ＯＵＴ）６２に接続されている。
【００７５】
スキャン出力回路部７において、インバータ回路（ＩＮＶ１１）７１の出力は、スキャン出力部（ＳＯＴ）７２に接続されている。
【００７６】
次に、この回路図におけるスキャン用ラッチ回路の動作を説明する。
クロック信号シフト信号入力回路部５において、インバータ回路（ＩＮＶ１）５３は、ＣＬＫ（クロック）信号を入力してＣＫＢ信号を生成出力する。インバータ回路（ＩＮＶ２）５４は、ＣＫＢ信号を入力してＣＫＴ信号を生成出力する。インバータ回路（ＩＮＶ３）５５は、ＳＦＴ（シフト）信号を入力してＳＦＢ信号を生成出力する。２入力ＮＯＲ回路（ＮＯＲ）５６は、ＣＬＫ信号とＳＦＴ信号を入力してＣＤＢ信号を生成出力する。インバータ回路（ＩＮＶ３）５５は、ＣＤＢ信号を入力してＣＤＴ信号を生成出力する。
【００７７】
データ信号入力回路部１において、インバータ回路（ＩＮＶ４）１２は、ＤＡＴ信号を入力してＤＴＢ信号を生成出力する。
【００７８】
スキャン信号入力回路部２において、インバータ回路（ＩＮＶ５）２２は、ＳＩＮ信号を入力してＳＩＢ信号を生成出力する。トランスファー回路（ＴＧ２）は、ＳＩＢ信号を入力し、ＣＫＢ＝１の条件が満たされる時において、ＳＩＢ信号を通過させてＷ０５信号を生成出力する。
【００７９】
マスターラッチ回路部（ＬＬＴ）３において、トランスファー回路（ＴＧ４）３１は、ＤＴＢ信号を入力し、ＣＤＢ＝１の条件が満たされる時において、ＤＴＢ信号を通過させてＬＭ信号を生成出力する。インバータ回路（ＩＮＶ６）３２は、ＬＭ信号を入力してＷ０２信号を生成出力する。インバータ回路（ＩＮＶ７）３４は、Ｗ０２信号を入力してＷ０１信号を生成出力する。トランスファー回路（ＴＧ３）３５は、Ｗ０１信号を入力し、ＣＫＴ＝１の条件が満たされる時において、Ｗ０１信号を通過させてＷ０５信号を生成出力する。なお、トランスファー回路（ＴＧ２）２３と、トランスファー回路（ＴＧ３）３５とは、排他信号であるＣＫＢおよびＣＫＴで制御されている。したがって、両トランスファー回路２３、３５はお互いに排他的に動作するので、ＳＩＢ信号とＷ０１信号とがＷ０５信号として競合する事はない。トランスファー回路（ＴＧ７）３３は、Ｗ０５信号を入力し、ＣＤＴ＝１の条件が満たされる時において、Ｗ０５信号を通過させてＬＭ信号を生成出力する。なお、トランスファー回路（ＴＧ４）３１と、トランスファー回路（ＴＧ７）３３とは、排他信号であるＣＤＢおよびＣＤＴで制御されている。したがって、両トランスファー回路３１、３３はお互いに排他的に動作するので、ＤＴＢ信号とＷ０５信号とがＬＭ信号として競合する事はない。
【００８０】
データ出力回路部６において、インバータ回路（ＩＮＶ８）６１は、ＬＭ信号を入力してデータ出力部（ＯＵＴ）６２の出力信号を生成出力する。
【００８１】
スレーブラッチ回路部（ＬＨＴ）４において、トランスファー回路（ＴＧ５）４１は、Ｗ０２信号を入力し、ＣＫＴ＝１の条件が満たされる時において、Ｗ０２信号を通過させてＬＳ信号を生成出力する。インバータ回路（ＩＮＶ９）４２は、ＬＳ信号を入力してＷ１２信号を生成出力する。インバータ回路（ＩＮＶ１０）４４は、Ｗ１２信号を入力してＷ１１信号を生成出力する。トランスファー回路（ＴＧ６）４３は、Ｗ１１信号を入力し、ＣＫＢ＝１の条件が満たされる時において、Ｗ１１信号を通過させてＬＳ信号を生成出力する。なお、トランスファー回路（ＴＧ５）４１と、トランスファー回路（ＴＧ６）４３とは、排他信号であるＣＫＢ信号およびＣＫＴ信号で制御されている。したがって、両トランスファー回路４１、４３は、お互いに排他的に動作するので、Ｗ０２信号とＷ１１信号とがＬＳ信号として競合する事はない。
【００８２】
スキャン出力回路部７において、インバータ回路（ＩＮＶ１１）７１は、Ｗ１２信号を入力してＳＯＴの出力信号を生成出力する。
【００８３】
図５は、本発明によるスキャン用ラッチ回路の真理値表である。本発明によるスキャン用ラッチ回路の出力が、一般的なスキャン用ラッチ回路と同様であることが確認できる。
【００８４】
図９は、本発明によるスキャン用ラッチ回路の動作を説明するためのタイムチャートである。このタイムチャートにおいて、横軸は時間の経過を表し、縦軸はそれぞれの信号におけるバイナリ値を表す。
【００８５】
この説明においては、ＣＬＫ信号のＬｏｗ、Ｈｉｇｈ毎にタイミング値をプラス１加算して説明する。
【００８６】
ＳＦＴ信号、ＤＡＴ信号、ＳＩＮ信号は、入力信号である。この説明においては、これら入力信号が変化するタイミングを、それぞれ次のように定める。すなわち、ＳＦＴ信号は、タイミング４で“０→１”と変化する。ＤＡＴ信号は、タイミング３で“０→１”と変化し、タイミング５で“１→０”と変化する。ＳＩＮ信号は、タイミング７で“０→１”と変化する。
【００８７】
データ信号入力回路部１において、ＤＴＢ信号は、インバータ回路（ＩＮＶ４）１２の遅延分ＤＡＴ信号を遅らせる。同様に、スキャン信号入力回路部２において、ＳＩＢ信号もインバータ回路（ＩＮＶ５）２２の遅延分ＳＩＮ信号を遅らせる。
【００８８】
クロック信号シフト信号入力回路部５において、タイミング１と、タイミング３とでは、ＣＬＫ＝０かつＳＦＴ＝０なので、ＣＤＢ＝１である。したがって、マスターラッチ回路部（ＬＬＴ）において、ＤＴＢ信号をＬＭ信号としてセットする。ここで、タイミング１では、ＤＴＢ信号は“１”なので、ＬＭ信号として“１”をセットする。タイミング３では、ＤＴＢ信号は“０”なので、ＬＭ信号として“０”をセットする。
【００８９】
同様に、タイミング５と、タイミング７とでは、ＣＬＫ＝０かつＳＦＴ＝０なので、ＣＤＢ＝１であり、Ｗ０５信号をＬＭ信号としてセットする。タイミング５では、Ｗ０５信号は“１”なので、ＬＭ信号として“１”をセットする。タイミング７では、Ｗ０５信号は“０”なので、ＬＭ信号として“０”をセットする。
【００９０】
また、タイミング２と、タイミング４と、タイミング６と、タイミング８とでは、ＣＬＫ＝１なので、ＣＤＴ＝１であり、Ｗ０５信号をＬＭ信号としてセットする。
【００９１】
すなわち、ＣＬＫ＝０のときは、ＳＦＴ信号の状態に応じてＤＴＢ信号またはＳＩＢ信号が選択され、ＬＭ信号としてセットされる。この選択された信号は、自身が変化したタイミングでＬＭ信号としてセットされる。したがって、クロックエッジに同期した信号変化ではなく、クロックエッジ間の任意のタイミングで変化することになる。データ出力回路部において、ＯＵＴ信号としては、インバータ回路（ＩＮＶ８）６１の遅延分遅れて信号が出力される。
【００９２】
スレーブラッチ回路４において、ＣＬＫ＝１の時に、ＬＭ信号がＬＳ信号としてセットされる。ＣＫＴ＝１の時、ＬＭ信号はＬｏｗかＨｉｇｈに確定している。したがって、ＬＳ信号は、クロックエッジに同期して、ＬｏｗかＨｉｇｈに確定した信号に変化する。スキャン出力回路部７において、ＳＯＴ信号としては、インバータ回路（ＩＮＶ１１）７１の遅延分送れて信号が出力される。
【００９３】
図２は、本発明によるスキャン用フリップフロップ回路の回路図である。このスキャン用フリップフロップ回路は、図１で説明したスキャン用ラッチ回路から、スキャン出力回路部７を取り除き、そこにデータ出力回路部６を移動したものに等しい。すなわち、図１におけるスキャン出力信号（ＳＯＴ）をデータ出力信号（ＯＵＴ）およびスキャン出力信号（ＳＯＴ）として使用する構成である。図２の回路図におけるその他の部分については、図１のものと同じなので、説明を省略する。
【００９４】
このスキャン用フリップフロップ回路は、１０個のインバータ回路と、６個のトランスファー回路と、１つの２入力ＮＯＲ回路とを具備する。インバータ回路は２トランジスタに、トランスファー回路は２トランジスタに、２入力ＮＯＲ回路は４トランジスタにそれぞれ相当するので、このスキャン用ラッチ回路のハードウェア量は３８トランジスタに相当する。
【００９５】
図８は、本発明によるスキャン用フリップフロップ回路の真理値表である。本発明によるスキャン用ラッチ回路の出力が、一般的なスキャン用フリップフロップ回路と同様であることが確認できる。
【００９６】
次に、図２のスキャン用フリップフロップ回路の動作を説明する。図２のスキャン用フリップフロップ回路の動作を説明するためのタイムチャートは、図９のタイムチャートから、ＯＵＴ信号を削除し、ＳＯＴ信号をＯＵＴ信号に読み替えたものに等しい。図２のスキャン用フリップフロップ回路の動作におけるその他の部分は、図１のスキャン用ラッチ回路の動作と同じなので、説明を省略する。
【００９７】
スキャン用ラッチ回路またはスキャン用フリップフロップ回路の、テスト回路における、通常動作とスキャン動作について説明する。
【００９８】
通常動作の場合、ＤＡＴピンからの入力信号がトランスファー回路ＴＧ１で選択され、マスターラッチ回路とスレーブラッチ回路で保持された後、ＯＵＴ信号で出力される。その後、論理コーンを経由して後段のフリップフロップ回路のＤＡＴに入力され、機能回路として動作する。
【００９９】
スキャン動作の場合、ＳＩＮピンからのスキャンデータをトランスファー回路ＴＧ２で選択され、マスターラッチ回路とスレーブラッチ回路で保持された後、ＯＵＴ信号で出力される。その後、後段のフリップフロップ回路のＳＩＮに入力されて、シフトレジスタを形成し、スキャン回路として動作する。
【０１００】
前述した関連技術では、通常動作におけるデータの流れが、データピンからマスターラッチ回路にセットされる場合、トランスファー回路ＴＧ１、ＴＧ４の２個のトランスファー回路を通過する。このため、信号減衰が大きく、遅延が悪化していた。そこで、本発明では、通常動作におけるトランスファー回路通過個数を減らした。本発明では、通常動作におけるマスターラッチ回路までのデータの流れにおけるトランスファー回路個数が１個に削減されているので、関連技術のスキャン用回路に較べて、高速化している。
【０１０１】
上記に説明したように、本発明による１相クロック方式のスキャン用ラッチ回路では、スキャンデータをマスターラッチ回路のフィードバック経路に接続している。こうすることで、データ経路のトランスファー回路を削減出来、スキャン無しラッチ回路とほぼ同じセットアップ値の回路を実現した。
【０１０２】
図１のスキャン用ラッチ回路に係る、本発明の１つめの特徴について説明する。データ経路遅延を改善するため、データ経路にスキャンデータを接続する代わりに、マスターラッチ回路（ＬＬＴ）３のフィードバック経路に接続する回路方式を採用した。ここで、データ経路とは、図にも示したとおり、データ信号入力回路部１とトランスファー回路（ＴＧ４）３１とを介してインバータ回路（ＩＮＶ６）３２の入力に向かう経路である。
【０１０３】
データ経路にあるトランスファー回路（ＴＧ４）３１の制御は、ＣＬＫとＳＦＴを入力とする２入力ＮＯＲ回路で行うものとした。これは、¬ＣＬＫ＆¬ＳＦＴ＝１の時（ＣＬＫ信号の反転とＳＦＴ信号の反転の論理積が“１”）に開く論理とするためである。データ出力信号は、マスターラッチ回路のデータ（ＯＵＴ）を出力し、スキャン出力信号はスレーブラッチ回路のデータ（ＳＯＴ）を出力する。
【０１０４】
図２のスキャン用フリップフロップ回路に係る、本発明の２つめの特徴について説明する。データ経路遅延を改善するため、データ経路にスキャンデータを接続する代わりに、マスターラッチ回路（ＬＬＴ）３のフィードバック経路に接続する回路方式を採用した。データ経路にあるトランスファー回路（ＴＧ４）３１の制御は、ＣＬＫとＳＦＴを入力とする２入力ＮＯＲ回路で行うものとした。これは、¬ＣＬＫ＆¬ＳＦＴ＝１の時（ＣＬＫ信号の反転とＳＦＴ信号の反転の論理積が“１”）に開く論理とするためである。データ出力とスキャン出力は、同じスレーブラッチ回路のデータを出力する。
【０１０５】
特徴１の１相クロック方式スキャン用ラッチ回路と、特徴２の１相クロック方式スキャン用フリップフロップ回路との違いを説明する。データ出力論理について、スキャン用ラッチ回路がマスターラッチ回路出力であるのに対し、スキャン用フリップフロップ回路はスレーブラッチ回路出力としている点が異なる。すなわち、データ出力タイミングが違う。
【０１０６】
データ処理タイミングについて述べる。スキャン用ラッチ回路９１〜９３のデータ出力ピンと、後段のスキャン用ラッチ回路９４〜９６のデータ入力ピンとの間に、ラッチ回路８４〜８６（スレーブラッチ回路相当のタイミング合わせ機構）を挿入する事で、タイミング合わせをしている（図４を参照）。このラッチ回路を考慮すると、スキャン用ラッチ回路とスキャン用フリップフロップ回路のタイミングは同じとなる。
【０１０７】
スキャン処理タイミングについて述べる。スキャン用ラッチ回路とスキャン用フリップフロップ回路ともスレーブラッチ回路の結果を出力しているので、同じタイミングである。
【図面の簡単な説明】
【０１０８】
【図１】図１は、本発明によるスキャン用ラッチ回路の回路図である。
【図２】図２は、本発明によるスキャン用フリップフロップ回路の回路図である。
【図３】図３は、関連技術による１相クロック方式のスキャン用ラッチ回路の回路図である。
【図４】図４は、スキャン用ラッチ回路を用いたスキャンパス法でＬＳＩをテストするためのテスト回路を説明するための回路図である。
【図５】図５は、本発明によるスキャン用ラッチ回路の真理値表である。
【図６】図６は、関連技術によるスキャン用フリップフロップ回路の回路図である。
【図７】図７は、スキャン用フリップフロップ回路を用いたスキャンパス法でＬＳＩをテストするためのテスト回路を説明するための回路図である。
【図８】図８は、本発明によるスキャン用フリップフロップ回路の真理値表である。
【図９】図９は、本発明によるスキャン用ラッチ回路の動作を説明するためのタイムチャートである。
【図１０】図１０は、関連技術によるスキャン用ラッチ回路の動作を説明するためのタイムチャートである。
【符号の説明】
【０１０９】
１  データ信号入力回路部
１１  データ信号入力部（ＤＡＴ）
１２  インバータ回路（ＩＮＶ４）
１３  トランスファー回路（ＴＧ１）
１３１  ＳＦＢ信号出力部（ＳＦＢ）
１３２  ＳＦＴ信号出力部（ＳＦＴ）
２  スキャン信号入力回路部
２１  スキャン信号入力部（ＳＩＮ）
２２  インバータ回路（ＩＮＶ５）
２３  トランスファー回路（ＴＧ２）
２３１  ＣＫＢ信号出力部（ＣＫＢ）
２３２  ＣＫＴ信号出力部（ＣＫＴ）
２３３  ＳＦＴ信号出力部（ＳＦＴ）
２３４  ＳＦＢ信号出力部（ＳＦＢ）
３  マスターラッチ回路部（ＬＬＴ）
３１  トランスファー回路（ＴＧ４）
３１１  ＣＫＢ信号入力部（ＣＫＢ）
３１２  ＣＫＴ信号入力部（ＣＫＴ）
３１３  ＣＤＢ信号入力部（ＣＤＢ）
３１４  ＣＤＴ信号入力部（ＣＤＴ）
３２  インバータ回路（ＩＮＶ６）
３３  トランスファー回路（ＴＧ７）
３３１  ＣＫＴ信号入力部（ＣＫＴ）
３３２  ＣＫＢ信号入力部（ＣＫＢ）
３３３  ＣＤＴ信号入力部（ＣＤＴ）
３３４  ＣＤＢ信号入力部（ＣＤＢ）
３４  インバータ回路（ＩＮＶ７）
３５  トランスファー回路（ＴＧ３）
３５１  ＣＫＢ信号入力部（ＣＫＢ）
３５２  ＣＫＴ信号入力部（ＣＫＴ）
４  スレーブラッチ回路部（ＬＨＴ）
４１  トランスファー回路（ＴＧ５）
４１１  ＣＫＴ信号入力部（ＣＫＴ）
４１２  ＣＫＢ信号入力部（ＣＫＢ）
４２  インバータ回路（ＩＮＶ９）
４３  トランスファー回路（ＴＧ６）
４３１  ＣＫＢ信号入力部（ＣＫＢ）
４３２  ＣＫＴ信号入力部（ＣＫＴ）
４４  インバータ回路（ＩＮＶ１０）
５  クロック信号シフト信号入力回路部
５１  クロック信号入力部（ＣＬＫ）
５２  シフト信号入力部（ＳＦＴ）
５３  インバータ回路（ＩＮＶ１）
５４  インバータ回路（ＩＮＶ２）
５５  インバータ回路（ＩＮＶ３）
５６  ＮＯＲ回路（ＮＯＲ１）
５７１  ＣＤＴ信号出力部（ＣＤＴ）
５７２  ＣＤＢ信号出力部（ＣＤＢ）
５７３  ＣＫＴ信号出力部（ＣＫＴ）
５７４  ＣＫＢ信号出力部（ＣＫＢ）
５７５  ＳＦＴ信号出力部（ＳＦＴ）
５７６  ＳＦＢ信号出力部（ＳＦＢ）
６  データ出力回路部
６１  インバータ回路（ＩＮＶ８）
６２  データ出力部（ＯＵＴ）
７  スキャン出力回路部
７１  インバータ回路（ＩＮＶ１１）
７２  スキャン出力部（ＳＯＴ）
８０〜８２  論理コーン
８３〜８５  スレーブラッチ回路部（ＬＨＴ）
９１〜９６  ラッチ回路
１０１〜１０３  フリップフロップ回路
【図１】
2009222558.tif 000003
【図２】
2009222558.tif 000004
【図３】
2009222558.tif 000005
【図４】
2009222558.tif 000006
【図５】
2009222558.tif 000007
【図６】
2009222558.tif 000008
【図７】
2009222558.tif 000009
【図８】
2009222558.tif 000010
【図９】
2009222558.tif 000011
【図１０】
2009222558.tif 000012