(57)【要約】【課題】ＬＳＩ製造工程における種々の加熱工程においても良質な結晶状態を維持することが可能な半導体基板を提供すること。【解決手段】半導体基板は、複数の半導体基板(10,12)同士を互いに張り合わせて形成した半導体基板であって、張り合わせ界面に、窒化膜或いは酸窒化膜(11)が形成されている。【選択図】図３
2009016393.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体基板同士を互いに張り合わせて形成した半導体基板であって、
張り合わせ界面に、窒化膜或いは酸窒化膜が形成されている
ことを特徴とする半導体基板。
【請求項２】
複数の半導体基板同士を互いに張り合わせて形成した半導体基板であって、
張り合わせ界面に、炭化膜或いは炭素を含んだ酸化膜が形成されている
ことを特徴とする半導体基板。
【請求項３】
前記界面を介して接している２つの前記半導体基板の面方位が異なっている
ことを特徴とする請求項１又は２に記載の半導体基板。
【請求項４】
半導体基板の主表面上に、窒化膜、酸窒化膜、炭化膜、或いは炭素を含んだ酸化膜を挟んで前記半導体基板とは面方位の異なる第１の半導体層が形成されており、
前記半導体基板の主表面上の前記第１の半導体層が形成されていない部分の上に、前記半導体基板と面方位が同一の第２の半導体層が形成されており、
前記第１の半導体層の上に形成された第１導電型のＦＥＴと、
前記第２の半導体層の上に形成された第２導電型のＦＥＴと
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板の主表面を、窒化処理或いは炭化処理する第１の工程と、
第１の工程の後に、前記主表面を介して別の半導体基板を張り合わせる第２の工程と
を含むことを特徴とした半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直接張り合わせ基板による半導体装置及びその製造方法に関し、特に、張り合わせ界面の制御、安定性に関するものである。
【背景技術】
【０００２】
直接張り合わせによる異なる面方位（結晶方位）を有する基板（Direct  Silicon  Bond、以下ＤＳＢ）をもちいた半導体装置は、Silicon On Insulator（以下、ＳＯＩ）の構造をもたない、Hybrid−Orientation−Technology（以下、ＨＯＴ）が可能な構造である（例えば、特許文献１参照。）。
【０００３】
ＤＳＢにおいては、ＳＯＩのように、埋め込み酸化膜（ＢＯＸ:Buried OXide）を持たないために、異なる面方位を持つＳｉを張り合わせている界面には、理想的には、シリコン以外は存在しない。
【０００４】
従来の一般的なＤＳＢの製法においては、張り合わせによるＳＯＩと同様に、特定の面方位、例えば（１００）基板の表面上に、それとは異なる面方位、例えば（１１０）基板の表面を対向するように張り合わせる。ここで、（１００）基板はＢＯＸを持たないため、（１００）基板のシリコン表面に直接、（１１０）基板の表面を密着させることになる。
【０００５】
その後、（１１０）Ｓｉ基板の表面付近、数１０nmから数１００nmの上層だけ引き剥がして残すことで、（１００）Ｓｉの基体上に、薄い(１１０)の膜を載せた状態のＤＳＢができあがる。
【０００６】
このＤＳＢによる基板を用いて、ＨＯＴの構造を有する半導体装置を製造する工程について以下に説明する。
【０００７】
この場合、下地のベース基板に（１００）基板を用いているため、適当なマスク材で覆うように加工した後に、ＰＦＥＴを製造する予定の領域を残して、ＮＦＥＴを製造する予定の領域を開口する。
【０００８】
この上から、イオン注入機を用いてＳｉ、ＧｅなどＩＶ族や、Ａｒなど不活性ガスのイオンをＮＦＥＴを製造する予定の領域に注入する。基板表面の（１１０）膜とその下に位置する（１００）基板の上面の一部が非晶質化するようなエネルギーとドーズ量を用いてイオン注入することによって、この領域の表面から（１００）基板の上面の一部までを非晶質化する。
【０００９】
このあと、６００℃以上温度でのアニールを加えることで、固相エピタキシー（ＳＰＥ：Solid Phase Epitaxy）によって非晶質化した部分が再結晶化する。その際、再結晶化の情報を下の（１００）基板から得るために、いったん非晶質化して、再結晶化した部分は、基板表面まで（１００）の面方位をもつことになる。
【００１０】
以上の工程により、ＰＦＥＴ領域に（１１０）、ＮＦＥＴ領域に（１００）とそれぞれ異なる面方位をもつＨＯＴ構造が形成できる。これにより、ＰＦＥＴ及びＮＦＥＴが形成される領域にそれぞれ適した基板の面方位を持たせることで、それぞれのキャリア移動度を向上させて、ＭＯＳＦＥＴの電流を増加してＬＳＩを高速化することができる。
【００１１】
しかし、このＮＦＥＴ領域における非晶質状態から回復した界面には、イオン注入で破壊されたダメージがまだ残っており、きれいに回復しきれていない結晶欠陥が生じている。この結晶欠陥を回復するには、１０００℃以上の高温での加熱が必要となる。この加熱の際に、ＰＦＥＴ領域の下、すなわち、（１１０）／（１００）の界面で、シリコン＝シリコン同士の接触から一方の面方位が他方の面方位を崩して、結晶欠陥を生じさせるという問題がある。
【特許文献１】特開２００５−１３６４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、ＬＳＩ製造工程における種々の加熱工程においても良質な結晶状態を維持することが可能な半導体基板、半導体装置、及び半導体基板の製造方法を提供する。
【課題を解決するための手段】
【００１３】
この発明の第１の態様に係る半導体基板は、複数の半導体基板同士を互いに張り合わせて形成した半導体基板であって、張り合わせ界面に、窒化膜或いは酸窒化膜が形成されている。
【００１４】
この発明の第２の態様に係る半導体基板は、複数の半導体基板同士を互いに張り合わせて形成した半導体基板であって、張り合わせ界面に、炭化膜或いは炭素を含んだ酸化膜が形成されている。
【００１５】
この発明の第３の態様に係る半導体装置は、半導体基板の主表面上に、窒化膜、酸窒化膜、炭化膜、或いは炭素を含んだ酸化膜を挟んで前記半導体基板とは面方位の異なる第１の半導体層が形成されており、前記半導体基板の主表面上の前記第１の半導体層が形成されていない部分の上に、前記半導体基板と面方位が同一の第２の半導体層が形成されており、前記第１の半導体層の上に形成された第１導電型のＦＥＴと、前記第２の半導体層の上に形成された第２導電型のＦＥＴとを具備する。
【００１６】
この発明の第４の態様に係る半導体基板の製造方法は、半導体基板の主表面を、窒化処理或いは炭化処理する第１の工程と、第１の工程の後に、前記主表面を介して別の半導体基板を張り合わせる第２の工程とを含む。
【発明の効果】
【００１７】
本発明によれば、ＬＳＩ製造工程における種々の加熱工程においても良質な結晶状態を維持することが可能な半導体基板、半導体装置、及び半導体基板の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態について詳細に説明する。図面において、対応する部分には対応する符号を付し、同一又は類似の部分には同一又は類似の符号で示している。
【００１９】
(第１の実施形態)
本発明の第１の実施形態に係る半導体基板の製造方法を図１乃至図７を用いて説明する。本実施形態においては、張り合わせて形成した半導体基板の張り合わせ界面に、窒化膜或いは酸窒化膜を形成する。
【００２０】
まず、図１に示すように、ベース基板となる、シリコン（１００）基板１０の表面にシリコン窒化膜或いはシリコン酸窒化膜１１を形成する。
【００２１】
たとえば、ＮＨ３雰囲気にて温度６５０℃、圧力１０Ｔｏｒｒくらいの状態に３０分程度、シリコン基板１０をさらすことで、シリコン基板１０の表面の自然酸化膜（図示せず）を窒化処理する。これにより、１×１０１４atoms/cm2以上、例えば１×１０１５atoms/cm2の面密度の窒素を含んだシリコン窒化膜或いはシリコン酸窒化膜１１を形成することができる。
【００２２】
ここで、シリコン窒化膜或いはシリコン酸窒化膜１１として、純粋なリコン窒化膜が形成されるかどうか、或いは上記自然酸化膜の上にできるか下にできるかは製造方法に依存する。
【００２３】
窒化で用いる窒化材、例えばＮＨ３は、自然酸化膜の表面を窒化するだけでなく、殆どは自然酸化膜をすり抜けてシリコン基板１０との界面に到達して、シリコン基板１０の界面のＳｉと反応してＳｉＮをつくる。従って、自然酸化膜の下、即ちシリコン基板１０の表面に殆どのシリコン窒化膜が形成される。
【００２４】
この時に、反応性の高いＮＨ３プラズマ等を用いると、自然酸化膜の酸素を窒素で置換するような、膜を改質するような窒化が行われる。
【００２５】
さらに、ＣＶＤ(Chemical Vapor Deposition)、ＡＬＤ（Atomic Layer Deposition)などの堆積法を用いた場合は、自然酸化膜の上にリコン窒化膜が形成される。
【００２６】
ただし、本実施形態においては、リコン窒化膜が自然酸化膜の上或いは下に形成されても、または、自然酸化膜の中に窒素が入って、いわゆるＳｉＯｘＮｙをつくったとしても、いずれの場合でもかまわない。
【００２７】
以上のようにして形成されたシリコン窒化膜或いはシリコン酸窒化膜１１の膜厚は厚くても２nm程度である。
【００２８】
このベース基板１０のシリコン窒化膜或いはシリコン酸窒化膜１１が形成された表面上に、図２に示すようにベース基板１０とは異なる面方位を有するシリコン基板、例えば（１１０）基板１２を表面が対向するように張り合わせる。この張り合わせは、張り合わせＳＯＩの形成で行われる熱圧着等を用いてよい。
【００２９】
その後、（１１０）基板１２を引き剥がすことにより、（１１０）基板１２の張り合わせ面の表面付近、数１０nmから数１００nmの層だけ残すことで、（１００）基板１０の上に、シリコン窒化膜或いはシリコン酸窒化膜１１を介して薄い(１１０)の膜１２を載せた状態のＤＳＢができあがる（図３）。以上のようにして形成されたＤＳＢの（１１０）／（１００）の界面には、シリコン窒化膜或いはシリコン酸窒化膜１１が形成されている。
【００３０】
張り合わせ後に行われるこの引き剥がし（図示せず）は、張り合わせ前に（１１０）基板１２の張り合わせ面から数１０nmから数１００nmの部分に水素原子を予め打ち込んでおいて、（１１０）基板１２の張り合わせ面から数１０nmから数１００nmの部分に結合強度を弱めた「切れ目」を形成することにより可能となる。図３では、簡単のため引き剥がし工程は示していない。
【００３１】
図３に示したＤＳＢによる基板を用いて、ＨＯＴの構造を有する半導体装置を製造する工程について以下に説明する。
【００３２】
この場合、下地のベース基板に（１００）基板１０を用いているため、適当なマスク材１３（例えば、ＣＶＤによるシリコン酸化膜、シリコン窒化膜などの薄膜や、フォトレジスト膜）で覆うように加工した後に、ＰＦＥＴを製造する予定の領域を残して、ＮＦＥＴを製造する予定の領域を開口する。
【００３３】
この上から、図４に示すように、イオン注入機を用いてＳｉ、ＧｅなどＩＶ族や、Ａｒなど不活性ガスのイオンをＮＦＥＴを製造する予定の領域に注入する。基板表面の（１１０）膜１２とその下に位置する（１００）基板１０の上面の一部が非晶質化するようなエネルギーとドーズ量を用いてイオン注入を実行する。これによって、この領域の表面から（１００）基板１０の上面の一部までが非晶質化されて、アモルファスシリコン層１４が形成される。
【００３４】
このあと、６００℃以上温度でのアニールを加えることで、図５に示すように固相エピタキシーによって非晶質化した部分１４が再結晶化する。その際、再結晶化の情報を下の（１００）基板１０から得るために、いったん非晶質化して再結晶化した部分１５は、基板表面まで（１００）の面方位をもつことになる。
【００３５】
以上の工程により、ＰＦＥＴの形成予定領域に（１１０）膜１２（第１の半導体層）、ＮＦＥＴの形成予定領域に面方位（１００）の再結晶化した部分１５（第２の半導体層）と、それぞれ異なる面方位をもつＨＯＴ構造が形成できる。
【００３６】
上記したイオン注入によって破壊されたダメージは、固相エピタキシーによってＮＦＥＴ領域を非晶質状態から再結晶化により回復した後も、結晶欠陥として依然として残っている。そこで、図６に示すように、この結晶欠陥を回復するために、１０００℃以上の高温でのアニールが必要となる。
【００３７】
即ち、シリコン基板同士を重ね合わせたときには、必然的に生じていた自然酸化膜たるシリコン酸化膜が異なるシリコン基板の間の防護壁として機能していた。しかし、アニール温度が高まるにつれてこのシリコン酸化膜が凝縮し、その表面張力からボール状になってしまう。このため、シリコン＝シリコン同士の接触を最終的には防ぎ得ず、結晶欠陥を発生させてしまう。
【００３８】
従来のＤＳＢの一般的な製法で形成した張り合わせ基板の（１１０）／（１００）界面には、張り合わせ前から自然酸化膜として形成されていた膜厚数nmのシリコン酸化物のみが存在していた。この自然酸化膜に比べて、本実施形態において形成するシリコン窒化膜或いはシリコン酸窒化膜１１は耐熱性が高く、高温工程においても破断することがない。
【００３９】
従って、自然酸化膜のようにアニールによって凝集してしまい、（１１０）／（１００）界面における自然酸化膜の裂け目における異方向のシリコン同士の接触から結晶欠陥を派生させることなく、ＰＦＥＴ及びＮＦＥＴが形成される予定の領域それぞれに、良好な状態のシリコン基板を維持することができる。即ち、本実施形態における半導体基板の製造方法は、このような結晶欠陥を防ぐ構造をもつ張り合わせ基板を提供することができる。
【００４０】
この後、図７に示すように、通常のプロセスによりＳＴＩ１６を形成して、（１１０）膜１２の上にＰＦＥＴ（第１導電型のＦＥＴ）、（１００）の面方位をもって再結晶化した部分１５の上にＮＦＥＴ（第２導電型のＦＥＴ）をそれぞれ形成する。ＰＦＥＴのキャリアであるホールは（１１０）基板で移動度が高く、ＮＦＥＴのキャリアである電子は（１００）基板で移動度が高いことが知られている。従って、ＰＦＥＴ及びＮＦＥＴが形成される領域にそれぞれ適した基板の面方位を持たせることで、それぞれのキャリア移動度を向上させて、ＭＯＳＦＥＴの電流を増加してＬＳＩを高速化することができる。
【００４１】
また、通常のＬＳＩ製造工程における熱工程としては、上述したＨＯＴ構造の欠陥を除去するアニール工程だけに限らず、ＳＴＩの埋め込み材に用いられたシリコン酸化膜のストレス緩和や、ソース、ドレインに注入された不純物を高活性にするための活性化アニールなど多数の熱工程が存在する。
【００４２】
本実施形態において形成する窒素を含む界面は、以上のような工程においても耐熱性の良さから膜の破断を防ぎ、良好な結晶状態を維持できる。なお、界面に形成されるシリコン酸窒化膜中の窒素の割合は２〜３％程度存在すれば十分効果が得られる。しかし、窒化量が多くなって窒素濃度が高くなり過ぎたり、酸窒化膜の膜厚が厚くなり過ぎるとシリコン基板同士の直接接合にはならず、電気的にも絶縁してしまう。ただし、１×１０１４〜１×１０１５atoms/cm2程度であれば、電気的な導通は維持できる。耐熱性と電気的な伝導性とは相反する関係にあり、酸窒化膜中の酸素濃度が一定であれば、窒素濃度を増すほど耐熱性は増すが、伝導性は低下する。
【００４３】
以上説明したように、本実施形態に係る半導体基板の製造方法を用いることによって、ＬＳＩ製造工程における種々の加熱工程においても良質な結晶状態を維持することが可能な半導体基板を提供することができる。その結果、接合不良などの欠陥の少ない半導体装置を提供することが可能となる。さらに、窒素を含む酸化膜層によって耐熱性の高い界面が形成されていることにより、熱工程による破断を防ぐことが可能となり、半導体装置を製造する時の最高温度などの制約を緩めることができるという利点も得られる。
【００４４】
(第２の実施形態)
本発明の第２の実施形態に係る半導体基板の製造方法を図８を用いて説明する。本実施形態においては、張り合わせて形成した半導体基板の張り合わせ界面に、炭化膜或いは炭素を含んだ酸化膜を形成する。
【００４５】
まず、図８に示すように、ベース基板となる、シリコン（１００）基板１０の表面にシリコン炭化膜或いは炭素を含んだシリコン酸化膜１８を形成する。
【００４６】
たとえば、エチレン（Ｃ２Ｈ４）雰囲気にて温度９００℃以上、圧力１０Ｔｏｒｒくらいの状態に３０分程度、シリコン基板１０をさらすことで、表面の自然酸化膜を炭化処理する。これにより、１×１０１４〜１×１０１５atoms/cm2の面密度のシリコン炭化膜或いは炭素を含んだシリコン酸化膜１８を形成することができる。
【００４７】
ここで、シリコン炭化膜或いは炭素を含んだシリコン酸化膜１８として、純粋なリコン炭化膜が形成されるかどうか、或いは上記自然酸化膜の上にできるか下にできるかは第１の実施形態におけるシリコン窒化膜の形成と同様、製造方法に依存する。
【００４８】
以上のようにして形成されたシリコン炭化膜或いは炭素を含んだシリコン酸化膜１８の膜厚は厚くても２nm程度である。
【００４９】
この後の工程は第１の実施形態と同様である。
【００５０】
シリコン炭化膜はシリコン窒化膜比べてさらに耐熱性がよく、また伝導性も優れている。従って、面密度１×１０１４atoms/cm2以上の炭素を含んだ、シリコン炭化膜或いは炭素を含んだシリコン酸化膜の薄膜をもちいることにより、耐熱性をさらに向上し、伝導性もたかく維持することができる。
【００５１】
上記したように、本願発明の実施形態においては、直接張り合わせ半導体基板において、張り合わせ界面に、窒素や、カーボンを含ませることによって、界面に、シリコン酸化物だけでなく、融点の高いシリコン窒化物、炭化物を混在させる。これにより、界面の耐熱性を高め、高温熱処理をおこなっても、異なる面方位を併せ持つ直接張り合わせ基板構造を維持することができる。
【００５２】
なお、上記第１及び第２の実施形態においては、シリコン基板にそれとは面方位の異なるシリコン基板を張り合わせる場合を例にとって説明したが、シリコン基板に面方位は必ずしも異ならないゲルマニウム（Ｇｅ）基板を張り合わせた場合においても、同様な効果が得られる。
【００５３】
即ち、シリコンとゲルマニウムとでは格子定数が異なっているので、仮に面方位が同じだとしても、従来の一般的なＤＳＢの製法で張り合わせた場合には、加熱工程における結晶欠陥の問題が同様に発生する。それに対して、本実施形態のように、張り合わせ界面に、窒化膜、酸窒化膜、炭化膜、或いは炭素を含んだ酸化膜を形成することは有効である。
【００５４】
(第３の実施形態)
本発明の第３の実施形態に係る半導体基板の製造方法を図９乃至図１２を用いて説明する。本実施形態においては、シリコン（１００）基板の上に、ゲルマニウム（１００）基板を張り合わせ、その上にシリコン（１１０）基板をさらに張り合わせる。
【００５５】
まず、図９に示すように、ベース基板となる、シリコン（１００）基板１０の表面にシリコン窒化膜或いはシリコン酸窒化膜１１を形成する。
【００５６】
たとえば、ＮＨ３雰囲気にて温度６５０℃、圧力１０Ｔｏｒｒくらいの状態に３０分程度、シリコン基板１０をさらすことで、シリコン基板１０の表面の自然酸化膜（図示せず）を窒化処理する。これにより、例えば１×１０１５atoms/cm2の面密度の窒素を含んだシリコン窒化膜或いはシリコン酸窒化膜１１を形成することができる。
【００５７】
次に、図１０に示すようにこの基体の上にゲルマニウム（１００）基板２０を貼り付け、ゲルマニウム層２０の膜厚を所望の厚さ、たとえば３００ｎｍの厚さにする。さらに図１１に示すように、ゲルマニウム層２０の表面に、シリコン窒化膜（ＳｉＮ）の薄膜２１を１ｎｍの厚みだけＡＬＤ（Atomic Layer Deposition）法で堆積する。
【００５８】
その上に、図１２に示すように、シリコン（１１０）基板２２をさらに貼り付けて、所望の厚さ、たとえば１００ｎｍに加工する。
【００５９】
以上の工程を経て形成されたＤＳＢのＳｉ（１００）／厚さ３００ｎｍのＧｅ（１００）／厚さ１００ｎｍのＳｉ（１１０）のそれぞれの界面には、熱窒化によるシリコン窒化膜或いはシリコン酸窒化膜１１、ＡＬＤよる堆積シリコン窒化膜２１を配置することができる。
【００６０】
シリコン酸化物に比べて、それらのシリコン窒化物は耐熱性が高く、高温工程においても破断することがない。従って、Ｇｅ（１００）／Ｓｉ（１００）界面で異方向の面方位をもつシリコン、ゲルマンの接触から結晶欠陥を派生することなく、ＰＦＥＴ及びＮＦＥＴが形成される領域それぞれに、良好な状態のシリコン基板を維持することができる。
【００６１】
また、Ｇｅ層２０からＳｉ層１０、２２へのＧｅの拡散を、また、両側のＳｉ層１０、２２からＧｅ層２０へのＳｉの拡散を防ぐことができ、熱工程によって、ＳｉとＧｅが混じりあうことを防ぐことができる。
【００６２】
さらに、このような構造をもつＤＳＢウエハーの表面のシリコン（１１０）層２２をＰＡＩ（pre-amorphization implantation:プリアモルファス化注入）によってアモルファス化して、再結晶化させる。これにより、ＰＡＩを施した領域にのみ、（１００）面方位のＳｉを配置できるだけでなく、そのＳｉと下地のＧｅとの格子間距離の差から、結晶を歪ませた、いわゆる歪みシリコンの形成が可能となる。その領域をＭＯＳＦＥＴのチャネル領域として用いることで、キャリア移動度を向上させてＭＯＳＦＥＴの性能を向上させることができる。
【００６３】
また、通常のＬＳＩ製造工程における熱工程としては、上述したＨＯＴ構造の欠陥を除去するアニール工程だけに限らず、他にも多数の熱工程が存在する。本実施形態において形成する窒素を含む界面は、これらの工程においても耐熱性の良さから膜の破断を防いで良好な結晶状態を維持することができる。
【００６４】
また、Ｇｅ層の形成方法としては、ベース基板となるシリコン（１００）基板１０の上に、上述のような、張り合わせではなくエピタキシャル（Epitaxial）成長にてＧｅ層を形成することも可能である。ゲルマニウム層をシリコンにエピタキシャル成長させる場合は、シリコンとゲルマニウムの結晶格子の大きさによるミスマッチを解消するために、その中間の格子定数をもつＳｉＧｅ、バッファ層としてエピタキシャル成長して、その上にゲルマニウム層をエピタキシャル成長させることが好ましい。
【００６５】
この場合は、シリコン（１００）基板１０とエピタキシャル層たるバッファになる中間のＳｉＧｅ層およびＧｅ層２０との界面にシリコン窒化膜或いはシリコン酸窒化膜を配置することはできないが、Ｇｅ層２０とシリコン（１１０）基板２２を張り合わせる界面には、上述した方法でシリコン窒化膜を配置することができる。
【００６６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体基板の製造方法の一製造工程を示す断面図。
【図２】図１に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図３】図２に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図４】図３に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図５】図４に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図６】図５に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図７】図６に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図８】本発明の第２の実施形態に係る半導体基板の製造方法の一製造工程を示す断面図。
【図９】本発明の第３の実施形態に係る半導体基板の製造方法の一製造工程を示す断面図。
【図１０】図９に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図１１】図１０に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【図１２】図１１に引き続く半導体基板の製造方法の一製造工程を示す断面図。
【符号の説明】
【００６８】
１０…シリコン（１００）基板、１１…シリコン窒化膜或いはシリコン酸窒化膜、
１２、２２…シリコン（１１０）基板、１３…マスク材、１４…アモルファスシリコン層、
１５…再結晶化した部分、１６…ＳＴＩ、
１８…シリコン炭化膜或いは炭素を含んだシリコン酸化膜、
２０…ゲルマニウム（１００）基板、２１…シリコン窒化膜。
【図１】
2009016393.tif 000003
【図２】
2009016393.tif 000004
【図３】
2009016393.tif 000005
【図４】
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【図５】
2009016393.tif 000007
【図６】
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【図７】
2009016393.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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