(57)【要約】【課題】検査用のデータを外部からシリアル入力する場合に、外部端子の増加を極力抑制しつつ検査時間を短縮できる半導体集積回路を提供する。【解決手段】被検査回路部４には電源入力端子１２を介して外部より３Ｖ電源を供給し、検査回路部５に対しては電源入力端子１３を介して５Ｖ電源を供給する。そして、検査回路部５は、検査データ入力端子１０を介してクロック同期でシリアルに入力されるデータをパラレルに変換して、変換した検査用データをレベルシフト回路９でレベル変換して被検査回路部４に与える。【選択図】図１
2009270912.tif 000002
【特許請求の範囲】
【請求項１】
被検査回路部と、クロック入力端子を介して外部よりクロック信号が与えられ、前記クロック信号に同期し、検査データ入力端子を介してシリアルに入力されるデータをパラレルに変換すると、前記被検査回路部に検査用データを出力する検査回路部とを備えてなる半導体集積回路において、
前記被検査回路部に対して外部より電源が供給される第１電源端子と、
前記第１電源端子に供給される電源電圧よりも高い電源電圧が印加され、前記検査回路部に対して外部より電源が供給される第２電源端子とを備え、
前記検査回路部は、前記検査用データのレベルを変換して前記被検査回路部に出力するレベルシフト回路を有していることを特徴とする半導体集積回路。
【請求項２】
前記被検査回路部が、複数のＩＣチップであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記検査回路部は、複数のＩＣチップに対して共通化されていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
被検査回路部と、クロック入力端子を介して外部よりクロック信号が与えられ、前記クロック信号に同期し、検査データ入力端子を介してシリアルに入力されるデータをパラレルに変換して、前記被検査回路部に検査用データを出力する検査回路部とを備えてなる半導体集積回路の検査方法において、
前記被検査回路部に対して供給する電源電圧よりも高い電源電圧を、前記検査回路部に供給し、その状態で前記検査データを外部よりシリアルに入力し、
前記パラレルに変換した検査用データのレベルを変換して前記被検査回路部に出力することを特徴とする半導体集積回路の検査方法。
【請求項５】
前記被検査回路部が、複数のＩＣチップであるものに適用することを特徴とする請求項４記載の半導体集積回路の検査方法。
【請求項６】
前記検査回路部を、複数のＩＣチップに対して共通化した状態で検査を行うことを特徴とする請求項５記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部よりクロック同期でシリアルに入力されるデータをパラレルに変換して、被検査回路部に検査用データを出力する検査回路部を備える半導体集積回路，及びその半導体集積回路の検査方法に関する。
【背景技術】
【０００２】
半導体集積回路については、多機能化に応じて回路規模が増大する傾向にあり、各回路の機能を全て検査するのに時間を要することが問題となっている。機能検査用のデータを、外部よりシリアルに入力する場合には、検査用のデータ入力端子を増やすことで各部の検査を並行して行うようにすれば、検査時間を短縮することができる。しかしながら、その一方で、検査用の外部端子が増えると半導体集積回路のパッケージサイズが大型化することにつながる。半導体集積回路は、多機能化と同時に小型化も不断に要求されているため、検査時間の短縮とパッケージの小型化とはトレードオフの関係にある。
【０００３】
上記のような半導体集積回路の検査に関する従来技術として、例えば特許文献１に開示されているものがある。特許文献１では、内蔵する自己検査回路に対して被測定回路よりも高い電源電圧を供給可能とすることで、自己検査回路の動作マージンを確保するようにしている。
【特許文献１】特開２００３−３７１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の半導体集積回路では、検査データを外部から入力する構成ではなく、電源が投入されると、自己検査回路が自動的に検査用信号を発生させるようになっている。したがって、特許文献１の構成では、検査用の外部端子が増えることは問題とならないが、実行可能な検査パターンが限られてしまう。また、検査パターンを増やそうとすれば、内部で保持する検査データの容量が増加するため、例えば複数のＩＣチップが搭載されているマルチチップ構成の場合などには、各チップに対応して自己検査回路を付加すると回路規模自体が増大することになってしまう。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、検査用のデータを外部からシリアル入力する場合に、外部端子の増加を極力抑制しつつ検査時間を短縮できる半導体集積回路及び半導体集積回路の検査方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の半導体集積回路によれば、検査回路部は、検査データ入力端子を介してクロック同期でシリアルに入力されるデータをパラレルに変換して被検査回路部に出力する。この場合、被検査回路部には第１電源端子を介して外部より電源が供給され、検査回路部に対しては第２電源端子を介して、被検査回路部に供給される電源電圧よりも高い電圧の電源が供給される。そして、検査用データは、レベルシフト回路によりレベル変換されて被検査回路部に与えられる。
【０００７】
即ち、検査回路部には被検査回路部よりも高い電圧の電源が供給されるので、検査回路部を構成する各素子はより高速に動作することができる。従って、外部より与える同期クロックの周波数を高くして検査データをシリアル入力する時間を短縮できるため、検査データ入力端子の数を減らして、１つの端子よりシリアルに入力するデータのビット数が多くなった場合でも検査を短時間で行うことができ、外部端子の増加を抑制してパッケージサイズを小型化することができる。
そして、検査回路部を使用する頻度は被検査回路部に比較して極めて低いので、より高い電源電圧を与えることでストレスが加わるとしても機能的に問題がない。そして、使用頻度が高い被検査回路部については、そのような影響が及ばないため、信頼性が低下することも無い。
【０００８】
請求項２記載の半導体集積回路によれば、被検査回路部が複数のＩＣチップであるものに適用する。即ち、マルチチップ構成の場合、機能検査をより多くの項目について行なう必要があり、全体の検査時間も長引くことになる。そこで、本発明を適用すれば、外部端子の増加を抑制しつつ検査を短時間で行うことができるようになり好適である。
【０００９】
請求項３記載の半導体集積回路によれば、検査回路部を複数のＩＣチップに対して共通化するので、検査回路部をＩＣチップと同数設ける必要がなく、半導体集積回路の全体を小型に構成できる。
【発明を実施するための最良の形態】
【００１０】
以下、本願発明の一実施例について図面を参照して説明する。図１は、本実施例の半導体集積回路の構成を要旨に係る部分について示す機能ブロック図である。マルチチップモジュール１（半導体集積回路）は、例えば、２つのＩＣチップ２，３を備えている。ＩＣチップ２は、被検査回路部４と検査回路部５とで構成されている。被検査回路部４は、例えば４個のフリップフロップ６をシリアルに接続して構成される４ビットのシフトレジスタ７（１，２），このシフトレジタ７（１，２）より出力される４ビットデータをラッチするラッチ回路８（１，２），ラッチ回路８の出力データをレベルシフトして被検査回路部４に出力するレベルシフト回路９を備えている。
シフトレジスタ７（１，２）を構成する初段のフリップフロップ６のＤ入力端子は、マルチチップモジュール１の外部端子である検査データ入力端子１０（１，２）に接続されている。そして、各フリップフロップ６のクロック端子ＣＬＫは、同外部端子であるクロック入力端子１１に接続されている。
【００１１】
また、マルチチップモジュール１は、２つの電源入力端子１２，１３（第１，第２電源端子）を備えており、これらの電源入力端子１２，１３は、外部より与えられた電源Ｖ１，Ｖ２を、被検査回路部４，検査回路部５にそれぞれ独立して供給する。被検査回路部４は例えば３Ｖの電源電圧で動作し、検査回路部５は例えば５Ｖの電源電圧で動作する。そこで、レベルシフト回路９は、検査回路部５より被検査回路部４に出力されるデータのハイレベルを、５Ｖ→３Ｖにレベル変換するようになっている。
尚、ＩＣチップ３は、被検査回路部４に相当する構成だけを備えており、レベルシフト回路９より出力される８ビットのデータバスは、ＩＣチップ３にも接続されている。
【００１２】
次に、本実施例の作用について、図２も参照して説明する。マルチチップモジュール１が通常動作する場合には、電源入力端子１２に３Ｖの電源Ｖ１が供給される。そして、被検査回路部４の検査を行う場合には、電源入力端子１３に５Ｖの電源Ｖ１を供給して検査回路部５を動作させる。
この時、クロック入力端子１１よりシリアルクロック信号（例えば、周波数数ＭＨｚ〜１０数ＭＨｚ程度）が入力されると共に、そのクロック信号に同期して検査データがシリアルに入力されると、シフトレジスタ７が、そのシリアルデータをパラレルに変換する。ラッチ回路８は、図示しない制御回路が例えば上記クロック信号のパルス入力数をカウントすることで、シリアルデータの入力が完了した時点で与えられるラッチ信号により、シフトレジスタ７でシリアル／パラレル変換されたデータをラッチする。ラッチされたデータは、レベルシフト回路９を介して被検査回路部４に出力され、その検査データによって被検査回路部４の機能が検査される。
【００１３】
この場合、検査回路部５は、被検査回路部４よりも高い電圧の電源Ｖ２が供給されているので高速動作が可能であり、シフトレジスタ７におけるシリアル／パラレル変換処理を迅速に行うことができる。一般に、論理回路では、電源電圧が高くなるほど信号の伝搬遅延時間が短くなるため、高速に動作するようになる。したがって、図１では図示の都合上シフトレジスタ７を４ビット構成で示しているが、より大規模な８ビットや１６ビット，或いはそれ以上に構成することも可能である。
そして、検査データの入力を短時間で行うことが可能であれば、上記のようにシフトレジスタ７を大規模化することができるから、検査データ入力端子１０を設ける数を減らすことができる。
【００１４】
ここで、図２には、比較のため、マルチチップモジュール１と同様に検査データを外部よりシリアルに入力する構成の従来例を示す。従来のマルチチップモジュール２１では、被検査回路部２２と検査回路部２３に供給される電源が共通であり、１つの電源入力端子１２によって、被検査回路部２２の動作電圧が３Ｖであれば３Ｖ電源が供給される。すると、シフトレジスタ２４の動作速度が上がらないため、検査を短時間で行うには、シフトレジスタ２４を小規模に（図２では２ビット）構成するしかない。その結果、検査データ入力端子１０の数が増加することになる。
【００１５】
図２でも、図示の都合上、被検査回路部２２に出力される検査データは６ビット分しか示していないが、８ビットであれば検査データ入力端子１０は４本必要である。すなわち、図１のマルチチップモジュール１では、電源入力端子が１本余分に必要であるが、外部端子の総本数は５本であり、図２のマルチチップモジュール２１では、外部端子の総本数は６本となる。この本数の差は、マルチチップモジュール１のシフトレジスタ７をより大規模化すれば、更に大きくなる。また、マルチチップモジュール１側にはレベルシフト回路９が必要となるが、それに伴う回路規模の増加が負担となることはない。
【００１６】
尚、図２の構成において、被検査回路部２２と検査回路部２３とを何れも５Ｖ電源で動作させることも考えられるが、例えばＭＯＳプロセスで構成されている場合、回路に高い電圧を印加すると、ホットキャリア劣化による寿命の短命化が進む。すなわち、ホットキャリア劣化による回路の寿命は、基板電流をＩsubとすると、
（寿命）∝Ｉsub−α…（１）
で表され、基板電流Ｉsubが増加すると短命化が加速する。そして、基板電流Ｉsubは、電源電圧をＶdsとすると、
Ｉsub∝Ｖdsβ    …（２）
で表されるから、電源電圧Ｖdsの上昇に応じて短命化が進むことになる。尚、（１），（２）式におけるα，βは定数である。
【００１７】
そして、マルチチップモジュール１本来の機能をなす被検査回路部４が動作する時間に比較して、検査回路部５が動作する時間は検査時のみであるから極めて短い。したがって、検査回路部５側に高い電圧を検査時だけ与えてストレスを加えても、マルチチップモジュール１としての機能に影響が及ぶことはない。
【００１８】
以上のように本実施例によれば、被検査回路部４には電源入力端子１２を介して外部より３Ｖ電源を供給し、検査回路部５に対しては電源入力端子１３を介して５Ｖ電源を供給する。そして、検査回路部５は、検査データ入力端子１０を介してクロック同期でシリアルに入力されるデータをパラレルに変換して、変換した検査用データをレベルシフト回路９でレベル変換して被検査回路部４に与えるようにした。
従って、外部より与える同期クロックの周波数を高くして検査データをシリアル入力する時間を短縮できるので、検査データ入力端子１０の数を減らして、１つの端子よりシリアルに入力するデータのビット数が多くなった場合でも検査を短時間で行うことができ、外部端子の増加を抑制してパッケージサイズを小型化することができる。そして、高い電圧は使用される頻度が低い検査回路部５側だけに印加されるので、使用頻度が高い被検査回路部４にはそのような影響が及ぶことがなく、信頼性が低下することも無い。
【００１９】
そして、複数のＩＣチップ２，３を備えるマルチチップモジュール１に適用するので、機能検査をより多くの項目について行なう必要があり、全体の検査時間が長引かざるを得ないものに本発明を適用すれば、外部端子の増加を抑制しつつ検査を短時間で行うことができるようになり好適である。
加えて、検査回路部５を複数のＩＣチップ２，３に対して共通化するので、検査回路部５をＩＣチップと同数設ける必要がなく、マルチチップモジュール１の全体を小型に構成できる。
【００２０】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
シングルチップ構成の半導体集積回路に適用しても良い。また、ＩＣチップを３つ以上備えるものに適用しても良い。
複数のＩＣチップを備えている場合、各ＩＣチップの被検査回路部に対応して検査回路部を設けても良い。
検査データのビット数は、適宜変更して実施すれば良い。
被検査回路部と検査回路部とにそれぞれ与える電源電圧も一例であり、条件（Ｖ１＜Ｖ２）を満たす範囲で個別の設計に応じて適宜変更すれば良い。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例であり、マルチチップモジュールの構成を概略的に示す図
【図２】比較のため示す従来構成の図１相当図
【符号の説明】
【００２２】
図面中、１はマルチチップモジュール（半導体集積回路）、２はＩＣチップ、３はＩＣチップ（被検査回路部）、４は被検査回路部、５は検査回路部、７はシフトレジスタ、９はレベルシフト回路、１０は検査データ入力端子、１１はクロック入力端子、１２，１３は電源入力端子（第１，第２電源端子）を示す。
【図１】
2009270912.tif 000003
【図２】
2009270912.tif 000004