(57)【要約】【課題】要素回路ブロック間の配線構造に拘わらずアンテナフリーな回路構造の半導体装置を得ることを目的とする。【解決手段】配線データＤ２１で規定される配線が入力端子ＰＩに接続される。入力端子ＰＩはトランスファゲートＴＦ３を介して入力用素子であるインバータＧ１の入力部に接続される。このトランスファゲートＴＦ３はＮＭＯＳゲートＱ３Ｎに電源電圧が付与され、ＰＭＯＳゲートＱ３Ｐに接地レベルが設定されることにより常時オン状態に設定される。【選択図】図１
2009130330.tif 000002
【特許請求の範囲】
【請求項１】
外部配線に接続される入力端子を有する要素回路を含む半導体装置であって、
前記要素回路は、
一方端が前記入力端子に電気的に接続されるトランスファゲートと、
前記トランスファゲートの他方端に入力部が接続される入力用素子とを備え、
前記トランスファゲートは、
一方電極及び他方電極を有し、制御電極に常時オン状態する所定の固定信号を受けるトランジスタ部を含み、
前記一方端及び前記他方端は前記トランジスタ部の一方電極及び他方電極を含む、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記トランジスタ部は互いに異なる第１及び第２の導電型の第１及び第２のトランジスタ部を含み、
前記所定の固定信号は互いに異なる第１及び第２の固定信号を含み、
前記第１のトランジスタ部は制御電極に前記第１の固定信号を受け、前記第２のトランジスタ部は制御電極に前記第２の固定信号を受ける、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記要素回路は、
前記所定の固定信号供給用の所定の固定信号配線と、
前記所定の固定信号配線と電気的に接続される所定の拡散領域と、
前記所定の拡散領域と前記トランジスタ部の制御電極との間に形成され、前記所定の拡散領域と前記トランジスタ部の制御電極とを電気的に接続する所定の接続配線とを備える、
半導体装置。
【請求項４】
外部配線に接続される入力端子と、入力部が前記入力端子に接続される入力用素子とを有する要素回路を含む半導体装置を設計する方法であって、
(a) 前記入力用素子の入力部及び前記外部配線の構造に基づき、前記入力用素子の入力部に与えるアンテナダメージの度合を判定するステップ、
(b) 前記ステップ(a) で判定された判定結果が所定の許容範囲を超える際、前記入力端子と前記入力用素子の入力部との間に、常時オン状態のトランスファゲートを挿入するステップとを備える、
半導体装置の設計方法。
【請求項５】
(a) 予め設計用の複数種の要素回路を登録するステップと、
(b) 前記ステップ(a) で登録された前記複数種の要素回路のいずれかを用いて所望の半導体装置を形成するステップとを備え、
前記複数種の要素回路はアンテナダメージ緩和用要素回路を含み、
前記アンテナダメージ緩和用要素回路は、
一方端が前記入力端子に電気的に接続されるトランスファゲートと、
前記トランスファゲートの他方端に入力部が接続される素子とを備え、
前記トランスファゲートは、
一方電極及び他方電極を有し、制御電極に常時オン状態する所定の固定信号を受けるトランジスタ部を含み、
前記一方端及び前記他方端は前記トランジスタ部の一方電極及び他方電極を含む、
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アンテナ比の向上を図った多層配線構造の半導体装置及びその設計方法に関する。
【背景技術】
【０００２】
要素回路ブロック（IP）のＴＥＧ（Test Elementary Group）を作成し、複数ＴＥＧの乗り合いチップの任意の領域に配置してI/Oセルと配線接続する場合、TOPレベルの配線で入力トランジスタがアンテナダメージを被る可能性がある。特にタイミング制約のないモード信号類は引き回して配線される可能性があり、その可能性が高い。そこで、ブロック外部との配線に関わらず、アンテナダメージフリーとなる入力仕様を考える必要がある。
【０００３】
なお、要素回路ブロックとは、アンプ、サンプルホールド回路、コンパレータ、フィルタ、CPUコア、演算器等、共通に用いられるアナログ回路あるいはデジタル回路を意味する。これらの要素回路ブロックを規定するデータ構造は半導体ＩＰとして活用される。
【０００４】
アンテナダメージは、製造工程時に導体に帯電される電荷が、そこに接続されているトランジスタのゲート酸化膜にダメージを与える現象である。したがって、ゲート面積（LxW）に対する、ダメージを与える導体（ポリシリコン、コンタクト、メタル、ビア）の総面積の比で、アンテナダメージの合否判定する。なお、導体が拡散層に接続されていれば、電荷の逃げ道ができるためゲート酸化膜へのダメージが緩和される。そのため、拡散層の面積によって、上述のアンテナ比の許容値を大きくとることができる。
【０００５】
図１３は複数の要素回路ブロック間の配線の概念を示す説明図である。同図に示すように、要素回路ブロック１〜３間における入出力配線内容を示している。要素回路ブロック１から要素回路ブロック２への配線を配線データＤ１２で規定し、要素回路ブロック２から要素回路ブロック１への配線を配線データＤ２１で規定している。また、要素回路ブロック１から要素回路ブロック３への配線を配線データＤ１３で規定し、要素回路ブロック３から要素回路ブロック１への配線を配線データＤ３１で規定している。さらに、要素回路ブロック２から要素回路ブロック３への配線を配線データＤ２３で規定し、要素回路ブロック３から要素回路ブロック２への配線を配線データＤ３２で規定している。
【０００６】
図１４は２つのブロック間を配線長の異なる２本の配線で配線する場合の状況を模式的に示す説明図である。同図に示すように、配線データＤ１２で規定される配線（以下、単に「配線データＤ１２」と略する場合あり）の配線長に比べ、配線データＤ２１で規定される配線の配線長が長くなっている。なお、要素回路ブロック１は、内部に配線データＤ１２に信号出力するインバータＧ１２と、配線データＤ２１からの信号を入力するインバータＧ１１とを有する。一方、要素回路ブロック２は配線データＤ１２からの信号を入力するインバータＧ２１と、配線データＤ２１に信号出力するインバータＧ２２とを有する。
【０００７】
図１５は図１４で示した配線データＤ１２の配線構造を示す断面図である。同図に示すように、半導体基板１０の要素回路ブロック１の形成用の領域に素子分離領域１１で素子分離されてＭＯＳトランジスタＱ１２がウェル領域１２内に形成される。ＭＯＳトランジスタＱ１２は図１４で示したインバータＧ１２の構成要素となる。
【０００８】
ウェル領域１２の上層部に選択的にソース・ドレイン領域１３が形成され、ソース・ドレイン領域１３，１３間のウェル領域１２の表面上にゲート酸化膜１４を介してゲート電極１５が形成され、ゲート電極１５の側面にサイドウォール１６が形成される。
【０００９】
一方、半導体基板１０の要素回路ブロック２の形成用の領域に素子分離領域２１で素子分離されてＭＯＳトランジスタＱ２１がウェル領域２２内に形成される。ＭＯＳトランジスタＱ２１は図１４で示したインバータＧ２１の構成要素となる。
【００１０】
ウェル領域２２の上層部に選択的にソース・ドレイン領域（図１５では図示せず）が形成され、ソース・ドレイン領域間のウェル領域２２の表面内がチャネル領域２７となる。このチャネル領域２７上にゲート酸化膜２４を介してゲート電極２５が形成され、ゲート電極２５の側面にサイドウォール２６が形成される。
【００１１】
図１５に示すように、配線データＤ１２はＭＯＳトランジスタＱ１２の一方のソース・ドレイン領域１３（インバータＧ１２の出力部に相当）と、ＭＯＳトランジスタＱ２１のゲート電極２５（インバータＧ２１の入力部に相当）との間に設けられる。
【００１２】
具体的には、ＭＯＳトランジスタＱ１２のソース・ドレイン領域１３の一方領域（図中右側の領域）上にコンタクトホールＣＴ１が形成され、以降、第１メタル配線ＭＴ１１、第１ビアホールＶ１１、第２メタル配線ＭＴ２１、第２ビアホールＶ２１を介して最上の配線層となる第３メタル配線ＭＴ３０に電気的に接続される。
【００１３】
そして、第３メタル配線ＭＴ３０から第２ビアホールＶ２２、第２メタル配線ＭＴ２２、第１ビアホールＶ１２、第１メタル配線ＭＴ１２及びコンタクトホールＣＴ２を介してＭＯＳトランジスタＱ２１のゲート電極２５に電気的に接続される。このように、配線データＤ１２は３層メタル配線構造で形成される。
【００１４】
図１６は図１４で示した配線データＤ２１の配線構造を示す断面図である。同図に示すように、半導体基板１０の要素回路ブロック２の形成用の領域に素子分離領域２１で素子分離されてＭＯＳトランジスタＱ２２がウェル領域２２内に形成される。ＭＯＳトランジスタＱ２２は図１４で示したインバータＧ２２の構成要素となる。
【００１５】
ウェル領域２２の上層部に選択的にソース・ドレイン領域２３が形成され、ソース・ドレイン領域２３，２３間のウェル領域２２の表面上にゲート酸化膜２４を介してゲート電極２５が形成され、ゲート電極２５の側面にサイドウォール２６が形成される。
【００１６】
一方、半導体基板１０の要素回路ブロック１の形成用の領域に素子分離領域１１で素子分離されてＭＯＳトランジスタＱ１１がウェル領域１２内に形成される。ＭＯＳトランジスタＱ１１は図１４で示したインバータＧ１１の構成要素となる。
【００１７】
ウェル領域１２の上層部に選択的にソース・ドレイン領域（図１１では図示せず）が形成され、ソース・ドレイン領域間のウェル領域１２の表面内がチャネル領域１７となる。このチャネル領域１７上にゲート酸化膜１４を介してゲート電極１５が形成され、ゲート電極１５の側面にサイドウォール１６が形成される。
【００１８】
図１６に示すように、配線データＤ２１はＭＯＳトランジスタＱ２２の一方のソース・ドレイン領域２３（インバータＧ２２の出力部に相当）と、ＭＯＳトランジスタＱ１１のゲート電極１５（インバータＧ１１の入力部に相当）との間に設けられる。
【００１９】
具体的には、ＭＯＳトランジスタＱ２２のソース・ドレイン領域２３の一方領域（図中右側の領域）上にコンタクトホールＣＴ３が形成される。以降、第１メタル配線ＭＴ１３、第１ビアホールＶ１３、第２メタル配線ＭＴ２３、第２ビアホールＶ２３、第３メタル配線ＭＴ３１、第３ビアホールＶ３１、第４メタル配線ＭＴ４１、第４ビアホールＶ４１、第５メタル配線ＭＴ５１、第５ビアホールＶ５１、第６メタル配線ＭＴ６１及び第６ビアホールＶ６１を介して最上の配線層となる第７メタル配線ＭＴ７０に電気的に接続される。
【００２０】
そして、第７メタル配線ＭＴ７０から下り、第６ビアホールＶ６２、第６メタル配線ＭＴ６２、第５ビアホールＶ５２、第５メタル配線ＭＴ５２、第４ビアホールＶ４２、第４メタル配線ＭＴ４２、及び第３ビアホールＶ３２を介して第３メタル配線ＭＴ３２に電気的に接続される。
【００２１】
さらに、第３メタル配線ＭＴ３２から上り、第３ビアホールＶ３３、第４メタル配線ＭＴ４３、第４ビアホールＶ４３、第５メタル配線ＭＴ５３及び第５ビアホールＶ５３を経て第６メタル配線ＭＴ６３に電気的に接続される。
【００２２】
そして、第６メタル配線ＭＴ６３から下り、第５ビアホールＶ５４、第５メタル配線ＭＴ５４、第４ビアホールＶ４４、第４メタル配線ＭＴ４４、第３ビアホールＶ３４、第３メタル配線ＭＴ３３、第２ビアホールＶ２４、第２メタル配線ＭＴ２４、第１ビアホールＶ１４、第１メタル配線ＭＴ１４、及びコンタクトホールＣＴ４を介してＭＯＳトランジスタＱ１１のゲート電極２５に電気的に接続される。このように、配線データＤ２１は７層メタル配線構造で形成される。
【００２３】
なお、図１５及び図１６で示したＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２それぞれのゲート電極１５（２５）はポリシリコンで形成される。
【００２４】
図１５で示した配線データＤ１２において、ＭＯＳトランジスタＱ２１のゲート酸化膜２４にダメージを与える導体（図中、格子状のハッチングで示す。以下、「ダメージ導体」と称する場合あり）は、ゲート電極２５、コンタクトホールＣＴ２、メタル配線ＭＴ１２，ＭＴ２２、ビアホールＶ１２，Ｖ２２となる。なぜならば、これらの導体は１層ずつ積み上げて配線を製造する際、その製造時においてソース・ドレイン領域１３より先にゲート電極２５と電気的に接続関係を有するため、ゲート電極２５下のゲート酸化膜２４にダメージを与えるからである。
【００２５】
一方、アンテナダメージを与えない導体（図中、白抜きで示す。以下、「非ダメージ導体」と称する場合有り）は、拡散領域（ソース・ドレイン領域１３）に接続されるコンタクトホールＣＴ１、メタル配線ＭＴ１１，ＭＴ２１、ビアホールＶ１１，Ｖ２１となる。なぜならば、これらの導体は１層ずつ積み上げて配線を製造する際、その製造時においてゲート電極２５より先に拡散領域（ソース・ドレイン領域１３）と電気的に接続されるため、この拡散領域を介して半導体基板１０に電荷が抜けるためゲート酸化膜２４にダメージを与えないからである。
【００２６】
また、最上層の第３メタル配線ＭＴ３０はその製造時においてゲート電極２５と同時に拡散領域（ソース・ドレイン１３）に電気的に接続されるため、拡散領域に電気的に接続される分、ダメージ導体に比べてアンテナ比を緩和することができる。したがって、第３メタル配線ＭＴ３０はダメージ導体と非ダメージ導体との中間的な導体（図中、斜線ハッチングで示す。以下、「ダメージ緩和導体」と称する場合有り）となる。
【００２７】
図１６で示した配線データＤ２１のおいても、同様に導体をアンテナダメージ分類すると、ダメージ導体は、ゲート電極１５、コンタクトホールＣＴ４、メタル配線ＭＴ１４，ＭＴ２４，ＭＴ３２，ＭＴ３３，ＭＴ４２〜ＭＴ４４，ＭＴ５２〜ＭＴ５４，ＭＴ６２，ＭＴ６３，ビアホールＶ１４，Ｖ２４，Ｖ３２〜Ｖ３４，Ｖ４２〜Ｖ４４，Ｖ５２〜Ｖ５４及びＶ６２となる。
【００２８】
また、非ダメージ導体は、コンタクトホールＣＴ３、メタル配線ＭＴ１３，ＭＴ２３，ＭＴ３１，ＭＴ４１，ＭＴ５１，ＭＴ６１、ビアホールＶ１３，Ｖ２３，Ｖ３１，Ｖ４１，Ｖ５１，Ｖ６１となる。また、ダメージ緩和導体は第７メタル配線ＭＴ７０となる。
【００２９】
上述した導体をアンテナダメージ分類した結果、配線データＤ１２で規定される配線はアンテナ比の許容値を満たす可能性が高い。一方、配線データＤ２１で規定される配線は配線長が長く、かつ、非ダメージ導体の割合は小さく、ダメージ導体の割合が大きいため、アンテナ比の許容値を満たすことができない可能性が高い。
【００３０】
アンテナダメージを緩和するためのアンテナダメージ緩和技術として一般的な手法は、入力端子（トランジスタのゲート電極）の近傍領域にダイオードを設けて配線を拡散層に接続し、電荷の逃げ道を作るという手法がある。この手法は例えば特許文献１に開示されている。
【００３１】
特許文献１で開示されたアンテナダメージ緩和技術は、入力端子にアンテナ対策用のダイオードを設けたバッファもしくはインバータセルを用意して、アンテナチェックでエラーとなるパスに挿入するという手法である。
【００３２】
図１７は特許文献１で開示された手法を説明する説明図である。同図に示すように、要素回路ブロック１の信号入力用のインバータＧ１１の入力部であるノードＮ１にダイオードＤ１０１のカソード及びダイオードＤ１０２のアノードを接続し、ダイオードＤ１０１のアノードを接地するとともに、ダイオードＤ１０２のカソードを電源に接続している。
【００３３】
図１８は図１７で示した回路を実現するためのレイアウト構成を示す平面図である。同図に示すように、Ｐ基板４０内にＮウェル領域３２が選択的に形成され、Ｎウェル領域３２内にＰ拡散領域３３及びＰ拡散領域３５が選択的に形成される。
【００３４】
そして、Ｐ拡散領域３３の中心を図中縦断してゲート電極１５が形成される。ゲート電極１５とＰ拡散領域３３とによりＰＭＯＳトランジスタＱ１１Ｐを構成している。また、Ｎウェル領域３２の一部がコンタクトホールＣＴを介して電源配線３０に電気的に接続される。
【００３５】
Ｐ基板４０内にＮ拡散領域３４及びＮ拡散領域３６が選択的に形成され、Ｎ拡散領域３４の中心を図中縦断してゲート電極１５が形成される。ゲート電極１５とＮ拡散領域３４とによりＮＭＯＳトランジスタＱ１１Ｎを構成している。また、Ｐ基板４０の一部がコンタクトホールＣＴを介してＧＮＤ配線３１に電気的に接続される。
【００３６】
ゲート電極１５によって左右に分割されるＰ拡散領域３３の一方（図中左側）はコンタクトホールＣＴ及びメタル配線４１を介して電源配線３０と電気的に接続される。Ｐ拡散領域３５はコンタクトホールＣＴ及びメタル配線４３を介してゲート電極１５及びＮ拡散領域３６と電気的に接続される。
【００３７】
ゲート電極１５によって左右に分割されるＮ拡散領域３４の一方（図中左側）はコンタクトホールＣＴ及びメタル配線４４を介してＧＮＤ配線３１と電気的に接続され、他方はコンタクトホールＣＴ及びメタル配線４２を介してＰ拡散領域３３の他方と電気的に接続される。
【００３８】
このようなレイアウト構成において、ゲート電極１５、Ｐ拡散領域３３及びＮ拡散領域３４によりＰＭＯＳトランジスタＱ１１Ｐ及びＮＭＯＳトランジスタＱ１１ＮからなるインバータＧ１１が構成され、Ｐ拡散領域３５とＮウェル領域３２とによりダイオードＤ１０２が構成され、Ｎ拡散領域３６とＰ基板４０とによりダイオードＤ１０１が構成される。
【００３９】
図１９は図１７及び図１８で示したアンテナダメージ緩和技術を用いた場合の配線データＤ２１の配線構造を示す断面図である。同図に示すように、半導体基板１０の要素回路ブロック１の形成用の領域に素子分離領域１１で素子分離されてＭＯＳトランジスタＱ１１がウェル領域１２内に形成される。ＭＯＳトランジスタＱ１１は図１７で示したインバータＧ１１の構成要素となる。すなわち、ＭＯＳトランジスタＱ１１は図１８で示したＰＭＯＳトランジスタＱ１１ＰあるいはＮＭＯＳトランジスタＱ１１Ｎに相当する。
【００４０】
さらに、素子分離領域１１で素子分離された半導体基板１０の上層部に拡散領域１８が形成され、当該拡散領域１８がコンタクトホールＣＴ５を介して第１メタル配線ＭＴ１４に電気的に接続される。この拡散領域１８が図１８で示したＰ拡散領域３５あるいはＮ拡散領域３６に相当する。また、コンタクトホールＣＴ５が図１８で示したＰ拡散領域３５あるいはＮ拡散領域３６とメタル配線４３とを電気的に接続するコンタクトホールＣＴに相当する。なお、他の構造は図１６で示した構造と同様であるため説明を省略する。
【００４１】
図１９で示した配線データＤ２１の配線構造に対して上述したアンテナダメージ分類を行う。図１６で示した構造ではダメージ導体であったメタル配線ＭＴ１４，ＭＴ２４，ＭＴ３２，ＭＴ３３，ＭＴ４２〜ＭＴ４４，ＭＴ５２〜ＭＴ５４，ＭＴ６２，ＭＴ６３，ビアホールＶ１４，Ｖ２４，Ｖ３２〜Ｖ３４，Ｖ４２〜Ｖ４４，Ｖ５２〜Ｖ５４及びＶ６２が、ダメージ緩和導体に分類される。
【００４２】
このように、ダイオードＤ１０１，Ｄ１０２を要素回路ブロック１の入力部に挿入することにより、大半のダメージ導体をダメージ緩和導体に置き換えることができるため、アンテナ比の許容値を大きく緩和することができる。
【００４３】
【特許文献１】特開平１１−２９７８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００４４】
しかしながら、上述したダイオード挿入によりアンテナダメージ緩和を行っても、アンテナ比の許容値を大きくすることができるが、アンテナダメージを皆無にすることができない。すなわち、アンテナフリーとなる訳ではない。したがって、想定以上の長さの外部配線が接続された場合には、アンテナダメージを被ってしまうという問題点があった。
【００４５】
また、タイミング検証に際して、トランジスタモデルだけでなく、ダイオードモデルが必要になり、その分、タイミング検証が複雑化するという問題点もあった。
【００４６】
この発明は上記問題点を解決するためになされたもので、要素回路ブロック間の配線構造に拘わらずアンテナフリーな回路構造の半導体装置を得ることを目的とする。
【００４７】
この発明の他の目的は、タイミング検証が容易な構成の半導体装置を得ることである。
【課題を解決するための手段】
【００４８】
この発明に一実施の形態である半導体装置によれば、外部配線に接続される入力端子を有する要素回路を含んでいる。
【００４９】
上記要素回路は、入力端子とインバータ等の入力用素子の入力部（ゲート電極等）との間にトランスファゲートを介挿している。このトランスファゲートは一方電極及び他方電極を有し、制御電極に常時オン状態する所定の固定信号を受けるトランジスタ部を含んでいる。
【発明の効果】
【００５０】
この実施の形態によれば、外部配線は必ず上記トランジスタ部の拡散領域（一方電極及び他方電極）を介して上記入力用素子の入力部に接続されるため、外部配線の製造時においてアンテナフリーな半導体装置を得ることができる。
【００５１】
さらに、上記トランジスタ部は常時オン状態にする所定の固定信号を制御電極に受けているため、入力端子に付随するインピーダンスは常に一定であり、タイミング検証を比較的容易に行うことができる。
【発明を実施するための最良の形態】
【００５２】
＜発明の原理＞
第１のアンテナダメージ緩和技術として、要素回路ブロックの入力端子の近傍で配線を最上層のメタル配線まで引き上げ、アンテナダメージを与える導体の面積を削減する方法が考えられる。
【００５３】
図８は上記手法を図１６で示した配線データＤ２１に適用した場合の配線構造を示す説明図である。同図に示すように、改良配線データＤ２１ｒは、配線データＤ２１と同様、ＭＯＳトランジスタＱ２２の一方のソース・ドレイン領域２３（インバータＧ２２の出力部に相当）と、ＭＯＳトランジスタＱ１１のゲート電極１５（インバータＧ１１の入力部に相当）との間に設けられる。
【００５４】
具体的には、ＭＯＳトランジスタＱ２２のソース・ドレイン領域２３の一方領域上にコンタクトホールＣＴ３が形成される。以降、第１メタル配線ＭＴ１３、第１ビアホールＶ１３、第２メタル配線ＭＴ２３、第２ビアホールＶ２３、第３メタル配線ＭＴ３１、第３ビアホールＶ３１、第４メタル配線ＭＴ４１、第４ビアホールＶ４１、第５メタル配線ＭＴ５１、第５ビアホールＶ５１、第６メタル配線ＭＴ６１、第６ビアホールＶ６１及び第７メタル配線ＭＴ７１が形成される。その結果、ソース・ドレイン領域２３の一方領域と第７メタル配線ＭＴ７１とが電気的に接続される。
【００５５】
そして、第７メタル配線ＭＴ７１から下り、第６ビアホールＶ６２、第６メタル配線ＭＴ６２、第５ビアホールＶ５２、第５メタル配線ＭＴ５２、第４ビアホールＶ４２、第４メタル配線ＭＴ４２、第３ビアホールＶ３２及び第３メタル配線ＭＴ３２が形成される。その結果、第７メタル配線ＭＴ７１と第３メタル配線ＭＴ３２とが電気的に接続される。
【００５６】
さらに、第３メタル配線ＭＴ３２から上り、第３ビアホールＶ３３、第４メタル配線ＭＴ４３、第４ビアホールＶ４３、第５メタル配線ＭＴ５３及び第５ビアホールＶ５３、第６メタル配線ＭＴ６３、第６ビアホールＶ６３、第７メタル配線ＭＴ７２、第７ビアホールＶ７１及び第８メタル配線ＭＴ８０が形成される。その結果、第３メタル配線ＭＴ３２と最上層である第８メタル配線ＭＴ８０とが電気的に接続される。
【００５７】
そして、第８メタル配線ＭＴ８０から下り、第７ビアホールＶ７２、第７メタル配線ＭＴ７３、第６ビアホールＶ６４、第６メタル配線ＭＴ６４、第５ビアホールＶ５４、第５メタル配線ＭＴ５４、第４ビアホールＶ４４、及び第４メタル配線ＭＴ４４が形成される。さらに、第４メタル配線ＭＴ４４から下り、第３ビアホールＶ３４、第３メタル配線ＭＴ３３、第２ビアホールＶ２４、第２メタル配線ＭＴ２４、第１ビアホールＶ１４、第１メタル配線ＭＴ１４、及びコンタクトホールＣＴ４、及びＭＯＳトランジスタＱ１１のゲート電極１５が形成される。その結果、第８メタル配線ＭＴ８０とゲート電極１５とが電気的に接続される。このように、改良配線データＤ２１ｒは８層メタル配線構造で形成される。
【００５８】
このような配線構造の改良配線データＤ２１ｒに対してアンテナダメージ分類を行うと、ダメージ導体は、ゲート電極１５、コンタクトホールＣＴ４，メタル配線ＭＴ１４，ＭＴ２４，ＭＴ３３，ＭＴ４４，ＭＴ５４，ＭＴ６４，ＭＴ７３、ビアホールＶ１４，Ｖ２４，Ｖ３３，Ｖ４４，Ｖ５４，Ｖ６４，Ｖ７２となる。
【００５９】
図１６で示す配線データＤ２１と、図８で示す改良配線データＤ２１ｒとの比較から、配線データＤ２１ではダメージ導体に分類されたメタル配線およびビアホールの半分近くが、改良配線データＤ２１ｒでは非ダメージ導体に分類することができる。このように、配線を要素回路ブロックの入力部の近傍領域で最上層のメタル配線まで引き上げることにより、アンテナ比を大幅に低減することができる。
【００６０】
しかしながら、上記した第１のアンテナダメージ緩和技術に関しては、通常、要素回路ブロック間の配線は必要最低限のメタル層数で設計されるため、アンテナ比緩和のためにメタル総数を高くすることはチップとしてできない可能性がある。また、共通の要素回路ブロックとして多様なチップで用いられた場合、チップ毎にTOPメタルが異なるという問題もある。したがって、上記第１のアンテナダメージ緩和技術は、特定用途向けのマクロセルでは比較的容易に適用できるが、共通の要素回路ブロックには適用するのは困難と言えるため、実用的ではない。
【００６１】
一方、入力信号をフリップフロップ（ＦＦ）に取り込む場合、トランスファゲート入力のＦＦを用いることにより、ゲート電極で入力信号を受けることなく、ソース・ドレイン領域で受けるように構成して、アンテナダメージフリーを実現することが第２のアンテナダメージ緩和技術して考えられる。
【００６２】
図９は入力がフリップフロップの場合の要素回路ブロック１の内部構成例を示す回路図である。同図に示すように、フリップフロップＦ１０１は、インバータＧ４１〜Ｇ４８及びトランスファゲートＴＦ１１〜ＴＦ１４より構成される。
【００６３】
インバータＧ４１はトランスファゲートＴＦ１１を介してデータ入力Ｄを受け、その出力がインバータＧ４２の入力に接続され、インバータＧ４２の出力がトランスファゲートＴＦ１２を介してインバータＧ４１の入力に帰還する。なお、データ入力Ｄが配線データＤ２１及び入力端子ＰＩを介して入力される信号となる。
【００６４】
インバータＧ４３はトランスファゲートＴＦ１３を介してインバータＧ４１の出力を受け、その出力がインバータＧ４４の入力に接続され、インバータＧ４４の出力がトランスファゲートＴＦ１４を介してインバータＧ４３の入力に帰還する。
【００６５】
インバータＧ４５はインバータＧ４３の出力を受け、その出力がインバータＧ４６の入力に接続される。インバータＧ４５の出力信号がデータ出力ＱＣとして出力され、インバータＧ４６の出力がデータ出力Ｑとして出力される。
【００６６】
一方、インバータＧ４７はトグル入力Ｔを受け、その出力がインバータＧ４８の入力に接続される。インバータＧ４７の出力がトグル信号Ｔ０となり、インバータＧ４８の出力がトグル信号Ｔ１となる。
【００６７】
トランスファゲートＴＦ１１及びＴＦ１４はＮＭＯＳゲートにトグル信号Ｔ０を受け、ＰＭＯＳゲートにトグル信号Ｔ１を受ける。トランスファゲートＴＦ１２及びＴＦ１３はＮＭＯＳゲートにトグル信号Ｔ１を受け、ＰＭＯＳゲートにトグル信号Ｔ０を受ける。
【００６８】
このような構成のフリップフロップＦ１０１は、トランスファゲートＴＦ１１、ＴＦ１２及びインバータＧ４１，Ｇ４２よりマスターラッチ部を構成し、トランスファゲートＴＦ１３，ＴＦ１４，インバータＧ４３，Ｇ４４よりスレーブラッチ部を構成する。したがって、フリップフロップＦ１０１はトグル入力Ｔに同期してデータ入力Ｄを取り込み、データ出力Ｑ，ＱＣからラッチしたデータを出力することができる。
【００６９】
図１０は図９で示したフリップフロップＦ１０１のマスターラッチ部のレイアウト構成を示す平面図である。同図に示すように、Ｐ基板４０内にＮウェル領域３７が選択的に形成される。そして、Ｎウェル領域３７内においてＰ拡散領域３８が選択的に形成される。このＰ拡散領域３８を各々が図中縦断する４本のゲート電極４５ａ，４６，４７，４８が選択的に形成される。ゲート電極４５ａとＰ拡散領域３８とによりトランスファゲートＴＦ１１のＰＭＯＳゲート構成される。ゲート電極４６とＰ拡散領域３８とによりトランスファゲートＴＦ１２のＰＭＯＳゲートが構成される。ゲート電極４７とＰ拡散領域３８とによりインバータＧ４２内のＰＭＯＳトランジスタが構成される。ゲート電極４８とＰ拡散領域３８とによりインバータＧ４１内のＰＭＯＳトランジスタが構成される。
【００７０】
また、Ｎウェル領域３７の一部上に電源配線５０が形成され、電源配線５０がコンタクトホールＣＴを介してＮウェル領域３７と電気的に接続される。
【００７１】
一方、Ｐ基板４０内にＮ拡散領域３９が選択的に形成される。このＮ拡散領域３９を各々が図中縦断する４本のゲート電極４６，４５ｂ，４７，４８が選択的に形成される。ゲート電極４５ｂとＮ拡散領域３９とによりトランスファゲートＴＦ１２のＮＭＯＳゲートが構成される。ゲート電極４６とＮ拡散領域３９とによりトランスファゲートＴＦ１１のＮＭＯＳゲートが構成される。ゲート電極４７とＮ拡散領域３９とによりインバータＧ４２内のＮＭＯＳトランジスタが構成される。ゲート電極４８とＮ拡散領域３９とによりインバータＧ４１内のＮＭＯＳトランジスタが構成される。
【００７２】
また、Ｐ基板４０の一部上にＧＮＤ配線５１が形成され、ＧＮＤ配線５１がコンタクトホールＣＴを介してＰ基板４０と電気的に接続される。
【００７３】
メタル配線５３はコンタクトホールＣＴを介してトランスファゲートＴＦ１１のＰＭＯＳゲート及びＮＭＯＳゲートの一方電極間を電気的に接続する。メタル配線５４はコンタクトホールＣＴを介してトランスファゲートＴＦ１１のＰＭＯＳゲート及びＮＭＯＳゲートの他方電極間を電気的に接続するとともに、トランスファゲートＴＦ１２のＰＭＯＳゲート及びＮＭＯＳゲートの一方電極間を電気的に接続する。
【００７４】
メタル配線５５はコンタクトホールＣＴを介してトランスファゲートＴＦ１２のＰＭＯＳゲート及びＮＭＯＳゲートの他方電極間を電気的に接続するとともに、インバータＧ４２を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン（インバータＧ４２の出力）間を電気的に接続する。
【００７５】
電源配線５０から分岐して形成されるメタル配線５６はコンタクトホールＣＴを介してインバータＧ４１及びＧ４２を構成するＰＭＯＳトランジスタそれぞれのソースと電気的に接続される。一方、ＧＮＤ配線５１から分岐して形成されるメタル配線５８はコンタクトホールＣＴを介してインバータＧ４１及びＧ４２を構成するＮＭＯＳトランジスタそれぞれのソースと電気的に接続される。
【００７６】
メタル配線５７はコンタクトホールＣＴを介してインバータＧ４１を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン（インバータＧ４１の出力）間を電気的に接続する。さらに、メタル配線５７はコンタクトホールＣＴを介してインバータＧ４１の出力（上記ドレイン）とインバータＧ４２の入力（ゲート電極４７）とを電気的に接続する。
【００７７】
なお、上記した電源配線５０、ＧＮＤ配線５１及びメタル配線５３〜５７並びに後述するメタル配線５２ａ〜５２ｄは第１層メタル配線として形成され、後述するメタル配線６１，６２は第２層メタル配線として形成される。
【００７８】
メタル配線６１はビアホールＶＨ、メタル配線５２ａ，５３ｂ及びコンタクトホールＣＴを介してゲート電極４５ａとゲート電極４５ｂとを電気的に接続する。メタル配線６２はビアホールＶＨ、コンタクトホールＣＴ、メタル配線５２ｄを介してメタル配線５４とゲート電極４８とを電気的に接続する。
【００７９】
メタル配線５２ａにトグル信号Ｔ１が付与される。メタル配線５２ｃにトグル信号Ｔ０が付与される。メタル配線５２ｃはコンタクトホールＣＴを介してゲート電極４６と電気的に接続される。
【００８０】
このようなレイアウト構成を採ることにより、図９で示したマスターラッチ部（トランスファゲートＴＦ１１，ＴＦ１２及びインバータＧ４１，Ｇ４２）が構成される。
【００８１】
図１１は図９及び図１０で示した手法（第２のアンテナダメージ緩和技術）を用いた場合の改良配線データＤ２１ｓの配線構造を示す断面図である。同図に示すように、半導体基板１０の要素回路ブロック１の形成用の領域に素子分離領域１１で素子分離されてＭＯＳトランジスタＱ１１がウェル領域１２内に形成される。このＭＯＳトランジスタＱ１１は図９で示したインバータＧ４１を構成するＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタに相当する。
【００８２】
また、素子分離領域１１によって素子分離されてＭＯＳトランジスタＱ１０がウェル領域７２内に形成される。ウェル領域７２の上層部に選択的にソース・ドレイン領域７３が形成され、ソース・ドレイン領域７３，７３間のウェル領域７２の表面上にゲート酸化膜７４を介してゲート電極７５が形成され、ゲート電極７５の側面にサイドウォール７６が形成される。ＭＯＳトランジスタＱ１０は、これらゲート電極７５、ソース・ドレイン領域７３及びゲート酸化膜７４から構成され、図９で示したトランスファゲートＴＦ１１のＮＭＯＳゲートあるいはＰＭＯＳゲートに相当する。
【００８３】
そして、一方のソース・ドレイン領域７３（図中、左側）上にコンタクトホールＣＴ５が形成され、コンタクトホールＣＴ５上に第１メタル配線ＭＴ１５、第１ビアホールＶ１５を介して第２メタル配線ＭＴ２４が形成される。その結果、一方のソース・ドレイン領域７３と第２メタル配線ＭＴ２４とが電気的に接続される。
【００８４】
また、他方のソース・ドレイン領域７３（図中、右側）上にコンタクトホールＣＴ６が形成され、コンタクトホールＣＴ６上に第１メタル配線ＭＴ１６、第１ビアホールＶ１６を介して第２メタル配線ＭＴ２５が形成される。第２メタル配線ＭＴ２５から下り、第１ビアホールＶ１７、第１メタル配線ＭＴ１７、コンタクトホールＣＴ７下にゲート電極１５が形成される。その結果、他方のソース・ドレイン領域７３とゲート電極１５とが電気的に接続される。なお、他の配線構造は図１６で示した配線データＤ２１と実質的に同様であるため、説明を省略する。
【００８５】
図１１で示した改良配線データＤ２１ｓの配線構造に対しアンテナダメージ分類を行うと、ダメージ導体はゲート電極１５、コンタクトホールＣＴ７、第１メタル配線ＭＴ１７、及び１ビアホールＶ１７となり、ダメージ緩和導体は第２メタル配線ＭＴ２５となり、他の導体は全て非ダメージ導体となる。
【００８６】
このように、フリップフロップＦ１０１のインバータＧ４１の入力にはセル内配線（コンタクトホールＣＴ６，ＣＴ７及び第１メタル配線ＭＴ１６，ＭＴ１７、第１ビアホールＶ１６，Ｖ１７及び第２メタル配線ＭＴ２５）しか接続されない。したがって、要素回路ブロック１外部の配線長の長い部分は、ＭＯＳトランジスタＱ１０の一方のソース・ドレイン領域７３、つまり拡散領域に電気的に接続されるため、要素回路ブロック間の外部配線は完全なアンテナフリーとなる。
【００８７】
図１２は図９で示したフリップフロップＦ１０１においてトランスファゲートＴＦ１１のオン時とオフ時におけるデータ入力Ｄにおける入力インピーダンスの等価回路を模式的に示す説明図である。
【００８８】
同図の(a) に示すように、トランスファゲートＴＦ１１がオン状態のとき、データ入力Ｄにはソース容量Ｃｓ１１、ＯＮ抵抗Ｒｏｎ１１の一端が付随し、ＯＮ抵抗Ｒｏｎ１１の他端に合成容量Ｃ３０（ドレイン容量Ｃｄ１１、ゲート容量Ｃｇ４１、ドレイン容量Ｃｄ１２の総和）が付随する。ソース容量Ｃｓ１１及び合成容量Ｃ３０の他端は接地される。
【００８９】
なお、ソース容量Ｃｓ１１、ＯＮ抵抗Ｒｏｎ１１、ドレイン容量Ｃｄ１１はトランスファゲートＴＦ１１についての容量（入力端子ＰＩ側をソースとしている）、オン抵抗を意味する。また、ゲート容量Ｃｇ４１はインバータＧ４１を構成するトランジスタのゲート容量を意味し、ドレイン容量Ｃｄ１２はトランスファゲートＴＦ１２のドレイン容量（インバータＧ４２の出力側をソースとしている）を意味する。
【００９０】
一方、同図の(b) に示すように、トランスファゲートＴＦ１１がオフ状態のとき、データ入力Ｄにはソース容量Ｃｓ１１（他端は接地）のみしか付随しない。
【００９１】
このように、第２のアンテナダメージ緩和技術を適用してトランスファゲートを介して入力する入力セルを用いた場合には、上述のようにアンテナダメージフリーは実現できるが、トランスファゲートのオン時とオフ時とで入力インピーダンスが変化するため、タイミング検証が複雑になって収束しにくくなる、という問題点があった。
【００９２】
以下で述べる実施の形態は、上記した問題点を解消し、アンテナダメージを緩和するとともに、タイミング検証が容易な半導体装置となる。
【００９３】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体装置における要素回路ブロック１Ａの入力部の構成を示す説明図である。なお、要素回路ブロック１Ａは図１３〜図１６で示した要素回路ブロック１を改良したブロックに相当する。
【００９４】
同図に示すように、配線データＤ２１で規定される配線が入力端子ＰＩに接続される。入力端子ＰＩはトランスファゲートＴＦ３を介して入力用素子であるインバータＧ１の入力部に接続される。すなわち、トランスファゲートＴＦ３の一方端は入力端子ＰＩに接続され、他方端はインバータＧ１の入力部に接続される。このトランスファゲートＴＦ３はＮＭＯＳゲートＱ３Ｎ（第１のトランジスタ部）に電源電圧（第１の固定信号）が付与され、ＰＭＯＳゲートＱ３Ｐ（第２のトランジスタ部）が接地レベル（第２の固定信号）が設定されることにより常時オン状態に設定される。
【００９５】
図２は実施の形態１である要素回路ブロック１Ａの入力端子ＰＩに付随する入力インピーダンスの等価回路を模式的に示す説明図である。
【００９６】
同図に示すように、入力端子ＰＩにはソース容量Ｃｓ３とＯＮ抵抗Ｒｏｎ３の一端とが接続され、ＯＮ抵抗Ｒｏｎ３の他端には合成容量Ｃ３１の一端が接続される。なお、合成容量Ｃ３１はドレイン容量Ｃｄ３とゲート容量Ｃｇ１との合成容量を意味する。そして、合成容量Ｃ３１の他端は接地される。
【００９７】
ソース容量Ｃｓ３はトランスファゲートＴＦ３のＮＭＯＳゲートＱ３Ｎ及びＰＭＯＳゲートＱ３Ｐのソース容量（入力端子ＰＩ側をソースとしている）を意味し、ＯＮ抵抗Ｒｏｎ３はトランスファゲートＴＦ３のオン抵抗を意味する。また、ドレイン容量Ｃｄ３はＮＭＯＳゲートＱ３Ｎ及びＰＭＯＳゲートＱ３Ｐのドレイン容量を意味し、ゲート容量Ｃｇ１はインバータＧ１を構成するトランジスタのゲート容量を意味する。
【００９８】
トランスファゲートＴＦ３は常時オン状態に設定されるため、入力端子ＰＩに付随する入力インピーダンスは常に一定であり、図２に示す等価回路で変化しない。ここで、インバータＧ１に代えて任意のセルに置き換えても同様に入力インピーダンスが変動することはない。
【００９９】
図３は要素回路ブロック１ＡのVerilogモデルの記述を示す説明図である。同図において、第１行Ｌ１は要素回路ブロック１Ａのモジュール名と入出力信号の定義（図１３参照、d12, d13, d21, d31は配線データＤ１２，Ｄ１３，Ｄ２１，Ｄ３１に対応）、第２行Ｌ２は要素回路ブロック１Ａの出力信号の定義、第３行Ｌ３は要素回路ブロック１Ａの入力信号の定義を行っている。
【０１００】
第４行Ｌ４ではトランスファゲートＴＦ３のＮＭＯＳゲートＱ３Ｎ（ｎ２１）のゲート電極に電源電圧ＶＤＤが常時付与されることを規定している。第５行Ｌ５ではトランスファゲートＴＦ３のＰＭＯＳゲートＱ３Ｐ（ｐ２１）のゲート電極に接地レベルＧＮＤが常時付与されることを規定している。なお、第６行Ｌ６，第７行Ｌ７については、図１で示した要素回路ブロック１Ａと直接関係がないため説明を省略する。
【０１０１】
図４は図１で示した実施の形態１の半導体装置における要素回路ブロック１Ａにおける入力端子ＰＩ周辺のレイアウト構成を示す平面図である。
【０１０２】
同図に示すように、Ｐ基板２８内にＮウェル領域４が選択的に形成される。そして、Ｎウェル領域４内においてＰ拡散領域５及びＰ拡散領域６が互いに独立して選択的に形成される。そして、Ｐ拡散領域５を図中縦断してゲート電極７９が形成され、Ｐ拡散領域６を図中縦断してゲート電極７８が形成される。ゲート電極７９とＰ拡散領域５とによりインバータＧ１内のＰＭＯＳトランジスタＱ１Ｐが構成され、ゲート電極７８とＰ拡散領域６とによりトランスファゲートＴＦ３内のＰＭＯＳゲートＱ３Ｐが構成される。
【０１０３】
また、Ｎウェル領域４の一部上に電源配線１９が形成され、電源配線１９がコンタクトホールＣＴを介してＮウェル領域４と電気的に接続される。
【０１０４】
一方、Ｐ基板２８内のＮウェル領域４外にＮ拡散領域７及びＮ拡散領域８が互いに独立して選択的に形成される。Ｎ拡散領域７を図中縦断するゲート電極７９が形成され、Ｎ拡散領域８を図中縦断するゲート電極７７が形成される。Ｎ拡散領域７とゲート電極７９とによりインバータＧ１内のＮＭＯＳトランジスタＱ１Ｎが構成され、Ｎ拡散領域８とゲート電極７７とによトランスファゲートＴＦ３内のＮＭＯＳゲートＱ３Ｎが構成される。
【０１０５】
また、Ｐ基板２８の一部上に接地配線２０が形成され、接地配線２０がコンタクトホールＣＴを介してＰ基板２８と電気的に接続される。
【０１０６】
メタル配線８１はコンタクトホールＣＴを介してトランスファゲートＴＦ３のＰＭＯＳゲートＱ３Ｐ及びＮＭＯＳゲートＱ３Ｎの一方電極（図中左側のＰ拡散領域６及びＮ拡散領域８）間を電気的に接続する。メタル配線８２はコンタクトホールＣＴを介してトランスファゲートＴＦ３のＰＭＯＳゲートＱ３Ｐ及びＮＭＯＳゲートＱ３Ｎの他方電極間を電気的に接続する。さらに、メタル配線８２は一部分岐しコンタクトホールＣＴを介してゲート電極７９と電気的に接続される。
【０１０７】
電源配線１９から分岐して形成されるメタル配線８５はコンタクトホールＣＴを介してＰＭＯＳトランジスタＱ１Ｐのソース領域（図中左側のＰ拡散領域５）と電気的に接続される。一方、接地配線２０から分岐して形成されるメタル配線８７はコンタクトホールＣＴを介してＮＭＯＳトランジスタＱ１Ｎのソース領域（図中左側のＮ拡散領域７）と電気的に接続される。
【０１０８】
メタル配線８３はコンタクトホールＣＴを介してＰＭＯＳトランジスタＱ１Ｐ及びＮＭＯＳトランジスタＱ１Ｎのドレイン領域間を電気的に接続する。
【０１０９】
ゲート電極７７は折り曲げられながら、Ｎ拡散領域８上からＮウェル領域４上における電源配線１９の近くまで伸びて形成される。そして、電源配線１９から分岐して形成されるメタル配線８４はコンタクトホールＣＴを介してゲート電極７７と電気的に接続される。
【０１１０】
一方、ゲート電極７８は折り曲げられながら、Ｐ拡散領域６上からＮウェル領域４外のＰ基板２８上における接地配線２０の近くまで伸びて形成される。接地配線２０が分岐して形成されるメタル配線８６はコンタクトホールＣＴを介してゲート電極７８と電気的に接続される。
【０１１１】
なお、上記した電源配線１９、接地配線２０及びメタル配線８１〜８７は第１層メタル配線として形成される。
【０１１２】
なお、トランスファゲートＴＦ３をオン状態に固定している電源配線１９及び接地配線２０は、トランスファゲートＴＦ３のＮＭＯＳゲートＱ３Ｎ及びＰＭＯＳゲートＱ３Ｐのゲート電極７７及びゲート電極７８に電気的に接続されるため、電源配線１９及び接地配線２０がＮＭＯＳゲートＱ３Ｎ及びＰＭＯＳゲートＱ３Ｐのダメージ緩和導体となる。
【０１１３】
しかしながら、電源配線１９，接地配線２０は大量のトランジスタのソース領域およびウェルコンタクト領域に電気的に接続されるのが一般的である。そして、これら大量の拡散領域を介してほとんどの電荷を基板に逃がすことができるため、アンテナダメージの心配はほとんどないと考えることができる。
【０１１４】
このようなレイアウト構成を採ることにより、図１で示した要素回路ブロック１Ａの入力端子ＰＩの周辺部（トランスファゲートＴＦ３及びインバータＧ１）が構成される。
【０１１５】
図５は実施の形態１の要素回路ブロック１Ａを用いた場合の改良配線データＤ２１ｔの配線構造を示す断面図である。同図に示すように、改良配線データＤ２１ｔの配線構造は図１１で示した改良配線データＤ２１ｓとほぼ同様な構造となる。
【０１１６】
ただし、ＭＯＳトランジスタＱ１１は図１で示したインバータＧ１を構成するＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタに相当し、ＭＯＳトランジスタＱ１０は図１で示したトランスファゲートＴＦ３のＮＭＯＳゲートＱ３ＮあるいはＰＭＯＳゲートＱ３Ｐに相当する。
【０１１７】
そして、ソース・ドレイン領域７３の他方領域（図中右側）とゲート電極１５とは、コンタクトホールＣＴ６、第１メタル配線ＭＴ１４及びコンタクトホールＣＴ７による一層メタル配線で電気的に接続される。なお、他の構造は図１１で示した改良配線データＤ２１ｓと実質同じであるため、説明を省略する。
【０１１８】
このように、実施の形態１の半導体装置における要素回路ブロック１Ａは、改良配線データＤ２１ｔで規定される配線の大半を非ダメージ導体にすることができアンテナフリーを実現する。さらに、入力端子ＰＩに付随する入力インピーダンスは常に一定であるため、タイミング検証が複雑化することもない。以下、この点を詳述する。
【０１１９】
実施の形態１の半導体装置の要素回路ブロック１Ａは、入力端子ＰＩと入力用素子であるインバータＧ１の入力部（ゲート電極）との間に介挿されるトランスファゲートＴＦ３を有している。このトランスファゲートＴ３は一方端及び他方端として一方電極及び他方電極（ソース・ドレイン領域）を有し、制御電極に常時オン状態する電源電圧及び接地レベルを受けるＰＭＯＳゲートＱ３Ｐ及びＮＭＯＳゲートをＱ３Ｎから構成される。
【０１２０】
したがって、配線データＤ２１で規定される配線等の外部配線は必ず上記ＰＭＯＳゲートＱ３Ｐ及びＮＭＯＳゲートＱ３Ｎの拡散領域（ソース・ドレイン領域）を介してインバータＧ１の入力部に接続されるため、外部配線の製造時においてアンテナフリーな半導体装置を得ることができる。
【０１２１】
さらに、トランスファゲートＴＦ３を構成するＰＭＯＳゲートＱ３Ｐ及びＮＭＯＳゲートＱ３Ｎ共に常時オン状態にする固定信号（ＶＤＤ，ＧＮＤ）をゲートに受けているため、入力端子ＰＩに付随する入力インピーダンスは常に一定であり、タイミング検証を比較的容易に行うことができる。
【０１２２】
さらに、トランスファゲートＴＦ３は、互いに異なる導電型のＰＭＯＳゲートＱ３Ｐ及びＮＭＯＳゲートＱ３Ｎの組合せにより構成されるため、トランスファゲートＴＦ３を通過する信号をロスなく伝達することができる。
【０１２３】
なお、トランスファゲートＴＦ３をＮＭＯＳゲートあるいはＰＭＯＳゲートのみ用いて構成した場合においても、上記した信号をロスなく伝達する効果を除き、同様な効果を発揮することができる。
【０１２４】
＜実施の形態２＞
図６はこの発明の実施の形態２である半導体装置内の要素回路ブロック１Ｂにおける入力端子ＰＩ周辺のレイアウト構成を示す平面図である。なお、要素回路ブロック１Ｂの回路構成自体は図１で示した要素回路ブロック１Ａと同じであり、レイアウト構成のみ異なる。したがって、要素回路ブロック１Ｂも要素回路ブロック１Ａ同様、図１３〜図１６で示した要素回路ブロック１を改良したブロックに相当する。
【０１２５】
同図に示すように、Ｎウェル領域４内において一部が電源配線１９下に位置するようにＮ拡散領域９が選択的に形成される。そして、Ｎ拡散領域９はコンタクトホールＣＴを介して電源配線１９と電気的に接続される。なお、Ｎ拡散領域９はＰ拡散領域５及びＰ拡散領域６からは独立して形成されているが、同電位のＰ拡散領域５のソース側とは接していても良い。
【０１２６】
また、Ｎ拡散領域９上からゲート電極７７上に伸びてメタル配線８８が形成され、メタル配線８８はコンタクトホールＣＴを介してＮ拡散領域９及びゲート電極７７それぞれと電気的に接続される。ただし、メタル配線８８はメタル配線８５と接してはならない。
【０１２７】
一方、Ｐ基板２８内のＮウェル領域４外ににおいて一部が接地配線２０下に位置するようにＰ拡散領域２９が選択的に形成される。そして、Ｐ拡散領域２９はコンタクトホールＣＴを介して接地配線２０と電気的に接続される。なお、Ｐ拡散領域２９はＮ拡散領域７及びＮ拡散領域８からは独立して形成されているが、同電位のＮ拡散領域７のソース側とは接していても良い。
【０１２８】
また、Ｐ拡散領域２９上からゲート電極７８上に伸びてメタル配線８９が形成され、メタル配線８９はコンタクトホールＣＴを介してＰ拡散領域２９及びゲート電極７８それぞれと電気的に接続される。ただし、メタル配線８９はメタル配線８７と接してはならない。
【０１２９】
なお、メタル配線８８及び８９は、電源配線１９、接地配線２０及びメタル配線８１〜８７と同様、第１層メタル配線として形成される。なお、他のレイアウト構成は図４で示した実施の形態１のレイアウト構成と同様であるため説明を省略する。
【０１３０】
このような構成の実施の形態２の要素回路ブロック１Ｂは、アンテナフリーを実現するとともに、タイミング検証が複雑化することもないという、実施の形態１と同様の効果を奏する。
【０１３１】
実施の形態１のレイアウト構成では、電源配線１９及び接地配線２０にメタル配線８４及びメタル配線８６を介してトランスファゲートＴＦ３のゲート電極７７（ＮＭＯＳゲートＱ３Ｎ）及びゲート電極７８（ＰＭＯＳゲートＱ３Ｐ）に接続される。このため、電源配線１９及び接地配線２０はゲート電極７７及びゲート電極７８に対してダメージ緩和導体となる。
【０１３２】
上述したように、実施の形態１及び実施の形態２では、電源配線１９及び接地配線２０を第１層メタル配線として形成して大量の拡散領域に接続しているため、ゲート電極７７及びゲート電極７８がアンテナダメージを被る可能性は低い。しかしながら、ゲート電極７７及び７８のゲート規模が小さく、電源配線１９及び接地配線２０の配線規模が過剰であれば、アンテナダメージを無視できない場合がある。
【０１３３】
しかしながら、実施の形態２のレイアウト構成では、電源配線１９，接地配線２０とゲート電極７７及びゲート電極７８との電気的接続関係において、中途にＮ拡散領域９及びＰ拡散領域２９を介在させている。このため、電源配線１９及び接地配線２０はトランスファゲートＴＦ３のゲート電極７７及び７８に対し非ダメージ導体となる。
【０１３４】
その結果、実施の形態２のレイアウト構成では、電源配線１９，接地配線２０の配線規模等に関係なく、トランスファゲートＴＦ３のゲート電極７７及びゲート電極７８についても完全なアンテナダメージフリーとすることができるという効果を奏する。
【０１３５】
＜実施の形態３＞
図７はこの発明の実施の形態３である半導体装置の設計方法を示すフローチャートである。以下、同図を参照して、実施の形態３の設計方法を説明する。
【０１３６】
まず、ステップＳ１において、実施の形態１の要素回路ブロック１Ａ、実施の形態２の要素回路ブロック１Ｂ等のアンテナダメージを効果的に緩和する入力部を有するアンテナダメージ緩和用要素回路を事前に登録しておき、ライブラリーとして利用可能にする。なお、アンテナダメージ緩和用要素回路としては図３で示したようなVerilogで記述された形式のデータ、図４及び図６で示すようなレイアウト構成まで考慮した形式のデータとして登録することが考えられる。
【０１３７】
すなわち、上述したアンテナダメージ緩和用要素回路を規定するデータ構造を半導体ＩＰ（Intellectual Property）として事前登録しておく。
【０１３８】
次に、ステップＳ２において、設計対象の半導体装置で用いる要素回路の入力端子における外部配線のアンテナ比を計算する。具体的には設計対象の要素回路の入力用素子の入力部（ゲート電極）に対し製造時に導通する配線導体の面積総和の上記ゲート電極の面積に対する比を求める。
【０１３９】
その後、ステップＳ３において、ステップＳ２で求めたアンテナ比が許容値（通常数千）内になるか否かを判定する。そして、許容値を超えた場合はステップＳ４に移行し、許容値内に収まった場合はステップＳ５に移行する。
【０１４０】
ステップＳ３で許容値外と判定された際に実行されるステップＳ４において、設計対象の要素回路の入力部として、要素回路ブロック１Ａあるいは要素回路ブロック１Ｂを含むアンテナダメージ緩和用要素回路を採用し、上記アンテナダメージ緩和用要素回路を用いて半導体装置を設計する。
【０１４１】
一方、ステップＳ３で許容値内と判定された際に実行されるステップＳ５において、設計対象の要素回路の入力部として、アンテナダメージ緩和用要素回路を用いることなく、他の要素回路を用いて半導体装置を設計する。
【０１４２】
このように、実施の形態３の半導体装置の設計方法では予めアンテナダメージ緩和用要素回路を規定するデータを登録しているため、アンテナダメージ緩和の必要のある要素回路を比較的簡単に設計することができる。
【０１４３】
さらに、実施の形態３の設計方法では、ステップＳ３においてアンテナ比が許容値外と判定された場合にのみ、ステップＳ４でアンテナダメージ緩和用要素回路を採用している。このため、アンテナ比が許容値内の際にアンテナダメージ緩和用要素回路を用いない分集積度を向上を図りながら、アンテナフリーな半導体装置を効率的に設計することができる。
【０１４４】
また、実施の形態３の設計方法では、ステップＳ２で、設計対象の半導体装置で用いる要素回路の入力端子における外部配線のアンテナ比を計算したが、入力端子における外部配線以外にも、要素回路ブロック内における内部信号の入力部における内部配線のアンテナ比を計算することもできる。この場合、要素回路ブロック内についても同様にアンテナ対策を施した設計を行うことができる。
【０１４５】
さらに、要素回路ブロックの入力端子については、どのような外部配線に対してもアンテナフリーとなるよう、アンテナダメージ緩和用要素回路を適用するように設計することもできる。また、そのようなアンテナフリー入力の要素回路ブロックを半導体ＩＰとして活用することができる。
【図面の簡単な説明】
【０１４６】
【図１】この発明の実施の形態１である要素回路ブロックの入力部の構成を示す説明図である。
【図２】実施の形態１である要素回路ブロックの入力端子に付随する入力インピーダンスの等価回路を模式的に示す説明図である。
【図３】実施の形態１の要素回路ブロックのVerilogモデルの記述を示す説明図である。
【図４】実施の形態１の要素回路ブロックにおける入力端子周辺のレイアウト構成を示す平面図である。
【図５】実施の形態１の要素回路ブロックを用いた場合のブロック間の配線構造を示す説明図である。
【図６】この発明の実施の形態２である要素回路ブロックにおける入力端子周辺のレイアウト構成を示す平面図である。
【図７】この発明の実施の形態３である半導体装置の設計方法を示すフローチャートである。
【図８】第１のアンテナダメージ緩和技術を適用した場合のブロック間の配線構造を示す説明図である。
【図９】入力がフリップフロップの場合の要素回路ブロックの内部構成例を示す回路図である。
【図１０】図９で示したフリップフロップのマスターラッチ部のレイアウト構成を示す平面図である。
【図１１】第２のアンテナダメージ緩和技術を適用した場合のブロック間の配線構造を示す説明図である。
【図１２】図９で示したフリップフロップにおいてオン時とオフ時におけるデータ入力における入力インピーダンスの等価回路を模式的に示す説明図である。
【図１３】複数の要素回路ブロック間の配線の概念示す説明図である。
【図１４】２つのブロック間を配線長の異なる２本の配線で配線する場合の状況を模式的に示す説明図である。
【図１５】図１４で示した配線データ（その１）で規定される配線の配線構造を示す断面図である。
【図１６】図１４で示した配線データ（その２）で規定される配線の配線構造を示す断面図である。
【図１７】従来のアンテナダメージ緩和技術を適用した場合の要素回路ブロックの内部構成を示す説明図である。
【図１８】図１７で示した回路を実現するためのレイアウト構成を示す平面図である。
【図１９】従来のアンテナダメージ緩和技術を適用した場合のブロック間の配線構造を示す断面図である。
【符号の説明】
【０１４７】
１〜３，１Ａ，１Ｂ  要素回路ブロック、Ｇ１  インバータ、ＰＩ  入力端子、ＴＦ３  トランスファゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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