(57)【要約】【課題】微小化に優れ、かつ、書込み速度が速く、信号量の大きな半導体記憶装置を提供する。【解決手段】半導体記憶装置は、絶縁膜２０と、絶縁膜上に設けられた半導体層３０と、半導体層内に形成されたソース層Ｓと、半導体層内に形成され、シリコンゲルマニウムからなるドレイン層Ｄと、ソース層とドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜４０と、ゲート絶縁膜上に設けられたゲート電極Ｇとを備え、ソース層の電位に対して絶対値として高い電位をドレイン層およびゲート電極に印加し、ドレイン層とボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷をボディに蓄積する。【選択図】図２
2009016760.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層内に形成されたソース層と、
前記半導体層内に形成され、シリコンゲルマニウムからなるドレイン層と、
前記ソース層と前記ドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ソース層の電位に対して絶対値として高い電位を前記ドレイン層および前記ゲート電極に印加し、前記ドレイン層と前記ボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷を前記ボディに蓄積することを特徴とする半導体記憶装置。
【請求項２】
前記ソース層は、シリコンゲルマニウムからなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ソース層は、ＳｉＣからなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ゲート電極の周囲を被覆し、前記ソース層と前記ドレイン層との間に流れる電荷の方向に引張応力を前記ボディ領域の表面に印加する応力膜をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ソース層および前記ドレイン層は、前記ボディを備えたメモリセルごとに個別化されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、ＦＢＣがＮ型ＦＥＴで構成されている場合、ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。
【０００３】
ＦＢＣメモリは、微細化において１Ｔ−１Ｃ型ＤＲＡＭより優れている。しかし、ＦＢＣメモリは、書込み速度および信号量の改善が課題となっている。
【特許文献１】特開２００６−１９７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
微小化に優れ、かつ、書込み速度が速く、信号量の大きな半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層内に形成されたソース層と、前記半導体層内に形成され、シリコンゲルマニウムからなるドレイン層と、前記ソース層と前記ドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ソース層の電位に対して絶対値として高い電位を前記ドレイン層および前記ゲート電極に印加し、前記ドレイン層と前記ボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷を前記ボディに蓄積する。
【発明の効果】
【０００６】
本発明による半導体記憶装置は、微小化に優れ、かつ、書込み速度が速く、信号量が大きい。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリの構成を示す平面図である。図１には、アクティブエリアＡＡおよびゲート電極６０の関係を示している。アクティブエリアＡＡは、ストライプ状に形成されている。隣接するアクティブエリアＡＡ間には、素子分離ＳＴＩ（Shallow Trench Isolation）が形成されている。ゲート電極（ワード線）Ｇは、アクティブエリアＡＡの延伸方向に対して垂直方向に延伸している。
【０００９】
図２は、図１の２−２線（ビット線）に沿った断面図である。図３は、図１の３−３線（ワード線）に沿った断面図である。図４は、図１の４−４線（ソース線）に沿った断面図である。ＦＢＣメモリは、ｐ型シリコン基板１０と、シリコン基板１０上に設けられたＢＯＸ（Buried Oxide）層と、ＢＯＸ層上に設けられたＳＯＩ層３０とを有するＳＯＩ基板上に形成されている。ソース層Ｓおよびドレイン層ＤがＳＯＩ層３０に設けられている。ソース層Ｓは、ｎ型シリコンからなる。ドレイン層Ｄは、ｎ型のシリコンゲルマニウムからなる。ボディＢは、ソース層Ｓとドレイン層Ｄとの間に設けられている。ｐ型ボディＢは、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出する。例えば、メモリセルＭＣがｎ型ＭＩＳＦＥＴで構成されている場合、ボディＢには多数キャリアとしてホールが蓄積される。ボディＢに蓄積されたホール数の多少によって、データが格納される。
【００１０】
ゲート絶縁膜４０がボディＢ上に設けられている。ゲート電極Ｇは、ゲート絶縁膜４０上に設けられている。側壁膜５０は、ゲート電極Ｇの側面に形成されている。側壁膜５０は、ソース層Ｓ、ドレイン層Ｄ、シリサイド層６０を自己整合的に形成するために設けられている。シリサイド層６０はコンタクト抵抗を低減するためにソース層Ｓおよびドレイン層Ｄの表面に設けられている。また、シリサイド層６１がゲート抵抗を低減するためにゲート電極Ｇ上に設けられている。
【００１１】
ソース線ＳＬは、コンタクトプラグＣＰを介してソース層Ｓに電気的に接続されている。ビット線ＢＬは、コンタクトプラグＣＰを介してドレイン層Ｄに電気的に接続されている。コンタクトプラグＣＰは、層間絶縁膜７０中に埋め込まれている。ソース線ＳＬおよびビット線ＢＬは、例えば、銅から成る。隣接するメモリセルＭＣは、ソース層Ｓまたはドレイン層Ｄのいずれかを共有している。
【００１２】
ビット線ＢＬは、ワード線（ゲート電極Ｇ）ＷＬに対して直交している。これにより、ワード線ＷＬとビット線ＢＬとの交点に位置するメモリセルＭＣを選択することができる。ソース線ＳＬは、ワード線ＷＬに対して平行に延在している。
【００１３】
本実施形態では、ドレイン層Ｄがシリコンゲルマニウムからなる。シリコンゲルマニウムは、シリコンよりもバンドギャップが小さい。このため、電子がシリコンからなるボディＢからシリコンゲルマニウムからなるドレイン層Ｄに流れ込むときに、ソース−ドレイン間に印加されている電界より大きな電界が電子に印加される。その結果、ドレイン層Ｄ端におけるインパクトイオン化係数が増大する。インパクトイオン化係数とは、或る電界で加速させた電子の数に対する、インパクトイオン化によって発生した電子−ホール対の発生割合を意味する。インパクトイオン化は、ドレイン層Ｄとゲート電極Ｇとに絶対値として高レベル電位を印加することによって、ドレイン層ＤとボディＢとの間の界面で生じる現象である。例えば、ｎ型MＩＳＦＥＴからなるＦＢＣにデータ“１”を書き込む場合、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬおよびビット線ＢＬを高レベル電位（例えば、１．５Ｖ）にバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、例えば、約０．７Ｖである。ＦＢＣがｐ型MＩＳＦＥＴから構成されている場合には、ワード線ＷＬおよびビット線ＢＬを低レベル電位（例えば、−１．５Ｖ）にバイアスする。これにより、ドレイン層ＤとボディＢとの間の界面でインパクトイオン化を生じさせ、電子をボディＢに蓄積すればよい。
【００１４】
インパクトイオン化係数が増大すると、メモリセルＭＣは短時間で多くの電子−ホール対を発生させることができる。即ち、ボディＢへ所定量のホールを蓄積する時間が短縮され、データ“１”の書込み速度が速くなる。例えば、データ書込み時に、シリコン基板（Ｐ型プレート）１０に負電位を与え、ドレイン層Ｄに正電位を与えた場合、ゲート電極Ｇの端付近のドレイン−ボディ間の接合界面において電界が高くなる。これにより、インパクトイオン化を促進し、多数の電子‐ホール対を短時間で生成することができる。
【００１５】
また、ｐ型ボディＢにホールを蓄積すると、ボディ電位が低くなる。これにより、さらに高い電界が電子に印加され、インパクトイオン化が促進される。この現象を頻繁に繰り返すことによって、データ“０”とデータ“１”との信号差を従来よりも大きくすることができる。
【００１６】
尚、特許文献１では、ＣＭＯＳ（Complementary Metal-Oxide semiconductor）のソースおよびドレインにＳｉＧｅを採用した装置を開示している。これは、ＳｉＧｅをソースおよびドレインに採用することによって、キャリア移動度が向上するからである。しかし、インパクトイオン化係数に関しては開示がない。ＣＭＯＳにおいてインパクトイオン化係数が向上した場合、電荷がボディに捕捉されて閾値電圧に影響を与えるおそれがある。従って、インパクトイオン化係数の観点では、ＳｉＧｅをＣＭＯＳのソースおよびドレインに採用することは好ましくない。
【００１７】
本発明の発明者は、このインパクトイオン化係数の増大に着目し、これをＦＢＣに利用した。これにより、本実施形態によるＦＢＣメモリは、上述のように、書込み速度が速くなり、信号量が大きくなる。あるいは、書込み速度および信号量を一定とした場合、動作時のソース−ドレイン間電圧を、シリコンとシリコンゲルマニウムとのバンドギャップの差だけ低く設定することができる。
【００１８】
シリコンゲルマニウムがボディＢに歪を与えることによって、ボディＢにおける電子の移動度が高速化するという効果も得ることができる。
【００１９】
次に、第1の実施形態によるＦＢＣメモリの製造方法を説明する。図５から図９は、第1の実施形態によるＦＢＣメモリの製造方法を示す断面図または平面図である。
【００２０】
まず、ＳＯＩ基板を準備する。ＣＭＯＳプロセスを用いてＳＯＩ層３０にＳＴＩを形成する。これにより、図１に示したアクティブエリアＡＡが決定する。次に、ゲート絶縁膜４０の形成後、ゲート絶縁膜４０上にゲート電極材料を堆積する。ゲート電極材料は、例えば、ポリシリコンである。さらにゲート電極材料上に、マスク材料を堆積する。マスク材料は、例えば、シリコン酸化膜またはシリコン窒化膜である。
【００２１】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いてマスク材料をゲート電極パターンに加工する。これにより、図５に示すハードマスク４１が形成される。次に、ハードマスク４１をマスクとして用いて、ゲート電極材料をエッチングする。これにより、図１および図５に示すように、ゲート電極Ｇが形成される。
【００２２】
ハードマスク４１を残存させたまま、ゲート電極Ｇの側面に側壁膜５１を形成する。側壁膜５１は、例えば、シリコン窒化膜である。さらに、図６に示すように、ソース形成領域をフォトレジスト４２で被覆する。次に、図７に示すように、ドレイン形成領域のＳＯＩ層３０をエッチングする。このとき、ドレイン形成領域のＳＯＩ層３０を全て除去せずに、ＳＯＩ層３０のシリコンをＢＯＸ層２０上に薄く残存させる。これは、シリコンをベースとして、ドレイン形成領域にシリコンゲルマニウムをエピタキシャル成長させるためである。残存させるシリコンはシリコンゲルマニウムの種となれば足りるので、そのシリコンの膜厚は特に限定する必要は無い。また、ＳＯＩ層３０のエッチングにおいて、ＳＯＩ層３０がゲート電極Ｇの直下まで横方向にエッチングされることが好ましい。これにより、シリコンゲルマニウムが、ゲート電極Ｇの直下から成長することができ、ドレイン層Ｓがゲート電極Ｇの直下から形成され得るからである。
【００２３】
さらに、ここで、図７に示すように、ソース形成領域のＳＯＩ層３０にｎ型不純物（例えば、燐または砒素）を自己整合的にイオン注入する。
【００２４】
フォトレジスト４２の除去後、ドレイン形成領域にｎ型のシリコンゲルマニウムを選択エピタキシャル成長させる。このとき、側壁膜５１がソース形成領域およびゲート電極Ｇの側面を被覆しており、ハードマスク４１がゲート電極Ｇの上面を被覆している。よって、シリコンゲルマニウムはドレイン形成領域のみに選択的に成長する。さらに、熱処理を施すことによって、ソース層Ｓおよびドレイン層Ｄの不純物が活性化される。
【００２５】
次に、図９に示すように、側壁膜５１およびハードマスク４１を除去する。その後、従来のＣＭＯＳプロセスを用いてメモリセルＭＣを形成する。より詳細には、ゲート電極Ｇに側壁膜５０を形成する。次に、金属膜（例えば、ニッケル）を堆積し、熱処理によって金属膜とシリコンとを反応させる。これにより、ソース層Ｓおよぶドレイン層Ｄ上には、シリサイド層６０が形成され、ゲート電極Ｇ上にはシリサイド層６１が形成される。それにより得られた構造上に層間絶縁膜７０を堆積する。この層間絶縁膜７０にコンタクトプラグＣＰ、ソース線ＳＬ、ビット線ＢＬを形成することによって、図２に示したＦＢＣメモリが完成する。
【００２６】
（第２の実施形態）
図１０は、本発明に係る第２の実施形態に従ったＦＢＣメモリの断面図である。図１０は、第１の実施形態における図２の断面図に相当する。第２の実施形態は、ドレイン層Ｄだけでなく、ソース層Ｓもｎ型シリコンゲルマニウムで形成されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００２７】
第２の実施形態では、ソース層Ｓをｎ型シリコンゲルマニウムで形成することによって、ボディＢのポテンシャルバリアが低くなる。このため、ホールがボディＢに蓄積される量が減少する、従って、データ“１”とデータ“０”との信号差が小さくなる。しかし、第２の実施形態は、第１の実施形態と同様の理由でインパクトイオン化係数が高く、データ書込み速度が速くなる。また、第２の実施形態は、シリコンゲルマニウムがボディＢに歪みを与える。これによってボディＢにおける電子の移動度が高速化する。さらに、ソース形成領域とドレイン形成領域とを区別する必要が無いので、後述するように、第２の実施形態によるＦＢＣメモリは製造方法がより簡単である。
【００２８】
次に、第２の実施形態によるＦＢＣメモリの製造方法を説明する。図１１〜図１３は、第２の実施形態によるＦＢＣメモリの製造方法を示す断面図である。まず、第１の実施形態と同様に、ＳＯＩ層３０上にゲート絶縁膜４０を形成し、ＳＯＩ層３０上にゲート電極Ｇを形成する。次に、図１１に示すように、ハードマスク４１を残存させた状態で、側壁膜５１を前面に堆積する。
【００２９】
次に、図１２に示すように、ＲＩＥで側壁膜５１およびＳＯＩ層３０をエッチングする。このとき、ソース形成領域およびドレイン形成領域のＳＯＩ層３０は、ゲート電極Ｇ、ハードマスク４１、および、ゲート電極Ｇの側面に形成された側壁膜５１をマスクとして、自己整合的にエッチングされる。このとき、ソース形成領域およびドレイン形成領域のＳＯＩ層３０を全て除去せずに、ＳＯＩ層３０のシリコンをＢＯＸ層２０上に薄く残存させる。これは、シリコンをベースとして、ソース形成領域およびドレイン形成領域にシリコンゲルマニウムをエピタキシャル成長させるためである。従って、残存させるシリコンはシリコンゲルマニウムの種となれば足りるので、そのシリコンの膜厚は特に限定する必要は無い。また、ＳＯＩ層３０のエッチングにおいて、ＳＯＩ層３０がゲート電極Ｇの直下まで横方向にエッチングされることが好ましい。これにより、シリコンゲルマニウムが、ゲート電極Ｇの直下から成長することができ、ドレイン層Ｓがゲート電極Ｇの直下から形成され得るからである。
【００３０】
次に、ソース形成領域およびドレイン形成領域にｎ型のシリコンゲルマニウムを選択エピタキシャル成長させる。このとき、側壁膜５１がゲート電極Ｇの側面を被覆しており、ハードマスク４１がゲート電極Ｇの上面を被覆している。よって、シリコンゲルマニウムはドレイン形成領域のみに選択的に成長する。さらに、熱処理を施すことによって、図１３に示すように、ソース層Ｓおよびドレイン層Ｄの不純物が活性化される。さらに、側壁膜５１およびハードマスク４１を除去する。
【００３１】
その後、第１の実施形態と同様に、ＣＭＯＳプロセスを用いて、側壁膜５０、シリサイド層６０、６１、層間絶縁膜７０、コンタクトプラグＣＰ、ソース線ＳＬ、ビット線ＢＬを形成することによって、図１０に示したＦＢＣメモリが完成する。
【００３２】
（第３の実施形態）
図１４は、本発明に係る第３の実施形態に従ったＦＢＣメモリの断面図である。図１４は、第１の実施形態における図２の断面図に相当する。第３の実施形態は、ゲート電極Ｇの周囲を被覆する応力膜８０を有する点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。応力膜８０は、側壁膜５１およびシリサイド６１を介してゲート電極Ｇの周囲を被覆しており、ソース層Ｓとドレイン層Ｄとの間に流れる電荷の方向（チャネル長方向）に引張応力をボディＢの表面やゲート電極Ｇの端に印加する。この応力の方向は、図１４の矢印で示されている。応力膜８０は、例えば、シリコン窒化膜からなる。応力膜８０は、ゲート電極Ｇの両側面から応力を印加するので、デュアルストレスライナ（dual stress liner）層とも呼ばれる。
【００３３】
第３の実施形態では、データ書込み時に、シリコン基板（ｐ型プレート）１０を負電位にし、ドレイン層Ｄを正電位にした場合に、ゲート電極Ｇ端の近傍にあるドレイン−ボディ接合界面において電界が高くなる。これにより、インパクトイオン化が促進され、多数の電子−ホール対を短時間で発生させることができる。歪Ｓｉ−ＳＯＩ基板を用いても上記の効果を得ることができる。しかし、ソース−ボディ間のポテンシャルバリアは低くなるため、ホールがボディＢに蓄積される量が減少する、従って、データ“１”とデータ“０”との信号差が小さくなる。
【００３４】
第３の実施形態は、第２の実施形態と組み合わせることができる。即ち、第３の実施形態において、ドレイン層Ｄだけでなく、ソース層Ｓもｎ型のシリコンゲルマニウム層で形成してもよい。この場合、第３の実施形態は、第２の実施形態の効果も得ることができる。
【００３５】
第３の実施形態によるＦＢＣメモリの製造方法は、側壁膜５０の形成後にシリコン窒化膜を堆積し、このシリコン窒化膜をリソグラフィおよびＲＩＥを用いて加工すればよい。第３の実施形態のその他の製造方法は、第１の実施形態の製造方法と同様でよい。
【００３６】
（第４の実施形態）
図１５は、本発明に係る第４の実施形態に従ったＦＢＣメモリの平面図である。第４の実施形態は、アクティブエリアＡＡがアイランド状に形成されている点で第１の実施形態と異なる。これにより、各メモリセルＭＣのソース層Ｓおよびドレイン層Ｄは、共有化されておらず、メモリセルＭＣごとに個別に分離されている。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００３７】
図１６は、図１５の１６−１６線に沿った断面図である。第４の実施形態のアクティブエリアＡＡがアイランド状に形成されているので、ソース層Ｓおよびドレイン層Ｄは、隣接するメモリセルＭＣで共有されていない。しかし、ソース線ＳＬは、ワード線ＷＬに沿って隣接するメモリセルＭＣのソース層Ｓを電気的に接続している。ビット線ＢＬは、ビット線ＢＬに沿って隣接するメモリセルＭＣのドレイン層Ｄを電気的に接続している。
【００３８】
ソース層Ｓおよびドレイン層Ｄが隣接するメモリセルＭＣに共有されていないため、バイポーラディスターブ現象を回避することができる。メモリセルが隣接するメモリセルとソースまたはドレインを共有する場合、選択されたメモリセルのホールがそれに隣接する非選択のメモリセルへ流れ込むことにより、非選択のメモリセルに誤ってデータをプログラムしてしまうという現象がある。例えば、選択メモリセルのゲートに１．５Ｖを印加し、ドレインに２．２Ｖを印加することにより、ドレインとボディ領域との間のＰＮ接合近傍でインパクトイオン化を引き起こす。これにより、選択メモリセルのボディ領域にホールを蓄積し、データ“１”がプログラムされる。このデータ“１”の書込み時に、ホールの一部が、ソース方向へ拡散して、選択メモリセルに隣接する非選択メモリセルのボディ領域に流れ込む。これにより、非選択メモリセルのボディ領域に誤ってデータ“１”がプログラムされてしまう。また、選択メモリセルのホールがドレインを介して非選択メモリセルへ流れ込む場合もある。この現象をバイポーラディスターブと呼ぶ。バイポーラディスターブを防止することにより、第４の実施形態は、さらに、信号差を大きく維持することができる。
【００３９】
次に、第４の実施形態によるＦＢＣメモリの製造方法を説明する。
【００４０】
図１７に示すように、アクティブエリアＡＡがアイランド状になるように素子分離ＳＴＩが形成される。その後、第１の実施形態と同様に、ＳＯＩ層３０上にゲート絶縁膜４０を形成し、ＳＯＩ層３０上にゲート電極Ｇを形成する。次に、図１７に示すように、ハードマスク４１を残存させた状態で、側壁膜５１を前面に堆積する。
【００４１】
さらに、図１８に示すように、ソース形成領域をフォトレジスト４２で被覆する。次に、図１９に示すように、ドレイン形成領域のＳＯＩ層３０をエッチングする。このとき、第１の実施形態と同様に、ＳＯＩ層３０のシリコンをＢＯＸ層２０上に薄く残存させる。次に、図１９に示すように、ソース形成領域のＳＯＩ層３０にｎ型不純物を自己整合的にイオン注入する。
【００４２】
フォトレジスト４２の除去後、図２０に示すように、ドレイン形成領域にｎ型のシリコンゲルマニウムを選択エピタキシャル成長させる。さらに、熱処理を施すことによって、ソース層Ｓおよびドレイン層Ｄの不純物が活性化される。
【００４３】
次に、図２１に示すように、側壁膜５１およびハードマスク４１を除去する。その後、第１の実施形態と同様の工程を経て、図１６に示したＦＢＣメモリが完成する。
【００４４】
（第５の実施形態）
図２２は、本発明に係る第５の実施形態に従ったＦＢＣメモリの断面図である。図２２は、第１の実施形態における図２の断面図に相当する。第５の実施形態は、第２の実施形態と第４の実施形態との組合せである。即ち、第５の実施形態は、ドレイン層Ｄだけでなく、ソース層Ｓもｎ型シリコンゲルマニウムで形成されている点で第４の実施形態と異なる。第５の実施形態のその他の構成は、第４の実施形態の構成と同様でよい。
【００４５】
第５の実施形態では、ソース層Ｓをｎ型シリコンゲルマニウムで形成することによって、ボディＢのポテンシャルバリアが低くなる。このため、ホールがボディＢに蓄積される量が減少する、従って、データ“１”とデータ“０”との信号差が小さくなる。しかし、第５の実施形態は、第４の実施形態と同様の理由でインパクトイオン化係数が高く、データ書込み速度が速くなる。また、第５の実施形態は、シリコンゲルマニウムがボディＢに歪みを与える。これによってボディＢにおける電子の移動度が高速化する。さらに、ソース形成領域とドレイン形成領域とを区別する必要が無いので、第５の実施形態によるＦＢＣメモリは、第２の実施形態と同様に、製造方法がより簡単である。
【００４６】
（第６の実施形態）
図２３は、本発明に係る第６の実施形態に従ったＦＢＣメモリの断面図である。図２３は、第１の実施形態における図２の断面図に相当する。第６の実施形態は、ゲート電極Ｇの周囲を被覆する応力膜８０を有する点で第４の実施形態と異なる。第６の実施形態のその他の構成は、第４の実施形態の構成と同様でよい。応力膜８０は、側壁膜５１およびシリサイド６１を介してゲート電極Ｇの周囲を被覆しており、ソース層Ｓとドレイン層Ｄとの間に流れる電荷の方向（チャネル長方向）に引張応力をボディＢの表面やゲート電極Ｇの端に印加する。この応力の方向は、図２３の矢印で示されている。応力膜８０は、例えば、シリコン窒化膜からなる。
【００４７】
第６の実施形態では、データ書込み時に、シリコン基板（ｐ型プレート）１０を負電位にし、ドレイン層Ｄを正電位にした場合に、ゲート電極Ｇ端の近傍にあるドレイン−ボディ接合界面において電界が高くなる。これにより、インパクトイオン化が促進され、多数の電子−ホール対を短時間で発生させることができる。歪Ｓｉ−ＳＯＩ基板を用いても上記の効果を得ることができる。しかし、ソース−ボディ間のポテンシャルバリアは低くなるため、ホールがボディＢに蓄積される量が減少する、従って、データ“１”とデータ“０”との信号差が小さくなる。
【００４８】
第６の実施形態は、第５の実施形態と組み合わせることができる。即ち、第６の実施形態において、ドレイン層Ｄだけでなく、ソース層Ｓもｎ型のシリコンゲルマニウム層で形成してもよい。この場合、第６の実施形態は、第５の実施形態の効果も得ることができる。
【００４９】
以上の実施形態では、ＦＢＣは、ｎ型ＭＩＳＦＥＴであったが、ＦＢＣは、ｐ型ＭＩＳＦＥＴであってもよい。この場合、ソース、ドレイン、ボディ、基板の導電型が逆導電型になる。
【００５０】
上記第２および第３の実施形態において、ソース層Ｓは、ＳｉＣで形成されてもよい。ＳｉＣはシリコンよりもバンドギャップが広いので、ソース層ＳにＳｉＣを用いることによって、バイポーラディスターブを抑制することができる。
【００５１】
上記実施形態において、ドレイン部のｎ型不純物層の領域は、ＳｉＧｅ領域の内側にあることが好ましい(図２、図１０、図１４、図１６、図２２、図２３の破線部分参照)。つまり、ボディ−ドレイン間のｐｎ接合部は、ＳｉＧｅ領域内かつゲート下にあることが好ましい。これにより、インパクトイオン化がより促進されるからである。ドレイン部のｎ型不純物層の領域をＳｉＧｅ領域の内側に形成するためには、側壁膜５１の厚さを比較的厚くし、あるいは、ｎ型不純物の拡散を抑制すればよい。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る実施形態に従ったＦＢＣメモリの構成を示す平面図。
【図２】図１の２−２線（ビット線）に沿った断面図。
【図３】図１の３−３線（ワード線）に沿った断面図。
【図４】図１の４−４線（ソース線）に沿った断面図。
【図５】第1の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図６】図５に続く、ＦＢＣメモリの製造方法を示す平面図。
【図７】図６に続く、ＦＢＣメモリの製造方法を示す断面図。
【図８】図７に続く、ＦＢＣメモリの製造方法を示す断面図。
【図９】図８に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１０】本発明に係る第２の実施形態に従ったＦＢＣメモリの断面図。
【図１１】第２の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１２】図１１に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１３】図１２に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１４】本発明に係る第３の実施形態に従ったＦＢＣメモリの断面図。
【図１５】本発明に係る第４の実施形態に従ったＦＢＣメモリの平面図。
【図１６】図１５の１６−１６線に沿った断面図。
【図１７】第４の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１８】図１７に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１９】図１８に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２０】図１９に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２１】図２０に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２２】本発明に係る第５の実施形態に従ったＦＢＣメモリの断面図。
【図２３】本発明に係る第６の実施形態に従ったＦＢＣメモリの断面図。
【符号の説明】
【００５３】
１０…シリコン基板
２０…絶縁膜
３０…半導体層
４０…ゲート絶縁膜
５０…側壁膜
６０，６１…シリサイド
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ
Ｇ…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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