(57)【要約】【課題】ＳＯＩ層を有するＭＯＳＦＥＴにおいてフリンジ容量を抑制しつつ、大きなチャネル領域歪みを誘起できる半導体装置及びその製造方法を提供することを目的とする。【解決手段】シリコン基板と、前記シリコン基板の上に選択的に設けられた第１導電型のシリコン層と、前記第１導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第１の半導体層と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型のシリコン層と前記埋め込み酸化膜と前記第１の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第１の半導体層に対してゲート長方向に格子歪みを与える前記第１導電型と異なる第２導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置を提供する。【選択図】図１
2009016423.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の上に選択的に設けられた第１導電型のシリコン層と、
前記第１導電型のシリコン層の上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第１の半導体層と、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型のシリコン層と前記埋め込み酸化膜と前記第１の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第１の半導体層に対してゲート長方向に格子歪みを与える前記第１導電型と異なる第２導電型のソース領域及びドレイン領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
シリコン基板と、
前記シリコン基板の上に選択的に設けられた第１導電型のシリコン層と、
前記第１導電型のシリコン層の上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜の上に立設された、チャネル領域を含む板状の第１の半導体層と、
前記チャネル領域の側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域と側面に設けられたゲート電極と、
前記埋め込み酸化膜と前記第１の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第１の半導体層に対してゲート長方向に格子歪みを与える前記第１導電型と異なる第２導電型のソース領域及びドレイン領域と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１導電型のシリコン層の不純物濃度は、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の半導体層は、シリコンにより形成されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２導電型は、ｐ型であり、
前記シリコンとは異なる格子定数を有する半導体は、シリコンゲルマニウムであることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２導電型は、ｎ型であり、
前記シリコンとは異なる格子定数を有する半導体は、シリコンカーボンであることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記シリコン基板と、前記ソース領域及びドレイン領域と、の間に設けられシリコンにより形成された層をさらに備えたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記シリコン基板と、前記ソース領域及びドレイン領域と、の間に設けられ、前記ソース領域及びドレイン領域よりも不純物濃度が低い半導体層をさらに備えたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
シリコン基板と、第１の半導体層と、前記シリコン基板と前記第１の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第１の半導体層の側から前記シリコン基板に第１導電型の不純物を注入して、第１導電型のシリコン層を形成する工程と、
前記第１の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、
前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第１の半導体層、前記埋め込み酸化膜及び前記第１導電型のシリコン層をエッチングする工程と、
前記第１の半導体層、前記埋め込み酸化膜及び前記第１導電型のシリコン層をエッチング除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
シリコン基板と、第１の半導体層と、前記シリコン基板と前記第１の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第１の半導体層の上にマスクを形成する工程と、
前記マスクにより被覆されていない前記第１の半導体層をエッチングし、前記第１半導体層をゲート長方向に延在するパターンに形成する工程と、
前記マスク及び前記第１の半導体層により覆われていない前記シリコン基板に第１導電型の不純物を導入する工程と、
前記シリコン基板に導入した前記第１導電型の不純物を拡散させて、前記第１の半導体層の下方に第１導電型のシリコン層を形成する工程と、
前記マスクを除去する工程と、
前記第１の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、
前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第１の半導体層及び前記埋め込み酸化膜をエッチングする工程と、
前記第１の半導体層と前記埋め込み酸化膜を除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
前記シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長する前に、第２導電型の不純物の濃度が相対的に低い半導体層を前記シリコン基板の上にエピタキシャル成長し、その上に、第２導電型の不純物濃度が相対的に高く前記シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に格子歪みチャネル領域を有する電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の高速動作を実現するため、チャネル領域に格子歪みを導入する方法がある。例えば、ソース／ドレイン領域にシリコンゲルマニウムあるいはシリコンカーボンを埋め込むことにより、チャネル領域に対してゲート長方向の一軸の圧縮あるいは伸張の歪みを誘起することができる。  
ｐチャネル領域ＭＯＳＦＥＴの場合、ゲート長方向の一軸圧縮歪みによってチャネル領域におけるキャリアの移動度が向上するため、ソース／ドレイン領域をシリコンゲルマニウムで構成することにより、ＭＯＳＦＥＴの動作速度が向上する。ｎチャネル領域ＭＯＳＦＥＴの場合にはゲート長方向の一軸伸張歪みによってキャリアの移動度が向上するため、ソース／ドレイン領域をシリコンよりも格子定数の小さいシリコンカーボンで構成することで動作速度の向上が可能である。
【０００３】
一方、ＭＯＳＦＥＴの微細化に伴う短チャネル効果を抑制するため、ＳＯＩ（Silicon On Insulator）基板上に作製したＭＯＳＦＥＴが検討されている。ＳＯＩ−ＭＯＳＦＥＴのチャネル領域に歪みを印加する手法として、ＳＯＩ層中に形成されたソース領域及びドレイン領域の上にシリコンゲルマニウム層を形成し、このシリコンゲルマニウム中のゲルマニウムをＳＯＩ層中に熱拡散させることによって、シリコンゲルマニウム領域をチャネル領域に近づけた構造が開示されている（特許文献１）。
【特許文献１】米国特許出願公開第２００５／０２８５１９２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示された構造の場合、ゲート電極とシリコンゲルマニウム層（通常、不純物が注入されており、ソース／ドレイン領域と電気的に接続している）との距離が近いため、寄生的なフリンジ容量が大きく、動作速度が低下してしまう。また、ソース／ドレイン領域中のゲルマニウム濃度分布の均一性に難があり、チャネル領域に対して十分に大きな歪みを印加することができない。
【０００５】
本発明は、ＳＯＩ層を有するＭＯＳＦＥＴにおいてフリンジ容量を抑制しつつ、大きなチャネル領域歪みを誘起できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、シリコン基板と、前記シリコン基板の上に選択的に設けられた第１導電型のシリコン層と、前記第１導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第１の半導体層と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第１導電型のシリコン層と前記埋め込み酸化膜と前記第１の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第１の半導体層に対してゲート長方向に格子歪みを与える前記第１導電型と異なる第２導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、シリコン基板と、前記シリコン基板の上に選択的に設けられた第１導電型のシリコン層と、前記第１導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に立設された、チャネル領域を含む板状の第１の半導体層と、前記チャネル領域の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域の側面に設けられたゲート電極と、前記埋め込み酸化膜と前記第１の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第１の半導体層に対してゲート長方向に格子歪みを与える前記第１導電型と異なる第２導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、シリコン基板と、第１の半導体層と、前記シリコン基板と前記第１の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第１の半導体層の側から前記シリコン基板に第１導電型の不純物を注入して、第１導電型のシリコン層を形成する工程と、前記第１の半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第１の半導体層、前記埋め込み酸化膜及び前記第１導電型のシリコン層をエッチングする工程と、前記第１の半導体層、前記埋め込み酸化膜及び前記第１導電型のシリコン層をエッチング除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の他の一態様によれば、シリコン基板と、第１の半導体層と、前記シリコン基板と前記第１の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第１の半導体層の上にマスクを形成する工程と、前記マスクにより被覆されていない前記第１の半導体層をエッチングし、前記第１半導体層をゲート長方向に延在するパターンに形成する工程と、前記マスク及び前記第１の半導体層により覆われていない前記シリコン基板に第１導電型の不純物を導入する工程と、前記シリコン基板に導入した前記第１導電型の不純物を拡散させて、前記第１の半導体層の下方に第１導電型のシリコン層を形成する工程と、前記マスクを除去する工程と、前記第１の半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第１の半導体層及び前記埋め込み酸化膜をエッチングする工程と、前記第１の半導体層と前記埋め込み酸化膜を除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ＳＯＩ層を有するＭＯＳＦＥＴにおいてフリンジ容量を抑制しつつ、大きなチャネル領域歪みを誘起できる半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の断面模式図である。  
また、図２は、本実施形態の半導体装置の上面図である。ここで、図１は、図２のＡ−Ａ線断面図に対応する。なお、図２以降の各図については、既出の図面に表したものと同様の要素について同一の符号を付して詳細な説明は適宜省略する。
【００１２】
図１に例示した半導体装置はｐチャネル領域ＳＯＩ−ＭＯＳＦＥＴであり、シリコン基板１と、このシリコン基板１の上の一部に形成されｎ型不純物が導入されたパンチスルー抑制層１１と、このパンチスルー抑制層１１の上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２の上に形成されたＳＯＩ層８と、パンチスルー抑制層１１と埋め込み酸化膜１２とＳＯＩ層８を両側から挟むようにシリコン基板１の上に形成されｐ型の不純物が導入されたシリコンゲルマニウム層９と、を有する。また、ＳＯＩ層８の上にはゲート絶縁膜２を介してゲート電極３が形成されている。ゲート電極３の両側には、サイドウォール４が形成されている。
【００１３】
ゲート電極３の下には、チャネル領域５が形成され、チャネル領域５を挟むようにＳＯＩ層８中にエクステンション領域１４が形成されている。そして、エクステンション領域１４に接するシリコンゲルマニウム層９がソース領域６及びドレイン領域７として機能する。
【００１４】
ここで、強い短チャネル効果耐性を得るためには、ゲート長をＬとしたとき、ＳＯＩ層８の厚さはＬ／４以下であることが望ましい。つまり、サブ５０ｎｍの世代において、ＳＯＩ層８の厚さは約１０ｎｍ以下であることが望ましい。ただし、ＳＯＩ層８が薄すぎるとキャリア移動度の急激な低下が見られることから、ＳＯＩ層８厚さは、３ｎｍ以上であることが望ましい。
【００１５】
一方、埋め込み酸化膜１２の厚みが薄いほど、シリコン基板１から成長させるシリコンゲルマニウム層９の量（厚み）を低減できる。しかし、埋め込み酸化膜１２が薄すぎるとチャネル領域−基板間の容量が増大してしまうことから、埋め込み酸化膜１２の厚さは、５ｎｍ以上であることが望ましい。ただし、埋め込み酸化膜１２が厚すぎると、シリコン基板１から成長させるシリコンゲルマニウム９の量（厚み）が大きくなりすぎて、結晶性が低下する恐れがあるため、埋め込み酸化膜１２の厚さは２００ｎｍ以下であることが望ましく、１００ｎｍ以下であるとシリコンゲルマニウム層９の結晶性をより良好にできまた成長時間もさらに短くて済む点でより望ましい。
【００１６】
シリコンゲルマニウム（ＳｉＧｅ）はシリコン（Ｓｉ）と比べて格子定数が大きいため、シリコンゲルマニウム層９とシリコンチャネル領域５には、ゲート長方向の一軸圧縮歪みＳが生じる。この圧縮歪みＳにより、チャネル領域５における正孔の移動度が増加し、トランジスタの性能を向上させることができる。
【００１７】
図３は、比較例の半導体装置を表す模式断面図である。  
本比較例においては、埋め込み酸化膜１２の上に形成されたＳＯＩ層８中に形成されたソース領域６及びドレイン領域７の上にシリコンゲルマニウム層９が形成されている。この構造の場合、ソース領域６及びドレイン領域７を除去してしまうと、下地の埋め込み酸化膜１２が露出するため、この上にシリコンゲルマニウム層９をエピタキシャル成長することができない。つまり、埋め込み酸化膜１２の上に設けられた薄膜のＳＯＩ層８を除去してシリコンゲルマニウム層９を形成することは困難であり、図３に表したようにＳＯＩ層に形成されたソース領域６及びドレイン領域７の上にシリコンゲルマニウム層９をエピタキシャル成長せざるを得ない。
【００１８】
本比較例の構造でも、チャネル領域５に圧縮歪みを印加することが可能である。しかし、シリコンゲルマニウム層９とチャネル領域５とが離れているため、図１及び図２に表した本実施形態の半導体装置と比べて、誘起される歪みの量は小さい。また、ゲート電極３とシリコンゲルマニウム層９（通常、不純物が注入されており、ソース／ドレイン領域と電気的に接続している）との距離が近いため、寄生的なフリンジ容量が大きくなり、トランジスタの動作速度が低下してしまう。図３の構造において、ソース領域６とドレイン領域７の上に成長させたシリコンゲルマニウム９中のゲルマニウムをＳＯＩ層８中に熱拡散させることによって、シリコンゲルマニウム領域をチャネル領域５に近づけた構造も提案されている（特許文献１）。しかし、この構造の場合にも、やはりゲート電極３とシリコンゲルマニウム層９との間のフリンジ容量は大きい。また、ソース領域６及びドレイン領域７におけるゲルマニウム濃度分布の均一性に難があり、チャネル領域５に十分に大きな圧縮歪みを印加することが容易でない。
【００１９】
図４は、本実施形態及び比較例の半導体装置のゲート電極中央部における深さ方向（基板表面に垂直な方向、図１のＢ−Ｂ方向）の応力分布の計算結果を表すグラフ図である。  ここでは、縦軸の応力の値が負となっているが、これは圧縮の応力が発生していることを意味する。この計算では、ゲート長４０ｎｍ、ゲート高さ５０ｎｍ、サイドウォール４の幅３０ｎｍ、ＳＯＩ層８の膜厚１０ｎｍ、埋め込み酸化膜１２の膜厚２０ｎｍ、シリコンゲルマニウム層９の厚さ３５ｎｍ、シリコンゲルマニウム中の真性応力２ＧＰａとした。
【００２０】
図４から、ソース領域６及びドレイン領域７の上にシリコンゲルマニウム層９を形成した比較例の構造（図３）に比べて、本実施形態においてはチャネル領域５により大きな応力が誘起されることがわかる。これは、本実施形態においては、ＳＯＩ層８の両側に設けたシリコンゲルマニウム層９から応力（圧縮応力）を印加できるからである。また、本実施形態においては、ＳＯＩ層８内部の応力分布も比較的均一である。
【００２１】
このようにチャネル領域５に生じた圧縮応力により、ｐチャネル領域ＭＯＳＦＥＴの動作速度が向上する。図４に表した結果をもとに、本実施形態の半導体装置における正孔移動度（ＭＯＳＦＥＴの性能に直結する特性パラメータ）を概算すると、比較例の構造と比べて１１％程度の向上が予想される。ｎチャネル領域ＭＯＳＦＥＴの場合には、図１及び図２に表したものと同様の構造において、シリコンゲルマニウムの代わりにシリコンカーボンを用い、チャネル領域５に伸張歪みを誘起することで、動作速度の向上が実現できる。
【００２２】
図３に表した比較例の構造の場合には、ゲート電極３とソース領域６及びドレイン領域７上にせり上げて形成されたシリコンゲルマニウム層９との間に生ずる寄生フリンジ容量が問題である。これに対して、本実施形態の半導体装置の場合には、シリコンゲルマニウム層９をチャネル領域５よりも上方に設ける必要がないため、シリコンゲルマニウム層９とゲート電極３との間の距離を広くして寄生容量を低減でき、性能の向上が実現できる。ただし、本実施形態において、寄生容量が問題とならない範囲でシリコンゲルマニウム層９をチャネル領域５よりも上方に設けてもよい。このようにすれば、シリコンゲルマニウム層９からチャネル領域５に対して印加する歪みをさらに大きくできる。
【００２３】
一方、シリコンゲルマニウム層９のゲルマニウム濃度が高いほど、シリコンとの格子定数差が大きくなり、チャネル領域５に対してより大きな圧縮歪みを誘起できる。チャネル領域歪みにより正孔移動度を１０％程度向上させるには、シリコンゲルマニウム層９のゲルマニウム濃度は３原子％以上であることが望ましい。ただし、ゲルマニウム濃度が高くなりすぎると、結晶の質が低下し、結晶欠陥などがより多く発生するようになるため、ゲルマニウム濃度は５０原子％以下であることが望ましい。
【００２４】
一方、シリコンゲルマニウムの代わりにシリコンカーボンを用いた場合には、シリコンカーボン中のカーボン濃度は、０．０３原子％以上２原子％以下とすることが望ましい。カーボン濃度が０．０３原子％より低いと、十分な歪みを生じさせることができず、一方、カーボン濃度が２原子％よりも高いと、シリコンとの格子定数の差が大きくなりすぎ、良好な結晶をエピタキシャル成長させることが困難となるからである。
【００２５】
一方、本実施形態においては、チャネル領域５の下方に設けた埋め込み酸化膜１２の直下のみに、高濃度の不純物を注入したパンチスルー抑制層１１を形成している。こうすることにより、ドレイン−基板間の寄生容量を抑えつつ、ソース−ドレイン間のパンチスルーを抑制することが可能である。パンチスルー抑制層１１の不純物濃度としては、空乏層の広がりを抑えつつ、過大な接合リーク電流を流さないようにするために、１×１０１８ｃｍ−３以上で、１×１０２０ｃｍ−３以下とすることが望ましい。
【００２６】
次に、本実施形態の半導体装置の製造方法について説明する。  
図５及び図６は、本実施形態の半導体装置の製造工程の要部を例示する工程断面図である。  
まず、図５（ａ）に表したように、シリコン基板１の上に埋め込み酸化膜１２、ＳＯＩ層８からなる積層構造を形成する。  
続いて、図５（ｂ）に表したように、埋め込み酸化膜１２の下のシリコン基板１にｎ型不純物を注入してパンチスルー抑制層１１を形成する。  
続いて、図５（ｃ）に表したように、ＳＯＩ層８の上に絶縁膜と導電膜を形成してこれらをパターニングすることによりゲート絶縁膜２とゲート電極３を形成する。さらに、パターニングしたゲート電極３とゲート絶縁膜２をマスクとしてｐ型不純物を注入してエクステンション領域１４を形成し、さらにゲート電極３とゲート絶縁膜２の両側にサイドウォール４を形成する。サイドウォール４の材料としては、例えばＳｉＯ２やＳｉ３Ｎ４などを用いることができる。なお、ゲート電極の表面は、次のエッチング工程において、ＳＯＩ層と埋め込み酸化膜層のエッチング速度と高い選択比を有する材料、例えばＳｉ３Ｎ４などで覆われていることが望ましい。
【００２７】
続いて、図６（ａ）に表したように、ゲート電極３とサイドウォール４をマスクとして、ＳＯＩ層８、埋め込み酸化膜１２、パンチスルー抑制層１１をエッチングし、シリコン基板１を露出させる。埋め込み酸化膜１２をエッチングする際には、ＲＩＥ（Reactive Ion Etching）などの垂直性の高いエッチング条件を採用し、埋め込み酸化膜１２の側面がＳＯＩ層８に対して凹まない構造とすることが、短チャネル効果耐性向上の観点から望ましい。
【００２８】
続いて、図６（ｂ）に表したように、ＳＯＩ層８、埋め込み酸化膜１２、パンチスルー抑制層１１を除去した領域に、シリコン基板１からシリコンゲルマニウム層９を選択的にエピタキシャル成長させる。このエピタキシャル成長においてｐ型不純物を高濃度に添加したシリコンゲルマニウムを成長させると、シリコンゲルマニウム層はソース領域６／ドレイン領域７として機能する。なお、ソース領域６／ドレイン領域７はエピタキシャル成長後にシリコンゲルマニウム層９に不純物をイオン注入して形成しても構わない。
【００２９】
以上説明した工程により形成したシリコンゲルマニウム層９の存在により、ＳＯＩ層８中のチャネル領域５にはゲート長方向の一軸圧縮歪みが誘起される。
【００３０】
（第２の実施の形態）
図７は、本発明の第２の実施の形態に係る半導体装置の模式上面図である。  
また、図８は、本実施形態の半導体装置の模式断面図である。ここで、図８（ａ）は、図７のＡ−Ａ線断面図であり、図８（ｂ）は、図７のＢ−Ｂ線断面図である。
【００３１】
本実施形態の半導体装置は、ｐチャネル領域ＳＯＩ−ＦｉｎＦＥＴであり、シリコン基板１と、シリコン基板１の上の一部に形成されｎ型不純物が導入されたパンチスルー抑制層１１と、パンチスルー抑制層１１上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２の上に立設されたゲート幅方向の幅が狭い板状のＳＯＩ層（Ｆｉｎ層）８と、埋め込み酸化膜１２とＳＯＩ層８とを挟むようにその両側に形成されｐ型不純物が導入されたシリコンゲルマニウム層９と、を有する。
【００３２】
ＳＯＩ層８の上面及び側面にはゲート絶縁膜２を介してゲート電極３が取り囲むように形成されている。ゲート電極３のゲート長方向の両側にはサイドウォール４が形成されている。  
ゲート電極３の下に形成されたＦｉｎチャネル領域１０の両側には、ＳＯＩ層８中に形成されたエクステンション領域１４が設けられている。エクステンション領域１４の外側に形成されたシリコンゲルマニウム層９がソース領域６、ドレイン領域７として機能する。
【００３３】
ここで、強い短チャネル効果耐性を得るためには、ゲート長をＬとしたとき、ＳＯＩ層（Ｆｉｎ層）８の幅（図７において左右方向の長さ）は、Ｌ／２以下であることが望ましい。つまり、サブ５０ｎｍの世代において、Ｆｉｎ層８の幅は約２０ｎｍ以下とすることが望ましい。ただし、Ｆｉｎ層８が薄すぎるとキャリア移動度の急激な低下が見られることから、Ｆｉｎ層８の幅は３ｎｍ以上であることが望ましい。
【００３４】
本実施形態においても、第１実施形態に関して前述した半導体装置と同様に、シリコンゲルマニウム層９とＦｉｎチャネル領域１０にはゲート長方向の一軸圧縮歪みＳが生じ、ｐチャネル領域ＳＯＩ−ＦｉｎＦＥＴの動作速度が向上する。
【００３５】
図９は、比較例の半導体装置を表す模式断面図である。  
本比較例においては、ＳＯＩ層８中に形成されたソース領域６及びドレイン領域７の上にシリコンゲルマニウム層９が形成されている。ここで、シリコンゲルマニウム層９もソース領域６、ドレイン領域７の一部として機能する。
【００３６】
本比較例においても、図３に関して前述した比較例と同様に、ＳＯＩ層の断線を防ぐため、ソース領域及びドレイン領域の下部にはシリコン層を残す必要がある。つまり、ソース領域６及びドレイン領域７を除去してしまうと、下地の埋め込み酸化膜１２が露出するため、この上にシリコンゲルマニウム層９をエピタキシャル成長することができない。つまり、埋め込み酸化膜１２の上に設けられた薄膜のＳＯＩ層８を除去してシリコンゲルマニウム層９を形成することは困難であり、図９に表したようにＳＯＩ層に形成されたソース領域６及びドレイン領域７の上にシリコンゲルマニウム層９をエピタキシャル成長せざるを得ない。
【００３７】
その結果として、Ｆｉｎチャネル領域１０の上部には両側のシリコンゲルマニウム層９から歪みが誘起されるが、Ｆｉｎチャネル領域１０の下部には歪みがあまり誘起されず、性能向上が妨げられる。
【００３８】
これに対して、図７及び図８に表した本実施形態の半導体装置においては、Ｆｉｎチャネル領域１０の全体に大きな歪みを均一に印加することができる。その結果として、チャネル領域１０の移動度を向上させ、トランジスタの性能を効果的に改善することができる。  本実施形態においても、ｎチャネル領域ＳＯＩ−ＦｉｎＦＥＴの場合には、図７及び図８に表した構造でシリコンゲルマニウムの代わりにシリコンカーボンを用い、チャネル領域に伸張歪みを誘起することで、動作速度の向上が実現できる。また、チャネル領域部の埋め込み酸化膜１２の直下のみに、高濃度の不純物を注入したパンチスルー抑制層１１を形成しているため、ドレイン−基板間の寄生容量を抑えつつ、ソース−ドレイン間のパンチスルーを抑制することができる。
【００３９】
次に、本実施形態の半導体装置の製造方法について説明する。  
図１０及び図１１は、本実施形態の半導体装置の製造工程の要部を表す模式図である。すなわち、図１０（ａ）は断面図、図１０（ｂ）は上面図、図１０（ｃ）は図１０（ｂ）のＤ−Ｄ線断面図、図１１（ａ）は図１０（ｂ）のＤ−Ｄ線断面図、図１１（ｂ）は図１０（ｂ）のＥ−Ｅ線断面図、図１１（ｃ）は、図１０（ｂ）のＡ−Ａ線断面図である。
【００４０】
ます、図１０（ａ）に表したように、シリコン基板１の上に埋め込み酸化膜１２、ＳＯＩ層８からなる積層構造を形成した後、ＳＯＩ層８の上にハードマスク絶縁膜１３を形成する。
【００４１】
続いて、ハードマスク絶縁膜１３をパターニングした後、図１０（ｂ）及び（ｃ）に表したように、ハードマスク絶縁膜１３をマスクとしてＳＯＩ層８をエッチングし、ＳＯＩ層８をゲート幅方向に狭くする。
【００４２】
続いて、図１１（ａ）及び（ｂ）に表したように、ハードマスク絶縁膜１３とＳＯＩ層８をマスクとして、埋め込み酸化膜１２の下のシリコン基板１にｎ型不純物を注入し、さらに熱処理を施してシリコン基板中に注入した不純物を拡散させてパンチスルー抑制層１１を形成する。この際に、図１１（ａ）に表したように幅の狭いＦｉｎチャネル領域直下のシリコン基板１にはｎ型不純物が拡散してパンチスルー抑制層１１が形成されるが、図１１（ｂ）に表したように幅の広いソース／ドレイン領域直下のシリコン基板１にはｎ型不純物が拡散せず、パンチスルー抑制層が形成されずに低ドープのままである。このようにして、自己整合的にＦｉｎチャネル領域の直下のシリコン基板のみにパンチスルー抑制層１１を形成することが可能となる。
【００４３】
続いて、ハードマスク絶縁膜１３を除去し、ＳＯＩ層８上にゲート絶縁膜２とゲート電極３を形成してから両層のパターニングを行い、パターニングしたゲート電極とゲート絶縁膜の両側にサイドウォール４を形成する。
【００４４】
続いて、ゲート電極３とサイドウォール４をマスクとして、ＳＯＩ層８、埋め込み酸化膜１２をエッチングし、シリコン基板１を露出させる。埋め込み酸化膜１２をエッチングする際には垂直性の高いエッチング条件を採用し、埋め込み酸化膜がＳＯＩ層に対して凹まない構造となることが短チャネル効果耐性向上の観点から望ましい。
【００４５】
続いて、ＳＯＩ層８と埋め込み酸化膜１２を除去した領域に、図１１（ｃ）に表したように、シリコン基板１からシリコンゲルマニウム層９を選択的にエピタキシャル成長させる。このエピタキシャル成長においてｐ型不純物を高濃度に添加したシリコンゲルマニウムを成長させると、シリコンゲルマニウム層９はソース／ドレイン領域の一部として機能する。  
以上説明した工程により形成したシリコンゲルマニウム層９の存在によって、ＳＯＩ層８のチャネル領域１０にはゲート長方向の一軸圧縮歪みが誘起される。
【００４６】
（第３の実施の形態）
図１２は、本発明の第３の実施の形態に係る半導体装置の断面模式図である。  
本実施形態においては、第１実施形態に関して前述した構造において、パンチスルー抑制層１１と埋め込み酸化膜層１２とＳＯＩ層８を両側から挟むようにシリコン基板１上に形成された半導体層を、シリコンゲルマニウム層９の単層ではなく、シリコン層１５とこのシリコン層１５の上に形成されたシリコンゲルマニウム層９の２層により構成している。
【００４７】
第１実施形態に関して前述した半導体装置と同様に、チャネル領域５を挟むシリコンゲルマニウム層９により、チャネル領域５にはゲート長方向の一軸圧縮歪みが誘起され、ｐチャネル領域ＭＯＳＦＥＴの動作速度が向上する。ｎチャネル領域ＭＯＳＦＥＴの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
【００４８】
この半導体装置の製造方法は、ゲート電極３とサイドウォール４の両側のＳＯＩ層８、埋め込み酸化膜１２、パンチスルー抑制層１１を除去した領域に、シリコン基板１からシリコン層１５とシリコンゲルマニウム層９を順次エピタキシャル成長させる点だけが、第１実施形態に係る半導体装置の製造方法と異なる。このエピタキシャル成長に際しては、シリコン層１５の成長の際には不純物を添加せず、シリコンゲルマニウム層９の成長の際にはｐ型不純物を高濃度に添加することが望ましい。このようにすることで、高濃度のｐ型不純物を含むシリコンゲルマニウム層９（ソース／ドレイン領域として働く）と、高濃度のｎ型不純物を含むパンチスルー抑制層１１とが接する面積が減少し、接合リーク電流が低下する。
【００４９】
なお、本実施形態において、パンチスルー抑制層１１と埋め込み酸化膜層１２とＳＯＩ層８を両側から挟み込む半導体層を、シリコンゲルマニウム層９の単層で構成し、シリコンゲルマニウム層９の下部の成長の際には不純物を添加せず、上部の成長の際にはｐ型不純物を高濃度に添加しても、同様の接合リーク電流の低下が期待できる。つまり、図１２において、シリコン層１５の代わりに、ｐ型不純物をドープしない、または低ドープとしたシリコンゲルマニウム層を形成してもよい。こうすれば、接合リーク電流を抑制しつつ、チャネル領域５に対してより効果的に圧縮歪みを印加することが可能となる。
【００５０】
（第４の実施の形態）
図１３は、本発明の第４の実施の形態に係る半導体装置の模式断面図である。  
また、図１４は、本実施形態の半導体装置の模式上面図である。ここで図１３は、図１４のＡ−Ａ線断面図に対応する。  
この半導体装置は、第２実施形態に関して前述した半導体装置において、埋め込み酸化膜層１２とＳＯＩ層８を両側から挟むようにシリコン基板１上に形成された半導体層を、シリコンゲルマニウム層の単層ではなく、シリコン層１５とその上部に形成されたシリコンゲルマニウム層９の２層により構成している。第２実施形態の半導体装置と同様に、チャネル領域１０を挟むシリコンゲルマニウム層９により、チャネル領域１０にはゲート長方向の一軸圧縮歪みが誘起され、ｐチャネル領域ＭＯＳＦＥＴの動作速度が向上する。ここでも、ｎチャネル領域ＭＯＳＦＥＴの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
【００５１】
この半導体装置の製造に際しては、図１１（ｃ）に関して前述した工程において、ゲート電極３とサイドウォール４の両側の、ＳＯＩ層８と埋め込み酸化膜１２を除去した領域に、シリコン基板１からシリコン層１５とシリコンゲルマニウム層９を順次エピタキシャル成長させる点だけが、第２実施形態の製造方法と異なる。このエピタキシャル成長において、シリコン層の成長の際には不純物を添加せず、シリコンゲルマニウム層の成長の際にはｐ型不純物を高濃度に添加することが望ましい。このようにすることで、第３実施形態に係る半導体装置と同様に、シリコンゲルマニウム層−パンチスルー抑制層間の接合リーク電流が低下する。
【００５２】
なお、本実施形態においても、埋め込み酸化膜層１２とＳＯＩ層８を両側から挟む半導体層を、シリコンゲルマニウム層９の単層で構成し、シリコンゲルマニウム層の下部の成長の際には不純物を添加せず、上部の成長の際にはｐ型不純物を高濃度に添加しても、同様の接合リーク電流の低下が期待できる。つまり、図１３において、シリコン層１５の代わりに、ｐ型不純物をドープしない、または低ドープとしたシリコンゲルマニウム層を形成してもよい。こうすれば、接合リーク電流を抑制しつつ、チャネル領域１０に対してより効果的に圧縮歪みを印加することが可能となる。
【００５３】
（第５の実施の形態）
図１５は、本発明の第５の実施の形態に係る半導体装置の断面模式図である。  
本実施形態においては、第１実施形態に関して前述した構造において、ＳＯＩ層８の側面８Ｓとパンチスルー抑制層１１の側面１１Ｓが埋め込み酸化膜層１２の側面１２Ｓよりも後退している。すなわち、埋め込み酸化膜層１２の側面１２Ｓのほうが、ＳＯＩ層８の側面８Ｓとパンチスルー抑制層１１の側面１１Ｓよりも外側に突出した構造を有する。
【００５４】
このようにすると、ＳＯＩ層８の下にこれよりも突出した埋め込み酸化膜１２を設けることができるので、短チャネル効果に対する耐性をさらに向上させることができる。そして、本実施形態においても、第１実施形態に関して前述した半導体装置と同様に、チャネル領域５を挟むシリコンゲルマニウム層９により、チャネル領域５にはゲート長方向の一軸圧縮歪みが誘起され、ｐチャネル領域ＭＯＳＦＥＴの動作速度が向上する。ｎチャネル領域ＭＯＳＦＥＴの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
【００５５】
図１６及び図１７は、本実施形態の半導体装置の製造工程の一部を表す工程断面図である。  
まず、図５（ａ）及び（ｂ）に関して前述したものと同様の工程により、図１６（ａ）に表したように、シリコン基板１の上にパンチスルー抑制層１１、埋め込み酸化膜１２、ＳＯＩ層８からなる積層構造を形成し、その上に、ゲート絶縁膜２を介してゲート電極３を形成し、パターニングしたゲート電極３とゲート絶縁膜２をマスクとしてｐ型不純物を注入してエクステンション領域１４を形成し、さらにゲート電極３とゲート絶縁膜２の両側にサイドウォール４を形成する。
【００５６】
次に、図１６（ｂ）に表したように、ゲート電極３とサイドウォール４をマスクとして、ＳＯＩ層８をエッチングし、埋め込み酸化膜１２を露出させる。このエッチングに際しては、酸化膜に対してシリコンのエッチング速度が早くなるエッチング条件でエッチングを行う。
【００５７】
続いて、図１６（ｃ）に表したように、ＳＯＩ層８をマスクとして埋め込み酸化膜１２をエッチングする。この際には、埋め込み酸化膜１２のサイドエッチングをできるだけ生じさせないように、垂直性の高いエッチング条件にてエッチングを行うことが望ましい。
【００５８】
その後、図１７（ａ）に表したように、パンチスルー抑制層１１をエッチングする。この際には、埋め込み酸化膜１２に対してシリコンのエッチング速度が相対的に高くなる条件にてエッチングを実行する。またさらに、シリコンのサイドエッチングが生じやすくなるように、垂直性の低いエッチング条件にてエッチングを行うことが望ましい。
【００５９】
このようにしてシリコンのエッチングを実行すると、パンチスルー抑制層１１とともにＳＯＩ層８においてもサイドエッチングが進行し、ＳＯＩ層８の側面８Ｓが埋め込み酸化膜１２の側面１２Ｓに対して相対的に後退する。その結果として、図１５に表した構造を形成することができる。    
その後、図１７（ｂ）に表したように、シリコン基板１の上に、シリコンゲルマニウム層９をエピタキシャル成長させることにより、本実施形態の半導体装置が完成する。
【００６０】
以上説明した工程により形成したシリコンゲルマニウム層９の存在によって、ＳＯＩ層８のチャネル領域１０にはゲート長方向の一軸圧縮歪みが誘起される。そして、ＳＯＩ層８の側面８Ｓを埋め込み酸化膜１２の側面１２Ｓよりも後退させることにより、短チャネル効果に対する耐性をさらに向上させることができる。  
なお、本実施形態は、第２〜第４実施形態のいずれとも組み合わせて同様の効果を得ることができる。
【００６１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。例えば、図１〜図１７に関して前述した各具体例のいずれか２つあるいはそれ以上を技術的に可能な範囲で組み合わせたのも、本発明の範囲に包含される。
【００６２】
また、第２実施形態または第４実施形態に関して前述したＦｉｎＦＥＴにおいて、複数のＦｉｎを併設したいわゆるマルチＦｉｎＦＥＴについても、本発明を同様に適用して同様の作用効果が得られる。
【００６３】
図１８〜図２１は、マルチＦｉｎＦＥＴを例示する模式図である。すなわち、図１８はその上面図、図１９は図１８からゲート３、サイドウォール４、ゲート絶縁膜２を除去した模式図、図２０は図１９におけるＡ−Ａ線断面図、図２１は図１９におけるＢ−Ｂ線断面図である。なお、図２０及び図２１においては、ゲート３なども表した。  
本具体例のマルチＦｉｎＦＥＴは、ソース領域６とドレイン領域７との間に複数のＦｉｎチャネル領域１０が併設された構造を有する。これら複数のＦｉｎチャネル領域１０は、共通のゲート３によりそのスイッチングが制御される。このようなマルチＦｉｎＦＥＴは、高い電流駆動力が得られる点で有利である。そして、本実施形態によれば、シリコンゲルマニウム層９を設けてＦｉｎチャネル領域１０のゲート長方向に一軸性の圧縮応力を付加することにより、移動度を向上させ、さらに電流駆動力を向上させることができる。
【００６４】
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施することが可能であり、これらすべては本発明の範囲に包含される。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面模式図である。
【図２】第１実施形態の半導体装置の上面図である。
【図３】比較例の半導体装置を表す模式断面図である。
【図４】第１実施形態及び比較例の半導体装置のゲート電極中央部における深さ方向（基板表面に垂直な方向、図１のＢ−Ｂ方向）の応力分布の計算結果を表すグラフ図である。
【図５】第１実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図６】第１実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の模式上面図である。
【図８】第２実施形態の半導体装置の模式断面図である。
【図９】比較例の半導体装置を表す模式断面図である。
【図１０】第２実施形態の半導体装置の製造工程の要部を表す模式図である。
【図１１】第２実施形態の半導体装置の製造工程の要部を表す模式図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の断面模式図である。
【図１３】本発明の第４の実施の形態に係る半導体装置の模式断面図である。
【図１４】本実施形態の半導体装置の模式上面図である。
【図１５】本発明の第５の実施の形態に係る半導体装置の断面模式図である。
【図１６】第５実施形態の半導体装置の製造工程の一部を表す工程断面図である。
【図１７】第５実施形態の半導体装置の製造工程の一部を表す工程断面図である。
【図１８】マルチＦｉｎＦＥＴを例示する模式図である。
【図１９】マルチＦｉｎＦＥＴを例示する模式図である。
【図２０】マルチＦｉｎＦＥＴを例示する模式図である。
【図２１】マルチＦｉｎＦＥＴを例示する模式図である。
【符号の説明】
【００６６】
１ シリコン基板
２ ゲート絶縁膜
３ ゲート電極
４ サイドウォール
５ シリコンチャネル領域
５ チャネル領域
６ ソース領域
７ ドレイン領域
８ ＳＯＩ層
８Ｓ 側面
９ シリコンゲルマニウム層
１０ チャネル領域
１１ パンチスルー抑制層
１１Ｓ 側面
１２ 埋め込み酸化膜
１２Ｓ 側面
１３ ハードマスク絶縁膜
１４ エクステンション領域
１５ シリコン層
【図１】
2009016423.tif 000003
【図２】
2009016423.tif 000004
【図３】
2009016423.tif 000005
【図４】
2009016423.tif 000006
【図５】
2009016423.tif 000007
【図６】
2009016423.tif 000008
【図７】
2009016423.tif 000009
【図８】
2009016423.tif 000010
【図９】
2009016423.tif 000011
【図１０】
2009016423.tif 000012
【図１１】
2009016423.tif 000013
【図１２】
2009016423.tif 000014
【図１３】
2009016423.tif 000015
【図１４】
2009016423.tif 000016
【図１５】
2009016423.tif 000017
【図１６】
2009016423.tif 000018
【図１７】
2009016423.tif 000019
【図１８】
2009016423.tif 000020
【図１９】
2009016423.tif 000021
【図２０】
2009016423.tif 000022
【図２１】
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