(57)【要約】【課題】リセット回路と共に使用されるＤＣＤＣコンバータに関し、リセットにより生じる逆起電力に対処可能な構成を提供する。【解決手段】ＤＣ入力電圧を変換してＤＣ出力電圧を生成するＤＣＤＣコンバータと、前記ＤＣ出力電圧とリセット閾値電圧とを比較し、前記ＤＣ出力電圧と前記リセット閾値電圧との比較結果に応じて変化するリセット信号を出力するリセット回路と、前記ＤＣ入力電圧とヒステリシス閾値電圧とを比較し、前記リセット閾値電圧に、前記ＤＣ入力電圧と前記ヒステリシス閾値電圧との比較結果に応じて変化するヒステリシスを与えるヒステリシス回路と、を備えることを特徴とする電圧供給制御装置。【選択図】図１
2009100561.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ入力電圧を変換してＤＣ出力電圧を生成するＤＣＤＣコンバータと、
前記ＤＣ出力電圧とリセット閾値電圧とを比較し、前記ＤＣ出力電圧と前記リセット閾値電圧との比較結果に応じて変化するリセット信号を出力するリセット回路と、
前記ＤＣ入力電圧とヒステリシス閾値電圧とを比較し、前記リセット閾値電圧に、前記ＤＣ入力電圧と前記ヒステリシス閾値電圧との比較結果に応じて変化するヒステリシスを与えるヒステリシス回路と、
を備えることを特徴とする電圧供給制御装置。
【請求項２】
前記ヒステリシス回路は、
前記ＤＣ入力電圧と第１の基準電圧とが入力され、前記ＤＣ入力電圧と前記第１の基準電圧との比較結果に相当する第１の比較結果信号を出力する第１の比較器を備え、
前記第１の比較結果信号により前記リセット閾値電圧に前記ヒステリシスを与えることを特徴とする請求項１に記載の電圧供給制御装置。
【請求項３】
前記リセット回路は、
前記ＤＣ出力電圧と第２の基準電圧とが入力され、前記ＤＣ出力電圧と前記第２の基準電圧との比較結果に相当する第２の比較結果信号を出力する第２の比較器と、
前記第１の比較結果信号がゲートに入力され、前記第２の比較器の前記ＤＣ出力電圧用の端子とグラウンドとの間に接続されている第１のトランジスタと、
前記第２の比較結果信号がゲートに入力され、前記端子とグラウンドとの間に前記第１のトランジスタと並列に接続されている第２のトランジスタとを備え、
前記第２の比較結果信号を前記リセット信号として出力することを特徴とする請求項２に記載の電圧供給制御装置。
【請求項４】
前記リセット回路は、
前記ＤＣ出力電圧と第２の基準電圧とが入力され、前記ＤＣ出力電圧と前記第２の基準電圧との比較結果に相当する第２の比較結果信号を出力する第２の比較器と、
前記第１の比較結果信号がゲートに入力され、前記第２の比較器の前記第２の基準電圧用の端子とグラウンドとの間に接続されている第１のトランジスタと、
前記第２の比較結果信号がゲートに入力され、前記端子とグラウンドとの間に前記第１のトランジスタと直列に接続されている第２のトランジスタと、
前記端子とグラウンドとの間に前記第１および第２のトランジスタと直列に接続されている電流源とを備え、
前記第２の比較結果信号を前記リセット信号として出力することを特徴とする請求項２に記載の電圧供給制御装置。
【請求項５】
ＤＣ入力電圧を変換してＤＣ出力電圧を生成するＤＣＤＣコンバータ用の集積回路であって、
前記ＤＣ出力電圧とリセット閾値電圧とを比較し、前記ＤＣ出力電圧と前記リセット閾値電圧との比較結果に応じて変化するリセット信号を出力するリセット回路と、
前記ＤＣ入力電圧とヒステリシス閾値電圧とを比較し、前記リセット閾値電圧に、前記ＤＣ入力電圧と前記ヒステリシス閾値電圧との比較結果に応じて変化するヒステリシスを与えるヒステリシス回路と、
を備えることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧供給制御装置及び集積回路に関する。
【背景技術】
【０００２】
ＤＣＤＣコンバータは、ＤＣ入力電圧を変換してＤＣ出力電圧を生成するコンバータである。ＤＣＤＣコンバータは一般に、レギュレータとも呼ばれる。ＤＣＤＣコンバータの具体例としては、昇圧（ｂｏｏｓｔ）ＤＣＤＣコンバータや、降圧（ｂｕｃｋ）ＤＣＤＣコンバータが挙げられる。昇圧ＤＣＤＣコンバータは、ＤＣ入力電圧を昇圧してＤＣ出力電圧を生成し、降圧ＤＣＤＣコンバータは、ＤＣ入力電圧を降圧してＤＣ出力電圧を生成する。
【０００３】
ＤＣＤＣコンバータでは、ＤＣ入力電圧は例えばバッテリから供給され、ＤＣ出力電圧は例えばマイコンに供給される。降圧ＤＣＤＣコンバータでは、バッテリ電圧の変動等により、ＤＣ出力電圧が過度に低くなる事がある。そのため、降圧ＤＣＤＣコンバータにはリセット回路が接続されている事が多い（特許文献１等）。当該リセット回路は、ＤＣ出力電圧が一定の閾値電圧よりも低くなると、マイコンをリセットし、ＤＣ出力電圧が一定の閾値電圧よりも高くなると、マイコンのリセットを解除する。
【０００４】
この場合、ＤＣＤＣコンバータ内で生じる逆起電力が問題となる。マイコンがリセットされると、マイコンの動作が停止し、ＤＣＤＣコンバータにかかる負荷が急に軽くなる。そのため、ＤＣＤＣコンバータ内のインダクタにより逆起電力が生成され、ＤＣ出力電圧が高くなる。このとき、ＤＣ出力電圧が上記閾値電圧よりも高くなると、マイコンのリセットが、解除されるべきではないにもかかわらず、解除されてしまう。
【０００５】
このように、リセット回路と接続されて使用されるＤＣＤＣコンバータでは、リセットにより生じる逆起電力が問題となる。当該ＤＣＤＣコンバータでは、このような逆起電力により、リセットとリセット解除とが繰り返すチャタリングが生じるおそれがある。
【０００６】
なお、このような逆起電力は、降圧ＤＣＤＣコンバータだけでなく、昇圧ＤＣＤＣコンバータでも問題となり得る。降圧ＤＣＤＣコンバータでは逆起電力が正方向に生じるのに対し、昇圧ＤＣＤＣコンバータでは逆起電力が負方向に生じる。
【特許文献１】特開２００３−３１６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、リセット回路と共に使用されるＤＣＤＣコンバータに関し、リセットにより生じる逆起電力に対処可能な構成を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の実施形態は例えば、ＤＣ入力電圧を変換してＤＣ出力電圧を生成するＤＣＤＣコンバータと、前記ＤＣ出力電圧とリセット閾値電圧とを比較し、前記ＤＣ出力電圧と前記リセット閾値電圧との比較結果に応じて変化するリセット信号を出力するリセット回路と、前記ＤＣ入力電圧とヒステリシス閾値電圧とを比較し、前記リセット閾値電圧に、前記ＤＣ入力電圧と前記ヒステリシス閾値電圧との比較結果に応じて変化するヒステリシスを与えるヒステリシス回路と、を備えることを特徴とする電圧供給制御装置である。
【０００９】
本発明の実施形態は例えば、ＤＣ入力電圧を変換してＤＣ出力電圧を生成するＤＣＤＣコンバータ用の集積回路であって、前記ＤＣ出力電圧とリセット閾値電圧とを比較し、前記ＤＣ出力電圧と前記リセット閾値電圧との比較結果に応じて変化するリセット信号を出力するリセット回路と、前記ＤＣ入力電圧とヒステリシス閾値電圧とを比較し、前記リセット閾値電圧に、前記ＤＣ入力電圧と前記ヒステリシス閾値電圧との比較結果に応じて変化するヒステリシスを与えるヒステリシス回路と、を備えることを特徴とする集積回路である。
【発明の効果】
【００１０】
本発明は、リセット回路と共に使用されるＤＣＤＣコンバータに関し、リセットにより生じる逆起電力に対処可能な構成を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施例を、図面に基づいて説明する。
【００１２】
（第１実施例）
図１は、第１実施例の電圧供給制御装置１０１の回路構成図である。図１の電圧供給制御装置１０１は、ＤＣＤＣコンバータ（レギュレータ）１１１と、バッテリ１１２と、マイコン１１３と、リセット回路１１４と、ヒステリシス回路１１５とを具備している。図１には更に、電圧供給制御装置１０１を構成する集積回路１２１が図示されている。図１の集積回路１２１は、ＤＣＤＣコンバータ１１１用の集積回路であり、ＤＣＤＣコンバータ１１１の一部の構成要素と、リセット回路１１４と、ヒステリシス回路１１５とを具備している。
【００１３】
ＤＣＤＣコンバータ１１１は、ＤＣ入力電圧Ｖinを変換してＤＣ出力電圧Ｖoutを生成する。図１では、ＤＣＤＣコンバータ１１１の入力ノードが、Ｎinで示され、ＤＣＤＣコンバータ１１１の出力ノードが、Ｎoutで示されている。ＤＣＤＣコンバータ１１１は、ここでは降圧（ｂｕｃｋ）ＤＣＤＣコンバータであるが、昇圧（ｂｏｏｓｔ）ＤＣＤＣコンバータでも構わない。
【００１４】
バッテリ１１２は、ＤＣＤＣコンバータ１１１の入力ノードＮinにＤＣ入力電圧Ｖinを供給する。図１では、バッテリ１１２と入力ノードＮinとの間のノードが、Ｎで示され、ノードＮと入力ノードＮinとの間の第１のノードが、Ｎ1で示され、ノードＮと入力ノードＮinとの間の第２のノードが、Ｎ2で示されている。バッテリ１１２とノードＮとの間には、電圧供給用のスイッチＳＷが接続されている。第１のノードＮ1とグラウンドとの間には、第１のキャパシタＣ1が接続されている。第２のノードＮ2とグラウンドとの間には、第２のキャパシタＣ2が接続されている。
【００１５】
マイコン１１３には、ＤＣＤＣコンバータ１１１の出力ノードＮoutからＤＣ出力電圧Ｖoutが供給される。
【００１６】
ＤＣＤＣコンバータ１１１は、トランジスタ２０１と、インダクタ２０２と、ダイオード２０３と、キャパシタ２０４と、比較器２０５と、ゲート制御回路２０６とを備えている。図１では、トランジスタ２０１と比較器２０５とゲート制御回路２０６が、集積回路１２１の内部に配置され、インダクタ２０２とダイオード２０３とキャパシタ２０４が、集積回路１２１の外部に配置されている。ＤＣＤＣコンバータ１１１のこれらの構成要素は、全て集積回路１２１の内部に配置されていてもよいし、全て集積回路１２１の外部に配置されていてもよい。
【００１７】
トランジスタ２０１は、入力ノードＮinと出力ノードＮoutとの間に接続されている。インダクタ２０２は、トランジスタ２０１と出力ノードＮoutとの間に接続されている。図１では、トランジスタ２０１とインダクタ２０２との間のノードが、ＮAで示され、インダクタ２０２と出力ノードＮoutとの間のノードが、ＮBで示されている。ダイオード２０３は、ノードＮAとグラウンドとの間に接続されている。キャパシタ２０４は、ノードＮBとグラウンドとの間に接続されている。
【００１８】
比較器２０５は、ＤＣ出力電圧Ｖoutが入力される端子Ｔ1と、基準電圧Ｖrefが入力される端子Ｔ2と、ＤＣ出力電圧Ｖoutと基準電圧Ｖrefとの比較結果に相当する比較結果信号Ｓcを出力する端子Ｔ3とを有する。端子Ｔ1と出力ノードＮoutとの間には、抵抗Ｒ1が接続されている。端子Ｔ1とグラウンドとの間には、抵抗Ｒ2が接続されている。端子Ｔ2とグラウンドとの間には、基準電圧Ｖrefの電圧源が接続されている。ゲート制御回路２０６は、比較結果信号Ｓcに応じて変化するゲート制御信号Ｓgを出力する。トランジスタ２０１のゲートには、ゲート制御信号Ｓgが入力される。トランジスタ２０１のソース又はドレインには、ＤＣ入力電圧Ｖinが入力される。
【００１９】
リセット回路１１４は、ＤＣ出力電圧Ｖoutとリセット閾値電圧Ｖrとを比較し、ＤＣ出力電圧Ｖoutとリセット閾値電圧Ｖrとの比較結果に応じて変化するリセット信号Ｓrを出力する。リセット信号Ｓrは、マイコン１１３をリセットするための信号であり、リセット回路１１４から出力され、マイコン１１３に入力される。これにより、マイコン１１３に、ＤＣ出力電圧Ｖoutとリセット閾値電圧Ｖrとの比較結果に応じて変化するリセット信号Ｓrが供給される。リセット閾値電圧Ｖrは、リセット処理の内容を閾値処理により決定するための閾値電圧であり、ＤＣ出力電圧Ｖoutと比較される。このようにして、リセット回路１１４は、リセット信号Ｓrによりマイコン１１３をリセットする。リセット信号Ｓrの具体例については後述する。
【００２０】
ヒステリシス回路１１５は、ＤＣ入力電圧Ｖinとヒステリシス閾値電圧Ｖhとを比較し、ＤＣ入力電圧Ｖinとヒステリシス閾値電圧Ｖhとの比較結果に応じて変化するヒステリシス信号Ｓhを出力する。ヒステリシス信号Ｓhは、リセット閾値電圧Ｖrにヒステリシスを与えるための信号であり、ヒステリシス回路１１５から出力され、リセット回路１１４に入力される。これにより、リセット閾値電圧Ｖrに、ＤＣ入力電圧Ｖinとヒステリシス閾値電圧Ｖhとの比較結果に応じて変化するヒステリシスが与えられる。ヒステリシス閾値電圧Ｖhは、ヒステリシス処理の内容を閾値処理により決定するための閾値電圧であり、ＤＣ入力電圧Ｖinと比較される。このようにして、ヒステリシス回路１１５は、ヒステリシス信号Ｓhによりリセット閾値電圧Ｖrにヒステリシスを与える。ヒステリシス信号Ｓhの具体例については後述する。
【００２１】
ヒステリシス回路１１５は、第１の比較器３０１を備えている。
【００２２】
第１の比較器３０１は、ＤＣ入力電圧Ｖinが入力される端子ＴA1と、第１の基準電圧ＶrefAが入力される端子ＴA2と、ＤＣ入力電圧Ｖinと第１の基準電圧ＶrefAとの比較結果に相当する第１の比較結果信号ＳcAを出力する端子ＴA3とを有する。端子ＴA1とノードＮとの間には、抵抗ＲA1が接続されている。端子ＴA1とグラウンドとの間には、抵抗ＲA2が接続されている。端子ＴA2とグラウンドとの間には、第１の基準電圧ＶrefAの電圧源が接続されている。本実施例のヒステリシス回路１１５は、第１の比較結果信号ＳcAをヒステリシス信号Ｓhとして出力する。第１の比較結果信号ＳcAはここでは、リセット回路１１４及びマイコン１１３に入力される。
【００２３】
リセット回路１１４は、第２の比較器４０１と、第１のトランジスタ４０２と、第２のトランジスタ４０３とを備えている。
【００２４】
第２の比較器４０１は、ＤＣ出力電圧Ｖoutが入力される端子ＴB1と、第２の基準電圧ＶrefBが入力される端子ＴB2と、ＤＣ出力電圧Ｖoutと第２の基準電圧ＶrefBとの比較結果に相当する第２の比較結果信号ＳcBを出力する端子ＴB3とを有する。端子ＴB1と出力ノードＮoutとの間には、抵抗ＲB1が接続されている。端子ＴB1とグラウンドとの間には、抵抗ＲB2が接続されている。端子ＴB2とグラウンドとの間には、第２の基準電圧ＶrefBの電圧源が接続されている。本実施例のリセット回路１１４は、第２の比較結果信号ＳcBをリセット信号Ｓrとして出力する。第２の比較結果信号ＳcBはここでは、マイコン１１３に入力される。
【００２５】
第１のトランジスタ４０２は、第１の比較結果信号ＳcAが入力されるゲートを有する。第１のトランジスタ４０２は、第２の比較器４０１の端子ＴB1とグラウンドとの間に接続されている。第１のトランジスタ４０２はここでは、ｎＭＯＳＦＥＴである。
【００２６】
第２のトランジスタ４０３は、第２の比較結果信号ＳcBが入力されるゲートを有する。第２のトランジスタ４０３は、第２の比較器４０１の端子ＴB1とグラウンドとの間に接続されている。第２のトランジスタ４０３はここでは、ｎＭＯＳＦＥＴである。
【００２７】
図１では、第２の比較器４０１の端子ＴB1とグラウンドとの間のノードが、ＮXで示されている。第１及び第２のトランジスタ４０２及び４０３は、ノードＮXとグラウンドとの間に並列に接続されている。第２の比較器４０１の端子ＴB1とノードＮXとの間には、抵抗ＲXが接続されている。
【００２８】
図２は、図１の電圧供給制御装置１０１の動作を説明するための波形図である。図２Ａは、ＤＣ入力電圧Ｖinを表す。図２Ｂは、ヒステリシス信号Ｓhを表す。図２Ｃは、ＤＣ出力電圧Ｖoutを表す。図２Ｄは、リセット信号Ｓrを表す。
【００２９】
図２では、時間ｔ1まで、ＤＣ入力電圧Ｖinの設定値及びＤＣ出力電圧Ｖoutの設定値が共に維持されており、時間ｔ1から、ＤＣ入力電圧Ｖinの低下が生じている。このような電圧低下は例えば、図１のスイッチＳＷをオンからオフに切り替えることで生じる。ＤＣ入力電圧Ｖinの設定値はここでは１８Ｖとする。ＤＣ出力電圧Ｖoutの設定値はここでは６Ｖとする。
【００３０】
図２Ａには、ＤＣ入力電圧Ｖinと共にヒステリシス閾値電圧Ｖhが示されている。ヒステリシス閾値電圧Ｖhはここでは、Ｖh0［Ｖ］とする。但し、Ｖh0は一定値であり、ここでは５Ｖとする。図１の第１の基準電圧ＶrefAはここでは、Ｖh0［Ｖ］とする。
【００３１】
図２Ｂのヒステリシス信号Ｓhは、時間ｔ＜ｔ2においてはＨレベルになっており、時間ｔ＞ｔ2においてはＬレベルになっている。ヒステリシス信号ＳhがＬレベルである場合、リセット閾値電圧Ｖrにヒステリシスが与えられる。ヒステリシス信号ＳhがＨレベルである場合、リセット閾値電圧Ｖrにヒステリシスは与えられない。
【００３２】
図２Ｃには、ＤＣ出力電圧Ｖoutと共にリセット閾値電圧Ｖrが示されている。リセット閾値電圧Ｖrはここでは、ヒステリシス無の場合とヒステリシス有の場合とがある。前者の場合のリセット閾値電圧Ｖrはここでは、Ｖr0［Ｖ］とする。後者の場合のリセット閾値電圧Ｖrはここでは、電圧下降時にはＶr0［Ｖ］とし、電圧上昇時にはＶr0＋Δ［Ｖ］とする。但し、Ｖr0は一定値であり、ここでは４．７Ｖとする。また、Δは一定値であり、ここではΔ＞０とする。Δは、ヒステリシスの大きさに相当する。図１の第２の基準電圧ＶrefBはここでは、Ｖr0［Ｖ］とする。
【００３３】
図２Ｄのリセット信号Ｓrは、時間ｔ＜ｔ3においてはＨレベルになっており、時間ｔ＞ｔ3においてはＬレベルになっている。リセット信号ＳrがＬレベルである場合、マイコン１１３がリセットされる。リセット信号ＳrがＨレベルである場合、マイコン１１３のリセットが解除される。ｔ1，ｔ2，ｔ3はここでは、ｔ1＜ｔ2＜ｔ3とする。
【００３４】
電圧供給制御装置１０１の動作について、図２の波形図に基づいて詳細に説明する。
【００３５】
ｔ＜ｔ2では、図２Ａ及び図２Ｂのように、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖh（＝Ｖh0）よりも高く、ヒステリシス信号ＳhはＨレベルになる。よって、図１の第１のトランジスタ４０２には、Ｈレベルのヒステリシス信号Ｓhが入力される。そのため、図１の第２のトランジスタ４０３に入力されるリセット信号ＳrがＨレベルである場合にもＬレベルである場合にも、リセット閾値電圧ＶrはＶr0となる。よって、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖhよりも高い場合、リセット閾値電圧Ｖrはヒステリシスを持たない（図２Ｃ）。
【００３６】
ｔ＞ｔ2では、図２Ａ及び図２Ｂのように、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖh（＝Ｖh0）よりも低く、ヒステリシス信号ＳhはＬレベルになる。よって、図１の第１のトランジスタ４０２には、Ｌレベルのヒステリシス信号Ｓhが入力される。そのため、図１の第２のトランジスタ４０３に入力されるリセット信号ＳrがＨレベルである場合には、リセット閾値電圧ＶrはＶr0となる。一方、図１の第２のトランジスタ４０３に入力されるリセット信号ＳrがＬレベルである場合には、ヒステリシス信号Ｓh及びリセット信号Ｓrが共にＬレベルであるため、リセット閾値電圧ＶrはＶr0よりも高くなる。即ち、リセット閾値電圧ＶrはＶr0＋Δとなる。よって、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖhよりも低い場合、リセット閾値電圧Ｖrはヒステリシスを持つ（図２Ｃ）。
【００３７】
電圧供給制御装置１０１の動作について、図３の拡大波形図に基づいて更に詳細に説明する。
【００３８】
図３は、図１の電圧供給制御装置１０１の動作を説明するための拡大波形図である。図３Ａは、図２Ｃと同様、ＤＣ出力電圧Ｖoutを表す。図３Ｂは、図２Ｄと同様、リセット信号Ｓrを表す。図３Ｃは、図１に示す負荷電流ＩＬを表す。
【００３９】
上述のように、ＤＣ入力電圧Ｖinは時間ｔ1から下がり始め（図２Ａ）、続いてＤＣ出力電圧Ｖoutも下がり始める（図２Ｃ）。そして、ＤＣ出力電圧Ｖoutは、図３Ａのように、時間ｔ3においてリセット閾値電圧Ｖr（＝Ｖr0）に到達する。これにより、リセット信号Ｓrが、図３Ｂのように、ＨレベルからＬレベルに切り替わり、図１のマイコン１１３がリセットされる。
【００４０】
また、ｔ＞ｔ2では、ヒステリシス信号ＳhはＬレベルであり、リセット閾値電圧Ｖrはヒステリシスを持つ（図２Ｃ）。よって、時間ｔ3には、図３Ａ及び図３Ｂのように、リセット信号ＳrがＨレベルからＬレベルに切り替わることで、リセット閾値電圧ＶrがＶr0からＶr0＋Δに切り替わる。
【００４１】
ｔ＞ｔ3では、マイコン１１３のリセットによりマイコン１１３が停止し、図３のＰ1のように負荷電流ＩＬが減少する。これにより、ＤＣＤＣコンバータ１１１内で逆起電力が生じ、図３のＰ2のようにＤＣ出力電圧Ｖoutが上昇する。このとき、ＤＣ出力電圧Ｖoutは、場合によっては、Ｖr0よりも高くなり得る。
【００４２】
このとき、もしリセット閾値電圧Ｖrにヒステリシスがなければ、ＤＣ出力電圧ＶoutがＶr0よりも高くなることで、マイコン１１３のリセットが、解除されるべきではないにもかかわらず、解除されてしまう。これにより、図４のＰ3のように、リセット信号Ｓrのチャタリングが生じてしまう。
【００４３】
しかしながら、本実施例では、ｔ＞ｔ2において、リセット閾値電圧Ｖrにヒステリシスが与えられ、ｔ＞ｔ3において、リセット閾値電圧ＶrがＶr0＋Δとなる。よって、本実施例では、マイコン１１３のリセットが上記のような逆起電力により解除されてしまうのを防止することができる。これにより、本実施例では、上記の逆起電力によるリセット信号Ｓrのチャタリングを防止することができる。
【００４４】
以上のように、本実施例では、ＤＣＤＣコンバータ１１１が、リセット信号Ｓrを出力するリセット回路１１４と、リセット閾値電圧Ｖrにヒステリシスを与えるヒステリシス回路１１５と共に使用される。本実施例では、このような構成の採用により、リセットにより生じる逆起電力に対処することが可能となっている。これにより本実施例では、上述のように、リセット解除やチャタリングを防止することができる。
【００４５】
本実施例では更に、リセット閾値電圧Ｖrに与えられるヒステリシスが、ＤＣ入力電圧Ｖinとヒステリシス閾値電圧Ｖhとの比較結果に応じて変化する。本実施例では、ＶinがＶhよりも高い場合にはヒステリシスが０になり、ＶinがＶhよりも低い場合にはヒステリシスがΔ（＞０）になる。一方、上記ヒステリシスを、上記比較結果によらず常にΔとする事も考えられる。しかしながら、この場合には、図３のＰ2のＤＣ出力電圧Ｖoutが、６Ｖ（ＤＣ出力電圧Ｖoutの設定値）を超える場合の取り扱いに問題が生じる。そこで、本実施例では、上記ヒステリシスを、上記比較結果に応じて変化させている。
【００４６】
Ｖr0＋Δの値は例えば、図３のＰ2のＤＣ出力電圧Ｖoutの値を実測することで決定することが可能である。例えば、当該ＤＣ出力電圧Ｖoutの値の実測値が５．１Ｖである場合には、Ｖr0＋Δの値は５．１Ｖよりも高い値（例えば５．５Ｖ）に設定する。
【００４７】
以下、第２実施例の電圧供給制御装置１０１について説明する。第２実施例は第１実施例の変形例であり、第２実施例については第１実施例との相違点を中心に説明する。
【００４８】
（第２実施例）
図５は、第２実施例の電圧供給制御装置１０１の回路構成図である。
【００４９】
図５のリセット回路１１４は、第２の比較器４０１と、第１のトランジスタ４０２と、第２のトランジスタ４０３と、電流源４０４とを備えている。
【００５０】
第２の比較器４０１は、ＤＣ出力電圧Ｖoutが入力される端子ＴB1と、第２の基準電圧ＶrefBが入力される端子ＴB2と、ＤＣ出力電圧Ｖoutと第２の基準電圧ＶrefBとの比較結果に相当する第２の比較結果信号ＳcBを出力する端子ＴB3とを有する。端子ＴB1と出力ノードＮoutとの間には、抵抗ＲB1が接続されている。端子ＴB1とグラウンドとの間には、抵抗ＲB2が接続されている。端子ＴB2とグラウンドとの間には、第２の基準電圧ＶrefBの電圧源が接続されている。本実施例のリセット回路１１４は、第２の比較結果信号ＳcBをリセット信号Ｓrとして出力する。第２の比較結果信号ＳcBはここでは、マイコン１１３に入力される。
【００５１】
第１のトランジスタ４０２は、第１の比較結果信号ＳcAが入力されるゲートを有する。第１のトランジスタ４０２は、第２の比較器４０１の端子ＴB2とグラウンドとの間に接続されている。第１のトランジスタ４０２はここでは、ｐＭＯＳＦＥＴである。
【００５２】
第２のトランジスタ４０３は、第２の比較結果信号ＳcBが入力されるゲートを有する。第２のトランジスタ４０３は、第２の比較器４０１の端子ＴB2とグラウンドとの間に接続されている。第２のトランジスタ４０３はここでは、ｐＭＯＳＦＥＴである。
【００５３】
電流源４０４はここでは、定電流を供給する定電流源である。電流源４０４は、第２の比較器４０１の端子ＴB2とグラウンドとの間に接続されている。
【００５４】
図５では、第２の比較器４０１の端子ＴB2とグラウンドとの間のノードが、ＮYで示されている。第１のトランジスタ４０２と第２のトランジスタ４０３と電流源４０４は、ノードＮYとグラウンドとの間に直列に接続されている。これらの素子４０２，４０３，４０４と第２の基準電圧ＶrefBの電圧源は、ノードＮYとグラウンドとの間に並列に接続されている。ノードＮYとグラウンドとの間には、抵抗ＲYが第２の基準電圧ＶrefBの電圧源と直列に接続されている。
【００５５】
図５の電圧供給制御装置１０１の動作は、図２及び図３の通りである。
【００５６】
ｔ＜ｔ2では、図２Ａ及び図２Ｂのように、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖh（＝Ｖh0）よりも高く、ヒステリシス信号ＳhはＨレベルになる。よって、図５の第１のトランジスタ４０２には、Ｈレベルのヒステリシス信号Ｓhが入力される。そのため、図５の第２のトランジスタ４０３に入力されるリセット信号ＳrがＨレベルである場合にもＬレベルである場合にも、電流源４０４はオフになり、リセット閾値電圧ＶrはＶr0となる。よって、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖhよりも高い場合、リセット閾値電圧Ｖrはヒステリシスを持たない（図２Ｃ）。
【００５７】
ｔ＞ｔ2では、図２Ａ及び図２Ｂのように、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖh（＝Ｖh0）よりも低く、ヒステリシス信号ＳhはＬレベルになる。よって、図５の第１のトランジスタ４０２には、Ｌレベルのヒステリシス信号Ｓhが入力される。そのため、図５の第２のトランジスタ４０３に入力されるリセット信号ＳrがＨレベルである場合には、電流源４０４はオフになり、リセット閾値電圧ＶrはＶr0となる。一方、図５の第２のトランジスタ４０３に入力されるリセット信号ＳrがＬレベルである場合には、ヒステリシス信号Ｓh及びリセット信号Ｓrが共にＬレベルであるため、電流源４０４はオンになり、リセット閾値電圧ＶrはＶr0よりも高くなる。即ち、リセット閾値電圧ＶrはＶr0＋Δとなる。よって、ＤＣ入力電圧Ｖinがヒステリシス閾値電圧Ｖhよりも低い場合、リセット閾値電圧Ｖrはヒステリシスを持つ（図２Ｃ）。
【００５８】
第２実施例の電圧供給制御装置１０１の利点については、第１実施例の電圧供給制御装置１０１の利点と同様である。ただし、第１実施例のリセット回路１１４には、第２実施例のリセット回路１１４に比べて、電流源４０４が不要であるという利点がある。
【図面の簡単な説明】
【００５９】
【図１】第１実施例の電圧供給制御装置の回路構成図である。
【図２】図１の電圧供給制御装置の動作を説明するための波形図である。
【図３】図１の電圧供給制御装置の動作を説明するための拡大波形図である。
【図４】図１の電圧供給制御装置の動作を説明するための拡大波形図である（比較例）。
【図５】第２実施例の電圧供給制御装置の回路構成図である。
【符号の説明】
【００６０】
１０１  電圧供給制御装置
１１１  ＤＣＤＣコンバータ
１１２  バッテリ
１１３  マイコン
１１４  リセット回路
１１５  ヒステリシス回路
１２１  集積回路
２０１  トランジスタ
２０２  インダクタ
２０３  ダイオード
２０４  キャパシタ
２０５  比較器
２０６  ゲート制御回路
３０１  第１の比較器
４０１  第２の比較器
４０２  第１のトランジスタ
４０３  第２のトランジスタ
４０４  電流源
【図１】
2009100561.tif 000003
【図２】
2009100561.tif 000004
【図３】
2009100561.tif 000005
【図４】
2009100561.tif 000006
【図５】
2009100561.tif 000007