(57)【要約】【課題】ＭＩＭキャパシタの面積を増大させることなく対破壊電圧性を向上でき、スティッキングを防止することができる半導体装置を提供すること。【解決手段】半導体基板上に第１の下部電極１２−１、第１の誘電体薄膜１３、第１の上部電極１４が積層されキャパシタが形成されている。第１の接地用電極１５−１および第１の上部電極１４とは配線用電極１６により相互に接続されている。半導体基板上には、第１の下部電極１２−１に接続された第２の下部電極１７が形成され、この第２の下部電極１７は、表面の一部が第２の誘電体薄膜１８で覆われており、残部の表面には複数の突起体２３が形成され、これらの突起体２３の間には突起体２３より高く絶縁体２４が形成される。第２の誘電体薄膜１８上に第２の上部電極１９が積層形成される。この第２の上部電極１９にフレキシブル帯状導体２２の一端が接続される。このフレキシブル帯状導体２２の他端は第１の接地用電極１５−１に接続された第２の接地用電極２１−１に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の下部電極と、
この第１の下部電極上に積層された第１の誘電体薄膜と、
この第１の誘電体薄膜上に積層形成された第１の上部電極と、
この第１の上部電極に接続され、前記半導体基板上に形成された第１の接地用電極と、
この第１の接地用電極および前記第１の上部電極とを相互に接続し、前記第１の誘電体薄膜に対向配置される配線用電極と、
前記半導体基板上に形成され、前記第１の下部電極に接続された第２の下部電極と、
この第２の下部電極の表面の一部を覆ように積層された第２の誘電体薄膜と、
この第２の誘電体薄膜上に積層形成された第２の上部電極と、
この第２の上部電極に一端が接続されたフレキシブル帯状導体と、
このフレキシブル帯状導体の他端が接続されるとともに、前記第１の接地用電極に接続された第２の接地用電極と、を備え、
前記フレキシブル帯状導体は、前記第２の下部電極上に空気層を介して配置され、
前記第２の下部電極は、前記第２の誘電体薄膜で覆われた箇所以外の表面に、それぞれ離間して形成された複数の突起体を有する構造であり、
これらの突起体の間には、前記突起体より高く絶縁体が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記フレキシブル帯状導体は、前記配線用電極に近接して平行に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の接地用電極と第２の接地用電極とは、前記半導体基板上に形成された高抵抗層を介して相互に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板はＧａＡｓ基板であり、前記第１の誘電体薄膜及び前記第２の誘電体薄膜はＳｉ３Ｎ４膜であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁体は、感光性のポリイミドであることを特徴する請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた特にモノリシック型マイクロ波集積回路からなる半導体装置に関する。
【背景技術】
【０００２】
従来、ＧａＡｓＦＥＴを能動素子とするモノリシック型マイクロ波集積回路（ＭＭＩＣ）上に、平行平板型のキャパシタ（ＭＩＭキャパシタ）を形成する場合、両電極間の層間膜として、Ｓｉ３Ｎ４等の誘電体膜が広く使われているが、このようなＭＩＭキャパシタ構造においては、ＭＩＭキャパシタの面積を増大させることなく対破壊電圧性を向上させることは、困難であった。
【０００３】
そこで、ＭＩＭキャパシタの面積を増大させることなく対破壊電圧性を向上させることができる半導体装置として、フレキシブル帯状導体が形成された半導体装置が知られている（特許文献１）。
【０００４】
すなわち、下部電極、誘電体薄膜、上部電極を順に積層することでキャパシタが形成されたＧａＡｓ基板上に、上部電極と離間した位置に、配線により接続された接地用電極が備えられている半導体装置において、上部電極と接地用電極は、下部電極の上部に空気層を介して形成され、配線に平行した位置に配置されたフレキシブル帯状導体により相互に接続されているものである。
【０００５】
この装置によれば、フレキシブル帯状導体が所望の静電エネルギーによって下部電極に接触する機能を有するため、サージ等によりキャパシタの破壊電圧が印加されるような場合においても、上下の電極が直接接続することにより印加電圧が接地されるため、キャパシタの故障を避けることが出来る。
【０００６】
しかし、この半導体装置は、アーク溶接や水分等によって、フレキシブル帯状導体が下部電極に接触したまま元に戻らなくなるスティッキングが発生するという問題があった。
【特許文献１】特願２００７−２７３６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、ＭＩＭキャパシタの面積を増大させることなく対破壊電圧性を向上でき、スティッキングを防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、半導体基板上に形成された第１の下部電極と、この第１の下部電極上に積層された第１の誘電体薄膜と、この第１の誘電体薄膜上に積層形成された第１の上部電極と、この第１の上部電極に接続され、前記半導体基板上に形成された第１の接地用電極と、この第１の接地用電極および前記第１の上部電極とを相互に接続し、前記第１の誘電体薄膜に対向配置される配線用電極と、前記半導体基板上に形成され、前記第１の下部電極に接続された第２の下部電極と、この第２の下部電極の表面の一部を覆ように積層された第２の誘電体薄膜と、この第２の誘電体薄膜上に積層形成された第２の上部電極と、この第２の上部電極に一端が接続されたフレキシブル帯状導体と、このフレキシブル帯状導体の他端が接続されるとともに、前記第１の接地用電極に接続された第２の接地用電極と、を備え、前記フレキシブル帯状導体は、前記第２の下部電極上に空気層を介して配置され、前記第２の下部電極は、前記第２の誘電体薄膜で覆われた箇所以外の表面に、それぞれ離間して形成された複数の突起体を有する構造であり、これらの突起体の間には、前記突起体より高く絶縁体が形成されていることを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、ＭＩＭキャパシタの面積を増大させることなく対破壊電圧性を向上でき、スティッキングを防止することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の実施形態について図１〜図９を参照して説明する。
【００１１】
図１は、本実施形態に係る半導体装置の構造を示し、同図（ａ）はこの半導体装置を示す上面図であり、同図（ｂ）は同図（ａ）の破線Ａ−Ａ´に沿った構造断面図であり、同図（ｃ）は同図（ａ）の破線Ｂ−Ｂ´に沿った構造断面図である。
【００１２】
本発明の実施形態に係る半導体装置は、ＧａＡｓ基板１１上に第１の下部電極１２が形成され、この第１の下部電極１２−１上に第１の誘電体薄膜１３が積層されている。この第１の誘電体薄膜１３上にはさらに第１の上部電極１４が積層され、これら第１の下部電極１２−１、第１の誘電体薄膜１３、第１の上部電極１４の積層構造により、キャパシタを形成している。また、ＧａＡｓ基板１１上には第１の上部電極１４と離間した位置に第１の接地用電極１５−１が形成されており、さらにこの第１の接地用電極１５−１上には、第１の接地用電極１５−１の引き出し電極１５−２が形成されている。これら第１の上部電極１４と第１の接地用電極の引き出し電極１５−２は、第１の誘電体薄膜１３と空気層を挟んで対向した位置に配置される配線用電極１６により相互に接続され、エアブリッジ配線構造を形成されている。
【００１３】
一方、第１の下部電極１２−１には第２の下部電極１７が一体となって形成されており、この第２の下部電極１７の表面の一部には、第１の誘電体薄膜１３と一体となって形成されている第２の誘電体薄膜１８が積層されている。この第２の誘電体薄膜１８上には第２の上部電極１９が積層されている。また、ＧａＡｓ基板１１上には、この基板１１の表面に形成された高抵抗層２０を介して第１の接地用電極１５−１と接続された第２の接地用電極２１−１が形成されている。さらにこの第２の接地用電極２１−１上には、第２の接地用電極２１−１の引き出し電極２１−２が形成されている。これら第２の上部電極１９と第２の接地用電極の引き出し電極２１−２は、第２の誘電体薄膜１３と空気層を挟んで対向し、配線用電極１６と平行に配置されるフレキシブル帯状導体２２により相互に接続されている。
【００１４】
なお、この上述した半導体装置においては、高速な動作にも対応するために、配線用電極１６とフレキシブル帯状導体２２とは、近接配置されることが望ましい。従って、配線用電極１６の一端に接続される第１の上部電極１４とフレキシブル帯状導体２２の一端に接続される第２の上部電極１９とは近接して形成され、配線用電極１６の他端に接続される第１の接地用電極の引き出し電極１５−２とフレキシブル帯状導体２２の他端に接続される第２の接地用電極の引き出し電極２１−２とは上記と同様に近接して形成されていることが望ましい。
【００１５】
さらに高抵抗層２０は、上述した半導体装置の動作時に、フレキシブル帯状導体２２に流れる電流を無視できるほど小さく抑えられる程度に高い抵抗値を有することが望ましい。
【００１６】
また、本実施形態に係る半導体装置においては、第１の下部電極１２−１上に第１の下部電極１２−１の引き出し電極１２−２が形成されており、また、ＧａＡｓ基板１１の下面には貫通穴２５が形成されており、さらに接地用下部電極２６が、ＧａＡｓ基板１１の下面全体に形成されている。
【００１７】
ここで本実施形態に係る半導体装置の第２の下部電極１７は、この電極１７の第２の誘電体薄膜で覆われた箇所以外の表面に、複数の突起体２３を有する構造であることを特徴とするものである。さらにこれら複数の突起体２３は互いに離間して形成されており、これらの突起体２３の間には、ポリイミドからなる絶縁体２４が突起体２３よりも高く形成されている。
【００１８】
上記に説明した半導体装置は、下部電極１２−１、１７に対してサージ電圧等の過剰電圧が供給されると、図２（ｂ）に示すように、静電引力によりフレキシブル帯状導体２２が第２の下部電極１７に引き寄せられ、第２の下部電極１７の突起体２４の先端部からフレキシブル帯状導体２２に対し放電現象が発生し、電気的接触が行われる。例えばサージ電圧により下部電極１２−１、１７の電圧が１００Ｖまでドリフト上昇した場合、例えば約５０Ｖを超える電圧がかかった時点で、上述した現象が生ずる。これにより、第１及び第２の誘電体薄膜１３、１８の破壊電圧は約８０Ｖであるため、誘電体薄膜１３，１８が破壊されるまえに供給電圧が接地されることにより、ＭＩＭキャパシタの破損を防ぐことが可能となる。このように、ＭＩＭキャパシタの膜厚を厚くすることなく対破壊電圧性を維持することができるため、ＭＩＭキャパシタの面積を増やさなくても容量値を維持することができる。また、電気的に接触したフレキシブル帯状導体２２は、第２の下部電極１７上に形成された絶縁体２４によって物理的には直接接触しないため、第２の下部電極１７へのアーク溶接や吸着や水分等のスティッキングを防ぐことが可能となる。そして、過剰電圧が切れた後は、フレキシブル帯状導体２２の復元力により元の形状に戻るため、ＭＩＭキャパシタとしての機能は回復する。
【００１９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００２０】
図３〜図８は、本実施形態に係る半導体装置の製造工程を説明するための説明図であり、図３及び図８（ａ）は、上面図を示し、同図（ｂ）は同図（ａ）の破線Ｂ−Ｂ´に沿った構造断面図である。また、図４〜図７は、第２の下部電極の加工方法を説明する図であり、図３における破線Ｂ−Ｂ´に沿った構造断面図の要部を示す。
【００２１】
なお、本実施形態に係る半導体装置の製造方法は、第２の下部電極１７を形成する工程以外は、上述した従来のフレキシブル帯状導体２２を有する半導体装置の製造方法と同じであるため簡単に説明し、ここでは第２の下部電極１７の製造工程について詳細に説明する。
【００２２】
まず図３に示すように、イオン注入方、または、メサエッチング法にて高抵抗層２０が形成され、続いて第１、第２の接地用電極１５−１、２１−１及び第１、第２の下部電極１２−１、１７が形成されたＧａＡｓ基板１１上に、プラズマＣＶＤ法により、第１、第２の誘電体薄膜１３、１８として、Ｓｉ３Ｎ４膜を１００ｎｍ堆積させ、続いてフレキシブル帯状導体２２の接地領域を含む不必要部分をエッチングにより除去する。第１、第２の接地用電極１５−１、２１−１は、例えばＮｉ／ＡｕＧｅを夫々、５０ｎｍ／２００ｎｍ蒸着し、リフトオフ後、窒素雰囲気中において４４０℃３分の熱処理を施すことにより形成し、第１、第２の下部電極１２−１、１７は、例えばＡｕ／Ｐｔ／Ｔｉを各々、５００ｎｍ／１０ｎｍ／５００ｎｍ蒸着し、リフトオフを施すことにより形成する。
【００２３】
次に、上記のようにＧａＡｓ基板１１上に形成された第２の下部電極１７に対して加工を行う。以下に、第２の下部電極１７を加工する工程について説明する。
【００２４】
ます、図４に示すように、第２の下部電極１７上にフォトレジスト２７を形成する。
【００２５】
次に、図５に示すように、第２の下部電極１７に対してパターニングし、第２の下部電極１７上部のＡｕ、及び、Ｐｔに対してイオンミリングでエッチングを行うことで、第２の下部電極１７上に突起体２３を形成する。
【００２６】
次に、図６に示すように、フォトレジスト２７を除去後、感光性ポリイミドからなる絶縁体２４を所望の厚さでコーティングし、この絶縁体２４上にフォトレジスト２８を形成する。
【００２７】
次に、図７に示すように、絶縁体２４に対してパターンＰＥＰ処理を行うことで、所望の絶縁体２４を得ることができる。
【００２８】
以上のようにして本実施形態に係る半導体装置の第２の下部電極１７が形成される。
【００２９】
突起体２３を有する第２の下部電極１７が形成された後、図８に示すように、第１、第２の上部電極１４、１９、第１の下部電極の引き出し電極１２−２、及び、第１、第２の接地用電極１５−１、２１−１の引き出し電極１５−２、２１−２として、例えばＡｕ／Ｐｔ／Ｔｉを夫々、５００ｎｍ／１０ｎｍ／１０ｎｍ蒸着し、リフトオフを施すことにより形成し、続いてエアブリッジ配線用アンダーレジスト２９を形成した後、配線用電極１６、及び、フレキシブル帯状導体２２としてＡｕを１０００ｎｍ蒸着し、リフトオフを施すことにより形成する。このとき、配線用電極１６の高さは、第２の下部電極上の突起体２３の先端部に対し、例えば１．０μｍの空間距離になるように形成する。
【００３０】
最後に、ＧａＡｓ基板１１の裏面を１００μｍまで研磨し、第１の接地用電極１５−２の下部にＲＩＥを用いて貫通孔２５を形成した後、ＧａＡｓ基板１１の裏面全体に接地用下部電極２６として例えばＡｕ／Ｔｉを夫々、１０００ｎｍ／１０ｎｍ蒸着し、アブリッジ配線用アンダーレジスト２９を除去することにより、図１に示す半導体装置を製造することができる。
【００３１】
以上に、本発明の実施形態に係る半導体装置について説明したが、実施形態は、これに限るものではない。例えば、上述した実施形態においてはフレキシブル帯状導体を第２の上部電極１９に接続させておく場合であったが、第２の下部電極１７に接続させても、同様の効果を得ることが可能である。
【図面の簡単な説明】
【００３２】
【図１】本実施形態に係る半導体装置の構造を示し、同図（ａ）はこの半導体装置を示す上面図であり、同図（ｂ）は同図（ａ）の破線Ａ−Ａ´に沿った構造断面図であり、同図（ｃ）は同図（ａ）の破線Ｂ−Ｂ´に沿った構造断面図である。
【図２】本実施形態に係る半導体装置の動作を示し、同図（ａ）はこの半導体装置の動作を示す上面図であり、同図（ｂ）は同図（ａ）の破線Ｂ−Ｂ´に沿った構造断面図である。
【図３】本実施形態に係る半導体装置の製造工程を説明するための説明図であり、同図（ａ）は、上面図を示し、同図（ｂ）は同図（ａ）の破線Ｂ−Ｂ´に沿った構造断面図である。
【図４】第２の下部電極の加工方法を説明する図であり、図１における破線Ｂ−Ｂ´に沿った構造断面図の要部を示す。
【図５】第２の下部電極の加工方法を説明する図であり、図１における破線Ｂ−Ｂ´に沿った構造断面図の要部を示す。
【図６】第２の下部電極の加工方法を説明する図であり、図１における破線Ｂ−Ｂ´に沿った構造断面図の要部を示す。
【図７】第２の下部電極の加工方法を説明する図であり、図１における破線Ｂ−Ｂ´に沿った構造断面図の要部を示す。
【図８】本実施形態に係る半導体装置の製造工程を説明するための説明図であり、同図（ａ）は、上面図を示し、同図（ｂ）は同図（ａ）の破線Ｂ−Ｂ´に沿った構造断面図である。
【符号の説明】
【００３３】
１１・・・ＧａＡｓ基板
１２−１・・・第１の下部電極
１２−２・・・第１の下部電極の引き出し電極
１３・・・第１の誘電体薄膜
１４・・・第１の上部電極
１５−１・・・第１の接地用電極
１５−２・・・第１の接地用電極の引き出し電極
１６・・・配線用電極
１７・・・第２の下部電極
１８・・・第２の誘電体薄膜
１９・・・第２の上部電極
２０・・・高抵抗層
２１−１・・・第２の接地用電極
２１−２・・・第２の接地用電極の引き出し電極
２２・・・フレキシブル帯状導体
２３・・・突起体
２４・・・絶縁体
２５・・・貫通穴
２６・・・接地用下部電極
２７、２８・・・フォトレジスト
２９・・・エアブリッジ配線用アンダーレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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