(57)【要約】【課題】入力電圧の閾値の変動があっても、ヒステリシス電圧が変化せず、温度特性の影響を受けないヒステリシスコンパレータを提供する。【解決手段】入力端子ＩＮとグランドとの間に接続された抵抗２，３は、入力電圧Ｖｉｎに対応する電圧を発生し、コンパレータ１の入力端子に与える。コンパレータ１が“Ｈ”を出力しているとき、抵抗８にはＰＭＯＳ６のドレイン電流が流れる。ＰＭＯＳ６のドレイン電流に相当するＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより、ヒステリシス電圧が設定される。温度が変化して抵抗２，３，８の抵抗値が変化しても、ＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより設定されるヒステリシス電圧の値は、変化しない。【選択図】図１
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【特許請求の範囲】
【請求項１】
固定電位に一端が接続されると共に他端が信号入力端子に接続され、入力信号に対応する電圧を発生する第１の抵抗と、
一方の入力端子に基準電圧が入力され、他方の入力端子が前記第１の抵抗の他端に接続され、該第１の抵抗の他端の電圧が該基準電圧よりも低い場合に第１の論理レベルを出力し、該第１の抵抗の他端の電圧が該基準電圧以上の場合に第２の論理レベルを出力するコンパレータと、
電源と固定電位との間に設けられた第２の抵抗と、
前記コンパレータが前記第２の論理レベルを出力している期間を検出する期間検出手段と、
前記期間検出手段が検出した期間に前記第２の抵抗に前記電源から電流を流すと共に、該電流に対応する補正用電流を生成して前記第１の抵抗の他端に与える電流供給手段と、
を備えることを特徴とするヒステリシスコンパレータ。
【請求項２】
前記第１の抵抗の他端と前記信号入力端子との間に接続された第３の抵抗を設けたことを特徴とする請求項１に記載のヒステリシスコンパレータ。
【請求項３】
前記第１の抵抗及び前記第２の抵抗は、負の温度特性を持つことを特徴とする請求項１又は２に記載のヒステリシスコンパレータ。
【請求項４】
半導体基板に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータに関する。
【背景技術】
【０００２】
コンパレータは基準電圧と入力電圧との高低比較を行い、入力電圧が基準電圧よりも高くなると“Ｈ”（高レベル）を出力し、入力電圧が基準電圧よりも低くなると“Ｌ”（低レベル）を出力する。ところが、ノイズが乗った状態で入力電圧が上昇して基準電圧を超えるときには、コンパレータの出力が乱れて短い期間に“Ｈ”と“Ｌ”が繰り返される。
【０００３】
このようなノイズの影響を緩和するために、ヒステリシスコンパレータは、入力電圧の閾値にヒステリシスを持たせている。即ち、ヒステリシスコンパレータの出力電圧が“Ｈ”に遷移するときの入力電圧の閾値と、ヒステリシスコンパレータの出力電圧が“Ｌ”に遷移するときの入力電圧の閾値とに電圧差（ヒステリシス電圧）を設けている。
図２は、従来のヒステリシスコンパレータ回路を示す図であり、下記特許文献１に記載されたものである。
【特許文献１】特開２００１−１７４３３７号公報
【０００４】
図２のヒステリシスコンパレータ回路は、第１の基準電圧回路の発生する基準電圧と、入力信号として第２の基準電圧回路が発生した電圧とを比較する回路であり、直列の抵抗２１，２２，２３と、コンパレータ２４と、インバータ回路２５と、トランジスタ２６とを備えている。コンパレータ２４の出力に応じて、トランジスタ２６をオン、オフさせ、抵抗２３の両端を短絡或いは開放することにより、ヒステリシス電圧を持たせている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１のヒステリシスコンパレータ回路において、基準電圧の変動がある場合には、コンパレータ２４の閾値が変わり、適切なヒステリシス幅が維持できなかった。
【０００６】
本発明は、入力電圧の閾値変動があっても、適切なヒステリシス幅を確保し、且つ温度特性の影響を受けないヒステリシスコンパレータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の観点に係るヒステリシスコンパレータは、
固定電位に一端が接続されると共に他端が信号入力端子に接続され、入力信号に対応する電圧を発生する第１の抵抗と、
一方の入力端子に基準電圧が入力され、他方の入力端子が前記第１の抵抗の他端に接続され、該第１の抵抗の他端の電圧が該基準電圧よりも低い場合に第１の論理レベルを出力し、該第１の抵抗の他端の電圧が該基準電圧以上の場合に第２の論理レベルを出力するコンパレータと、
電源と固定電位との間に設けられた第２の抵抗と、
前記コンパレータが前記第２の論理レベルを出力している期間を検出する期間検出手段と、
前記期間検出手段が検出した期間に前記第２の抵抗に前記電源から電流を流すと共に、該電流に対応する補正用電流を生成して前記第１の抵抗の他端に与える電流供給手段と、
を備えることを特徴とする。
【０００８】
なお、前記第１の抵抗の他端と前記信号入力端子との間に接続された第３の抵抗を設けてもよい。
【０００９】
また、前記第１の抵抗及び前記第２の抵抗は、負の温度特性を持ってもよい。
【００１０】
また、ヒステリシスコンパレータが半導体基板に形成されていてもよい。
【発明の効果】
【００１１】
本発明によれば、入力電圧の閾値の変動があっても適切なヒステリシス幅を確保でき、且つ、温度特性の影響を受けないヒステリシスコンパレータを実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係るヒステリシスコンパレータを示す回路図である。
【００１３】
このヒステリシスコンパレータは、半導体基板に形成され、第１の論理レベルである“Ｌ”又は第２の論理レベルである“Ｈ”を出力するコンパレータ（ＣＭＰ）１と、信号入力端子である入力端子ＩＮと固定電位であるグランドとの間に直列に接続された第３の抵抗である抵抗２及び第１の抵抗である抵抗３と、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）４とを備えている。
【００１４】
コンパレータ１の非反転入力端子（＋）に、抵抗２及び抵抗３の接続点とＰＭＯＳ４のドレインとが接続されている。コンパレータ１の反転入力端子（−）には、基準電圧Ｖｒｅｆ１が入力され、コンパレータ１の出力端子が出力端子ＯＵＴに接続されている。ＰＭＯＳ４のソースは、電源ＶＤＤに接続されている。
【００１５】
電源ＶＤＤには、ＰＭＯＳ５のソース及びＰＭＯＳ６のソースが接続されている。ＰＭＯＳ５のドレインは、ＰＭＯＳ４，６の各ゲートに共通に接続されている。ＰＭＯＳ５のゲートは、コンパレータ１の出力端子に接続されている。
【００１６】
ＰＭＯＳ６のドレインは、ＰＭＯＳ４，６の各ゲートに接続されると共に、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）７のドレインに接続されている。ＮＭＯＳ７のソースは、第２の抵抗である抵抗８の一端に接続され、抵抗８の他端がグランドに接続されている。
ＰＭＯＳ５は、コンパレータ１が“Ｈ”を出力している期間を検出する期間検出手段であり、ＰＭＯＳ４，６は、ＰＭＯＳ５が検出した期間に抵抗８に電源から電流を流すと共に、抵抗８に流れるその電流に対応する電流を生成して抵抗２及び抵抗３の接続点に与える電流供給手段となる。
【００１７】
ＮＭＯＳ７のソースと抵抗８の接続点は、増幅器（ＡＭＰ）９の非反転入力端子（＋）に接続されている。増幅器９の反転入力端子（−）には、基準電圧Ｖｒｅｆ２が抵抗１０，１１で分圧されて入力されている。増幅器９の出力端子は、ＮＭＯＳ７のゲートに接続されている。
【００１８】
次に、図１のヒステリシスコンパレータの動作を説明する。
入力端子ＩＮから入力される入力電圧Ｖｉｎは、抵抗２，３によって分圧されてコンパレータ１の非反転入力端子（＋）に与えられる。入力電圧Ｖｉｎが低い場合は、コンパレータ１の非反転入力端子（＋）の電圧Ｖ０も低く、コンパレータ１が“Ｌ”を出力する。
【００１９】
コンパレータ１の出力が“Ｌ”の期間には、ＰＭＯＳ５がオンし、ＰＭＯＳ４，６はオフする。ＰＭＯＳ５がオンすることにより、ＰＭＯＳ５のドレイン電流Ｉ５が抵抗８に流れる。増幅器９及びＮＭＯＳ７は、電源ＶＤＤが変動しても、安定したドレイン電流Ｉ５を流すように作用する。
【００２０】
このときコンパレータ１の非反転入力端子（＋）の電圧Ｖ０は、抵抗２，３で入力電圧Ｖｉｎを分圧した電圧となる。
【００２１】
入力電圧Ｖｉｎが上昇し、それに伴ってコンパレータ１の非反転入力端子（＋）の電圧Ｖ０が上昇し、電圧Ｖ０が基準電圧Ｖｒｅｆ１を超えると、コンパレータ１の出力が“Ｈ”に遷移する。即ち、コンパレータ１の出力が“Ｈ”に遷移する際の閾値は、抵抗２，３で入力電圧Ｖｉｎを分圧した電圧値になる。
【００２２】
コンパレータ１の出力が“Ｈ”になると、ＰＭＯＳ４，６がオンし、ＰＭＯＳ５がオフする。ＰＭＯＳ４，６がオンすることにより、ＰＭＯＳ４のドレイン電流Ｉ４とＰＭＯＳ６のドレイン電流Ｉ６とが流れる。ＰＭＯＳ４とＰＭＯＳ６とはカレントミラー回路を構成するので、ＰＭＯＳ４とＰＭＯＳ６のサイズが等しい場合、ＰＭＯＳ４は、ＰＭＯＳ６のドレイン電流Ｉ６に相当するドレイン電流Ｉ４を流す。ドレイン電流Ｉ４が流れることにより、コンパレータ１の非反転入力端子（＋）の電圧Ｖ０が高くなる。
【００２３】
入力端子ＩＮの電圧Ｖｉｎが再び低下し、コンパレータ１の非反転入力端子（＋）の電圧Ｖ０が基準電圧Ｖｒｅｆ１よりも低くなると、コンパレータ１の出力が“Ｌ”に遷移する。即ち、コンパレータ１の出力が“Ｌ”に遷移する際の閾値は、コンパレータ１の出力が“Ｈ”に変化する際の閾値よりも低い。
以上のように、図１のヒステリシスコンパレータは、ヒステリシス電圧を持っている。
【００２４】
抵抗２が抵抗値Ｒ２、抵抗３が抵抗値Ｒ３を持つ場合、抵抗２及び抵抗３が入力電圧Ｖｉｎを分圧してコンパレータ１の非反転入力端子（＋）に与える電圧Ｖ０’は、
Ｖ０’＝Ｖｉｎ・Ｒ３／（Ｒ２＋Ｒ３）
となる。
【００２５】
コンパレータ１が“Ｈ”を出力している期間にドレイン電流Ｉ４が抵抗２及び抵抗３に流れることにより、コンパレータ１の非反転入力端子（＋）に与えられる電圧Ｖ０”は、ＰＭＯＳ４のドレインから見た抵抗２及び抵抗３の合成抵抗値がＲ２・Ｒ３／（Ｒ２＋Ｒ３）となるので、
Ｖ０”＝Ｉ４・Ｒ２・Ｒ３／（Ｒ２＋Ｒ３）
となる。
【００２６】
よって、コンパレータ１が“Ｈ”を出力している期間のコンパレータ１の非反転入力端子（＋）の電圧Ｖ０は、
Ｖ０＝Ｖ０’＋Ｖ０”
となる。
【００２７】
これに対し、コンパレータ１が“Ｌ”を出力している期間のコンパレータ１の非反転入力端子（＋）の電圧Ｖ０は、
Ｖ０＝Ｖ０’
となる。
即ち、電圧Ｖ０”（＝Ｉ４・Ｒ２・Ｒ３／（Ｒ２＋Ｒ３））がヒステリシス電圧となる。
【００２８】
ＰＭＯＳ４とＰＭＯＳ６のサイズが等しければ、ドレイン電流Ｉ４は、ＰＭＯＳ６のドレイン電流Ｉ６に同じ電流値である。抵抗８，１０，１１の抵抗値をそれぞれＲ８，Ｒ１０，Ｒ１１とし、電源ＶＤＤの電圧Ｖｄｄとすると、ドレイン電流Ｉ６は
Ｉ６＝Ｖｒｅｆ２・Ｒ１１／｛Ｒ８（Ｒ１０＋Ｒ１１）｝
となる。よって、ヒステリシス電圧Ｖ０”は、
Ｖ０”＝Ｖｒｅｆ２・Ｒ１１・Ｒ２・Ｒ３／｛Ｒ８（Ｒ１０＋Ｒ１１）（Ｒ２＋Ｒ３）｝
と表すことができる。
【００２９】
ここで、半導体基板の温度が変化すると、抵抗２，３の抵抗値Ｒ２，Ｒ３及び抵抗８の抵抗値Ｒ８も変化する。抵抗２，３及び抵抗８が同じ材質であるとき、抵抗２，３の各抵抗値Ｒ２，Ｒ３がα％変化すると、抵抗８の抵抗値Ｒ８もα％変化する。抵抗２，３の各抵抗値Ｒ２，Ｒ３及び抵抗８の抵抗値Ｒ８がα％変化した場合のヒステリシス電圧Ｖ０”は、
Ｖ０”＝Ｖｒｅｆ２・Ｒ１１・Ｒ２・Ｒ３・α２／｛Ｒ８・α（Ｒ１０＋Ｒ１１）（Ｒ２・α＋Ｒ３・α）｝
＝Ｖｒｅｆ２・Ｒ１１・Ｒ２・Ｒ３／｛Ｒ８（Ｒ１０＋Ｒ１１）（Ｒ２＋Ｒ３）｝
となり、温度が変化しても、ヒステリシス電圧Ｖ０”は変化しない。即ち、適切なヒステリシス電圧が確保される。また、基準電圧Ｖｒｅｆ１の変動があっても適切なヒステリシス幅を確保できる。
【００３０】
以上のように、本実施形態のヒステリシスコンパレータによれば、ヒステリシス電圧が、基準電圧Ｖｒｅｆ１の変動によっても安定し、また、温度によっても変化せず、適切なヒステリシス電圧が常に確保できる。
【００３１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。
例えば、抵抗２を用いず、入力端子ＩＮを直接コンパレータ１の非反転入力端子（＋）に接続してもよい。
【００３２】
また、ヒステリシスコンパレータは半導体基板に形成されたものでなくてもよく、抵抗２，３，８が同じ温度変化を受ける場合には、本実施形態と同様の作用効果を奏する。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係るヒステリシスコンパレータを示す構成図である。
【図２】従来のヒステリシスコンパレータ回路を示す図である。
【符号の説明】
【００３４】
１    コンパレータ
２，３，８，１０，１１    抵抗
４，５，６    ＰＭＯＳ
７    ＮＭＯＳ
９    増幅器
ＩＮ    入力端子
ＯＵＴ    出力端子
【図１】
2009239436.tif 000003
【図２】
2009239436.tif 000004