(57)【要約】【課題】１つのピンを複数のＤＵＴに接続して試験を行う際に各ＤＵＴのフェイル情報を把握可能な半導体試験装置を実現すること。【解決手段】  １つのピンに複数のＤＵＴが接続される半導体試験装置において、  前記ＤＵＴ毎に比較結果レジスタが設けられ、これら比較結果レジスタには対応するＤＵＴがアクティブ状態のとき選択的にフェイル情報が書き込まれることを特徴とする。【選択図】                      図１
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【特許請求の範囲】
【請求項１】
１つのピンに複数のＤＵＴが接続される半導体試験装置において、
前記ＤＵＴ毎に比較結果レジスタが設けられ、これら比較結果レジスタには対応するＤＵＴがアクティブ状態のとき選択的にフェイル情報が書き込まれることを特徴とする半導体試験装置。
【請求項２】
前記半導体試験装置は、テストプログラムに基づき前記比較結果レジスタにライトイネーブル信号を出力するインストラクションメモリを有することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記各比較結果レジスタのライトイネーブル信号として、前記各ＤＵＴのチップセレクトとして用いられる論理パターンが用いられることを特徴とする請求項１記載の半導体試験装置。
【請求項４】
１つのピンに複数のＤＵＴが接続される半導体試験装置において、
テストプログラムのシーケンスを制御し、プログラムカウンタ信号を出力するシーケンス制御部と、
前記プログラムカウンタ信号が指し示すアドレスに格納されているパターン発生命令を出力し、あらかじめ記憶しているライトイネーブル情報に基づいてライトイネーブル信号を出力するインストラクションメモリと、
前記パターン発生命令に基づき、パターン信号を発生するパターン発生部と、
前記パターン発生部からのパターン信号を波形整形して試験パターン信号を出力する波形フォーマッタと、前記各ＤＵＴから取り込んだ信号のパターンを比較しパス／フェイル判定を行うパターン比較器と、前記パターン比較器のパス／フェイル判定結果に基づきフェイル情報を記憶する各比較結果レジスタと、を含む構成からなる複数のピンブロックを備える複数のピンエレクトロニクスカード、を具備し、
前記インストラクションメモリは、前記各ＤＵＴのアクティブ状態に応じて前記ライトイネーブル信号を出力し前記各比較結果レジスタの書き込み可能状態を制御することを特徴とする半導体試験装置。
【請求項５】
１つのピンに複数のＤＵＴが接続される半導体試験装置において、
テストプログラムのシーケンスを制御し、プログラムカウンタ信号を出力するシーケンス制御部と、
前記プログラムカウンタ信号が指し示すアドレスに格納されているパターン発生命令を出力するインストラクションメモリと、
前記パターン発生命令に基づき、パターン信号を発生するパターン発生部と、
前記パターン発生部からのパターン信号を波形整形して試験パターン信号を出力する波形フォーマッタと、前記各ＤＵＴから取り込んだ信号のパターンを比較しパス／フェイル判定を行うパターン比較器と、前記パターン比較器のパス／フェイル判定結果に基づきフェイル情報を記憶する各比較結果レジスタと、を含む構成からなる複数のピンブロックを備える複数のピンエレクトロニクスカードと、
前記パターン信号の中から任意のパターン信号を選択し、この選択されたパターン信号を前記各比較結果レジスタのライトイネーブル信号として出力し前記各比較結果レジスタの書き込み可能状態を制御するレジスタ選択制御部と、
を具備することを特徴とする半導体試験装置。
【請求項６】
前記レジスタ選択制御部は、
前記各ＤＵＴのチップセレクトとして用いられる前記パターン信号を前記各比較結果レジスタのライトイネーブル信号として出力することを特徴とする
請求項５記載の半導体試験装置。
【請求項７】
前記各比較結果レジスタは、
前記ライトイネーブル信号に基づき前記各ＤＵＴのアクティブ状態に応じて書き込み可能状態が制御され、対応するＤＵＴがアクティブ状態のとき選択的にフェイル情報が書き込まれることを特徴とする
請求項４〜請求項６いずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、特に、１つのピンを複数のＤＵＴ（Device Under Test）に接続して試験を行うのにあたり、各ＤＵＴのフェイル情報を的確に把握できる半導体試験装置に関する。
【背景技術】
【０００２】
従来から、ＩＣ、ＬＳＩなどの半導体をＤＵＴとする半導体試験装置は、ＤＵＴとの間で信号の授受を行い、ＤＵＴから得られた出力とあらかじめ設定されている期待値とを比較し、ＤＵＴの良否の判定を行う。このような半導体試験装置に関連する先行技術文献としては、次のようなものがある。
【０００３】
【特許文献１】特開２００４−３４８８９２号公報
【０００４】
図４は従来の半導体試験装置の一例を示す構成図である。図４において、シーケンス制御部１０は、ジャンプ、ループなどのテストプログラムのシーケンスを制御し、プログラムカウンタ信号をインストラクションメモリ２０に出力する。
【０００５】
インストラクションメモリ２０は、テスト実行前にあらかじめ格納されているパターン発生命令を、シーケンス制御部１０から入力されるプログラムカウンタ信号をアドレスとして出力する。
【０００６】
パターン発生部３０は、インストラクションメモリ２０から入力されるパターン発生命令に基づき、論理パターン信号および期待パターン信号をピンエレクトロニクスカード４０に設けられている複数のピンそれぞれに出力する。
【０００７】
ピンエレクトロニクスカード４０には、波形フォーマッタ４１とドライバ４２とアナログコンパレータ４３とパターン比較器４４と比較結果レジスタ４５を単位とする複数のピンブロックＰＢが設けられている。
【０００８】
波形フォーマッタ４１は、パターン発生部３０から入力されるパターン信号およびタイミング信号に基づき、あらかじめ定められた波形フォーマットに波形整形された試験パターン信号を生成し、ドライバ４２を介してＤＵＴ５０に出力する。
【０００９】
ＤＵＴ５０は、入力されたパターン信号に応じた出力信号を各ピンブロックＰＢのアナログコンパレータ４３に出力する。
【００１０】
アナログコンパレータ４３は、あらかじめ定められた比較電圧とＤＵＴ５０の出力レベルを比較し、その比較結果をパターン比較器４４に入力する。
【００１１】
パターン比較器４４は、パターン発生部３０から入力される期待パターンとアナログコンパレータ４３の出力パターンをテストプログラムで指定されたタイミングで比較し、パス／フェイル判定の結果が一度でもフェイルとなった場合には、フェイルが発生したという「フェイル情報」を比較結果レジスタ４５に記憶する。
【００１２】
そして、試験終了後の比較結果レジスタ４５のフェイル情報を読み出しして、ＤＵＴ５０の良否判定を行う。
【００１３】
なお、半導体試験装置全体でたとえばピンブロックＰＢが３２個設けられたピンエレクトロニクスカード４０を３２枚備える場合には、ＤＵＴ５０に接続可能なピンを１０２４個有することになる。
【００１４】
ところで、近年の技術進歩による半導体の多ピン化に対応するために、半導体試験装置の試験効率を上げるべく、一度に複数のＤＵＴを試験することが検討されていて、たとえば半導体試験装置のピン数を有効に使用するために、１つのピンを複数のＤＵＴに接続して試験することが行われている。
【００１５】
図５は図４に示す半導体試験装置の１つのピンを２つのＤＵＴ５０Ａ、５０Ｂに接続した場合の一例であり、ＤＵＴがメモリＩＣの場合について説明する。
【００１６】
図５において、各ピンブロックＰＢＣＳ１、ＰＢＣＳ２、ＰＢＡＤ１〜ＰＢＡＤｍ、ＰＢＤＴ１〜ＰＢＤＴｎはパターン発生部３０と接続されている。
【００１７】
ピンブロックＰＢＣＳ１はＤＵＴ５０Ａのチップセレクト端子ＣＳに接続され、ピンブロック４２はＤＵＴ５０Ｂのチップセレクト端子ＣＳに接続されている。
【００１８】
ピンブロックＰＢＡＤ１〜ＰＢＡＤｍはＤＵＴ５０Ａおよび５０Ｂのアドレス端子ＡＤＤに接続され、ピンブロックＰＢＤＴ１〜ＰＢＤＴｎはＤＵＴ５０Ａおよび５０Ｂのデータ端子ＤＡＴＡに接続されている。すなわち、ＤＵＴ５０Ａおよび５０Ｂの各アドレス端子ＡＤＤおよび各データ端子ＤＡＴＡは、ピンブロックＰＢＡＤ１〜ＰＢＡＤｍおよびＰＢＤＴ１〜ＰＢＤＴｎの各ピンに共通に接続されている。
【００１９】
パターン発生部３０は、パターン発生命令に基づいてアドレス信号、データ信号、制御信号などの各種のパターン信号を発生し、各ピンブロックＰＢの波形フォーマッタ４１およびパターン比較器４４にそれぞれ出力する。
【００２０】
なお、制御信号には、ＤＵＴをアクティブ状態にする「チップセレクト」、書き込みを指示する「書き込み」、読み出しを指示する「読み出し」などがある。
【００２１】
２つのＤＵＴ５０Ａおよび５０Ｂにデータを書き込むのにあたっては、チップセレクト信号をＤＵＴ５０Ａおよび５０Ｂの各ＣＳ端子に出力してチップセレクト信号を２つ同時にアサートし、書き込み信号を各ＤＵＴ５０Ａおよび５０Ｂの各制御端子に出力する。
【００２２】
ＤＵＴ５０Ａまたは５０Ｂから読み出す場合には、２つのＤＵＴの出力が衝突しないようにいずれか一方のＤＵＴのチップセレクト信号を選択的にアサートし、読み出し信号を制御端子に出力して各ＤＵＴから一つずつ読み出しする。
【００２３】
パターン比較器４４は、パターン発生部３０から入力される期待値パターンとＤＵＴ５０Ａまたは５０Ｂのデータ端子ＤＡＴＡからアナログコンパレータ４３を介して入力される読み出し信号とを比較してパス／フェイル判定を行い、一度でもフェイルとなった場合に、「フェイル情報」を比較結果レジスタ４５に記憶する。
【００２４】
そして、一連の試験終了後に、比較結果レジスタ４５のフェイル情報を読み出しすることにより、ＤＵＴ５０Ａおよび５０Ｂの良否判定を行う。これにより、一度に複数のＤＵＴを試験することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、従来の半導体試験装置では、比較結果レジスタ４５はピンブロックＰＢの１つのピンに１個ずつ備えられているので、１つのピンを複数のＤＵＴに接続して試験する場合には、比較結果レジスタ４５に記憶されているフェイル情報がどのＤＵＴに発生したフェイルなのかを判断できないという問題があった。
【００２６】
本発明は上述の問題点を解決するものであり、その目的は、１つのピンを複数のＤＵＴに接続して試験を行うのにあたり、各ＤＵＴのフェイル情報を的確に把握できる半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
１つのピンに複数のＤＵＴが接続される半導体試験装置において、
前記ＤＵＴ毎に比較結果レジスタが設けられ、これら比較結果レジスタには対応するＤＵＴがアクティブ状態のとき選択的にフェイル情報が書き込まれることを特徴とする。
【００２８】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記半導体試験装置は、テストプログラムに基づき前記比較結果レジスタにライトイネーブル信号を出力するインストラクションメモリを有することを特徴とする。
【００２９】
請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記各比較結果レジスタのライトイネーブル信号として、前記各ＤＵＴのチップセレクトとして用いられる論理パターンが用いられることを特徴とする。
【００３０】
請求項４記載の発明は、
１つのピンに複数のＤＵＴが接続される半導体試験装置において、
テストプログラムのシーケンスを制御し、プログラムカウンタ信号を出力するシーケンス制御部と、
前記プログラムカウンタ信号が指し示すアドレスに格納されているパターン発生命令を出力し、あらかじめ記憶しているライトイネーブル情報に基づいてライトイネーブル信号を出力するインストラクションメモリと、
前記パターン発生命令に基づき、パターン信号を発生するパターン発生部と、
前記パターン発生部からのパターン信号を波形整形して試験パターン信号を出力する波形フォーマッタと、前記各ＤＵＴから取り込んだ信号のパターンを比較しパス／フェイル判定を行うパターン比較器と、前記パターン比較器のパス／フェイル判定結果に基づきフェイル情報を記憶する各比較結果レジスタと、を含む構成からなる複数のピンブロックを備える複数のピンエレクトロニクスカード、を具備し、
前記インストラクションメモリは、前記各ＤＵＴのアクティブ状態に応じて前記ライトイネーブル信号を出力し前記各比較結果レジスタの書き込み可能状態を制御することを特徴とする。
【００３１】
請求項５記載の発明は、
１つのピンに複数のＤＵＴが接続される半導体試験装置において、
テストプログラムのシーケンスを制御し、プログラムカウンタ信号を出力するシーケンス制御部と、
前記プログラムカウンタ信号が指し示すアドレスに格納されているパターン発生命令を出力するインストラクションメモリと、
前記パターン発生命令に基づき、パターン信号を発生するパターン発生部と、
前記パターン発生部からのパターン信号を波形整形して試験パターン信号を出力する波形フォーマッタと、前記各ＤＵＴから取り込んだ信号のパターンを比較しパス／フェイル判定を行うパターン比較器と、前記パターン比較器のパス／フェイル判定結果に基づきフェイル情報を記憶する各比較結果レジスタと、を含む構成からなる複数のピンブロックを備える複数のピンエレクトロニクスカードと、
前記パターン信号の中から任意のパターン信号を選択し、この選択されたパターン信号を前記各比較結果レジスタのライトイネーブル信号として出力し前記各比較結果レジスタの書き込み可能状態を制御するレジスタ選択制御部と、
を具備することを特徴とする。
【００３２】
請求項６記載の発明は、
請求項５記載の半導体試験装置において、
前記レジスタ選択制御部は、
前記各ＤＵＴのチップセレクトとして用いられる前記パターン信号を前記各比較結果レジスタのライトイネーブル信号として出力することを特徴とする。
【００３３】
請求項７記載の発明は、
請求項４〜請求項６いずれかに記載の半導体試験装置において、
前記各比較結果レジスタは、
前記ライトイネーブル信号に基づき前記各ＤＵＴのアクティブ状態に応じて書き込み可能状態が制御され、対応するＤＵＴがアクティブ状態のとき選択的にフェイル情報が書き込まれることを特徴とする。
【発明の効果】
【００３４】
１つのピンに複数のＤＵＴが接続される半導体試験装置において、各ＤＵＴのフェイル情報を的確に把握できる。
【発明を実施するための最良の形態】
【００３５】
図１は本発明に係る半導体試験装置の構成図であり、図４と共通する部分には同一の符号を付けて適宜説明を省略する。図４との相違点は、図１では、２個の比較結果レジスタ４５、４６を有することと、インストラクションメモリ２０がこれら比較結果レジスタ４５、４６にライトイネーブル信号を出力することである。
【００３６】
インストラクションメモリ２０は、テストプログラムに記述されたパターン発生命令を記憶するとともに、テストプログラムで指定されたタイミングで２つの比較結果レジスタ４５、４６にパターン比較器４４の比較結果に基づくフェイル情報の書き込みを指示するための「ライトイネーブル情報」を記憶する。
【００３７】
比較結果レジスタ４５および４６は、それぞれインストラクションメモリ２０と接続され、書き込み可能状態である場合にのみパターン比較器４４のパス／フェイル判定結果に基づくフェイル情報を記憶する。
【００３８】
図１の動作を図２を用いて説明する。図２は図１の主要部分の構成を簡略して図示したものであって、図５と同様に２つのＤＵＴ５０Ａおよび５０ＢがメモリＩＣの一例を示している。
【００３９】
図２において、各ピンブロックＰＢＣＳ１、ＰＢＣＳ２、ＰＢＡＤ１〜ＰＢＡＤｍ、ＰＢＤＴ１〜ＰＢＤＴｎはパターン発生部３０と接続されるとともに、インストラクションメモリ２０にも接続されている。
【００４０】
ピンブロックＰＢＣＳ１はＤＵＴ５０Ａのチップセレクト端子ＣＳに接続され、ピンブロックＰＢＣＳ２はＤＵＴ５０Ｂのチップセレクト端子ＣＳに接続されている。
【００４１】
ピンブロックＰＢＡＤ１〜ＰＢＡＤｍはＤＵＴ５０Ａおよび５０Ｂのアドレス端子ＡＤＤに接続され、ピンブロックＰＢＤＴ１〜ＰＢＤＴｎはＤＵＴ５０Ａおよび５０Ｂのデータ端子ＤＡＴＡに接続されている。すなわち、ＤＵＴ５０Ａおよび５０Ｂの各アドレス端子ＡＤＤおよび各データ端子ＤＡＴＡは、ピンブロックＰＢＡＤ１〜ＰＢＡＤｍおよびＰＢＤＴ１〜ＰＢＤＴｎの各ピンに共通に接続されている。
【００４２】
パターン発生部３０は、パターン発生命令に基づいてアドレス信号、データ信号、制御信号などのパターン信号を発生し、各ピンブロックＰＢの波形フォーマッタ４１およびパターン比較器４４にそれぞれ出力する。
【００４３】
なお、制御信号には、ＤＵＴをアクティブ状態にする「チップセレクト」、書き込みを指示する「書き込み」、読み出しを指示する「読み出し」などがある。
【００４４】
２つのＤＵＴ５０Ａおよび５０Ｂにデータを書き込むのにあたっては、チップセレクト信号をＤＵＴ５０Ａおよび５０Ｂの各ＣＳ端子に出力してチップセレクト信号を２つ同時にアサートし、アドレス信号をＤＵＴ５０Ａおよび５０Ｂの各アドレス端子ＡＤＤに出力し、データ信号をＤＵＴ５０Ａおよび５０Ｂの各データ端子ＤＡＴＡに出力して、制御信号（書き込み）をＤＵＴ５０Ａおよび５０Ｂの各制御端子（図示せず）に出力する。これにより、各ＤＵＴ５０Ａおよび５０Ｂは同時に書き込みを行う。
【００４５】
ＤＵＴ５０Ａまたは５０Ｂから出力信号を読み出す場合には、２つのＤＵＴの出力が衝突しないようにいずれか一方のＤＵＴのチップセレクト信号を選択的にアサートし、読み出し信号を制御端子に出力する。
【００４６】
一方、インストラクションメモリ２０は、あらかじめ記憶している「ライトイネーブル情報」に基づいて、ライトイネーブル信号をピンブロックＰＢの各比較結果レジスタ４５（図示せず）または４６（図示せず）に出力する。
【００４７】
各比較結果レジスタ４５または４６は、それぞれ受信したライトイネーブル信号に基づき、パターン比較器４４から出力されるフェイル情報の書き込みが可能な状態になる。
【００４８】
各ピンブロックＰＢのパターン比較器４４は、ＤＵＴ５０Ａまたは５０Ｂの出力に基づいて得られたフェイル情報を、書き込み可能状態になっている比較結果レジスタ４５または４６に記憶する。
【００４９】
ＤＵＴ５０Ａまたは５０Ｂからフェイル情報を読み出す場合には、チップセレクト信号をＤＵＴ５０Ａまたは５０ＢのＣＳ端子に出力してチップセレクト信号をアサートする。このとき、インストラクションメモリ２０は、ライトイネーブル信号をピンブロックＰＢの比較結果レジスタ４５または４６に出力する。
【００５０】
さらに、アドレス信号をＤＵＴ５０Ａまたは５０Ｂのアドレス端子ＡＤＤに出力する。また読み出し制御信号をＤＵＴ５０Ａまたは５０Ｂの制御端子（図示せず）に出力することにより、ＤＵＴ５０Ａまたは５０Ｂからデータ端子ＤＡＴＡを介して読み出しデータを取得する。
【００５１】
ピンブロックＰＢのパターン比較器４４（図示せず）は、ＤＵＴ５０Ａまたは５０Ｂの出力に基づくパス／フェイル判定の結果が一度でもフェイルになると、書き込み可能状態である比較結果レジスタ４５または４６にフェイル情報を記憶する。
【００５２】
試験終了後に、比較結果レジスタ４５または４６のフェイル情報を読み出して、ＤＵＴ５０Ａまたは５０Ｂの良否判定を行う。
【００５３】
これにより、半導体試験装置の１つのピンを複数のＤＵＴに接続して試験を行う場合であっても、どのＤＵＴがフェイルであるかを的確に判断し把握できる。
【００５４】
図３は、本発明による半導体試験装置の他の構成例を示す構成図であり、図１と共通する部分には同一の符号を付けている。図１との相違点は、図３では、試験対象であるＤＵＴに応じて比較結果レジスタを選択するレジスタ選択制御部６０を備えていることである。
【００５５】
図３において、レジスタ選択制御部６０は、パターン発生部３０からの論理パターン信号に基づき任意の比較レジスタにライトイネーブル信号を出力するセレクタ部６１および６３と、セレクタ部６１および６３のパターン発生回路３０からのパターン信号の中から任意のパターン信号を選択するレジスタ選択情報を記憶している選択情報記憶部６２および６４とで構成されている。
【００５６】
選択情報記憶部６２、６４には、パターン発生部３０からの論理パターン信号の中から任意の１パターンを選択するようにあらかじめ設定されたレジスタ選択情報が記憶されている。
【００５７】
たとえば、選択情報記憶部６２には、ＤＵＴ５０Ａのチップセレクトとして使用される論理パターン信号を選択するようにあらかじめ設定されたレジスタ選択情報が記憶されている。同様に選択情報記憶部６４には、ＤＵＴ５０Ｂのチップセレクトとして使用される論理パターン信号を選択するようにあらかじめ設定されたレジスタ選択情報が記憶されている。
【００５８】
セレクタ部６１はパターン発生部３０、比較レジスタ４５および選択情報記憶部６２に接続され、セレクタ部６３はパターン発生部３０、比較レジスタ４６および選択情報記憶部６４に接続されている。
【００５９】
図３の半導体試験装置が複数のＤＵＴに対して読み出しと書き込みを行う際の具体的な動作について、メモリＩＣをＤＵＴとする場合を例として説明する。
【００６０】
ＤＵＴ５０Ａおよび５０Ｂに書き込む場合には、半導体試験装置１００はＤＵＴ５０Ａおよび５０Ｂのチップセレクト信号を２つ同時にアサートする。
【００６１】
ＤＵＴ５０Ａまたは５０Ｂから読み出す場合には、半導体試験装置は、２つのＤＵＴの出力が衝突しないようにいずれか一方のＤＵＴ（たとえばＤＵＴ５０Ａ）のチップセレクト信号を一つずつアサートする。
【００６２】
具体的にはＤＵＴ５０Ａ（または５０Ｂ）から読み出す場合には、半導体試験装置は、チップセレクト信号をＤＵＴ５０Ａ（または５０Ｂ）のＣＳ端子に出力してチップセレクト信号をアサートする。そしてアドレス信号をＤＵＴ５０Ａ（または５０Ｂ）のアドレス端子ＡＤＤに出力してアドレスを指定し、読み出し制御信号をＤＵＴ５０Ａ（または５０Ｂ）の制御端子（図示せず）に出力する。
【００６３】
このとき、波形フォーマッタ４１は、パターン発生部３０から入力される論理パターン信号を波形整形してドライバ４２を介してＤＵＴ５０Ａ（または５０Ｂ）のＣＳ端子にチップセレクト信号を出力しチップセレクト信号をアサートする。
【００６４】
なお、パターン発生部３０から出力される論理パターン信号は、レジスタ選択制御部６０のセレクタ部６１および６３にも入力される。
【００６５】
レジスタ選択制御部６０では、パターン発生部３０から入力される論理パターン信号に基づき、選択情報記憶部６２（または６４）によって論理パターン信号の中から任意の１パターンが選択され、選択された任意の１パターンはセレクタ部６１（または６３）によってライトイネーブル信号として比較結果レジスタ４５に出力される。
【００６６】
具体的には、パターン発生部３０から入力される論理パターン信号に基づき、選択情報記憶部６２（または６４）によって論理パターン信号の中からＤＵＴ５０Ａ（または５０Ｂ）のチップセレクトとして使用される論理パターンが選択され、セレクタ部６１または６３は、選択情報記憶部６２（または６４）により選択された論理パターンをライトイネーブル信号として比較結果レジスタ４５（または４６）に出力する。
【００６７】
いいかえれば、レジスタ選択制御部６０は、パターン発生部３０から入力される各ＤＵＴのチップセレクトとして用いられる論理パターン信号を、ライトイネーブル信号として用いて比較結果レジスタ４５または４６に出力する。
【００６８】
すなわち、半導体試験装置１００は、ＤＵＴ５０Ａ（または５０Ｂ）のチップセレクトをアサートしてリードするときには、レジスタ選択制御部６０により比較レジスタ４５（または４６）のライトイネーブルがアサートされることになる。
【００６９】
比較結果レジスタ４５（または４６）は、入力されたライトイネーブル信号に基づいて、フェイル情報などのデータの書き込みが可能な状態（書き込み可能状態）となる。
【００７０】
そして、比較結果レジスタ４５（または４６）は、書き込み可能状態である期間中にパターン比較器４４のパス／フェイル判定結果が一度でもフェイルとなるとき、フェイルが発生したというフェイル情報を記憶する。
【００７１】
試験終了後に、比較結果レジスタ４５（または４６）のフェイル情報を読み出すことにより、ＤＵＴ５０Ａ（または５０Ｂ）の良否判定を行う。
【００７２】
このように半導体試験装置は、複数の比較結果レジスタを備えるピンを複数のＤＵＴに接続し、試験対象のＤＵＴのアクティブ状態に応じて比較結果レジスタの書き込み可能状態を制御し、各ＤＵＴのフェイル情報を書き込み可能状態である各比較結果レジスタがそれぞれ記憶することにより、１つのピンを複数のＤＵＴに接続して試験を行う際に各ＤＵＴのフェイル情報を把握できる。
【００７３】
なお、上記各実施例では、いずれも半導体試験装置の１つのピンを２つのＤＵＴに接続する場合を例示しているが、特にこれに限定されるものではなく、複数の比較結果レジスタを備えるピンを複数のＤＵＴに接続し、試験対象のＤＵＴのアクティブ状態に応じて比較結果レジスタの書き込み可能状態を制御し、各ＤＵＴのフェイル情報を各比較結果レジスタがそれぞれ記憶するものであれば、半導体試験装置の１つのピンを２つ以上のＤＵＴに接続する場合には、ＤＵＴと同じ数の比較結果レジスタを備える構成とするものであってもよい。
【００７４】
以上説明したように、本発明によれば、半導体試験装置の１つのピンを複数のＤＵＴに接続して試験する場合であってもどのＤＵＴがフェイルであるかを的確に判断でき、半導体試験の効率化への寄与が期待できる。
【図面の簡単な説明】
【００７５】
【図１】本発明に係る半導体試験装置の構成図である。
【図２】図１の主要部分の構成を簡略して図示した構成図である。
【図３】本発明の他の構成例を示す構成図である。
【図４】従来の半導体試験装置の一例を示す構成図である。
【図５】図４の半導体試験装置の１つのピンを２つのＤＵＴに接続した場合の一例である。
【符号の説明】
【００７６】
１０  シーケンス制御部
２０  インストラクションメモリ
３０  パターン発生部
４０  ピンエレクトロニクスカード
４１  波形フォーマッタ
４２  ドライバ
４３  アナログコンパレータ
４４  パターン比較器
４５、４６  比較結果レジスタ
５０Ａ、５０Ｂ  ＤＵＴ
６０  レジスタ選択制御部
６１、６３  セレクタ部
６２、６４  選択情報記憶部
ＰＢ  ピンブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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