(57)【要約】【課題】レーザパワーの波形制御におけるデータ効率、繰り返し速度および精度を改善してレーザ加工能力の向上をはかる。【解決手段】このレーザ加工装置は、ファイバレーザ発振器１０、レーザ電源１２、レーザ入射部１４、ファイバ伝送系１５、レーザ出射部１６、制御部１８、タッチパネル２０等を有している。制御部１８は、ハードウェア的には、ＣＰＵ（マイクロコンピュータ）、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）、ディジタル−アナログ（Ｄ／Ａ）変換器，アナログ−ディジタル（Ａ／Ｄ）変換器等を有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する第１のステップと、
各々の前記線分波形要素について、少なくとも、始端の値を表す初期値のデータと、傾きを表す変化率のデータと、始端から終端までの時間の長さを表す線分区間時間のデータとを１ステージのパラメータデータとして生成する第２のステップと、
時間軸に沿って、各ステージ毎にパラメータデータを基に所定の演算処理を行って前記線分波形要素を再生し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する第３のステップと、
所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変する第４のステップと
を有するレーザ加工方法。
【請求項２】
前記第２のステップにおいて、一定周期をΔＴとし、各々の前記線分波形要素について前記線分区間時間がＮ×ΔＴ（Ｎは正の整数）であるときは、前記線分区間時間を表すデータとして数値Ｎを表すデータを生成し、
前記第３のステップにおいて、前記変化率から前記一定周期ΔＴ分の変化量を求め、前記初期値を始点として前記一定周期分の変化量を順次Ｎ回継ぎ足す、
請求項１に記載のレーザ加工方法。
【請求項３】
前記基準波形のパラメータの１つとして少なくとも所望の波高基準値を設定する第５のステップを更に有し、
前記第２のステップおよび前記３のステップにおいて、前記変化率を前記波高基準値に対する割合として用いる、
請求項１または請求項２に記載のレーザ加工方法。
【請求項４】
前記第２のステップにおいて、更に、前記変化率の分解能を表すフラグのデータをステージのパラメータデータの１つとして生成し、
前記第３のステップにおいて、前記分解能フラグで指示された分解能で前記変化率を用いる、
請求項１〜３のいずれか一項に記載のレーザ加工方法。
【請求項５】
前記第２のステップにおいて、更に、前記線分波形要素に予め設定された変調波形を重畳すべきか否かを指示する変調フラグのデータをステージのパラメータデータの１つとして生成し、
前記第３のステップにおいて、前記変調フラグの指示にしたがって条件的に前記再生した線分波形要素に前記変調波形を重畳する、
請求項１〜４のいずれか一項に記載のレーザ加工方法。
【請求項６】
前記第４のステップにおいて、
前記レーザ光を発振出力する光共振器内の活性媒質を光学的に励起するための励起光源に供給される発光用の駆動電流を測定し、
前記駆動電流の測定値が前記復元された基準波形に倣うように前記駆動電流を可変する、
請求項１〜５のいずれか一項に記載のレーザ加工方法。
【請求項７】
前記レーザ光を発振出力している期間中に復元中の前記基準波形について積分演算を行う第６のステップと、
前記レーザ光を発振出力している期間中に前記駆動電流の測定値を基に前記駆動電流の波形について積分演算を行う第７のステップと、
前記レーザ光の発振出力を終了し、または中断した直後に、前記基準波形の積分値と前記駆動電流波形の積分値とを比較し、その比較誤差に基づいて前記レーザ光の出力に関する良否の判定を行う第８のステップと
を更に有する請求項６に記載のレーザ加工方法。
【請求項８】
前記第４のステップにおいて、
前記レーザ光を発振出力する光共振器内の活性媒質を光学的に励起するための励起光源より生成された励起光の出力を測定し、
前記励起光の出力が前記基準波形に倣うように、前記励起光源に供給される発光用の駆動電流を可変する、
請求項１〜５のいずれか一項に記載のレーザ加工方法。
【請求項９】
前記レーザ光を発振出力している期間中に復元中の前記基準波形について積分演算を行う第６のステップと、
前記レーザ光を発振出力している期間中に前記励起出力の測定値を基に前記励起出力について積分演算を行う第７のステップと、
前記レーザ光の発振出力を終了し、または中断した直後に、前記基準波形の積分値と前記励起出力波形の積分値とを比較し、その比較誤差に基づいて前記レーザ光の出力に関する良否の判定を行う第８のステップと
を更に有する請求項８に記載のレーザ加工方法。
【請求項１０】
前記第４のステップにおいて、
前記レーザ光のレーザ出力を測定し、
前記レーザ出力の測定値が前記基準波形に倣うように、前記レーザ光を発振出力する光共振器内の活性媒質を光学的に励起するための励起光源に供給される発光用の駆動電流を可変する、
請求項１〜５のいずれか一項に記載のレーザ加工方法。
【請求項１１】
前記レーザ光を発振出力している期間中に復元中の前記基準波形について積分演算を行う第６のステップと、
前記レーザ光を発振出力している期間中に前記レーザ出力の測定値を基に前記レーザ出力について積分演算を行う第７のステップと、
前記レーザ光の発振出力を終了し、または中断した直後に、前記基準波形の積分値と前記レーザ出力波形の積分値とを比較し、その比較誤差に基づいて前記レーザ光の出力に関する良否の判定を行う第８のステップと
を更に有する請求項１０に記載のレーザ加工方法。
【請求項１２】
前記基準波形について全ステージ分のパラメータデータをメモリに記憶し、または通信手段を介して伝送する第９のステップと、
時間軸に沿ったステージ順で前記基準波形について各ステージのパラメータデータを前記メモリより読み出し、または前記通信手段を介して受信する第１０のステップと
を更に有する請求項１〜１１のいずれか一項に記載のレーザ加工方法。
【請求項１３】
複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する基準波形設定部と、
各々の前記線分波形要素について、少なくとも、始端の値を表す初期値のデータと、傾きを表す変化率のデータと、始端から終端までの時間の長さを表す線分区間時間のデータとを１ステージのパラメータデータとして生成するステージ・パラメータデータ生成部と、
時間軸に沿って、各ステージ毎にパラメータデータを基に所定の演算処理を行って前記線分波形要素を再生し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する基準波形復元部と、
所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変するレーザ出力可変部と
を有するレーザ加工装置。
【請求項１４】
前記ステージ・パラメータデータ生成部が、一定周期をΔＴとし、各々の前記線分波形要素について前記線分区間時間がＮ×ΔＴ（Ｎは正の整数）であるときは、前記線分区間時間を表すデータとして数値Ｎを表すデータを生成する請求項１３に記載のレーザ加工装置。
【請求項１５】
前記基準波形復元部が、前記変化率から前記一定周期ΔＴ当たりの単位変化量を求め、前記初期値を始点として前記一定周期ΔＴ毎に、前記単位変化量を再生途上の前記線分波形要素の終端に継ぎ足す請求項１４に記載のレーザ加工装置。
【請求項１６】
前記ステージ・パラメータデータ生成部が、更に、前記線分波形要素に予め設定された所定周波数の変調波形を重畳すべきか否かを指示する変調フラグのデータをステージのパラメータデータの１つとして生成し、
前記基準波形復元部が、前記変化率から前記一定周期ΔＴ当たりの単位変化量を求め、前記変調フラグの指示にしたがって条件的に、前記初期値を始点として前記一定周期ΔＴ毎に、前記単位変化量と前記変調波形とを再生途上の前記線分波形要素の終端に継ぎ足す、
請求項１４に記載のレーザ加工装置。
【請求項１７】
前記基準波形復元部が、前記変調波形の１サイクル分のデータを保持する変調波形記憶部を有する請求項１６に記載のレーザ加工装置。
【請求項１８】
前記基準波形設定部および前記ステージ・パラメータデータ生成部がＣＰＵ（マイクロコンピュータ）で構成され、
前記基準波形復元部がＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）内に構築されている、
請求項１３〜１７のいずれか一項に記載のレーザ加工装置。
【請求項１９】
前記ＦＰＧＡ内に、前記基準波形に関する各ステージのパラメータデータを含む全てのパラメータデータを前記ＣＰＵより受け取って保持するステージ・パラメータデータ・メモリが更に構築されている請求項１８に記載のレーザ加工装置。
【請求項２０】
前記レーザ出力可変部が、
前記レーザ光を発振出力するための活性媒質を含む光共振器と、
前記活性媒質を光学的に励起するための励起光源と、
前記発光部に発光用の駆動電流を供給するレーザ電源と、
前記駆動電流を測定する電流測定部と、
前記駆動電流の測定値が前記基準波形に倣うように前記駆動回路を制御する制御部と
を有する請求項１３〜１９のいずれか一項に記載のレーザ加工装置。
【請求項２１】
前記レーザ光が発振出力されている期間中に復元中の前記基準波形について積分演算を行う基準波形積分回路と、
前記レーザ光が発振出力されている期間中に前記駆動電流の測定値を基に前記駆動電流の波形について積分演算を行うモニタ波形積分回路と、
前記レーザ光の発振出力が終了し、または中断した直後に、前記基準波形の積分値と前記駆動電流波形の積分値とを比較し、その比較誤差に基づいて前記レーザ光の出力に関する良否の判定を行う良否判定回路と
がＦＰＧＡ内に構築されている請求項２０に記載のレーザ加工装置。
【請求項２２】
前記レーザ出力可変部が、
前記レーザ光を発振出力するための活性媒質を含む光共振器と、
前記活性媒質を光学的に励起するための励起光源と、
前記励起光源に発光用の駆動電流を供給するレーザ電源と、
前記励起光源より生成された励起光の出力を測定する励起出力測定部と、
前記励起出力の測定値が前記基準波形に倣うように前記駆動回路を制御する制御部と
を有する請求項１３〜１９のいずれか一項に記載のレーザ加工装置。
【請求項２３】
前記レーザ光が発振出力されている期間中に復元中の前記基準波形について積分演算を行う基準波形積分回路と、
前記レーザ光が発振出力されている期間中に前記励起出力の測定値を基に前記励起出力の波形について積分演算を行うモニタ波形積分回路と、
前記レーザ光の発振出力が終了し、または中断した直後に、前記基準波形の積分値と前記励起出力波形の積分値とを比較し、その比較誤差に基づいて前記レーザ光の出力に関する良否の判定を行う良否判定回路と
がＦＰＧＡ内に構築されている請求項２２に記載のレーザ加工装置。
【請求項２４】
前記レーザ出力可変部が、
前記レーザ光を発振出力するための活性媒質を含む光共振器と、
前記活性媒質を光学的に励起するための励起光源と、
前記励起光源に発光用の駆動電流を供給するレーザ電源と、
前記光共振器より発振出力された前記レーザ光の出力を測定するレーザ出力測定部と、
前記レーザ出力の測定値が前記基準波形に倣うように前記駆動回路を制御する制御部と
を有する請求項１３〜１９のいずれか一項に記載のレーザ加工装置。
【請求項２５】
前記レーザ光が発振出力されている期間中に復元中の前記基準波形について積分演算を行う基準波形積分回路と、
前記レーザ光が発振出力されている期間中に前記レーザ出力の測定値を基に前記レーザ出力の波形について積分演算を行うモニタ波形積分回路と、
前記レーザ光の発振出力が終了し、または中断した直後に、前記基準波形の積分値と前記レーザ出力波形の積分値とを比較し、その比較誤差に基づいて前記レーザ光の出力に関する良否の判定を行う良否判定回路と
がＦＰＧＡ内に構築されている請求項２４に記載のレーザ加工装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被加工物にパルス発振または連続発振のレーザ光を照射して所望のレーザ加工を施すレーザ加工技術に係り、特にレーザ光の出力（パワー）を波形制御するレーザ加工方法およびレーザ加工装置に関する。
【背景技術】
【０００２】
一般に、レーザ加工においてレーザ光の出力を波形制御する技術は、レーザ溶接で多く用いられている。たとえば、レーザスポット溶接では、被加工物の各溶接ポイントにパルス発振のレーザ光を単発または連発で照射する。また、レーザシーム溶接では、被加工物の溶接ラインに、パルス発振のレーザ光を一定の繰り返し周波数でオーバーラップ走査で照射するか、あるいは連続発振（ＣＷ）のレーザ光を連続走査で照射する。そのようなレーザ溶接加工においては、レーザパワーの波形を任意に可変することによって、溶け込み具合や仕上がり具合等を調整することができる。
【０００３】
たとえば特許文献１には、コントロールボード（制御部）から基準波形が出力され、それに応じてレーザ電源部がレーザ励起部を駆動し、所望の波形形状を有するレーザ光が発振出力されるファイバレーザ加工機が開示されている。更に、このファイバレーザ加工機では、加工用レーザ光の出力をモニタしてレーザ電源部にフィードバックすることが開示されている。
【０００４】
従来のレーザ溶接装置は、ＣＰＵ（マイクロコンピュータ）のメモリ書き込み／読み出し機能を利用してレーザパワーの波形制御を行っている。すなわち、ユーザがタッチパネル等のマン・マシン・インタフェースを通じて所望の基準波形を設定入力すると、ＣＰＵがその設定入力された基準波形を所定のサンプリング周期で符号化し、その２進コードを基準波形データとしてメモリに書き込む。そして、レーザ溶接加工を実行する際に、ＣＰＵが、メモリから基準波形データをサンプリング周期の時間間隔で読み出して、ディジタルの基準波形信号を再生する。こうしてＣＰＵのメモリ読み出し機能により再生されたディジタルの基準波形信号はＤ／Ａ変換器によりアナログの基準波形信号に変換され、そのアナログ基準波形信号がレーザ電源部の制御信号に用いられる。典型的には、レーザ発振器より発振出力された加工用レーザ光の出力（パワー）、あるいは光共振器内の活性媒質を光学的に励起するための励起光源たとえばレーザダイオード（ＬＤ）に供給される駆動電流等が上記アナログの基準波形信号に倣うようにフィードバック制御がかけられる。
【０００５】
もっとも、レーザパワーの波形制御において、フィードバック制御をかけても、モニタ対象（レーザ出力、ＬＤ駆動電流等）の実際の値が必ずしも正確に基準波形に倣うとは限らない。従来のレーザ溶接装置は、基準波形に対するモニタ対象の波形の誤差が所定の許容範囲内に収まっているか否かのチェック（良否判定）を行う場合は、所要の演算処理をすべてＣＰＵで行っている。
【特許文献１】特開２００７−１９０５６６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したようなレーザパワーの波形制御に専らＣＰＵのメモリ書き込み／読み出し機能や演算処理機能を利用する従来の技術は、信号処理に時間がかかり過ぎて、今日の精密溶接加工の要求仕様に十分に対応できていないことが課題となっている。
【０００７】
具体的には、基準波形の再生時にＣＰＵがメモリから基準波形データを読み出す際のバスサイクルに多くの時間を要し、最短でも５０μsec以上のサンプリング周期で基準波形が再生されている。
【０００８】
また、波形制御の良否を判定する機能を搭載する場合、良否判定のための波形積分演算処理を基準波形の再生処理と同時または並列的に行うと、ＣＰＵの負荷が更に増大して波形制御の速度が低下する。そこで、１パルスの波形制御を終えてから、ＣＰＵに基準波形およびモニタ波形のそれぞれに対する波形積分演算処理と判定演算処理とを行わせている。しかし、パルス発振のレーザ光を所定回数繰り返すリピートモードにおいては、１パルスの波形制御に要する時間だけでなくその後処理としての良否判定の演算処理に要する時間も１サイクルに含まれるため、上記のように後処理の中で波形積分の演算処理を行うのでは１サイクルの時間（周期）が不可避的に長くなってしまう。このため、リピートモードの繰り返し周波数は５００Ｈｚ（周期２msec）が限界になっており、高速化が切に望まれていた。
【０００９】
一方で、連続発振（ＣＷ）モードにおいて、たとえば数十秒以上の連続波形を設定する場合、上記のような従来技術によれば、１つの基準波形から生成される基準波形データ（２進コード）のデータ量が通常のメモリに格納しきれないほど膨大になる。そこで、ＣＷモードのときは、サンプリング周期を極端に長い値（たとえば５０msec）に設定し、データの圧縮を図っている。しかし、そのようにサンプリング周期が極端に長いと、ＣＰＵの設定する基準波形の時間分解能が低下し、ひいては波形制御の精度が低下する。
【００１０】
本発明は、かかる従来技術の問題点に鑑みてなされたものであり、レーザパワーの波形制御におけるデータ効率、繰り返し速度および精度を改善してレーザ加工能力の向上をはかるレーザ加工方法およびレーザ加工装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明のレーザ加工方法は、複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する第１のステップと、各々の前記線分波形要素について、少なくとも、始端の値を表す初期値のデータと、傾きを表す変化率のデータと、始端から次に続く線分波形要素の始端までの時間の長さを表す線分区間時間のデータとを１ステージのパラメータデータとして生成する第２のステップと、時間軸に沿って、各ステージ毎にパラメータデータを基に所定の演算処理を行って前記線分波形要素を再生し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する第３のステップと、所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変する第４のステップとを有する。
【００１２】
本発明のレーザ加工方法においては、所望の基準波形をその設定段階で時間軸に沿ってサンプリング周期で分解するのではなく、基準波形を構成する複数本または複数ステージの線分波形要素の各々について所定の属性（初期値、傾き、線分区間時間等）を示す複数のパラメータデータを生成し、これらステージ毎のパラメータデータを情報管理する。そして、該基準波形をレーザ加工の波形制御に使用する時は、時間軸に沿って、ステージ順に、各ステージ毎にパラメータデータを基に所定の演算処理を行って線分波形要素を再生し、全ステージにわたり線分波形要素を実質的に繋ぎ合わせて基準波形を復元する。この復元された基準波形にしたがってパルス発振または連続発振のレーザ光の出力を可変することによって、所望のレーザ加工を行うことができる。
【００１３】
本発明の好適な一態様によれば、第２のステップにおいて、一定周期をΔＴとし、各々の線分波形要素について線分区間時間がＮ×ΔＴ（Ｎは正の整数）であるときは、線分区間時間を表すデータとして数値Ｎを表すデータを生成し、第３のステップにおいて、変化率から一定周期ΔＴ分の変化量を求め、初期値を始点として一定周期分の変化量を順次Ｎ回継ぎ足して、当該線分波形要素を再生する。
【００１４】
波形生成周期ΔＴは、全ての線分波形要素に亘って共通の値（固定値）に設定してもよいが、線分波形要素毎に変化率に応じて決定してもよい。その場合は、線分波形要素の変化率が大きいほどΔＴを短くし、線分波形要素の変化率が小さいほどΔＴを長くするのが好ましい。つまり、変化率が大きいときは演算処理時間を短くし、変化率が小さいときは演算処理時間を長くすることによって、波形再生の精度と演算処理効率を両立させることができる。
【００１５】
また、好適な一態様によれば、基準波形のパラメータの１つとして少なくとも所望の波高基準値を設定する第５のステップを更に有し、第２のステップおよび３のステップにおいて、変化率を波高基準値に対する割合として用いる。このように、変化率を波高基準値に対する割合として用いることにより、基準波形を電流の波形制御にもレーザ出力の波形制御にも共通使用することができる。
【００１６】
また、好適な一態様によれば、第２のステップにおいて、更に、変化率の分解能を表すフラグのデータをステージのパラメータデータの１つとして生成し、第３のステップにおいて、分解能フラグで指示された分解能で変化率を用いる。このように、線分波形要素の変化率について分解能を変えられる機能を有することによって、波形再生の精度を一層高くすることができる。
【００１７】
本発明のレーザ加工装置は、複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する基準波形設定部と、各々の前記線分波形要素について、少なくとも、始端の値を表す初期値のデータと、傾きを表す変化率のデータと、始端から次の線分波形要素の始端までの時間の長さを表す線分区間時間のデータとを１ステージのパラメータデータとして生成するステージ・パラメータデータ生成部と、時間軸に沿って、各ステージ毎にパラメータデータを基に所定の演算処理を行って前記線分波形要素を再生し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する基準波形復元部と、所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変するレーザ出力可変部とを有する。
【００１８】
本発明のレーザ加工装置において、基準波形設定部は、複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定すればよい。該基準波形は設定段階で時間軸に沿ってサンプリング周期で分解されることはない。代わりに、ステージ・パラメータデータ生成部が、基準波形を構成する複数本または複数ステージの線分波形要素の各々について所定の属性（初期値、傾き、線分区間時間等）を示す複数のパラメータデータを生成する。そして、該基準波形をレーザ加工の波形制御に使用する時は、基準波形復元部が、時間軸に沿って、ステージ順に、各ステージ毎にパラメータデータを基に所定の演算処理を行って線分波形要素を再生し、全ステージにわたり線分波形要素を実質的に繋ぎ合わせて基準波形を復元する。レーザ出力可変部は、この復元された基準波形にしたがってパルス発振または連続発振のレーザ光の出力を可変し、波形制御でレーザ加工を行う。
【００１９】
本発明の好適な一態様においては、基準波形設定部およびステージ・パラメータデータ生成部がＣＰＵ（マイクロコンピュータ）で構成され、基準波形復元部がＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）内に構築される。この場合、ＦＰＧＡ内には、基準波形に関するパラメータデータをＣＰＵより受け取って保持するパラメータデータメモリも更に構築されるのが好ましく、各々の線分波形要素を再生する度毎に当該ステージのパラメータデータをパラメータデータメモリより移して保持するバッファメモリも更に構築されてよい。
【００２０】
また、好適な一態様においては、レーザ出力可変部が、レーザ光を発振出力するための活性媒質を含む光共振器と、活性媒質を光学的に励起するための励起光源と、この励起光源に発光用の駆動電流を供給するレーザ電源と、駆動電流を測定する電流測定部と、駆動電流の測定値が基準波形に倣うように駆動回路を制御する制御部とを有する。
【００２１】
この場合、ＦＰＧＡ内に、レーザ光が発振出力されている期間中に復元中の基準波形について積分演算を行う基準波形積分回路と、レーザ光が発振出力されている期間中に駆動電流の測定値を基に駆動電流の波形について積分演算を行うモニタ波形積分回路と、レーザ光の発振出力が終了し、または中断した直後に、基準波形の積分値と駆動電流波形の積分値とを比較し、その比較誤差に基づいてレーザ光の出力に関する良否の判定を行う良否判定回路とが構築されてよい。
【００２２】
この場合、良否判定回路の良否判断基準は、ユーザ（作業者等）がディスプレイ上で許容範囲を設定してよい。たとえば、上下限値を基準波形の積分値に対してそれぞれ何パーセント許容するかを設定すればよい。
【００２３】
あるいは、ＣＰＵが、基準波形を基にその波形の積分値を演算してもよい。そして、ＦＰＧＡ内に、レーザ光が発振出力されている期間中に駆動電流の測定値を基に駆動電流の波形について積分演算を行うモニタ波形積分回路と、レーザ光の発振出力が終了し、または中断した直後に、該基準波形の積分値と駆動電流波形の積分値とを比較し、その比較誤差に基づいてレーザ光の出力に関する良否の判定を行う良否判定回路とが構築されてもよい。
【００２４】
この場合、良否判定回路の良否判断基準は、前述のようにユーザ（作業者等）が許容範囲をパーセンテージで設定してもよい。あるいは、ＣＰＵにより演算された積分値をディスプレイに表示し、これを基にユーザ（作業者等）が上下限値を直接入力してもよい。
【００２５】
また、別の好適な一態様においては、レーザ出力可変部が、レーザ光を発振出力するための活性媒質を含む光共振器と、活性媒質を光学的に励起するための励起光源と、この励起光源に発光用の駆動電流を供給するレーザ電源と、光共振器より発振出力されたレーザ光の出力を測定するレーザ出力測定部と、レーザ出力の測定値が基準波形に倣うように駆動回路を制御する制御部とを有する。
【００２６】
この場合、ＦＰＧＡ内に、レーザ光が発振出力されている期間中に復元中の基準波形について積分演算を行う基準波形積分回路と、レーザ光が発振出力されている期間中にレーザ出力の測定値を基にレーザ出力の波形について積分演算を行うモニタ波形積分回路と、レーザ光の発振出力が終了し、または中断した直後に、基準波形の積分値とレーザ出力波形の積分値とを比較し、その比較誤差に基づいてレーザ光の出力に関する良否の判定を行う良否判定回路とが構築されてよい。
【００２７】
あるいは、ＣＰＵが、基準波形を基にその波形の積分値を演算してもよい。そして、ＦＰＧＡ内に、レーザ光が発振出力されている期間中にレーザ主力の測定値を基にレーザ出力の波形について積分演算を行うモニタ波形積分回路と、レーザ光の発振出力が終了し、または中断した直後に、基準波形の積分値と駆動電流波形の積分値とを比較し、その比較誤差に基づいてレーザ光の出力に関する良否の判定を行う良否判定回路とが構築されてもよい。
【発明の効果】
【００２８】
本発明のレーザ加工方法またはレーザ加工装置によれば、上記のような構成および作用により、レーザパワーの波形制御におけるデータ効率、繰り返し速度および精度を改善して、レーザ加工能力を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付図を参照して本発明の好適な実施の形態を説明する。
【００３０】
図１に、本発明の一実施形態におけるレーザ加工装置の構成を示す。このレーザ加工装置は、ファイバレーザ溶接機として構成されており、ファイバレーザ発振器１０、レーザ電源１２、レーザ入射部１４、ファイバ伝送系１５、レーザ出射部１６、制御部１８、タッチパネル２０等を有している。
【００３１】
ファイバレーザ発振器１０は、発振用の光ファイバ（以下「発振ファイバ」と称する。）２２と、この発振ファイバ２２の一端面にポンピング用の励起光ＭＢを照射する電気光学励起部２４と、発振ファイバ２２を介して光学的に相対向する一対の光共振器ミラー２６，２８とを有している。
【００３２】
電気光学励起部２４は、励起光源としてのレーザダイオード（ＬＤ）３０および集光用の光学レンズ３２を有している。ＬＤ３０は、レーザ電源１２よりＬＤ駆動電流（またはＬＤ励起電流）ＩDを供給または注入されて発光駆動され、所定波長のＬＤ光つまり励起光ＭＢを発振出力する。光学レンズ３２は、ＬＤ３０からの励起光ＭＢを発振ファイバ２２の一端面に集光入射させる。ＬＤ３０と光学レンズ３２との間に配置される光共振器ミラー２６は、ＬＤ３０側から入射した励起光ＭＢを透過させ、発振ファイバ２２側から入射した発振光線を共振器の光軸上で全反射するように構成されている。
【００３３】
レーザ電源１２よりＬＤ３４に供給されるＬＤ駆動電流ＩDを測定するために、電流センサ２５およびＬＤ電流測定回路２７が設けられている。電流センサ２５は、たとえばホール素子からなり、無接触でＬＤ駆動電流ＩDを検出する。ＬＤ電流測定回路２７は、電流センサ２５の出力信号を入力してＬＤ駆動電流ＩDの電流測定値（たとえば電流実効値）ＭIDを演算する。ＬＤ電流測定回路２７で得られた電流測定値ＭIDは、フィードバック信号としてレーザ電源１２に与えられるとともに、モニタ信号として制御部１８に与えられる。
【００３４】
発振ファイバ２２は、図示省略するが、発光元素としてたとえば希土類元素のイオンをドープしたコアと、このコアを同軸に取り囲むクラッドとを有しており、コアを活性媒体とし、クラッドを励起光の伝播光路としている。上記のようにして発振ファイバ２２の一端面に入射した励起レーザ光ＭＢは、クラッド外周界面の全反射によって閉じ込められながら発振ファイバ２２の中を軸方向に伝搬し、その伝搬中にコアを何度も横切ることでコア中の希土類元素イオンを光励起する。こうして、コアの両端面から軸方向に所定波長の発振光線が放出され、この発振光線が光共振器ミラー２６，２８の間を何度も行き来して共振増幅され、部分反射ミラーからなる片側の光共振器ミラー２８より該所定波長を有するファイバレーザ光ＦＢが取り出される。
【００３５】
なお、光共振器において、光学レンズ３２，３４は、発振ファイバ２２の端面から放出されてきた発振光線を平行光にコリメートして光共振器ミラー２６，２８へ通し、光共振器ミラー２６，２８で反射して戻ってきた発振光線を発振ファイバ２２の端面に集光させる。また、発振ファイバ２２を通り抜けた励起用レーザ光ＭＢは、光学レンズ３４および光共振器ミラー２８を透過したのち折り返しミラー３６にて側方のレーザ吸収体３８に向けて折り返される。光共振器ミラー２８より出力されたファイバレーザ光ＦＢは、この折り返しミラー３６をまっすぐ透過し、次いでビームスプリッタ４０を通ってからレーザ入射部１４に入る。
【００３６】
ビームスプリッタ４０は、入射したファイバレーザ光ＦＢのごく一部（例えば１％）を所定方向つまりパワーモニタ用のフォトセンサ（ＰＤ）４２側へ反射し、残りの大部分（９９％）をまっすぐ透過させる。フォトセンサ（ＰＤ）４２の正面には、ビームスプリッタ４０からの反射光またはモニタ光ＲFBを集光させる集光レンズ４４が配置されている。
【００３７】
フォトセンサ（ＰＤ）４２は、ビームスプリッタ４０からのモニタ光ＲFBを光電変換して、ファイバレーザ光ＦＢのレーザ出力（パワー）を表す電気信号（レーザ出力測定信号）を出力する。レーザ出力測定回路４５は、フォトセンサ４２の出力信号を基に、アナログ信号処理によってファイバレーザ光ＦＢのレーザ出力測定値ＭFBを求める。レーザ出力測定回路４５で得られたレーザ出力測定値ＭFBは、フィードバック信号としてレーザ電源１２に与えられるとともに、モニタ信号として制御部１８に与えられる。
【００３８】
ビームスプリッタ４０をまっすぐ透過してレーザ入射部１４に入ったファイバレーザ光ＦＢは、最初にベントミラー４６で所定方向に折り返され、次いで入射ユニット４８内で集光レンズ５０により集光されてファイバ伝送系１５の伝送用光ファイバ（以下「伝送ファイバ」と称する。）５２の一端面に入射する。伝送用光ファイバ５２は、たとえばＳＩ（ステップインデックス）形ファイバからなり、入射ユニット４８内で入射したファイバレーザ光ＦＢをレーザ出射部１６の出射ユニット５４まで伝送する。出射ユニット５４は、伝送ファイバ５２の終端面より出たファイバレーザ光ＦＢを平行光にコリメートするコリメートレンズ５６と、平行光のファイバレーザ光ＦＢを所定の焦点位置に集光させる集光レンズ５８とを有している。
【００３９】
レーザ溶接加工が行われる時は、レーザ電源１２より波形制御された駆動電流ＩDがＬＤ３０に供給（注入）され、ファイバレーザ発振器１０内でＬＤ３０より駆動電流ＩDの波形に対応したＬＤ出力波形の励起光ＭＢが発振ファイバ２２に供給（注入）され、ファイバレーザ発振器１０よりＬＤ出力波形に対応したレーザ出力波形を有するファイバレーザ光ＦＢが発振出力される。この波形制御されたファイバレーザ光ＦＢが、レーザ入射部１４、ファイバ伝送系１５およびレーザ出射部１６を介して被加工物Ｗの溶接ポイントまたは溶接ラインに集光照射される。該溶接ポイントまたは溶接ラインにおいては、ファイバレーザ光ＦＢのエネルギーにより被加工材質が溶融し、パルス照射終了後に凝固してナゲットが形成される。
【００４０】
このファイバレーザ溶接装置において、ファイバレーザ発振器１０は、発振ファイバ２２が口径１０μｍ程度、長さ数メートル程度の細長いコアを活性媒体とするため、ビーム径が細くてビーム広がり角の小さなファイバレーザ光ＦＢを発振出力することができる。しかも、発振ファイバ２２の一端面に入射した励起レーザ光ＭＢが発振ファイバ２２の中で数メートルの長い光路を伝搬する間に何度もコアを横切って励起エネルギーを使い果たすので、非常に高い発振効率でファイバレーザ光ＦＢを生成することができる。また、ファイバレーザ発振器１０は、発振ファイバ２２のコアが熱レンズ効果を起こさないため、ビームモードが非常に安定している。このように、ビームモードおよびレーザ出力のいずれも安定しているので、ＣＷモードのレーザ発振を最大１００秒程度まで持続できるようになっている。
【００４１】
このファイバレーザ溶接装置は、後述するように、ファイバレーザ光ＦＢの出力（パワー）について任意かつ多様な波形制御を可能とし、しかもリピートモードでは繰り返し速度の大幅な高速化を実現し、ＣＷモードでは波形制御の精度（時間分解能）を大きく改善しており、任意の溶接加工において溶接の溶け込み具合や仕上がり具合等を一層自由に調整することが可能であり、精密溶接加工の厳しい要求仕様にも十分余裕を持って対応できる。
【００４２】
ここで、図２、図３および図４に、このファイバレーザ溶接装置において設定入力可能な基準波形の基本形態（モード）を示す。いずれのモードでも、複数本の線分波形要素を時間軸に沿って実質的に繋ぎ合わせて所望の基準波形を設定するようになっている。
【００４３】
図２に、単発発振モードにおける基準波形の一例を示す。たとえば、０．１〜５００msecの持続時間ＴAで任意のパルス波形を設定できるようになっている。図示の基準波形Ａは、３本の線分波形要素ａ1，ａ2，ａ3を繋ぎ合わせて構成されている。
【００４４】
図３に、リピートモードにおける繰り返し基準波形の一例を示す。たとえば、０．１〜５００msecの持続時間ＴAを有する基準波形Ａの繰り返しを最長９９secの期間ＴCにわたって（後述する良否判定作業を含め、最速の繰り返し周波数：５ｋＨｚ）設定できるようになっている。
【００４５】
図４に、ＣＷモードにおける基準波形の一例を示す。たとえば、０．５〜９９secの持続時間ＴBで任意の連続波形を設定できるようになっている。図示の基準波形Ｂは、７本の線分波形要素ｂ1，ｂ2，ｂ3，ｂ4，ｂ5，ｂ6，ｂ7を繋ぎ合わせて構成されている。
【００４６】
図５に、この実施形態における制御部１８の具体的な構成例を示す。図示のように、制御部１８は、ハードウェア的には、ＣＰＵ（マイクロコンピュータ）６４、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）６６、ディジタル−アナログ（Ｄ／Ａ）変換器６８，アナログ−ディジタル（Ａ／Ｄ）変換器７０，７２および接続装置７４を有している。
【００４７】
ＣＰＵ６４は、中央演算処理装置、プログラムメモリ、データメモリおよびインタフェース回路等を含んでおり、プログラムメモリに格納されている各種プログラム（ソフトウェア）にしたがって装置全体ないし各部の動作を制御する。特に、レーザパワーの波形制御に関して、ＣＰＵ６４は、タッチパネル２０の表示部２０ａおよび入力部２０ｂを介してユーザ（作業員、保守員等）の希望する基準波形を入力する。
【００４８】
この実施形態におけるＣＰＵ６４は、タッチパネル２０を通じて設定入力された基準波形を従来のようにそのままサンプリングして符号化するのではなく、時間軸上でその基準波形をその構成要素である複数本の線分波形要素に分解し、各線分波形要素毎にその特性を示すパラメータのデータを生成する。この実施形態では、各々の線分波形要素毎に、つまり各ステージについて、（１）始端の値を表す「初期値」のデータ、（２）傾きを表す「変化率」のデータ、（３）始端から次の線分波形要素の始端までの時間の長さを表す「線分区間時間」のデータ、および（４）変調機能および分解能についてユーザオプションおよびＣＰＵ設定スケールをそれぞれ示す「変調フラグ／分解能フラグ」のデータ、の４種類のパラメータデータを生成する。
【００４９】
たとえば、図２の基準波形Ａの第１線分波形要素ａ1を例にとると、図６に示すように、「初期値」は始端ｑ1の値（通常０）であり、「変化率」はΔＡ（％）／ΔＴ（μsec）であり、「線分区間時間」はＮ（個）×ΔＴ（μsec）である。ここで、ΔＴは、サンプリング周期ではなく、後述するようにＦＰＧＡ６６内で各線分波形要素を再生する際の１回分の演算出力ないし信号処理サイクルの周期である。各ステージ内でΔＴは一定であるから、「線分区間時間」のデータとして数値Ｎを表すデータを用いてよい。
【００５０】
また、「変調フラグ」は、ＦＰＧＡ６６側で当該分波形要素ａ1を再生する際に、たとえば図７に示すような一定周波数の変調波形Ｈを重畳すべきか否かを指示する。変調フラグ“０”のときは変調がかけられず、変調フラグ“１”のときに変調がかけられる。
【００５１】
「分解能フラグ」は、ＦＰＧＡ６６側が当該分波形要素ａ1を再生する際に上記「変化率」について用いるスケールを指示する。たとえば、分解能フラグ“０”は、［０．０１％−１］のスケールを指示する。ここで、［０．０１％−１］は、［０．０１％］を「１」とするスケールであることを意味する。すなわち、波高基準値に対する単位変化量ΔＡの比Ｊが百分率表示で０．０１％のときは、「変化率」ΔＳ（ΔＳ＝ΔＡ／ΔＴ）は１になる。したがって、Ｊ＝０．１０％のときはΔＳ＝１０であり、Ｊ＝１．０％のときは、ΔＳ＝１００である。これに対して、分解能フラグ“１”は、［０．００００１％−１］のスケールを指示する。すなわち、波高基準値に対する単位変化量ΔＡの比Ｊが百分率表示で０．００００１％のときは、「変化率」ΔＳは１になる。したがって、Ｊ＝０．０００１％のときはΔＳ＝１０であり、Ｊ＝０．００１％のときは、ΔＳ＝１００である。
【００５２】
たとえば、図８に示すように、線分波形要素ａ1の傾き（変化率）が普通以上であるときは［０．０１％−１］のスケールが用いられ、傾き（変化率）が相当小さいときは［０．００００１％−１］のスケールが用いられる。
【００５３】
ＣＰＵ６４は、各線分波形要素毎に生成した１ステージ分の上記４種類のパラメータデータを、たとえば図９に示すようなフォーマットで１セットにまとめて管理する。
【００５４】
さらに、ＣＰＵ６４は、たとえば図１０に示すようなフォーマットで基準波形全体の基本パラメータデータも生成する。ここで、「波高基準値」は、上記ステージ・パラメータの１つである「変化率」の分母に相当するもので、ユーザが自由に設定できる。たとえば、ＬＤ駆動電流についてユーザが「波高基準値」を２００Ａに設定したとすると、図６の例で一周期ΔＴ当たりの変化量ΔＡが１０Ａであるときは、Ｊ＝５％である。この場合、ＣＰＵ６４は、［０．０１％−１］のスケールを採用し、Ｓ＝５００の「変化率」データを生成することになる。
【００５５】
図１０において、「繰り返し周波数」および「繰り返し回数」は、リピートモード（図３）における基準波形の繰り返し周波数（ｍ／ＴC）および繰り返し回数（ｍ）であり、ユーザの設定入力した値をそのまま用いてよい。また、「モニタ期間指定」は、ＣＷモード（図４）においてモニタリングをかける様式（波形全体または一定周期毎）を指定するパラメータであり、周期を可変設定することもできるようになっている。「変調種別フラグ」は、上記ステージ・パラメータの「変調フラグ」の機能を拡張するものであり、矩形波、正弦波、鋸波など複数種類の変調波形が用意されている場合に、ユーザが選択したものを識別するためのコードを与える。
【００５６】
ＣＰＵ６４は、１つの基準波形について、たとえば図１１に示すようなフォーマットで、基準波形全体のパラメータデータ（図１０）と各線分波形要素（ステージ）毎のパラメータデータ（図９）とを結び付けて管理し、ＣＰＵ内部または外部のデータメモリに保存する。なお、図示省略するが、第ｎステージが最終ステージであることを示す終端指示データを付けるのが好ましい。この実施形態では、仮の第（ｎ＋１）ステージを定義し、その中の「線分区間時間」のデータＮを０にセットしておくことで、１つ前の第ｎステージが最終ステージであることを示すようにしている。
【００５７】
図１２に、この実施形態においてＦＰＧＡ６６内に構築される各種回路の一構成例を示す。図示のように、ＦＰＧＡ６６には、データメモリ８０、制御回路８２、基本パラメータデータ・バッファメモリ８４、ステージ・パラメータデータ・バッファメモリ８６、基準波形復元演算回路８８、基準波形出力回路９０、変調データメモリ９２、変調データバッファ９３、アドレスカウンタ９４、サイクルカウンタ９５、カウント比較回路９６、基準波形積分回路９８、電流モニタ波形バッファメモリ１００，レーザ出力モニタ波形バッファメモリ１０２、電流モニタ波形積分回路１０４、レーザ出力モニタ波形積分回路１０６、比較判定回路１０８等が作り込まれる。これらの回路８０〜１０８の動作に必要なクロックは外部のクロック回路１１０から供給される。
【００５８】
データメモリ８０には、レーザ溶接加工の開始に先立って、ＣＰＵ６４よりそのレーザ溶接加工で使用される基準波形に係る全パラメータデータ（図１１）が書き込まれる。制御回路８２は、ＣＰＵ６４から所要の制御信号および制御に関連した各種データを受け取り、ＦＰＧＡ６６内の各部を制御する。
【００５９】
基本パラメータデータ・バッファメモリ８４は、当該基準波形の復元処理を実行する際に、データメモリ８０より基準波形全体の基本パラメータデータ（図１０）を取り込んで保持する。ステージ・パラメータデータ・バッファメモリ８６は、各線分波形要素の再生処理を実行する際に、データメモリ８０より当該ステージのパラメータデータ（図９）を取り込んで保持する。
【００６０】
基準波形復元演算回路８８は、制御回路８２の制御の下で、時間軸に沿って、各ステージ毎にパラメータデータを基に所定の演算処理を行って各線分波形要素を再生し、全ステージにわたり線分波形要素を実質的に繋ぎ合わせて基準波形を復元する処理を一定周期（ΔＴ）の演算によって実行する。この演算処理のために、基本パラメータデータ・バッファメモリ８４より基準波形全体のパラメータデータ（図１０）を受け取り、ステージ・パラメータデータ・バッファメモリ８６より各ステージのパラメータデータ（図９）をステージ順に上書きで取り込み、変調データメモリ９２より変調バッファ９３を介して変調波形ｈ（図７）のデータを受け取る。
【００６１】
変調データメモリ９２には、１サイクル分の変調波形を時間軸上で等間隔にサンプリングして得られる所定数たとえば１００個の変調データが格納されている。アドレスカウンタ９４は、変調データメモリ９２より変調波形データを一定周期（ΔＴ）で１個ずつ読み出すためのＤＭＡコントローラを構成する。
【００６２】
なお、ステージ・パラメータデータの中の「線分区間時間」のデータは、演算回路８８にではなく、後述するようにカウント比較回路９６に与えられる。
【００６３】
基準波形出力回路９０は、基準波形復元演算回路８８より一定周期（ΔＴ）毎に生成される線分波形要素の再生データＣＳを取り込み、その線分波形要素の再生データＣＳをレーザ電源１２に対する制御信号として所定のタイミングで出力する。
【００６４】
サイクルカウンタ９５およびカウント比較回路９６は、基準波形復元処理における各ステージの持続時間（線分区間時間）を計時するためのタイマ回路を構成している。サイクルカウンタ９５は、各ステージの開始でリセットされ、復元処理の１周期（ΔＴ）毎に、たとえば基準波形復元演算回路８８より線分波形要素の再生データＣＳが出力される度毎に１つカウントアップし、カウント値ｉを出力する。
【００６５】
カウント比較回路９６は、サイクルカウンタ９５からのカウント値ｉをステージ・パラメータデータ・バッファメモリ８６に保持されている「線分区間時間」のデータＮと比較し、ｉがＮに達した時に、当該ステージが終了したことを知らせるステージ終了通知信号Ｋを発生する。カウント比較回路９６よりステージ終了通知信号Ｋが発せられると、これに応答して制御回路８２がデータメモリ８０より次のステージのパラメータデータをステージ・パラメータデータ・バッファメモリ８６に上書きでロードするようになっている。
【００６６】
基準波形積分回路９８は、基準波形出力回路９０より一定周期（ΔＴ）毎に出力される線分波形要素の再生データＣＳを取り込んで累積加算し、再生中の基準波形の積分値を求める。
【００６７】
電流モニタ波形バッファメモリ１００は、ＬＤ電流測定回路２７より接続回路７４およびＡ／Ｄ変換器７０（図５）を介して送られてくるＬＤ駆動電流測定値ＭIDをラッチする。電流モニタ波形積分回路１０４は、電流モニタ波形バッファメモリ１００より一定周期（ΔＴ）毎にＬＤ駆動電流測定値ＭIDを取り込んで累積加算し、ＬＤ駆動電流モニタ波形の積分値を求める。
【００６８】
レーザ出力モニタ波形バッファメモリ１０２は、レーザ出力測定回路４５より接続回路７４およびＡ／Ｄ変換器７２（図５）を介して送られてくるレーザ出力測定値ＭFBをラッチする。レーザ出力モニタ波形積分回路１０６は、レーザ出力モニタ波形バッファメモリ１０２より一定周期（ΔＴ）毎にレーザ出力測定値ＭFBを取り込んで累積加算し、レーザ出力モニタ波形の積分値を求める。
【００６９】
比較判定回路１０８は、１回のモニタ期間が終了する度毎に、基準波形積分回路９８で得られている基準波形の積分値と電流モニタ波形積分回路１０４で得られているＬＤ駆動電流モニタ波形の積分値あるいはレーザ出力モニタ波形積分回路１０６で得られているレーザ出力モニタ波形の積分値とを比較して、その差分（誤差）を求め、その誤差が所定の許容範囲内に入っているか否かの判定（良否判定）を行う。そして、不良の判定結果が出たときは、これをＣＰＵ６４に伝えるようになっている。
【００７０】
なお、不良の判定結果をＣＰＵ６４に送るときは、バッファメモリ１００，１０２に蓄積されているモニタ波形のデータもＣＰＵ６４に送れるようになっている。
【００７１】
レーザ電源１２は、図示省略するが、直流電源、ＬＤ駆動回路、コンパレータ、フィードバック信号選択回路等を有している。直流電源は、たとえばインバータ回路あるいはスイッチングレギュレータ回路からなり、一定のＬＤ駆動電圧を出力する。ＬＤ駆動回路は、ＬＤ駆動電圧からＬＤ駆動電流ＩDを生成するＶ−Ｉ変換回路からなり、ＦＰＧＡ６６の基準波形出力回路９０よりＤ／Ａ変換器６８および接続回路７４を介して送られてくるアナログの基準波形信号ＡCSに倣うようにＬＤ駆動電流ＩDを可変する。コンパレータは、ＦＰＧＡ６６からのアナログ基準波形信号ＡCSを指令信号として入力するとともに、フィードバック信号選択回路よりＬＤ駆動電流測定値ＭIDもしくはレーザ出力測定値ＭFBをフィードバック信号として入力し、両入力信号の差分を表す誤差信号を出力する。ＬＤ駆動回路は、誤差信号を零にする方向にＬＤ駆動電流ＩDを可変する。フィードバック信号選択回路は、ＣＰＵ６４の制御の下で、ＬＤ駆動電流ＩDに対してフィードバック制御をかけるときはＬＤ駆動電流測定値ＭIDを選択し、ファイバレーザ光ＦＢの出力に対してフィードバック制御をかけるときはレーザ出力測定値ＭFBを選択するようになっている。
【００７２】
図１３に、単発モードまたはリピートモードにおけるＦＰＧＡ６６内の全体的な処理手順をフローチャートで示す。このフローは、所望のレーザ溶接加工を実行する時に開始され、制御回路８２によって全体のシーケンスが制御される。なお、このフローに先立って、上述したように、このレーザ溶接加工で使用される基準波形に係る全パラメータデータ（図１１）がＣＰＵ６４よりＦＰＧＡ６６のデータメモリ８０に書き込まれる。
【００７３】
先ず、制御回路８２が、データメモリ８０から基準波形全体の基本パラメータデータ（図１０）を読み出して、基本パラメータデータ・バッファメモリ８４にロードまたはセットする（ステップＳ1）。
【００７４】
次に、制御回路８２は、データメモリ８０にアクセスし、次に読み出すべきステージ・パラメータデータの中の「線分区間時間」データＮを読み取り（ステップＳ2）、Ｎ＞０、Ｎ＝０のいずれであるか検査する（ステップＳ3）。最初のステージは常に存在するので、Ｎ＞０であり、有効であるから、そのステージのパラメータデータ（図９）をデータメモリ８０から読み出し、ステージ・パラメータデータ・バッファメモリ８６にセットする（ステップＳ4）。
【００７５】
次に、制御回路８２は、当該線分波形要素を再生するための演算処理（ステップＳ5）を基準波形復元演算回路８８に一定周期（ΔＴ）で繰り返し行わせる（ステップＳ5→Ｓ8→Ｓ9→Ｓ10→Ｓ5・・）。基準波形復元演算回路８８は、加減乗除等の演算により、「変化率」データと「分解能」フラグと変調フラグおよび変調データとから一定周期ΔＴ当たりの単位変化量ΔＡを求め、「初期値」（ｑ）を始点として一定周期ΔＴ毎に、加算演算単位変化量ΔＡを再生途上の線分波形要素の終端に継ぎ足し、更新された波形終端の値を示す線分波形要素の再生データＣＳを生成する。
【００７６】
また、制御回路８２は、基準波形復元演算回路８８で生成された線分波形要素の再生データＣＳをレーザ電源１２に向けて出力するデータ出力処理（ステップＳ6）を基準波形出力回路９０に一定周期（ΔＴ）で繰り返し行わせる（ステップＳ5→Ｓ6→Ｓ9→Ｓ10→Ｓ6・・）。さらに、これと並行して、電流モニタ波形バッファメモリ１００およびレーザ出力モニタ波形バッファメモリ１０２には、ＬＤ電流測定回路２７およびレーザ出力測定回路４５からのＬＤ駆動電流測定値ＭIDおよびレーザ出力測定値ＭFBをそれぞれラッチするモニタ波形データ入力処理（ステップＳ6）を一定周期（ΔＴ）で繰り返し行わせる（ステップＳ5→Ｓ6→Ｓ9→Ｓ10→Ｓ6・・）。
【００７７】
また、制御回路８２は、基準波形出力回路９０より出力された線分波形要素の再生データＣＳを積分する積分演算処理（ステップＳ7）を基準波形積分回路９８に一定周期（ΔＴ）で繰り返し行わせる（ステップＳ5→Ｓ7→Ｓ9→Ｓ10→Ｓ7・・）。さらに、これと並行して、電流モニタ波形積分回路１０４およびレーザ出力モニタ波形積分回路１０６には、モニタ中のＬＤ駆動電流測定値ＭIDおよびレーザ出力測定値ＭFBをそれぞれ積分するモニタ波形積分演算処理（ステップＳ7）を一定周期（ΔＴ）で繰り返し行わせる（ステップＳ5→Ｓ7→Ｓ9→Ｓ10→Ｓ7・・）。
【００７８】
このように、メモリから基準波形そのもののデータをサンプリングの周期で読み出して基準波形を復元するのではなく、ＦＰＧＡ６６内で基準波形ないし各線分波形要素の特徴または属性を示す複数のパラメータデータを基に一定周期（ΔＴ）毎の演算出力を繰り返して基準波形を復元する方式であるから、基準波形の復元処理に要するデータ量を従来のＣＰＵ方式に比して大幅（１／１０以下）に削減することができる。
【００７９】
また、上記のような基準波形復元演算回路８８による一定周期（ΔＴ）毎の波形再生演算処理（ステップＳ5）、基準波形出力回路９０による一定周期（ΔＴ）毎の再生データ出力処理ならびに電流モニタ波形バッファメモリ１００およびレーザ出力モニタ波形バッファメモリ１０２によるモニタ波形データ入力処理（ステップＳ6）、基準波形積分回路９８による一定周期（ΔＴ）毎の基準波形積分演算処理ならびに電流モニタ波形積分回路１０４およびレーザ出力モニタ波形積分回路１０６による一定周期（ΔＴ）毎のモニタ波形積分演算処理（ステップＳ7）は、ＣＰＵ動作とは異なり１回の処理にバスサイクルや多数のマシンサイクルを必要とせず、しかもパイプライン方式で行われるため、ＦＰＧＡ全体としても実質的には一定周期（ΔＴ）の速度で動作することになる。
【００８０】
このように、この実施形態においては、波形再生周期（ΔＴ）を可及的に短縮することが可能であり、たとえばΔＴ＝５μsecとすることも容易に実現できる。
【００８１】
図１３において、上記のような波形再生周期（ΔＴ）がＮ回繰り返されると、その時点でカウント比較回路９６よりカウント終了通知信号Ｋが発生され、次のステージの線分波形要素再生処理に移行する（ステップＳ9→Ｓ11→Ｓ2）。
【００８２】
なお、線分波形要素再生処理において、図１４に示すように、１ステージの線分波形要素ａiの終端が信号処理上の誤差によって次のステージの線分波形要素ａi+1の始端（初期値）ｑi+1から若干ずれることもあるが、その場合でも、時間軸上で両者は重なっているので、両ステージ間で実質的に繋ぎ合わさっているとみなすことができる。本発明においては、各ステージ毎に線分波形要素の始端が初期化されるので、波形再生処理の誤差がステージの切り替わりでリセット（補正）されるという得な一面もある。
【００８３】
また、最後の（第ｎ）ステージの線分波形要素再生処理が終了すると（ステップＳ3）、その時点で当該基準波形の復元処理が完了し、比較判定回路１０８において波形制御の良否判定処理（ステップＳ12）が行われる。この実施形態においては、この時点で、基準波形積分回路９８には当該基準波形全体の波形積分値が得られており、電流モニタ波形積分回路１０４およびレーザ出力モニタ波形積分回路１０６にはＬＤ駆動電流モニタ波形全体およびレーザ出力モニタ波形全体の波形積分値がそれぞれ得られているので、比較判定回路１０８は基準波形全体の波形積分値とモニタ波形全体の波形積分値との差分（誤差）を求めて、その誤差が所定の許容値または許容範囲内に収まっているか否かを判定するだけの演算を行えばよく、非常に短い所要時間（０．１msec以内）で良否判定結果を出すことができる。
【００８４】
この実施形態においては、リピートモードにおいて、基準波形の持続時間ＴAを最短の０．１msecに設定した場合、５ｋＨｚの繰り返し周波数を容易に実現することができる。
【００８５】
なお、比較判定回路１０８で得られた良否判定結果は常に、あるいは不良の結果が出た場合のみＣＰＵ６４に送られる。ＣＰＵ６４は、タッチパネル２０を通じて良否判定結果（特に不良の判定結果）をユーザに報告し、必要に応じてモニタ波形を表示部２０ａのディスプレイ上に表示する。
【００８６】
図１３において、ステップＳ13，Ｓ14、Ｓ15はリピートモードにおいて基準波形の再生を設定回数（ｍ回）繰り返すための処理である。
【００８７】
ＣＷモードのフローも、図示省略するが、基本的には、上述した単発モードまたはリピートモードのフローと大体同じである。ただし、ＣＷモードは、基準波形の持続時間が相当長いため、波形全部を連続してモニタすると、モニタ波形バッファメモリ１００，１０２でデータがオーバーフローしてしまう。
【００８８】
この実施形態では、波形制御のモニタ期間に関する態様（波形全体または一定周期の繰り返し）をユーザが自由に選べるようになっている。単発モードやリピートモードでは、通常、１波形の持続時間が１回の連続したモニタ期間となる。一方、ＣＷモードでは、１波形の持続時間の中でモニタリングを一定周期で繰り返し行うことも可能となっており、周期の長さもユーザが任意に選べるようになっている。モニタ期間に関してユーザの選択ないし設定した内容は、基準波形全体のパラメータデータ（図１０）の中の「モニタ期間指定」データを通じてＣＰＵ６４からＦＰＧＡ６６に伝えられる。
【００８９】
たとえば、ユーザが一定周期の繰り返しを選択し、モニタ周期を３秒に選んだ場合は、ＦＰＧＡ６６側で制御回路８２がデータメモリ８０および基準波形パラメータデータ・バッファメモリ８４を通じてそのモニタ周期の設定値（３秒）を読み取り、良否判定の各部（１００〜１０８）にモニタ周期（３秒）毎に繰り返し上記と同様のモニタリング動作を行わせる。これにより、良否判定の各部（１００〜１０８）は上記のように任意に設定した周期で動作し、比較判定回路１０８はモニタ周期（３秒）毎にモニタ波形（駆動電流波形、レーザ出力波形）についての良否判定の結果を出す。この場合は、モニタ波形バッファメモリ１００，１０２でオーバーフローを起こすことはなく、しかも単発モードやリピートモードと同等の時間分解能で波形制御の良否判定を行うことができる。
【００９０】
上記した実施形態では、ＦＰＧＡ６６内で復元した基準波形から得られた基準波形積分値とモニタ波形積分値とを比較して、レーザ波形制御の良否判定を行った。別の実施形態として、ＣＰＵ６４側で設定基準波形を基に基準波形積分値を演算し、ＦＰＧＡ６６側で該基準波形積分値とモニタ波形積分値とを比較して、レーザ波形制御の良否判定を行うことも可能である。
【００９１】
この場合は、タッチパネル２０を通じてＣＰＵ６４に所望の基準波形が入力された時点で、ＣＰＵ６４がその基準波形の積分値を演算し、表示部２０ａのディスプレイ上に基準波形と一緒に基準波形積分値を表示する。ユーザ（作業者等）は、ディスプレイ上に表示された基準波形積分値を見ながら、入力部２０ｂを通じて基準波形の波形形状や持続時間等を調整することができる。そして、ユーザの希望する基準波形が確定されたなら、ＣＰＵ６４は上述のようにパラメータデータ（図１１）を生成して内部メモリ等に保存するとともに、当該基準波形の波形積分値も一緒に保存しておく。当該基準波形をレーザ溶接加工に用いるときは、レーザ溶接加工の開始に先立ってＣＰＵ６４より全パラメータデータ（図１１）と一緒に基準波形積分値もＦＰＧＡ６６に送る。
【００９２】
ＦＰＧＡ６６内では、比較判定回路１０８にＣＰＵ６４からの基準波形積分値が直接ロードされる。比較判定回路１０８は、１波形分のレーザ溶接加工が終了した時点で、つまり当該基準波形の１回分の復元処理を終えた直後に、モニタ波形積分回路１０４，１０６からのモニタ波形積分値を該基準波形積分値と比較して、その比較誤差を基に良否判定を行う（ステップＳ12）。そして、上記と同様に良否判定の結果をＣＰＵ６４に報告する。
【００９３】
また、上記した実施形態では、ＦＰＧＡ６６内における波形生成周期ΔＴは、基準波形全体を通じて、つまり全ての線分波形要素（ａ1〜ａn）に亘って、共通の値に固定されていた。しかしながら、本発明においては、個々の線分波形要素ａ1，ａ2，・・ａn毎に独立して波形生成周期ΔＴの値を設定する方式も可能である。この場合、ＣＰＵ６４は、ステージのパラメータデータの中の「線分区間時間」のデータとして、当該線分波形要素の持続時間つまりステージ時間を直接表す時間データＴａi（μsec）をセットしてよい。
【００９４】
ＦＰＧＡ６６内には、図１５に示すように、ΔＴ決定回路１１２が設けられる。このΔＴ決定回路１１２は、ステージ・パラメータデータ・バッファメモリ８６より「変化率」データΔＳおよび「線分区間時間」データＴａiを読み取り、たとえば図１６に示すようなテーブル（メモリ）を参照して、ΔＳの値に応じた波形生成周期ΔＴの値（コード）を選定する。たとえば、ΔＳ＞０．０４のときは、波形生成周期ΔＴの値として５μsecが選ばれ、このΔＴの値（５μsec）を表すコード“0000”がΔＴ決定回路１１２より制御回路８２および基準波形復元回路８８に与えられる。また、１Ｅ−６≧ΔＳ＞１Ｅ−７のときは、波形生成周期ΔＴの値として１０μsecが選ばれ、このΔＴの値（１０μsec）を表すコード“0001”がΔＴ決定回路１１２より制御回路８２および基準波形復元回路８８に与えられる。さらに、ΔＴ決定回路１１２は、選定した波形生成周期ΔＴと「線分区間時間」Ｔａiとから、当該ステージにおける設定サイクルカウント数Ｎ（Ｎ＝Ｔａi／ΔＴ）を演算して、この設定サイクルカウント数Ｎをカウント比較回路９６に与える。
【００９５】
このように各ステージ毎に「変化率」に応じて波形生成周期ΔＴを決める方式によれば、たとえば図１７に示すように、線分波形要素の変化率が大きいほど（変化速度が高いほど）波形生成周期ΔＴが短く、線分波形要素の変化率が小さいほど（変化速度が低いほど）波形生成周期ΔＴが長くなり、波形復元の精度と効率性を両立させることができる。
【００９６】
また、基準波形復元回路８８における波形再生演算の周期あるいは基準波形出力回路９０における基準波形信号出力の周期を波形生成周期ΔＴから独立した周期に設定することも可能である。特に、波形生成周期ΔＴが長い場合には、波形再生演算の周期あるいは基準波形信号出力の周期を短い値にしておくのが好ましい。
【００９７】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００９８】
たとえば、波形制御機能において、変調のオプションを省くことや、分解能を１種類のスケールに固定することも可能であり、その場合はステージのパラメータデータにおいて「変調フラグ／分解能フラグ」のデータを省くことも可能である。
【００９９】
また、ファイバレーザ溶接装置の各部においても種々の変形が可能であり、たとえばファイバレーザ発振器１０をＹＡＧレーザ発振器等に置き換えることも可能である。本発明レーザ加工方法およびレーザ加工装置は、レーザ溶接に限るものではなく、たとえば穴あけ、切断、マーキング等の他のレーザ加工にも適用可能である。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施形態におけるレーザ加工装置（ファイバレーザ溶接装置）の構成を示すプロック図である。
【図２】単発発振モードにおける基準波形の一例を示す
【図３】リピートモードにおける繰り返し基準波形の一例を示す図である。
【図４】ＣＷモードにおける基準波形の一例を示す図である。
【図５】実施形態のレーザ加工装置における制御部の構成を示すブロック図である。
【図６】実施形態におけるステージのパラメータに含まれる初期値、変化率および線分区間時間の意義を説明するための図である。
【図７】実施形態におけるステージのパラメータに含まれる変調フラグの意義を説明するための図である。
【図８】実施形態におけるステージのパラメータに含まれる分解能フラグの意義を説明するための図である。
【図９】実施形態における１ステージのパラメータデータのフォーマット例を示す図である。
【図１０】実施形態における基本波形全体の基本パラメータデータのフォーマット例を示す図である。
【図１１】実施形態において１つの基本波形に係る全パラメータデータを一括管理するためのデータフォーマット例を示す図である
【図１２】実施形態におけるＦＰＧＡ内の回路構成を示すブロック図である。
【図１３】実施形態の単発モードまたはリピートモードにおけるＦＰＧＡ内の回路の全体の処理手順を示すフローチャート図である。
【図１４】実施形態において線分波形要素の終端がずれる場合の例を示す図である。
【図１５】別の実施形態におけるＦＰＧＡ内の回路構成を示すブロック図である。
【図１６】実施形態において各線分波形要素の変化率に応じて演算出力周期を変える場合に用いるテーブルの一例を示す図である。
【図１７】各線分波形要素の変化率に応じて演算出力周期を変える場合の波形再生の作用を示す図である。
【符号の説明】
【０１０１】
１０    ファイバレーザ発振器
１２    レーザ電源
１６    レーザ出射部
１８    制御部
２０    タッチパネル
６４    ＣＰＵ（マイクロコンピュータ）
６６    ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）
８０    データメモリ
８２    制御回路
８４    基本パラメータデータ・バッファメモリ
８６    ステージ・パラメータデータ・バッファメモリ
８８    基準波形復元演算回路
９０    基準波形出力回路
９５    サイクルカウンタ
９６    カウント比較回路
９８    基準波形積分回路
１００    電流モニタ波形バッファ・メモリ
１０２    レーザ出力モニタ波形バッファ・メモリ
１０４    電流モニタ波形積分回路
１０６    レーザ出力モニタ波形積分回路
１０８    比較判定回路
１１２    ΔＴ決定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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