(57)【要約】【課題】  ゲートフィンガーに対する寄生キャパシタを小さくして高周波特性の向上をはかることができ、且つ歩留まりの向上をはかる。【解決手段】  真性領域部１０にドレインフィンガー１２とソースフィンガー１３とを交互に配置し、隣接するドレインフィンガー１２とソースフィンガー１３との間にゲートフィンガー１１を設けた高周波用トランジスタであって、真性領域部１０の外側にゲートフィンガー１１の複数本毎に分離して設けられ、各々がゲートフィンガー１１の片側端部に接続されて、ゲートフィンガー１１を複数本ずつ接続する複数のゲート接続用半導体層２１と、複数のゲート接続用半導体層２１上に連続して形成され、各々のゲート接続用半導体２１層にそれぞれ複数のコンタクト２３で接続されたゲート接続用配線メタル層２２とを備えた。【選択図】      図１
2009016686.tif 000002
【特許請求の範囲】
【請求項１】
素子を形成するための真性領域部上に並列配置され、短冊状の配線メタル層とコンタクトで形成された複数本のソースフィンガーと、
前記真性領域部上に並列配置され、且つ前記ソースフィンガーと交互に配置され、短冊状の配線メタル層とコンタクトで形成された複数本のドレインフィンガーと、
前記ソースフィンガーと前記ドレインフィンガーとの間にそれぞれ、短冊状のゲート用半導体層を配置して形成された複数本のゲートフィンガーと、
前記真性領域部の外側に前記ゲートフィンガーの複数本毎に分離して設けられ、各々が前記ゲートフィンガーの片側端部に接続されて、前記ゲートフィンガーを複数本ずつ接続する複数のゲート接続用半導体層と、
前記ゲート接続用半導体層上に形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトを介して接続されたゲート接続用配線メタル層と、
を具備したことを特徴とする高周波用トランジスタ。
【請求項２】
前記ゲート接続用半導体層は、前記ゲート用半導体層と直交する方向に長い矩形状のパターンであり、
前記ゲート用半導体層は、前記真性領域外に一部延長して設けられ、該延長部分が前記ゲート接続用半導体層に接続されていることを特徴とする請求項１記載の高周波用トランジスタ。
【請求項３】
前記ゲートフィンガーは隣接する２本毎に前記ゲート接続用半導体層に接続されるものであり、
前記ゲートフィンガーの前記ゲート接続用半導体層との接続部の設計パターンは、前記ゲートフィンガーの一方の側面が前記ゲート接続用半導体層の一つの側面と一直線で重なり、前記ゲートフィンガーの他方の側面が前記ゲート接続用半導体層の別の一つの側面と９０度の角度で接することを特徴とする請求項２記載の高周波用トランジスタ。
【請求項４】
前記ゲートフィンガーを成すゲート用半導体層と前記ゲート接続用半導体層は、同じレイヤーであり、同一材料膜のパターニングにより形成されたものであることを特徴とする請求項１〜３の何れかに記載の高周波用トランジスタ。
【請求項５】
前記ゲート用半導体層及び前記ゲート接続用半導体層は、ポリシリコン層であることを特徴とする請求項１〜４の何れかに記載の高周波用トランジスタ。
【請求項６】
前記真性領域部内のソースフィンガー，ドレインフィンガー，及びゲートフィンガーのピッチはそれぞれ一定であることを特徴とする請求項１〜５の何れかに記載の高周波用トランジスタ。
【請求項７】
前記真性領域部の外側で前記各フィンガーの配列方向の両側には、前記ゲートフィンガーと同じ形状を有し、トランジスタのゲートの役割を果たさないダミーゲートが、前記ゲートフィンガーと同じピッチで配置されていることを特徴とする請求項１〜６の何れかに記載の高周波用トランジスタ。
【請求項８】
前記ダミーゲートは、前記真性領域部内の隣接するゲートフィンガーの複数本毎にゲート接続用半導体層を用いて束ねる部位と同様に、前記ダミーゲートの片側端がダミーゲート接続用半導体層に接続され、コンタクトを通してグラウンド電位を持つダミー配線メタル層と電気的に接続される構造を持つことを特徴とする請求項７記載の高周波用トランジスタ。
【請求項９】
前記ゲートフィンガーのゲート用半導体層のパターンの幅より、前記ゲート接続用半導体層のパターン幅の方が広いことを特徴とする請求項１〜８の何れかに記載の高周波用トランジスタ。
【請求項１０】
素子を形成するための真性領域部上に並列配置され、短冊状の配線メタル層とコンタクトで形成された複数本のソースフィンガーと、
前記真性領域部上に並列配置され、且つ前記ソースフィンガーと交互に配置され、短冊状の配線メタル層とコンタクトで形成された複数本のドレインフィンガーと、
前記ソースフィンガーと前記ドレインフィンガーとの間にそれぞれ、短冊状のゲート用半導体層を配置して形成された複数本のゲートフィンガーと、
前記真性領域部の外側に前記ゲートフィンガーの複数本毎に分離して設けられ、各々が前記ゲートフィンガーの一方の片側端部に接続されて、前記ゲートフィンガーを複数本ずつ接続する複数の第１のゲート接続用半導体層と、
前記真性領域部の外側に前記ゲートフィンガーの複数本毎に分離して設けられ、各々が前記ゲートフィンガーの他方の片側端部に接続されて、前記ゲートフィンガーを複数本ずつ接続する複数の第２のゲート接続用半導体層と、
前記複数の第１のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続された第１のゲート接続用配線メタル層と、
前記複数の第２のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続された第２のゲート接続用配線メタル層と、
を具備したことを特徴とする高周波用トランジスタ。
【請求項１１】
素子を形成するための真性領域部上に、短冊状の配線メタル層及びコンタクトで形成されたソースフィンガーとドレインフィンガーとが交互に並列配置され、ソースフィンガーとドレインフィンガーとの間に短冊状のゲート用半導体層からなるゲートフィンガーが配置された第１のセル領域と、
第１のセル領域と同様の構成であり、対応する各フィンガーが同一直線上に揃うように、第１のセル領域と一定の距離を離して形成された第２のセル領域と、
第１のセル領域と第２のセル領域との間に設けられ、前記第１のセル領域のゲートフィンガーのＮ（Ｎ≧２）本毎に分離して設けられ、各々が第１のセル領域のＮ本のゲートフィンガーの片側端部と第２のセル領域のＮ本のゲートフィンガーの片側端部に接続されて、前記ゲートフィンガーを２Ｎ本ずつ接続する複数のゲート接続用半導体層と、
前記複数のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続されたゲート接続用配線メタル層と、
を具備したことを特徴とする高周波用トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯やミリ波帯用の半導体チップに形成される、マルチフィンガータイプの高周波用トランジスタに関する。
【背景技術】
【０００２】
近年の情報通信分野における急速な需要の伸びにより、通信回線数を増やすことが急務となってきている。このため、従来あまり使用されていなかったマイクロ波・ミリ波帯を使用するシステムの実用化が急ピッチで進められている。
【０００３】
この種のシステムに用いられる高周波回路部には、電気特性が優れていること、小形であることが望まれる。高周波回路部の小形化を考える場合、可能な限り必要な回路を集積して形成することが有効である。即ち、ＭＩＣ（Microwave Integrated Circuit）化、或いはＭＭＩＣ（Monolithic Microwave Integrated Circuit）化することが有効である。
【０００４】
ＭＭＩＣ化を進めた一つの例として、マルチフィンガータイプＭＯＳＦＥＴが提案されている（例えば、特許文献１参照）。このＭＯＳＦＥＴでは、真性領域部に複数本並列に並ぶゲート用ポリシリコン層を用いたゲートフィンガーを設け、真性領域部の外に真性領域部のゲートフィンガーと垂直方向に連続するバー状のゲート接続用ポリシリコン層を設けてゲートフィンガーを一括で束ねると共に、ゲート接続用ポリシリコン層上に該層と複数のコンタクトで接続されるメタル配線層を設けている。
【０００５】
しかし、この構造では、真性領域部外のゲート接続用ポリシリコン層の面積が大きく、ＭＯＳＦＥＴの寄生シャント・キャパシタが大きくなってしまうという問題があった。さらに、ゲート用ポリシリコン層とゲート接続用ポリシリコン層との接続部において不連続部があり、この不連続部でゲート用ポリシリコン層の幅が広くなる。このため、ゲート接続用ポリシリコン層に近い領域でゲートポリシリコン層の幅が広くなり、寄生シャント・キャパシタの増大と共にゲート長の不均一化を招く問題があった。
【０００６】
また、寄生シャント・キャパシタの増大を防止するために、真性領域部の外に、各々のゲートフィンガーに対応してゲート接続用ポリシリコン層を別々に設け、１フィンガーにつき１つのコンタクトを配置し、ゲート接続用ポリシリコン層と配線メタル層を接続する構造がある。
【０００７】
しかし、この構造では、１フィンガーにつき１つのコンタクトであるため、コンタクトが接続不良の場合、このコンタクトに対応するゲートフィンガーがＭＯＳＦＥＴとして機能しなくなる。このため、製造歩留まりが低いという問題があった。
【特許文献１】特開２００２−２９９３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ゲートフィンガーに対する寄生キャパシタを小さくして高周波特性の向上をはかることができ、且つ歩留まりの向上をはかり得る高周波用トランジスタを提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明の一態様に係わる高周波用トランジスタは、素子を形成するための真性領域部上に並列配置され、短冊状の配線メタル層とコンタクトで形成された複数本のソースフィンガーと、前記真性領域部上に並列配置され、且つ前記ソースフィンガーと交互に配置され、短冊状の配線メタル層とコンタクトで形成された複数本のドレインフィンガーと、前記ソースフィンガーと前記ドレインフィンガーとの間にそれぞれ、短冊状のゲート用半導体層を配置して形成された複数本のゲートフィンガーと、前記真性領域部の外側に前記ゲートフィンガーの複数本毎に分離して設けられ、各々が前記ゲートフィンガーの片側端部に接続されて、前記ゲートフィンガーを複数本ずつ接続する複数のゲート接続用半導体層と、前記複数のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続されたゲート接続用配線メタル層と、を具備したことを特徴とする。
【００１１】
また、本発明の別の一態様に係わる高周波用トランジスタは、素子を形成するための真性領域部上に並列配置され、短冊状の配線メタル層とコンタクトで形成された複数本のソースフィンガーと、前記真性領域部上に並列配置され、且つ前記ソースフィンガーと交互に配置され、短冊状の配線メタル層とコンタクトで形成された複数本のドレインフィンガーと、前記ソースフィンガーと前記ドレインフィンガーとの間にそれぞれ、短冊状のゲート用半導体層を配置して形成された複数本のゲートフィンガーと、前記真性領域部の外側に前記ゲートフィンガーの複数本毎に分離して設けられ、各々が前記ゲートフィンガーの一方の片側端部に接続されて、前記ゲートフィンガーを複数本ずつ接続する複数の第１のゲート接続用半導体層と、前記真性領域部の外側に前記ゲートフィンガーの複数本毎に分離して設けられ、各々が前記ゲートフィンガーの他方の片側端部に接続されて、前記ゲートフィンガーを複数本ずつ接続する複数の第２のゲート接続用半導体層と、前記複数の第１のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続された第１のゲート接続用配線メタル層と、前記複数の第２のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続された第２のゲート接続用配線メタル層と、を具備したことを特徴とする。
【００１２】
また、本発明の更に別の一態様に係わる高周波用トランジスタは、素子を形成するための真性領域部上に、短冊状の配線メタル層及びコンタクトで形成されたソースフィンガーとドレインフィンガーとが交互に並列配置され、ソースフィンガーとドレインフィンガーとの間に短冊状のゲート用半導体層からなるゲートフィンガーが配置された第１のセル領域と、第１のセル領域と同様の構成であり、対応する各フィンガーが同一直線上に揃うように、第１のセル領域と一定の距離を離して形成された第２のセル領域と、第１のセル領域と第２のセル領域との間に設けられ、前記第１のセル領域のゲートフィンガーのＮ（Ｎ≧２）本毎に分離して設けられ、各々が第１のセル領域のＮ本のゲートフィンガーの片側端部と第２のセル領域のＮ本のゲートフィンガーの片側端部に接続されて、前記ゲートフィンガーを２Ｎ本ずつ接続する複数のゲート接続用半導体層と、前記複数のゲート接続用半導体層上に連続して形成され、各々のゲート接続用半導体層にそれぞれ複数のコンタクトで接続されたゲート接続用配線メタル層と、を具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ゲートフィンガーに対する寄生キャパシタを小さくして高周波特性の向上をはかることができ、且つ歩留まりの向上をはかることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わるマルチフィンガータイプ高周波ＭＯＳＦＥＴの概略構成を説明するためのもので、図１は平面図、図２は斜視図である。
【００１６】
図中１０は素子を形成するための真性領域部であり、この真性領域部１０内にそれぞれ複数本のゲートフィンガー１１，ソースフィンガー１２，及びドレインフィンガー１３が配列形成されている。なお、本実施形態の効果を得るために後述するように、ゲートフィンガー１１は少なくとも４本設ける必要がある。
【００１７】
ソースフィンガー１２とドレインフィンガー１３は１本ずつ交互に配置され、隣接するソースフィンガー１２とドレインフィンガー１３との間に１本のゲートフィンガー１１が位置する構造を持つ。ソースフィンガー１２は、短冊状の配線メタル層１２ａとコンタクト１２ｂとで構成され、同様にドレインフィンガー１３は、短冊状の配線メタル層１３ａとコンタクト１３ｂとで構成される。コンタクト形状は、円形，正方形，正多角形，楕円形，長方形等の何れでもよい。ゲートフィンガー１１は、短冊状のゲートポリシリコン層（ゲート用半導体層）で構成される。なお、真性領域部１０においては、ゲートフィンガー１１のゲートポリシリコン層上にはコンタクト及び配線メタル層は無い。
【００１８】
なお、ゲートフィンガーのゲートポリシリコンのパターン幅が０．５μｍ以下、ゲートフィンガー１１のゲートポリシリコン層のピッチが１．４μｍ以下程度が望ましい。また、ソースフィンガー１２の配線メタル層１２ａ及びドレインフィンガー１３の配線メタル１３ａの幅は０．６μｍ以下程度が望ましい。
【００１９】
真性領域部１０の外側の接続領域２０には、ゲートフィンガー１１を束ねて接続するためのゲートポリシリコン層（ゲート接続用半導体層）２１が設けられている。このゲートポリシリコン層２１は、ゲートフィンガー１１と直交する方向に長い矩形状のパターンであり、ゲートフィンガー１１の２本毎に分離して設けられている。そして、ゲートポリシリコン層２１は各々がゲートフィンガー１１の片側端部に接続されて、ゲートフィンガー１１を２本ずつ束ねるようになっている。
【００２０】
なお、ゲートフィンガー１１用のゲートポリシリコン層とゲート接続用のゲートポリ層２１は同じレイヤーであり、同一材料のパターニングにより同時に形成されるものである。また、ゲートフィンガー１１のゲートポリシリコン層は、真性領域部１０外に一部延長して設けられ、該延長部分がゲートポリシリコン層２１に接続されている。
【００２１】
複数のゲートポリシリコン層２１上を跨ぐようにゲート接続用配線メタル層２２が形成され、この配線メタル層２２はゲートポリシリコン層２１と複数のコンタクト２３により接続されている。より具体的には、１つのゲートポリシリコン層２１に対して２つのコンタクト２３により接続されている。
【００２２】
このように、隣接するゲートフィンガー１１の２本毎にゲートフィンガー短辺の片側端部を、ゲートポリ層２１を用いて束ね、束ねる部位にコンタクトを置きゲートポリシリコン層２１と配線メタル層２２とを接続する構造となっている。
【００２３】
ここで、ゲートフィンガー１１の接続領域２０への延長部分をゲート接続用のゲートポリシリコン層２１の一部と見なすと、ゲートフィンガー１１の２本を束ねたゲートポリシリコン層２１のパターンは凹型或いはＵ字型である。そして、ゲートフィンガー１１を束ねる部分の接続部近傍には、片側に９０度（２７０度）程度の角度を持つ幅方向のステップがあり、反対側にはゲートフィンガー１１の側面端と一直線で重なり幅方向のステップの無い構造、つまりＬ字型の構造を持つ。そして、真性領域部１０のゲートフィンガー１１のゲートポリシリコン層の幅より、ゲートフィンガーを束ねるためのゲートポリシリコン層２１の幅の方が広い構造となっている。
【００２４】
このように本実施形態によれば、ゲートフィンガー１１を接続するためのゲートポリシリコン層２１を２本毎に分離しているため、ゲートポリシリコン層２１の全体の面積を小さくすることができる。このため、ＭＯＳＦＥＴの寄生シャント・キャパシタ（Ｃ11）を従来構造よりも小さくすることができる。さらに、ゲートフィンガー１１の一方の側面とゲートポリシリコン層２１の一方の側面とが一直線に重なるように配置しているので、ゲートフィンガー１１の接続部近傍でゲート長が不均一になる、寄生シャント・キャパシタが増える等、高周波特性を劣化させる要因を減らすことができる。
【００２５】
ここで、ゲートフィンガー１１の接続部におけるゲート長の不均一化の抑制及び寄生シャント・キャパシタの低減をはかり得る理由について、以下に説明を加えておく。
【００２６】
従来構造では、図３（ａ）に示すように、ゲートフィンガー１１とゲートポリシリコン層２１との接続部において、ゲートフィンガー１１とゲートポリシリコン層２１とが９０度の角度を持っているため、設計パターン（図中に破線で示す）に対し、角部分にテーパが付き、接続部でゲートフィンガー１１が太くなる。このため、１本のゲートフィンガー１１に対して図３（ａ）中に破線で示す面積２Ｓ分だけが増大し、これがキャパシタ容量の増加を招くと共に、ゲート長の不均一化を招く。なお、テーパ１つにつき寄生容量（Ｃ11）の増加量は、例えば０．０２５ｆＦである。
【００２７】
これに対し本実施形態では、図３（ｂ）に示すように、ゲートフィンガー１１の一方はゲートポリシリコン層２１と段差無く接続されるため、接続部におけるゲートフィンガー１１の面積増大分はＳであり、図３（ａ）の場合の半分となる。従って、キャパシタ容量の増加を半分にすることができ、更にゲート長の不均一化の要因を小さくすることができる。即ち、本実施形態の構造では、ゲートフィンガー１１の端部にテーパが付く個数を従来構造の約半分にでき、カットオフ周波数（ｆＴ）が高い、高周波に適する特性を持つ高周波用ＭＯＳＦＥＴの実現が可能となる。
【００２８】
また、本実施形態では、ゲートフィンガー１１を２本毎に束ねるための接続部２０において、ゲートポリシリコン層２１と配線メタル層２２とを接続するコンタクト２３の個数を２個としている。コンタクトが１つの場合、コンタクト１つが接続不良の際にゲートフィンガー２本がＭＯＳＦＥＴとして動作しなくなるため、ＭＯＳＦＥＴの歩留まりが低くなってしまう。本実施形態のように、１つのゲートポリシリコン層２１に２つのコンタクトを設けることにより、製造歩留まりを高くすることができる。
【００２９】
次に、本実施形態による効果を具体的データに基づいて説明する。
【００３０】
（表１）に、ＭＯＳＦＥＴの寄生成分入力シャント容量Ｃ１１のレイアウト依存性評価結果を示す。
【表１】
2009016686.tif 000003
【００３１】
この（表１）は、従来のゲートポリを一括で束ねる構造と新規提案構造との、寄生成分である入力シャント容量（Ｃ11）の値の比較である。但し、ＭＯＳＦＥＴのトータルゲート幅（Ｗｇ）を１ｍｍで固定し、単位ゲートフィンガー当たりのゲート幅（Ｗｆ）とフィンガー本数（Ｎｆ）の比を変数とした。また、この（表１）に基づくフィンガー本数（Ｎｆ）と入力シャント容量（Ｃ11）との関係を、図４に示す。
【００３２】
従来構造と比べ本実施形態の構造は入力シャント容量（Ｃ11）が６０％程度となる。つまり、本実施形態の構造は高周波特性を劣化させる原因となる寄生成分である入力シャント容量（Ｃ11）を小さくすることが可能な構造である。
【００３３】
（表２）に、ＭＯＳＦＥＴの寄生成分入力シャント容量（Ｃ11）のトータルゲート幅依存性評価結果を示す。
【表２】
2009016686.tif 000004
【００３４】
この（表２）は、Ｗｆを５μｍ一定とし、Ｎｆを変化させることによりＷｇを変数とした場合の、従来のゲートポリを一括で束ねる構造と新規提案構造との、寄生成分である入力シャント容量（Ｃ11）の値の比較である。また、この（表２）に基づくフィンガー本数（Ｎｆ）と入力シャント容量（Ｃ11）との関係を、図５に示す。
【００３５】
（表２）より、Ｎｆが大きくＷｇが大きい程、従来構造に対する新規構造の入力シャント容量（Ｃ11）を小さくできる効果が大きくなることが判る。つまり、本実施形態の構造は高周波特性を劣化させる原因となる寄生成分である入力シャント容量（Ｃ11）を小さくすることが可能な構造である。とりわけ、パワー用高周波ＭＯＳＦＥＴ等Ｗｇが大きいトランジスタに適する構造である。
【００３６】
（表３）に、ＭＯＳＦＥＴのカットオフ周波数ｆＴのレイアウト依存性評価結果を示す。
【表３】
2009016686.tif 000005
【００３７】
この（表３）は、従来のゲートポリを一括で束ねる構造と新規提案構造との、カットオフ周波数（ｆＴ）の値の比較である。但し、ＭＯＳＦＥＴのトータルゲート幅（Ｗｇ）を１ｍｍで固定し、単位ゲートフィンガー当たりのゲート幅（Ｗｆ）とフィンガー本数（Ｎｆ）の比を変数とした。
【００３８】
（表３）より、Ｗｆが小さい場合、新規構造ＭＯＳＦＥＴは従来構造よりｆＴを上げることができることが判る。つまり、新規構造はＭＯＳＦＥＴの高周波性能を示す重要な項目であるｆＴを高くできる構造である。特に、Ｗｆが小さいＭＯＳＦＥＴのレイアウトが好ましい、ミリ波等動作周波数が高い場合に効果が大きい構造である。
【００３９】
（表４）に、ＭＯＳＦＥＴのカットオフ周波数ｆＴのトータルゲート幅依存性評価結果を示す。
【表４】
2009016686.tif 000006
【００４０】
この（表４）は、Ｗｆを１．２５μｍ一定とし、Ｎｆを変化させることによりＷｇを変数とした場合の、従来のゲートポリを一括で束ねる構造と本実施形態構造との、カットオフ周波数（ｆＴ）の値の比較である。（表４）より、Ｎｆが大きくＷｇが大きい場合、新規構造ＭＯＳＦＥＴは従来構造よりｆＴを上げることができることが判る。
【００４１】
つまり、本実施形態の構造はＭＯＳＦＥＴの高周波性能を示す重要な項目であるｆＴを高くできる構造である。特に、パワー用高周波ＭＯＳＦＥＴ等Ｗｇが大きいトランジスタに適する構造である。例えば、Ｗｇが１０ｍｍ、出力側１ｄＢ圧縮時の出力電力Ｐ１ｄＢが２０ｄＢｍのＭＯＳＦＥＴに新規構造を採用することにより、ｆＴを１．８ＧＨｚ向上することができる。
【００４２】
ＭＯＳＦＥＴの高周波性能を示す重要な項目である最大有能電力利得（ＭＡＧ）で考えると、本実施形態構造を採用することにより、ＭＡＧを０．２〜１．６ｄＢ程度向上できることに相当する。
【００４３】
このように本実施形態によれば、ＭＯＳＦＥＴの入力側寄生シャント・キャパシタ小さくすることができる。さらに、ＭＯＳＦＥＴ真性領域内のゲート長の公差を小さくすることができる。従って、カットオフ周波数が高く、最大有能電力利得が大きい、高周波特性の優れたＭＯＳＦＥＴが可能になる。
【００４４】
なお、本実施形態では、ゲート接続用半導体層２１の部分にそれぞれ２個のコンタクト２３を設けるようにしたが、図６に示すように、ゲート接続用半導体層２１の幅を更に大きくすることにより、より多く（例えば４個）のコンタクト２３を設けるようにしても良い。ゲート接続領域２０ではゲートポリシリコン層２１はゲートフィンガー１１のゲートポリシリコン層よりも基板と遠い位置にあり、ゲートポリシリコン層２１の面積の増大に伴う寄生キャパシタ容量の増加は小さい。従って、ゲートポリシリコン層２１の面積を大きくすることによるデメリットは小さく、それ以上にコンタクトの数を増やすことによるコンタクト抵抗の低減効果が大きい。
【００４５】
また、１つのゲートポリシリコン層２１で接続用ゲートフィンガー１１を接続する本数は必ずしも２本に限るものではない。ゲートフィンガー１１を３本毎に束ねるようにしても良いし、４本毎に束ねるようにしても良い。さらに、図７に示すように、ゲートフィンガー１１を束ねる本数として２本と３本が混在するようにしても良い。
【００４６】
（第２の実施形態）
図８は、本発明の第２の実施形態に係わるマルチフィンガータイプ高周波ＭＯＳＦＥＴの概略構成を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４７】
本実施形態が先に説明した第１の実施形態と異なる点は、真性領域部１０の外側にダミーゲートを配置したダミーゲート領域３０を設けたことにある。即ち、ＭＯＳＦＥＴの真性領域部１０に配置された複数本並列接続されたゲートフィンガーの両サイドに、ＭＯＳＦＥＴのゲートの役割を果たさないがゲートフィンガーと同じ形状を持つダミーゲート３１が、ダミーフィンガー１１と同じ間隔で配置されている。ここで、ダミーゲート領域３０にはそれぞれ２本のダミーゲート３１が配置されている。
【００４８】
ダミーゲート領域３０内で隣接するダミーゲート３１の２本は、ゲートフィンガー１１とは反対側の端でゲートポリシリコン層４１に接続されている。そして、ゲートポリシリコン層４１は、コンタクト４３を通してグランド電位を持つ配線用メタル層４２に接続されている。また、ダミーゲート領域３０内には、内部のパターンを真性領域部１０により近付けるために、隣接するダミーゲート３１間にダミー用のドレインフィンガー３３が設けられている。
【００４９】
このように本実施形態によれば、先の第１の実施形態の構成に加えてダミーゲート３１を設けることにより、ＭＯＳＦＥＴの真性領域部１０に配置された複数並ぶゲートフィンガー１１の特性を端のフィンガーも含め均一にすることができる。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、更なる素子特性の向上をはかることができる。
【００５０】
なお、本実施形態では、ダミーゲート３１を接続するためにゲートフィンガー１１の接続とは反対側でゲートポリシリコン層４１に接続したが、図９に示すように、ダミーゲートに対しても、ゲートフィンガー１１と同じ側でゲートポリシリコン層４１に接続するようにしても良い。また、ゲートフィンガー１１を接続する本数は、必ずしも２本に限るものではなく、３本毎、４本毎に束ねるようにしても良い。
【００５１】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係わるマルチフィンガータイプ高周波ＭＯＳＦＥＴの概略構成を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５２】
本実施形態が第１の実施形態と異なる点は、ゲートフィンガー１１を片側端だけで接続するのではなく、両側端で接続することにある。即ち本実施形態では、真性領域部１０の下側に接続領域２０を設けるだけではなく、上側にも接続領域５０を設けている。上側の接続領域５０にも下側の接続領域２０と同様に、ゲートフィンガー１１の接続のための複数のゲートポリシリコン層５１が形成され、各々のゲートポリシリコン層５１はコンタクト５３を通して配線メタル層５２に接続されている。
【００５３】
このような構成であれば、ゲートフィンガー１１の片側端だけではなく両側端を配線メタル層２２，５２に接続しているため、ＭＯＳＦＥＴのゲートに直列に挿入される不要な抵抗成分を更に減らすことができる。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、素子特性の更なる向上をはかることができる。
【００５４】
また、本実施形態においても、ゲートフィンガー１１を接続する本数は、必ずしも２本に限るものではなく、適宜変更可能である。さらに、第２の実施形態のようにダミーゲートを設けるようにしても良い。
【００５５】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係わるマルチフィンガータイプ高周波ＭＯＳＦＥＴの概略構成を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５６】
本実施形態が、第１の実施形態と異なる点は、各フィンガー１１，１２，１３を並列配置したセル領域を複数個設けたことにある。
【００５７】
図１の真性領域部１０に形成されたゲートフィンガー１１，ソースフィンガー１２，及びドレインフィンガー１３から第１のセル領域１００が構成され、このセル領域１００と一定の距離を離して該セル領域１００と同様の構成の第２のセル領域２００が設けられている。また、第１及び第２のセル領域１００，２００は、対応する各フィンガーが同一直線上に揃うように配置されている。即ち、第１及び第２のセル領域１００，２００は、同一のゲートフィンガー本数とピッチを持ち、対応するペアとなるゲートフィンガーの短辺が対向する向きに配置され、対応するペアとなるゲートフィンガーの長手方向側面は同一線上に位置する配置を持つようになっている。
【００５８】
第１のセル領域１００と第２のセル領域２００との間には、接続領域２０が配置されている。接続領域２０内には、第１の実施形態と同様に、ゲートポリシリコン層２１，配線メタル層２２及びコンタクト２３が設けられている。そして、１つのゲートポリシリコン層２１に第１のセル領域１００のゲートフィンガー１１の２本と第２のセル領域２００のゲートフィンガー１１の２本が接続される。つまり、１つのゲートポリシリコン層２１に４本のゲートフィンガー１１が接続されるようになっている。
【００５９】
ここで、ゲートフィンガー１１の接続領域２０への延長部分をゲート接続用のゲートポリシリコン層２１の一部と見なすと、ゲートフィンガー１１の４本を束ねたゲートポリシリコン層２１のパターンはＨ字型又は束ねる部位の角が丸みを持つＨ型となる。一方のセル領域に着目すると、ゲートフィンガー１１を束ねる部分の接続部近傍には、片側に９０度（２７０度）程度の角度を持つ幅方向のステップがあり、反対側にはゲートフィンガー１１の側面端と一直線で重なり幅方向のステップの無い構造、つまりＬ字型の構造を持つ。従って、第１の実施形態と同様に、ゲートフィンガー１１の端部にテーパが付く個数を従来構造の約半分にすることができる。
【００６０】
このように本実施形態によれば、複数のセル領域を配置した場合にも、ゲートフィンガーに対する寄生キャパシタを小さくして高周波特性の向上をはかることができ、且つ歩留まりの向上をはかることができる。トータルゲート幅の大きいＭＯＳＦＥＴの場合には、本実施形態のように最低２つ以上の単位セルに分割することにより、ＭＯＳＦＥＴ全体の形が極端に短辺と長辺の長さが異なってしまう、或いは、単位フィンガー当たりのゲート幅が極端に大きくなってしまうことを避けることができるため、ＭＯＳＦＥＴのゲートに直列に付く不要な抵抗成分を減らすことができる。
【００６１】
また、本実施形態においても、ゲートフィンガー１１を接続する本数は、必ずしも２本に限るものではなく、適宜変更可能である。さらに、第２の実施形態のようにダミーゲートを設けるようにしても良い。また、セル領域の個数は２つに限るものではなく、更に多くのセル領域をゲートフィンガーの長手方向に沿って配置することも可能である。
【００６２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、トランジスタにＭＯＳＦＥＴを用いた場合について述べたが、トランジスタとしてＦＥＴ（電界効果トランジスタ）、ＣＭＯＳ、ＢＪＴ（バイポーラジャンクショントランジスタ）、ＨＥＭＴ（ヘテロ接合電界効果トランジスタ）、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）、ＭＥＳＦＥＴ等の他のトランジスタを用いた場合にも応用可能である。
【００６３】
また、ゲート用半導体層やゲート接続用半導体層は必ずしもポリシリコン層に限るものではなく、ゲート絶縁膜上に形成できるものであれば良く、各種の半導体材料を用いることができる。さらに、１つの真性領域部内に配置するゲートフィンガーの本数、ソースフィンガー及びドレインフィンガーに設けるコンタクトの数等は、仕様に応じて適宜変更可能である。
【００６４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態に係わる高周波用ＭＯＳＦＥＴの概略構成を示す平面図。
【図２】第１の実施形態に係わる高周波用ＭＯＳＦＥＴの概略構成を示す斜視図。
【図３】ゲートフィンガーとゲート接続用半導体層との接続部においてゲートフィンガーの幅が広がる様子を示す平面図。
【図４】フィンガー本数（Ｎｆ）と入力シャント容量（Ｃ１１）との関係を示す図。
【図５】フィンガー本数（Ｎｆ）と入力シャント容量（Ｃ１１）との関係を示す図。
【図６】第１の実施形態に係わる高周波用ＭＯＳＦＥＴの変形例を示す平面図。
【図７】第１の実施形態に係わる高周波用ＭＯＳＦＥＴの別の変形例を示す平面図。
【図８】第２の実施形態に係わる高周波用ＭＯＳＦＥＴの概略構成を示す斜視図。
【図９】第２の実施形態に係わる高周波用ＭＯＳＦＥＴの変形例を示す斜視図。
【図１０】第３の実施形態に係わる高周波用ＭＯＳＦＥＴの概略構成を示す斜視図。
【図１１】第４の実施形態に係わる高周波用ＭＯＳＦＥＴの概略構成を示す斜視図。
【符号の説明】
【００６６】
１０…真性領域部
１１…ゲートフィンガー
１２…ソースフィンガー
１３…ドレインフィンガー
１２ａ，１３ａ…配線メタル層
１２ｂ，１３ｂ…コンタクト
２０，５０…接続領域部
２１，４１，５１…ゲートポリシリコン層（ゲート接続用半導体層）
２２，４２，５２…配線メタル層
２３，４３，５３…コンタクト
３０…ダミーゲート領域
３１…ダミーゲート
３３…ダミー用のドレインフィンガー
１００…第１のセル領域
２００…第２のセル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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