(57)【要約】【課題】フィンＦＥＴにおいて充分な放熱を行なうための技術を提供する。【解決手段】本発明の半導体装置は、Ｘ軸方向に延設された、電源レベルのＰ＋共通ソース半導体層２と、Ｘ軸方向に延設された、接地レベルのＮ＋共通ソース半導体層３とを備えている。フィン層４には、Ｐ型フィンＦＥＴ２０のソース領域２１、チャネル領域２２、ドレイン領域２３と、Ｎ型フィンＦＥＴ３０のドレイン領域２４、チャネル領域２５、ソース領域２６とが形成される。フィン層４は、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されている。【選択図】図１
2009016418.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延設された第１共通ソース半導体層と、
前記第１方向に延設された第２共通ソース半導体層と、
少なくとも１つの３次元Ｐ型ＦＥＴと１つの３次元Ｎ型ＦＥＴから構成される第１の論理ゲート回路と
少なくとも１つの３次元Ｐ型ＦＥＴと１つの３次元Ｎ型ＦＥＴから構成される第２の論理ゲート回路
とを具備し、
前記第１の論理ゲート回路及び第２の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴの半導体層のソース側は、前記第１共通ソース半導体層に連結接続され、
前記第１の論理ゲート回路及び第２の論理ゲート回路を構成する前記３次元Ｎ型ＦＥＴの半導体層のソース側は、前記第２共通ソース半導体層に連結接続され、
前記第１の論理ゲート回路を構成する３次元Ｐ型ＦＥＴと３次元Ｎ型ＦＥＴのドレイン側半導体層が互いに連結接続された箇所が少なくとも１箇所存在し、
前記第２の論理ゲート回路を構成する３次元Ｐ型ＦＥＴと３次元Ｎ型フィンＦＥＴのドレイン側半導体層が互いに連結接続された箇所が少なくとも１箇所存在する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記３次元Ｐ型ＦＥＴ及び前記３次元Ｎ型ＦＥＴは、フィンＦＥＴ又はダブルゲートＦＥＴである
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１の論理ゲート回路から前記第２の論理ゲート回路に信号が伝達される方向が、前記第１方向である
半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置であって、
前記第１の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴの各々の半導体層のチャンネル領域が前記第１方向に垂直な第２方向に並んで配置され、
前記第２の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴの各々の半導体層のチャンネル領域が前記第１方向に垂直な第２方向に並んで配置された
半導体装置。
【請求項５】
請求項１〜３のいずれかに記載の半導体装置であって、
前記第１の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴの各々の半導体層のチャンネル領域が前記第１方向に並んで配置され、ソース領域の一部が前記チャンネル領域に対して前記第１方向と垂直な第２方向に位置するように配置され、
第２の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴの各々の半導体層のチャンネル領域が前記第１方向に並んで配置され、ソース領域の一部が前記チャンネル領域に対して前記第１方向と垂直な第２方向に位置するように配置された
半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置であって、
前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴのドレイン領域は、ＰＮ接合を形成するように連結接続されている
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記３次元Ｐ型ＦＥＴと前記３次元型ＦＥＴのドレイン領域が互いに連結接続している位置に、共通のドレイン電極コンタクトが設けられた
半導体装置。
【請求項８】
請求項１〜５のいずれかに記載の半導体装置であって、
前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴのドレイン領域は、不純物がドープされていない領域を介して連結接続されている
半導体装置。
【請求項９】
請求項１〜８のいずれかに記載の半導体装置であって、
前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴの半導体層のうち、チャンネル領域を除くソース領域、ドレイン領域の一部またはすべてが金属シリサイド構造を有している
半導体装置。
【請求項１０】
請求項１〜７のいずれかに記載の半導体装置であって、
前記第１共通ソース電位 半導体層と第２共通ソース半導体層と、前記第１の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴの半導体層と前記３次元Ｎ型ＦＥＴの半導体層と、前記第２の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴの半導体層と前記３次元Ｎ型ＦＥＴの半導体層とが、全体として角環状をなすように配置されている
半導体装置。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体装置であって、
前記第１の論理ゲート回路、前記第２の論理ゲート回路は、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、クロックドインバータ回路のいずれかである
半導体装置。
【請求項１２】
請求項１〜１１のいずれかに記載の半導体装置であって、
前記第１共通ソース半導体層及び前記第２共通ソース半導体層の幅は前記３次元Ｐ型ＦＥＴの半導体層及び前記３次元Ｎ型ＦＥＴの半導体層の幅より広い
半導体装置。
【請求項１３】
請求項１〜１２のいずれかに記載の半導体装置であって、
前記第１共通ソース半導体層と前記第２共通ソース半導体層のパターン面積の和は、前記３次元Ｐ型ＦＥＴの半導体層と前記３次元Ｎ型ＦＥＴの半導体層のパターン面積の和より大きい
半導体装置。
【請求項１４】
請求項１〜１３のいずれかに記載の半導体装置であって、
前記第１共通ソース半導体層は、電源レベル配線に接続され、
前記第２共通ソース半導体層は、接地レベル配線に接続されている
半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記第１共通ソース半導体層と前記電源レベル配線は、複数のコンタクトを介して接続され、
前記第２共通ソース半導体層と前記接地レベル配線は、複数のコンタクトを介して接続されている
半導体装置。
【請求項１６】
第１方向に延設された、第１共通ソース半導体層と、
前記第１方向に延設された、第２共通ソース半導体層と、
少なくとも一組の３次元Ｐ型ＦＥＴと３次元Ｎ型ＦＥＴで各々構成される第１〜第ｋ論理ゲート回路
とを具備し、
前記ｋ個の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴのうち少なくとも一つの３次元Ｐ型ＦＥＴの半導体層のソース側は、前記第１共通ソース半導体層に連結接続され、
前記ｋ個の論理ゲート回路を構成する前記３次元Ｎ型ＦＥＴのうち少なくとも一つの３次元Ｎ型ＦＥＴの半導体層のソース側は、前記第２共通ソース半導体層に連結接続され、
前記ｋ個の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴと前記３次元Ｎ型ＦＥＴのうち少なくとも一組の３次元Ｐ型ＦＥＴと３次元Ｎ型ＦＥＴのドレイン側半導体層が互いに連結接続され、且つ、前記少なくとも一組の３次元Ｐ型ＦＥＴと３次元Ｎ型ＦＥＴのドレイン側半導体層が互いに連結接続された箇所が、少なくともｋ箇所存在する
半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記第１共通ソース半導体層と、前記第２共通ソース半導体層と、前記第１〜第ｋ論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴの半導体層と前記３次元Ｎ型ＦＥＴの半導体層が、ｋ−１個の角環をなすように形成された
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、３次元構造ＭＩＳＦＥＴ（以下、「３次元ＦＥＴ」という。）を備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴを微細化する（短チャンネル効果の抑制など）ための一つの手法に、通常のプレーナ型ＭＩＳＦＥＴに変えて、ゲート電極のチャンネル電荷制御能力を向上させる構造を有する、いわゆる３次元ＦＥＴがある。３次元ＦＥＴは、ＳＯＩ（silicon on insulator）デバイスの一種であり、フィンＭＩＳＦＥＴ（ＦｉｎＦＥＴ、フィンＦＥＴ）やダブルゲートＦＥＴ（ＤＧ−ＦＥＴ）などは、典型的な３次元ＦＥＴである。
【０００３】
例えば、Zheng Guo et al., "FinFET-Based SRAM Design", International Symposium on Low Power Electronics and Design, pp. 2-7,2005（ISLPED'05）は、３次元ＦＥＴ、具体的には、フィンＦＥＴで構成されたＳＲＡＭ（static random access memory）を開示している。ＳＲＡＭのＦＥＴとしてフィンＦＥＴを採用することにより、セルサイズが小さいＳＲＡＭを実現することができる。
【０００４】
このようなフィンＦＥＴをはじめとした３次元ＦＥＴは、論理回路に適用することも検討されているが、３次元ＦＥＴを論理回路に適用する場合の問題の一つは、動作時の発熱である。ＳＲＡＭでは動作時の発熱量が小さいため、発熱は問題になりにくい。第１に、ＳＲＡＭセルのＦＥＴのオン電流は元来小さい。加えて、同一のＳＲＡＭセルが連続的にアクセスされることは極めて稀であり、あるアクセスから次のアクセスまでに充分な放熱を行うことができる。一方、３次元ＦＥＴが論理回路に適用された場合には、３次元ＦＥＴが連続して動作し得るため、発熱が大きくなり得る。
【０００５】
フィンＦＥＴを含む３次元ＦＥＴやプレーナ型ＳＯＩデバイスは、一般に、発熱が問題になり得るため、放熱のための技術が様々に検討されている。しかしながら、従来の検討は、その多くがプレーナ型ＳＯＩデバイスに向けられたものであり、３次元ＦＥＴについては充分に検討されているとはいえない。３次元ＦＥＴは、プレーナ型ＳＯＩデバイスと構造が異なるため、３次元ＦＥＴの放熱は、プレーナ型ＳＯＩデバイスとは異なる観点からの検討が必要である。より具体的には、プレーナ型ＳＯＩデバイスは、ウェハ全面に形成された半導体層（ＳＯＩ層）を部分的に酸化して素子分離を行う一方で、３次元ＦＥＴは、絶縁膜の上に別々に半導体層を形成することにより素子分離を行う。一般に、３次元ＦＥＴは、プレーナ型ＳＯＩデバイスよりも放熱対策が重要である。
【０００６】
より具体的には、特開２００４−７２０１７号公報は、プレーナ型ＳＯＩデバイスについて、上層にある金属配線を放熱器として利用することを開示している。また、特開２００４−３６３１３６号公報は、プレーナ型ＳＯＩデバイスについて、ＥＳＤ保護素子として用いられるＭＯＳＦＥＴのゲート電極をリング状に形成し、且つ、ソース領域の外側をシールドプレート電極で分離する構造を開示している。このような構造によれば、ＳＯＩ層が連続するため、放熱効率が向上する。特開２００５−１９７４６２号公報は、放熱については言及がないものの、ゲート電極とチャネル領域（当該公報では、「ウェル」と記載）とがショートする構造を開示している。この公報に開示された構造では、Ｐ型ＦＥＴとＮ型ＦＥＴのウェルがｐｎ接合を介して接合されている。
【０００７】
フィンＦＥＴの放熱については、特開２００６−１９５７８号公報に開示されている。この公報は、フィンＦＥＴの消費電力の低減と短チャネル効果の抑制のために、ゲート電極とチャネル領域とをショートする構造を開示している。この構造によれば、ソース及びドレインで発生した熱がゲート電極を介して放熱される。
【０００８】
３次元ＦＥＴで論理回路を構成した従来技術としては、特開２００５−１１６９６９号公報に開示されたインバータ回路チェーンがある。同公報の図１にレイアウト図が示されているが、インバータ回路の各ソース（同図の１０４，１０５）は半導体層では連結されておらず（共通半導体層を有さない。）、金属配線（同図の１０６，１０７はソース電極配線）で電気的に接続されている。 通常３次元ＦＥＴで論理ゲート回路を組み合わせた機能回路を構成する場合は同公報のように各論理ゲート回路を構成するＦＥＴのソースは金属配線で接続される。従ってこのような構造において、金属配線からの放熱は半導体層からコンタクトプラグを介して行われるので、コンタクトプラグの放熱抵抗で制限される。結果として、半導体層の放熱はコンタクトプラグの放熱抵抗で制限される。
【特許文献１】特開２００４−７２０１７号公報
【特許文献２】特開２００４−３６３１３６号公報
【特許文献３】特開２００５−１９７４６２号公報
【特許文献４】特開２００６−１９５７８号公報
【特許文献５】特開２００５−１１６９６９号公報
【非特許文献１】Zheng Guo et al., "FinFET-Based SRAM Design", International Symposium on Low Power Electronics and Design, pp. 2-7,2005（ISLPED'05）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、発明者の検討によれば、特開２００６−１９５７８号公報や特開２００５−１１６９６９号に開示されているフィンＦＥＴではソース、チャネル、ドレインが形成されるフィン層が孤立して形成されているため、フィンＦＥＴが動作している時に発生した熱を逃がすことが難しい。
【００１０】
ドレインは通常、金属配線に接続されるから、放熱のためにドレインに多くのコンタクトを設け、又は、広い面積の金属配線を接続する構造を採用するという手法も考えられるかもしれない。しかしながら、このような手法は、ドレイン容量を増加させるため好ましくない。
【００１１】
したがって、本発明の課題は、特に３次元ＦＥＴにおいて充分な放熱を行なうための技術を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１３】
本発明の半導体装置は、第１方向に延設された第１共通ソース半導体層（２）と、前記第１方向に延設された第２共通ソース半導体層（３）と、少なくとも１つの３次元Ｐ型ＦＥＴ（２０、２０Ａ、２０Ｂ）と１つの３次元Ｎ型ＦＥＴ（３０、３０Ａ、３０Ｂ）から構成される第１の論理ゲート回路と、少なくとも１つの３次元Ｐ型ＦＥＴ（２０、２０Ａ、２０Ｂ）と１つの３次元Ｎ型ＦＥＴ（３０、３０Ａ、３０Ｂ）から構成される第２の論理ゲート回路とを具備する。前記第１の論理ゲート回路及び第２の論理ゲート回路を構成する前記３次元Ｐ型ＦＥＴ（２０、２０Ａ、２０Ｂ）の半導体層（４、４Ａ〜４Ｄ）のソース側は、前記第１共通ソース半導体層（２）に連結接続され、前記第１の論理ゲート回路及び第２の論理ゲート回路を構成する前記３次元Ｎ型ＦＥＴ（３０、３０Ａ、３０Ｂ）の半導体層（４）のソース側は、前記第２共通ソース半導体層（３）に連結接続されている。前記第１の論理ゲート回路を構成する３次元Ｐ型ＦＥＴ（２０、２０Ａ、２０Ｂ）と３次元Ｎ型ＦＥＴ（３０、３０Ａ、３０Ｂ）のドレイン側半導体層が互いに連結接続された箇所が少なくとも１箇所存在し、更に、前記第２の論理ゲート回路を構成する３次元Ｐ型ＦＥＴと３次元Ｎ型フィンＦＥＴのドレイン側半導体層が互いに連結接続された箇所が少なくとも１箇所存在する。
【００１４】
本発明の半導体装置では、半導体層（４、４Ａ〜４Ｄ）が、前記第１及び第２共通ソース半導体層（２）（３）を接続するように形成されているため、半導体層（４、４Ａ〜４Ｄ）で発生した熱を、第１及び第２共通ソース半導体層（２）（３）を介して放熱可能である。従って、本発明の半導体装置は、熱を効率よく放熱することができる。
【発明の効果】
【００１５】
本発明によれば、３次元ＦＥＴで発生した熱を効率よく放熱することができる。
【発明を実施するための最良の形態】
【００１６】
以下では、本発明の実施形態について、添付図面を参照しながら詳細に説明する。添付図面において、同一又は類似の構成要素は、同一又は類似の参照番号で参照されることに留意されたい。
【００１７】
（第１の実施形態）
以下、３次元ＦＥＴの代表的なＦＥＴである、フィンＦＥＴを実施例として説明する。図１は、本発明の第１の実施形態の半導体装置１のレイアウトを示す平面図である。図１の半導体装置１は、直列に接続された３段のインバータ回路１０で構成されている。各インバータ回路１０は、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０とで構成されている。図１の半導体装置１では、インバータ回路１０がＸ軸方向に並んで配置されており、信号は、＋Ｘ方向に伝達される。以下では、半導体装置１の構造を詳細に説明する。
【００１８】
半導体装置１は、いずれもＸ軸方向に延設された、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを備えている。Ｐ＋共通ソース半導体層２は、Ｐ型不純物が高濃度にドープされた半導体層であり、電源レベル配線（図示されない）に接続される。ここで、電源レベル配線とは、電源レベルＶＤＤを有する金属配線である。一方、Ｎ＋共通ソース半導体層３は、Ｎ型不純物が高濃度にドープされた半導体層であり、接地レベル配線（図示されない）に接続される。接地レベル配線とは、接地レベルＶＳＳを有する金属配線である。
【００１９】
Ｐ＋共通ソース半導体層２及びＮ＋共通ソース半導体層３に、フィン層４が接続されている。ここでフィン層４とは、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０のソース、チャネル、及びドレインが形成される半導体層のことである。図２に示されているように、Ｐ＋共通ソース半導体層２、Ｎ＋共通ソース半導体層３、及びフィン層４は、基板５の上に形成された絶縁膜６の上に形成されている。図２では、Ｐ＋共通ソース半導体層２、Ｎ＋共通ソース半導体層３、及びフィン層４が区別して図示されているが、実際には、Ｐ＋共通ソース半導体層２とフィン層４との間、及びＮ＋共通ソース半導体層３とフィン層４との間に、物理的に明確な境界があるわけではない。
【００２０】
フィン層４には、Ｐ型フィンＦＥＴ２０のソース領域２１、チャネル領域２２、ドレイン領域２３が形成され、更に、Ｎ型フィンＦＥＴ３０のドレイン領域２４、チャネル領域２５、ソース領域２６が形成される。ソース領域２１及びドレイン領域２３は、Ｐ型不純物が高濃度にドープされた半導体領域であり、チャネル領域２２は、Ｎ型不純物が低濃度にドープされた半導体領域である。一方、ドレイン領域２４及びソース領域２６は、Ｎ型不純物が高濃度にドープされた半導体領域であり、チャネル領域２５は、Ｐ型不純物が低濃度にドープされた半導体領域である。Ｐ型フィンＦＥＴ２０のソース領域２１は、Ｐ＋共通ソース半導体層２に接合され、Ｎ型フィンＦＥＴ３０のソース領域２６は、Ｎ＋共通ソース半導体層３に接合されている。Ｐ型フィンＦＥＴ２０のソース領域２１、チャネル領域２２、ドレイン領域２３、及びＮ型フィンＦＥＴ３０のドレイン領域２４、チャネル領域２５、及びソース領域２６は、（Ｘ軸方向に垂直な）Ｙ軸方向に並んで配置されている。
【００２１】
図２に示された構造において、Ｐ型フィンＦＥＴ２０のドレイン領域２３とＮ型フィンＦＥＴ３０のドレイン領域２４とが、電気的のみならず物理的にも接合（連結接続）されていることに留意されたい。本実施形態では、Ｐ型フィンＦＥＴ２０が形成されるフィン層とＮ型フィンＦＥＴ３０が形成されるフィン層とが、物理的に一体化されている。後述されるように、このような構造は、放熱を向上させるために有効である。
【００２２】
図３に示されているように、フィン層４の側面及び上面を覆うようにゲート絶縁膜７が形成されており、そのゲート絶縁膜７の上にゲート電極８が形成されている。ゲート電極８は、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０のチャネル領域２２、２５を被覆するように形成されている。図２に示されているように、ゲート電極８の側面には、サイドウォール９が形成されている。
【００２３】
図１に示されているように、半導体装置１には、更に、フィン層４に接続するコンタクト１１と、ゲート電極８に接続するコンタクト１２と、コンタクト１１、１２を接続する金属配線１３が形成されている。図２に示されているように、コンタクト１１は、Ｐ型フィンＦＥＴ２０のドレイン領域２３とＮ型フィンＦＥＴ３０のドレイン領域２４の両方に接続するように形成されている。金属配線１３は、隣接するインバータ回路１０の間で信号を伝達するために使用される。
【００２４】
本実施形態の半導体装置１の一つの特徴は、フィン層４が、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されている点である。図１の半導体装置１では、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０のドレイン領域が、電気的にも物理的にも接合している。このような構成によれば、フィン層４で発生した熱が、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３を介して放熱可能であるため、放熱効果が大きい。また、Ｐ＋共通ソース半導体層２とＮ＋共通フィン層３は、レイアウト面積に影響しない範囲で、その幅を大きくすることで（即ち、より広い表面積を持つことで）、高い放熱効果を得ることができる。放熱をよくするためには、Ｐ＋共通ソース半導体層２及びＮ＋共通ソース半導体層３の幅は、フィン層４の幅より広いことが望ましく、Ｐ＋共通ソース半導体層２及びＮ＋共通ソース半導体層３のパターン面積の和は、フィン層４のパターン面積の和より大きいことが望ましい。
【００２５】
本実施形態では、各々のインバータ回路１０を構成するフィンＦＥＴが形成されるフィン層４がＰ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とに接合され、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とフィン層４とにより、角環が形成されていることに留意されたい。図１の半導体装置では、３個のインバータ回路１０が直列に接続され、これにより、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とフィン層４とで２個の角環が形成されている。一般に、ｋ個のインバータ回路１０では、ｋ−１個の角環が形成される。Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とフィン層４とは、なるべく多くの角環をなすように形成されることが放熱のためには好ましい。ｋが大きい場合には、ｋ／２個程度の角環が形成されるように、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とフィン層４とがレイアウトされても良い。
【００２６】
本実施形態の半導体装置１の構造では、放熱のために、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０のドレイン容量の増大が必要ないことに留意されたい。上述のように、ドレインに多くのコンタクトを設け、又は、広い面積の金属配線を接続する構造は、ドレインからの放熱特性を向上させるためには有効であるが、ドレイン容量が増大する。一方、本実施形態の半導体装置１の構造では、ドレイン容量は増大しない。
【００２７】
加えて、本実施形態の半導体装置１の構成によれば、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０のドレイン領域が直接接合（連結接続）されているため、レイアウト面積を低減させることができる。
【００２８】
図１の半導体装置１の構成は、各インバータ回路１０のＸ軸方向の幅を小さくできる点でも好適である。図１の構成では、Ｐ型フィンＦＥＴ２０のソース領域２１、チャネル領域２２、ドレイン領域２３、及びＮ型フィンＦＥＴ３０のドレイン領域２４、チャネル領域２５、及びソース領域２６が、Ｙ軸方向に一直線状に並んで配置されている。このような配置は、各インバータ回路１０のＸ軸方向の幅の縮小を可能にする。
【００２９】
図２に示された構造では、Ｐ型フィンＦＥＴ２０のドレイン領域２３とＮ型フィンＦＥＴ３０のドレイン領域２４とが互いに接合されているが、このような構成は、不純物の相互拡散が問題になり得る。相互拡散は、Ｐ型フィンＦＥＴ２０及びＮ型フィンＦＥＴ３０の特性に好ましくない影響を与え得る。
【００３０】
このような問題を回避する一つの手法は、Ｐ型フィンＦＥＴ２０のチャネル領域２２をＮ型フィンＦＥＴ３０のドレイン領域２４から充分な距離だけ離し、Ｎ型フィンＦＥＴ３０のチャネル領域２５をＰ型フィンＦＥＴ２０のドレイン領域２３から充分な距離だけ離すことである。必要であれば、図４に示されているように、ドレイン領域２３、２４の間に、イオン注入による不純物がドープされていない領域２７が設けられてもよい。この場合、ドレイン領域２３、２４にそれぞれに接続するコンタクト１１ａ、１１ｂが形成され、金属配線１３は、コンタクト１１ａ、１１ｂの両方に接続するように形成される。
【００３１】
また、図示していないが、Ｐ＋共通ソース半導体層２、Ｎ＋共通ソース半導体層３、並びにフィン層４のチャンネル領域を除くソース領域及びドレイン領域について金属シリサイド構造を採用してもよい。即ち、Ｐ＋共通ソース半導体層２、Ｎ＋共通ソース半導体層３、並びにフィン層４のソース領域及びドレイン領域の表面の一部または全部をシリサイド化しても良い。シリサイド化することによってより放熱効果が得られる。
【００３２】
また、Ｐ＋共通ソース半導体層２は、複数のコンタクトを介して電源レベル配線に接続され、Ｎ＋共通ソース半導体層３は、複数のコンタクトを介して接地レベル配線に接続されることが好ましい。Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とが、多くのコンタクトを介して金属配線に接続することは、放熱効果を高めるために有効である。
【００３３】
本実施形態の半導体装置１の特徴をより明確にするために、非特許文献１のＳＲＡＭセル部のフィンＦＥＴの構成を図１５に模式的に示して違いを説明する。図１５に示すごとく、隣接セルと合わせて見ると、フィン層は二つのインバータ回路で連続し、かつＰ型フィンＦＥＴ（Load）とＮ型フィンＦＥＴ（NPD）のドレインフィン同士が連結接続されているように見える。一方、両フィンＦＥＴのソース領域フィン層はともに隣接セルとで共有されているが延在していない。本発明のような延在した共通ソース電位フィン層がなく放熱効果が得られない。もともとＳＲＡＭセルは発熱が少なく、非特許文献１のこのような配置は放熱を考えてなされたものではなく、縮小化のためにフィン層共有箇所を設けたものである。本実施形態の半導体装置１の特徴は、幅の広い、言い換えれば面積の大きい共通ソース電位フィン層を有し、そしてＰ型フィンＦＥＴとＮ型フィンＦＥＴのドレインのフィン層が連結接続され、フィン層が連続していることである。このためより放熱効果が得られる。
【００３４】
（第２の実施形態）
図５は、本発明の第２の実施形態の半導体装置１Ａの構成を示す平面図である。第２の実施形態の半導体装置１Ａは、第１の実施形態の半導体装置１と同様に、直列に接続された３段のインバータ回路１０Ａを備えている。ただし、第２の実施形態の半導体装置１Ａでは、フィン層及びゲート電極の形状が、第１の実施形態の半導体装置１と異なっている。第１の実施形態では、フィン層４がＹ軸方向に一直線上に形成されるのに対し、第２の実施形態では、屈曲した形状のフィン層４Ａが形成される。
【００３５】
図６は、フィン層４Ａの構成を示す平面図である。第２の実施形態では、Ｐ型フィンＦＥＴ２０のソース領域２１の一部、チャネル領域２２、ドレイン領域２３の一部が、Ｘ軸方向に並んで配置され、且つ、Ｎ型フィンＦＥＴ３０のドレイン領域２４の一部、チャネル領域２５、ソース領域２６の一部が、Ｘ軸方向に並んで配置されている、加えて、Ｐ型フィンＦＥＴ２０のチャネル領域２２とＮ型フィンＦＥＴ３０のチャネル領域２５とがＹ軸方向に並んで配置されている。図５に示されているように、ゲート電極８Ａは、Ｐ型フィンＦＥＴ２０のチャネル領域２２とＮ型フィンＦＥＴ３０のチャネル領域２５とを被覆するように形成されている。
【００３６】
第２の実施形態の構造でも、第１の実施形態と同様に、フィン層４Ａが、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されている。従って、フィン層４Ａで発生した熱が、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３を介して放熱可能であり、放熱効果が大きい。加えて、第２の実施形態の構造は、各インバータ回路１０ＡのＹ軸方向の幅を小さくできる点でも好適である。チップ全体のレイアウトによって、好適な論理ゲート回路のサイズは異なるが、第１の実施形態、第２の実施形態の構造を使い分けることにより、論理回路の集積度を向上させることが出来る。
【００３７】
（第３の実施形態）
図７は、第３の実施形態の半導体装置１Ｂの構成を示す平面図である。第３の実施形態の半導体装置１Ｂは、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂ、及びＮ型フィンＦＥＴ３０Ａ、３０Ｂを備えたＮＡＮＤ回路として機能する。
【００３８】
より具体的には、半導体装置１Ｂは、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されたフィン層４Ｂを備えている。フィン層４Ｂは、枝分かれした形状を有している。具体的には、フィン層４Ｂは、Ｐ型フィンＦＥＴ２０Ａが形成される部分と、Ｐ型フィンＦＥＴ２０Ｂが形成される部分と、Ｎ型フィンＦＥＴ３０Ａ、３０Ｂが直列に並んで形成される部分とを備えて構成されている。Ｐ型フィンＦＥＴ２０Ａ、２０Ｂが形成される部分は、それぞれの一端がＰ＋共通ソース半導体層２に接合され、他端がＮ型フィンＦＥＴ３０Ａ、３０Ｂが形成される部分の一端に接合されている。Ｎ型フィンＦＥＴ３０Ａ、３０Ｂが形成される部分の他端は、Ｎ＋共通ソース半導体層３に接合されている。
【００３９】
図８Ａは、フィン層４Ｂの構成を詳細に示す平面図である。フィン層４Ｂには、下記の領域が形成される：
（１）Ｐ型フィンＦＥＴ２０Ａのソース領域３１、チャネル領域３２
（２）Ｐ型フィンＦＥＴ２０Ｂのソース領域３３、チャネル領域３４
（３）Ｐ型フィンＦＥＴ２０Ａ、２０Ｂの共通ドレインとして機能する共通ドレイン領域３５
【００４０】
Ｐ型フィンＦＥＴ２０Ａのソース領域３１及びチャネル領域３２は、共通ドレイン領域３５とＰ＋共通ソース半導体層２の間に及びＹ軸方向に並んで形成されており、同様に、Ｐ型フィンＦＥＴ２０Ｂのソース領域３３、チャネル領域３４は、共通ドレイン領域３５とＰ＋共通ソース半導体層２の間に、Ｙ軸方向に並んで形成されている。図７に示されているように、Ｐ型フィンＦＥＴ２０Ａのチャネル領域３２は、ゲート電極１４Ａで被覆されており、Ｐ型フィンＦＥＴ２０Ｂのチャネル領域３４は、ゲート電極１４Ｂで被覆されている。
【００４１】
フィン層４Ｂには、更に、下記の領域が形成される：
（４）Ｎ型フィンＦＥＴ３０Ａのドレイン領域３６、チャネル領域３７
（５）Ｎ型フィンＦＥＴ３０Ａのドレインとして機能し、且つ、Ｎ型フィンＦＥＴ３０Ｂのソースとして機能するソース／ドレイン領域３８
（６）Ｎ型フィンＦＥＴ３０Ｂのチャネル領域３９、ソース領域４０
【００４２】
Ｎ型フィンＦＥＴ３０Ａ、３０Ｂを構成するドレイン領域３６、チャネル領域３７、ソース／ドレイン領域３８、チャネル領域３９、及びソース領域４０は、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂの共通ドレイン領域３５とＮ＋共通ソース半導体層３との間に、Ｙ軸方向に並んで形成されている。Ｎ型フィンＦＥＴ３０Ａのドレイン領域３６は、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂの共通ドレイン領域３５に接合するように形成されている。図７に示されているように、Ｎ型フィンＦＥＴ３０Ａのチャネル領域３７は、ゲート電極１５Ａで被覆されており、Ｎ型フィンＦＥＴ３０Ｂのチャネル領域３９は、ゲート電極１５Ｂで被覆されている。
【００４３】
図７に示されているように、Ｐ型フィンＦＥＴ２０Ａのゲート電極１４Ａ、Ｎ型フィンＦＥＴ３０Ａのゲート電極１５Ａには、それぞれ、コンタクト１６Ａ、１７Ａが形成されている。ＮＡＮＤ回路の第１入力として使用される第１入力配線１８Ａは、コンタクト１６Ａ、１７Ａを介して、ゲート電極１４Ａ、１５Ａに接続されている。
【００４４】
同様に、Ｐ型フィンＦＥＴ２０Ｂのゲート電極１４Ｂ、Ｎ型フィンＦＥＴ３０Ｂのゲート電極１５Ｂには、それぞれ、コンタクト１６Ｂ、１７Ｂが形成されている。ＮＡＮＤ回路の第２入力として使用される第２入力配線１８Ｂは、コンタクト１６Ｂ、１７Ｂを介して、ゲート電極１４Ｂ、１５Ｂに接続されている。
【００４５】
図８Ａに示されているように、コンタクト１９が、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂの共通ドレイン領域３５と、Ｎ型フィンＦＥＴ３０Ａのドレイン領域３６の両方に接合されるように形成されている。コンタクト１９は、ＮＡＮＤ回路の出力として機能する出力配線１８Ｃに接続されている。本実施形態では、出力配線１８Ｃは、第１配線層（最も下方に位置する金属配線層）に形成され、第１入力配線１８Ａと第２入力配線１８Ｂは、第２配線層（下から２番目に位置する金属配線層）に形成されている。
【００４６】
第３の実施形態の半導体装置１Ｂも、第１及び第２の実施形態と同様に、高い放熱能力を発現する。第３の実施形態の構造でも、フィン層４Ｂが、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されているため、フィン層４Ｂで発生した熱がＰ＋共通ソース半導体層２とＮ＋共通ソース半導体層３を介して放熱可能である。従って、大きな放熱効果が得られる。
【００４７】
なお、本実施形態において、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂのドレインと、Ｎ型フィンＦＥＴ３０Ａのドレインとの接続部の構成は様々に変更可能である。例えば、図８Ｂに示されているように、Ｐ型フィンＦＥＴ２０Ａのドレイン領域３５ＡとＰ型フィンＦＥＴ２０Ｂのドレイン領域３５Ｂが別々に形成され、ドレイン領域３５Ａ、３５Ｂが、Ｎ型フィンＦＥＴ３０Ａのドレイン領域３６に接合される構成も可能である。図８Ｂの構成の例では、ドレイン領域３５Ａ、３５Ｂにそれぞれコンタクト１９Ａ、１９Ｃが形成され、ドレイン領域３６にコンタクト１９Ｂが形成され、これらのコンタクト１９Ａ〜１９Ｃが、出力配線１８Ｃに共通に接続される。図８Ａ、図８Ｂのいずれの構成でも、Ｎ型フィンＦＥＴ３０Ａのドレイン領域３６とＰ＋共通ソース半導体層２の間にＰ型フィンＦＥＴ２０Ａ、２０Ｂが形成されており、図８Ａ、図８Ｂのいずれの構成も電気的には等価である。
【００４８】
第３の実施形態の半導体装置１Ｂと類似の構造により、ＮＯＲ回路を実現することも可能である。この場合、具体的には、フィン層４Ｂは、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂが直列に並んで形成される部分と、Ｎ型フィンＦＥＴ３０Ａが形成される部分と、Ｎ型フィンＦＥＴ３０Ｂが形成される部分とを備えて構成される。Ｐ型フィンＦＥＴ２０Ａ、２０Ｂが直列に並んで形成される部分の一端がＰ＋共通ソース半導体層２に接合され、他端がＮ型フィンＦＥＴ３０Ａ、３０Ｂが形成される部分の一端にそれぞれに接合される。Ｎ型フィンＦＥＴ３０Ａ、３０Ｂが形成される部分の他端は、Ｎ＋共通ソース半導体層３に接合される。
【００４９】
（第４の実施形態）
図９は、第４の実施形態の半導体装置１Ｃの構成を示す平面図である。第４の実施形態の半導体装置１Ｃは、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂ、及びＮ型フィンＦＥＴ３０Ａ、３０Ｂを備えたクロックドインバータ回路として機能する。
【００５０】
より具体的には、半導体装置１Ｃは、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されたフィン層４Ｃを備えている。本実施形態では、フィン層４Ｃは、Ｙ軸方向に一直線上に延伸するように設けられている。詳細には、図１０に示されているように、フィン層４Ｃには、下記の領域が形成される：
（１）Ｐ型フィンＦＥＴ２０Ｂのソース領域４１及びチャネル領域４２
（２）Ｐ型フィンＦＥＴ２０Ｂのドレイン及びＰ型フィンＦＥＴ２０Ａのソースとして機能するソース／ドレイン領域４３
（３）Ｐ型フィンＦＥＴ２０Ａのチャネル領域４４及びドレイン領域４５
（４）Ｎ型フィンＦＥＴ３０Ａのドレイン領域４６及びチャネル領域４７
（５）Ｎ型フィンＦＥＴ３０Ａのソール及びＮ型フィンＦＥＴ３０Ｂのドレインとして機能するソース／ドレイン領域４８
（６）Ｎ型フィンＦＥＴ３０Ｂのチャネル領域４９及びソース領域５０
【００５１】
本実施形態では、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂ、及びＮ型フィンＦＥＴ３０Ａ、３０Ｂを構成するソース領域４１、チャネル領域４２、ソース／ドレイン領域４３、チャネル領域４４、ドレイン領域４５、ドレイン領域４６、チャネル領域４７、ソース／ドレイン領域４８、チャネル領域４９及びソース領域５０は、Ｙ軸方向に並んで配置されている。
【００５２】
図９を再度に参照して、Ｐ型フィンＦＥＴ２０Ａのゲート電極１４Ａは、フィン層４Ｃに形成されたチャネル領域４４を被覆するように形成され、Ｐ型フィンＦＥＴ２０Ｂのゲート電極１４Ｂは、チャネル領域４２を被覆するように形成されている。同様に、Ｎ型フィンＦＥＴ３０Ａのゲート電極１５Ａは、フィン層４Ｃに形成されたチャネル領域４４を被覆するように形成され、Ｎ型フィンＦＥＴ３０Ｂのゲート電極１５Ｂは、チャネル領域４９を被覆するように形成されている。
【００５３】
Ｐ型フィンＦＥＴ２０Ａのゲート電極１４Ａ及びＮ型フィンＦＥＴ３０Ａのゲート電極１５Ａには、それぞれ、コンタクト１６Ａ、１７Ａが形成されている。クロックドインバータ回路のデータ入力として使用される第１入力配線１８Ａは、それぞれコンタクト１６Ａ、１７Ａを介して、ゲート電極１４Ａ、１５Ａに接続されている。
【００５４】
同様に、Ｐ型フィンＦＥＴ２０Ｂのゲート電極１４Ｂ及びＮ型フィンＦＥＴ３０Ｂのゲート電極１５Ｂには、それぞれ、コンタクト１６Ｂ、１７Ｂが形成されている。クロックドインバータ回路のイネーブル入力として使用される第２入力配線１８Ｂは、コンタクト１６Ｂ、１７Ｂを介してゲート電極１４Ｂ、１５Ｂに接続されている。
【００５５】
図１０に示されているように、コンタクト１９が、Ｐ型フィンＦＥＴ２０Ａのドレイン領域４５と、Ｎ型フィンＦＥＴ３０Ａのドレイン領域４６の両方に接合されるように形成されている。コンタクト１９は、クロックドインバータ回路の出力として機能する出力配線１８Ｃに接続されている。本実施形態では、出力配線１８Ｃは、第１配線層（最も下方に位置する金属配線層）に形成され、第１入力配線１８Ａと第２入力配線１８Ｂは、第２配線層（下から２番目に位置する金属配線層）に形成されている。
【００５６】
このような構造の半導体装置１Ｃは、第２入力配線１８Ｂが接地レベルＶＳＳになると、第１入力配線１８Ａを入力とし、出力配線１８Ｃを出力とするインバータとして機能する。一方、第２入力配線１８Ｂが電源レベルＶＤＤになると、出力配線１８Ｃがハイインピーダンス状態になる。
【００５７】
第４の実施形態の半導体装置１Ｃも、第１〜第３の実施形態と同様に、高い放熱能力を発現する。第４の実施形態の構造でも、フィン層４Ｃが、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されているため、フィン層４Ｃで発生した熱がＰ＋共通ソース半導体層２とＮ＋共通ソース半導体層３を介して放熱可能であり、放熱効果が大きい。
【００５８】
加えて、フィン層４ＣがＹ軸方向に一直線上に延伸するように設けられた図９の構成は、クロックドインバータ回路のＸ軸方向の幅の縮小に好適である。
【００５９】
（第５の実施形態）
図１１は、第５の実施形態の半導体装置１Ｄの構成を示す平面図である。第５の実施形態の半導体装置１Ｄは、第４の実施形態と同様に、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂ、及びＮ型フィンＦＥＴ３０Ａ、３０Ｂを備えたクロックドインバータ回路として機能する。ただし、第５の実施形態の半導体装置１Ｄは、クロックドインバータ回路のＹ軸方向の幅の縮小のために、第２の実施形態と同様に、フィン層４Ｄが屈曲した形状に形成されている。
【００６０】
図１２を参照しながらより具体的に説明すると、フィン層４Ｄには、第４の実施形態の半導体装置１Ｃと同様に、下記の領域：
（１）Ｐ型フィンＦＥＴ２０Ｂのソース領域４１及びチャネル領域４２
（２）Ｐ型フィンＦＥＴ２０Ｂのドレイン及びＰ型フィンＦＥＴ２０Ａのソースとして機能するソース／ドレイン領域４３
（３）Ｐ型フィンＦＥＴ２０Ａのチャネル領域４４及びドレイン領域４５
（４）Ｎ型フィンＦＥＴ３０Ａのドレイン領域４６及びチャネル領域４７
（５）Ｎ型フィンＦＥＴ３０Ａのソール及びＮ型フィンＦＥＴ３０Ｂのドレインとして機能するソース／ドレイン領域４８
（６）Ｎ型フィンＦＥＴ３０Ｂのチャネル領域４９及びソース領域５０
が形成されるが、これらの領域の配置は異なっている。
【００６１】
第５の半導体装置１Ｄでは、クロックドインバータ回路のＹ軸方向の幅の縮小のために
（ａ）Ｐ型フィンＦＥＴ２０Ｂのソース領域４１、チャネル領域４２、及びソース／ドレイン領域４３がＸ軸方向に並んで配置され、
（ｂ）Ｐ型フィンＦＥＴ２０Ａのソース／ドレイン領域４３、チャネル領域４４、及びドレイン領域４５がＸ軸方向に並んで配置され、
（ｃ）Ｎ型フィンＦＥＴ３０Ａのドレイン領域４６、チャネル領域４７、及びソース／ドレイン領域４８がＸ軸方向に並んで配置され、
（ｄ）Ｎ型フィンＦＥＴ３０Ｂのソース／ドレイン領域４８、チャネル領域４９、及びソース領域５０がＸ軸方向に並んで配置されている。
加えて、Ｐ型フィンＦＥＴ２０Ａ、２０Ｂ、及びＮ型フィンＦＥＴ３０Ａ、３０Ｂのチャネル領域４２、４４、４７、４９は、Ｙ軸方向に並んで配置されている。
【００６２】
図１１に戻り、本実施形態では、Ｐ型フィンＦＥＴ２０ＡとＮ型フィンＦＥＴ３０Ａとが、共通ゲート電極５１を共有している。共通ゲート電極５１は、フィン層４Ｄに形成されたチャネル領域４４、４７を被覆するように形成されている。一方、Ｐ型フィンＦＥＴ２０Ｂのゲート電極５２は、フィン層４Ｄに形成されたチャネル領域４２を被覆するように形成され、Ｎ型フィンＦＥＴ３０Ｂのゲート電極５３は、チャネル領域４９を被覆するように形成されている。
【００６３】
Ｐ型フィンＦＥＴ２０Ａ及びＮ型フィンＦＥＴ３０Ａの共通ゲート電極５１には、コンタクト５４が形成されている。クロックドインバータ回路のデータ入力として使用される第１入力配線１８Ａは、コンタクト５４を介して共通ゲート電極５１に接続されている。一方、Ｐ型フィンＦＥＴ２０Ｂのゲート電極５２及びＮ型フィンＦＥＴ３０Ｂのゲート電極５３には、それぞれ、コンタクト５５、５６が形成されている。クロックドインバータ回路のイネーブル入力として使用される第２入力配線１８Ｂは、それぞれコンタクト５５、５６を介して、ゲート電極５２、５３に接続されている。
【００６４】
このような構造の半導体装置１Ｄは、第２入力配線１８Ｂが接地レベルＶＳＳになると、第１入力配線１８Ａを入力とし、出力配線１８Ｃを出力とするインバータとして機能する。一方、第２入力配線１８Ｂが電源レベルＶＤＤになると、出力配線１８Ｃがハイインピーダンス状態になる。
【００６５】
第５の実施形態の半導体装置１Ｄも、第１〜第４の実施形態と同様に、高い放熱能力を発現する。第５の実施形態の構造でも、フィン層４Ｄが、Ｐ＋共通ソース半導体層２とＮ＋共通ソース半導体層３とを接続するように形成されているため、フィン層４Ｄで発生した熱がＰ＋共通ソース半導体層２とＮ＋共通ソース半導体層３を介して放熱可能であり、放熱効果が大きい。加えて、第５の実施形態の構造は、クロックドインバータ回路のＹ軸方向の幅を小さくできる点でも好適である。チップ全体のレイアウトによって、好適な機能回路のサイズは異なるが、第４の実施形態、第５の実施形態の構造を使い分けることにより、機能回路の集積度を向上させることができる。
【００６６】
以上には、本発明の様々な実施形態が記載されているが、本発明は、上記の実施形態に限定されて解釈されてはならない。
【００６７】
例えば、上述の実施形態では、ゲート電極がフィン層をまたぐような構成が開示されているが、図１３に示されているように、フィン層４がゲート電極８を跨ぐような構成も採用可能である。この場合、ゲート絶縁膜７は、ゲート電極８の表面に形成される。この他、本発明は多くの３次元構造ＭＩＳＦＥＴ（ＤＧ−ＦＥＴ：Ｄｕｂｌｅ Ｇａｔｅ−ＦＥＴなど）に適用可能である。
【００６８】
また、本発明は、上述の実施形態で示したインバータ回路やＮＡＮＤ回路などの論理ゲート回路を複数組み合わせた論理回路として実施されてもよい。この場合、各々の論理ゲート回路を構成するフィンＦＥＴのフィン層が共通ソース半導体層に接合され、前段論理ゲート回路と後段論理ゲート回路のフィン層と共通ソース半導体層とで角環が形成されるように構成しても良い。すなわち、ｋ個の論理ゲート回路を有する論理回路は、ｋ−１個の角環が形成されるように構成されることが好ましい。仮にｋ−１個の角環が形成されなくても、なるべく多くの角環が形成されるように、フィン層と共通ソース半導体層とがレイアウトされることは放熱に効果があり、本発明を逸脱するものではない。ｋが大きければｋ／２個程度の角環が形成されるように、フィン層と共通ソース半導体層とがレイアウトされても良い。
【００６９】
また、上述の実施形態では、フィン層が同一の幅を有するものとして図示されているが、フィン層のうちフィンＦＥＴのチャネル領域が形成される部分が、細く形成されることが好ましい。図１４は、フィンＦＥＴのチャネル領域が細く形成するためのフィン層４の構成を示す鳥瞰図であり、図１４の構成では、フィン層４は、幅が広いソースパッド６１及びドレインパッド６２と、その間に形成された細線部６３とを備えて構成される。ソースパッド６１は、フィンＦＥＴのソースとして機能し、ドレインパッド６２は、フィンＦＥＴのドレインとして機能する。加えて、細線部６３のうち、ゲート電極によって被覆された部分は、チャネル領域として機能し、被覆されていない部分は、ソース領域又はドレイン領域の一部分として機能する。ソースパッド６１は、そのまま延在させることによって放熱効果を得るようにすることが望ましい。ドレインパッド６２はＰ型フィンＦＥＴとＮ型フィンＦＥＴの共通のドレイン電極コンタクト部とするのが望ましい。
【図面の簡単な説明】
【００７０】
【図１】図１は、本発明の第１の実施形態の半導体装置の構成を示す平面図である。
【図２】図２は、図１のＢ−Ｂ’断面における半導体装置の構成を示す断面図である。
【図３】図３は、図１のＡ−Ａ’断面における半導体装置の構成を示す断面図である。
【図４】図４は、３次元Ｐ型ＦＥＴ（Ｐ型フィンＦＥＴ）と３次元Ｎ型ＦＥＴ（Ｎ型フィンＦＥＴ）のドレインの接合部の他の構造を示す断面図である。
【図５】図５は、本発明の第２の実施形態の半導体装置の構成を示す平面図である。
【図６】図６は、第２の実施形態におけるフィン層の構成を示す平面図である。
【図７】図７は、本発明の第３の実施形態の半導体装置の構成を示す平面図である。
【図８Ａ】図８Ａは、第３の実施形態におけるフィン層の構成を示す平面図である。
【図８Ｂ】図８Ｂは、第３の実施形態におけるフィン層の他の構成を示す平面図である。
【図９】図９は、本発明の第４の実施形態の半導体装置の構成を示す平面図である。
【図１０】図１０は、第４の実施形態におけるフィン層の構成を示す平面図である。
【図１１】図１１は、本発明の第５の実施形態の半導体装置の構成を示す平面図である。
【図１２】図１２は、第５の実施形態におけるフィン層の構成を示す平面図である。
【図１３】図１３は、３次元ＦＥＴ（フィンＦＥＴ）の他の構成を示す鳥瞰図である。
【図１４】図１４は、フィン層の好適な構造を示す鳥瞰図である。
【図１５】図１５は、フィンＦＥＴで構成されたＳＲＡＭの従来の構成を示す概念図である。
【符号の説明】
【００７１】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ：半導体装置
２：Ｐ＋共通ソース半導体層
３：Ｎ＋共通ソース半導体層
４、４Ａ、４Ｂ、４Ｃ、４Ｄ：フィン層
５：基板
６：絶縁膜
７：ゲート絶縁膜
８、８Ａ：ゲート電極
９：サイドウォール
１１、１１ａ、１１ｂ、１２：コンタクト
１３：金属配線
１４Ａ、１４Ｂ、１５Ａ、１５Ｂ：ゲート電極
１６Ａ、１６Ｂ、１７Ａ、１７Ｂ、１９、１９Ａ、１９Ｂ、１９Ｃ：コンタクト
１８Ａ：第１入力配線
１８Ｂ：第２入力配線
１８Ｃ：出力配線
１０、１０Ａ：インバータ回路
２０、２０Ａ、２０Ｂ：Ｐ型フィンＦＥＴ
３０、３０Ａ、３０Ｂ：Ｎ型フィンＦＥＴ
２１、２６：ソース領域
２２、２５：チャネル領域
２３、２４：ドレイン領域
２７：イントリンシック領域
３１、３３：ソース領域
３２、３４：チャネル領域
３５：共通ドレイン領域
３５Ａ、３５Ｂ：ドレイン領域
３６：ドレイン領域
３７：チャネル領域
３８：ソース／ドレイン領域
３９：チャネル領域
４０：ソース領域
４１：ソース領域
４２：チャネル領域
４３：ソース／ドレイン領域
４４：チャネル領域
４５：ドレイン領域
４６：ドレイン領域
４７：チャネル領域
４８：ソース／ドレイン領域
４９：チャネル領域
５０：ソース領域
５１：共通ゲート電極
５２、５３：ゲート電極
５４、５５、５６：コンタクト
６１：ソースパッド
６２：ドレインパッド
６３：細線部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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