(57)【要約】【課題】高耐圧横型半導体装置において、素子のピッチを広げずに素子の耐圧を確保すること。簡素な工程で素子活性領域に、素子分離用の絶縁領域よりも浅く、かつ幅の広い絶縁領域を形成すること。【解決手段】シリコン活性層２５の上にマスク膜を積層し、マスク膜の素子分離領域および素子活性領域にそれぞれ幅の広い第１開口部および幅の狭い第２開口部を設ける。第２開口部を、第１開口部と第２開口部の間の距離よりも短い距離で複数個並ぶように設ける。ＲＩＥラグを利用して、第１開口部の部分に埋め込み酸化膜２４に達する素子分離トレンチ３１を形成し、第２開口部の部分に素子分離トレンチ３１よりも浅い活性部トレンチ３５ａ，３５ｂを形成する。熱酸化して、活性部トレンチ３５ａ，３５ｂの間を酸化膜３６ａ，３６ｂに置換し、素子分離トレンチ３１を酸化膜３２ｂで埋めることによって、幅の広い活性部絶縁領域３７を有するＩＧＢＴ２１を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体活性層と、
前記半導体活性層に埋め込まれた素子分離絶縁領域と、
前記半導体活性層の、隣り合う前記素子分離絶縁領域に挟まれた第１導電型第１半導体領域と、
前記第１半導体領域に埋め込まれた活性部絶縁領域と、
前記第１半導体領域に設けられたゲート構造と、
前記ゲート構造に隣接して前記第１半導体領域に設けられた第２導電型第２半導体領域と、
前記第２半導体領域に隣接して前記第１半導体領域に設けられた第１導電型第３半導体領域と、
前記第１半導体領域の、前記活性部絶縁領域を挟んで前記第２半導体領域の反対側に設けられた第４半導体領域と、
を備え、前記活性部絶縁領域は、前記素子分離絶縁領域よりも浅く、かつ広い幅を有することを特徴とする半導体装置。
【請求項２】
前記第４半導体領域が第２導電型の領域であり、横型の絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域が第１導電型の領域であり、横型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記素子分離絶縁領域は、前記半導体活性層の下に設けられた埋め込み絶縁層に接続しており、前記活性部絶縁領域は、前記埋め込み絶縁層から離れていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
半導体活性層の上にマスク膜を積層し、前記マスク膜に第１開口部を設けるとともに、前記マスク膜に前記第１開口部よりも狭い第２開口部を、前記第１開口部と前記第２開口部の間の距離よりも短い距離で複数個並ぶように設ける第１工程と、
前記マスク膜をマスクとして、前記半導体活性層の、前記第１開口部に露出する部分に第１トレンチを形成するとともに、前記半導体活性層の、前記第２開口部に露出する部分に第２トレンチを形成する第２工程と、
前記半導体活性層の、隣り合う前記第２トレンチの間の部分を絶縁物に置換する第３工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第３工程の後に、前記第１トレンチを絶縁膜で埋める第４工程、をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２トレンチは、前記半導体活性層の置換により生じる前記絶縁物により埋められ、隣り合う前記第２トレンチを埋める前記絶縁膜がつながってできる第２絶縁領域は、前記第１トレンチを埋める前記絶縁膜でできる第１絶縁領域よりも浅く、かつ広い幅を有することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１トレンチを、前記半導体活性層の下に設けられた埋め込み絶縁層に達するように形成し、前記第２トレンチを前記埋め込み絶縁層に達しないように形成することを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、高耐圧横型半導体装置において、耐圧を担持するドリフト領域を折り曲げることによって、実効的なドリフト長を長くすることが提案されている（例えば、特許文献１参照。）。この提案では、半導体基板にトレンチを形成し、そのトレンチを絶縁膜で埋めることにより、ドリフト領域を折り曲げている。この特許文献１に開示された半導体装置と、ドリフト領域が折り曲がっていない一般的な構成の高耐圧横型半導体装置とを比べると、前者の実効的なドリフト長が後者のドリフト長と同じである場合、前者の方が後者よりも素子の所要面積が小さいので、単位面積あたりのオン抵抗が低くなる。あるいは、前者と後者で素子の所要面積を同じにして単位面積あたりのオン抵抗を同じにする場合、前者の実効的なドリフト長を後者のドリフト長よりも長くすることができるので、より高い耐圧が得られる。
【０００３】
図６は、従来の半導体装置の構成を示す断面図である。図６に示すように、従来の高耐圧横型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）１では、素子分離領域に素子分離トレンチ２が形成され、ドリフト電流が流れる素子活性領域に活性部トレンチ３が形成されている。素子分離トレンチ２は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板４の埋め込み酸化膜５に達している。活性部トレンチ３は、埋め込み酸化膜５に達せずに、半導体活性層６の途中までの深さとなっている。素子分離トレンチ２および活性部トレンチ３は、ともに酸化膜７，８で埋められている。
【０００４】
図７および図８は、従来の半導体装置の製造段階の構成を示す断面図である。図６に示す構成の高耐圧横型ＩＧＢＴを製造する際には、図７に示すように、まず、ＳＯＩ基板４の表面に拡散領域、選択酸化膜、ゲート酸化膜およびゲート電極を形成し、素子分離領域上に開口部を有するマスク酸化膜９を形成し、素子分離トレンチ２を形成する。次いで、図８に示すように、素子分離トレンチ２を酸化膜７で埋めた後、素子活性領域上に開口部を有するマスク酸化膜１０を形成し、活性部トレンチ３を形成する。そして、図６に示すように、活性部トレンチ３を酸化膜８で埋め、表面にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１１を堆積し、リフローにより表面を平坦化した後、コンタクトホール、埋め込みプラグ１２、金属配線１３およびパッシベーション膜（図示省略）を形成する。
【０００５】
しかし、上述した製造方法では、トレンチの形成を２回行い、そのたびにトレンチを酸化膜で埋め込むため、工程数が非常に多くなってしまう。そこで、素子分離トレンチと活性部トレンチを同時に別々の深さに形成することが考えられる。これを実現する方法の一つとして、トレンチ幅の違いによるエッチングレートの差、いわゆるＲＩＥラグ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇｌａｇ）を利用する方法が考えられる。
【０００６】
例えば、半導体基体の表面に絶縁膜を形成し、その絶縁膜に幅の異なる複数の開口部を設け、半導体基体をエッチングして開口部の幅に応じてそれぞれ異なる深さを有する複数の溝を形成する方法が公知である（例えば、特許文献２参照。）。また、別の方法として、半導体基体表面の少なくとも一部の領域上に所望の厚さのパターン膜を形成し、そのパターン膜を形成した領域上、および形成しない領域上に開口部を有するエッチングマスクを形成し、それらエッチングマスクの開口部分を通してエッチングを行なうことによって、深さの異なるトレンチを同時に形成する方法が公知である（例えば、特許文献３参照。）。
【０００７】
ところで、素子分離領域に酸化膜を形成する方法として、半導体基板の一主面の所定箇所に複数の細溝を互いに隣接して形成し、その溝間に位置する基板を少なくとも溝の深さまで全て酸化するとともに溝内部をその酸化物で埋めることにより、厚い酸化膜を形成する方法が公知である（例えば、特許文献４参照。）。また、半導体基板にトレンチを形成し、熱酸化を施してトレンチ内を酸化物で埋めて素子分離酸化領域を形成する際に、複数のトレンチを利用して単一の幅広な素子分離領域を形成する方法が公知である（例えば、特許文献５参照。）。
【０００８】
【特許文献１】特開２００６−５１７５号公報
【特許文献２】特開平６−２９１１７８号公報
【特許文献３】特開平７−６６２７６号公報
【特許文献４】特開昭５５−７８５４０号公報
【特許文献５】特開平１１−２３８７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記特許文献２に開示された方法では、活性部トレンチを素子分離トレンチよりも浅くする必要があるため、活性部トレンチの幅を広げることができない。ドリフト長が同じであれば、素子の耐圧は、活性部トレンチの幅が狭いほど低くなる傾向にある。そのため、高耐圧化を図るには、素子のピッチを広げなければならない。その場合、単位面積あたりのオン抵抗が高くなってしまう。また、前記特許文献３に開示された方法では、エッチングマスクを形成する前にパターン膜を形成する必要があるため、工程数が多いという問題点と、厚いパターン膜の形成に時間がかかるという問題点がある。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、素子のピッチを広げずに素子の耐圧を確保することができる半導体装置を提供することを目的とする。また、この発明は、簡素な工程で素子活性領域に、素子分離用の絶縁領域よりも浅く、かつ幅の広い絶縁領域を形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型半導体活性層と、前記半導体活性層に埋め込まれた素子分離絶縁領域と、前記半導体活性層の、隣り合う前記素子分離絶縁領域に挟まれた第１導電型第１半導体領域と、前記第１半導体領域に埋め込まれた活性部絶縁領域と、前記第１半導体領域に設けられたゲート構造と、前記ゲート構造に隣接して前記第１半導体領域に設けられた第２導電型第２半導体領域と、前記第２半導体領域に隣接して前記第１半導体領域に設けられた第１導電型第３半導体領域と、前記第１半導体領域の、前記活性部絶縁領域を挟んで前記第２半導体領域の反対側に設けられた第４半導体領域と、を備え、前記活性部絶縁領域は、前記素子分離絶縁領域よりも浅く、かつ広い幅を有することを特徴とする。
【００１２】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第４半導体領域が第２導電型の領域であり、横型の絶縁ゲート型バイポーラトランジスタであることを特徴とする。
【００１３】
また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記第４半導体領域が第１導電型の領域であり、横型の絶縁ゲート型電界効果トランジスタであることを特徴とする。
【００１４】
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記素子分離絶縁領域は、前記半導体活性層の下に設けられた埋め込み絶縁層に接続しており、前記活性部絶縁領域は、前記埋め込み絶縁層から離れていることを特徴とする。
【００１５】
請求項１〜４の発明によれば、活性部絶縁領域によりドリフト領域が折り曲げられることによって、実効的なドリフト長が長くなる。また、活性部絶縁領域の幅を素子分離絶縁領域の幅よりも広くすることによって、素子のピッチを広げなくても、耐圧を確保するのに必要な実効的なドリフト長を確保することができる。
【００１６】
また、請求項５の発明にかかる半導体装置の製造方法は、半導体活性層の上にマスク膜を積層し、前記マスク膜に第１開口部を設けるとともに、前記マスク膜に前記第１開口部よりも狭い第２開口部を、前記第１開口部と前記第２開口部の間の距離よりも短い距離で複数個並ぶように設ける第１工程と、前記マスク膜をマスクとして、前記半導体活性層の、前記第１開口部に露出する部分に第１トレンチを形成するとともに、前記半導体活性層の、前記第２開口部に露出する部分に第２トレンチを形成する第２工程と、前記半導体活性層の、隣り合う前記第２トレンチの間の部分を絶縁物に置換する第３工程と、を含むことを特徴とする。
【００１７】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記第３工程の後に、前記第１トレンチを絶縁膜で埋める第４工程、をさらに含むことを特徴とする。
【００１８】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、前記第２トレンチは、前記半導体活性層の置換により生じる前記絶縁物により埋められ、隣り合う前記第２トレンチを埋める前記絶縁膜がつながってできる第２絶縁領域は、前記第１トレンチを埋める前記絶縁膜でできる第１絶縁領域よりも浅く、かつ広い幅を有することを特徴とする。
【００１９】
また、請求項８の発明にかかる半導体装置の製造方法は、請求項５〜７のいずれか一つに記載の発明において、前記第１トレンチを、前記半導体活性層の下に設けられた埋め込み絶縁層に達するように形成し、前記第２トレンチを前記埋め込み絶縁層に達しないように形成することを特徴とする。
【００２０】
請求項５〜８の発明によれば、深さの異なるトレンチを同時に形成することによって、トレンチ形成工程が１回で済む。また、隣り合う第２トレンチの間の半導体部分を絶縁物に置換する際に、その絶縁物で第２トレンチを埋めることによって、第２トレンチの形成領域に幅の広い絶縁領域が形成される。
【発明の効果】
【００２１】
本発明にかかる半導体装置およびその製造方法によれば、素子のピッチを広げずに素子の耐圧を確保することができるという効果を奏する。また、簡素な工程で素子活性領域に、素子分離用の絶縁領域よりも浅く、かつ幅の広い絶縁領域を形成することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
実施の形態１．
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる高耐圧横型ＩＧＢＴ２１は、ＳＯＩ基板２２に形成されている。ＳＯＩ基板２２は、支持基板２３上に埋め込み酸化膜２４を有し、さらにその上にＮ型シリコン活性層２５を有する。Ｎ型シリコン活性層２５は、トレンチアイソレーション構造を構成する第１トレンチ（以下、素子分離トレンチとする）３１により分割されている。
【００２４】
素子分離トレンチ３１は、選択酸化膜４８およびＮ型シリコン活性層２５を貫通して埋め込み酸化膜２４に達している。素子分離トレンチ３１は、絶縁膜、例えば酸化膜３２ａを介して絶縁膜、例えば酸化膜３２ｂにより埋められている。これらの酸化膜３２ａ，３２ｂは、素子分離絶縁領域３３を構成する。従って、素子分離絶縁領域３３は、埋め込み酸化膜２４に接続している。このトレンチアイソレーション部と埋め込み酸化膜２４により囲まれる領域は、Ｎ型ドリフト領域（第１半導体領域）３４となる。
【００２５】
Ｎ型ドリフト領域３４の表面層においてエミッタ部には、Ｐ型ベース領域（第２半導体領域）４１、Ｐ型ベースコンタクト領域４２およびＮ型エミッタ領域（第３半導体領域）４３が設けられている。Ｐ型ベース領域４１の、Ｎ型エミッタ領域４３とＮ型ドリフト領域３４の間の表面には、ゲート酸化膜４４を介してゲート電極（Ｇ）４５が設けられている。
【００２６】
また、ドリフト領域３４の表面層において前記エミッタ部から離れた所には、コレクタ部が設けられている。コレクタ部には、Ｎ型バッファ領域４６およびＰ型コレクタ領域（第４半導体領域）４７が設けられている。この例では、一つのＮ型ドリフト領域３４に、一つのコレクタ部を共通とする二つの素子が設けられている。
【００２７】
エミッタ部とコレクタ部の間には、Ｎ型ドリフト領域３４を折り曲げて、実効的なドリフト長を長くするための第２トレンチ（以下、活性部トレンチとする）３５ａ，３５ｂが、特に限定しないが、例えば二つ近接して設けられている。これらの活性部トレンチ３５ａ，３５ｂは、選択酸化膜４９を貫通してＮ型ドリフト領域３４に達するが、埋め込み酸化膜２４には達していない。
【００２８】
活性部トレンチ３５ａ，３５ｂは、絶縁膜、例えば酸化膜３６ａ，３６ｂにより埋められている。近接して設けられた隣り合う活性部トレンチ３５ａ，３５ｂの間の半導体部分（既に消滅している）は、酸化物に置換されており、活性部トレンチ３５ａ，３５ｂを埋める酸化膜３６ａ，３６ｂの一部となっている。これらの酸化膜３６ａ，３６ｂは、活性部絶縁領域３７を構成する。活性部絶縁領域３７の深さは、素子分離絶縁領域３３よりも浅い。また、活性部絶縁領域３７の幅は、素子分離絶縁領域３３よりも広い。活性部絶縁領域３７の深さおよび幅は、素子耐圧に応じて適宜選択される。
【００２９】
ゲート電極４５上には、層間絶縁膜５０が設けられている。エミッタ電極（Ｅ）となる金属配線５３は、層間絶縁膜５０を貫通する埋め込みプラグ５１を介してＮ型エミッタ領域４３およびＰ型ベース領域４１に電気的に接続されている。コレクタ電極（Ｃ）となる金属配線５４は、層間絶縁膜５０を貫通する埋め込みプラグ５２を介してＰ型コレクタ領域４７に電気的に接続されている。層間絶縁膜５０および金属配線５３，５４は、図示しないパッシベーション膜により被覆されている。
【００３０】
図２〜図４は、実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。まず、図２に示すように、支持基板２３上に例えば厚さ１μｍの埋め込み酸化膜２４があり、さらにその上に例えば厚さ１４μｍのＮ型シリコン活性層２５を有するＳＯＩ基板２２を用意する。このＳＯＩ基板２２のＮ型シリコン活性層２５の表面層に周知の方法によりＰ型ベース領域４１、Ｐ型ベースコンタクト領域４２、Ｎ型エミッタ領域４３、Ｎ型バッファ領域４６、Ｐ型コレクタ領域４７、選択酸化膜４８，４９、ゲート酸化膜４４およびゲート電極４５等の素子構造を形成する。
【００３１】
次いで、図３に示すように、基板全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングにより、その酸化膜およびその下の選択酸化膜４８，４９に開口部を形成する。その際、デバイス端の素子分離領域には、例えば幅２．０μｍの第１開口部を形成する。Ｎ型ドリフト領域３４となる素子活性領域には、例えば幅０．６μｍの第２開口部を例えば０．６μｍの間隔を開けて例えば二つ形成する。これをマスク酸化膜６１として例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ、反応性イオンエッチング）により、Ｎ型シリコン活性層２５に素子分離トレンチ３１および活性部トレンチ３５ａ，３５ｂを形成する。
【００３２】
活性部トレンチ３５ａ，３５ｂを形成するためのマスク酸化膜６１の開口部の幅が、素子分離トレンチ３１を形成するためのマスク酸化膜６１の開口部の幅よりも狭いので、ＲＩＥラグにより、活性部トレンチ３５ａ，３５ｂは、素子分離トレンチ３１よりも浅くなる。従って、素子分離トレンチ３１が埋め込み酸化膜２４に達した時点でトレンチエッチングを終了すれば、埋め込み酸化膜２４に到達しないように活性部トレンチ３５ａ，３５ｂを形成することができる。そして、トレンチエッチングの際にトレンチの内壁に生じたダメージ層をケミカルドライエッチングや犠牲酸化等により除去する。
【００３３】
次いで、図４に示すように、近接する活性部トレンチ３５ａ，３５ｂの間の半導体部分が完全に酸化膜に置換されるまで熱酸化を行う。その際、活性部トレンチ３５ａ，３５ｂの側壁および底面に生じる熱酸化膜により活性部トレンチ３５ａ，３５ｂの中が熱酸化膜で埋まり、活性部トレンチ３５ａ，３５ｂの中の熱酸化膜と活性部トレンチ３５ａ，３５ｂの間の熱酸化膜が一体化して第２絶縁領域（酸化膜３６ａ，３６ｂ）となる。また、この熱酸化によって、素子分離トレンチ３１の側壁にも酸化膜３２ａが生じる。
【００３４】
次いで、図１に示すように、素子分離トレンチ３１が完全に埋まるように、基板全面に例えばＣＶＤ法により例えば１．２μｍの厚さの酸化膜３２ｂを堆積する。なお、活性部トレンチ３５ａ，３５ｂの間を熱酸化した結果、素子分離トレンチ３１が、トレンチ側壁に生じた酸化膜３２ａによって完全に埋まる場合には、素子分離トレンチ３１を完全に埋めるための酸化膜成膜工程を省略してもよい。次いで、周知の方法により基板全面に層間絶縁膜５０としてＢＰＳＧ膜を成膜し、リフローによりその表面を平坦化する。次いで、周知の方法により層間絶縁膜５０にコンタクトホールを形成し、埋め込みプラグ５１，５２でそのコンタクトホールを埋め、金属配線５３，５４を形成する。最後に、周知の方法により基板全面にパッシベーション膜を成膜し、ＩＧＢＴ２１が完成する。
【００３５】
実施の形態２．
図５は、実施の形態２にかかる半導体装置の構成を示す断面図である。図５に示すように、実施の形態２にかかる半導体装置は、高耐圧横型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）７１である。この高耐圧横型ＭＯＳＦＥＴ７１の構成および製造プロセスについては、実施の形態１の説明において、次のような読み替えをすればよい。エミッタおよびコレクタをそれぞれソースおよびドレインと読み替える。従って、第３半導体領域であるＮ型エミッタ領域４３をＮ型ソース領域７３と読み替え、第４半導体領域であるＰ型コレクタ領域４７をＮ型ドレイン領域７７と読み替える。また、エミッタ電極（Ｅ）およびコレクタ電極（Ｃ）をそれぞれソース電極（Ｓ）およびドレイン電極（Ｄ）と読み替える。また、高耐圧横型ＭＯＳＦＥＴ７１には、Ｎ型バッファ領域（図１の符号４６の部分）は設けられていない。
【００３６】
以上説明したように、実施の形態によれば、活性部絶縁領域３７によりドリフト領域３４が折り曲げられる。また、活性部絶縁領域３７の幅を素子分離絶縁領域３３の幅よりも広くすることができる。従って、素子のピッチを広げずに素子の耐圧を確保することができるという効果を奏する。また、深さの異なる素子分離トレンチ３１と活性部トレンチ３５ａ，３５ｂをＲＩＥラグを利用して同時に形成するので、トレンチ形成工程が１回で済む。また、近接して形成された隣り合う活性部トレンチ３５ａ，３５ｂの間の半導体部分を熱酸化して酸化膜３６ａ，３６ｂに置換するとともに、その酸化膜３６ａ，３６ｂで活性部トレンチ３５ａ，３５ｂを埋めることによって、ドリフト領域３４に幅の広い活性部絶縁領域３７を形成することができる。従って、簡素な工程で素子活性領域に幅の広い絶縁領域を形成することができるという効果を奏する。
【００３７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法は一例であり、本発明はそれらの値に限定されるものではない。また、素子耐圧に応じて、活性部トレンチを三つ以上近接して形成してもよい。また、素子耐圧に応じて、近接する活性部トレンチの間隔を調整することができる。また、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。
【産業上の利用可能性】
【００３８】
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧半導体装置に有用であり、特に、高耐圧横型ＩＧＢＴや高耐圧横型ＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造段階の構成を示す断面図である。
【図５】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図６】従来の半導体装置の構成を示す断面図である。
【図７】従来の半導体装置の製造段階の構成を示す断面図である。
【図８】従来の半導体装置の製造段階の構成を示す断面図である。
【符号の説明】
【００４０】
２１，７１  半導体装置
２４  埋め込み絶縁層
２５  半導体活性層
３１  第１トレンチ
３２ｂ  絶縁膜
３３  素子分離絶縁領域
３４  第１半導体領域
３５ａ，３５ｂ  第２トレンチ
３６ａ，３６ｂ  絶縁物
３７  活性部絶縁領域
４１  第２半導体領域
４３，７３  第３半導体領域
４４，４５  ゲート構造
４７，７７  第４半導体領域
６１  マスク
【図１】
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【図２】
2009238865.tif 000004
【図３】
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【図４】
2009238865.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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