(57)【要約】【課題】シリサイド膜を有するＭＩＳトランジスタを備えた半導体装置において、接合リークを悪化させることなくゲート電極（Ｐｃｈ領域、Ｎｃｈ領域及びＰＮ接合部）上のシリサイド層の断線を抑制する。【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成され、上部に金属シリサイド層１０８ａ及び１０８ｂを有するゲート電極１０４と、半導体基板１０１のうちのゲート電極１０４の両側に形成され、ソース領域及びドレイン領域となる活性領域１０６ａ及び１０６ｂとを備え、ゲート電極１０４は、Ｐ型不純物が導入されたＰ型部分１０４ａを有し、Ｐ型不純物よりも重い所定の不純物元素が、Ｐ型部分１０４ａを含むゲート電極１０４に選択的に導入されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、上部に金属シリサイド層を有するゲート電極と、
前記半導体基板のうちの前記ゲート電極の両側に形成され、ソース領域及びドレイン領域となる活性領域とを備え、
前記ゲート電極は、Ｐ型不純物が導入されたＰ型部分を有し、
前記Ｐ型不純物よりも重い所定の不純物元素が、前記Ｐ型部分を含む前記ゲート電極に選択的に導入されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ゲート電極において前記金属シリサイド層よりも深くアモルファス層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記ゲート電極は、前記Ｐ型部分と連続するように主面方向に延び且つＮ型不純物が導入されたＮ型部分を有するデュアルゲート構造であり、前記Ｐ型部分と前記Ｎ型部分との境界であるＰＮ境界部を有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記所定の不純物元素は、前記金属シリサイド層よりも深くなり且つ前記ゲート絶縁膜を突き抜けない深さに注入されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記金属シリサイド層は、１５ｎｍ以上で且つ４０ｎｍ以下の厚さを有することを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか一つにおいて、
前記所定の不純物元素は、IV属元素、III 族元素、V 族元素、希ガス元素及び酸素のうちの少なくとも１つであると共に、前記ゲート電極の少なくとも表面をアモルファス化することができる濃度に注入されていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記IV元素はゲルマニウム、スズ及びシリコンの少なくとも１つであり、
前記III 族元素はガリウム及びインジウムの少なくとも１つであり、
前記V 族元素は砒素及びアンチモンの少なくとも１つであり、
前記希ガス元素はアルゴン及びクリプトンの少なくとも１つであることを特徴とする半導体装置。
【請求項８】
半導体基板上に、ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
前記半導体基板のうちの前記ゲート電極の両側に、ソース領域及びドレイン領域となる活性領域を形成する工程（ｃ）と、
前記ゲート電極の上部を選択的にアモルファス化する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極上に高融点金属を堆積した後に熱処理を行うことにより、前記ゲート電極の上部を金属シリサイド層とする工程（ｅ）とを備え、
前記工程（ｃ）において、前記ゲート電極の少なくとも一部にＰ型不純物を導入してＰ型部分を設けると共に、
前記工程（ｄ）において、前記Ｐ型部分を含む前記ゲート電極に前記Ｐ型不純物よりも重い不純物元素を注入することによりアモルファス化を行なうことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記工程（ｄ）は、
前記半導体基板上に、前記ゲート電極及び前記活性領域を被覆するように保護膜を形成し且つ該保護膜を平坦化する工程と、
前記保護膜をエッチングし、前記活性領域は被覆されたまま前記ゲート電極を露出させる工程と、
前記保護膜から露出させた前記ゲート電極に前記所定の不純物元素を注入してアモルファス化を行なう工程と、
アモルファス化を行なう前記工程の後に、前記保護膜をエッチングにより除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８において、
前記工程（ｄ）は、
前記半導体基板上に、前記ゲート電極及び前記活性領域を被覆するように保護膜を形成する工程と、
リソグラフィ及びエッチングにより、前記ゲート電極上の部分の前記保護膜を開口する工程と、
前記開口に露出させた前記ゲート電極に前記所定の不純物元素を注入してアモルファス化を行なう工程と、
アモルファス化を行なう前記工程の後に、前記保護膜をエッチングにより除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０において、
前記保護膜は、前記活性領域及び前記ゲート電極における不純物の拡散及び不活性化が起きる温度よりも低い成膜温度において形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記成膜温度は、５００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれか一つにおいて、
前記保護膜は、酸化膜又は窒化膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９において、
前記保護膜の平坦化は、化学的機械研磨又はリフローにより行なうことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９において、
前記保護膜の平坦化は、リフローにより行ない、
前記リフローは、前記活性領域及び前記ゲート電極における不純物の拡散及び不活性化が起きる温度よりも低い処理温度において行なうことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記処理温度は、５００℃以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタを備えた半導体装置及びその製造方法に関し、特に、ゲート電極及び活性領域の表面に高融点金属のシリサイド層が形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高性能化のため、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタに関してゲート長の微細化及び活性領域の浅接合化が重要となっている。これに伴い、ゲート電極及び活性領域の低抵抗化が求められ、高融点金属のシリサイドを用いたサリサイドプロセスが頻繁に用いられてきている。サリサイドプロセスは写真製版工程を用いずにゲート電極上及び活性領域上に高融点金属のシリサイドを自己整合的に形成することができ、これによりゲート電極及び活性領域の低抵抗化を達成することができる。
【０００３】
しかしながら、金属シリサイド膜は、配線幅が細くなると凝集により断線しやすくなる。特に、デュアルゲート構造の場合に、ポリシリコン膜の上部をシリサイド化して形成されたシリサイド膜について、ポリシリコン膜のＰＮ接合部上において顕著に断線しやすいことが報告されている。これは、次のような理由に起因すると考えられている。
【０００４】
まず、図７に示すように、一般的にゲート電極に用いられているポリシリコンのＰｃｈ型ＭＩＳ領域における粒径は、Ｎｃｈ型ＭＩＳ領域における粒径に比べて大きくなっている。これは、ゲート中に注入される元素がＰｃｈ型ＭＩＳ領域とＮｃｈ型ＭＩＳ領域とでは違うことによる。つまり、Ｐｃｈ型ＭＩＳ領域にはボロン（Ｂ）のように原子量の小さな元素を注入するため、注入時にあまりアモルファス化されない。これに対し、Ｎｃｈ型ＭＩＳ領域にはリン（Ｐ）や砒素（Ａｓ）のようにＰｃｈ型ＭＩＳ領域の場合に比べて（原子量の大きな元素を注入するため、注入時にアモルファス化されやすい。
【０００５】
このような極性によるポリシリコンの粒径の違いから、シリサイド化反応時に反応速度に差が生じ、結果としてＰＮ接合部においてシリサイドの凝集が発生しやすいと考えられる。
【０００６】
このシリサイドの凝集を抑制するための従来技術には、シリサイド形成前にゲート電極上及び活性領域上をアモルファス化する技術（プリアモルファス化技術）がある（特許文献１）。アモルファス化により、ミクロ的に見て特別な方向に対する特異性がなく、完全に不規則な結晶粒界をとることができる。従って、アモルファス化された領域は不純物の偏析も減少しているので、不純物濃度も均一化された金属シリサイド層を形成することができる。
【特許文献１】特開平５−２２６６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記のプリアモルファス化技術について、次のような問題が出てきている。
【０００８】
ゲート電極のアモルファス化を行う為には十分な量の元素の注入を行なう必要があり、且つ、微細化に伴って活性領域（拡散領域）の浅接合化も進んでいるため、大きな元素を用いてアモルファス化すると浅い接合の活性領域において基板ダメージが残存し、接合リーク電流が発生する。特に、近年では接合深さは５０ｎｍ以下となっており、シリサイド形成前の基板ダメージは接合リーク電流発生に直結する。
【０００９】
このような接合リークを低減するためには、アモルファス化した後に基板ダメージ回復のための活性化アニールを行う必要がある。しかし、シリサイド形成前に活性化アニールを行うとアモルファス層が結晶化してしまい、アモルファス化によりシリサイドの凝集を抑制するという効果は得られなくなる。
【００１０】
以上のことから、本発明の目的は、接合リークを悪化させることなくゲート電極のＰＮ接合部と、ゲート電極のＰｃｈ領域及びＮｃｈ領域の各々とにおけるシリサイドの断線を抑制することができる半導体装置及びそのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、絶縁膜上に形成され、上部に金属シリサイド層を有するゲート電極と、半導体基板のうちのゲート電極の両側に形成され、ソース領域及びドレイン領域となる活性領域とを備え、ゲート電極は、Ｐ型不純物が導入されたＰ型部分を有し、Ｐ型不純物よりも重い所定の不純物元素がＰ型部分を含むゲート電極に選択的に導入されている。
【００１２】
また、ゲート電極において金属シリサイド層よりも深くアモルファス層が形成されていることが望ましい。
【００１３】
本発明の半導体装置によると、以下の理由により、接合リーク電流を増加させることなくゲート電極上におけるシリサイド層の断線を防ぐことができる。
【００１４】
つまり、本発明の半導体装置は、ＭＩＳトランジスタを備えており、そのゲート電極の少なくとも一部分はＰ型不純物が導入されたＰ型部分となっていると共に、該Ｐ型部分を含むゲート電極に対して選択的に前記Ｐ型不純物よりも重い（つまり、原子量が大きい）所定の不純物元素が導入されている。このためゲート電極の上部のみに選択的にアモルファス層となった部分を有しており、ゲート電極の導電型に関わらずゲート電極上部に形成される金属シリサイド層の断線が抑制されている。
【００１５】
ここで、一般に、Ｐｃｈ型ＭＩＳトランジスタにおいて導入されるＰ型不純物はＮｃｈ型ＭＩＳトランジスタにおいて導入されるＮ型不純物に比べて軽い。このため、従来の半導体装置では、ゲート電極のＰ型部分におけるポリシリコンの粒径が、ゲート電極のＮ型不純物が導入されたＮ型部分におけるポリシリコンの粒径に比べて大きくなる。このような粒径の違いが金属シリサイド層の断線の原因となる。これに対し、Ｐ型不純物よりも重い不純物元素をゲート電極に注入することにより、Ｐ型部分についてもＮ型部分同様に確実にアモルファス層が形成され、金属シリサイド層の断線の原因を排除することができる。特に、金属が拡散して金属シリサイド層となる深さまでアモルファス層を設けることにより、金属シリサイド層の断線をより確実に防ぐことができる。
【００１６】
更に、ゲート電極上部に選択的にアモルファス層を設けており、活性領域についてはアモルファス層は設けていないのであるから、活性領域における接合リーク電流を悪化させることはない。
【００１７】
また、ゲート電極は、Ｐ型部分と連続するように主面方向に延び且つＮ型不純物が導入されたＮ型部分を有するデュアルゲート構造であって、Ｐ型部分とＮ型部分との境界であるＰＮ境界部を有するゲート構造である場合にも本発明を適用することができる。
【００１８】
つまり、ゲート電極がＰｃｈ型ＭＩＳトランジスタとＮｃｈ型ＭＩＳトランジスタとに亘って連続して形成され、それぞれＰ型部分とＮ型部分とがゲートとして機能するデュアルゲート構造を考える。このとき、ゲート電極のうちのＰ型部分におけるポリシリコンの粒径とＮ型部分におけるポリシリコンの粒径との違いが金属シリサイド層の断線の原因となるのであるから、Ｐ型部分とＮ型部分との境界が存在するデュアルゲート構造の場合、特にＰＮ境界部上において金属シリサイド層の断線が生じやすい。本発明の半導体装置によると、このようなデュアルゲート構造の場合にも金属シリサイド層の断線を防ぐことができる。
【００１９】
また、所定の不純物元素は、金属シリサイド層よりも深くなり且つゲート絶縁膜を突き抜けない深さに注入されていることが好ましい。
【００２０】
所定の不純物元素がゲート絶縁膜を突き抜けると、ゲートリーク電流が発生して所望の性能のＭＩＳトランジスタを得ることができなくなる。そこで、所定の不純物元素はゲート絶縁膜を突き抜けない深さに注入されているのがよい。
【００２１】
また、金属シリサイド層は、１５ｎｍ以上で且つ４０ｎｍ以下の厚さを有することが好ましい。従って、アモルファス層は、これよりも深く形成されているのが良い。また、所定の不純物元素はこれよりも深く注入されているのがよい。
【００２２】
また、所定の不純物元素は、IV属元素、III 族元素、V 族元素、希ガス元素及び酸素のうちの少なくとも１つであると共に、ゲート電極の少なくとも表面をアモルファス化することができる濃度に注入されていることが好ましい。
【００２３】
更に、IV元素はゲルマニウム、スズ及びシリコンの少なくとも１つであり、III 族元素はガリウム及びインジウムの少なくとも１つであり、V 族元素は砒素及びアンチモンの少なくとも１つであり、希ガス元素はアルゴン及びクリプトンの少なくとも１つであることが好ましい。
【００２４】
Ｐ型不純物よりも重い所定の不純物元素としては、以上のような元素を使用することができる。
【００２５】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、半導体基板のうちのゲート電極の両側に、ソース領域及びドレイン領域となる活性領域を形成する工程（ｃ）と、ゲート電極の上部を選択的にアモルファス化する工程（ｄ）と、工程（ｄ）の後に、ゲート電極上に高融点金属を堆積した後に熱処理を行うことにより、ゲート電極の上部を金属シリサイド層とする工程（ｅ）とを備え、工程（ｃ）において、ゲート電極の少なくとも一部にＰ型不純物を導入してＰ型部分を設けると共に、工程（ｄ）において、Ｐ型部分を含むゲート電極にＰ型不純物よりも重い所定の不純物元素を注入することによりアモルファス化を行なう。
【００２６】
本発明の半導体装置の製造方法によると、ゲート電極にＰ型部分を設けるためのＰ型不純物よりも重い不純物元素によりゲート電極をアモルファス化した後に金属シリサイド層を設けることにより、金属シリサイド層の断線を抑制することができる。つまり、一般にＰ型不純物はシリコンよりも小さいため、Ｐ型部分のポリシリコンは注入時にアモルファス化されにくい。このため、ポリシリコンの不規則な粒界に沿って金属シリサイドが成長しやすい。これが金属シリサイド層の断線の原因であるから、シリコンよりも大きな不純物元素の注入によりゲート電極のポリシリコンをアモルファス化して粒径を小さく均一化することにより、金属シリサイド層の断線を抑制することができる。
【００２７】
更に、ゲート電極について選択的にアモルファス化を行うのであるから、活性領域においてリーク電流が増加することはない。
【００２８】
尚、工程（ｄ）は、半導体基板上に、ゲート電極及び活性領域を被覆するように保護膜を形成し且つ該保護膜を平坦化する工程と、保護膜をエッチングし、活性領域は被覆されたままゲート電極を露出させる工程と、保護膜から露出させたゲート電極に所定の不純物元素を注入してアモルファス化を行なう工程と、アモルファス化を行なう工程の後に、保護膜をエッチングにより除去する工程とを備えることが好ましい。
【００２９】
また、工程（ｄ）は、半導体基板上に、ゲート電極及び活性領域を被覆するように保護膜を形成する工程と、リソグラフィ及びエッチングにより、ゲート電極上の部分の保護膜を開口する工程と、開口に露出させたゲート電極に所定の不純物元素を注入してアモルファス化を行なう工程と、アモルファス化を行なう工程の後に、保護膜をエッチングにより除去する工程とを備えることが好ましい。
【００３０】
これらの方法により、ゲート電極について選択的にアモルファス化を行なうことができる。
【００３１】
また、保護膜は、活性領域及びゲート電極における不純物の拡散及び不活性化が起きる温度よりも低い成膜温度において形成することが好ましい。更に、成膜温度は、５００℃以下であることが好ましい。
【００３２】
また、保護膜は、酸化膜又は窒化膜であっても良い。
【００３３】
また、保護膜の平坦化は、化学的機械研磨又はリフローにより行なっても良い。
【００３４】
また、保護膜の平坦化は、リフローにより行ない、リフローは、活性領域及びゲート電極における不純物の拡散及び不活性化が起きる温度よりも低い処理温度において行なうことが好ましい。更に、処理温度は、５００℃以下であることが好ましい。
【００３５】
このようにすると、接合リークを増加させることなくゲート電極上部（Ｐ型部分、Ｎ型部分及びＰＮ境界部のそれぞれ）にアモルファス層を形成することができる。これにより、金属シリサイド層の断線をより確実に抑制することができる。
【発明の効果】
【００３６】
以上説明したように、活性領域を保護してゲート電極を選択的に全面アモルファス化することにより、基板ダメージの防止による接合リーク悪化の抑制と、ゲート電極上部の金属シリサイドの均一な形成とを両立することができる。また、ポリシリコンからなるゲート電極のＰＮ接合部におけるシリサイドの断線をも抑制することもできる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態の半導体装置１００が備えるＭＩＳトランジスタの構造を示す模式的な断面図である。
【００３８】
図１に示すように、半導体装置１００はシリコン基板１０１を用いて形成されている。シリコン基板１０１の表面は素子分離１０２によって区画され、該区画にＰｃｈ型ＭＩＳ構造１０７ａ及びＮｃｈ型ＭＩＳ構造１０７ｂが構成されている。
【００３９】
Ｐｃｈ型ＭＩＳ構造１０７ａにおいて、シリコン基板１０１上にゲート絶縁膜１０３を介してポリシリコンからなるゲート電極１０４が形成されている。ここで、Ｐｃｈ型ＭＩＳ構造１０７ａにおけるゲート電極１０４ａは、ボロン（Ｂ）等のＰ型不純物が注入されたＰ型部分となっている。
【００４０】
また、ゲート電極１０４ａの両側壁を覆うようにサイドウォールスペーサー１０５が形成されている。シリコン基板１０１のうちのゲート電極１０４ａから見てサイドウォールスペーサー１０５の外側に、Ｐ型不純物を含みソース領域及びドレイン領域となる領域活性領域である１０６ａが形成されている。
【００４１】
ゲート電極１０４ａの上部はアモルファス層１１０ａとなっていると共に、更にその上部は第１の金属シリサイド層１０８ａとなっている。このように、本明細書においては、ゲート電極１０４ａとの表記によりアモルファス層１１０ａ及び第１の金属シリサイド層１０８ａを含めて呼んでいる。
【００４２】
また、活性領域１０６ａの表面部分には、第２の金属シリサイド層１０９ａが形成されている。
【００４３】
Ｎｃｈ型ＭＩＳ構造１０７ｂは、概ねＰｃｈ型ＭＩＳ構造１０７ａと同様の構成を有する。つまり、シリコン基板１０１上に、ゲート電極１０４がゲート絶縁膜１０３を介して形成されている。Ｎｃｈ型ＭＩＳ構造１０７ｂにおけるゲート電極１０４ｂは、リン（Ｐ）、砒素（Ａｓ）のようなＮ型不純物の注入されたＮ型部分となっている。また、ゲート電極１０４ｂの両側壁にサイドウォールスペーサー１０５が設けられている。更に、ゲート電極１０４ｂの両側の部分のシリコン基板１０１に、Ｎ型部分を含む活性領域１０６ｂが設けられている。ゲート電極１０４ｂの上部はアモルファス層１１０ｂとなっていると共に、更にその上部は第１の金属シリサイド層１０８ｂとなっている。やはり、ゲート電極１０４ｂと言うとき、アモルファス層１１０ｂ及び第１の金属シリサイド層１０８ｂを含めて呼んでいる。
【００４４】
また、活性領域１０６ｂの表面部分には、第２の金属シリサイド層１０９ｂが形成されている。
【００４５】
以上のようなＰｃｈ型ＭＩＳ構造１０７ａのゲート電極１０４ａ及びＮｃｈ型ＭＩＳ構造１０７ｂのゲート電極１０４ｂの両方について、Ｐｃｈ型ＭＩＳ構造１０７ａにおける注入に用いられているＰ型不純物よりも重い所定の不純物元素が含まれている。
【００４６】
該Ｐ型不純物よりも重い所定の不純物元素は、ポリシリコンからなるゲート電極１０４ａ及び１０４ｂのみの上部をアモルファス化してアモルファス層１１０ａ及び１１０ｂを形成するために選択的にイオン注入されている。後に説明する通り、該イオン注入は、第１の金属シリサイド層１０８ａ及び１０８ｂ、第２の金属シリサイド層１０９ａ及び１０９ａを形成するよりも前に行う。
【００４７】
また、該不純物元素は、ゲート電極１０４ａ及び１０４ｂの導電性に大きな影響を与えないような元素であればよい。具体的には、極性の無いIV属元素（例えばゲルマニウム、スズ、シリコン）、III 族元素（例えばガリウム、インジウム）、Ｖ族元素（例えば砒素、アンチモン）、窒素、炭素、希ガス（例えばアルゴン、クリプトン）等のうちの少なくとも１つであればよい。尚、極性を有する元素を用いる場合は、ゲートの導電性に影響しない程度の注入量とする。質量の大きい元素ほど少ない注入量をもってアモルファス化を実現することができるため、この点からは、極性を有する元素については、より質量の大きな元素を用いるのが好ましい。
【００４８】
更に、このような所定の不純物元素の注入は、第１の金属シリサイド層１０８ａ及び１０８ｂが形成される深さ（例えば１５〜４０ｎｍ）よりも深い領域までゲート電極１０４ａ及び１０４ｂをアモルファス化することができると共に、ゲート絶縁膜１０３を不純物元素が突き抜けることのない条件にて行うことが要求される。具体的な条件は注入種にも依存するが、例えば、注入エネルギーが５〜５０ｋｅＶであり、注入量が１×１０14〜１×１０15ｃｍ-2であることが好ましい。
【００４９】
また、第１の金属シリサイド層１０８ａ及び１０８ｂと、第２の金属シリサイド層１０９ａ及び１０９ｂとについて、例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｔ等のような高融点金属の金属シリサイドであることが好ましい。特に、６５ｎｍよりも微細化したプロセスの場合、Ｎｉ、ＮｉＰｔ、Ｐｔ等の金属シリサイドを用いることが好ましい。
【００５０】
以上に説明した本実施形態の半導体装置１００には、所定の不純物元素の注入によりゲート電極１０４ａ及び１０４ｂ上部に選択的にアモルファス層１１０ａ及び１１０ｂが設けられている。活性領域１０６ａ及び１０６ｂには所定の不純物元素の注入は行われず、アモルファス層も形成されていない。このため、第１の金属シリサイド層１０８ａ及び１０８ｂが均一に形成されて凝集による断線の発生が抑制されていると共に、活性領域１０６ａ及び１０６ｂにおいてアモルファス化を行った場合には生じる接合リーク電流の増加が回避されている。
【００５１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図２は、本実施形態の半導体装置２００の構造を模式的に示す図である。また、図２におけるIII-III 線（ゲート電極２０４が延びる方向に沿った線）による断面を図３に示す。
【００５２】
図２及び図３に示す通り、半導体装置２００は、デュアルゲート構造を有するＭＩＳトランジスタを備えている。つまり、Ｐｃｈ型ＭＩＳ構造２０７ａ及びＮｃｈ型ＭＩＳ構造２０７ｂに連続して共通のゲート電極２０４が形成され、Ｐｃｈ型ＭＩＳ構造２０７ａにおいてはＰ型不純物が注入されたＰ型部分２０４ａ、Ｎｃｈ型ＭＩＳ構造２０７ｂにおいてはＮ型不純物が注入されたＮ型部分２０４ｂとなっている。このため、ゲート電極２０４は、ＰＮ境界部２１１を有する。
【００５３】
Ｐｃｈ型ＭＩＳ構造２０７ａ及びＮｃｈ型ＭＩＳ構造２０７ｂのそれぞれにおける構造は、第１の実施形態の半導体装置１００におけるＰｃｈ型ＭＩＳ構造１０７ａ及びＮｃｈ型ＭＩＳ構造１０７ｂと概ね同様である。つまり、シリコン基板２０１上に素子分離２０２による区画が行われ、ゲート絶縁膜２０３を介してゲート電極２０４が形成されている。ゲート電極２０４の上部はアモルファス層２１０ａ及び２１０ｂとなっていると共に、更にその上部は第１の金属シリサイド層２０８ａ及び２０８ｂとなっている。また、ゲート電極２０４の両壁面を覆うようにサイドウォールスペーサー２０５が設けられている。シリコン基板２０１のうちサイドウォールスペーサー２０５の両側の部分にはＰ型不純物又はＮ型不純物が注入されて、ソース領域及びドレイン領域である活性領域２０６ａ及び２０６ｂがそれぞれ形成されている。活性領域２０６ａ及び２０６ｂ上には第２の金属シリサイド層２０９ａ及び２０９ｂが設けられている。
【００５４】
尚、ここでも、ゲート電極と言うときアモルファス層及び第１の金属シリサイド層を含めて呼んでいる。
【００５５】
また、Ｐ型部分２０４ａに注入されているＰ型不純物よりも重い所定の不純物元素が、ゲート電極２０４の全体に選択的に注入されている。これによって、ゲート電極２０４上部にアモルファス層２１０ａ及び２１０ｂが設けられている。第１の実施形態と同様、所定の不純物元素は、ゲート電極２０４の極性に大きな影響を与えない元素であればよい。具体例及び注入の条件についても、第１の実施形態の場合と同様である。
【００５６】
また、第１の金属シリサイド層２０８ａ及び２０８ｂと、第２の金属シリサイド層２０９ａ及び２０９ｂとについて、例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｔ等のような高融点金属の金属シリサイドであることが好ましい。特に、６５ｎｍよりも微細化したプロセスの場合、Ｎｉ、ＮｉＰｔ、Ｐｔ等の金属シリサイドを用いることが好ましい。
【００５７】
以上に説明した本実施形態の半導体装置２００には、Ｐ型不純物よりも重い不純物元素の注入によりゲート電極２０４（Ｐ型部分２０４ａ及びＮ型部分２０４ｂ）上部に選択的にアモルファス層２１０ａ及び２１０ｂが設けられている。このため、第１の金属シリサイド層２０８ａ及び２０８ｂが均一に形成されて凝集による断線の発生が抑制されていると共に、活性領域２０６ａ及び２０６ｂにおいてアモルファス化を行った場合には生じる接合リーク電流の増加が回避されている。
【００５８】
更に、デュアルゲート構造であるゲート電極２０４にはＰ型部分２０４ａとＮ型部分２０４ｂとの境界にＰＮ境界部２１１を有する。従来、Ｐ型部分２０４ａとＮ型部分２０４ｂとではゲート電極２０４を構成するポリシリコンの粒径が異なり、これが金属シリサイド層の断線の原因となっていた。しかし、本実施形態の半導体装置２００の場合、ゲート電極２０４全体に所定の不純物元素が注入されてポリシリコンの粒径が同等であるアモルファス層２１０ａ及び２１０ｂが形成されている。このため、Ｐ型部分２０４ａ上とＮ型部分２０４ｂ上とに亘って均一に第１の金属シリサイド層２０８ａ及び２０８ｂが形成され、ＰＮ境界部２１１上においても断線の発生は抑制されている。
【００５９】
（第３の実施形態）
以下に、第３の実施形態として、本発明に係る半導体装置の製造方法について図面を参照しながら説明する。図４（ａ）〜（ｄ）と、図５（ａ）〜（ｃ）とは、各製造工程を説明するための図である。完成した半導体装置は図５（ｃ）に示されている。尚、ここで製造するのは、それぞれ別個のゲート電極１０４ａ及び１０４ｂを有するＰｃｈ型ＭＩＳ構造１０７ａ及びＮｃｈ型ＭＩＳ構造１０７ｂを有する構造である、第１の実施形態の半導体装置１００と同様の構造であっても良い。また、一つのゲート電極２０４がＰ型部分２０４ａとＮ型部分２０４ｂとを有するデュアルゲート構造である、第２の実施形態の半導体装置２００と同様の構造であっても良い。
【００６０】
初めに図４（ａ）に示す構造を形成する。これは、Ｐｃｈ型ＭＩＳ構造３０７ａ及びＮｃｈ型ＭＩＳ構造３０７ｂに含まれるゲート絶縁膜３０３、ゲート電極３０４ａ及び３０４ｂ、サイドウォールスペーサー３０５、活性領域３０６ａ及び３０６ｂが形成された構造である。この後に工程にて、まだ形成されていないアモルファス層３１０ａ及び３１０ｂ、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂを形成する。
【００６１】
まず、シリコン基板３０１上に素子分離３０２を形成して区画を行う。次に、シリコン基板３０１上に、酸化膜、窒化膜等からなるゲート絶縁膜３０３を形成する。更に、その上にポリシリコン膜を形成した後、ポリシリコン膜上にゲート注入を行い、Ｐｃｈ型ＭＩＳ領域のゲート電極にはＰ型不純物を、Ｎｃｈ型ＭＩＳ領域のゲート電極にはＮ型不純物を添加する。その後、ゲート絶縁膜３０３及び該ポリシリコン膜をパターニングする。これにより、シリコン基板３０１上にゲート絶縁膜３０３を介して形成されたゲート電極３０４（３０４ａ及び３０４ｂ）を得る。
【００６２】
次に、ゲート電極３０４の両側壁を覆うようにサイドウォールスペーサー３０５を形成する。
【００６３】
続いて、Ｐｃｈ型ＭＩＳ構造３０７ａにおいてＰ型不純物の注入を行い、ゲート電極３０４ａにＰ型不純物を注入すると共に、ゲート電極３０４ａから見てサイドウォールスペーサー３０５の外側の部分のシリコン基板３０１に、Ｐ型のソース領域及びドレイン領域となる活性領域３０６ａを形成する。同様に、Ｎｃｈ型ＭＩＳ構造３０７ｂにおいてＮ型不純物の注入を行い、ゲート電極３０４ｂにＮ型不純物を添加すると共に、ゲート電極３０４ｂから見てサイドウォールスペーサー３０５の外側の部分のシリコン基板３０１に、Ｎ型のソース領域及びドレイン領域となる活性領域３０６ｂを形成する。
【００６４】
続いて、図４（ｂ）に示すように、シリコン基板３０１上に保護膜３１１を形成し、活性領域３０６ａ及び３０６ｂ、ゲート電極３０４ａ及び３０４ｂ、サイドウォールスペーサー３０５等を覆う。
【００６５】
続いて、図４（ｃ）に示すように保護膜３１１をＣＭＰ法、リフロー等の平坦化技術により加工する。その後、図４（ｄ）に示すように、エッチングによりゲート電極３０４ａ及び３０４ｂ上の部分の保護膜３１１を除去して開口を設ける。これにより、活性領域３０６ａ及び３０６ｂについては保護膜３１１によって被覆されたまま、ゲート電極３０４ａ及び３０４ｂについては露出させる。
【００６６】
次に、図５（ａ）に示すように、Ｐｃｈ型ＭＩＳ構造３０７ａにおけるゲート電極３０４ａに注入されているＰ型不純物よりも重い不純物元素の注入を行う。これにより、該不純物元素は、露出しているゲート電極３０４ａ及び３０４ｂに対して選択的に注入され、ゲート電極３０４ａ及び３０４ｂの上部をアモルファス化してそれぞれアモルファス層３１０ａ及び３１０ｂを設ける。活性領域３０６ａ及び３０６ｂは、保護膜３１１によって被覆されているため不純物元素が注入されず、アモルファス化も起らない。
【００６７】
この工程において注入する不純物元素は、ゲート電極３０４ａ及び３０４ｂの導電性に大きくは影響を与えない元素であることが好ましい。具体的には、極性の無いIV属元素（例えばゲルマニウム、スズ、シリコン）、III 族元素（例えばガリウム、インジウム）、Ｖ族元素（例えば砒素、アンチモン）、窒素、炭素、希ガス（例えばアルゴン、クリプトン）等のうちの少なくとも１つを用いるのが好ましい。
【００６８】
更に、このような不純物元素の注入は、第１の金属シリサイド層３０８ａ及び３０８ｂが形成される深さ（例えば１５〜４０ｎｍ）よりも深い領域までゲート電極３０４ａ及び３０４ｂをアモルファス化することができると共に、ゲート絶縁膜３０３を不純物元素が突き抜けることのない条件にて行うことが要求される。具体的な条件は注入種にも依存するが、例えば、注入エネルギーが５〜５０ｋｅＶであり、注入量が１×１０14〜１×１０15ｃｍ-2であることが好ましい。
【００６９】
続いて、図５（ｂ）に示すように、エッチングにより保護膜３１１を全て除去する。
【００７０】
次に、図５（ｃ）に示すように、ゲート電極３０４ａ及び３０４ｂ上部に第１の金属シリサイド層３０８ａ及び３０８ｂを設けると共に、活性領域３０６ａ及び３０６ｂ上部に、第２の金属シリサイド層３０９ａ及び３０９ｂを設ける。これにより、半導体装置が製造される。
【００７１】
以上に説明した半導体装置の製造方法によると、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂを形成するよりも前に、Ｐ型不純物よりも重い所定の不純物元素を注入し、ゲート電極３０４ａ及び３０４ｂ上部に選択的にアモルファス層３１０ａ及び３１０ｂを設ける。これにより、Ｐ型部分であるゲート電極３０４ａ及びＮ型部分であるゲート電極３０４ｂについて、ポリシリコンの粒径が均一になり、金属シリサイド層が均一に形成される。この結果、第１の金属シリサイド層３０８ａ及び３０８ｂについての断線を抑制することができる。
【００７２】
また、第２の実施形態の半導体装置２００のようなＰ型部分とＮ型部分とを有するデュアルゲート構造のゲート電極について、そのＰＮ境界部上の断線も抑制することができる。
【００７３】
また、活性領域３０６ａ及び３０６ｂについてはアモルファス化を行わないため、基板ダメージに起因する接合リークを増加させることがない。
【００７４】
尚、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂは、以下のように形成する。まず、ゲート電極３０４ａ及び３０４ｂと、活性領域３０６ａ及び３０６ｂとの上に酸化膜等が存在するとシリサイド反応阻害層となるため、これを除去する。次に、高融点金属膜をシリコン基板３０１上に５〜１５ｎｍの薄膜として堆積させる。その後、第１のアニールを行い、該高融点金属膜と、ゲート電極３０４ａ及び３０４ｂ、活性領域３０６ａ及び３０６ｂのシリコンとを反応させてそれぞれの箇所に金属シリサイドを形成させる。続いて、未反応の高融点金属を選択的に除去した後、第２のアニールを行う。これにより、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂを形成する。
【００７５】
ここで、高融点金属としては、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔのような金属が望ましい。特に、６５ｎｍよりも微細化したプロセスの場合、Ｎｉ、ＮｉＰｔ、Ｐｔ等の金属を用いることが望ましい。
【００７６】
また、高融点金属膜を形成した際に、該高融点金属膜上にＴｉＮ等をキャップとして堆積しても良い。このようなキャップ層は、第１のアニールの際に高融点金属上に酸化膜が形成されるのを防ぐために形成される。また、高融点金属とシリコンとの界面に存在する自然酸化膜等の反応阻害層を還元するためにも形成される。尚、キャップ層は、未反応の高融点金属を除去する際に同時に除去される。
【００７７】
また、第１のアニールは２５０〜３５０℃程度の温度であることが好ましく、第２のアニールは４００〜６００℃程度の温度であることが好ましい。
【００７８】
また、図４（ｂ）において保護膜３１１を形成する際、成膜温度が高すぎると、ゲート電極３０４ａ及び３０４ｂ、活性領域３０６ａ及び３０６ｂにおいて不純物の拡散や不活性化が起きる原因となる。更に、図４（ｃ）における保護膜３１１の平坦化をリフローによって行う場合についても、処理温度が高すぎると同様の問題が生じる。そこで、このような不純物の拡散や不活性化を避けることができる比較的低い温度（例えば５００℃以下）にて成膜やリフローを行うのがよい。
【００７９】
（第４の実施形態）
以下に、第４の実施形態として、本発明に係る半導体装置の別の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｄ）は、各製造工程を説明するための図である。完成した半導体装置は図６（ｄ）に示されている。尚、第３の実施形態と同様に、第１の実施形態の半導体装置１００及び第２の実施形態の半導体装置２００のどちらについても本実施形態の方法により製造することができる。
【００８０】
初めに、第３の実施形態にて説明した工程と同様にして、図４（ａ）に示した構造を形成する。つまり、ＭＩＳトランジスタ構造のうちのゲート絶縁膜、ゲート電極、サイドウォールスペーサー及び活性領域が形成され、アモルファス層及び金属シリサイド層についてはまだ形成されていない構造である。
【００８１】
続いて、図６（ａ）に示すように、シリコン基板３０１上に保護膜３１１を形成し、活性領域３０６ａ及び３０６ｂ、ゲート電極３０４ａ及び３０４ｂ、サイドウォールスペーサー３０５等を覆う。
【００８２】
続いて、図６（ｂ）に示すように、リソグラフィ及びエッチングによりゲート電極３０４ａ及び３０４ｂ上の部分の保護膜３１１を除去して開口部を設ける。これにより、活性領域３０６ａ及び３０６ｂについては保護膜３１１によって被覆されたまま、ゲート電極３０４ａ及び３０４ｂについては露出させる。
【００８３】
更に、Ｐｃｈ型ＭＩＳ構造３０７ａにおけるゲート電極３０４ａに注入されているＰ型不純物よりも重い不純物元素の注入を行う。これにより、該不純物元素は、露出しているゲート電極３０４ａ及び３０４ｂに対して選択的に注入され、ゲート電極３０４ａ及び３０４ｂの上部をアモルファス化してそれぞれアモルファス層３１０ａ及び３１０ｂを設ける。活性領域３０６ａ及び３０６ｂは、保護膜３１１によって被覆されているため不純物元素が注入されず、アモルファス化も起らない。
【００８４】
続いて、図６（ｃ）に示すように、エッチングにより保護膜３１１を全て除去する。
【００８５】
その後、図６（ｄ）に示すように、ゲート電極３０４ａ及び３０４ｂ上部に第１の金属シリサイド層３０８ａ及び３０８ｂを設けると共に、活性領域３０６ａ及び３０６ｂ上部に、第２の金属シリサイド層３０９ａ及び３０９ｂを設ける。
【００８６】
尚、図６（ｂ）の工程にて注入する不純物元素及びその注入条件は、第３の実施形態の場合と同様である。
【００８７】
また、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂの形成方法及びそれに用いる高融点金属について、キャップ層の形成について、アニールの温度について等も、第３の実施形態と同様である。
【００８８】
以上に説明した半導体装置の製造方法によっても、ゲート電極３０４ａ及び３０４ｂの上部にそれぞれ均一な第１の金属シリサイド層３０８ａ及び３０８ｂを形成し、その断線を防ぐことができると共に、活性領域３０６ａ及び３０６ｂの部分における接合リークの増加を避けることができる。つまり、第３の実施形態と同様の効果を実現することができる。
【００８９】
尚、第３の実施形態の場合、アモルファス領域の形成をマスクレスに行なうことができるため、コストを抑制することができる。
【００９０】
また、第４の実施形態の場合のアモルファス領域の形成はマスクレスではないが、ゲート加工に用いたマスクをそのまま用い、レジストを正負逆にすることにより、新規のマスクは不要にできる。このためコストアップは小さい。レジストを正負逆にするとは、例えば、ゲート加工の際のレジストがポジであれば、アモルファス化領域の開口にはネガのレジストを用いるということである。あるいは、その逆に、ゲート加工の際のレジストがネガであれば、アモルファス化領域の開口にはポジのレジストを用いるようにしても良い。
【００９１】
このように、第３及び第４の実施形態のいずれの方法についても、コストアップを抑制して実施することができる。
【産業上の利用可能性】
【００９２】
本発明は、シリサイド膜を有するデュアルゲート構造の半導体装置等に有用である。
【図面の簡単な説明】
【００９３】
【図１】図１は、本発明の第１の実施形態に係る半導体装置１００を示す断面図である。
【図２】図２は、本発明の第２の実施形態に係る半導体装置２００を示す模式図である。
【図３】図３は、半導体装置２００のゲート電極２０４の断面（図２のIII-III 線による断面）を示す図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】図５（ａ）〜（ｃ）は、図４（ｄ）に続いて、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】図７は、従来のポリシリコンからなるゲート電極の結晶粒界を模式的に示したゲート電極の断面図（シリサイド形成前）である。
【符号の説明】
【００９４】
１００                半導体装置
１０１                シリコン基板
１０２                素子分離
１０３                ゲート絶縁膜
１０４                ゲート電極
１０４ａ              ゲート電極（Ｐ型部分）
１０４ｂ              ゲート電極（Ｎ型部分）
１０５                サイドウォールスペーサー
１０６ａ、１０６ｂ    活性領域
１０７ａ              Ｐｃｈ型ＭＩＳ構造
１０７ｂ              Ｎｃｈ型ＭＩＳ構造
１０８ａ、１０８ｂ    第１の金属シリサイド層（ゲート電極上）
１０９ａ、１０９ｂ    第２の金属シリサイド層（活性領域上）
１１０ａ、１１０ｂ    アモルファス層
２００                半導体装置
２０１                シリコン基板
２０２                素子分離
２０３                ゲート絶縁膜
２０４                ゲート電極
２０４ａ              ゲート電極（Ｐ型部分）
２０４ｂ              ゲート電極（Ｎ型部分）
２０５                サイドウォールスペーサー
２０６ａ、２０６ｂ    活性領域
２０７ａ              Ｐｃｈ型ＭＩＳ構造
２０７ｂ              Ｎｃｈ型ＭＩＳ構造
２０８ａ、２０８ｂ    第１の金属シリサイド層（ゲート電極上）
２０９ａ、２０９ｂ    第２の金属シリサイド層（活性領域上）
２１０ａ、２１０ｂ    アモルファス層
２１１                ＰＮ境界部
３０１                シリコン基板
３０２                素子分離
３０３                ゲート絶縁膜
３０４                ゲート電極
３０４ａ              ゲート電極（Ｐ型部分）
３０４ｂ              ゲート電極（Ｎ型部分）
３０５                サイドウォールスペーサー
３０６ａ、３０６ｂ    活性領域
３０７ａ              Ｐｃｈ型ＭＩＳ構造
３０７ｂ              Ｎｃｈ型ＭＩＳ構造
３０８ａ、３０８ｂ    第１の金属シリサイド層（ゲート電極上）
３０９ａ、３０９ｂ    第２の金属シリサイド層（活性領域上）
３１０ａ、３１０ｂ    アモルファス層
３１１                保護膜
【図１】
2009130171.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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