(57)【要約】【課題】レーザパワーの波形制御における波形変調機能を改善してレーザ加工能力の向上をはかる。【解決手段】このレーザ加工装置は、ファイバレーザ発振器１０、レーザ電源１２、レーザ入射部１４、ファイバ伝送系１５、レーザ出射部１６、制御部１８、タッチパネル２０等を有している。制御部１８は、ハードウェア的には、ＣＰＵ（マイクロコンピュータ）、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）、ディジタル−アナログ（Ｄ／Ａ）変換器，アナログ−ディジタル（Ａ／Ｄ）変換器等を有している。【選択図】  図１
2009248157.tif 000002
【特許請求の範囲】
【請求項１】
複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する第１のステップと、
少なくとも１つの前記線分波形要素に対する変調に関して予め決められた項目の内容を設定する第２のステップと、
前記基準波形全体または各々の前記線分波形要素について、前記変調項目の設定内容を表すデータを含むパラメータデータを生成する第３のステップと、
時間軸に沿って、各々の線分波形要素の復元処理を行う各ステージ毎に前記パラメータデータを基に所定の演算処理を行って前記線分波形要素を再生しかつ条件的に変調し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する第４のステップと、
所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変する第５のステップと
を有するレーザ加工方法。
【請求項２】
前記変調項目が、各々の前記線分波形要素について変調をかけるべきか否かを選択する項目を含み、
前記パラメータデータが、各々の前記線分波形要素について変調をかけるべきか否かを指示するフラグのデータを含み、
前記第４のステップにおいて、各々の前記線分波形要素に対し、前記フラグにしたがって条件的に変調をかける、
請求項１に記載のレーザ加工方法。
【請求項３】
前記変調項目が、前記基準波形全体について変調をかけるべきか否かを選択する項目を含み、
前記パラメータデータが、前記基準波形全体について変調をかけるべきか否かを指示するフラグのデータを含み、
前記第４のステップにおいて、前記基準波形に対し、前記フラグにしたがって条件的に変調をかける、
請求項１に記載のレーザ加工方法。
【請求項４】
前記変調項目が、予め用意されている複数の種類の変調波形の中から１つを選択する項目を含み、
前記パラメータデータが、前記選択された変調波形の種類を示すデータを含み、
前記第４のステップにおいて、前記基準波形または前記線分波形要素に対し、前記選択された変調波形を所定の周期で繰り返し重畳する、
請求項１〜３のいずれか一項に記載のレーザ加工方法。
【請求項５】
前記変調波形の種類として、矩形波、正弦波および鋸波を含む請求項４に記載のレーザ加工方法。
【請求項６】
前記変調項目が、前記基準波形または前記線分波形要素に変調波形を重畳する方法として加え合わせるべきか掛け合わせるべきかを選択する項目を含み、
前記パラメータデータが、前記変調波形の重畳方法を指示するデータを含み、
前記第４のステップにおいて、前記重畳方法指定データの指示にしたがって、前記基準波形または前記線分波形要素に対し、前記選択された変調波形を一定の周期で繰り返し加え合わせるか、または繰り返し掛け合わせる、
請求項４または請求項５に記載のレーザ加工方法。  
【請求項７】
前記変調項目が、矩形波の変調波形については所望のデューティを設定する項目を含み、
前記パラメータデータが、前記矩形波の変調波形について前記所望のデューティを指示するデータを含み、
前記第４のステップにおいて、前記基準波形または前記線分波形要素に前記指示されたデューティで前記矩形波の変調波形を重畳する、
請求項６に記載のレーザ加工方法。
【請求項８】
前記パラメータデータが、各々の前記線分波形要素について、始端の値を表す初期値のデータと、傾きを表す変化率のデータと、始端から次に続く線分波形要素の始端までの時間の長さを表す線分区間時間のデータとを含む請求項１〜７のいずれか一項に記載のレーザ加工方法。
【請求項９】
前記第４のステップにおいて、一定周期ΔＴ毎に区分して変化率のデータと変調波形のデータとに応じた変化量を演算し、前記初期値を始点として前記一定周期ΔＴ分の変化量を順次継ぎ足して各々の前記線分波形要素を再生する請求項８に記載のレーザ加工方法。
【請求項１０】
前記周期ΔＴが、前記線分波形要素毎に前記変化率に応じて決定される請求項９に記載のレーザ加工方法。
【請求項１１】
前記変調波形のデータは、１波長分の変調波形を時間軸上で等間隔にサンプリングして得られる所定数の変調データからなり、
前記第４のステップにおいて、前記変調データを時間軸に沿って１個ずつ前記一定周期ΔＴ分の変化量の演算に前記周期ΔＴから独立した一定のサイクルで繰り返し使用する、
請求項９または請求項１０に記載のレーザ加工方法。
【請求項１２】
前記第５のステップにおいて、
前記レーザ光を発振出力する光共振器内の活性媒質を光学的に励起するための励起光源に供給される発光用の駆動電流を測定し、
前記駆動電流の測定値が前記復元された基準波形に倣うように前記駆動電流を可変する、
請求項１〜１１のいずれか一項に記載のレーザ加工方法。
【請求項１３】
前記第５のステップにおいて、
前記レーザ光のレーザ出力を測定し、
前記レーザ出力の測定値が前記基準波形に倣うように、前記レーザ光を発振出力する光共振器内の活性媒質を光学的に励起するための励起光源に供給される発光用の駆動電流を可変する、
請求項１〜１１のいずれか一項に記載のレーザ加工方法。
【請求項１４】
複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する基準波形設定部と、
少なくとも１つの前記線分波形要素に対する変調に関して予め決められた項目の内容を設定する変調設定部と、
前記基準波形全体または各々の前記線分波形要素について、前記変調項目の設定内容を表すデータを含むパラメータデータを生成するパラメータデータ生成部と、
時間軸に沿って、各ステージ毎に前記パラメータデータを基に所定の演算処理を行って前記線分波形要素を再生しかつ条件的に変調し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する基準波形復元部と、
所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変するレーザ出力可変部と
を有するレーザ加工装置。
【請求項１５】
前記基準波形設定部、前記変調設定部および前記パラメータデータ生成部がＣＰＵ（マイクロコンピュータ）で構成され、
前記基準波形復元部がＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）内に構築されている、
請求項１４に記載のレーザ加工装置。
【請求項１６】
前記ＦＰＧＡ内に、少なくとも１つの変調波形について、１サイクル分の波形を時間軸上で等間隔にサンプリングして得られる所定数の変調データを格納する変調データ記憶部が設けられている請求項１５に記載のレーザ加工装置。
【請求項１７】
前記ＣＰＵが、少なくとも１つの変調波形について、１波長分の波形を時間軸上で等間隔にサンプリングして得られる所定数の変調データを記憶しておく第１の変調データ記憶部を有し、
前記ＦＰＧＡ内に、前記変調データを一時的に保持するための第２の変調データ記憶部が設けられ、
前記レーザ加工において前記基準波形を変調するために前記変調波形が用いられるときに、前記ＣＰＵが前記第１の変調データ記憶部より前記変調データを読み出して前記ＦＰＧＡ内の前記第２の変調データ記憶部に転送し、前記第２の変調データ記憶部より前記変調データが前記基準波形復元部の演算処理に同期して読み出される、
請求項１５に記載のレーザ加工装置。
【請求項１８】
前記レーザ出力可変部が、
前記レーザ光を発振出力するための活性媒質を含む光共振器と、
前記活性媒質を光学的に励起するための励起光源と、
前記発光部に発光用の駆動電流を供給するレーザ電源と、
前記駆動電流を測定する電流測定部と、
前記駆動電流の測定値が前記基準波形に倣うように前記駆動回路を制御する制御部と
を有する請求項１４〜１７のいずれか一項に記載のレーザ加工装置。
【請求項１９】
前記レーザ出力可変部が、
前記レーザ光を発振出力するための活性媒質を含む光共振器と、
前記活性媒質を光学的に励起するための励起光源と、
前記励起光源に発光用の駆動電流を供給するレーザ電源と、
前記光共振器より発振出力された前記レーザ光の出力を測定するレーザ出力測定部と、
前記レーザ出力の測定値が前記基準波形に倣うように前記駆動回路を制御する制御部と
を有する請求項１４〜１７のいずれか一項に記載のレーザ加工装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被加工物にパルス発振または連続発振のレーザ光を照射して所望のレーザ加工を施すレーザ加工技術に係り、特にレーザ光の出力（パワー）を波形制御するレーザ加工方法およびレーザ加工装置に関する。
【背景技術】
【０００２】
一般に、レーザ加工においてレーザ光の出力を波形制御する技術は、レーザ溶接で多く用いられている。たとえば、レーザスポット溶接では、被加工物の各溶接ポイントにパルス発振のレーザ光を単発または連発で照射する。また、レーザシーム溶接では、被加工物の溶接ラインに、パルス発振のレーザ光を一定の繰り返し周波数でオーバーラップ走査で照射するか、あるいは連続発振（ＣＷ）のレーザ光を連続走査で照射する。そのようなレーザ溶接加工においては、レーザパワーの波形を任意に可変することによって、溶け込み具合や仕上がり具合等を調整することができる。
【０００３】
たとえば特許文献１には、コントロールボード（制御部）から基準波形が出力され、それに応じてレーザ電源部がレーザ励起部を駆動し、所望の波形形状を有するレーザ光が発振出力されるファイバレーザ加工機が開示されている。更に、このファイバレーザ加工機では、加工用レーザ光の出力をモニタしてレーザ電源部にフィードバックすることが開示されている。
【０００４】
従来のレーザ溶接装置は、ＣＰＵ（マイクロコンピュータ）のメモリ書き込み／読み出し機能を利用してレーザパワーの波形制御を行っている。すなわち、ユーザがタッチパネル等のマン・マシン・インタフェースを通じて所望の基準波形を設定入力すると、ＣＰＵがその設定入力された基準波形を所定のサンプリング周期で符号化し、その２進コードを基準波形データとしてメモリに書き込む。そして、レーザ溶接加工を実行する際に、ＣＰＵが、メモリから基準波形データをサンプリング周期の時間間隔で読み出して、ディジタルの基準波形信号を再生する。こうしてＣＰＵのメモリ読み出し機能により再生されたディジタルの基準波形信号はＤ／Ａ変換器によりアナログの基準波形信号に変換され、そのアナログ基準波形信号がレーザ電源部の制御信号に用いられる。典型的には、レーザ発振器より発振出力された加工用レーザ光の出力（パワー）、あるいは光共振器内の活性媒質を光学的に励起するための励起光源たとえばレーザダイオード（ＬＤ）に供給される駆動電流等が上記アナログの基準波形信号に倣うようにフィードバック制御がかけられる。
【０００５】
もっとも、レーザパワーの波形制御において、フィードバック制御をかけても、モニタ対象（レーザ出力、ＬＤ駆動電流等）の実際の値が必ずしも正確に基準波形に倣うとは限らない。従来のレーザ溶接装置は、基準波形に対するモニタ対象の波形の誤差が所定の許容範囲内に収まっているか否かのチェック（良否判定）を行う場合は、所要の演算処理をすべてＣＰＵで行っている。
【特許文献１】特開２００７−１９０５６６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したようなレーザパワーの波形制御に専らＣＰＵのメモリ書き込み／読み出し機能や演算処理機能を利用する従来の技術は、信号処理に時間がかかり過ぎて、今日の精密溶接加工の要求仕様に十分に対応できていないことが課題となっている。具体的には、基準波形の再生時にＣＰＵがメモリから基準波形データを読み出す際のバスサイクルに多くの時間を要している。
【０００７】
また、任意の溶接加工において溶接の溶け込み具合や仕上がり具合等を一層自由に調整するため、基準波形に対して変調をかけることも行われている。このような波形変調機能を搭載する場合は、メモリから読み出した１サンプル分の基準波形データに変調波形のデータを加え合わせる演算処理も行われるので、ＣＰＵの負荷が更に増大する。このため、最短でも５０μsec以上のサンプリング周期で変調付きの基準波形が再生されており、高速化が切に望まれていた。
【０００８】
加えて、従来の波形変調機能は、基準波形に矩形波の変調波形をそのまま重畳するだけの波形変調しか提供できないため、レーザ加工の様々なニーズに対する適応性が乏しかった。
【０００９】
本発明は、かかる従来技術の問題点に鑑みてなされたものであり、レーザパワーの波形制御における波形変調機能を改善してレーザ加工能力の向上をはかるレーザ加工方法およびレーザ加工装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明のレーザ加工方法は、複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する第１のステップと、少なくとも１つの前記線分波形要素に対する変調に関して予め決められた項目の内容を設定する第２のステップと、前記基準波形全体または各々の前記線分波形要素について、前記変調項目の設定内容を表すデータを含むパラメータデータを生成する第３のステップと、時間軸に沿って、各ステージ毎に前記パラメータデータを基に所定の演算処理を行って前記線分波形要素を再生しかつ条件的に変調し、全ステージにわたり前記線分波形要素を実質的に繋ぎ合わせて前記基準波形を復元する第４のステップと、所望のレーザ加工に用いるパルス発振または連続発振のレーザ光の出力を前記復元された基準波形にしたがって可変する第５のステップとを有する。
【００１１】
本発明のレーザ加工方法においては、所望の基準波形をその設定段階で時間軸に沿ってサンプリング周期で分解するのではなく、基準波形またはそれを構成する複数ステージの線分波形要素の各々について所定の属性（変調項目内容等）を示す複数のパラメータデータを生成し、これらステージ毎のパラメータデータを情報管理する。そして、該基準波形をレーザ加工の波形制御に使用する時は、時間軸に沿って、ステージ順に、各ステージ毎にパラメータデータを基に所定の演算処理を行って線分波形要素を再生し、かつ条件的にこれに変調をかけ、全ステージにわたり線分波形要素を実質的に繋ぎ合わせて基準波形を復元する。この復元かつ変調された基準波形にしたがってパルス発振または連続発振のレーザ光の出力を可変することによって、所望のレーザ加工を行う。
【００１２】
本発明の好適な一態様においては、変調項目が、各々の線分波形要素について変調をかけるべきか否かを選択する項目を含み、パラメータデータが、各々の線分波形要素について変調をかけるべきか否かを指示するフラグのデータを含む。そして、第４のステップにおいて、各々の線分波形要素に対し、該フラグにしたがって条件的に変調をかける。このように、各線分波形要素毎に条件的に変調をかけることができる。
【００１３】
別の好適な一態様においては、変調項目が、基準波形全体について変調をかけるべきか否かを選択する項目を含み、パラメータデータが、基準波形全体について変調をかけるべきか否かを指示するフラグのデータを含む。そして、第４のステップにおいて、基準波形に対し、該フラグにしたがって条件的に変調をかける。このように、基準波形毎に条件的に変調をかけることができる。
【００１４】
また、好適な一態様においては、変調項目が、予め用意されている複数の種類の変調波形の中から１つを選択する項目を含み、パラメータデータが、選択された変調波形の種類を示すデータを含む。そして、第４のステップにおいて、基準波形または線分波形要素に対し、選択された変調波形を所定の周期で繰り返し重畳する。このように、複数の変調波形の中から所望の種類を選べるので、レーザ加工の要求仕様に対する適応能力を広げることができる。
【００１５】
また、好適な一態様においては、変調波形の種類として、矩形波、正弦波および鋸波が用意される。
【００１６】
また、好適な一態様においては、変調項目が、基準波形または線分波形要素に変調波形を重畳する方法として加え合わせるべきか掛け合わせるべきかを選択する項目を含み、パラメータデータが、変調波形の重畳方法を指示するデータを含む。そして、第４のステップにおいて、重畳方法指定データの指示にしたがって、基準波形または線分波形要素に対し、選択された変調波形を一定の周期で繰り返し加え合わせるか、または繰り返し掛け合わせる。ここで、加え合わせの重畳方法を選択した場合は、当該基準波形または当該線分波形要素の全持続時間を通じて波形の交流成分の振幅を一定に保持することができる。また、掛け合わせの重畳方法を選択した場合は、当該基準波形または当該線分波形要素の変化率に応じて波形の交流成分の振幅を可変することができる。このように、複数の変調方法の中から所望の種類を選べるので、レーザ加工の要求仕様に対する適応能力を広げることができる。
【００１７】
また、好適な一態様においては、変調項目が、矩形波の変調波形については所望のデューティを設定する項目を含み、パラメータデータが、矩形波の変調波形について所望のデューティを指示するデータを含む。そして、第４のステップにおいて、基準波形または前記線分波形要素に前記指示されたデューティで前記矩形波の変調波形を重畳する。このように、矩形波の変調波形についてはデューティを任意に調節できるので、レーザ加工の要求仕様に対する適応能力を広げることができる。
【００１８】
また、好適な一態様においては、パラメータデータが、各々の線分波形要素について、始端の値を表す初期値のデータと、傾きを表す変化率のデータと、始端から次に続く線分波形要素の始端までの時間の長さを表す線分区間時間のデータとを含む。この場合、第４のステップにおいては、一定周期ΔＴ毎に変化率のデータと変調波形のデータとに応じた変化量を演算し、初期値を始点として一定周期ΔＴ分の変化量を順次継ぎ足して各々の線分波形要素を再生しかつ変調してよい。
【００１９】
また、波形生成周期ΔＴは、全ての線分波形要素に亘って共通の値（固定値）に設定してもよいが、線分波形要素毎に変化率に応じて決定してもよい。その場合は、線分波形要素の変化率が大きいほどΔＴを短くし、線分波形要素の変化率が小さいほどΔＴを長くするのが好ましい。つまり、変化率が大きいときは波形生成周期を短くし、変化率が小さいときは波形生成周期を長くすることによって、波形再生の精度と演算処理効率を両立させることができる。
【００２０】
また、好適な一態様においては、変調波形のデータは、１サイクル分の変調波形を時間軸上で等間隔にサンプリングして得られる所定数の変調データからなる。そして、第４のステップにおいて、変調データを時間軸に沿って１個ずつ、かつサイクルの周期で繰り返し一定周期ΔＴ分の変化量の演算に用いる。このように、１サイクル分の変調波形データを用意すればよいので、波形変調に要するデータ量を大幅に節減することができる。
【００２１】
本発明のレーザ加工装置は、複数本の線分波形要素を時間軸に沿って繋ぎ合わせて所望の基準波形を設定する基準波形設定部と、少なくとも１つの前記線分波形要素に対する変調に関して予め決められた項目の内容を設定する変調設定部と、前記基準波形全体または各々の前記線分波形要素について、前記変調項目の設定内容を表すデータを含むパラメータデータを生成するパラメータデータ生成部と、時間軸に沿って、各ステージ毎に前記パラメータデータを基に所定の演算処理を行って前記線分波形要素を再生しかつ条件的に変調し、全ステージにわたり線分波形要素を実質的に繋ぎ合わせて基準波形を復元する。レーザ出力可変部は、この復元かつ変調された基準波形にしたがってパルス発振または連続発振のレーザ光の出力を可変し、波形制御でレーザ加工を行う。
【００２２】
本発明の好適な一態様においては、基準波形設定部、変調設定部およびパラメータデータ生成部がＣＰＵ（マイクロコンピュータ）で構成され、基準波形復元部がＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）内に構築される。この場合、好ましくは、ＦＰＧＡ内に、少なくとも１つの変調波形について、１サイクル分の波形を時間軸上で等間隔にサンプリングして得られる所定数の変調データを格納する変調データ記憶部が設けられてよい。
【００２３】
また、好適な一態様においては、レーザ出力可変部が、レーザ光を発振出力するための活性媒質を含む光共振器と、活性媒質を光学的に励起するための励起光源と、この励起光源に発光用の駆動電流を供給するレーザ電源と、駆動電流を測定する電流測定部と、駆動電流の測定値が基準波形に倣うように駆動回路を制御する制御部とを有する。
【００２４】
別の好適な一態様においては、レーザ出力可変部が、レーザ光を発振出力するための活性媒質を含む光共振器と、活性媒質を光学的に励起するための励起光源と、この励起光源に発光用の駆動電流を供給するレーザ電源と、光共振器より発振出力された前記レーザ光の出力を測定するレーザ出力測定部と、レーザ出力の測定値が基準波形に倣うように前記駆動回路を制御する制御部とを有する。
【発明の効果】
【００２５】
本発明のレーザ加工方法またはレーザ加工装置によれば、上記のような構成および作用により、レーザパワーの波形制御における波形変調機能を改善して、レーザ加工能力を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図を参照して本発明の好適な実施の形態を説明する。
【００２７】
図１に、本発明の一実施形態におけるレーザ加工装置の構成を示す。このレーザ加工装置は、ファイバレーザ溶接機として構成されており、ファイバレーザ発振器１０、レーザ電源１２、レーザ入射部１４、ファイバ伝送系１５、レーザ出射部１６、制御部１８、タッチパネル２０等を有している。
【００２８】
ファイバレーザ発振器１０は、発振用の光ファイバ（以下「発振ファイバ」と称する。）２２と、この発振ファイバ２２の一端面にポンピング用の励起光ＭＢを照射する電気光学励起部２４と、発振ファイバ２２を介して光学的に相対向する一対の光共振器ミラー２６，２８とを有している。
【００２９】
電気光学励起部２４は、励起光源としてのレーザダイオード（ＬＤ）３０および集光用の光学レンズ３２を有している。ＬＤ３０は、レーザ電源１２よりＬＤ駆動電流（またはＬＤ励起電流）ＩDを供給または注入されて発光駆動され、所定波長のＬＤ光つまり励起光ＭＢを発振出力する。光学レンズ３２は、ＬＤ３０からの励起光ＭＢを発振ファイバ２２の一端面に集光入射させる。ＬＤ３０と光学レンズ３２との間に配置される光共振器ミラー２６は、ＬＤ３０側から入射した励起光ＭＢを透過させ、発振ファイバ２２側から入射した発振光線を共振器の光軸上で全反射するように構成されている。
【００３０】
レーザ電源１２よりＬＤ３４に供給されるＬＤ駆動電流ＩDを測定するために、電流センサ２５およびＬＤ電流測定回路２７が設けられている。電流センサ２５は、たとえばホール素子からなり、無接触でＬＤ駆動電流ＩDを検出する。ＬＤ電流測定回路２７は、電流センサ２５の出力信号を入力してＬＤ駆動電流ＩDの電流測定値（たとえば電流実効値）ＭIDを演算する。ＬＤ電流測定回路２７で得られた電流測定値ＭIDは、フィードバック信号としてレーザ電源１２に与えられるとともに、モニタ信号として制御部１８に与えられる。
【００３１】
発振ファイバ２２は、図示省略するが、発光元素としてたとえば希土類元素のイオンをドープしたコアと、このコアを同軸に取り囲むクラッドとを有しており、コアを活性媒体とし、クラッドを励起光の伝播光路としている。上記のようにして発振ファイバ２２の一端面に入射した励起レーザ光ＭＢは、クラッド外周界面の全反射によって閉じ込められながら発振ファイバ２２の中を軸方向に伝搬し、その伝搬中にコアを何度も横切ることでコア中の希土類元素イオンを光励起する。こうして、コアの両端面から軸方向に所定波長の発振光線が放出され、この発振光線が光共振器ミラー２６，２８の間を何度も行き来して共振増幅され、部分反射ミラーからなる片側の光共振器ミラー２８より該所定波長を有するファイバレーザ光ＦＢが取り出される。
【００３２】
なお、光共振器において、光学レンズ３２，３４は、発振ファイバ２２の端面から放出されてきた発振光線を平行光にコリメートして光共振器ミラー２６，２８へ通し、光共振器ミラー２６，２８で反射して戻ってきた発振光線を発振ファイバ２２の端面に集光させる。また、発振ファイバ２２を通り抜けた励起用レーザ光ＭＢは、光学レンズ３４および光共振器ミラー２８を透過したのち折り返しミラー３６にて側方のレーザ吸収体３８に向けて折り返される。光共振器ミラー２８より出力されたファイバレーザ光ＦＢは、この折り返しミラー３６をまっすぐ透過し、次いでビームスプリッタ４０を通ってからレーザ入射部１４に入る。
【００３３】
ビームスプリッタ４０は、入射したファイバレーザ光ＦＢのごく一部（例えば１％）を所定方向つまりパワーモニタ用のフォトセンサ（ＰＤ）４２側へ反射し、残りの大部分（９９％）をまっすぐ透過させる。フォトセンサ（ＰＤ）４２の正面には、ビームスプリッタ４０からの反射光またはモニタ光ＲFBを集光させる集光レンズ４４が配置されている。
【００３４】
フォトセンサ（ＰＤ）４２は、ビームスプリッタ４０からのモニタ光ＲFBを光電変換して、ファイバレーザ光ＦＢのレーザ出力（パワー）を表す電気信号（レーザ出力測定信号）を出力する。レーザ出力測定回路４５は、フォトセンサ４２の出力信号を基に、アナログ信号処理によってファイバレーザ光ＦＢのレーザ出力測定値ＭFBを求める。レーザ出力測定回路４５で得られたレーザ出力測定値ＭFBは、フィードバック信号としてレーザ電源１２に与えられるとともに、モニタ信号として制御部１８に与えられる。
【００３５】
ビームスプリッタ４０をまっすぐ透過してレーザ入射部１４に入ったファイバレーザ光ＦＢは、最初にベントミラー４６で所定方向に折り返され、次いで入射ユニット４８内で集光レンズ５０により集光されてファイバ伝送系１５の伝送用光ファイバ（以下「伝送ファイバ」と称する。）５２の一端面に入射する。伝送用光ファイバ５２は、たとえばＳＩ（ステップインデックス）形ファイバからなり、入射ユニット４８内で入射したファイバレーザ光ＦＢをレーザ出射部１６の出射ユニット５４まで伝送する。出射ユニット５４は、伝送ファイバ５２の終端面より出たファイバレーザ光ＦＢを平行光にコリメートするコリメートレンズ５６と、平行光のファイバレーザ光ＦＢを所定の焦点位置に集光させる集光レンズ５８とを有している。
【００３６】
レーザ溶接加工が行われる時は、レーザ電源１２より波形制御された駆動電流ＩDがＬＤ３０に供給（注入）され、ファイバレーザ発振器１０内でＬＤ３０より駆動電流ＩDの波形に対応したＬＤ出力波形の励起光ＭＢが発振ファイバ２２に供給（注入）され、ファイバレーザ発振器１０よりＬＤ出力波形に対応したレーザ出力波形を有するファイバレーザ光ＦＢが発振出力される。この波形制御されたファイバレーザ光ＦＢが、レーザ入射部１４、ファイバ伝送系１５およびレーザ出射部１６を介して被加工物Ｗの溶接ポイントまたは溶接ラインに集光照射される。該溶接ポイントまたは溶接ラインにおいては、ファイバレーザ光ＦＢのエネルギーにより被加工材質が溶融し、パルス照射終了後に凝固してナゲットが形成される。
【００３７】
このファイバレーザ溶接装置において、ファイバレーザ発振器１０は、発振ファイバ２２が口径１０μｍ程度、長さ数メートル程度の細長いコアを活性媒体とするため、ビーム径が細くてビーム広がり角の小さなファイバレーザ光ＦＢを発振出力することができる。しかも、発振ファイバ２２の一端面に入射した励起レーザ光ＭＢが発振ファイバ２２の中で数メートルの長い光路を伝搬する間に何度もコアを横切って励起エネルギーを使い果たすので、非常に高い発振効率でファイバレーザ光ＦＢを生成することができる。また、ファイバレーザ発振器１０は、発振ファイバ２２のコアが熱レンズ効果を起こさないため、ビームモードが非常に安定している。このように、ビームモードおよびレーザ出力のいずれも安定しているので、ＣＷモードのレーザ発振を最大１００秒程度まで持続できるようになっている。
【００３８】
このファイバレーザ溶接装置は、後述するように、ファイバレーザ光ＦＢの出力（パワー）について任意かつ多様な波形制御を可能とし、しかも波形変調機能を大きく改善しており、任意の溶接加工において溶接の溶け込み具合や仕上がり具合等を一層自由に調整することが可能であり、精密溶接加工の厳しい要求仕様にも十分余裕を持って対応できる。
【００３９】
ここで、図２、図３および図４に、このファイバレーザ溶接装置において設定入力可能な基準波形の基本形態（モード）を示す。いずれのモードでも、複数本の線分波形要素を時間軸に沿って実質的に繋ぎ合わせて所望の基準波形を設定するようになっている。
【００４０】
図２に、単発発振モードにおける基準波形の一例を示す。たとえば、０．１〜５００msecの持続時間ＴAで任意のパルス波形を設定できるようになっている。図示の基準波形Ａは、３本の線分波形要素ａ1，ａ2，ａ3を繋ぎ合わせて構成されている。
【００４１】
図３に、リピートモードにおける繰り返し基準波形の一例を示す。たとえば、０．１〜５００msecの持続時間ＴAを有する基準波形Ａの繰り返しを最長９９secの期間ＴCにわたって（最速の繰り返し周波数：５ｋＨｚ）設定できるようになっている。
【００４２】
図４に、ＣＷモードにおける基準波形の一例を示す。たとえば、０．５〜９９secの持続時間ＴBで任意の連続波形を設定できるようになっている。図示の基準波形Ｂは、７本の線分波形要素ｂ1，ｂ2，ｂ3，ｂ4，ｂ5，ｂ6，ｂ7を繋ぎ合わせて構成されている。
【００４３】
図５に、この実施形態における制御部１８の具体的な構成例を示す。図示のように、制御部１８は、ハードウェア的には、ＣＰＵ（マイクロコンピュータ）６４、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）６６、ディジタル−アナログ（Ｄ／Ａ）変換器６８，アナログ−ディジタル（Ａ／Ｄ）変換器７０，７２および接続装置７４を有している。
【００４４】
ＣＰＵ６４は、中央演算処理装置、プログラムメモリ、データメモリおよびインタフェース回路等を含んでおり、プログラムメモリに格納されている各種プログラム（ソフトウェア）にしたがって装置全体ないし各部の動作を制御する。特に、レーザパワーの波形制御に関して、ＣＰＵ６４は、タッチパネル２０の表示部２０ａおよび入力部２０ｂを介してユーザ（作業員、保守員等）の希望する基準波形を入力する。
【００４５】
この実施形態におけるＣＰＵ６４は、タッチパネル２０を通じて設定入力された基準波形を従来のようにそのままサンプリングして符号化するのではなく、時間軸上でその基準波形をその構成要素である複数本の線分波形要素に分解し、各線分波形要素毎にその特性を示すパラメータのデータを生成する。この実施形態では、各々の線分波形要素毎に、つまり各ステージについて、（１）始端の値を表す「初期値」のデータ、（２）傾きを表す「変化率」のデータ、（３）始端から次の線分波形要素の始端までの時間の長さを表す「線分区間時間」のデータ、および（４）変調機能および分解能についてユーザオプションおよびＣＰＵ設定スケールをそれぞれ示す「変調フラグ／分解能フラグ」のデータ、の４種類のパラメータデータを生成する。
【００４６】
たとえば、図２の基準波形Ａの第１線分波形要素ａ1を例にとると、図６に示すように、「初期値」は始端ｑ1の値（通常０）であり、「変化率」はΔＡ（％）／ΔＴ（μsec）であり、「線分区間時間」はＮ（個）×ΔＴ（μsec）である。ここで、ΔＴは、サンプリング周期ではなく、後述するようにＦＰＧＡ６６内で各線分波形要素を再生する際の１回分の演算出力ないし信号処理サイクルの周期である。各ステージ内でΔＴは一定であるから、「線分区間時間」のデータとして数値Ｎを表すデータを用いてよい。
【００４７】
また、「変調フラグ」は、ＦＰＧＡ６６側で当該分波形要素ａ1を再生する際に、たとえば図７に示すような一定サイクルの変調波形Ｈを重畳すべきか否かを指示する。変調フラグ“０”のときは変調がかけられず、変調フラグ“１”のときに変調がかけられる。
【００４８】
「分解能フラグ」は、ＦＰＧＡ６６側が当該分波形要素ａ1を再生する際に上記「変化率」について用いるスケールを指示する。たとえば、分解能フラグ“０”は、［０．０１％−１］のスケールを指示する。ここで、［０．０１％−１］は、［０．０１％］を「１」とするスケールであることを意味する。すなわち、波高基準値に対する単位変化量ΔＡの比Ｊが百分率表示で０．０１％のときは、「変化率」データΔＳは１になる。したがって、Ｊ＝０．１０％のときはΔＳ＝１０であり、Ｊ＝１．０％のときは、ΔＳ＝１００である。これに対して、分解能フラグ“１”は、［０．００００１％−１］のスケールを指示する。すなわち、波高基準値に対する変化率ΔＡの比Ｊが百分率表示で０．００００１％のときは、「変化率」データΔＳは１になる。したがって、Ｊ＝０．０００１％のときはΔＳ＝１０であり、Ｊ＝０．００１％のときは、ΔＳ＝１００である。
【００４９】
たとえば、図８に示すように、線分波形要素ａ1の傾き（変化率）が普通以上であるときは［０．０１％−１］のスケールが用いられ、傾き（変化率）が相当小さいときは［０．００００１％−１］のスケールが用いられる。
【００５０】
ＣＰＵ６４は、各線分波形要素毎に生成した１ステージ分の上記４種類のパラメータデータを、たとえば図９に示すようなフォーマットで１セットにまとめて管理する。
【００５１】
さらに、ＣＰＵ６４は、たとえば図１０に示すようなフォーマットで基準波形全体の基本パラメータデータも生成する。ここで、「波高基準値」は、上記ステージ・パラメータの１つである「変化率」の分母に相当するもので、ユーザが自由に設定できる。たとえば、ＬＤ駆動電流についてユーザが「波高基準値」を２００Ａに設定したとすると、図６の例で一周期ΔＴ当たりの変化量ΔＡが１０Ａであるときは、Ｊ＝５％である。この場合、ＣＰＵ６４は、［０．０１％−１］のスケールを採用し、Ｓ＝５００の「変化率」データを生成することになる。
【００５２】
図１０において、「繰り返し周波数」および「繰り返し回数」は、リピートモード（図３）における基準波形の繰り返し周波数（ｍ／ＴC）および繰り返し回数（ｍ）であり、ユーザの設定入力した値をそのまま用いてよい。また、「モニタ期間指定」は、ＣＷモード（図４）においてモニタリングをかける様式（波形全体または一定周期毎）を指定するパラメータであり、周期を可変設定することもできるようになっている。
【００５３】
「変調項目内容」は、上記ステージ・パラメータの「変調フラグ」と共に、波形変調機能に関して予め決められた項目の設定内容を示す。より詳細には、図１１に示すように、変調項目として、「変調波形の種類」、「デューティ」、「重畳方法」、「変調フラグ」がシステムに用意されている。
【００５４】
この実施形態では、図１２に示すように複数の変調波形たとえば（ａ）矩形波、（ｂ）正弦波、（ｃ）鋸波の３種類が装置システムに用意されており、ユーザがその中から希望する種類を選択できるようになっている。「変調波形の種類」のデータ（図１１）は、このユーザの選択した種類を指示する。
【００５５】
また、矩形波を選んだ場合は、図１３に示すように、たとえばδｔのピッチで０％から１００％まで１００通りの中から任意のデューティを選べるようになっている。「デューティ」のデータ（図１１）は、ユーザが選定したデューティを指示する。
【００５６】
さらに、この実施形態では、線分波形要素あるいは基準波形に対する変調波形の重畳の仕方として、(I)変調波形を加え合わせる方法と、(II)変調波形を掛け合わせる方法の２種類が装置システムに用意されており、ユーザはいずれか一方を選べるようになっている。「重畳方法」のデータ（図１１）は、ユーザが選んだ重畳方法（(I)もしくは(II)）を指示する。
【００５７】
図１４に示すように、たとえば基準波形Ａが正の変化率で時間軸に沿って上昇する場合、重畳方法(I)によれば合成波形［Ａ＋Ｈ］の交流成分の振幅は一定で変化しないが、重畳方法(II)によれば合成波形［Ａ×Ｈ］のレベルが上昇するにつれてその交流成分の振幅が次第に大きくなる。
【００５８】
「変調フラグ」のデータ（図１１）は、基準波形全体について変調をかけるか否かを指示するものであり、ステージ・パラメータデータの「変調フラグ」（図９）と択一的に使用されてよい。
【００５９】
ＣＰＵ６４は、１つの基準波形について、たとえば図１５に示すようなフォーマットで、基準波形全体の基本パラメータデータ（図１０）と各線分波形要素（ステージ）毎のパラメータデータ（図９）とを結び付けて情報管理し、ＣＰＵ内部または外部のデータメモリに保存する。なお、図示省略するが、第ｎステージが最終ステージであることを示す終端指示データを付けるのが好ましい。この実施形態では、仮の第（ｎ＋１）ステージを定義し、その中の「線分区間時間」のデータＮを０にセットしておくことで、１つ前の第ｎステージが最終ステージであることを示すようにしている。
【００６０】
図１６に、この実施形態においてＦＰＧＡ６６内に構築される各種回路の一構成例を示す。図示のように、ＦＰＧＡ６６には、データメモリ８０、制御回路８２、基本パラメータデータ・バッファメモリ８４、ステージ・パラメータデータ・バッファメモリ８６、波形復元／変調演算回路８８、基準波形出力回路９０、変調データメモリ９２、変調データバッファ９３、アドレスカウンタ９４、サイクルカウンタ９５、カウント比較回路９６、基準波形積分回路９８、電流モニタ波形バッファメモリ１００，レーザ出力モニタ波形バッファメモリ１０２、電流モニタ波形積分回路１０４、レーザ出力モニタ波形積分回路１０６、比較判定回路１０８等が作り込まれる。これらの回路８０〜１０８の動作に必要なクロックは外部のクロック回路１１０から供給される。
【００６１】
データメモリ８０には、レーザ溶接加工の開始に先立って、ＣＰＵ６４よりそのレーザ溶接加工で使用される基準波形に係る全パラメータデータ（図１５）が書き込まれる。制御回路８２は、ＣＰＵ６４から所要の制御信号および制御に関連した各種データを受け取り、ＦＰＧＡ６６内の各部を制御する。
【００６２】
基本パラメータデータ・バッファメモリ８４は、当該基準波形の復元処理を実行する際に、データメモリ８０より基準波形全体の基本パラメータデータ（図１０）を取り込んで保持する。ステージ・パラメータデータ・バッファメモリ８６は、各線分波形要素の再生処理を実行する際に、データメモリ８０より当該ステージのパラメータデータ（図９）を取り込んで保持する。
【００６３】
波形復元／変調演算回路８８は、制御回路８２の制御の下で、時間軸に沿って、各ステージ毎にパラメータデータを基に所定の演算処理を行って各線分波形要素を再生し、全ステージにわたり線分波形要素を実質的に繋ぎ合わせて基準波形を復元する処理を一定周期（ΔＴ）の演算によって実行する。
【００６４】
この演算処理のために、基本パラメータデータ・バッファメモリ８４より基準波形全体の基本パラメータデータ（図１０）を受け取り、ステージ・パラメータデータ・バッファメモリ８６より各ステージのパラメータデータ（図９）をステージ順に上書きで取り込み、変調データメモリ９２より変調バッファ９３を介して変調波形Ｈのデータを受け取る。
【００６５】
変調データメモリ９２には、各変調波形について、たとえば図１７に示すように１サイクル分の変調波形Ｈを時間軸上で等間隔にサンプリングして得られる所定数たとえば１００個の変調データ（ｈ1，ｈ2，ｈ3，・・，ｈ100）がたとえば図１８に示すようなメモリマッピングで格納されている。アドレスカウンタ９４は、変調データメモリ９２より変調波形データｈp（ｐ＝１，２，・・，１００）を一定周期（δｔ）で１個ずつ読み出すためのＤＭＡコントローラを構成する。
【００６６】
なお、ステージ・パラメータデータの中の「線分区間時間」のデータは、演算回路８８にではなく、後述するようにカウント比較回路９６に与えられる。
【００６７】
基準波形出力回路９０は、波形復元／変調演算回路８８より一定周期（ΔＴ）毎に生成される線分波形要素の再生データＣＳを取り込み、その線分波形要素の再生データＣＳをレーザ電源１２に対する制御信号として所定のタイミングで出力する。
【００６８】
サイクルカウンタ９５およびカウント比較回路９６は、波形復元／変調処理における各ステージの持続時間（線分区間時間）を計時するためのタイマ回路を構成している。サイクルカウンタ９５は、各ステージの開始でリセットされ、復元処理の１周期（ΔＴ）毎に、たとえば波形復元／変調演算回路８８より線分波形要素の再生データＣＳが出力される度毎に１つカウントアップし、カウント値ｉを出力する。
【００６９】
カウント比較回路９６は、サイクルカウンタ９５からのカウント値ｉをステージ・パラメータデータ・バッファメモリ８６に保持されている「線分区間時間」のデータＮと比較し、ｉがＮに達した時に、当該ステージが終了したことを知らせるステージ終了通知信号Ｋを発生する。カウント比較回路９６よりステージ終了通知信号Ｋが発せられると、これに応答して制御回路８２がデータメモリ８０より次のステージのパラメータデータをステージ・パラメータデータ・バッファメモリ８６に上書きでロードするようになっている。
【００７０】
基準波形積分回路９８は、基準波形出力回路９０より一定の積分周期に出力される線分波形要素の再生データＣＳを取り込んで累積加算し、再生中の基準波形の積分値を演算する。
【００７１】
電流モニタ波形バッファメモリ１００は、ＬＤ電流測定回路２７より接続回路７４およびＡ／Ｄ変換器７０（図５）を介して送られてくるＬＤ駆動電流測定値ＭIDをラッチする。電流モニタ波形積分回路１０４は、電流モニタ波形バッファメモリ１００より一定周期毎にＬＤ駆動電流測定値ＭIDを取り込んで累積加算し、ＬＤ駆動電流モニタ波形の積分値を求める。
【００７２】
レーザ出力モニタ波形バッファメモリ１０２は、レーザ出力測定回路４５より接続回路７４およびＡ／Ｄ変換器７２（図５）を介して送られてくるレーザ出力測定値ＭFBをラッチする。レーザ出力モニタ波形積分回路１０６は、レーザ出力モニタ波形バッファメモリ１０２より一定周期毎にレーザ出力測定値ＭFBを取り込んで累積加算し、レーザ出力モニタ波形の積分値を求める。
【００７３】
比較判定回路１０８は、１回のモニタ期間が終了する度毎に、基準波形積分回路９８で得られている基準波形の積分値と電流モニタ波形積分回路１０４で得られているＬＤ駆動電流モニタ波形の積分値あるいはレーザ出力モニタ波形積分回路１０６で得られているレーザ出力モニタ波形の積分値とを比較して、その差分（誤差）を求め、その誤差が所定の許容範囲内に入っているか否かの判定（良否判定）を行う。そして、不良の判定結果が出たときは、これをＣＰＵ６４に伝えるようになっている。
【００７４】
なお、不良の判定結果をＣＰＵ６４に送るときは、バッファメモリ１００，１０２に蓄積されているモニタ波形のデータもＣＰＵ６４に送れるようになっている。
【００７５】
レーザ電源１２は、図示省略するが、直流電源、ＬＤ駆動回路、コンパレータ、フィードバック信号選択回路等を有している。直流電源は、たとえばインバータ回路あるいはスイッチングレギュレータ回路からなり、一定のＬＤ駆動電圧を出力する。ＬＤ駆動回路は、ＬＤ駆動電圧からＬＤ駆動電流ＩDを生成するＶ−Ｉ変換回路からなり、ＦＰＧＡ６６の基準波形出力回路９０よりＤ／Ａ変換器６８および接続回路７４を介して送られてくるアナログの基準波形信号ＣＳに倣うようにＬＤ駆動電流ＩDを可変する。コンパレータは、ＦＰＧＡ６６からの基準波形信号ＣＳを指令信号として入力するとともに、フィードバック信号選択回路よりＬＤ駆動電流測定値ＭIDもしくはレーザ出力測定値ＭFBをフィードバック信号として入力し、両入力信号の差分を表す誤差信号を出力する。ＬＤ駆動回路は、誤差信号を零にする方向にＬＤ駆動電流ＩDを可変する。フィードバック信号選択回路は、ＣＰＵ６４の制御の下で、ＬＤ駆動電流ＩDに対してフィードバック制御をかけるときはＬＤ駆動電流測定値ＭIDを選択し、ファイバレーザ光ＦＢの出力に対してフィードバック制御をかけるときはレーザ出力測定値ＭFBを選択するようになっている。
【００７６】
図１９に、単発モードまたはリピートモードにおけるＦＰＧＡ６６内の全体的な処理手順をフローチャートで示す。このフローは、所望のレーザ溶接加工を実行する時に開始され、制御回路８２によって全体のシーケンスが制御される。なお、このフローに先立って、上述したように、このレーザ溶接加工で使用される基準波形に係る全パラメータデータ（図１５）がＣＰＵ６４よりＦＰＧＡ６６のデータメモリ８０に書き込まれる。
【００７７】
先ず、制御部８２が、データメモリ８０から基準波形全体の基本パラメータデータ（図１０）を読み出して、基本パラメータデータ・バッファメモリ８４にロードまたはセットする（ステップＳ1）。
【００７８】
次に、制御部８２は、データメモリ８０にアクセスし、次に読み出すべきステージ・パラメータデータの中の「線分区間時間」データＮを読み取り（ステップＳ2）、Ｎ＞０、Ｎ＝０のいずれであるか検査する（ステップＳ3）。最初のステージは常に存在するので、Ｎ＞０であり、有効であるから、そのステージのパラメータデータ（図９）をデータメモリ８０から読み出し、ステージ・パラメータデータ・バッファメモリ８６にセットする（ステップＳ4）。
【００７９】
次に、制御部８２は、当該線分波形要素を再生して変調をかけるための演算処理（ステップＳ5）を基準波形復元演算回路８８に一定周期（ΔＴ）で繰り返し行わせる（ステップＳ5→Ｓ8→Ｓ9→Ｓ10→Ｓ5・・）。基準波形復元演算回路８８は、加減乗除等の演算により、「変化率」データと「分解能」フラグと「変調項目」データと変調データｈpとから一定周期ΔＴ当たりの単位変調変化量ΔＡを求め、「初期値」（ｑ）を始点として一定周期ΔＴ毎に、単位変調変化量ΔＡを再生途上の線分波形要素の終端に継ぎ足し、更新された波形終端の値を示す線分波形要素の再生データＣＳを生成する。
【００８０】
また、制御部８２は、基準波形復元演算回路８８で生成された線分波形要素の再生データＣＳをレーザ電源１２に向けて出力するデータ出力処理（ステップＳ6）を基準波形出力回路９０に一定周期（ΔＵ）で繰り返し行わせる（ステップＳ5→Ｓ6→Ｓ9→Ｓ10→Ｓ6・・）。さらに、これと並行して、電流モニタ波形バッファメモリ１００およびレーザ出力モニタ波形バッファメモリ１０２には、ＬＤ電流測定回路２７およびレーザ出力測定回路４５からのＬＤ駆動電流測定値ＭIDおよびレーザ出力測定値ＭFBをそれぞれラッチするモニタ波形データ入力処理（ステップＳ6）を一定周期で繰り返し行わせる（ステップＳ5→Ｓ6→Ｓ9→Ｓ10→Ｓ6・・）。
【００８１】
また、制御部８２は、基準波形出力回路９０より出力された線分波形要素の再生データＣＳを積分する積分演算処理（ステップＳ7）を基準波形積分回路９８に一定周期で繰り返し行わせる（ステップＳ5→Ｓ7→Ｓ9→Ｓ10→Ｓ7・・）。さらに、これと並行して、電流モニタ波形積分回路１０４およびレーザ出力モニタ波形積分回路１０６には、モニタ中のＬＤ駆動電流測定値ＭIDおよびレーザ出力測定値ＭFBをそれぞれ積分するモニタ波形積分演算処理（ステップＳ7）を一定周期で繰り返し行わせる（ステップＳ5→Ｓ7→Ｓ9→Ｓ10→Ｓ7・・）。
【００８２】
このように、メモリから基準波形そのもののデータをサンプリングの周期で読み出して基準波形を復元するのではなく、ＦＰＧＡ６６内で基準波形ないし各線分波形要素の特徴または属性を示す複数のパラメータデータを基に一定周期（ΔＴ）毎の演算出力を繰り返して基準波形を復元しかつ変調する方式であるから、基準波形の復元処理および波形変調処理に要するデータ量を従来のＣＰＵ方式に比して大幅（１／１０以下）に削減することができる。
【００８３】
また、上記のような基準波形復元演算回路８８による一定周期（ΔＴ及びΔＵ）毎の波形再生／変調演算処理（ステップＳ5）、基準波形出力回路９０による一定周期（ΔＵ）毎の再生データ出力処理ならびに電流モニタ波形バッファメモリ１００およびレーザ出力モニタ波形バッファメモリ１０２によるモニタ波形データ入力処理（ステップＳ6）、基準波形積分回路９８による一定周期毎の基準波形積分演算処理ならびに電流モニタ波形積分回路１０４およびレーザ出力モニタ波形積分回路１０６による一定周期毎のモニタ波形積分演算処理（ステップＳ7）は、ＣＰＵ動作とは異なり１回の処理にバスサイクルや多数のマシンサイクルを必要とせず、しかもパイプライン方式で行われるため、ＦＰＧＡ全体としても実質的には一定周期（ΔＵ）の速度で動作することになる。
【００８４】
このように、この実施形態においては、波形再生周期（ΔＵ）を可及的に短縮することが可能であり、たとえばΔＵ＝５μsecとすることも容易に実現できる。
【００８５】
さらに、波形変調機能においては、複数の変調波形（矩形波、正弦波、鋸波）の中からレーザ溶接加工の要求仕様に最も適した波形を選ぶことが可能であるうえ、変調のかけ方として(I)変調波形を加え合わせる方法と、(II)変調波形を掛け合わせる方法の２種類を使い分けできるので、レーザ溶接加工の様々なニーズに適応することができる。
【００８６】
図１６において、上記のような波形再生周期（ΔＴ）がＮ回繰り返されると、その時点でカウント比較回路９６よりカウント終了通知信号Ｋが発生され、次のステージの線分波形要素再生処理に移行する（ステップＳ9→Ｓ11→Ｓ2）。
【００８７】
なお、線分波形要素再生処理において、図２０に示すように、１ステージの線分波形要素ａiの終端が信号処理上の誤差によって次のステージの線分波形要素ａi+1の始端（初期値）ｑi+1から若干ずれることもあるが、その場合でも、時間軸上で両者は重なっているので、両ステージ間で実質的に繋ぎ合わさっているとみなすことができる。本発明においては、各ステージ毎に線分波形要素の始端が初期化されるので、波形再生処理の誤差がステージの切り替わりでリセット（補正）されるという得な一面もある。
【００８８】
また、最後の（第ｎ）ステージの線分波形要素再生処理が終了すると（ステップＳ3）、その時点で当該基準波形の復元処理が完了し、比較判定回路１０８において波形制御の良否判定処理（ステップＳ12）が行われる。この実施形態においては、この時点で、基準波形積分回路９８には当該基準波形全体の波形積分値が得られており、電流モニタ波形積分回路１０４およびレーザ出力モニタ波形積分回路１０６にはＬＤ駆動電流モニタ波形全体およびレーザ出力モニタ波形全体の波形積分値がそれぞれ得られているので、比較判定回路１０８は基準波形全体の波形積分値とモニタ波形全体の波形積分値との差分（誤差）を求めて、その誤差が所定の許容値または許容範囲内に収まっているか否かを判定するだけの演算を行えばよく、非常に短い所要時間（０．１msec以内）で良否判定結果を出すことができる。
【００８９】
この実施形態においては、リピートモードにおいて、基準波形の持続時間ＴAを最短の０．１msecに設定した場合、５ｋＨｚの繰り返し周波数を容易に実現することができる。
【００９０】
なお、比較判定回路１０８で得られた良否判定結果は常に、あるいは不良の結果が出た場合のみＣＰＵ６４に送られる。ＣＰＵ６４は、タッチパネル２０を通じて良否判定結果（特に不良の判定結果）をユーザに報告し、必要に応じてモニタ波形を表示部２０ａのディスプレイ上に表示する。
【００９１】
図１６において、ステップＳ13，Ｓ14、Ｓ15はリピートモードにおいて基準波形の再生を設定回数（ｍ回）繰り返すための処理である。
【００９２】
ＣＷモードのフローも、図示省略するが、基本的には、上述した単発モードまたはリピートモードのフローと大体同じである。ただし、ＣＷモードは、基準波形の持続時間が相当長いため、波形全部を連続してモニタすると、モニタ波形バッファメモリ１００，１０２でデータがオーバーフローしてしまう。
【００９３】
この実施形態では、波形制御のモニタ期間に関する態様（波形全体または一定周期の繰り返し）をユーザが自由に選べるようになっている。単発モードやリピートモードでは、通常、１波形の持続時間が１回の連続したモニタ期間となる。一方、ＣＷモードでは、１波形の持続時間の中でモニタリングを一定周期で繰り返し行うことも可能となっており、周期の長さもユーザが任意に選べるようになっている。モニタ期間に関してユーザの選択ないし設定した内容は、基準波形全体の基本パラメータデータ（図１０）の中の「モニタ期間指定」データを通じてＣＰＵ６４からＦＰＧＡ６６に伝えられる。
【００９４】
たとえば、ユーザが一定周期の繰り返しを選択し、モニタ周期を３秒に選んだ場合は、ＦＰＧＡ６６側で制御回路８２がデータメモリ８０および基準波形パラメータデータ・バッファメモリ８４を通じてそのモニタ周期の設定値（３秒）を読み取り、良否判定の各部（１００〜１０８）にモニタ周期（３秒）毎に繰り返し上記と同様のモニタリング動作を行わせる。これにより、比較判定回路１０８はモニタ周期（３秒）毎にモニタ波形（駆動電流波形、レーザ出力波形）についての良否判定の結果を出す。この場合は、モニタ波形バッファメモリ１００，１０２でオーバーフローを起こすことはなく、しかも単発モードやリピートモードと同等の時間分解能で波形制御の良否判定を行うことができる。
【００９５】
上記した実施形態では、ＦＰＧＡ６６内で復元した基準波形から得られた基準波形積分値とモニタ波形積分値とを比較して、レーザ波形制御の良否判定を行った。別の実施形態として、ＣＰＵ６４側で設定基準波形を基に基準波形積分値を演算し、ＦＰＧＡ６６側で該基準波形積分値とモニタ波形積分値とを比較して、レーザ波形制御の良否判定を行うことも可能である。
【００９６】
この場合は、タッチパネル２０を通じてＣＰＵ６４に所望の基準波形が入力された時点で、ＣＰＵ６４がその基準波形の積分値を演算し、表示部２０ａのディスプレイ上に基準波形と一緒に基準波形積分値を表示する。ユーザ（作業者等）は、ディスプレイ上に表示された基準波形積分値を見ながら、入力部２０ｂを通じて基準波形の波形形状や持続時間等を調整することができる。そして、ユーザの希望する基準波形が確定されたなら、ＣＰＵ６４は上述のようにパラメータデータ（図９〜図１１）を生成して内部メモリ等に保存するとともに、当該基準波形の波形積分値も一緒に保存しておく。当該基準波形をレーザ溶接加工に用いるときは、レーザ溶接加工の開始に先立ってＣＰＵ６４より全パラメータデータ（図１５）と一緒に基準波形積分値もＦＰＧＡ６６に送る。
【００９７】
ＦＰＧＡ６６内では、比較判定回路１０８にＣＰＵ６４からの基準波形積分値が直接ロードされる。比較判定回路１０８は、１波形分のレーザ溶接加工が終了した時点で、つまり当該基準波形の１回分の復元処理を終えた直後に、モニタ波形積分回路１０４，１０６からのモニタ波形積分値を該基準波形積分値と比較して、その比較誤差を基に良否判定を行う（ステップＳ12）。そして、上記と同様に良否判定の結果をＣＰＵ６４に報告する。
【００９８】
また、上記した実施形態では、ＦＰＧＡ６６内における波形生成周期ΔＴは、基準波形全体を通じて、つまり全ての線分波形要素（ａ1〜ａn）に亘って、共通の値に固定されていた。しかしながら、本発明においては、個々の線分波形要素ａ1，ａ2，・・ａn毎に独立して波形生成周期ΔＴの値を設定する方式も可能である。この場合、ＣＰＵ６４は、ステージのパラメータ・データの中の「線分区間時間」のデータとして、当該線分波形要素の持続時間つまりステージ時間を直接表す時間データＴａi（μsec）をセットしてよい。
【００９９】
ＦＰＧＡ６６内には、図２１に示すように、ΔＴ決定回路１１２が設けられる。このΔＴ決定回路１１２は、ステージ・パラメータデータ・バッファメモリ８６より「変化率」データΔＳおよび「線分区間時間」データＴａiを読み取り、たとえば図２２に示すようなテーブル（メモリ）を参照して、ΔＳの値に応じた波形生成周期ΔＴの値（コード）を選定する。たとえば、ΔＳ＞０．０４のときは、波形生成周期ΔＴの値として５μsecが選ばれ、このΔＴの値（５μsec）を表すコード“0000”がΔＴ決定回路１１２より制御回路８２および基準波形復元回路８８に与えられる。また、１Ｅ−６≧ΔＳ＞１Ｅ−７のときは、波形生成周期ΔＴの値として１０μsecが選ばれ、このΔＴの値（１０μsec）を表すコード“0001”がΔＴ決定回路１１２より制御回路８２および基準波形復元回路８８に与えられる。さらに、ΔＴ決定回路１１２は、選定した波形生成周期ΔＴと「線分区間時間」Ｔａiとから、当該ステージにおける設定サイクルカウント数Ｎ（Ｎ＝Ｔａi／ΔＴ）を演算して、この設定サイクルカウント数Ｎをカウント比較回路９６に与える。
【０１００】
このように各ステージ毎に「変化率」に応じて波形生成周期ΔＴを決める方式によれば、線分波形要素の変化率が大きいほど（変化速度が高いほど）波形生成周期ΔＴが短く、線分波形要素の変化率が小さいほど（変化速度が低いほど）波形生成周期ΔＴが長くなり、波形復元の精度と効率性を両立させることができる。
【０１０１】
また、ＦＰＧＡ６６における波形再生または出力周期ΔＵをＣＰＵ６４側で設定する可変の波形生成周期ΔＴから独立して異なる周期（たとえば固定値）に設定することも可能である。特に、波形生成周期ΔＴが長い場合には、波形再生または出力周期ΔＵを短い値に設定しておくと有利である。
【０１０２】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【０１０３】
たとえば、波形制御機能において、上記実施形態では「変調項目内容」のデータを基本パラメータデータの中に含めたが、別の実施形態としてステージ・パラメータデータの中に含めることも可能である。その場合は、ステージ毎に「変調波形の種類」、「デューティ」、「変調方法」を選択することができる。また、分解能を１種類のスケールに固定することも可能であり、その場合はステージのパラメータデータにおいて「分解能フラグ」のデータを省くことも可能である。
【０１０４】
また、ファイバレーザ溶接装置の各部においても種々の変形が可能であり、たとえばファイバレーザ発振器１０をＹＡＧレーザ発振器等に置き換えることも可能である。本発明のレーザ加工方法およびレーザ加工装置は、レーザ溶接に限るものではなく、たとえば穴あけ、切断、マーキング等の他のレーザ加工にも適用可能である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の一実施形態におけるレーザ加工装置（ファイバレーザ溶接装置）の構成を示すプロック図である。
【図２】単発発振モードにおける基準波形の一例を示す
【図３】リピートモードにおける繰り返し基準波形の一例を示す図である。
【図４】ＣＷモードにおける基準波形の一例を示す図である。
【図５】実施形態のレーザ加工装置における制御部の構成を示すブロック図である。
【図６】実施形態におけるステージのパラメータに含まれる初期値、変化率および線分区間時間の意義を説明するための図である。
【図７】実施形態におけるステージのパラメータに含まれる変調フラグの意義を説明するための図である。
【図８】実施形態におけるステージのパラメータに含まれる分解能フラグの意義を説明するための図である。
【図９】実施形態における１ステージのパラメータデータのフォーマット例を示す図である。
【図１０】実施形態における基本波形全体の基本パラメータデータのフォーマット例を示す図である。
【図１１】実施形態における変調項目内容データのフォーマット例を示す図である
【図１２】実施形態における変調波形の種類を示す波形図である。
【図１３】実施形態におけるデューティの調整法を示す波形図である。
【図１４】実施形態における変調方法の種類を示す波形図である。
【図１５】実施形態において１つの基本波形に係る全パラメータデータを一括管理するためのデータフォーマット例を示す図である
【図１６】実施形態におけるＦＰＧＡ内の回路構成を示すブロック図である。
【図１７】実施形態における変調波形のデータ（変調データ）の様式を示す波形図である。
【図１８】実施形態における変調メモリ内のメモリマッピングの例を示す図である。
【図１９】実施形態の単発モードまたはリピートモードにおけるＦＰＧＡ内の回路の全体の処理手順を示すフローチャート図である。
【図２０】実施形態において線分波形要素の終端がずれる場合の例を示す図である。
【図２１】別の実施形態におけるＦＰＧＡ内の回路構成を示すブロック図である。
【図２２】実施形態において各線分波形要素の変化率に応じて波形成性周期を変える場合に用いるテーブルの一例を示す図である。
【図２３】別の実施形態におけるＦＰＧＡ内の回路構成を示すブロック図である。
【符号の説明】
【０１０６】
１０    ファイバレーザ発振器
１２    レーザ電源
１６    レーザ出射部
１８    制御部
２０    タッチパネル
６４    ＣＰＵ（マイクロコンピュータ）
６６    ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）
８０    データメモリ
８２    制御回路
８４    基本パラメータデータ・バッファメモリ
８６    ステージ・パラメータデータ・バッファメモリ
８８    波形復元／変調演算回路
９０    基準波形出力回路
９２    変調データメモリ
９３    変調データ・バッファメモリ
９４    アドレスカウンタ
９５    サイクルカウンタ
９６    カウント比較回路
９８    基準波形積分回路
１００    電流モニタ波形バッファ・メモリ
１０２    レーザ出力モニタ波形バッファ・メモリ
１０４    電流モニタ波形積分回路
１０６    レーザ出力モニタ波形積分回路
１０８    比較判定回路
１１２    ΔＴ決定回路
【図１】
2009248157.tif 000003
【図２】
2009248157.tif 000004
【図３】
2009248157.tif 000005
【図４】
2009248157.tif 000006
【図５】
2009248157.tif 000007
【図６】
2009248157.tif 000008
【図７】
2009248157.tif 000009
【図８】
2009248157.tif 000010
【図９】
2009248157.tif 000011
【図１０】
2009248157.tif 000012
【図１１】
2009248157.tif 000013
【図１２】
2009248157.tif 000014
【図１３】
2009248157.tif 000015
【図１４】
2009248157.tif 000016
【図１５】
2009248157.tif 000017
【図１６】
2009248157.tif 000018
【図１７】
2009248157.tif 000019
【図１８】
2009248157.tif 000020
【図１９】
2009248157.tif 000021
【図２０】
2009248157.tif 000022
【図２１】
2009248157.tif 000023
【図２２】
2009248157.tif 000024
【図２３】
2009248157.tif 000025