(57)【要約】      （修正有）【課題】配線パターン間の合わせズレが小さな技術を提供する。【解決手段】下層配線用絶縁膜に下層配線膜を設けるＡ工程と、ビア用絶縁膜および上層配線用絶縁膜を積層して設けるＢ工程と、該絶縁膜にビアを形成するＣ工程と、該ビアにビアフィル材を充填するＥ工程と、レジスト膜に上層配線用のパターンを構成するＦ工程とを具備する半導体装置の製造方法において、下層配線用絶縁膜に位置整合用メタル膜を設け、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、前記位置整合用ビアにビアフィル材を充填し、前記位置整合用メタル膜およびレジスト膜に位置整合用開口部を構成し、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および／または前記位置整合用ビアに充填されたビアフィル材とを観測し、得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定する。【選択図】図１
2009238801.tif 000002
【特許請求の範囲】
【請求項１】
下層配線用絶縁膜に下層配線膜を設けるＡ工程と、該Ａ工程後にビア用絶縁膜および上層配線用絶縁膜を積層して設けるＢ工程と、該Ｂ工程で設けられた該絶縁膜にビアを形成するＣ工程と、該Ｃ工程で設けられた該ビアにビアフィル材を充填するＥ工程と、該Ｅ工程後に設けたレジスト膜に上層配線用のパターンを構成するＦ工程とを具備する半導体装置の製造方法において、
前記Ａ工程に際しては、下層配線用絶縁膜に位置整合用メタル膜を設け、
前記Ｃ工程に際しては、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、
前記Ｅ工程に際しては、前記位置整合用ビアにビアフィル材を充填し、
前記Ｆ工程に際しては、前記位置整合用メタル膜および前記ビアフィル材上のレジスト膜に位置整合用開口部を構成し、
前記Ｆ工程の後、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および／または前記位置整合用ビアに充填されたビアフィル材とを観測し、
前記観測工程で得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法。
【請求項２】
配線層間のパターン位置合わせ工程を有する半導体装置の製造方法であって、
下層配線用絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して上層配線用のパターンを設け、
この位置整合用メタル膜の真上に設けられた上層配線用のパターンを用いて該上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法。
【請求項３】
配線膜を三層以上有するものであり、
最上層配線膜以外の配線膜における絶縁膜には位置整合用メタル膜が上下方向において重なるよう、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きなように構成される
ことを特徴とする請求項１又は請求項２の半導体装置の製造方法
【請求項４】
配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、
最下層配線膜における絶縁膜には位置整合用メタル膜が設けられ、
ビア用絶縁膜および上層配線用絶縁膜に構成されたビアにはビアフィル材が充填されてなり、
前記ビア用絶縁膜および上層配線用絶縁膜に構成されたビアに充填されたビアフィル材は前記位置整合用メタル膜の真上に存する
ことを特徴とする位置整合用パターン構造。
【請求項５】
配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、
下層配線膜における絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して設けられた上層配線用のパターンを有する
ことを特徴とする位置整合用パターン構造。
【請求項６】
配線膜が三層以上有り、
最上層以外の配線膜における絶縁膜には位置整合用メタル膜が設けられてなり、
前記位置整合用メタル膜は上下方向において重なり、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きい
ことを特徴とする請求項４又は請求項５の位置整合用パターン構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関する。特に、ダマシンを用いた半導体装置の製造技術に関する。更に言うならば、リソグラフィプロセスに発生する合わせずれを回避するダマシンＣｕ配線技術に関する。
【背景技術】
【０００２】
大規模集積回路は、益々、集積度が高まり、そして集積回路を構成するトランジスタ等の半導体素子の小型化は進む一方である。この小型化により、半導体素子の動作速度は向上する。しかしながら、集積度の高まりによって配線量は増大する。この為、信号の遅延時間が大規模集積回路の動作速度を律速するようになっている。信号の遅延時間は配線抵抗と配線容量との積に依存する。この為、配線抵抗や配線容量の低減が求められている。配線抵抗の低抵抗化の為には、配線の主材料をＡｌからＣｕに変更することが行われている。尚、今日では、配線材料による更なる低抵抗化は困難な状況に在る。
【０００３】
ところで、更なる微細化の進行、即ち、集積度を上げ、半導体１チップに搭載される半導体素子数を増加させると、これら多数の半導体素子を結線し、動作させる為に、信号配線ばかりか、電源を供給する為の電源配線も増加し、配線総数が急速に増加して行く。そして、こうした配線の高密度化により、配線容量は増加する一方である。
【０００４】
従って、信号の遅延時間を短縮し、所期の性能を確保する為には、配線容量を低減することが要求される。そこで、層間絶縁膜として低誘電率材料を用いることが提案されている。そして、低誘電率絶縁膜材料（Low-k材料）の研究開発やデバイスへの適用が、鋭意、進められている。尚、低誘電率絶縁膜材料としては、膜中に空孔を有する(ポーラス)Low-k材料が主に開発されている。
【０００５】
さて、この種の配線形成プロセスは溝型に加工した配線溝にメッキにより銅を埋め込んだ後、配線以外の余分な銅をＣＭＰ（Chemical Mechanical Polishing）により除去するダマシン法が一般的に採用されている。特に、上下配線間を接続するビアと上層配線溝を同時に加工するデュアルダマシン法が、プロセスの簡略化、ビアの低抵抗化を実現できることから、広く用いられている。特に、デュアルダマシン法の中でも、上層配線層と下層配線層とを結ぶビアを下層配線の上に加工した後に上層配線を加工するビアファーストデュアルダマシン法が提案されている。そして、このビアファーストデュアルダマシン法は、リソグラフィプロセスの重ね合せ精度に優れ、ズレによるビア抵抗変動が小さいことが報告されている。尚、この場合の上層と下層のパターンの位置合わせは、各層に設けた測定パターンを組み合わせ、互いの測定パターン間のズレを検出して補正し、上層に設けるレジスト層のパターニングを行うことにより、層間のパターンのズレを防止している。
【０００６】
しかしながら、ステッパやスキャナ装置でのパターニングの結果は、製造や測定の累積誤差等があり、必ずしも、本来の座標位置にパターンが形成されるとは限らない。そこで、パターニング後に、再度、測定して位置ズレ量を確認している。
【０００７】
図４は、重ね合わせた測定パターンの対（重ね合わせ測定パターン）の例を示す図である。尚、図４（ａ）は平面図、図４（ｂ）は断面図である。位置ズレを検出し易い重ね合わせ測定パターンとして、合わせ層（上層）測定パターンと下層（被加工膜）測定パターンの２層構造が知られている。下層測定パターンは下層のデバイスパターンと同時に形成された被加工物による測定パターン、上層測定パターンは下層を形成した後のリソグラフィ工程でデバイスパターンと同時に形成されたレジスト膜、即ち、図４（ａ）に示される抜きパターンによる測定パターンが用いられる。そして、この二つの測定パターンの位置ズレを光学的に重ね合わせ検査装置を用いて計測する。
【０００８】
次に、図５に、一連の合わせ検査プロセスフローを示す。先ず、ウエハにレジストを塗布した後、ステッパやスキャナ装置内に挿入し、先ず、下層パターンの座標位置を算出するアライメントを行う。そして、アライメントした下層パターンに重なるようレジスト膜の位置を決めて露光を行い、ＰＥＢ（Post  Exposure  Bake）・現像工程を経てレジストパターンが形成される。次の重ね合わせ検査工程にて、図４に示される内側の下層（被加工層）パターンと外側の上層（レジスト層）のパターンのエッジ部の座標を検出し、左右のスペースの長さＡ，Ｂの差の１／２を求めれば、左右方向のズレ量Ｃ（（Ａ−Ｂ）／２）が得られる。縦方向のズレ量Ｄも、左右方向と同様に行なうことで求められる。
【０００９】
さて、上記ズレ量Ｃ，Ｄが所定の閾値以内であれば、所定パターンのレジストが適正に形成されたと見做し、寸法・外観検査と言った次工程に進む。しかしながら、閾値を越えたズレ量が発生すると、上層の所定パターンのレジストを剥離し、再度、レジスト塗布を行う。そして、ズレ量Ｃ，Ｄを勘案してマスクを移動させ、位置調整されたマスクを基にして露光・現像を行う。この再工程によって、ズレ量Ｃ，Ｄが閾値内のものとなっておれば、所定パターンのレジストが適正に形成されたと見做し、寸法・外観検査と言った次工程に進む。尚、閾値を越えておれば、再度、同様な工程を繰り返す。
【００１０】
ところで、重ね合わせ精度を決めるのはリソグラフィ工程である。すなわち、ステッパやスキャナ装置にてパターンニングされたウエハ上の各チップの重ね合わせ精度を、重ね合わせ測定パターンを計測・確認することで保証している。この上下層間の測定パターンのズレ量は、そのエッジ部の位置を光学的に読み取り、電気信号に変換したものを演算している。この精度を保証する為には、エッジ部の検出感度が高いことが大事である。言い換えるならば、重ね合わせ測定パターンの各エッジ部の測定信号強度が十分に大きく、シャープなことが大事である。
【００１１】
さて、アライメントや重ね合わせ精度を高精度で行うには、光学系による焦点深度の点から、上層とその直下層との測定パターンを用いることが合理的である。なぜならば、比較しようとするパターン間の距離が遠くなればなる程、精度が低下することは容易に納得できるからである。例えば、ビアを形成した場合について述べると次のようになる。先ず、ビア用絶縁膜が設けられる。続いて、ビア用絶縁膜上に上層配線用絶縁膜（第２メタル配線用絶縁膜）が設けられる。この後、上層配線用絶縁膜（第２メタル配線用絶縁膜）上にレジスト膜を設ける。このレジスト膜を、ビアを形成する為の露光・現像を行い、そしてこのビア形成用パターンのレジスト膜を用いてビアを形成する。この後、ビアにビアフィル材を充填する。ビアフィル材を充填した後、レジスト膜を塗布し、上層配線用のパターニングを行なう。このパターニングに際して、位置合わせ用のパターンも形成する。さて、下層の測定パターンは、ビアフィル材で構成されている。そして、配線構造に用いられるＣａｐ膜、層間絶縁膜（Low-k）、エッチストッパ膜などの材料は、ビアフィル材と比較して、何れも、光の透過率に差が余り無い。そして、測定光源（ランプ）による反射光が少ない上、反射光の強度差も小さい為、重ね合わせ測定パターンの検出信号強度が弱く、誤認識による合わせズレが多発している。
【００１２】
このようなことから、測定パターンを、複数組、ウエハ内やチップ内に設け、それらを平面配置し、エッジ部の信号情報を増やし、重ね合わせ精度を確保することが行われている。例えば、測定パターンをチップの四隅に配置するなどしている。しかしながら、このような手法は、数が増えた分だけ、測定パターンの配置が複雑になり、かつ、占有面積が増大する。尚、ランプの照度調整の変更も行われて来たが、更なる微細配線になると、積層するＣａｐ膜や層間絶縁膜（ポーラスLow-k）の薄膜化に伴って下層の測定パターンも薄くなり、低段差となって測定パターンからの反射強度が更に弱まり、照度の変更だけではエッジがシャープに検出できず、誤検出が避けられない。
【００１３】
又、今後の微細配線には、配線容量低減の為、配線間絶縁膜としてポーラスLow-k膜が採用される。ところが、ポーラスLow-k膜は、多くの空孔を含む為、弾性率が低く、剥がれが生じ易い。又、水分を吸湿し、膜の特性が劣化し易い弱点がある。このような特徴のポーラスLow-k膜をビアファーストデュアルダマシン法で加工する場合には、測定パターンにビア部を採用すると、測定パターンとして使うビア部からの洗浄の溶媒成分が侵入して絶縁膜(ポーラスLow-k)にダメージを与え、電気的耐圧劣化を引き起こす恐れが有る。すなわち、上層配線用絶縁膜（第２メタル配線用絶縁膜）上のレジスト膜に所定パターンを形成した後、これを基にしてビアを形成し、そしてビアフィル材を充填した後、レジスト膜を塗布し、上層配線用のパターニングを行なう。この後、エッチング及びアッシングが行なわれ、レジストが除去される。この時、ビアフィル材も除去される筈であるが、取り切れずに残ることが有る。この為、洗浄処理が行なわれる。ところが、この洗浄処理に際して用いられた溶媒成分、例えば水分がチップ内に浸入し、その後の加熱プロセスを経ても抜けずに残留することがある。この結果、膜の特性が劣化する。さて、位置併せの為のパターンの開口部は数十μｍ角と数十ｎｍの配線ルールに比較して大きい。従って、洗浄処理による被害は大きい。この為、重ね合わせ測定パターン構造には、従来にも増して、水分の侵入などによる弊害を防止する対策が強く求められる。このような対策案としては、配置した測定パターン全てをガードリングパターンにて隔離する方法が考えられている。しかしながら、この技術は、占有面積が増大する為、チップの構成上不利である。
【００１４】
尚、特開２００１−２６７２０２号公報には、一つの重ね合わせ測定パターンで複数の異なる下層を同時に測定できる技術が提案されている。
特開２００４−２４７６２５号公報には、下層（被加工膜）パターンと上層（レジスト）パターンとの論理和になるよう重ね合わせ測定パターンを配置する構造が開示されている。
【特許文献１】特開２００１−２６７２０２号公報
【特許文献２】特開２００４−２４７６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、上記提案の技術は、重ね合わせズレの抑制においては一応の効果を奏している。
【００１６】
しかしながら、これら提案の手法は、シングルダマシン配線に対しては効果が有ると雖も、ビアファーストデュアルダマシン配線では、満足できるものでは無い。特に、配線パターン間の合わせズレを抑制すると共に、水分の侵入等による電気的耐圧の減少防止では満足できるものでは無い。
【００１７】
従って、本発明が解決しようとする課題は、上記の問題点を解決することである。すなわち、先ず、第１に、配線パターン間の合わせズレが小さな技術を提供することである。第２に、水の侵入などを効果的に防止できる技術を提供することである。
【課題を解決するための手段】
【００１８】
前記の課題は、
下層配線用絶縁膜に下層配線膜を設けるＡ工程と、該Ａ工程後にビア用絶縁膜および上層配線用絶縁膜を積層して設けるＢ工程と、該Ｂ工程で設けられた該絶縁膜にビアを形成するＣ工程と、該Ｃ工程で設けられた該ビアにビアフィル材を充填するＥ工程と、該Ｅ工程後に設けたレジスト膜に上層配線用のパターンを構成するＦ工程とを具備する半導体装置の製造方法において、
前記Ａ工程に際しては、下層配線用絶縁膜に位置整合用メタル膜を設け、
前記Ｃ工程に際しては、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、
前記Ｅ工程に際しては、前記位置整合用ビアにビアフィル材を充填し、
前記Ｆ工程に際しては、前記位置整合用メタル膜および前記ビアフィル材上のレジスト膜に位置整合用開口部を構成し、
前記Ｆ工程の後、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および／または前記位置整合用ビアに充填されたビアフィル材とを観測し、
前記観測工程で得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法によって解決される。
【００１９】
又、配線層間のパターン位置合わせ工程を有する半導体装置の製造方法であって、
下層配線用絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して上層配線用のパターンを設け、
この位置整合用メタル膜の真上に設けられた上層配線用のパターンを用いて該上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法によって解決される。
【００２０】
又、上記の半導体装置の製造方法であって、配線膜は三層以上有するものであり、最上層配線膜以外の配線膜における絶縁膜には位置整合用メタル膜が上下方向において重なるよう、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きなように構成されることを特徴とする半導体装置の製造方法によって解決される。
【００２１】
又、配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、
最下層配線膜における絶縁膜には位置整合用メタル膜が設けられ、
ビア用絶縁膜および上層配線用絶縁膜に構成されたビアにはビアフィル材が充填されてなり、
前記ビア用絶縁膜および上層配線用絶縁膜に構成されたビアに充填されたビアフィル材は前記位置整合用メタル膜の真上に存する
ことを特徴とする位置整合用パターン構造によって解決される。
【００２２】
又、配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、
下層配線膜における絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して設けられた上層配線用のパターンを有する
ことを特徴とする位置整合用パターン構造によって解決される。
【００２３】
又、上記の位置整合用パターン構造であって、配線膜が三層以上有り、最上層以外の配線膜における絶縁膜には位置整合用メタル膜が設けられてなり、前記位置整合用メタル膜は上下方向において重なり、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きいことを特徴とする位置整合用パターン構造によって解決される。
【発明の効果】
【００２４】
パターンにおけるエッジの検出が容易になり、検出精度が向上する。従って、配線用の溝や配線膜接続用のビアが高精度で形成でき、そして水の侵入による絶縁膜の劣化が起き難くて高品質な半導体装置が歩留まり良く得られる。そして、このような特長を奏させる為に行なわれるのは、位置整合用パターンの形成位置を考慮するのみで済み、従来の製造プロセスを大幅に変更するものでも無く、極めて簡単に実施できるものである。
【発明を実施するための最良の形態】
【００２５】
本発明は半導体装置の製造方法である。更に言うならば、例えばデュアルダマシンを用いた半導体装置の製造方法である。すなわち、下層配線用絶縁膜に下層配線膜を設けるＡ工程と、該Ａ工程後にビア用絶縁膜および上層配線用絶縁膜を積層して設けるＢ工程と、該Ｂ工程で設けられた該絶縁膜にビアを形成するＣ工程と、該Ｃ工程で設けられた該ビアにビアフィル材を充填するＥ工程と、該Ｅ工程後に設けたレジスト膜に上層配線用のパターンを構成するＦ工程とを具備する半導体装置の製造方法である。そして、前記Ａ工程に際しては、下層配線用絶縁膜に位置整合用メタル膜が設けられる。前記Ｃ工程に際しては、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアが形成される。前記Ｅ工程に際しては、前記位置整合用ビアにビアフィル材が充填される。前記Ｆ工程に際しては、前記位置整合用メタル膜および前記ビアフィル材上のレジスト膜に位置整合用開口部が構成される。そして、前記Ｆ工程の後、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および／または前記位置整合用ビアに充填されたビアフィル材とが観測される。この観測工程で得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定する。或いは、配線層間のパターン位置合わせ工程を有する半導体装置の製造方法であって、下層配線用絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して上層配線用のパターンを設け、この位置整合用メタル膜の真上に設けられた上層配線用のパターンを用いて該上層配線用のパターンが正しく形成されているか否かを判定できるようにしたものである。尚、この半導体装置の製造方法において、配線膜は三層以上有する。この時、最上層配線膜以外の配線膜における絶縁膜には位置整合用メタル膜が上下方向において重なるよう、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きなように構成される。
【００２６】
また、本発明は配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造である。そして、最下層配線膜における絶縁膜には位置整合用メタル膜が設けられる。ビア用絶縁膜および上層配線用絶縁膜に構成されたビアにはビアフィル材が充填される。前記ビア用絶縁膜および上層配線用絶縁膜に構成されたビアに充填されたビアフィル材は前記位置整合用メタル膜の真上に存する点に大きな特徴を有する。或いは、配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、下層配線膜における絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して設けられた上層配線用のパターンを有するものである。尚、配線膜が三層以上有る場合、最上層以外の配線膜における絶縁膜には位置整合用メタル膜が設けられており、前記位置整合用メタル膜は上下方向において重なり、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きいことも特徴である。
【００２７】
本発明になる測定パターン（位置整合用パターン）を図１に示す。図１（ａ）は、ビアファーストデュアルダマシン法を用いた半導体装置製造工程の一工程における一部（位置合わせ用のパターンが形成されている基板の端部。尚、基板の中央部などでは半導体チップのパターンが形成されている。）での断面図である。
【００２８】
先ず、半導体基板１上に下層配線膜が構成される第１メタル配線用絶縁膜（下層配線用絶縁膜：ポーラスLow-k膜）１０を塗布（ＳＯＤ）法にて成膜する。そして、リソグラフィやドライエッチング等の一連の配線加工を行う。続いて、メタル（Ｃｕ）埋め込み、ＣＭＰダマシンプロセスにより、下層配線膜（図示せず）を構成する。尚、この工程に際しては、配線膜のみならず、基板１の端部に整合用のパターンが形成される。この整合用のパターンは、図１（ａ）において、メタル測定パターン２として図示されている。
【００２９】
次に、第１メタル配線用絶縁膜１０上に、ビア形成用の絶縁膜（第１ビア用絶縁膜：ポーラスLow-k膜）１１を塗布（ＳＯＤ）法にて成膜する。そして、第１ビア用絶縁膜１１上に第２メタル配線用絶縁膜（上層配線用絶縁膜：ポーラスLow-k膜）１２を塗布（ＳＯＤ）法にて成膜する。この第２メタル配線用絶縁膜上にレジスト膜を塗布する。そして、このレジスト膜にビア形成の為のパターンを形成する。尚、このレジスト膜に形成された所定パターンが適正であるか否かのチェックが行なわれる。そして、適正なパターンであることの確認後、このレジスト膜をマスクとしてエッチング等により下層配線膜と上層配線膜とを接続する為のビア（図示せず）を形成する。尚、この工程に際しては、下層配線膜と上層配線膜とを接続する為のビアのみならず、メタル測定パターン２の真上の位置にもビア測定パターン用のビアを形成する。そして、上記工程で形成されたビアにビアフィル材（例えば、アクリル系樹脂やポリスチレン系樹脂と言った有機樹脂）を充填する。そして、平坦化処理を行なう。これによって、即ち、ビアに充填されたビアフィル材によってビア測定パターン３が構成される。尚、図１（ａ）から判る通り、ビア測定パターン３はメタル測定パターン２の真上の位置に構成されたものである。
【００３０】
ビア測定パターン３が構成された後、第２メタル配線用絶縁膜上に、再度、レジスト膜を塗布する。そして、このレジスト膜に上層配線膜用のパターン（図示せず）を形成する。尚、このパターン形成に際しては、メタル測定パターン２やビア測定パターン３の真上の位置にもパターン（開口部）が形成される。すなわち、このレジスト膜によって上層配線膜用の抜きパターン４が形成される。
【００３１】
尚、従来にあっても、抜きパターン４はビア測定パターン３の真上の位置に形成されていた。しかしながら、抜きパターン４は、メタル測定パターン２との関係で言うと、全く違った箇所に作成されていた。これに対して、本発明にあっては、メタル測定パターン２とビア測定パターン３と抜きパターン４とが上下方向において重なるように構成されている。そして、このような関係で位置整合用のパターン（メタル測定パターン２、ビア測定パターン３、及び抜きパターン４）が構成されていた場合、重ね合わせ測定装置（例えば、日立ハイテク社製のＬＡ−３２１０）による前記位置整合用のパターン箇所の測定結果が図１（ｂ）に示される。尚、比較の為、メタル測定パターン２がビア測定パターン３および抜きパターン４の真下には無く、単に、抜きパターン４の真下にはビア測定パターン３のみが存在する場合の重ね合わせ測定装置によるパターン箇所の測定結果が図１（ｃ）に示される。これ等から判る通り、絶縁膜１１，１２の下に在る反射率が高いＣｕによるパターンに焦点を合わせた結果、測定波形がビアフィル材のパターンと合成作用が起きて見掛け上一つのパターンとなってエッジがシャープに検出できている。すなわち、ビア測定パターン３と抜きパターン（第２メタル測定レジストパターン：上層メタル測定パターン）４との重ね合わせは、この下層に反射率の高い部材（Ｃｕ）になるメタル測定パターン２が在る為、反射光が低いビア測定パターン３のエッジと干渉して強調され、全体的に反射光が高くなり、ビア部のエッジが検出可能な状態まで引き上げられたのである。従って、ビア測定パターン３をメタル測定パターン２と組み合わせて使うことの重要性が理解できる。尚、この特長は、層間絶縁膜の厚みは配線のノードが進むにつれて薄くなる傾向があることから、今後、益々、鮮明になるであろう。
【００３２】
ビア測定パターン３の下側にはメタル測定パターン２が在る為、ビアフィル材を除去の為に洗浄が行なわれても、開口部が剥き出しにならず、水の侵入が防止される。この点からしても、抜きパターン４の真下にビア測定パターン３を存在させ、ビア測定パターン３の真下にメタル測定パターン２を存在させておくメリットが理解される。
【００３３】
さて、本発明になる位置整合用パターン構造は、図１からも判る通り、下層に反射率の高いメタル測定パターンが在り、その上層に積み上げる立体構造である。図１では、配線膜が二層を前提として説明した。しかしながら、配線膜は三層以上の多層である場合が殆どである。このような場合には、配線膜におけるメタル測定パターンの大きさを考慮することも大事である。このことが図２に示される。図２（ａ）は多層配線構造における重ね合わせ測定パターンの断面図、図２（ｂ）は平面図である。この測定パターンは上層に積み上げ構造の為、常に、パターンの検出信号強度が取れる。従って、そうする為には、メタル測定パターンを次のような関係にしておくことが望まれる。第ｎ層（上層側）のメタルパターンの大きさ＞第（ｎ−１）のメタルパターンの大きさ＞第（ｎ−２）層のメタルパターンの大きさ＞…＞第１層（最下層）のメタルパターンの大きさ＞ビア測定パターン。すなわち、メタル測定パターンは、下層からの反射光の影響を少なくする為、上層へ行く程、パターンサイズを大きくする。例えば、上下層のパターン信号波形が互いに干渉しないよう、直径あるいは一辺を約３μｍ以上大きくする。より好ましくは約５μｍ以大きくする。ビア測定パターンサイズは、重ね合わせ測定装置の検出感度によるが、パターン画像を光学的に捉えている為、約１０μｍ以上であればビア層が変っても同じ大きさで対応可能である。又、下層（メタル測定パターン）が上層（ビア）を蓋する構造（形状）であれば、下層の形状は、図２（ｂ）に示されるボックスタイプ（１）、フレームタイプ（２）、或いはバータイプ（３）の何れでも良い。
【００３４】
尚、重ね合わせ測定装置として上記のものを用いたが、これに限られるものでは無い。そして、使用する線源も、必要に応じて可視光線より波長の短い電磁波、例えば１０ｎｍ以下の波長のＸ線を用いることも出来る。Ｘ線による重ね合わせ測定の場合には、測定パターン大小の重なり具合による濃淡により、下層からの誤差をも容易に検出できる。
【００３５】
以下、更に具体的に本発明を説明する。
［実施例１］
図１に示される如く、半導体基板1上に第1メタル配線用絶縁膜（ポーラスＭＳＱ  膜厚：100nm）１０を塗布（ＳＯＤ）法により成膜した。そして、ＡｒＦリソグラフィ及びドライエッチング（ＣＦ系ガス）、アッシング（ＮＨ３＋Ｈ２／Ｈｅガス）、洗浄処理（有機酸系薬液）と言った通常の配線加工プロセスを行なった。続いて、メタル（Ｃｕ）埋め込み、ＣＭＰダマシン法により、大きさが１５μｍ角の重ね合わせ基準となる第１メタル測定パターン２を形成した。
【００３６】
次に、ビア用絶縁膜（ポーラスＭＳＱ  膜厚：100nm）１１、第２メタル配線用絶縁膜（ポーラスＭＳＱ  膜厚：100nm）１２を、順次、塗布（ＳＯＤ）法にて成膜した。そして、ＡｒＦリソグラフィ、ドライエッチング（ＣＦ系ガス）、アッシング（ＮＨ３＋Ｈ２／Ｈｅガス）、洗浄処理（有機酸系薬液）と言った通常のビア加工プロセスを経て、大きさ１０μｍ角のビア測定パターン（重ね合わせ測定パターン）３を第１メタル測定パターン２の真上に形成した。
【００３７】
そして、ビア測定パターン３を平坦化した後、反射防止膜およびＡｒＦレジストを塗布し、露光によりレジストパターンを得ると言った通常のプロセスを行い、第２メタル測定パターンとして大きさ２０μｍ角のレジストパターン（抜きパターン）４を形成した。勿論、このレジストパターン（抜きパターン）４の位置は、第１メタル測定パターン２及びビア測定パターン３の真上の位置である。
【００３８】
上記のように構成させた場合、図１（ｂ）のパターン信号波形から判る通り、ビア部のエッジが十分に確保でき、精度劣化の要因を改善できた。しかも、この特長は、パターン位置を考慮するだけの変更で済み、従来のプロセスを大幅に変更するものでは無く、簡単に実施できる。そして、リソグラフィプロセスは重ね合わせによる影響を受けるものでは無い。
【００３９】
そして、第２メタル測定レジストパターン（抜きパターン）４をマスクとしてドライエッチング等による配線溝加工を行い、続いてメタル（Ｃｕ）埋め込み、ＣＭＰダマシンより平坦化が行なわれる。この結果、ビア部は上下のメタル（Ｃｕ）測定パターンによって蓋をされる構造となり、洗浄などによる低誘電率絶縁膜特性の劣化が起こり難いものとなっている。
【００４０】
［実施例２］
本実施例を図３に準拠して説明する。すなわち、図３は、図２における配線膜が四層の場合である。
先ず、図３に示される通り、メタル測定パターン２が在る第１メタル配線用絶縁膜１０上に、第１ビア用絶縁膜(ポーラスＭＳＱ  膜厚：90nm)１１、第２メタル配線用絶縁膜(ポーラスＭＳＱ  膜厚：90nm)１２を塗布（ＳＯＤ）法により連続成膜する。そして、ＡｒＦレジストを用いてリソグラフィを行いビア加工する。続いて、第２メタル配線用絶縁膜１２、第１ビア用絶縁膜１１を一括エッチング（ＣＦ系ガス）、アッシング（ＮＨ３＋Ｈ２／Ｈｅガス）、洗浄処理（有機酸系薬液）し、ビア測定パターンを形成した。続く蓋となる上部メタル測定パターンは、平坦化材料により開口したビア測定パターンを平坦化した後、反射防止膜およびＡｒＦレジストを塗布し、露光により上部メタル測定レジストパターンを形成した。
【００４１】
そして、上部メタル測定レジストパターンをマスクに配線加工であるドライエッチング（ＣＦ系ガス）、アッシング（ＮＨ３＋Ｈ２／Ｈｅガス）、洗浄処理（有機酸系薬液）を行い、メタル埋め込み、ＣＭＰダマシンを行うことで上部メタル測定パターンを形成した。そして、ビア及び配線加工をビアファーストデュアルダマシン配線形成方法で所定回数だけ繰り返し、図２に示される如く、メタル測定パターンの大きさを変えた多層配線を形成した。尚、メタル測定パターンのサイズは、最下層のメタル測定パターンを２０μｍ角に、それより上層は一辺を５μｍずつ大きくしたものである。メタル測定パターン間に設けられているビア測定パターンのサイズは、全て、１５μｍ角とした。
【００４２】
そして、最上層のレジストパターン４と、レジストパターン４の直下のビア測定パターン３との重ね合わせは、予め、エッジ検出条件設定であるパターン種、上下層の測定パターンサイズを入力し、照度、フォーカス調整を行う。調整後、ビア測定パターン３はシャープなパターン信号波形が得られ、パターンサイズを変えた下層のメタル測定パターン２信号波形の影響を受けず問題なく測定が出来た。そして、この方法を採用することで、合わせズレが抑制され、リソグラフィ工程に掛かる時間が短縮され、生産性が向上する。
【００４３】
尚、上記においては、基本的には、ビアファーストデュアルダマシン法による場合で説明したが、シングルダマシン、トレンチファーストデュアルダマシン、その他のダマシンによる配線形成方法の全てにも利用できる。
【図面の簡単な説明】
【００４４】
【図１】（ａ）は半導体装置製造工程の一工程における一部断面図、（ｂ），（ｃ）はパターン信号波形図
【図２】（ａ）は半導体装置製造工程の一工程における一部断面図、（ｂ）は平面図
【図３】（ａ）は半導体装置製造工程の一工程における一部断面図
【図４】（ａ）は半導体装置製造工程の一工程における一部断面図、（ｂ）は平面図
【図５】半導体装置製造工程説明図
【符号の説明】
【００４５】
１        半導体基板
２        メタル測定パターン（第１メタル測定レジストパターン）
３        ビア測定パターン
４        抜きパターン（第２メタル測定レジストパターン）
特許出願人  次世代半導体材料技術研究組合  
代  理  人      宇    高      克    己  
【図１】
2009238801.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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