(57)【要約】【課題】  他の半導体素子とのオンチップ化が容易で高駆動能力を有する半導体装置を提供する。【解決手段】  半導体基板１に設けられた第１導電型ウェル領域２に、トレンチ領域１２を複数本設けられており、ソース電極１０は、前記トレンチ領域１２の間の基板表面に設けられた第２導電型ソース領域６とオーミック接合されている。また、第２導電型ソース領域６と隣接して第１導電型高濃度領域１１が設けられており、第２導電型ソース領域６と共にソース電極１０にバッティングコンタクトされ、基板電位が固定されるようになっている。第２導電型ドレイン領域５はトレンチ領域１２の底部に設けられており、トレンチ領域１２の内部に埋め込まれたドレイン電極９によって基板表面に取り出されている。ゲート電極４ａ、４ｂ及びドレイン電極９に任意の電圧を印加することにより、第２導電型ソース領域６から第２導電型ドレイン領域５にキャリアが矢印８の方向流れ、半導体装置がオン状態となる。【選択図】  図１
2009206268.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面から定められた深さまで設けられた第１導電型ウェル領域と、
前記第１導電型ウェル領域の深さより浅く形成された複数本のトレンチ領域と、
前記トレンチ領域の側面にゲート絶縁膜を介し接触して配置されたゲート電極と、
前記複数本のトレンチ領域の各底部に設けられた第２導電型ドレイン領域と、
前記複数本のトレンチ領域を挟む前記半導体基板表面に前記ゲート絶縁膜に沿って設けられた第２導電型ソース領域と、
前記複数本のトレンチ領域を挟む前記半導体基板表面に前記ソース領域に接して設けられた第１導電型高濃度領域と、
を有する半導体装置。
【請求項２】
前記半導体基板と前記第１導電型ウェル領域の間に第２導電型ドレイン領域を囲むように第２導電型低濃度拡散領域が形成された請求項１に記載の半導体装置。
【請求項３】
半導体基板に第１導電型ウェル領域を形成する工程と、
前記第１導電型ウェル領域より浅く複数本のトレンチ領域を形成する工程と、
ゲート絶縁膜を堆積させる工程と、
ゲート電極膜を堆積させる工程と、
前記複数本のトレンチ領域の底部上に堆積した前記ゲート酸化膜および前記ゲート電極膜及び前記複数本のトレンチ領域間の前記半導体基板表面上に堆積した前記ゲート絶縁膜および前記ゲート電極膜の一部を異方性エッチングにより除去する工程と、
層間絶縁膜を堆積させる工程と、
前記ゲート電極膜上に堆積した前記層間絶縁膜の一部及び前記複数本のトレンチ領域の底部上に堆積した前記層間絶縁膜一部及び前記複数本のトレンチ領域間の前記半導体基板表面上に堆積した前記層間絶縁膜一部をエッチングにより除去する工程と、
金属膜を堆積させる工程と、
前記金属膜の一部をエッチングする工程と、
を有する半導体装置の製造方法。
【請求項４】
前記第１導電型ウェル領域を形成する工程の前に第２導電型低濃度拡散領域をトランジスタが形成される領域全面に形成する工程をさらに有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２導電型低濃度拡散領域をトランジスタが形成される領域全面に形成する工程はエピタキシャル成長を含む工程である請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関し、例えば、ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
時代とともに半導体装置は微細加工技術を駆使することにより、能力を下げずにより小さく作成できるようになった。高駆動能力を有する半導体素子においてもその流れは例外ではなく、微細加工技術を駆使することにより単位面積当たりのオン抵抗の低減が図られてきた。しかしながら、素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の素子が提案されており、現在主流な構造としては、高耐圧かつ高駆動能力を有するPower MOS FETを例にとると、トレンチゲートMOSが挙げられる。
【０００３】
トレンチゲートMOSは高耐圧かつ高駆動能力を有するDMOSの中でも最も集積度の高いものでる。（例えば、特許文献１参照）
【特許文献１】特開平１−３１０５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、トレンチゲートMOSは基板の深さ方向に電流を流す縦型MOS構造であり、素子単体としては非常に優れた性能を有しているが、半導体基板の裏面全体が電極となっているため、他の半導体素子とのオンチップ化には不利である。
【０００５】
そこで、本発明の目的は、他の半導体素子とのオンチップ化が容易にできる低オン抵抗の半導体装置を提示することである。
【課題を解決するための手段】
【０００６】
（１）半導体基板の表面から任意の深さまで設けられた第１導電型ウェル領域と、前記第１導電型ウェル領域の深さより浅く形成された複数本のトレンチ領域と、前記トレンチ領域の側面にゲート絶縁膜を介し接触したゲート電極と、前記複数本のトレンチ領域の底部に設けられた第２導電型ドレイン領域と、前記複数本のトレンチ領域間の半導体基板表面の一部に設けられた第２導電型ソース領域と、前記複数本のトレンチ領域間の半導体基板表面の一部に設けられた第１導電型高濃度領域を有する半導体装置とした。
（２）（１）に記載の半導体装置において、前記半導体基板と前記第１導電型ウェル領域の間に第２導電型ドレイン領域を囲むように第２導電型低濃度拡散領域が形成された半導体装置とした。
（３）半導体基板に第１導電型ウェル領域形成する工程と、前記第１導電型ウェル領域より浅く複数本のトレンチ領域を形成する工程と、ゲート酸化膜を堆積させる工程と、ゲート電極膜を堆積させる工程と、前記複数本のトレンチ領域の底部上に堆積した前記ゲート酸化膜および前記ゲート電極膜及び前記複数本のトレンチ領域間の前記半導体基板表面上に堆積した前記ゲート酸化膜および前記ゲート電極膜の一部を異方性エッチングにより除去する工程と、層間絶縁膜を堆積させる工程と、前記ゲート電極膜上に堆積した前記層間絶縁膜の一部及び前記複数本のトレンチ領域の底部上に堆積した前記層間絶縁膜一部及び前記複数本のトレンチ領域間の前記半導体基板表面上に堆積した前記層間絶縁膜一部をエッチングにより除去する工程と、金属膜を堆積させる工程と、前記金属膜の一部をエッチングする工程を有する半導体装置の製造方法とした。
（４）（３）に記載の半導体装置の製造方法において、第２導電型低濃度拡散領域を形成する工程を有する半導体装置の製造方法とした。
（５）（３）に記載の半導体装置の製造方法において、エピタキシャル成長工程を有する半導体装置の製造方法とした。
【発明の効果】
【０００７】
本発明によれば、トレンチ内部からドレイン電極を引き出すことで、ドレイン電極を半導体基板表面から取り出すことが可能となり、他の半導体素子とのオンチップ化が容易に可能となる。
【発明を実施するための最良の形態】
【０００８】
（１）実施の形態の概要
図１に、本発明の実施形態の半導体装置構成を示す。(a)は上面図、(b)は(a)の点線部で切断した場合の鳥瞰図である。
【０００９】
半導体基板１に設けられた第１導電型ウェル領域２に、トレンチ領域１２が複数本設けられており、ソース電極１０は、前記トレンチ領域１２の間の基板表面に設けられた第２導電型ソース領域６とオーミック接合されている。また、第２導電型ソース領域６と隣接して第１導電型高濃度領域１１が設けられており、第２導電型ソース領域６と共にソース電極１０にバッティングコンタクトされ、基板電位が固定されるようになっている。
【００１０】
第２導電型ドレイン領域５はトレンチ領域１２の底部に設けられており、トレンチ領域１２の内部に埋め込まれたドレイン電極９によって基板表面に取り出されている。
【００１１】
トレンチ領域１２の外側の平らな領域からトレンチ領域１２の内部の側壁にわたり連続して設けられたゲート電極４ａに接続された金属からなるゲート電極４ｂ及びドレイン電極９に任意の電圧を印加することにより、第２導電型ソース領域６から第２導電型ドレイン領域５にキャリアが矢印８の方向に流れ、半導体装置がオン状態となる。
【００１２】
つまり、トレンチMOSと同じようにゲート長が半導体基板表面と垂直方向に伸びており、プレーナ型MOSに比べ面積効率が良く、単位面積あたりの駆動能力が向上する。また、全ての電極が半導体基板表面に露出しているため、トレンチMOSでは難しかった他の半導体素子とのオンチップ化が容易となる。
【００１３】
次に、製造方法について説明する。
【００１４】
図２は図１に示した本発明に係る半導体装置の基本となる実施形態を製造するための製造方法の概略を示す工程順鳥瞰図である。
【００１５】
初めに図２(a)に示すように半導体基板１に第１導電型ウェル領域２を形成し、その第１導電型ウェル領域２の深さより浅くトレンチ領域１２を形成し、その後、熱酸化を施し基板表面およびトレンチ内部にゲート酸化膜３を形成する。
【００１６】
次に図２(b)に示すように、ゲート酸化膜３上にゲート電極膜４ａを堆積させ、図２(c)に示すように一部のゲート電極膜４ａおよびゲート酸化膜３を異方性の強いドライエッチングにより除去する。このときエッチングする領域に存在する基板表面およびトレンチ底面に関してはゲート電極膜４ａおよびゲート酸化膜３は全て除去されるが、トレンチ側壁に堆積されたゲート電極膜４ａ及びゲート酸化膜３は強い異方性エッチングによって除去されない。
【００１７】
次に図２(d)に示すように、第１導電型高濃度領域１１を作成する領域以外の領域に第２導電型の不純物をイオン注入することで第２導電型ドレイン領域５及び第２導電型ソース領域６をセルフアラインとなるように作成した後、第１導電型高濃度領域１１を作成する領域以外の部分をレジストなどでマスクし、イオン注入等で第１導電型高濃度領域１１を作成する。
【００１８】
次に図２(e)に示すように層間絶縁膜７を堆積させた後、第２導電型ドレイン領域５、第２導電型ソース領域６、第１導電型高濃度領域１１、ゲート電極４ａの一部の領域上の層間絶縁膜７を選択的にエッチングし開口する。
【００１９】
最後に、図２(f)に示すように金属を堆積させ、任意にパターニングすることで、ゲート電極４ｂ、ドレイン電極９、ソース電極１０を形成する。
（変形例）
本変形例では、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させる。
【００２０】
図３は変形例の概念図である。構造としては、図１の基本構造において半導体基板１と第１導電型ウェル領域２の間に第２導電型低濃度拡散領域１３を設けた構造で、製造方法としては、２重拡散やエピタキシャル成長などで実現する。
【００２１】
このように第２導電型低濃度拡散領域１３を設けることにより、ドレインに印加される電界を緩和することが可能となり、ドレイン耐圧を向上させることが可能となる。
【００２２】
このとき第２導電型ドレイン領域が第２導電型低濃度拡散領域１３内に収まるようにし、目標の耐圧によって第２導電型低濃度拡散領域１３の不純物濃度及び、トレンチ領域１２の底部の深さから第１導電型ウェル領域２の底部までの距離を任意に調整する。
【００２３】
なお、図１、図２、図３において第１導電型をＰ型、第２導電型をＮ型とすることでＮチャネルＭＯＳとしたが、第１導電型をＮ型、第２導電型をＰ型とすればＰチャネルＭＯＳとして機能する。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る半導体装置の実施の形態の構成を説明するための図である。
【図２】本発明に係る半導体装置の実施の形態の製造方法を説明するための図である。
【図３】本発明に係る半導体装置の実施の形態の変形例を説明するための図である。
【符号の説明】
【００２５】
１  半導体基板
２  第１導電型ウェル領域
３  ゲート絶縁膜
４  ゲート電極
５  第２導電型ドレイン領域
６  第２導電型ソース領域
７  層間絶縁膜
８  キャリア経路
９  ドレイン電極
１０  ソース電極
１１  第１導電型高濃度領域
１２  トレンチ領域
１３  第２導電型低濃度拡散領域
【図１】
2009206268.tif 000003
【図２】
2009206268.tif 000004
【図３】
2009206268.tif 000005