(57)【要約】【課題】回転速度のムラを抑制させるための専用の信号を入力させる必要のないモータ速度制御回路を提供する。【解決手段】モータ速度制御回路は、モータの回転速度がコンデンサの充電電圧に応じた速度となるよう、充電電圧に基づいた駆動信号を出力する駆動信号出力回路と、モータの目標回転速度の上昇に応じて短くなる周期及び目標回転速度に応じたデューティ比を有する基準信号の周期と、回転速度の上昇に応じて短くなる周期を有する速度信号の周期とに基づき、回転速度を目標回転速度に一致させるべく、コンデンサを充電可能な第１レベルまたはコンデンサを放電可能な第２レベルの制御信号を、目標回転速度と回転速度との速度差及び基準信号の周期に応じた期間出力する速度制御回路と、基準信号のデューティ比に基づいて、目標回転速度が低くなると速度制御回路から出力される制御信号の第１レベルと第２レベルとのレベル差が小さくなるよう、レベル差を変更するレベル変更回路と、を備える。【選択図】図１
2009100597.tif 000002
【特許請求の範囲】
【請求項１】
モータの回転速度がコンデンサの充電電圧に応じた速度となるよう、前記充電電圧に基づいた駆動信号を出力する駆動信号出力回路と、
前記モータの目標回転速度の上昇に応じて短くなる周期及び前記目標回転速度に応じたデューティ比を有する基準信号の前記周期と、前記回転速度の上昇に応じて短くなる周期を有する速度信号の前記周期とに基づき、前記回転速度を前記目標回転速度に一致させるべく、前記コンデンサを充電可能な第１レベルまたは前記コンデンサを放電可能な第２レベルの制御信号を、前記目標回転速度と前記回転速度との速度差及び前記基準信号の前記周期に応じた期間出力する速度制御回路と、
前記基準信号の前記デューティ比に基づいて、前記目標回転速度が低くなると前記速度制御回路から出力される前記制御信号の前記第１レベルと前記第２レベルとのレベル差が小さくなるよう、前記レベル差を変更するレベル変更回路と、
を備えることを特徴とするモータ速度制御回路。
【請求項２】
前記制御信号は電圧信号であり、
前記レベル変更回路は、
前記基準信号の前記デューティ比に基づいて、前記目標回転速度が所定回転速度より低くなると前記レベル差の変更を指示する指示信号を出力する指示信号出力回路と、
前記指示信号が出力されると、前記レベル差が小さくなるよう前記制御信号をクランプするクランプ回路と、
を含むことを特徴とする請求項１に記載のモータ速度制御回路。
【請求項３】
前記クランプ回路は、
制御電極と異なる二つの電極のうち、前記制御電極と共に導通状態を制御する一方の電極に前記制御信号が入力されるトランジスタと、
前記指示信号が出力されていない場合、前記トランジスタがオフとなる電圧を前記制御電極に印加し、前記指示信号が出力されている場合、前記トランジスタが、前記制御信号が前記第１レベルまたは前記第２レベルの何れか一方になるとオンとなる電圧を、前記制御電極に印加する電圧出力回路と、
を含むことを特徴とする請求項２に記載のモータ速度制御回路。
【請求項４】
前記速度制御回路は、
前記基準信号の前記周期と前記速度信号の前記周期とに基づいて、前記回転速度と前記目標回転速度との大小関係に応じた論理レベルの速度誤差信号を、前記期間出力する速度誤差出力回路と、
基準電流を生成する基準電流生成回路と、
前記速度誤差信号が一方の前記論理レベルとなると、前記第１レベルの前記制御信号として前記基準電流の電流値に応じて変化する第１電流を、前記コンデンサを充電すべく出力し、前記速度誤差信号が他方の前記論理レベルとなると、前記第２レベルの前記制御信号として前記基準電流の前記電流値に応じて変化する第２電流を、前記コンデンサを放電すべく出力する電流出力回路と、
を含み、
前記レベル変更回路は、
前記基準信号の前記デューティ比に基づいて、前記目標回転速度が前記所定回転速度より低くなると前記第１電流及び前記第２電流の電流値が減少するよう前記基準電流の前記電流値を変化させること、
を特徴とする請求項１に記載のモータ速度制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ速度制御回路に関する。
【背景技術】
【０００２】
モータの回転速度を制御する方式として、速度ディスクリミネータを用いる方式が知られている。図１０に速度ディスクリミネータを用いた一般的なモータ速度制御回路６００のブロック図の一例を示す（例えば、特許文献１参照）。速度ディスクリミネータ７００は、モータ７５０の目標回転速度の上昇に応じて周期が短くなる基準クロックＣＬＫと、モータ７５０の回転速度の上昇に応じて周期が短くなるＦＧ（Frequency Generator）信号とが入力され、目標回転速度とモータ７５０の回転速度との速度差及び基準クロックＣＬＫの周期に応じたパルス幅の出力パルス信号Ｐｏを出力する。積分回路７１０は、入力された出力パルス信号Ｐｏを積分することにより駆動信号ＶＤを出力する。駆動回路７２０は、駆動信号ＶＤに基づいてモータ７５０の回転速度が目標回転速度に一致するように、モータ７５０を駆動する。
【０００３】
ここで、速度ディスクリミネータ７００の一般的な構成を図１１に示す（例えば、特許文献２参照）。速度ディスクリミネータ７００は、ＦＧ信号の周期と、基準クロックＣＬＫで規定カウントするのに要する期間（以下、基準期間）とを比較することにより、ＦＧ信号の周期と基準期間との差に応じたパルス幅の出力パルス信号Ｐｏを出力する回路である。詳述すると、ＦＧ信号の周期が基準期間より短い場合は、モータ７５０の回転速度を減速すべく出力パルス信号Ｐｏ１を出力し、ＦＧ信号の周期が基準期間より長い場合は、モータ７５０の回転速度を加速すべく出力パルス信号Ｐｏ２を出力する。以下、図１２及び図１３に示したタイミングチャートを参照しつつ、速度ディスクリミネータ７００の動作を説明する。なお、図１２のタイミングチャートは、ＦＧ信号の周期が基準期間より短い場合であり、図１３のタイミングチャートは、ＦＧ信号の周期が基準期間より長い場合である。
【０００４】
まずＦＧ信号は、１／２分周回路８００にてＦＧ信号の半分の周波数である１／２ＦＧ信号に分周される。トリガパルス発生回路８１０は、１／２ＦＧ信号の立ち上がりにおいて、第１カウンタ８２０が基準クロックＣＬＫのカウントを開始するためのトリガパルスＴＰ１を出力する。一方、１／２ＦＧ信号の立下りでは、第２カウンタ８３０が基準クロックＣＬＫのカウントを開始するためのトリガパルスＴＰ２を出力する。第１カウンタ８２０及び第２カウンタ８３０は、トリガパルスＴＰ１，ＴＰ２が入力されることにより、基準クロックＣＬＫのカウントを開始するとともに、基準クロックＣＬＫのカウントが開始されてから規定カウントに達するまでの基準期間だけ基準パルス信号Ｐ１，Ｐ２を夫々出力する。図１２に示す様に、基準パルス信号Ｐ１，Ｐ２がともに出力される期間がある場合、すなわち、ＦＧ信号の周期が基準期間よりも短い場合は、ＡＮＤ８４０からは出力パルス信号Ｐｏ１が出力される。一方、図１３に示す様に、基準パルス信号Ｐ１，Ｐ２がともに出力されていない期間がある場合、すなわち、ＦＧ信号の周期が基準期間よりも長い場合は、ＮＯＲ８５０からは出力パルス信号Ｐｏ２が出力される。
【０００５】
前述した速度ディスクリミネータ７００において、モータ７５０の目標回転速度を遅くするには、基準クロックＣＬＫの周期を長くする必要があるため、基準クロックＣＬＫを規定カウントするのに要する基準期間は長くなる。したがって、モータ７５０の目標回転速度から一定の割合だけモータ７５０の回転速度がずれている場合を考えると、モータ７５０の目標回転速度を低くするにつれて、基準期間とＦＧ信号の周期との差は大きくなる。すなわち、モータ７５０の回転速度が目標回転速度から一定の割合だけずれている場合に、速度ディスクリミネータ７００から出力される出力パルス信号Ｐｏのパルス幅は、モータ７５０の目標回転速度が遅くなるほど長くなる。その結果、モータ７５０を低速で回転させる場合には、積分回路７１０からの駆動信号ＶＤが大きく変化する。駆動信号ＶＤの変化にともなってモータ７５０の回転速度も変化するため、駆動信号ＶＤが大きく変化する低速時には、モータ７５０の回転速度にムラが生じる場合がある。モータの回転速度のムラを抑制するには、例えば特許文献１では、駆動信号ＶＤの変化を抑制すべく、モータ７５０の回転速度に応じて積分回路７１０の積分定数を切り替えていた。具体的には、モータ７５０の目標回転速度が遅い場合は積分回路７１０の積分定数を大きくし、モータ７５０の目標回転速度が速い場合は積分回路７１０の積分定数を小さくするよう、指示信号ＳＬを積分回路７１０に入力していた（特許文献１参照）。
【特許文献１】特開２００３−１１１４６１号公報
【特許文献２】特開平９−３２２５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の様に、モータ速度制御回路６００において、特に低速時の回転速度のムラを抑制するために、積分回路７１０には、積分定数を変更するため指示信号ＳＬが入力されている。したがって、モータ速度制御回路６００を集積回路で実現した場合、指示信号ＳＬを入力するための端子が必要となる。さらに、モータ速度制御回路６００を例えば、マイコン等で制御する場合には、マイコン側に指示信号ＳＬを出力するための端子が必要となる場合もある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明のモータ速度制御回路は、モータの回転速度がコンデンサの充電電圧に応じた速度となるよう、前記充電電圧に基づいた駆動信号を出力する駆動信号出力回路と、前記モータの目標回転速度の上昇に応じて短くなる周期及び前記目標回転速度に応じたデューティ比を有する基準信号の前記周期と、前記回転速度の上昇に応じて短くなる周期を有する速度信号の前記周期とに基づき、前記回転速度を前記目標回転速度に一致させるべく、前記コンデンサを充電可能な第１レベルまたは前記コンデンサを放電可能な第２レベルの制御信号を、前記目標回転速度と前記回転速度との速度差及び前記基準信号の前記周期に応じた期間出力する速度制御回路と、前記基準信号の前記デューティ比に基づいて、前記目標回転速度が低くなると前記速度制御回路から出力される前記制御信号の前記第１レベルと前記第２レベルとのレベル差が小さくなるよう、前記レベル差を変更するレベル変更回路と、を備えることとする。
【発明の効果】
【０００８】
回転速度のムラを抑制させるための専用の信号を入力させる必要のないモータ速度制御回路を提供することを目的とする。
【発明を実施するための最良の形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜第１の実施形態＞＞
図１は、本発明の第１の実施形態であるモータ速度制御回路１の構成を示す図である。  
モータ速度制御回路１は、モータ１００の目標回転速度に応じた基準クロックＣＬＫ、モータ１００の実際の回転速度に応じたＰＦＧ信号に基づいて、モータ１００を駆動するための駆動信号ＶＤを出力する回路であり、ＦＧアンプ１０、速度ディスクリミネータ（ＳＤ）１１、オペアンプ１２、ＰＷＭ信号生成回路１３、デューティ比検出回路１４、クランプ回路１５、ホールアンプ１６、マトリックス回路１７、プリドライバ１８から構成される。
【００１１】
なお、本第１の実施形態における基準クロックＣＬＫは、例えばモータ速度制御回路１を統括制御するマイコン（不図示）から出力され、目標回転速度の上昇に応じて周期が短くなることとする。さらに、モータ１００の目標回転速度の低下に応じて、マイコンは、基準クロックＣＬＫのローレベル（以下、Ｌレベル）のデューティ比を上昇させるものとする。また、ＰＦＧ信号は、例えば、モータ１００が実装された基板上に形成されたパターンコイル（不図示）から出力されるモータ１００の実際の回転速度に応じた信号であることとする。なお、本第１の実施形態のモータ速度制御回路１は集積回路であり、モータ１００は３相ブラシレスモータであることとする。
【００１２】
また、本第１の実施形態においては、速度ディスクリミネータ１１が本発明の速度制御回路に相当し、デューティ比検出回路１４（指示信号出力回路）及びクランプ回路１５が本発明のレベル変更回路に相当し、ＰＷＭ信号生成回路１３が本発明の駆動信号出力回路に相当する。
【００１３】
まず、図１に示した、モータ速度制御回路１を構成する各回路の概要を説明する。  
ＦＧアンプ１０は、パターンコイル（不図示）から出力されるレベルの小さい正弦波状のＰＦＧ信号を増幅するとともに方形波へと整形し、ＦＧ信号として出力する回路である。なお、パターンコイルからのＰＦＧ信号は、端子６０を介してＦＧアンプ１０に入力されることとする。また、ＦＧアンプ１０は、例えば、非反転増幅回路（不図示）とシュミットコンパレータ（不図示）とで構成できる。パターンコイルからのＰＦＧ信号の周期は、モータ１００の実際の回転速度に応じて変化するため、ＦＧ信号の周期もＰＦＧ信号の周期と同様に変化する。なお、本第１の実施形態におけるＰＦＧ信号及びＦＧ信号の周期は、モータ１００の回転速度の上昇にともない短くなることとする。
【００１４】
速度ディスクリミネータ（ＳＤ）１１は、端子６１を介して入力される基準クロックＣＬＫと、ＦＧアンプ１０から出力されるＦＧ信号とに基づいて、目標回転速度と実際の回転速度との速度差及び基準クロックＣＬＫの周期に応じた速度誤差信号ＳＤＯを出力する回路である。なお、本第１の実施形態において、速度誤差信号ＳＤＯは、前述の速度差と基準クロックＣＬＫの周期に応じた期間速度ディスクリミネータ１１から出力されるハイレベル（以下、Ｈレベル）またはＬレベルのパルス信号であることとする。
【００１５】
オペアンプ１２は、抵抗２００，２０１、コンデンサ２０２，２０３を用いて速度誤差信号ＳＤＯを積分する回路であり、積分結果として出力電圧ＯＰを出力する。なお、本第１の実施形態においては、オペアンプ１２の反転入力には端子７１を介して、抵抗２００，２０１、コンデンサ２０３が接続され、オペアンプ１２の出力には端子７２を介して、コンデンサ２０２，２０３が接続されている。また、本第１の実施形態のオペアンプ１２の非反転入力には、バイアス電圧として、例えば電源電圧ＶＣＣの半分の電圧であるＶＣＣ／２が印加されているものとする。なお、本第１の実施形態においては、オペアンプ１２、抵抗２００，２０１、コンデンサ２０２，２０３からなる回路を積分回路とする。
【００１６】
ＰＷＭ信号生成回路１３は、オペアンプ１２からの出力電圧ＯＰのレベルに応じたデューティ比のＰＷＭ（Pulse Wide Modulation）信号を出力する回路である。また、本第１の実施形態においては、モータ１００の実際の回転速度が目標回転速度に一致するよう、前述のＰＷＭ信号に基づいて、プリドライバ１８が駆動信号ＶＤ１〜ＶＤ６を出力する。なお、本第１の実施形態におけるＰＷＭ信号生成回路１３は、端子７３を介して接続されたコンデンサ２０４の容量値にて発振周波数が決定される三角波発振回路（不図示）と、三角波発振回路からの出力と出力電圧ＯＰとを比較するコンパレータ（不図示）とから構成されることとする。
【００１７】
デューティ比検出回路１４は、基準クロックＣＬＫのデューティ比に基づいて、目標回転速度が予め定められた規定回転速度より低下しているか否かを示す指示信号ＳＬを出力する。なお、本第１の実施形態においては、目標回転速度が規定速度より低い場合、指示信号ＳＬはＬレベルとなり、目標回転速度が規定速度より高い場合、指示信号ＳＬはＨレベルとなることとする。
【００１８】
クランプ回路１５は、デューティ比検出回路１４からＬレベルの指示信号ＳＬが出力されると、速度ディスクリミネータ１１からの速度誤差信号ＳＤＯをクランプする回路である。したがって、本第１の実施形態では、目標回転速度が予め定められた規定回転速度より低くなると、速度誤差信号ＳＤＯにおけるＨレベルとＬレベルとのレベル差が小さくなる。
【００１９】
ホールアンプ１６は、ホール素子３００から出力される、モータ１００におけるロータ（不図示）の位置を検出するための位置検出信号ＨＯ１〜ＨＯ３を増幅し、ホール信号ＨＡ１〜ＨＡ３として出力する回路である。なお、本第１の実施形態において、ホール素子３００は、モータ１００のロータの周囲に１２０°間隔で設置されていることとする。また、位置検出信号ＨＯ１〜ＨＯ３は、端子８０〜８２に夫々入力されることとする。
【００２０】
マトリックス回路１７は、マイコンからのモータ１００の回転方向を指定するための指定信号ＦＲＣ及びホール信号ＨＡ１〜ＨＡ３に基づいて、モータ１００における各相のコイルへ電流を供給するタイミングを指定するためのタイミング信号Ｍ１〜Ｍ３を出力する。
【００２１】
プリドライバ１８は、ＰＷＭ信号及びタイミング信号Ｍ１〜Ｍ３に基づいて、モータ１００を直接駆動するパワートランジスタからなるモータドライバ３０１を駆動するための駆動信号ＶＤ１〜ＶＤ６を出力する。なお、本第１実施形態においては、駆動信号ＶＤ１〜ＶＤ６は夫々端子９０〜９５を介してモータドライバ３０１へ出力される。
【００２２】
次に、本第１の実施形態のモータ速度制御回路１における、速度ディスクリミネータ１１、デューティ比検出回路１４、クランプ回路１５の詳細を説明する。
【００２３】
図２は、速度ディスクリミネータ１１の一実施形態を示す図である。速度ディスクリミネータ１１は、ＮＰＮトランジスタＱ１，Ｑ２、ＰＮＰトランジスタＱ３、抵抗Ｒ１，Ｒ２、１／２分周回路２０、トリガパルス発生回路２１、第１カウンタ２２、第２カウンタ２３、ＡＮＤ２４、ＮＯＲ２５から構成される。図３、図４は、夫々目標回転速度が速い場合、遅い場合の速度ディスクリミネータ１１の動作の一例を示すタイミングチャートであり適宜参照する。
【００２４】
１／２分周回路２０は、入力されるＦＧ信号の周波数を１／２分周し、１／２ＦＧ信号として出力する回路である。  
トリガパルス発生回路２１は、１／２ＦＧ信号の立ち上がりにおいて、トリガパルスＴＰ１を出力し、１／２ＦＧ信号の立下りにおいて、トリガパルスＴＰ２を出力する。
【００２５】
第１カウンタ２２、第２カウンタ２３は、トリガパルスＴＰ１，ＴＰ２が夫々入力されることにより、基準クロックＣＬＫのカウントを開始するとともに、基準クロックＣＬＫのカウントが開始されてから規定カウントに達するまでの期間だけ基準パルス信号Ｐ１，Ｐ２を夫々出力する。なお、基準クロックＣＬＫのカウントが開始されてから規定カウントに達するまでの期間を基準期間とする。また、規定カウントは固定値としているため、基準クロックＣＬＫの周期が長くなるに応じて基準期間も長くなることとなる。図３及び図４に示す様に、第１カウンタ２２、第２カウンタ２３からの基準パルス信号Ｐ１，Ｐ２がともに出力される期間がある場合、すなわち、ＦＧ信号の周期が基準期間よりも短い場合は、モータ１００を減速すべくＡＮＤ２４からは出力パルス信号Ｐｏ１が出力される。一方、パルス信号Ｐ１，Ｐ２がともに出力されていない期間がある場合（不図示）、すなわち、ＦＧ信号の周期が基準期間よりも長い場合は、モータ１００を加速すべくＮＯＲ２５からは出力パルス信号Ｐｏ２が出力される。したがって、モータ１００を減速する場合は、ＮＰＮトランジスタＱ１のベース電極の電圧はＬレベル、ＮＰＮトランジスタＱ２のベース電極の電圧はＨレベルとなり、ＮＰＮトランジスタＱ２のコレクタ電極から出力される速度誤差信号ＳＤＯはＬレベルとなる。また、モータ１００を加速する場合は、前述のモータを減速する場合と逆の動作をすることから、結果的に速度誤差信号ＳＤＯはＨレベルとなる。したがって、速度誤差信号ＳＤＯは、ＦＧ信号の周期と基準期間との差の期間だけ、ＮＰＮトランジスタＱ２のコレクタ電極とＰＮＰトランジスタＱ３のコレクタ電極とが接続されたノードから出力されることとなる。
【００２６】
ここで、基準クロックの周期をＴ１、規定カウントを１２８、ＦＧ信号と基準期間との差が基準クロック４パルス分に相当するとした場合を例として、速度誤差信号ＳＤＯについて説明する。前述の様に、速度誤差信号ＳＤＯは、ＦＧ信号の周期と基準期間との差の期間だけ出力されることから、Ｔ１×４の期間出力されることとなる。この時、目標回転速度と実際の回転速度との誤差の割合を（４パルス／１２８パルス）×１００で表すと、約３％となる。一方速度誤差が３％であっても、速度誤差信号ＳＤＯが出力されている期間は、Ｔ１×４で表されることから、基準クロックＣＬＫの周期に応じて変化する。つまり、目標回転速度が遅くなると、速度誤差の割合が一定であっても、速度誤差信号ＳＤＯは長く出力されることとなる。
【００２７】
なお、本第１の実施形態において速度ディスクリミネータ１１の速度誤差信号ＳＤＯが出力されるノードは、電気的にオペアンプ１２の反転入力に接続されている。また、オペアンプ１２の反転入力と非反転入力の電圧が一致するようモータ速度制御回路１においてはフィードバックループが形成されている。したがって、オペアンプ１２の反転入力の電圧は、オペアンプ１２の非反転入力に印加されたバイアス電圧ＶＣＣ／２となるようモータ速度制御回路１は動作する。
【００２８】
図５は、デューティ比検出回路１４の一実施形態を示す図である。デューティ比検出回路１４は、逓倍回路３０、トリガパルス発生回路３１、アップカウンタ３２、シフト演算回路３３、遅延回路３４、ダウンカウンタ３５、判定回路３６から構成される。図６は、本実施形態のデューティ比検出回路１４における主要な信号のタイミングチャートであり、適宜参照する。なお、ここでは、例えば基準クロックＣＬＫのＬレベルのデューティ比が７０％であるとしてデューティ比検出回路１４の詳細を説明する。
【００２９】
逓倍回路３０は、入力される基準クロックＣＬＫの周波数を逓倍し、出力クロックＭＣＬＫとして出力する回路である。なお、本実施形態における逓倍回路３０は、基準クロックＣＬＫの周波数を１００逓倍することとする。  
トリガパルス発生回路３１は、入力される基準クロックＣＬＫの立下り時と立ち上がり時に夫々、パルス信号ＥＴ１，ＥＴ２を出力する回路である。
【００３０】
アップカウンタ３２は、出力クロックＭＣＬＫに基づいてアップカウントし、パルス信号ＥＴ１が入力されることによりカウントがリセットされる。したがって、基準クロックＣＬＫの立下り時から基準クロックの１周期の期間をカウントする。なお、本実施形態においては、基準クロックＣＬＫの周波数を１００逓倍した出力クロックＭＣＬＫでカウントしているため、１周期の期間経過すると、カウントは１００カウントとなる。
【００３１】
シフト演算回路３３は、基準クロックＣＬＫの立ち上がりを示すパルス信号ＥＴ２が入力されると、アップカウンタ３２の出力を除算すべく、１ビット右シフトし、シフト結果を保持する回路である。したがって、シフト演算回路３３には、基準クロックＣＬＫの１周期におけるＬレベルの期間の７０カウントが除算され、３５カウントが保持されることとなる。
【００３２】
遅延回路３４は、パルス信号ＥＴ１，ＥＴ２を夫々遅延させてパルス信号ＤＥＴ１，ＤＥＴ２として出力する回路である。なお、本実施形態における遅延回路３４の遅延時間は、基準クロックＣＬＫの周期よりも十分短い時間であることとし、パルス信号ＤＥＴ１，ＤＥＴ２のパルス信号ＥＴ１，ＥＴ２に対する遅延時間は夫々同じになるよう設計されているものとする。
【００３３】
ダウンカウンタ３５は、遅延回路３４からのパルス信号ＤＥＴ２によりシフト演算回路３３に保持されたカウントを取り込み、出力クロックＭＣＬＫに基づいてダウンカウントする回路である。なお、本実施形態におけるダウンカウンタ３５は、カウントがゼロとなるとゼロを保持するよう設計されていることとする。
【００３４】
判定回路３６は、遅延回路３４からのパルス信号ＤＥＴ１が入力されると、ダウンカウンタ３５のカウントがゼロか否かを判定し、判定結果を指示信号ＳＬとして出力する回路である。詳述すると、パルス信号ＤＥＴ２が出力されてからパルス信号ＤＥＴ１が出力されるまでの期間は、基準クロックＣＬＫのＨレベルが出力される期間と同じであることから、ダウンカウンタ３５では、３０カウントだけダウンカウントされる。ここでは、パルス信号ＤＥＴ２によりダウンカウンタ３５に取り込まれたカウントは３５カウントであるため、ダウンカウンタ３５のカウントはゼロとならない。なお、本実施形態では、ダウンカウンタ３５のカウントがゼロの場合、指示信号ＳＬはＨレベルとなり、ダウンカウンタ３５のカウントがゼロでない場合、指示信号ＳＬはＬレベルとなることとする。
【００３５】
また、前述のデューティ検出回路１４に、例えば、Ｌレベルのデューティ比が６０％の基準クロックＣＬＫを入力すると、前述のダウンカウンタ３５のカウントはゼロとなるため、結果的に判定回路３６から出力される指示信号ＳＬは、Ｈレベルとなる。この様に、本第１の実施形態におけるデューティ検出回路１４は、基準クロックＣＬＫのＬレベルのデューティ比が約６７％を境に指示信号ＳＬのレベルが変化することとなる。
【００３６】
図７は、クランプ回路１５の一実施形態を示す図である。クランプ回路１５は、ＮＰＮトランジスタＱ１０〜Ｑ１３、ＰＮＰトランジスタＱ１４、抵抗Ｒ１０〜Ｒ１６から構成される。なお、本第１の実施形態において、抵抗Ｒ１０，Ｒ１１が接続されたノードに発生する電圧を電圧Ｖ１、抵抗Ｒ１３，Ｒ１４が接続されたノードに発生する電圧を電圧Ｖ２とする。なお、ＮＰＮトランジスタＱ１３が本発明のトランジスタに相当し、ＮＰＮトランジスタＱ１０、抵抗Ｒ１０，Ｒ１１が本発明の電圧出力回路に相当する。
【００３７】
まず、指示信号ＳＬがＨレベルの場合、ＮＰＮトランジスタＱ１０，Ｑ１１は夫々オンする。ＮＰＮトランジスタＱ１０がオンすることにより電圧Ｖ１はＬレベルとなるため、ＮＰＮトランジスタＱ１３はオフすることとなる。ＮＰＮトランジスタＱ１１及び抵抗Ｒ１２は、インバータを構成するため、ＮＰＮトランジスタＱ１２のベース電極はＬレベルとなる。したがって、電圧Ｖ２はＨレベルとなり、ＰＮＰトランジスタＱ１４はオフすることとなる。ここで、クランプ回路１５において、速度誤差信号ＳＤＯは、ＮＰＮトランジスタＱ１３とＰＮＰトランジスタＱ１４の夫々のエミッタ電極が接続されたノードに入力されている。しかしながら、ＮＰＮトランジスタＱ１３及びＰＮＰトランジスタＱ１４はともにオフしているため、指示信号ＳＬがＨレベルの場合、速度誤差信号ＳＤＯはクランプ回路１５の影響を受けることはない。
【００３８】
つぎに、指示信号ＳＬがＬレベルの場合、前述の指示信号ＳＬがＨレベルの場合とは逆の動作をするため、ＮＰＮトランジスタＱ１３のベース電極には、電源電圧ＶＣＣを抵抗Ｒ１０，Ｒ１１とで分圧した電圧Ｖ１が印加される。また、ＰＮＰトランジスタＱ１４のベース電極には、電源電圧ＶＣＣを抵抗Ｒ１３，Ｒ１４とで分圧した電圧Ｖ２が印加される。なお、本第１の実施形態において、ＮＰＮトランジスタＱ１３のエミッタ電極の電圧がＨレベルの場合に、ＮＰＮトランジスタＱ１３がオフし、ＮＰＮトランジスタＱ１３のエミッタ電極の電圧がＬレベルの場合にＮＰＮトランジスタＱ１３がオンするよう、抵抗Ｒ１０，Ｒ１１の抵抗値が決められているものとする。同様に、ＰＮＰトランジスタＱ１４のエミッタ電極の電圧がＬレベルの場合に、ＰＮＰトランジスタＱ１４がオフし、ＰＮＰトランジスタＱ１４のエミッタ電極の電圧がＨレベルの場合にＰＮＰトランジスタＱ１４がオンするよう、抵抗Ｒ１３，Ｒ１４の抵抗値が決められているものとする。この結果、速度誤差信号ＳＤＯがＨレベルの場合、速度誤差信号ＳＤＯの電圧レベルは電圧Ｖ２からＰＮＰトランジスタＱ１４の順方向電圧Ｖｂｅｐだけ高い電圧となる。一方、速度誤差信号ＳＤＯがＬレベルの場合、速度誤差信号ＳＤＯの電圧レベルは電圧Ｖ１からＮＰＮトランジスタＱ１３の順方向電圧Ｖｂｅｎだけ低い電圧となる。
【００３９】
したがって、指示信号ＳＬがＨレベルの場合には、速度ディスクリミネータ１１からの速度誤差信号ＳＤＯがそのまま出力され、指示信号ＳＬがＬレベルの場合には、クランプ回路１５によりクランプされた速度誤差信号ＳＤＯが出力されることとなる。すなわち、速度誤差信号ＳＤＯのＨレベル側とＬレベル側のレベル差は、指示信号ＳＬがＬレベルの場合に小さくなる。
【００４０】
ここで、本第１の実施形態のモータ速度制御回路１の動作について説明する。なお、本第１の実施形態のモータ速度制御回路１は、モータ１００の目標回転速度を、例えば０〜２０００ｒｐｍ（revolutions per minute）の範囲で変化できることとする。また、目標回転速度が０〜１０００ｒｐｍの範囲では、基準クロックＣＬＫのＬレベルのデューティ比が７０％、目標回転速度が１０００〜２０００ｒｐｍの範囲では、基準クロックＣＬＫのＬレベルのデューティ比が６０％となるようにマイコンが基準クロックＣＬＫのデューティ比を変更することとする。
【００４１】
まず、目標回転速度が例えば２０００ｒｐｍの場合、すなわちモータ１００を高速で回転させる場合について説明する。マイコンからは、目標回転速度である２０００ｒｐｍに応じた周波数及び、Ｌレベルのデューティ比が６０％の基準クロックＣＬＫが、速度ディスクリミネータ１１及びデューティ比検出回路１４に出力される。速度ディスクリミネータ１１からは、目標回転速度と実際の回転速度に応じた速度誤差信号ＳＤＯが出力される。ここで、基準クロックＣＬＫのＬレベルのデューティ比は６０％であることから、デューティ比検出回路１４から出力される指示信号ＳＬはＨレベルとなる。したがって、速度誤差信号ＳＤＯは、クランプ回路１５の影響を受けず抵抗２００へ出力される。また、前述の様に、目標回転速度が高速の場合は、実際の回転速度と目標回転速度とが一致している状態から、実際の回転速度がずれた場合、基準クロックＣＬＫの周期は短いため、速度誤差信号ＳＤＯによる積分回路の入力電圧の変動は小さい。このため、目標回転速度に対するズレを補正するためのＰＷＭ信号のデューティ比の変化量も小さくなることから、モータ１００の回転速度の速度ムラも小さくなる。
【００４２】
つぎに、目標回転速度が例えば５００ｒｐｍの場合、すなわちモータ１００を低速で回転させる場合について説明する。マイコンからは、目標回転速度である５００ｒｐｍに応じた周波数及び、Ｌレベルのデューティ比が７０％の基準クロックＣＬＫが、速度ディスクリミネータ１１及びデューティ比検出回路１４に出力される。速度ディスクリミネータ１１からは、目標回転速度と実際の回転速度に応じた速度誤差信号ＳＤＯが出力される。ここで、デューティ比検出回路１４から出力される指示信号ＳＬはＬレベルとなるため、速度誤差信号ＳＤＯは、クランプ回路１５によりクランプされる。前述の様に、目標回転速度が低速の場合は、実際の回転速度と目標回転速度とが一致している状態から、実際の回転速度がずれた場合、基準クロックＣＬＫの周期は長いため、速度誤差信号ＳＤＯによる積分回路の入力電圧の変動は大きくなる。しかしながら、本第１の実施形態におけるモータ速度制御回路１では、クランプ回路１５により速度誤差信号ＳＤＯがクランプされ、速度誤差信号ＳＤＯのＨレベルとＬレベルのレベル差が小さくなるため、結果的に積分回路の入力電圧の変動は小さく抑えられる。したがって、目標回転速度が低速の場合であっても、目標回転速度に対するズレを補正するためのＰＷＭ信号のデューティ比の変化量も小さくできるため、モータ１００の回転速度の速度ムラも小さくできる。
【００４３】
＜＜第２の実施形態＞＞
図８は、本発明の第２の実施形態であるモータ速度制御回路２の構成を示す図である。  
モータ速度制御回路２は、モータ１００の目標回転速度に応じた基準クロックＣＬＫ、モータ１００の実際の回転速度に応じたＰＦＧ信号に基づいて、モータ１００を駆動するための駆動信号ＶＤを出力する回路であり、ＦＧアンプ１０、速度ディスクリミネータ（ＳＤ）１１、ＰＷＭ信号生成回路１３、デューティ比検出回路１４、ホールアンプ１６、マトリックス回路１７、プリドライバ１８、チャージポンプ１９から構成される。
【００４４】
なお、本第２の実施形態における基準クロックＣＬＫは、例えばモータ速度制御回路２を統括制御するマイコン（不図示）から出力され、目標回転速度の上昇に応じて周期が短くなることとする。さらに、本第２の実施形態において、モータ１００の目標回転速度の低下に応じて、マイコンは、基準クロックＣＬＫのローレベル（以下、Ｌレベル）のデューティ比を上昇させるものとする。また、ＰＦＧ信号は、例えば、モータ１００が実装された基板上に形成されたパターンコイル（不図示）から出力されるモータ１００の実際の回転速度に応じた信号であることとする。なお、本第２の実施形態のモータ速度制御回路２は集積回路であり、モータ１００、ホール素子３００、モータドライバ３０１は第１の実施形態にて説明した夫々の回路と同じである。
【００４５】
また、本第２の実施形態においては、速度ディスクリミネータ１１（速度誤差出力回路）及びチャージポンプ１９（電流出力回路）が本発明の速度制御回路に相当し、デューティ比検出回路１４が本発明のレベル変更回路に相当し、ＰＷＭ信号生成回路１３が本発明の駆動信号出力回路に相当する。
【００４６】
まず、図８に示した、モータ速度制御回路２を構成する各回路の概要を説明する。  
ＦＧアンプ１０、速度ディスクリミネータ（ＳＤ）１１、ＰＷＭ信号生成回路１３、デューティ比検出回路１４、ホールアンプ１６、マトリックス回路１７、プリドライバ１８は第１の実施形態にて説明した夫々の回路と同じである。
【００４７】
チャージポンプ１９は、デューティ比検出回路１４からの指示信号ＳＬに基づいて、速度ディスクリミネータ１１からの速度誤差信号ＳＤＯを、端子７５を介して接続されたコンデンサ２０７，２０８を充放電するための充放電電流Ｉｃｐに変換する回路である。なお、抵抗２０５は、充放電電流Ｉｃｐの電流値を決定するために端子７４を介してチャージポンプ１９と接続され、抵抗２０６は、モータ速度制御回路２におけるフィードバックループの周波数特性を改善するためにコンデンサ２０７に接続されている。また、本第２の実施形態において、コンデンサ２０７，２０８の充電電圧を電圧ＶＣＰとし、電圧ＶＣＰに基づいてＰＷＭ信号生成回路１３は、ＰＷＭ信号を生成するものとする。なお、本第２の実施形態においては、チャージポンプ１９、抵抗２０５，２０６、コンデンサ２０７，２０８からなる回路を積分回路とする。
【００４８】
つぎに、チャージポンプ１９の詳細を、図９に示したチャージポンプ１９の一実施形態を示す図を参照しつつ説明する。  
チャージポンプ１９は、ＮＰＮトランジスタＱ２０〜Ｑ２８、ＰＮＰトランジスタＱ２９〜Ｑ３３、抵抗Ｒ２０〜Ｒ２３、コンパレータ４０，４１から構成される。なお、本実施形態におけるコンパレータ４０の反転入力及びコンパレータ４１の非反転入力には、コンパレータ４０，４１の基準電圧として電源電圧ＶＣＣの半分の電圧であるＶＣＣ／２が夫々印加されているものとする。また、抵抗Ｒ２１と抵抗Ｒ２２とが接続されたノードの電圧を電圧Ｖ３、抵抗Ｒ２１，Ｒ２２，Ｒ２３の抵抗値をＲとする。さらに、ＮＰＮトランジスタＱ２４，Ｑ２５，Ｑ２７，Ｑ２８は夫々同じサイズ、ＰＮＰトランジスタＱ２９〜Ｑ３３は夫々同じサイズであることとする。
【００４９】
まず、速度誤差信号ＳＤＯがＨレベルの場合について説明する。前述の様に、コンパレータ４０の反転入力及びコンパレータ４１の非反転入力には夫々基準電圧としてＶＣＣ／２が印加されていることから、コンパレータ４０の出力はＨレベル、コンパレータ４１の出力はＬレベルとなる。したがって、ＮＰＮトランジスタＱ２３はオンし、ＮＰＮトランジスタＱ２６はオフする。抵抗２０５は、ＮＰＮトランジスタＱ２２のエミッタ電極と端子７４を介して接続されていることから、抵抗２０５にはＮＰＮトランジスタＱ２２のベース電極に印加された電圧Ｖ３に応じた電流が流れる。なお、本第２の実施形態において、抵抗２０５に流れる電流を電流Ｉａとし、電流Ｉａの電流値をＩａとする。ここで、電流Ｉａは、ダイオード接続されたＰＮＰトランジスタＱ２９にも流れ、ＰＮＰトランジスタＱ２９，Ｑ３０，Ｑ３２はカレントミラーを構成していることから、ＰＮＰトランジスタＱ３０，Ｑ３２にも電流値Ｉａの電流が流れることとなる。
【００５０】
ＰＮＰトランジスタＱ３０からの電流値Ｉａの電流は、ＮＰＮトランジスタＱ２３のオン抵抗が小さく設計されていることから、ＮＰＮトランジスタＱ２３を介してグランドへ流れることとなる。したがって、ダイオード接続されたＮＰＮトランジスタＱ２４には電流が供給されず、ＮＰＮトランジスタＱ２４はオフする。ＮＰＮトランジスタＱ２４，Ｑ２５はカレントミラーを構成していることから、ＮＰＮトランジスタＱ２５もオフする。ダイオード接続されたＰＮＰトランジスタＱ３１のベース電極とエミッタ電極との電圧は、ＮＰＮトランジスタＱ２５に流れる電流に応じて増加する構成となっているため、結果的に、ＰＮＰトランジスタＱ３１はオフする。さらに、ＰＮＰトランジスタＱ３１，Ｑ３３はカレントミラーを構成することから、ＰＮＰトランジスタＱ３３もオフすることとなる。
【００５１】
ＰＮＰトランジスタＱ３２からの電流値Ｉａの電流は、ＮＰＮトランジスタＱ２６がオフしているため、ダイオード接続されたＮＰＮトランジスタＱ２７に供給される。ＮＰＮトランジスタＱ２７，Ｑ２８はカレントミラーを構成していることから、ＮＰＮトランジスタＱ２８は、ＮＰＮトランジスタＱ２８のコレクタ電極が接続された端子７５を介して、コンデンサ２０７，２０８を電流値Ｉａの電流にて放電する。
【００５２】
つぎに、速度制御信号ＳＤＯがＬレベルの場合は、前述の逆の動作となり、結果的に、ＮＰＮトランジスタＱ２８がオフし、ＰＮＰトランジスタＱ３３が、ＰＮＰトランジスタＱ３３のコレクタ電極が接続された端子７５を介して、コンデンサ２０７，２０８を電流値Ｉａの電流にて充電する。従って、チャージポンプ１９における充放電電流Ｉｃｐの電流値は、抵抗２０５に流れる電流Ｉａに基づいて決定されることとなる。
【００５３】
なお、ＮＰＮトランジスタＱ２８のコレクタ電極及びＰＮＰトランジスタＱ３３のコレクタ電極が接続されたノードをチャージポンプ１９の出力ノードとする。
【００５４】
さらに、指示信号ＳＬがＨレベルの場合について説明する。ＮＰＮトランジスタＱ２０及び抵抗Ｒ２０はインバータを構成することから、ＮＰＮトランジスタＱ２０のベース電極の電圧がＨレベルとなると、ＮＰＮトランジスタＱ２０のコレクタ電極の電圧はＬレベルとなる。したがって、ＮＰＮトランジスタＱ２１はオフし、電圧Ｖ３はＶ３＝（２／３）×ＶＣＣとなる。抵抗２０５は端子７４を介してＮＰＮトランジスタＱ２２のエミッタ電極に接続されていることから、抵抗２０５には、電圧Ｖ３＝（２／３）×ＶＣＣに応じた電流が流れることとなる。ここで、電圧Ｖ３＝（２／３）×ＶＣＣがＮＰＮトランジスタＱ２２のベース電極に印加された場合に、抵抗２０５に流れる電流Ｉａの電流値をＩａ１とすると、指示信号ＳＬがＨレベルの場合、結果的に出力ノードからの充放電電流Ｉｃｐの電流値はＩａ１となる。
【００５５】
また、指示信号ＳＬがＬレベルの場合は、前述と逆の動作し、結果的にＮＰＮトランジスタＱ２１がオンする。ＮＰＮトランジスタＱ２１のオン抵抗を無視できるよう抵抗Ｒ２１，Ｒ２２の抵抗値Ｒが選択されていることから。電圧Ｖ３はＶ３＝（１／２）×ＶＣＣとなる。Ｖ３＝（１／２）×ＶＣＣがＮＰＮトランジスタＱ２２のベース電極に印加されることにより抵抗２０５に流れる電流の電流値をＩａ２とすると、結果的に出力ノードからの充放電電流Ｉｃｐの電流値はＩａ２となる。また、指示信号ＳＬのＨレベル、Ｌレベルによる電圧Ｖ３を考慮すると、指示信号ＳＬがＬレベルの場合の電流値Ｉａ２は、指示信号ＳＬがＨレベルの場合の電流値Ｉａ１よりも小さいことが分かる。
【００５６】
ここで、本第２の実施形態のモータ速度制御回路２の動作について説明する。なお、本第２の実施形態のモータ速度制御回路２は、モータ１００の目標回転速度を、例えば０〜２０００ｒｐｍの範囲で変化できることとする。また、目標回転速度が０〜１０００ｒｐｍの範囲では、基準クロックＣＬＫのＬレベルのデューティ比が７０％、目標回転速度が１０００〜２０００ｒｐｍの範囲では、基準クロックＣＬＫのＬレベルのデューティ比が６０％となるようにマイコンが基準クロックＣＬＫのデューティを変更することとする。
【００５７】
まず、目標回転速度が例えば２０００ｒｐｍの場合、すなわちモータ１００を高速で回転させる場合について説明する。マイコンからは、目標回転速度である２０００ｒｐｍに応じた周波数及び、Ｌレベルのデューティ比が６０％の基準クロックＣＬＫが、速度ディスクリミネータ１１及びデューティ比検出回路１４に出力される。速度ディスクリミネータ１１からは、目標回転速度と実際の回転速度に応じた速度誤差信号ＳＤＯが出力される。ここで、基準クロックＣＬＫのＬレベルのデューティ比は６０％であることから、デューティ比検出回路１４から出力される指示信号ＳＬはＨレベルとなる。したがって、チャージポンプ１９からは、電流値Ｉａ１の充放電電流Ｉｃｐがコンデンサ２０７，２０８に供給されることとなる。前述の様に、目標回転速度が高速の場合は、実際の回転速度と目標回転速度とが一致している状態から、実際の回転速度がずれた場合、基準クロックＣＬＫの周期は短いため、速度誤差信号ＳＤＯによる積分回路の入力電圧の変動は小さい。このため、目標回転速度に対するズレを補正するためのＰＷＭ信号のデューティ比の変化量も小さくなることから、モータ１００の回転速度の速度ムラも小さくなる。
【００５８】
つぎに、目標回転速度が例えば５００ｒｐｍの場合、すなわちモータ１００を低速で回転させる場合について説明する。マイコンからは、目標回転速度である５００ｒｐｍに応じた周波数及び、Ｌレベルのデューティ比が７０％の基準クロックＣＬＫが、速度ディスクリミネータ１１及びデューティ比検出回路１４に出力される。速度ディスクリミネータ１１からは、目標回転速度と実際の回転速度に応じた速度誤差信号ＳＤＯが出力される。ここで、デューティ比検出回路１４から出力される指示信号ＳＬはＬレベルとなるため、チャージポンプ１９からは、電流値Ｉａ２の充放電電流Ｉｃｐがコンデンサ２０７，２０８に供給されることとなる。前述の様に、目標回転速度が低速の場合は、実際の回転速度と目標回転速度とが一致している状態から、実際の回転速度がずれた場合、基準クロックＣＬＫの周期は長いため、充放電電流Ｉｃｐによる積分回路の入力電圧ＶＣＰの変動は大きくなる。しかしながら、本第２の実施形態におけるモータ速度制御回路２において、チャージポンプ１９からは、電流値Ｉａ２と電流値の小さい充放電電流Ｉｃｐが出力されるため、結果的に積分回路の出力電圧ＶＣＰの変動は小さく抑えられる。したがって、目標回転速度が低速の場合であっても、目標回転速度に対するズレを補正するためのＰＷＭ信号のデューティ比の変化量も小さくできるため、モータ１００の回転速度の速度ムラも小さくできる。
【００５９】
以上に説明した構成からなる本第１の実施形態のモータ速度制御回路１では、目標回転速度が遅い場合にモータ１００の速度ムラを抑制するため、速度誤差信号ＳＤＯのＨレベルとＬレベルのレベル差が小さくなるよう、クランプ回路１５が速度誤差信号ＳＤＯをクランプする。また、クランプ回路１５が速度誤差信号ＳＤＯをクランプするか否かは、基準クロックＣＬＫのデューティ比に基づいてレベルが変更される指示信号ＳＬにより決定される。さらに、本第２の実施形態のモータ速度制御回路２では、目標回転速度が低い場合にモータ１００の速度ムラを抑制するため、チャージポンプ１９からの充放電電流Ｉｃｐが小さくなるよう、チャージポンプ１９の動作が変更されている。また、チャージポンプ１９からの充電放電電流Ｉｃｐを小さくするか否かは、基準クロックＣＬＫのデューティ比に基づいてレベルが変更される指示信号ＳＬにより決定される。したがって、例えば、特開２００３−１１１４６１号公報に記載されているように、積分回路の積分定数を変更するために積分定数の異なる外付け部品を備え、外付け部品を専用の切り替え信号により切り替えている場合と比較すると、外付け部品の数を減らすことが可能であるとともに、専用の切り替え信号を入力させる必要がない。また、モータ速度制御回路を集積化した場合は、前述の切り替え信号用の端子を削減することが可能である。
【００６０】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態であるモータ速度制御回路１を示す図である。
【図２】速度ディスクリミネータ１１の一例を示す図である。
【図３】モータ１００の目標回転速度が速い場合における、速度ディスクリミネータ１１の動作の一例を説明するためのタイミングチャートである。
【図４】モータ１００の目標回転速度が遅い場合における、速度ディスクリミネータ１１の動作の一例を説明するためのタイミングチャートである。
【図５】デューティ比検出回路１４の一例を示す図ある。
【図６】デューティ比検出回路１４における主要な信号のタイミングチャートである。
【図７】クランプ回路１５の一例を示す図である。
【図８】本発明の第２実施形態であるモータ速度制御回路２を示す図である。
【図９】チャージポンプ１９の一例を示す図である。
【図１０】速度ディスクリミネータを用いた一般的なモータ速度制御回路のブロック図である。
【図１１】一般的な速度ディスクリミネータの一例である。
【図１２】速度ディスクリミネータの動作を説明するためのタイミングチャートである。
【図１３】速度ディスクリミネータの動作を説明するためのタイミングチャートである。
【符号の説明】
【００６２】
１  モータ速度制御回路
２  モータ速度制御回路
１０  ＦＧアンプ
１１  速度ディスクリミネータ（ＳＤ）
１２  オペアンプ
１３  ＰＷＭ信号生成回路
１４  デューティ比検出回路
１５  クランプ回路
１６  ホールアンプ
１７  マトリックス回路
１８  プリドライバ
１９  チャージポンプ
２０  １／２分周回路
２１，３１  トリガパルス発生回路
２２  第１カウンタ
２３  第２カウンタ
３０  逓倍回路
３２  アップカウンタ
３３  シフト演算回路
３４  遅延回路
３５  ダウンカウンタ
３６  判定回路
４０，４１  コンパレータ
１００  モータ
３００  ホール素子
３０１  モータドライバ
【図１】
2009100597.tif 000003
【図２】
2009100597.tif 000004
【図３】
2009100597.tif 000005
【図４】
2009100597.tif 000006
【図５】
2009100597.tif 000007
【図６】
2009100597.tif 000008
【図７】
2009100597.tif 000009
【図８】
2009100597.tif 000010
【図９】
2009100597.tif 000011
【図１０】
2009100597.tif 000012
【図１１】
2009100597.tif 000013
【図１２】
2009100597.tif 000014
【図１３】
2009100597.tif 000015