(57)【要約】【課題】半導体装置のサイズ縮小化を図る。【解決手段】例えばＳＲＡＭにおいて、活性領域２２上に非平行でゲート電極１６，１８が形成され、そのゲート電極１６，１８間に配置されるコンタクト電極２９を、その中心が活性領域２２の中心線Ｃよりもゲート電極１６，１８の間隔が広い方に位置するように配置する。コンタクト電極２９をその中心が活性領域２２の中心線Ｃ上に位置するように配置した場合に比べ、コンタクト電極２９とゲート電極１６，１８との距離を大きくすることができる。その分、コンタクト電極２９とゲート電極１６，１８とを、一定の距離を確保しつつ、さらに近づけて配置することができ、活性領域２２の延在方向のサイズが縮小化される。他のコンタクト電極２４，２７，２８，３０〜３３についても同様の配置とすることにより、ＳＲＡＭのサイズ縮小化を図ることができる。【選択図】図４
2009130238.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタに共通する活性領域と、
前記活性領域上に設けられ、非平行で互いに隣接する少なくとも一組のゲート電極と、
前記一組のゲート電極間に配置されたコンタクト電極と、
を有し、
前記コンタクト電極は、前記活性領域上であって、中心が前記活性領域の中心線より前記一組のゲート電極の間隔が広い方に位置するように配置されていることを特徴とする半導体装置。
【請求項２】
前記コンタクト電極は、前記一組のゲート電極のいずれからも等距離に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記活性領域は、直線的な平面形状であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記活性領域は、屈曲した平面形状であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記活性領域は、前記一組のゲート電極間に、前記一組のゲート電極の間隔が広い方に突出する部分を有することを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
ドライバトランジスタと、トランスファトランジスタと、負荷素子とを有するＳＲＡＭのユニットセルを備え、
前記活性領域は、前記ドライバトランジスタと前記トランスファトランジスタとに共通し、
前記一組のゲート電極は、前記ドライバトランジスタまたは前記トランスファトランジスタのゲート電極を含むことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
ドライバトランジスタと、トランスファトランジスタと、ロードトランジスタとを有するＳＲＡＭのユニットセルを備え、
前記活性領域は、隣接する前記ユニットセルの前記ロードトランジスタに共通し、
前記一組のゲート電極は、隣接する前記ユニットセルの前記ロードトランジスタのゲート電極であることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、共通の基板を用いて形成された複数のトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、その高性能化と共に、小型化、高集積化が推し進められている。
揮発性メモリの１種であるＳＲＡＭ（Static Random Access Memory）は、リフレッシュ動作が不要で、動作速度も速く、現在、様々な機器に利用されている。ＳＲＡＭは、平面的に、各トランジスタのゲート電極を直線状で平行に配置し、活性領域をゲート電極と直交する方向に直線状で平行に配置した、いわゆる並行型のユニットセルで構成されるのが一般的である。
【０００３】
このほか、ＳＲＡＭユニットセルのレイアウトに関しては、ゲート電極や活性領域を、上層において平面的に直交するワードラインおよびビットラインに対して平面的に傾斜するように配置したもの等も提案されている（例えば、特許文献１〜４参照。）。
【０００４】
ＳＲＡＭの場合、ゲート電極や活性領域について、それら自体を縮小化したり、隣接するもの同士の間隔を狭めたり、所定方向に傾斜させたりすることで、そのユニットセルのサイズ縮小化、高集積化が図られている。
【特許文献１】特開平６−３５００５３号公報
【特許文献２】特開平８−３７２４１号公報
【特許文献３】特開平９−３２１１５２号公報
【特許文献４】特開平１０−３３５４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭは、その用途の広がりや大容量化の要求に伴い、更なる小型化、高集積化が強く要望されている。
しかし、ＳＲＡＭを構成する個々のトランジスタには、上層配線層との電気接続を可能とするために、ゲート電極両側の活性領域にコンタクト電極を配置する必要があるが、現在でも、ゲート電極とコンタクト電極の間隔は狭く、それらの位置ずれマージンは非常に小さい。小型化、高集積化を目的としたこれまでの手法では、一定の位置ずれマージンを確保しつつ、ＳＲＡＭの更なる小型化、高集積化を実現することが非常に難しくなってきている。
【０００６】
勿論、ＳＲＡＭに限らず、複数のトランジスタを備える半導体装置では、それらの配置によっては同様の問題が起こる。
本発明はこのような点に鑑みてなされたものであり、小型化、高集積化が可能な構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、次のような構成を有する半導体装置が提供される。すなわち、この半導体装置は、複数のトランジスタに共通する活性領域と、前記活性領域上に設けられ、非平行で互いに隣接する少なくとも一組のゲート電極と、前記一組のゲート電極間に配置されたコンタクト電極と、を有しており、前記コンタクト電極が、前記活性領域上であって、その中心が前記活性領域の中心線より前記一組のゲート電極の間隔が広い方に位置するように配置された構成を有する。
【０００８】
この半導体装置では、非平行で互いに隣接する一組のゲート電極間の活性領域に配置されるコンタクト電極が、その中心が活性領域の中心線よりも一組のゲート電極の間隔が広い方に位置するように配置されるため、一定の距離を確保してゲート電極およびコンタクト電極が配置される。
【発明の効果】
【０００９】
この半導体装置は、ゲート電極およびコンタクト電極の位置ずれマージンを減少させることなく、小型化を図ることができ、あるいは高集積化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下、ＳＲＡＭを例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
そこで、まず並行型ＳＲＡＭの基本構成について説明する。
【００１１】
図１は並行型ＳＲＡＭの要部平面模式図である。
図１には、並行型ＳＲＡＭを構成する４つのユニットセルのみを図示している。図１の一点鎖線で囲んだ１つのユニットセル１０ａに着目する。ユニットセル１０ａは、ここでは、中央部に配置されたロードトランジスタＬ１，Ｌ２、中央部を挟んで外側に配置されたドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２の計６個のトランジスタを用いて構成されている。
【００１２】
ユニットセル１０ａには、異なる導電型の不純物注入の境界が図１に二点鎖線で示したウェル領域境界１１，１２に設けられ、これらの境界の図面左右で導電型の異なるトランジスタが配置される。例えば、ウェル領域１３，１５に含まれるドライバトランジスタＤ１，Ｄ２，トランスファトランジスタＴ１，Ｔ２がｎ型トランジスタとされ、ウェル領域１４に含まれるロードトランジスタＬ１，Ｌ２がｐ型トランジスタとされる。
【００１３】
並行型ＳＲＡＭにおいては、これら６個のトランジスタは、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電極１６、ロードトランジスタＬ２とドライバトランジスタＤ２のゲート電極１７、およびトランスファトランジスタＴ１，Ｔ２のゲート電極１８，１９が、それぞれ平面的に直線状で、また、互いに平行な配置になっている。
【００１４】
さらに、並行型ＳＲＡＭにおいては、ゲート電極１６〜１９の長軸方向に対して直交する方向に、それぞれ平面的に直線状の活性領域２０，２１，２２，２３が延在されている。活性領域２０は、ユニットセル１０ａ内において、ゲート電極１６と交差するように配置されており、活性領域２１は、ユニットセル１０ａ内において、ゲート電極１７と交差するように配置されている。活性領域２２は、ユニットセル１０ａ内において、ゲート電極１６，１８と交差するように配置されており、活性領域２３は、ユニットセル１０ａ内において、ゲート電極１７，１９と交差するように配置されている。
【００１５】
ゲート電極１６〜１９および活性領域２０〜２３には、それぞれに接続されるコンタクト電極２４，２５，２６，２７，２８，２９，３０，３１，３２，３３，３４，３５が配置される。コンタクト電極２４〜３３は、各中心が、図中点線で示した、活性領域２０〜２３のそれぞれの中心線Ｃ上に位置するように配置される。
【００１６】
ここで、図２は直線状の活性領域の中心線の説明図である。
この図２に示すように、平面的に直線状の活性領域１００の中心線Ｃは、その活性領域１００に内接する円（活性領域１００の対向するエッジ（図２右側および左側のエッジ）に１箇所ずつ接する円。）１１０を少しずつ連続的に滑らせたときの中心Ｏを結んだ包絡線（図２に点線で図示。）である。ユニットセル１０ａの活性領域２０〜２３の各中心線Ｃもこれと同様にして定義される。
【００１７】
ロードトランジスタＬ１，Ｌ２のコンタクト電極２４，２７は共に、上層において、電源ラインＶｃｃに接続される。すなわち、ロードトランジスタＬ１，Ｌ２のソース領域が電源ラインＶｃｃに接続される。
【００１８】
ドライバトランジスタＤ１，Ｄ２のコンタクト電極２８，３３は共に、上層において、接地ラインＶｓｓに接続される。すなわち、ドライバトランジスタＤ１，Ｄ２のソース領域が接地ラインＶｓｓに接続される。
【００１９】
トランスファトランジスタＴ１のコンタクト電極３０は、上層において、第１のビットラインＢＬ１に接続され、トランスファトランジスタＴ２のコンタクト電極３１は、上層において、第２のビットラインＢＬ２に接続される。すなわち、トランスファトランジスタＴ１のソース領域が第１のビットラインＢＬ１に接続され、トランスファトランジスタＴ２のソース領域が第２のビットラインＢＬ２に接続される。
【００２０】
トランスファトランジスタＴ１，Ｔ２のゲート電極１８，１９に接続されたコンタクト電極３４，３５は、上層において、共通のワードラインＷＬに接続される。
ゲート電極１７，１６に接続されたコンタクト電極２５，２６には、シェアードコンタクト技術が用いられる。コンタクト電極２５は、上層において、コンタクト電極２９に接続され、コンタクト電極２６は、上層において、コンタクト電極３２に接続される。すなわち、ロードトランジスタＬ２とドライバトランジスタＤ２のゲート電極１７は、ロードトランジスタＬ１、ドライバトランジスタＤ１およびトランスファトランジスタＴ１の各ドレイン領域に接続される。また、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電極１６は、ロードトランジスタＬ２、ドライバトランジスタＤ２およびトランスファトランジスタＴ２の各ドレイン領域に接続される。
【００２１】
このユニットセル１０ａと同じ構成の多数のユニットセルが、上下左右に隣接するもの同士が線対称になるように配置され、所定容量の並行型ＳＲＡＭが構成される。
なお、ロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２の各トランジスタは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタとすることができ、１枚の基板を用いて構成することができる。
【００２２】
ここで、この図１に示したようなユニットセル１０ａの配置を基準に、構成要素間の電気接続関係は変えず、例えばすべてのトランジスタをそれぞれ所定方向に傾けると、セルサイズの縮小化を図ることができる。
【００２３】
図３はトランジスタを傾けたユニットセルの平面模式図である。
図３には、図１の一点鎖線で囲んだユニットセル１０ａの配置を基準に、その各トランジスタをそれぞれ所定方向に傾けたときのユニットセル１０ｂを図示している。
【００２４】
すなわち、この図３に示すユニットセル１０ｂは、図１の一点鎖線で囲んだユニットセル１０ａのトランスファトランジスタＴ１，Ｔ２をそれぞれコンタクト電極２９，３２を中心に図面反時計回り方向に一定角度傾け、ドライバトランジスタＤ１，Ｄ２をそれぞれコンタクト電極２９，３２を中心に図面時計回り方向に一定角度傾け、ロードトランジスタＬ１，Ｌ２を図面反時計回り方向に一定角度傾けた配置を有している。
【００２５】
その際、ゲート電極１６とコンタクト電極２４，２５，２８，２９との距離、ゲート電極１７とコンタクト電極２６，２７，３２，３３との距離、ゲート電極１８とコンタクト電極２９，３０との距離、およびゲート電極１９とコンタクト電極３１，３２との距離は変化させずに、各トランジスタを所定方向に傾ける。また、コンタクト電極２４，２８，３１およびコンタクト電極２７，３０，３３は、セル境界線上に配置されるようにし、ゲート電極１６，１７は、傾けたドライバトランジスタＤ１，Ｄ２とロードトランジスタＬ１，Ｌ２の配置に応じた形状で形成する。
【００２６】
このようなユニットセル１０ｂによれば、ロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２をそれぞれ傾けることによって図面上下方向のサイズ縮小化を図ることができる。
【００２７】
なお、この図３に示したようなユニットセル１０ｂにおいて各トランジスタを傾ける角度は、図１に示したユニットセル１０ａの配置に対し９０°未満とすることが好ましく、より好ましくは４５°以下とする。４５°を上回る場合には、レイアウト上、構成要素間の干渉が発生する可能性が高くなり、また、上層に形成される配線のレイアウトを大きく変更する必要性が生じてくる場合がある。４５°以下の比較的小さい範囲に設定することにより、そのような構成要素間の干渉やレイアウト変更の問題を回避でき、各トランジスタを傾けて配置することによる設計が著しく困難になることはない。また、その設計に基づく加工が著しく困難になることもない。
【００２８】
ところで、ＳＲＡＭのユニットセル１０ａ，１０ｂを設計する際には、それを構成する所定要素間に一定の距離、例えば設計上あるいは加工上の最小ルールの距離が確保されるように、それら各要素を配置する必要がある。すなわち、ゲート電極１６とコンタクト電極２４，２５，２８，２９との間、ゲート電極１７とコンタクト電極２６，２７，３２，３３との間、ゲート電極１８とコンタクト電極２９，３０との間、およびゲート電極１９とコンタクト電極３１，３２との間に、それぞれ一定の距離を確保する必要がある。このような一定の距離が確保されていないと、その設計に基づいて実際に製造を行う際に、ゲート電極１６〜１９の形成位置やコンタクトホール形成位置にずれが生じた場合に、ゲート電極１６〜１９と所定のコンタクト電極２４〜３３（活性領域２０〜２３）との間でショートが発生してしまう可能性があるためである。
【００２９】
ここで、各トランジスタを傾けてサイズ縮小化を図った上記のユニットセル１０ｂにおいて、さらに活性領域２０〜２３に接続されるコンタクト電極２４，２７〜３３の位置をそれぞれ所定方向に移動させる。それにより、ゲート電極１６〜１９およびコンタクト電極２４，２７〜３３の所定要素間に一定の距離を確保しつつ、さらなるサイズ縮小化を図ることができる。
【００３０】
図４は第１の実施の形態のユニットセルの平面模式図、図５は第１の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。
上記の図３に示したユニットセル１０ｂでは、各トランジスタを傾けて配置するため、活性領域２０〜２３が、平面的に屈曲した形状となる。ユニットセル１０ｂでは、コンタクト電極２４は、その中心が、そのような屈曲形状の活性領域２０の中心線Ｃ上に位置するように配置されている（図４および図５に鎖線で図示。）。コンタクト電極２７は、その中心が、屈曲形状の活性領域２１の中心線Ｃ上に位置するように配置されている（図４および図５に鎖線で図示。）。コンタクト電極２８〜３０は、各中心が、屈曲形状の活性領域２２の中心線Ｃ上に位置するように配置されている（図４および図５に鎖線で図示。）。コンタクト電極３１〜３３は、各中心が、屈曲形状の活性領域２３の中心線Ｃ上に位置するように配置されている（図４および図５に鎖線で図示。）。
【００３１】
図６は屈曲形状の活性領域の中心線の説明図である。
この図６に示すように、平面的に屈曲した活性領域１２０の中心線Ｃは、その活性領域１２０に内接する円（活性領域１２０の凸形状側のエッジ（図６右側のエッジ）と、それに対向する凹形状側のエッジ（図６左側のエッジ）とに、少なくとも１箇所ずつ接する円。）１３０を少しずつ連続的に滑らせたときの中心Ｏを結んだ包絡線（図６に点線で図示。）である。ユニットセル１０ｂにおける、屈曲形状の活性領域２０〜２３の各中心線Ｃもこれと同様にして定義される。
【００３２】
一方、図４および図５に示すユニットセル１０ｃでは、コンタクト電極２４，２７〜３３を、各中心を活性領域２０〜２３の中心線Ｃからずらして配置している。
例えば、図４および図５に示すように、ドライバトランジスタＤ１およびトランスファトランジスタＴ１の非平行のゲート電極１６，１８間において、それらの間に配置されるコンタクト電極２９を、その中心が活性領域２２の中心線Ｃよりもゲート電極１６，１８の間隔が広い方に位置するように配置している。このような位置にコンタクト電極２９を配置することにより、ゲート電極１６，１８との距離をより大きく確保することができる。換言すれば、このようにしてできる余裕の分だけ、さらに図面上下方向にゲート電極１６，１８とコンタクト電極２９を近づけて配置することができる。
【００３３】
この活性領域２２に接続される他のコンタクト電極２８，３０も同様の配置とされる。すなわち、図４および図５に示したように、コンタクト電極２８は、その中心が活性領域２２の中心線Ｃよりも、非平行の配置関係にある、ゲート電極１６と、線対称で隣接する別のユニットセル１０ｃのゲート電極１６との間の間隔が広い方に位置するように配置される。コンタクト電極３０は、その中心が活性領域２２の中心線Ｃよりも、非平行の配置関係にある、ゲート電極１８と、線対称で隣接する別のユニットセル１０ｃのゲート電極１８との間の間隔が広い方に位置するように配置される。
【００３４】
ドライバトランジスタＤ２およびトランスファトランジスタＴ２を構成する活性領域２３においても同様である。すなわち、図４に示したように、コンタクト電極３２は、その中心が活性領域２３の中心線Ｃよりもゲート電極１７，１９間の間隔が広い方に位置するように配置される。コンタクト電極３１は、その中心が活性領域２３の中心線Ｃよりも、図４に示したユニットセル１０ｃのゲート電極１９と、図４では図示を省略した隣接する線対称ユニットセル１０ｃのゲート電極１９との間の間隔が広い方に位置するように配置される。コンタクト電極３３は、その中心が活性領域２３の中心線Ｃよりも、図４に示したユニットセル１０ｃのゲート電極１７と、図４では図示を省略した隣接する線対称ユニットセル１０ｃのゲート電極１７との間の間隔が広い方に位置するように配置される。
【００３５】
また、ロードトランジスタＬ１，Ｌ２を構成する活性領域２０，２１においても同様である。すなわち、コンタクト電極２４は、その中心が活性領域２０の中心線Ｃよりも、図４に示したユニットセル１０ｃのゲート電極１６と、図４では図示を省略した隣接する線対称ユニットセル１０ｃのゲート電極１６との間の間隔が広い方に位置するように配置される。コンタクト電極２７は、その中心が活性領域２１の中心線Ｃよりも、図４に示したユニットセル１０ｃのゲート電極１７と、図４では図示を省略した隣接する線対称ユニットセル１０ｃのゲート電極１７との間の間隔が広い方に位置するように配置される。
【００３６】
活性領域２０〜２３に接続されるコンタクト電極２４，２７〜３３をこのように配置することにより、ゲート電極１６とコンタクト電極２４，２８，２９の間、ゲート電極１７とコンタクト電極２７，３２，３３の間、ゲート電極１８とコンタクト電極２９，３０の間、およびゲート電極１９とコンタクト電極３１，３２の間の距離を大きくすることができる。したがって、各要素を、所定要素間で一定の距離が確保できる範囲で、図面上下方向に近づけて配置することが可能になる。それにより、ユニットセル１０ｃの図面上下方向のサイズ縮小化を図ることができ、ユニットセル１０ｃの占有面積の縮小化を図ることができ、ＳＲＡＭのサイズ縮小化あるいはユニットセル１０ｃの高集積化（ＳＲＡＭ大容量化）を図ることが可能になる。
【００３７】
勿論、各要素間の距離が大きくなった分を、各要素の形成時の位置ずれマージンとして利用しても構わない。
なお、コンタクト電極２４，２７〜３３はそれぞれ、ゲート電極１６〜１９のうちの一組のものによって挟まれて配置されるが、挟んでいるもののいずれからも等距離の位置に配置する。
【００３８】
また、コンタクト電極２４，２７〜３３は、それぞれ底面の一部が所定の活性領域２０〜２３と接触していればよい。ただし、コンタクト抵抗の観点からは、各底面全体が所定の活性領域２０〜２３内に存在していることが望ましい。すなわち、コンタクト電極２４は、その底面全体が活性領域２０内に存在していることが望ましく、コンタクト電極２７は、その底面全体が活性領域２１内に存在していることが望ましい。コンタクト電極２８〜３０は、各底面全体が活性領域２２内に存在していることが望ましく、コンタクト電極３１〜３３は、各底面全体が活性領域２３内に存在していることが望ましい。
【００３９】
この図４および図５に示したようなユニットセル１０ｃを構成するにあたっては、上層の配線構造について、大きな設計変更は不要である。
また、活性領域２２，２３については、トランスファトランジスタＴ１，Ｔ２とドライバトランジスタＤ１，Ｄ２とで、その幅を異ならせる場合がある。そのような場合でも、上記同様、コンタクト電極２８〜３０，３１〜３３を、それぞれ位置をずらして配置することが可能である。
【００４０】
図７はコンタクト電極配置の別の例を説明するための要部平面模式図である。
図７には、ユニットセル１０ｃの活性領域２２の幅（ゲート電極１６，１８の長軸方向の幅）が、トランスファトランジスタＴ１で比較的広く、ドライバトランジスタＤ１で比較的狭くなっている場合を例示している。この場合も、コンタクト電極２８〜３０は、各中心が活性領域２２の中心線Ｃよりも、非平行のゲート電極１６，１８間の間隔が広い方に位置するように配置される。活性領域２２の中心線Ｃは、図６に示したのと同様、活性領域２２に内接する円の中心を結んだ包絡線である。
【００４１】
これにより、コンタクト電極２８〜３０を各中心が活性領域２２の中心線Ｃ上に位置するように配置した場合（図７に鎖線で図示。）に比べ、ゲート電極１６とコンタクト電極２８，２９との間、ゲート電極１８とコンタクト電極２９，３０との間の距離を大きくすることができ、その分、それらを図面上下方向に近づけ、ユニットセル１０ｃのサイズ縮小化を図ることができる。
【００４２】
トランスファトランジスタＴ２とドライバトランジスタＤ２側の活性領域２３についてもこれと同様である。
次に、第２の実施の形態について説明する。
【００４３】
図８は第２の実施の形態のユニットセルの平面模式図、図９は第２の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。なお、図８および図９においては、図４および図５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００４４】
図８および図９に示すユニットセル１０ｄは、図４および図５に示したユニットセル１０ｃの活性領域２０，２１，２２，２３に替えて、それぞれ全体的に屈曲した平面形状であって、所定箇所に突出部４０，４１，４２，４３を有する平面形状の活性領域２０ａ，２１ａ，２２ａ，２３ａを備えている。
【００４５】
活性領域２０ａの突出部４０は、線対称で隣接するユニットセル１０ｄのゲート電極１６間の間隔が広い方に突出するように形成されている。活性領域２１ａの突出部４１は、線対称で隣接するユニットセル１０ｄのゲート電極１７間の間隔が広い方に突出するように形成されている。活性領域２２ａの突出部４２は、ゲート電極１６，１８間、線対称で隣接するユニットセル１０ｄのゲート電極１６間およびゲート電極１８間の、各電極の間隔が広い方にそれぞれ突出するように形成されている。活性領域２３ａの突出部４３は、ゲート電極１７，１９間、線対称で隣接するユニットセル１０ｄのゲート電極１７間およびゲート電極１９間の、各電極の間隔が広い方にそれぞれ突出するように形成されている。
【００４６】
このような活性領域２０ａ〜２３ａを用いてロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２が構成されている。そして、そのような平面形状の活性領域２０ａ〜２３ａの所定位置に各コンタクト電極２４〜３３が接続される。そのうち、コンタクト電極２４，２７〜３３は、その中心を活性領域２０ａ〜２３ａの中心線Ｃからずらして配置される。
【００４７】
図１０は屈曲形状でかつ突出部を有する活性領域の中心線の説明図である。
この図１０に示すように、平面的に屈曲しかつ突出部１４０を有する活性領域１５０の中心線Ｃは、その活性領域１５０に内接する円（活性領域１５０の突出部１４０が設けられている側のエッジ（図１０右側のエッジ）と、それに対向する活性領域１５０のエッジ（図１０左側のエッジ）とに、少なくとも１箇所ずつ接する円。）１６０を少しずつ連続的に滑らせたときの中心Ｏを結んだ包絡線（図１０に点線で図示。）である。ユニットセル１０ｄにおける活性領域２０ａ〜２３ａの各中心線Ｃもこれと同様にして定義される。
【００４８】
例えば、図８および図９に示すように、ドライバトランジスタＤ１およびトランスファトランジスタＴ１の非平行のゲート電極１６，１８間に配置されるコンタクト電極２９は、その中心が活性領域２２ａの中心線Ｃよりもゲート電極１６，１８間の間隔が広い方に位置するように配置される。コンタクト電極２９は、活性領域２２ａの突出部４２を利用して配置することができる。そのため、コンタクト電極２９をその中心が中心線Ｃ上に位置するように配置した場合（図８および図９に鎖線で図示。）に比べ、コンタクト電極２９とゲート電極１６，１８との距離を大きくすることができ、その分、それらを図面上下方向に近づけることができる。さらに、活性領域２２ａに突出部４２が設けられていない場合に比べると、コンタクト電極２９とゲート電極１６，１８との距離を効果的に大きくすることが可能になる。
【００４９】
この活性領域２２ａに接続される他のコンタクト電極２８，３０も同様の配置とされる。すなわち、図８および図９に示したように、コンタクト電極２８は、その中心が活性領域２２ａの中心線Ｃよりも、線対称で隣接するユニットセル１０ｄのゲート電極１６間の間隔が広い方に位置するように配置される。コンタクト電極３０は、その中心が活性領域２２ａの中心線Ｃよりも、線対称で隣接するユニットセル１０ｄのゲート電極１８間の間隔が広い方に位置するように配置される。
【００５０】
活性領域２３ａにおいても同様である。すなわち、図８に示したように、コンタクト電極３２は、その中心が活性領域２３ａの中心線Ｃよりも、ゲート電極１７，１９の間隔が広い方に位置するように配置される。コンタクト電極３１は、その中心が活性領域２３ａの中心線Ｃよりも、図８に示したユニットセル１０ｄのゲート電極１９と、図８では図示を省略した隣接する線対称ユニットセル１０ｄのゲート電極１９との間の間隔が広い方に位置するように配置される。コンタクト電極３３は、その中心が活性領域２３ａの中心線Ｃよりも、図８に示したユニットセル１０ｄのゲート電極１７と、図８では図示を省略した隣接する線対称ユニットセル１０ｄのゲート電極１７との間の間隔が広い方に位置するように配置される。
【００５１】
活性領域２０ａ，２１ａにおいても同様である。すなわち、コンタクト電極２４は、その中心が活性領域２０ａの中心線Ｃよりも、図８に示したユニットセル１０ｄのゲート電極１６と、図８では図示を省略した隣接する線対称ユニットセル１０ｄのゲート電極１６との間の間隔が広い方に位置するように配置される。コンタクト電極２７は、その中心が活性領域２１ａの中心線Ｃよりも、図８に示したユニットセル１０ｄのゲート電極１７と、図８では図示を省略した隣接する線対称ユニットセル１０ｄのゲート電極１７との間の間隔が広い方に位置するように配置される。
【００５２】
突出部４０〜４３を有する活性領域２０ａ〜２３ａに対してコンタクト電極２４，２７〜３３をこのように配置することにより、所定要素間に一定の距離を確保しつつユニットセル１０ｄの図面上下方向のサイズ縮小化を図ることができる。あるいは、各要素の形成時の位置ずれマージンを増加させることができる。
【００５３】
また、活性領域２０ａ〜２３ａに突出部４０〜４３を設け、その突出部４０〜４３を利用してコンタクト電極２４，２７〜３３を配置するため、活性領域２０ａ〜２３ａとコンタクト電極２４，２７〜３３の位置ずれマージンを減少させることなく、ユニットセル１０ｄの図面上下方向のサイズ縮小化を図ることも可能である。
【００５４】
なお、活性領域２０ａ〜２３ａの突出部４０〜４３の突出の程度は、すべて同じに設定してもよく、個別に設定してもよい。ただし、その設定にあたっては、各突出部４０〜４３の突出方向に存在する他の要素の配置等に留意する。
【００５５】
例えば、図８に示した領域Ｗでは、線対称で隣接するユニットセル１０ｄの突出部４２同士が近づくことになる。しかし、この領域Ｗは、もともとマージンが広いことに加え、どちらの突出部４２も同電位（Ｖｓｓ）であるため、突出部４２同士が接近（あるいは接触）する程度まで突出部４２を突出させることができる。図８に示した領域Ｘには、ユニットセル１０ｄ内にもともと十分なスペースがある。図８に示した領域Ｙでは、線対称で隣接するユニットセル１０ｄの突出部４３同士が近づくことになる。この領域Ｙの各突出部４３には、異なるビットラインが接続されるため、突出部４３同士の接近（あるいは接触）に留意する。図８に示した領域Ｚでは、例えば、ｐ型のウェル領域１３に形成されたｎ型のドレイン領域である突出部４２が、ｎ型のウェル領域１４に近づくことになる。したがって、突出部４２とウェル領域１４との間の耐圧を考慮して突出部４２の突出の程度を設定する。
【００５６】
次に、第３の実施の形態について説明する。
図１１は第３の実施の形態のユニットセルの平面模式図、図１２は第３の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。なお、図１１および図１２においては、図８および図９に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５７】
図１１および図１２に示すユニットセル１０ｅは、図８および図９に示した断面円形状のコンタクト電極２４，２７〜３３に替えて、断面楕円形状や断面略長方形状といった平面的に横長のコンタクト電極２４ａ，２７ａ〜３３ａを備えている。図１１および図１２には断面略長方形状のコンタクト電極２４ａ，２７ａ〜３３ａを例示している。これらのコンタクト電極２４ａ，２７ａ〜３３ａはそれぞれ、各中心を活性領域２０ａ〜２３ａの中心線Ｃから、活性領域２０ａ〜２３ａの突出部４０〜４３の突出方向にずらして配置される。
【００５８】
平面的に横長のコンタクト電極２４ａ，２７ａ〜３３ａをそのように配置することにより、それらを各中心が中心線Ｃ上に位置するように配置した場合（図１１および図１２に鎖線で図示。）に比べ、所定要素間に一定の距離を確保してユニットセル１０ｅの図面上下方向のサイズを縮小化したり、あるいは各要素の形成時の位置ずれマージンを増加させたりすることができる。
【００５９】
さらに、このような形状のコンタクト電極２４ａ，２７ａ〜３３ａを用いる場合、その一部がわずかに活性領域２０ａ〜２３ａ外に存在するような配置となっても構わない。一部が活性領域２０ａ〜２３ａ外に存在していたとしても、活性領域２０ａ〜２３ａ内に存在している部分により、活性領域２０ａ〜２３ａとの接触面積を十分に確保することが可能であるためである。その点では、このような形状のコンタクト電極２４ａ，２７ａ〜３３ａを用いることにより、活性領域２０ａ〜２３ａとコンタクト電極２４ａ，２７ａ〜３３ａの位置ずれマージンを増加させることができる。
【００６０】
なお、このように平面的に横長のコンタクト電極２４ａ，２７ａ〜３３ａは、突出部４０〜４３を形成していない活性領域２０〜２３にも適用可能である。その場合も、各中心を活性領域２０〜２３の中心線Ｃからずらして配置することにより、ユニットセルのサイズ縮小化、位置ずれマージン増加、コンタクト抵抗低減の効果を得ることが可能である。
【００６１】
次に、第４の実施の形態について説明する。
図１３は第４の実施の形態のユニットセルの平面模式図である。なお、図１３においては、図１１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６２】
図１３に示すユニットセル１０ｆは、図１１に示したコンタクト電極２４ａ，２７ａ〜２９ａ，３２ａ，３３ａ（図１３に鎖線で図示。）に替えて、平面的に活性領域２０ａ〜２３ａからその外部に向かって直線状に延在するコンタクト電極２４ｂ，２７ｂ〜２９ｂ，３２ｂ，３３ｂを備えている。コンタクト電極２４ｂ，２７ｂ〜２９ｂ，３２ｂ，３３ｂは、例えば、図１１に示した各コンタクト電極２４ａ，２７ａ〜２９ａ，３２ａ，３３ａについて、中心線Ｃ寄りにある端の位置は変えずに、突出部４０〜４３の突出方向に活性領域２０ａ〜２３ａの外部へと引き伸ばした形状とされる。
【００６３】
さらに、このユニットセル１０ｆでは、領域Ｗ，Ｘにおいて、突出部４０〜４３をいっそう突出させている。領域Ｗ，Ｘの突出部４０〜４３は、この図示したユニットセル１０ｆに隣接する線対称の別のユニットセル１０ｆとの配置関係、およびこの図示したユニットセル１０ｆ内の各要素間の配置関係から、他の部分に比べてより大きく突出させることが可能である。
【００６４】
ここで、各コンタクト電極２４ｂ，２７ｂ〜２９ｂ，３２ｂ，３３ｂについて見ると、まず、領域Ｗのコンタクト電極２８ｂ，３３ｂはそれぞれ、線対称で隣接するユニットセル１０ｆの同電位（Ｖｓｓ）の突出部４２に近づくことになるため、隣接するユニットセル１０ｆの同形状のコンタクト電極２８ｂ，３３ｂと接近あるいは接触させたり、隣接するユニットセル１０ｆとの間で一体化したりしても構わない。領域Ｘのコンタクト電極２４ｂ，２７ｂはそれぞれ、トランスファトランジスタＴ２，Ｔ１との配置関係を考慮すればよい。領域Ｚのコンタクト電極２９ｂ，３２ｂはそれぞれ、ロードトランジスタＬ１，Ｌ２間を接続するコンタクト電極２５，２６に接近あるいは接触させたり、コンタクト電極２５，２６と一体化して形成したりすることができる。ただし、前述のように、活性領域２２ａ，２３ａの突出部４２，４３の突出量は制限される。
【００６５】
なお、コンタクト電極２９ｂ，３２ｂをそれぞれコンタクト電極２５，２６と一体化して形成する場合には、上層において、コンタクト電極２９ｂ，３２ｂとコンタクト電極２５，２６とを接続するための配線は不要になる。
【００６６】
また、このように直線的な平面形状のコンタクト電極２４ｂ，２７ｂ〜３３ｂは、突出部４０〜４３を形成していない活性領域２０〜２３にも適用可能である。
以上、ユニットセル１０ｃ〜１０ｆについて、ロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２がすべて傾けて配置されている場合を例に説明した。このほか、これら３種類のトランジスタのうち、所定の１種類または２種類が傾いて配置されている場合にも、上記同様、コンタクト電極位置の移動によるユニットセル（ＳＲＡＭ）のサイズ縮小化を図ることが可能である。
【００６７】
例えば、図１に示した並行型ＳＲＡＭのユニットセル１０ａの配置を基準に、トランスファトランジスタＴ１，Ｔ２のみを図３に示したユニットセル１０ｂのように一定角度傾ける。この場合、少なくとも活性領域２２にできる屈曲部分に接続されるコンタクト２９，３０を、それぞれその中心が活性領域２２の中心線よりも、非平行となるゲート電極１６，１８間および隣接するゲート電極１６間の間隔が広い方に位置するように配置する。かつ、少なくとも活性領域２３にできる屈曲部分に接続されるコンタクト電極３１，３２を、それぞれその中心が活性領域２３の中心線よりも、非平行となるゲート電極１７，１９間および隣接するゲート電極１９間の間隔が広い方に位置するように配置する。その際は、ロードトランジスタＬ１，Ｌ２を、必要に応じて活性領域２０，２１のサイズ変更を行って、間隔を詰めて配置する。これにより、ユニットセル全体のサイズ縮小化が図られる。
【００６８】
また、図１に示したユニットセル１０ａの配置を基準に、ロードトランジスタＬ１，Ｌ２およびトランスファトランジスタＴ１，Ｔ２を図３に示したユニットセル１０ｂのように一定角度傾ける。この場合も、少なくとも、活性領域２０，２１にできる屈曲部分に接続されるコンタクト電極２４，２７、および活性領域２２，２３にできる屈曲部分に接続されるコンタクト電極２９，３０，３１，３２を、所定方向にずらして配置することにより、ユニットセル全体のサイズ縮小化が図られる。
【００６９】
また、図１に示したユニットセル１０ａの配置を基準に、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２を図３に示したユニットセル１０ｂのように一定角度傾ける。この場合も、少なくとも活性領域２２，２３にできる屈曲部分に接続されるコンタクト電極２８〜３３を、所定方向にずらして配置することにより、ユニットセル全体のサイズ縮小化が図られる。
【００７０】
なお、ここに示した３例のいずれの場合おいても、少なくとも位置を移動するコンタクト電極が接続される箇所の活性領域については、突出部を設けることができる。また、少なくとも位置を移動するコンタクト電極については、底面の全部または大部分が活性領域上に存在する平面横長形状にすることができる。さらにまた、少なくとも位置を移動するコンタクト電極については、他の要素の配置に応じた可能な範囲で、活性領域外部まで直線状に延在する平面横長形状にすることができる。
【００７１】
次に、第５の実施の形態について説明する。
図１４は第５の実施の形態のユニットセルの平面模式図、図１５は第５の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。なお、図１４および図１５においては、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７２】
図１４および図１５に示すユニットセル１０ｇは、図１に示した並行型ＳＲＡＭのユニットセル１０ａの配置を基準に、ゲート電極１６〜１９をそれぞれ、平面的に、直線状の活性領域２０〜２３に直交させず、所定方向に斜めに交差するように配置した構成を有している。そして、各コンタクト電極２４，２７〜３３を、図１４および図１５に鎖線で図示した位置から所定方向にずらして配置している。
【００７３】
すなわち、例えば活性領域２２では、図１４および図１５に示したように、コンタクト電極２９は、その中心が中心線Ｃよりもゲート電極１６，１８間の間隔が広い方に位置するように配置される。コンタクト電極２８は、その中心が中心線Ｃよりも、線対称で隣接するユニットセル１０ｇのゲート電極１６間の間隔が広い方に位置するように配置される。コンタクト電極３０は、その中心が中心線Ｃよりも、線対称で隣接するユニットセル１０ｇのゲート電極１８間の間隔が広い方に位置するように配置される。他の活性領域２０，２１，２３におけるコンタクト電極２４，２７，３１〜３３の配置についても同様である。
【００７４】
これにより、ゲート電極１６とコンタクト電極２４，２８，２９の間、ゲート電極１７とコンタクト電極２７，３２，３３の間、ゲート電極１８とコンタクト電極２９，３０の間、およびゲート電極１９とコンタクト電極３１，３２の間の距離を大きくすることができる。したがって、各要素を、所定要素間で一定の距離が確保できる範囲で、図面上下方向に近づけて配置することが可能であり、それにより、ユニットセル１０ｇの図面上下方向のサイズ縮小化を図ることができる。あるいは、各要素の形成時の位置ずれマージンを増加させることができる。
【００７５】
なお、ゲート電極１６，１７はそれぞれ、活性領域２２，２３上においては活性領域２２，２３に斜めに交差し、活性領域２０，２１上においては活性領域２０，２１と直交するような形状としてもよい。この場合は、ロードトランジスタＬ１，Ｌ２を、ドライバトランジスタＤ１とトランスファトランジスタＴ１、およびドライバトランジスタＤ２とトランスファトランジスタＴ２のサイズ縮小の程度に応じ、活性領域２０，２１のサイズ変更を行って、間隔を詰めて配置すればよい。これにより、ユニットセル全体のサイズ縮小化が図られる。
【００７６】
次に、第６の実施の形態について説明する。
図１６は第６の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。なお、図１６においては、図１５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７７】
上記第５の実施の形態のユニットセル１０ｇのようにゲート電極１６〜１９を傾けて配置する場合においては、活性領域２０〜２３に突出部４０〜４３を設けるようにしてもよい。
【００７８】
すなわち、例えば図１６に示すように、活性領域２２には、非平行のゲート電極１６，１８間、線対称で隣接するユニットセル１０ｈのゲート電極１６間、および線対称で隣接するユニットセル１０ｈのゲート電極１８間に突出部４２を設ける。そして、コンタクト電極２８〜３０を、活性領域２２の突出部４２の突出方向にずらして配置する。他の活性領域２０，２１，２３およびそこに配置されるコンタクト電極２４，２７，３１〜３３についても同様である。
【００７９】
活性領域２０〜２３をこのような平面形状とすることにより、各コンタクト電極２４，２７〜３３をその中心が中心線Ｃ上に位置するように配置した場合（図１６に鎖線で図示。）に比べ、サイズ縮小化、あるいは各要素の形成時の位置ずれマージン増加を図ることができる。また、活性領域２０〜２３とコンタクト電極２４，２７〜３３の位置ずれマージンを減少させることなく、図面上下方向のサイズ縮小化を図ることも可能である。
【００８０】
なお、上記第５，第６の実施の形態において、上記第３，第４の実施の形態で述べたのと同様に、コンタクト電極２４，２７〜３３を平面横長形状に変更することも可能である。
【００８１】
また、図１に示したユニットセル１０ａの配置を基準に、ロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２のうち、所定の１種類または２種類のトランジスタを傾けて配置した場合に、傾けていない種類のトランジスタについて、上記第５，第６の実施の形態で述べたような配置を適用することも可能である。すなわち、傾けたトランジスタについては、上記のようにそのゲート電極両側のコンタクト電極を所定方向に移動して配置し、傾けていないトランジスタについては、上記のようにそのゲート電極を所定方向に傾けかつその両側のコンタクト電極を所定方向に移動して配置する。このような配置手法によっても、ユニットセルサイズを縮小化することが可能である。
【００８２】
以上説明したように、ＳＲＡＭのユニットセル内において、非平行の一組のゲート電極間の活性領域に配置されるコンタクト電極を、その中心がその活性領域の中心線よりもその一組のゲート電極の間隔が広い方に位置されるように配置する。これにより、ユニットセルを構成する所定要素間に一定の距離を確保しつつ、ユニットセルのサイズを縮小化することができ、ＳＲＡＭのサイズ縮小化あるいは大容量化に寄与することができる。
【００８３】
なお、以上の説明では、ＳＲＡＭとして、ユニットセルを６個のトランジスタにより構成したものを例にして述べたが、ＳＲＡＭ機能を有していれば、ユニットセルを構成するトランジスタの数は６個に限定されるものではなく、その場合にも、以上説明したような配置手法を適用することが可能である。また、ロードトランジスタの代わりに、抵抗等の負荷素子が用いられていてもよい。
【００８４】
勿論、以上説明したような配置手法は、ＳＲＡＭを備える様々な半導体装置に適用することができるほか、ＳＲＡＭに限らず、１つの活性領域上に２以上のゲート電極が交差する構成を有する種々の半導体装置について適用することができる。また、そのような半導体装置を用いた電子機器の小型化等にも寄与することができる。
【００８５】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  複数のトランジスタに共通する活性領域と、
前記活性領域上に設けられ、非平行で互いに隣接する少なくとも一組のゲート電極と、
前記一組のゲート電極間に配置されたコンタクト電極と、
を有し、
前記コンタクト電極は、前記活性領域上であって、中心が前記活性領域の中心線より前記一組のゲート電極の間隔が広い方に位置するように配置されていることを特徴とする半導体装置。
【００８６】
（付記２）  前記中心線は、前記活性領域に平面的に内接する円の中心を結んだ包絡線であることを特徴とする付記１記載の半導体装置。
（付記３）  前記コンタクト電極は、前記一組のゲート電極のいずれからも等距離に配置されていることを特徴とする付記１または２に記載の半導体装置。
【００８７】
（付記４）  前記活性領域は、直線的な平面形状であることを特徴とする付記１〜３のいずれかに記載の半導体装置。
（付記５）  前記活性領域は、屈曲した平面形状であることを特徴とする付記１〜３のいずれかに記載の半導体装置。
【００８８】
（付記６）  前記活性領域は、前記一組のゲート電極間において、前記一組のゲート電極の間隔が広い方に向かって凸形状であることを特徴とする付記５記載の半導体装置。
（付記７）  前記活性領域は、前記一組のゲート電極間に、前記一組のゲート電極の間隔が広い方に突出する部分を有することを特徴とする付記１〜６のいずれかに記載の半導体装置。
【００８９】
（付記８）  前記コンタクト電極は、底部が部分的に前記活性領域上に配置されていることを特徴とする付記１〜７のいずれかに記載の半導体装置。
（付記９）  前記コンタクト電極は、前記一組のゲート電極の間隔が広い方に向かって長い平面形状であることを特徴とする付記１〜８のいずれかに記載の半導体装置。
【００９０】
（付記１０）  前記コンタクト電極は、前記活性領域から外部へ延在する平面形状であることを特徴とする付記９記載の半導体装置。
（付記１１）  ドライバトランジスタと、トランスファトランジスタと、負荷素子とを有するＳＲＡＭのユニットセルを備え、
前記活性領域は、前記ドライバトランジスタと前記トランスファトランジスタとに共通し、
前記一組のゲート電極は、前記ドライバトランジスタまたは前記トランスファトランジスタのゲート電極を含むことを特徴とする付記１〜１０のいずれかに記載の半導体装置。
【００９１】
（付記１２）  前記一組のゲート電極は、前記ドライバトランジスタと前記トランスファトランジスタのゲート電極であることを特徴とする付記１１記載の半導体装置。
（付記１３）  前記一組のゲート電極は、隣接する前記ユニットセルの前記ドライバトランジスタのゲート電極である付記１１記載の半導体装置。
【００９２】
（付記１４）  前記一組のゲート電極は、隣接する前記ユニットセルの前記トランスファトランジスタのゲート電極である付記１１記載の半導体装置。
（付記１５）  前記負荷素子は、ロードトランジスタであることを特徴とする付記１１記載の半導体装置。
【００９３】
（付記１６）  ドライバトランジスタと、トランスファトランジスタと、ロードトランジスタとを有するＳＲＡＭのユニットセルを備え、
前記活性領域は、隣接する前記ユニットセルの前記ロードトランジスタに共通し、
前記一組のゲート電極は、隣接する前記ユニットセルの前記ロードトランジスタのゲート電極であることを特徴とする付記１〜１０のいずれかに記載の半導体装置。
【図面の簡単な説明】
【００９４】
【図１】並行型ＳＲＡＭの要部平面模式図である。
【図２】直線状の活性領域の中心線の説明図である。
【図３】トランジスタを傾けたユニットセルの平面模式図である。
【図４】第１の実施の形態のユニットセルの平面模式図である。
【図５】第１の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。
【図６】屈曲形状の活性領域の中心線の説明図である。
【図７】コンタクト電極配置の別の例を説明するための要部平面模式図である。
【図８】第２の実施の形態のユニットセルの平面模式図である。
【図９】第２の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。
【図１０】屈曲形状でかつ突出部を有する活性領域の中心線の説明図である。
【図１１】第３の実施の形態のユニットセルの平面模式図である。
【図１２】第３の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。
【図１３】第４の実施の形態のユニットセルの平面模式図である。
【図１４】第５の実施の形態のユニットセルの平面模式図である。
【図１５】第５の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。
【図１６】第６の実施の形態のコンタクト電極配置を説明するための要部平面模式図である。
【符号の説明】
【００９５】
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ  ユニットセル
１１，１２  ウェル領域境界
１３，１４，１５  ウェル領域
１６，１７，１８，１９  ゲート電極
２０，２０ａ，２１，２１ａ，２２，２２ａ，２３，２３ａ，１００，１２０，１５０  活性領域
２４，２４ａ，２４ｂ，２５，２６，２７，２７ａ，２７ｂ，２８，２８ａ，２８ｂ，２９，２９ａ，２９ｂ，３０，３０ａ，３１，３１ａ，３２，３２ａ，３２ｂ，３３，３３ａ，３３ｂ，３４，３５  コンタクト電極
４０，４１，４２，４３，１４０  突出部
１１０，１３０，１６０  円
Ｃ  中心線
Ｏ  中心
Ｌ１，Ｌ２  ロードトランジスタ
Ｄ１，Ｄ２  ドライバトランジスタ
Ｔ１，Ｔ２  トランスファトランジスタ
Ｖｃｃ  電源ライン
Ｖｓｓ  接地ライン
ＢＬ１，ＢＬ２  ビットライン
ＷＬ  ワードライン
Ｗ，Ｘ，Ｙ，Ｚ  領域
【図１】
2009130238.tif 000003
【図２】
2009130238.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009130238.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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