(57)【要約】【課題】制御中枢回路からの制御データで動作する被制御回路の制御異常を検知し、被制御回路の異常動作を事前に抑止する映像音声処理装置を提供する。【解決手段】制御中枢回路から被制御回路の動作回路１５を動作させる制御データＡ信号５４を受信した際に、該信号のチェックサム計算を制御データチェックサム判定回路６で行い、チェックサム異常を検知した場合、および／または、制御周期を示すＶパルス信号５０により生成されるＶラッチＡ０信号８３の出力後あらかじめ定めた期間が経過するまでに制御・タリーコントロール信号デコード回路３から制御終了を示すＷＤＴリセット信号６１が出力されなかった場合、ゲート信号生成回路１０のゲートＡ信号７０をネゲートし、当該制御データを正制御データ保持回路１３に保持することを抑止し、動作回路１５の状態を正常な前の状態のまま保持する。また、Ｖパルスエラー検知回路１７でＶパルスの異常も検知する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
制御を集中して行う制御中枢回路と１ないし複数の被制御回路とを制御Ｉ／Ｆ（Interface）回路を介して接続、もしくは直接接続して構成される映像音声処理装置において、前記制御中枢回路から送信されてくる制御データに応じて動作部を動作させる前記被制御回路および／または前記制御中枢回路と前記被制御回路との間の情報を仲介する前記制御Ｉ／Ｆ回路は、前記制御データを受信した際に該制御データのチェックサムを判定する制御データチェックサム判定手段を備え、該制御データチェックサム判定手段にてチェックサム異常を検知した場合、受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持することを特徴とする映像音声処理装置。
【請求項２】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御周期を示す垂直同期パルス信号を受信した際に、計時動作を開始するＷＤＴ（Watch  Dog  Timer）を備え、前記垂直同期パルス信号の受信後あらかじめ定めた期間が経過するまでに、前記制御中枢回路から制御終了を示すＷＤＴリセット信号を受信しなかった場合、前記ＷＤＴにて、タイムアウトを検知して、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持することを特徴とする請求項１に記載の映像音声処理装置。
【請求項３】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御異常が発生した旨を示すアラーム信号を保持するアラーム信号保持手段を備え、前記制御データチェックサム判定手段にて前記制御データのチェックサム異常を検知した場合、および／または、前記ＷＤＴにて、タイムアウトを検知した場合、前記アラーム信号保持手段により、制御異常が発生した旨を示すアラーム信号を保持アラーム信号として保持することを特徴とする請求項１または２に記載の映像音声処理装置。
【請求項４】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御異常の発生を制御アラーム表示として出力表示するアラーム表示手段を備え、前記アラーム信号保持手段に保持された前記保持アラーム信号を、前記アラーム表示手段により、前記制御アラーム表示として出力表示することを特徴とする請求項３に記載の映像音声処理装置。
【請求項５】
前記被制御回路は、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データが、当該被制御回路の前記動作部に関するタリーデータ読出し要求であった場合、前記動作部に関する前記タリーデータとともに、前記アラーム信号保持手段に保持された前記保持アラーム信号を、前記制御中枢回路へ返送することを特徴とする請求項３または４に記載の映像音声処理装置。
【請求項６】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記アラーム信号保持手段に保持された前記保持アラーム信号のリセットを指示するアラームリセット信号が含まれていた場合、前記アラーム信号保持手段に保持された前記保持アラーム信号をリセットすることを特徴とする請求項３ないし５のいずれかに記載の映像音声処理装置。
【請求項７】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記アラーム信号保持手段に保持された前記保持アラーム信号のリセットを指示する、前記制御中枢回路からのアラームリセット信号によるリセット動作を有効にするか否かをユーザが操作して設定する設定用スイッチを備え、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに前記アラームリセット信号が含まれていた場合であって、かつ、前記設定用スイッチが、前記アラームリセット信号によるリセット動作を有効にする状態に設定されていた場合に、前記アラーム信号保持手段に保持された前記保持アラーム信号をリセットすることを特徴とする請求項３ないし５のいずれかに記載の映像音声処理装置。
【請求項８】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記アラーム信号保持手段に保持された前記保持アラーム信号をリセットするためにユーザが操作するリセットスイッチを備え、前記リセットスイッチが操作された際に、前記アラーム信号保持手段に保持された前記保持アラーム信号を強制的にリセットすることを特徴とする請求項３ないし７のいずれかに記載の映像音声処理装置。
【請求項９】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御異常が発生した際の前記制御データを保持する誤制御データ保持手段を備え、前記制御データチェックサム判定手段にて前記制御データのチェックサム異常を検知した場合、および／または、前記ＷＤＴにて、タイムアウトを検知した場合、前記誤制御データ保持手段により、制御異常となった前記制御データを誤制御データとして保持することを特徴とする請求項１ないし８のいずれかに記載の映像音声処理装置。
【請求項１０】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記誤制御データ保持手段に保持された前記誤制御データを誤制御データ表示として出力表示する誤制御データ表示手段を備え、前記アラーム信号保持手段に保持された前記誤制御データを、前記誤制御データ表示手段により、前記誤制御データ表示として出力表示することを特徴とする請求項９に記載の映像音声処理装置。
【請求項１１】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記誤制御データ保持手段に保持された前記誤制御データのリセットを指示するアラームリセット信号が含まれていた場合、前記誤制御データ保持手段に保持された前記誤制御データをリセットすることを特徴とする請求項９または１０に記載の映像音声処理装置。
【請求項１２】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記誤制御データ保持手段に保持された前記誤制御データのリセットを指示する、前記制御中枢回路からのアラームリセット信号によるリセット動作を有効にするか否かをユーザが操作して設定する設定用スイッチを備え、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに前記アラームリセット信号が含まれていた場合であって、かつ、前記設定用スイッチが、前記アラームリセット信号によるリセット動作を有効にする状態に設定されていた場合に、前記誤制御データ保持手段に保持された前記誤制御データをリセットすることを特徴とする請求項９または１０に記載の映像音声処理装置。
【請求項１３】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記誤制御データ保持手段に保持された前記誤制御データをリセットするためにユーザが操作するリセットスイッチを備え、前記リセットスイッチが操作された際に、前記誤制御データ保持手段に保持された前記誤制御データを強制的にリセットすることを特徴とする請求項９ないし１２のいずれかに記載の映像音声処理装置。
【請求項１４】
前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御周期を示す垂直同期パルス信号の異常を検知し、保持し、出力表示する垂直同期パルスエラー検知・保持・表示手段を備え、前記垂直同期パルスパルスエラー検知手段にて、前記垂直同期パルス信号の異常を検知した際に、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持し、かつ、前記垂直同期パルスエラー保持手段により保持して、前記垂直同期パルスエラー表示手段により垂直同期パルスエラー表示として出力表示することを特徴とする請求項１ないし１３のいずれかに記載の映像音声処理装置。
【請求項１５】
制御を集中して行う制御中枢回路と１ないし複数の被制御回路とを制御Ｉ／Ｆ（Interface）回路を介して接続、もしくは直接接続して構成される映像音声処理装置において映像音声情報を処理する映像音声処理方法において、前記被制御回路の動作部を動作させるために前記制御中枢回路から送信される制御データのチェックサム結果が異常であった場合、当該制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持することを特徴とする映像音声処理方法。
【請求項１６】
制御周期を示す垂直同期パルス信号の受信後前記制御中枢回路からあらかじめ定めた期間が経過するまでに、前記制御中枢回路から制御終了を示す信号を受信しなかった場合、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持することを特徴とする請求項１５に記載の映像音声処理方法。
【請求項１７】
制御周期を示す垂直同期パルス信号の異常を検知した際に、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持することを特徴とする請求項１５または１６に記載の映像音声処理方法。
【請求項１８】
請求項１５ないし１７のいずれかに記載の映像音声処理方法を、コンピュータにより実行可能なプログラムとして実施していることを特徴とする映像音声処理プログラム。
【請求項１９】
請求項１８に記載の映像音声処理プログラムを、コンピュータにより読み取り可能な記録媒体に記録していることを特徴とするプログラム記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像音声処理装置、映像音声処理方法、映像音声処理プログラムおよびプログラム記録媒体に関する。特に、制御を集中して行う制御中枢回路から、特定の周期で、被制御回路に対する制御が繰り返され、その制御にしたがって、動作する映像音声処理装置および映像音声処理方法に好適に適用され、例えば、放送局のマスター設備に設置されているマスタースイッチャに好適に適用される。ここで、マスタースイッチャとは、スタジオから送られる番組の信号、ＶＴＲ、サーバなどに保存した番組の信号、および、ＣＭの信号を切替えて、加工した上で送り出す装置のことである。
【背景技術】
【０００２】
近年、デジタル放送の開始などによる放送の多チャンネル化に伴い、１つの放送局から送出されるチャンネル数は多数に上るようになってきている。これに伴い、特許文献１の特開２００３−０３７７９３号公報「制御多重回路およびこれを用いた映像信号切替装置」や特許文献２の特開２００８−００５０８６号公報「送出バンクシステム」にも記載されているように、被制御回路として信号切替装置や信号合成装置を複数組み合わせてマスタースイッチャを構成し、１つの制御中枢回路から信号の切替や信号の合成などの制御を行うことになる。
【０００３】
例えば、マスタースイッチャの簡単な例として、図７のような構成が考えられる。図７は、従来のマスタースイッチャの構成を示す概念図である。以下、図７に従って説明を行う。ここで、信号切替装置３０の出力３５１、３５２、３５３を信号合成装置３１、３２、３３の入力３１３、３２３、３３３にそれぞれ接続するといった場合も必要である。さらに、送出チャンネルでは、信号合成を２段行う必要があるものの、複数の送出チャンネルで、例えば信号合成の１段は、仕様上共通であっても良いといった場合も想定される。
【０００４】
かくのごとき場合には、設備投資の最小化のため、仕様上共通であっても良いとされる信号合成装置３１の出力３１０を信号切替装置３０の入力３０Ｎに接続し、出力３５２、３５３では、入力３０Ｎに対応するそれぞれのクロスポイント３６Ｎ、３７Ｎを選択しておくといった構成が考えられる。
【０００５】
例えば、信号合成装置３２の出力３２０がアナログ放送サービス１、信号合成装置３３の出力３３０がデジタル放送携帯（１セグ）サービスであるとする場合がある。なお、放送法上、あらかじめ設定されている一定の期日になるまでは、デジタル放送サービス１とデジタル放送１セグ（携帯）サービスとは、同一の放送内容であることが義務付けられており、このような系統を組むことは充分想定される。
【０００６】
このような系統で、例えばＣＭから番組への切替を行い、番組への切替と同時に、時刻などのスーパーを多重するといった処理を行うこともあり得る。しかしデジタル放送サービス１とデジタル放送携帯（１セグ）サービスとでは、表示画面サイズが異なるので、時刻などのスーパーの形・大きさは異なり、信号合成装置３２、３３それぞれの入力端子３２５、３３５に入力する時刻などのスーパーの信号は異なることになる。
【０００７】
かくのごとき処理を行う場合、信号合成装置３１に対応する信号切替装置３０の出力３１１に対応するクロスポイント３５１、３５２、…、３５（Ｎ−１）の選択と、クロスポイント３６Ｎ、３７Ｎと、信号合成装置３２、３３におけるそれぞれの入力端子３２５、３３５からの信号の合成とを同時に行うことになる。
【０００８】
映像音声処理は、一般に、Ｖパルス信号（垂直同期パルス信号）の出力周期である約１６（ミリ秒）ないし約２０（ミリ秒）を単位として行われるので、信号切替装置３０の切替えに関する制御、信号合成装置３１、３２、３３の合成に関する制御も、同様に、約１６（ミリ秒）ないし約２０（ミリ秒）を単位として行われる。すなわち、約１６（ミリ秒）ないし約２０（ミリ秒）の単位で複数の装置の制御を合わせて行うことになる。このような場合、制御は、１つの制御中枢回路において集中的に行い、制御信号を伝送する制御バスケーブルを介して、信号合成装置や信号切替装置など、複数の被制御回路を接続するといった構成にすることが必要となる。
【０００９】
１つの制御中枢回路と複数の被制御回路とを効率的に接続するためには、星型接続と多段接続とを組み合わせることになる。例えば、図８のような構成が考えられる。図８は、従来の映像音声処理装置において１つの制御中枢回路と複数の被制御回路とを接続する接続系統を示す接続構成図であり、１つの制御中枢回路４０１と、２個ずつを１組にした合計１２個の被制御回路４１１、４１２、…、４６１、４６２と、を制御バスケーブル４９０、４９１、…、４９５の６本によって接続している接続系統を示している。以下、図８に従って説明を行う。
【００１０】
図８において、装置４０に収容されている制御中枢回路４０１は、装置４０の制御Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）回路４００に接続され、制御Ｉ／Ｆ回路４００は、制御バスケーブル４９０に接続されている装置４１の制御Ｉ／Ｆ回路４１０、および、制御バスケーブル４９３に接続されている装置４４の制御Ｉ／Ｆ回路４４０に星型接続されている。装置４１の制御Ｉ／Ｆ回路４１０は、装置４１内の被制御回路４１１、４１２と星型接続され、かつ、制御バスケーブル４９１に接続されている後段の装置４２の制御Ｉ／Ｆ回路４２０に多段接続されている。装置４２の制御Ｉ／Ｆ回路４２０は、装置４２内の被制御回路４２１、４２２と星型接続され、かつ、制御バスケーブル４９２に接続されている後段の装置４３の制御Ｉ／Ｆ回路４３０に多段接続されている。装置４３の制御Ｉ／Ｆ回路４３０は、装置４３内の被制御回路４３１、４３２と星型接続されている。
【００１１】
同様に、装置４４の制御Ｉ／Ｆ回路４４０は、装置４４内の被制御回路４４１、４４２と星型接続され、かつ、制御バスケーブル４９４に接続されている後段の装置４５の制御Ｉ／Ｆ回路４５０に多段接続されている。装置４５の制御Ｉ／Ｆ回路４５０は、装置４５内の被制御回路４５１、４５２と星型接続され、かつ、制御バスケーブル４９５に接続されている後段の装置４６の制御Ｉ／Ｆ回路４６０に多段接続されている。装置４６の制御Ｉ／Ｆ回路４６０は、装置４６内の被制御回路４６１、４６２と星型接続されている。
【００１２】
かくのごとき接続構成とすることにより、装置４０の制御中枢回路４０１にて生成された制御信号は、制御Ｉ／Ｆ回路４００を介して、装置４１の制御Ｉ／Ｆ回路４１０、装置４２の制御Ｉ／Ｆ回路４２０、装置４３の制御Ｉ／Ｆ回路４３０、および、装置４４の制御Ｉ／Ｆ回路４４０、装置４５の制御Ｉ／Ｆ回路４５０、装置４６の制御Ｉ／Ｆ回路４６０へと多段接続により伝わっていく。各装置４１、４２、…、４６の内部では、例えば装置４１では、制御Ｉ／Ｆ回路４１０を介して、被制御回路４１１、４１２へと伝わる。
【００１３】
なお、装置４１内にある被制御回路４１１、４１２等は、それぞれが、物理的に、１つのモジュールと考えて良く、被制御回路を単位として交換が可能である。また、被制御回路の中には同種のものがあっても良い。また、被制御回路それぞれの内部の系統や設定を決めるコンフィギュレーションに関しては、その一部または全部が、制御中枢回路４０１からの制御を受けて決定される。かくのごとき制御中枢回路４０１による集中制御を行うことにより、被制御回路の構築やメンテナンスの際に、被制御回路の設定を最少限にとどめることができ、作業の効率化を図ることができる。
【特許文献１】特開２００３−０３７７９３号公報（第５−７頁）
【特許文献２】特開２００８−００５０８６号公報（第３頁）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来技術として前述した図８のような構成において、例えば、被制御回路４５２に制御異常が発生した場合、想定される原因としては、被制御回路４５２自身の故障・動作異常の他に、制御中枢回路４０１からの制御の異常といったことも想定される。例えば、制御の異常は、被制御回路４５２に直接接続されている制御Ｉ／Ｆ回路４５０、該制御Ｉ／Ｆ回路４５０が制御バスケーブル４９４を介して接続されている制御Ｉ／Ｆ回路４４０、該制御Ｉ／Ｆ回路４４０が制御バスケーブル４９３を介して接続されている制御Ｉ／Ｆ回路４００、もしくは、制御Ｉ／Ｆ回路４００が接続されている制御中枢回路４０１と、複数の箇所の故障・動作異常の可能性が想定される。かくのごとく、故障・動作異常の可能性が多岐に亘る場合、各部位それぞれにおいて制御異常か否かを判断する材料が存在していないと、故障・動作異常の発生部位の特定に困難を極める。
【００１５】
図７に示したようなマスタースイッチャの場合は、一般に、２重ないし３重の系統が設置されていることが多いものの、故障・動作異常の発生部位の特定・復旧は、最短であることが求められる。マスタースイッチャは、１日２４時間無休で運用されるため、通常、メンテナンスを実施することができる期間は、週もしくは月に、１回程度で、かつ、１回当たり数時間程度に限られることが多く、メンテナンス時間そのものについても、最短時間を要求されることが多い。また、制御回路系統の複雑化に伴って、故障率の増加をもたらしている。また、各被制御回路のコンフィギュレーションに関して、前述のように、その一部または全部を、制御中枢回路４０１からの制御を受けて決定する場合、制御の異常は、設定制御のミスにより、信号断などの重大な障害を起こす可能性もある。
【００１６】
図９は、従来の映像音声処理装置における被制御回路のブロック構成図であり、制御中枢回路からの制御により動作する回路部を示している。
【００１７】
図９に示すように、従来の被制御回路１００Ａは、制御中枢回路から制御用のデータ信号（制御データＡ信号５４、制御・タリーコントロール信号５９）を受信する入力端子１、２、垂直同期用のＶパルス信号５０を受信する入力端子２９、タリーデータＡ信号８２を制御中枢回路へ返送する出力端子２８を備え、制御中枢回路との間のデータの送受信を行っている。
【００１８】
被制御回路１００Ａ内において、制御・タリーコントロール信号５９の制御・タリーコントロール信号デコード回路３によるデコード結果に基づいて生成される制御データゲート信号６０、制御データラッチＡ信号６３により、制御データゲート回路４に入力されてくる制御データＡ信号５４を制御データＢ信号として出力して制御データ保持回路５において保持し、保持制御データＡ０信号として出力する。保持制御データＡ０信号は、Ｖパルス信号５０を受信したＶラッチ信号生成回路７により生成されたＶラッチ信号５１Ａに応じたタイミングで、制御データ保持Ｂ回路１３Ａにより保持されて、保持制御データＢ０信号５７Ａとして、動作回路１５に供給される。
【００１９】
動作回路１５は、保持制御データＢ０信号５７Ａに基づいて動作し、制御・タリーコントロール信号デコード回路３によるデコード結果に基づいて生成されたタリーデータ読出し信号６４により、その結果が、タリーデータＣ信号としてタリーデータ読出し回路２５に読出されて、タリーデータゲート信号６６によりゲートされて、タリーデータゲート回路２７から、タリーデータＡ信号として、出力端子２８を介して、制御中枢回路に出力される。
【００２０】
以上のごとき動作を行う図９に示す被制御回路１００Ａは、制御中枢回路からの制御信号の異常や、当該被制御回路１００Ａ内の各回路の故障・異常を検出する機構をほとんど備えていないため、次のような問題がある。
【００２１】
第１に、制御中枢回路からの制御の内容が動作回路１５に必ず伝わるので、制御・タリーコントロール信号５９や制御データＡ信号５４に異常があった場合、動作回路１５が異常な動作をして、信号断などの重大な障害を発生する可能性がある。
【００２２】
第２に、制御異常を検知する回路がないので、制御異常があったのか否かの切り分けができない。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、制御を集中して行う制御中枢回路と１ないし複数の被制御回路とを制御Ｉ／Ｆ（Interface）回路を介して接続して構成される映像音声処理装置において、制御中枢回路からの制御の異常や、被制御回路の故障や制御動作の異常や、あるいは、制御中枢回路と被制御回路との接続を行うための制御Ｉ／Ｆ回路の故障や制御動作の異常を確実に検知して、各被制御回路の異常な動作を事前に抑止するとともに、異常の発生箇所の特定を可能とする映像音声処理装置、映像音声処理方法、映像音声処理プログラムおよびプログラム記録媒体を提供することを、その目的としている。
【課題を解決するための手段】
【００２４】
前述の課題を解決するため、本発明による映像音声処理装置は、次のような特徴的な構成を採用している。
【００２５】
（１）制御を集中して行う制御中枢回路と１ないし複数の被制御回路とを制御Ｉ／Ｆ（Interface）回路を介して接続、もしくは直接接続して構成される映像音声処理装置において、前記制御中枢回路から送信されてくる制御データに応じて動作部を動作させる前記被制御回路および／または前記制御中枢回路と前記被制御回路との間の情報を仲介する前記制御Ｉ／Ｆ回路は、前記制御データを受信した際に該制御データのチェックサムを判定する制御データチェックサム判定手段を備え、該制御データチェックサム判定手段にてチェックサム異常を検知した場合、受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持する映像音声処理装置。
【発明の効果】
【００２６】
本発明の映像音声処理装置、映像音声処理方法、映像音声処理プログラムおよびプログラム記録媒体によれば、以下のような効果を得ることができる。
【００２７】
第１に、被制御回路や制御Ｉ／Ｆ回路の内部で制御異常が発生した場合に、被制御回路内の動作部（動作回路）へ入力される制御データを前の正常な状態のまま保持することができるので、信号断などの重大な障害を予防することができる。
【００２８】
第２に、被制御回路や制御Ｉ／Ｆ回路の内部で異常が発生した際に、異常を検知した被制御回路や制御Ｉ／Ｆ回路内にて制御アラーム表示を出力することによって、ユーザは、制御アラームの発生の有無を確認することができるので、制御異常があったか否かの切り分けが容易になる。さらに、誤制御発生時の誤制御データを保持して表示する機構を備えることによって、単に、誤制御の発生だけでなく、誤制御の内容を後から検証することも可能である。単発的な誤制御が発生した場合に特に有効である。
【００２９】
第３に、正常時には、被制御回路や制御Ｉ／Ｆ回路上に保持された制御アラーム表示や誤制御データの保持内容を、集中制御回路である制御中枢回路からの制御によって、一斉に、リセットすることができるので、被制御回路や制御Ｉ／Ｆ回路の起動時や障害復旧後の作業も容易になる。
【００３０】
第４に、被制御回路において制御異常が発生した際に、タリーデータの系統が正常である場合は、被制御回路内の制御アラーム表示を見るまでもなく、制御中枢回路側からも、被制御回路の制御異常を検知することができるので、制御異常の発見が容易になる可能性がある。
【００３１】
第５に、映像音声処理回路において重要な意味を有するＶパルス信号（垂直同期パルス信号）に関して、被制御回路や制御Ｉ／Ｆ回路内にＶパルスエラーの検知・保持・表示手段を備えていることによって、Ｖパルス信号に異常があったか否かの確認も容易である。
【００３２】
第６に、被制御回路や制御Ｉ／Ｆ回路内に、制御中枢回路からのリセット信号を有効にするか否かをユーザが設定するゲート設定用スイッチやユーザがマニュアルでリセットを行うリセットスイッチを備えているので、自動的な制御によるリセット信号に問題が発生した場合であっても、誤動作の遮断を行うことが容易である。
【発明を実施するための最良の形態】
【００３３】
以下、本発明による映像音声処理装置、映像音声処理方法、映像音声処理プログラムおよびプログラム記録媒体の好適な実施形態について添付図を参照して説明する。なお、以下の説明においては、本発明による映像音声処理装置、映像音声処理方法について説明するが、かかる映像音声処理方法をコンピュータにより実行可能な映像音声処理プログラムとして実施するようにしても良いし、あるいは、映像音声処理プログラムをコンピュータにより読み取り可能な記録媒体に記録するようにしても良いことは言うまでもない。
【００３４】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴について、まずその概要を説明する。本発明は、映像音声処理装置において、集中的に制御を行う制御中枢回路から制御される１ないし複数の被制御回路それぞれに、制御中枢回路からの制御信号の異常や、当該被制御回路内の各回路の制御異常などを検知し、異常な動作を事前に抑止することを可能にする以下のごとき各種の機構を備えていることを、特徴としている。
【００３５】
第１に、被制御回路内部において制御異常が発生した場合に、正常であった前の状態を保持し、信号断などの重大な障害の発生を未然に防止する機構を備える。
【００３６】
第２に、被制御回路内部において制御異常が発生した場合に、制御異常を検知した被制御回路側に制御アラーム表示を出力することによって、制御異常があったか否かの切り分けをユーザが容易に判断することができる機構を備える。
【００３７】
第３に、正常時には、被制御回路上に保持されたアラーム信号や誤制御データの内容を制御中枢回路からの制御により一斉にリセットすることを可能とし、被制御回路の起動時や障害復旧後の作業を容易にする機構を備える。
【００３８】
第４に、被制御回路内部における制御異常発生時、制御中枢回路との間のタリーデータ（tally  data）の送受信系統が正常である場合には、被制御回路側の制御アラーム表示を見るまでもなく、制御異常の発見を容易にするために、制御中枢回路側からも、被制御回路の制御異常を検知することができる機構を備える。
【００３９】
第５に、映像音声処理装置において重要な要素となるＶパルス信号（垂直同期パルス信号：制御周期を示す信号）のエラー検知・保持・表示回路を有することにより、Ｖパルス信号に異常があったか否かの確認も容易に可能とする機構を備える。
【００４０】
第６に、制御中枢回路から受け取ったリセット信号をゲートするゲート回路や該ゲート回路の通過・遮断を設定するスイッチを被制御回路内に設けることによって、制御中枢回路からの制御によるリセット信号に問題が発生した場合には、該リセット信号によるリセット動作の遮断を容易に可能とする機構を備える。
【００４１】
（本発明の実施形態の構成例）
図１は、本発明による映像音声処理装置における被制御回路のブロック構成の一例を示すブロック構成図であり、制御中枢回路からの制御により動作する回路部を示している。
【００４２】
図１に示す映像音声処理装置における被制御回路１００は、詳細は後述するが、図９に前述した従来の被制御回路１００Ａに比して、主に以下のような機構を新たに追加して備えている。
【００４３】
制御データＡ信号５４として、アラームリセット制御データ信号（正常に受信したものと判定された場合の制御データＡ信号を示す保持制御データＢ１信号５７から分岐する信号）を追加することによって、被制御回路１００のアラーム信号保持回路１８や誤制御データ保持回路１４を制御中枢回路側からのリセット指示によりリセットすることを可能にしている。
【００４４】
さらに、制御データＡ信号５４として、チェックサムデータ信号（制御データＢ信号５５から分岐する信号）を追加し、また、制御データチェックサム判定回路６やＷＤＴ（Watch  Dog  Timer）回路８、および、それらの回路の出力結果を保持・表示する回路つまりアラーム信号保持回路１８、アラーム表示回路１９を追加することにより、被制御回路１００側で制御・タリーコントロール信号５９や制御データＡ信号５４の異常を検知可能にしている。
【００４５】
制御中枢回路からの制御データとして誤制御発生時の誤制御データを保持する回路つまり誤制御データ保持回路１４、誤制御データ表示回路１６を追加したことにより、単に、誤制御の発生だけでなく、誤制御の内容を後から検証することを可能にしている。これにより、単発的な誤制御が発生した場合であっても有効な情報が得られるようになる。
【００４６】
Ｖパルスエラー検知回路１７を設けることによって、垂直同期用のＶパルス信号（垂直同期パルス信号：制御周期を示す信号）に異常があったか否かの確認も容易に行うことができるようにしている。
【００４７】
制御中枢回路へ返送するタリーデータＡ信号８２にアラーム内容を追加する回路(タリーデータ読出し回路２５への入力端子の追加)を設けることによって、タリーデータの系統が正常であった場合には、制御中枢回路側での制御アラームの検知を可能にしている。
【００４８】
制御・タリーコントロール信号５９や制御データＡ信号５４に異常があった場合は、前の状態を保持する回路（Ｖラッチ信号ゲートＡ回路１１、正制御データ保持回路１３）を追加することにより、動作回路１５へ渡す保持制御データＢ１信号５７が、更新されないようにしている。
【００４９】
（実施形態の構成例の説明）
次に、図１の本実施形態における被制御回路１００の各構成要素について説明する。符号１は、制御中枢回路からの制御・タリーコントロール信号５９の入力端子である。符号２は、制御中枢回路からの制御データＡ信号５４の入力端子である。また、符号２９は、制御中枢回路から供給されるＶパルス信号５０の入力端子である。
【００５０】
符号３は、入力端子１から入力される制御・タリーコントロール信号５９を基に、当該被制御回路１００の制御に必要な信号（制御データゲート信号６０、ＷＤＴリセット信号６１、制御データラッチＢ信号６２、制御データラッチＡ信号６３、タリーデータ読出し信号６４、タリーチェックサム読出し信号６５、タリーデータゲート信号６６）を生成する制御・タリーコントロール信号デコード回路である。
【００５１】
符号４は、制御・タリーコントロール信号デコード回路３からの制御データゲート信号６０により、入力端子２から入力される制御データＡ信号５４をゲートし、制御データＢ信号５５を出力する制御データゲート回路である。符号５は、制御・タリーコントロール信号デコード回路３からの制御データラッチＡ信号６３により、制御データゲート回路４から出力される制御データＢ信号５５をゲートし、保持制御データＡ０信号５６を出力する制御データ保持回路である。
【００５２】
符号６は、後述するＶラッチ信号生成回路７が生成するＶラッチＡ０信号８３によりリセットされ、制御・タリーコントロール信号デコード回路３からの制御データラッチＢ信号６２により、制御データゲート回路４から出力される制御データＢ信号５５を取り込み、制御データＢ信号５５のチェックサムが正しかったか否かを判定する制御データチェックサム判定回路である。制御データチェックサム判定回路６は、制御データＢ信号５５のチェックサムに誤りを検知すると、チェックサムエラー信号６８を出力する。符号７は、入力端子２９から入力されるＶパルス信号５０に基づいて、ＶラッチＢ０信号５１、ＶラッチＡ０信号８３を生成するＶラッチ信号生成回路である。
【００５３】
符号８は、Ｖラッチ信号生成回路７が生成するＶラッチＡ０信号８３によりタイマーがセットされて、計時動作を開始し、制御・タリーコントロール信号デコード回路３からのＷＤＴリセット信号６１（制御中枢回路からの制御の終了を示す信号）によりタイマーがリセットされるＷＤＴ回路である。ＷＤＴ回路８は、ＷＤＴ（Watch  Dog  Timer）としてあらかじめ定めた時限まで計時すると、ＷＤＴアラーム信号６７を出力する。符号９は、Ｖラッチ信号生成回路７が生成するＶラッチＡ０信号８３により、制御データチェックサム判定回路６から出力されるチェックサムエラー信号６８とＷＤＴ回路８から出力されるＷＤＴアラーム信号６７とをラッチするアラーム信号ラッチ回路である。アラーム信号ラッチ回路９は、チェックサムエラー信号６８またはＷＤＴアラーム信号６７が出力されていた場合、アラーム信号６９を出力する。
【００５４】
符号１０は、アラーム信号ラッチ回路９から出力されるアラーム信号６９により、Ｖラッチ信号生成回路７が生成するＶラッチＢ０信号５１をいずれにゲートするかを決める信号（ゲートＡ信号７０、ゲートＢ信号７１）を生成するゲート信号生成回路である。符号１１は、ゲート信号生成回路１０から出力されるゲートＡ信号７０により、Ｖラッチ信号生成回路７が生成するＶラッチＢ０信号５１をゲートするＶラッチ信号ゲートＡ回路である。Ｖラッチ信号ゲートＡ回路１１は、ＶラッチＢ１信号５２を出力する。符号１２は、ゲート信号生成回路１０から出力されるゲートＢ信号７１により、Ｖラッチ信号生成回路７が生成するＶラッチＢ０信号５１をゲートするＶラッチ信号ゲートＢ回路である。Ｖラッチ信号ゲートＢ回路１２は、ＶラッチＢ２信号５３を出力する。
【００５５】
符号１３は、Ｖラッチ信号ゲートＡ回路１１から出力されるＶラッチＢ１信号５２により、制御データ保持回路５から出力される保持制御データＡ０信号５６をラッチする正制御データ保持回路である。正制御データ保持回路１３は、保持制御データＢ１信号５７を出力する。符号１４は、Ｖラッチ信号ゲートＢ回路１２から出力されるＶラッチＢ２信号５３により、制御データ保持回路５から出力される保持制御データＡ０信号５６をラッチする誤制御データ保持回路である。誤制御データ保持回路１４は、保持制御データＢ２信号５８を出力する。誤制御データ保持回路１４は、後述するリセット信号オア回路２４から出力されるリセットＣ信号７４によりリセットされる。
【００５６】
符号１５は、被制御回路１００において実際の動作を行う動作回路である。動作回路１５は、正制御データ保持回路１３から出力される保持制御データＢ１信号５７の入力により動作し、タリーデータＣ信号７９を出力する。符号１６は、誤制御データ保持回路１４から出力される保持制御データＢ２信号５８を外部に表示する誤制御データ表示回路である。
【００５７】
符号１７は、Ｖラッチ信号生成回路７が生成するＶラッチＡ０信号８３の入力を監視し、Ｖパルス信号５０が入力端子２９から正常に入力されているか否かを判定するＶパルスエラー検知回路である。Ｖパルスエラー検知回路１７は、ＶラッチＡ０信号８３の入力の異常を検知すると、Ｖパルスアラーム信号７７を出力する。符号１８は、アラーム信号ラッチ回路９から出力されるアラーム信号６９やＶパルスエラー検知回路１７から出力されるＶパルスアラーム信号７７により、それぞれセットされるアラーム信号保持回路である。アラーム信号保持回路１８は、保持アラーム信号７８を出力する。アラーム信号保持回路１８は、後述するリセット信号オア回路２４から出力されるリセットＣ信号７４によりリセットされる。
【００５８】
符号１９は、アラーム信号保持回路１８から出力される保持アラーム信号７８を外部に表示するアラーム表示回路である。符号２０は、正制御データ保持回路１３から出力される保持制御データＢ１信号５７から、アラームリセット制御データ信号を検出し、リセットＡ０信号７２を出力するアラームリセット制御検知回路である。
【００５９】
符号７５は、ゲート設定用スイッチ２２により値が決まる、ゲート用イネーブル信号である。符号７６は、リセットスイッチ２３により出力される、マニュアルリセットＢ０信号である。符号２１は、ゲート設定用スイッチ２２により値が決まるゲート用イネーブル信号７５により、アラームリセット制御検知回路２０から出力されるリセットＡ０信号７２をゲートするリセット信号ゲート回路である。リセット信号ゲート回路２１は、リセットＡ１信号７３を出力する。符号２４は、リセット信号ゲート回路２１から出力されるリセットＡ１信号７３とリセットスイッチ２３により出力されるマニュアルリセットＢ０信号７６とをオア（論理和）するリセット信号オア回路である。リセット信号オア回路２４は、リセットＣ信号７４を出力する。
【００６０】
符号２５は、動作回路１５から出力されるタリーデータＣ信号７９と、アラーム信号保持回路１８から出力される保持アラーム信号７８と、アラーム信号ラッチ回路９から出力されるアラーム信号６９とが入力され、制御・タリーコントロール信号デコード回路３からのタリーデータ読出し信号６４によって、タリーデータＢ信号８０として出力するタリーデータ読出し回路である。符号２６は、Ｖラッチ信号生成回路７が生成するＶラッチＡ０信号８３によりリセットされ、タリーデータ読出し回路２５から出力されるタリーデータＢ信号８０により、チェックサムを計算し、制御・タリーコントロール信号デコード回路３からのタリーチェックサム読出し信号６５により、タリーチェックサム８１を出力するタリーデータチェックサム計算回路である。
【００６１】
符号２７は、制御・タリーコントロール信号デコード回路３からのタリーデータゲート信号６６により、タリーデータ読出し回路２５から出力されるタリーデータＢ信号８０とタリーデータチェックサム計算回路２６から出力されるタリーチェックサム８１とをゲートし、タリーデータＡ信号８２を出力するタリーデータゲート回路である。符号２８は、タリーデータゲート回路２７から出力されるタリーデータＡ信号８２を制御中枢回路へ出力する出力端子である。
【００６２】
（本実施形態の動作の説明）
次に、図１に示す映像音声処理装置における被制御回路１００の動作の一例を、図３ないし図６に示すタイムチャートを用いて説明する。なお、図３ないし図６タイムチャートにおいて、特に、説明しない場合は、ＬＯＷアクティブであり、立ち下がりパルスのエッジで、データはラッチされるものとする。
【００６３】
まず、図３に示すタイムチャートを用いて説明する。図３は、図１に示す映像音声処理装置における被制御回路１００の動作の一例について説明するためのタイムチャートであり、制御中枢回路からの制御データＡ信号が正制御データ保持回路１３に保持されるまでの動作について、各構成要素の動作タイミングと制御動作の異常を検知するタイミングとの一例を示している。
【００６４】
Ｖパルス信号５０は、符号６０１に示すように、周期Ｔｖ（例えば約１６ミリ秒または約２０ミリ秒）の間隔で発生する。制御中枢回路から入力端子２９に入力されるＶパルス信号５０の入力に基づいて、Ｖラッチ信号生成回路７において生成されるＶラッチＡ０信号８３は、符号６０２のように、Ｖパルス信号５０の立ち下がりパルス直後に立ち下がるパルス波形となるものとする。また、Ｖラッチ信号生成回路７において生成されるＶラッチＢ０信号５１は、符号６０３のように、ＶラッチＡ０信号８３の立ち下がりパルスの少し後で立ち下がるパルス波形となるものとする。
【００６５】
制御・タリーコントロール信号５９は、制御中枢回路で生成されて、制御中枢回路から入力端子１に入力される。制御中枢回路は、Ｖパルス信号５０に同期した割り込み信号により処理が開始されて、次のＶパルス信号５０の発生までの間に制御・タリーコントロール信号５９を被制御回路１００に対して出力する。制御・タリーコントロール信号５９は、制御中枢回路の構成にもよるが、例えば、被制御回路１００側にて、送信されてくる制御データをラッチするための信号として、符号６０４のようなパルス波形のラッチ信号、制御データまたはタリーデータの別を決めるディレクション信号、および、被制御回路１００内の制御対象位置を指定するアドレス信号によって構成される。ディレクション信号が、符号６０５のように、ＬＯＷのとき、制御データが出力され、ＨＩＧＨのとき、被制御回路１００側からのタリーデータの読み取り動作が指示されるものとする。
【００６６】
アドレス信号は、複数ビット幅である。アドレス信号は、被制御回路１００として０〜ｚまでの（ｚ＋１）個存在している場合、符号６０６、…、符号６０７、…、符号６０８のように、｛Ａ０，０｝、｛Ａ０，１｝〜、｛Ａ０，ｎ｝、｛Ａ０，ｎ＋１｝、…、｛Ａｐ，０｝、｛Ａｐ，１｝〜、｛Ａｐ，ｎ｝、｛Ａｐ，ｎ＋１｝、…、｛Ａｚ，０｝、｛Ａｚ，１｝〜、｛Ａｚ，ｎ｝、｛Ａｚ，ｎ＋１｝と、被制御回路ｐ（ｐ：０〜ｚのいずれか）ごとに、｛Ａｐ，０｝〜｛Ａｐ，ｎ+１｝が順次出力されるものとする。ここで、｛Ａｐ，ｎ｝、｛Ａｐ，ｎ+１｝は、従来の制御・タリーコントロール信号５９のアドレス信号にはないものである。
【００６７】
制御データＡ信号５４は、制御中枢回路で生成されて、制御中枢回路から入力端子２に入力される。制御中枢回路からは、ディレクション信号がＬＯＷの場合に、アドレス信号と同期して出力され、符号６０９、…、符号６１０、…、符号６１１のように、｛Ｄ０，０｝、｛Ｄ０，１｝〜、｛Ｄ０，ｎ｝、｛Ｄ０，ｎ＋１｝、…、｛Ｄｐ，０｝、｛Ｄｐ，１｝〜、｛Ｄｐ，ｎ｝、｛Ｄｐ，ｎ＋１｝、…、｛Ｄｚ，０｝、｛Ｄｚ，１｝〜、｛Ｄｚ，ｎ｝、｛Ｄｚ，ｎ＋１｝と、アドレス信号｛Ａｐ，ｑ｝に対応して、｛Ｄｐ，ｑ｝が出力されるものとする。制御データＡ信号５４も、複数ビット幅であり、前述のように、被制御回路ｐごとに、｛Ｄｐ，０｝〜｛Ｄｐ，ｎ+１｝が出力されるものとする。
【００６８】
ここで、｛Ｄｐ，ｎ｝、｛Ｄｐ，ｎ+１｝も従来の制御データＡ信号５４にはないものである。制御データＡ信号５４の第ｎ番目に付加されている｛Ｄｐ，ｎ｝は、アラームリセット制御検知回路２０においてリセットＡ０信号７２を生成するか否かを指示するアラームリセット制御データ信号であり、制御データＡ信号５４の第（ｎ＋１）番目に付加されているチェックサム｛Ｄｐ，ｎ+１｝は、制御データチェックサム判定回路６において判定されるチェックサムデータ信号であり、｛Ｄｐ，０｝〜｛Ｄｐ，ｎ｝のチェックサムであるものとする。チェックサムデータ信号｛Ｄｐ，ｎ+１｝は、制御中枢回路において計算されて、生成される。
【００６９】
制御・タリーコントロール信号５９の入力により制御・タリーコントロール信号デコード回路３にて生成される制御データゲート信号６０は、被制御回路ｐにおいては、制御・タリーコントロール信号５９のディレクション信号、アドレス信号を参照して、ディレクション信号が制御データ側つまりＬＯＷ側であり、かつ、被制御回路ｐに対するアドレス信号が出力されている期間つまり｛Ａｐ，０｝〜｛Ａｐ，ｎ+１｝の期間の間、符号６１２に示すように、ＬＯＷになり、アサートされた状態になるものとする。
【００７０】
この結果、制御データゲート回路４から出力される制御データＢ信号５５は、制御データゲート信号６０がアサートされている期間の間、つまり、被制御回路ｐにおいては、アドレス信号が｛Ａｐ，０｝〜｛Ａｐ，ｎ+１｝の期間の間、符号６１３のように、制御データゲート回路４に入力端子２から入力された制御データＡ信号５４つまり｛Ｄｐ，０｝〜｛Ｄｐ，ｎ+１｝を出力する。
【００７１】
制御・タリーコントロール信号５９の入力により制御・タリーコントロール信号デコード回路３にて生成される制御データラッチＢ信号６２は、制御データゲート信号６０がアサートされている期間、つまり、被制御回路ｐにおいては、アドレス信号が｛Ａｐ，０｝〜｛Ａｐ，ｎ+１｝の期間の間、符号６１４のように、制御・タリーコントロール信号デコード回路３に入力されてきた制御・タリーコントロール信号５９のラッチ信号を出力する。制御データチェックサム判定回路６においては、制御・タリーコントロール信号デコード回路３からの制御データラッチＢ信号６２により、符号６１５のように、制御データゲート回路４から出力される制御データＢ信号５５つまり｛Ｄｐ，０｝〜｛Ｄｐ，ｎ+１｝が順次ラッチされる。
【００７２】
制御データチェックサム判定回路６から出力されるチェックサムエラー信号６８は、Ｖラッチ信号生成回路７において生成されるＶラッチＡ０信号８３の立ち下がりパルスによってリセットされた後、制御・タリーコントロール信号デコード回路３からの制御データラッチＢ信号６２によりチェックサム計算が進み、符号６１６のように、制御データラッチＢ信号６２による最後のラッチ時点でチェックサム判定結果が出力される。該チェックサム判定結果は、ＶラッチＡ０信号８３の次の立ち下がりパルスが出力されるまで保持される。
【００７３】
アラーム信号ラッチ回路９から出力されるアラーム信号６９のうち、[１/２]として（つまり、アラーム信号６９を構成するチェックサムエラー信号６８とＷＤＴアラーム信号６７との２つの信号のうちの第１番目として）、チェックサムエラー信号６８が、符号６１７のように、ＶラッチＡ０信号８３の次の立ち下がりパルスで、チェックサム判定結果つまりチェックサムエラー信号６８がアラーム信号ラッチ回路９にラッチされる。
【００７４】
また、制御・タリーコントロール信号デコード回路３からのＷＤＴリセット信号６１は、制御・タリーコントロール信号５９のディレクション信号で制御データ側がアサートされ、かつ、被制御回路ｐにおいては、制御・タリーコントロール信号５９のアドレス信号が｛Ａｐ，ｎ+１｝になり、かつ、制御・タリーコントロール信号５９のラッチ信号が立ち下がると、符号６１８のように、アサートされる。
【００７５】
ＷＤＴ回路８は、Ｖラッチ信号生成回路７が生成するＶラッチＡ０信号８３でタイマーが設定されて、計時動作を開始し、もし、制御・タリーコントロール信号デコード回路３からのＷＤＴリセット信号６１が出力されないで、リセットがアサートされないまま、符号６１９のように、あらかじめ定めた期間（Ｔｖ−Ｔα）が経過すると、符号６２０の破線のように、ＷＤＴアラーム信号６７が出力される。一方、制御・タリーコントロール信号デコード回路３からのＷＤＴリセット信号６１が出力されると、ＷＤＴ回路８のタイマーがリセットされ、ＷＤＴアラーム信号６７は出力されない。ここで、Ｔｖは、前述のように、Ｖパルス信号５０の発生周期であり、Ｔαは、充分に小さく、期間（Ｔｖ−Ｔα）は、通常、制御データＡ信号５４の出力が継続している期間の間をカバーするように設定される。
【００７６】
ＷＤＴアラーム信号６７は、前述のように、Ｖラッチ信号生成回路７が生成するＶラッチＡ０信号８３によりＷＤＴ回路８のタイマーが設定された以降、期間（Ｔｖ−Ｔα）が経過するまでの間に、ＷＤＴ回路８のタイマーがリセットされない場合、図３の符号６２０の破線で示すように、生成されて出力される。この結果、図３の符号６２１の破線で示すように、アラーム信号ラッチ回路９から出力されるアラーム信号６９のうち、[２/２]として（つまり、アラーム信号６９を構成するチェックサムエラー信号６８とＷＤＴアラーム信号６７との２つの信号のうちの第２番目として）、ＶラッチＡ０信号８３の次の立ち下がりパルスで、ＷＤＴアラーム信号６７がアラーム信号ラッチ回路９にラッチされる。
【００７７】
また、制御・タリーコントロール信号デコード回路３により生成される制御データラッチＡ信号６３は、被制御回路ｐにおいては、アドレス信号の｛Ａｐ，０｝〜｛Ａｐ，ｎ+１｝の(ｎ＋２)個の信号に対応したラッチ信号が多重されたものである。制御データラッチＡ信号６３のうち、(ｑ＋１)番目のものは、符号６２２のように、アドレス信号｛Ａｐ，ｑ｝に対応し、アドレス信号の(ｑ＋１)番目にてアサートされる。この結果、制御データラッチＡ信号６３の(ｑ＋１)番目のラッチ信号により、制御データゲート回路４から出力されている制御データＢ信号５５のうち、｛Ｄｐ，ｑ｝のデータをゲートして、制御データ保持回路５に保持する。
【００７８】
制御データ保持回路５から出力される保持制御データＡ０信号５６も、制御データＡ信号５４の｛Ｄｐ，０｝〜｛Ｄｐ，ｎ+１｝の(ｎ＋２)個の制御データ信号が多重されたものである。保持制御データＡ０信号５６のうち、(ｑ＋１)番目の信号は、制御データラッチＡ信号６３の(ｑ＋１)番目のラッチ信号のアサートに対応し、符号６２３のように、制御データＡ信号５４の｛Ｄｐ，ｑ｝に対応した信号が出力される。この結果、制御に異常がない限り、Ｖラッチ信号ゲートＡ回路１１から出力されるＶラッチＢ１信号５２の次の立ち下がりパルスで正制御データ保持回路１３にラッチされて、保持制御データＢ１信号５７として動作回路１５へ出力されることになる。
【００７９】
なお、図９に示した従来の被制御回路１００Ａの場合、制御データ保持Ｂ回路１３Ａ（図１における正制御データ保持回路１３に相当する回路）には、Ｖラッチ信号生成回路７が生成するＶラッチ信号５１Ａ（図１におけるＶラッチＡ０信号８３に相当する信号）の次の周期の立ち下がりパルスで、図３の符号６３４のように、制御データ保持回路５から出力される保持制御データＡ０信号５６つまり｛Ｄｐ，ｑ｝のデータがラッチされることにより、図９の制御データ保持Ｂ回路１３Ａから保持制御データＢ０信号５７Ａ（図１における保持制御データＢ１信号５７に相当する信号）として、制御の異常の有無に関係なく、動作回路１５へ出力されることになる。
【００８０】
次に、図４に示すタイムチャートを用いて、制御に異常が発生した場合、動作回路１５を正常な前の状態を保持し、信号断などの重大な障害の発生を未然に防止する動作について説明する。図４は、図１に示す映像音声処理装置における被制御回路１００の図３とは異なる動作の一例について説明するためのタイムチャートであり、制御動作の異常が検知されることなく、アラーム信号６９がアサートされない場合には、正制御データ保持回路１３から保持制御データＢ１信号５７が出力される動作と、制御動作の異常が検知されて、アラーム信号６９がアサートされた場合には、誤制御データ保持回路１４から保持制御データＢ２信号５８が出力される動作とについて、対比して示している。
【００８１】
図４のタイムチャートにおいては、まず、図３において前述したように、制御中枢回路から、符号７０１のように、周期Ｔｖの間隔で入力端子２９に入力されるＶパルス信号５０の入力に基づいて、Ｖラッチ信号生成回路７において生成されるＶラッチＡ０信号８３は、符号７０２のように、Ｖパルス信号５０の立ち下がりパルス直後に立ち下がり、また、Ｖラッチ信号生成回路７において生成されるＶラッチＢ０信号５１は、符号７０３のように、ＶラッチＡ０信号８３の立ち下がりパルスの少し後で立ち下がる。
【００８２】
さらに、図３において前述したように、アラーム信号ラッチ回路９から出力されるアラーム信号６９のうち、[１/２]として、符号７０４のように、ＶラッチＡ０信号８３の次の立ち下がりパルスで、チェックサム判定結果つまりチェックサムエラー信号６８がアラーム信号ラッチ回路９にラッチされる。また、アラーム信号ラッチ回路９から出力されるアラーム信号６９のうち、[２/２]として、符号７０５のように、ＶラッチＡ０信号８３の次の立ち下がりパルスで、ＷＤＴアラーム信号６７がアラーム信号ラッチ回路９にラッチされる。
【００８３】
一方、制御データ保持回路５から出力される保持制御データＡ０信号５６は、図３において前述したように、制御データＡ信号５４の｛Ｄｐ，０｝〜｛Ｄｐ，ｎ+１｝の(ｎ＋２)個の制御データ信号が多重されたものであり、保持制御データＡ０信号５６の（ｎ＋２）個の信号のうち、(ｑ＋１)番目のものは、符号７０６のように、制御データラッチＡ信号６３の(ｑ＋１)番目のもののアサートに対応し、制御データＢ信号５５の｛Ｄｐ，ｑ｝に対応して、出力されている。
【００８４】
ここで、符号７０７のように、アラーム信号６９が立たない場合、つまり、チェックサムエラー信号６８およびＷＤＴアラーム信号６７のいずれもアラーム信号ラッチ回路９に入力されずに、アラーム信号ラッチ回路９からアラーム信号６９が出力されていない場合、符号７０８、７０９のように、次の周期のＶラッチＡ０信号８３の立ち下がりパルスで、図４に示すように、ゲート信号生成回路１０から出力されるゲートＡ信号７０がアサートされ、ゲートＢ信号７１はネゲートされる。
【００８５】
よって、符号７１０のように、Ｖラッチ信号ゲートＡ回路１１からのＶラッチＢ１信号５２のみが出力され、符号７１１のように、Ｖラッチ信号ゲートＢ回路１２からのＶラッチＢ２信号５３は、Ｈｉｇｈレベルのままである。この結果、制御データ保持回路５から出力される保持制御データＡ０信号５６は、Ｖラッチ信号ゲートＡ回路１１から出力されるＶラッチＢ１信号５２によって、正制御データ保持回路１３にラッチされて、正制御データ保持回路１３から出力される保持制御データＢ１信号５７としては、符号７１２のように、新しくラッチされた保持制御データＡ０信号５６が出力され、例えば、（ｎ＋２）個の信号のうち（ｑ＋１）番目の信号は、新しい値｛Ｄｐ，ｑ｝（正常値）とされて出力される。
【００８６】
一方、ＶラッチＢ２信号５３はＨｉｇｈレベルのままであるので、誤制御データ保持回路１４は、符号７１３のように、保持制御データＡ０信号５６により更新されることなく、前の値のままであり、誤制御データ保持回路１４から出力される保持制御データＢ２信号５８は、前に異常になった値をそのまま保った状態を継続する。
【００８７】
次に、符号７１４のように、アラーム信号６９が立った場合、つまり、チェックサムエラー信号６８またはＷＤＴアラーム信号６７の少なくともいずれかがアラーム信号ラッチ回路９に入力されて、アラーム信号ラッチ回路９からアラーム信号６９が出力されている場合、図４に示すように、次の周期のＶラッチＡ０信号８３の立ち下がりパルスでは、アラーム信号６９が立たない場合とは逆になり、符号７１５のように、ゲート信号生成回路１０から出力されるゲートＡ信号７０がネゲートされ、符号７１６のように、ゲートＢ信号７１がアサートされる。
【００８８】
よって、符号７１７のように、Ｖラッチ信号ゲートＡ回路１１からのＶラッチＢ１信号５２は、Ｈｉｇｈレベルのままであり、符号７１８のように、Ｖラッチ信号ゲートＢ回路１２からのＶラッチＢ２信号５３のみが出力される。この結果、ＶラッチＢ１信号５２はＨｉｇｈレベルのままであるので、正制御データ保持回路１３は、符号７１９のように、保持制御データＡ０信号５６により更新されることなく、前の値のままであり、正制御データ保持回路１３から出力される保持制御データＢ１信号５７は、前に正常であった値をそのまま保った状態を継続する。
【００８９】
逆に、制御データ保持回路５から出力される保持制御データＡ０信号５６は、Ｖラッチ信号ゲートＢ回路１２から出力されるＶラッチＢ２信号５３によって、誤制御データ保持回路１４にラッチされて、誤制御データ保持回路１４から出力される保持制御データＢ２信号５８としては、符号７２０のように、新しくラッチされた保持制御データＡ０信号５６が出力され、例えば、（ｎ＋２）個の信号のうち（ｑ＋１）番目の信号は、新しい値｛Ｄｐ，ｑ｝（異常値）とされて出力される。
【００９０】
なお、誤制御データ保持回路１４にラッチされている異常な制御データは、制御中枢回路から正常な制御データＡ信号５４としてアラームリセット制御データ信号が受信されてリセット信号ゲート回路２１からリセットＡ１信号７３が出力されるか、あるいは、リセットスイッチ２３の操作によりマニュアルリセットＢ０信号７６が出力されるか、のいずれかにより、リセット信号オア回路２４から出力されるリセットＣ信号７４がアサートされるまで、継続して保持されており、リセットＣ信号７４がアサートされた時点で、リセットされる。
【００９１】
次に、図５に示すタイムチャートを用いて、被制御回路１００の制御異常を制御中枢回路へ通知するための保持アラーム信号７８を出力するまでの動作について説明する。図５は、図１に示す映像音声処理装置における被制御回路１００の図４とはさらに異なる動作の一例について説明するためのタイムチャートであり、アラーム信号保持回路１８から保持アラーム信号７８が出力される動作について示している。
【００９２】
図５のタイムチャートにおいては、まず、図３において前述したように、制御中枢回路から、符号８０１のように、周期Ｔｖの周期で入力端子２９に入力されるＶパルス信号５０の入力により、Ｖラッチ信号生成回路７において生成されるＶラッチＡ０信号８３は、符号８０２のように、Ｖパルス信号５０の立ち下がりパルス直後に立ち下がり、また、Ｖラッチ信号生成回路７において生成されるＶラッチＢ０信号５１は、符号８０３のように、ＶラッチＡ０信号８３の立ち下がりパルスの少し後で立ち下がる。
【００９３】
アラーム信号保持回路１８は、アラーム信号ラッチ回路９から出力されるアラーム信号６９やＶパルスエラー検知回路１７から出力されるＶパルスアラーム信号７７によりそれぞれセットされ、セットされたアラーム信号６９やＶパルスアラーム信号７７は、符号８０４のように、保持アラーム信号７８として出力される。アラーム信号保持回路１８から出力される保持アラーム信号７８は、次の周期のＶラッチＡ０信号８３の立ち下がりパルスで、リセット信号オア回路２４から出力されるリセットＣ信号７４がアサートされずに、アラーム信号保持回路１８がリセットされない限り、前の信号がそのまま継続し、次の周期のＶラッチＡ０信号８３の立ち下がりパルスで、リセットＣ信号７４がアサートされた場合に、初めて、アラーム信号保持回路１８がリセットされることによって、リセットされる。
【００９４】
一方、符号８０５のように、Ｖラッチ信号ゲートＡ回路１１から出力されるＶラッチＢ１信号５２によって、正制御データ保持回路１３にラッチされて、正制御データ保持回路１３から正常値として出力される保持制御データＢ１信号５７の（ｎ＋２）個の信号のうち、第（ｎ＋１）番目の信号｛Ｄｐ，ｎ｝は、前述のように、制御中枢回路から出力されてくるアラームリセット制御データ信号であり、アラームリセット制御データ信号がアラームリセット制御検知回路２０にて検知されると、符号８０６のように、アラームリセット制御検知回路２０からリセットＡ０信号７２がアサートされ、｛Ｄｐ，ｎ｝が出力される。
【００９５】
アラームリセット制御検知回路２０からリセットＡ０信号７２がアサートされ、｛Ｄｐ，ｎ｝が出力された際に、ゲート設定用スイッチ２２により値が決まるゲート用イネーブル信号７５によりイネーブルされて、リセット信号ゲート回路２１が開いていると、符号８０７のように、リセット信号ゲート回路２１から出力されるリセットＡ１信号７３もアサートされて、｛Ｄｐ，ｎ｝が出力される。この結果、符号８０８のように、リセット信号オア回路２４から出力されるリセットＣ信号７４もアサートされ、｛Ｄｐ，ｎ｝が出力され、アラーム信号保持回路１８がリセットされることになり、符号８０９のように、アラーム信号保持回路１８から出力される保持アラーム信号７８もリセットされる。
【００９６】
一方、アラームリセット制御検知回路２０からリセットＡ０信号７２がアサートされ、｛Ｄｐ，ｎ｝が出力された際に、ゲート設定用スイッチ２２により値が決まるゲート用イネーブル信号７５がディスエーブルの状態にあった場合、リセット信号ゲート回路２１は閉じているので、符号８１０のように、リセット信号ゲート回路２１からは、リセットＡ１信号７３が出力されない。
【００９７】
この結果、リセット信号オア回路２４からも、リセットＣ信号７４は出力されなく、アラーム信号保持回路１８は、前の状態を保持することになり、アラーム信号保持回路１８から出力される保持アラーム信号７８も前の状態を継続する。かくのごとく、ゲート設定用スイッチ２２の操作に応じて、制御中枢回路からのアラームのリセット制御により、被制御回路ｐのアラーム信号保持回路１８をリセットすることができるし、逆に、制御中枢回路からのアラームのリセット制御を無効にして、被制御回路ｐのアラーム信号保持回路１８の状態を前の状態のまま継続させることも可能である。
【００９８】
また、符号８１１のように、リセットスイッチ２３を操作することによりマニュアルリセットＢ０信号７６がアサートされると、符号８１２のように、リセット信号オア回路２４から出力されるリセットＣ信号７４も同時にアサートされ、アラーム信号保持回路１８が直ちにリセットされることになり、符号８１３のように、アラーム信号保持回路１８から出力される保持アラーム信号７８もリセットされる。
【００９９】
次に、図６に示すタイムチャートを用いて、被制御回路１００側からタリーデータを制御中枢回路へ送信する動作について説明する。図６は、図１に示す映像音声処理装置における被制御回路１００の図５とはさらに異なる動作の一例について説明するためのタイムチャートであり、制御中枢回路からの制御・タリーコントロール信号５９、制御データＡ信号５４による被制御回路１００の動作結果であるタリーデータＡ信号８２を制御中枢回路へ返送する動作について示している。
【０１００】
図６のタイムチャートにおいては、まず、図３において前述したように、制御中枢回路から、符号９０１のように、周期Ｔｖの周期で入力端子２９に入力されるＶパルス信号５０の入力により、Ｖラッチ信号生成回路７において生成されるＶラッチＡ０信号８３は、符号９０２のように、Ｖパルス信号５０の立ち下がりパルス直後に立ち下がり、また、Ｖラッチ信号生成回路７において生成されるＶラッチＢ０信号５１は、符号９０３のように、ＶラッチＡ０信号８３の立ち下がりパルスの少し後で立ち下がる。
【０１０１】
制御・タリーコントロール信号５９は、図３に前述したように、符号９０４のようなパルス波形のラッチ信号、制御データまたはタリーデータの別を決めるディレクション信号、アドレス信号によって構成される。ディレクション信号が、ＬＯＷのとき、制御データが出力され、符号９０５のように、ＨＩＧＨのとき、動作回路１５から出力されるタリーデータの読み出し動作が行われるものとする。
【０１０２】
アドレス信号は、複数ビット幅であり、図３に前述したように、被制御回路１００として０〜ｚまでの（ｚ＋１）個存在している場合、符号９０６、…、符号９０７、…、符号９０８のように、｛Ａ０，０｝、｛Ａ０，１｝〜、｛Ａ０，ｎ｝、｛Ａ０，ｎ＋１｝、…、｛Ａｐ，０｝、｛Ａｐ，１｝〜、｛Ａｐ，ｎ｝、｛Ａｐ，ｎ＋１｝、…、｛Ａｚ，０｝、｛Ａｚ，１｝〜、｛Ａｚ，ｎ｝、｛Ａｚ，ｎ＋１｝と、被制御回路ｐ（ｐ：０〜ｚのいずれか）ごとに、｛Ａｐ，０｝〜｛Ａｐ，ｎ+１｝が順次出力されるものとする。
【０１０３】
制御異常が発生していない場合に正制御データ保持回路１３から出力される保持制御データＢ１信号５７の入力により動作回路１５は動作し、その結果として動作回路１５から出力されるタリーデータＣ信号７９は、(ｎ＋１)番目を除いたｎ個の信号であり、動作回路１５からのｎ個の信号のうち、(ｑ＋１)番目は、符号９０９のように、動作回路１５からのタリーデータＣ信号７９の、ｎ個の並列に並んだデータのうち、（ｑ＋１）番目の値｛Ｄｐ，ｑ｝である。保持制御データＢ１の値が確定すると、動作回路１５からのタリーデータＣ信号７９の値も確定する。
【０１０４】
なお、タリーデータＣ信号７９のうち、(ｎ＋１)番目の信号は、符号９１０のように、アラーム信号ラッチ回路９から出力されるアラーム信号６９（２ビット：チェックサムエラー信号６８、ＷＤＴアラーム信号６７に対応したもの）およびアラーム信号保持回路１８から出力される保持アラーム信号７８（３ビット：アラアーム信号６９およびＶパルスアラーム信号７７に対応したもの）を１ワードに多重化した制御異常情報である。なお、１ワードは、少なくとも８ビット幅以上あるものとして、かくのごとき４ビットの多重化は可能であるものとする。該制御異常情報はタリーデータＣ信号７９の｛Ｄｐ，ｎ｝として与えられる。
【０１０５】
かくのごとく、動作回路１５からのｎ個のタリーデータＣ信号７９（１番目からｎ番目まで）と、アラーム信号保持回路１８から出力される保持アラーム信号７８およびアラーム信号ラッチ回路９から出力されるアラーム信号６９（タリーデータＣ信号７９の（ｎ＋１）番目に位置づけられる信号）とは、(ｎ＋１)個のデータが並列に並んだものとされ、制御・タリーコントロール信号デコード回路３からのタリーデータ読出し信号６４によって、タリーデータ読出し回路２５に読み出される。
【０１０６】
なお、タリーデータ読出し信号６４は、符号９１１のように、制御中枢回路からの制御・タリーコントロール信号５９のうち、ディレクション信号がタリーデータ側であり、かつ、被制御回路ｐにおいては、アドレス信号の｛Ａｐ，０｝〜｛Ａｐ，ｎ｝の期間にあり、かつ、制御・タリーコントロール信号５９のラッチ信号をそのまま出力したものに相当している。
【０１０７】
タリーデータ読出し回路２５から出力されるタリーデータＢ信号８０は、動作回路１５からのｎ個のタリーデータＣ信号７９、アラーム信号保持回路１８から出力される保持アラーム信号７８およびアラーム信号ラッチ回路９から出力されるアラーム信号６９であり、タリーデータ読出し信号６４により、順次読み込まれた順番に、符号９１２のように、直ちに、｛Ｄｐ，０｝〜｛Ｄｐ，ｎ｝として、順次、出力されてくる。タリーデータ読出し回路２５から出力されるタリーデータＢ信号８０は、タリーデータゲート回路２７およびタリーデータチェックサム計算回路２６に順次入力される。
【０１０８】
タリーデータチェックサム計算回路２６は、Ｖラッチ信号生成回路７において生成されるＶラッチＡ０信号８３の立ち下がりによってリセットされ、制御・タリーコントロール信号デコード回路３からのタリーデータ読出し信号６４により、タリーデータＢ信号８０つまり｛Ｄｐ，０｝〜｛Ｄｐ，ｎ｝を順次読み込んで、チェックサムを計算する。タリーデータ読出し信号６４による最後の読出しタイミングの直後には、符号９１３のように、チェックサム計算結果｛Ｄｐ，ｎ＋１｝が出力される。該チェックサム計算結果｛Ｄｐ，ｎ＋１｝は、ＶラッチＡ０信号８３の次の立ち下がりパルスが出力されるまで保持される。
【０１０９】
タリーデータチェックサム計算回路２６に保持されたチェックサム計算結果｛Ｄｐ，ｎ＋１｝は、制御・タリーコントロール信号デコード回路３からのタリーチェックサム読出し信号６５によって、タリーデータゲート回路２７に読み出される。なお、タリーチェックサム読出し信号６５は、符号９１４のように、制御中枢回路からの制御・タリーコントロール信号５９のうち、ディレクション信号がタリーデータ側で、かつ、被制御回路ｐにおいては、アドレス信号の｛Ａｐ，ｎ＋１｝の期間にあり、制御・タリーコントロール信号５９のラッチ信号をそのまま出力したものに相当している。タリーチェックサム読出し信号６５によって、タリーデータチェックサム計算回路２６から読み出されたタリーチェックサム８１は、符号９１５のように、値が｛Ｄｐ，ｎ＋１｝であり、タリーデータゲート回路２７に入力される。
【０１１０】
タリーデータゲート信号６６は、符号９１６のように、制御中枢回路からの制御・タリーコントロール信号５９のうち、ディレクション信号がタリーデータ側で、かつ、被制御回路ｐにおいては、アドレス信号の｛Ａｐ，０｝〜｛Ａｐ，ｎ＋１｝の期間にある間、アサートされている。
【０１１１】
タリーデータゲート回路２７にタリーデータ読出し回路２５から入力されたタリーデータＢ信号８０つまり｛Ｄｐ，０｝〜｛Ｄｐ，ｎ｝およびタリーデータチェックサム計算回路２６から入力されたタリーチェックサム８１つまり｛Ｄｐ，ｎ＋１｝は、タリーデータゲート信号６６がアサートされている期間の間に、符号９１７のように、タリーデータＡ信号８２として、｛Ｄｐ，０｝〜｛Ｄｐ，ｎ｝、｛Ｄｐ，ｎ＋１｝と、順次、出力端子２８から制御中枢回路に送信される。
【０１１２】
（本実施形態の効果の説明）
以上に詳細に説明したように、本実施形態によれば、以下のような効果を奏することができる。
【０１１３】
第１に、被制御回路１００の内部で制御異常が発生した場合に、動作回路１５へ入力される制御データを前の正常な状態のまま保持することができるので、信号断などの重大な障害を予防することができる。
【０１１４】
第２に、被制御回路１００の内部で異常が発生した際に、被制御回路１００内のアラーム表示回路１９上の制御アラーム表示によって、制御アラームの発生の有無を確認することができるので、制御異常があったか否かの切り分けが容易になる。さらに、誤制御発生時の誤制御データを保持する誤制御データ保持回路１４および該誤制御データ保持回路１４の保持内容を表示する誤制御データ表示回路１６を備えているので、単に、誤制御の発生だけでなく、誤制御の内容を後から検証することが可能である。単発的な誤制御が発生した場合に特に有効である。
【０１１５】
第３に、正常時には、被制御回路１００上に保持されたアラーム信号や誤制御データの内容を、集中制御回路である制御中枢回路からの制御によって、一斉に、リセットすることができるので、被制御回路１００の起動時や障害復旧後の作業も容易になる。
【０１１６】
第４に、制御異常が発生した際に、タリーデータの系統が正常である場合は、被制御回路１００内のアラーム表示回路１９上の制御アラーム表示を見るまでもなく、制御中枢回路側からでも、被制御回路１００の制御異常を検知することができるので、制御異常の発見も容易になる可能性がある。
【０１１７】
第５に、映像音声処理装置において重要な意味を有するＶパルス信号に関して、被制御回路１００内にエラー検知・保持・表示回路を備えていることによって、Ｖパルス信号に異常があったか否かの確認も容易である。
【０１１８】
第６に、リセットＡ０信号をゲートするリセット信号ゲート回路２１やゲートの通過・遮断を設定するゲート設定用スイッチ２２やマニュアルでリセットを行うリセットスイッチ２３を被制御回路１００上に設けることによって、自動的な制御によるリセット信号に問題が発生した場合であっても、遮断を行うことが容易である。
【０１１９】
（本発明の他の実施形態）
前述したように、各種の制御異常を検知し、異常な動作を事前に抑止するとともに、制御異常の発生を通知する仕組みを実現する各構成要素それぞれを、被制御回路内に配置するのみならず、映像音声処理回路内の制御中枢回路から被制御回路へ制御情報を中継する制御Ｉ／Ｆ（Interface）回路にも、同様に、制御異常検知回路として追加することが有効である。制御Ｉ／Ｆ回路に追加する制御異常検知回路は、例えば、図２に示す通りである。図２は、本発明による映像音声処理装置の制御Ｉ／Ｆ回路に追加する制御異常検知回路のブロック構成の一例を示すブロック構成図である。ここで、制御Ｉ／Ｆ回路は、図８に示すように、制御中枢回路と被制御回路とを接続するために、それぞれの回路側に配置されるインターフェース部である。
【０１２０】
図２に示す制御異常検知回路２００は、図１の被制御回路１００の各構成要素から、動作回路１５およびそのタリーデータ読出し動作に関する構成要素を削除したものであり、具体的には、図１の被制御回路１００から、動作回路１５、タリーデータ読出し回路２５、タリーデータチェックサム計算回路２６、タリーデータゲート回路２７、出力端子２８を削除した構成からなっている。つまり、制御中枢回路から出力されるＶパルス信号５０、制御データＡ信号５４、および、制御・タリーコントロール信号５９に関しては、いずれも、制御Ｉ／Ｆ回路内も通って被制御回路１００へ送信されるものであり、図２の制御異常検知回路２００は、制御Ｉ／Ｆ回路内を通過するＶパルス信号５０、制御データＡ信号５４、および、制御・タリーコントロール信号５９を分岐させて取り込んで、制御異常の有無を検知することになる。
【０１２１】
制御異常検知回路２００の各構成要素の動作については、前述した図１の場合と全く同様であるので、ここでの詳細な説明は割愛する。なお、制御異常検知回路２００は、制御Ｉ／Ｆ回路に接続される被制御回路の個数だけ必要になる。ただし、従来技術として示した図８に記載された被制御回路の個数や被制御回路の制御Ｉ／Ｆへの収容数に限るものではなく、任意に拡張することができる。かくのごとき制御異常検知回路２００を制御Ｉ／Ｆ内に設置することにより、制御データの異常の有無だけでなく、制御Ｉ／Ｆ回路のどこで異常が発生したのかという情報についても確認することができる。
【０１２２】
なお、図１、図２には、Ｖラッチ信号生成回路７や、Ｖパルスエラー検知回路１７について、被制御回路１００や制御異常検知回路２００の全てに備えている場合について示しているが、場合によっては、被制御回路１００や制御異常検知回路２００の全てに対して、１個のみ備えておけば十分である。また、図１、図２とは異なり、ＷＤＴ回路８、Ｖパルスエラー検知回路１７については、場合によっては、被制御回路１００や制御異常検知回路２００として全てに備えなくても良い。ただし、アラームの信用性を判断することができなくなるので、備えている方が望ましい。
【０１２３】
さらに、場合によっては、アラームリセット制御検知回路２０、リセット信号ゲート回路２１、ゲート設定用スイッチ２２、リセットスイッチ２３、リセット信号オア回路２４に関しても、それぞれ、被制御回路１００や制御異常検知回路２００の全てに対して、１個ずつ配置すれば良い場合もあり得る。また、誤制御データ表示回路１６やアラーム表示回路１９は、常に、被制御回路１００や制御異常検知回路２００に実装しておく必要はなく、障害発生時など、必要に応じて、誤制御データ表示回路１６やアラーム表示回路１９を追加することができるインターフェースを備えておけば良い。
【０１２４】
また、図１に示す被制御回路１００において、タリーデータのチェックサムやアラームを、タリーデータＡ信号８２として、制御中枢回路へ返送する回路つまりタリーデータチェックサム計算回路２６やタリーデータ読出し回路２５におけるアラーム信号６９、保持アラーム信号７８の入力用のゲート回路は、場合によっては、なくても良い。
【０１２５】
また、制御中枢回路から入力される制御・タリーコントロール信号５９や制御データＡ信号５４の方式に関しても、前述の実施形態に示したものはあくまで一例であり、他の方式であってもかまわない。例えば、制御・タリーコントロール信号５９や制御データＡ信号５４は、パラレル信号ではなく、シリアルに多重化された信号であっても良い。
【０１２６】
また、判り易くするために、前述の実施形態においては、制御中枢回路から入力されるＶパルス信号５０と、ＶラッチＡ０信号８３とＶラッチＢ０信号５１とは別の信号とした例を説明したが、本発明はかかる場合に限るものではない。例えば、ＶラッチＡ０信号８３の立ち下がりパルスとＶラッチＢ０信号５１の立ち下がりパルスとの時間差は、ＶラッチＡ０信号８３が立ち下がってから、Ｖラッチ信号ゲートＡ回路１１が開く時間以上の時間間隔が設けられていれば良い。
【０１２７】
また、Ｖパルス信号５０のパルス幅が、Ｖラッチ信号ゲートＡ回路１１が開く時間以上の時間間隔が空いており、かつ、あらかじめ定めた時間間隔以上に余り広くなければ、ＶラッチＡ０信号８３はＶパルス信号５０をバッファ出力したものとし、ＶラッチＢ０信号５１はＶパルス信号５０を反転バッファ出力したものとしても良い。もしくは、ＶラッチＢ０信号５１はＶパルス信号５０をバッファ出力したものとし、ラッチ回路でのラッチは、立ち下がりではなく、立ち上がりで行うものとしても良い。
【０１２８】
その他、各種のラッチ信号やアサート信号の極性については、前述のようなＬＯＷレベル側をラッチやアサート用に用いる場合に限らず、極性を反転していても良い。さらには、混乱が生じなければ、場合によっては、極性が混在していても良い。
【０１２９】
また、前述の実施形態においては、制御中枢回路４０１と１ないし複数の被制御回路１００、１００Ａとを制御Ｉ／Ｆ回路を介して接続する場合について説明したが、図１０、図１１に示すように、制御中枢回路４０１と被制御回路とを直接接続する形態を含む構成とすることも可能である。また、図１２に示すように、制御中枢回路４０１と被制御回路とを直接接続する形態のみによって構成することも可能である。
【０１３０】
図１０は、本発明による映像音声処理装置において制御中枢回路と複数の被制御回路とを接続する接続系統を示す接続構成図であり、図８に示した従来の接続構成図とは、制御中枢装置４０１が収容される装置４０内にも被制御回路４０２、４０３を収容している点を除いて、他の装置４１〜４６内の構成および他の装置４１〜４６と装置４０との間の制御バスケーブルによる接続構成については図８と同様であり、ここでの重複する説明は省略する。図１０の装置４０に示すように、被制御回路４０２、４０３それぞれは、制御Ｉ／Ｆ回路４００を介することなく、制御中枢装置４０１に直接接続されて、制御中枢回路４０１から直接送信されてくる制御データを応じて動作部を動作させるように構成されている。
【０１３１】
また、図１１は、本発明による映像音声処理装置において制御中枢回路と複数の被制御回路とを接続する図１０とは異なる接続系統を示す接続構成図であり、制御中枢装置４０１が収容される装置４０内にも被制御回路４０２、４０３を収容している点は、図１０の場合と同様であるが、制御中枢回路４０１と被制御回路４０２との接続構成が、図１０の場合とは異なっている。すなわち、図１１の装置４０においては、被制御回路４０３は、図１０の場合と同様、制御Ｉ／Ｆ回路４００を介することなく、制御中枢装置４０１に直接接続されて、制御中枢回路４０１から直接送信されてくる制御データを応じて動作部を動作させるように構成されているが、被制御回路４０２は、制御Ｉ／Ｆ回路４００を介して、制御中枢回路４０１と接続され、制御中枢回路４０１から制御Ｉ／Ｆ回路４００を介して送信されてくる制御データを応じて動作部を動作させるように構成されている。
【０１３２】
また、図１２は、本発明による映像音声処理装置において制御中枢回路と複数の被制御回路とを接続する図１０、図１１とは異なる接続系統を示す接続構成図であり、制御中枢装置４０１が収容される装置４０内に被制御回路４０２、４０３を収容している点は、図１０、図１１の場合と同様である。しかし、図１０、図１１の場合とは異なり、装置４０には、制御バスケーブルを接続する制御Ｉ／Ｆ回路４００を備えておらず、装置４０の外部には、制御中枢回路４０１の制御対象となる被制御回路が存在していない場合を示している。なお、図１２の装置４０に示すように、被制御回路４０２、４０３それぞれは、制御中枢装置４０１に直接接続されて、制御中枢回路４０１から直接送信されてくる制御データを応じて動作部を動作させるように構成されている。
【０１３３】
以上、本発明の好適実施例の構成を説明した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることが、当業者には容易に理解できよう。例えば、本発明の実施形態は、課題を解決するための手段における構成（１）の加えて次のような構成として表現できる。
（２）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御周期を示す垂直同期パルス信号を受信した際に、計時動作を開始するＷＤＴ（Watch  Dog  Timer）を備え、前記垂直同期パルス信号の受信後あらかじめ定めた期間が経過するまでに、前記制御中枢回路から制御終了を示すＷＤＴリセット信号を受信しなかった場合、前記ＷＤＴにて、タイムアウトを検知して、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持する上記（１）の映像音声処理装置。
（３）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御異常が発生した旨を示すアラーム信号を保持するアラーム信号保持手段を備え、前記制御データチェックサム判定手段にて前記制御データのチェックサム異常を検知した場合、および／または、前記ＷＤＴにて、タイムアウトを検知した場合、前記アラーム信号保持手段により、制御異常が発生した旨を示すアラーム信号を保持アラーム信号として保持する上記（１）または（２）の映像音声処理装置。
（４）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御異常の発生を制御アラーム表示として出力表示するアラーム表示手段を備え、前記アラーム信号保持手段に保持された前記保持アラーム信号を、前記アラーム表示手段により、前記制御アラーム表示として出力表示する上記（３）の映像音声処理装置。
（５）前記被制御回路は、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データが、当該被制御回路の前記動作部に関するタリーデータ読出し要求であった場合、前記動作部に関する前記タリーデータとともに、前記アラーム信号保持手段に保持された前記保持アラーム信号を、前記制御中枢回路へ返送する上記（３）または（４）の映像音声処理装置。
（６）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記アラーム信号保持手段に保持された前記保持アラーム信号のリセットを指示するアラームリセット信号が含まれていた場合、前記アラーム信号保持手段に保持された前記保持アラーム信号をリセットする上記（３）ないし（５）のいずれかの映像音声処理装置。
（７）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記アラーム信号保持手段に保持された前記保持アラーム信号のリセットを指示する、前記制御中枢回路からのアラームリセット信号によるリセット動作を有効にするか否かをユーザが操作して設定する設定用スイッチを備え、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに前記アラームリセット信号が含まれていた場合であって、かつ、前記設定用スイッチが、前記アラームリセット信号によるリセット動作を有効にする状態に設定されていた場合に、前記アラーム信号保持手段に保持された前記保持アラーム信号をリセットする上記（３）ないし（５）のいずれかの映像音声処理装置。
（８）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記アラーム信号保持手段に保持された前記保持アラーム信号をリセットするためにユーザが操作するリセットスイッチを備え、前記リセットスイッチが操作された際に、前記アラーム信号保持手段に保持された前記保持アラーム信号を強制的にリセットする上記（３）ないし（７）のいずれかの映像音声処理装置。
（９）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御異常が発生した際の前記制御データを保持する誤制御データ保持手段を備え、前記制御データチェックサム判定手段にて前記制御データのチェックサム異常を検知した場合、および／または、前記ＷＤＴにて、タイムアウトを検知した場合、前記誤制御データ保持手段により、制御異常となった前記制御データを誤制御データとして保持する上記（１）ないし（８）のいずれかの映像音声処理装置。
（１０）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記誤制御データ保持手段に保持された前記誤制御データを誤制御データ表示として出力表示する誤制御データ表示手段を備え、前記アラーム信号保持手段に保持された前記誤制御データを、前記誤制御データ表示手段により、前記誤制御データ表示として出力表示する上記（９）の映像音声処理装置。
（１１）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記誤制御データ保持手段に保持された前記誤制御データのリセットを指示するアラームリセット信号が含まれていた場合、前記誤制御データ保持手段に保持された前記誤制御データをリセットする上記（９）または（１０）の映像音声処理装置。
（１２）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、当該被制御回路および／または前記制御Ｉ／Ｆ回路の前記誤制御データ保持手段に保持された前記誤制御データのリセットを指示する、前記制御中枢回路からのアラームリセット信号によるリセット動作を有効にするか否かをユーザが操作して設定する設定用スイッチを備え、前記制御中枢回路からの前記制御データを正常に受信し、かつ、受信した当該制御データに前記アラームリセット信号が含まれていた場合であって、かつ、前記設定用スイッチが、前記アラームリセット信号によるリセット動作を有効にする状態に設定されていた場合に、前記誤制御データ保持手段に保持された前記誤制御データをリセットする上記（９）または（１０）の映像音声処理装置。
（１３）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、前記誤制御データ保持手段に保持された前記誤制御データをリセットするためにユーザが操作するリセットスイッチを備え、前記リセットスイッチが操作された際に、前記誤制御データ保持手段に保持された前記誤制御データを強制的にリセットする上記（９）ないし（１２）のいずれかの映像音声処理装置。
（１４）前記被制御回路および／または前記制御Ｉ／Ｆ回路は、制御周期を示す垂直同期パルス信号の異常を検知し、保持し、出力表示する垂直同期パルスエラー検知・保持・表示手段を備え、前記垂直同期パルスパルスエラー検知手段にて、前記垂直同期パルス信号の異常を検知した際に、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持し、かつ、前記垂直同期パルスエラー保持手段により保持して、前記垂直同期パルスエラー表示手段により垂直同期パルスエラー表示として出力表示する上記（１）ないし（１３）のいずれかの映像音声処理装置。
（１５）制御を集中して行う制御中枢回路と１ないし複数の被制御回路とを制御Ｉ／Ｆ（Interface）回路を介して接続、もしくは直接接続して構成される映像音声処理装置において映像音声情報を処理する映像音声処理方法において、前記被制御回路の動作部を動作させるために前記制御中枢回路から送信される制御データのチェックサム結果が異常であった場合、当該制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持する映像音声処理方法。
（１６）制御周期を示す垂直同期パルス信号の受信後前記制御中枢回路からあらかじめ定めた期間が経過するまでに、前記制御中枢回路から制御終了を示す信号を受信しなかった場合、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持する上記（１５）の映像音声処理方法。
（１７）制御周期を示す垂直同期パルス信号の異常を検知した際に、当該制御周期に受信した前記制御データの前記動作部への出力を抑止し、前記動作部の状態を正常な前の状態のまま保持する上記（１５）または（１６）の映像音声処理方法。
（１８）上記（１５）ないし（１７）のいずれかの映像音声処理方法を、コンピュータにより実行可能なプログラムとして実施している映像音声処理プログラム。
（１９）上記（１８）の映像音声処理プログラムを、コンピュータにより読み取り可能な記録媒体に記録しているプログラム記録媒体。
【図面の簡単な説明】
【０１３４】
【図１】本発明による映像音声処理装置における被制御回路のブロック構成の一例を示すブロック構成図である。
【図２】本発明による映像音声処理装置の制御Ｉ／Ｆ回路に追加する制御異常検知回路のブロック構成の一例を示すブロック構成図である。
【図３】図１に示す映像音声処理装置における被制御回路の動作の一例について説明するためのタイムチャートである。
【図４】図１に示す映像音声処理装置における被制御回路の図３とは異なる動作の一例について説明するためのタイムチャートである。
【図５】図１に示す映像音声処理装置における被制御回路の図４とはさらに異なる動作の一例について説明するためのタイムチャートである。
【図６】図１に示す映像音声処理装置における被制御回路１００の図５とはさらに異なる動作の一例について説明するためのタイムチャートである。
【図７】従来のマスタースイッチャの構成を示す概念図である。
【図８】従来の映像音声処理装置において１つの制御中枢回路と複数の被制御回路とを接続する接続系統を示す接続構成図である。
【図９】従来の映像音声処理装置における被制御回路のブロック構成図である。
【図１０】本発明による映像音声処理装置において制御中枢回路と複数の被制御回路とを接続する接続系統を示す接続構成図である。
【図１１】本発明による映像音声処理装置において制御中枢回路と複数の被制御回路とを接続する図１０とは異なる接続系統を示す接続構成図である。
【図１２】本発明による映像音声処理装置において制御中枢回路と複数の被制御回路とを接続する図１０、図１１とは異なる接続系統を示す接続構成図である。
【符号の説明】
【０１３５】
１          入力端子
２          入力端子
３          デコード回路
４          制御データゲート回路
５          制御データ保持回路
６          制御データチェックサム判定回路
７          Ｖラッチ信号生成回路
８          ＷＤＴ回路
９          アラーム信号ラッチ回路
１０        ゲート信号生成回路
１１        Ｖラッチ信号ゲートＡ回路
１２        Ｖラッチ信号ゲートＢ回路
１３        正制御データ保持回路
１３Ａ      制御データ保持Ｂ回路
１４        誤制御データ保持回路
１５        動作回路
１６        誤制御データ表示回路
１７        Ｖパルスエラー検知回路
１８        アラーム信号保持回路
１９        アラーム表示回路
２０        アラームリセット制御検知回路
２１        リセット信号ゲート回路
２２        ゲート設定用スイッチ
２３        リセットスイッチ
２４        リセット信号オア回路
２５        タリーデータ読出し回路
２６        タリーデータチェックサム計算回路
２７        タリーデータゲート回路
２８        出力端子
２９        入力端子
３０        信号切替装置
３１        信号合成装置
３２        信号合成装置
３３        信号合成装置
４０        装置
４１        装置
４２        装置
４３        装置
４４        装置
４５        装置
４６        装置
５０        Ｖパルス信号
５１        ＶラッチＢ０信号
５１Ａ      Ｖラッチ信号
５２        ＶラッチＢ１信号
５３        ＶラッチＢ２信号
５４        制御データＡ信号
５５        制御データＢ信号
５６        保持制御データＡ０信号
５７        保持制御データＢ１信号
５７Ａ      保持制御データＢ０信号
５８        保持制御データＢ２信号
５９        制御・タリーコントロール信号
６０        制御データゲート信号
６１        ＷＤＴリセット信号
６２        制御データラッチＢ信号
６３        制御データラッチＡ信号
６４        タリーデータ読出し信号
６５        タリーチェックサム読出し信号
６６        タリーデータゲート信号
６７        ＷＤＴアラーム信号
６８        チェックサムエラー信号
６９        アラーム信号
７０        ゲートＡ信号
７１        ゲートＢ信号
７２        リセットＡ０信号
７３        リセットＡ１信号
７４        リセットＣ信号
７５        ゲート用イネーブル信号
７６        マニュアルリセットＢ０信号
７７        Ｖパルスアラーム信号
７８        保持アラーム信号
７９        タリーデータＣ信号
８０        タリーデータＢ信号
８１        タリーチェックサム
８２        タリーデータＡ信号
８３        ＶラッチＡ０信号
１００      被制御回路
１００Ａ    被制御回路
２００      制御異常検知回路
３０Ｎ      入力
３１０      出力
３１３      入力
３１５      入力端子
３２０      出力
３２３      入力
３２５      入力端子
３３０      出力
３３３      入力
３３５      入力端子
３５１      出力（クロスポイント）
３５２      出力（クロスポイント）
３５３      出力（クロスポイント）
３５Ｎ      出力（クロスポイント）
３６Ｎ      出力（クロスポイント）
３７Ｎ      出力（クロスポイント）
４００      制御Ｉ／Ｆ回路
４０１      制御中枢回路
４０２      被制御回路
４０３      被制御回路
４１０      制御Ｉ／Ｆ回路
４１１      被制御回路
４１２      被制御回路
４２０      制御Ｉ／Ｆ回路
４２１      被制御回路
４２２      被制御回路
４３０      制御Ｉ／Ｆ回路
４３１      被制御回路
４３２      被制御回路
４４０      制御Ｉ／Ｆ回路
４４１      被制御回路
４４２      被制御回路
４５０      制御Ｉ／Ｆ回路
４５１      被制御回路
４５２      被制御回路
４６０      制御Ｉ／Ｆ回路
４６１      被制御回路
４６２      被制御回路
４９０      制御バスケーブル
４９１      制御バスケーブル
４９３      制御バスケーブル
４９２      制御バスケーブル
４９４      制御バスケーブル
４９５      制御バスケーブル
【図１】
2009267478.tif 000003
【図２】
2009267478.tif 000004
【図３】
2009267478.tif 000005
【図４】
2009267478.tif 000006
【図５】
2009267478.tif 000007
【図６】
2009267478.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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