(57)【要約】【課題】逆転構造の不揮発性メモリ素子、そのスタックモジュール及びその製造方法を提供する。【解決手段】少なくとも一つの底ゲート電極は、基板上に提供され、少なくとも一層の電荷保存層は、少なくとも一つの底ゲート電極上に提供され、少なくとも一層の半導体チャンネル層は、少なくとも一層の電荷保存層上に提供される不揮発性メモリ素子である。少なくとも一層の半導体チャンネル層の両側に電気的にそれぞれ連結された少なくとも一つのソース電極及び少なくとも一つのドレイン電極をさらに備える。【選択図】図１
2009060087.tif 000002
【特許請求の範囲】
【請求項１】
基板上の少なくとも一つの底ゲート電極と、
前記少なくとも一つの底ゲート電極上の少なくとも一層の電荷保存層と、
前記少なくとも一層の電荷保存層上の少なくとも一層の半導体チャンネル層と、を備えることを特徴とする逆転構造の不揮発性メモリ素子。
【請求項２】
前記少なくとも一層の半導体チャンネル層の両側に電気的にそれぞれ連結された少なくとも一つのソース電極及び少なくとも一つのドレイン電極をさらに備えることを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項３】
前記少なくとも一つのソース電極及び少なくとも一つのドレイン電極は、前記少なくとも一層の半導体チャンネル層の両端部から上部に伸張したことを特徴とする請求項２に記載の逆転構造の不揮発性メモリ素子。
【請求項４】
前記少なくとも一つのソース電極及び少なくとも一つのドレイン電極は、前記少なくとも一層の半導体チャンネル層上に離隔して配置されたことを特徴とする請求項２に記載の逆転構造の不揮発性メモリ素子。
【請求項５】
前記少なくとも一層の半導体チャンネル層と前記少なくとも一層の電荷保存層との間の少なくとも一層のトンネリング絶縁層をさらに備えることを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項６】
前記少なくとも一層の電荷保存層と前記少なくとも一つの底ゲート電極との間の少なくとも一層のブロッキング絶縁層をさらに備えることを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項７】
前記少なくとも一層の電荷保存層は、フローティングゲートタイプであることを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項８】
前記少なくとも一層の電荷保存層は、ポリシリコンまたは金属を含むことを特徴とする請求項７に記載の逆転構造の不揮発性メモリ素子。
【請求項９】
前記少なくとも一層の電荷保存層は、電荷トラップタイプであることを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項１０】
前記少なくとも一層の電荷保存層は、シリコン窒化物、ナノクリスタルまたは量子ドットを含むことを特徴とする請求項９に記載の逆転構造の不揮発性メモリ素子。
【請求項１１】
前記少なくとも一層の半導体チャンネル層は、半導体酸化物を含むことを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項１２】
前記半導体酸化物は、亜鉛酸化物、スズ酸化物、インジウムスズ酸化物、インジウム亜鉛酸化物、銅酸化物、ニッケル酸化物、チタン酸化物、（アルミニウム、ガリウム、インジウム）−ドーピングされた亜鉛酸化物、（窒素、リン、ヒ素）−ドーピングされた亜鉛酸化物、または非晶質−ガリウムインジウム亜鉛酸化物（ＧＩＺＯ）を含むことを特徴とする請求項１１に記載の逆転構造の不揮発性メモリ素子。
【請求項１３】
前記少なくとも一層の半導体チャンネル層は、非晶質シリコン、ポリシリコン、エピタキシャルシリコン、ゲルマニウムまたはポリマーを含むことを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項１４】
前記少なくとも一つの底ゲート電極は、前記基板上に互いに離隔して配置された複数の底ゲート電極を備え、
前記少なくとも一層の半導体チャンネル層は、前記複数の底ゲート電極上にそれぞれ配置された複数の半導体チャンネル層を備えることを特徴とする請求項１に記載の逆転構造の不揮発性メモリ素子。
【請求項１５】
前記複数の半導体チャンネル層は、前記複数の底ゲート電極を横切って配置されたことを特徴とする請求項１４に記載の逆転構造の不揮発性メモリ素子。
【請求項１６】
前記少なくとも一層の電荷保存層は、前記複数の底ゲート電極と前記複数の半導体チャンネル層との間にそれぞれ介在された複数の電荷保存層を備えることを特徴とする請求項１４に記載の逆転構造の不揮発性メモリ素子。
【請求項１７】
前記複数の電荷保存層は、フローティングゲートタイプであることを特徴とする請求項１４に記載の逆転構造の不揮発性メモリ素子。
【請求項１８】
前記少なくとも一層の電荷保存層は、前記複数の底ゲート電極と前記複数の半導体チャンネル層との間に介在された一層の電荷保存層を備えることを特徴とする請求項１４に記載の逆転構造の不揮発性メモリ素子。
【請求項１９】
前記一層の電荷保存層は、電荷トラップタイプであることを特徴とする請求項１８に記載の逆転構造の不揮発性メモリ素子。
【請求項２０】
前記複数の半導体チャンネル層の両側に電気的にそれぞれ連結された複数のソース電極及び複数のドレイン電極をさらに備えることを特徴とする請求項１４に記載の逆転構造の不揮発性メモリ素子。
【請求項２１】
前記複数のソース電極及び複数のドレイン電極は、前記複数の底ゲート電極を横切って配置されたことを特徴とする請求項２０に記載の逆転構造の不揮発性メモリ素子。
【請求項２２】
請求項１ないし２１のうちいずれか一項に記載の不揮発性メモリ素子が複数個積層されたことを特徴とするスタックモジュール。
【請求項２３】
基板上に少なくとも一つの底ゲート電極を形成するステップと、
前記少なくとも一つの底ゲート電極上に少なくとも一層の電荷保存層を形成するステップと、
前記少なくとも一層の電荷保存層上に少なくとも一層の半導体チャンネル層を形成するステップと、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２４】
前記少なくとも一層の半導体チャンネル層を形成するステップ後、
前記少なくとも一層の電荷保存層の両側に電気的にそれぞれ連結されるように、少なくとも一つのソース電極及び少なくとも一つのドレイン電極を形成するステップをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記少なくとも一層の電荷保存層を形成する前に、前記少なくとも一つの底ゲート電極上に少なくとも一層のブロッキング絶縁層を形成するステップをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
前記少なくとも一層の半導体チャンネル層を形成する前に、前記少なくとも一層の電荷保存層上に少なくとも一層のトンネリング絶縁層を形成するステップをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２７】
前記少なくとも一つの底ゲート電極を形成するステップは、前記基板上に互いに離隔されるように複数の底ゲート電極を形成して行い、
前記少なくとも一層の半導体チャンネル層を形成するステップは、前記少なくとも一層の電荷保存層上に複数の半導体チャンネル層を形成して行うことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２８】
前記複数の半導体チャンネル層は、前記複数の底ゲート電極を横切って配置されるように形成することを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項２９】
前記複数の半導体チャンネル層を形成した後、前記複数の半導体チャンネル層の両側に電気的にそれぞれ連結されるように、複数のソース電極及び複数のドレイン電極を形成するステップをさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【請求項３０】
前記少なくとも一層の電荷保存層を形成するステップは、前記複数の底ゲート電極と前記複数の半導体チャンネル層との間に介在されるように、複数の電荷保存層を形成して行うことを特徴とする請求項２７に記載の逆転構造の不揮発性メモリ素子。
【請求項３１】
前記少なくとも一層の電荷保存層を形成するステップは、前記複数の底ゲート電極と前記複数の半導体チャンネル層との間に介在されるように、一層の電荷保存層を形成して行うことを特徴とする請求項２７に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にデータを保存できる不揮発性メモリ素子、そのスタックモジュール及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積が次第に小さくなりつつも高容量のデータ処理を要求している。これにより、かかる半導体製品に使われる不揮発性メモリ素子の動作速度を速め、集積度を向上させる必要がある。例えば、フラッシュメモリ素子が高速度及び高集積の不揮発性メモリ素子として利用されている。
【０００３】
不揮発性メモリ素子は、通常的にバルク半導体基板上にフローティングゲート電極及び制御ゲート電極を積層して形成する。しかし、かかる平面形の不揮発性メモリ素子は、その集積技術の限界によりその容量及び速度を高めるのに限界がある。
【０００４】
これにより、バルク半導体基板またはシリコン・オン・絶縁体（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板を利用して、３次元不揮発性メモリ素子が製造されている。かかる３次元不揮発性メモリ素子は、フィン構造のチャンネルを利用することによって高性能素子として利用される。
【０００５】
しかし、バルク半導体基板を利用した３次元不揮発性メモリ素子は、垂直にメモリセルを積層したスタックモジュールに拡張され難い。さらに、ＳＯＩ基板は、高価であり、スタックモジュールに拡張するためには、さらに高いコストを要する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、積層を通じて高集積が可能な不揮発性メモリ素子及びそのスタックモジュールを提供するところにある。
【０００７】
本発明が解決しようとする他の課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも一つの底ゲート電極は、基板上に提供される。少なくとも一層の電荷保存層は、前記少なくとも一つの底ゲート電極上に提供される。そして、少なくとも一層の半導体チャンネル層は、前記少なくとも一層の電荷保存層上に提供される。
【０００９】
前記本発明による不揮発性メモリ素子の一例において、少なくとも一つのソース電極及び少なくとも一つのドレイン電極は、前記少なくとも一層の半導体チャンネル層の両側に電気的にそれぞれ連結される。
【００１０】
前記本発明による不揮発性メモリ素子の他の例において、少なくとも一層のトンネリング絶縁層は、前記少なくとも一層の半導体チャンネル層と前記少なくとも一層の電荷保存層との間に提供され、少なくとも一層のブロッキング絶縁層は、前記少なくとも一層の電荷保存層と前記少なくとも一つの底ゲート電極との間に提供される。
【００１１】
前記本発明による不揮発性メモリ素子のさらに他の例において、前記少なくとも一層の電荷保存層は、フローティングゲートタイプまたは電荷トラップタイプでありうる。
【００１２】
前記本発明による不揮発性メモリ素子のさらに他の例において、前記少なくとも一つの底ゲート電極は、前記基板上に互いに離隔して配置された複数の底ゲート電極を備え、前記少なくとも一層の半導体チャンネル層は、前記複数の底ゲート電極上にそれぞれ配置された複数の半導体チャンネル層を備える。さらに、複数のソース電極及び複数のドレイン電極は、前記複数の半導体チャンネル層の両側に電気的にそれぞれ連結される。
【００１３】
前記課題を解決するための本発明の他の形態によるスタックモジュールは、前記不揮発性メモリ素子が複数個積層されて提供される。
【００１４】
前記他の課題を解決するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。基板上に少なくとも一つの底ゲート電極を形成する。前記少なくとも一つの底ゲート電極上に少なくとも一層の電荷保存層を形成する。そして、前記少なくとも一層の電荷保存層上に少なくとも一層の半導体チャンネル層を形成する。
【００１５】
前記本発明による不揮発性メモリ素子の製造方法の一例において、前記少なくとも一層の半導体チャンネル層を形成するステップ後、前記少なくとも一層の電荷保存層の両側に電気的にそれぞれ連結されるように、少なくとも一つのソース電極及び少なくとも一つのドレイン電極をさらに形成できる。
【００１６】
前記本発明による不揮発性メモリ素子の製造方法の他の例において、前記少なくとも一層の電荷保存層を形成する前に、前記少なくとも一つの底ゲート電極上に少なくとも一層のブロッキング絶縁層をさらに形成し、前記少なくとも一層の半導体チャンネル層を形成する前に、前記少なくとも一層の電荷保存層上に少なくとも一層のトンネリング絶縁層をさらに形成できる。
【発明の効果】
【００１７】
本発明による不揮発性メモリ素子は、逆転構造を有し、３次元形態の積層構造に適している。したがって、不揮発性メモリ素子が積層されたスタック構造は、同じ平面内で高い集積度を有し、したがって、高いメモリ容量を有することができる。
【００１８】
本発明による不揮発性メモリ素子は、バイアスラインを利用してバーチャルグラウンド素子として動作できる。したがって、不揮発性メモリ素子は、ＮＯＲ構造だけでなく、ＦＮトンネリングを利用して動作するＡＮＤ、ＮＡＮＤまたはＮＲＯＭ構造に利用される。したがって、不揮発性メモリ素子は、高いプログラム及び消去効率を有することができる。
【００１９】
本発明による不揮発性メモリ素子及びスタックモジュールは、高価のＳＯＩ基板またはボンディング技術を利用せずに、薄膜技術を利用して経済的に製造可能である。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態で具現されるものであり、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面において、構成要素は、説明の便宜のためにその大きさが誇張されうる。
【００２１】
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す概略的な斜視図である。図２は、図１の不揮発性メモリ素子１００のＩＩ−ＩＩ’線の断面図であり、図３は、図１の不揮発性メモリ素子１００のＩＩＩ−ＩＩＩ’線の断面図である。
【００２２】
図１ないし図３に示すように、複数の底ゲート電極１１０が基板１０５上に提供される。例えば、基板１０５は、全体が絶縁物質で形成されるか、または半導体ウェーハ上に絶縁物質が蒸着またはコーティングされた構造を含む。下部絶縁層１１５は、底ゲート電極１１０の間を埋め込む。
【００２３】
底ゲート電極１１０は、基板１０５上に互いに離隔されるように配置される。底ゲート電極１１０は、ワードラインとして利用され、不揮発性メモリ素子１００の構造によって適切に配置される。したがって、底ゲート電極１１０が伸張する方向をワードライン方向と呼ぶこともできる。
【００２４】
例えば、不揮発性メモリ素子１００がＮＲＯＭ構造またはＡＮＤ構造を有する場合、底ゲート電極１１０は、基板１０５上にラインタイプで配置される。この場合、底ゲート電極１１０それぞれとカップリングされたメモリセルは、ワードラインを共有できる。さらに、不揮発性メモリ素子１００が一つのメモリセルから構成された場合、一つの底ゲート電極１１０が基板１０５上に提供されることもある。したがって、底ゲート電極１１０の数は例示的に提示され、不揮発性メモリ素子１００のメモリ容量によって適切に選択される。
【００２５】
複数の電荷保存層１２５は、底ゲート電極１１０上に提供される。電荷保存層１２５は、電荷を保存してデータプログラムに利用される。電荷保存層１２５は、フローティングゲートタイプであり、この場合、フローティングゲート電極と呼ばれることもある。電荷保存層１２５は、導電層、例えばポリシリコンまたは金属を含む。この場合、電荷保存層１２５は、互いに分離されて配置される。
【００２６】
電荷保存層１２５の数は、不揮発性メモリ素子１００のメモリ容量によって選択される。例えば、不揮発性メモリ素子１００が単位セルを表す場合、一層の電荷保存層１２５が一つの底ゲート電極１００上に提供される。他の例として、不揮発性メモリ素子１００がアレイ構造を有する場合、電荷保存層１２５は、底ゲート電極１１０上にアレイ形態で整列される。
【００２７】
複数の半導体チャンネル層１３５は、電荷保存層１２５それぞれ上に配置される。半導体チャンネル層１３５は、不揮発性メモリ素子１００が動作するとき、電荷の導電通路を提供できる。半導体チャンネル層１３５は、底ゲート電極１１０を横切って配置される。半導体チャンネル層１３５の数は、不揮発性メモリ素子１００のメモリ容量によって適切に選択される。例えば、半導体チャンネル層１３５は、一層で提供されるか、または複数個がアレイ形態で提供される。
【００２８】
例えば、半導体チャンネル層１３５は、半導体酸化物を含む。かかる半導体酸化物は、亜鉛酸化物（例えば、ＺｎＯ）、スズ酸化物（例えば、ＳｎＯ２）、インジウムスズ酸化物（例えば、ＩＴＯ）、インジウム亜鉛酸化物（例えば、ＩＺＯ）、銅酸化物（例えば、Ｃｕ２Ｏ）、ニッケル酸化物（例えば、ＮｉＯ）、チタン酸化物（例えば、ＴｉＯ２）、（アルミニウム、ガリウム、インジウム）ドーピングの亜鉛酸化物（ＺｎＯ）、（窒素、リン、ヒ素）ドーピングの亜鉛酸化物（ＺｎＯ）または非晶質ＧＩＺＯ（例えば、Ｇａ２Ｏ３−Ｉｎ２Ｏ３−ＺｎＯ）を含む。他の例として、半導体チャンネル層１３５は、非晶質シリコン、ポリシリコン、エピタキシャルシリコン、ゲルマニウム（Ｇｅ）またはポリマーを含む。
【００２９】
ポリシリコンは、複層で積層しやすい一方、単結晶シリコンに比べて結晶欠陥を有するという点で不利である。しかし、単結晶シリコンは、積層構造で形成しがたく、ボンディング構造を利用する場合には、高いコストを要する。これに対し、半導体酸化物は、低コストで容易に積層でき、かつ結晶欠陥面で自由であるという利点がある。
【００３０】
半導体チャンネル層１３５、電荷保存層１２５及び底ゲート電極１１０は、互いに層間絶縁層１２０により絶縁される。例えば、複数のブロッキング絶縁層１２２が底ゲート電極１１０と電荷保存層１２５との間に介在され、複数のトンネリング絶縁層１３０が電荷保存層１２５と半導体チャンネル層１３５との間に介在される。ブロッキング絶縁層１２２及び電荷保存層１２５は、互いに区分されずに一層の層間絶縁層１２０をなすか、または異なる物質で形成されて分離されることもある。
【００３１】
トンネリング絶縁層１３０は、電荷保存層１２５と半導体チャンネル層１３５との間に電荷のトンネリングを許容するように、適切な物質及び適切な厚さに選択される。ブロッキング絶縁層１２２は、電荷保存層１２５に保存された電荷が底ゲート電極１１０に逆トンネリングされないように、適切な物質及び適切な厚さに選択される。例えば、トンネリング絶縁層１３０及びブロッキング絶縁層１２２は、酸化物、窒化物または高誘電率の絶縁物から一層または複層で選択される。
【００３２】
高誘電率の絶縁物は、酸化物及び窒化物より高い誘電定数を有する絶縁物を指し、例えば、ハフニウム酸化物（例えば、ＨｆＯ２）、ハフニウム−シリコン酸化物（例えば、ＨｆＳｉＯ）、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）、チタン酸化物（例えば、ＴｉＯ２）、タンタル酸化物（例えば、Ｔａ２Ｏ５）、ジルコニウム酸化物（例えば、ＺｒＯ２）などを含む。
【００３３】
少なくとも一つのソース電極１４０及び少なくとも一つのドレイン電極１４５は、半導体チャンネル層１３５の両側に電気的に連結されるように層間絶縁層１２０上に配置される。ソース電極１４０及びドレイン電極１４５は、底ゲート電極１１０を横切って伸張する。例えば、ソース電極１４０及びドレイン電極１４５は、半導体チャンネル層１３５の側面を覆ってその上部にさらに伸張する。
【００３４】
半導体チャンネル層１３５の間に配置されたソース電極１４０及び／またはドレイン電極１４５は、その両側の半導体チャンネル層１３５に共有で連結される。ソース電極１４０及びドレイン電極１４５は、不揮発性メモリ素子１００に印加されるパワーの方向によって互いに変わって呼ばれることもある。例えば、ソース電極１４０及びドレイン電極１４５は、ＩＺＯ，ＩＴＯ，Ｔｉ／Ａｕ，Ｍｏ，Ｒｕ，Ａｌ，Ｐｔ／Ｔｉ，Ａｌ／Ａｕ，Ｃｕなどから適切に選択される。
【００３５】
不揮発性メモリ素子１００において、半導体チャンネル層１３５は、底ゲート電極１１０上に配置される。かかる構造は、半導体基板上に制御ゲート電極が配置される通常的なフラッシュメモリ素子の配置とは逆になる。かかる意味で、不揮発性メモリ素子１００は、逆転構造を有するといえる。かかる逆転構造で、半導体チャンネル層１３５は、バルク半導体基板を利用せずに薄膜構造で提供される。したがって、不揮発性メモリ素子１００は、３次元形態の積層構造に適している。
【００３６】
図４は、図２の不揮発性メモリ素子１００の変形された例に該当する不揮発性メモリ素子１００ａを示す断面図である。
【００３７】
図４に示すように、ソース電極１４０ａ及びドレイン電極１４５ａは、半導体チャンネル層１３５上に離隔して配置される。分離絶縁層１３２は、半導体チャンネル層１３５の間に介在される。ソース電極１４０ａ及びドレイン電極１４５ａは、半導体チャンネル層１３５の両側エッジから分離絶縁層１３２上にそれぞれ伸張する。かかる構造は、分離絶縁層１３２を平坦化させて、ソース電極１４０ａ及びドレイン電極１４５ａの構造を単純化するのに利点を有する。
【００３８】
図５は、図１の不揮発性メモリ素子１００の等価回路図である。
【００３９】
図１及び図５に示すように、底ゲート電極１１０がワードラインＷＬ１，ＷＬ２に対応する。ソース電極１４０は、共通ラインＣＬに対応し、ドレイン電極１４５は、ビットラインＢＬ１，ＢＬ２に対応する。底ゲート電極１１０、電荷保存層１２５及び半導体チャンネル層１３５の積層構造は、メモリセルＭＣに対応する。半導体チャンネル層１３５は、バイアスラインＧ１，Ｇ２の一部として利用される。ビットラインＢＬ１，ＢＬ２及びワードラインＷＬ１，ＷＬ２の数は例示的に示され、本発明の範囲を制限しない。
【００４０】
不揮発性メモリ素子１００は、バイアスラインＧ１，Ｇ２を利用してバーチャルグラウンド素子として動作できる。すなわち、バイアスラインＧ１，Ｇ２は、不揮発性メモリ素子１００のプログラム及び消去動作時に半導体チャンネル層１３５を接地させるために利用される。したがって、不揮発性メモリ素子１００は、ＮＯＲ構造だけでなく、ＦＮトンネリングを利用して動作するＡＮＤ、ＮＡＮＤまたはＮＲＯＭ構造に利用される。したがって、不揮発性メモリ素子１００のプログラム及び消去効率が向上する。
【００４１】
メモリセルＭＣのプログラム、読み取り及び消去動作は、通常的なフラッシュメモリ素子のメモリセルの動作と同じである。例えば、プログラム動作は、チャンネル・ホット電子注入またはＦＮトンネリングを利用でき、消去動作は、ＦＮトンネリングを利用できる。
【００４２】
したがって、不揮発性メモリ素子１００は、３次元の積層構造に容易であり、半導体チャンネル層１３５をバイアスラインＧ１，Ｇ２として利用できる。これにより、不揮発性メモリ素子１００の集積度が非常に高くなる。
【００４３】
図６は、本発明の他の実施形態による不揮発性メモリ素子２００を示す概略的な斜視図である。図７は、図６の不揮発性メモリ素子２００のＶＩＩ−ＶＩＩ’線の断面図であり、図８は、図６の不揮発性メモリ素子２００のＶＩＩＩ−ＶＩＩＩ’線の断面図である。不揮発性メモリ素子２００は、図１ないし図３の不揮発性メモリ素子１００で一部構成を変形したものであり、したがって、二つの実施形態で重複説明は省略する。不揮発性メモリ素子２００の等価回路は、図５を参照する。
【００４４】
図６ないし図８に示すように、電荷保存層２２５は、電荷トラップタイプで提供される。例えば、電荷保存層２２５は、基板１０５上に一層で提供される。したがって、電荷保存層２２５は、メモリセルＭＣで互いに分離されない。しかし、電荷保存層２２５は、局部的な電荷トラップが可能であるため、メモリセルＭＣに保存された電荷は、該当する電荷トラップ位置に局部的に固定される。したがって、電荷保存層２２５が一層で提供されても、メモリセルＭＣの電荷は互いに区分される。
【００４５】
さらに、電荷保存層２２５は、一つのメモリセルＭＣ内でも左右に分離されたトラップサイトＴ１，Ｔ２を有することもできる。この場合、左側トラップサイトＴ１を利用して１ビットのデータを保存し、右側トラップサイトＴ２を利用して他の１ビットのデータを保存できる。かかる２ビットのデータは、正方向の読み取り及び／または逆方向の読み取り動作を利用して読み取られる。したがって、不揮発性メモリ素子２００は、一つのメモリセルＭＣを利用して２ビットのデータを処理できる。
【００４６】
例えば、電荷保存層２２５は、電荷トラップサイトを有するシリコン窒化物、ナノクリスタルまたは量子ドットを含む。ナノクリスタルまたは量子ドットは、電荷トラップのためにシリコンまたは金属の微細構造を含む。
【００４７】
一方、電荷トラップタイプの電荷保存層２２５は、図７とは異なり、図２のようにメモリセルＭＣによって互いに分離されるように複数個配置されることもある。
【００４８】
ブロッキング絶縁層２２２は、電荷保存層２２５と底ゲート電極１１０との間に介在される。トンネリング絶縁層２３０は、電荷保存層２２５と半導体チャンネル層１３５との間に介在される。
【００４９】
図９は、図７の不揮発性メモリ素子２００の変形された例に該当する不揮発性メモリ素子２００ａを示す断面図である。
【００５０】
図９に示すように、ソース電極１４０ａ及びドレイン電極１４５ａは、半導体チャンネル層１３５上に離隔して配置される。分離絶縁層２３２は、半導体チャンネル層１３５の間に介在される。ソース電極１４０ａ及びドレイン電極１４５ａは、半導体チャンネル層１３５の両側エッジから分離絶縁層２３２にそれぞれ伸張する。かかる構造は、分離絶縁層２３２を平坦化させて、ソース電極１４０ａ及びドレイン電極１４５ａの構造を単純化するのに利点を有する。
【００５１】
図１０ないし図１４は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【００５２】
図１０に示すように、基板１０５上に少なくとも一つの底ゲート電極１１０を形成できる。基板１０５は、全体が絶縁物質で形成されるか、または半導体ウェーハ上に絶縁物質が蒸着またはコーティングされた構造を含む。底ゲート電極１１０は、導電層を蒸着した後にパターニングして形成できる。例えば、導電層は、ポリシリコン、Ｍｏ、Ｐｔ、Ｎｉ、ＩＺＯ、Ａｌ、Ｗなどを含む。
【００５３】
図１１に示すように、底ゲート電極１１０の間を埋め込む下部絶縁層１１５を形成できる。例えば、下部絶縁層１１５は、底ゲート電極１１０上に絶縁層を形成した後、それを平坦化して形成できる。例えば、平坦化は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチバックを利用できる。
【００５４】
図１２に示すように、底ゲート電極１１０上に少なくとも一層の電荷保存層１２５及び層間絶縁層１２０を形成できる。例えば、底ゲート電極１１０上にブロッキング絶縁層１２２／電荷保存層１２５／トンネリング絶縁層１３０の積層構造を形成できる。電荷保存層１２５は、ブロッキング絶縁層１２２上に一層で形成された後、複数個でパターニングされる。
【００５５】
トンネリング絶縁層１３０及びブロッキング絶縁層１２２は、互いに区分されずに層間絶縁層１２０と呼ばれるか、または互いに区分されて呼ばれることもある。さらに、トンネリング絶縁層１３０及びブロッキング絶縁層１２２が電荷保存層１２５のようにパターニングされて複数層に分離されることもある。
【００５６】
図１３に示すように、層間絶縁層１２０上に少なくとも一層の半導体チャンネル層１３５を形成できる。例えば、半導体チャンネル層１３５は、半導体物質層に蒸着した後にパターニングして形成できる。半導体チャンネル層１３５は、底ゲート電極１１０を横切って配置される。
【００５７】
図１４に示すように、半導体チャンネル層１３５の両側に少なくとも一つのソース電極１４０及び少なくとも一つのドレイン電極１４５を形成できる。ソース電極１４０及びドレイン電極１４５は、半導体チャンネル層１３５の両側面にそれぞれ電気的に連結されるか、または半導体チャンネル層１３５の両側エッジにそれぞれ電気的に連結される。
【００５８】
例えば、ソース電極１４０及びドレイン電極１４５は、電極物質を半導体チャンネル層１３５上に蒸着した後にパターニングして形成できる。例えば、電極物質は、ＩＺＯ，ＩＴＯ，Ｔｉ／Ａｕ，Ｍｏ，Ｒｕ，Ａｌ，Ｐｔ／Ｔｉ，Ａｌ／Ａｕ，Ｃｕなどから適切に選択される。
【００５９】
前述した製造方法によれば、ＳＯＩ基板またはボンディング技術を利用せず、薄膜技術を利用して３次元構造の不揮発性メモリ素子１００を経済的に製造できる。
【００６０】
一方、前述した不揮発性メモリ素子１００の製造方法は、図４の不揮発性メモリ素子１００ａの製造方法にも適用される。例えば、図１４において、半導体チャンネル層１３５の間を埋め込む分離絶縁層１３２を形成し、次いで、分離絶縁層１３２上にソース電極１４０及びドレイン電極１４５を形成できる。分離絶縁層１３２は、適切な絶縁層を蒸着した後に平坦化して形成できる。
【００６１】
図１５ないし図１７は、本発明の他の実施形態による不揮発性メモリ素子２００の製造方法を示す断面図である。不揮発性メモリ素子２００の製造方法は、図１０及び図１１の不揮発性メモリ素子１００の製造方法を利用でき、二つの実施形態で重複説明は省略する。
【００６２】
図１５に示すように、底ゲート電極１１０上にブロッキング絶縁層２２２を形成し、ブロッキング絶縁層２２２上に電荷保存層２２５を形成し、電荷保存層２２５上にトンネリング絶縁層２３０を形成できる。
【００６３】
図１６に示すように、トンネリング絶縁層２３０上に半導体チャンネル層１３５を形成できる。例えば、半導体チャンネル層１３５は、底ゲート電極１１０を横切って配置される。
【００６４】
図１７に示すように、半導体チャンネル層１３５の両側にソース電極１４０及びドレイン電極１４５を形成できる。ソース電極１４０及びドレイン電極１４５は、半導体チャンネル層１３５の両側面にそれぞれ連結されるか、または半導体チャンネル層１３５の両側エッジにそれぞれ連結される。
【００６５】
一方、前述した不揮発性メモリ素子２００の製造方法は、図９の不揮発性メモリ素子２００ａの製造方法にも適用される。例えば、図１７において、半導体チャンネル層１３５の間を埋め込む分離絶縁層２３２を形成し、次いで、分離絶縁層２３２上にソース電極１４０及びドレイン電極１４５を形成できる。分離絶縁層２３２は、適切な絶縁層を蒸着した後に平坦化して形成できる。
【００６６】
図１８は、本発明の一実施形態によるスタックモジュール３００を示す斜視図である。
【００６７】
図１８に示すように、複数の単位モジュール３１０，３２０，３３０が互いに積層される。単位モジュール３１０，３２０，３３０は、図１ないし図９の不揮発性メモリ素子１００，１００ａ，２００，２００ａのうちいずれか一つと同じ構造を有する。したがって、スタックモジュール３００は、不揮発性メモリ素子１００，１００ａ，２００，２００ａを３次元構造に拡張したものでありうる。
【００６８】
前述したように、不揮発性メモリ素子１００，１００ａ，２００，２００ａは、薄膜技術を利用して積層が容易である。したがって、単位モジュール３１０，３２０，３３０は、スタックモジュール３００に容易に配置される。スタックモジュール３００は、同一平面内で複層で配置された単位モジュール３１０，３２０，３３０を含むため、高い集積度を有することができる。特に、積層される単位モジュール３１０，３２０，３３０の数を増やすことによって、スタックモジュール３００の集積度をさらに高めることができる。
【００６９】
以下、図１９ないし図２２を参照して、実験例を利用して本発明をさらに説明する。実験例において、底ゲート電極１１０としてＭｏが使われ、電荷保存層２２５として電荷トラップタイプのシリコン窒化物が使われ、半導体チャンネル層１３５として非晶質ＧＩＺＯが使われた。
【００７０】
図１９及び図２０は、本発明の一実験例による不揮発性メモリ素子の電圧・電流特性を示すグラフである。
【００７１】
図１９には、ゲート電圧Ｖｇｓによるドレイン電流ＩＤが示される。ゲート電圧Ｖｇｓは、底ゲート電極１１０に印加され、ドレイン電流ＩＤは、ドレイン電極１４５で測定される。ドレイン電圧Ｖｄｓは、０．１Ｖ、０．５５Ｖ及び１．０Ｖに順次に印加された。ゲート電圧Ｖｇｓが約−０．５Ｖより高くなれば、ドレイン電流ＩＤが急増した。かかるゲート電圧Ｖｇｓ及びドレイン電圧Ｖｄｓによるドレイン電流ＩＤは、通常的なトランジスタの特性と類似している。
【００７２】
図２０には、ドレイン電圧Ｖｄｓによるドレイン電流ＩＤが示される。ゲート電圧Ｖｇｓは、２．０Ｖ、３．０Ｖ、４．０Ｖ、５．０Ｖで順次に印加された。ゲート電圧Ｖｇｓ及びドレイン電圧Ｖｄｓによるドレイン電流ＩＤは、通常的なトランジスタの特性と類似している。
【００７３】
図２１は、本発明の一実験例による不揮発性メモリ素子のプログラム／消去特性を示すグラフである。
【００７４】
図２１には、ドレイン電圧Ｖｄｓが１．１Ｖである場合、プログラム／消去時間によるしきい電圧の変化が示される。プログラム電圧は２０Ｖに、消去電圧は−２０Ｖに維持された。プログラム維持時間が過ぎるにつれて、しきい電圧が順次に上昇するということが分かる。例えば、プログラム時間が約１０秒である場合、しきい電圧は約２．５Ｖ上昇した。したがって、不揮発性メモリ素子を利用してプログラム動作が可能であるということが分かる。
【００７５】
消去維持時間が過ぎるにつれて、しきい電圧は、１０秒までは徐々に低下していて、１０秒以後には急激に減少した。消去維持時間が約１００秒である場合、しきい電圧は約−２．０Ｖ低下した。したがって、不揮発性メモリ素子を利用して消去動作が可能であるということが分かる。
【００７６】
図２２は、本発明の一実験例による不揮発性メモリ素子のリテンション特性を示すグラフである。
【００７７】
図２２には、ドレイン電圧Ｖｄｓが１．１Ｖである場合、リテンション時間によるしきい電圧の変化が示される。プログラム後、リテンション時間が過ぎるにつれて、しきい電圧が徐々に減少し、消去後、リテンション時間が過ぎるにつれて、しきい電圧が徐々に上昇するということが分かる。リテンション時間が約１０４秒過ぎる場合、プログラム及び消去動作に対するウィンドウは、約１Ｖ前後であるということが分かる。
【００７８】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００７９】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す概略的な斜視図である。
【図２】図１の不揮発性メモリ素子のＩＩ−ＩＩ’線の断面図である。
【図３】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線の断面図である。
【図４】図２の不揮発性メモリ素子の変形された例を示す断面図である。
【図５】図１の不揮発性メモリ素子の等価回路図である。
【図６】本発明の他の実施形態による不揮発性メモリ素子を示す概略的な斜視図である。
【図７】図６の不揮発性メモリ素子のＶＩＩ−ＶＩＩ’線の断面図である。
【図８】図６の不揮発性メモリ素子のＶＩＩＩ−ＶＩＩＩ’線の断面図である。
【図９】図７の不揮発性メモリ素子の変形された例を示す断面図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１５】本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１６】本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１７】本発明の他の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１８】本発明の一実施形態によるスタックモジュールを示す斜視図である。
【図１９】本発明の一実験例による不揮発性メモリ素子の電圧・電流特性を示すグラフである。
【図２０】本発明の一実験例による不揮発性メモリ素子の電圧・電流特性を示すグラフである。
【図２１】本発明の一実験例による不揮発性メモリ素子のプログラム／消去特性を示すグラフである。
【図２２】本発明の一実験例による不揮発性メモリ素子のリテンション特性を示すグラフである。
【符号の説明】
【００８１】
１００  不揮発性メモリ素子
１０５  基板
１１０  底ゲート電極
１１５  下部絶縁層
１２０  層間絶縁層
１２２  ブロッキング絶縁層
１２５  電荷保存層
１３０  トンネリング絶縁層
１３５  半導体チャンネル層
１４０  ソース電極
１４５  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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