(57)【要約】【課題】  ゲート絶縁膜の種類によらず、III族窒化物半導体の特性を最大限に引き出して低抵抗化した窒化物半導体素子およびその製造方法を提供すること。【解決手段】  窒化物半導体素子において、ｎ-型ＧａＮドリフト層６と、ｐ型ＧａＮチャネル層３と、ｎ+型ＧａＮソース層４とを備え、これらの層に跨るトレンチ７を有する窒化物半導体積層構造部１を形成する。トレンチ７に臨む窒化物半導体積層構造部１の内側壁８および内底壁９にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上には、ゲート絶縁膜１１を挟んで少なくともｎ-型ＧａＮドリフト層６およびｐ型ＧａＮチャネル層３に対向するゲート電極１２を形成する。そして、ｎ-型ＧａＮドリフト層６の内底壁９に、ゲート絶縁膜１１を挟んでゲート電極１２に対向する、ｐ型ＧａＮ層１０を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型のIII族窒化物半導体からなる第１層、この第１層上に設けられ、ｐ型不純物を含むIII族窒化物半導体からなる第２層、およびこの第２層上に設けられ、ｎ型のIII族窒化物半導体からなる第３層を備え、前記第１、第２および第３層に跨るトレンチが形成された窒化物半導体構造部と、
前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで、少なくとも前記第１および第２層に対向するように形成されたゲート電極と、
前記第３層に電気的に接続されるように形成されたソース電極と、
前記第１層に電気的に接続されるように形成されたドレイン電極とを含み、
前記第１層において前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分には、ｐ型不純物を含むIII族窒化物半導体からなる第４層が形成されている、窒化物半導体素子。
【請求項２】
前記第４層が、ｐ型不純物の熱拡散によって形成されている、請求項１に記載の窒化物半導体素子。
【請求項３】
前記第４層に含まれるｐ型不純物が、Ｍｇである、請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記トレンチは、前記窒化物半導体構造部の内壁における前記第１、第２および第３層に跨る内側壁が、前記第１層および前記第２層の積層方向に対して平行になるように形成されている、請求項１〜３のいずれか一項に記載の窒化物半導体素子。
【請求項５】
ｎ型のIII族窒化物半導体からなる第１層を形成する第１層形成工程と、
前記第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を形成する第２層形成工程と、
前記第２層上に、ｎ型のIII族窒化物半導体からなる第３層を形成する第３層形成工程と、
前記第１、第２および第３層を備える窒化物半導体構造部に、前記第３層から前記第２層を貫通し、前記第１層に達するトレンチを形成するトレンチ形成工程と、
前記トレンチ形成工程により露出する前記第１層に、ｐ型不純物を含むIII族窒化物半導体からなる第４層を形成する第４層形成工程と、
前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第２、第３および第４層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで、少なくとも前記第２および第４層に対向するようにゲート電極を形成するゲート電極形成工程と、
前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、
前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と
を含む、窒化物半導体素子の製造方法。
【請求項６】
前記第４層形成工程は、前記トレンチ形成工程により露出する前記第１層に、アクセプタ原子を堆積させる堆積工程と、堆積したアクセプタ原子をｐ型不純物として前記第１層に熱拡散させる熱拡散工程とを含む、請求項５に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられてきた。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
シリコン半導体でトランジスタを作製する場合、必要な耐圧を確保するために、ドレイン電極と電気的に接続されるドリフト層の厚さを大きくする必要がある。たとえば、耐圧６００Ｖの高耐圧のトランジスタを設計するには、ドリフト層の不純物濃度を７．５×１０14ｃｍ-3程度とし、ドリフト層の厚さを２６μｍ程度とする必要がある。ところが、この場合、ドリフト層の抵抗値は極めて大きい。
【０００４】
一方、III族窒化物半導体を用いる場合、ドリフト層の不純物濃度を８．５×１０16ｃｍ-3程度とし、ドリフト層の厚さを１．９μｍ程度とすることにより、ドリフト層の厚さを小さくできるとともに、その不純物濃度を大きくすることができる。これによって、ドリフト層の抵抗値を小さくすることができる。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
III族窒化物半導体を用いたドリフト層を構成することによって、ドリフト層の厚さを抑制するとともに不純物濃度を増加させてドリフト層を低抵抗化し、その上で、高耐圧で低オン抵抗の素子を実現できると考えられる。
しかし、低抵抗化されたドリフト層では、たとえば、トランジスタのオフ時に、ゲート電極とドレイン電極とで挟まれるゲート絶縁膜およびドリフト層に対して印加される高い動作電圧（たとえば、６００Ｖ程度）を、ドリフト層で十分に降下させることができない。そのため、ゲート絶縁膜に対して絶縁耐力を超える電圧が印加され、ゲート絶縁膜が絶縁破壊するおそれがある。そのため、ドリフト層は、ゲート絶縁膜の特性（絶縁耐力など）に合わせた厚さや不純物濃度で設計されており、III族窒化物半導体の特性を最大限に引き出すように設計されていない。
【０００６】
そこで、本発明の目的は、ゲート絶縁膜の種類によらず、III族窒化物半導体の特性を最大限に引き出して低抵抗化した窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、ｎ型のIII族窒化物半導体からなる第１層、この第１層上に設けられ、ｐ型不純物を含むIII族窒化物半導体からなる第２層、およびこの第２層上に設けられ、ｎ型のIII族窒化物半導体からなる第３層を備え、前記第１、第２および第３層に跨るトレンチが形成された窒化物半導体構造部と、前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで、少なくとも前記第１および第２層に対向するように形成されたゲート電極と、前記第３層に電気的に接続されるように形成されたソース電極と、前記第１層に電気的に接続されるように形成されたドレイン電極とを含み、前記第１層において前記ゲート絶縁膜を挟んで前記ゲート電極に対向する部分には、ｐ型不純物を含むIII族窒化物半導体からなる第４層が形成されている、窒化物半導体素子である。
【０００８】
この構成によれば、ｎ型の第１層（ドリフト層）、ｐ型不純物を含む第２層（チャネル層）およびｎ型の第３層（ソース層）により、縦型ｎｐｎ構造を有する窒化物半導体素子が構成されている。
トランジスタのオン抵抗は、主にドリフト層の抵抗値で決まっている。ドリフト層の抵抗値は、ドリフト層の厚さを抑制するとともにｎ型不純物濃度を増加させるように設計することで、小さくすることができる。しかし、そうすると、たとえば、トランジスタのオフ時など、ゲート電極とドレイン電極とで挟まれるゲート絶縁膜およびドリフト層に最大電圧が印加される場合に、ドリフト層で十分な電圧降下をさせることができず、ゲート絶縁膜が絶縁破壊してしまう。なお、最大電圧とは、たとえば、素子の動作電圧であり、具体的には、素子の動作時における、ソース電極の電位（基準電位）に対するドレイン電極の電位の大きさのことである。
【０００９】
本発明によると、第１層（ドリフト層）においてゲート絶縁膜を挟んでゲート電極に対向する部分に、ｐ型不純物を含む第４層が形成されている。そのため、第１層と第４層との間に広がる空乏層によって、ゲート絶縁膜の破壊を抑制するために十分な電圧降下を起こさせることができる。その結果、ドレイン電極に大きな電圧が印加される場合においても、ゲート絶縁膜の絶縁破壊を抑制することができる。したがって、ゲート絶縁膜の種類によらず、第１層（ドリフト層）の厚さやｎ型不純物濃度を設計することができるので、III族窒化物半導体の特性を最大限に引き出して第１層（ドリフト層）を形成することができ、それによって、低抵抗化した窒化物半導体素子を提供することができる。
【００１０】
また、請求項２に記載の発明は、前記第４層が、ｐ型不純物の熱拡散によって形成されている、請求項１に記載の窒化物半導体素子である。第４層が熱拡散により形成される構成であれば、容易に第４層を形成できる窒化物半導体素子を提供することができる。
また、前記第４層に含まれるｐ型不純物は、請求項３に記載されているように、Ｍｇであることが好ましい。ｐ型不純物がＭｇであれば、第４層のアクセプタ濃度に関して、高いアクセプタ濃度を実現することができる。
【００１１】
また、請求項４に記載の発明は、前記トレンチは、前記窒化物半導体構造部の内壁における前記第１、第２および第３層に跨る内側壁が、前記第１層および前記第２層の積層方向に対して平行になるように形成されている、請求項１〜３のいずれか一項に記載の窒化物半導体素子である。
第１層、第２層および第３層からなるｎｐｎ構造において、チャネルは、第１層および第２層の積層方向に平行な内側壁に形成される。そのため、たとえば、第４層を形成するためのアクセプタ原子（第４層に含まれるｐ型不純物のことである。）を、異方性を有する方法でトレンチに導入すれば、チャネルが形成される内側壁とアクセプタ原子との接触を抑制することができる。その結果、トランジスタ特性の劣化（たとえば、高抵抗化など）を抑制することができる。
【００１２】
また、請求項５に記載の発明は、ｎ型のIII族窒化物半導体からなる第１層を形成する第１層形成工程と、前記第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を形成する第２層形成工程と、前記第２層上に、ｎ型のIII族窒化物半導体からなる第３層を形成する第３層形成工程と、前記第１、第２および第３層を備える窒化物半導体構造部に、前記第３層から前記第２層を貫通し、前記第１層に達するトレンチを形成するトレンチ形成工程と、前記トレンチ形成工程により露出する前記第１層に、ｐ型不純物を含むIII族窒化物半導体からなる第４層を形成する第４層形成工程と、前記トレンチに臨む前記窒化物半導体構造部の内壁に、前記第２、第３および第４層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで、少なくとも前記第２および第４層に対向するようにゲート電極を形成するゲート電極形成工程と、前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程とを含む、窒化物半導体素子の製造方法である。
【００１３】
このように窒化物半導体素子を製造することにより、第１層（ドリフト層）におけるゲート絶縁膜を挟んでゲート電極に対向する部分に、ｐ型不純物を含む第４層を形成することができる。そして、この製造方法で得られる窒化物半導体素子では、請求項１に記載の窒化物半導体素子と同様に、ゲート絶縁膜および第１層（ドリフト層）に最大電圧が印加されても、その電圧を第１層と第４層との間に広がる空乏層で十分に降下させることができる。その結果、ゲート絶縁膜の絶縁破壊を抑制することができる。したがって、ゲート絶縁膜の種類によらず、第１層（ドリフト層）の厚さやｎ型不純物濃度を設計することができるので、III族窒化物半導体の特性を最大限に引き出して第１層（ドリフト層）を形成することができ、それによって、低抵抗化した窒化物半導体素子を提供することができる。
【００１４】
また、請求項６に記載の発明は、前記第４層形成工程は、前記トレンチ形成工程により露出する前記第１層に、アクセプタ原子を堆積させる堆積工程と、堆積したアクセプタ原子をｐ型不純物として前記第１層に熱拡散させる熱拡散工程とを含む、請求項５に記載の窒化物半導体素子の製造方法である。この方法では、トレンチ形成によって露出した第１層に、アクセプタ原子を選択的にｐ型不純物として導入することができる。
【発明を実施するための最良の形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための概略断面図である。
この窒化物半導体素子は、窒化物半導体積層構造部１を備えている。
窒化物半導体積層構造部１は、III族窒化物半導体からなり、ｎ型層２（第１層）と、ｎ型層２に積層されたｐ型ＧａＮチャネル層３（第２層）と、ｐ型ＧａＮチャネル層３に積層されたｎ+型ＧａＮソース層４（第３層）とを備えている。
【００１６】
ｎ型層２は、下側のｎ+型ＧａＮドレイン層５と、ｎ+型ＧａＮドレイン層５に積層されたｎ-型ＧａＮドリフト層６とを備えている。
ｎ+型ＧａＮドレイン層５は、ｎ-型ＧａＮドリフト層６よりもｎ型不純物濃度（ドナー濃度）が高く、そのｎ型不純物濃度が、たとえば、３×１０18ｃｍ-3である。一方、ｎ-型ＧａＮドリフト層６のｎ型不純物濃度は、たとえば、１×１０17ｃｍ-3である。ｎ+型ＧａＮドレイン層５の厚さは、たとえば、３００μｍとされ、ｎ-型ＧａＮドリフト層６の厚さは、たとえば、３μｍとされる。
【００１７】
ｐ型ＧａＮチャネル層３は、そのｐ型不純物濃度が、たとえば、４×１０19ｃｍ-3である。ｐ型ＧａＮチャネル層３の厚さは、たとえば、０．５μｍとされる。
ｎ+型ＧａＮソース層４は、そのｎ型不純物濃度が、たとえば、３×１０18ｃｍ-3である。ｎ+型ＧａＮソース層４の厚さは、たとえば、０．５μｍとされる。
窒化物半導体積層構造部１は、図１の紙面に垂直な方向に延びる長手方向に帯状に形成されている。窒化物半導体積層構造部１は、図１では表わされていないが、幅方向に一定の間隔を空けて複数形成されている。窒化物半導体積層構造部１において、長手方向に直交する積層界面に沿う横方向（以下、この方向を「幅方向」ということがある。）中間付近には、ｎ+型ＧａＮソース層４からｐ型ＧａＮチャネル層３を貫通して、ｎ-型ＧａＮドリフト層６における窒化物半導体積層構造部１の積層方向（以下、この方向を「積層方向」ということがある。）途中部に至る深さのトレンチ７が形成されている。
【００１８】
トレンチ７は、窒化物半導体積層構造部１の長手方向に沿って、断面略矩形となるように形成されている。幅方向に対向する、トレンチ７に臨む１対の側壁は、ｎ-型ＧａＮドリフト層６、ｐ型ＧａＮチャネル層３およびｎ+型ＧａＮソース層４に跨る窒化物半導体積層構造部１の内側壁８を形成しており、この内側壁８は、積層方向に対して平行、つまり、積層界面に対して垂直になるように形成されている。また、トレンチ７に臨む底壁は、１対の内側壁８の積層方向下端を連設する、ｎ-型ＧａＮドリフト層６の内底壁９を形成している。なお、トレンチ７は、図１では表わされていないが、幅方向に一定の間隔を空けて複数形成される各窒化物半導体積層構造部１にそれぞれ形成されている。
【００１９】
トレンチ７の底部において、ｎ-型ＧａＮドリフト層６の内側壁８および内底壁９には、断面略楕円状のｐ型ＧａＮ層１０が形成されている。具体的には、ｐ型ＧａＮ層１０は、幅方向が長軸方向とされ、積層方向が短軸方向とされるように形成されており、その短軸方向上側部分が、内側壁８の積層方向下端部を覆うように形成されている。
ｐ型ＧａＮ層１０は、その不純物濃度が、たとえば、４×１０19ｃｍ-3である。ここでは、このｐ型不純物によるアクセプタ濃度は５×１０17ｃｍ-3であるとしている。
【００２０】
また、ｐ型ＧａＮ層１０は、その長径ｄ１が、１対の内側壁８の幅方向の間隔Ｗ１よりも大きく、トレンチ両側での差はたとえば、０．１μｍである。また、ｐ型ＧａＮ層１０の短径ｄ２（図１では、トレンチ７に臨む内底壁９の底面からｐ型ＧａＮ層１０の外周までの短軸方向の長さを短径ｄ２と定義する。）は、素子の耐圧性能やｎ-型ＧａＮドリフト層６の不純物濃度などにより異なるが、たとえば、０．５μｍである。
【００２１】
内側壁８および内底壁９からなる窒化物半導体積層構造部１の内壁全域およびｎ+型ＧａＮソース層４の上面１４を覆うように、ゲート絶縁膜１１が形成されている。
ゲート絶縁膜１１は、たとえば、酸化物もしくは窒化物、またはこれらの組み合わせを用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ2Ｏ3）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、窒化シリコン（ＳｉＮ）もしくは窒化アルミニウム（ＡｌＮ）、またはこれらの組み合わせを用いて構成することができる。ゲート絶縁膜１１を上記した酸化物もしくは窒化物、またはこれらの組み合わせを用いて構成することにより、窒化物半導体素子の耐圧を向上することができるとともに、表面リーク電流を低減することができる。
【００２２】
また、ゲート絶縁膜１１は、１対の内側壁８上の部分の厚さが、当該部分がトレンチ７を挟んで対向する程度の厚さ、たとえば、０．１μｍの厚さで形成されている。また、ゲート絶縁膜１１は、内底壁９に形成されたｐ型ＧａＮ層１０に接しており、内底壁９上の部分の厚さが、内側壁８上の部分の厚さよりも大きく、たとえば、０．２μｍの厚さで形成されている。
【００２３】
ゲート絶縁膜１１上には、ゲート電極１２が、ゲート絶縁膜１１を挟んで窒化物半導体積層構造部１の内壁（すなわち、ｎ-型ＧａＮドリフト層６、ｐ型ＧａＮチャネル層３およびｎ+型ＧａＮソース層４）に対向し、トレンチ７を埋め尽くすように形成されている。
ゲート電極１２は、窒化物半導体積層構造部１の積層界面（以下、「積層界面」ということがある。）に平行な上面１３が、ｎ+型ＧａＮソース層４の上面１４と面一になるように形成されている。また、ゲート電極１２は、たとえば、Ｎｉと、このＮｉに積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料を用いて形成することができる。
【００２４】
そして、ｎ+型ＧａＮソース層４の上面１４およびゲート電極１２の上面１３上には、絶縁膜１７が形成されている。
絶縁膜１７は、ゲート電極１２が他の電極にショートしないように、層間絶縁膜として形成されている。また、絶縁膜１７は、たとえば、ゲート絶縁膜１１と同様の絶縁性材料を用いて形成することができる。
【００２５】
ｐ型ＧａＮチャネル層３における内側壁８のトレンチ７に臨む付近の領域は、ゲート電極１２に対向したチャネル領域１５である。このチャネル領域１５には、ゲート電極１２に適切なバイアスが与えられることにより、ｎ型層２とｎ+型ＧａＮソース層４との間を導通させる反転層（チャネル）が形成される。
絶縁膜１７およびゲート絶縁膜１１には、ｎ+型ＧａＮソース層４の上面１４に達するコンタクトホール１８が形成されている。そして、コンタクトホール１８および絶縁膜１７上には、ソース電極１６が形成されている。
【００２６】
ソース電極１６は、たとえば、Ｔｉと、このＴｉに積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて形成することができ、ｎ+型ＧａＮソース層４に電気的に接続されている。ソース電極１６を、Ａｌを含む金属で形成しておくことにより、ソース電極１６とｎ+型ＧａＮソース層４との間の接合部で良好なオーミック特性を得ることができる。ソース電極１６は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて形成してもよい。なお、ソース電極１６は、絶縁膜１７により、ゲート電極１２と絶縁されている。
【００２７】
ｎ+型ＧａＮドレイン層５の裏面（積層方向下側の面）には、ドレイン電極１９が接触形成されている。ドレイン電極１９は、たとえば、ソース電極１６と同種の金属、すなわち、Ｔｉと、このＴｉに積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて形成することができ、ｎ+型ＧａＮドレイン層５に電気的に接続されている。ドレイン電極１９は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて形成してもよい。
【００２８】
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１６とドレイン電極１９との間には、ドレイン電極１９側が正となる動作電圧（たとえば、６００Ｖ）が与えられる。これにより、ｎ-型ＧａＮドリフト層６とｐ型ＧａＮチャネル層３との界面のｐｎ接合には逆方向電圧が与えられる。その結果、ｎ+型ＧａＮソース層４とｎ型層２との間、すなわち、ソース電極１６とドレイン電極１９との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。
【００２９】
この状態から、ゲート電極１２に対して、ソース電極１６を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル領域１５におけるゲート絶縁膜１１との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層２とｎ+型ＧａＮソース層４との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１２に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１２にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ型のトランジスタ動作が実現される。
【００３０】
図２Ａ〜図２Ｇは、図１の窒化物半導体素子の製造方法を説明するための概略断面図である。
図１の窒化物半導体素子の製造に際しては、まず、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により、窒化物半導体積層構造部１の各層が結晶成長させられる。
【００３１】
具体的には、まず、成長温度：１０５０℃、成長時間：１５０分間の成長条件でＧａＮを成長させることにより、図２Ａに示すように、ｎ+型ＧａＮドレイン層５およびｎ-型ＧａＮドリフト層６からなるｎ型層２が形成される（第１層形成工程）。成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。ｎ+型ＧａＮドレイン層５の成長時には、Ｓｉ原料ガス（たとえば、シラン）の流量が比較的多くされ、ｎ-型ＧａＮドリフト層６の成長時には、Ｓｉ原料ガスの流量が比較的少なくされる。
【００３２】
ｎ-型ＧａＮドリフト層６の形成に続いて、ｎ-型ＧａＮドリフト層６の上に、たとえば、成長温度：１０００℃、成長時間：３５分間の成長条件でＧａＮを成長させることにより、図２Ａに示すように、ｐ型ＧａＮチャネル層３が形成される（第２層形成工程）。なお、成長するＧａＮにドーピングするｐ型不純物としては、たとえば、Ｍｇを用いることができる。
【００３３】
ｐ型ＧａＮチャネル層３の形成後は、たとえば、成長温度：１０５０℃、成長時間：２５分間の成長条件でＧａＮを成長させることにより、図２Ａに示すように、ｎ+型ＧａＮソース層４が形成される（第３層形成工程）。なお、成長するＧａＮにドーピングするｎ型不純物としては、たとえば、Ｓｉを用いることができる。こうして、基板２０の一方側に、ｎ+型ＧａＮドレイン層５、ｎ-型ＧａＮドリフト層６、ｐ型ＧａＮチャネル層３およびｎ+型ＧａＮソース層４からなる窒化物半導体積層構造部１が形成される。
【００３４】
こうして窒化物半導体積層構造部１が形成された後には、窒化物半導体積層構造部１がストライプ状にエッチングされる。すなわち、窒化物半導体積層構造部１上に、トレンチ７に対応する開口を有するマスク（たとえば、ＳｉＯ2）２９が形成され、このマスク２９を利用して、ｎ+型ＧａＮソース層４からｐ型ＧａＮチャネル層３を貫通して、ｎ-型ＧａＮドリフト層６の層厚途中部に至る断面略矩形状のストライプ状のトレンチ７がエッチングによって形成される。これにより、窒化物半導体積層構造部１がストライプ状（図２Ｂなどの紙面に垂直な方向に延びるストライプ状）に整形される。
【００３５】
トレンチ７の形成は、トレンチ７の形成により露出する、ｎ-型ＧａＮドリフト層６、ｐ型ＧａＮチャネル層３およびｎ+型ＧａＮソース層４に跨る窒化物半導体積層構造部１の内側壁８が窒化物半導体積層構造部１の積層方向に対して平行（つまり、窒化物半導体積層構造部１の積層界面に対して垂直）になるように、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けた窒化物半導体積層構造部１の内側壁８や窒化物半導体積層構造部１の内底壁９を改善するためのウェットエッチング処理を行なってもよい。
【００３６】
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などを用いることが好ましい。これにより、ダメージを受けた内側壁８および内底壁９を改善することができ、ダメージの少ない内側壁８および内底壁９を得ることができる。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などによるウェットエッチングによっても、Ｓｉ系の酸化物やＧａの酸化物などを除去することができる。これにより、内側壁８および内底壁９を均すことができ、ダメージの少ない内側壁８および内底壁９を得ることができる。内側壁８のダメージを低減しておくことにより、チャネル領域１５（図１参照）の結晶状態を良好に保つことができる。また、内側壁８とゲート絶縁膜１１との界面を良好な界面とすることができる。
【００３７】
これらの結果、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
続いて、ドライエッチングに用いたマスク２９を残したまま、アクセプタ原子（たとえば、Ｍｇ）が、たとえば、蒸着法により、トレンチ７の内底壁９に堆積される。これにより、図２Ｃに示すように、内底壁９上にアクセプタ原子からなる堆積体３０が形成される。なお、必要に応じて、Ｍｇの蒸発を防ぐ別の金属（例えばＭｏやＰｔ）を堆積体３０上に形成してもよいし、内側壁８に形成された不要なＭｇを除去する目的で、硝酸などによるウェットエッチングを行なってもよい。
【００３８】
その後、たとえば、窒素雰囲気やアンモニア雰囲気中、アニール温度：９００℃、アニール時間：６０分間のアニール条件でアニール処理が行われる。このアニール処理により、堆積体３０中のＭｇの一部が、ｎ-型ＧａＮドリフト層６中に拡散される。これにより、図２Ｃに示すように、ｐ型ＧａＮ層１０が形成される。なお、内底壁９に残存するＭｇは、たとえば、硝酸によって除去される。
【００３９】
ｐ型ＧａＮ層１０の形成後、このｐ型ＧａＮ層１０が形成された窒化物半導体積層構造部１の内底壁９を覆うとともに、ｎ-型ＧａＮドリフト層６、ｐ型ＧａＮチャネル層３およびｎ+型ＧａＮソース層４に跨る窒化物半導体積層構造部１の内側壁８およびｎ+型ＧａＮソース層４の上面１４を覆うゲート絶縁膜１１が形成される（ゲート絶縁膜形成工程）。ゲート絶縁膜１１の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法やプラズマＣＶＤ法、熱ＣＶＤ法が適用される。また、ゲート絶縁膜と内側壁８の界面準位の低減を目的に、任意の雰囲気中でアニール処理を行ってもよい。
【００４０】
次いで、公知のフォトリソグラフィ技術により、ゲート電極１２を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ゲート電極１２の材料として用いられるメタルが、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極１２以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｅに示すように、ゲート絶縁膜１１におけるトレンチ７内の部分上に、ゲート電極１２が形成される（ゲート電極形成工程）。
【００４１】
ゲート電極１２が形成された後には、図２Ｅに示すように、ゲート絶縁膜１１の表面およびゲート電極１２の上面１３に、絶縁膜１７が、たとえば、ＥＣＲスパッタ法により形成される。
絶縁膜１７が形成された後には、公知のフォトリソグラフィ技術により、コンタクトホール１８を形成すべき部分と対向する開口を有するフォトマスクが施され、ゲート絶縁膜１１および絶縁膜１７がドライエッチングにされる。これにより、余分なゲート絶縁膜１１および絶縁膜１７が除去されて、図２Ｆに示すように、ｎ+型ＧａＮソース層４の上面１４を露出させるコンタクトホール１８が形成される。
【００４２】
続いて、窒化物半導体積層構造部１の上面全域に、ソース電極１６の材料として用いられるメタルが、たとえば、スパッタ法により形成される。これにより、コンタクトホール１８内および絶縁膜１７上にソース電極１６が形成される。
その後は、ソース電極１６の場合と同様の方法により、ｎ+型ＧａＮドレイン層５の裏面に、ドレイン電極１９が形成される（ドレイン電極形成工程）。
【００４３】
こうして、図２Ｇに示すように、図１の窒化物半導体素子を得ることができる。
複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。ソース電極１６およびドレイン電極１９は、すべてのセルに対して共通の電極となっている。
以上のように、この実施形態の窒化物半導体素子によれば、トレンチ７の底部において、ｎ-型ＧａＮドリフト層６の内側壁８および内底壁９には、断面略楕円状のｐ型ＧａＮ層１０が形成されている。そして、このｐ型ＧａＮ層１０の不純物濃度は、たとえば、４×１０19ｃｍ-3以下であり、アクセプタ濃度が、たとえば、５×１０17ｃｍ-3である。
【００４４】
そのため、素子のオフ時、つまり、ゲート電極１２の電位がソース電極１６の電位と同じ基準電位になったときに、積層方向に沿ってゲート電極１２とドレイン電極１９とで挟まれる部分（すなわち、ゲート絶縁膜１１における内底壁９上の部分、ｐ型ＧａＮ層１０、ｎ-型ＧａＮドリフト層６およびｎ+型ＧａＮドレイン層５からなる積層構造）に最大（動作）電圧が印加されても、ｎ-型ＧａＮドリフト層６とｐ型ＧａＮ層１０との間に広がる空乏層において、その電圧を十分に降下させることができる。
【００４５】
たとえば、素子の動作電圧が６００Ｖである場合、素子のオフ時には、ゲート電極１２とドレイン電極１９との間に６００Ｖの電位差が生じる。ｎ+型ＧａＮドレイン層５およびｎ-型ＧａＮドリフト層６で降下する電圧が２００Ｖである場合、ｐ型ＧａＮ層１０が形成されていないと、ゲート絶縁膜１１に４００Ｖもの高電圧がかかり、それによってゲート絶縁膜１１が絶縁破壊するおそれがある。
【００４６】
これに対し、この実施形態の窒化物半導体素子では、ｐ型ＧａＮ層１０が形成されているので、ｎ-型ＧａＮドリフト層６とｐ型ＧａＮ層１０との間に広がる空乏層の抵抗値が、たとえば、ｎ-型ＧａＮドリフト層６の１５０％であると、当該空乏層で３００Ｖの電圧降下を生じさせてゲート絶縁膜１１にかかる電圧を１００Ｖに低減することができる。その結果、ゲート絶縁膜１１の絶縁破壊を抑制することができる。
【００４７】
したがって、ゲート絶縁膜１１の種類によらず、ｎ-型ＧａＮドリフト層６の厚さやｎ型不純物濃度を設計することができるので、III族窒化物半導体の特性を最大限に引き出してｎ-型ＧａＮドリフト層６を形成することができ、それによって、低抵抗化された窒化物半導体素子を提供することができる。
また、ｐ型ＧａＮ層１０は、窒化物半導体素子の製造工程において、窒化物半導体積層構造部１の１対の内側壁８が積層方向に対して平行（つまり、窒化物半導体積層構造部１の積層界面に対して垂直）になるようにトレンチ７が形成され、トレンチ７内に露出する内底壁９に堆積された堆積体３０中のアクセプタ原子が熱拡散されることによって形成される。
【００４８】
熱拡散では、堆積によりがアクセプタ原子接触した接触面から、アクセプタ原子がｐ型不純物としてＧａＮ内へ当方的に拡散が広がっていく。そのため、アクセプタ原子を拡散させたくない部位にはアクセプタ原子を接触させないことが望ましい。
この窒化物半導体素子のように、トレンチ７に望む１対の内側壁８が積層方向に対して平行であれば、内側壁８とアクセプタ原子との接触を抑制することができる。そのため、チャネルが形成される内側壁８へのアクセプタ原子の拡散を抑制することができる。その結果、トランジスタ特性の劣化（たとえば、高抵抗化など）を抑制することができる。
【００４９】
図３は、本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための概略断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図３において、窒化物半導体積層構造部１は、ｎ型層２（第１層）と、ｎ型層２上に設けられたｐ型不純物を含むＧａＮからなるｐ型層２３（第２層）とを備えている。
【００５０】
また、図３において、トレンチ７は、ｐ型層２３における窒化物半導体積層構造部１の積層界面（以下、この界面を単に「積層界面」ということがある。）に平行な最表面２４から、ｐ型層２３を貫通して、ｎ-型ＧａＮドリフト層６における窒化物半導体積層構造部１の積層方向（以下、この方向を「積層方向」ということがある。）途中部に至る深さで形成されている。
【００５１】
ｐ型層２３において、トレンチ７の内側壁８の上部から、幅方向に広がるトレンチ７の周辺領域は、ｐ型不純物よりもｎ型不純物が高濃度に含有されるｎ+型ＧａＮソース領域２５である。一方、ｐ型層２３において、ｎ+型ＧａＮソース領域２５以外の領域は、ｎ型不純物よりもｐ型不純物が高濃度に含有されるｐ型ＧａＮチャネル領域２６である。
ｐ型ＧａＮチャネル領域２６における内側壁８のトレンチ７に臨む付近の領域が、ゲート電極１２に対向したチャネル領域１５である。
【００５２】
さらに、図３において、コンタクトホール１８は、ｐ型層２３の最表面２４におけるｎ+型ＧａＮソース領域２５の最表面２７およびｐ型ＧａＮチャネル領域２６の最表面２８に跨って形成されている。これにより、ソース電極１６は、ｎ+型ＧａＮソース領域２５に対してオーミック接触するとともに、ｐ型ＧａＮチャネル領域２６に対してショットキー接触する。その他の構成は、前述の第１の実施形態の場合と同様であり、また、第１の実施形態と同様の作用および効果を発現することができる。
【００５３】
この実施形態の窒化物半導体素子は、図２Ａ〜図２Ｇを参照して説明した方法と類似の方法によって作製することができる。
すなわち、ｐ型ＧａＮチャネル層３の形成後、公知のフォトリソグラフィ技術により、ｎ+型ＧａＮソース領域２５の形成すべき領域に開口を有するマスクを形成し、このマスクから露出するｐ型ＧａＮチャネル領域２６に向けてｎ型不純物（たとえば、Ｓｉ）のイオンを注入すればよい。イオンを注入するときの加速エネルギーは、たとえば、６０ｋｅＶであり、この加速エネルギーによって注入されるイオンのドーズ量は、たとえば、１×１０20ｃｍ-2である。その後、たとえば、アニール温度：１０００℃、アニール時間：３０分間のアニール条件で焼き鈍し処理を行なうことにより、注入されたｎ型不純物を、ＧａＮ結晶構造の各サイトに配位させてｎ+型ＧａＮソース領域２５を形成することができる。
【００５４】
以上、本発明の２つの実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の実施形態では、III族窒化物半導体として、ＧａＮを用いた例を示したが、ＡｌＧａＮなどの他のIII族窒化物半導体を用いて窒化物半導体素子を構成してもよい。この場合に、単一種類のIII族窒化物半導体を用いる必要はなく、たとえば、ＧａＮ層とＡｌＧａＮ層とを組み合わせて窒化物半導体積層構造部１を形成してもよい。
【００５５】
また、前述の実施形態では、トレンチ７は、内側壁８が積層方向に対して平行となるように、断面略矩形状に形成されているとしたが、トレンチ７の形状は、たとえば、断面逆台形、断面Ｕ字形、断面Ｖ字形、断面台形などの他の形状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための概略断面図である。
【図２Ａ】図１の窒化物半導体素子の製造方法を説明するための概略断面図である。
【図２Ｂ】図２Ａの次の工程を示す図である。
【図２Ｃ】図２Ｂの次の工程を示す図である。
【図２Ｄ】図２Ｃの次の工程を示す図である。
【図２Ｅ】図２Ｄの次の工程を示す図である。
【図２Ｆ】図２Ｅの次の工程を示す図である。
【図２Ｇ】図２Ｆの次の工程を示す図である。
【図３】本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための概略断面図である。
【符号の説明】
【００５７】
１    窒化物半導体積層構造部
２    ｎ型層
３    ｐ型ＧａＮチャネル層
４    ｎ+型ＧａＮソース層
５    ｎ+型ＧａＮドレイン層
６    ｎ-型ＧａＮドリフト層
７    トレンチ
８    内側壁
９    内底壁
１０  ｐ型ＧａＮ層
１１  ゲート絶縁膜
１２  ゲート電極
１６  ソース電極
１９  ドレイン電極
２３  ｐ型層
２５  ｎ+型ＧａＮソース領域
２６  ｐ型ＧａＮチャネル領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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