(57)【要約】【課題】複数の半導体素子と外部の電極とを接続する際、部品点数を抑え半導体モジュールの組立が煩雑になることを防止することが可能な半導体モジュールを提供することを目的とする。【解決手段】半導体チップ１に備えられる電極パッド３、４のそれぞれの内蔵抵抗の抵抗値を互いに変え、各列のＭＯＳＦＥＴ２のゲート端子とゲート電極１０とをそれぞれ接続するためのワイヤ１１、１２の長さの違いにより生じる各ワイヤの寄生インダクタンスのアンバランスを解消させるように、列毎にゲート電極１０に接続される電極パッドを変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ端子を備えた半導体素子が形成される複数の半導体チップと、
前記半導体チップの外部に設けられる電極と、
前記半導体チップの中心から所定距離の位置に形成され、前記半導体素子の端子に接続される第１の電極パッドと、
前記半導体チップの中心から前記所定距離の位置で、かつ、前記第１の電極パッドと異なる位置に形成され、前記半導体素子の端子に接続される第２の電極パッドと、
を備え、
前記各半導体チップはそれぞれ前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続される、
ことを特徴とする半導体モジュール。
【請求項２】
前記第１の電極パッドと前記電極、前記第２の電極パッドと前記電極がそれぞれ異なる長さのワイヤを介して接続される場合で、かつ、前記第１及び第２の電極パッドのそれぞれの内蔵抵抗の抵抗値が互いに異なっている場合、
前記各半導体チップはそれぞれ前記ワイヤの長さに応じて前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続される、
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１の電極パッドと前記電極、前記第２の電極パッドと前記電極がそれぞれ異なる長さのワイヤを介して接続される場合で、かつ、前記第１の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値と前記第２の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値とが互いに異なる場合、
前記各半導体チップはそれぞれ前記ワイヤの長さに応じて前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続される、
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項４】
前記第１の電極パッドと前記半導体素子の他の端子との間に形成されるツェナーダイオードを備え、
前記各半導体チップはそれぞれ前記半導体素子の端子と前記半導体素子の他の端子との間の電圧を一定に制限するか否かに応じて前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続される、
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項５】
複数列に並べられて形成される前記各半導体チップのうち、前記第１の電極パッドと前記電極とが接続される各半導体チップが一方列に並べられ、前記第２の電極パッドと前記電極とが接続される各半導体チップが他方列に並べられている、
ことを特徴とする請求項１〜４の何れか１項に記載の半導体モジュール。
【請求項６】
前記各半導体チップは列毎に前記第１又は第２の電極パッドが同一直線上に配置されるように複数列に並べられて形成されている、
ことを特徴とする請求項１〜４の何れか１項に記載の半導体モジュール。
【請求項７】
前記第１及び前記第２の電極パッドは、前記半導体チップの中心を中心点とする対称の位置に形成される、
ことを特徴とする請求項１〜４の何れか１項に記載の半導体モジュール。
【請求項８】
前記第１の電極パッドと前記電極とが接続される半導体チップに対して、前記第２の電極パッドと前記電極とが接続される半導体チップは、前記半導体チップの中心を中心点として所定角度回転されて形成されている、
ことを特徴とする請求項１〜４の何れか１項に記載の半導体モジュール。
【請求項９】
前記第１の電極パッドと前記電極とが接続される半導体チップに対して、前記第２の電極パッドと前記電極とが接続される半導体チップは、前記半導体チップの中心を中心点として１８０°回転されて形成されている、
ことを特徴とする請求項１〜４の何れか１項に記載の半導体モジュール。
【請求項１０】
端子を有する半導体素子を備えた半導体チップであって、
前記半導体チップの中心から所定距離の位置に形成され、前記半導体素子の端子に接続される第１の電極パッドと、
前記半導体チップの中心から前記所定距離の位置で、かつ、前記第１の電極パッドと異なる位置に形成され、前記半導体素子の端子に接続される第２の電極パッドと、
を備え、
前記第１及び第２の電極パッドの中から所定の電極パッドが選択され外部の電極と接続される、
ことを特徴とする半導体チップ。
【請求項１１】
前記第１及び前記第２の電極パッドは当該半導体チップの中心を中心点とする対称の位置に形成される、
ことを特徴とする請求項１０に記載の半導体チップ。
【請求項１２】
前記第１及び第２の電極パッドは内蔵抵抗の抵抗値が互いに異なっている、
ことを特徴とする請求項１０に記載の半導体チップ。
【請求項１３】
前記第１の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値と前記第２の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値とが互いに異なっている、
ことを特徴とする請求項１０に記載の半導体チップ。
【請求項１４】
前記第１の電極パッドと前記半導体素子の他の端子との間に形成されるツェナーダイオードを備える、
ことを特徴とする請求項１０に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが形成される半導体モジュールに関する。
【背景技術】
【０００２】
通常、半導体チップに形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体素子のゲート端子と半導体チップの外部に設けられるゲート電極とが接続されることにより構成される半導体モジュールにおいて、サージ電圧や発振を抑制するために、半導体チップ内のゲート端子に抵抗が接続される。
【０００３】
図５は、従来の半導体モジュールを示す図である。
図５に示す半導体モジュール５０は、複数の半導体チップ５１を備え、各半導体チップ５１に形成される半導体素子のゲート端子がそれぞれ抵抗５２を介して外部のゲート電極５３に接続されている。このように、半導体素子のゲート端子に抵抗５２を接続することにより、サージ電圧や発振を抑制することができる。
【０００４】
しかしながら、図５に示す半導体モジュール５０は、ゲート電極５３から遠い半導体素子のゲート端子とゲート電極５３とを接続するためのワイヤの長さと、ゲート電極５３に近い半導体素子のゲート端子とゲート電極５３とを接続するためのワイヤの長さが互いに異なるため、ゲート電極５３に駆動信号が入力されて各半導体素子が駆動する際、各ワイヤの寄生インダクタンス同士に差が生じ、各半導体素子のそれぞれのスイッチングタイミングがずれて、一部の半導体素子への電流集中が起こるおそれがある。
【０００５】
そこで、各抵抗５２とゲート電極５３との間にそれぞれ抵抗をさらに設け、各ワイヤの寄生インダクタンスのアンバランスが解消されるように、それらの抵抗の抵抗値を設定することが考えられる。（例えば、特許文献１参照）
【特許文献１】特開２００１−１５６７２号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のように、各抵抗５２とゲート電極５３との間にそれぞれ抵抗をさらに設け、各ワイヤの寄生インダクタンスのアンバランスが解消されるように、それらの抵抗の抵抗値を設定する場合では、半導体モジュール５０に搭載される半導体チップ５１が多くなると、抵抗や配線などの部品が膨大になり半導体モジュール５０の組立が煩雑になるという問題がある。
【０００７】
そこで、本発明では、複数の半導体素子と外部の電極とを接続する各ワイヤの寄生インダクタンスのアンバランスを解消させる際、部品点数を抑え半導体モジュールの組立が煩雑になることを防止することが可能な半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体モジュールは、それぞれ端子を備えた半導体素子が形成される複数の半導体チップと、前記半導体チップの外部に設けられる電極と、前記半導体チップの中心から所定距離の位置に形成され、前記半導体素子の端子に接続される第１の電極パッドと、前記半導体チップの中心から前記所定距離の位置で、かつ、前記第１の電極パッドと異なる位置に形成され、前記半導体素子の端子に接続される第２の電極パッドとを備え、前記各半導体チップはそれぞれ前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続される。
【０００９】
このように構成することにより、目的や用途によって外部の電極と接続する電極パッドを第１及び第２の電極パッドの中から選択することができる。
また、本発明の半導体モジュールは、半導体チップが搭載される位置毎に外部の電極と接続する電極パッドを第１及び第２の電極パッドの中から選択することができる。すなわち、半導体チップと外部の電極との距離によって、外部の電極と接続する電極パッドを第１及び第２の電極チップから選択することができる。
【００１０】
また、本発明の半導体モジュールは、１つの半導体チップで外部の電極と接続される電極パッドを複数用意することができるので、複数の半導体チップを用意することなく、１つの半導体チップに複数種類の半導体チップの役割を担わせることができる。
【００１１】
また、本発明の半導体モジュールは、半導体チップに電極パッドが１つしかない場合と比較して、電極パッドの選択の幅を広げることができる。
また、上記半導体モジュールは、前記第１の電極パッドと前記電極、前記第２の電極パッドと前記電極がそれぞれ異なる長さのワイヤを介して接続される場合で、かつ、前記第１及び第２の電極パッドのそれぞれの内蔵抵抗の抵抗値が互いに異なっている場合、前記各半導体チップがそれぞれ前記ワイヤの長さに応じて前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続されていてもよい。
【００１２】
このように、第１及び第２の電極パッドのそれぞれの内蔵抵抗の抵抗値を互いに変えることで、複数の半導体素子と外部の電極とを接続する各ワイヤの長さの違いにより生じる各ワイヤの寄生インダクタンスのアンバランスを解消させるように、第１及び第２の電極パッドのうち、どちらか一方の電極パッドを外部の電極と接続させることができる。これにより、各ワイヤの寄生インダクタンスのアンバランスを解消させることできるので、部品点数を抑え半導体モジュールの組立が煩雑になることを防止することができる。
【００１３】
また、上記半導体モジュールは、前記第１の電極パッドと前記電極、前記第２の電極パッドと前記電極がそれぞれ異なる長さのワイヤを介して接続される場合で、かつ、前記第１の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値と前記第２の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値とが互いに異なる場合、前記各半導体チップがそれぞれ前記ワイヤの長さに応じて前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続されていてもよい。
【００１４】
このように、第１の電極パッドと半導体素子の他の端子との間に形成される内蔵容量の容量値と第２の電極パッドと半導体素子の他の端子との間に形成される内蔵容量の容量値とを互いに変えることで、複数の半導体素子と外部の電極とを接続する各ワイヤの長さの違いにより生じる各半導体素子のスイッチングタイミングの差を解消させるように、第１及び第２の電極パッドのうち、どちらか一方の電極パッドを外部の電極と接続させることができる。これにより、各半導体素子のスイッチングタイミングの差を解消させることできるので、部品点数を抑え半導体モジュールの組立が煩雑になることを防止することができる。
【００１５】
また、上記半導体モジュールは、前記第１の電極パッドと前記半導体素子の他の端子との間に形成されるツェナーダイオードを備え、前記各半導体チップがそれぞれ前記半導体素子の端子と前記半導体素子の他の端子との間の電圧を一定に制限するか否かに応じて前記第１及び第２の電極パッドの中から所定の電極パッドが選択され前記電極と接続されていてもよい。
【００１６】
このように構成することにより、例えば、半導体モジュールの製品検査時において、第１の電極パッドと外部の電極とを互いに接続することで、半導体素子の端子と他の端子間に定格電圧以上の電圧を印加して半導体モジュールの品質を検査することができると共に、半導体モジュールの製品出荷時において、必要に応じて、第１の電極パッドと外部の電極との接続、又は、第２の電極パッドと外部の電極との接続のどちらか一方の接続を選択することができる。
【００１７】
また、上記半導体モジュールは、複数列に並べられて形成される前記各半導体チップのうち、前記第１の電極パッドと前記電極とが接続される各半導体チップが一方列に並べられ、前記第２の電極パッドと前記電極とが接続される各半導体チップが他方列に並べられていてもよい。
【００１８】
また、上記半導体モジュールにおいて、前記各半導体チップは列毎に前記第１又は第２の電極パッドが同一直線上に配置されるように複数列に並べられて形成されていてもよい。
【００１９】
また、上記半導体モジュールにおいて、前記第１及び前記第２の電極パッドは、前記半導体チップの中心を中心点とする対称の位置に形成されていてもよい。
また、上記半導体モジュールにおいて、前記第１の電極パッドと前記電極とが接続される半導体チップに対して、前記第２の電極パッドと前記電極とが接続される半導体チップは、前記半導体チップの中心を中心点として所定角度回転されて形成されていてもよい。
【００２０】
また、上記半導体モジュールにおいて、前記第１の電極パッドと前記電極とが接続される半導体チップに対して、前記第２の電極パッドと前記電極とが接続される半導体チップは、前記半導体チップの中心を中心点として１８０°回転されて形成されていてもよい。
【００２１】
このように構成することにより、外部の電極に接続される電極パッドを同一直線上に配置させることができる。そのため、ワイヤをボンディングする際、ワイヤのピッチを調整する必要がなく、半導体モジュールの組立のコストの増大を防止することができる。
【００２２】
また、本発明の半導体チップは、端子を有する半導体素子を備えた半導体チップであって、前記半導体チップの中心から所定距離の位置に形成され、前記半導体素子の端子に接続される第１の電極パッドと、前記半導体チップの中心から前記所定距離の位置で、かつ、前記第１の電極パッドと異なる位置に形成され、前記半導体素子の端子に接続される第２の電極パッドとを備え、前記第１及び第２の電極パッドの中から所定の電極パッドが選択され外部の電極と接続される。
【００２３】
また、上記半導体チップにおいて、前記第１及び前記第２の電極パッドは当該半導体チップの中心を中心点とする対称の位置に形成されていてもよい。
また、上記半導体チップにおいて、前記第１及び第２の電極パッドは内蔵抵抗の抵抗値が互いに異なっていてもよい。
【００２４】
また、上記半導体チップにおいて、前記第１の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値と前記第２の電極パッドと前記半導体素子の他の端子との間に形成される内蔵容量の容量値とが互いに異なっていてもよい。
【００２５】
また、上記半導体チップにおいて、前記第１の電極パッドと前記半導体素子の他の端子との間に形成されるツェナーダイオードを備えてもよい。
【発明の効果】
【００２６】
本発明によれば、複数の半導体チップにそれぞれ形成される半導体素子と外部の電極とを接続する際、部品点数を抑え半導体モジュールの組立が煩雑になることを防止することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を用いて本発明の実施形態を説明する。
図１（ａ）は、本発明の実施形態の半導体チップを模式的に示す図である。
図１（ａ）に示す半導体チップ１は、半導体素子としてのＭＯＳＦＥＴ２と、ＭＯＳＦＥＴ２のゲート端子に接続される電極パッド３（第１の電極パッド）及び電極パッド４（第２の電極パッド）とを備えて構成されている。また、半導体チップ１には、ＭＯＳＦＥＴ２のゲート端子と電極パッド３との間に内蔵抵抗５が形成され、ＭＯＳＦＥＴ２のゲート端子と電極パッド４との間に内蔵抵抗６が形成されている。内蔵抵抗５、６のそれぞれの抵抗値は互いに異なるように設定される。なお、本実施形態では、電極パッド４の内蔵抵抗の抵抗値は、電極パッド３の内蔵抵抗の抵抗値よりも小さく設定されているものとする。
【００２８】
図１（ｂ）は、半導体モジュールに搭載される半導体チップ１の一例を示す図である。
図１（ｂ）に示すように、半導体モジュール７に搭載される半導体チップ１は、電極パッド３が半導体チップ１の四隅のうちの一隅に設けられており、電極パッド４が半導体チップ１の中心を通る、電極パッド３の反対側の一隅に設けられている。すなわち、電極パッド３、４の互いの位置関係は、半導体チップ１の中心を中心点とする対称の位置関係になっている。
【００２９】
また、半導体モジュール７は、ソース電極８、ドレイン電極９、及びゲート電極１０が設けられており、ドレイン電極９の上に１２個の半導体チップ１がゲート電極１０に対して平行に６個ずつ２列に搭載されている。そして、ゲート電極１０から遠い方の列の各半導体チップ１では、それぞれ、ワイヤ１１を介して電極パッド４とゲート電極１０とが接続され、ゲート電極１０に近い方の列の各半導体チップ１では、それぞれ、ワイヤ１２を介して電極パッド３とゲート電極１０とが接続されている。ワイヤ１１はワイヤ１２よりも長いため、ゲート電極１０に駆動信号が入力されて各ＭＯＳＦＥＴ２が駆動する際、ワイヤ１１の寄生インダクタンスはワイヤ１２の寄生インダクタンスよりも大きくなる。そのため、本実施形態では、寄生インダクタンスが大きくなるワイヤ１１と内蔵抵抗の抵抗値が小さい電極パッド４とを接続すると共に、寄生インダクタンスが小さくなるワイヤ１２と内蔵抵抗の抵抗値が大きい電極パッド３とを接続して、ワイヤ１１の寄生インダクタンスとワイヤ１２の寄生インダクタンスとの差を相殺させている。
【００３０】
このように、本実施形態では、ゲート電極１０に駆動信号が入力されて各ＭＯＳＦＥＴ２が駆動する際、ワイヤ１１、１２の長さの違いにより生じる各ワイヤの寄生インダクタンスのアンバランスを解消させるように、列毎にゲート電極１０に接続させる電極パッドを変更している。これにより、列毎のＭＯＳＦＥＴ２のスイッチングタイミングが互いにずれることがなくなり、一方列のＭＯＳＦＥＴ２への電流集中を防ぐことができる。また、ゲート電極１０に接続させる電極パッドを変更するだけで各ワイヤの寄生インダクタンスのアンバランスを解消させているので、部品点数を抑え半導体モジュール７の組立が煩雑になることを防止することができる。
【００３１】
また、本実施形態では、電極パッド３、４の互いの位置関係が半導体チップ１の中心を中心点とする対称の位置関係になっているため、一方列の各半導体チップ１を半導体モジュール７に搭載させた後、他方列の各半導体チップ１を一方列の各半導体チップ１に対して１８０度回転させて半導体モジュール７に搭載させることにより、列毎にゲート電極１０に接続される電極パッドを同一直線上に配置させることができる。そのため、ワイヤ１１、１２をボンディングする際、ワイヤ１１、１２のピッチを調整する必要がなく、半導体モジュール７の組立のコストの増大を防止することができる。
【００３２】
なお、上記実施形態では、内蔵抵抗の抵抗値が互いに異なる電極パッド３、４が半導体チップ１に備えられる構成であるが、内蔵抵抗の抵抗値が互いに異なる電極パッドを３つ以上半導体チップ１に備えてもよい。このように構成する場合、各電極パッドをそれぞれ半導体チップ１の中心を基準にして所定距離の位置に設ける。これにより、列毎に半導体チップ１を所定角度回転させて半導体モジュール７に搭載するだけで、列毎にゲート電極１０に接続される電極パッドを同一直線上に配置させることができる。また、ゲート電極１０に対して平行に半導体チップ１を３列以上搭載する場合において、各ワイヤの寄生インダクタンスのアンバランスを解消させることができる。
【００３３】
また、上記実施形態では、内蔵抵抗の抵抗値が互いに異なる電極パッド３、４を半導体チップ１に備え、列毎にゲート電極１０に接続させる電極パッドをワイヤ１１、１２の長さに応じて変更する構成であるが、電極パッド３とＭＯＳＦＥＴ２のソース端子との間に形成される内蔵容量の容量値と、電極パッド４とＭＯＳＦＥＴ２のソース端子との間に形成される内蔵容量の容量値とを互いに異ならせて、列毎のＭＯＳＦＥＴ２のスイッチングタイミングに差が生じないように、列毎にゲート電極１０に接続される電極パッドをワイヤ１１、１２の長さに応じて変更するように構成してもよい。
【００３４】
例えば、図２（ａ）の半導体チップ１の断面図に示すように、電極パッド３に相当するＡｌ（アルミニウム）１３の面積を変えて、Ａｌ１３とソース端子に接続されるＰ型の半導体領域１４との間の酸化膜１５に形成される寄生容量の容量値を変えることで、図２（ｂ）に示すように、電極パッド３とＭＯＳＦＥＴ２のソース電極との間に形成される内蔵容量１６の容量値を変えてもよい。同様に、電極パッド４に相当するＡｌの面積を変えることにより、電極パッド４とＭＯＳＦＥＴ２のソース電極との間に形成される内蔵容量１６の容量値を変えてもよい。
【００３５】
また、図２（ａ）に示す構成では、Ａｌの面積を変えることで電極パッド３又は電極パッド４とＭＯＳＦＥＴ２のソース電極との間に形成される内蔵容量１６の容量値を変える構成であるが、図３に示すように、電極パッド３とＭＯＳＦＥＴ２のソース端子とを接続するツェナーダイオード１７と、電極パッド４とＭＯＳＦＥＴ２のソース端子とを接続するツェナーダイオード１８をそれぞれ半導体チップ１内に形成し、ツェナーダイオード１７、１８を構成するＡｌ電極１９、Ｎ型ポリシリコン２０、及びＰ型ポリシリコン２１のうちＮ型ポリシリコン２０の面積を変更することで、図２（ｂ）に示すように、電極パッド３又は電極パッド４とＭＯＳＦＥＴ２のソース端子との間に形成される内蔵容量１６の容量値を変えてもよい。
【００３６】
また、図４（ａ）及び図４（ｂ）に示すように、半導体チップ１において電極パッド３に隣接して電極パッド２２をさらに設け、電極パッド２２とＭＯＳＦＥＴ２のソース端子とを接続する過電圧防止用のツェナーダイオード２３を半導体チップ１内に形成し、電極パッド４及びゲート電極１０を互いに接続するか、又は、電極パッド３、電極パッド２２、及びゲート電極１０を互いに接続するように構成してもよい。このように構成することにより、例えば、半導体モジュール７の製品検査時において、電極パッド４とゲート電極１０とを互いに接続することで、ＭＯＳＦＥＴ２のゲート−ソース間に定格電圧以上の電圧を印加して半導体モジュール７の品質を検査することができると共に、半導体モジュール７の製品出荷時において、必要に応じて、電極パッド４及びゲート電極１０の接続、又は、電極パッド３、電極パッド２２、及びゲート電極１０の接続のどちらか一方の接続を選択することができる。電極パッド３と電極パッド２２とゲート電極１０とを互いに接続する場合は、ＭＯＳＦＥＴ２のゲート−ソース間に印加される電圧を一定の電圧に制限することができる。なお、電極パッド３と電極パッド２２とを互いに接続する方法は、ワイヤボンディングなど特に限定されない。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態の半導体モジュールを示す図である。
【図２】本発明の他の実施形態の半導体モジュールを示す図である。
【図３】本発明のさらに他の実施形態の半導体モジュールを示す図である。
【図４】本発明のさらに他の実施形態の半導体モジュールを示す図である。
【図５】従来の半導体モジュールを示す図である。
【符号の説明】
【００３８】
１  半導体チップ
２  ＭＯＳＦＥＴ
３  電極パッド
４  電極パッド
５  内蔵抵抗
６  内蔵抵抗
７  半導体モジュール
８  ソース電極
９  ドレイン電極
１０  ゲート電極
１１  ワイヤ
１２  ワイヤ
１３  Ａｌ
１４  半導体領域
１５  酸化膜
１６  内蔵容量
１７  ツェナーダイオード
１８  ツェナーダイオード
１９  Ａｌ電極
２０  Ｎ型ポリシリコン
２１  Ｐ型ポリシリコン
２２  電極パッド
２３  ツェナーダイオード
５０  半導体モジュール
５１  半導体チップ
５２  抵抗
５３  ゲート電極
【図２】
2009016757.tif 000003
【図５】
2009016757.tif 000004
【図１】
2009016757.tif 000005
【図３】
2009016757.tif 000006
【図４】
2009016757.tif 000007