(57)【要約】【課題】出力容量及び出力直列寄生インダクタンスの影響に対して最適化された、超高周波数領域において高効率を実現することができる逆Ｆ級増幅回路を提供する。【解決手段】本発明の逆Ｆ級増幅回路は、ＦＥＴ１と、出力負荷回路２とを備えている。出力負荷回路２は、出力負荷回路２の周波数ｆの入力インピーダンスＺｉｎ（ｆ）と、ＦＥＴ１の出力容量Ｃｏｕｔと出力直列寄生インダクタンスＬｏｕｔとを用いて下記式：【数１】2009130472.tif 000023で定義されるアドミッタンスＹ（ｆ）が、特定の基本波周波数ｆ０について、Ｙ（２ｆ０）＝０，Ｙ（３ｆ０）＝∞を満足するように構成されている。【選択図】図２
2009130472.tif 000002
【特許請求の範囲】
【請求項１】
増幅用トランジスタと、
前記増幅用トランジスタの出力端に接続された出力負荷回路
とを具備し、
前記出力負荷回路の周波数ｆの入力インピーダンスＺｉｎ（ｆ）と、前記増幅用トランジスタの出力容量Ｃｏｕｔと、前記増幅用トランジスタの出力直列寄生インダクタンスＬｏｕｔとを用いて下記式：
【数１】
2009130472.tif 000019
で定義されるアドミッタンスＹ（ｆ）が、（４πｆ０Ｌｏｕｔ）（４πｆ０Ｃｏｕｔ）＜１を満足するような特定の基本波周波数ｆ０について、下記式（２）及び（３）：
Ｙ（２ｆ０）＝０，      ・・・（２）
Ｙ（３ｆ０）＝∞，      ・・・（３）
を満足するように前記出力負荷回路が構成されている
逆Ｆ級増幅回路。
【請求項２】
請求項１に記載の逆Ｆ級増幅回路であって、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が第１ノードに接続され、特性インピーダンスがＺ０であり、且つ、長さがｌ１である第１伝送線路と、
一端が前記第１ノードに接続され、他端が接地され、且つ、前記基本波周波数ｆ０に対応する伝播波長λの４分の１の長さを有する第２伝送線路と、
一端が前記第１ノードに接続され、他端が第２ノードに接続された、特性インピーダンスがＺ０で、長さがｌ２である第３伝送線路と、
前記第２ノードに接続され、前記第２ノードと接地端子との間のインピーダンスが、周波数３ｆ０においてゼロになる並列回路
とを備えており、
前記第１伝送線路の長さｌ１と前記第３伝送線路の長さｌ２とが、前記式（２）、（３）を満足するように調節された
逆Ｆ級増幅回路。
【請求項３】
増幅用トランジスタと、
前記増幅用トランジスタの出力端に接続された出力負荷回路
とを具備し、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が第１ノードに接続され、特性インピーダンスがＺ０である第１伝送線路と、
一端が前記第１ノードに接続され、他端が接地され、且つ、前記基本波周波数ｆ０に対応する伝播波長λの４分の１の長さを有する第２伝送線路と、
一端が前記第１ノードに接続され、他端が第２ノードに接続された、特性インピーダンスがＺ０である第３伝送線路と、
前記第２ノードに接続され、前記第２ノードと接地端子との間のインピーダンスが、周波数３ｆ０においてゼロになる並列回路
とを備えており、
前記第１伝送線路の長さｌ１と前記第３伝送線路の長さｌ２とが、下記式：
【数２】
2009130472.tif 000020
を満足するように調節された
逆Ｆ級増幅回路。
【請求項４】
請求項３に記載の逆Ｆ級増幅回路であって、
前記並列回路は、一端が前記第２ノードに接続され、他端が接地され、且つ、前記伝播波長λの６分の１の長さを有する伝送回路を備える
逆Ｆ級増幅回路。
【請求項５】
請求項３に記載の逆Ｆ級増幅回路であって、
前記並列回路は、一端が前記第２ノードに接続され、他端が開放され、且つ、前記伝播波長λの１２分の１の長さを有する伝送回路を備える
逆Ｆ級増幅回路。
【請求項６】
増幅用トランジスタと、
前記増幅用トランジスタの出力端に接続された出力負荷回路
とを具備し、
前記出力負荷回路の周波数ｆの入力インピーダンスＺｉｎ（ｆ）と前記増幅用トランジスタの出力容量Ｃｏｕｔとを用いて下記式：
【数３】
2009130472.tif 000021
で定義されるアドミッタンスＹ’（ｆ）が、特定の基本波周波数ｆ０について、下記式（２’）及び（３’）：
Ｙ’（２ｆ０）＝０，      ・・・（２’）
Ｙ’（３ｆ０）＝∞，      ・・・（３’）
を満足するように前記出力負荷回路が構成されている
逆Ｆ級増幅回路。
【請求項７】
請求項３に記載の逆Ｆ級増幅回路であって、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が開放され、特性インピーダンスがＺ０１であり、且つ、前記基本波周波数ｆ０に対応する伝播波長λの１２分の１の長さを有する第１伝送線路と、
一端が前記入力端子に接続され、他端が第１ノードに接続され、特性インピーダンスがＺ０２であり、且つ、長さがＬである第２伝送線路と、
前記第１ノードに接続され、前記第１ノードと接地端子との間のインピーダンスが、周波数２ｆ０においてゼロになる並列回路
とを備え、
前記第２伝送線路の長さｌが、前記式（２’）、（３’）を満足するように決定された
逆Ｆ級増幅回路。
【請求項８】
増幅用トランジスタと、
前記増幅用トランジスタの出力端に接続された出力負荷回路
とを具備し、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が開放され、特性インピーダンスがＺ０１であり、且つ、前記信号周波数ｆ０に対応する伝播波長λの１２分の１の長さを有する第１伝送線路と、
一端が前記入力端子に接続され、他端が第１ノードに接続され、特性インピーダンスがＺ０２である第２伝送線路と、
前記第１ノードに接続され、前記第１ノードと接地端子との間のインピーダンスが、周波数２ｆ０においてゼロになる並列回路
とを備え、
前記第２伝送線路の長さｌが、下記式：
【数４】
2009130472.tif 000022
を満足するように調節された
逆Ｆ級増幅回路。
【請求項９】
請求項８に記載の逆Ｆ級増幅回路であって、
前記並列回路は、一端が前記第１ノードに接続され、他端が接地され、且つ、前記伝播波長λの４分の１の長さを有する伝送回路を備える
逆Ｆ級増幅回路。
【請求項１０】
請求項８に記載の逆Ｆ級増幅回路であって、
前記並列回路は、一端が前記第１ノードに接続され、他端が開放され、且つ、前記伝播波長λの８分の１の長さを有する伝送回路を備える
逆Ｆ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆Ｆ級増幅回路に関する。
【背景技術】
【０００２】
無線通信システムの高度に伴い、システム及び端末のキーデバイスである送信電力増幅回路の電力効率への要求は、いっそう厳しくなっている。近年の無線通信システムでは、送信電力制御技術、多値変調方式、及び多チャンネル共通増幅が導入され、更に、携帯端末の多機能化が進展している。このような状況は、送信電力増幅回路における電力効率の更なる向上を必要としている。
【０００３】
近年、このような要請に応える増幅回路として、逆Ｆ級増幅回路が提案され、多くの機関が研究開発に取り組んでいる。逆Ｆ級増幅回路では、一般に、増幅用トランジスタの出力端における電圧波形が正弦半波であり、電流波形が矩形であり、且つ、各時刻において電圧波形及び電流波形の重なりが無いように動作が制御される；ここで、増幅用トランジスタの出力端とは、増幅用トランジスタが電界効果トランジスタ（ＦＥＴ）である場合にはドレインであり、バイポーラトランジスタである場合にはコレクタを意味している。このような動作によれば、理想的には、１００％のドレイン効率又はコレクタ効率を実現することができる（例えば、A. Inoue et al, "Analysis of Class-F and Inverse Class-F Amplifiers," IEEE MTT-S Int. Microwave Symp. Dig., pp. 775-778, Boston, MA, Jun. 2000、及びC. J. Wei, et al., "Analysis and Experimental Waveform Study on Inverse Class-F Mode of Microwave Power FETs", IEEE, MTT-S Int. Microwave Symp. Dig., pp. 525-528, Boston, MA, June 2000参照）。逆Ｆ級増幅回路に類似する回路として、逆Ｆ級動作とは逆の電圧波形及び電流波形で動作するＦ級増幅回路が知られているが、逆Ｆ級増幅回路は、Ｆ級増幅回路と効率が同程度であり、出力電力においてはより優れているとされている（例えば、Y. Y. Woo, et al. "Analysis and Experiments for High-Efficiency Class-F and inverse Class-F power amplifiers," IEEE Trans. Microwave Theory Tech., vol. 54, no. 5, pp. 1969-1974, May 2006参照）。
【０００４】
一般的には、増幅用トランジスタに接続された出力負荷回路の入力インピーダンスを、奇数次高調波の周波数において短絡に、且つ、偶数次高調波の周波数において開放になるように調節すれば、逆Ｆ級動作を実現することができると考えられている。このことを、ＦＥＴを増幅用トランジスタとして使用する逆Ｆ級増幅回路を例にとって説明する。図１は、増幅用トランジスタとしてＦＥＴを使用した場合について、理想的なＦＥＴ特性、及び、逆Ｆ級増幅回路が最大出力電力が実現される時のドレイン電圧Ｖｄ及びドレイン電流Ｉｄの波形を示す。図１において、ＶＤＳはドレインバイアス電圧であり、Ｖｍａｘは最大ドレイン電圧であり、Ｖｍｉｎは最小ドレイン電圧であり、Ｉｍａｘは、最大ドレイン電流である。ドレイン電圧Ｖｄは、正弦半波であり、ドレイン電流Ｉｄは、デューティー５０％の矩形波である。このような波形を有するドレイン電圧Ｖｄ及びドレイン電流Ｉｄのフーリエ級数展開は、下記の通りである：
【数１】
2009130472.tif 000003
式（１−１）からドレイン電圧Ｖｄの奇数次高調波は零であり、式（１−２）から電流Ｉｄの偶数次高調波は零であることが理解される。したがって、これらの条件を満足させるためには、奇数次高調波の周波数において入力インピーダンスが短絡であり、且つ、偶数次高調波の周波数において入力インピーダンスが開放になるような回路を出力負荷回路として用いればよいように考えられるかもしれない。
【０００５】
しかしながら、この議論は、超高周波数領域においては妥当ではない。非常に高い周波数領域においては、増幅用トランジスタの出力容量成分や、出力直列寄生インダクタンス成分が動作に影響するようになる。これらの成分を考慮せずに、逆Ｆ級増幅回路を設計すると、増幅用トランジスタの出力端における信号波形が歪み、非常に高い周波数領域においては所望の特性が得られない。
【０００６】
こうした問題は、逆Ｆ級動作とは逆の電圧波形及び電流波形で動作するＦ級増幅回路で指摘されており、寄生容量及び寄生インダクタンスを考慮したＦ級増幅回路の回路設計法が提案されている（例えば、A.V. Grebennikov, "Circuit Design Technique for High Efficiency Class F Amplifiers", IEEE Trans. Microwave Theory Tech., vol. 54, no. 5, pp. 1969-1974, May 2006参照）。しかしながら、逆Ｆ級増幅回路について、出力容量及び出力直列寄生インダクタンスを考慮して高効率を実現する回路設計手法は、提案されていない。
【非特許文献１】A. Inoue et al, "Analysis of Class-F and Inverse Class-F Amplifiers," IEEE MTT-S Int. Microwave Symp. Dig., pp. 775-778, Boston, MA, Jun. 2000
【非特許文献２】C. J. Wei, et al., "Analysis and Experimental Waveform Study on Inverse Class-F Mode of Microwave Power FETs", IEEE, MTT-S Int. Microwave Symp. Dig., pp. 525-528, Boston, MA, June 2000
【非特許文献３】Y. Y. Woo, et al. "Analysis and Experiments for High-Efficiency Class-F and inverse Class-F power amplifiers," IEEE Trans. Microwave Theory Tech., vol. 54, no. 5, pp. 1969-1974, May 2006
【非特許文献４】A.V. Grebennikov, "Circuit Design Technique for High Efficiency Class F Amplifiers", IEEE Trans. Microwave Theory Tech., vol. 54, no. 5, pp. 1969-1974, May 2006
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、出力容量及び／又は出力直列寄生インダクタンスの影響に対して最適化された、超高周波数領域において高効率を実現することができる逆Ｆ級増幅回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一の観点では、逆Ｆ級増幅回路が、増幅用トランジスタと、前記増幅用トランジスタの出力端に接続された出力負荷回路とを具備している。前記出力負荷回路は、前記出力負荷回路の周波数ｆの入力インピーダンスＺｉｎ（ｆ）と、前記増幅用トランジスタの出力容量Ｃｏｕｔと、前記増幅用トランジスタの出力直列寄生インダクタンスＬｏｕｔとを用いて下記式（２−１）：
【数２】
2009130472.tif 000004
で定義されるアドミッタンスＹ（ｆ）が、（４πｆ０Ｌｏｕｔ）（４πｆ０Ｃｏｕｔ）＜１を満足するような特定の信号周波数ｆ０について、下記式（２−２）及び（２−３）：
Ｙ（２ｆ０）＝０，      ・・・（２−２）
Ｙ（３ｆ０）＝∞，      ・・・（２−３）
を満足するように構成されている。このように構成された逆Ｆ級増幅回路では、増幅用トランジスタの（出力端ではなく）等価回路の電流源から出力側を見たインピーダンスに対して、逆Ｆ級動作の条件（厳密には、２次高調波及び３次高調波についての逆Ｆ級動作の条件）を満足させることができる。従って、超高周波数領域において高効率を実現することができる。
【０００９】
一実施形態では、前記出力負荷回路が、前記増幅用トランジスタの出力端に接続された入力端子と、一端が前記入力端子に接続され、他端が第１ノードに接続され、特性インピーダンスがＺ０であり、且つ、長さがｌ１である第１伝送線路と、一端が前記第１ノードに接続され、他端が接地され、且つ、前記信号周波数ｆ０に対応する伝播波長λの４分の１の長さを有する第２伝送線路と、一端が前記第１ノードに接続され、他端が第２ノードに接続された、特性インピーダンスがＺ０で、長さがｌ２である第３伝送線路と、前記第２ノードに接続され、前記第２ノードと接地端子との間のインピーダンスが、周波数３ｆ０においてゼロになる並列回路とを備えている。前記第１伝送線路の長さｌ１と前記第３伝送線路の長さｌ２とは、下記式：
【数３】
2009130472.tif 000005
を満足するように調節される。これにより、上記式（２−２）、（２−３）を満足させることができる。
【００１０】
本発明の他の観点では、逆Ｆ級増幅回路が、増幅用トランジスタと、前記増幅用トランジスタの出力端に接続された出力負荷回路とを具備している。前記出力負荷回路は、前記出力負荷回路の周波数ｆの入力インピーダンスＺｉｎ（ｆ）と前記増幅用トランジスタの出力容量Ｃｏｕｔとを用いて下記式（２−１’）：
【数４】
2009130472.tif 000006
で定義されるアドミッタンスＹ’（ｆ）が、特定の基本波周波数ｆ０について、下記式（２−２’）及び（２−３’）：
Ｙ’（２ｆ０）＝０，      ・・・（２−２’）
Ｙ’（３ｆ０）＝∞，      ・・・（２−３’）
を満足するように構成されている。このような逆Ｆ級増幅回路の構成によれば、２次高調波及び３次高調波についての逆Ｆ級動作の条件を満足させ、超高周波数領域において高効率を実現することができる。
【００１１】
一の実施形態では、前記出力負荷回路が、前記増幅用トランジスタの出力端に接続された入力端子と、一端が前記入力端子に接続され、他端が開放され、特性インピーダンスがＺ０１であり、且つ、前記信号周波数ｆ０に対応する伝播波長λの１２分の１の長さを有する第１伝送線路と、一端が前記入力端子に接続され、他端が第１ノードに接続され、特性インピーダンスがＺ０２であり、且つ、長さがｌである第２伝送線路と、前記第１ノードに接続され、前記第１ノードと接地端子との間のインピーダンスが、周波数２ｎｆ０においてゼロになる並列回路とを備えている。前記第２伝送線路の長さｌは、下記式：
【数５】
2009130472.tif 000007
を満足するように調節されている。これにより、上記式（２−２’）、（２−３’）を満足させることができる。
【発明の効果】
【００１２】
本発明によれば、出力容量及び出力直列寄生インダクタンスの影響が考慮された、超高周波数領域において高効率を実現することができる逆Ｆ級増幅回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
（第１実施形態）
図２は、本発明の第１実施形態の逆Ｆ級増幅回路の構成を示す回路図である。第１実施形態の逆Ｆ級増幅回路は、ＦＥＴ１と、出力負荷回路２と、出力整合回路３とを備えている。図２では、ＦＥＴ１は、電流源１１と、容量値Ｃｏｕｔを有する出力容量１２と、インダクタンス値Ｌｏｕｔを有する出力直列寄生インダクタンス１３とからなる等価回路で表されている。出力容量Ｃｏｕｔは、主として、ＦＥＴ１のドレイン−ソース間容量で構成される。一方、出力直列寄生インダクタンスＬｏｕｔは、主として、ＦＥＴ１に接続される信号線（たとえば、ボンディングワイヤ）のインダクタンスで構成される。ＦＥＴ１は、基本波周波数ｆ０の信号を出力する。ここで、基本波周波数ｆ０は、（４πｆ０Ｌｏｕｔ）（４πｆ０Ｃｏｕｔ）＜１を満足するように選ばれている。以下では、基本波周波数ｆ０に対応する伝播波長を伝播波長λと記載する。
【００１４】
ＦＥＴ１の出力端（即ち、ドレイン端子）１ａは、出力負荷回路２の入力ポート２ａに接続されている。後述のように、出力負荷回路２は、逆Ｆ級動作の条件（厳密には、２次高調波及び３次高調波についての逆Ｆ級動作の条件）を満足させるように構成されている。出力負荷回路２の出力ポート２ｂは、出力整合回路３を介して、外部負荷４に接続される。出力整合回路３は、基本波周波数ｆ０近傍において、出力負荷回路２と外部負荷４との間のインピーダンス整合を実現するために使用される。
【００１５】
出力負荷回路２は、第１伝送線路２１と、第２伝送線路２３と、第３伝送線路２４と、並列回路２６とを備えている。第１伝送線路２１は、入力ポート２ａとノード２２の間に接続され、その長さはｌ１である。第２伝送線路２３は、一端がノード２２に接続され、先端接地であり、且つ、伝播波長λの４分の１の長さを有している。第３伝送線路２４は、ノード２２とノード２５の間に接続されており、その長さはｌ２である。ノード２５は、出力ポート２ｂに接続されている。第１伝送線路２１、第２伝送線路２３、及び第３伝送線路２４の特性インピーダンスは、いずれも、Ｚ０（典型的には５０Ω）である。第１伝送線路２１、第２伝送線路２３、及び第３伝送線路２４としては、様々な伝送線路が使用可能であり、たとえば、マイクロストリップ線路やコプレーナ線路が使用され得る。
【００１６】
並列回路２６は、３次高調波（すなわち、基本波周波数ｆ０の３倍の周波数の信号）について短絡であるように構成される回路である。並列回路２６の構成は、様々に変更され得る。図２に示されているように、並列回路２６としては、一端がノード２５に接続され、他端が接地され、且つ、伝播波長λの６分の１の長さを有する伝送線路２７が使用可能である。また、図３に示されているように、一端がノード２５に接続され、他端が開放され、且つ、伝播波長λの１２分の１の長さを有する伝送線路２８が並列回路２６として使用されることも可能である。
【００１７】
図２及び図３の逆Ｆ級増幅回路において、第１伝送線路２１の長さｌ１と第３伝送線路２４の長さｌ２とは、下記式：
【数６】
2009130472.tif 000008
を満足するように調節されている。上記式（３−１）、（３−２）を満足させることにより、ＦＥＴ１の電流源１１から見たアドミッタンスＹ（ｆ）を、２次高調波周波数２ｆ０についてゼロ、３次高調波周波数３ｆ０については無限大にすることができる。言い換えれば、ＦＥＴ１の等価回路の電流源１１から出力側を見たアドミッタンスをＹ（ｆ）としたとき、基本波周波数ｆ０について、下記の式（３−３）及び（３−４）：
Ｙ（２ｆ０）＝０，      ・・・（３−３）
Ｙ（３ｆ０）＝∞，      ・・・（３−４）
を成立させることができる。ここで、ＦＥＴ１の等価回路の電流源１１から出力側をみたアドミッタンスＹ（ｆ）は、下記式（３−５）：
【数７】
2009130472.tif 000009
で表されることに留意されたい。式（３−３）、（３−４）は、２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させることと同義である。
【００１８】
以下では、式（３−１）、（３−２）を満足するように、第１伝送線路２１の長さｌ１と第３伝送線路２４の長さｌ２を調節することにより、２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させることができることについて説明する。
【００１９】
図２を参照して、２次高調波周波数２ｆ０においては、第２伝送線路２３が４分の１波長の長さを有しているため、ノード２２が第２伝送線路２３によって短絡になる。従って、出力負荷回路２は、２次高調波周波数２ｆ０において第１伝送線路２１の先端が短絡された回路になる。よって、２次高調波周波数２ｆ０における出力負荷回路２のインピーダンスＺｉｎ（２ｆ０）について、下記式が成立する：
【数８】
2009130472.tif 000010
式（３−５）と式（３−６）から、２次高調波周波数２ｆ０におけるアドミッタンスＹ（２ｆ０）について、下記式が成立する：
【数９】
2009130472.tif 000011
したがって、式（３−３）の条件（Ｙ（２ｆ０）＝０）を成立させるためには、式（３−１）が成立すればよい。即ち、第１伝送線路２１の長さｌ１を式（３−１）を満足するように決定すれば、式（３−３）を満足させることができる。
【００２０】
一方、３次高調波周波数３ｆ０においては、第２伝送線路２３が４分の１波長の長さを有するためノード２２が開放になると共に、ノード２５は、６分の１波長の長さを有する先端短絡の伝送線路２７によって短絡になる。従って、３次高調波周波数３ｆ０における出力負荷回路２のインピーダンスＺｉｎ（３ｆ０）について、下記式が成立する：
【数１０】
2009130472.tif 000012
式（３−５）と式（３−８）から、３次高調波周波数３ｆ０におけるアドミッタンスＹ（３ｆ０）について、下記式が成立する：
【数１１】
2009130472.tif 000013
したがって、式（３−４）の条件（Ｙ（３ｆ０）＝∞）を成立させるためには、式（３−２）が成立すればよい。即ち、第１伝送線路２１の長さｌ１、第３伝送線路２４の長さｌ２を式（３−２）を満足するように決定すれば、式（３−４）を満足させることができる。
【００２１】
このように、式（３−１）、（３−２）を満足するように第１伝送線路２１の長さｌ１と第３伝送線路２４の長さｌ２を調節することにより、２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させることができる。
【００２２】
図２及び図３の回路構成は、全ての高次高調波について理想的な逆Ｆ級動作を実現するわけではない；４次以上の高次高調波については、逆Ｆ級動作の条件を満足しない。しかしながら、現実には、トランジスタ特性のバラツキ、回路製造バラツキ、及び周波数帯域の狭帯域化などの問題があるため、高次高調波を無視しても大きな影響はない。むしろ、高次高調波に対して逆Ｆ級動作の条件を満足させる回路よりも、出力容量Ｃｏｕｔ及び寄生インダクタンスＬｏｕｔを考慮しながら２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させる回路を構成する方が実用的であり、且つ、特性の改善を期待できる。このような議論は、信号周波数ｆ０が高くなり、出力容量Ｃｏｕｔ及び寄生インダクタンスＬｏｕｔの影響が大きくなる場合において、一層に妥当する。
【００２３】
より電力効率を向上させるためには、基本波周波数ｆ０における電流源１１から出力側をみたアドミッタンスＹ（ｆ０）を、基本波周波数ｆ０におけるＦＥＴ１の最適出力アドミタンスＹｏｕｔ（ｆ０）の複素共役Ｙｏｕｔ＊（ｆ０）に一致することが好ましい。これにより、電流源１１と出力負荷回路２との間のインピーダンス整合を達成することができる。
【００２４】
図２、図３の回路構成では、第１伝送線路２１、第３伝送線路２４の適正な長さは、出力整合回路３の構成に無関係であることに留意されたい。基本波についての出力最適化は、出力整合回路３を適切に構成することによって実現することができる。
【００２５】
以上に説明されているように、第１実施形態の回路構成によれば、ＦＥＴ１の等価回路の電流源２から出力側をみたインピーダンスを、２次高調波については開放、３次高調波については短絡にすることができる。したがって、第１実施形態の回路構成によれば、実用性に優れながら、出力容量Ｃｏｕｔ及び寄生インダクタンスＬｏｕｔに対して最適化された、高効率の逆Ｆ級増幅回路を実現することができる。
【００２６】
なお、第１実施形態の回路構成は、出力直列寄生インダクタンスＬｏｕｔが無視できる場合にも適用可能である。この場合、Ｌｏｕｔに０を代入して得られる式を用いて、第１伝送線路２１の長さｌ１と第３伝送線路２４の長さｌ２を決定すればよい。
【００２７】
（第２実施形態）
図４は、本発明の第２実施形態の逆Ｆ級増幅回路の構成を示す回路図である。第２実施形態では、出力容量Ｃｏｕｔが無視できないものの、出力直列寄生インダクタンスＬｏｕｔが無視できる場合に好適な逆Ｆ級増幅回路の他の構成が提示される。第２実施形態の逆Ｆ級増幅回路は、ＦＥＴ１と、出力負荷回路５と、出力整合回路３とを備えている。図５では、ＦＥＴ１は、電流源１１と、容量値Ｃｏｕｔを有する出力容量１２とからなる等価回路で表されている。ＦＥＴ１は、基本波周波数ｆ０の信号を出力する。
【００２８】
ＦＥＴ１の出力端（即ち、ドレイン端子）１ａは、出力負荷回路５の入力ポート５ａに接続されている。後述のように、出力負荷回路５は、第１実施形態で使用される出力負荷回路２と同様に、逆Ｆ級動作の条件（厳密には、２次高調波及び３次高調波についての逆Ｆ級動作の条件）を満足させるように構成されている。ただし、第２実施形態で使用される出力負荷回路５は、第１実施形態で使用される出力負荷回路２とは異なる構成を有していることに留意されたい。出力負荷回路５の出力ポート５ｂは、基本波周波数ｆ０に対する出力整合回路３を介して、外部負荷４に接続される。
【００２９】
出力負荷回路５は、第１伝送線路５１と、第２伝送線路５２と、並列回路５４とを備えている。第１伝送線路５１は、一端が入力ポート５ａに接続され、先端が開放されており、特性インピーダンスがＺ０１であり、且つ、伝播波長λの１２分の１の長さを有している。第２伝送線路５２は、入力ポート５ａとノード５３の間に接続されており、特性インピーダンスがＺ０２であり、且つ、長さｌを有している。ノード５３は、出力ポート５ｂに接続されている。
【００３０】
並列回路５４は、偶数次高調波（すなわち、基本波周波数ｆ０の偶数倍の周波数の信号）について短絡であるように構成される回路である。並列回路５４の構成は、様々に変更され得る。図４に示されているように、並列回路５４としては、一端がノード５３に接続され、他端が接地され、且つ、伝播波長λの４分の１の長さを有する伝送線路５５が使用可能である。また、図５に示されているように、一端がノード２５に接続され、他端が開放され、且つ、伝播波長λの８分の１の長さを有する伝送線路５６が並列回路５４として使用されることも可能である。
【００３１】
図４及び図５の逆Ｆ級回路において、第２伝送線路５２の長さｌは、下記式：
【数１２】
2009130472.tif 000014
を満足するように調節されている。上記式（３−１０）を満足させることにより、ＦＥＴ１の電流源１１から見たアドミッタンスＹ’（ｆ）について、式（３−３’）及び（３−４’）：
Ｙ’（２ｆ０）＝０，      ・・・（３−３’）
Ｙ’（３ｆ０）＝∞，      ・・・（３−４’）
を成立させる、即ち、２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させることができる。ここで、第２実施形態では、ＦＥＴ１の等価回路の電流源１１から出力側をみたアドミッタンスＹ’（ｆ）は、下記式（３−５’）：
【数１３】
2009130472.tif 000015
で表されることに留意されたい。
【００３２】
以下では、式（３−１０）を満足するように第２伝送線路５２の長さｌを調節することにより、２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させることができることについて説明する。
【００３３】
図４、図５を参照して、２次高調波周波数２ｆ０において、ノード５３は並列回路５４により接地に対して短絡になる。よって、２次高調波周波数２ｆ０では、出力負荷回路５は、先端開放の第１伝送線路５１と先端短絡の第２伝送線路５２の並列回路として機能する。よって、２次高調波周波数２ｆ０におけるインピーダンスＺｉｎ（２ｆ０）について下記式が成立する：
【数１４】
2009130472.tif 000016
一方、式（３−３’）、式（３−５’）から、２次高調波周波数２ｆ０について下記式が成立する：
【数１５】
2009130472.tif 000017
更に、式（３−１１）、（３−１２）とｔａｎ（π／３）＝√３から、
【数１６】
2009130472.tif 000018
を得る。式（３−１３）を第２伝送線路５２の長さｌについて整理することにより、式（３−１０）が導出される。即ち、式（３−１０）を満足するように第２伝送線路５２の長さｌを調節することにより、２次高調波について逆Ｆ級動作の条件を満足させることができる。
【００３４】
一方、３次高調波周波数３ｆ０では、第１伝送線路５１が、先端開放であり、且つ、伝播波長λの１２分の１の長さを有しているから、入力ポート５ａが短絡になる。即ち、式（３−４’）は、第２伝送線路５２の長さｌに無関係に成立する。
【００３５】
このように、式（３−１０）を満足するように、第２伝送線路５２の長さｌを調節することにより、２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させることができる。
【００３６】
図４、図５に示された第２実施形態の回路構成は、第１実施形態の回路構成と同様に、全ての高次高調波について理想的な逆Ｆ級動作を実現するわけではない。しかしながら、上述されているように、出力容量Ｃｏｕｔについて考慮しながら２次高調波及び３次高調波について逆Ｆ級動作の条件を満足させる回路は、実用的であり、且つ、特性の改善を期待できる点で好適である。
【００３７】
図４、図５の回路構成でも、第２伝送線路５２の適正な長さは、出力整合回路３の構成に無関係であることに留意されたい。基本波についての出力最適化は、出力整合回路３を適切に構成することによって実現することができる。
【００３８】
以上に説明されているように、第２実施形態の回路構成によれば、ＦＥＴ１の等価回路の電流源２から出力側をみたインピーダンスを、２次高調波については開放、３次高調波については短絡にすることができる。第２実施形態の回路構成によれば、実用性に優れながら、出力容量Ｃｏｕｔに対して最適化された、高効率の逆Ｆ級増幅回路を実現することができる。
【図面の簡単な説明】
【００３９】
【図１】増幅用トランジスタとしてＦＥＴを使用した場合について、理想的なＦＥＴ特性、並びに、逆Ｆ級増幅回路が最大出力電力が実現される時のドレイン電圧Ｖｄ及びドレイン電流Ｉｄの波形を示す図である。
【図２】本発明の第１実施形態の逆Ｆ級増幅回路の回路構成を示す図である。
【図３】本発明の第１実施形態の逆Ｆ級増幅回路の他の回路構成を示す図である。
【図４】本発明の第２実施形態の逆Ｆ級増幅回路の回路構成を示す図である。
【図５】本発明の第２実施形態の逆Ｆ級増幅回路の他の回路構成を示す図である。
【符号の説明】
【００４０】
１：ＦＥＴ
１ａ：出力端
２：出力負荷回路
２ａ：入力ポート
２ｂ：出力ポート
３：出力整合回路
４：外部負荷
５：出力負荷回路
５ａ：入力ポート
５ｂ：出力ポート
１１：電流源
１２：出力容量
１３：出力直列寄生インダクタンス
２１：第１伝送線路
２２、２５：ノード
２３：第２伝送線路
２４：第３伝送線路
２６：並列回路
２７、２８：伝送線路
５１：第１伝送線路
５２：第２伝送線路
５３：ノード
５４：並列回路
５５、５６：伝送線路
【図１】
2009130472.tif 000024
【図２】
2009130472.tif 000025
【図３】
2009130472.tif 000026
【図４】
2009130472.tif 000027
【図５】
2009130472.tif 000028