(57)【要約】【課題】簡単な回路構成により、低速の基準クロックから高速のクロック信号を生成することができ、高速クロック信号の周波数選択の制限を緩和することができるクロック信号発生回路を提供すること。【解決手段】クロック信号発生回路１００は、低速の基準クロック信号Ｓ１を発生する基準クロック信号発生回路１１０と、基本クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１逓倍し、逓倍出力Ｓ２を出力するＰＬＬ回路１３０と、ＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ分周し、低速の基準クロック信号Ｓ１よりも高速の第２の基準クロック信号Ｓ３を出力する分周回路１４０と、分周回路１４０の第２の基準クロック信号Ｓ３をＮ２逓倍し、高速のクロック信号である逓倍出力Ｓ４を出力するＰＬＬ回路１５０とをこの順序で備える。【選択図】図１
2009130544.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準クロック信号を発生する基準クロック信号発生回路と、
前記第１の基準クロック信号をＮ１（Ｎ１は任意の自然数）逓倍する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路の逓倍出力を１／Ｎ（Ｎは任意の自然数）分周し、前記第１の基準クロック信号よりも高速の第２の基準クロック信号を出力する分周回路と、
前記分周回路の第２の基準クロック信号をＮ２（Ｎ２は任意の自然数）逓倍して高速のクロック信号を出力する第２のＰＬＬ回路と、
を備えるクロック信号発生回路。
【請求項２】
前記第１のＰＬＬ回路は、
入力電圧に応じて出力周波数を変化させる発振器と、
前記発振器の出力周波数を分周し出力する第２の分周回路と、
前記第２の分周回路の出力と前記第１の基準クロック信号の位相を比較して出力する位相比較器と、
前記位相比較器の出力を位相比較信号に変換するチャージポンプ回路と、
前記チャージポンプ回路の出力から低域周波数成分を取り出すループフィルタとを備え、
前記発振器は、前記ループフィルタからの低域周波数成分を入力電圧に受け、入力電圧に応じた出力周波数を外部に出力するとともに、前記第２の分周回路に出力する請求項１記載のクロック信号発生回路。
【請求項３】
前記第２のＰＬＬ回路は、
入力電圧に応じて出力周波数を変化させる発振器と、
前記発振器の出力周波数を分周し出力する第２の分周回路と、
前記第２の分周回路の出力と前記第２の基準クロック信号の位相を比較して出力する位相比較器と、
前記位相比較器の出力を位相比較信号に変換するチャージポンプ回路と、
前記チャージポンプ回路の出力から低域周波数成分を取り出すループフィルタとを備え、
前記発振器は、前記ループフィルタからの低域周波数成分を入力電圧に受け、入力電圧に応じた出力周波数を外部に出力するとともに、前記第２の分周回路に出力する請求項１記載のクロック信号発生回路。
【請求項４】
前記第１のＰＬＬ回路のロックアップタイムτ１と前記第２のＰＬＬ回路のロックアップタイムτＭとは、τ１≧τＭである請求項１記載のクロック信号発生回路。
【請求項５】
前記第１のＰＬＬ回路及び前記分周回路は、整数分周により構成する請求項１記載のクロック信号発生回路。
【請求項６】
前記第２のＰＬＬ回路は、複数であり、
前記複数の第２のＰＬＬ回路のうちの一つを選択する選択回路を備える請求項１記載のクロック信号発生回路。
【請求項７】
前記第２のＰＬＬ回路が発生するクロック信号を駆動信号として、外部から入力される高速信号に対して高速信号処理を行う高速信号処理回路をさらに備える請求項１記載のクロック信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号発生回路に係り、特に、低速の基準クロックから信号処理用の高速のクロック信号を生成するクロック信号発生回路に関する。
【背景技術】
【０００２】
半導体集積装置の高速信号処理回路の駆動信号を供給するために、ＰＬＬ（Phase Locked Loop）回路により低速基準クロック信号発生回路の周波数をＮ逓倍して高速クロック信号を発生し、この発生した高速クロック信号を高速信号処理回路の駆動信号にする方法が代表的である。ＰＬＬ回路は、発信周波数を一定に保つ他、カウンタを組み込むことで入力信号の整数倍の周波数で信号を出力することもできる。
【０００３】
従来の半導体集積装置に使用される高速クロック信号の生成方法として、特許文献１に記載の半導体集積装置がある。
【０００４】
図６は、特許文献１に記載のクロック信号発生回路を示す図である。
【０００５】
図６において、クロック信号発生回路１０は、基準クロック信号発生回路１１、タイムベース処理回路１２、ＰＬＬ回路１３、及び高速信号処理回路１４を備えて構成される。
【０００６】
基準クロック信号発生回路１１は、低速の基準クロック信号Ｓ１を発生する。基準クロック信号Ｓ１の周波数の範囲は、１０ｋＨｚ〜１００ｋＨｚとし、この例では基準クロック信号Ｓ１の周波数は３２ｋＨｚとする。
【０００７】
タイムベース処理回路１２は、基準クロック信号発生回路１１からの基準クロック信号Ｓ１を分周してタイムデータを生成して出力する。タイムベース処理回路１２は、タイムデータに基づいて高速信号処理回路１４に対する割り込み処理やウォッチドグタイマ機能による監視などの各種の処理を行う。
【０００８】
ＰＬＬ回路１３は、基準クロック信号発生回路１１からの低速のクロック信号Ｓ１をＮ逓倍し、高速のクロック信号Ｓ２を生成する。逓倍数Ｎは、１００以上であれば良くその上限は特に問わないが、その範囲は例えば１００〜２００００の範囲が好ましい。また、ＰＬＬ回路１３が発生するクロック信号Ｓ２の周波数の範囲は、数１０ＭＨｚ〜数１００ＭＨｚとし、例えば１０ＭＨｚ〜７００ＭＨｚの範囲とする。
【０００９】
高速信号処理回路１４は、ＰＬＬ回路１３が発生するクロック信号Ｓ２を駆動信号として駆動し、外部から入力される高速信号Ｓ３に対して所定のデータ処理を行い、その処理された高速信号Ｓ４を外部に出力する。
【特許文献１】特開２００５−１６５４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来のクロック信号発生回路にあっては、以下のような問題があった。
【００１１】
低速基準クロック信号Ｓ１を逓倍数ＮのＰＬＬ回路を用いてＮ逓倍することにより高速クロック信号Ｓ２を生成しているため、逓倍数Ｎが整数逓倍の場合は設定分解能が粗くなり実現できる高速クロック信号Ｓ２の周波数選択の制限が大きくなる。
【００１２】
例えば、図６のクロック信号発生回路１０において、低速基準クロック信号Ｓ１＝３２ｋＨｚから高速クロック信号Ｓ３＝２２．５ＭＨｚが必要な場合を例にとる。ＰＬＬ回路１３の逓倍数Ｎは、
Ｎ＝２２．５ＭＨｚ／３２ｋＨｚ＝７０３．１２５
となり、小数点で表現される逓倍数が必要となるため整数逓倍では実現することができない。したがって、高速クロック信号Ｓ２が実現できる周波数は、ＰＬＬ回路１３が整数逓倍のときには制限が多くなる。このような高速クロック信号Ｓ２の周波数選択の制限を緩和するために、ＰＬＬ回路１３に使用する分周器をフラクショナルＮ方式のような分数での分周数が設定できる方式に変更し、設定分解能を細かくする方法がある。しかし、この方法では、分数での分周数が設定できる分周器が必要となり、分周器の構成が複雑になる欠点がある。
【００１３】
本発明は、かかる点に鑑みてなされたものであり、簡単な回路構成により、低速の基準クロックから高速のクロック信号を生成することができ、高速クロック信号の周波数選択の制限を緩和することができるクロック信号発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のクロック信号発生回路は、第１の基準クロック信号を発生する基準クロック信号発生回路と、前記第１の基準クロック信号をＮ１逓倍する第１のＰＬＬ回路と、前記第１のＰＬＬ回路の逓倍出力を１／Ｎ分周し、前記第１の基準クロック信号よりも高速の第２の基準クロック信号を出力する分周回路と、前記分周回路の第２の基準クロック信号をＮ２逓倍して高速のクロック信号を出力する第２のＰＬＬ回路と、を備える構成を採る。
【発明の効果】
【００１５】
本発明によれば、簡単な回路構成により、低速の基準クロックから高速のクロック信号を生成することができる。また、実現できる周波数が、従来の逓倍数に対してさらに（Ｎ２／Ｎ）倍多くなるので、高速クロック信号の周波数選択の制限を緩和することができ、安定化時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１に係るクロック信号発生回路の構成を示す図である。本実施の形態は、低速の基準クロックから信号処理用の高速のクロック信号を作成するクロック信号発生回路に適用した例である。
【００１８】
図１において、クロック信号発生回路１００は、基準クロック信号発生回路１１０と、タイムベース処理回路１２０と、ＰＬＬ回路１３０（第１のＰＬＬ回路）と、分周回路１４０と、ＰＬＬ回路１５０（第２のＰＬＬ回路）と、ＰＣＭ（Pulse Code Modulation） ＣＯＤＥブロック１６０Ａ及びＡｕｄｉｏ ＤＡ／ＡＤブロック１６０Ｂからなる高速信号処理回路１６０とを備えて構成される。
【００１９】
基準クロック信号発生回路１１０は、低速の基準クロック信号Ｓ１（第１の基準クロック信号）を発生する。
【００２０】
タイムベース処理回路１２０は、基準クロック信号発生回路１１０からの基準クロック信号Ｓ１を分周してタイムデータを生成して出力し、そのタイムデータに基づいて高速信号処理回路１６０を動作状態にするまで時間設定や割り込み処理などの各種処理を行う。
【００２１】
ＰＬＬ回路１３０は、基準クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１（Ｎ１は任意の自然数）逓倍し、逓倍出力Ｓ２を出力するＰＬＬ周波数シンセサイザである。
【００２２】
分周回路１４０は、低速の基準クロック信号Ｓ１が入力されたＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ（Ｎは任意の自然数）分周し、ＰＬＬ回路１５０の第２の基準クロック信号Ｓ３として出力する。
【００２３】
ＰＬＬ回路１５０は、分周回路１４０からの第２の基準クロック信号Ｓ３をＮ２（Ｎ２は任意の自然数）逓倍し、逓倍出力Ｓ４を出力するＰＬＬ周波数シンセサイザである。
【００２４】
高速信号処理回路１６０は、ＰＬＬ回路１５０が発生するクロック信号Ｓ４を駆動信号として駆動し、外部から入力される高速信号Ｓ５ａ，Ｓ５ｂに対して所定のデータ処理を行い、その処理された高速信号Ｓ６ａ，Ｓ６ｂを外部に出力する。具体的には、高速信号処理回路１６０は、ＰＣＭ ＣＯＤＥＣブロック１６０Ａ及びＡｕｄｉｏ ＤＡ／ＡＤブロック１６０Ｂを備え、ＰＣＭ ＣＯＤＥＣブロック１６０Ａは、音声信号Ｓ５ａをＰＣＭコーデック機能により処理する。また、Ａｕｄｉｏ ＤＡ／ＡＤブロック１６０Ｂは、オーディオ信号Ｓ５ｂをＤＡ変換処理やＡＤ変換処理する。
【００２５】
このように、クロック信号発生回路１００は、低速の基準クロック信号Ｓ１（第１の基準クロック信号）を発生する基準クロック信号発生回路１１０と、基準クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１逓倍し、逓倍出力Ｓ２を出力するＰＬＬ回路１３０と、ＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ分周し、低速の基準クロック信号Ｓ１よりも高速の第２の基準クロック信号Ｓ３を出力する分周回路１４０と、分周回路１４０の第２の基準クロック信号Ｓ３をＮ２逓倍し、高速のクロック信号である逓倍出力Ｓ４を出力するＰＬＬ回路１５０とをこの順序で備える。
【００２６】
基準クロック信号発生回路１１０の発生する低速の基準クロック信号Ｓ１をＰＬＬ回路１３０に供給し、ＰＬＬ回路１３０の逓倍出力Ｓ２を分周回路１４０により分周した後、この分周出力を第２の基準クロック信号Ｓ３としてＰＬＬ回路１５０に入力する。そして、ＰＬＬ回路１５０の逓倍出力Ｓ４を高速信号処理回路１６０に入力する。
【００２７】
また、ＰＬＬ回路１３０のロックアップタイムτ１、ＰＬＬ回路１５０のロックアップタイムτ２は、τ１≧τ２の関係が成立するように各ＰＬＬ回路１３０，１５０の応答特性を設定する。
【００２８】
図２は、ＰＬＬ回路１３０及びＰＬＬ回路１５０の具体的な回路構成を示す図である。ＰＬＬ回路１３０及びＰＬＬ回路１５０は、同一構成をとるためＰＬＬ回路１３０を代表して説明する。
【００２９】
図２において、ＰＬＬ回路１３０は、位相比較器１３１、チャージポンプ回路１３２、ループフィルタ１３３、電圧制御型発振回路１３４、及び分周回路１３５を備えて構成される。
【００３０】
位相比較器１３１は、分周回路１３５の出力と低速の基準クロック信号Ｓ１の位相を比較しＵＰ信号及びＤＯＷＮ信号を発生してチャージポンプ回路１３２に出力する。
【００３１】
チャージポンプ回路１３２は、位相比較器１３１からのＵＰ信号及びＤＯＷＮ信号を電流あるいは電圧に変換してループフィルタ１３３に出力する。
【００３２】
ループフィルタ１３３は、チャージポンプ回路１３２の出力から低域周波数成分を取り出して電圧制御型発振回路１３４に出力する。
【００３３】
電圧制御型発振回路１３４は、ループフィルタ１３３からの低域周波数成分を入力電圧に受け、入力電圧に応じた出力周波数ＶＯＵＴを外部に出力するとともに、分周回路１３５に出力する。
【００３４】
分周回路１３５は、電圧制御型発振回路１３４の出力周波数を分周し出力する。
【００３５】
図３は、ＰＬＬ回路１３０のループフィルタ１３３の構成を示す回路図である。
【００３６】
図３において、ループフィルタ１３３は、抵抗１３３ａ、抵抗１３３ｂ、及び容量１３３ｃから構成される。
【００３７】
ループフィルタ１３３は、チャージポンプ回路１３２の電圧パルスを、抵抗１３３ａ、抵抗１３３ｂ及び容量１３３ｃから構成されるフィルタにより平滑化し、ＤＣレベルに変換した後電圧制御型発振回路１３４の入力電圧として出力する。
【００３８】
図２の分周回路１３５のＮ１とループフィルタ１３３を構成する抵抗１３３ａ、抵抗１３３ｂ及び容量１３３ｃにより決定される時定数とを変化させることにより、ＰＬＬ回路１３０のロックアップタイムを変化させることができる。詳細については、動作説明により後述する。
【００３９】
以下、上述のように構成されたクロック信号発生回路１００の動作について説明する。
【００４０】
ＰＬＬ回路１３０は、ロックアップタイムτ１を有し入力信号の周波数をＮ１逓倍して出力する。ＰＬＬ回路１５０はロックアップタイムτ２を有し入力信号の周波数をＮ２逓倍して出力する。
【００４１】
分周回路１４０は、入力信号の周波数を１／Ｎにする機能を有する。
【００４２】
基準クロック信号発生回路１１０からの基準クロック信号Ｓ１が最初に入力されるＰＬＬ回路１３０のロックアップタイムτ１は、高速信号処理回路１６０を駆動するＰＬＬ回路１５０のロックアップタイムτ２に対して十分に長く、すなわちτ１＞τ２が成立するように設定しておく。
【００４３】
以上のように構成されたクロック信号発生回路１００において、ＰＬＬ回路１５０から出力される高速クロック信号Ｓ４は、基準クロック信号Ｓ１から次式（１）を用いて決定できる。
【００４４】
Ｓ４＝Ｓ１×Ｎ１×（１／Ｎ）×Ｎ２                …（１）
式（１）を変形して、次式（２）を得る。
【００４５】
Ｓ４＝Ｓ１×Ｎ１×（Ｎ２／Ｎ）                    …（２）
上記式（２）の（Ｎ２／Ｎ）が１の場合には、従来の半導体集積装置に使用される高速クロック信号の生成方法と同様の逓倍数となる。本実施の形態によれば、基準クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１逓倍するＰＬＬ回路１３０と、ＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ分周する分周回路１４０と、分周回路１４０からの第２の基準クロック信号Ｓ３をＮ２逓倍するＰＬＬ回路１５０とを備えているので、実現できる周波数が、従来の逓倍数に対してさらに（Ｎ２／Ｎ）倍多くなる。これにより、実現できる高速クロック信号Ｓ４の周波数選択の制限が緩和されることになる。
【００４６】
例えば、基準クロック信号Ｓ１＝３２ｋＨｚから高速クロック信号Ｓ４＝２２．５ＭＨｚを生成する場合に必要な逓倍数は、上記式（２）を基に次式（３）で示される。
【００４７】
Ｎ１×（Ｎ２／Ｎ）＝Ｓ４／Ｓ１
＝２２．５ＭＨｚ／３２ｋＨｚ
＝７０３．１２５                …（３）
上記式（３）において、Ｎ２，Ｎ，Ｎ１の値を、７０３．１２５になるように組み合わせればよい。ＰＬＬ回路１３０でＮ１を７０３．１５に近い整数値７００に設定すれば、分周回路１４０のＮとＰＬＬ回路１５０の逓倍数Ｎ２の比は、次式（４）となる。
【００４８】
Ｎ２／Ｎ＝７０３．１２５／７００                  …（４）
ここで、分周回路１４０のＮとＰＬＬ回路１５０の逓倍数Ｎ２を小さくするために、上記式（４）の比をできるだけ小さな整数比に設定する。整数比に設定する方法は、例えば上記式（４）において、Ｎ２及びＮを小数点第３位以内の小数の比で表した後に分母及び分子を１０００倍すればよく、式（４）は次式（５）となる。
【００４９】
Ｎ２／Ｎ＝０．２２５／０．２２４＝２２５／２２４  …（５）
この場合、Ｎ２及びＮは、７００以下の整数値で実現できる。
【００５０】
以上の組み合わせにより、高速クロック信号Ｓ４の周波数は、基準クロック信号Ｓ１＝３２ｋＨｚを用いて次式（６）となる。
【００５１】
Ｓ４＝３２ｋＨｚ×（２２５／２２４）×７００＝２２．５ＭＨｚ  …（６）
このように、整数逓倍のＰＬＬ回路１３０，１５０と整数分周回路１４０を用いて、従来では生成できない分数逓倍のクロック信号を生成することができる。
【００５２】
本実施の形態では、ＰＬＬ回路１３０の出力とＰＬＬ回路１５０の入力の間に分周回路１４０を接続している。これは以下の理由に基づく。
【００５３】
すなわち、ＰＬＬ回路１３０の出力とＰＬＬ回路１５０の入力を接続し、ＰＬＬ回路１５０の出力に分周回路１４０を接続した場合を想定すると、ＰＬＬ回路１５０の動作周波数が非常に高くなり半導体デバイスの動作限界に達する場合があるからである。例えば、高速信号処理回路１６０の入力が、上記のように２２．５ＭＨｚの場合ではＰＬＬ回路１３０は、３２ｋＨｚを７００逓倍するので、ＰＬＬ回路１５０には３２ｋＨｚ×７００＝２２．４ＭＨｚが入力される。ＰＬＬ回路１５０は、これをさらに２２５逓倍するので、その出力周波数は２２．４ＭＨｚ×２２５＝５０４０ＭＨｚとなり非常に高い動作周波数が要求される。但し、ＰＬＬ回路１５０が前記周波数で動作した場合、分周回路１４０により２２４分周すれば最終出力としては同様に２２．５ＭＨｚが得られる。
【００５４】
したがって、式（１）及び式（２）より、数式上はＮ１逓倍のＰＬＬ回路１３０と１／Ｎの分周回路１４０とＮ２逓倍のＰＬＬ回路１５０は任意の順序で接続可能に考えられるものの、実際には半導体デバイスの動作限界があるためＰＬＬ回路１３０の出力とＰＬＬ回路１５０の入力の間に分周回路１４０を接続する本実施の形態が望ましい。
【００５５】
次に、クロック信号発生回路１００のロックアップタイムについて説明する。
【００５６】
図４は、ＰＬＬ回路１３０及びＰＬＬ回路１５０のロックアップタイムを説明する図である。図４（Ａ）及び（Ｂ）は、ＰＬＬ回路１３０及びＰＬＬ回路１５０単体のロックアップタイム特性を表し、図４（Ｃ）はＰＬＬ回路１３０と分周回路１４０とＰＬＬ回路１５０とを接続した場合のロックアップタイム特性を表す。図４中、Ｆｌｃｋはロックアップ周波数であり、ロックアップタイムはＰＬＬが動作開始時からロックアップ周波数Ｆｌｃｋまで到達しロックする時間をいう。
【００５７】
図４（Ａ）及び（Ｂ）に示すように、ＰＬＬ回路１３０及びＰＬＬ回路１５０単体では、ＰＬＬ回路１３０はτ１のところで周波数がロックしＰＬＬ回路１５０はτ２のところで周波数がロックしている。両ＰＬＬ回路１３０，１５０のロックアップタイムは、τ１＞τ２の関係が成立しているため図４（Ｂ）に示すように、ＰＬＬ回路１５０の方が図４（Ａ）のＰＬＬ回路１３０よりも早い時間でロックしている。
【００５８】
また、図４（Ｃ）はＰＬＬ回路１３０とＰＬＬ回路１５０を、図１に示す順序で接続した場合のロックアップタイム特性であり、ＰＬＬ回路１５０の出力波形Ｓ４を示している。
【００５９】
図１のクロック信号発生回路１００において、基準クロック信号Ｓ１が最初に入力されるＰＬＬ回路１３０のロックアップタイムτ１が、高速信号処理回路１６０を駆動するＰＬＬ回路１５０のロックアップタイムτ２よりも十分に長いため、図４（Ｃ）に示されるロックアップタイムτ１Ｓは、τ１により律速される。このため、本実施の形態の構成を採ると、τ１＋τ２にはならずτ１とほぼ等しくなる。また、ＰＬＬ回路１３０とＰＬＬ回路１５０のロックアップタイムの大小関係を、本実施の形態とは逆に設定した場合、すなわちτ１のロックアップを有するＰＬＬ回路１３０と、τ２のロックアップを有するＰＬＬ回路１５０においてτ１＜τ２の関係が成立する条件では、ＰＬＬ回路１３０とＰＬＬ回路１５０を接続した場合のロックアップタイムτ１Ｓはτ１とはならずτ１＋τ２のままでありロックアップタイムを低減することはできない。これはＰＬＬ回路１５０の単位時間あたりの周波数変化率がＰＬＬ回路１３０単位時間あたりの周波数変化率に対して小さいため、ＰＬＬ回路１３０が動作開始からτ１でロックアップするまで間ＰＬＬ回路１５０は周波数がほとんど変化しないためＰＬＬ回路１３０のロックアップタイムτ１にＰＬＬ回路１５０のロックアップタイムτ２が加算されるからである。
【００６０】
次に、ＰＬＬ回路１３０及びＰＬＬ回路１５０の動作について説明する。
【００６１】
前記図２は、ＰＬＬ回路１３０の具体的な回路構成を示す図である。
【００６２】
図２に示すように、ＰＬＬ回路１３０は、電圧制御型発振回路１３４の出力周波数ＶＯＵＴが外部に出力されるとともに、分周回路１３５に出力される。分周回路１３５は、出力周波数ＶＯＵＴを分周し、位相比較器１３１に入力する。位相比較器１３１は、基準クロック信号Ｓ１と分周回路１３５出力とを比較し、基準クロック信号Ｓ１と分周回路１３５の出力信号の位相の関係からＵＰ信号やＤＯＷＮ信号を発生し、チャージポンプ回路１３２に出力する。チャージポンプ回路１３２は、ＵＰ信号やＤＯＷＮ信号を電流あるいは電圧に変換しループフィルタ１３３に出力する。ループフィルタ１３３は、チャージポンプの信号をＤＣに変換し電圧制御型発振回路１３４に出力する。
【００６３】
以上のように構成されたＰＬＬ回路１３０は、分周回路１３５が１／Ｎ１（Ｎ１は整数）の場合、ＰＬＬ回路１３０は、基準クロック信号Ｓ１をＮ１逓倍して出力する。
【００６４】
ＰＬＬ回路１５０についても同様の構成及び動作であり、ＰＬＬ回路１５０は、分周回路１４０（図１）からの第２の基準クロック信号Ｓ３をＮ２逓倍して高速信号処理回路１６０（図１）に出力する。
【００６５】
前記図３は、ＰＬＬ回路１３０及びＰＬＬ回路１５０のループフィルタであり、チャージポンプ回路１３２の電圧パルスが抵抗１３３ａ、抵抗１３３ｂ、及び容量１３３ｃにより構成されるフィルタにより平滑化されＤＣレベルに変換された後、電圧制御型発振回路１３４の入力電圧になる。ここで、図２に示される分周回路１３５のＮ１とループフィルタ１３３を構成する抵抗１３３ａ、抵抗１３３ｂ、及び容量１３３ｃにより決定される時定数によりＰＬＬのロックアップタイムを変化させることができる。
【００６６】
例えば、図１におけるＰＬＬ回路１３０及びＰＬＬ回路１５０の位相比較器１３１の変換利得ＫＶは共通で次式（７）で示され、また電圧制御型発振回路１３４の変換利得ＫΦもＰＬＬ回路１３０及びＰＬＬ回路１５０共通で次式（８）で示されるとする。
【００６７】
ＫＶ＝３Ｖ／（４π）                              …（７）
ＫΦ＝３６ＭＨｚ／Ｖ                              …（８）
このとき、７００逓倍のＰＬＬ回路１３０のロックアップタイムτ１を１０ｍｓｅｃとするため、ダンピングファクタ＝０．２の条件で図３に示されるループフィルタ定数をシミュレーションにより求めると、抵抗１３３ａ＝１４４ｋΩ、抵抗１３３ｂ＝１．６ｋΩ、容量１３３ｃ＝０．１μＦとなる。また、２２５逓倍のＰＬＬ回路１５０のロックアップタイムτ１を１ｍｓｅｃとするため、ダンピングファクタ＝０．２の条件で図３に示されるループフィルタ定数をシミュレーションにより求めると、抵抗１３３ａ＝４．４ｋΩ、抵抗１３３ｂ＝０．１３ｋΩ、容量１３３ｃ＝０．１μＦとなる。
【００６８】
以上詳細に説明したように、本実施の形態によれば、クロック信号発生回路１００は、低速の基準クロック信号Ｓ１を発生する基準クロック信号発生回路１１０と、基準クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１逓倍し、逓倍出力Ｓ２を出力するＰＬＬ回路１３０と、ＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ分周し、低速の基準クロック信号Ｓ１よりも高速の第２の基準クロック信号Ｓ３を出力する分周回路１４０と、分周回路１４０の第２の基準クロック信号Ｓ３をＮ２逓倍し、高速のクロック信号である逓倍出力Ｓ４を出力するＰＬＬ回路１５０とをこの順序で備えているので、簡単な回路構成により低速の基準クロックから、従来では生成できない分数逓倍の信号処理用高速クロック信号を生成することができる。
【００６９】
特に、実現できる周波数が、従来の逓倍数に対してさらに（Ｎ２／Ｎ）倍多くなるので、高速クロック信号の周波数選択の制限を緩和することができる。
【００７０】
また、本実施の形態では、ＰＬＬ回路１３０のロックアップタイムτ１とＰＬＬ回路１５０のロックアップタイムτＭは、τ１≧τＭなるように設定しているので、クロック信号発生回路１００全体のロックアップタイムを、ＰＬＬ回路１３０単体程度まで低減することができる。
【００７１】
（実施の形態２）
図５は、本発明の実施の形態２に係るクロック信号発生回路の構成を示す図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００７２】
図５において、クロック信号発生回路２００は、基準クロック信号発生回路１１０と、タイムベース処理回路１２０と、ＰＬＬ回路１３０と、分周回路１４０と、ＰＬＬ回路２１０，２２０（第２のＰＬＬ回路）と、選択回路２３０と、高速信号処理回路１６０とを備えて構成される。
【００７３】
基準クロック信号発生回路１１０の発生する低速の基準クロック信号Ｓ１は、ＰＬＬ回路１３０に供給される。ＰＬＬ回路１３０の出力Ｓ２は、分周回路１４０に入力され、分周回路１４０の出力Ｓ３はＰＬＬ回路２１０及びＰＬＬ回路２２０に入力され、ＰＬＬ回路２１０の出力Ｓ４及びＰＬＬ回路２２０の出力Ｓ７は選択回路２３０に入力される。
【００７４】
選択回路２３０は、制御信号ＳＥＬがロウレベルのときはＰＬＬ回路２１０の出力Ｓ４を選択し、制御信号ＳＥＬがハイレベルのときはＰＬＬ回路２２０の出力Ｓ７を選択して選択出力Ｓ８を高速信号処理回路１６０に出力する。
【００７５】
ＰＬＬ回路２１０及びＰＬＬ回路２２０は、制御信号ＳＥＬにより動作状態と停止状態を選択することができ、制御信号ＳＥＬがロウレベルのときはＰＬＬ回路２１０が動作しＰＬＬ回路２２０が停止し制御信号ＳＥＬがハイレベルのときはＰＬＬ回路２２０が動作しＰＬＬ回路２１０が停止する機能を有している。ＰＬＬ回路２１０は、選択回路２３０からの制御信号ＳＥＬにより動作状態を制御されることだけが異なり、逓倍数等の特性は、図１のＰＬＬ回路１５０と同一である。
【００７６】
すなわち、ＰＬＬ回路１３０は、ロックアップタイムτ１を有し入力信号の周波数をＮ１逓倍して出力する。ＰＬＬ回路２１０は、図１のＰＬＬ回路１５０と同一のロックアップタイムτ２を有し、入力信号の周波数をＮ２逓倍して出力する。ＰＬＬ回路２２０は、ロックアップタイムτ３を有し入力信号の周波数をＮ３（Ｎ３は任意の自然数）逓倍して出力する。
【００７７】
分周回路１４０は、入力信号の周波数を１／Ｎにする機能を有する。また、基準クロック信号発生回路１１０からの基準クロック信号Ｓ１が最初に入力されるＰＬＬ回路１３０のロックアップタイムτ１は、高速信号処理回路１６０を駆動するＰＬＬ回路２１０のロックアップタイムτ２及びＰＬＬ回路２２０のロックアップタイムτ３に対して十分に長く、すなわちτ１＞τ２、τ１＞τ３が成立するように設定しておく。
【００７８】
図１のクロック信号発生回路１００との構成上の違いは、分周回路１４０の出力がＰＬＬ回路２１０とＰＬＬ回路２２０の両入力信号として使用され、選択回路２３０により選択されたあと高速信号処理回路１６０に入力されていることである。ここでＰＬＬ回路２２０の高速クロック信号Ｓ７は、実施の形態１と同様に、基準クロック信号Ｓ１から次式（９）を用いて決定できる。
【００７９】
Ｓ７＝Ｓ１×Ｎ１×（Ｎ３／Ｎ）                    …（９）
実施の形態１で使用したＳ１、Ｎ１、Ｎは、本実施の形態でも同じであり、Ｎ３＝２２８とすると、ＰＬＬ回路２２０の出力Ｓ７は、次式（１０）となる。
【００８０】
Ｓ７＝３２ｋＨｚ×７００×２２８／２２４
＝２２．８ＭＨｚ                              …（１０）
このように、本実施の形態によれば、クロック信号発生回路２００は、複数のＰＬＬ回路２１０，２２０と、ＰＬＬ回路２１０，２２０のうちの一つを選択する選択回路２３０とを備えているので、従来生成することができなかった分数逓倍された高速クロック信号Ｓ４とＳ７を生成することができる。この分数逓倍された高速クロック信号Ｓ４とＳ７は、従来例のように整数逓倍のＰＬＬと整数分周回路を用いては生成することができなかったものである。
【００８１】
ここで、ＰＬＬ回路１３０から分周回路１４０を経由しＰＬＬ回路２１０で生成される高速クロック信号Ｓ４とＰＬＬ回路１３０から分周回路１４０を経由しＰＬＬ回路２２０で生成される高速クロック信号Ｓ４とは、ＰＬＬ回路１３０のロックアップタイムτ１に律速されるため、実施の形態１の場合と同様に、τ１とほぼ等しくなる。したがって、本実施の形態によれば、２種類の高速クロック信号Ｓ４とＳ７を同一のロックアップタイムに設定することも可能となる。また、ＰＬＬ回路２２０のロックアップτ３を、ＰＬＬ回路１５０のロックアップタイムτ２と等しく、すなわちτ２＝τ３としてもロックアップタイムはτ１により律速されるためτ１＋τ３にはならずτ１とほぼ等しくなる。
【００８２】
なお、本実施の形態では、分周回路１４０に接続されるＰＬＬ回路をＰＬＬ回路２１０とＰＬＬ回路２２０の２つで説明したが、２以上であってもよい。また、分周回路１４０に接続される複数のＰＬＬ回路のうちの最大ロックアップタイムτＭが、第１のＰＬＬのロックアップタイムτ１と、τ１≧τＭの関係にあることが好ましい。このように構成すれば、分周回路１４０に接続されるＰＬＬの個数に特に制限はなくロックアップタイムの増加を最小限に抑えた複数個の分数逓倍クロック信号を実現することができる。
【００８３】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態は、クロック信号発生回路の場合であるが、半導体集積回路、それを用いた高速信号処理装置の場合も同様の効果を得ることができる。
【００８４】
また、上記各実施の形態ではクロック信号発生回路という名称を用いたが、これは説明の便宜上であり、クロック供給回路、半導体集積回路装置、信号処理回路等であってもよいことは勿論である。
【００８５】
さらに、上記クロック信号発生回路を構成する各回路部、例えばＰＬＬ回路の種類、数及び接続方法などは前述した実施の形態に限られない。
【産業上の利用可能性】
【００８６】
本発明に係るクロック信号発生回路は、低速の基準クロックから信号処理用の高速のクロック信号を生成するクロック信号発生回路として高速信号処理回路等に有用である。高速信号処理回路は、例えばＰＣＭ ＣＯＤＥ／Ａｕｄｉｏ ＤＡ／ＡＤ回路に適用できる。また、低速の基準クロックから高速のクロック信号を利用する各種電子機器におけるクロック信号源にも広く適用され得るものである。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１に係るクロック信号発生回路の構成を示す図
【図２】上記実施の形態１に係るクロック信号発生回路のＰＬＬ回路の具体的な回路構成を示す図
【図３】上記実施の形態１に係るクロック信号発生回路のＰＬＬ回路のループフィルタの構成を示す回路図
【図４】上記実施の形態１に係るクロック信号発生回路のＰＬＬ回路のロックアップタイムを説明する図
【図５】本発明の実施の形態２に係るクロック信号発生回路の構成を示す図
【図６】従来のクロック信号発生回路を示す図
【符号の説明】
【００８８】
１００，２００  クロック信号発生回路
１１０  基準クロック信号発生回路
１２０  タイムベース処理回路
１３０  ＰＬＬ回路（第１のＰＬＬ回路）
１４０  分周回路
１５０，２１０，２２０  ＰＬＬ回路（第２のＰＬＬ回路）
１６０  高速信号処理回路
１６０Ａ  ＰＣＭ ＣＯＤＥＣブロック
１６０Ｂ  Ａｕｄｉｏ ＤＡ／ＡＤブロック
２３０  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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