(57)【要約】【課題】ＧａＡｓなどの閃亜鉛鉱構造と負のピエゾ電気定数ｅ１４を有する化合物半導体材料よりなる半導体基板や半導体層の良好な結晶性を維持した状態で、電極とのコンタクト抵抗を下げる。【解決手段】半絶縁性のＧａＡｓから構成され、主表面が（１００）面とされた基板１０１の上に、圧縮性の内部応力を伴う絶縁体から構成されて［０−１１］方向に延在するストライプ状の絶縁パターン１１１と、絶縁パターン１１１のとなりの、導電性領域１０２が形成されている領域の基板１０１の上に形成されたオーミック電極１０３とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体から構成された半導体装置において、
前記化合物半導体から構成されて主表面が（１００）面とされた基板と、
圧縮性の内部応力を伴う絶縁体から構成され、前記化合物半導体の［０−１１］方向に延在して前記基板の上に形成されたストライプ状の絶縁パターンと、
前記絶縁パターンに隣接する前記基板の上に形成されたオーミック電極と
を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁パターンおよび前記オーミック電極は、前記基板の上に接して形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記基板の上に形成された前記化合物半導体から構成された半導体層を備え、
前記絶縁パターンおよび前記オーミック電極は、前記半導体層の上に接して形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
互いに離間して形成された２つの前記絶縁パターンを備え、
前記オーミック電極は、２つの前記絶縁パターンの間に配置されている
ことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記オーミック電極から構成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の間に形成されたゲート電極と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＡｓなどの閃亜鉛鉱構造を有する化合物半導体に接続するオーミック電極を備えた半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓなどの閃亜鉛鉱構造を有する化合物半導体材料は、電子が高移動度である点などを特徴とし、高速に動作するトランジスタの材料として用いられている。例えば、ＧａＡｓ系の材料を用いたｎ型電界効果トランジスタ（ＦＥＴ：Field  Effect Transistor）がある。
【０００３】
この電界効果トランジスタについて説明すると、図７に例示するように、主表面が（１００）面とされた半絶縁性のＧａＡｓ基板７０１と、ＧａＡｓ基板７０１の表面近傍に形成された電子濃度の高い導電性領域７０２と、ＧａＡｓ基板７０１の上に所定距離離間して形成されたソース電極７０３およびドレイン電極７０４と、これらの間に形成されたゲート電極７０５とを備えている。
【０００４】
ＧａＡｓ基板７０１は、例えば、ｐ型の残留不純物濃度が、１×１０14ｃｍ-3程度とされている。また、所定の形状のレジストマスクや金属マスクを用いた選択的なイオン注入により、ＦＥＴ形成領域にｎ型不純物（例えばＳｉ）を導入し、この後、８００℃程度で活性化アニールすることで、導電性領域７０２が形成できる。
【０００５】
また、ソース電極７０３およびドレイン電極７０４は、例えば、オーミック性の接触を形成する金属材料からなるオーミック電極層（例えば、ＡｕＧｅ／Ｎｉ）を蒸着し、これを３５０℃程度にアニールすることで、オーミックコンタクト領域が形成され、導電性領域７０２中の電子ガスと電気的に接続される。また、ゲート電極７０５は、ＧａＡｓ基板７０１に対してショットキ障壁を形成する金属材料（例えば、ＷＳｉ／Ａｕ）を順次局所的に堆積することにより形成されている。
【０００６】
このＦＥＴにおいては、ゲート電極７０５にバイアス電圧を印加することにより、導電性領域７０２のゲート電極７０５が配置される部分の電子ガス濃度が変調され、ソース電極７０３およびドレイン電極７０４の間の導通が変化し、トランジスタ動作が実現される。
【０００７】
また、他の形態の電界効果トランジスタについて説明すると、図８に例示するように、主表面が（１００）面とされた半絶縁性のＧａＡｓ基板８０１と、ＧａＡｓ基板８０１の上に形成されたＧａＡｓからなる膜厚２μｍ程度のチャネル層８０２と、ＡＩ0.3Ｇａ0.7Ａｓからなる膜厚２０ｎｍ程度のショットキ層８０３と、ショットキ層８０３との界面近傍のチャネル層８０２に形成された導電性領域８０４と、ショットキ層８０３の上に所定距離離間して形成されたソース電極８０５およびドレイン電極８０６と、これらの間に形成されたゲート電極８０７とを備えている。
【０００８】
ＧａＡｓ基板８０１は、例えば、ｐ型の残留不純物濃度が、１×１０14ｃｍ-3程度とされている。また、チャネル層８０２およびショットキ層８０３は、例えばＭＢＥ法もしくはＭＯＣＶＤ法によって、不純物導入をすることなく順次成長（積層）することによって作製する。これらは、不純物濃度が１×１０15ｃｍ-3程度とされていればよい。
【０００９】
また、所定の形状のレジストマスクや金属マスクを用いた選択的なイオン注入により、チャネル層８０２の中のショットキ層８０３との界面近傍に、ｎ型不純物であるＳｉを導入し、この後、８００℃程度で活性化アニールすることで、局所的に電子濃度の高い導電性領域８０４が形成できる。
【００１０】
また、ソース電極８０５およびドレイン電極８０６は、例えば、オーミック性の接触を形成する金属材料からなるオーミック電極層（例えば、ＡｕＧｅ／Ｎｉ）を蒸着し、これを３６０℃程度にアニールすることで、オーミックコンタクト領域が形成され、導電性領域８０２中の電子ガスと電気的に接続される。また、ゲート電極８０７は、ＧａＡｓ基板８０１に対してショットキ障壁を形成する金属材料（例えば、ＷＳｉ／Ａｕ）を順次局所的に堆積することにより形成されている。
【００１１】
このＦＥＴにおいても、ゲート電極８０７にバイアス電圧を印加することにより、導電性領域８０４のゲート電極８０７が配置される部分の電子ガス濃度が変調され、ソース電極８０５およびドレイン電極８０６の間の導通が変化し、トランジスタ動作が実現される
【００１２】
【非特許文献１】Conal E.Murray, "Mechanics of edge effects in anisotropic thin film/substrate systems", Journal of Applied Physics, 100, 103532, pp.1-9, 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ここで、ソース電極やドレイン電極などの電極と、これらが形成される半導体基板や半導体装置との間にコンタクト抵抗が発生する。上述したような電界効果トランジスタでは、このコンタクト抵抗を、半導体基板や半導体層の良好な結晶性を維持した状態で、低下させることが重要となる。
【００１４】
コンタクト抵抗を低下させるためには、まず、イオン注入されたＳｉなどの不純物の活性化アニールを可能な限り高い温度で行い、活性化している不純物の濃度を高くすることが望ましい。しかしながら、このような高温の処理は、半導体層の原子配列が乱され（結晶性が損なわれ）、デバイス特性の劣化を招いてしまう。特に、ショットキ層とチャネル層とを備える構造においては、高温の加熱処理により、ＡＩＧａＡｓからなるショットキ層とＧａＡｓからなるチャネル層の界面の原子配列に乱れが生じ、デバイス特性に大きな影響が生ずる。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、ＧａＡｓなどの閃亜鉛鉱構造と負のピエゾ電気定数ｅ１４を有する化合物半導体材料よりなる半導体基板や半導体層の良好な結晶性を維持した状態で、電極とのコンタクト抵抗を下げることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置は、閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体から構成された半導体装置において、化合物半導体から構成されて主表面が（１００）面とされた基板と、圧縮性の内部応力を伴う絶縁体から構成され、化合物半導体の［０−１１］方向に延在して基板の上に形成されたストライプ状の絶縁パターンと、絶縁パターンに隣接する基板の上に形成されたオーミック電極とを備えるようにしたものである。
【００１７】
上記半導体装置において、絶縁パターンおよびオーミック電極は、基板の上に接して形成されている。また、基板の上に形成された化合物半導体から構成された半導体層を備え、絶縁パターンおよびオーミック電極は、半導体層の上に接して形成されている。なお、互いに離間して形成された２つの絶縁パターンを備え、オーミック電極は、２つの絶縁パターンの間に配置されているとよい。
【００１８】
上記、半導体装置において、オーミック電極から構成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極の間に形成されたゲート電極とを備える。
【発明の効果】
【００１９】
以上説明したように、本発明では、閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体から構成されて主表面が（１００）面とされた基板の上に、圧縮性の内部応力を伴う絶縁体から構成されて［０−１１］方向に延在して形成されたストライプ状の絶縁パターンを備え、この絶縁パターンに隣接してオーミック電極を備えるようにした。この結果、本発明によれば、ＧａＡｓなどの閃亜鉛鉱構造と負のピエゾ電気定数ｅ１４を有する化合物半導体材料よりなる半導体基板や半導体層の良好な結晶性を維持した状態で、電極とのコンタクト抵抗を下げることができるようになる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図を参照して説明する。なお、以降では、結晶の方向および結晶面について、例えば［０−１１］および（１００）と記載するが、これらは、各々等価な方向および等価な面を含むものである。
【００２１】
［実施の形態１］
始めに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における半導体装置の一部構成を示す平面図（ａ）および断面図（ｂ）である。本実施の形態の半導体装置は、閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体であるＧａＡｓからなる基板１０１を備える。基板１０１は、例えば、ｐ型の残留不純物濃度が１×１０14ｃｍ-3程度とされた半絶縁性のＧａＡｓから構成され、主表面が（１００）面とされている。基板１０１の表面の法線は、［１００］方向である。また、基板１０１は、ピエゾ電気定数ｅ１４が、−０．１６Ｃ／ｍ2であり、負のｅ１４を有している。
【００２２】
また、本実施の形態の半導体装置は、圧縮性の内部応力を伴う絶縁体から構成され、ＧａＡｓ（化合物半導体）の［０−１１］方向に延在して基板１０１の上に形成されたストライプ状の絶縁パターン１１１と、絶縁パターン１１１に隣接する基板１０１の表面近傍に形成された電子濃度の高い領域を含んで構成された導電性領域（電子ガス）１０２とを備える。本実施の形態では、互いに所定の距離離間して２つの絶縁パターン１１１を備えるようにしており、導電性領域１０２は、これら２つの絶縁パターン１１１の間の基板１０１の表面近傍に形成されている。また、導電性領域１０２は、絶縁パターン１１１に沿って、絶縁パターン１１１と同じ方向に延在して形成される。導電性領域１０２は、後述するように、２つの絶縁パターン１１１により基板１０１の表面に形成される歪みによるピエゾ電気効果により形成されるものである。
【００２３】
絶縁パターン１１１は、例えば、よく知られたＣＶＤ法により酸化シリコン膜を堆積し、堆積した酸化シリコン膜を公知のフォトリソグラフィー技術およびエッチング技術により加工することで形成できる。また、絶縁パターン１１１は、スパッタ法により酸化シリコン膜を堆積し、堆積した酸化シリコン膜を公知のフォトリソグラフィー技術およびエッチング技術により加工することでも形成できる。あるいは、エッチング技術に代わり、よく知られたリフトオフ法を用いて酸化シリコン膜を加工形成してもよい。よく知られているように、絶縁材料の形成（堆積）条件により、堆積した絶縁材料に圧縮性の内部応力を持たせることができ、一般的な条件によれば、堆積された絶縁材料は、圧縮性の内部応力を備える状態となる。なお、絶縁パターン１１１は、酸化シリコンに限らず、窒化シリコン，酸化チタンなどの絶縁材料から構成されていてもよい。
【００２４】
また、本実施の形態における半導体装置では、絶縁パターン１１１のとなりの、導電性領域１０２が形成されている領域の基板１０１の上に形成されたオーミック電極１０３を備えている。本実施の形態では、前述したように、２つの絶縁パターン１１１を備えており、これらの間の基板１０１の上にオーミック電極１０３を備えている。また、本実施の形態では、絶縁パターン１１１およびオーミック電極１０３は、基板１０１の上に接して形成されている。
【００２５】
絶縁パターン１１１は、例えば、１×１０9Ｎ／ｍ2の圧縮性の内部応力を伴い（備え）、基板１０１の上を［０−１１］方向に延在し、厚さ１μｍ，幅１μｍに形成され、２つの絶縁パターン１１１は、１μｍの間隔で形成されている。
【００２６】
オーミック電極１０３は、例えば、ＡｕＧｅ／Ｎｉから構成され、基板１０１とオーミックコンタクトを形成し、導電性領域１０２と電気的に接続している。例えば、蒸着によりＮｉ膜を形成し、この上にＡｕＧｅ膜を形成し、これらの積層膜をリフトオフ法により加工することでオーミック電極１０３を形成すればよい。また、これらの金属膜を、ステンシルマスクなどを用いて選択的に所望の箇所に堆積することで、オーミック電極１０３を形成してもよい。また、オーミック電極１０３は、例えば３５０℃の加熱処理をすることで、導電性領域１０２との電気的な接続をとることができ、オーミックコンタクトが形成できる。なお、オーミック電極１０３は、Ｎｉ／Ｇｅから構成されていてもよい。
【００２７】
なお、上述では、オーミック電極１０３を、２つの絶縁パターン１１１の間の基板１０１の上に形成されているようにしたが、これに限るものではない。例えば、図２の断面図に示すように、オーミック電極２０３が、２つの絶縁パターン１１１を横切るように、基板１０１の上に形成されていてもよい。この場合においても、２つの絶縁パターン１１１の間においては、オーミック電極２０３は基板１０１とオーミックコンタクトを形成し、導電性領域１０２と電気的に接続している。
【００２８】
次に、本実施の形態におけるオーミック電極をソース電極およびドレイン電極として用いたＦＥＴについて説明する。図３の平面図に例示するように、このＦＥＴは、まず、ＧａＡｓからなる基板３０１の上に、ＧａＡｓの［０−１１］方向に延在して互いに離間したストライプ状の２つの絶縁パターン３１１を備える。また、このＦＥＴは、２つの絶縁パターン３１１を横切るように形成されたソース電極３０３およびドレイン電極３０４を備える。基板３０１は、基板１０１に同様であり、絶縁パターン３１１は、絶縁パターン１１１に同様である。また、ソース電極３０３およびドレイン電極３０４は、上述したオーミック電極２０３と同様に形成されたものである。
【００２９】
また、ソース電極３０３およびドレイン電極３０４の間で、２つの絶縁パターン３１１を横切るように形成されたゲート電極３０５を備える。また、２つの絶縁パターン３１１の間の基板３０１の表面近傍には、電子濃度の高い導電性領域３０２が形成されている。ゲート電極３０５は、ＡｕおよびＷＳｉＮを順次に選択的に所望とする箇所（ゲート電極形成箇所）に堆積することで形成すればよい。なお、ゲート電極３０５は、ＷＳｉＮ，ＷＳｉ，ＷＮ，あるいはＴｉ／Ｐｔ／Ａｕから構成することができる。ゲート電極３０５は、例えば、２つの絶縁パターン３１１の間において、基板３０１とショットキー接続している。
【００３０】
このＦＥＴでは、２つの絶縁パターン３１１により基板３０１の表面に形成される歪みによるピエゾ電気効果により、２つの絶縁パターン３１１の間に導電性領域３０２が形成されるようになる。この結果、このＦＥＴは、ソース電極３０３およびドレイン電極３０４のコンタクト抵抗（ソース抵抗，ドレイン抵抗）が低く、優れたトランジスタ特性を備えたものとなる。
【００３１】
なお、上述では、２つ（複数）の絶縁パターン３１１に渡ってこれらを横切るようにゲート電極３０５が形成されているようにしたが、これに限るものではなく、２つの絶縁パターン３１１の間にゲート電極３０５が形成されているようにしてもよい。ただし、絶縁パターン３１１をまたぐようにゲート電極３０５が形成されているようにすることで、チャネルとなる導電性領域３０２が形成されていない領域の半導体層（基板３０１）にゲート電極３０５が接触して形成されることがないので、浮遊容量を低減することができ、より高速なデバイス動作が可能となる。
【００３２】
次に、閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体から構成されて主表面が（１００）面とされた基板の上に、この［０−１１］方向に延在する絶縁パターンを形成したことについて、図４を用いてより詳細に説明する。図４は、２つの絶縁パターンの間（開口領域）の基板表面直下における基板中、および絶縁パターン（絶縁膜）直下における基板中の伝導帯最下端のエネルギーＥＣとフェルミエネルギーＥＦの差（ＥＣ−ＥＦ）の場所依存性を示している。
【００３３】
ストライプ状の絶縁パターンは圧縮性の内部応力を伴っているので、基板中の絶縁パターンに覆われている部分には、絶縁パターンの応力の反作用の結果、伸張性のひずみが生じる（非特許文献１参照）。基板を構成している化合物半導体のピエゾ電気定数ｅ１４が負であり、かつ、絶縁パターンは［０−１１］方向あるいはそれと等価な方向に沿って形成されているので、ピエゾ電気効果により絶縁パターン形成部における基板中の静電ポテンシャルは低下する、すなわちＥＣは増加（電子ガス面密度は著しく低下）する。
【００３４】
一方、絶縁パターンに隣接していることになる基板中の開口領域直下の部分においては、圧縮性のひずみが生じる。この圧縮性のひずみにより、開口領域における基板中の静電ポテンシャルは増加し、すなわちＥＣは減少する。特に、絶縁パターンの近傍においてＥＣ−ＥＦ＜０なる領域が生ずる。この領域では、電子ガスの濃度が著しく高く、ストライプ状の絶縁パターンの配置にあわせ、基板中に電子濃度の高い領域（ＣＯＮＤ）と電子濃度の低い領域を含む導電性領域が形成される。図１，図２の断面図では、この状態を模式的に示している。なお、後述の説明で用いる図５，図６においても同様である。図４に示すような電子濃度の高い領域と電子濃度の低い領域から構成された導電性領域を模式的に示している
【００３５】
このように、本実施の形態によれば、絶縁パターンを形成することで、このとなりに電子濃度が高くされた領域を形成することができる。言い換えると、不純物の導入などをすることなく、導電性領域を形成することができる。なお、導電性領域は、［０−１１］方向に延在して形成された絶縁パターンのとなりに形成されるので、絶縁パターンは１本形成すればよく、この絶縁パターンのとなりにオーミック電極を形成すれば、上述した電子濃度の高い領域が形成され、電子濃度の高い領域を含む導電性領域が形成されるようになるので、低いコンタクト抵抗の状態が得られる。
【００３６】
ここで、絶縁パターンの延在する方向が［０−１１］より±４５°異なると、上述した効果が得られなくなる。言い換えると、絶縁パターンの延在する方向が、閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体の［０−１１］より±４５°より［０−１１］に近くなるほど、上述した効果がより高く得られるようになり、絶縁パターンの延在する方向が［０−１１］に一致した場合に最も高い効果が得られるようになる。
【００３７】
上述したように、本実施の形態によれば、イオン注入などにより不純物を導入することがなく、従って、イオン注入された不純物の活性化アニールという高温での熱処理を経ることなく、ストライプ状の絶縁パターン１１１の配置にあわせ、導電性領域１０２が局所的に形成されるようになる。この結果、本実施の形態によれば、活性化アニールなどの高温処理をすることなく、導電性領域１０２にオーミック電極１０３を形成することができるので、従来の形態と比較して、結晶性の低下を招くことなく、コンタクト抵抗の低い優れたオーミックコンタクトを形成することが可能となる。
【００３８】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図５は、本発明の実施の形態２における半導体装置の一部構成を示す平面図（ａ）および断面図（ｂ）である。本実施の形態の半導体装置は、閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体であるＧａＡｓからなる基板５０１を備える。基板５０１は、例えば、ｐ型の残留不純物濃度が１×１０14ｃｍ-3程度とされた半絶縁性のＧａＡｓから構成され、主表面が（１００）面とされている。基板５０１の表面の法線は、［１００］方向である。また、基板５０１は、ピエゾ電気定数ｅ１４が、−０．１６Ｃ／ｍ2であり、負のｅ１４を有している。
【００３９】
また、本実施の形態の半導体装置は、基板５０１の上に形成されたＧａＡｓからなる膜厚２μｍ程度のチャネル層５０２と、ＡＩ0.3Ｇａ0.7Ａｓからなる膜厚２０ｎｍ程度のショットキ層５０３とを備える。チャネル層５０２およびショットキ層５０３は、例えばＭＢＥ法もしくはＭＯＣＶＤ法によって、不純物導入をすることなく順次成長（積層）することによって作製する。これらは、不純物濃度が１×１０15ｃｍ-3程度とされていればよい。チャネル層５０２は、ピエゾ電気定数ｅ１４が、−０．１６Ｃ／ｍ2であり、負のｅ１４を有している。また、ショットキ層５０３は、ピエゾ電気定数ｅ１４が、−０．１８Ｃ／ｍ2であり、やはり負のｅ１４を有している。従って、基板５０１，チャネル層５０２，およびショットキ層５０３からなる半導体多層構造は、負のｅ１４を有していることになる。
【００４０】
加えて、本実施の形態の半導体装置は、圧縮性の内部応力を伴う絶縁体から構成され、ＧａＡｓ（化合物半導体）の［０−１１］方向に延在して互いに離間して基板５０１の上に形成されたストライプ状の２つの絶縁パターン５１１と、２つの絶縁パターン５１１の間のショットキ層５０３との界面近傍のチャネル層５０２に形成された電子濃度の高い導電性領域（電子ガス）５０４とを備える。導電性領域５０４は、前述したように、２つの絶縁パターン５１１により、上記半導体多層構造に形成される歪みによるピエゾ電気効果により形成されるものである。
【００４１】
絶縁パターン５１１は、例えば、よく知られたＣＶＤ法により酸化シリコン膜を堆積し、堆積した酸化シリコン膜を公知のフォトリソグラフィー技術およびエッチング技術により加工することで形成できる。また、絶縁パターン５１１は、スパッタ法により酸化シリコン膜を堆積し、堆積した酸化シリコン膜を公知のフォトリソグラフィー技術およびエッチング技術により加工することでも形成できる。あるいは、エッチング技術に代わり、よく知られたリフトオフ法を用いて酸化シリコン膜を加工形成してもよい。
【００４２】
よく知られているように、絶縁材料の形成（堆積）条件により、堆積した絶縁材料に圧縮性の内部応力を持たせることができ、一般的な条件によれば、堆積された絶縁材料は、圧縮性の内部応力を備える状態となる。なお、絶縁パターン５１１は、酸化シリコンに限らず、窒化シリコン，酸化チタンなどの絶縁材料から構成されていてもよい。
【００４３】
また、本実施の形態における半導体装置では、２つの絶縁パターン５１１の間のショットキ層５０３の上に形成されたオーミック電極５０５を備えている。本実施の形態では、オーミック電極５０５は、２つの絶縁パターン５１１を横切るように、ショットキ層５０３の上に形成されている。絶縁パターン５１１は、例えば、１×１０9Ｎ／ｍ2の圧縮性の内部応力を伴い（備え）、ショットキ層５０３の上を［０−１１］方向に延在し、厚さ１μｍ，幅１μｍに形成され、２つの絶縁パターン５１１は、１μｍの間隔で形成されている。本実施の形態では、絶縁パターン５１１およびオーミック電極５０５は、基板５０１の上に形成されたショットキ層（半導体層）５０３に接して形成されている。
【００４４】
オーミック電極５０５は、例えば、ＡｕＧｅ／Ｎｉから構成され、ショットキ層５０３とオーミックコンタクトを形成し、導電性領域５０４と電気的に接続している。例えば、蒸着によりＮｉ膜を形成し、この上にＡｕＧｅ膜を形成し、これらの積層膜をリフトオフ法により加工することでオーミック電極５０５を形成すればよい。また、これらの金属膜を、ステンシルマスクなどを用いて選択的に所望の箇所に堆積することで、オーミック電極５０５を形成してもよい。また、オーミック電極５０５は、例えば３５０℃の加熱処理をすることで、導電性領域５０４との電気的な接続をとることができ、オーミックコンタクトが形成できる。
【００４５】
本実施の形態においても、前述した実施の形態１と同様に、ストライプ状の絶縁パターン５１１は圧縮性の内部応力を伴っている。このため、チャネル層５０２およびショットキ層５０３よりなる半導体多層構造における絶縁パターン５１１に覆われている部分には、絶縁パターン５１１の応力の反作用の結果、伸張性のひずみが生じる。また、半導体多層構造は負のｅ１４を有し、絶縁パターン５１１は［０−１１］方向あるいはこれと等価な方向に沿って形成されている。これらの結果、絶縁パターン５１１の下の領域は、ピエゾ電気効果により静電ポテンシャルが低下、すなわち電子ガス面密度が著しく低下する。
【００４６】
一方、絶縁パターン５１１の間の半導体多層構造においては、圧縮性のひずみが生じる。この圧縮性のひずみにより、絶縁パターン５１１の間の部分の半導体多層構造における静電ポテンシャルは増加し、特に絶縁パターン５１１近傍において電子ガスの濃度が著しく高い領域が形成される。すなわち、前述した実施の形態１と同様に、本実施の形態２においても、絶縁パターン５１１の配置にあわせ、半導体多層構造中に電子濃度が高い領域と低い領域を含む導電性領域５０４が形成される。この結果、導電性領域５０４が、２つの絶縁パターン５１１の間のショットキ層５０３との界面近傍のチャネル層５０２に形成されるようになる。
【００４７】
このように、実施の形態２においても、イオン注入などにより不純物を導入することがなく、従って、イオン注入された不純物の活性化アニールという高温での熱処理を経ることなく、ストライプ状の絶縁パターン５１１の配置にあわせ、導電性領域５０４が局所的に形成されるようになる。この結果、本実施の形態によれば、活性化アニールなどの高温処理をすることなく、導電性領域５０４にオーミック電極５０５を形成することができるので、従来の形態と比較して、結晶性の低下を招くことなく、コンタクト抵抗の低い優れたオーミックコンタクトを形成することが可能となる。
【００４８】
次に、本実施の形態におけるオーミック電極をソース電極およびドレイン電極として用いたＦＥＴについて、図６を用いて説明する。図６は、本実施の形態における半導体装置としてのＦＥＴの構成を示す平面図（ａ），断面図（ｂ），（ｃ）である。このＦＥＴは、まず、ＧａＡｓからなる基板６０１の上に、ＧａＡｓの［０−１１］方向に延在して互いに離間したストライプ状の４つの絶縁パターン６１１を備える。また、このＦＥＴは、４つの絶縁パターン６１１を横切るように形成されたソース電極６０５およびドレイン電極６０６を備える。基板６０１は、図５に示す基板５０１に同様であり、絶縁パターン６１１は、図５に示す絶縁パターン５１１に同様である。また、ソース電極６０５およびドレイン電極６０６は、上述したオーミック電極５０５と同様に形成されたものである。
【００４９】
また、ソース電極６０５およびドレイン電極６０６の間で、４つの絶縁パターン６１１を横切るように形成されたゲート電極６０７を備え、２つの絶縁パターン６１１の間のショットキ層６０３との界面近傍のチャネル層６０２には、電子濃度が高い領域と低い領域を含む導電性領域（電子ガス）６０４が形成されている。ゲート電極６０７は、ＡｕおよびＷＳｉＮを順次に選択的に所望とする箇所（ゲート電極形成箇所）に堆積することで、形成すればよい。ゲート電極６０７は、例えば、４つの絶縁パターン６１１の間において、ショットキ層６０３とショットキー接続している。このＦＥＴは、ソース電極６０５およびドレイン電極６０６のコンタクト抵抗（ソース抵抗，ドレイン抵抗）が低く、優れたトランジスタ特性を備えている。
【００５０】
ところで、上述では、絶縁パターンが１×１０9Ｎ／ｍ2の圧縮性の内部応力を備えている場合について説明したが、これに限るものではなく、図４を用いて説明したことからも明らかなように、絶縁パターンは、圧縮性の内部応力を備えていればよい。前述したように、スパッタ法やＣＶＤ法などの公知の製造方法で形成された絶縁材料は、一般的な製造条件であれば圧縮性の内部応力を備えるようになる。従って、絶縁パターンには、酸化シリコンに限らず、窒化シリコン，酸化チタンや、他の酸化物，窒化物などの絶縁材料を適用させることができる。
【００５１】
また、絶縁パターンの上に絶縁パターンと同じく圧縮性の内部応力を有する金属（例えばタングステン）の層を形成してもよい。一般に、タングステンなどの金属が有する圧縮性の内部応力は、絶縁パターンの内部応力に比較して大きいことが知られている。このため、絶縁パターンの上に金属の層を形成することで、上述した本発明の効果をより増大させることが可能となる。例えば、導電性領域における電子濃度の増大や所望とする電子濃度を実現するための絶縁パターンの膜厚をより薄くすることが可能となる。また、この金属の層は、絶縁パターンの上に形成されるものであり、絶縁パターンの下の層に接触していないため、例えば、前述したように、絶縁パターンの下の層に形成され素子の動作に影響を与えることはない。
【００５２】
ここで、絶縁パターンが形成された領域における静電ポテンシャルは低下は、絶縁パターンが備えている応力（膜応力）に膜厚を乗じた値に応じて変化する。膜応力×膜厚＝２×１０8Ｎ／ｍ2×１μｍ以上であれば、絶縁パターンの付近の化合物半導体層では、ＥＣ−ＥＦ＜０となるので、有効である。なお、絶縁パターンの内部応力が、膜応力×膜厚＝１×１０9Ｎ／ｍ2×１０μｍより大きくなると、半導体層の結晶に歪みが生じて結晶欠陥が誘起され、結晶品質が劣化する場合がある。従って、膜応力×膜厚は、１×１０9Ｎ／ｍ2×１０μｍより小さい方がよい。
【００５３】
なお、上述では、絶縁パターンを形成した後に各電極を形成するようにしたが、これに限るものではない。閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体基板や化合物半導体層の上に、オーミック電極を形成した後で、このオーミック電極が形成されていない領域、例えば、オーミック電極のとなりに絶縁パターンを形成してもよい。
【００５４】
また、本発明は、上述した形態の半導体装置に限るものではなく、オーミック電極の構造や加熱条件などのオーミックコンタクトの形成方法、ソース電極，ドレイン電極，ゲート電極の形成方法などにおいて、種々の変更を加えた場合であっても、本発明に含まれるものであることは言うまでもない。また、本発明は、ＧａＡｓに限らず、ＩｎＰ，ＩｎＳｂ，ＩｎＡｓ，ＧａＰ，ＧａＳｂ，およびＡｌＡｓなど、他の閃亜鉛鉱構造を有して負のピエゾ電気定数ｅ１４を有する化合物半導体およびこれらの混晶およびこれらからなる半導体多層構造に適用可能である。これは、図４を用いた説明から明らかである。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１における半導体装置の一部構成を示す平面図（ａ）および断面図（ｂ）である。
【図２】本発明の実施の形態１における半導体装置の一部構成を示す断面図である。
【図３】本発明の実施の形態１における半導体装置（ＦＥＴ）の一部構成を示す平面図である。
【図４】２つの絶縁パターンの間（開口領域）の基板表面直下における基板中、および絶縁パターン（絶縁膜）直下における基板中の伝導帯最下端のエネルギーＥＣとフェルミエネルギーＥＦの差（ＥＣ−ＥＦ）の場所依存性を示すバンド図である。
【図５】本発明の実施の形態２における半導体装置の一部構成を示す平面図（ａ）および断面図（ｂ）である。
【図６】本実施の形態における半導体装置としてのＦＥＴの構成を示す平面図（ａ），断面図（ｂ），（ｃ）である。
【図７】ＧａＡｓ系の材料を用いたｎ型電界効果トランジスタの構成例を示す断面図である。
【図８】ＧａＡｓ系の材料を用いたｎ型電界効果トランジスタの構成例を示す断面図である。
【符号の説明】
【００５６】
１０１…基板、１０２…導電性領域（電子ガス）、１０３…オーミック電極、１０４…絶縁パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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