(57)【要約】【課題】高い冗長効率を有する半導体メモリ装置を提供すること。 【解決手段】本発明の半導体メモリ装置は、各バンクが行及び列に配列された複数個のメモリセルを有する多数個のバンクと、各バンクに接続され、読み出し動作中にメモリセルのワード線とビット線とを選択する読み出し用ローデコーダ及び読み出し用コラムデコーダと、各バンクに接続され、書き込み動作中にメモリセルのワード線とビット線とを選択する書き込み用ローデコーダ及び書き込み用コラムデコーダと、各バンクに読み出し動作と書き込み動作の実行を指示するバンクビジー信号を発生するバンクビジー発生部と、各バンクの読み出し動作中に発生する不良セルのアドレス情報を読み出し冗長情報として記憶する読み出し冗長情報記憶装置と、各バンクの書き込み動作中に発生する不良セルのアドレス情報を書き込み冗長情報として記憶する書き込み冗長情報記憶装置とを含む。【選択図】      図３
2009016037.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリであって、
読み出し動作のための読み出し修復情報を前記フラッシュメモリに提供するよう構成された第１冗長情報記憶回路と、
前記第１冗長情報記憶回路とは分離されており、書き込み動作のための書き込み修復情報を前記フラッシュメモリに提供するよう構成された第２冗長情報記憶回路と、
を具備することを特徴とするフラッシュメモリ。
【請求項２】
前記読み出し修復情報および前記書き込み修復情報が、前記フラッシュメモリの１つのバンクの１つの不良メモリセルの同一のアドレスと関連していることを特徴とする請求項１に記載のフラッシュメモリ。
【請求項３】
前記第１冗長情報記憶回路は書き込み動作のためには前記読み出し修復情報を前記バンクに提供せず、
前記第２冗長情報記憶回路は読み出し動作のためには前記書き込み修復情報を前記バンクに提供しないことを特徴とする請求項２に記載のフラッシュメモリ。
【請求項４】
前記バンクが前記フラッシュメモリの第１バンクを具備し、
前記第１冗長情報記憶回路の第１エントリが、前記読み出し修復情報と関連した前記バンクの第１不良メモリセルのアドレスを含み、
前記第１冗長情報記憶回路の第２エントリが、前記第１バンクとは分離されている前記フラッシュメモリの第２バンクの第２不良メモリセルのアドレスを含むことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項５】
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行することを特徴とする請求項１に記載のフラッシュメモリ。
【請求項６】
前記第１冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのうちいずれかでの読み出し動作のために提供される、不良メモリセルのアドレスおよび関連する読み出し修復情報の記憶に専用され、
前記第２冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのうちいずれかでの書き込み動作のための、前記不良メモリセルのアドレスおよび関連する書き込み修復情報の記憶に専用されることを特徴とする請求項１に記載のフラッシュメモリ。
【請求項７】
前記フラッシュメモリがＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含むことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項８】
前記読み出し修復情報および前記書き込み修復情報が同一の情報を含むことを特徴とする請求項１に記載のフラッシュメモリ。
【請求項９】
フラッシュメモリであって、
前記フラッシュメモリの不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、
前記第１冗長情報記憶回路とは分離されており、前記不良メモリセルのアドレスを記憶するよう構成された第２冗長情報記憶回路と、
を具備し、
前記第１冗長情報記憶回路は、読み出し動作のための読み出し修復情報を前記フラッシュメモリに提供するよう構成され、
前記第２冗長情報記憶回路は、書き込み動作のための書き込み修復情報を前記フラッシュメモリに提供するよう構成されることを特徴とするフラッシュメモリ。
【請求項１０】
前記第１冗長情報記憶回路は、前記書き込み動作のためには前記読み出し修復情報を提供しないように構成され、
前記第２冗長情報記憶回路は、前記読み出し動作のためには前記書き込み修復情報を提供しないように構成されることを特徴とする請求項９に記載のフラッシュメモリ。
【請求項１１】
前記フラッシュメモリの複数のバンクを具備し、
前記第１冗長情報記憶回路は前記複数のバンクのうちいずれかに前記読み出し動作のための前記読み出し修復情報を提供するよう構成され、
前記第２冗長情報記憶回路は前記複数のバンクのうちいずれかに前記書き込み動作のための前記書き込み修復情報を提供するよう構成されることを特徴とする請求項９に記載のフラッシュメモリ。
【請求項１２】
フラッシュメモリであって、
前記フラッシュメモリの不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、
前記第１冗長情報記憶回路とは分離されており、前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、
を具備し、
前記第１冗長情報記憶回路は、読み出し動作のために、読み出されるべきアドレスにおける少なくとも１つの不良ビット位置を表示する読み出し修復情報を提供し、
前記第２冗長情報記憶回路は、書き込み動作のために、書き込まれるべきアドレスにおける少なくとも１つの不良ビット位置を表示する書き込み修復情報を提供することを特徴とするフラッシュメモリ。
【請求項１３】
前記第１冗長情報記憶回路に電気的に結合されたセンスアンプ回路と、
前記第２冗長情報記憶回路に電気的に結合された書き込みドライバ回路と、
をさらに具備し、
前記読み出し動作中に読み出し修復線を介して前記センスアンプ回路に前記読み出し修復情報が供給され、
前記書き込み動作中に前記読み出し修復線とは分離されている書き込み修復線を介して前記書き込みドライバ回路に前記書き込み修復情報が供給されることを特徴とする請求項１２に記載のフラッシュメモリ。
【請求項１４】
読み出しアドレスが読み出し動作中に読み出しアドレス線を介して前記第１冗長情報記憶回路に提供され、書き込みアドレスが書き込み動作中に前記読み出しアドレス線とは分離されている書き込みアドレス線を介して前記第２冗長情報記憶回路に提供されることを特徴とする請求項１２に記載のフラッシュメモリ。
【請求項１５】
前記フラッシュメモリがＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含むことを特徴とする請求項９に記載のフラッシュメモリ。
【請求項１６】
前記フラッシュメモリが、前記フラッシュメモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行するよう構成されていることを特徴とする請求項９に記載のフラッシュメモリ。
【請求項１７】
集積回路メモリ装置であって、
前記メモリ装置の不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、
前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、
を具備し、
前記第１冗長情報記憶回路に記憶された前記アドレスは前記メモリ装置の前記不良メモリセルへの読み出し動作のためにアクセスされ、前記不良メモリセルへの書き込み動作のためにはアクセスされないことを特徴とする集積回路メモリ装置。
【請求項１８】
集積回路メモリ装置であって、
前記メモリ装置の不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、
前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、
を具備し、
前記第１冗長情報記憶回路に記憶された前記アドレスは前記メモリの前記不良メモリセルへの読み出し動作のためにアクセスされ、前記不良メモリセルへの書き込み動作のためにはアクセスされず、
前記第１冗長情報記憶回路は前記メモリセルへの書き込み動作のためには前記第１冗長情報記憶回路に記憶された前記アドレスを提供せず、
前記第２冗長情報記憶回路は前記メモリセルへの読み出し動作のためには前記第２冗長情報記憶回路に記憶された前記アドレスを提供しないことを特徴とする集積回路メモリ装置。
【請求項１９】
前記メモリセルは前記集積回路メモリの第１バンクに含まれ、
前記第１冗長情報記憶回路の第１エントリは前記第１バンクの第１不良メモリセルのアドレスを含み、
前記第１冗長情報記憶回路の第２エントリは、前記フラッシュメモリの前記第１バンクとは分離されている第２バンクの第２不良メモリセルのアドレスを含むことを特徴とする請求項１７に記載の集積回路メモリ装置。
【請求項２０】
前記集積回路メモリ装置は、前記メモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記メモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行するよう構成されることを特徴とする請求項１７に記載の集積回路メモリ装置。
【請求項２１】
集積回路メモリ装置であって、
前記メモリ装置の不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、
前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、
を具備し、
前記第１冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのうちいずれかの読み出し動作のために供給された、不良メモリセルのアドレスおよび関連する読み出し修復情報を記憶するのに専用され、
前記第２冗長情報記憶回路は、前記フラッシュメモリの前記複数のバンクのうちいずれかの書き込み動作のために供給された、不良メモリセルのアドレスおよび関連する書き込み修復情報を記憶するのに専用されることを特徴とする集積回路メモリ装置。
【請求項２２】
前記メモリがＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含むことを特徴とする請求項１７に記載の集積回路メモリ装置。
【請求項２３】
読み出し修復情報を提供するよう構成された読み出し動作専用冗長情報記憶回路と、
書き込み修復情報を提供するよう構成された書き込み動作専用冗長情報記憶回路と、
を具備することを特徴とするフラッシュメモリ。
【請求項２４】
前記読み出し動作専用冗長情報記憶回路は、前記フラッシュメモリの不良メモリセルへの書き込み動作に応じては前記読み出し修復情報を提供せず、
前記書き込み動作専用冗長情報記憶回路は、前記不良メモリセルへの読み出し動作に応じては前記書き込み修復情報を提供しないことを特徴とする請求項２３に記載のフラッシュメモリ。
【請求項２５】
前記読み出し動作専用冗長情報記憶回路の第１エントリは、前記フラッシュメモリの第１バンクの第１不良メモリセルのアドレスを含み、
前記読み出し動作専用冗長情報記憶回路の第２エントリは、前記第１バンクからは分離している前記フラッシュメモリの第２バンクの第２不良メモリセルのアドレスを含むことを特徴とする請求項２３に記載のフラッシュメモリ。
【請求項２６】
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行するよう構成されることを特徴とする請求項２３に記載のフラッシュメモリ。
【請求項２７】
前記読み出し動作専用冗長情報記憶回路が、前記フラッシュメモリの複数のバンクのいずれかの不良メモリセルへの読み出し動作のために提供された、不良メモリセルのアドレスおよび関連した読み出し修復情報を記憶するよう構成され、
前記書き込み動作専用冗長情報記憶回路が、前記フラッシュメモリの複数のバンクのいずれかの不良メモリセルへの書き込み動作のために提供された、不良メモリセルのアドレスおよび関連した書き込み修復情報を記憶するよう構成されることを特徴とする請求項２３に記載のフラッシュメモリ。
【請求項２８】
前記フラッシュメモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含むことを特徴とする請求項２３に記載のフラッシュメモリ。
【請求項２９】
フラッシュメモリであって、
前記フラッシュメモリへの読み出し動作のための読み出し修復情報を提供する手段と、
前記読み出し修復情報を提供する手段とは分離されている、前記フラッシュメモリへの書き込み動作のための書き込み修復情報を提供する手段と、
を具備することを特徴とするフラッシュメモリ。
【請求項３０】
前記読み出し修復情報と前記書き込み修復情報とは、前記フラッシュメモリの１つのバンクの同一のアドレスと関連することを特徴とする請求項２９に記載のフラッシュメモリ。
【請求項３１】
前記読み出し修復情報を提供する手段は前記バンクへの書き込み動作のためには前記読み出し修復情報を提供せず、
前記書き込み修復情報を提供する手段は前記バンクへの読み出し動作のためには前記書き込み修復情報を提供しないことを特徴とする請求項２９に記載のフラッシュメモリ。
【請求項３２】
前記バンクは前記フラッシュメモリの第１バンクを具備し、
前記読み出し修復情報を提供する手段の第１エントリが前記バンクの第１不良メモリセルのアドレスと関連し、
前記読み出し修復情報を提供する手段の第２エントリが前記第１バンクとは分離されている前記フラッシュメモリの第２バンクの第２不良メモリセルのアドレスと関連することを特徴とする請求項２９に記載のフラッシュメモリ。
【請求項３３】
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタの第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタの第２読み出しまたは書き込み動作を実行するよう構成されることを特徴とする請求項２９に記載のフラッシュメモリ。
【請求項３４】
前記読み出し修復情報を提供する手段は、前記不良メモリセルに起因する読み出しデータの欠陥を修復するために、前記フラッシュメモリの複数のバンクのいずれかの読み出し動作のために提供された、不良メモリセルのアドレスおよび関連する読み出し修復情報の記憶に専用され、
前記書き込み修復情報を提供する手段は、前記不良メモリセルへのデータの書き込みを回避するために、前記フラッシュメモリの複数のバンクのいずれかの書き込み動作のために提供された、前記不良メモリセルのアドレスおよび関連する読み出し修復情報の記憶に専用されることを特徴とする請求項２９に記載のフラッシュメモリ。
【請求項３５】
前記フラッシュメモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含むことを特徴とする請求項２９に記載のフラッシュメモリ。
【請求項３６】
第１冗長情報記憶回路の第１不良メモリセルと関連した読み出し修復情報を記憶するステップと、
前記第１冗長情報記憶回路とは分離されており、第２冗長情報記憶回路の第２不良メモリセルと関連した書き込み修復情報を記憶するステップと、
前記第１冗長情報記憶回路から前記メモリセルへの読み出し動作のための前記読み出し修復情報を提供して前記第１不良メモリセルから読み出されたデータ修復するステップと、
前記第２冗長情報記憶回路から前記メモリセルへの書き込み動作のための前記書き込み修復情報を提供して前記第２不良メモリセルへのデータ書き込みを回避するステップと、
を備えることを特徴とするフラッシュメモリ装置の駆動方法。
【請求項３７】
前記フラッシュメモリが前記フラッシュメモリの１つのバンクの第１セクタの第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタの第２読み出しまたは書き込み動作を実行するよう構成されることを特徴とする請求項３６に記載の方法。
【請求項３８】
前記第１冗長情報記憶回路は前記書き込み動作のためには前記読み出し修復情報を提供しないよう構成され、
前記第２冗長情報記憶回路は前記読み出し動作のためには前記書き込み修復情報を提供しないように構成されることを特徴とする請求項３７に記載の方法。
【請求項３９】
前記フラッシュメモリの複数のバンクをさらに備え、
前記第１冗長情報記憶回路は前記複数のバンクのいずれかに前記読み出し動作のための前記読み出し修復情報を提供するよう構成され、
前記第２冗長情報記憶回路は前記複数のバンクのいずれかに前記書き込み動作のための前記書き込み修復情報を提供するよう構成されることを特徴とする請求項３８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は導体メモリ装置に係り、より詳細には、読み出し動作不良セルと書き込み動作不良セルとを区分して高い冗長効率を提供するフラッシュメモリ、集積回路メモリ装置、およびフラッシュメモリ装置の駆動方法に係る。
【背景技術】
【０００２】
半導体メモリ装置の大容量化に伴い、メモリセルは高密度化し、デザインルールは小規模化している。こうした傾向は、フラッシュメモリ装置にも見られる。したがって、高集積化によってフラッシュメモリセル自体が損傷し、不良セルが発生する可能性が高い。不良セルは、フラッシュメモリ装置の収率を低下させる要因となる。しかし、不良セルを冗長セルと交換することによって、メモリ装置の収率を向上させる冗長技術が開発されている。
【０００３】
図１は従来のデュアルバンク構造のフラッシュメモリ装置を示す。ＮＯＲ型フラッシュメモリ装置は、各バンクに独立的なアドレス構造を有しているのが一般的である。そのため、「書き込み時読み出し動作」が可能である。
図１に示したデュアルバンク構造のフラッシュメモリ装置１００は、行及び列に配列された多数個のメモリセルをそれぞれ有する第１バンク１０１及び第２バンク１０２を備える。また、第１バンク１０１及び第２バンク１０２のメモリセルのアドレス指定を行うローデコーダ１１１及び１１２と、コラムデコーダ１２１及び１２２と、冗長アドレスを記憶する冗長情報記憶装置１３１及び１３２と、データ線上のメモリセルデータを検知するデータ線センスアンプ１４１及び１４２と、メモリセルに書き込む書き込みデータをデータ線に伝送する書き込みドライバ１５１及び１５２と、書き込みデータ及び読み出しデータを入出力するデータ入出力バッファ１６０と、アドレス信号Ａ＜２１：０＞を受信するアドレスバッファ１７１及び１７２とを具備する。
フラッシュメモリ装置１００は、各バンク１０１、１０２内のメモリセルのアドレス指定を行う。その際例えば、２２個のアドレス信号 Ａ＜２１：０＞を使用する。また、対応するバンク１０１及び１０２に従い、１６個のバンクデータ線ＢＡＮＫ０＿ＤＬ＜１５：０＞を経て、選択されたメモリセルのデータを入出力する。
【０００４】
フラッシュメモリ装置１００に入力されるアドレス信号 Ａ＜２１：０＞ は、アドレスバッファ１７１及び１７２を経て、第１バンクアドレスＡ＿ＢＡＮＫ０＜２１：０＞及び第２バンクアドレスＡ＿ＢＡＮＫ１＜２１：０＞に分割され、それぞれ第１バンク１０１及び第２バンク１０２に入力される。
第１バンクアドレスＡ＿ＢＡＮＫ０＜２１：０＞及び第２バンクアドレスＡ＿ＢＡＮＫ１＜２１：０＞は、ローアドレス（Ａ＿ＢＡＮＫ０＜２１：６＞及びＡ＿ＢＡＮＫ１＜２１：６＞）と、コラムアドレス（Ａ＿ＢＡＮＫ０＜５：０＞及びＡ＿ＢＡＮＫ１＜５：０＞）とに分割される。そして、対応するバンク１０１及び１０２のローデコーダ１１１及び１１２と、コラムデコーダ１２１及び１２２とにそれぞれ入力される。これによって、対応するバンク内のメモリセルが選択される。
第１バンク１０１及び第２バンク１０２内の選択されたメモリセルデータは、第１バンクデータ線ＢＡＮＫ０＿ＤＬ＜１５：０＞及び第２バンクデータ線ＢＡＮＫ１＿ＤＬ＜１５：０＞を経てデータ線センスアンプ１４１、１４２に伝送される。
【０００５】
第１バンク１０１及び第２バンク１０２内に不良セルが発生すると、第１冗長情報記憶装置１３１及び第２冗長情報記憶装置１３２は、それぞれバンク１０１及び１０２の不良セルアドレスに対応する冗長情報を記憶する。例えば、第１冗長情報記憶装置１３１及び第２冗長情報記憶装置１３２は、それぞれ４個の不良セルに対応する冗長情報を記憶する。冗長情報に従い、不良セルは、第１バンク１０１及び第２バンク１０２内に提供された冗長メモリセルと交換される。
冗長メモリセルデータは、第１バンクデータ線ＢＡＮＫ０＿ＤＬ＜１５：０＞及び第２バンクデータ線ＢＡＮＫ１＿ＤＬ＜１５：０＞を経て、センスアンプ１４１及び１４２に伝送される。この伝送は、第１冗長記憶装置１３１及び第２冗長記憶装置１３２から出力される第１バンク修復制御信号ＢＡＮＫ０＿ＩＯ＿ＲＥＰＡＩＲ＜１５：０＞及び第２バンク修復制御信号ＢＡＮＫ１＿ＩＯ＿ＲＥＰＡＩＲ＜１５：０＞によって行われる。
【０００６】
ところで、このようなフラッシュメモリ装置１００で修復可能なメモリセルの数は、バンクあたり４個に限定される。修復可能なメモリセル数を増加させるためには、さらに大きな冗長記憶装置１３１及び１３２を形成することが可能である。しかし、レイアウト面積が拡大してしまうため、効率的な修復を行うことができない。
【０００７】
図２には、従来のマルチバンク構造のフラッシュメモリ装置２００を示す。このフラッシュメモリ装置は多数のバンクを有する。ここでは、例えば、バンク１６個毎に冗長記憶装置２３１、２３２、２３３、２３４を置かなければならない。そのため、レイアウト面積がさらに拡大するという問題が生じる。さらに、冗長記憶装置置２３１、２３２、２３３、２３４が、対応するバンクの不良セルのみを修復する方法では、他のバンクで多数の不良セルが発生した場合に、効率よく修復を行うことができないという短所がある。
【０００８】
したがって、レイアウト面積を拡大せずに、冗長効率を高めることができるフラッシュメモリ装置が求められる。
【０００９】
【特許文献１】米国特許６，２０１，７３３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、レイアウト面積を拡大せずに、高い冗長効率を有する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上述の目的を達成するために、本発明のフラッシュメモリは、読み出し動作のための読み出し修復情報を前記フラッシュメモリに提供するよう構成された第１冗長情報記憶回路と、前記第１冗長情報記憶回路とは分離されており、書き込み動作のための書き込み修復情報を前記フラッシュメモリに提供するよう構成された第２冗長情報記憶回路と、を具備することを特徴とする。
【００１２】
前記読み出し修復情報および前記書き込み修復情報は、前記フラッシュメモリの１つのバンクの１つの不良メモリセルの同一のアドレスと関連している。
また、前記第１冗長情報記憶回路は書き込み動作のためには前記読み出し修復情報を前記バンクに提供せず、前記第２冗長情報記憶回路は読み出し動作のためには前記書き込み修復情報を前記バンクに提供しない。
前記バンクが前記フラッシュメモリの第１バンクを具備し、前記第１冗長情報記憶回路の第１エントリが、前記読み出し修復情報と関連した前記バンクの第１不良メモリセルのアドレスを含み、前記第１冗長情報記憶回路の第２エントリが、前記第１バンクとは分離されている前記フラッシュメモリの第２バンクの第２不良メモリセルのアドレスを含む。
【００１３】
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行する。
前記第１冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのうちいずれかでの読み出し動作のために提供される、不良メモリセルのアドレスおよび関連する読み出し修復情報の記憶に専用され、前記第２冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのうちいずれかでの書き込み動作のための、前記不良メモリセルのアドレスおよび関連する書き込み修復情報の記憶に専用される。
前記フラッシュメモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含む。
また、前記読み出し修復情報および前記書き込み修復情報は同一の情報を含む。
【００１４】
さらに、本発明のフラッシュメモリは、前記フラッシュメモリの不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、前記第１冗長情報記憶回路とは分離されており、前記不良メモリセルのアドレスを記憶するよう構成された第２冗長情報記憶回路と、を具備し、前記第１冗長情報記憶回路は、読み出し動作のための読み出し修復情報を前記フラッシュメモリに提供するよう構成され、前記第２冗長情報記憶回路は、書き込み動作のための書き込み修復情報を前記フラッシュメモリに提供するよう構成されることを特徴とする。
【００１５】
前記第１冗長情報記憶回路は、前記書き込み動作のためには前記読み出し修復情報を提供しないように構成され、前記第２冗長情報記憶回路は、前記読み出し動作のためには前記書き込み修復情報を提供しないように構成される。
また、前記フラッシュメモリの複数のバンクを具備し、前記第１冗長情報記憶回路は前記複数のバンクのうちいずれかに前記読み出し動作のための前記読み出し修復情報を提供するよう構成され、前記第２冗長情報記憶回路は前記複数のバンクのうちいずれかに前記書き込み動作のための前記書き込み修復情報を提供するよう構成される。
【００１６】
また、本発明のフラッシュメモリは、前記フラッシュメモリの不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、前記第１冗長情報記憶回路とは分離されており、前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、を具備し、前記第１冗長情報記憶回路は、読み出し動作のために、読み出されるべきアドレスにおける少なくとも１つの不良ビット位置を表示する読み出し修復情報を提供し、前記第２冗長情報記憶回路は、書き込み動作のために、書き込まれるべきアドレスにおける少なくとも１つの不良ビット位置を表示する書き込み修復情報を提供することを特徴とする。
【００１７】
このフラッシュメモリは、前記第１冗長情報記憶回路に電気的に結合されたセンスアンプ回路と、前記第２冗長情報記憶回路に電気的に結合された書き込みドライバ回路と、
をさらに具備し、前記読み出し動作中に読み出し修復線を介して前記センスアンプ回路に前記読み出し修復情報が供給され、前記書き込み動作中に前記読み出し修復線とは分離されている書き込み修復線を介して前記書き込みドライバ回路に前記書き込み修復情報が供給されることを特徴とする。
【００１８】
読み出しアドレスは読み出し動作中に読み出しアドレス線を介して前記第１冗長情報記憶回路に提供され、書き込みアドレスは書き込み動作中に前記読み出しアドレス線とは分離されている書き込みアドレス線を介して前記第２冗長情報記憶回路に提供される。
前記フラッシュメモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含む。
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行するよう構成されている。
【００１９】
本発明の集積回路メモリ装置は、前記メモリ装置の不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、を具備し、前記第１冗長情報記憶回路に記憶された前記アドレスは前記メモリ装置の前記不良メモリセルへの読み出し動作のためにアクセスされ、前記不良メモリセルへの書き込み動作のためにはアクセスされないことを特徴とする。
【００２０】
この集積回路メモリ装置は、前記メモリ装置の不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、を具備し、前記第１冗長情報記憶回路に記憶された前記アドレスは前記メモリの前記不良メモリセルへの読み出し動作のためにアクセスされ、前記不良メモリセルへの書き込み動作のためにはアクセスされず、前記第１冗長情報記憶回路は前記メモリセルへの書き込み動作のためには前記第１冗長情報記憶回路に記憶された前記アドレスを提供せず、前記第２冗長情報記憶回路は前記メモリセルへの読み出し動作のためには前記第２冗長情報記憶回路に記憶された前記アドレスを提供しない。
【００２１】
前記メモリセルは前記集積回路メモリの第１バンクに含まれ、前記第１冗長情報記憶回路の第１エントリは前記第１バンクの第１不良メモリセルのアドレスを含み、前記第１冗長情報記憶回路の第２エントリは、前記フラッシュメモリの前記第１バンクとは分離されている第２バンクの第２不良メモリセルのアドレスを含む。
また、前記集積回路メモリ装置は、前記メモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記メモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行するよう構成される。
【００２２】
また、本発明の集積回路メモリ装置は、前記メモリ装置の不良メモリセルのアドレスを記憶するよう構成された第１冗長情報記憶回路と、前記不良メモリセルの前記アドレスを記憶するよう構成された第２冗長情報記憶回路と、を具備し、前記第１冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのうちいずれかの読み出し動作のために供給された、不良メモリセルのアドレスおよび関連する読み出し修復情報を記憶するのに専用され、前記第２冗長情報記憶回路は、前記フラッシュメモリの前記複数のバンクのうちいずれかの書き込み動作のために供給された、不良メモリセルのアドレスおよび関連する書き込み修復情報を記憶するのに専用されることを特徴とする。
前記メモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含む。
【００２３】
さらに、本発明のフラッシュメモリは、読み出し修復情報を提供するよう構成された読み出し動作専用冗長情報記憶回路と、書き込み修復情報を提供するよう構成された書き込み動作専用冗長情報記憶回路と、を具備することを特徴とする。
前記読み出し動作専用冗長情報記憶回路は、前記フラッシュメモリの不良メモリセルへの書き込み動作に応じては前記読み出し修復情報を提供せず、前記書き込み動作専用冗長情報記憶回路は、前記不良メモリセルへの読み出し動作に応じては前記書き込み修復情報を提供しないことを特徴とする。
【００２４】
前記読み出し動作専用冗長情報記憶回路の第１エントリは、前記フラッシュメモリの第１バンクの第１不良メモリセルのアドレスを含み、前記読み出し動作専用冗長情報記憶回路の第２エントリは、前記第１バンクからは分離している前記フラッシュメモリの第２バンクの第２不良メモリセルのアドレスを含む。
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタで第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタで第２読み出しまたは書き込み動作を実行するよう構成される。
【００２５】
前記読み出し動作専用冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのいずれかの不良メモリセルへの読み出し動作のために提供された、不良メモリセルのアドレスおよび関連した読み出し修復情報を記憶するよう構成され、前記書き込み動作専用冗長情報記憶回路は、前記フラッシュメモリの複数のバンクのいずれかの不良メモリセルへの書き込み動作のために提供された、不良メモリセルのアドレスおよび関連した書き込み修復情報を記憶するよう構成される。
前記フラッシュメモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含む。
【００２６】
本発明のフラッシュメモリは、前記フラッシュメモリへの読み出し動作のための読み出し修復情報を提供する手段と、前記読み出し修復情報を提供する手段とは分離されている、前記フラッシュメモリへの書き込み動作のための書き込み修復情報を提供する手段と、を具備する。
前記読み出し修復情報と前記書き込み修復情報とは、前記フラッシュメモリの１つのバンクの同一のアドレスと関連する。
【００２７】
前記読み出し修復情報を提供する手段は前記バンクへの書き込み動作のためには前記読み出し修復情報を提供せず、前記書き込み修復情報を提供する手段は前記バンクへの読み出し動作のためには前記書き込み修復情報を提供しない。
前記バンクは前記フラッシュメモリの第１バンクを具備し、前記読み出し修復情報を提供する手段の第１エントリが前記バンクの第１不良メモリセルのアドレスと関連し、前記読み出し修復情報を提供する手段の第２エントリが前記第１バンクとは分離されている前記フラッシュメモリの第２バンクの第２不良メモリセルのアドレスと関連する。
【００２８】
前記フラッシュメモリは、前記フラッシュメモリの１つのバンクの第１セクタの第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタの第２読み出しまたは書き込み動作を実行するよう構成される。
前記読み出し修復情報を提供する手段は、前記不良メモリセルに起因する読み出しデータの欠陥を修復するために、前記フラッシュメモリの複数のバンクのいずれかの読み出し動作のために提供された、不良メモリセルのアドレスおよび関連する読み出し修復情報の記憶に専用され、前記書き込み修復情報を提供する手段は、前記不良メモリセルへのデータの書き込みを回避するために、前記フラッシュメモリの複数のバンクのいずれかの書き込み動作のために提供された、前記不良メモリセルのアドレスおよび関連する読み出し修復情報の記憶に専用される。
前記フラッシュメモリはＮＯＲ型またはＮＡＮＤ型のフラッシュメモリを含む。
【００２９】
さらに、本発明のフラッシュメモリ装置の駆動方法は、第１冗長情報記憶回路の第１不良メモリセルと関連した読み出し修復情報を記憶するステップと、前記第１冗長情報記憶回路とは分離されており、第２冗長情報記憶回路の第２不良メモリセルと関連した書き込み修復情報を記憶するステップと、前記第１冗長情報記憶回路から前記メモリセルへの読み出し動作のための前記読み出し修復情報を提供して前記第１不良メモリセルから読み出されたデータ修復するステップと、前記第２冗長情報記憶回路から前記メモリセルへの書き込み動作のための前記書き込み修復情報を提供して前記第２不良メモリセルへのデータ書き込みを回避するステップと、を備えることを特徴とする。
【００３０】
前記フラッシュメモリが前記フラッシュメモリの１つのバンクの第１セクタの第１読み出しまたは書き込み動作を実行し、同時に、前記フラッシュメモリの別のバンクの第２セクタの第２読み出しまたは書き込み動作を実行するよう構成される。
前記第１冗長情報記憶回路は前記書き込み動作のためには前記読み出し修復情報を提供しないよう構成され、前記第２冗長情報記憶回路は前記読み出し動作のためには前記書き込み修復情報を提供しないように構成される。
【００３１】
また、この方法は、前記フラッシュメモリの複数のバンクをさらに備え、前記第１冗長情報記憶回路は前記複数のバンクのいずれかに前記読み出し動作のための前記読み出し修復情報を提供するよう構成され、前記第２冗長情報記憶回路は前記複数のバンクのいずれかに前記書き込み動作のための前記書き込み修復情報を提供するよう構成される。
【発明の効果】
【００３２】
本発明によるフラッシュメモリ装置には、各バンクに別個の冗長記憶装置を提供する必要がないので、メモリ装置のチップ面積を縮小することができる。さらに、読み出し動作中に発生する不良セルは読み出し冗長情報記憶装置を通じて、また、書き込み動作中に発生する不良セルは書き込み冗長情報記憶装置を通じて修復する。
【００３３】
そのため、比較的小さいチップ面積で、冗長効率を飛躍的に向上させることができる。
【発明を実施するための最良の形態】
【００３４】
図３は、図４乃至７の関係を示すブロック図である。これらの図面を全て合わせることによって、本発明の実施の形態であるフラッシュメモリ装置を説明することができる。フラッシュメモリ装置３００の図は、紙面の都合上４つの図面(図４乃至図７)に分割されている。
フラッシュメモリ装置３００は、例えば、１６個のバンクからなるマルチバンク構造３０１、３０２、３０３、３０４を有する。各バンク３０１、３０２、３０３、３０４は、読み出し用ローデコーダ３１１、３１２、３１３、３１４、書き込み用ローデコーダ３２１、３２２、３２３、３２４、読み出し用コラムデコーダ３３１、３３２、３３３、３３４、及び書き込み用コラムデコーダ３４１、３４２、３４３、３４４と接続される。
フラッシュメモリ装置３００は、読み出し冗長情報記憶装置３５１、書き込み冗長情報記憶装置３５２、センスアンプ３６０、書き込みドライバ３７０、データ入出力バッファ３８０、読み出しアドレスバッファ３９０、書き込みアドレスバッファ４００、読み出しバンク選択部４１０、書き込みバンク選択部４２０、書き込み制御部４３０、及びバンクビジー発生部４４０を含む。
読み出し用ローデコーダ３１１、３１２、３１３、３１４及び書き込み用ローデコーダ３２１、３２２、３２３、３２４は、対応するバンク３０１、３０２、３０３、３０４の読み出し動作中及び書き込み動作中に選択されるメモリセルのワード線をイネーブルさせる。読み出し用コラムデコーダ３３１、３３２、３３３、３３４及び書き込み用コラムデコーダ３４１、３４２、３４３、３４４は、対応するバンク３０１、３０２、３０３、３０４の読み出し動作中及び書き込み動作中に選択されるメモリセルのビット線を選択する。
【００３５】
読み出し冗長情報記憶装置３５１は、各バンク３０１、３０２、３０３、３０４の読み出し動作中に発生する不良セルについてのアドレス情報を記憶する。書き込み冗長情報記憶装置３５２は、各バンク３０１、３０２、３０３、３０４の書き込み動作中に発生する不良セルについてのアドレス情報を記憶する。
センスアンプ３６０は、対応するバンクのメモリセルデータを検知し増幅する。このメモリセルデータは、読み出し動作中に、読み出しデータ線ＲＥＡＤ＿ＤＬ＜１６：０＞に適用される。
書き込みドライバ３７０は、書き込み動作中に、書き込みデータを伝送する。このデータは、書き込みデータ線ＷＲＩＴＥ＿ＤＬ＜１６：０＞を経て、対応するバンクの選択されたメモリセルに伝送される。
データ入出力バッファ３８０は、読み出し動作中に、センスアンプ３６０が出力した検知・増幅済みのデータを外部データＤＡＴＡ＜１５：０＞として出力する。また、書き込み動作中に、外部データＤＡＴＡ＜１５：０＞を書き込みドライバ３７０に伝送する。
【００３６】
読み出しアドレスバッファ３９０は、読み出し動作中にアドレス信号Ａ＜２１：０＞を受信して、読み出しアドレス信号ＡＲ＜２１：０＞を発信する。書き込みアドレスバッファ４００は書き込み動作中に、アドレス信号Ａ＜２１：０＞を受信して、書き込みアドレス信号ＡＷ＜２１：０＞を発信する。
読み出しバンク選択部４１０は、読み出しアドレス信号ＡＲ＜２１：０＞に応答して読み出しバンク選択信号ＲＥＡＤ＿ＢＡＮＫ＿ＳＥＬ＜１５：０＞を発信する。書き込みバンク選択部４２０は、書き込みアドレス信号ＡＷ＜２１：０＞に応答して書き込みバンク選択信号ＷＲＩＴＥ＿ＢＡＮＫ＿ＳＥＬ＜１５：０＞を発信する。
読み出しバンク選択信号ＲＥＡＤ＿ＢＡＮＫ＿ＳＥＬ＜１５：０＞と、書き込みバンク選択信号ＷＲＩＴＥ＿ＢＡＮＫ＿ＳＥＬ＜１５：０＞とはそれぞれ、読み出し動作中及び書き込み動作中に、バンク３０１、３０２、３０３、３０４のうち１つを選択する。
書き込み制御部４３０は、書き込み制御信号ＷＲ＿ＣＮＴＬを発信して書き込み動作を制御する。バンクビジー発生部４４０は、書き込み制御信号ＷＲ＿ＣＮＴＬに応答してバンクビジー信号ＢＡＮＫＢＵＳＹ＜１５：０＞を発生し、読み出し及び書き込み動作を制御する。例えば、あるバンクがハイレベルのバンクビジー信号ＢＡＮＫＢＵＳＹ＜１５：０＞を有する場合には書き込み動作を実行し、ローレベルのバンクビジー信号ＢＡＮＫＢＵＳＹ＜１５：０＞を有する場合には読み出し動作を実行する。
【００３７】
以下、図４乃至７を参照して、上述したフラッシュメモリ装置３００の動作を詳細に説明する。ここでは、１６個のバンク３０１、３０２、３０３、３０４のうち１つのバンク（例えば第１バンク３０１）を選択し、第１バンク３０１の読み出し動作及び書き込み動作を例として説明する。
まず、正常の読み出し動作を説明する。読み出しアドレスバッファ３９０はアドレス信号Ａ＜２１：０＞を受信し、読み出しアドレス信号ＡＲ＜２１：０＞を発信する。すると、読み出しバンク選択部４１０は読み出しアドレス信号ＡＲ＜２１：１８＞を受信し、第１読み出しバンク選択信号ＲＥＡＤ＿ＢＡＮＫ＿ＳＥＬ＜１５：０＞を発信する。
この時、バンクビジー発生部４４０は、書き込み制御部４３０が発信する書き込み制御信号ＷＲ＿ＣＮＴＬに応答して、ローレベルのバンクビジー信号ＢＡＮＫＢＵＳＹ＜１５：０＞を発生する。これによって、第１バンク３０１が読み出し動作中であることが示される。
読み出しアドレス信号ＡＲ＜１７：６＞を受信する読み出し用ローデコーダ３１１と、読み出しアドレス信号ＡＲ＜５：０＞を受信する読み出し用コラムデコーダ３３１とはメモリセルを選択し、選択されたメモリセルのデータは読み出しデータ線ＲＥＡＤ＿ＤＬ＜１６：０＞を経て出力される。読み出しデータ線ＲＥＡＤ＿ＤＬ＜１６：０＞に適用されるデータは、センスアンプ３６０とデータ入出力バッファ３８０とを経て、入出力信号ＤＡＴＡ＜１５：０＞として出力される。
【００３８】
一方、第１バンク３０１の読み出し動作中に不良セルが存在する場合、対応する不良セルのアドレスは読み出し冗長情報として読み出し冗長記憶装置３５１に記憶される。読み出しアドレス信号ＡＲ＜２１：０＞が不良セルのアドレスを指定するならば、フラッシュメモリ装置３００は、読み出し冗長情報記憶装置３５１に記憶された読み出し冗長情報に従って、読み出し修復制御信号ＲＥＡＤ＿ＩＯ＿ＲＥＰＡＩＲ＜１５：０＞を発信する。
読み出し修復制御信号ＲＥＡＤ＿Ｉ０＿ＲＥＰＡＩＲ＜１５：０＞は、読み出しデータ線ＲＥＡＤ＿ＤＬ＜１６：０＞を経て、冗長メモリセルデータをデータ入出力信号ＤＡＴＡ＜１５：０＞としてセンスアンプ３６０及びデータ入出力バッファ３８０に伝送する。
【００３９】
次に、正常の書き込み動作を説明する。書き込みアドレスバッファ４００はアドレス信号Ａ＜２１：０＞を受信し、書き込みアドレス信号ＡＷ＜２１：０＞を発信する。書き込みバンク選択部４２０は書き込みアドレス信号ＡＷ＜２１：１８＞を受信し、第１書き込みバンク選択信号ＷＲＩＴＥ＿ＢＡＮＫ＿ＳＥＬ＜１５：０＞を発信する。
この時、バンクビジー発生部４４０は、書き込み制御部４３０が発信する書き込み制御信号ＷＲ＿ＣＮＴＬに応答して、ハイレベルのバンクビジー信号ＢＡＮＫＢＵＳＹ＜１５：０＞を発生する。これによって、第１バンク３０１が書き込み動作中であることが示される。データ入出力信号ＤＡＴＡ＜１５：０＞として入力されたデータは、データ入出力バッファ３８０及び書き込みドライバ３７０を経て伝送され、書き込みデータ線ＷＲＩＴＥ＿ＤＬ＜１６：０＞に適用される。書き込みアドレス信号ＡＷ＜５：０＞を受信する書き込み用ローデコーダ３２１と、書き込みアドレス信号ＡＷ＜５：０＞を受信する書き込み用コラムデコーダ３４１とは、メモリセルを選択する。また、書き込みデータ線ＷＲＩＴＥ＿ＤＬ＜１６：０＞に適用されたデータは、第１バンク３０１の選択されたメモリセルに書き込まれる。
【００４０】
一方、第１バンク３０１の書き込み動作中に不良セルが存在する場合、対応する不良セルのアドレスは、書き込み冗長情報として書き込み冗長記憶装置３５２に記憶される。書き込みアドレス信号ＡＷ＜２１：０＞が不良セルのアドレスを指定するならば、書き込み冗長記憶装置３５２に記憶された書き込み冗長情報に従って、書き込み修復制御信号ＷＲＩＴＥ＿ＩＯ＿ＲＥＰＡＩＲ＜１５：０＞が発信される。すると、書き込み修復制御信号ＷＲＩＴＥ＿ＩＯ＿ＲＥＰＡＩＲ＜１５：０＞は、書き込みデータ線ＷＲＩＴＥ＿ＤＬ＜１６：０＞に適用されたデータを冗長メモリセルに書き込む。
【００４１】
従来のフラッシュメモリ装置は、不良セルを修復する冗長記憶装置を各バンクに別個に備えている。しかし、フラッシュメモリ装置３００においては、読み出し動作中及び書き込み動作中に発生する不良セルを、読み出し冗長記憶装置３５１及び書き込み冗長記憶装置３５２を通じて、バンクとは無関係に修復することが可能である。
第１バンク３０１において、他のバンク３０２、３０３、３０４におけるよりも大幅に多くの不良セルが発生すると仮定する。第１バンク３０１内の冗長記憶装置を全て使用してもまだ未修復の不良セルが残っているとすれば、図２に示した従来の技術は失敗であると考えられる。対照的に、本発明の実施例によるフラッシュメモリ装置３００は、第１バンク３０１に発生する不良セルを、読み出し冗長記憶装置３５１及び書き込み冗長記憶装置３５２を通じて自由に修復することができる。
勿論、不良セルの数が読み出し冗長情報数及び書き込み冗長情報数よりも多ければ修復することはできない。しかし、本発明の実施例によるフラッシュメモリ装置の冗長効率は、従来の技術に比べて飛躍的に高くなると考えられる。さらに、本発明のフラッシュメモリ装置３００は、各バンクに別個の冗長記憶装置を具備する必要がないので、フラッシュメモリ装置の面積を減らすという利点がある。
【００４２】
以上、本発明は実施の形態を挙げて記述したが、これは例示的なことに過ぎず、本発明の技術的思想及び範囲を制限、または限定しない。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることは明らかである。
【産業上の利用可能性】
【００４３】
本発明の実施の形態はフラッシュメモリ装置に関して記述しているが、フラッシュメモリ装置以外のメモリ装置にも適用することができる。
【図面の簡単な説明】
【００４４】
【図１】従来のデュアルバンク構造のメモリ装置を示す図面である。
【図２】従来のマルチバンク構造のメモリ装置を示す図面である。
【図３】本発明の一実施の形態によるメモリ装置を示す図面である。
【図４】本発明の一実施の形態によるメモリ装置を示す図面である。
【図５】本発明の一実施の形態によるメモリ装置を示す図面である。
【図６】本発明の一実施の形態によるメモリ装置を示す図面である。
【図７】本発明の一実施の形態によるメモリ装置を示す図面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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