(57)【要約】【課題】装置作成の自由度が高い半導体装置の製造方法及び電気光学装置の製造方法を提供する。【解決手段】基板１０１上の所定領域に段差膜１０３を形成する工程と、段差膜１０３の上面１０３ａ及び側壁１０３ｂを覆うように半導体薄膜１０４を形成する工程と、側壁１０３ｂを覆うように形成された半導体薄膜１０４ａを残して、上面１０３ａを覆うように形成された半導体薄膜１０４を除去する工程と、段差膜１０４を除去する工程と、側壁１０３ｂを覆うように形成された半導体薄膜１０４ａをチャネルとするフィン型トランジスタ１０８を形成する工程と、を備える。【選択図】図１
2009206306.tif 000002
【特許請求の範囲】
【請求項１】
基板上の所定領域に段差膜を形成する第１工程と、
前記段差膜の上面及び側壁を覆うように半導体薄膜を形成する第２工程と、
前記側壁を覆うように形成された半導体薄膜を残して、前記上面を覆うように形成され
た半導体薄膜を除去する第３工程と、
前記段差膜を除去する第４工程と、
前記側壁を覆うように形成された半導体薄膜をチャネルとするフィン型トランジスタを
形成する第５工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程で、前記基板上の前記所定領域と離間した別領域に半導体薄膜を形成し、
前記第３工程で、前記別領域の一部領域の半導体薄膜を残して、前記別領域の他の領域
の半導体薄膜を除去し、
前記第５工程で、前記一部領域の半導体薄膜をチャネルとするプレーナ型トランジスタ
を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１工程の前に、前記基板上にエッチストッパ膜を形成する工程を備えることを特
徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
一対の基板間に電気光学物質を保持し、トランジスタを有する電気光学装置の製造方法
であって、
少なくとも一方の基板上に、請求項１〜３の何れかに記載の半導体装置の製造方法によ
りフィン型トランジスタを形成する工程を備えることを特徴とする電気光学装置の製造方
法。
【請求項５】
一対の基板間に電気光学物質を保持し、一方の基板に表示部の画素回路と周辺回路とを
有する電気光学物質の製造方法であって、
前記一方の基板上に、請求項２又は３記載の半導体装置の製造方法により、前記画素回
路又は前記周辺回路の一方に前記フィン型トランジスタを形成し、他方に前記プレーナ型
トランジスタを形成する工程を備えることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン型トランジスタを備える半導体装置の製造方法及び電気光学装置の製
造方法に関する。
【背景技術】
【０００２】
半導体装置の更なる高集積化を図れるトランジスタとして、３次元構造のフィン型トラ
ンジスタが知られている。フィン型トランジスタは、基板上にフィン状の半導体層が略垂
直に形成され、前記フィン状の半導体層がチャネルとされる。前記フィン状の半導体層の
両側面又はコの字形の三面はゲート絶縁膜及びゲート電極で覆われ、デュアルゲート構造
のトランジスタとされる。
【０００３】
フィン型トランジスタを備える半導体装置を製造する際には、通常、基板に設けられた
絶縁層上に平坦な半導体層を形成し、前記半導体層に選択的なＲＩＥ（反応性イオンエッ
チング）を行ってパターニングする。その後、前記パターニングされた半導体層の表面を
熱酸化してゲート絶縁膜を設け、ゲート電極材料を堆積してエッチングし、ゲート電極を
形成する。
【０００４】
【特許文献１】特開２００１−２９８１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記特許文献１の如く、基板上に平坦な半導体層を形成してフィン型トラン
ジスタを製造する場合、フィン型トランジスタのチャネル幅が平坦な半導体層の膜厚に規
制され、チャネル幅に対応する膜厚の半導体層を形成する必要がある。しかしながら、前
記チャネル幅に膜厚が対応する半導体層は、別のトランジスタなど別の装置を半導体装置
に合わせて作成する際に容易に利用することができないため、装置作成の自由度を低下さ
せる要因となっている。
【０００６】
本発明は上記課題に鑑み提案するものであり、フィン型トランジスタを備える半導体装
置の製造に於いて、装置作成の自由度が高い半導体装置の製造方法及び電気光学装置の製
造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、基板上の所定領域に段差膜を形成する第１工程と、
前記段差膜の上面及び側壁を覆うように半導体薄膜を形成する第２工程と、前記側壁を覆
うように形成された半導体薄膜を残して、前記上面を覆うように形成された半導体薄膜を
除去する第３工程と、前記段差膜を除去する第４工程と、前記側壁を覆うように形成され
た半導体薄膜をチャネルとするフィン型トランジスタを形成する第５工程と、を備えるこ
とを特徴とする。本発明によれば、フィン型トランジスタのチャネル幅を平坦な半導体薄
膜の膜厚によらず、段差膜の膜厚により制御することが可能である。従って、フィン型ト
ランジスタのチャネルを構成する半導体薄膜を別のトランジスタなど別の装置を合わせて
作成する際に容易に利用することができ、装置作成の自由度を高めることができる。また
、段差膜の膜厚でチャネル幅を制御できることに加え、半導体薄膜の膜厚でチャネル厚さ
を制御することが可能であり、少ない微細加工の負担で、良好な特性のフィン型トランジ
スタを形成することができる。
【０００８】
本発明の半導体装置の製造方法は、前記第２工程で、前記基板上の前記所定領域と離間
した別領域に半導体薄膜を形成し、前記第３工程で、前記別領域の一部領域の半導体薄膜
を残して、前記別領域の他の領域の半導体薄膜を除去し、前記第５工程で、前記一部領域
の半導体薄膜をチャネルとするプレーナ型トランジスタを形成することを特徴とする。本
発明によれば、フィン型トランジスタとプレーナ型トランジスタという２種類の特性の異
なるトランジスタを、同一の半導体薄膜を用いて、効率的に同一基板上に形成することが
できる。
【０００９】
本発明の半導体装置の製造方法は、前記第１工程の前に、前記基板上にエッチストッパ
膜を形成する工程を備えることを特徴とする。本発明によれば、段差膜の除去を容易化す
ることができる。
【００１０】
本発明の電気光学装置の製造方法は、一対の基板間に電気光学物質を保持し、トランジ
スタを有する電気光学装置の製造方法であって、少なくとも一方の基板上に、本発明の半
導体装置の製造方法によりフィン型トランジスタを形成する工程を備えることを特徴とす
る。本発明によれば、電気光学装置のフィン型トランジスタを形成しつつ、例えば前記フ
ィン型トランジスタのチャネルを構成する同一半導体薄膜で、電気光学装置の別の装置を
容易に形成することが可能である。従って、装置作成の自由度が高い、電気光学装置の製
造を行うことができる。また、段差膜の膜厚と半導体薄膜の膜厚でフィン型トランジスタ
のチャネル幅とチャネル厚さを制御することが可能であり、少ない微細加工の負担で、良
好な特性のフィン型トランジスタを有する電気光学装置を製造することができる。
【００１１】
本発明の電気光学装置の製造方法は、一対の基板間に電気光学物質を保持し、一方の基
板に表示部の画素回路と周辺回路とを有する電気光学物質の製造方法であって、前記一方
の基板上に、本発明の半導体装置の製造方法により、前記画素回路又は前記周辺回路の一
方に前記フィン型トランジスタを形成し、他方に前記プレーナ型トランジスタを形成する
工程を備えることを特徴とする。本発明によれば、フィン型トランジスタとプレーナ型ト
ランジスタという２種類の特性の異なるトランジスタを、同一半導体薄膜を用いて、電気
光学装置の同一基板上に効率的に形成することができる。また、フィン型トランジスタの
チャネルについて、段差膜の膜厚でチャネル幅を制御できることに加え、半導体薄膜の膜
厚でチャネル厚さを制御することが可能であり、少ない微細加工の負担で、良好な特性の
フィン型トランジスタを有する電気光学装置を製造することができる。
【発明を実施するための最良の形態】
【００１２】
〔実施形態の半導体装置の製造方法〕
実施形態の半導体装置の製造方法について説明する。図１は実施形態の半導体装置の製
造方法に於ける前半工程を示す断面説明図、図２はその後半工程を示す断面説明図、図３
（ａ）、（ｂ）はそれぞれ図１（ａ）、図１（ｃ）に対応する平面説明図、図４（ｃ）、
（ｄ）は図１（ｄ）、図２（ｄ）に対応する平面説明図である。尚、図１（ａ）は図３（
ａ）のＡ−Ａ’断面、図１（ｃ）は図３（ｂ）のＡ−Ａ’断面、図１（ｄ）は図４（ｃ）
のＡ−Ａ’断面、図２（ｄ）は図４（ｃ）のＡ−Ａ’断面にそれぞれ対応する断面図であ
る。
【００１３】
先ず、基板１０１上の所定領域に段差膜１０３を形成する。本実施形態では基板１０１
上に絶縁膜１０２を形成し、絶縁膜１０２上の平面視長方形の所定領域に段差膜１０３を
形成している（図１（ａ）、図３（ａ）参照）。基板１０１は、ガラス基板、石英基板或
いはシリコン基板等とすることが可能である。絶縁膜１０２は、ＳｉＯ2、Ｓｉ3Ｎ4、Ａ
ｌＮ、アルミナ、その他金属酸化物の絶縁膜、有機材料の絶縁膜等とすることが可能であ
り、例えばＣＶＤ法によりＳｉＯ2膜を形成する。段差膜１０３は、絶縁膜１０２及び後
述する半導体薄膜１０４と選択的にエッチング除去可能な素材であれば適宜であり、例え
ばフォトリソグラフィ技術等により作成する。段差膜１０３の膜厚は例えば０．１μｍ〜
２．０μｍ程度とするが、後述する半導体薄膜１０４の膜厚よりも厚ければ適宜である。
【００１４】
絶縁膜１０２はエッチストッパ膜に相当し、後述する段差膜１０３を除去する工程で、
段差膜１０３の除去を容易化する。尚、絶縁膜１０２に代えて基板１０１上に別のエッチ
ストッパ膜を形成する構成、或いは段差膜１０３を形成する前に、絶縁膜１０２上にエッ
チストッパ膜を形成し、その上に段差膜１０３を形成する構成とすることも可能である。
前記別のエッチストッパ膜或いは前記絶縁膜１０２上のエッチストッパ膜も、上記エッチ
ストッパ膜に相当する絶縁膜１０２と同様に、段差膜１０３と選択的にエッチング除去可
能な素材であれば適宜である。
【００１５】
段差膜１０３が設けられた基板１０１上には、半導体薄膜１０４を全面に亘って形成し
、段差膜１０３の上面１０３ａ及び側壁１０３ｂを覆うように半導体薄膜１０４を形成す
ると共に、段差膜１０３の周辺領域以外の別領域にも半導体薄膜１０４を形成する（図１
（ｂ）参照）。半導体薄膜１０４は、ポリシリコン、単結晶シリコンなど適宜の素材で形
成することが可能であり、例えば非晶質シリコンをＣＶＤ法等で形成し、レーザーでアニ
ーリングしてポリシリコン膜を形成する。半導体薄膜１０４の膜厚は例えば０．０５μｍ
程度とするが、段差膜１０３の膜厚よりも薄ければ適宜である。
【００１６】
次いで、図１（ｃ）及び図３（ｂ）に示すように、フォトリソグラフィ技術により、段
差膜１０３の長手方向両側に位置する矩形領域と、段差膜１０３から幅方向に離れている
矩形領域とにレジストパターン１０５を形成する。そして、レジストパターン１０５で覆
われていない領域の半導体薄膜１０４を反応性イオンエッチング（ＲＩＥ）により選択的
に除去した後、レジストパターン１０５を除去する。前記エッチングでは半導体薄膜１０
４の膜厚に対応する分だけエッチングを行い、図１（ｄ）及び図４（ｃ）に示すように、
段差膜１０３の周辺領域に於いては、段差膜１０３の上面１０３ａを覆うように形成され
た半導体薄膜１０４が除去され、段差膜１０３の側壁１０３ｂを覆うように形成された半
導体薄膜１０４ａが残されると共に、段差膜１０３の長手方向両側に位置する矩形領域に
対応する半導体薄膜１０４ｂが残される。本例の半導体薄膜１０４ａは略垂直に立設し、
平面視細長の形状であり、半導体薄膜１０４ｂは略直方体形である。前記エッチングによ
り、段差膜１０３は半導体薄膜１０４ａ、１０４ｂに接し、半導体薄膜１０４ａ・１０４
ａ及び半導体薄膜１０４ｂ・１０４ｂに囲まれた状態となる。また、段差膜１０３の周辺
領域以外の別領域に於いて、前記別領域の一部領域である前記段差膜１０３から離れた矩
形領域に対応する半導体薄膜１０４ｃが残される。半導体薄膜１０４ｃは略平板状の形状
である。
【００１７】
次いで、図２（ｅ）に示すように、基板１０１上から段差膜１０３を除去する。段差膜
１０３は例えば反応性イオンエッチング（ＲＩＥ）等により除去する。段差膜１０３の除
去後には、図２（ｆ）に示すように、半導体薄膜１０４ａ、１０４ｂ、１０４ｃの表面に
ゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６は、例えば半導体薄膜１０４の表面
を熱酸化して形成する。
【００１８】
その後、図２（ｇ）に示すように、半導体薄膜１０４ａ〜１０４ｃを覆うようにして基
板１０１の全面に亘ってＣＶＤ法等によりゲート電極膜１０７を形成する。ゲート電極膜
１０７は必要な仕事関数及び導電率を持つ適宜の導電材とすることができ、例えばｎ＋型
又はｐ＋型のポリシリコン、ｎ＋型又はｐ＋型の多結晶ＳｉＧｅ混晶、ｎ＋型又はｐ＋型
の多結晶Ｇｅ、ｎ＋型又はｐ＋型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａなどの金属
、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド等のシリサイド
化合物とすることが可能である。
【００１９】
そして、図２（ｈ）及び図４（ｄ）に示すように、ゲート電極膜１０７にフォトリソグ
ラフィ及び反応性イオンエッチング（ＲＩＥ）によりパターニングを行う。前記パターニ
ングにより、半導体薄膜１０４ａの長手方向中央のゲート電極１０７ａと、半導体薄膜１
０４ｃの長手方向中央のゲート電極１０７ｂとを形成し、半導体薄膜１０４ａをチャネル
とするフィン型トランジスタ１０８と、半導体薄膜１０４ｂをチャネルとするプレーナ型
トランジスタ１０９とを構成する。
【００２０】
上記実施形態の半導体装置の製造方法によれば、特性が異なるフィン型トランジスタ１
０８とプレーナ型トランジスタ１０９を、同一の半導体薄膜１０４を用いて、効率的に同
一基板１０１上に形成することができ、装置作成の自由度を高めることができる。また、
段差膜１０３の膜厚でフィン型トランジスタ１０８のチャネル幅を制御できると共に、半
導体薄膜１０４の膜厚でチャネル厚さを制御できることから、エッチング等の微細加工の
負担を減らしつつ、良好な特性のフィン型トランジスタ１０８を形成することができる。
また、エッチストッパ膜に相当する絶縁膜１０２上に段差膜１０３を形成することにより
、段差膜１０３の除去を容易化することができる。
【００２１】
〔電気光学装置〕
本発明の半導体装置の製造方法は、電気光学装置の製造方法等として適用することが可
能であり、例えば図５に示す液晶装置の製造に適用することができる。図５は本発明の電
気光学装置としての液晶装置の構成例を示す等価回路図である。
【００２２】
液晶装置は、素子基板と対向基板との間に液晶を封入して構成されるものであり、図５
に示すように、液晶表示部１０と、液晶表示部１０の周辺領域に設けられる周辺回路とし
て、前記素子基板上に構成される走査線駆動回路に相当する走査回路１１、信号線駆動回
路に相当する信号回路１２及びスイッチング回路１３とを備える。液晶表示部１０に於け
る前記素子基板上には、画素電極と共に画素回路を構成するスイッチング素子２０がマト
リクス状に配置されている。また、走査回路１１は、走査線３１、３２、３３を介して液
晶表示部１０の各液晶表示素子に走査信号を送る。信号回路１２は、入力されるデータ信
号をスイッチング回路１３に出力し、スイッチング回路１３のスイッチング素子２１、２
２、２３でデータ信号を振り分け、信号線３４、３５、３６を介して各液晶表示素子にデ
ータ信号が送られる。
【００２３】
前記画素回路を構成するスイッチング素子２０は、上記実施形態の製造方法により前記
素子基板上に形成されたプレーナ型トランジスタである。また、周辺回路であるスイッチ
ング回路１３のスイッチング素子２１、２２、２３は、上記実施形態により前記素子基板
上に形成されたフィン型トランジスタである。尚、画素回路のスイッチング素子２０をフ
ィン型トランジスタとし、周辺回路であるスイッチング回路１３のスイッチング素子２１
、２２、２３をプレーナ型トランジスタとしてもよい。
【００２４】
〔実施形態の変形例等〕
本発明は上記実施形態に限定されるものではなく、本発明の目的を達成できる範囲内で
変形、改良等したものも本発明に含まれる。例えば、段差膜１０３を形成する領域若しく
は数、又は段差膜１０３の側壁１０３ｂに対応して偶数設けられる、チャネルに対応する
半導体薄膜１０４ａの領域若しくは個数は、フィン型トランジスタを作成する領域や個数
等に合わせて適宜とすることが可能である。また、上記実施形態で製造されるフィン型ト
ランジスタ又はプレーナ型トランジスタは、電気光学装置の走査線駆動回路、信号線駆動
回路、表示部の適宜箇所に用いることが可能であり、例えば走査線駆動回路と信号線駆動
回路の全てのトランジスタをフィン型トランジスタとし、表示部のトランジスタを全てプ
レーナ型トランジスタとする構成や、その逆とする構成等も可能である。また、本発明を
適用可能な電気光学装置は、液晶装置以外にも適宜であり、例えばエレクトロルミネッセ
ンス装置、有機エレクトロルミネッセンス装置等の各種の電気光学装置において本発明を
適用することが可能である。
【図面の簡単な説明】
【００２５】
【図１】実施形態の半導体装置の製造方法に於ける前半工程を示す断面説明図。
【図２】実施形態の半導体装置の製造方法に於ける後半工程を示す断面説明図。
【図３】（ａ）は図１（ａ）に対応する平面説明図、（ｂ）は図１（ｃ）に対応する平面説明図。
【図４】（ｃ）は図１（ｄ）に対応する平面説明図、（ｄ）は図２（ｄ）に対応する平面説明図。
【図５】本発明の電気光学装置としての液晶装置の構成例を示す等価回路図。
【符号の説明】
【００２６】
１０…液晶表示部  １１…走査回路  １２…信号回路  １３…スイッチング回路  ２０、
２１、２２、２３…スイッチング素子  ３１、３２、３３…走査線  ３４、３５、３６…
信号線  １０１…基板  １０２…絶縁膜  １０３…段差膜  １０３ａ…上面  １０３ｂ…
側壁  １０４、１０４ａ、１０４ｂ、１０４ｃ…半導体薄膜  １０５…レジストパターン
１０６…ゲート絶縁膜  １０７…ゲート電極膜  １０７ａ、１０７ｂ…ゲート電極  １
０８…フィン型トランジスタ  １０９…プレーナ型トランジスタ
【図１】
2009206306.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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