(57)【要約】【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板上に配置されたゲート構造と、
前記ゲート構造の両側面に配置されたサイドウォールと、
前記ゲート構造およびサイドウォールを覆うように配置されたストレスライナー膜と
を備え、
前記サイドウォールは、前記ゲート構造の側面に沿った第１の層および前記半導体基板の上面に沿った第２の層を有する断面Ｌ字形状からなる酸化膜を有し、
前記第１の層の厚みの最小値は、前記第２の層の厚みより小さい
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記サイドウォールは、前記第２の層上に配置された窒化膜をさらに有する
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記窒化膜は、直方体からなり、その各底辺は、その高さより小さい
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記窒化膜の前記高さは、１０ｎｍ以下である
半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
前記窒化膜は、ＳＲＡＭ用領域においては配置されロジック用領域においては配置されない
半導体装置。
【請求項６】
請求項１又は請求項２に記載の半導体装置であって、
前記ゲート構造および前記半導体基板上に配置されたシリサイド層
をさらに備える半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記サイドウォールの外側において前記半導体基板上に配置された酸化膜
をさらに備える半導体装置。
【請求項８】
半導体基板上にゲート構造を形成する工程と、
前記ゲート構造の両側面にサイドウォールを形成するサイドウォール形成工程と、
前記ゲート構造およびサイドウォールを覆うようにストレスライナー膜を形成する工程とを備え、
前記サイドウォール形成工程は、
前記ゲート構造の側面に沿った第１の酸化膜、前記第１の酸化膜の側面および前記半導体基板の上面に沿った断面Ｌ字形状からなる第２の酸化膜、および前記第２の酸化膜に沿った窒化膜をそれぞれ形成する工程と、
前記第１の酸化膜、前記第２の酸化膜、および前記窒化膜を熱リン酸でエッチングするエッチング工程と
を有し、
前記エッチング工程において、前記第２の酸化膜は前記第１の酸化膜より多く除去される
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記サイドウォール形成工程において、前記第１の酸化膜は、ＴＥＯＳから形成され、前記第２の酸化膜は、ＵＳＧから形成される
半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法であって、
前記サイドウォール工程において、前記半導体基板は、前記ゲート構造直下を除く領域の表面がエッチングされ、
前記ゲート構造および前記半導体基板上にシリサイド層を形成する工程をさらに備える
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ストレスライナー膜により駆動能力を高めるための技術に関する。
【背景技術】
【０００２】
従来から、ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴを備える半導体装置においては、ゲート電極を覆うようにストレスライナー膜を設けた構造が採用されている。ＰＭＯＳＦＥＴにおいてチャネル領域へ圧縮応力が加わりＮＭＯＳＦＥＴにおいてチャネル領域へ引っ張り応力が加わるようにストレスライナー膜を設けることにより、ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴにおける駆動能力を高めることが可能となる。ストレスライナー膜は、ゲート電極の両側面にサイドウォールを形成した後に、ゲート電極およびサイドウォールを覆うように形成される。
【０００３】
このような半導体装置は、例えば、特許文献１〜３に開示されている。
【０００４】
【特許文献１】特開２００６−１４８０７７号公報
【特許文献２】特開２００６−１７３４３２号公報
【特許文献３】特開２００７−４９１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１〜３においては、ストレスライナー膜による応力がサイドウォールを介して必ずしも十分にチャネル領域へ加わるような構造となっていないので、必ずしも十分に駆動能力を高めることができないという問題点があった。
【０００６】
本発明は以上の問題点を解決するためになされたものであり、駆動能力を高めることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態において、半導体装置では、基板上に、ゲート酸化膜およびポリシリコン層を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って第１の酸化膜が配置され、第１の酸化膜の側面および基板の上面に沿って第２の酸化膜が配置されている。第１の酸化膜および第２の酸化膜からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板の上面に沿った第２の層の厚みより小さい。
【発明の効果】
【０００８】
本発明によれば、ライナー窒化膜とチャネル領域との距離を低減し、ライナー窒化膜による応力を十分にチャネル領域へ加えることができる。よって、駆動能力を高めることができる。
【発明を実施するための最良の形態】
【０００９】
＜基礎技術＞
図１は、基礎技術に係る半導体装置５００の構造を示す断面図である。基礎技術に係る半導体装置５００は、ＰＭＯＳＦＥＴまたはＮＭＯＳＦＥＴを多数含んで構成されるものであり、Ｓｉからなる基板１０（半導体基板）内に配置された分離膜２０により複数の領域に分離されている。
【００１０】
図１に示されるように、半導体装置５００においては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の両側面には、ＴＥＯＳからなる酸化膜４０（第１の酸化膜）およびＵＳＧからなる酸化膜５０（第２の酸化膜）からなるサイドウォールが配置されている。すなわち、ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。後述するように、この半導体装置５００は、製造工程において、基板１０内にソース／ドレイン領域６０を形成するために酸化膜５０に沿って形成された窒化膜（９０）を、ソース／ドレイン領域６０の形成後にエッチングで除去することによりライナー窒化膜８０とチャネル領域との距離を低減したＤＳＷ（Disposable Side Wall）構造を有するものである。以下では、酸化膜４０，５０をまとめて、サイドウォール酸化膜とも呼ぶ。サイドウォール酸化膜は、断面Ｌ字形状からなり、ゲート構造の側面に沿った第１の層および基板１０の上面に沿った第２の層を有している。
【００１１】
また、基板１０内には、ゲート構造直下のチャネル領域を挟んで、ソース／ドレイン領域６０が配置されている。
【００１２】
また、ゲート構造および基板１０上には、シリサイド層７０が配置されている。なお、このシリサイド層７０は、同一の基板１０上の全てのＭＯＳＦＥＴに配置されるものではなく、低抵抗化が必要な所定のＭＯＳＦＥＴにおいてのみ配置される（本明細書においては、シリサイド層７０が配置されるＭＯＳＦＥＴのみを図示している）。
【００１３】
また、全面に、ゲート構造およびサイドウォールを覆うように、ライナー窒化膜８０（ストレスライナー膜）が配置されている。
【００１４】
図２〜７は、図１の半導体装置５００の製造方法を示す断面図である。
【００１５】
まず、図２に示されるように、基板１０内に分離膜２０を形成する。次に、基板１０上に、所定のゲートパターンに基づいて、ゲート構造を形成する（図示の都合上、ゲート酸化膜３１を省略しポリシリコン層３０のみを示している）。次に、ゲート構造の側面に沿った酸化膜４０を形成する。次に、酸化膜４０の側面および基板１０の上面に沿った酸化膜５０と、酸化膜５０に沿った窒化膜９０とを形成する。次に、上方から不純物を注入しアニールで活性化させることにより、基板１０内にソース／ドレイン領域６０を形成する（図２〜７においては、図示の都合上、ソース／ドレイン領域６０を省略している）。
【００１６】
次に、図３に示されるように、全面に、ＵＳＧからなる酸化膜１００を堆積し形成する。なお、この酸化膜１００は、後のシリサイド化工程において、シリサイド層７０を形成すべきでないＭＯＳＦＥＴをシリサイド化から保護するためのシリサイドプロテクション膜として機能するものであり、シリサイド層７０を形成すべきＭＯＳＦＥＴにおいては、シリサイド化工程の前に除去される。
【００１７】
次に、図４に示されるように、ウェットエッチングを施すことにより、酸化膜１００を、サイドウォールの外側にのみ残存させる。
【００１８】
次に、図５に示されるように、エッチングを施すことにより、サイドウォールの外側に残存された酸化膜１００を、さらに小さくする（プチサイドウォール）。
【００１９】
次に、図６に示されるように、エッチングを施すことにより、プチサイドウォールを除去する。次に、エッチングを施すことにより、窒化膜９０を除去する。なお、このとき、エッチングに先立ち、Ｏ2アッシング等でポリシリコン層３０および基板１０のＳｉ表面に酸化膜を形成しておくことにより、ポリシリコン層３０および基板１０をエッチングから保護することができる。
【００２０】
次に、図７に示されるように、ゲート構造および基板１０上に、ＮｉＳｉからなるシリサイド層７０を形成する。具体的には、全面にＮｉを堆積した後に、アニールによってシリサイド化させ、未反応のＮｉを除去する。次に、全面に、ゲート構造およびサイドウォールを覆うように、ライナー窒化膜８０を堆積することにより、図１の半導体装置５００が製造される。
【００２１】
図１に示されるように、基礎技術に係る半導体装置５００では、酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みは、基板１０の上面に沿った第２の層の厚みより大きい。従って、ライナー窒化膜８０による応力を必ずしも十分にチャネル領域へ加えることができないという問題点がある。
【００２２】
＜実施の形態１＞
図８は、実施の形態１に係る半導体装置５００ａの構造を示す断面図である。本実施の形態に係る図８は、基礎技術に係る図１において、ゲート構造の側面に沿った第１の層の厚みを、基板１０の上面に沿った第２の層の厚みより小さくしたものである。すなわち、図８のサイドウォールにおいて、第１の層の厚みは、上部になるにつれて小さくなり、その最小値は、第２の層の厚みより小さい。このように構成することにより、ライナー窒化膜８０とチャネル領域との距離を低減し、ライナー窒化膜８０による応力を十分にチャネル領域へ加えることが可能となる。
【００２３】
図９は、実施の形態１に係る半導体装置５００ｂの構造を示す断面図である。図９は、図８において、窒化膜９０を、全て除去することなく一部を酸化膜５０上に残存させたものである。図９に示されるように、窒化膜９０の一部を残存させていても、第１の層において厚みが最小値をとる領域が窒化膜９０に覆われていなければ、図８と同様に、ライナー窒化膜８０による応力を十分にチャネル領域へ加えることが可能となる。このような窒化膜９０としては、直方体からなり、その各底辺がその高さより小さいことが好ましく、さらに、その高さが１０ｎｍ以下であることが好ましい。
【００２４】
図１０〜２０は、図９の半導体装置５００ａの製造方法を示す断面図である。
【００２５】
まず、図１０に示されるように、基板１０内に分離膜２０を形成する。次に、所定のゲートパターンに基づいて、基板１０上に、ゲート構造を形成する（図示の都合上、ゲート酸化膜３１を省略しポリシリコン層３０のみを示している）。
【００２６】
次に、図１１に示されるように、全面に、ＴＥＯＳからなる酸化膜４０を、６２０℃で６ｎｍ堆積し形成する。次に、９００℃で焼き締めを行う。なお、ＴＥＯＳに代えてＨＴＯを７５０℃で堆積してもよく、この場合には、焼き締めは不要となる。
【００２７】
次に、図１２に示されるように、異方性エッチングを施すことにより、酸化膜４０を、ゲート構造の側面にのみ残存させる。
【００２８】
次に、図１３に示されるように、全面に、ＵＳＧからなる酸化膜５０を、４８０℃で１０ｎｍ堆積し形成する。次に、全面に、ＡＬＤ−ＳｉＮからなる窒化膜９０を、５００℃で３０ｎｍ堆積し形成する。なお、ＡＬＤ−ＳｉＮに代えてＨＣＤ−ＳｉＮを６００℃で堆積してもよい。
【００２９】
次に、図１４に示されるように、エッチバックを施すことにより、酸化膜５０を断面Ｌ字形状に加工するとともに、窒化膜９０をサイドウォール酸化膜の第２の層上のみに残存させる。次に、上方から不純物を注入しアニールで活性化させることにより、基板１０内にソース／ドレイン領域６０を形成する（図１４〜２０においては、図示の都合上、ソース／ドレイン領域６０を省略している）。
【００３０】
次に、図１５に示されるように、全面に、ＵＳＧからなる酸化膜１００を、４８０℃で２０ｎｍ堆積し形成する。
【００３１】
次に、図１６に示されるように、エッチングを施すことにより、酸化膜１００を、サイドウォールの外側にのみ残存させる。このとき、サイドウォールの外側において、酸化膜１００のみならず基板１０もエッチングにより掘り下げられる。
【００３２】
一般に、基板１０が掘り下げられると、リーク電流が増大する可能性が高まるが、図１６においては、酸化膜５０の第２の層が、ゲート構造近傍の基板１０を保護することにより、これを最小限に抑えている。すなわち、駆動能力を高めるためには、サイドウォールの第１の層が薄いことが好ましいが、リーク電流の増大を防ぐためには、サイドウォールの第２の層が（エッチングにより消失しない程度に）厚いことが好ましい。
【００３３】
次に、図１７に示されるように、ウェットエッチングを施すことにより、サイドウォールの外側に残存された酸化膜１００を、さらに小さくする（プチサイドウォール）。このとき、熱リン酸を用いたウェットエッチングを、１６０℃で５ｍｉｎ施すことにより、ＴＥＯＳからなる酸化膜４０に比較して、ＵＳＧからなる酸化膜５０およびＡＬＤ−ＳｉＮからなる窒化膜９０を、より多く除去することができる。これにより、酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値を、基板１０の上面に沿った第２の層の厚みより小さくすることが可能となる。
【００３４】
すなわち、酸化膜４０（ＴＥＯＳ）と酸化膜５０（ＵＳＧ）とで選択比が大きく異なる熱リン酸をエッチング液として用いることにより、サイドウォール酸化膜において、第２の層をあまりエッチングすることなく第１の層を大きくエッチングすることができる。なお、エッチングレートに関しては、酸化膜４０（ＴＥＯＳ）＜酸化膜５０（ＵＳＧ）＜＜窒化膜９０（ＡＬＤ−ＳｉＮ）で、特に、酸化膜に対する窒化膜のレートが速い。
【００３５】
なお、酸化膜４０は、サイドウォール酸化膜の上端部において、図１７に示されるように薄く残存していてもよく、あるいは、図８〜９に示されるように、全て除去されていてもよい。また、このとき、エッチングに先立ち、Ｏ2アッシング等でポリシリコン層３０および基板１０のＳｉ表面に酸化膜を形成しておくことにより、ポリシリコン層３０および基板１０をエッチングから保護することができる。
【００３６】
次に、図１８に示されるように、エッチングを施すことにより、プチサイドウォールを除去する。このとき、ＡＰＭ（アンモニア過酸化水素水）を用いたウェットエッチングを施すことにより、焼き締められていないプチサイドウォールを速いレートで除去することができる。
【００３７】
次に、図１９に示されるように、ゲート構造および基板１０上に、ＮｉＳｉからなるシリサイド層７０を形成する。具体的には、全面にＮｉを堆積した後に、アニールによってシリサイド化させ、未反応のＮｉを除去する。なお、Ｎｉに加えてＰｔを用いてもよい。
【００３８】
次に、図２０に示されるように、全面に、ｐ−ＳｉＮからなるライナー窒化膜８０を、ゲート構造およびサイドウォールを覆うように、４２５℃のＵＶキュアで５０ｎｍ堆積し形成する。ＵＶキュアを施すことにより、ライナー窒化膜８０による応力を高めることができる。
【００３９】
このように、本実施の形態に係る半導体装置５００ａ〜５００ｂによれば、断面Ｌ字形状からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。従って、ライナー窒化膜８０とチャネル領域との距離を低減し、ライナー窒化膜８０による応力を十分にチャネル領域へ加えることができる。よって、駆動能力を高めることができる。
【００４０】
なお、上述においては、プチサイドウォール（酸化膜１００）を除去する場合について説明したが、あるいは、図２１〜２２に示されるように、プチサイドウォールを除去せず残存させてもよい（図２１〜２２は、それぞれ、図８〜９においてプチサイドウォールを残存させた場合に対応している）。
【００４１】
一般に、ライナー窒化膜８０による応力を十分にチャネル領域へ加えるためには、プチサイドウォールを残存させず除去することが好ましい。しかし、プチサイドウォールを除去せず残存させた場合には、図１６の工程で上述したような基板１０の掘り下げが低減されるので、リーク電流を低減することが可能となる。また、図２３に示されるように、残存するプチサイドウォール（酸化膜１００）の幅を調整することにより、シリサイド層７０の幅を調整することが可能となる。
【００４２】
また、上述においては、ゲート構造の両側面において、構造が対称となる場合について説明したが、図２４に示されるように、構造が非対称であってもよい。図２４においては、ゲート構造の左右において、酸化膜５０の形状が異なっており、また、ゲート構造の右方においてのみ窒化膜９０が残存している。
【００４３】
また、同一の基板１０上には、図２５に示されるように、ロジック部（ロジック用領域）やＳＲＡＭ部（ＳＲＡＭ用領域）等の複数の機能部が形成されるが、これらの機能部に応じて、構造を異ならせてもよい。例えば、図２５（ａ）に示されるように、酸化膜１００をロジック部においてのみ選択的にウェットエッチングする工程を追加することにより、ロジック部の酸化膜１００をＳＲＡＭ部の酸化膜１００より薄くして、図２５（ｂ）に示されるように、ドライエッチングを施すと、図２５（ｃ）に示されるように、窒化膜９０がＳＲＡＭ部のみに残存する。これにより、ロジック部とＳＲＡＭ部とで、ＳＣ（Shared Contact）に係る特性を異ならせることができる。
【図面の簡単な説明】
【００４４】
【図１】基礎技術に係る半導体装置の構造を示す断面図である。
【図２】基礎技術に係る半導体装置の製造方法を示す断面図である。
【図３】基礎技術に係る半導体装置の製造方法を示す断面図である。
【図４】基礎技術に係る半導体装置の製造方法を示す断面図である。
【図５】基礎技術に係る半導体装置の製造方法を示す断面図である。
【図６】基礎技術に係る半導体装置の製造方法を示す断面図である。
【図７】基礎技術に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の構造の一の例を示す断面図である。
【図９】実施の形態１に係る半導体装置の構造の他の例を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態１に係る半導体装置の構造の他の例を示す断面図である。
【図２２】実施の形態１に係る半導体装置の構造の他の例を示す断面図である。
【図２３】実施の形態１に係る半導体装置の構造の他の例を示す断面図である。
【図２４】実施の形態１に係る半導体装置の構造の他の例を示す断面図である。
【図２５】実施の形態１に係る半導体装置の製造方法の他の例を示す断面図である。
【符号の説明】
【００４５】
１０  基板、２０  分離膜、３０  ポリシリコン層、３１  ゲート酸化膜、４０，５０，１００  酸化膜、６０  ソース／ドレイン領域、７０  シリサイド層、８０  ライナー窒化膜、９０  窒化膜、５００，５００ａ，５００ｂ  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2009130009.tif 000007
【図６】
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【図７】
2009130009.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2009130009.tif 000021
【図２０】
2009130009.tif 000022
【図２１】
2009130009.tif 000023
【図２２】
2009130009.tif 000024
【図２３】
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【図２４】
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【図２５】
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