(57)【要約】【課題】デジタル回路からアナログ回路に向けて出力される信号に電源ノイズが乗ってそのノイズがアナログ回路領域にばらまかれることによって、アナログ回路で処理される信号のＳ／Ｎが劣化してしまう不都合を抑止できるようにする。【解決手段】アナログ回路とデジタル回路との間で信号を供給するために使用する信号ライン１３，１４と、アナログ回路およびデジタル回路に電源を供給するために使用する電源・グランドライン１１，１２とが交差しないように、電源・グランドライン１１，１２と異なる領域に信号ライン１３，１４を配線する。例えば、半導体チップ１０の外周に沿って電源・グランドライン１１，１２を配線するとともに、電源・グランドライン１１，１２の内側にアナログ回路およびデジタル回路を配置し、そのアナログ回路とデジタル回路との間に信号ライン１３，１４を配線する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
アナログ回路とデジタル回路とを同じ半導体チップ上に混載した半導体集積回路であって、
上記半導体チップ内にアナログ回路領域とデジタル回路領域とを有し、上記アナログ回路を上記アナログ回路領域内に配置するとともに、上記デジタル回路を上記デジタル回路領域内に配置し、
上記アナログ回路と上記デジタル回路との間で信号を供給するために使用する信号ラインと、上記アナログ回路および上記デジタル回路に電源を供給するために使用する電源・グランドラインとが交差しないように、上記半導体チップを上方から見た平面レイアウト上で上記電源・グランドラインと異なる領域に上記信号ラインを配線したことを特徴とする半導体集積回路。
【請求項２】
上記半導体チップの平面レイアウト上で上記アナログ回路領域と上記デジタル回路領域との境界に当たる領域以外に上記電源・グランドラインを配線するとともに、上記電源・グランドラインと異なる領域に上記信号ラインを配線したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記半導体チップの平面レイアウト上で上記半導体チップの外周に沿って上記電源・グランドラインの全部または一部を配線するとともに、上記電源・グランドラインと異なる領域に上記信号ラインを配線したことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
上記アナログ回路および上記デジタル回路はＣＭＯＳプロセスで構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
上記デジタル回路はＤＳＰを含むことを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、アナログ回路とデジタル回路とを同じ半導体チップ上に混載した半導体集積回路に用いて好適なものである。
【背景技術】
【０００２】
半導体装置を製造するための技術には、シリコンを用いたバイポーラ技術や、ガリウムヒ素を用いた化合物半導体のＧａＡｓ技術、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術などがある。この中でＣＭＯＳ技術は、消費電力が小さいこと、低電圧でも動作すること、微細化で高速動作が可能なこと、製造コストが安くて済むことなどの特徴があり、現在、半導体装置の中で最も多く採用されている。
【０００３】
従来、高周波信号を受信して処理するＲＦ（Radio Frequency）回路（アナログ回路部）には、バイポーラ技術やＧａＡｓ技術が用いられることが多く、これまでＣＭＯＳ技術が用いられることはほとんどなかった。これは、ＣＭＯＳ技術は主にデジタル回路に適した技術であり、ＣＭＯＳ技術で作ったアナログ回路ではＳ／Ｎが十分に良好な高周波特性を得ることができなかったからである。
【０００４】
ところが、最近ではＣＭＯＳ技術の改良が進み、２．４ＧＨｚ帯を使う近距離無線データ通信技術のブルートゥースや、５ＧＨｚ帯を使う無線ＬＡＮなどに向けた通信用の半導体チップでは、アナログ回路部にＣＭＯＳ技術を導入したものが比較的多く提供されている。また、近年になって、ラジオやテレビなどの受信機に向けた半導体チップ、ＦＭトランスミッタ等の送信機に向けた半導体チップにおいても、ＦＭあるいはＡＭ周波数帯のアナログ回路部にＣＭＯＳ技術を導入する試みが盛んに行われている。
【０００５】
アナログ回路部をＣＭＯＳ化できると、例えば、高周波信号を送受信するためのＲＦ回路（アナログ回路部）と、送受信する信号をデジタル信号処理するためのベースバンド信号処理回路（デジタル回路部）とを１チップ化することが可能となる。すなわち、従来はアナログＬＳＩとデジタルＬＳＩと独立していたものを、アナログ・デジタル混載ＬＳＩとして１つにまとめて集積することが可能となる。このようなアナログ・デジタル混載ＬＳＩを利用することによって、アナログの受動部品点数を減らすことができる。
【０００６】
また最近では、アナログ回路部をＣＭＯＳ化することに伴って、従来アナログ回路により実現していた機能を、ＣＭＯＳ技術に適したＤＳＰ（Digital Signal Processor）等のデジタル回路を用いて実現する例が増えている。例えば、アンテナで受信された高周波信号のゲインをアンテナダンピング回路での減衰量やＬＮＡ（Low Noise Amplifier）等の利得を制御することで調節するＡＧＣ（Automatic Gain Control）回路を備えた受信機において、アナログ回路部であるアンテナダンピング回路とＬＮＡのＡＧＣ処理を、ＤＳＰを用いてデジタル信号処理として行うようにした技術も提案されている（例えば、特許文献１参照）。
【特許文献１】ＷＯ２００５／０５３１７１号公報
【０００７】
この特許文献１に記載の技術では、ＬＮＡより出力される広帯域のＲＦ信号のレベル、ＩＦ（Intermediate Frequency）アンプより出力される中帯域のＩＦ信号のレベル、ＩＦフィルタより出力される狭帯域のＩＦ信号のレベルをそれぞれ検出してデジタル信号に変換し、ＤＳＰが各帯域の信号レベルに基づいてアンテナダンピング回路およびＬＮＡの利得調整の可否および利得調整量を決定している。
【０００８】
以上のようなアナログ・デジタル混載集積回路では、アナログ回路とデジタル回路とを別チップ上に構成していた場合に比べて、互いが近傍に配置されることになる。そのため、デジタル回路の大きなノイズが高感度のアナログ回路に入り込んでしまうことが多くなる。この場合は、アナログ信号の特性を大きく劣化させてしまう恐れがある。したがって、このようなアナログ回路とデジタル回路との結合ノイズをいかに低減するかが非常に重要となる。
【０００９】
そこで多くの場合は、アナログ回路で構成されるＲＦ回路などのフロントエンド部と、ＤＳＰ等のデジタル回路で構成されるベースバンド信号処理回路やＡＧＣの制御回路とを、チップレイアウト上でアナログ回路領域とデジタル回路領域とに分離して配置することが行われる。さらに、当該アナログ回路領域とデジタル回路領域との境界部にガードリングを形成することもよく行われる（例えば、特許文献２参照）。
【特許文献２】特開２００３−３７１７２号公報
【００１０】
また、図３に示すように、ガードリングの代わりに電源ラインやグランドライン（以下、「電源・グランドライン」と称する）をアナログ回路領域ＡＲとデジタル回路領域ＤＲとの境界部に形成する方法も存在する。すなわち、図３に示す例では、アナログ回路やデジタル回路に電源を供給するために使用する電源・グランドライン５０，５１を、当該アナログ回路とデジタル回路との分離にも兼用している。なお、５０はアナログ用の電源・グランドライン、５１はデジタル用の電源・グランドラインである。
【００１１】
ところで、図３のように電源・グランドライン５０，５１をアナログ・デジタル分離用に使用した場合は、例えばＤＳＰ５４からＤＡＣ部５７を介してフロントエンド部５５のアナログ回路に制御信号を供給するための信号ライン５２が、電源・グランドライン５０，５１を横切ることとなる。また、ＩＦアンプ５６等のアナログ回路からＡＤＣ部５８を介してＤＳＰ５４に信号を供給するための信号ライン５３も、電源・グランドライン５０，５１を横切ることとなる。具体的には、図４に示すように、半導体チップを複数の層から成る多層構造とし、電源・グランドライン５０，５１と信号ライン５２，５３とを異なる配線層に配線して、電源・グランドライン５０，５１を横切る形で信号ライン５２，５３を配線するようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の技術では、電源・グランドライン５０，５１と信号ライン５２，５３とが異なる配線層に配線されているとは言っても、配線が交差する部分で両者の位置は極めて近接することになる。そのため、信号ライン５２に流れる制御信号に電源のノイズが乗って、そのノイズがアナログ回路領域ＡＲにばらまかれてしまうという問題があった。この問題は、デジタル回路で処理された信号をＤ／Ａ変換してアナログ回路に供給する場合にも同様に生じる。
【００１３】
また、ＩＦアンプ５６からＡＤＣ部５８に供給されるアナログ信号にも、電源・グランドライン５０，５１を横切る際に電源ノイズが乗ってしまう。このため、ＤＡＣ部に供給されるアナログ信号のＳ／Ｎが悪化し、正しい値にＡ／Ｄ変換できない場合があるという問題があった。
【００１４】
本発明は、このような問題を解決するために成されたものであり、アナログ回路とデジタル回路とが互いに分離して配置されたアナログ・デジタル混載の半導体チップにおいて、アナログ回路とデジタル回路との間で供給される信号に電源ノイズが乗ってしまう不都合を抑止できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
上記した課題を解決するために、本発明では、同じ半導体チップ上にて領域を分けて配置されたアナログ回路とデジタル回路との間で信号を供給するために使用する信号ラインと、アナログ回路およびデジタル回路に電源を供給するために使用する電源・グランドラインとが交差しないように、電源・グランドラインと異なる領域に信号ラインを配線している。
【発明の効果】
【００１６】
上記のように構成した本発明によれば、信号ラインと電源・グランドラインとが交差しないので、信号ラインに流れる信号に対して電源・グランドラインから電源ノイズが乗ってしまう不都合を抑制することができる。これにより、信号ラインを流れる信号自体のＳ／Ｎが電源ノイズによって悪化してしまう状態や、信号ラインを流れる信号に重畳した電源ノイズがアナログ回路領域にばらまかれてしまう状態を抑制することができ、Ｓ／Ｎを向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態による半導体チップ１０に実装される半導体集積回路の回路レイアウト例を示す図である。この回路レイアウトは、半導体チップ１０を上方から見た平面レイアウトを示したものである。なお、本実施形態の半導体集積回路は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより１つの半導体チップ１０に集積されている。
【００１８】
図２は、図１に示す半導体集積回路により実現されるラジオ受信機の機能構成例を示す図である。ここでは一例として、ＤＳＰを用いてアンテナダンピング回路およびＬＮＡのＡＧＣ処理を行うラジオ受信機の構成例を示している。なお、図２において、アンテナ２１を除く他の回路構成が、図１の半導体チップ１０に集積されている。
【００１９】
図２において、アンテナダンピング回路２２は、アンテナ２１で受信したＲＦ信号（希望波周波数および妨害波周波数を含む広帯域の放送波信号）を、Ｄ／Ａ変換回路３２より供給される制御信号に応じて可変設定された減衰度に制御する。ＬＮＡ２３は、アンテナダンピング回路２２を通過したＲＦ信号を低雑音で増幅する。ＬＮＡ２３の利得は、Ｄ／Ａ変換回路３２より供給される制御信号に応じて制御される。
【００２０】
ＬＮＡ２３により増幅された信号は、周波数変換回路２４およびＡ／Ｄ変換回路３０に供給される。周波数変換回路２４は、ＬＮＡ２３から供給されるＲＦ信号と、局部発振回路２５から供給される局部発振信号とを混合し、周波数変換を行ってＩＦ信号を生成して出力する。ここで、局部発振信号は、例えば水晶発振器２６より出力される基準周波数の信号を用いて、ＰＬＬ（Phase Locked Loop）等の周波数シンセサイザ２７および局部発振回路２５により生成される。
【００２１】
周波数変換回路２４より出力されたＩＦ信号は、ＢＰＦ２８において帯域制限が行われることによって、希望周波数のみが含まれる狭帯域のＩＦ信号となる。すなわち、ＢＰＦ２８は、周波数変換回路２４より供給されたＩＦ信号に対して帯域制限を行って、希望波周波数のみが含まれる狭帯域のＩＦ信号を抽出する。
【００２２】
ＩＦアンプ２９は、ＢＰＦ２８より出力された狭帯域のＩＦ信号を増幅する。Ａ／Ｄ変換回路３０は、ＩＦアンプ２９より出力されたＩＦ信号をアナログ−デジタル変換する。このようにしてデジタルデータとされた狭帯域デジタルＩＦ信号は、ＤＳＰ３１に入力される。ＤＳＰ３１は、Ａ／Ｄ変換回路３０より入力された狭帯域デジタルＩＦ信号をベースバンド信号に復調して外部に出力する。
【００２３】
また、Ａ／Ｄ変換回路３０は、ＬＮＡ２３より出力されたＲＦ信号をアナログ−デジタル変換する。ここで、ＬＮＡ２３より出力されるＲＦ信号は、希望周波数および妨害周波数の両方が含まれる広帯域のＲＦ信号である。Ａ／Ｄ変換回路３０によりデジタルデータとされた広帯域デジタルＲＦ信号も、ＤＳＰ３１に供給される。
【００２４】
ＤＳＰ３１は、Ａ／Ｄ変換回路３０より入力される狭帯域ＩＦ信号および広帯域ＲＦ信号の受信電界強度をそれぞれ検出する。そして、ＤＳＰ３１は、検出した狭帯域ＩＦ信号の受信電界強度と広帯域ＲＦ信号の受信電界強度とに基づいて、ＲＦ段の利得調整部（アンテナダンピング回路２２およびＬＮＡ２３）による受信信号の利得を制御する。
【００２５】
すなわち、ＤＳＰ３１は、例えば図示しない制御テーブル情報を参照することにより、ＲＦ段の利得を制御するための制御データを生成する。そして、この制御データをＤ／Ａ変換回路３２に供給する。Ｄ／Ａ変換回路３２は、ＤＳＰ３１から供給される制御データをアナログ信号に変換してアンテナダンピング回路２２およびＬＮＡ２３に出力する。これにより、Ｄ／Ａ変換回路３２から供給される制御信号に基づいて、アンテナダンピング回路２２の減衰量およびＬＮＡ２３の利得が制御される。
【００２６】
また、ＤＳＰ３１は、Ａ／Ｄ変換回路３０より入力された狭帯域ＩＦ信号をベースバンド信号に復調してＤ／Ａ変換回路３３に出力する。Ｄ／Ａ変換回路３３は、ＤＳＰ３１から供給されるデジタル信号をアナログ信号に変換してスピーカ３４に出力する。
【００２７】
次に、図２のように構成したラジオ受信機の各構成２２〜３２の回路レイアウト例を、図１に基づいて説明する。図２のアンテナダンピング回路２２、ＬＮＡ２３、周波数変換回路２４およびＢＰＦ２８は、図１のＦＭフロントエンド部１およびＡＭフロントエンド部２にまとめて配置されている。図２では図示を簡略化してアンテナダンピング回路２２、ＬＮＡ２３、周波数変換回路２４およびＢＰＦ２８を１つずつ示しているが、実際にはＦＭ用およびＡＭ用にそれぞれ１つずつ存在する。そして、ＦＭ用のものがＦＭフロントエンド部１にまとめて配置され、ＡＭ用のものがＡＭフロントエンド部２にまとめて配置されている。
【００２８】
図１において、ＦＭフロントエンド部１、ＡＭフロントエンド部２、局部発振回路２５、水晶発振器２６、シンセサイザ２７およびＩＦアンプ２９は何れもアナログ回路であり、半導体チップ１０のアナログ回路領域ＡＲ内に配置されている。一方、Ａ／Ｄ変換回路３０、ＤＳＰ３１およびＤ／Ａ変換回路３２は何れもデジタル回路であり、半導体チップ１０のデジタル回路領域ＤＲ内に配置されている。図１に示すように、半導体チップ１０内でアナログ回路領域ＡＲとデジタル回路領域ＤＲとは互いに異なる領域に設定されている。
【００２９】
アナログ回路領域ＡＲの周囲には、半導体チップ１０を上方から見た平面レイアウト上で当該半導体チップ１０の外周に沿ってアナログ用の電源・グランドライン１１が配線されている（一部の電源・グランドライン１１’を除く）。このアナログ電源・グランドライン１１は、アナログ回路領域ＡＲのアナログ回路に電源を供給するために使用する。
【００３０】
同様に、デジタル回路領域ＤＲの周囲には、半導体チップ１０の平面レイアウト上で当該半導体チップ１０の外周に沿ってデジタル用の電源・グランドライン１２が配線されている。このデジタル電源・グランドライン１２は、デジタル回路領域ＤＲのデジタル回路に電源を供給するために使用する。
【００３１】
電源・グランドライン１１，１２を半導体チップ１０の外周に沿って配置することにより、当該電源・グランドライン１１，１２の内側にアナログ回路およびデジタル回路が配置される。これにより、半導体チップ１０の外周に沿って配線された電源・グランドライン１１，１２から、その内側に配置されたアナログ回路およびデジタル回路に電源を供給するように成されている。
【００３２】
これに対して、デジタル回路からアナログ回路に向けて信号（デジタル回路で処理されアナログ回路に供給される信号、またはデジタル回路がアナログ回路を制御するためにデジタル回路からアナログ回路に供給される制御信号の何れでも良い）を供給するために使用する信号ライン１３、およびアナログ回路からデジタル回路に向けて信号を供給するために使用する信号ライン１４は、半導体チップ１０の平面レイアウト上で電源・グランドライン１１，１２よりも内側の領域において、所要の回路構成間を接続するように配線されている。
【００３３】
また、アナログ回路領域ＡＲの内部で信号を供給するために使用する信号ライン１５や、デジタル回路領域ＤＲの内部で信号を供給するために使用する信号ライン１６も、半導体チップ１０の平面レイアウト上で電源・グランドライン１１，１２よりも内側の領域において、所要の回路構成間を接続するように配線されている。
【００３４】
本実施形態では、同じ半導体チップ１０上にて領域を分けて配置されたアナログ回路とデジタル回路との間で信号を供給するために使用する信号ライン１３，１４と、アナログ回路およびデジタル回路に電源を供給するために使用する電源・グランドライン１１，１２とが（異なる配線層で）交差しないように、半導体チップ１０の平面レイアウト上で電源・グランドライン１１，１２と異なる領域に信号ライン１３，１４を配線している。
【００３５】
また、アナログ回路領域ＡＲの内部で信号を供給するために使用する信号ライン１５および、デジタル回路領域ＤＲの内部で信号を供給するために使用する信号ライン１６も同様である。すなわち、半導体チップ１０の平面レイアウト上で電源・グランドライン１１，１２と異なる領域に信号ライン１５，１６を配線するのが好ましい。なお、信号ライン１３〜１６は電源・グランドライン１１，１２と交差しないように配線するが、アナログ回路領域ＡＲ内で信号ライン１３，１５どうしは交差しても構わない。
【００３６】
図１の例では、電源・グランドライン１１，１２の殆どを半導体チップ１０の外周に沿って当該外周の近傍に配線しているが、一部のアナログ電源・グランドライン１１’は半導体チップ１０の内部に配線している。すなわち、アナログ回路領域ＡＲのほぼ中心部にあるシンセサイザ２７に対して電源を供給するために、一部のアナログ電源・グランドライン１１’を半導体チップ１０の内部にまで配線している。ただし、この場合でも、電源・グランドライン１１’と信号ライン１３〜１６とが交差しないように、半導体チップ１０の平面レイアウト上で電源・グランドライン１１’と異なる領域に信号ライン１３〜１６を配線する。
【００３７】
このように、一部の電源・グランドライン１１’を半導体チップ１０の内部に配線する場合には、信号ライン１３〜１６が電源・グランドライン１１’と交差しないようにし、かつ、その信号ライン１３〜１６の配線長が電源・グランドライン１１’を迂回するために必要以上に長くならないようにすることが好ましい。そのために、半導体チップ１０の平面レイアウト上でアナログ回路領域ＡＲとデジタル回路領域ＤＲとの境界に当たる領域には電源・グランドライン１１，１１’，１２を配線せず、当該境界に当たる領域以外に電源・グランドライン１１，１１’，１２を配線するのが好ましい。
【００３８】
以上詳しく説明したように、本実施形態では、電源・グランドライン１１，１１’，１２と信号ライン１３〜１６とが交差しないように、電源・グランドライン１１，１１’，１２と異なる領域に信号ライン１３〜１６を配線している。このような配線レイアウトのため、信号ライン１３〜１６に流れる信号に対して電源・グランドライン１１，１１’，１２から電源ノイズが乗ってしまう不都合を抑制することができる。これにより、例えば信号ライン１３を流れる信号によって電源ノイズがアナログ回路領域ＡＲにばらまかれてしまう状態や、信号ライン１３〜１６を流れる信号自体のＳ／Ｎが電源ノイズによって悪化してしまう状態を抑制することができ、Ｓ／Ｎを向上させることができる。
【００３９】
なお、図１に示した配置は単なる一例を示すものであり、本発明はこれに限定されるものではない。
また、上記実施形態では、本実施形態の半導体集積回路をラジオ受信機に適用する例について説明したが、適用例はこれに限定されない。すなわち、アナログ回路とデジタル回路とを領域を分けて混載するＣＭＯＳプロセスの半導体集積回路であれば、ラジオ受信機以外にも適用することが可能である。
【００４０】
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００４１】
本発明は、アナログ回路とデジタル回路とを同じ半導体チップ上に混載した半導体集積回路に有用である。
【図面の簡単な説明】
【００４２】
【図１】本実施形態による半導体チップに実装される半導体集積回路の回路レイアウト例を示す図である。
【図２】図１に示す半導体集積回路により実現されるラジオ受信機の機能構成例を示す図である。
【図３】アナログ回路領域とデジタル回路領域との境界部に電源・グランドラインを形成した従来の半導体集積回路を示す図である。
【図４】多層構造の半導体チップで、信号ラインと電源・グランドラインとが異なる配線層で交差する従来の構成例を示す図である。
【符号の説明】
【００４３】
１  ＦＭフロントエンド部
２  ＡＭフロントエンド部
１０  半導体チップ
１１，１１’  アナログ電源・グランドライン
１２  デジタル電源・グランドライン
１３〜１６  信号ライン
２２  アンテナダンピング回路
２３  ＬＮＡ
２４  周波数変換回路
２５  局部発振回路
２６  水晶発振器
２７  シンセサイザ
２８  ＢＰＦ
２９  ＩＦアンプ
３０  Ａ／Ｄ変換回路
３１  ＤＳＰ
３２  Ｄ／Ａ変換回路
【図１】
2009206127.tif 000003
【図２】
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【図３】
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【図４】
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