(57)【要約】      （修正有）【課題】エッチングダメージから生じる素子特性の劣化を防止し、漏洩電流の発生を抑制する電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供する。【解決手段】基板上にトンネリング層１１０、電荷トラップ層１２０、遮蔽層１３０及びコントロールゲート電極膜１４０を順次形成する段階と、マスク膜パターン１５０をエッチングマスクとして用いた第１エッチングで前記マスク膜パターン１５０によって露出したコントロールゲート電極膜１４０を除去し、前記第１エッチングは、前記遮蔽層１３０も所定厚さだけ除去されるように行う段階と、コントロールゲート電極膜１４０及び遮蔽層１３０の側壁上に絶縁性遮断膜１６２を形成する段階と、前記マスク膜パターン及び遮断膜１６２をエッチングマスクとして用いた第２エッチングで遮蔽層１３０の露出部分を除去する段階とを含んで電荷トラップ層１２０を有する不揮発性メモリ素子の製造方法を構成する。【選択図】図５
2009016823.tif 000002
【特許請求の範囲】
【請求項１】
基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；
マスク膜パターンをエッチングマスクとして用いた第１エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と；
前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と；
前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第２エッチングで遮蔽層の露出部分を除去する段階と；を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２】
前記電荷トラップ層は、２０Å〜１００Å厚さのナイトライド膜を含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３】
前記電荷トラップ層は、化学量論的ナイトライド及びシリコンリッチナイトライド膜のうち少なくとも何れか一つを含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項４】
前記シリコンリッチナイトライド膜のシリコンと窒素の比率は、０．８５：１〜１０：１に設定されることを特徴とする請求項３に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項５】
前記遮蔽層は、高誘電率の絶縁膜を含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項６】
前記高誘電率の絶縁膜は、アルミナ（Ａｌ２Ｏ３）、ハフニウムオキサイド（ＨｆＯ２）、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）、ジルコニウムオキサイド（ＺｒＯ２）を含むことを特徴とする請求項５に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項７】
前記遮蔽層は、オキサイド膜で形成することを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項８】
前記コントロールゲート電極は、４．５ｅＶ以上の仕事関数を有する金属膜を含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項９】
前記第１エッチングによって除去される遮蔽層の厚さは、前記遮蔽層全体厚さの２０％〜５０％になることを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１０】
前記第１エッチングは、前記コントロールゲート電極膜及び遮蔽層の露出側壁と、前記基板表面との間の角が９０゜より小さい勾配を有するように行うことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１１】
前記遮断膜を形成する段階は、
前記第１エッチングの結果構造物の全面に、遮断膜形成のための絶縁膜を形成する段階と；
前記コントロールゲート電極膜及び遮蔽層の露出側壁上に残った前記絶縁膜で前記遮断膜が形成されるように、前記絶縁膜に対する異方性エッチングを行う段階と；を含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１２】
前記異方性エッチングは、エッチバック方法を用いて行うことを特徴とする請求項１１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１３】
前記遮断膜は、ナイトライド膜、原子層蒸着方法や低圧化学気相蒸着方法によるオキサイド膜、プラズマ強化化学気相蒸着方法によるオキサイド膜、オキシナイトライド膜、または高誘電率の誘電膜を含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１４】
前記遮断膜は、２０Å〜１００Åの厚さで形成することを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１５】
前記第２エッチングは、前記電荷トラップ層が所定厚さだけ除去されるようにオーバーエッチングとして行う段階を含むことを特徴とする請求項１に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１６】
前記オーバーエッチングによって除去される電荷トラップ層の厚さは、少なくとも前記電荷トラップ層全体厚さの５０％以上になることを特徴とする請求項１５に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１７】
前記遮蔽層に対するオーバーエッチングによって露出される遮蔽層の側壁、及び電荷トラップ層の露出部分に対するエッチングダメージ治癒工程を行う段階をさらに含むことを特徴とする請求項１６に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１８】
前記エッチングダメージ治癒工程は、ＮＨ３処理、Ｎ２処理、Ｏ２処理または選択的酸化処理で行うことを特徴とする請求項１７に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項１９】
前記ＮＨ３処理は、急速熱処理方法を用いたり、ファーネスでの熱処理方法を用いたり、またはプラズマ方法を用いて行うことを特徴とする請求項１８に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２０】
前記急速熱処理方法またはファーネスでの熱処理方法を用いたＮＨ３処理は、７００℃〜１０００℃の温度で行うことを特徴とする請求項１９に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２１】
前記ＮＨ３処理を行った後に、水素成分除去のための急速熱処理またはファーネスでの熱処理を行う段階をさらに含むことを特徴とする請求項１８に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２２】
基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；
マスク膜パターンをエッチングマスクとして用いた第１エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と；
前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と；
前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第２エッチングで遮蔽層の露出部分を除去し、前記電荷トラップ層が所定厚さだけ除去されるように前記第２エッチングをオーバーエッチングとして行う段階と；
エッチングダメージ治癒工程を行い、前記第２エッチングによって露出される遮蔽層の側壁及び電荷トラップ層の露出部分にエッチングダメージ治癒膜を形成する段階と；を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２３】
前記遮断膜を形成する段階は、
前記第１エッチングの結果構造物の全面に、遮断膜形成のための絶縁膜を形成する段階と；
前記コントロールゲート電極膜及び遮蔽層の露出側壁上に残った前記絶縁膜で前記遮断膜が形成されるように、前記絶縁膜に対する異方性エッチングを行う段階と；を含むことを特徴とする請求項２２に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２４】
前記異方性エッチングは、エッチバック方法を用いて行うことを特徴とする請求項２３に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２５】
前記遮断膜は、ナイトライド膜、原子層蒸着方法や低圧化学気相蒸着方法によるオキサイド膜、プラズマ強化化学気相蒸着方法によるオキサイド膜、オキシナイトライド膜、または高誘電率の誘電膜を含むことを特徴とする請求項２２に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２６】
前記遮断膜は、２０Å〜１００Åの厚さで形成することを特徴とする請求項２２に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２７】
前記第２エッチングは、前記電荷トラップ層が所定厚さだけ除去されるようにオーバーエッチングとして行う段階を含むことを特徴とする請求項２２に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２８】
前記オーバーエッチングによって除去される電荷トラップ層の厚さは、少なくとも前記電荷トラップ層全体厚さの５０％以上になることを特徴とする請求項２７に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項２９】
前記エッチングダメージ治癒工程は、ＮＨ３処理、Ｎ２処理、Ｏ２処理または選択的酸化処理で行うことを特徴とする請求項２２に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３０】
前記ＮＨ３処理は、急速熱処理方法を用いたり、ファーネスでの熱処理方法を用いたり、またはプラズマ方法を用いて行うことを特徴とする請求項２９に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３１】
前記急速熱処理方法またはファーネスでの熱処理方法を用いたＮＨ３処理は、７００℃〜１０００℃の温度で行うことを特徴とする請求項３０に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３２】
前記ＮＨ３処理を行った後に、水素成分除去のための急速熱処理またはファーネスでの熱処理を行う段階をさらに含むことを特徴とする請求項３０に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３３】
基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；
マスク膜パターンをエッチングマスクとして用いた第１エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記電荷トラップ層も所定厚さだけ除去されるように前記エッチングを行う段階と；
前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層及び電荷トラップ層の側壁上に絶縁性遮断膜を形成する段階と；を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３４】
前記遮断膜によって露出される電荷トラップ層の露出部分に対するエッチングダメージ治癒工程を行う段階をさらに含むことを特徴とする請求項３３に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３５】
前記エッチングダメージ治癒工程は、ＮＨ３処理、Ｎ２処理、Ｏ２処理または選択的酸化処理で行うことを特徴とする請求項３４に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３６】
前記ＮＨ３処理は、急速熱処理方法を用いたり、ファーネスでの熱処理方法を用いたり、またはプラズマ方法を用いて行うことを特徴とする請求項３５に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３７】
前記急速熱処理方法またはファーネスでの熱処理方法を用いたＮＨ３処理は、７００℃〜１０００℃の温度で行うことを特徴とする請求項３６に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３８】
前記ＮＨ３処理を行った後に、水素成分除去のための急速熱処理またはファーネスでの熱処理を行う段階をさらに含むことを特徴とする請求項３５に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【請求項３９】
基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；
マスク膜パターンをエッチングマスクとして用いた第１エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記トンネリング層も所定厚さだけ除去されるように前記エッチングを行う段階と；
前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層、電荷トラップ層及びトンネリング層の側壁上に絶縁性遮断膜を形成する段階と；を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の製造方法に関するもので、特に、電荷トラップ層を有する不揮発性メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
一般的に、データを保存するために用いられる半導体メモリ素子は、揮発性及び不揮発性メモリ素子に区分される。揮発性メモリ素子は、電源供給の中断によって保存データを消失するが、不揮発性メモリ素子は、電源供給が中断される場合も保存データを維持する。したがって、不揮発性メモリ素子は、移動電話システム、音楽及び／または映像データを保存するためのメモリカード、及びその他の応用装置などのように、電源を常に使用できないか、頻繁に電源が中断されるか、または、低い電力使用が要求される状況で幅広く用いられる。
【０００３】
通常、不揮発性メモリ素子のセルトランジスタは、フローティングゲート構造を有する。ここで、フローティングゲート構造は、セルトランジスタのチャネル領域上に順次積層されるゲート絶縁膜、フローティングゲート電極、ゲート間絶縁膜及びコントロールゲート電極を含む。しかしながら、このフローティングゲート構造においては、集積度の増加によって様々な干渉現象が激しく発生するので、素子の集積度を増加させるのに限界があった。したがって、最近は、集積度の増加によっても干渉現象が少なく発生する、電荷トラップ層を有する不揮発性メモリ素子に対する関心が益々増大している。
【０００４】
一般的に、電荷トラップ層を有する不揮発性メモリ素子は、内部にチャネル領域を有する基板、トンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極が順次積層される構造を有する。このように電荷トラップ層を有する不揮発性メモリ素子は、フローティングゲート構造に比べて高い集積度を実現できるが、相対的に消去動作速度が遅いという短所を有する。このような短所を克服するためには、消去動作時にコントロールゲート電極に印加される電圧の大きさを増大させるべきである。ところが、消去動作時に高電圧がコントロールゲート電極に印加されると、コントロールゲート電極内の各電子が遮蔽層を貫通して電荷トラップ層内に入る、バックワードトンネリング（ｂａｃｋｗａｒｄ  ｔｕｎｎｅｌｉｎｇ）現象が起きるという問題が発生しうる。したがって、最近は、このバックワードトンネリング現象の発生を抑制するために、アルミニウムオキサイド（Ａｌ２Ｏ３）膜などの高い誘電率を有するハイケー（ｈｉｇｈ―ｋ）絶縁膜を遮蔽層として使用し、仕事関数が充分に大きい金属ゲートをコントロールゲート電極として使用する構造が提案されている。この構造は、ＭＡＮＯＳ（Ｍｅｔａｌ―Ａｌｕｍｉｎａ―Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ―Ｓｉｌｉｃｏｎ）構造とも呼ばれる。
【０００５】
ＭＡＮＯＳ素子を形成するためには、まず、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次積層する。このとき、トンネリング層はオキサイド膜で形成し、電荷トラップ層はナイトライド膜で形成し、遮蔽層はアルミナ膜で形成し、コントロールゲート電極膜は金属膜で形成することができる。次に、ハードマスク膜パターンを用いたエッチングを行い、コントロールゲート電極膜の露出部分をエッチングした後、露出される遮蔽層に対するエッチングも行う。通常、遮蔽層に対するエッチングが充分に行われるようにオーバーエッチングを行うが、このオーバーエッチングによって電荷トラップ層も所定厚さだけエッチングされる。次に、露出された電荷トラップ層及びトンネリング層をエッチングした後、ハードマスク膜パターンを除去する。
【０００６】
しかしながら、遮蔽層に対するオーバーエッチングを行う過程で、遮蔽層及び電荷トラップ層の露出側壁と電荷トラップ層の露出表面がイオン爆撃（ｉｏｎ  ｂｏｍｂａｒｄｍｅｎｔ）によってエッチングダメージを受けるとともに、エッチングによる副産物、例えば、アルミニウム（Ａｌ）や窒素（Ｎ）を含有した導電性ポリマーが遮蔽層の露出側壁上に付着される。この場合、エッチングダメージを受けた部分に所望でないトラップサイトが形成されるが、このトラップサイトに電子またはホールがトラップされる場合、漏洩電流が容易に生成される。また、遮蔽層の露出側壁上に付着された導電性ポリマーによって電荷移動経路が形成されるが、この電荷移動経路に沿って電荷トラップ層内の電荷がコントロールゲート電極に抜け出るようになり、結果として、素子のしきい電圧分布特性やリテンション特性が劣化する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、製造過程でのエッチングによるエッチングダメージから生じる素子特性の劣化を防止するとともに、導電性ポリマーによって非正常的に形成される電荷移動経路を孤立させることで、漏洩電流の発生を抑制する電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；マスク膜パターンをエッチングマスクとして用いた第１エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と；前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と；前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第２エッチングで遮蔽層の露出部分を除去する段階と；を含む。
【０００９】
本発明の他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；マスク膜パターンをエッチングマスクとして用いた第１エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と；前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と；前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第２エッチングで遮蔽層の露出部分を除去し、前記電荷トラップ層が所定厚さだけ除去されるように前記第２エッチングをオーバーエッチングとして行う段階と；エッチングダメージ治癒工程を行い、前記第２エッチングによって露出される遮蔽層の側壁及び電荷トラップ層の露出部分にエッチングダメージ治癒膜を形成する段階と；を含む。
【００１０】
本発明の更に他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；マスク膜パターンをエッチングマスクとして用いた第１エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記電荷トラップ層も所定厚さだけ除去されるように前記エッチングを行う段階と；前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層及び電荷トラップ層の側壁上に絶縁性遮断膜を形成する段階と；を含む。
【００１１】
本発明の更に他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と；マスク膜パターンをエッチングマスクとして用いた第１エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記トンネリング層も所定厚さだけ除去されるように前記エッチングを行う段階と；前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層、電荷トラップ層及びトンネリング層の側壁上に絶縁性遮断膜を形成する段階と；を含む。
【００１２】
本発明は、エッチング時に発生する導電性ポリマーによる電荷漏洩経路を遮断するために、前記エッチングが行われる前に、電荷トラップ層の上部側壁とコントロールゲート電極側壁に遮断膜を形成する段階を含む。また、エッチングダメージを治癒して所望でないトラップサイトの形成を抑制するために、エッチングが行われた後、エッチングダメージ治癒工程を行う段階を含む。
【発明の効果】
【００１３】
本発明によると、コントロールゲート電極のエッチング時、遮蔽層の一部側壁も露出させた後、遮蔽層の側壁上に遮断膜を形成することで、後続の遮蔽層エッチング時に電荷トラップ層の側壁に導電性ポリマーが付着される場合も、遮断膜によって導電性ポリマーとコントロールゲート電極とを電気的に分離させ、電荷トラップ層からコントロールゲート電極への電荷漏洩を抑制することができる。さらに、後続のエッチングダメージ治癒工程を行い、エッチング時における電荷トラップ層の露出部分に対するエッチングダメージによる所望でないトラップサイトの生成を治癒することで、素子のしきい電圧分布特性及びリテンション特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を図面に基づいて一層詳細に説明する。
【００１５】
図１〜図６は、本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【００１６】
図１に示すように、基板１００上にトンネリング層１１０を形成する。基板１００は、シリコン基板であるが、場合によっては、シリコン以外に絶縁膜上のシリコン（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）膜でもある。トンネリング層１１０は、約２０Å〜６０Å厚さのオキサイド膜で形成することができる。次に、トンネリング層１１０上に電荷トラップ層１２０を形成する。電荷トラップ層１２０は、約２０Å〜１００Å厚さのシリコンナイトライド膜で形成することができる。他の実施例において、電荷トラップ層１２０は、化学量論的（ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ）シリコンナイトライド及びシリコンリッチシリコンナイトライド膜のうち少なくとも何れか一つを含んで形成することもできる。電荷トラップ層１２０がシリコンリッチシリコンナイトライド膜を含む場合、シリコン（Ｓｉ）と窒素（Ｎ）の比率は、約０．８５：１〜１０：１に設定される。このとき、シリコンと窒素の比率は、シリコンソースガスと窒素ソースガスの供給比を調節することで適切に調節することができる。
【００１７】
次に、電荷トラップ層１２０上に遮蔽層１３０を形成する。遮蔽層１３０は、誘電常数が少なくとも８以上である高誘電率（ｈｉｇｈ−ｋ）の絶縁膜で形成することができる。高誘電率（ｈｉｇｈ−ｋ）の絶縁膜は、約５０Å〜３００Å厚さのアルミナ（Ａｌ２Ｏ３）膜を含む。他の実施例において、高誘電率（ｈｉｇｈ−ｋ）の絶縁膜は、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、またはジルコニウムオキサイド（ＺｒＯ２）膜を含む。更に他の実施例において、遮蔽層は、化学気相蒸着（ＣＶＤ）方法によってオキサイド膜で形成することもできる。遮蔽層１３０を高誘電率（ｈｉｇｈ−ｋ）の絶縁膜で形成した後、急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ：ＲＴＰ）を行って遮蔽層１３０を密集化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）させることもできる。
【００１８】
次に、遮蔽層１３０上にコントロールゲート電極１４０を形成する。コントロールゲート電極１４０は、約４．５ｅＶ以上の仕事関数を有する金属膜、例えば、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、またはタングステンナイトライド（ＷＮ）膜で形成することができる。一実施例において、コントロールゲート電極１４０上に、ワードラインとして用いられる金属膜を形成することもできるが、この金属膜は、タングステン（Ｗ）膜／タングステンシリサイド（ＷＳｉ）膜／ポリシリコン膜の構造で形成することができる。コントロールゲート電極１４０を形成した後、その上にマスク膜パターン１５０を形成する。マスク膜パターン１５０は、コントロールゲート電極１４０の一部を露出させる開口部１５２を有する。このとき、マスク膜パターン１５０は、ナイトライド膜で形成するか、または、オキシナイトライド膜とオキサイド膜の二重膜で形成する。
【００１９】
図２に示すように、マスク膜パターン１５０をエッチングマスクとして用いた第１エッチングで、コントロールゲート電極１４０の露出部分を除去する。この第１エッチングは、乾式エッチング方法、例えば、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）方法を用いて行う。この場合、使用されるエッチングガスは、コントロールゲート電極１４０を構成する物質種類によって変わり得る。一例として、コントロールゲート電極１４０がチタニウムナイトライド（ＴｉＮ）膜からなる場合、ＢＣｌ３ガス、Ｃｌ２ガス、またはＢＣｌ３ガスとＣｌ２ガスの混合物をエッチングガスとして用いる。前記第１エッチングは、コントロールゲート電極１４０の露出部分が除去された後、露出される遮蔽層が所定厚さだけ除去されるように行う。遮蔽層１３０の除去厚さＤ２は、遮蔽層１３０の全体厚さＤ１の約２０％〜５０％になる。例えば、遮蔽層１３０が５０Åの全体厚さＤ１を有する場合、遮蔽層１３０の除去厚さＤ２は、約１０Å〜２５Åになる。そして、遮蔽層１３０が３００Åの全体厚さＤ１を有する場合、遮蔽層１３０の除去厚さＤ２は、約６０Å〜１５０Åになる。何れの場合においても、遮蔽層１３０は、少なくとも１０Åの厚さだけ除去される。このようなエッチングによってコントロールゲート電極１４０の側壁が全て露出され、遮蔽層１３０の上部側壁が所定厚さだけ露出される。
【００２０】
図３に示すように、図２に示した結果物の全面に、遮断膜形成のための絶縁膜１６０を形成する。この絶縁膜１６０は、遮蔽層１３０、コントロールゲート電極１４０及びマスク膜パターン１５０の露出全面に形成される。絶縁膜１６０は、電荷トラップ層１２０とコントロールゲート電極１４０との間の電荷移動通路を遮断するためのもので、例えば、約２０Å〜１００Å厚さのナイトライド膜で形成する。他の例として、絶縁膜１６０は、低圧化学気相蒸着（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）方法によるオキサイド膜、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）方法やプラズマ強化化学気相蒸着（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ：ＰＥＣＶＤ）方法によるオキサイド膜、またはオキシナイトライド膜で形成することもできる。更に他の例として、絶縁膜１６０は、アルミナ（Ａｌ２Ｏ３）膜や、その他の高誘電率（ｈｉｇｈ−ｋ）の誘電膜で形成することもできる。
【００２１】
図４に示すように、絶縁膜１６０に対する異方性エッチングを行う。この異方性エッチングは、エッチバック方法を用いて行うことができる。場合によっては、他の乾式エッチング方法を用いて行うこともできる。何れの方法によっても、異方性エッチングは、マスク膜パターン１５０上部と遮蔽層１３０上部の絶縁膜１６０が除去されるように行う。この異方性エッチングによって、マスク膜パターン１５０の上部表面と遮蔽層１３０の一部上部表面が露出され、遮蔽層１３０の一部上部側壁、コントロールゲート電極１４０の側壁及びマスク膜パターン１５０の側壁上には、残った絶縁膜からなる遮断膜１６２が形成される。
【００２２】
図５に示すように、露出された遮蔽層１３０に対する第２エッチングを行って遮蔽層１３０の露出部分を除去する。第２エッチングも、反応性イオンエッチング（ＲＩＥ）などの乾式エッチング方法を用いて行う。この場合、使用される反応ガスは、遮蔽層１３０を構成する物質種類によって異なり得るが、一例として、遮蔽層１３０がアルミナ（Ａｌ２Ｏ３）膜からなる場合、エッチングガスとしてＢＣｌ３及びＣＨ４ガスを用いることができる。前記第２エッチングでは、遮蔽層１３０の露出部分が除去されることで、露出される電荷トラップ層１２０も所定厚さだけ除去される。場合によっては、電荷トラップ層１２０の露出部分を全て除去し、下部のトンネリング層１１０の上部面を露出させることもできる。前記第２エッチングが行われる間、遮蔽層１３０の側壁には導電性ポリマー１７０が形成される。しかし、遮断膜１６２によって電荷トラップ層１２０とコントロールゲート電極１４０との間に電気的な障壁が形成されることで、導電性ポリマー１７０によって遮蔽層１２０の側壁に電荷移動経路が形成される場合も、遮断膜１６２によって電荷トラップ層１２０からコントロールゲート電極１４０への電荷移動が抑制される。前記第２エッチングによってエッチングされる電荷トラップ層１２０の厚さＤ４は、少なくとも電荷トラップ層１２０の全体厚さＤ３の５０％以上になる。例えば、電荷トラップ層１２０が２０Åの全体厚さＤ３を有する場合、電荷トラップ層１２０の除去厚さＤ４は、少なくとも１０Å以上になる。そして、電荷トラップ層１２０が１００Åの全体厚さＤ３を有する場合、電荷トラップ層１２０の除去厚さＤ４は、少なくとも５０Å以上になる。
【００２３】
図６に示すように、遮蔽層１３０及び電荷トラップ層１２０の露出側壁と、電荷トラップ層１２０の露出上部面に対してエッチングダメージ治癒工程を行う。前記エッチングダメージ治癒工程は、図面の矢印で示すように、ＮＨ３処理で行うことができる。一実施例において、ＮＨ３処理は、急速熱処理（ＲＴＰ）方法を用いて行うことができる。この場合、急速熱処理用チャンバー内部をＮＨ３雰囲気に形成し、温度を約７００℃〜１０００℃に設定する。他の実施例において、ＮＨ３処理は、ファーネスでの熱処理方法を用いて行うこともできる。この場合、ファーネスの温度は、約７００℃〜１０００℃になる。更に他の実施例において、ＮＨ３処理は、プラズマ方法を用いて行うこともできる。この場合、プラズマチャンバー内にＮ２ガスを供給してプラズマ状態に励起させた後、プラズマ状態の窒素を基板に向けて注入する。ＮＨ３処理を行った後は、水素成分除去のための急速熱処理またはファーネスでの熱処理を行うこともできる。場合によっては、ＮＨ３雰囲気の代わりにＮ２雰囲気、Ｏ２雰囲気、または選択的酸化雰囲気でエッチングダメージ治癒工程を行うこともできる。前記エッチングダメージ治癒工程によって、遮蔽層１３０及び電荷トラップ層１２０の露出側壁と電荷トラップ層１２０の露出表面に窒素成分が注入されることで、エッチングダメージによって生じた所望でないトラップサイトが除去されたエッチングダメージ治癒膜１７０が形成される。遮蔽層１３０がアルミナからなる場合、遮蔽層１３０側面のエッチングダメージ治癒膜１７０はＡｌＯＮ膜になる。
【００２４】
図７〜図１０は、本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。図７〜図１０において、図１〜図６と同一の参照符号は同一の要素を示している。
【００２５】
まず、図１に基づいて説明したように、基板１００上にトンネリング層１１０、電荷トラップ層１２０、遮蔽層１３０、コントロールゲート電極１４０及びマスク膜パターン１５０を形成する。そして、マスク膜パターン１５０をエッチングマスクとして用いたエッチングを行う。このエッチングは、図７に示すように、電荷トラップ層１２０が所定厚さだけ除去されるまで行う。次に、図８に示すように、図７に示した結果物の全面に、遮断膜形成のための絶縁膜１８０を形成する。この絶縁膜１８０は、電荷トラップ層１２０、遮蔽層１３０、コントロールゲート電極１４０及びマスク膜パターン１５０の露出全面に形成される。この絶縁膜１８０は、電荷トラップ層１２０とコントロールゲート電極１４０との間の電荷移動通路を遮断するためのもので、例えば、約２０Å〜１００Å厚さのナイトライド膜で形成する。他の例として、絶縁膜１８０は、低圧化学気相蒸着（ＬＰＣＶＤ）方法によるオキサイド膜、プラズマ強化化学気相蒸着（ＰＥＣＶＤ）方法によるオキサイド膜、またはオキシナイトライド膜で形成することもできる。更に他の例として、絶縁膜１８０は、アルミナ（Ａｌ２Ｏ３）膜やその他の高誘電率（ｈｉｇｈ−ｋ）の誘電膜で形成することもできる。
【００２６】
次に、図９に示すように、絶縁膜１８０に対する異方性エッチングを行う。この異方性エッチングは、マスク膜パターン１５０上部と電荷トラップ層１２０上部の絶縁膜１８０が除去されるように行う。この異方性エッチングによって、マスク膜パターン１５０の上部表面と電荷トラップ層１２０の一部上部表面が露出され、電荷トラップ層１２０の一部上部側壁、遮蔽層１３０の側壁、コントロールゲート電極１４０の側壁及びマスク膜パターン１５０の側壁上には、残った絶縁膜からなる遮断膜１８２が形成される。次に、図１０に示すように、電荷トラップ層１２０の露出面に対するエッチングダメージ治癒工程を行う。エッチングダメージ治癒工程は、図６に基づいて説明した通りであるので、本実施例では省略する。前記エッチングダメージ治癒工程によって電荷トラップ層１２０の露出面に窒素成分が注入されることで、エッチングダメージによって生じる所望でないトラップサイトが除去されたエッチングダメージ治癒膜１７２が形成される。
【００２７】
図１１及び図１２は、本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。図１１及び図１２において、図１〜図６と同一の参照符号は同一の要素を示している。
【００２８】
まず、図１１に示すように、本実施例に係る不揮発性メモリ素子の製造方法では、マスク膜パターン１５０をエッチングマスクとして用いてエッチングするとき、トンネリング層１１０が所定厚さだけ除去されるように行う点で上述した実施例と異なる。その後、全面に絶縁膜を形成し、異方性エッチングを行うと、図１２に示すように、トンネリング層１１０の一部側壁上部、電荷トラップ層１２０の側壁、遮蔽層１３０の側壁及びコントロールゲート電極１４０の側壁、及びマスク膜パターン１５０の側壁上に遮断膜１９２が形成される。
【００２９】
図１３及び図１４は、本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。図１３及び図１４において、図１〜図６と同一の参照符号は同一の要素を示している。
【００３０】
まず、図２に基づいて説明したように、マスク膜パターン１５０をエッチングマスクとして用いてコントロールゲート電極１４０に対するオーバーエッチングを行い、コントロールゲート電極１４０の露出部分を除去し、遮蔽層１３０の上部を所定厚さだけ除去する。このとき、図１３に示すように、本実施例では、遮蔽層１３０及びコントロールゲート電極１４０の露出側壁の勾配、すなわち、コントロールゲート電極膜１４０及び遮蔽層１３０の露出側壁と基板１００表面との間の角θが９０゜より小さくなるようにエッチングを行う。このように遮蔽層１３０及びコントロールゲート電極１４０の露出側壁がネガティブ勾配を有することで、図１４に示すように、遮断膜１６２'形成のための異方性エッチング時における遮断膜の損失を抑制し、充分な厚さの遮断膜１６２'を形成することができる。
【００３１】
図１５は、本発明に係る不揮発性メモリ素子の製造方法によって形成された構造と、従来の方法によって形成された構造におけるリテンション特性を比較するために示したグラフである。図１５を参照すると、本発明のように、遮断膜１６２を形成し、エッチングダメージ治癒工程としてＮＨ３処理を行った場合（図面の"Ｂ"を参照）、しきい電圧変位が従来の場合（図面の"Ａ"を参照）に比べて小さく示されるが、これは、電荷漏洩が小さいことを意味し、結局、リテンション特性が改善されることを意味する。
【００３２】
図１６は、本発明に係る不揮発性メモリ素子の製造方法によって形成された構造と、従来の方法によって形成された構造における漏洩電流特性を比較するために示したグラフである。図１６を参照すると、本発明のように、遮断膜１６２を形成し、エッチングダメージ治癒工程としてＮＨ３処理を行った場合（図面の"Ｄ"を参照）、ゲート電圧の印加によって発生する漏洩電流量が、従来の場合（図面の"Ｃ"を参照）に比べて小さく示されるが、これは、漏洩電流特性が改善されることを意味する。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図２】本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図３】本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図４】本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図５】本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図６】本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図７】本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図８】本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図９】本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図１０】本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図１１】本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図１２】本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図１３】本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図１４】本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
【図１５】本発明に係る不揮発性メモリ素子の製造方法によって形成された構造と、従来の方法によって形成された構造におけるリテンション特性を比較するために示したグラフである。
【図１６】本発明に係る不揮発性メモリ素子の製造方法によって形成された構造と、従来の方法によって形成された構造における漏洩電流特性を比較するために示したグラフである。
【符号の説明】
【００３４】
１００  基板
１１０  トンネリング層
１２０  電荷トラップ層
１３０  遮蔽層
１４０  コントロールゲート電極
１５０  マスク膜パターン
【図１】
2009016823.tif 000003
【図２】
2009016823.tif 000004
【図３】
2009016823.tif 000005
【図４】
2009016823.tif 000006
【図５】
2009016823.tif 000007
【図６】
2009016823.tif 000008
【図７】
2009016823.tif 000009
【図８】
2009016823.tif 000010
【図９】
2009016823.tif 000011
【図１０】
2009016823.tif 000012
【図１１】
2009016823.tif 000013
【図１２】
2009016823.tif 000014
【図１３】
2009016823.tif 000015
【図１４】
2009016823.tif 000016
【図１５】
2009016823.tif 000017
【図１６】
2009016823.tif 000018