(57)【要約】【課題】簡単な回路で低消費電力で帯域制限された正確な短パルスの発生回路を具現。【解決手段】起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路において、起動信号の位相が変化した時点からから所定量の時間差で位相が順次変化するｎ個の信号（ｎは２以上の整数）を発生するタイミング発生回路１０と、起動信号から発生しようとするパルスの継続時間に相当するパルス幅のパルス幅信号を発生するパルス幅信号発生回路３０と、パルス幅信号の帯域を制限するフィルタ回路１４２，１４３と、所定の電位を供給する第１の電源１４７及び第２の電源１４６と、フィルタ回路１４２，１４３の出力値によってそのインピーダンス値が制御される可変インピーダンス回路１４４，１４５と、ｎ個の信号の少なくとも一部の信号の論理関数値によって出力端子と第１の電源または第２の電源とを可変インピーダンス回路を介して交互に切り替えて接続する。【選択図】図１
2009239895.tif 000002
【特許請求の範囲】
【請求項１】
起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路であって、
前記起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、
前記起動信号に基づき発生しようとする前記パルスの継続時間に相当するパルス幅の第１のパルス幅信号及び第２のパルス幅信号を発生するパルス幅信号発生回路と、
前記第１のパルス幅信号が入力され前記第１のパルス幅信号の帯域を制限する第１のフィルタ回路と、
前記第２のパルス幅信号が入力され前記第２のパルス幅信号の帯域を制限する第２のフィルタ回路と、
所定の電位を供給する第１の電源及び第２の電源と、
前記第１のフィルタ回路の出力値によってそのインピーダンス値が制御される第１の可変インピーダンス回路と、
前記第２のフィルタ回路の出力値によってそのインピーダンス値が制御される第２の可変インピーダンス回路と、
前記ｎ個の信号の少なくとも一部の信号の論理関数値によって前記第１の可変インピーダンス回路を介した前記第１の電源または前記第２の可変インピーダンス回路を介した前記第２の電源と前記出力端子とを交互に切り替えて接続するスイッチ回路と、
を含む、
ことを特徴とするパルス発生回路。
【請求項２】
請求項１に記載のパルス発生回路において、前記タイミング発生回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とするパルス発生回路。
【請求項３】
請求項１に記載のパルス発生回路において、前記タイミング発生回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とするパルス発生回路。
【請求項４】
請求項１から３のいずれか一項に記載のパルス発生回路において、前記第１の可変インピーダンス回路は、前記第１のフィルタ回路の出力値によって制御されるトランジスタにより構成され、前記第２の可変インピーダンス回路は、前記第２のフィルタ回路の出力値によって制御されるトランジスタにより構成されることを特徴とするパルス発生回路。
【請求項５】
請求項１から４のいずれか一項に記載のパルス発生回路を含んで構成されることを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＷＢ（Ultra Wide Band）通信に適するパルスを発生するパルス発生回路及び通信装置に関する。
【背景技術】
【０００２】
ＵＷＢ通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には、従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）があるが、ＵＷＢは非常に短時間のパルスを利用した更に、広帯域の通信方式であり、インパルスラジオ（ＩＲ：Impulse Radio）方式の通信とも呼ばれている。以下、これをＵＷＢ−ＩＲまたは単にＩＲ方式と記す。ＩＲ方式では、従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている（特許文献１，２，３参照）。
【０００３】
ここで、ＩＲ方式に使用されるパルス波形について図面を参照して簡単に説明する。図９（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図９（ｂ）に示すように、包絡線がＢＷ＝１／ＰDの周波数で最初の零点を持つｓｉｎｃ関数である。
【０００４】
この図９（ｂ）に示すようなパルスの場合は、スペクトルが直流からＢＷまで広がるため使いづらく、図９（ｄ）に示すようなスペクトルの中心の搬送周波数ｆ0が高いところにあるパルスが好まれる。このパルス波形は、図９（ａ）のパルスで周波数ｆ0＝１／（２ＰW）の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は、図９（ｃ）に一点鎖線１６０１に示すような直流（ＤＣ）成分を含み、正確には図９（ｄ）に示すような理想的なスペクトルを持たない。
【０００５】
このような理想的スペクトルを持つ波形は、図９（ｅ）に示すような波形である。この波形は、図９（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また図９（ｆ）は、図９（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いため、このような角張った波形が生成されることはなく、図９（ｅ）のような波形を得ることができる。また、図９（ｃ）の波形でアンテナを駆動した場合、直流成分はアンテナから放射されないので、図９（ｆ）の波形に近い波形の信号が放射される。
【０００６】
ＵＷＢ通信に理想的なパルス波形は、他にもいろいろ考案されており、ガウシアンパルスやエルミートパルスがよいとされる。これらの波形は、図９に示した波形とは異なっているが発生方法が簡単なために多用される。
【０００７】
ＵＷＢ通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては、差動型の信号処理が行われることが多く、図９（ｇ）に示すような位相の反転した２つの信号が必要になることも多い。差動のパルス信号は、送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においてはさらに、同相と直交の位相が９０度異なったいわゆるＩＱ信号が必要なことも多い。
【０００８】
例えば非特許文献１には、平衡型のパルスを発生するための回路が提示されている。この回路では、差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路１段の遅延量に相当するパルス幅のパルス列を生成する回路である。非特許文献１には、遅延回路に入力する信号の立ち上がり及び立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性があり、さらに遅延回路を一段おきに使うことによってＩＱ信号発生の可能性も示唆されている。
【０００９】
【特許文献１】米国特許第６４２１３８９号明細書
【特許文献２】米国特許出願公開第２００３／０１０８１３３Ａ１号明細書
【特許文献３】米国特許出願公開第２００１／００３３５７６号明細書
【非特許文献１】A Low−Power Template Generator for Coherent Impulse−RadioUltra Wide−Band Receivers. Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来のパルス発生回路は、簡単な回路構成ながらＵＷＢ通信に必要な超高周波超広帯域のパルスを正確に発生することができ、回路を構成する素子性能の限界程度の細いパルス発生が可能である。
【００１１】
しかしながら、図９で説明したように、従来の上記のような回路で発生されたパルスのスペクトル特性は、ｓｉｎｃ関数であり、サイドローブが非常に広く、通信用途としてこの回路によって発生されたパルスを用いるためには何らかの帯域制限をしなければならないという課題がある。従来は、フィルタによってこの帯域制限を行うことによって使用していた。しかしこのフィルタは、素子性能限界に近い超広帯域超高周波でスカート特性の良いバンドパスフィルタが必要でありその構成は容易ではないという課題がある。
【課題を解決するための手段】
【００１２】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００１３】
［適用例１］
起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路であって、前記起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、前記起動信号に基づき発生しようとする前記パルスの継続時間に相当するパルス幅の第１のパルス幅信号及び第２のパルス幅信号を発生するパルス幅信号発生回路と、前記第１のパルス幅信号が入力され前記第１のパルス幅信号の帯域を制限する第１のフィルタ回路と、前記第２のパルス幅信号が入力され前記第２のパルス幅信号の帯域を制限する第２のフィルタ回路と、所定の電位を供給する第１の電源及び第２の電源と、前記第１のフィルタ回路の出力値によってそのインピーダンス値が制御される第１の可変インピーダンス回路と、前記第２のフィルタ回路の出力値によってそのインピーダンス値が制御される第２の可変インピーダンス回路と、前記ｎ個の信号の少なくとも一部の信号の論理関数値によって前記第１の可変インピーダンス回路を介した前記第１の電源または前記第２の可変インピーダンス回路を介した前記第２の電源と前記出力端子とを交互に切り替えて接続するスイッチ回路と、を含む、ことを特徴とするパルス発生回路。
【００１４】
この構成によれば、出力パルスの包絡線は、第１及び第２のフィルタ回路の出力波形となり、出力されるパルスの帯域制限ができる。このような構成の場合、帯域制限のフィルタ回路としてローパスフィルタを用いることができる。しかもその周波数は、出力されるパルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように、出力されるパルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを必要とせず、構成が容易であり、しかも安定した正確なパルスが得られる。
【００１５】
［適用例２］
上記に記載のパルス発生回路において、前記タイミング発生回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とするパルス発生回路。
【００１６】
この構成によれば、半導体集積回路上でも容易に構成が可能な回路の供給が可能となる。
【００１７】
［適用例３］
上記に記載のパルス発生回路において、前記タイミング発生回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とするパルス発生回路。
【００１８】
この構成によれば、半導体集積回路上でも容易に構成が可能な回路の供給が可能であり、さらにｎ個の信号の論理関数を計算する論理回路やスイッチ回路を繰り返し使うことが可能となる。これによって、長いパルス列を発生する場合でも少ない素子数でパルス発生回路を構成できる。
【００１９】
［適用例４］
上記に記載のパルス発生回路において、前記第１の可変インピーダンス回路は、前記第１のフィルタ回路の出力値によって制御されるトランジスタにより構成され、前記第２の可変インピーダンス回路は、前記第２のフィルタ回路の出力値によって制御されるトランジスタにより構成されることを特徴とするパルス発生回路。
【００２０】
この構成によれば、第１及び第２の可変インピーダンス回路をトランジスタによって構成できるので、集積回路による構成が容易であり、機器の小型化、高信頼性、低コスト化に対してメリットがある。
【００２１】
［適用例５］
上記に記載のパルス発生回路を含んで構成されることを特徴とする通信装置。
【００２２】
この構成によれば、ＵＷＢに特有の極細のしかも正確なパルスを簡単に発生できるので、パルス発生回路を変調回路や復調回路のテンプレート発生回路として用いることにより、安定した回路方式の適用が可能となり、安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。さらに、本パルス発生回路では、素子の性能限界程度に高周波の正確なパルスを発生することが可能でありその有用性は高い。また、本パルス発生回路は、ＣＭＯＳ集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても、簡単な回路で正確な波形のパルス発生が可能である。更に、ＣＭＯＳ集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもＣＭＯＳ集積回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【００２３】
以下、パルス発生回路の実施形態について図面に従って説明する。
【００２４】
（第１実施形態）
＜発生するパルスの構成＞
最初に、本実施形態で発生しようとするパルスについて、図９〜１５を参照しながら説明する。発生しようとしているパルスは、図９（ｅ）、（ｆ）に示すようなシングルエンド出力のパルス、または図９（ｇ）に示す互いに位相が１８０度異なったパルスのペアで帯域制限したパルスである。この帯域制限されたパルスの波形については、図１０〜１５でさらに詳しく後述する。図９（ｇ）は、差動出力のパルス信号であり、その出力の電位差は図９（ｅ）の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図９（ｇ）に期間ｔｓで示したパルスの無い期間のＤＣレベルは、同じ値であれば任意の値をとることができる。
【００２５】
本実施形態では、一例として最小線幅０．１８μのＣＭＯＳ（相補型金属酸化膜半導体）プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明する。
パルス間隔：ＴP＝任意
搬送周波数：ｆ0＝４ＧＨｚ
搬送波パルス幅：ＰW＝１２５ｐｓｅｃ
パルス幅：ＰD＝任意
時間ＰDの中に含まれるパルス数（フィンガ数）：任意（ＰD＝（フィンガ数×２−１）×ＰW）
信号形態：シングルエンド出力、差動出力、及び差動出力のＩＱ信号ペア
ただし、この場合のみに限定されるものではない。
【００２６】
図１０〜１５は、図９（ｅ）、（ｇ）に示した波形に帯域制限をかけた場合の波形を示すグラフ図である。図１０の波形１４０１は、図９（ｅ）、（ｇ）の帯域制限のかかっていない波形の一例である。帯域制限をかけるためには、パルスの前後縁の波高値を低くしてパルス包絡線に丸みをつける。波形１４０２は、最初及び最後のパルスフィンガの波高値を元の波形の半分にした波形であり、また波形１４０３は、最初のフィンガ及び最後のフィンガを元の波形の波高値の１／３、２番目及び後ろから２番目のフィンガを元の波形の波高値の２／３とした波形である。
【００２７】
図１１〜１３は、これらの波形１４０１〜１４０３のスペクトルを示すグラフ図である。図１１は、帯域制限なしの波形１４０１のスペクトルを示し、図１２，１３は、各々帯域制限された波形１４０２，１４０３のスペクトルを示す。図１１〜１３は、図１０に示した単発のパルスを繰り返し周波数２００ＭＨｚで繰り返したものであり、変調がかかっていないためスペクトルは２００ＭＨｚごとの線スペクトルとなる。それらの波形のスペクトルの広がりを見ると、メインローブはわずかながら帯域制限されていない波形１４０１に比較し波形１４０２，１４０３の順に広くなっている。これは、帯域制限のためにパルス前後縁での波高値を削ったため、等価的にパルス継続時間が短くなったためである。スペクトルのサイドローブを見てみると、帯域制限のためにパルスの前後縁の波高値を削ると明らかに効果があることが分かる。第１サイドローブでは、高々数ｄＢ程度の違いであるが、この数ｄＢの違いはシステムを組む上では貴重であり効果が大きい。
【００２８】
図１１〜１３は、変調をかけていない場合のスペクトルであった。図１４は、例として波形１４０３に長さ３１のＰＮコードによってＢＰＭ（Bi Phase Modulation）変調をかけた場合のスペクトルを示すグラフ図である。変調をかけることによって、線スペクトルは帯スペクトルとなり、スペクトルの強度も下がる。実際ＵＷＢ通信では、法規制によってスペクトルの許容上限が決まっており、線スペクトルによってスペクトル強度が上がるのは好ましくなく、実使用においては、ディザによって帯スペクトルが生じるような対策が採られている。図１５は、このようにディザなどの対策によって帯スペクトルにした場合のスペクトルを知るために、例として上記３種の波形の変調なしのスペクトル、長さ３１のＰＮコードによるＢＰＭによって帯スペクトルとした場合のスペクトル分布を示すグラフ図である。なお図１５は、線スペクトルのピークのみを結ぶ包絡線を示している。図１５において、波形１４０４，１４０５，１４０６は、各々図１０の波形１４０１，１４０２，１４０３の変調なしの場合のスペクトル包絡線であり、波形１４０７，１４０８，１４０９は、各々に変調を施した場合の帯スペクトルを示す。どちらもパルスの包絡線に丸みをつける、すなわちパルス前後縁の包絡線変化率を小さくすることによってスペクトルのサイドローブを小さくすることが可能であることが分かる。
【００２９】
＜パルス発生回路の構成＞
次に、パルス発生回路について図１，２を参照して説明する。図１は、パルス発生回路の構成を示す回路図である。図２は、パルス発生回路の動作を示すタイミング図である。図１（Ａ）に示すように、パルス発生回路１は、タイミング発生回路１０と、パルス幅信号発生回路３０と、第１のフィルタ回路であるローパスフィルタ１４２と、第２のフィルタ回路であるローパスフィルタ１４３と、第１の電源である電圧Ｖ１が印加される電源線１４７と、第２の電源である電圧Ｖ２が印加される電源線１４６と、第１の可変インピーダンス回路であるＮチャネルＭＯＳトランジスタ１４４と、第２の可変インピーダンス回路であるＰチャネルＭＯＳトランジスタ１４５と、スイッチ回路２０と、から構成されている。
【００３０】
＜タイミング発生回路の構成＞
タイミング発生回路１０は、縦続接続されたインバータ遅延回路１００〜１０９から構成されている。インバータ遅延回路１００〜１０９の内部構成を、図１（Ｂ）を用いて説明する。ＰチャネルＭＯＳトランジスタ１５２とＮチャネルＭＯＳトランジスタ１５３とは、インバータ回路を構成し、端子１５８に入力された信号は、遅延時間ｔｄを伴って端子１６０から反転出力されて、次段のインバータ遅延回路の入力となる。また、端子１６０には、上記インバータ回路の遅延量を大きくしないように小さなバッファ回路１５５と大きなバッファ回路１５６が直列に接続され、スイッチ回路２０を駆動するための信号を端子１６１から出力する。なお、図１（Ａ）では小さなバッファ回路１５５と大きなバッファ回路１５６は省略している。
【００３１】
ＮチャネルＭＯＳトランジスタ１５４は、ＮチャネルＭＯＳトランジスタ１５３のソースと接地電位との間に接続され、またＰチャネルＭＯＳトランジスタ１５１は、ＰチャネルＭＯＳトランジスタ１５２のソースと電源電位ＶＤＤとの間に接続されている。ＰチャネルＭＯＳトランジスタ１５１及びＮチャネルＭＯＳトランジスタ１５４のゲートソース間電圧Ｖｂｐ、Ｖｂｎを制御することにより、インバータ回路に流入する電源電流を制御することができる。通常Ｖｂｐ及びＶｂｎは、インバータ回路の出力の立ち上がりと立ち下りの対称性を保つために、その絶対値が等しくなるように制御される。この制御によってインバータ回路の動作速度の制御が可能となり、遅延時間ｔｄをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためには、ＰW＝ｔｄとなるように端子１５７及び１５９の電圧を制御すればよい。
【００３２】
図１（Ａ）において、インバータ遅延回路１００〜１０９の１段あたりの遅延量は、搬送波パルス幅ＰW（＝１２５ｐｓ）となるように調整されているものとする。遅延量が搬送波パルス幅ＰWの値の時、上記に示した目的のパルスすなわち搬送周波数：ｆ0＝４ＧＨｚ（搬送波パルス幅：ＰW＝１２５ｐｓ）のパルスを発生することができる。インバータ遅延回路１００〜１０９各段出力は、起動信号であるパルス起動信号Ｄ0を反転しながら遅延するので奇数番目を否定論理を表す記号Ｘを前置してＸＤ1，Ｄ2，ＸＤ3，Ｄ4，ＸＤ5，Ｄ6，ＸＤ7，Ｄ8，ＸＤ9，Ｄ10と表す。
【００３３】
すなわち、入力端子１３１に入力されたパルス起動信号Ｄ0は、図２のＸＤ1〜Ｄ10に示すように、一段毎に遅延時間ｔｄずつ遅れてかつ位相が反転されながらインバータ遅延回路１００〜１０９内を伝播し各段から（ｎ＝）１０個の信号ＸＤ1，Ｄ2，ＸＤ3，Ｄ4，ＸＤ5，Ｄ6，ＸＤ7，Ｄ8，ＸＤ9，Ｄ10が出力される。すなわち、入力端子１３１に印加される信号を正論理としｉを偶数とすると、ｉ−１段目及びｉ段目には各々ＸＤi-1及びＤiが出力される。パルス起動信号Ｄ0の位相が変化した時点とは、パルス起動信号Ｄ0がＨ（ハイレベル）からＬ（ローレベル）またはＬからＨに変化した時点を意味する。
【００３４】
＜スイッチ回路の構成＞
スイッチ回路２０は、ＰチャネルＭＯＳトランジスタ１１０，１１１，１１４，１１５，１１８，１１９，１２２，１２３と、ＮチャネルＭＯＳトランジスタ１１２，１１３，１１６，１１７，１２０，１２１，１２４，１２５，１３２，１３３と、から構成されている。ＰチャネルＭＯＳトランジスタ１１０，１１１とＮチャネルＭＯＳトランジスタ１１２，１１３とは、配線２１と配線２２との間に直列に接続されている。ＰチャネルＭＯＳトランジスタ１１４，１１５とＮチャネルＭＯＳトランジスタ１１６，１１７とは、配線２１と配線２２との間に直列に接続されている。ＰチャネルＭＯＳトランジスタ１１８，１１９とＮチャネルＭＯＳトランジスタ１２０，１２１とは、配線２１と配線２２との間に直列に接続されている。ＰチャネルＭＯＳトランジスタ１２２，１２３とＮチャネルＭＯＳトランジスタ１２４，１２５とは、配線２１と配線２２との間に直列に接続されている。
【００３５】
ＰチャネルＭＯＳトランジスタ１１１，１１５，１１９，１２３のドレイン端子は、出力線１３０に接続されている。ＮチャネルＭＯＳトランジスタ１３２，１３３は、出力線１３０と配線２２との間に直列に接続されている。信号ＸＤ1は、ＮチャネルＭＯＳトランジスタ１１３のゲート端子に入力される。信号Ｄ2は、ＰチャネルＭＯＳトランジスタ１１１とＮチャネルＭＯＳトランジスタ１１２のゲート端子に入力される。信号ＸＤ3は、ＰチャネルＭＯＳトランジスタ１１０とＮチャネルＭＯＳトランジスタ１１７のゲート端子に入力される。信号Ｄ4は、ＰチャネルＭＯＳトランジスタ１１５とＮチャネルＭＯＳトランジスタ１１６のゲート端子に入力される。信号ＸＤ5は、ＰチャネルＭＯＳトランジスタ１１４とＮチャネルＭＯＳトランジスタ１２１のゲート端子に入力される。信号Ｄ6は、ＰチャネルＭＯＳトランジスタ１１９とＮチャネルＭＯＳトランジスタ１２０のゲート端子に入力される。信号ＸＤ7は、ＰチャネルＭＯＳトランジスタ１１８とＮチャネルＭＯＳトランジスタ１２５のゲート端子に入力される。信号Ｄ8は、ＰチャネルＭＯＳトランジスタ１２３とＮチャネルＭＯＳトランジスタ１２４のゲート端子に入力される。信号ＸＤ9は、ＰチャネルＭＯＳトランジスタ１２２とＮチャネルＭＯＳトランジスタ１３３のゲート端子に入力される。信号Ｄ10は、ＮチャネルＭＯＳトランジスタ１３２のゲート端子に入力される。
【００３６】
＜パルス幅信号発生回路の構成＞
パルス幅信号発生回路３０は、インバータ３１，３２とＡＮＤ回路３３とＯＲ回路３４とから構成されている。ＡＮＤ回路３３は、一方の入力端子に信号ＸＤ7が入力され、他方の入力端子にインバータ３１を介して信号ＸＤ1を反転した信号が入力され、論理積Ｅを出力する。ＯＲ回路３４は、一方の入力端子に信号ＸＤ1が入力され、他方の入力端子にインバータ３２を介して信号ＸＤ7を反転した信号が入力され、論理和ＸＥを出力する。ローパスフィルタ１４２は、論理積Ｅを入力し論理積Ｅの高域成分を排除した出力信号ＶＬ１を出力する。ローパスフィルタ１４３は、論理和ＸＥを入力し論理和ＸＥの高域成分を排除した出力信号ＶＬ２を出力する。ＮチャネルＭＯＳトランジスタ１４４は、配線２２と電源線１４６との間に接続され、ゲート端子に出力信号ＶＬ１が印加される。ＰチャネルＭＯＳトランジスタ１４５は、配線２１と電源線１４７との間に接続され、ゲート端子に出力信号ＶＬ２が印加される。
【００３７】
パルス発生回路１は、さらに、ソース端子が電源線１４７に接続されゲート端子とドレイン端子が出力線１３０に接続されたＰチャネルＭＯＳトランジスタ１２７と、ソース端子が電源線１４６に接続されゲート端子とドレイン端子が出力線１３０に接続されたＮチャネルＭＯＳトランジスタ１２８と、を含んでいる。
【００３８】
＜スイッチ回路の動作＞
次に、スイッチ回路２０の動作を説明する。
【００３９】
ＮチャネルＭＯＳトランジスタ１１２及び１１３は、各々Ｄ2及びＸＤ1がＨの時に導通して、出力線１３０をＮチャネルＭＯＳトランジスタ１４４を介して電源線１４６に接続する。すなわち、Ｄ2及びＸＤ1の論理積が真の時、出力線１３０にはＮチャネルＭＯＳトランジスタ１４４を介して電圧Ｖ２が接続される。
【００４０】
ＰチャネルＭＯＳトランジスタ１１１及び１１０は、各々Ｄ2及びＸＤ3がＬの時に導通して、出力線１３０をＰチャネルＭＯＳトランジスタ１４５を介して電源線１４７に接続する。すなわち、Ｄ2及びＸＤ3の論理和が偽の時、出力線１３０にはＰチャネルＭＯＳトランジスタ１４５を介して電圧Ｖ１に接続される。
【００４１】
ＮチャネルＭＯＳトランジスタ１１６及び１１７は、各々Ｄ4及びＸＤ3がＨの時に導通して、出力線１３０をＮチャネルＭＯＳトランジスタ１４４を介して電源線１４６に接続する。すなわち、Ｄ4及びＸＤ3の論理積が真の時、出力線１３０にはＮチャネルＭＯＳトランジスタ１４４を介して電圧Ｖ２が接続される。
【００４２】
ＰチャネルＭＯＳトランジスタ１１５及び１１４は、各々Ｄ4及びＸＤ5がＬの時に導通して、出力線１３０をＰチャネルＭＯＳトランジスタ１４５を介して電源線１４７に接続する。すなわち、Ｄ4及びＸＤ5の論理和が偽の時、出力線１３０にはＰチャネルＭＯＳトランジスタ１４５を介して電圧Ｖ１に接続される。
【００４３】
ＮチャネルＭＯＳトランジスタ１２０及び１２１は、各々Ｄ6及びＸＤ5がＨの時に導通して、出力線１３０をＮチャネルＭＯＳトランジスタ１４４を介して電源線１４６に接続する。すなわち、Ｄ6及びＸＤ5の論理積が真の時、出力線１３０にはＮチャネルＭＯＳトランジスタ１４４を介して電圧Ｖ２が接続される。
【００４４】
ＰチャネルＭＯＳトランジスタ１１９及び１１８は、各々Ｄ6及びＸＤ7がＬの時に導通して、出力線１３０をＰチャネルＭＯＳトランジスタ１４５を介して電源線１４７に接続する。すなわち、Ｄ6及びＸＤ7の論理和が偽の時、出力線１３０にはＰチャネルＭＯＳトランジスタ１４５を介して電圧Ｖ１に接続される。
【００４５】
ＮチャネルＭＯＳトランジスタ１２４及び１２５は、各々Ｄ8及びＸＤ7がＨの時に導通して、出力線１３０をＮチャネルＭＯＳトランジスタ１４４を介して電源線１４６に接続する。すなわち、Ｄ8及びＸＤ7の論理積が真の時、出力線１３０にはＮチャネルＭＯＳトランジスタ１４４を介して電圧Ｖ２が接続される。
【００４６】
ＰチャネルＭＯＳトランジスタ１２３及び１２２は、各々Ｄ8及びＸＤ9がＬの時に導通して、出力線１３０をＰチャネルＭＯＳトランジスタ１４５を介して電源線１４７に接続する。すなわち、Ｄ8及びＸＤ9の論理和が偽の時、出力線１３０にはＰチャネルＭＯＳトランジスタ１４５を介して電圧Ｖ１に接続される。
【００４７】
ＮチャネルＭＯＳトランジスタ１３２及び１３３は、各々Ｄ10及びＸＤ9がＨの時に導通して、出力線１３０をＮチャネルＭＯＳトランジスタ１４４を介して電源線１４６に接続する。すなわち、Ｄ10及びＸＤ9の論理積が真の時、出力線１３０にはＮチャネルＭＯＳトランジスタ１４４を介して電圧Ｖ２が接続される。
【００４８】
ＰチャネルＭＯＳトランジスタ１２７及びＮチャネルＭＯＳトランジスタ１２８は、ＭＯＳ抵抗であって、電源線１４７及び１４６に与えられる電位を分割し、スイッチ回路２０が電圧Ｖ１，Ｖ２のいずれにも接続しない時に、出力線１３０の電位（パルス波形ＰｕｌｓｅＯｕｔ）を設定する。
【００４９】
以上のような動作によって出力線１３０は、遅延時間ｔｄ毎にＮチャネルＭＯＳトランジスタ１４４、ＰチャネルＭＯＳトランジスタ１４５を介して電圧Ｖ１，Ｖ２に切り替えられる。期間Ｄi及びＸＤi-1の論理積が真の時をｔi-1で表し、Ｄi及びＸＤi-1の論理和が偽の時をｔiで表せば、図２のパルス波形ＰｕｌｓｅＯｕｔで示すように出力線１３０は、
期間ｔi-1：ＮチャネルＭＯＳトランジスタ１４４を介して電圧Ｖ２
期間ｔi：ＰチャネルＭＯＳトランジスタ１４５を介して電圧Ｖ１
に接続される。
【００５０】
従って、ＮチャネルＭＯＳトランジスタ１４４及びＰチャネルＭＯＳトランジスタ１４５によって電圧Ｖ１，Ｖ２から出力を駆動する能力が制限され、ＮチャネルＭＯＳトランジスタ１４４及びＰチャネルＭＯＳトランジスタ１４５のオン抵抗を調整することによって、出力するパルス波形ＰｕｌｓｅＯｕｔの包絡線を任意に設定することが可能である。出力されるパルス波形ＰｕｌｓｅＯｕｔは、出力に接続される負荷の値とＮチャネルＭＯＳトランジスタ１４４及びＰチャネルＭＯＳトランジスタ１４５によって制限された駆動能力によって決まる。特に負荷に容量成分が含まれる時は、積分されて図２のパルス波形ＰｕｌｓｅＯｕｔで示したような波高値の異なる三角波に近い波形となる。
【００５１】
ＮチャネルＭＯＳトランジスタ１４４及びＰチャネルＭＯＳトランジスタ１４５は、可変インピーダンス素子として動作し、その制御はゲートに印加される電圧によってなされる。これらのゲートに印加される電圧は、出力パルスの継続時間に相当するパルス幅のパルスを発生するパルス幅信号発生回路３０によって発生される論理積Ｅ（図２の波形２０１）と論理和ＸＥ（図２の波形２０２）である。論理積Ｅと論理和ＸＥは、各々ローパスフィルタ１４２，１４３によって帯域制限され、ローパスフィルタ１４２，１４３の出力信号ＶＬ１，ＶＬ２（図２の波形２０３，２０４）は、ＮチャネルＭＯＳトランジスタ１４４及びＰチャネルＭＯＳトランジスタ１４５のゲートに印加される。
【００５２】
上記原理によって、それらの可変インピーダンス素子であるＮチャネルＭＯＳトランジスタ１４４及びＰチャネルＭＯＳトランジスタ１４５の制御波形を帯域制限されたパルス波形の包絡線となるように設定すれば、発生されるパルスは自動的に帯域制限されたパルスとなる。上記構成では、搬送周波数ｆ0を中心にローパスフィルタ１４２，１４３の周波数応答特性を上下に折り返したスペクトルのパルスが発生されることになる。ゆえに、ローパスフィルタ１４２，１４３の設計によって、発生されるパルスのスペクトルを自由に調整できる。その決め方は任意であるので、図１０に示したように、出力パルスの前後縁の波高値を小さくする以外の設定も可能であり、スペクトル特性を自由に設定できる。目的とするスペクトルが与えられると、その帯域特性からローパスフィルタ１４２，１４３の特性を設計することができるので、この設計によって所望の帯域特性を得ることができる。また、その特性をガウス関数となるように決めれば、パルスの時間的広がりと周波数軸上での広がり、すなわち帯域の広がりの両方（両者の積）を理論的に可能な最小値とすることができる。なお図２では、Ｅ，ＸＥ，ＰｕｌｓｅＯｕｔは、波形を見やすくするため振幅方向に拡大した図を掲載している。
【００５３】
論理積Ｅと論理和ＸＥは、互いに位相が逆であり、そのパルス幅は生成するパルスのパルス幅ＰDに相当する。ローパスフィルタ１４２，１４３に遅延が伴う場合は、インバータ遅延回路１０１〜１０９のタップを前の方に移してタイミングを調整する。また、論理積Ｅと論理和ＸＥの幅は、正確にはＰDからローパスフィルタ１４２，１４３の応答によるテーリングの時間を引いたものである。図２において、波形２０３，２０４は、上記のローパスフィルタ１４２，１４３の出力、すなわちトランジスタ１４４，１４５のゲートに印加される電圧Ｖ１，Ｖ２である。この波形２０３，２０４に搬送周波数ｆ0の搬送波に乗算すれば、周波数帯域がｆ0を中心として上下にｆLPFの幅を持つ信号となる。ここでｆLPFは、上記ローパスフィルタ１４２，１４３の通過域幅を表す。また出力パルスの波形ＰｕｌｓｅＯｕｔの包絡線は、上記ローパスフィルタ１４２，１４３の波形２０３，２０４に等しい。
【００５４】
従来の技術によれば、生成パルスに帯域制限を課すためには、出力されたパルスにバンドパスフィルタを使用した。本実施形態では、バンドパスフィルタではなく設計が容易なローパスフィルタ１４２，１４３を使用する。しかも、その対象とする周波数は、従来技術で用いるバンドパスフィルタのパスバンドに比較して数段低く、この事実もフィルタの設計や実装、製造をいっそう容易にする。また、出力パルスは、このローパスフィルタ１４２，１４３によって帯域制限された電圧Ｖ１，Ｖ２に周波数１／（２×ｔｄ）の搬送波を乗算することになるので、スペクトル分布も上記搬送周波数を中心として対称性がよく正確なパルスが生成できる。
【００５５】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００５６】
本実施形態では、従来の回路と同程度の簡単な回路で必要な帯域制限を施した継続時間が任意長のパルスが発生できる。発生されるパルスは、回路素子の動作限界近くの高周波高速であっても特性の良い精密なパルス発生が可能である。
【００５７】
（第２実施形態）
次に、パルス発生回路の第２実施形態について図３，４を参照して説明する。
【００５８】
図３は、第２実施形態に係るパルス発生回路３００の構成を示す回路図である。図４は、第２実施形態に係るパルス発生回路３００の動作を示すタイミング図である。
【００５９】
図３において、ＮＯＲ回路３０３，３０４，３０５は、ＮＯＲ論理の遅延回路である。ＮＯＲ回路３０３，３０４，３０５の出力を、各々Ｑ1，Ｑ2，Ｑ3とする。これらＮＯＲ回路３０３，３０４，３０５の各々２つある入力端子の一方は、各々ＮＯＲ回路３０５，３０３，３０４の出力Ｑ3，Ｑ1，Ｑ2に接続され、リング発振回路を構成する。また、それらのＮＯＲ回路３０３，３０４，３０５のもう一方の入力端子３０８，３０７，３０６を各々Ｃ1，Ｃ2，Ｃ3とする。
【００６０】
スイッチ回路３４０は、（Ｑ1＋Ｑ2）×（Ｑ3＋Ｑ1）×（Ｑ2＋Ｑ3）が偽の時、パルス出力端子Ｐｏｕｔ３３０は、ＰチャネルＭＯＳトランジスタ３２４を介して電圧Ｖ１の電源に接続される。ＰチャネルＭＯＳトランジスタ３２４のゲートは、ローパスフィルタ３０９の出力信号ＶＬ１に接続されている。また、Ｑ3×Ｑ1＋Ｑ2×Ｑ3＋Ｑ1×Ｑ2が真の時、パルス出力端子Ｐｏｕｔ３３０は、ＮチャネルＭＯＳトランジスタ３２５を介して電圧Ｖ２の電源に接続される。ＮチャネルＭＯＳトランジスタ３２５のゲートは、ローパスフィルタ３１０の出力信号ＶＬ２に接続されている。
【００６１】
図３において、点線３２３で囲んだ部分は、（Ｑ1，Ｑ2，Ｑ3）→（Ｑ2，Ｑ3，Ｑ1）、（Ｃ1，Ｃ2，Ｃ3）→（Ｃ2，Ｃ3，Ｃ1）のように入れ替えても元の回路と一致する。このような回路を、本実施形態では循環対称回路と呼ぶ。また、論理回路の入出力値を真（Ｈ）、偽（Ｌ）であらわし、回路の論理値の状態を（Ｑ1，Ｑ2，Ｑ3）＝（Ｈ，Ｌ，Ｌ）のように略記する。これは、Ｑ1＝Ｈ，Ｑ2＝Ｌ，Ｑ3＝Ｌを意味する。
【００６２】
今、（Ｃ1，Ｃ2，Ｃ3）＝（Ｈ，Ｌ，Ｌ）であるとすると、（Ｑ1，Ｑ2，Ｑ3）＝（Ｌ，Ｈ，Ｌ）であり、ＰチャネルＭＯＳトランジスタ３１７，３１８が導通して、パルス出力端子Ｐｏｕｔ３３０は、ＰチャネルＭＯＳトランジスタ３２４を介して電源線２０７（電圧Ｖ１）に接続されている（図４で時間ｔ0）。この状態から（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｌ）（図４で時間ｔ1）に遷移すると、ＮＯＲ回路３０３〜３０５は、インバータ３段によるリング発振回路と等価となり発振を開始する。ＮＯＲ回路３０３〜３０５によるリング発振回路が発振を継続している期間は、上記に説明した論理によってスイッチ回路３４０が動作するので、パルス出力端子Ｐｏｕｔ３３０は、ＮＯＲ回路３０３〜３０５の一段あたりの遅延時間ｔｄ毎に（ＰチャネルＭＯＳトランジスタ３２４を介して）電源線２０７と（ＮチャネルＭＯＳトランジスタ３２５を介して）電源線２０６（電圧Ｖ２）に交互に切り替えられ目的のパルスを生成する。
【００６３】
実際には、スイッチ回路３４０が切り替えを行う時間は非常に短いため、負荷容量や浮遊容量を十分に充電しないうちに切り替えられることになる。従って、図２で模式的に示したＰｕｌｓｅＯｕｔのような角張った波形とはならずに、図４のような丸みを帯びた波形が出力される。図４の方がより現実に近い波形を描いている。
【００６４】
続いて、（Ｃ1，Ｃ2，Ｃ3）のいずれかひとつをＨに設定すると、ＮＯＲ回路３０３〜３０５によるリング発振回路は発振を停止してパルスの出力は停止される。この時、ＰチャネルＭＯＳトランジスタ３１３及び３１４、３１７及び３１８、３２１及び３２２のいずれかが同時に導通して停止する（図４の時間ｔ15）。
【００６５】
上記動作によって、このパルス発生回路３００は、任意長の継続時間を持つパルスの発生が可能である。
【００６６】
上記静止状態では、ＰチャネルＭＯＳトランジスタ３１３及び３１４、３１７及び３１８、３２１及び３２２のいずれかが同時に導通しているが、パルス出力端子Ｐｏｕｔ３３０の電位は電圧Ｖ１でなく、出力パルス包絡線を制御するＰチャネルＭＯＳトランジスタ３２４とＮチャネルＭＯＳトランジスタ３２５によって電圧Ｖ１と電圧Ｖ２の中間に設定することができる。
【００６７】
次に、出力パルスの帯域制限のための制御方法について説明する。
【００６８】
制御回路３０２は、パルス幅に相当する図４に示す相補の信号Ｅ，ＸＥを発生する。この信号Ｅ，ＸＥは、ローパスフィルタ３１０，３０９を介して出力信号ＶＬ１，ＶＬ２を発生する。この出力信号ＶＬ１，ＶＬ２がパルス包絡線を制御する信号であり、ＰチャネルＭＯＳトランジスタ３２４、ＮチャネルＭＯＳトランジスタ３２５のゲートに印加される。これによって、スイッチ回路３４０に流入する電流がスイッチングのタイミングに応じて制御され、出力パルスの包絡線が制御される。出力パルスの包絡線を制御する出力信号ＶＬ１，ＶＬ２は、ローパスフィルタ３０９，３１０によって帯域制限された信号であるため、出力パルスも搬送周波数ｆ0を中心にｆLPFの２倍の帯域を持った信号となる。
【００６９】
図４に示すように、静止状態（図４における時間ｔ0以前及び時間ｔ15以後）においてＰチャネルＭＯＳトランジスタ３２４とＮチャネルＭＯＳトランジスタ３２５が両方ともオフであるため、パルス出力端子Ｐｏｕｔ３３０は、スイッチ回路３４０を介しては電圧Ｖ１，Ｖ２のいずれにも接続されない。インピーダンス素子３２６，３２７は、この静止状態の時に電圧Ｖ１，Ｖ２を分圧し電位を設定する。インピーダンス素子３２６，３２７の値を等しくとれば、静止状態の電位を電圧Ｖ１と電圧Ｖ２の中間に設定することができる。
【００７０】
制御回路３０２は、起動信号端子３０１に入力されるパルス起動信号Ｃ0を受けてパルス発生を起動すべく（Ｃ1，Ｃ2，Ｃ3）を（Ｌ，Ｌ，Ｌ）に設定し、ＮＯＲ回路３０３〜３０５によるリング発振回路の発振を開始させてパルスを発生させる。制御回路３０２は、所定のパルス長となった時点で再度（Ｃ1，Ｃ2，Ｃ3）に信号を出力して、ＮＯＲ回路３０３〜３０５によるリング発振回路の発振を停止させてパルス発生を止める。制御回路３０２は、同時に、パルス継続時間に相当する時間幅の信号Ｅ，ＸＥをローパスフィルタ３０９，３１０に出力する。ローパスフィルタ３０９，３１０が出力に遅延を伴う遅延時間及びパルスの後縁における応答時間（テーリング）は、それを補償すべく遅延時間分だけ早く発生させればよい。
【００７１】
（Ｃ1，Ｃ2，Ｃ3）は、（Ｌ，Ｌ，Ｌ）の時にパルス発生の動作期間であり、それ以外の場合はすべてパルス発生の動作は停止される。従って、（Ｃ1，Ｃ2，Ｃ3）の制御は、かなり自由度があるように思えるがそうではない。（Ｃ1，Ｃ2，Ｃ3）のうちのいずれかひとつの端子のみを使用して回路を制御した時は、パルスフィンガ数が本実施形態のように３段のリング発振回路を構成させるには３の倍数に限定されてしまう。
【００７２】
今、初期値として制御回路３０２が（Ｃ1，Ｃ2，Ｃ3）＝（Ｈ，Ｌ，Ｌ）を出力していたとする。この時、（Ｑ1，Ｑ2，Ｑ3）＝（Ｌ，Ｈ，Ｌ）である。この状態でパルス起動信号Ｃ0が起動信号端子３０１に入力されると、制御回路３０２は（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｌ）を発生させる。
【００７３】
これに伴い、ＮＯＲ回路３０３〜３０５により構成されるリング発振回路は、発振を開始し、パルス出力端子Ｐｏｕｔ３３０からパルスの出力を開始する。所望のフィンガ数のパルスを得るために、制御回路３０２は、（Ｃ1，Ｃ2，Ｃ3）に信号を設定する。即ち、図４で示したように、例えばフィンガ数が３ｎ＋１（ｎは整数）のパルスを発生する場合、制御回路３０２は、Ｑ1，Ｑ2，Ｑ3の状態を監視し、Ｑ3がＬとなった時、（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｈ）を出力し、パルスの発生を終了させる。
【００７４】
制御回路３０２は、この状態を保持し、次にパルス起動信号Ｃ0が起動信号端子３０１に入力されるのを待つ。前述の初期状態では、（Ｃ1，Ｃ2，Ｃ3）＝（Ｈ，Ｌ，Ｌ）でパルス起動信号Ｃ0を待っていたが、この場合は（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｈ）の状態でＣ0を待つことになる。パルス発生回路３００は、循環対称回路であるのでＣ1，Ｃ2，Ｃ3を各々Ｃ2，Ｃ3，Ｃ1に入れ替えて考えれば以下の動作は同じになる。
【００７５】
即ち、この状態で次のＣ0が入力された場合、制御回路３０２は、（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｌ，Ｌ）を発生させることによりパルスの発生を開始し、Ｑ1がＬとなった時、（Ｃ1，Ｃ2，Ｃ3）＝（Ｌ，Ｈ，Ｌ）を出力し、パルスの発生を終了させることにより同じパルスフィンガ数のパルスが発生できる。
【００７６】
このように、回路の対称性を利用すると制御が容易となり、また制御回路３０２も循環対称性を考慮して容易に設計することができる。
【００７７】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００７８】
本実施形態では、簡単な回路で帯域制限された継続時間が任意長のＵＷＢパルス信号の発生が可能である。
【００７９】
（第３実施形態）
次に、パルス発生回路の第３実施形態について説明する。
【００８０】
図５〜８は、第１実施形態のパルス発生回路１または第２実施形態のパルス発生回路３００を用いた通信装置の要部を説明する図であり、ＵＷＢ送受信機に応用した場合の例を示す。
【００８１】
図５は、ＵＷＢ−ＩＲ送信装置５００の概略を示すブロック図である。パルス発生回路５０１は、パルス発生回路１（図１）またはパルス発生回路３００（図３）で構成される。入力端子５０３は、起動信号を入力する端子であり、入力端子５０４は、送信するデータを入力する端子である。入力端子５０４に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。こうして発生されたパルスは、アンテナ５０２を通して送信される。
【００８２】
変調の方式としては、出力されるパルスの極性を入力端子５０４に入力される送信データの値に従って切り替え変調するパルスの２相変調（ＢＰＭ：Bi-Phase Modulation）や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調（ＰＰＭ：Pulse Position Modulation）などが可能である。
【００８３】
図７は、ＰＰＭ変調回路７００を示す。入力端子７０１は、起動信号を入力する端子である。この起動信号から遅延回路７０３によって遅延させた信号と、遅延回路７０３を通さずに遅延させないそのままの信号とを生成し、スイッチ７０４によって選択し、パルス発生回路７０５に入力する。入力端子７０２に入力される送信データのビットの値（１または０）に基づき遅延回路７０３を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって起動信号は遅延回路の遅延時間シフトすることができＰＰＭ変調を行うことができる。
【００８４】
図８は、変調方式としてＢＰＭを用いるＢＰＭ変調回路８００を示す。入力端子８０１に入力されるパルス起動信号は、パルス発生回路８０３の起動端子に入力される。パルス発生回路８０３には、パルス発生回路１またはパルス発生回路３００を使用することができる。パルス発生回路８０３によって発生されたパルスは、スイッチ８０４によってパルス発生回路８０３の出力端子と端子８０６に与えられた所定の電位間への接続を切り替えて、入力端子８０２に印加される送信データに基づきその極性を反転させる。この操作によって、出力端子８０５からＢＰＭ変調されたパルスが得られる。端子８０６に与えられた所定の電位としては上記実施形態で述べた電圧Ｖ１，Ｖ２の中間電位が望ましいが、そのアンテナからはＤＣ成分が放射されないので、電源電位、接地電位あるいは他の任意の電位を取ることも可能である。
【００８５】
本実施形態のように、ＵＷＢ−ＩＲ送信装置５００のパルス発生回路として本パルス発生回路を使用すれば、発生されるパルスはスペクトルの広がりが小さくサイドローブのレベルが低いために、特別なフィルタ等を用いなくても他に与える影響を低減することができる。
【００８６】
図６は、第１実施形態のパルス発生回路１または第２実施形態のパルス発生回路３００を用いたＵＷＢ受信装置６００の構成を示すブロック図である。受信アンテナ６０１で受信されたＵＷＢパルス信号は、低雑音増幅回路６０２で増幅し、Ｉ，Ｑのミキサ回路６０３，６０４に入力される。ミキサ回路６０３，６０４は、テンプレートパルス発生回路６０５，６０６によって発生されたテンプレートパルスとの乗算を行い、積分回路６０７，６０８に送る。積分回路６０７，６０８では、ミキサ回路６０３，６０４で混合（乗算）した信号の高域成分を取り除き相関値の算出を行う。判定回路６０９は、各々の信号の強度を見て送信されたビットを判断し元の送信データに戻し出力端子６１０から出力する。
【００８７】
ここで、テンプレートパルス発生回路６０５，６０６として、第１実施形態のパルス発生回路１または第２実施形態のパルス発生回路３００が使用できる。また、位相の互いに９０度異なるＩＱのテンプレートパルスを用いることができると、ＢＰＭやＰＰＭでも効率の良い受信が可能となる。すなわち、ＢＰＭやＰＰＭの変調時において、Ｉ相をデータの復調にあてて、Ｑ相をトラッキングに使うなどの方法を取ることが可能である。なぜなら、Ｑ相出力を常に０になるようにテンプレート発生のタイミングを調整すれば、Ｉ相ではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。図６のように、２つのテンプレートパルス発生回路６０５，６０６を用いてそれを９０度位相となるように起動パルスを発生させ起動することによって、ＩＱテンプレートパルスの発生が可能である。
【００８８】
ＵＷＢ受信装置６００のテンプレートパルス発生回路６０５，６０６で発生されるテンプレートパルスは、空間へエネルギー放射が意図されたものでないので帯域制限は必要ないと思われるかもしれない。しかしながら、テンプレートパルスは、ＵＷＢ−ＩＲ送信装置で使用したパルスと同一波形の時がもっとも相関値が高くなるため、理想的にはＵＷＢ受信装置６００のテンプレートパルス発生回路６０５，６０６は、ＵＷＢ−ＩＲ送信装置で使用した回路と同じものを使用すべきである。また、多くの受信装置で課題となるスプリアス放射の低減には大いに効果があることは言うまでも無いだろう。
【００８９】
本パルス発生回路は、簡単な回路で不要な帯域成分を含まない継続時間が任意長のパルスを発生できしかも消費電力が少ない。従って、本パルス発生回路をＵＷＢ通信装置に応用すれば高性能な装置を実現できる。
【００９０】
また、本パルス発生回路をＣＭＯＳ集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量（ビットレート）に応じて常に最小の消費電力で作動させることが可能である。
【００９１】
以上、パルス発生回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。
【００９２】
（変形例１）パルス発生回路を使った電子機器の例について説明する。図１６は、変形例１に係る電子機器であるノートＰＣ（Personal Computer）１６１０と携帯電話１６２０の構成を示す概略図である。ノートＰＣ１６１０には、上記第３実施形態で説明したＵＷＢ−ＩＲ送信装置５００が内蔵され、携帯電話１６２０には、ＵＷＢ受信装置６００が内蔵されている。ノートＰＣ１６１０は、ＵＷＢ−ＩＲ送信装置５００により情報データを送信し、携帯電話１６２０は、ＵＷＢ受信装置６００により情報データを受信することができる。
【図面の簡単な説明】
【００９３】
【図１】第１実施形態に係るパルス発生回路の構成を示す回路図。
【図２】第１実施形態に係るパルス発生回路の動作を示すタイミング図。
【図３】第２実施形態に係るパルス発生回路の構成を示す回路図。
【図４】第２実施形態に係るパルス発生回路の動作を示すタイミング図。
【図５】第３実施形態に係るＵＷＢ通信装置の構成を示す回路図。
【図６】第３実施形態に係るＵＷＢ通信装置の構成を示す回路図。
【図７】第３実施形態に係るＵＷＢ通信装置の構成を示す回路図。
【図８】第３実施形態に係るＵＷＢ通信装置の構成を示す回路図。
【図９】本実施形態で発生するパルスを説明する図。
【図１０】本実施形態で発生するパルスの波形を示すグラフ図。
【図１１】本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。
【図１２】本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。
【図１３】本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。
【図１４】本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。
【図１５】本実施形態で発生するパルスの波形とスペクトルを示すグラフ図。
【図１６】変形例１に係る電子機器の構成を示す概略図。
【符号の説明】
【００９４】
１…パルス発生回路、３０…パルス幅信号発生回路、１００〜１０９…インバータ遅延回路、１４２，１４３…ローパスフィルタ、１５５…バッファ回路、１５６…バッファ回路、３００…パルス発生回路、３０２…制御回路、３０３〜３０５…ＮＯＲ回路、３０９，３１０…ローパスフィルタ、５００…ＩＲ送信装置、５０１…パルス発生回路、５０２…アンテナ、６００…ＵＷＢ受信装置、６０１…受信アンテナ、６０２…低雑音増幅回路、６０３，６０４…ミキサ回路、６０５，６０６…テンプレートパルス発生回路、６０７，６０８…積分回路、６０９…判定回路、６１０…出力端子、７００…ＰＰＭ変調回路、７０３…遅延回路、７０５…パルス発生回路、８００…ＢＰＭ変調回路、８０３…パルス発生回路、１６１０…ノートＰＣ、１６２０…携帯電話。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１４】
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