(57)【要約】【課題】強誘電体キャパシタを含む強誘電体素子において、強誘電体膜の配向方向を制御して従来よりも残留分極特性を向上させることを目的とする。【解決手段】基板１０の上方にストライプ状の凹凸を有する第１絶縁膜１１を形成し、その上にＨＤＰＣＶＤ法によりテーパ部１２ａを有する下地絶縁膜１２を形成する。この下地絶縁膜１２の上に、下地絶縁膜の上面に垂直な方向が（１１１）方向となるように自己配向したＰｔ膜を形成しこれを平坦化して第１導電膜１４ａを形成する。その上に、強誘電体膜１５としてＰＺＴ膜を形成し、その上に上部電極１６を形成する。ＰＺＴ膜は第１導電導電膜１４ａと同じ方向に配向するため、分極軸である（００１）方向が、上下の電極間を結ぶ方向（印加電界方向）に揃う。これにより強誘電体膜１５の単位面積当たりの残留分極量が増加し、強誘電体素子の残留分極特性が向上する。【選択図】図６
2009267085.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたテーパ状の絶縁膜と、
前記テーパ状の絶縁膜上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記下部電極上に形成された上部電極と、
を備えることを特徴とする強誘電体素子。
【請求項２】
前記絶縁膜の角度は前記基板に対して５５°以下であることを特徴とする請求項１に記載の強誘電体素子。
【請求項３】
基板状に複数のテーパ形状を有する絶縁膜パターンを形成し、
前記複数の絶縁膜パターン上に下部電極となる第１金属膜を成膜し、
前記第１金属膜を平坦化し、
前記平坦化された第１金属膜の上に強誘電体膜を成膜し、
前記強誘電体膜上の上部電極となる第２の金属膜を成膜すること
を特徴とする強誘電体素子の製造方法。
【請求項４】
前記絶縁膜パターンの角度は前記基板に対して５５°以下であることを特徴とする請求項３に記載の強誘電体素子の製造方法。
【請求項５】
前記強誘電体膜の成膜に先立って、前記平坦化された第１金属膜の上に、更に、第１金属膜と同一材料の膜を成膜することを特徴とする請求項３に記載の強誘電体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体素子及びその製造方法に関する。
【背景技術】
【０００２】
対向する一対の電極膜間に強誘電体膜が挟まれた構造を有する強誘電体素子は、強誘電体キャパシタや圧電素子などとして様々な装置に用いられる。例えばＦｅＲＡＭ（強誘電体メモリ装置）には、強誘電体キャパシタが記憶素子として用いられている。
【０００３】
この強誘電体キャパシタは、電極間に電圧を印加すると強誘電体膜の分極方向が印加電界方向に合わせて変化する。そして、一旦強誘電体膜の分極方向が変化すると印加電界を取り除いても強誘電体膜の分極が残留する。このとき強誘電体キャパシタに蓄えられる残留分極量を向上させることは、強誘電体キャパシタを含む強誘電体素子の小型化と、それを用いたＦｅＲＡＭの高記記憶容量化に有意義である。このため、強誘電体キャパシタに用いられる強誘電体膜としては、単位面積当たりの残留分極量（Ｃ／ｃｍ2）の大きなものとして、例えば、ＳＢＴ（タンタル酸ストロンチウムビスマス；SrBi2Ta2O9）や、残留分極量が１０〜３０（μＣ／ｃｍ2）程度のＰＺＴ（チタン酸ジルコン酸鉛：PbZrXTi1-XO3、０＜ｘ１）などのペロブスカイト構造を有する材料が用いられている。
【０００４】
ところが、これらの材料からなる強誘電体膜は残留分極量が結晶配向性によって大きく変わってしまう。この理由を、ＰＺＴを例に説明する。ＰＺＴは、図１に示す構造を有する。図中、Ａサイトの部分にＰｂ（鉛）原子が配位し、Ｂサイトの部分にＴｉ（チタン）原子又はＺｒ（ジルコニウム）原子が配位し、Ｏサイトの部分にＯ（酸素）原子が配位する。ＰＺＴは、ｃ軸（００１）方向の分極軸を有し、（００１）方向の電界の印加によりＢサイトの原子が図の中央部の矢印に示すように、（００１）方向に変位することで分極反転を起こす。このため、（００１）方向に電界を印加したとき最も大きな残留分極量が得られる。一方、ＰＺＴは（００１）方向以外には分極反転しないため、（００１）方向成分以外の電界は分極反転に寄与しない。このため、ＰＺＴの分極軸の方向が電界の印加方向とずれている場合には、単位面積当たりの残留分極量が低下してしまう。
【０００５】
このように、強誘電体膜の分極軸方向と強誘電体キャパシタの電界発生方向とを一致させることが、残留分極量を最大に引き出す上で重要である。
【０００６】
上述のような観点から、強誘電体膜の分極軸方向を電界印加方向に揃えるために、電極膜及び強誘電体膜を基板面に対して横たわる方向に積層した強誘電体キャパシタが知られている（特許文献１）。この強誘電体キャパシタは次のプロセスで作製される。まず、下地膜の上にＺｒＯ（ジルコニア）膜を（００１）面が露出するようにエピタキシャル成長法で形成し、この上にＰｔ（プラチナ）膜を形成する。続いて、Ｐｔ膜を矩形状にエッチング加工して、上部電極と下部電極をなす一対のＰｔ電極を形成する。このとき、Ｐｔ電極間を結ぶ直線がＺｒＯ膜の（１１０）方向と一致するように加工する。その後、強誘電体膜としてＰＺＴ膜を形成すると、ＰＺＴ膜は下地のＺｒＯ膜の結晶配向の影響により、Ｐｔ電極間を結ぶ直線方向と分極軸（００１）方向とが揃うように形成される。このため、電界が印加される方向と分極軸が一致して大きな残留分極量が期待される。
【０００７】
この強誘電体キャパシタの場合には、Ｐｔ膜パターンの側面が強誘電体膜（ＰＺＴ膜）に電界を与える面となるので、側面形状が基板面に対して垂直に形成される必要がある。しかしながら、加工性の悪いＰｔ膜を矩形性の良い形状に形成するのは困難である。また、Ｐｔ電極側面上に堆積したＰＺＴ膜の結晶配向方向はＺｒＯ膜上に堆積するものと同じ方向に向くか予測できない。さらに、垂直に立つＰｔ電極間にカバレッジ良くＰＺＴ膜を形成できるかという問題もある。
【０００８】
また、別の強誘電体キャパシタとして、電極膜及び強誘電体膜を基板面に対して垂直な方向に積層したものであって、強誘電体膜として、基板面に垂直な方向に（００１）配向したＰＺＴ膜を形成するものが知られている（特許文献２）。
【０００９】
この強誘電体キャパシタは次のプロセスで作製される。まず、Ｐｔ膜をＤＣスパッタ法で形成する。このとき、基板にマイナス５００Ｖのバイアス電圧を印加しながら成膜するか、又は、成膜ガスにＯ2を微量に混入させることで基板面に垂直な方向に（００１）配向したＰｔ膜を下部電極膜として形成する。続いて、基板温度を２００℃として、Ｐｂ（ＺｒXＴｉ(1-X)）Ｏ3において、Ｚｒ組成比Ｘを０．１〜０．２又は０．８〜０．９として、ＰＺＴ膜を強誘電体膜として成膜する。その後、結晶化アニールを施すことで基板面に垂直な方向に（００１）配向したＰＺＴ膜を下部電極（Ｐｔ膜）の上に形成できることが示されている。
【００１０】
しかし、この強誘電体キャパシタでは、ＰＺＴ膜の組成や成膜条件（基板温度）等の制約により、残留分極特性の低下や、結晶欠陥の多発といった問題が生ずるおそれがある。
【００１１】
その他、強誘電体キャパシタを含む強誘電体素子を記憶素子に応用した半導体装置及びその製造方法を示す文献として特許文献３〜５がある。
【特許文献１】特開２００５−２７７１５６号公報
【特許文献２】特開平６−２１３３８号公報
【特許文献３】特開２００１−１２６９５５号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００４−１５３０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
強誘電体キャパシタを含む強誘電体素子において、強誘電体膜の配向方向を制御して従来よりも残留分極特性を向上させることを目的とする。
【課題を解決するための手段】
【００１３】
上記目的は、基板上に形成されたテーパ状の絶縁膜と、前記テーパ状の絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記下部電極上に形成された上部電極と、を備えることを特徴とする強誘電体素子により達成される。
【００１４】
上述の強誘電体素子において、絶縁膜はテーパ状に形成されている。すなわち、絶縁膜の上面が基板に対して傾いた傾斜面となるように形成されている。この傾斜面の上に形成された下部電極の配向方向は、基板上面と平行な上面の絶縁膜上に形成されたときの配向方向から、傾斜面の傾斜角φ分だけ倒れるように傾く。強誘電体膜は下部電極の配向方向と同じ方向に配向するため、強誘電体膜の分極軸が下部電極と上部電極とを結ぶ直線の方向（電界が印加される方向）に近づく。これにより、強誘電体膜の分極軸がより電界方向に揃うため、強誘電体膜の単位面積当たりの残留分極量が増加し、強誘電体素子の残留分極特性が向上する。
【００１５】
また、上述の強誘電体素子は、下から順に下部電極、強誘電体膜、そして上部電極と積み上げてゆく従来のプレーナ構造と同様にして形成すること可能であるため比較的容易に製造することができる。
【００１６】
また、強誘電体膜は、組成や成膜などに特別な条件を用いることなく配向方向を制御することができる。このため、強誘電体膜を残留分極量の低下や結晶欠陥の発生が抑えられる条件で成長させつつ、配向方向の制御も行うことがで、優れた性能を有する強誘電体素子を得ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態の説明に先立って、実施形態の基礎的事項について説明する。
【００１８】
（実施形態の基礎的事項）
図２は、実施形態の基礎的事項を説明する模式図であり、図２（ａ）は、上面の傾斜角φ＝０°の下地絶縁膜上にＰｔ膜及びＰＺＴ膜を形成したときのそれぞれの膜の配向方向を示す模式図であり、図２（ｂ）は、上面の傾斜角φ＞０°の下地絶縁膜上にＰｔ膜及びＰＺＴ膜を形成したときのそれぞれの膜の配向方向を示す模式図である。
【００１９】
図２（ａ）に示すように、基板（図示せず）に対する傾斜角φ＝０°の下地絶縁膜１の上に下部電極としてＰｔ膜２を形成すると、面心立方構造のＰｔ膜２は、最密面である（１１１）面が露出するように自己配向する。すなわち、Ｐｔ膜２の（１１１）方向が絶縁膜１の表面と直交する方向に配向する。そして、このＰｔ膜２の上にＰＺＴ膜を強誘電体膜として成膜すると、ＰＺＴ膜はＰｔ膜の配向方向と同じ方向に成長し、ＰＺＴ膜の（１１１）方向が基板に垂直となるように配向する。このＰＺＴ膜の上に基板表面と平行に上部電極（図示せず）を成膜すると強誘電体キャパシタが形成される。このように基板表面に垂直な方向に積層された強誘電体キャパシタの場合、ＰＺＴ膜には矢印Ｅに示すように基板に垂直な方向の電界が印加される。このとき、ＰＺＴ膜の分極軸方向（００１）方向と印加電界方向とは、約５５°ずれる。ここで、５５°とはＰＺＴを近似的に立方晶と仮定したときに、ＰＺＴの（００１）方向と（１１１）方向との角を幾何学的に求めた値に基づく。
【００２０】
一方、図２（ｂ）に示すように、基板（図示せず）の表面からφ°傾斜した上面を有する絶縁膜１の上に下部電極としてＰｔ膜２を成膜すると、Ｐｔ膜２は絶縁膜１の上面に垂直な方向が（１１１）方向となるように配向する。このとき、Ｐｔ膜２の（００１）方向が基板の表面に直交する方向にさらに近づく。このＰｔ膜２の上面を基板の表面と平行となるように平坦化し、その上にＰＺＴ膜を形成すると、ＰＺＴ膜はＰｔ膜２と同じ方向に配向して成長する。このため、ＰＺＴ膜の分極軸（００１）方向も、基板表面に直交する方向にさらに近づくように配向する。そして、ＰＺＴ膜の上に基板表面と平行な上部電極（図示せず）を成膜すると基板表面に垂直な方向に積層された強誘電体キャパシタが形成できる。この強誘電体キャパシタでは、ＰＺＴ膜には矢印Ｅに示すように基板に垂直な方向の電界が印加される。そして、図２（ｂ）に示すように、ＰＺＴ膜の分極軸方向（（００１）方向）が電界の印加方向により近い角度で配向するため、図２（ａ）に示す傾斜角φが０の場合よりも、ＰＺＴ膜の単位面積当たりの残留分極量が増大する。
【００２１】
図３は、図２に示す構造の強誘電体キャパシタにおいて、絶縁膜上面の傾斜角φ＝０°の場合並びに傾斜角φ＞０°の場合における、ＰＺＴ膜の配向方向及び残留分極量Ｑｓｗの様子を示す模式図である。
【００２２】
図３（ａ）に示すように、絶縁膜１の上面の傾斜角φが０°の場合、すなわち傾斜がない場合には、ＰＺＴ膜の（１１１）方向が電界印加方向（矢印Ｅ）に配向し、分極軸（００１）方向は、（１１１）方向から約５５°傾いて倒れている。このときＰＺＴ膜の（００１）方向の単位面積当たりの残留分極量をＱｓｗ（００１）とすると、ＰＺＴ膜の（１１１）方向の単位面積当たりのＱｓｗ（１１１）はＱｓｗ（１１１）＝Ｑｓｗ（００１）×ｃｏｓ（５５°）となる。
【００２３】
一方、図３（ｂ）に示すように、絶縁膜１の上面の傾斜角φ（５５°≧φ＞０°）だけ傾いている場合には、ＰＺＴ膜の分極軸方向（（００１）方向）が電界印加方向（矢印Ｅ）方向に立ち上がる。このとき、印加電界方向（矢印Ｅ）方向のＱｓｗ（φ）は、Ｑｓｗ（１１１）を基準としてＱｓｗ（φ）＝Ｑｓｗ（１１１）×ｓｉｎ（３５°＋φ）÷ｃｏｓ（５５°）として求まる。
【００２４】
図４は、絶縁膜上面の傾斜角φと上述の計算式で求めたＰＺＴ膜の残留分極量Ｑｓｗとの関係を示すグラフである。なお、図４において、Ｑｓｗの値は相対値であり絶縁膜上面の傾斜角φが０°のときの単位面積当たりの残留分極量Ｑｓｗ（１１１）を１としている。
【００２５】
図４に示すように、絶縁膜上面の傾斜角φを増大させることにより、ＰＺＴ膜の残留分極量が増大し、絶縁膜２の上面の傾斜角φが５５°のときに最も大きな値を示す。また、例えば傾斜角φを２５°とするだけでも、平坦な絶縁膜２の上面の傾斜角φが０°のときに比べて単位面積当たりの残留分極特性を５０％程度改善できることが分かる。
【００２６】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００２７】
（第１実施形態）
図５及び図６は本発明の第１実施形態に係る強誘電体素子の製造方法を工程順に示す断面図である。図７は、本発明の第１実施形態に係る強誘電体素子の製造方法において、絶縁膜にテーパ部（傾斜面）を有する下地絶縁膜を形成するのに使用するＨＤＰＣＶＤ装置を示す模式図である。図８は、図７に示すＨＤＰＣＶＤ装置で作製された絶縁膜を電子顕微鏡で観察した結果を示す図である。なお、図５及び図６において紙面左右方向がＸ方向に対応し、紙面に直交する方向がＹ方向に対応し、紙面の上下方向がＺ方向に対応する。また、ＸＹ平面が基板の表面と平行な面に対応する。
【００２８】
まず、図５（ａ）に示すように、例えば、半導体（シリコン等）等からなる基板１０の上方に上面が平坦化された第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば酸化シリコン膜をＣＶＤ法等で成膜することで形成できる。この第１の絶縁膜１１の上面はＣＭＰ法等で平坦化できる。続いて、第１の絶縁膜１１の上面に、フォトレジスト法及びエッチングにより、Ｙ方向に伸びる凸部１１ａ及び溝１１ｂからなる矩形状の凹凸を、一定のピッチで短冊状に形成する。凸部１１ａの高さ及び溝１１ｂの幅はそれぞれ１μｍ程度とすることができる。
【００２９】
次に、図５（ｂ）に示すように、凸部１１ａ及び溝１１ｂの形成された基板１０の上方にＨＤＰＣＶＤ（High Density Plasma CVD）法により下地絶縁膜１２を形成する。
【００３０】
下地絶縁膜１２の形成は、例えば図７に示すＨＤＰＣＶＤチャンバ１００を用いて行うことができる。このＨＤＰＣＶＤチャンバ１００は、アルミニウムよりなる容器１００に、成膜ガスを導入するためのガス供給口１０１ａが設けられている。また、チャンバ１００の下部には、基板１０を載置するためのステージ１０２が設けられ、静電力により基板１を吸着する静電チャック１０３がそのステージ１０２上に配される。なお、そのステージ１０２は上下に可動となっており、成膜に最も適した高さに基板１０を保持することができる。そして、チャンバ１００内の反応ガスを排気するための排気口１０１ｂがチャンバ１００の下部に設けられる。
【００３１】
チャンバ１００の上部にはアルミナよりなるＲＦ（Radio Frequency）窓１０４が設けられ、コイル１０５、１０５ｂがそのＲＦ窓１０４の上側および側面に配される。そのコイル１０５、１０５ｂには、プラズマ化用高周波電力（例えば１３．６５ＭＨｚ）を供給するための第１高周波電源１０６および第２高周波電源１０６ｂが接続されている。そして、上述の静電チャック１０３には、バイアス用高周波電力を供給するために、第１高周波電源１０６よりも低周波の電力（例えば４ＭＨｚ）を供給する第３高周波電源１０７が接続される。
【００３２】
このようなＨＤＰＣＶＤチャンバ１００で、ガス供給口１０１ａおよび１０１ｃから、ＳｉＨ4（シラン）ガス、Ｏ2（酸素）ガス及びＡｒ（アルゴン）ガスの混合ガスを導入しつつ、第１高周波電源１０６ａ及び第２高周波電源１０６ｂとともに第３高周波電源１０７をオンにすることで、成膜雰囲気にバイアス用高周波電力を印加しながら成膜を行う。これにより、第１の絶縁膜１１の上に下地絶縁膜１２の成膜が堆積とエッチングとが同時に進行しながら進み、凸部１１ａの上方で突出したテーパ部１２ａを有する下地絶縁膜１２が形成される。
【００３３】
なお、テーパ部１２ａの傾斜面の角度（傾斜角）φは、ガス流量、高周波電源１０６ａ、１０６ｂ、１０７の供給電力の何れか又は両方を調整して、酸化シリコン膜のエッチングと堆積の比率を変えることで制御することができる。エッチングの比率を増大させることによりテーパ部１２ａの傾斜角φを急峻にすることができる。また堆積の比率を増大させることによりテーパ部１２ａの傾斜角φを緩かにすることができる。
【００３４】
テーパ部１２ａの傾斜角φは５５°以下とすることが好ましい。また、テーパ部１２の傾斜角φが大きすぎる場合には、後述する下側第１導電膜１４ａを均一に形成できないおそれがある。
【００３５】
以上のようにして形成された酸化シリコン膜（下地絶縁膜１２）に対して、不活性ガス雰囲気中で６００℃以上の温度で熱処理を行い、酸化シリコン膜中の水分を除去する。この熱処理は例えば、シリコン基板１０をＮ2窒素雰囲気中、６５０℃で３０分間加熱して行うことができる。
【００３６】
以上のような手法により例えば図８に示すような断面構造を有する試料が得られる。ここに、図８に示す試料は、第１絶縁膜の上に幅１．５μｍ、深さ１．２μｍの溝を形成した後、第１高周波電源１０６ａの出力を３１００Ｗ、第２高周波電源１０６ｂの出力を１３００Ｗ、第３高周波電源１０７の出力を３２５０Ｗ、ＳｉＨ4（シラン）ガスを６７ｓｃｃｍ、Ｏ2（酸素）ガスを２７０ｓｃｃｍ、及びＡｒ（アルゴン）ガスを１３６ｓｃｃｍでチャンバに導入して下地絶縁膜１２を成膜した。
【００３７】
図５に戻り以後の製造工程について説明する。
【００３８】
テーパ部１２ａを有する下地絶縁膜１２を形成した後、図５（ｃ）に示すように、密着層１３として、例えばスパッタ法により、アルミナ（Ａｌ2Ｏ3）膜を膜厚２０ｎｍ程度に成膜する。このアルミナ膜はアモルファス状態であり、テーパ部１２ａの表面の微細な凹凸を埋め込んで、上面になめらかな表面を形成する。このため、密着層１３の上に形成されるＰｔ膜（後述する）の結晶性を高めることができる。
【００３９】
次に、密着層１３の上に下側第１導電膜１４ａを膜厚５００ｎｍ程度に形成する。下側第１導電膜１４ａの形成は、例えばＤＣスパッタ法により行うことができる。このとき、Ｐｔ膜は、テーパ部１２ａの上面に垂直な矢印方向が（１１１）方向となるように配向する。
【００４０】
次に、図５（ｄ）に示すように、下側第１導電膜１４ａの上面を、研磨して平坦化する。この平坦化は、例えばＥＫＣテクノロジー社製のＣＭＰ３５１０（酸化剤）、ＣＭＰ３５５０（タングステン用スラリー）及びＣＭＰ９００３（スラリー）を混合したスラリーを用いたＣＭＰ法で行うことができる。この平坦化により、下側第１導電膜１４ａの上面に、（１１１）方向からテーパ部１２ａの傾斜角φだけ傾いた配向方向の表面が露出する。
【００４１】
なお、下側第１導電膜１４ａの上面には、上述のＣＭＰ研磨によりスクラッチなどが入り微細な凹凸を生じるおそれがある。このような凹凸を有するＰｔ膜上に後述するＰＺＴ膜１５を成膜すると、ＰＺＴ膜１５の結晶配向性が低下してしまう。そこで、図６（ａ）に示すように、下側第１導電膜１４ａの上に上側第１導電膜１４ｂとして、Ｐｔ膜を膜厚５０ｎｍ程度に形成することが好ましい。
【００４２】
上側第１導電膜１４ｂは下側第１導電膜１４ａの結晶配向性を引き継いで成膜されるため、下側第１導電膜１４ａと同じ配向性を保ちつつ、きれいな表面を有する上側第１導電膜１４ｂを形成することができる。以上のようにして下側第１導電膜１４ａ及び上側第１導電膜１４ｂとよりなる第１導電膜（下部電極）１４が完成する。
【００４３】
なお、上述の例では、下側第１導電膜１４ａ及び上側第１導電膜１４ｂの材料としてはプラチナ（Ｐｔ）を用いる例で説明したが、Ｐｔ以外にも、イリジウム（Ｉｒ）等を用いることができる。また、Ｉｒ膜以外にも下地絶縁膜１２の表面に垂直な方向に（１１１）方向が揃うように自己配向する導電材料であれば本実施形態の第１導電膜１４ａ、１４ｂに用いることができる。
【００４４】
次に、図６（ｂ）に示すように、第１導電膜１４の上に、強誘電体膜１５として例えば厚さ１５０ｎｍ程度のチタン酸ジルコン酸鉛（ＰＺＴ；Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、０＜ｘ＜１）膜をＲＦスパッタ法により形成する。なお、本願発明者が種々の実験・検討を行った結果によれば、ＰＺＴ膜の成膜時の基板温度を７０℃以下として行うと好適である。ＰＺＴ膜の成膜時の基板温度を７０℃を超える温度とすると、微小な結晶欠陥が多発してしまい、約１μｍ2サイズの強誘電体素子（強誘電体キャパシタ）を形成したときに１キャパシタ単位のリテンション不良が増加してしまう傾向が見られた。
【００４５】
また、形成するＰＺＴ膜の組成としては、Ｚｒ：Ｔｉの比率が０．４：０．６となる組成を用いると好適である。本願発明者が実験を行った結果、この比率よりもＺｒの比率を増大させると残留分極量が減少してしまった。また、Ｚｒの比率を０．４よりも減少させると残留分極量が上昇するがリーク電流が増大してしまう傾向がみられた。
【００４６】
続いて、強誘電体膜１５を構成するＰＺＴ膜の結晶化アニール処理として急速加熱処理装置を用いて、酸素雰囲気中で温度５６０℃程度、９０秒程度の条件で急速熱処理（ＲＴＡ；Rapid Thermal Annealing）を行う。この結晶化アニール処理によりＰＺＴ膜が第１導電膜１４の配向方向に揃うようにして結晶化し、図６（ｂ）の矢印に示すように、ＰＺＴ膜の分極軸（００１）方向が基板表面から、傾斜角φだけ立ち上がるように配向する。
【００４７】
次に、図６（ｃ）に示すように、強誘電体膜１５の上に第２導電膜（上部電極）１６として、酸化イリジウム（ＩｒＯx）膜を反応性スパッタ法により例えば２５０ｎｍの厚さに形成する。
【００４８】
その後、所定の形状に第２導電膜１６、強誘電体膜１５、及び第１導電膜１４をパターニングして第１実施形態に係る強誘電体素子が完成する。
【００４９】
上述のように、本実施形態の強誘電体素子は、強誘電体膜１５であるＰＺＴ膜の分極軸が電界印加方向により近い方向に配向する。これにより、従来よりも、ＰＺＴ膜の単位面積当たりの残留分極量が従来よりも向上する。そして、強誘電体素子を小型化しても電荷の蓄積量を維持することができる。また、本実施形態の強誘電体素子は、上側絶縁膜１２の傾斜面を複数のテーパ部１２ａで形成しているため、大面積の強誘電体キャパシタを形成する場合であっても、傾斜面を埋め込むのに必要な下側第１導電膜１４ａが薄くてすみ、Ｐｔの使用量を抑制できる。
【００５０】
（第２実施形態）
以下、図９〜図１２を参照しつつ、本発明の第２実施形態について説明する。ここに、図９〜図１２は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【００５１】
まず、図９（ａ）に示す断面構造を形成するまでの工程を説明する。
【００５２】
図９（ａ）において、ｐ型シリコン（半導体）基板２１の表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２２を形成する。なお、素子分離絶縁膜２２として、ＳＴＩ（Shallow Trench Isolation）構造としてもよい。
【００５３】
素子分離絶縁膜２２を形成した後に、シリコン基板２１のメモリセル形成領域Ａと周辺回路部Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物とｎ型不純物を選択して導入することにより、メモリセル形成領域Ａの活性領域にｐウェル２３ａを形成し、周辺回路領域Ｂの活性領域にｎウェル２３ｂを形成する。
【００５４】
なお、図９〜図１２において、ｐウェル２３ａの一部は省略して描かれている。また、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（図示せず）も形成される。
【００５５】
その後、シリコン基板２１の表面を熱酸化して、ｐウェル２３ａとｎウェル２３ｂの各表面上でゲート絶縁膜２５として使用されるシリコン酸化膜を形成する。
【００５６】
次に、素子分離絶縁膜２２及びゲート絶縁膜２５の上に多結晶または非晶質のシリコン膜とタングステンシリサイド膜とを順に形成する。そして、シリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ｐウェル２３ａの上にゲート電極２６ａ、２６ｂを形成し、ｎウェル２３ｂの上にゲート電極２６ｃを形成する。なお、ｐウェル２３ａ上の一方のゲート電極２６ｂは一部が省略して描かれている。
【００５７】
メモリセル領域Ａでは、ｐウェル２３ａ上には２つのゲート電極２６ａ、２６ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極２６ａ、２６ｂは素子分離膜２２の上に延在してワード線となる。
【００５８】
次に、メモリセル領域Ａの一つのｐウェル２３ａのうち、ゲート電極２６ａ、２６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ１、Ｔ２のソース／ドレインとなる第１、第２のｎ型不純物拡散領域２８ａ、２８ｂ及び第３のｎ型不純物拡散領域（図示せず）を形成する。ｐウェル２３ａの中央に位置する第２のｎ型不純物拡散領域２８ｂは後述するビット線に電気的に接続され、また、ｐウェル２３ａの両側に位置する第１のｎ型不純物拡散領域２８ａと第３のｎ型不純物拡散領域は後述する強誘電体キャパシタに電気的に接続される。
【００５９】
続いて、周辺回路領域Ｂのｎウェル２３ｂのうち、ゲート電極２６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタＴ３のソース／ドレインとなる第１、第２のｐ型不純物拡散領域２９ａ、２９ｂを形成する。
【００６０】
その後に、シリコン基板２１、素子分離膜２２及びゲート電極２６ａ、２６ｂ、２６ｃの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極２６ａ〜２６ｃの両側部分に側壁絶縁膜３０として残す。その絶縁膜として、たとえば、ＣＶＤ法により形成される酸化シリコン（ＳｉＯ）膜を使用する。
【００６１】
さらに、ｐウェル２３ａ上のゲート電極２６ａ、２６ｂ及び側壁絶縁膜３０をマスクにして、第１、第２のｎ型不純物拡散領域２８ａ、２８ｂ及び第３のｎ型不純物拡散領域にｎ型不純物をイオン注入することによりｎ型不純物拡散領域をＬＤＤ構造にする。また、ｎウェル２３ｂ上のゲート電極２６ｃ及び側壁絶縁膜３０をマスクにしてｐ型不純物拡散領域２９ａ、２９ｂにｐ型不純物をイオン注入することによりｐ型不純物拡散領域２９ａ、２９ｂをＬＤＤ構造にする。
【００６２】
なお、上記したｎ型不純物とｐ型不純物との打ち分けは、図示しないレジストパターンを使用して行われる。
【００６３】
これにより、第１及び第２のｎ型不純物拡散領域２８ａ、２８ｂとゲート電極２６ａとを有する第１のｎＭＯＳトランジスタＴ１の形成と、第２のｎ型不純物拡散領域２８ｂと第３のｎ型不純物拡散領域とゲート電極２６ｂとを有する第２のｎＭＯＳトランジスタＴ２の形成とが終了し、さらに、第１及び第２のｐ型不純物拡散領域２９ａ、２９ｂとゲート電極２６ｃとを有するｐＭＯＳトランジスタＴ３の形成が完了する。なお、メモリセル形成領域Ａに形成された第１及び第２のｎＭＯＳトランジスタＴ１、Ｔ２は、後述する強誘電体キャパシタの上部電極に接続され、これに電圧を印加するスイッチング素子となる。
【００６４】
この後に、ｎＭＯＳトランジスタＴ１、Ｔ２及びｐＭＯＳトランジスタＴ３を覆うカバー膜３１をシリコン基板２１の上にプラズマＣＶＤ法により形成する。カバー膜３１として例えば酸窒化シリコン（ＳｉＯＮ）膜を形成する。
【００６５】
次にＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ）膜を例えば１．０μｍ程度の厚さに成膜し、この酸化シリコン膜を第１の層間絶縁膜３２として使用する。
【００６６】
続いて、第１の層間絶縁膜３２の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜３２を６５０度の温度で３０分間熱処理する。その後に、第１の層間絶縁膜３２の上面を化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により研磨して平坦化する。このようにして図９（ａ）に示す構造が完成する。
【００６７】
次に、図９（ｂ）に示すように、第１の層間絶縁膜３２の上面に、フォトレジスト法及びエッチングにより、Ｙ方向に伸びる矩形状の凸部３２ａ及び溝３２ｂを短冊状に形成する。溝３２ｂの幅および深さは、例えば１μｍ程度とすることができる。
【００６８】
次に、図９（ｃ）に示すように、第１の層間絶縁膜３２の上に、下地絶縁膜３３として酸化シリコン膜をＨＤＰＣＶＤ法により成膜する。なお、下地絶縁膜３３の形成は第１の実施形態と同様のＨＤＰＣＶＤ装置を使用して同様の条件で行うことができる。これにより、テーパ部３３ａを有する下地絶縁膜３３が形成できる。その後、下地絶縁膜３３に含まれる水分を除去するために、例えば、シリコン基板２１をＮ2雰囲気中、６５０℃で３０分間熱処理する。
【００６９】
次に、図１０（ａ）に示すように、下地絶縁膜３３の上に密着層３４としてアルミナ膜をスパッタ法等で膜厚２０ｎｍ程度に形成する。つづいて、密着層３４の上に下側第１導電膜３５ａとしてプラチナ（Ｐｔ）膜を膜厚５００ｎｍ程度に形成する。このとき、Ｐｔ膜は、図１０（ａ）の矢印に示すように、下地絶縁膜３３の表面に垂直な方向が（１１１）方向となるように配向する。
【００７０】
次に、図１０（ｂ）に示すように、下側第１導電膜３５ａの表面をＣＭＰ法により研磨して平坦化する。なお、ＣＭＰ法による研磨は第１実施形態のときと同様の条件で行うことができる。これにより、下側第１導電膜３５ａの上面に、下地絶縁膜３３のテーパ部３３ａの傾斜角φだけ（１１１）方向から傾いた配向方向の面が露出する。
【００７１】
次に、図１０（ｃ）に示すように、下側第１導電膜３５ａの上に上側第１導電膜３５ｂとしてＰｔ膜を厚さ５０ｎｍ程度に形成する。上側第１導電膜３５ｂはスパッタ法等で形成することができる。これにより、下側第１導電膜３５ａと上側第１導電膜３５ｂとよりなる第１導電膜３５が形成される。
【００７２】
続いて、図１０（ｃ）に示すように上側第１導電膜３５ｂの上に強誘電体膜３７としてＰＺＴ膜をＲＦスパッタ法で形成し、結晶化アニールを行う。なお、ＰＺＴ膜の組成、成膜条件および結晶化アニールの条件は第１実施形態のときと同様とすることができる。これにより、上下の第１導電膜３５ａ、３５ｂの配向方向と同じ方向に配向したＰＺＴ膜が形成される。このときＰＺＴ膜の分極軸の方向（（００１）方向）はＰＺＴ膜の（１１１）方向、すなわち第１導電膜３５ａ、３５ｂのＰｔ膜の（１１１）方向、から約５５°傾いている。このため、ＰＺＴ膜は、分極軸の方向（矢印）が上下方向（Ｚ方向）に近づくように配向する。
【００７３】
次に、図１１（ａ）に示すように、強誘電体膜３７の上に第２導電膜３８として、酸化イリジウム（ＩｒＯx）膜を反応性スパッタ法により例えば２００ｎｍの厚さに形成する。
【００７４】
次に、図１１（ｂ）に示すように、第２導電膜３８をパターニングすることによりメモリセル領域Ａの素子分離絶縁膜２２の上方に複数のキャパシタ上部電極３８ａを間隔をおいて形成する。続いて、強誘電体膜３７をパターニングすることによりキャパシタ上部電極３８ａの下にキャパシタ強誘電体膜３７ａを形成する。キャパシタ強誘電体膜３７ａは、キャパシタ上部電極３８ａの直下だけでなくその周辺にも残される。
【００７５】
その後、図１１（ｃ）に示すように、キャパシタ上部電極３８ａ、キャパシタ強誘電体膜３７ａ、上側第１導電膜３５ｂ、及び下側第１導電膜３５ａの上にキャパシタ保護絶縁膜３９としてアルミナ膜をスパッタにより約２０〜５０ｎｍ程度の厚さに形成する。なお、キャパシタ保護絶縁膜３９としては、アルミナ膜の他、ＰＺＴ膜、窒化シリコン膜、または窒化酸化シリコン膜などを用いてもよい。
【００７６】
続いて、レジストマスク（図示せず）を用いてキャパシタ保護絶縁膜３９、上側第１導電膜３５ｂ、下側第１導電膜３５ａ及び密着層３４をパターニングすることにより、複数のキャパシタ上部電極３８ａの下であってワード線（ゲート電極）の長手方向に伸びるストライプ形状にする。これにより、下側第１導電膜３５ａ及び上側第１導電膜３５ｃよりなるキャパシタ下部電極３５ｄが形成される。なお、密着層３４もキャパシタ下部電極３５ｄの一部と考えてもよい。
【００７７】
一つのキャパシタ上部電極３８ａと、その下のキャパシタ強誘電体膜３７ａ及びキャパシタ下部電極３５ｄと、により一つの強誘電体キャパシタＱが形成される。
【００７８】
次に、図１２（ａ）に示す構造を形成するまでの工程を説明する。
【００７９】
まず、キャパシタ保護絶縁膜３９、第１層間絶縁膜３２及び強誘電体キャパシタＱの上に、第２層間絶縁膜４０として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳを用いてＣＶＤ法により形成される。続いて、第２層間絶縁膜４０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜４０の膜厚は、メモリセル領域Ａの強誘電体キャパシタＱの上で約３００ｎｍ程度とする。
【００８０】
続いて、第２層間絶縁膜４０、第１層間絶縁膜３２及びカバー膜３１をパターニングすることにより、第１、第２のｎ型不純物拡散領域２８ａ、２８ｂの上にそれぞれ第１、第２のコンタクトホール４１ａ、４１ｂを形成すると同時に、第１、第２のｐ型不純物拡散領域２９ａ、２９ｂの上にそれぞれ第３、第４のコンタクトホール４１ｃ、４１ｄを形成する。さらに、第２層間絶縁膜４０及びキャパシタ保護絶縁膜３９をパターニングすることにより、キャパシタ下部電極３６ｂのうち、キャパシタ上部電極３８ａ及びキャパシタ強誘電体膜３７ａからはみ出した領域の上に第５のコンタクトホール４１ｅを形成する。
【００８１】
第１のコンタクトホール４１ａは、メモリセル領域Ａにおけるｐウェル２３ａの両側寄りに形成されるｎ型不純物拡散領域２８ａの上に形成される。また、第２のコンタクトホール４１ｂは、ｐウェル２３ａの中央の２つのゲート２６ａ及び２６ｂに挟まれる第２のｎ型不純物拡散領域２８ｂの上に形成される。
【００８２】
続いて、第１〜第５のコンタクトホール４１ａ〜４１ｅ内と第２層間絶縁膜４０の上に、膜厚２０ｎｍのチタン（Ｔｉ）膜と膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜をスパッタにより順に形成し、さらにＴｉＮ膜の上にタングステン（Ｗ）膜をＣＶＤ法により形成する。Ｗ膜は第１〜第５のコンタクトホール４１ａ〜４１ｅ内を完全に埋め込む厚さに形成される。
【００８３】
さらに、Ｔｉ膜、ＴｉＮ膜及びＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜４０の上面から除去する。これにより、第１〜第５のコンタクトホール４１ａ〜４１ｅ内に残されたＴｉ膜、ＴｉＮ膜、及びＷ膜をそれぞれ第１〜第５の導電性プラグ４２ａ〜４２ｅとして使用する。
【００８４】
次に、図１２（ｂ）に示す構造を形成するまでの工程を説明する。
【００８５】
まず、第１〜第５の導電性プラグ４２ａ〜４２ｅと第２層間絶縁膜４０の上に窒化シリコンよりなる酸化防止膜（図示せず）を形成する。
【００８６】
次に、酸化防止膜と第２層間絶縁膜４０をパターニングすることにより、キャパシタ上部電極３８ａの上に第６のコンタクトホール４１ｆを形成する。
【００８７】
続いて、酸素雰囲気中で約５００〜６００℃、６０分間のアニールによってキャパシタ誘電体膜３７ａを構成する強誘電体膜３７の結晶性を回復させる。この場合、第１〜第５の導電性プラグ４２ａ〜４２ｅは、酸化防止膜によっておおわれているためタングステンの酸化は防止される。その後、酸化防止膜はエッチバックにより除去される。
【００８８】
その後に、第２層間絶縁膜４０上と、第１〜第５の導電性プラグ４２ａ〜４２ｅの上と、第６のコンタクトホール４１ｆ内とに、金属膜を形成する。金属膜としては、第２層間絶縁膜４０上で例えば膜厚保１５０ｎｍ程度の窒化チタン（ＴｉＮ）膜と、膜厚５００ｎｍ程度のアルミニウム膜と、膜厚５ｎｍ程度のＴｉ膜と、膜厚１００ｎｍ程度のＴｉＮ膜を順に形成する。
【００８９】
続いて、金属膜をフォトリソグラフィ法によりパターニングすることにより、第１〜第４のアルミニウム配線４３ａ〜４３ｄと導電性パッド４３ｅを形成する。
【００９０】
メモリセル領域Ａ内の第１のアルミニウム配線４３ａは、第１導電性プラグ４２ａの上から第６コンタクトホール４１ｆ内に延びて形成され、キャパシタ上部電極３８ａと第１の導電性プラグ４２ａとを電気的に接続する。これにより、キャパシタ上部電極３８ａは、第１のアルミニウム配線４３ａと第１の導電性プラグ４２ａを介して第１のｎ型不純物拡散領域２８ａに電気的に接続される。また、メモリセル領域Ａ内の第２のアルミニウム配線４３ｂは第５のコンタクトホール４１ｅ内の第５の導電性プラグ４２ｅを通じてキャパシタ下部電極３５ｄに接続される。
【００９１】
第３、第４のアルミニウム配線４３ｃ、４３ｄは、それぞれ周辺回路領域Ｂの第３、第４の導電性プラグ４２ｃ、４２ｄを介してｐ型不純物拡散領域２９ａ、２９ｂに電気的に接続される。
【００９２】
メモリセル領域Ａ内の導電性パッド４３ｅは、第２の導電性プラグ４２ｂの上に島状に形成され、さらにその上方に形成されるビット線（図示せず）に電気的に接続される。導電性パッド４３ｅと第２の導電性プラグ４２ｂは、ビット線と第２のｎ型不純物拡散領域２９ｂを電気的に接続するために形成される。
【００９３】
第１〜第４のアルミニウム配線４３ａ〜４３ｄ及び導電性パッド４３ｅを形成した後に、さらに第３の層間絶縁膜（図示せず）を形成し、導電性プラグ（図示せず）を形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【００９４】
上述のように、強誘電体キャパシタＱは、キャパシタ強誘電体膜３７の分極軸が電界印加方向に揃うように配向している。このため、従来よりもキャパシタ強誘電体膜３７の単位面積当たりの残留分極量が向上し、強誘電体メモリ装置の記憶素子（強誘電体キャパシタ）のサイズを縮小することができる。
【００９５】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００９６】
（付記１）基板上に形成されたテーパ状の絶縁膜と、前記テーパ状の絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記下部電極上に形成された上部電極と、を備えることを特徴とする強誘電体素子。
【００９７】
（付記２）前記絶縁膜の角度は前記基板に対して５５°以下であることを特徴とする付記１に記載の強誘電体素子。
【００９８】
（付記３）基板状に複数のテーパ形状を有する絶縁膜パターンを形成し、前記複数の絶縁膜パターン上に下部電極となる第１金属膜を成膜し、前記第１金属膜を平坦化し、前記平坦化された第１金属膜の上に強誘電体膜を成膜し、前記強誘電体膜上の上部電極となる第２の金属膜を成膜することを特徴とする強誘電体素子の製造方法。
【００９９】
（付記４）前記絶縁膜パターンの角度は前記基板に対して５５°以下であることを特徴とする付記３に記載の強誘電体素子の製造方法。
【０１００】
（付記５）前記強誘電体膜の成膜に先立って、前記平坦化された第１金属膜の上に、更に、第１金属膜と同一材料の膜を成膜することを特徴とする付記３に記載の強誘電体素子の製造方法。
【０１０１】
（付記６）前記下部電極がプラチナ（Ｐｔ）又はイリジウム（Ｉｒ）であり、前記強誘電体膜がチタン酸ジルコン酸鉛（ＰＺＴ）であることを特徴とする付記１に記載の強誘電体素子。
【０１０２】
（付記７）前記強誘電体膜がチタン酸ジルコン酸鉛（ＰＺＴ）であって、ジルコニウムとチタンとの組成比が０．４：０．６であることを特徴とする付記３に記載の強誘電体素子の製造方法。
【０１０３】
（付記８）前記強誘電体膜の成膜が基板温度７０℃未満で行なわれることを特徴とする付記３に記載の強誘電体素子の製造方法。
【０１０４】
（付記９）半導体基板上に形成されたテーパ状の絶縁膜と、前記テーパ状の絶縁膜上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記下部電極上に形成された上部電極と、を備えることを特徴とする強誘電体素子と、前記下部電極及び前記上部電極の少なくとも一方に電圧を印加するスイッチング素子と、を有することを特徴とする半導体装置。
【０１０５】
（付記１０）基板上にスイッチング素子を形成し、前記スイッチング素子の上に絶縁膜を形成し、前記絶縁膜の上面に複数のテーパ形状を有する絶縁膜パターンを形成し、前記複数の絶縁膜パターン上に下部電極となる第１金属膜を成膜し、前記第１金属膜を平坦化し、前記平坦化された第１金属膜の上に強誘電体膜を成膜し、前記強誘電体膜上の上部電極となる第２の金属膜を成膜し、前記上部電極及び前記下部電極の少なくとも一方と前記スイッチング素子とを接続する配線を形成することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１０６】
【図１】図１は、チタン酸ジルコン酸鉛の結晶構造を示す模式図である。
【図２】図２は、実施形態の基礎的事項を説明する模式図であり、図２（ａ）は、上面の傾斜角φ＝０°の下地絶縁膜上にＰｔ膜及びＰＺＴ膜を形成したときのそれぞれの膜の配向方向を示す模式図であり、図２（ｂ）は、上面の傾斜角φ＞０°の下地絶縁膜上にＰｔ膜及びＰＺＴ膜を形成したときのそれぞれの膜の配向方向を示す模式図である。
【図３】図３は、図２に示す構造の強誘電体キャパシタにおいて、絶縁膜上面の傾斜角φ＝０°の場合並びに傾斜角φ＞０°の場合における、ＰＺＴ膜の配向方向及び残留分極量Ｑｓｗの様子を示す模式図である。
【図４】図４は、絶縁膜上面の傾斜角φと計算で求めたＰＺＴ膜の残留分極量Ｑｓｗ（φ）との関係を示すグラフである。
【図５】図５（ａ）〜（ｄ）は、本発明の第１実施形態に係る強誘電体素子の製造方法を工程順に示す断面図である（その１）。
【図６】図６（ａ）〜（ｃ）は、本発明の第１実施形態に係る強誘電体素子の製造方法を工程順に示す断面図である（その２）。
【図７】図７は、本発明の第１実施形態に係る強誘電体素子の製造方法において、絶縁膜にテーパ部（傾斜面）を有する下地絶縁膜を形成するのに使用するＨＤＰＣＶＤ装置を示す模式図である。
【図８】図８は、図７に示すＨＤＰＣＶＤ装置で作製された絶縁膜を電子顕微鏡で観察した結果を示す図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その１）。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その２）。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その３）。
【図１２】図１２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である（その４）。
【符号の説明】
【０１０７】
１、１２、３３…下地絶縁膜、２…下部電極、１０…基板、１１…第１の絶縁膜、１１ａ、３２ａ…凸部、１１ｂ、３２ｂ…溝、１２…下地絶縁膜、１２ａ、３３ａ…テーパ部、１３、３４…密着層、１４…第１導電膜、１４ａ、３５ａ…下側第１導電膜、１４ｂ、３５ｂ…上側第１導電膜、１５、３７…強誘電体膜、１６…第２導電膜、２１…半導体（シリコン）基板、２２…素子分離膜、２３ａ…ｐウェル、２３ｂ…ｎウェル、２５…ゲート絶縁膜、２６ａ〜２６ｃ…ゲート電極、２８ａ、２８ｂ…第１、第２のｎ型不純物拡散領域、２９ａ、２９ｂ…第１、第２のｐ型不純物拡散領域、３０…側壁絶縁膜、３１…カバー膜、３２…第１層間絶縁膜、３５ａ…下側第１導電膜、３５ｃ…上側第１導電膜、３５ｄ…キャパシタ下部電極、３７ａ…キャパシタ強誘電体膜、３８…第２導電膜、３８ａ…キャパシタ上部電極、３９…キャパシタ保護絶縁膜、４０…第２層間絶縁膜、４０ａ〜４０ｅ…コンタクトホール、４１ａ〜４１ｅ…導電性プラグ、４２ａ〜４２ｄ…アルミニウム配線、４２ｅ…導電パッド、Ｑ…強誘電体キャパシタ。
【図１】
2009267085.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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