(57)【要約】【課題】配線形成過程に起きる膜物性値変化を、再現性と簡便性とを両立して追跡できる技術を提供することである。【解決手段】基板上に膜が順に複数積層されてなる複合膜における任意の膜Ｃｋの比誘電率を求める方法であって、前記基板上に前記複合膜を設ける複合膜成膜工程と、前記基板上に前記任意の膜Ｃｋ以外の膜を一つずつ設ける単一膜成膜工程と、前記複合膜成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、前記単一膜成膜工程で得た膜Ｃｋ以外の単一膜の比誘電率ｋ（単一膜）を各々求める工程と、前記複合膜成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、前記複合膜成膜工程で得た複合膜における各々の膜の厚さｄ（単一膜）を求める工程とを具備する。【選択図】図２
2009206138.tif 000002
【特許請求の範囲】
【請求項１】
基板上に膜Ｃ１，Ｃ２が順に積層されてなる複合膜における膜Ｃ１の比誘電率を求める方法であって、
基板上に膜Ｃ１，Ｃ２を順に積層して設けるＣ１−Ｃ２成膜工程と、
基板上に膜Ｃ２を設けるＣ２成膜工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、
前記Ｃ２成膜工程で得た膜の比誘電率ｋ（Ｃ２膜）を求める工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜における膜Ｃ１の厚さｄ（Ｃ１膜）を求める工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜における膜Ｃ２の厚さｄ（Ｃ２膜）を求める工程
とを具備することを特徴とする複合膜における膜Ｃ１の比誘電率を求める方法。
【請求項２】
基板上に膜Ｃ１，Ｃ２，Ｃ３が順に積層されてなる複合膜における膜Ｃ２の比誘電率を求める方法であって、
基板上に膜Ｃ１，Ｃ２，Ｃ３を順に積層して設けるＣ１−Ｃ２−Ｃ３成膜工程と、
基板上に膜Ｃ１を設けるＣ１成膜工程と、
基板上に膜Ｃ３を設けるＣ３成膜工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、
前記Ｃ１成膜工程で得た膜の比誘電率ｋ（Ｃ１膜）を求める工程と、
前記Ｃ３成膜工程で得た膜の比誘電率ｋ（Ｃ３膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ１の厚さｄ（Ｃ１膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ２の厚さｄ（Ｃ２膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ３の厚さｄ（Ｃ３膜）を求める工程
とを具備することを特徴とする複合膜における膜Ｃ２の比誘電率を求める方法。
【請求項３】
基板上に膜が順に複数積層されてなる複合膜における任意の膜Ｃｋの比誘電率を求める方法であって、
基板上に前記複合膜を設ける複合膜成膜工程と、
基板上に前記任意の膜Ｃｋ以外の膜を一つずつ設ける単一膜成膜工程と、
前記複合膜成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、
前記単一膜成膜工程で得た膜Ｃｋ以外の単一膜の比誘電率ｋ（単一膜）を各々求める工程と、
前記複合膜成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、
前記複合膜成膜工程で得た複合膜における各々の膜の厚さｄ（単一膜）を求める工程
とを具備することを特徴とする複合膜における膜Ｃｋの比誘電率を求める方法。
【請求項４】
積層された複合膜における任意の膜Ｃｋの膜特性を求める方法であって、
前記積層された複合膜の特性値から前記膜Ｃｋ以外の部分の特性値を差し引きして除外する
ことを特徴とする膜特性を求める方法。
【請求項５】
請求項４において求めた任意の加工条件における膜Ｃｋの特性値と他の任意の加工条件における膜Ｃｋの特性値とを比較あるいは差分を行い、加工条件による特性値の変化により膜Ｃｋの加工特性を評価する
ことを特徴とする膜特性を求める方法。
【請求項６】
請求項４又は請求項５の膜特性が比誘電率である
ことを特徴とする膜特性を求める方法。
【請求項７】
請求項１〜請求項６いずれかにおいて、１０ｎｍ以下の波長の電磁波を用いた測定方法により膜の厚さを求める
ことを特徴とする膜特性を求める方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体デバイス製造の過程において、低誘電率絶縁膜が各種のプロセスダメージ、例えばエッチング、アッシング等のプラズマダメージや、ポリマー洗浄、ＣＭＰ（化学・機械研磨）の工程で受けるダメージによって変質した際の膜物性を調べる為の技術に関する。
【背景技術】
【０００２】
半導体デバイスにおける演算処理速度の高速化を実現する為には、デバイスにおける信号遅延を低減することが重要である。この信号遅延は、半導体素子おける信号遅延と配線遅延の和で表される。ところで、近年、配線ピッチの微細化が急速に進んでいる。この為、配線遅延の影響が信号遅延を上回るようになってきた。この配線遅延は、配線抵抗Ｒと配線間容量Ｃとの積、所謂、ＲＣに比例する。従って、配線遅延を低減する為、配線抵抗や配線間容量を低減する必要がある。このようなことから、配線材料として、低抵抗なＣｕが選ばれるようになった。又、配線間を埋める絶縁材として、低誘電率絶縁膜（Low-k材）の検討が行なわれている。
【０００３】
さて、誘電率を小さくする為、膜内部にポア（空孔）を導入したり、極性の大きいフッ素を導入することが考えられている。特に、ポアを導入する手法が盛んに研究され、比誘電率が２．４以下のLow-k材も実現されている。
【０００４】
しかしながら、ポア構造の膜は、その機械的強度に乏しく、かつ、プラズマ耐性にも弱い。この為、半導体デバイス製造の過程で使用される圧力や衝撃が加わると、又、高エネルギーに曝された際、ポア構造の膜は、その特性が劣化し易いことが判って来た。
【０００５】
そして、劣化したLow-k材は、その破壊された構造や、ポア構造に起因して、水分を吸収し易くなる。従って、このことからも、更なる劣化が起きる。特に、誘電率の上昇は避けられないことが判ってきた。そして、配線遅延が大きくなる。
【０００６】
そこで、Low-k材の膜物性の劣化を低減する必要がある。この為には、どの工程でLow-k材がどの程度劣化したかを知る必要がある。尚、Low-k材の劣化は、比誘電率を指標として、その上昇分から簡便に見積もることが出来る。
【０００７】
尚、「Journal of the Korean Physical Society, Vol.40, No.1, January 2002, pp.94〜98」に、単一材料の薄膜の物性（比誘電率）測定方法が開示されている。すなわち、実際にＣｕ／low-k配線を形成すること無く、簡便に比誘電率の上昇を評価する方法が提案されている。具体的には、単一材料の薄膜に、加工工程で加えられる処理から任意に一つの処理を選択し、同様の処理を施した単層膜物性の評価を行う方法である。そして、実際に配線を形成せずに評価が行えることから、開発時間やコストを縮小できる。
【非特許文献１】Journal of the Korean Physical Society, Vol. 40, No. 1, January 2002, pp.94〜98
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、Ｃｕ／Low-k配線を形成した際に起きるLow-k材の劣化は、配線を形成する多段階の加工を経る中に、順次、蓄積されて行く。従って、劣化要因は複合的で複雑である。よって、単一材料の薄膜に、加工工程で加えられる処理から任意に一つの処理を選択し、同様の処理を施した単一膜の膜物性の評価（以下、単一膜物性の評価とも言う。）に際しては、配線形成後に実際に発生するLow-k材の劣化を忠実に再現することは困難な場合が多いことが判って来た。
【０００９】
又、単一膜物性の評価においては、再現することが困難な加工工程が存在する。例えば、ＣＭＰ保護膜（キャップ層）又はハードマスク層をlow-k材上に積層する工程やＣＭＰ工程などの積層構造を前提とする工程である。すなわち、このような場合のLow-k材の劣化は、積層構造が形成された後に初めて判明するものであったり、又、積層構造を通して間接的に構造内部に存在するlow-k材に蓄積される種類のものである。そして、単一膜物性の評価では、積層構造で発生する現象の再現は実質的に不可能である。
【００１０】
従って、本発明が解決しようとする課題は、配線形成過程に起きる膜物性値変化を、再現性と簡便性とを両立して追跡できる技術を提供することである。例えば、配線間絶縁膜としての積層されたLow-k材の加工による劣化を判断する基準となる物性、特に比誘電率（以下、「抽出ｋ値」とも言う。）を正確に求め、Low-k材の膜特性を的確に評価できる技術を提供することである。或いは、半導体デバイスにおける配線間絶縁膜の加工工程、特にプラズマを使用する工程、ＣＭＰ保護膜を形成する工程、ＣＭＰ工程における研磨加工によるLow-k材の劣化に関する定量的な情報を得る評価方法を提供することである。
【課題を解決するための手段】
【００１１】
前記課題についての検討が本発明者によって鋭意推し進められていく中で、配線構造中の部分構造に着目し、所望のLow-k層とその周辺膜を含む複合膜を測定試料としてLow-k材の中の特定のLow-k層の抽出ｋ値を得る方法が、再現性と簡便性を両立する評価方法になるに至った。
【００１２】
すなわち、これまで単一膜では再現することが困難であったＣＭＰ保護膜を形成する工程やＣＭＰ工程のプロセスダメージは、Low-k材上にキャップ層を形成した複合膜から別途得られたキャップ層単層の比誘電率を引用し、計算上、除外することで、積層膜中のLow-k層の比誘電率を得ることによって適正に評価できることが判った。
【００１３】
尚、キャップ層とは、例えば図２（ａ）中の膜Ｃ１を指し、膜Ｃ１は複合膜であっても、或いは単一膜であっても良い。膜Ｃ１は、複合膜中、比誘電率を評価する目的の層とは異なる層を指す。
【００１４】
複合膜から、計算上、キャップ層を除外することにより、Low-k層の比誘電率を抽出・決定する方法は式（１）に従う。以下、複合膜は、例えばキャップ層とLow-k層とが積層した２層構造である場合（図１参照）を例に挙げる。
式（１）
複合膜中のLow-k層の比誘電率ｋ（Low-k層）＝ｋ(複合膜)・ｋ(キャップ層)・MLd(Low-k層)／{ｋ(キャップ層)・ｄ(複合膜)−ｋ(複合膜)・MLd(キャップ層)}
但し、式（１）中、ｋ（Ｘ）はＸ層の比誘電率、MLd（Ｘ）は複合膜中のＸ層の膜厚、Ｃ（Ｘ）はＸ層の容量、ｄ（複合膜）は複合膜の厚さであり、Ｘは複合膜、キャップ層、又はLow-k層の何れかを表す。
【００１５】
尚、上記の式（１）は、複合膜、キャップ層及びLow-k層について得た下記の式（３）を下記の式（２）に代入し、ｋ（Low-k層）について展開することで得られる。
式（２）
１／Ｃ（複合膜）＝１／Ｃ（キャップ層）＋１／Ｃ（Low-k層）
式（３）
Ｃ（Ｘ）＝ｋ（Ｘ）・Ｓ／ｄ（Ｘ）
尚、式（２）は容量の直列合成に関する容量の基本式であり、式（３）は容量と比誘電率及び電極間隔の関係に関する基本式である。
但し、式（２），（３）中、ｋ（Ｘ）はＸ層の比誘電率、ｄ（Ｘ）はＸ層の膜厚、Ｃ（Ｘ）はＸ層の容量、Ｓは容量測定の電極面積であり、Ｘは複合膜、キャップ層、又はLow-k層の何れかを表す。
【００１６】
すなわち、複合膜から計算上キャップ層を除外することで、Low-k層の比誘電率を抽出するには、式（１）では、特性値として、複合膜中のキャップ層及びLow-k層の膜厚を正確に測定した値を求める必要がある。
【００１７】
ところで、複合膜にあっては、構造中に異種界面が存在する。この界面の位置を判別することは困難である。例えば、上記キャップ層とLow-k層からなる複合膜の場合、キャップ層とLow-k層とが共にＳｉ原子を含有する組成の膜である時、複合膜中の各層の厚さを決定するに際し、その両者が接する界面位置を正確に把握し、各層に分離することは困難である。なぜならば、キャップ層に接するLow-k層は、キャップ層を形成する際にプロセスダメージを受けることによって膜質が変化し、キャップ層に近い膜質に変化する。この膜質の変化がキャップ層とLow-k層の界面を不明瞭にする要因であると推定している。実際、複合膜の膜厚を測定する方法として、汎用的に使用されている分光エリプソメトリー法は有効であるが、上述のような界面が不明瞭となる複合膜の材質や積層構造の組み合わせでは、各層の分離及び膜厚を決定することが困難であった。
【００１８】
このような問題点についての検討が本発明者によって鋭意推し進められて行く中で、１０ｎｍ以下の波長の電磁波を使用した膜厚測定方法によったならば解決できることが判って来た。すなわち、１０ｎｍ以下の波長の電磁波を使用した膜厚測定方法を組み合わせた場合、複合膜から所望の層の比誘電率を抽出する際の計算精度の向上や、適用できる複合膜中の各層材質の組み合わせの拡充が達成され、各加工工程における比誘電率変化を簡便、かつ、広範囲に亘って測定できることが確認できた。
【００１９】
本発明は上記知見に基づいて達成されたものである。
【００２０】
すなわち、前記の課題は、
基板上に膜Ｃ１，Ｃ２が順に積層されてなる複合膜における膜Ｃ１の比誘電率を求める方法であって、
基板上に膜Ｃ１，Ｃ２を順に積層して設けるＣ１−Ｃ２成膜工程と、
基板上に膜Ｃ２を設けるＣ２成膜工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、
前記Ｃ２成膜工程で得た膜の比誘電率ｋ（Ｃ２膜）を求める工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜における膜Ｃ１の厚さｄ（Ｃ１膜）を求める工程と、
前記Ｃ１−Ｃ２成膜工程で得た複合膜における膜Ｃ２の厚さｄ（Ｃ２膜）を求める工程
とを具備することを特徴とする複合膜における膜Ｃ１の比誘電率を求める方法によって解決される。
【００２１】
又は、基板上に膜Ｃ１，Ｃ２，Ｃ３が順に積層されてなる複合膜における膜Ｃ２の比誘電率を求める方法であって、
基板上に膜Ｃ１，Ｃ２，Ｃ３を順に積層して設けるＣ１−Ｃ２−Ｃ３成膜工程と、
基板上に膜Ｃ１を設けるＣ１成膜工程と、
基板上に膜Ｃ３を設けるＣ３成膜工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、
前記Ｃ１成膜工程で得た膜の比誘電率ｋ（Ｃ１膜）を求める工程と、
前記Ｃ３成膜工程で得た膜の比誘電率ｋ（Ｃ３膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ１の厚さｄ（Ｃ１膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ２の厚さｄ（Ｃ２膜）を求める工程と、
前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ３の厚さｄ（Ｃ３膜）を求める工程
とを具備することを特徴とする複合膜における膜Ｃ２の比誘電率を求める方法によって解決される。
【００２２】
或いは、基板上に膜が順に複数積層されてなる複合膜における任意の膜Ｃｋの比誘電率を求める方法であって、
基板上に前記複合膜を設ける複合膜成膜工程と、
基板上に前記任意の膜Ｃｋ以外の膜を一つずつ設ける単一膜成膜工程と、
前記複合膜成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、
前記単一膜成膜工程で得た膜Ｃｋ以外の単一膜の比誘電率ｋ（単一膜）を各々求める工程と、
前記複合膜成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、
前記複合膜成膜工程で得た複合膜における各々の膜の厚さｄ（単一膜）を求める工程
とを具備することを特徴とする複合膜における膜Ｃｋの比誘電率を求める方法によって解決される。
【００２３】
若しくは、積層された複合膜における任意の膜Ｃｋの膜特性を求める方法であって、
前記積層された複合膜の特性値から前記膜Ｃｋ以外の部分の特性値を差し引きして除外する
ことを特徴とする膜特性を求める方法によって解決される。
【００２４】
又は、積層された複合膜における任意の膜Ｃｋの膜特性を求める方法であって、前記積層された複合膜の特性値から前記膜Ｃｋ以外の部分の特性値を差し引きして除外するに際して、任意の加工条件における膜Ｃｋの特性値と他の任意の加工条件における膜Ｃｋの特性値とを比較あるいは差分を行い、加工条件による特性値の変化により膜Ｃｋの加工特性を評価することを特徴とする膜特性を求める方法によって解決される。
【００２５】
前記膜特性は、特に、比誘電率である。そして、比誘電率を求めるに際して、膜厚は１０ｎｍ以下の波長の電磁波を用いた測定方法（例えば、ＸＲＲ（Ｘ線反射率測定）法）により求められるのが好ましい。
【発明の効果】
【００２６】
本発明によれば、例えば複合膜中に含まれるLow-k層の比誘電率が正確に得られる。例えば、配線間絶縁膜としてのLow-k層がＣｕ／Low-k配線加工過程で受けるプロセスダメージの評価基準となる比誘電率が正確に求められる。
【発明を実施するための最良の形態】
【００２７】
本発明は膜特性を求める方法である。例えば、比誘電率を求める方法である。すなわち、基板上に膜Ｃ１，Ｃ２が順に積層されてなる複合膜における膜Ｃ１の比誘電率を求める方法である。そして、基板上に膜Ｃ１，Ｃ２を順に積層して設けるＣ１−Ｃ２成膜工程と、基板（前記基板と同様な基板）上に膜Ｃ２（前記複合膜Ｃ１，Ｃ２における膜Ｃ２と同様な膜Ｃ２）を設けるＣ２成膜工程と、前記Ｃ１−Ｃ２成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、前記Ｃ２成膜工程で得た膜Ｃ２の比誘電率ｋ（Ｃ２膜）を求める工程と、前記Ｃ１−Ｃ２成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、前記Ｃ１−Ｃ２成膜工程で得た複合膜における膜Ｃ１の厚さｄ（Ｃ１膜）を求める工程と、前記Ｃ１−Ｃ２成膜工程で得た複合膜における膜Ｃ２の厚さｄ（Ｃ２膜）を求める工程とを具備する。或いは、基板上に膜Ｃ１，Ｃ２，Ｃ３が順に積層されてなる複合膜における膜Ｃ２の比誘電率を求める方法である。そして、基板上に膜Ｃ１，Ｃ２，Ｃ３を順に積層して設けるＣ１−Ｃ２−Ｃ３成膜工程と、基板（前記基板と同様な基板）上に膜Ｃ１（前記複合膜Ｃ１，Ｃ２，Ｃ３における膜Ｃ１と同様な膜Ｃ１）を設けるＣ１成膜工程と、基板（前記基板と同様な基板）上に膜Ｃ３（前記複合膜Ｃ１，Ｃ２，Ｃ３における膜Ｃ３と同様な膜Ｃ３）を設けるＣ３成膜工程と、前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、前記Ｃ１成膜工程で得た膜の比誘電率ｋ（Ｃ１膜）を求める工程と、前記Ｃ３成膜工程で得た膜の比誘電率ｋ（Ｃ３膜）を求める工程と、前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ１の厚さｄ（Ｃ１膜）を求める工程と、前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ２の厚さｄ（Ｃ２膜）を求める工程と、前記Ｃ１−Ｃ２−Ｃ３成膜工程で得た複合膜における膜Ｃ３の厚さｄ（Ｃ３膜）を求める工程とを具備する。若しくは、基板上に膜が順に複数積層されてなる複合膜における任意の膜Ｃｋの比誘電率を求める方法である。そして、基板上に前記複合膜を設ける複合膜成膜工程と、基板（前記基板と同様な基板）上に前記任意の膜Ｃｋ以外の膜を一つずつ設ける単一膜成膜工程と、前記複合膜成膜工程で得た複合膜の比誘電率ｋ（複合膜）を求める工程と、前記単一膜成膜工程で得た膜Ｃｋ以外の単一膜の比誘電率ｋ（単一膜）を各々求める工程と、前記複合膜成膜工程で得た複合膜の厚さｄ（複合膜）を求める工程と、前記複合膜成膜工程で得た複合膜における各々の膜の厚さｄ（単一膜）を求める工程とを具備する。前記工程において、比誘電率は、市販のＨｇプローブやＷＬＲプローバを用いて容量Ｃを測定することで求められる。又、前記工程において、膜厚は、分光エリプソメトリやＸ線分析装置、特に、光源に１０ｎｍ以下の波長の電磁波を用いたＸ線反射率測定法（ＸＲＲ法）、蛍光Ｘ線膜厚測定方法（ＸＲＦ法）、Ｘ線回折測定法（ＸＲＤ法）や陽電子消滅法を用いた測定装置で求めるのが好ましい。
【００２８】
又、本発明の膜特性を求める方法は、積層された複合膜における任意の膜Ｃｋの膜特性を求める方法である。そして、前記積層された複合膜の特性値から前記膜Ｃｋ以外の部分の特性値を差し引きして除外する方法である。尚、上記において求めた任意の加工条件における膜Ｃｋの特性値と他の任意の加工条件における膜Ｃｋの特性値とを比較あるいは差分を行い、加工条件による特性値の変化により膜Ｃｋの加工特性を評価する方法である。膜特性は、特に、比誘電率である。そして、膜厚は、特に、１０ｎｍ以下の波長の電磁波を用いた測定方法により求められるものである。
【００２９】
本発明において、膜は、特に、半導体デバイスにおける配線間絶縁膜である。そして、複数の膜が積層された複合膜である。この複合膜における任意の膜における特性を求める（決定する）方法である。求めようとする特性の膜以外の膜は、単一膜であったり、複合膜であったりする。膜は如何なるものであっても良い。例えば、所謂、Low-k材が好ましい例として挙げられる。特に、比誘電率が３．２以下のLow-k材が好ましい例として挙げられる。中でも、構成元素中、２０％以上の炭素原子が含まれる膜である。
【００３０】
以下、更に詳しく説明する。
図２及び図３は、本発明で用いられる複合膜Ｂ中の該膜Ａの比誘電率を膜Ａ以外の部分を除外して求めるに際しての概念図である。図２（ａ）は複合膜Ｂが２層構造である場合を表し、図２（ｂ）は複合膜Ｂが３層構造である場合を表す。図３は複合膜Ｂが４層以上の場合を表す。膜Ａの上部に積層された構造全体を膜Ｃ１と見做し、膜Ａの下部に積層された構造全体を膜Ｃ２と見做すことにより、複合膜Ｂは、実際は４層以上の層構造であったとしても、図３（ａ）に示される３層構造に帰属させることが出来る。その結果、図３（ｂ）に示される複合膜Ｂが３層構造である場合に適用され、該膜Ａの比誘電率を抽出できる。
【００３１】
複合膜Ｂから膜Ａ以外の部分の構造を計算上除外することで、膜Ａの比誘電率を抽出し決定する方法は、各膜Ａ、複合膜Ｂ、膜Ｃ１、膜Ｃ２について、比誘電率と膜厚とを入力した式（５）を、各々、式（４）に代入し、ｋ（膜Ａ）について展開することで得ることができる。
式（４）
１／Ｃ（複合膜）＝１／Ｃ（膜Ａ）＋１／Ｃ（膜Ｃ１）＋１／Ｃ（膜Ｃ２）
式（５）
Ｃ（Ｘ）＝ｋ（Ｘ）・Ｓ／ｄ（Ｘ）
但し、式（４），（５）中、ｋ（Ｘ）はＸ層の比誘電率、ｄ（Ｘ）は複合膜Ｂ中のＸ層の膜厚、Ｃ（Ｘ）はＸ層の容量、Ｓは容量測定の電極面積であり、Ｘは膜Ａ、複合膜Ｂ、膜Ｃ１、膜Ｃ２の何れかを表す。膜Ｃ１及び膜Ｃ２は、複合膜Ｂ中、膜Ａを含まない部分構造を表し、膜Ｃ１は膜Ａの上部に積層された単一膜又は複合膜であり、膜Ｃ２は膜Ａの下部に積層された単一膜又は複合膜を表す。
【００３２】
用いられる測定サンプルとして、Low-k層上にプラズマ処理及びキャップ層被覆工程を実施した複合膜を例示（図４参照）する。
先ず、初めに、Ｓｉ基板を準備し、該Ｓｉ基板上に膜Ａを成膜する。これを、膜１（下地膜無し）とする。若しくは、Ｓｉ基板上に、ＣＶＤ装置を用いてＣＶＤ膜を形成した後に、該ＣＶＤ膜上に膜Ａを形成する。この場合、該ＣＶＤ膜を下地膜と標記する。これを膜１（下地膜有り）とする。次に、下地膜無し（又は有り）の該膜１に、ＣＶＤ装置を用い、ＲＦパワーと処理時間とを適宜選択し、ヘリウムプラズマ処理を実施する。これを膜２とする。最後に、該膜２にＣＶＤ装置を用い、キャップ層を被覆し、複合膜Ｂを作成した。又、別途、Ｓｉ基板上に、ＣＶＤ装置を用い、上記と同条件でキャップ層を成膜した。これを膜３とする。又、複合膜Ｂに下地膜を使用した場合には、別途、Ｓｉ基板上に、ＣＶＤ装置を用い、上記と同条件で下地膜を成膜した。これを膜４とする。
【００３３】
上記膜Ａの成膜方法には格別の制限は無い。例えば、スピンオン法やＰＥ−ＣＶＤ法で成膜されたものを好適に使用できる。又、キュア方法にも格別の制限は無い。例えば、熱キュア、ＵＶキュア、ＥＢキュア、プラズマキュア等を好適に使用できる。
【００３４】
上記膜Ａは、その材質に制限はないものの、Low-k材が好ましく使用される。特に、比誘電率が３．２以下のLow-k材が好ましく使用される。中でも、構成元素中、２０％以上の炭素原子が含まれるものが好ましい。その理由は次の通りである。すなわち、炭素原子は軽元素である為、膜密度を低減する為に好適に使用される。そして、他の原子間結合によってもたらされる分子構造が、分子内もしくは分子間空孔を形成するのに適しており、膜密度を低減するのに適しているからである。一例として、炭素元素を２０％以上（８０％以下）含有し、かつ、Ｓｉ元素を２０％以上（８０％以下）含有する材質、炭素元素を５０％以上含有する材質が好適な例として挙げられる。上記組成は、分子内もしくは分子間空孔を形成するのにより好適な組成であり、膜密度を低減するのにより効果的である。
【００３５】
上記膜Ａの膜厚に格別な制限はない。しかしながら、特に１０ｎｍ以下の波長の電磁波を用いた膜厚測定方法の精度を鑑みた場合、約１ｎｍから約１０００ｎｍの膜厚のものであることが好ましい。軟Ｘ線程度から波長１０ｎｍ以下の波長の電磁波を用いた膜厚測定方法の精度を鑑みた場合、約５ｎｍから約３００ｎｍの膜厚のものが好適に使用することができる。更に、Ｘ線程度から軟Ｘ線程度の波長の電磁波を用いた膜厚測定方法の精度を鑑みた場合、約２ｎｍから約５００ｎｍの膜厚のものが好適に使用することができる。Ｘ線程度以下の短波長の電磁波を用いた膜厚測定方法の精度を鑑みた場合、約１ｎｍから約１０００ｎｍの膜厚のものが好適に使用することができる。
【００３６】
上記下地膜には材質や成膜方法に格別な制限はない。例えば、スピンオン法やＰＥ−ＣＶＤで成膜されたものが好適に使用できる。材質に関しては、半導体素子に採用されるものが好適に使用できる。例えば、ＳｉＯ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＮ，ＳｉＯＣＨ，ＳｉＣＯＨ，ＣＯＮＨ，ＣＯＨ，ＣＨ等が挙げられる。又、これらの材質を複数組み合わせても良い。
【００３７】
上記キャップ層には材質や成膜方法に格別な制限はない。例えば、スピンオン法やＰＥ−ＣＶＤで成膜されたものが好適に使用できる。材質に関しては、半導体素子に採用されるものが好適に使用できる。例えば、ＳｉＯ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＮ，ＳｉＯＣＨ，ＳｉＣＯＨ，ＣＯＮＨ，ＣＯＨ，ＣＨ等が挙げられる。又、これらの材質を複数組み合わせても良い。
【００３８】
そして、該膜１から膜４及び複合膜Ｂが適宜な直径・厚みのＳｉウエハ上に積層された状態において、各膜の容量（Capacitance）を測定する。用いる測定機器には、市販のＨｇプローブやＷＬＲプローバが好適に使用できる。ウエハの形状・厚みには格別な制限は無い。円形でも良く、分割したものであっても良い。すなわち、測定機器の電極を安定して接地することが出来る条件（例えば、面積）を有しておれば、ウエハの形態を問われ無い。
【００３９】
次に、該膜１から膜４及び複合膜Ｂにおける各膜の膜厚を測定する。用いる測定機器は、市販の分光エリプソメトリやＸ線分析装置が好適に使用できる。膜厚を決定する際の解析方法に関しては、複合膜Ｂについては、２層以上を仮定したモデル解析を行い、Low-k層とキャップ層とを分離し、複合膜中の各層の膜厚を決定する。膜１から膜４については、１層以上を仮定したモデル解析を行い、各膜厚を決定する。膜厚測定の方法には格別な制限は無い。しかしながら、上述した通り、光源に１０ｎｍ以下の波長の電磁波を用いたもので測定する方法が特に好ましい。例えば、光源にＸ線を使用したＸ線反射率測定法（ＸＲＲ法）、蛍光Ｘ線膜厚測定方法（ＸＲＦ法）、Ｘ線回折測定法（ＸＲＤ法）や陽電子消滅法が挙げられる。
【００４０】
上記モデル解析には、そのモデル（層）数に格別な制限は無い。但し、複合膜Ｂ中、同一材質の層について、少なくとも２層以上のモデル設定をすることが好ましい。より好ましくは３層以上のモデル設定をすることが好ましい。例えば、上記複合膜Ｂが、Ｓｉ基板／膜Ａ／Ｃ１膜の２層積層構造の場合、膜Ａを３層モデル、Ｃ１膜を２層モデルとして設定した合計５層モデルが挙げられる。図５に、複合膜Ｂが、Ｓｉ基板／Low-k-Y層（ポーラス性ＭＳＱ）／ｐ−ＳｉＯキャップ層の２層積層構造の場合で、Low-k-Y層を３層モデル、ｐ−ＳｉＯキャップ層を２層モデルとして設定した合計５層モデルを適用し、ＸＲＲ法で決定した各層膜厚と密度分布を示す（図５参照）。
【００４１】
上記で得られた膜３の容量と膜厚を用い、式（６）から、ｋ（膜３）を求める。又、上記で得られた膜４の容量と膜厚を用い、式（７）から、ｋ（膜４）を求める。同様に、上記で得られた複合膜Ｂの容量と膜厚を用い、式（８）から、ｋ（複合膜Ｂ）を求める。
式（６）
Ｃ（膜３）＝ｋ（膜３）・Ｓ／ｄ（膜３）
式（７）
Ｃ（膜４）＝ｋ（膜４）・Ｓ／ｄ（膜４）
式（８）
Ｃ（複合膜Ｂ）＝ｋ（複合膜Ｂ）・Ｓ／ｄ（複合膜Ｂ）
但し、ｄ（複合膜Ｂ）は、複合膜Ｂの全体膜厚、即ち、キャップ層、膜Ａ及び下地膜の合計膜厚を表す。Ｃ（複合膜Ｂ）は複合膜Ｂの全体容量、即ち、キャップ層、膜Ａ、及び下地膜の直列合成容量を表す。
【００４２】
上記で得られたｋ（膜３）、ｋ（膜４）、ｋ（複合膜Ｂ）、d（複合膜Ｂ）及び複合膜Ｂ中の各層の膜厚を用い、式（９）または式（１０）から複合膜中のLow-k層の比誘電率を求める。
＜複合膜Ｂがキャップ層／膜Ａ／下地膜／Ｓｉ基板の場合＞
式（９）
複合膜Ｂ中の膜Ａの比誘電率ｋ（膜Ａ）＝ｋ(複合膜Ｂ)・ｋ(膜３)・ｋ(膜４)・ｄ（膜Ａ）／{ｋ(膜３)・ｋ(膜４)・ｄ(複合膜Ｂ)−ｋ(複合膜Ｂ)・ｋ(膜３)・ｄ(下地膜)−ｋ(複合膜Ｂ)・ｋ(膜４)・ｄ(キャップ層)}
＜複合膜Ｂがキャップ層／膜Ａ／Ｓｉ基板の場合＞
式（１０）
複合膜Ｂ中の膜Ａの比誘電率ｋ（膜Ａ）＝ｋ(複合膜Ｂ)・ｋ(膜３)・ｄ（膜Ａ）／{ｋ(膜３)・ｄ(複合膜Ｂ)−ｋ(複合膜Ｂ)・ｄ(キャップ層)}
但し、ｄ（Ｘ）は複合膜Ｂ中のＸ膜の膜厚、Ｘはキャップ層、膜Ａ、或いは下地膜を表す。
【００４３】
複合膜Ｂが４層以上の膜で構成されている場合、膜Ａの上部に積層された構造全体をキャップ層と看做し、膜Ａの下部に積層された構造全体を下地膜と看做すことで、該複合膜Ｂは３層構造に帰属させることが出来る。
すなわち、式（９）に従って膜Ａの抽出ｋ値を得ることが出来る。
但し、この抽出ｋ値は、単層膜評価によって得られる値と異なり、積層した複合膜中のｋ値であり、現実的で正確な比誘電率を与えるものである。従って、この抽出ｋ値を基にして、異なるLow-k材料間の特性を正しく比較できる。そして、抽出ｋ値の値を、膜Ａを含む複合膜について、膜Ａに対して表面処理をしないまま積層を続けた場合の抽出ｋ値を求め、更に膜Ａに対してプラズマなどの表面処理を施した抽出ｋ値を求めれば、その差分はプロセスによって受けたLow-k材料のダメージを意味するものとなり、Low-ｋ材料のダメージの評価が可能となる。
又、上記したのと同様な手順を経ることで、基板上に膜Ｃ1,Ｃ２が順に積層されてなる複合膜において、膜Ｃ２の比誘電率を求めることが可能である。例えば、図４中、膜１（下地膜有り）において、下地膜が膜Ｃ1、膜ＡがＣ２の場合、上部に存在する膜Ａの比誘電率を求めることが出来る。この場合、図４中、膜１（下地膜無し）と比較することで、膜Ａが下地膜から受ける影響を見積もることが出来る。
【００４４】
以下、具体的な実施例および比較例を示し、本発明を具体的に説明するが、本発明は下記の実施例に制限されるものでは無い。
先ず、膜１を準備した。すなわち、直径３００ｍｍの低抵抗Ｓｉ基板（抵抗値０．００１Ω程度）を準備し、該Ｓｉ基板上に比誘電率２．２０のLow-k層Ｙ（ポーラス性ＭＳＱ）をスピンオン法により塗付し、続いてファーネスキュア装置を用いた熱キュアを実施して、膜厚１００ｎｍのLow-k層Ｙ（ポーラス性ＭＳＱ）を成膜した。又、該Ｓｉ基板上にＣＶＤ装置を用いて下地膜としてのｐ−ＳｉＣＮ膜、ｐ−ＳｉＯＣＨ膜、ｐ−ＳｉＣＯＨ若しくはｐ−ＳｉＣ膜を形成した後、該下地膜上に上記Low-k層Ｙ（ポーラス性ＭＳＱ）を同条件で成膜した。又、更に、ＣＶＤ装置を用い成膜した比誘電率３．０５のＣＶＤ膜（Low-k層Ｚ）を成膜した。
【００４５】
次に、膜４を準備した。該膜1の下地膜に対応した膜４を、ＣＶＤ装置を用い、該膜１で使用した条件で該Ｓｉ基板上に成膜した。
【００４６】
次に、膜２を準備した。下地無し（又は有り）の該単層膜１に、ＣＶＤ装置を用いてヘリウムプラズマ処理を施した。プラズマ処理の条件は、ＲＦパワー１００Ｗ（又は３００Ｗ）で、処理時間を０秒（処理無し）、１０秒、２０秒、３０秒間である。
【００４７】
続いて、複合膜Ｂを準備した。すなわち、該膜２上に、キャップ層として、ＣＶＤ装置を用いてｐ−ＳｉＯ膜、ｐ−ＳｉＯＣＨ膜、ｐ−ＳｉＣ膜、ｐ−ＳｉＣＮ膜、若しくはｐ−ＳｉＯＣＨとｐ−ＳｉＣとの複合膜を膜厚４０ｎｍで被覆し、複合膜Ｂを作成した。
【００４８】
更に、膜３を準備した。該複合膜Ｂのキャップ層に対応した膜３を、ＣＶＤ装置を用いて、複合膜Ｂで使用した条件で該Ｓｉ基板上に成膜した。
【００４９】
次に、該膜３、膜４及び複合膜Ｂの容量を測定した。すなわち、Four Dimensions社製Hｇプローブ（CVmap3092A）、及びAgilent社製LCRメータ（HP  ４２８５Ａ）を用いて容量を測定した。
【００５０】
続いて、該膜３、膜４及び複合膜Ｂの膜厚を測定した。すなわち、Ｂｅｄｅ社製ＢｅｄｅＭｅｔｒｉｘ−Ｌ  Ｘ−Ｒａｙ  Ｔｏｏｌを使用し、ＸＲＲ（Ｘ線反射率測定）法にて実施した。複合膜Ｂについては、５層モデル解析を行い、Low-k層とキャップ層とを分離し、複合膜中の各層の膜厚を決定した。膜３及び膜４については、３層モデル解析を行い、膜厚を決定した。
【００５１】
最後に、複合膜Ｂ中の膜Ａの比誘電率を決定した。下地膜を使用した場合には上記式（９）に従い、下地膜を使用しなかった場合には上記式（１０）に従い、複合膜Ｂ中の膜Ａの比誘電率を得た。
【００５２】
表１に、上記のようにして得た複合膜Ｂ中の膜Ａの抽出ｋ値を示す。
【００５３】
例えば、Low-k層Ｙの単層膜の比誘電率は２．２０（Ref.1）であるので、ｐ−ＳｉＯ(膜厚４０ｎｍ）のキャップ層を設けた場合のｋ値上昇分は、実施例１７の抽出ｋ値と比較すれば、０．１６であることが判る。すなわち、現実の膜特性値として現実的かつ正確な値を表示していると謂える。又、実施例１７と実施例３との抽出ｋ値を比較すれば、ヘリウムプラズマ処理による影響は、その差分０．０５で表現できる。すなわち、Low-k層Ｙは、予めヘリウムプラズマ処理を施してからｐ−ＳｉＯ（膜厚４０ｎｍ）のキャップ層を設けた場合の方が、ヘリウムプラズマ処理を施すこと無しにｐ−ＳｉＯ（膜厚４０ｎｍ）のキャップ層を設けた場合に比べて、Low-k層Ｙが受けるダメージは軽減されていることを理解できる。
【００５４】
表１
2009206138.tif 000003
2009206138.tif 000004
【００５５】
表２に昇温脱離ガス分析（ＴＤＳ）法による含水量の分析結果を示す。
上記方法により作成したサンプルを、温度２４度、湿度４５％の雰囲気下で６日間放置した後に、昇温脱離ガス分析法により、該サンプルの表面温度１８０度において得られたＭ/ｚ１８の検出強度を表記した。
【００５６】
すなわち、Low-k層Ｙの単層膜にヘリウムプラズマ処理を施した実施例２１と、Low-k層Ｙの単層膜にヘリウムプラズマ処理を施し、更にｐ−ＳｉＯ（膜厚４０ｎｍ）のキャップ層を設けた実施例２０からｐ−ＳｉＯ（膜厚４０ｎｍ）のキャップ層単層膜（比較例４）を差し引いたものを比較することで、Low-k層Ｙに対するキャップ層デポの影響を知ることが出来る。すなわち、｛（1.92E-10）−（1.16E-10）｝−（1.18E-12）＝差分7.5E-11がキャップ層デポの影響による含水量増加分を示す。
【００５７】
表２
2009206138.tif 000005
【図面の簡単な説明】
【００５８】
【図１】キャップ層とLow-k層との積層複合膜Ｂの容量及び各層膜厚測定の説明図
【図２】複合膜Ｂから所望の膜Ａを抽出する説明図
【図３】４層以上の積層構造の３層構造帰属化および所望の膜Ａを抽出する説明図
【図４】下地膜の作成、及びLow-k層上にプラズマ処理およびキャップ層被覆工程を示す説明図
【図５】５層モデルを適用してＸＲＲ法で決定した各層膜厚と密度分布図                           特許出願人  次世代半導体材料技術研究組合                            代  理  人      宇    高      克    己
【図１】
2009206138.tif 000006
【図２】
2009206138.tif 000007
【図３】
2009206138.tif 000008
【図４】
2009206138.tif 000009
【図５】
2009206138.tif 000010