(57)【要約】【課題】ロジックトランジスタ（Ｔｒ）３３のＬＤＤ幅ＳＷ１１をセルＴｒ３５のＬＤＤ幅ＳＷ１３とは別個に設定し、中間絶縁膜の埋め込み時のボイド発生を抑制する。【解決手段】各Ｔｒ３３，３５のゲート電極３３Ｇ，３５Ｇの側壁にそれぞれ第１のサイドウォール３３ＳＷ１，３３ＳＷ２，３５ＳＷ１，３５ＳＷ２を形成する工程と、各第１のサイドウォール上に、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２をそれぞれ形成する工程とを順に処理した後、中間絶縁膜埋め込み前に、第２のサイドウォールのみを選択的に除去する工程とを順に処理する。これらの処理において、第１のサイドウォール形成後にＴｒ３３のソース領域／ドレイン領域インプラ工程を、第２のサイドウォール形成後にＴｒ３５のソース領域／ドレイン領域インプラ工程を、それぞれ打ち込むことにより、各ＬＤＤ幅ＷＤ１１，ＷＤ１３を別個に設定する。【選択図】図１
2009267073.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、メモリセル用の第１のトランジスタを構成する第１のゲート電極と、前記メモリセルとは異なる回路の第２のトランジスタを構成する第２のゲート電極と、を選択的に形成する工程と、
前記第１のゲート電極をマスクにして前記第１のゲート電極の周辺下の前記半導体基板内に低濃度の不純物をイオン注入して第１のＬＤＤ領域を形成すると共に、前記第２のゲート電極をマスクにして前記第２のゲート電極の周辺下の前記半導体基板内に低濃度の不純物をイオン注入して第２のＬＤＤ領域を形成する工程と、
前記第１及び第２のゲート電極を含む前記半導体基板の全面に、所定のエッチング選択比を有する第１及び第２の絶縁膜の内の前記第１の絶縁膜を堆積し、異方性エッチングによって前記第１の絶縁膜を削り、前記第１の絶縁膜からなるスペーサ状の第１の側壁膜を前記第１及び第２のゲート電極の側壁にそれぞれ形成する工程と、
前記第１のゲート電極側の前記第１の側壁膜をマスクにして、前記第１の側壁膜の周辺下の前記半導体基板内に高濃度の不純物をイオン注入して第１の不純物拡散領域を形成する工程と、
前記第１及び第２のゲート電極側の前記第１の側壁膜を含む前記半導体基板の全面に前記第２の絶縁膜を堆積し、異方性エッチングによって前記第２の絶縁膜を削り、前記第２の絶縁膜からなるスペーサ状の第２の側壁膜を、前記第１及び第２のゲート電極側の前記第１の側壁膜上にそれぞれ形成する工程と、
前記第２のゲート電極側の前記第２の側壁膜をマスクにして、前記第２の側壁膜の周辺下の前記半導体基板内に高濃度の不純物をイオン注入して第２の不純物拡散領域を形成する工程と、
等方性エッチングによって前記第１及び第２のゲート電極側の前記第２の側壁膜をそれぞれ選択的に除去した後、前記第１及び第２のゲート電極側の前記第１の側壁膜を含む前記半導体基板の全面に中間絶縁膜を埋め込む工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１及び第２の絶縁膜は、化学気相成長法により前記半導体基板の全面に堆積することを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記異方性エッチングは、異方性ドライエッチングであり、前記等方性エッチングは、等方性ドライエッチングであることを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
前記第１の絶縁膜は、酸化膜であり、前記第２の絶縁膜は、窒化膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセル用のトランジスタとメモリセルとは異なる回路のトランジスタとが半導体基板上に形成された半導体記憶装置の製造方法、特に、トランジスタを構成するゲート電極の側壁に形成される側壁膜（以下「サイドウォール」という。）の形成方法に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置等の半導体装置に使用されるＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という。）の製造方法の技術が、例えば、次の特許文献１〜３に記載されている。又、読み出し方向で２種類のデータを１つのメモリセルに保持できる不揮発性のメモリセル（以下、これを「多値メモリセル」という。）により構成されるフラッシュメモリ等の半導体記憶装置に関する技術が、例えば、次の特許文献４に記載されている。
【０００３】
【特許文献１】特開２００１−２５０８６４号公報
【特許文献２】特開平１１−３１７３７６号公報
【特許文献３】特開平６−２１６１５１号公報
【特許文献４】特開２００５−３４６７５５号公報
【０００４】
特許文献１には、フィールド酸化膜の損傷を防止して工程収率を向上させる半導体装置のコンタクトホール形成方法の技術が記載されている。このコンタクトホール形成方法では、半導体基板を活性領域及びフィールド領域に分離するフィールド酸化膜を形成する工程と、前記活性領域の上に複数のゲート電極を形成する工程と、前記複数のゲート電極をマスクにして前記半導体基板の内部に低濃度の不純物をイオン注入し、第１不純物領域を形成する工程と、前記半導体基板の全面に第１絶縁層を形成し、その第１絶縁層をエッチバックして前記複数のゲート電極の側壁に各々第１サイドウォールを形成する工程と、前記半導体基板の全面に第２及び第３絶縁層を順次に形成する工程と、前記第３絶縁層をエッチバックして前記複数のゲート電極の側壁に第２サイドウォールを形成する工程と、前記第２サイドウォールが側壁に形成された複数のゲート電極をマスクにして前記半導体基板の内部に高濃度の不純物をイオン注入し、第２不純物領域を形成する工程と、前記第２サイドウォールを除去する工程と、前記半導体基板の全面にエッチング防止膜及び層間絶縁層を順次に形成する工程と、前記層間絶縁層、前記エッチング防止膜及び前記第２絶縁層を順次にエッチングし、前記複数のゲート電極の間の半導体基板表面が露出する第１コンタクトホール並びに第２コンタクトホールを同時に形成する工程とを有している。
【０００５】
特許文献２には、サイドウォールによるトランジスタ特性や回路動作の劣化の問題を解決し、更に、サイドウォールによるコンタクトホール部のコンタクト抵抗の増大の問題を解決する半導体装置の技術が記載されている。この技術では、半導体基板の表層部分に形成された絶縁膜上に導電層とシリコン窒化膜キャップ層とが積層した積層構造を有し、且つ当該半導体基板上で所定のパターンに配列形成された複数の配線と、当該半導体基板の素子領域において、当該配線間の当該半導体基板の表層部分に形成された不純物拡散層と、当該配線の両側壁部に被着された内壁シリコン酸化膜と、当該内壁シリコン酸化膜の表面に被着された外壁シリコン窒化膜との二重壁状側壁構造を有し、且つ当該内壁シリコン酸化膜の下端部が曲折して、当該不純物拡散層が形成された半導体基板部分の表面と当該外壁シリコン窒化膜の下端部との間に延展された構造を有するサイドウォールとからなる半導体装置が記載されている。
【０００６】
特許文献３には、不純物の拡散を少なくし且つ導電膜に対する側壁の絶縁耐圧を高めて、微細で且つ信頼性の高い半導体装置の技術が開示されている。この半導体装置では、例えば、低濃度の不純物拡散層であるＬＤＤ（Lightly-Doped-Drain）構造で且つ自己整合コンタクト構造の相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」という。）において、ポリサイド膜及び第１のシリコン酸化膜の側面に、高温の化学的気相成長（以下「ＣＶＤ」という。）法で生成した第２のシリコン酸化膜からなる第１のサイドウォールを形成し、この第２のシリコン酸化膜の外側面に、低温のＣＶＤ法で生成した第３のシリコン酸化膜からなる第２のサイドウォールを形成している。そのため、第２のシリコン酸化膜でサイドウォールの全体を形成する場合に比べて、加えるべき熱処理が少なく、既に導入してある不純物の拡散が少ない。又、第３のシリコン酸化膜によって、膜質の良い第２のシリコン酸化膜がエッチングされるのを防止できる。
【０００７】
図２（ａ）〜（ｂ）は、特許文献４に記載された従来の２ビット対応の多値メモリセルの構造を示す模式的な断面図であり、同図（ａ）は書き込みの動作原理を示す図、同図（ｂ）は読み出しの動作原理を示す図、及び、同図（ｃ）は消去の動作原理を示す図である。
【０００８】
この多値メモリセル１０は、ＭＯＳＦＥＴ構造の不揮発性メモリセルであって、半導体基板内のＰウェル領域１１を有し、この表面にゲート絶縁膜１２を介してゲート電極１３が形成されている。ゲート電極１３の側壁には、メモリ機能体であるシリコン窒化膜からなるサイドウォール１４，１５が形成されている。Ｐウェル領域１１の表面には、一部がサイドウォール１４，１５の下側に達するように、Ｎ型の不純物拡散領域１６，１７が形成されている。この不純物拡散領域１６，１７は、印加する電圧により、ソース領域又はドレイン領域となるように切り替えて使用される。
【０００９】
図２（ａ）に示す書き込み動作では、例えば、次のようにして、サイドウォール１４，１５に電子を注入して書き込みを行う。左側のサイドウォール１４に書き込みを行うためには、右側の不純物拡散領域１７をソース領域に、左側の不純物拡散領域１６をドレイン領域とする。不純物拡散領域１７及びＰウェル領域１１に０Ｖ、不純物拡散領域１６とゲート電極１３に＋５Ｖを印加する。これにより、反転層（チャネル）１８が不純物拡散領域１７から伸びるが、不純物拡散領域１６に達することなくピンチオフ点が発生する。電子は、ピンチオフ点から不純物拡散領域１６まで高電界によって加速され、いわゆるホットエレクトロンとなる。このホットエレクトロンが、サイドウォール１４に注入されることにより、書き込みが行われる。右側のサイドウォール１５近傍では、ホットエレクトロンが発生しないため、書き込みは行われない。これに対し、右側のサイドウォール１５に書き込みを行うためには、左側の不純物拡散領域１６をソース領域とし、右側の不純物拡散領域１７をドレイン領域とする。
【００１０】
図２（ｂ）に示す読み出し動作では、例えば、次のようにして読み出しを行う。左側のサイドウォール１４に記憶された情報を読み出す場合、左側の不純物拡散領域１６をソース領域に、右側の不純物拡散領域１７をドレイン領域とし、メモリセル１０を動作させる。不純物拡散領域１７及びＰウェル領域１１に０Ｖ、不純物拡散領域１６に＋１．８Ｖ、ゲート電極１３に＋２Ｖを印加する。この時、サイドウォール１４に電子が蓄積されていない場合には、ドレイン領域電流が流れやすい。これに対し、サイドウォール１４に電子が蓄積されている場合は、このサイドウォール１４の近傍で反転層が形成されにくいので、ドレイン領域電流が流れにくい。そのため、ドレイン領域電流を検出することにより、サイドウォール１４の記憶情報を読み出すことができる。右側のサイドウォール１５に記憶された情報を読み出す場合は、右側の不純物拡散領域１７をソース領域に、左側の不純物拡散領域１６をドレイン領域とし、メモリセル１０を動作させる。
【００１１】
図２（ｃ）に示す消去動作では、例えば、次のようにして消去を行う。左側のサイドウォール１４に記憶された情報を消去する場合は、左側の不純物拡散領域１６に正電圧（例えば、＋５Ｖ）、Ｐウェル領域１１に０Ｖを印加して、この不純物拡散領域１６とＰウェル領域１１とのＰＮ接合に逆方向バイアスをかけ、更に、ゲート電極１３に負電圧（例えば、−５Ｖ）を印加する。不純物拡散領域１７には、０Ｖを印加する。これにより、ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲートの影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰウェル領域１１側にホットホールが発生する。このホットホールが負の電位を持つゲート電極１３方向に引き込まれ、サイドウォール１４にホール注入が行われて、このサイドウォール１４の消去が行われる。右側のサイドウォール１５に記憶された情報を消去する場合は、不純物拡散領域１７，１６の電位を入れ替えればよい。
【００１２】
このように、２ビット対応の多値メモリセル１０では、ゲート電極１３の左右の側壁にサイドウォール１４，１５を形成し、これらの２つのサイドウォール１４，１５に対応して形成された左右の不純物拡散層１６，１７を、ソース領域又はドレイン領域となるように切り替えて使用することにより、２ビットの情報を記憶することができる。
【００１３】
図３−１及び図３−２の（ａ）〜（ｄ）は、特許文献１〜４等に記載されたサイドウォールを有するＭＯＳＦＥＴに関連する従来の半導体記憶装置における製造方法例１を示す模式的な断面の製造工程図である。
【００１４】
この半導体記憶装置の製造方法例１では、半導体基板２０上に、２ビット対応の多値メモリセルを構成するセルトランジスタ２３とメモリセルとは異なるロジック回路を構成するロジックトランジスタ２４とを複数形成するための製造工程例が示されている。なお、図３−１及び図３−２において、実際はイオン注入領域以外はレジスタ膜があるが、このレジスト膜は説明を簡略化するために図示されていない。
【００１５】
この製造工程では、先ず、図３−１の（ａ）の工程において、セルトランジスタ２３とロジックトランジスタ２４とを素子分離するために、半導体基板２０内に素子間分離酸化膜２１を選択的に形成し、更に、トランジスタの閾値電圧Ｖｔを制御（コントロール）するために、半導体基板２０の全面に不純物をイオン注入する（Ｖｔコンインプラ）。セルトランジスタ２３の第１のゲート電極（ＧＡＴＥ）２３Ｇとロジックトランジスタ２４の第２のゲート電極２４Ｇとを選択的に形成する。第１のゲート電極２３Ｇをマスクにして低濃度の不純物をイオン注入し、第１のゲート電極２３Ｇの両側の周辺下に第１のＬＤＤ領域２３Ｌ１，２３Ｌ２を形成すると共に（ＬＤＤインプラ）、第２のゲート電極２４Ｇをマスクにして低濃度の不純物をイオン注入し、第２のゲート電極２４Ｇの両側の周辺下に第２のＬＤＤ領域２４Ｌ１，２４Ｌ２を形成する（ＬＤＤインプラ）。
【００１６】
図３−１の（ｂ）の工程において、サイドウォール用酸化膜（ＳＷ−ＮＳＧ）を成膜し、異方性ドライエッチングにより、その酸化膜（ＳＷ−ＮＳＧ）をゲート電極側壁にスペーサ状に残し、第１のゲート電極２３Ｇの両側壁に第１のサイドウォール２３ＳＷ１，２３ＳＷ２を形成すると共に、第２のゲート電極２４Ｇの両側壁に第１のサイドウォール２４ＳＷ１，２４ＳＷ２を形成する（ＳＷ−ＮＳＧエッチング）。第１のサイドウォール２３ＳＷ１，２３ＳＷ２をマスクにして、高濃度の不純物をイオン注入し（Ｓ／Ｄインプラ）、熱処理であるアニール（Ｓ／Ｄ活性化ＲＴＡ（Rapid  Thermal  Anneal））によって不純物を活性化させ、第１のサイドウォール２３ＳＷ１，２３ＳＷ２の周辺下にソース領域／ドレイン領域用の不純物拡散領域２３Ｈ１，２３Ｈ２をそれぞれ形成する。
【００１７】
図３−２の（ｃ）の工程において、第１のサイドウォール２４ＳＷ１，２４ＳＷ２をマスクにして、高濃度の不純物をイオン注入し（Ｓ／Ｄインプラ）、アニール（Ｓ／Ｄ活性化ＲＴＡ）によって不純物を活性化させ、第１のサイドウォール２４ＳＷ１，２４ＳＷ２の周辺下にソース領域／ドレイン領域用の不純物拡散領域２４Ｈ１，２４Ｈ２をそれぞれ形成する。
【００１８】
最後の図３−２の（ｄ）の工程において、ＣＶＤ法により中間絶縁膜２５を埋め込み、その後、図示しないが、中間絶縁膜２５の所定箇所にコンタクトホールを形成し、メタル配線を形成し、更に、パッシベーション保護膜を形成して、半導体記憶装置の製造を終了する。
【００１９】
図４は、従来の製造方法例１におけるロジックトランジスタ２４のＳ／Ｄインプラ時の問題を示す模式的な断面図である。
【００２０】
従来例の製造方法例１では、セルトランジスタ２３のＬＤＤ幅ＷＤ１とロジックトランジスタ２４のＬＤＤ幅ＷＤ２とが、共に酸化膜幅（ＳＷ−ＮＳＧ幅）で決まり、ロジックトランジスタ２４のＬＤＤ幅ＷＤ２がセルトランジスタ２３のＬＤＤ幅ＷＤ１と同じ幅になり、そのＬＤＤ幅ＷＤ２を自由に変えられないという問題があった。このことは、特にメモリセルアレイとこれとは異なるロジック回路とを混載する際の、ロジックトランジスタ２４の設定に制約を受けることになる。
【００２１】
この問題を解決するために、サイドウォールを２重に形成する方法がある。このような従来の半導体記憶装置の製造方法例２を図５−１及び図５−２に示す。
【００２２】
図５−１及び図５−２の（ａ）〜（ｄ）は、従来の半導体記憶装置における製造方法例２を示す模式的な断面の製造工程図であり、従来の製造方法例１を示す図３−１及び図３−２中の要素と共通の要素には共通の符号が付されている。又、この図５−１及び図５−２では、図３−１及び図３−２と同様に、実際はイオン注入領域以外はレジスタ膜があるが、このレジスト膜は説明を簡略化するために図示されていない。
【００２３】
この製造方法例２では、先ず、図５−１の（ａ）の工程において、図３−１の（ａ）の工程と同様に、半導体基板２０内に素子間分離酸化膜２１を選択的に形成し、更に、トランジスタの閾値電圧Ｖｔを制御するために、半導体基板２０の全面に不純物をイオン注入する（Ｖｔコンインプラ）。セルトランジスタ２３の第１のゲート電極（ＧＡＴＥ）２３Ｇとロジックトランジスタ２４の第２のゲート電極２４Ｇとを選択的に形成する。第１のゲート電極２３Ｇをマスクにして低濃度の不純物をイオン注入し、第１のゲート電極２３Ｇの両側の周辺下に第１のＬＤＤ領域２３Ｌ１，２３Ｌ２を形成すると共に（ＬＤＤインプラ）、第２のゲート電極２４Ｇをマスクにして低濃度の不純物をイオン注入し、第２のゲート電極２４Ｇの両側の周辺下に第２のＬＤＤ領域２４Ｌ１，２４Ｌ２を形成する（ＬＤＤインプラ）。
【００２４】
図５−１の（ｂ）の工程において、図３−１の（ｂ）の工程と同様に、第１のサイドウォール用酸化膜（第１ＳＷ−ＮＳＧ）を成膜し、異方性ドライエッチングにより、その酸化膜（第１ＳＷ−ＮＳＧ）をゲート電極側壁にスペーサ状に残し、第１のゲート電極２３Ｇの両側壁に第１のサイドウォール２３ＳＷ１，２３ＳＷ２を形成すると共に、第２のゲート電極２４Ｇの両側壁に第１のサイドウォール２４ＳＷ１，２４ＳＷ２を形成する（第１ＳＷ−ＮＳＧエッチング）。第１のサイドウォール２３ＳＷ１，２３ＳＷ２をマスクにして、高濃度の不純物をイオン注入し（Ｓ／Ｄインプラ）、アニール（Ｓ／Ｄ活性化ＲＴＡ）によって不純物を活性化させ、第１のサイドウォール２３ＳＷ１，２３ＳＷ２の周辺下にソース領域／ドレイン領域用の不純物拡散領域２３Ｈ１，２３Ｈ２をそれぞれ形成する。
【００２５】
図５−２の（ｃ）の工程において、第２のサイドウォール用酸化膜（第２ＳＷ−ＮＳＧ）を成膜し、異方性ドライエッチングにより、その酸化膜（第２ＳＷ−ＮＳＧ）を第１のサイドウォール２３ＳＷ１，２３ＳＷ２，２４ＳＷ１，２４ＳＷ２の側壁にスペーサ状に残し、第１のサイドウォール２３ＳＷ１，２３ＳＷ２の両側壁に第２のサイドウォール２３ＳＷ１１，２３ＳＷ１２を形成すると共に、第１のサイドウォール２４ＳＷ１，２４ＳＷ２の両側壁に第２のサイドウォール２４ＳＷ１１，２４ＳＷ１２を形成する（第２ＳＷ−ＮＳＧエッチング）。第２のサイドウォール２４ＳＷ１１，２４ＳＷ１２をマスクにして、高濃度の不純物をイオン注入し（Ｓ／Ｄインプラ）、アニール（Ｓ／Ｄ活性化ＲＴＡ）によって不純物を活性化させ、第２のサイドウォール２４ＳＷ１１，２４ＳＷ１２の周辺下にソース領域／ドレイン領域用の不純物拡散領域２４Ｈ１，２４Ｈ２をそれぞれ形成する。
【００２６】
最後の図５−２の（ｄ）の工程において、図３−２の（ｄ）の工程と同様に、中間絶縁膜２５を埋め込み、その後、図示しないが、中間絶縁膜２５の所定箇所にコンタクトホールを形成し、メタル配線を形成し、更に、パッシベーション保護膜を形成して、半導体記憶装置の製造を終了する。
【００２７】
この製造方法例２では、セルトランジスタ２３のＬＤＤ幅ＷＤ１は第１の酸化膜幅（ＳＷ−ＮＳＧ幅）で決まり、ロジックトランジスタ２４のＬＤＤ幅ＷＤ２は第１の酸化膜幅（ＳＷ−ＮＳＧ幅）と第２の酸化膜幅（ＳＷ−ＮＳＧ幅）との和で決まるため、第２の酸化膜幅（ＳＷ−ＮＳＧ幅）を変えることにより、ロジックトランジスタ２４のＬＤＤ幅ＷＤ２を自由に変えることができる。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、従来の半導体記憶装置における製造方法２では、以下のような課題があった。
【００２９】
図６は、従来の製造方法例２におけるセルランジスタ２３の中間絶縁膜埋め込み時の問題を示す模式的な断面図である。
【００３０】
従来の製造方法例２では、従来の製造方法例１の問題を解決できるが、図６に示すように、隣接するセルトランジスタ２３及び２３のゲート電極間隔ＧＰが第２の酸化膜（第２ＳＷ−ＮＳＧ）幅分狭くなるため、中間絶縁膜２５の埋め込みが困難になり、中間絶縁膜２５にボイド２６が発生しやすくなるという課題があった。このボイド２６は、後工程でのショート（短絡）要因になる。ボイド発生を回避しようとすると、第２の酸化膜（第２ＳＷ−ＮＳＧ）幅をあまり広く取れず、この結果、ロジックトランジスタ２４のＬＤＤ幅ＷＤ２を広く取れないことになる。
【００３１】
このような課題を解決するために、従来の特許文献１〜３の技術を利用することも考えられる。
【００３２】
特許文献１には、相隣接するＭＯＳＦＥＴにおいて、二重サイドウォールの外側窒化膜を除去するコンタクトホール形成方法の技術が記載されている。特許文献２には、酸化膜及び窒化膜からなる二重サイドウォールを有するセルトランジスタにおいて、コンタクトホールの形成方法の技術が記載されている。更に、特許文献３には、ＬＤＤ構造で且つ自己整合コンタクト構造のＣＭＯＳを構成するＰ型ＭＯＳＦＥＴ（以下「ＰＭＯＳ」という。）及びＮ型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）において、ＬＤＤ以外のソース／ドレイン領域の幅が異なり、耐圧の高い二重サイドウォールを形成する方法が記載されている。しかし、これらの特許文献１〜３に記載された技術は、いずれも前記課題を解決するための対象となる発明に対して目的が異なるので、特許文献１〜３の技術をそのまま適用できず、従って、特許文献１〜３の技術を用いて前記課題を解決することが困難であった。
【００３３】
そこで本発明は、第２のサイドウォールの形成方法及び除去方法を工夫することにより、前記課題を解決した半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明の半導体記憶装置の製造方法では、半導体基板上に、メモリセル用の第１のトランジスタを構成する第１のゲート電極と、前記メモリセルとは異なる回路の第２のトランジスタを構成する第２のゲート電極と、を選択的に形成する工程と、前記第１のゲート電極をマスクにして前記第１のゲート電極の周辺下の前記半導体基板内に低濃度の不純物をイオン注入して第１のＬＤＤ領域を形成すると共に、前記第２のゲート電極をマスクにして前記第２のゲート電極の周辺下の前記半導体基板内に低濃度の不純物をイオン注入して第２のＬＤＤ領域を形成する工程と、前記第１及び第２のゲート電極を含む前記半導体基板の全面に、所定のエッチング選択比を有する第１及び第２の絶縁膜の内の前記第１の絶縁膜を堆積し、異方性エッチングによって前記第１の絶縁膜を削り、前記第１の絶縁膜からなるスペーサ状の第１のサイドウォールを前記第１及び第２のゲート電極の側壁にそれぞれ形成する工程とを処理する。
【００３５】
更に、前記第１のゲート電極側の前記第１の側壁膜をマスクにして、前記第１のサイドウォールの周辺下の前記半導体基板内に高濃度の不純物をイオン注入して第１の不純物拡散領域を形成する工程と、前記第１及び第２のゲート電極側の前記第１のサイドウォールを含む前記半導体基板の全面に前記第２の絶縁膜を堆積し、異方性エッチングによって前記第２の絶縁膜を削り、前記第２の絶縁膜からなるスペーサ状の第２のサイドウォールを、前記第１及び第２のゲート電極側の前記第１のサイドウォール上にそれぞれ形成する工程と、前記第２のゲート電極側の前記第２のサイドウォールをマスクにして、前記第２のサイドウォールの周辺下の前記半導体基板内に高濃度の不純物をイオン注入して第２の不純物拡散領域を形成する工程と、等方性エッチングによって前記第１及び第２のゲート電極側の前記第２のサイドウォールをそれぞれ選択的に除去した後、前記第１及び第２のゲート電極側の前記第１のサイドウォールを含む前記半導体基板の全面に中間絶縁膜を埋め込む工程とを処理することを特徴とする。
【発明の効果】
【００３６】
本発明によれば、第２のトランジスタのＬＤＤ幅を第１のトランジスタのＬＤＤ幅とは別個に設定することが可能になり、第１のトランジスタにおける中間絶縁膜の埋め込み時のボイド発生を抑制できる。
【発明を実施するための最良の形態】
【００３７】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００３８】
（構造）
図１は、本発明の実施例１における半導体記憶装置を示す模式的な断面図である。
この半導体記憶装置は、シリコン基板等の半導体基板３０を有し、第１のトランジスタ（例えば、図２に示された従来とほぼ同様のセルトランジスタ）３３と、このセルトランジスタ３３を制御するための周辺トランジスタ３４と、メモリセルとは異なる回路の第２のトランジスタ（例えば、ロジック回路を構成するロジックトランジスタ）３５とを素子分離するために、半導体基板３０内に素子間分離酸化膜３１が選択的に形成され、更に、トランジスタの閾値電圧Ｖｔを制御するために、半導体基板３０の全面に不純物がイオン注入（Ｖｔコンインプラ）されている。半導体基板３０の表面には、ゲート絶縁膜（例えば、ゲート酸化膜）３２を介して、セルトランジスタ３３の第１のゲート電極（ＧＡＴＥ）３３Ｇと、周辺トランジスタ３４のゲート電極３４Ｇと、ロジックトランジスタ２４の第２のゲート電極３５Ｇとが選択的に形成されている。
【００３９】
セルトランジスタ３３の第１のゲート電極３３Ｇの両側の周辺下には、低濃度の不純物がイオン注入（ＬＤＤインプラ）されて第１のＬＤＤ領域３３Ｌ１，３３Ｌ２が形成され、周辺トランジスタ３４のゲート電極３４Ｇの両側の周辺下にも、低濃度の不純物がイオン注入（ＬＤＤインプラ）されてＬＤＤ領域３４Ｌ１，３４Ｌ２が形成され、更に、ロジックトランジスタ３５の両側の周辺下にも、低濃度の不純物がイオン注入（ＬＤＤインプラ）されて第２のＬＤＤ領域３５Ｌ１，３５Ｌ２が形成されている。メモリセルトランジスタ３３のゲート電極３３における両側壁には、第１の絶縁膜（例えば、酸化膜（ＮＳＧ））からなるスペーサ状の第１のサイドウォール３３ＳＷ１，３３ＳＷ２が形成され、周辺トランジスタ３４のゲート電極３４における両側壁にも、酸化膜（ＮＳＧ）からなるスペーサ状の第１のサイドウォール３４ＳＷ１，３４ＳＷ２が形成され、更に、ロジックトランジスタ３５のゲート電極３５における両側壁にも、酸化膜（ＮＳＧ）からなるスペーサ状の第１のサイドウォール３５ＳＷ１，３５ＳＷ２が形成されている。
【００４０】
各サイドウォール３３ＳＷ１，３３ＳＷ２の周辺下には、高濃度の不純物がイオン注入（Ｓ／Ｄインプラ）されてソース領域／ドレイン領域用の不純物拡散領域３３Ｈ１，３３Ｈ２がそれぞれ形成され、各サイドウォール３４ＳＷ１，３４ＳＷ２の周辺下にも、高濃度の不純物がイオン注入（Ｓ／Ｄインプラ）されてソース領域／ドレイン領域用の不純物拡散領域３４Ｈ１，３４Ｈ２がそれぞれ形成され、更に、各サイドウォール３５ＳＷ１，３５ＳＷ２の周辺下にも、高濃度の不純物がイオン注入（Ｓ／Ｄインプラ）されてソース領域／ドレイン領域用の不純物拡散領域３５Ｈ１，３５Ｈ２がそれぞれ形成されている。
【００４１】
メモリセルトランジスタ３３の第１のサイドウォール３３ＳＷ１，３３ＳＷ２における両側壁には、酸化膜（ＮＳＧ）に対してエッチングレートの異なる第２の絶縁膜（例えば、窒化膜（ＳｉＮ））からなるスペーサ状の第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２がそれぞれ形成され、周辺トランジスタ３４の第１のサイドウォール３４ＳＷ１，３４ＳＷ２における両側壁にも、窒化膜（ＳｉＮ）からなるスペーサ状の第２のサイドウォール３４ＳＷ１１，３４ＳＷ１２がそれぞれ形成され、更に、ロジックトランジスタ３５の第１のサイドウォール３５ＳＷ１，３５ＳＷ２における両側壁にも、窒化膜（ＳｉＮ）からなるスペーサ状の第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２がそれぞれ形成されている。
【００４２】
ここで、セルトランジスタ３３のＬＤＤ幅ＷＤ１１は、第１のサイドウォール３３ＳＷ１，３３ＳＷ２の膜厚（幅）で決まり、周辺トランジスタ３４のＬＤＤ幅ＷＤ１２も、第１のサイドウォール３４ＳＷ１，３４ＳＷ２の幅で決まる。ロジックトランジスタ３５のＬＤＤ幅ＷＤ１３は、第１のサイドウォール３５ＳＷ１，３５ＳＷ２の幅と第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２の幅とを加算した幅できまる。これにより、セルトランジスタ３３とロジックトランジスタ３５とでＬＤＤ幅ＳＷ１１，ＳＷ１３を変えることができ、性能の向上と使用電圧の向上を図ることができる。但し、そのままでは各セルトランジスタ３３，３３のゲート電極間隔が狭くなり、その後埋め込まれる中間絶縁膜の埋め込みが困難になってこの中間絶縁膜中にボイドが発生する虞がある。そこで、ドライエッチングにより、窒化膜（ＳｉＮ）／酸化膜（ＮＳＧ）の選択比の取れるエッチング条件で、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３４ＳＷ１１，３４ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２のみが選択的に除去された後、図示しない中間絶縁膜が埋め込まれ、更に、図示しないコンタクトホール、メタル配線、パッシベーション保護膜が順に形成され、半導体記憶装置が構成されている。
【００４３】
このように、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３４ＳＷ１１，３４ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２を除去して中間絶縁膜埋め込み時の各セルトランジスタ３３，３３のゲート電極間隔を拡大し、中間絶縁膜埋め込み時のボイド発生を抑制している。
【００４４】
（動作）
図１のセルトランジスタ３３では、図２に示すメモリセル１０と同様に、ゲート電極３３Ｇにおける左右の２つの第１のサイドウォール３３ＳＷ１，３３ＳＷ２に対応して形成された左右の不純物拡散領域３３Ｈ１，３３Ｈ２を、ソース領域又はドレイン領域となるように切り替えて使用することにより、２ビットの情報を記憶することができる。又、周辺トランジスタ３４及びロジックトランジスタ３５では、通常のＭＯＳＦＥＴと同様に、ゲート電極３４Ｇ、３５Ｇに所定の電圧を印加して左の不純物拡散領域３４Ｈ１，３５Ｈ１と右の不純物拡散領域３４Ｈ２，３５Ｈ２との間に反転層（チャネル）を形成し、これらの周辺トランジスタ３４及びロジックトランジスタ３５をオン状態にする。
【００４５】
これらのセルトランジスタ３３、周辺トランジスタ３４、及びロジックトランジスタ３５は、それぞれＬＤＤ構造になっているので、短チャネル効果を防止できる。
【００４６】
（製造方法）
図７−１、図７−２及び図７−３の（ａ）〜（ｅ）は、図１の半導体記憶装置における製造方法例を示す模式的な断面の製造工程図である。
【００４７】
この半導体記憶装置の製造方法例では、半導体基板３０上に、第１のトランジスタであるセルトランジスタ３３と第２のトランジスタであるロジックトランジスタ３５とを複数形成するための製造工程例が示されている。なお、図１のセルトランジスタ３３と周辺トランジスタ３４とは、同一の製造方法であるため、図７−１〜図７−３の製造工程図から省略されている。又、図７−１〜図７−３において、実際はイオン注入領域以外はレジスタ膜があるが、このレジスト膜は説明を簡略化するために図示されていない。
【００４８】
この製造工程では、先ず、図７−１の（ａ）の工程において、セルトランジスタ３３とロジックトランジスタ３５とを素子分離するために、半導体基板３０内に素子間分離酸化膜３１を選択的に形成し、更に、トランジスタの閾値電圧Ｖｔを制御するために、半導体基板３０の全面に不純物をイオン注入する（Ｖｔコンインプラ）。ホトリソグラフィ技術により、セルトランジスタ２３の第１のゲート電極（ＧＡＴＥ）３３Ｇとロジックトランジスタ３５の第２のゲート電極３５Ｇとを選択的に形成する。第１のゲート電極３３Ｇをマスクにして低濃度の不純物をイオン注入し、第１のゲート電極３３Ｇの両側の周辺下に第１のＬＤＤ領域３３Ｌ１，３３Ｌ２を形成すると共に（ＬＤＤインプラ）、第２のゲート電極３５Ｇをマスクにして低濃度の不純物をイオン注入し、第２のゲート電極３５Ｇの両側の周辺下に第２のＬＤＤ領域３５Ｌ１，３５Ｌ２を形成する（ＬＤＤインプラ）。
【００４９】
図７−１の（ｂ）の工程において、第１のサイドウォール用酸化膜（第１ＳＷ−ＮＳＧ  ＣＶＤ）をＣＶＤ法により成膜し、異方性エッチング（例えば、異方性ドライエッチング）により、その酸化膜（第２ＳＷ−ＮＳＧ  ＣＶＤ）をゲート側壁にスペーサ状に残し、第１のゲート電極３３Ｇの両側壁に第１のサイドウォール３３ＳＷ１，３３ＳＷ２を形成すると共に、第２のゲート電極３５Ｇの両側壁に第１のサイドウォール３５ＳＷ１，３５ＳＷ２を形成する（第１ＳＷ−ＮＳＧエッチング）。第１のサイドウォール３３ＳＷ１，３３ＳＷ２をマスクにして、高濃度の不純物をイオン注入する（Ｓ／Ｄインプラ）。
【００５０】
図７−２の（ｃ）の工程において、第２のサイドウォール用窒化膜（第２ＳＷ−ＳｉＮ  ＣＶＤ）をＣＶＤ法により成膜し、異方性エッチング（例えば、異方性ドライエッチング）により、その窒化膜（第２ＳＷ−ＳｉＮ  ＣＶＤ）を第１のサイドウォール３３ＳＷ１，３３ＳＷ２，３５ＳＷ１，３５ＳＷ２の側壁にスペーサ状に残し、第１のサイドウォール３３ＳＷ１，３３ＳＷ２の両側壁に第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２を形成すると共に、第１のサイドウォール３５ＳＷ１，３５ＳＷ２の両側壁に第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２を形成する（第２ＳＷ−ＳｉＮエッチング）。第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２をマスクにして、高濃度の不純物をイオン注入する（Ｓ／Ｄインプラ）。そして、イオン注入された高濃度の不純物をアニール（Ｓ／Ｄ活性化ＲＴＡ）によって活性化させ、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２の周辺下にソース領域／ドレイン領域用の不純物拡散領域３３Ｈ１，３３Ｈ２を形成すると共に、第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２の周辺下にソース領域／ドレイン領域用の不純物拡散領域３５Ｈ１，３５Ｈ２を形成する。
【００５１】
図７−２の（ｄ）の工程において、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２となっていた窒化膜（ＳｉＮ）を、等方性エッチング（例えば、等方性ドライエッチング）により、窒化膜（ＳｉＮ）／酸化膜（ＮＳＧ）の選択比の取れるエッチング条件で、窒化膜（ＳｉＮ）のみを選択的に除去する（第２ＳＷ−ＳｉＮ除去）。
【００５２】
最後の図７−３の（ｅ）の工程において、ＣＶＤ法により中間絶縁膜３６を埋め込み、その後、図示しないが、中間絶縁膜３６の所定箇所にコンタクトホールを形成し、メタル配線を形成し、更に、パッシベーション保護膜を形成して、半導体記憶装置の製造を終了する。
【００５３】
（製造方法の効果）
本実施例１の製造方法によれば、セルトランジスタ３３のＬＤＤ幅ＷＤ１１は、第１のサイドウォール３３ＳＷ１，３３ＳＷ２の膜厚（幅）で決まり、ロジックトランジスタ３５のＬＤＤ幅ＷＤ１３は、第１のサイドウォール３５ＳＷ１，３５ＳＷ２の幅と第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２の幅とを加算した幅できまる。そのため、第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２の幅を変えることにより、ロジックトランジスタ３５のＬＤＤ幅ＷＤ１３を自由に変えることができる。しかも、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２は、中間絶縁膜埋め込み前に除去されるので、中間絶縁膜３６の埋め込み特性には影響を与えない。
【００５４】
図８は、図７−１〜図７−３の製造方法におけるロジックトランジスタ３５のＳ／Ｄインプラ時の効果を示す模式的な断面図である。更に、図９は、図７−１〜図７−３の製造方法におけるセルランジスタ３３の中間絶縁膜埋め込み時の効果を示す模式的な断面図である。
【００５５】
図８に示すように、ロジックトランジスタ３５のＬＤＤ幅ＷＤ１３は、第１のサイドウォール３５ＳＷ１，３５ＳＷ２の幅と第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２の幅との和で決まるため、第２のサイドウォール３５ＳＷ１１，３５ＳＷ１２の幅を変えることにより、ロジックトランジスタ３５のＬＤＤ幅ＷＤ１３を自由に変えることができる。又、図９に示すように、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２は、中間絶縁膜埋め込み前に除去されるので、各セルトランジスタ３３，３３のゲート電極間隔ＧＰが広くなり、中間絶縁膜３６の埋め込み特性には影響を与えず、中間絶縁膜３６内のボイドの発生を防止できる。以上の効果は、特に、多数のメモリセルとロジック回路とを混載する際の、ロジックトランジスタ３５の設定に有効である。
【００５６】
（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
（ａ）  実施例１では、第１のサイドウォール３３ＳＷ１，３３ＳＷ２，３４ＳＷ１，３４ＳＷ２，３５ＳＷ１，３５ＳＷ２を酸化膜（ＮＳＧ）で、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３４ＳＷ１１，３４ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２を窒化膜（ＳｉＮ）で形成する例を説明したが、第２のサイドウォール除去時に、エッチング選択比を取れる構造（例えば、エッチングレートの異なる二重サイドウォール構造）であれば、酸化膜（ＮＳＧ）／ポリシリコン膜等といった他の組み合わせも適用可能である。
（ｂ）  図７−１〜図７−３の製造方法では、セルトランジスタ３３とロジックトランジスタ３５のみ言及したが、メモリセルの周辺回路等、第１のサイドウォール形成後と第２のサイドウォール形成後のどちらでＳ／Ｄインプラを打ち込むか、デバイス特性によりいずれも選択可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１における半導体記憶装置を示す模式的な断面図である。
【図２】従来の多値メモリセルの構造を示す模式的な断面図である。
【図３−１】従来の半導体記憶装置における製造方法例１を示す模式的な断面の製造工程図である。
【図３−２】従来の半導体記憶装置における製造方法例１を示す模式的な断面の製造工程図である。
【図４】従来の製造方法例１におけるロジックトランジスタのＳ／Ｄインプラ時の問題を示す模式的な断面図である。
【図５−１】従来の半導体記憶装置における製造方法例２を示す模式的な断面の製造工程図である。
【図５−２】従来の半導体記憶装置における製造方法例２を示す模式的な断面の製造工程図である。
【図６】従来の製造方法例２におけるセルランジスタの中間絶縁膜埋め込み時の問題を示す模式的な断面図である。
【図７−１】図１の半導体記憶装置における製造方法例を示す模式的な断面の製造工程図である。
【図７−２】図１の半導体記憶装置における製造方法例を示す模式的な断面の製造工程図である。
【図７−３】図１の半導体記憶装置における製造方法例を示す模式的な断面の製造工程図である。
【図８】図７−１〜図７−３の製造方法におけるロジックトランジスタのＳ／Ｄインプラ時の効果を示す模式的な断面図である。
【図９】図７−１〜図７−３の製造方法におけるセルランジスタ３３の中間絶縁膜埋め込み時の効果を示す模式的な断面図である。
【符号の説明】
【００５８】
３０      半導体基板
３３      セルトランジスタ
３３ＳＷ１，３３ＳＷ２，３４ＳＷ１，３４ＳＷ２，３５ＳＷ１，３５ＳＷ２      第１のサイドウォール
３３ＳＷ１１，３３ＳＷ１２，３４ＳＷ１１，３４ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２      第２のサイドウォール
３３Ｇ，３４Ｇ、３５Ｇ      ゲート電極
３３Ｌ１，３３Ｌ２，３４Ｌ１，３４Ｌ２，３５Ｌ１，３５Ｌ２      ＬＤＤ構造
３３Ｈ１，３３Ｈ２、３４Ｈ１，３４Ｈ２，３５Ｈ１，３５Ｈ２      不純物拡散領域
３４      周辺トランジスタ
３５      ロジックトランジスタ
３６      中間絶縁膜
【図１】
2009267073.tif 000003
【図２】
2009267073.tif 000004
【図３−１】
2009267073.tif 000005
【図３−２】
2009267073.tif 000006
【図４】
2009267073.tif 000007
【図５−１】
2009267073.tif 000008
【図５−２】
2009267073.tif 000009
【図６】
2009267073.tif 000010
【図７−１】
2009267073.tif 000011
【図７−２】
2009267073.tif 000012
【図７−３】
2009267073.tif 000013
【図８】
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【図９】
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