(57)【要約】【課題】  高い耐圧性と低いオン抵抗を実現する両導電型能動素子を備えた集積型半導体装置を提供する。【解決手段】  半導体装置において、一導電型を有するシリコン基板を保持基板とし、保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の半導体層に、電子及び正孔をそれぞれ主キャリアとするコンプリメンタリ型能動素子が集積される。能動素子に印加した電圧が横方向に印加される一導電型の不純物層の近傍に、埋め込み絶縁膜を介して一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられ、一導電型を有する保持基板と逆導電型の領域との間に、電源電圧に相当する電圧が逆バイアスで印加され、保持基板と前記埋め込み絶縁膜との界面に空乏層が広がる。【選択図】図１
2009060064.tif 000002
【特許請求の範囲】
【請求項１】
一導電型を有するシリコン基板を保持基板とし、前記保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の前記半導体層に、電子及び正孔をそれぞれ主キャリアとするコンプリメンタリ型能動素子を集積した半導体装置において、前記能動素子に印加した電圧が横方向に印加される一導電型の不純物層の近傍に、前記埋め込み絶縁膜を介して前記一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられ、前記一導電型を有する保持基板と前記逆導電型の領域との間に、電源電圧に相当する電圧が逆バイアスで印加され、前記保持基板と前記埋め込み絶縁膜との界面に空乏層が広がることを特徴とする半導体装置。
【請求項２】
一導電型を有するシリコン基板を保持基板とし、前記保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の前記半導体層に、一導電型チャネルＬＤＭＯＳと逆導電型チャネルＬＤＭＯＳとを集積した半導体装置において、前記一導電型チャネルＬＤＭＯＳ又はその近傍に、前記埋め込み絶縁膜を介して前記一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられ、前記一導電型を有する保持基板と前記逆導電型の領域との間に、電源電圧に相当する電圧が逆バイアスで印加され、前記保持基板と前記埋め込み絶縁膜との界面にドレイン方向に空乏層が広がることを特徴とする半導体装置。
【請求項３】
前記保持基板内に設けられた前記逆導電型の領域と前記一導電型チャネルＬＤＭＯＳのソース領域及びボディー領域とが電気的に接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記逆導電型チャネルＬＤＭＯＳ又はその近傍に、前記埋め込み絶縁膜を介して前記一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられることを特徴とする請求項２又は請求項３記載の半導体装置。
【請求項５】
前記保持基板がｐ型保持基板のときには、前記ｐ型保持基板の電位が低い電源電位に固定され、前記保持基板がｎ型保持基板のときには、前記ｎ型保持基板の電位が高い電源電位に固定されることを特徴とする請求項１から請求項４のいずれか１項記載の半導体装置。
【請求項６】
一導電型を有するシリコン基板を保持基板とし、前記保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の前記半導体層に、一導電型チャネルＬＤＭＯＳと逆導電型チャネルＬＤＭＯＳとを集積した半導体装置の製造方法であって、
前記半導体層の表面から前記保持基板と前記埋め込み絶縁膜との界面に達する開口を形成する工程と、
前記開口を通して、逆導電型の不純物を前記保持基板に注入し、前記保持基板に逆導電型の領域を形成する工程と、
前記開口を導電性を有する材料で埋める工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー用途で用いるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成された集積型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
環境保護及びエネルギーの節約のため、電気機器の消費する電力のうち本来の目的に使用されず熱として放出される電力をできるだけ削減し、電力の消費効率を高めることが求められている。パワー用途で広く使用されているＬＤＭＯＳ（横型二重拡散ＭＯＳ、Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、単に「ＬＤＭＯＳ」と表記する）において、本来の目的に使用されない電力消費を低減することが求められている。
【０００３】
しかしながら、ＬＤＭＯＳにおいては、使用する電圧と素子の単位面積当たりのオン抵抗との間には、トレードオフの関係があり、使用する電圧の高い素子ほど低抵抗化を実現するために、大きな面積を要するという問題が存在する。素子の面積の増大は、資源の浪費につながり、また、素子と、素子を使用する機器の大型化をもたらす。従って、高耐圧でかつ低オン抵抗のＬＤＭＯＳの実現が求められている。
【０００４】
非特許文献１は、高耐圧でかつ低オン抵抗のＬＤＭＯＳを実現する技術の一つとして、ＳＯＩ基板を用いたリサーフＬＤＭＯＳ（ＲＥＳＵＲＦ  ＬＤＭＯＳ、ＲＥｄｕｃｔｉｏｎ  ｏｆ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄｓ  ＬＤＭＯＳ）を開示する。図６は、従来のＳＯＩ基板を用いたｎチャネルリサーフＬＤＭＯＳの一例を示す断面図である。このＬＤＭＯＳを動作させる場合、ＳＯＩ基板の保持基板１をソース１１（ボディー１３）電位に固定することにより、保持基板１／埋め込み絶縁膜２／ドリフト層１４のＭＯＳダイオードを形成し、ドレイン１８に電圧を印加したときに、ドリフト層１４の空乏化が促進される（リサーフ効果）。そのために、ゲート２２のエッジやドレイン端１６、１８の電界が緩和される。
【０００５】
このことを利用すると、同じ耐圧の従来型のＬＤＭＯＳと比較して、ドリフト層１４の不純物濃度を増加することができる。これにより、同じ耐圧を保つのに、ドリフト層１４の幅を低減することが可能となる。ＬＤＭＯＳのオン抵抗は、耐圧が６０Ｖ以上の素子では、主に、ドリフト層１４の抵抗で定められる。従って、ドリフト層１４の不純物濃度の増加とドリフト層１４の幅の低減は、ＬＤＭＯＳのオン抵抗の低下をもたらす。また、単位素子の面積が、ドリフト層１４の幅の低減とともに減少するので、面積当たりゲート長の長い素子を構成することが可能となり、これによりオン抵抗が低下する。このように、ＳＯＩリサーフＬＤＭＯＳは、省資源、省エネルギーに適した特性を有する。
【０００６】
さらに、特許文献１は、さらに耐圧を増加する技術として、ＬＤＭＯＳにおいて、ドレインと逆の導電型を有する保持基板を用いるＳＯＩ基板を用いて、ドレインの下でＳＯＩ基板の埋め込み絶縁膜を除いて、ｐｎ接合を形成して保持基板に空乏層を広げる技術を開示する。ＳＯＩ基板に埋め込み絶縁膜が存在するときには、ドレインに印加した電圧が埋め込み絶縁膜に印加され、ドレインの埋め込み絶縁膜とその上に形成された層との界面において電界が高くなって、絶縁破壊が生じる。しかしながら、ＳＯＩ基板の埋め込み絶縁膜を取り除くことにより、ＳＯＩ基板の保持基板に空乏層が広がるので、ドレイン界面の電界を低減することにより、より高い耐圧性能を実現することが可能となる。
【特許文献１】米国特許第５３８２８１８号明細書
【非特許文献１】ピー・ラトナム(P. Ratnam)，「高電圧集積回路のための新しいＳＯＩＭＯＳＦＥＴ(Novel Silicon-On-Insulator MOSFET for High-Voltage Integrated Circuits)」，エレクトロニクスレターズ(Electronics Letters)，（英国），１９８９年４月１３日発行，第２５巻，第８号，ｐ．５３６−５３７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したＳＯＩ基板を用いるＬＤＭＯＳを、集積型半導体装置に使用するときに生じる問題について以下に説明する。
【０００８】
集積型半導体装置として、図７に示されるハーフブリッジ出力回路を構成するときに、ｐチャネルＬＤＭＯＳ６を高電位側に用い、ｎチャネルＬＤＭＯＳ５を低電位側に用いてハーフブリッジ出力回路を構成する。この構成は、ｎチャネルＬＤＭＯＳを高電位側と低電位側の両方に用いてハーフブリッジ出力回路を作成するのに比較して、ゲート駆動回路５４を簡単に作成することができ、部品数を削減することができるという利点があるからである。
【０００９】
しかしながら、上記したＬＤＭＯＳのリサーフ効果は、保持基板の電位をソース又はボディーの電位にする場合にのみ発生する。したがって、図７に示されるハーフブリッジ出力回路の場合、保持基板の電位をグランド電位（低い電源電位）とすると、ｎチャネルＬＤＭＯＳ５については、保持基板の電位がソース又はボディーの電位と同じになるので、リサーフＬＤＭＯＳを実現することができる。他方、ｐチャネルＬＤＭＯＳ６については、ソース又はボディーの電位が、高電圧の電源電位となるので、保持基板／埋め込み絶縁膜／ドリフト層のＭＯＳダイオードは蓄積側に電界が加わり、リサーフ効果が発生しない。従って、必要な耐圧を得るために、低い濃度で幅の大きいドリフト層を必要とし、単位面積当たりのオン抵抗が高くなるという欠点を生じていた。
【００１０】
本発明は、上記の問題を解決し、リサーフ効果により、高い耐圧性と低いオン抵抗を実現する両導電型チャネルＬＤＭＯＳ等の両導電型能動素子を備えた集積型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の半導体装置は、一導電型を有するシリコン基板を保持基板とし、前記保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の前記半導体層に、電子及び正孔をそれぞれ主キャリアとするコンプリメンタリ型能動素子を集積した半導体装置において、前記能動素子に印加した電圧が横方向に印加される一導電型の不純物層の近傍に、前記埋め込み絶縁膜を介して前記一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられ、前記一導電型を有する保持基板と前記逆導電型の領域との間に、電源電圧に相当する電圧が逆バイアスで印加され、前記保持基板と前記埋め込み絶縁膜との界面に空乏層が広がることを特徴とする。
【００１２】
また、本発明の半導体装置は、一導電型を有するシリコン基板を保持基板とし、前記保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の前記半導体層に、一導電型チャネルＬＤＭＯＳと逆導電型チャネルＬＤＭＯＳとを集積した半導体装置において、前記一導電型チャネルＬＤＭＯＳ又はその近傍に、前記埋め込み絶縁膜を介して前記一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられ、前記一導電型を有する保持基板と前記逆導電型の領域との間に、電源電圧に相当する電圧が逆バイアスで印加され、前記保持基板と前記埋め込み絶縁膜との界面にドレイン方向に空乏層が広がることを特徴とする。
【００１３】
本発明の半導体装置は、前記保持基板内に設けられた前記逆導電型の領域と前記一導電型チャネルＬＤＭＯＳのソース領域及びボディー領域とが電気的に接続されていることを特徴としても良い。
【００１４】
本発明の半導体装置は、前記逆導電型チャネルＬＤＭＯＳ又はその近傍に、前記埋め込み絶縁膜を介して前記一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられることを特徴としても良い。
【００１５】
本発明の半導体装置は、前記保持基板がｐ型保持基板のときには、前記ｐ型保持基板の電位が低い電源電位に固定され、前記保持基板がｎ型保持基板のときには、前記ｎ型保持基板の電位が高い電源電位に固定されることを特徴としても良い。
【００１６】
本発明の半導体装置の製造方法は、一導電型を有するシリコン基板を保持基板とし、前記保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の前記半導体層に、一導電型チャネルＬＤＭＯＳと逆導電型チャネルＬＤＭＯＳとを集積した半導体装置の製造方法であって、前記半導体層の表面から前記保持基板と前記埋め込み絶縁膜との界面に達する開口を形成する工程と、前記開口を通して、逆導電型の不純物を前記保持基板に注入し、前記保持基板に逆導電型の領域を形成する工程と、前記開口を導電性を有する材料で埋める工程と、を具備することを特徴とする。
【発明の効果】
【００１７】
本発明による半導体装置では、保持基板内に保持基板と逆導電型の領域を設けることにより、保持基板内にｐｎ接合ダイオードが形成され、このｐｎ接合ダイオードに逆バイアスを加えることにより、空乏層が逆導電型の領域からＳＯＩ基板の埋め込み絶縁膜に沿ってドリフト層まで広がり、ドレイン端等の電界を緩和する。このリサーフ効果により、従来の半導体装置と比較して、本発明による半導体装置では、ドリフト領域の不純物濃度を高くして、ドリフト領域の幅が狭くすることができ、同じ面積では、低いオン抵抗、同じオン抵抗では、小さな面積を実現することができる。本発明により、高い耐圧性と低いオン抵抗を有する、両導電型チャネルＬＤＭＯＳ等の両導電型能動素子を備えた集積型半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態を図面を参照して説明する。なお、同一の構成要素には同一の参照符号を付して説明を省略する。
【００１９】
図１は、本発明の第１の実施形態の半導体装置の断面を示す図である。本実施形態の半導体装置は、ｐ型保持基板１の上に埋め込み絶縁膜２を有し、埋め込み絶縁膜２の上にシリコン層３を備えるＳＯＩ基板４を用いて形成される。ｐ型保持基板１として、例えば、１０Ω・ｃｍの抵抗を有するシリコン基板を用いる。埋め込み絶縁膜２として、例えば、１μｍの厚さの埋め込みシリコン酸化膜を用いる。そして、埋め込み絶縁膜２の上に、例えば、厚さ１．５μｍのシリコン層３が貼り付けられる。
【００２０】
このシリコン層３には、ｎチャネルＬＤＭＯＳ５とｐチャネルＬＤＭＯＳ６とが形成される。ｎチャネルＬＤＭＯＳ５とｐチャネルＬＤＭＯＳ６の間には、分離絶縁層７が形成され、ｎチャネルＬＤＭＯＳ５とｐチャネルＬＤＭＯＳ６とを分離する。分離絶縁層７として、シリコン酸化膜が用いられる。
【００２１】
ｎチャネルＬＤＭＯＳ５には、ｎ+型ソース領域１１、ｐ+型コンタクト領域１２、ｐ型ボディー領域１３、ｎ-型ドリフト領域１４、ｎ型ドレイン領域１５、ｎ+型ドレインコンタクト領域１６が設けられる。ｎ+型ソース領域１１の上には、ソース電極１７が形成され、ｎ型ドレイン領域１５の上には、ドレイン電極１８が形成される。ソース電極１７とドレイン電極１８の間には、酸化膜１９が形成される。酸化膜１９は、ｎ-型ドリフト領域１４の上に形成されるフィールド酸化膜２０と、チャネル領域とｎ+型ソース領域の一部の上に形成され、フィールド酸化膜２０より膜厚が薄いゲート酸化膜２１とを有する。フィールド酸化膜２０とゲート酸化膜２１の上には、ゲート電極２２が設けられる。
【００２２】
ｎ-型ドリフト領域１４の濃度は、例えば、３×１０16ａｔｏｍ／ｃｍ2である。また、ゲート電極２２は、例えば、ポリシリコンにより形成され、ソース電極１７とドレイン電極１８は、例えば、アルミニウム又はその他の適当な金属により形成される。
【００２３】
また、ｐチャネルＬＤＭＯＳ６には、ｎチャネルＬＤＭＯＳ５と同様に、ｐ+型ソース領域３１、ｎ+型コンタクト領域３２、ｎ型ボディー領域３３、ｐ-型ドリフト領域３４、ｐ型ドレイン領域３５、ｐ+型ドレインコンタクト領域３６が設けられる。ｐ+型ソース領域３１の上には、ソース電極３７が形成され、ｐ型ドレイン領域３５の上には、ドレイン電極３８が形成される。ソース電極３７とドレイン電極３８の間には、酸化膜３９が形成される。酸化膜３９は、ｐ-型ドリフト領域３４の上に形成されるフィールド酸化膜４０と、チャネル領域とｐ+型ソース領域の一部の上に形成され、フィールド酸化膜４０より薄いゲート酸化膜４１とを有する。フィールド酸化膜４０とゲート酸化膜４１の上には、ゲート電極４２が設けられる。
【００２４】
ｐチャネルＬＤＭＯＳ６のソース領域又はソース領域の近傍に、埋め込み酸化膜２と保持基板１との界面に達する開口４５が形成される。この開口４５の下にあるｐ型保持基板内に、逆導電型のｎ+型不純物領域４６が形成される。また、この開口４５には、リンドープポリシリコン４７が埋め込まれ、ｐチャネルＬＤＭＯＳ６のボディー領域３３とｎ+型不純物領域４６とが短絡される。例えば、開口４５はドライエッチングにより形成され、溝として形成されても、複数の穴として形成されてもよい。ｎ+型不純物領域４６は、開口４５を介してイオン注入により形成される。
【００２５】
図２は、このｎチャネルＬＤＭＯＳ５とｐチャネルＬＤＭＯＳ６とを集積した集積型半導体装置をハーフブリッジ出力回路に用いる例を示す。このハーフブリッジ出力回路において、高電圧側のｎチャネルＬＤＭＯＳ５のドレインと低電圧側のｐチャネルＬＤＭＯＳ６のドレインとが配線で出力端子５１に接続される。ｐチャネルＬＤＭＯＳのソース又はボディー電極は、高い電位の電源端子５２に接続され、ｎチャネルＬＤＭＯＳのソース又はボディー電極は、低い電位のグランド端子５３に接続される。ｎチャネルＬＤＭＯＳのゲートとｐチャネルＬＤＭＯＳのゲートは、ゲート駆動回路５４に接続される。以下に説明する埋め込みシリコン酸化膜２と保持基板１との間の界面にも広がる空乏層５５を点線にて示す。
【００２６】
図１及び図２を参照して、この半導体装置の動作について説明する。この半導体装置が動作するとき、ｎチャネルＬＤＭＯＳとｐチャネルＬＤＭＯＳとが、交互にオンオフを繰り返す。ｐチャネルＬＤＭＯＳ６がオン、ｎチャネルＬＤＭＯＳ５がオフのとき、ｎチャネルＬＤＭＯＳ５のドレイン１５がほぼ高い電源電位となり、ｎチャネルＬＤＭＯＳ５に最大の電位が加わり、埋め込みシリコン酸化膜２とｎチャネルのドリフト層１４との間に縦電界が加わり、ドリフト層１４は空乏化する。逆に、ｎチャネルＬＤＭＯＳ５がオン、ｐチャネルＬＤＭＯＳ６がオフのとき、ｐチャネルＬＤＭＯＳ６のドレイン３５がほぼ低い電源電位となり、ｐチャネルＬＤＭＯＳ６には、最大の電位が加わる。これにより、ｎ型不純物層４６と保持基板１とにより形成されるダイオードは、電圧が逆バイアスに印加されるので、空乏層がｐチャネルのドリフト層３４の下にある、埋め込みシリコン酸化膜２と保持基板１との間の界面にも広がる。
【００２７】
このときのｐチャネルＬＤＭＯＳ６の電位分布をシミュレーションで求めた結果について説明する。図３は、溝とｎ型不純物層とを有する本発明のＬＤＭＯＳの電位分布を示し、図８は、溝とｎ型不純物層とを有しない従来のＬＤＭＯＳの電位分布を示す。従来のＬＤＭＯＳの電位分布においては、ドリフト層のＳＯＩ界面が空乏化しないため、ドリフト層に縦電界が生じている。本発明のＬＤＭＯＳの電位分布においては、空乏層がｐチャネルのドリフト層の下にある、埋め込みシリコン酸化膜２と保持基板１との間にある界面にも広がるので、埋め込み絶縁膜に電位が生じ、ドリフト層にはほぼ横電界が生じ、電位の勾配が低下している。
【００２８】
このように、本発明の実施形態においては、ｎチャネルとｐチャネルの両方のＬＤＭＯＳが、オフのときに空乏化するので、ドリフト層をより高い濃度にしても、必要な耐圧強度を得ることができる。同じ１００Ｖ耐圧の素子を設計したところ、従来型では７×１０15ａｔｏｍ／ｃｍ2が最大のドリフト層濃度であったが、本発明を適用することにより、ｎ型と同じ３×１０16ａｔｏｍ／ｃｍ2でも同様の耐圧強度を得ることができた。また、従来は、ドリフト層の幅は９μｍを要したが、本発明では５μｍまで縮小できた。従来の単位面積当たりのオン抵抗は、リサーフ効果のあるｎ型が１５０ｍΩ・ｍｍ2であったのに対し、ｐ型は１５００ｍΩ・ｍｍ2と高いオン抵抗値であった。しかし、本発明を適用することにより、ｐ型のオン抵抗値を４００ｍΩ・ｍｍ2に低減することができた。
【００２９】
以上、ｐ型保持基板を用いた場合について説明したが、次に、ｎ型保持基板を用いる場合について説明する。ｎ型保持基板を用いる場合には、ｎチャネルＬＤＭＯＳに、本発明を適用する。ｎチャネルＬＤＭＯＳに開口を形成し、開口の下にある保持基板に、ｐ+型不純物層を形成する。ポリシリコンにボロン（Ｂ）を添加して溝を埋める。使用時には、保持基板の電位を高い電源電位に固定すると、ｎ型保持基板にもｐ型保持基板と同様な効果が生じる。
【００３０】
また、ソース領域に開口を形成する場合を例に本発明を説明したが、ソース以外の領域であっても、基板表面から埋め込み絶縁層と保持基板との界面に達する開口を形成し、開口の下部（底部）に保持基板の導電型と逆導電型の領域を形成することにより、ｐｎダイオードを形成し、ｐｎダイオードの空乏層がドリフト領域に広がれば本発明の効果を得ることができる。
【００３１】
本発明の第１の実施形態の半導体装置では、保持基板内にｐｎ接合ダイオードが形成されかつ電源電圧印加によりこのダイオードが逆方向にバイアスされる。これにより、保持基板の逆導電型の領域から空乏層がＳＯＩ基板の埋め込み絶縁膜に沿って広がる。ここで、保持基板の不純物濃度を最適化すれば、ドレイン端近くまで空乏層が広がる。これにより、保持基板／埋め込み絶縁膜／ドリフト層のＭＯＳダイオードが、逆バイアスになり、ドリフト層の空乏化を促進する。保持基板と逆導電型チャネルのＬＤＭＯＳにおいては、本発明を適用するまでもなく、電源電圧を印加することにより、ドリフト層が空乏化する。したがって、両方の導電型のＬＤＭＯＳともに、リサーフタイプのＬＤＭＯＳとして動作する。
【００３２】
これにより、両方の導電型のＬＤＭＯＳともに、ドリフト層の濃度をリサーフタイプでない従来のＬＤＭＯＳより高くすることができ、ドリフト領域の幅も狭くすることができ、同じ面積では、低いオン抵抗、同じオン抵抗では、小さな面積を有する半導体装置を実現することができる。
【００３３】
本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態の半導体装置の断面を示す図である。本発明の第２の実施形態の半導体装置においては、ｐチャネルＬＤＭＯＳ６のソース領域３１又はその近傍に加えて、ｎチャネルＬＤＭＯＳ５のドレイン領域１５にも、埋め込み酸化膜２と保持基板１の界面に達する開口２５が形成される。この開口２５の下にｐ型保持基板１と逆導電型のｎ＋型不純物領域２６が形成される。また、この開口２５には、リンドープポリシリコン２７が埋め込まれ、ｎチャネルＬＤＭＯＳ５のドレイン領域１５とｎ+型不純物領域２６とを短絡する。
【００３４】
本発明の第２の実施形態の半導体装置をハーフブリッジ回路に用いる場合の回路接続は、図２に示される本発明の第１の実施形態の半導体装置をハーフブリッジ回路に用いる場合の回路接続と同様である。
【００３５】
本実施形態の半導体装置が動作するとき、ｎチャネルＬＤＭＯＳとｐチャネルＬＤＭＯＳとが、交互にオンオフを繰り返す。ｐチャネルＬＤＭＯＳ６がオン、ｎチャネルＬＤＭＯＳ５がオフのとき、ｎチャネルＬＤＭＯＳ５のドレイン１５がほぼ高い電源電位となり、ｎチャネルＬＤＭＯＳ５に最大の電位が加わる。このとき、ｎチャネルＬＤＭＯＳのドレイン下のｐｎ接合に電圧が加わり、保持基板１内に空乏層に広がる。これにより、ｎチャネルＬＤＭＯＳ５のドレイン端での電界が、本発明の第１の実施形態より低下するので、同じ仕様の基板を用いてもより高い耐圧を有するＬＤＭＯＳを実現できる。
【００３６】
逆に、ｎチャネルＬＤＭＯＳ５がオン、ｐチャネルＬＤＭＯＳ６がオフのとき、ｐチャネルＬＤＭＯＳ６のドレインがほぼ低い電源電位となり、ｐチャネルＬＤＭＯＳには、最大の電位が加わる。これにより、ｎ型不純物層４６と保持基板１とにより形成されるダイオードは、電圧が逆バイアスに印加されるので、空乏層がｐチャネルのドリフト層３４の下にある、埋め込みシリコン酸化膜２と保持基板１との間にある界面にも広がる。この空乏層により、埋め込み絶縁膜２に電位が生じ、ドリフト層３４にはほぼ横電界が生じ、電位の勾配が低下する。この場合、ｐチャネルＬＤＭＯＳ６のドレイン端の埋め込み絶縁膜２に加わる電界は、空乏層により低下しているので、ｎチャネルＬＤＭＯＳのようにドレイン端での電界が耐圧の限界を律することはない。
【００３７】
以上、本発明をＬＤＭＯＳを例として説明したが、ＳＯＩ基板を用い、ＬＤＭＯＳのドリフト層に相当する横方向に高耐圧を実現するための低濃度層を具備するコンプリメンタリ型デバイスを集積化した半導体装置に、本発明を適用することが可能で、同様の効果を得ることができる。
【００３８】
本発明の第３の実施形態においては、本発明をこのようなコンプリメンタリ型デバイスを集積化した半導体装置に適用する例として、NPNバイポーラトランジスタとＰＮＰバイポーラトランジスタを集積化した半導体装置について説明する。図５は、このような本発明の第３の実施形態に係るNPNバイポーラトランジスタとＰＮＰバイポーラトランジスタを集積化した半導体装置の断面を示す図である。
【００３９】
本発明の第３の実施形態の半導体装置は、ｐ型保持基板１の上に埋め込み絶縁膜２を有し、埋め込み絶縁膜２の上にシリコン層３を備えるＳＯＩ基板４を用いて形成される。このシリコン層３に、NPNバイポーラトランジスタ６１とＰＮＰバイポーラトランジスタ６２とが形成される。NPNバイポーラトランジスタ６１とＰＮＰバイポーラトランジスタ６２は、それぞれエミッタ領域６３、ベース領域６４、ドリフト領域６５、コレクタ領域６６と、エミッタ電極６７、ベース電極６８、コレクタ電極６９とが形成される。
【００４０】
ＰＮＰバイポーラトランジスタ６２の外側にある領域に開口７０を形成し、開口７０の下部の保持基板１にｎ+型不純物領域７１を形成し、開口７０をリン添加ポリシリコン７２で埋めて、その上に別の電極７３を形成している。この別の電極７３は、エミッタ電極６７と接続される。本実施形態の半導体装置は、本発明の第１及び第２の実施形態のＬＤＭＯＳに係る半導体装置と同様に、ＰＮＰバイポーラトランジスタのエミッタとｎ+型不純物領域とを電位の高い電源端子に接続し、NPNバイポーラトランジスタのエミッタと保持基板とを電位の低いグランド端子に接続することにより、使用される。
【００４１】
また、本実施形態においても、本発明の第２の実施形態と同様に、NPNバイポーラトランジスタのコレクタ又は近傍の下部にある埋め込み絶縁膜と保持基板との界面に達する開口を形成し、開口の下部の保持基板にｎ＋型不純物領域を形成してｐｎ接合を作ることにより、耐圧をさらに向上することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る半導体装置の断面を示す図である。
【図２】本発明に係るｎチャネルＬＤＭＯＳとｐチャネルＬＤＭＯＳとを用いるハーフブリッジ出力回路を示す図である。
【図３】本発明に係る半導体装置のオフ動作時の電位分布を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の断面を示す図である。
【図５】本発明の第３の実施形態に係る半導体装置の断面を示す図である。
【図６】従来のＳＯＩ基板を用いるＬＤＭＯＳ半導体装置の断面を示す図である。
【図７】従来のｎチャネルＬＤＭＯＳとｐチャネルＬＤＭＯＳとを用いるハーフブリッジ出力回路を示す図である。
【図８】従来の半導体装置のオフ動作時の電位分布を示す図である。
【符号の説明】
【００４３】
１：ｐ型保持基板、２：埋め込み絶縁膜、３：シリコン層、４：ＳＯＩ基板、５：ｎチャネルＬＤＭＯＳ、６：ｐチャネルＬＤＭＯＳ、７：分離絶縁層、１１：ｎ+型ソース領域、１２：ｐ+型コンタクト領域、１３：ｐ型ボディー領域、１４：ｎ-型ドリフト領域、１５：ｎ型ドレイン領域、１６：ｎ+型ドレインコンタクト領域、１７：ソース電極、１８：ドレイン電極、１９：酸化膜、２０：フィールド酸化膜、２１：ゲート酸化膜、２２：ゲート電極、２５：開口、２６：ｎ+型不純物領域、２７：リンドープポリシリコン、３１：ｐ+型ソース領域、３２：ｎ+型コンタクト領域、３３：ｎ型ボディー領域、３４：ｐ-型ドリフト領域、３５：ｐ型ドレイン領域、３６：ｐ+型ドレインコンタクト領域、３７：ソース電極、３８：ドレイン電極、３９：酸化膜、４０：フィールド酸化膜、４１：ゲート酸化膜、４２：ゲート電極、４５：開口、４６：ｎ+型不純物領域、４７：リンドープポリシリコン、５１：出力端子、５２：電源端子、５３：グランド端子、５４：ゲート駆動回路、６１：NPNバイポーラトランジスタ、６２：ＰＮＰバイポーラトランジスタ、６３：エミッタ領域、６４：ベース領域、６５：ドリフト領域、６６：コレクタ領域、６７：エミッタ電極、６８：ベース電極、６９：コレクタ電極、７０：開口、７１：ｎ+型不純物領域、７２リン添加ポリシリコン：、７３：電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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