(57)【要約】【課題】  ゲート絶縁膜にＨｆを含むＭＯＳトランジスタの特性のばらつきを抑制するために、Ｈｆ密度の面内ばらつきを少なくすることが必要である。【解決手段】  半導体基板上に、熱酸化により酸化シリコンまたは酸窒化シリコンを含む絶縁膜(40)を形成する。絶縁膜の上にＨｆを含むガス(45)を供給して、絶縁膜の上にＨｆ原子(41)を堆積させる。Ｈｆ原子が堆積している絶縁膜を、酸素雰囲気中(46)で熱処理する。酸素雰囲気中で熱処理した後、絶縁膜の上に、ゲート電極(50P,50N)を形成する。ゲート電極の両側に、ソース領域及びドレイン領域(52P,52N)を形成する。【選択図】  図１−２
2009239002.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、熱酸化により酸化シリコンまたは酸窒化シリコンを含む絶縁膜を形成する工程と、
前記絶縁膜の上にＨｆを含むガスを供給して、該絶縁膜の上にＨｆ原子を堆積させる工程と、
Ｈｆ原子が堆積している前記絶縁膜を、酸素雰囲気中で熱処理する工程と、
前記酸素雰囲気中で熱処理した後、前記絶縁膜の上に、ゲート電極を形成する工程と、
前記ゲート電極の両側に、ソース領域及びドレイン領域を形成する工程と
を含む半導体装置の製造方法。
【請求項２】
前記Ｈｆ原子を堆積させる工程で堆積するＨｆ原子の量は、１原子層以下である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｈｆ原子を堆積させる工程で堆積するＨｆ原子の密度は、１×１０１５原子／ｃｍ２以下である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記Ｈｆ原子を堆積させる工程において、Ｈｆを含むガスが、さらにＣを含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネルとゲート電極との間にＨｆを含む半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート絶縁膜材料として、比誘電率の高いハフニウム系酸化物が注目されている（非特許文献１）。ゲート絶縁膜にハフニウム系酸化物を用いると、フェルミレベルピニング効果により、フラットバンド電圧（Ｖｆｂ）が変動してしまうことが知られている。「フラットバンド電圧」とは、ゲート電極に電圧を印加していないときに半導体表面のエネルギバンドの曲がりを補正するために必要な電圧を意味する。ＨｆＳｉＯ等の高誘電率膜とポリシリコン膜との間に酸化シリコン膜を挿入することにより、フラットバンド電圧の変動を抑制することができる（特許文献１、２）。
【０００３】
逆に、フラットバンド電圧の変動による閾値電圧の増大を利用して、チャネル領域の閾値電圧調整用の不純物濃度を低減させることができる。不純物濃度を低減させると、キャリア移動度が向上する。ＳｉＯＮ膜とポリシリコン膜との間にサブモノレイヤのＨｆを導入してフラットバンド電圧を変動させることにより、閾値制御用の不純物濃度を低減させることができる（非特許文献２）。
【０００４】
【特許文献１】特開２００５−１５９３１６号公報
【特許文献２】特開２００５−２７７２２３号公報
【非特許文献１】"Impact of Very Low Hf Concentration (Hf=6%) Cap Layer on Performance and Reliability Improvement of HfSiON-CMOSFET with EOT Scalable to 1nm", Motoyuki Sato et al., IEDM Technical Digest, pp.243-246 (2006)
【非特許文献２】"Advantages of gate work-function engineering by incorporating sub-monolayer Hf at SiON/poly-Si interface in low-power CMOS", Y. Shimamoto et al., Symposium on VLSI Technology Digest of Technical Papers, pp.132-133 (2005)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
基板上に形成される多数のＭＯＳトランジスタの特性のばらつきを抑制するために、Ｈｆ密度の面内ばらつきを少なくすることが必要である。
【課題を解決するための手段】
【０００６】
上記課題を解決するための半導体装置の製造方法は、
半導体基板上に、熱酸化により酸化シリコンまたは酸窒化シリコンを含む絶縁膜を形成する工程と、
前記絶縁膜の上にＨｆを含むガスを供給して、該絶縁膜の上にＨｆ原子を堆積させる工程と、
Ｈｆ原子が堆積している前記絶縁膜を、酸素雰囲気中で熱処理する工程と、
前記酸素雰囲気中で熱処理した後、前記絶縁膜の上に、ゲート電極を形成する工程と、
前記ゲート電極の両側に、ソース領域及びドレイン領域を形成する工程と
を含む。
【発明の効果】
【０００７】
Ｈｆ原子を堆積させた後、酸素雰囲気中で熱処理を行うと、Ｈｆ原子と一緒に堆積しているＣ原子を除去することができる。この方法を採用すると、絶縁膜とゲート電極との間にＨｆＯ膜またはＨｆＳｉＯ膜を配置する場合に比べて、Ｈｆ密度の面内ばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
図１Ａ〜図２Ｃを参照して、実施例による半導体装置の製造方法について説明する。
【０００９】
図１Ａに示すように、シリコンからなる半導体基板１０の表層部に素子分離絶縁膜１１を形成し、複数の活性領域を画定する。素子分離絶縁膜１１は、例えば、シリコン局所酸化（ＬＯＣＯＳ）法、シャロートレンチアイソレーション（ＳＴＩ）法等により形成される。図において、左側の活性領域がｐＭＯＳトランジスタ用であり、右側の活性領域がｎＭＯＳトランジスタ用である。
【００１０】
ｎＭＯＳトランジスタ用の活性領域をレジストパターン２５で覆い、ｐＭＯＳトランジスタ用の活性領域にリン（Ｐ）を注することにより、ｎ型ウェル２０を形成する。
【００１１】
図１Ｂに示すように、ｐＭＯＳ用の活性領域の表層部に閾値制御用のボロン（Ｂ）を注入することにより、チャネルドープ領域２１を形成する。チャネルドープ後、レジストパターン２５を除去する。
【００１２】
図１Ｃに示すように、ｐＭＯＳトランジスタ用の活性領域をレジストパターン３５で覆い、ｎＭＯＳトランジスタ用の活性領域にＢを注入することにより、ｐ型ウェル３０を形成する。
【００１３】
図１Ｄに示すように、ｎＭＯＳ用の活性領域の表層部に閾値制御用のＰを注入することにより、チャネルドープ領域３１を形成する。チャネルドープ後、レジストパターン３５を除去する。
【００１４】
図１Ｅに示すように、半導体基板１０の表面を熱酸化することにより、酸化シリコン（ＳｉＯ２）からなる絶縁膜４０を形成する。絶縁膜４０の厚さは、たとえば１．７ｎｍとする。なお、酸化シリコンに代えて、酸窒化シリコン（ＳｉＯＮ）を用いてもよい。
【００１５】
図１Ｆに示すように、半導体基板１０を反応容器内に配置し、Ｈｆを含むガス４５を半導体基板１０の表面上に供給することにより、絶縁膜４０の上に、Ｈｆ原子を堆積させる。Ｈｆ原料としてテトラキスジエチルアミノハフニウム（Ｈｆ（ＮＥｔ２）４）を用い、キャリアガスとしてＮ２を用いる。すなわち、Ｈｆを含むガスは、気化した（Ｈｆ（ＮＥｔ２）４）とＮ２との混合ガスである。
【００１６】
Ｈｆ原子堆積時の基板温度は２５０℃〜３５０℃とし、圧力は４００Ｐａ〜２７００Ｐａとし、Ｈｆ原料の供給量は４ｍｇ／分とし、原料供給時間を１ｓ〜１０ｓとする。
【００１７】
図２Ａに、Ｈｆ原子堆積後の基板表面の拡大断面図を模式化して示す。絶縁膜４０の表面に、Ｈｆ原子４１が離散的に堆積している。Ｈｆ原子４１の堆積量は１原子層未満とする。言い換えると、Ｈｆ原子密度を、１×１０１５個／ｃｍ２未満とする。Ｈｆの原料ガスに含まれていた炭素（Ｃ）原子４２も、Ｈｆ原子と一緒に絶縁膜４０の表面に堆積する。
【００１８】
図１Ｇに示すように、Ｈｆ原子の堆積後、反応容器内を窒素ガス４６で置換する（窒素パージを行う）。例えば、窒素ガスの流量を５００ｓｃｃｍ〜２０００ｓｃｃｍとし、３０秒間窒素ガスを流す。
【００１９】
図１Ｈに示すように、半導体基板１０を、酸素雰囲気４７中で熱処理する。例えば、酸素ガスの流量を１７５０ｓｃｃｍとし、基板温度を４５０℃〜６５０℃とし、熱処理時間を１０ｓ〜３０ｓとする。
【００２０】
図２Ｂに、この熱処理時の基板表面の拡大断面図を模式化して示す。Ｈｆ原子４１に結合していたＣ原子４２が酸素と結合することによって基板上から除去される。
【００２１】
図１Ｉに示すように、Ｈｆ原子が堆積している絶縁膜４０、及び素子分離絶縁膜１１の上に、多結晶シリコンからなるゲート電極膜５０を形成する。ゲート電極膜５０は、例えば化学気相成長（ＣＶＤ）により成膜される。
【００２２】
図２Ｃに示すように、絶縁膜４０と多結晶シリコンからなるゲート電極膜５０との界面に、Ｈｆ原子４１が分布する。Ｈｆ原子の分布量は、１原子層に相当する量未満である。
【００２３】
図１Ｊに示すように、ゲート電極膜５０をパターニングすることにより、ｐＭＯＳトランジスタ用及びｎＭＯＳトランジスタ用の活性領域上に、それぞれゲート電極５０Ｐ及び５０Ｎを残す。ｎＭＯＳトランジスタ用の活性領域をレジストパターンで覆い、ゲート電極５０Ｐの両側の基板表層部にＢを注入する。これにより、ｐＭＯＳトランジスタのソース及びドレインのエクステンション領域５１Ｐが形成される。次に、ｐＭＯＳトランジスタ用の活性領域をレジストパターンで覆い、ゲート電極５０Ｎの両側の基板表層部にＰを注入する。これにより、ｎＭＯＳトランジスタのソース及びドレインのエクステンション領域５１Ｎが形成される。
【００２４】
図１Ｋに示すように、ゲート電極５０Ｐ及び５０Ｎの側面に、酸化シリコンからなるサイドウォールスペーサ５５を形成する。このとき、サイドウォールスペーサ５５よりも外側に形成されていた絶縁膜４０も除去される。
【００２５】
ｎＭＯＳトランジスタ用の活性領域をレジストパターンで覆い、ゲート電極５０Ｐ及びその側面上のサイドウォールスペーサ５５をマスクとして、基板表層部にＢを注入する。これにより、ｐＭＯＳトランジスタのソース及びドレイン領域５２Ｐが形成される。次に、ｐＭＯＳトランジスタ用の活性領域をレジストパターンで覆い、ゲート電極５０Ｎ及びその側面上のサイドウォールスペーサ５５をマスクとして、基板表層部にＰを注入する。これにより、ｎＭＯＳトランジスタのソース及びドレイン領域５２Ｎが形成される。
【００２６】
図１Ｌに示すように、ソース及びドレイン領域５２Ｐ、５２Ｎの表面、及びゲート電極５０Ｐ、５０Ｎの上面に、金属シリサイド膜５８を形成する。金属シリサイド膜には、例えば、ＣｏＳｉ、ＮｉＳｉ等が用いられる。
【００２７】
上記実施例による方法で、直径２００ｍｍのウエハ上にＨｆ原子を堆積させた試料Ｅを作製した。試料Ｅの作製条件は下記の通りである。
・Ｈｆ堆積時の基板温度  ３５０℃
・Ｈｆ（ＮＥｔ２）４の供給量  ４ｍｇ／分
・圧力  ７３０Ｐａ
・Ｈｆ原料供給時間  １０ｓ
・酸素雰囲気での熱処理温度  ３５０℃
・酸素雰囲気での熱処理時間  ２０ｓ
比較例として、従来の方法、すなわちＨｆ（ＮＥｔ２）４とＯ２とを同時に基板上に供給してＨｆＯ膜を形成することにより、試料Ｒを作製した。試料Ｒの作製条件は下記の通りである。
・ＨｆＯ堆積時の基板温度  ３５０℃
・Ｈｆ（ＮＥｔ２）４の供給量  ４ｍｇ／分
・Ｏ２流量  １７５０ｓｃｃｍ
・圧力  ７３０Ｐａ
・原料供給時間  １０ｓ
図３Ａに、試料Ｅ及びＲに用いたウエハの平面図を示す。試料Ｅ及びＲについて、ウエハの中心Ａ０、及び中心から８０ｍｍ離れた４回回転対称となる４箇所Ａ１〜Ａ４のＨｆ密度を、蛍光Ｘ線による元素分析法を用いて計測した。
【００２８】
図３Ｂに、Ｈｆ原子密度の測定結果の平均値を示す。縦軸は、Ｈｆ原子密度を単位「×１０１４個／ｃｍ２」で表す。試料ＥとＲとでは、Ｈｆ原料の供給量及び供給時間が同一であるにもかかわらず、試料ＥのＨｆ原子密度が約５．９×１０１４個／ｃｍ２であるのに対し、試料ＲのＨｆ原子密度は約２．０×１０１４個／ｃｍ２であった。試料ＲのＨｆ原子密度が低いのは、原料が基板表面に到達する前に、Ｈｆ原料と酸素とが反応したためと考えられる。
【００２９】
図３Ｃに、Ｈｆ原子密度の標準偏差を示す。試料ＥのＨｆ原子密度の標準偏差が約４％であり、試料ＲのＨｆ原子密度の標準偏差が約１５％であった。このように、実施例による方法を採用することにより、Ｈｆ原子密度の面内のばらつきを抑制することができる。
【００３０】
次に、Ｈｆ原子密度がほぼ等しくなる条件で、試料Ｅ、Ｒ１、Ｒ２を作製した。試料Ｅは、実施例による方法で作製される。試料Ｒ１、Ｒ２は、比較例による方法で作製される。
【００３１】
図４Ａに、試料Ｒ１の断面図を示す。Ｓｉ基板の上に、ＳｉＯ２膜、ＨｆＳｉＯｘ膜、及び多結晶Ｓｉ膜が形成されている。ＨｆＳｉＯｘ膜の厚さは０．５ｎｍであり、膜中のＨｆとＳｉとの合計の原子数に対するＨｆの原子数の比（Ｈｆ／（Ｈｆ＋Ｓｉ））は２２．８％である。ＨｆＳｉＯｘ膜は、原料として、Ｈｆ（ＮＥｔ２）４、Ｏ２、及びジエチルシランを用いたＣＶＤにより形成した。
【００３２】
図４Ｂに、試料Ｒ２の断面図を示す。ＨｆＳｉＯｘ膜の厚さが０．７ｎｍであり、原子数比Ｈｆ／（Ｈｆ＋Ｓｉ）は１３．０％である。
【００３３】
図４Ｃに、試料Ｅの断面図を示す。ＳｉＯ２膜と多結晶Ｓｉ膜との界面に、１原子層未満のＨｆ原子が分布している。Ｈｆ原子堆積時の基板温度を２５０℃とし、Ｈｆ原料の供給時間を３秒とした。
【００３４】
図４Ｄに、試料Ｒ１、Ｒ２、及びＥのＨｆ原子密度を示す。縦軸は、Ｈｆ原子密度を単位「×１０１３個／ｃｍ２」で表す。３つの試料Ｒ１、Ｒ２、ＥのＨｆ原子密度は、ほぼ等しい。
【００３５】
試料Ｒ１、Ｒ２、ＥのＭＯＳ構造のフラットバンド電圧の変動量は、ＳｉＯ２膜と多結晶Ｓｉ膜との界面のＨｆ原子密度に依存する。試料Ｒ１、Ｒ２の構造で、試料Ｅと同程度のＨｆ原子密度を実現するためには、ある程度の厚さのＨｆＳｉＯｘ膜を配置しなければならない。これに対し、試料Ｅでは、ＳｉＯ２膜と多結晶シリコン膜との間に、１原子層未満の量のＨｆ原子が分布するのみである。
【００３６】
３つの試料のＳｉ基板と多結晶Ｓｉ膜との間の酸化膜換算膜厚（ＥＯＴ）を等しくするためには、試料Ｒ１、Ｒ２のＳｉＯ２膜を、試料ＥのＳｉＯ２膜よりも薄くしなければならない。ＳｉＯ２膜は、高温熱酸化により形成されるため、膜品質が高い。これに対し、ＣＶＤで形成されるＨｆＳｉＯｘ膜の品質は、ＳｉＯ２膜の品質よりも低い。ＥＯＴを等しくするという前提条件の下で、試料Ｅでは、相対的に高品質のＳｉＯ２膜が厚くなる。このため、リーク電流を低減することが可能になる。
【００３７】
図５に、実施例による方法で作製したｐＭＯＳトランジスタと、比較例による方法で作製したｐＭＯＳトランジスタとについて、ＥＯＴとフラットバンド電圧の移動量との関係を測定した結果示す。横軸はＥＯＴを単位「ｎｍ」で表し、縦軸はフラットバンド電圧のシフト量を単位「Ｖ」で表す。図中の黒丸は、Ｈｆ原料の供給時間を３秒として、実施例による方法で作製した試料の測定値を示す。白丸は、比較例による方法で作製した試料の測定値を示す。白丸に付した数値は、原子数比Ｈｆ／（Ｈｆ＋Ｓｉ）及びＨｆＳｉＯｘ膜の厚さを示す。
【００３８】
比較例による方法では、ＥＯＴが薄くなるに従って、フラットバンド電圧のシフト量の絶対値が小さくなる。これに対し、実施例による方法では、ＥＯＴを薄くしても、大きなフラットバンド電圧のシフト量を実現することができる。フラットバンド電圧のシフトが大きい場合には、閾値制御用のチャネルドープ量を少なくすることができる。ＥＯＴが薄くなり、かつチャネルドープ量が少なくなるため、実施例による方法を採用することにより、オン電流特性の向上が期待できる。
【００３９】
図６に、図５に示した試料と同じ試料について、ＥＯＴとゲートリーク電流との関係を測定した結果示す。横軸はＥＯＴを単位「ｎｍ」で表し、縦軸はゲートリーク電流を単位「Ａ／ｃｍ２」で表す。ゲートリーク電流の測定は、ゲート電極に、フラットバンド電圧＋１Ｖを印加した状態で行った。
【００４０】
ＥＯＴが薄くなるに従って、ゲートリーク電流が増加する傾向にある。実施例による方法で作製した試料のゲートリーク電流は、比較例による方法で作製した複数の試料のゲートリーク電流の傾向から予測される値よりも少ないことがわかる。このように、ゲートリーク電流の観点からみても、実施例による半導体装置の製造方法は、比較例に比べて有利である。
【００４１】
例えば、閾値電圧−０．２５ＶのｐＭＯＳトランジスタを作製する場合、チャネルドーズ量を１×１０１５〜１×１０１６ｃｍ−２にしなければならない。ゲート絶縁膜であるＳｉＯ２膜またはＳｉＯＮ膜と、ゲート電極である多結晶シリコン膜との界面にＨｆ原子を分布させてフラットバンド電圧をシフトさせることにより、チャネルドーズ量を１×１０１３ｃｍ−２程度まで低減させることができる。
【００４２】
ゲート電極がｎ型であるｎＭＯＳトランジスタの場合、ＳｉＯ２膜と多結晶シリコン膜との界面にＨｆを分布させると、フラットバンド電圧のシフトが正になる。これにより、チャネルドープ量を低減させることができる。
【００４３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４４】
以上の第１〜第ｎの実施例を含む実施形態に関し、更に以下の付記を開示する。
【００４５】
（付記１）
半導体基板上に、熱酸化により酸化シリコンまたは酸窒化シリコンを含む絶縁膜を形成する工程と、
前記絶縁膜の上にＨｆを含むガスを供給して、該絶縁膜の上にＨｆ原子を堆積させる工程と、
Ｈｆ原子が堆積している前記絶縁膜を、酸素雰囲気中で熱処理する工程と、
前記酸素雰囲気中で熱処理した後、前記絶縁膜の上に、ゲート電極を形成する工程と、
前記ゲート電極の両側に、ソース領域及びドレイン領域を形成する工程と
を含む半導体装置の製造方法。
【００４６】
（付記２）
前記Ｈｆ原子を堆積させる工程で堆積するＨｆ原子の量は、１原子層以下である付記１に記載の半導体装置の製造方法。
【００４７】
（付記３）
前記Ｈｆ原子を堆積させる工程で堆積するＨｆ原子の密度は、１×１０１５原子／ｃｍ２以下である付記１または２に記載の半導体装置の製造方法。
【００４８】
（付記４）
前記Ｈｆ原子を堆積させる工程において、Ｈｆを含むガスが、さらにＣを含む付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記５）
前記半導体基板の少なくとも表層部、及び前記ゲート電極が、シリコンで形成されている付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５０】
【図１−１】（１Ａ）〜（１Ｄ）は、実施例による半導体装置の製造途中段階における断面図である。
【図１−２】（１Ｅ）〜（１Ｈ）は、実施例による半導体装置の製造途中段階における断面図である。
【図１−３】（１Ｉ）〜（１Ｋ）は、実施例による半導体装置の製造途中段階における断面図であり、（１Ｌ）は、実施例による半導体装置の断面図である。
【図２】実施例による半導体装置の製造途中段階におけるゲート絶縁膜部分を模式化した断面図である。
【図３】（３Ａ）は、試料Ｅ及びＲに用いたウエハの平面図であり、（３Ｂ）は、試料Ｅ及びＲのＨｆ原子密度の測定結果を示すグラフであり、（３Ｃ）は、試料Ｅ及びＲのＨｆ原子密度の標準偏差を示すグラフである。
【図４】（４Ａ）〜（４Ｃ）は、それぞれ試料Ｒ１、Ｒ２、及びＥの断面図であり、（４Ｄ）は、試料Ｒ１、Ｒ２、ＥのＨｆ原子密度の測定結果を示すグラフである。
【図５】実施例及び比較例による方法で作製した試料のＥＯＴとフラットバンド電圧のシフト量との関係を示すグラフである。
【図６】実施例及び比較例による方法で作製した試料のＥＯＴとゲートリーク電流との関係を示すグラフである。
【符号の説明】
【００５１】
１０  半導体基板
１１  素子分離絶縁膜
２０  ｎ型ウェル
２１  チャネルドープ領域
２５  レジストパターン
３０  ｐ型ウェル
３１  チャネルドープ領域
３５  レジストパターン
４０  絶縁膜
４１  Ｈｆ原子
４２  Ｃ原子
４５  Ｈｆを含むガス
４６  Ｎ２ガス
４７  酸素雰囲気
５０  ゲート電極膜
５０Ｐ、５０Ｎ  ゲート電極
５１Ｐ、５１Ｎ  エクステンション部
５２Ｐ、５２Ｎ  ソース及びドレイン領域
５５  サイドウォールスペーサ
５８  金属シリサイド膜
【図１−１】
2009239002.tif 000003
【図１−２】
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【図１−３】
2009239002.tif 000005
【図２】
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【図３】
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【図４】
2009239002.tif 000008
【図５】
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【図６】
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