(57)【要約】【課題】ＣＤＳアンプを含むＡＦＥ等の半導体集積回路装置において、ＣＤＳアンプに過大信号が入力した時、ＣＤＳアンプの応答特性の劣化を防止することができる技術を提供する。【解決手段】ＣＤＳアンプ１０２を備えたＡＦＥ等において、過大信号の入力を検出してＣＤＳアンプ１０２にリセットをかけることで、ＣＤＳアンプ１０２が飽和しないようにする。これにより、ＣＤＳアンプ１０２の過渡応答に異常が起こらなくなる。具体的には、ＣＤＳアンプ１０２への入力信号の比較を比較器（ＣＭＰ１）１０７で行い、過大信号入力時にはリセット回路（ｒｅｓｅｔ）１０９によりＣＤＳアンプ１０２にリセットをかけ（ＣＤＳアンプ１０２の入力端を一定の電圧に固定する）、ＣＤＳアンプ１０２が過大信号入力を増幅しないようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２入力を有するスイッチドキャパシタ形式のＣＤＳアンプと、
前記第１及び第２入力間の第１電圧と、第２電圧とを比較する第１比較器と、
前記第１比較器において、前記第１電圧が前記第２電圧より大きいと判定された時、前記ＣＤＳアンプの前記第１及び第２入力を一定の電圧に固定する第１回路と、を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記ＣＤＳアンプの出力側に設けられたＡ／Ｄコンバータと、
前記第１比較器において、前記第１電圧が前記第２電圧より大きいと判定された時、前記Ａ／Ｄコンバータの出力をオーバーフローさせる第２回路と、をさらに有することを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記ＣＤＳアンプの出力側に、第３及び第４入力を有するスイッチドキャパシタ形式のＰＧＡアンプと、  
前記第３及び第４入力間の第３電圧と、第４電圧とを比較する第２比較器と、
前記第２比較器において、前記第３電圧が前記第４電圧より大きいと判定された時、前記ＰＧＡアンプの前記第３及び第４入力を一定の電圧に固定する第３回路と、をさらに有することを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記ＰＧＡアンプの出力側に設けられたＡ／Ｄコンバータと、
前記第１比較器において、前記第１電圧が前記第２電圧より大きいと判定された時、または、前記第２比較器において、前記第３電圧が前記第４電圧より大きいと判定された時、前記Ａ／Ｄコンバータの出力をオーバーフローさせる第４回路と、をさらに有することを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第２電圧は、前記ＣＤＳアンプのゲインに対応して変化することを特徴とする半導体集積回路装置。
【請求項６】
請求項３記載の半導体集積回路装置において、
前記第４電圧は、前記ＰＧＡアンプのゲインに対応して変化することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、カメラ付き携帯電話機、デジタルスチルカメラ及びデジタルビデオカメラ用前処理ＬＳＩ（以下、「ＡＦＥ」という）の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、ＡＦＥにおいては、以下の技術が考えられる。
【０００３】
図１１は、本発明の前提として検討したＡＦＥの構成を示すブロック図である。
【０００４】
図１１に示すように、本発明の前提として検討したＡＦＥは、ＣＤＳブロックと、ＰＧＡアンプと、Ａ／Ｄコンバータ（ＡＤＣ）と、ロジック回路（Ｌｏｇｉｃ）と、チャージポンプ（Ｃ．Ｐ）などから構成される。ＣＤＳブロックは、サンプルホールドアンプ（ＳＨ）と、外付けのオフセット保持容量と、ＣＤＳアンプなどから構成される。
【０００５】
イメージセンサ（ＣＣＤ）からＣＤＳブロックに入力されたセンサ信号は、ＣＤＳブロックにて信号成分が取り出され、その信号成分がＰＧＡアンプで増幅され、ＡＤＣでデジタルデータに変換される。イメージセンサ（ＣＣＤ）からのセンサ信号波形は、フィードスルー部（黒レベル）と信号部（信号成分）などから成る。
【０００６】
なお、ＡＤＣは「Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ」の略、ＣＤＳは「Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ」の略、ＳＨは「Ｓａｍｐｌｅ  Ｈｏｌｄ」の略、ＰＧＡは「Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ」の略、Ｃ．Ｐは「Ｃｈａｒｇｅ  Ｐｕｍｐ」の略、ＡＦＥは「Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ」の略である。
【０００７】
図１２（ａ）は、図１１に示したＣＤＳブロックの具体的な構成例を示す回路図、図１２（ｂ）は入力容量ｃ２，ｃ３（可変容量）の構成例を示す図である。図１３は、図１２に示したＣＤＳブロックの動作タイミングを示す波形図である。
【０００８】
図１２（ａ）に示すように、ＣＤＳブロックは、入力スイッチＴ１，Ｔ２，Ｔ３と、入力容量ｃ０，ｃ２，ｃ３と、センサオフセットを打ち消すための信号ＶＲ０を保持しておくためのオフセット保持容量ｃ１と、帰還容量ｃ４，ｃ５と、帰還容量ｃ４，ｃ５を参照電圧ＶＲ１，ＶＲ２，ＶＲ３に接続するためのスイッチＴ５，Ｔ６，Ｔ７，Ｔ１０と、帰還容量ｃ４，ｃ５をプラス出力ｖｏｐ及びマイナス出力ｖｏｎに接続するためのスイッチＴ８，Ｔ９と、信号増幅時に入力容量ｃ２，ｃ３の入力側を短絡するためのスイッチＴ４などから成るスイッチドキャパシタ形式の構成である。入力容量ｃ２，ｃ３は可変容量であり、図１２（ｂ）に示すようにスイッチの切替えにより容量値を制御できるようになっている。これによりＣＤＳアンプのゲインを可変とすることが出来る。
【０００９】
このＣＤＳブロックの動作は図１３を参照して次の様になる。イメージセンサ（ＣＣＤ）からセンサ信号入力ｃｄｓｉｎに入力された信号は、入力スイッチＴ１を介してフィードスルー部ｆ０が入力容量ｃ０にサンプリングされ、フィードスルー部ｆ０と信号ＶＲ０の差分が、黒レベルの信号を保持するサンプルホールドアンプ（ＳＨ）で出力される。なお、信号ＶＲ０はセンサオフセットを打ち消すために加えられるオフセット電圧である。次に、入力スイッチＴ１がオフし、サンプルホールドアンプ（ＳＨ）の出力は、入力スイッチＴ３を介して入力容量ｃ３にサンプリングされる。同時に、入力スイッチＴ２を介してセンサ信号入力ｃｄｓｉｎに入力された信号部ｓ０が入力容量ｃ２にサンプリングされる。この時、帰還容量ｃ４，ｃ５は参照電圧ＶＲ１〜ＶＲ３に接続される。次に、入力スイッチＴ２，Ｔ３とスイッチＴ５〜Ｔ７，Ｔ１０がオフし、スイッチＴ４，Ｔ８，Ｔ９がオンすることで、ｃ２／ｃ４及びｃ３／ｃ５で決まるゲインで信号が増幅される。この様に、ＣＤＳブロックは入力信号のフィードスルー部（黒レベル）と信号部との差分を増幅する動作となっている。
【００１０】
なお、本出願人は、発明した結果に基づき、「ＡＦＥ回路に用いられるＣＤＳアンプに過大入力があった際に動作するリセット回路を設ける」という観点で先行技術調査を行った。その結果、特許文献１〜３が抽出された。特許文献１は、オフセットの校正を行うとともにノイズ除去する校正論理回路をＡＦＥ回路に関するものである。また、特許文献２は、ＣＤＳとＰＧＡで全体ゲイン調節を分割することにより、回路構成を簡略化してチップ面積を減少させたＡＦＥ回路に関するものである。また、特許文献３は、低ノイズで低パワーのＣＭＯＳ相関ダブルサンプラ（ＣＤＳ）回路に関するものである。
【特許文献１】特開２００２−５７９４５号公報
【特許文献２】特開２００５−４５７８６号公報
【特許文献３】特開平１１−１０３４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記のようなＡＦＥの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１２】
例えば、図１２の例では、入力容量ｃ２，ｃ３にサンプリングされた電荷が、帰還容量ｃ４，ｃ５に移動することで信号増幅が行われ、入力信号がｃ２／ｃ４及びｃ３／ｃ５の比で増幅され、プラス出力ｖｏｐとマイナス出力ｖｏｎの差分として出力に現れる。しかし、プラス出力ｖｏｐ、マイナス出力ｖｏｎは電源電圧とグランドの範囲を超えることは出来ないため、大信号が入力された場合にはアンプ出力が飽和し、電源電圧とグランドに張り付いてしまう。この場合でも電荷は入力容量ｃ２，ｃ３に保存されるため、出力が動かない分は入力が動くことで、電荷の再配分が行われる。この結果、ＣＤＳアンプ入力端のバーチャルショートが働かなくなり、通常であればほぼ同じ電圧となっている入力が開いてしまう。
【００１３】
大信号が入力され続けた場合、バーチャルショートが働かない状態が続くため、ＣＤＳアンプ内の入力差動ペアトランジスタには大きな信号差が印加され続ける事で、入力差動ペアトランジスタのゲート酸化膜界面に電荷が注入され、このトランジスタの閾値電圧Ｖｔｈが変化してしまう。この現象はスロートラップ現象として知られている。この結果、入力差動ペアトランジスタの特性が異なるようになり、ＣＤＳアンプの応答特性が変わってしまう。
【００１４】
そして、大信号入力が終了してもトランジスタに注入された電荷はゆっくりと抜けていくため、トランジスタの特性の変化は直ぐには戻らず、特性が元に戻るまではＣＤＳアンプの応答特性が異なったままとなる。つまり、同じ信号に対するＣＤＳアンプの応答が、過大信号入力の前後で異なる事になる。
【００１５】
カメラシステム等においては、この過大信号入力は明るい光源などのハイライト信号として表示される。過大信号入力の前後でＣＤＳアンプの特性が異なっていることにより、図１４に示す様に実際には存在しない画像、例えば、ハイライト尾引き等が画像に表示されることになる。図１４は、本発明の前提として検討したＡＦＥにおいて、過大信号入力時の画像出力例を示す図である。
【００１６】
そこで、本発明の１つの目的は、ＣＤＳアンプを含むＡＦＥ等の半導体集積回路装置において、ＣＤＳアンプに過大信号が入力した時、ＣＤＳアンプの応答特性の劣化を防止することができる技術を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、代表的な実施例による半導体集積回路装置は、ＣＤＳアンプを備えたＡＦＥ等において、過大信号の入力を検出してＣＤＳアンプにリセットをかける（一定電圧に固定する）ことで、ＣＤＳアンプが飽和しないようにしたものである。これにより、ＣＤＳアンプの過渡応答に異常が起こらない。具体的には、ＣＤＳアンプへの入力信号の比較を比較器で行い、過大信号入力時にはＣＤＳアンプにリセットをかけ、過大信号入力を増幅しないようにする。
【発明の効果】
【００２０】
代表的な実施例によれば、ＣＤＳアンプを含むＡＦＥ等の半導体集積回路装置において、ＣＤＳアンプに過大信号が入力した時、ＣＤＳアンプにリセットがかかるため、ＣＤＳアンプが飽和せず、ＣＤＳアンプの応答特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１による半導体集積回路装置の構成例を示す回路図、図２はその動作タイミング例を示す波形図である。
【００２４】
まず、図１により、本実施の形態による半導体集積回路装置の構成の一例を説明する。本実施の形態１の半導体集積回路装置は、例えば、カメラ付き携帯電話機、デジタルスチルカメラ及びデジタルビデオカメラ用前処理ＬＳＩ（ＡＦＥ）とされ、周知の半導体製造技術によって１個または複数の半導体チップ上に形成されている。
【００２５】
図１に示すように、本実施の形態１による半導体集積回路装置（ＡＦＥ）は、図１１及び図１２で示したＡＦＥに、比較器（ＣＭＰ１，ＣＭＰ２）、リセット回路（ｒｅｓｅｔ）を加えた構成である。すなわち、本実施の形態１によるＡＦＥは、サンプルホールドアンプ（ＳＨ）１０１と、ＣＤＳアンプ１０２と、ＰＧＡアンプ１０３と、Ａ／Ｄコンバータ（ＡＤＣ）１０４と、ロジック回路（Ｌｏｇｉｃ）１０５と、チャージポンプ（Ｃ．Ｐ）１０６と、比較器（ＣＭＰ１）１０７と、比較器（ＣＭＰ２）１０８と、リセット回路（ｒｅｓｅｔ）１０９と、リセット回路（ｒｅｓｅｔ）１１０と、ロジック回路（Ｌｏｇｉｃ）１１１と、オフセット保持容量ｃ１と、入力容量ｃ０，ｃ２，ｃ３，ｃ６，ｃ７と、帰還容量ｃ４，ｃ５，ｃ８，ｃ９と、入力スイッチＴ１〜Ｔ３，Ｔ１１，Ｔ１２と、スイッチＴ４〜Ｔ１０，Ｔ１３〜Ｔ１９などから構成される。
【００２６】
ＣＤＳアンプ１０２とＰＧＡアンプ１０３は、スイッチドキャパシタ形式の差動増幅アンプであり、入力容量／帰還容量によりゲイン可変である。比較器（ＣＭＰ１）１０７では、センサ信号入力ｃｄｓｉｎから入力された信号とサンプルホールドアンプ（ＳＨ）１０１出力との差分が過大信号入力かどうかを判定し、その比較結果信号ｘｓｐによりリセット回路（ｒｅｓｅｔ）１０９を制御する。リセット回路１０９は、比較結果信号ｘｓｐが過大信号入力を表す時、ＣＤＳアンプ１０２の入力端を一定電圧に固定する。
【００２７】
比較器（ＣＭＰ２）１０８では、ＣＤＳアンプ１０２出力が過大信号かどうかを判定し、その比較結果信号ｘｓｐ１によりリセット回路（ｒｅｓｅｔ）１１０を制御する。リセット回路１１０は、比較結果信号ｘｓｐ１が過大信号を表す時、ＰＧＡアンプ１０３の入力端を一定電圧に固定する。
【００２８】
ロジック回路（Ｌｏｇｉｃ）１１１は、ＣＤＳアンプ１０２かＰＧＡアンプ１０３のいずれか一方が過大信号入力となった時に、制御信号ｘｓｐ２により、Ａ／Ｄコンバータ（ＡＤＣ）１０４出力をオーバーフローさせる。なお、オーバーフローとは、例えば、Ａ／Ｄコンバータ１０４の出力がａｌｌ“１”出力の状態を指す。
【００２９】
図２により、図１に示したＡＦＥの動作を説明する。イメージセンサ（ＣＣＤ）からセンサ信号入力ｃｄｓｉｎに入力された信号は、入力スイッチＴ１を介してフィードスルー部ｆ０が入力容量ｃ０にサンプリングされ、フィードスルー部ｆ０と信号ＶＲ０の差分が、黒レベルの信号を保持するサンプルホールドアンプ（ＳＨ）１０１から出力される。なお、信号ＶＲ０はセンサオフセットを打ち消すために加えられるオフセット電圧である。
【００３０】
次に、入力スイッチＴ１がオフし、サンプルホールドアンプ（ＳＨ）１０１の出力は入力スイッチＴ３を介して入力容量Ｃ３にサンプリングされる。一方、入力スイッチＴ２を介して、センサ信号入力ｃｄｓｉｎに入力されたセンサ信号の信号部ｓ０が入力容量Ｃ２にサンプリングされる。この時、帰還容量Ｃ４，Ｃ５は参照電圧ＶＲ１，ＶＲ２，ＶＲ３に接続される。なお、一例として、電源電圧Ｖｄｄが３Ｖの時、ＶＲ１＝Ｖｄｄ／２、ＶＲ２＝２Ｖ、ＶＲ３＝１Ｖ、Ｃ４＝Ｃ５、Ｃ８＝Ｃ９である。
【００３１】
同時に、サンプルホールドアンプ（ＳＨ）１０１から出力された黒レベルの信号とセンサ信号入力ｃｄｓｉｎに入力された信号部ｓ０が比較器（ＣＭＰ１）１０７に入力され、比較結果信号ｘｓｐが比較器（ＣＭＰ１）１０７から出力される。比較器（ＣＭＰ１）１０７が過大信号入力と判定した時には比較結果信号ｘｓｐがアクティブとなる。
【００３２】
次に、入力スイッチＴ２，Ｔ３、スイッチＴ５〜Ｔ７，Ｔ１０がオフし、スイッチＴ４，Ｔ８，Ｔ９がオンすることで、Ｃ２／Ｃ４及びＣ３／Ｃ５で決まるゲインで信号が増幅される。
【００３３】
この時、比較結果信号ｘｓｐがアクティブとなっていると、リセット回路（ｒｅｓｅｔ）１０９が働き、ＣＤＳアンプ１０２入力端を一定電圧に固定する。その結果、ＣＤＳアンプ１０２は信号の増幅を行わなくなる。
【００３４】
また、ＣＤＳアンプ１０２の増幅期間には、入力スイッチＴ１１，Ｔ１２を通してＣＤＳアンプ１０２出力が入力容量Ｃ６，Ｃ７にサンプリングされる。この時、帰還容量Ｃ８，Ｃ９は参照電圧ＶＲ，ＶＲ１，ＶＲ２に接続される。同時にＣＤＳアンプ１０２出力は比較器（ＣＭＰ２）１０８に入力され、比較結果信号ｘｓｐ１が出力される。比較器（ＣＭＰ２）１０８が過大信号入力と判定した時には比較結果信号ｘｓｐ１がアクティブとなる。
【００３５】
次に、入力スイッチＴ１１，Ｔ１２、スイッチＴ１４〜Ｔ１６，Ｔ１９がオフし、スイッチＴ１３，Ｔ１７，Ｔ１８がオンすることで、Ｃ６／Ｃ８及びＣ７／Ｃ９で決まるゲインで信号が増幅される。
【００３６】
この時、比較結果信号ｘｓｐ１がアクティブとなっていると、リセット回路１１０が働き、ＰＧＡアンプ１０３入力端を一定電圧に固定する。その結果、ＰＧＡアンプ１０３は信号の増幅を行わなくなる。
【００３７】
比較結果信号ｘｓｐ，ｘｓｐ１のいずれかがアクティブとなっている場合、制御信号ｘｓｐ２がアクティブとなり、ＡＤＣ１０４の出力ａｄ＿ｏｕｔがオーバーフロー出力となる。例えば、オーバーフロー出力として、Ａｌｌ”１”を出力する。
【００３８】
したがって、本実施の形態１の半導体集積回路装置によれば、ＣＤＳアンプ又はＰＧＡアンプの入力振幅を比較器で比較することで、過大信号入力の判定が出来る。そして、比較器が過大信号入力を判定した時、ＣＤＳアンプ又はＰＧＡアンプにリセットをかけるため、過大信号入力によるＣＤＳアンプ又はＰＧＡアンプの飽和状態を回避できる。
【００３９】
（実施の形態２）
図３は本発明の実施の形態２による半導体集積回路装置の構成例を示す回路図、図４はその動作タイミング例を示す波形図である。
【００４０】
図３に示すように、本実施の形態２による半導体集積回路装置（ＡＦＥ）は、図１で示した構成からＰＧＡアンプと比較器（ＣＭＰ２）を除いた構成である。
【００４１】
比較器（ＣＭＰ１）１０７は、センサ信号入力ｃｄｓｉｎから入力された信号部ｓ０〜ｓ２とサンプルホールドアンプ（ＳＨ）１０１出力との差分が過大信号入力かどうかを判定し、その比較結果信号ｘｓｐをリセット回路１０９に出力し、リセット回路１０９を制御する。
【００４２】
ロジック回路（Ｌｏｇｉｃ）１１１は、ＣＤＳアンプ１０２が過大信号入力となった時には、制御信号ｘｓｐ２によりＡＤＣ１０４出力をオーバーフローさせる。
【００４３】
図４により、図３のＡＦＥの動作を説明する。イメージセンサ（ＣＣＤ）からのセンサ信号は、入力スイッチＴ１を介してフィードスルー部ｆ０が入力容量Ｃ０にサンプリングされ、フィードスルー部ｆ０と、センサオフセットを打ち消すための信号ＶＲ０の差分が、サンプルホールドアンプ１０１から出力される。
【００４４】
次に、入力スイッチＴ１がオフし、サンプルホールドアンプ１０１の出力が入力スイッチＴ３を介して入力容量Ｃ３にサンプリングされる。一方、センサ信号入力ｃｄｓｉｎに入力された信号部ｓ０が入力スイッチＴ２を介して入力容量Ｃ２にサンプリングされる。この時、帰還容量Ｃ４，Ｃ５は参照電圧ＶＲ１〜ＶＲ３に接続される。同時に、サンプルホールドアンプ１０１の出力（オフセット補正された黒レベルの信号）と、センサ信号入力ｃｄｓｉｎに入力された信号部ｓ０は比較器（ＣＭＰ１）１０７に入力され、比較結果信号ｘｓｐが出力される。比較器（ＣＭＰ１）１０７が過大信号入力と判定した時には比較結果信号ｘｓｐがアクティブとなる。
【００４５】
次に、入力スイッチＴ２，Ｔ３、スイッチＴ５〜Ｔ７，Ｔ１０がオフし、スイッチＴ４，Ｔ８，Ｔ９がオンすることで、Ｃ２／Ｃ４及びＣ３／Ｃ５で決まるゲインで信号が増幅される。
【００４６】
この時、比較結果信号ｘｓｐがアクティブとなっていると、リセット回路（ｒｅｓｅｔ）１０９が働き、ＣＤＳアンプ１０２入力端を一定電圧に固定する。その結果、ＣＤＳアンプ１０２は信号の増幅を行わなくなる。
【００４７】
過大信号入力を検出する比較結果信号ｘｓｐがアクティブとなっている場合、制御信号ｘｓｐ２がアクティブとなり、ＡＤＣ１０４の出力ａｄ＿ｏｕｔがオーバーフロー出力となる。
【００４８】
したがって、本実施の形態２の半導体集積回路装置によれば、前記実施の形態１と同様な効果を得ることができる。また、ＰＧＡアンプを省いたため、チップ面積が小さくなり、消費電力が低減される。
【００４９】
（実施の形態３）
図５は本発明の実施の形態３による半導体集積回路装置の構成例を示す回路図、図６はその動作タイミング例を示す波形図である。
【００５０】
図５に示すように、本実施の形態３による半導体集積回路装置（ＡＦＥ）は、図３で示した構成からサンプルホールドアンプを省いた構成である。
【００５１】
図６により、図５のＡＦＥの動作を説明する。イメージセンサ（ＣＣＤ）からのセンサ信号は、そのフィードスルー部ｆ０が入力スイッチＴ２を介して入力容量Ｃ２にサンプリングされる。次に、入力スイッチＴ２がオフし、信号部ｓ０が入力スイッチＴ１を介して入力容量Ｃ１にサンプリングされる。この時、帰還容量Ｃ３，Ｃ４は参照電圧ＶＲ１〜ＶＲ３に接続される。同時に、信号部ｓ０とフィードスルー部ｆ０の差分が、比較器（ＣＭＰ１）１０７で過大信号入力かどうかが判定され、比較結果信号ｘｓｐが出力される。過大出力入力時には比較結果信号ｘｓｐがアクティブとなる。
【００５２】
次に、入力スイッチＴ１，Ｔ２、スイッチＴ４〜Ｔ６，Ｔ９がオフし、スイッチＴ３，Ｔ７，Ｔ８がオンすることで、Ｃ２／Ｃ４及びＣ１／Ｃ３で決まるゲインで信号が増幅される。
【００５３】
この時、比較結果信号ｘｓｐがアクティブとなっていると、リセット回路１０９が働き、ＣＤＳアンプ１０２入力端を一定電圧に固定する。この結果、ＣＤＳアンプ１０２は信号の増幅を行わなくなる。過大信号入力を検出して比較結果信号ｘｓｐがアクティブとなっている場合、制御信号ｘｓｐ２がアクティブとなり、ＡＤＣ１０４の出力ａｄ＿ｏｕｔがオーバーフロー出力となる。
【００５４】
したがって、本実施の形態３の半導体集積回路装置によれば、前記実施の形態２と同様な効果を得ることができる。また、サンプルホールドアンプとオフセット保持容量ｃ１が不要になるため、さらに、チップ面積が小さくなり、消費電力が低減される。
【００５５】
（実施の形態４）
図７は、図１、図３及び図５に示したリセット回路（ｒｅｓｅｔ）１０９，１１０の構成例を示す回路図である。
【００５６】
図７に示すように、本実施の形態４のリセット回路は、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）の入力端と参照電圧ＶＲ１の間に、比較結果信号ｘｓｐ（ｘｓｐ１）で制御されるスイッチＴ４，Ｔ５を設けたものである。そして、比較結果信号ｘｓｐ（ｘｓｐ１）により、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）の入力端をスイッチＴ４，Ｔ５を介して参照電圧ＶＲ１に接続する。
【００５７】
このような構成により、過大信号入力時に、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）の入力端が参照電圧ＶＲ１に固定され、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）に対してリセットを掛けることができる。
【００５８】
したがって、過大信号入力時に、アンプ入力端を固定電圧とする事で増幅動作が止まり、アンプが飽和することを防止することができる。
【００５９】
比較結果信号ｘｓｐ（ｘｓｐ１）がアクティブとならない場合にはリセットがかからないため、通常動作が行われる。
【００６０】
（実施の形態５）
図８は、図１、図３及び図５に示したリセット回路（ｒｅｓｅｔ）１０９，１１０の他の構成例を示す回路図である。
【００６１】
図８に示すように、本実施の形態５のリセット回路は、比較結果信号ｘｓｐ（ｘｓｐ１）と制御信号ｃｓｐとを入力とし、制御信号ｂｓｐを出力とするロジック回路（Ｌｏｇｉｃ）８０１を設け、制御信号ｂｓｐによりスイッチＴ４，Ｔ５をオン／オフするものである。ロジック回路（Ｌｏｇｉｃ）８０１において、比較結果信号ｘｓｐ（ｘｓｐ１）と制御信号ｃｓｐから制御信号ｂｓｐを作り、過大信号入力の有無に応じてスイッチＴ４，Ｔ５を制御する。
【００６２】
通常の増幅時にはスイッチＴ４，Ｔ５はオフするが、過大信号入力時にはオンしたままとなり、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）の入力端はスイッチＴ４，Ｔ５を介して参照電圧ＶＲ１に接続される。
【００６３】
したがって、通常の増幅時にオフとなるスイッチＴ４，Ｔ５を、過大信号入力時にはオンすることで、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）の入力端が参照電圧ＶＲ１に固定され、リセットが掛かる。
【００６４】
よって、過大信号入力時に、ＣＤＳアンプ１０２（ＰＧＡアンプ１０３）の入力端を固定電圧とする事で増幅動作が止まり、アンプが飽和することを防止することができる。
【００６５】
また、比較結果信号ｘｓｐ（ｘｓｐ１）がアクティブとならない場合にはリセットがかからないため、通常の増幅動作が行われる。
【００６６】
（実施の形態６）
図９は、図１、図３及び図５に示した比較器（ＣＭＰ１，ＣＭＰ２）の構成例を示す回路図である。図１０は、図９に示した参照電圧回路９０１の構成例を示す回路図である。
【００６７】
図９に示すように、本実施の形態６による比較器は、信号をサンプリングする入力容量Ｃ１，Ｃ２と、入力信号ｖ１，ｖ２の電圧差分と参照電圧回路９０１の出力の電圧差を増幅するアンプ（ＡＭＰ１）９０２と、その出力をさらに増幅するアンプ（ＡＭＰ２）９０３と、その結果を保持し出力するラッチ（Ｌａｔｃｈ）９０４からなる構成である。
【００６８】
この比較器の動作は次のようになる。まず、参照電圧回路９０１の出力（参照電圧出力１，２）がスイッチＴ１，Ｔ２を介して入力容量Ｃ１，Ｃ２にサンプリングされる。この時、アンプ（ＡＭＰ１）９０２の入出力間はスイッチＴ５，Ｔ６によって、セルフバイアスされた状態となっている。
【００６９】
次に、制御信号ｃｓｐがアクティブとなり、制御信号ｃｓｐ＿ｂが非アクティブとなることでスイッチＴ１，Ｔ２，Ｔ５，Ｔ６がオフし、スイッチＴ３，Ｔ４がオンし、入力容量Ｃ１，Ｃ２にサンプリングされた参照電圧出力１，２と、入力信号ｖ１，ｖ２との比較が行われ、アンプ（ＡＭＰ１）９０２とアンプ（ＡＭＰ２）９０３で増幅される。
【００７０】
次に、制御信号ｃｓｐが非アクティブとなり、制御信号ｃｓｐ＿ｂがアクティブとなることで、アンプ（ＡＭＰ２）９０３の出力がラッチ９０４により保持され、出力される。
【００７１】
また、参照電圧出力１，２は、入力信号ｖ１，ｖ２が過大かどうかを判定するためのものであり、図１、図３及び図５のＣＤＳブロック、ＰＧＡブロックの設定ゲインに応じて変更される。例えば、設定ゲインが低い時には参照電圧出力１，２の差は大きくなり、設定ゲインが高いときには参照電圧出力１，２の差は小さくなる。
【００７２】
参照電圧出力１，２を発生させる方法として、例えば、図１０に示す抵抗ラダーＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を使用する。ＣＤＳブロック、ＰＧＡブロックの設定ゲインに応じて、スイッチＳ０からＳｎのどれか一つと、スイッチＴ０からＴｎのどれか一つが選択される。なお、ＶＲＴとＶＲＢは任意の電圧である。また、入力信号ｖ１，ｖ２として、ＣＤＳアンプ１０２又はＰＧＡアンプ１０３の入力端の信号が入力される。
【００７３】
したがって、本実施の形態６の比較器により、最初に参照電圧出力１，２をサンプリングし、入力信号の入力時に比較動作を行うことで、図１、図３及び図５に示したＣＤＳアンプ及びＰＧＡアンプが増幅する時には比較結果が得られるため、過大入力信号を増幅しないようにする事が出来る。
【００７４】
また、参照電圧出力１，２を発生させるのに、例えば、抵抗ラダーＤＡＣを使用することで、ＣＤＳアンプ及びＰＧＡアンプの設定ゲインに応じて、最適な参照電圧出力１，２を発生させることが可能になる。
【００７５】
したがって、実施の形態１〜３のＡＦＥと、実施の形態４，５のリセット回路と、実施の形態６の比較器とを適宜組み合わせることにより以下の作用・効果を得ることができる。
【００７６】
スイッチドキャパシタ形式のＣＤＳアンプまたはＰＧＡアンプにおいて、サンプリングした入力信号振幅が過大かどうかを判定し、過大信号入力と判定した時には増幅しないようアンプにリセットをかけることで、アンプの飽和を防止する。入力信号振幅が正常レベルとなった時には、リセットは行わずに通常どおり信号増幅を行う。したがって、アンプが飽和状態にはならないため、過渡応答に異常は生じない。
【００７７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、スイッチドキャパシタ形式のＣＤＳアンプまたはＰＧＡアンプ、及びこれらを使用するＡＦＥに効果的である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１による半導体集積回路装置（ＡＦＥ）の構成例を示す回路図である。
【図２】本発明の実施の形態１による半導体集積回路装置（ＡＦＥ）の動作タイミング例を示す波形図である。
【図３】本発明の実施の形態２による半導体集積回路装置（ＡＦＥ）の構成例を示す回路図である。
【図４】本発明の実施の形態２による半導体集積回路装置（ＡＦＥ）の動作タイミング例を示す波形図である。
【図５】本発明の実施の形態３による半導体集積回路装置（ＡＦＥ）の構成例を示す回路図である。
【図６】本発明の実施の形態３による半導体集積回路装置（ＡＦＥ）の動作タイミング例を示す波形図である。
【図７】図１、図３及び図５に示したリセット回路（ｒｅｓｅｔ）の構成例を示す回路図である。
【図８】図１、図３及び図５に示したリセット回路（ｒｅｓｅｔ）の他の構成例を示す回路図である。
【図９】図１、図３及び図５に示した比較器（ＣＭＰ１，ＣＭＰ２）の構成例を示す回路図である。
【図１０】図９に示した参照電圧回路の構成例を示す回路図である。
【図１１】本発明の前提として検討したＡＦＥの構成を示すブロック図である。
【図１２】（ａ）は、図１１のＣＤＳブロックの具体的な構成例を示す回路図、（ｂ）は入力容量（可変容量）の構成例を示す図である。
【図１３】図１２のＣＤＳブロックの動作タイミングを示す波形図である。
【図１４】本発明の前提として検討したＡＦＥにおいて、過大信号入力時の画像出力例を示す図である。
【符号の説明】
【００８０】
１０１  サンプルホールドアンプ（ＳＨ）
１０２  ＣＤＳアンプ
１０３  ＰＧＡアンプ
１０４  Ａ／Ｄコンバータ（ＡＤＣ）
１０５，８０１  ロジック回路（Ｌｏｇｉｃ）
１０６  チャージポンプ（Ｃ．Ｐ）
１０７  比較器（ＣＭＰ１、第１比較器）
１０８  比較器（ＣＭＰ２、第２比較器）
１０９  リセット回路（ｒｅｓｅｔ、第１回路）
１１０  リセット回路（ｒｅｓｅｔ、第３回路）
１１１  ロジック回路（Ｌｏｇｉｃ、第２回路、第４回路）
９０１  参照電圧回路
９０２  アンプ（ＡＭＰ１）
９０３  アンプ（ＡＭＰ２）
９０４  ラッチ（Ｌａｔｃｈ）
ｃ０〜ｃ９  容量
ｃｄｓｉｎ  センサ信号入力
ｆ０〜ｆｎ  フィードスルー部
ｓ０〜ｓｎ  信号部
Ｓ０〜Ｓｎ，Ｔ０〜Ｔｎ，Ｔ１〜Ｔ１９  スイッチ
ＶＲ１〜ＶＲ３  参照電圧
ｖｏｐ  プラス出力
ｖｏｎ  マイナス出力
ａｓｐ，ａｓｐ＿ｂ，ｂｂｓ，ｂｓｐ，ｃａｐ，ｃｓｐ，ｃｓｐ＿ｂ，ｓｐ１，ｓｐ２，ｘｓｐ２  制御信号
ｘｓｐ，ｘｓｐ１  比較結果信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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