(57)【要約】【課題】ソース・ドレインと同時にＬＤＤを形成するＴＦＴの製造技術として、半導体層直上にテーパー状のフォトレジスト層をマスクとしてイオン注入を行う技術や、ゲート電極の形状をテーパー状にしたものをマスクとしてイオン注入を行う技術が知られているが、前者の技術では半導体層にフォトレジスト剥離に伴うダメージが蓄積され、ＴＦＴの性能や信頼性が低下してしまうという課題がある。後者の技術では、ゲート電極の断面形状を特殊な形に加工するため、ＴＦＴの信頼性を下げる懸念事項となるという課題がある。【解決手段】ゲート絶縁層上に、テーパー状のフォトレジスト層を配置し、この層をマスクとしてイオン注入を行う。ゲート電極を特殊な形状に加工する必要がなく、かつ、半導体層表面へのダメージ蓄積が抑制されるため、ＴＦＴの性能や信頼性の低下を抑制できる。【選択図】図５
2009130016.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、チャネル領域と、ゲート電極と、を有する半導体装置の製造方法であって、
少なくとも表面が絶縁性を有する基板上に配置される半導体層に、絶縁層を形成する工程と、
前記絶縁層上に位置し、前記チャネル領域の少なくとも一部を含む領域上に配置される第１フォトレジスト部と、
前記絶縁層上に位置し、前記ソース領域及び前記ドレイン領域を含む領域上に配置される、厚さが前記第１フォトレジスト部よりも薄く形成される（零を含む）第２フォトレジスト部と、
平面視にて前記第１フォトレジスト部と、前記第２フォトレジスト部とに挟持され、前記第１フォトレジスト部の層厚よりも薄く、かつ前記第２フォトレジスト部の層厚よりも厚い第３フォトレジスト部と、を形成する工程と、
前記絶縁層を通して前記半導体層にイオンを注入した場合、前記半導体層中で不純物濃度がピークを示す、又は不純物濃度のピークが前記半導体層よりも浅い位置に形成されることで、前記絶縁層上に配置される前記第２フォトレジスト部の厚さに応じて単調に不純物濃度が減少する加速エネルギーで行うイオン注入工程と、
前記イオン注入工程の終了後、少なくともアッシング又はウェット剥離のいずれか一方を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、前記第３フォトレジスト部は、その厚さが一様であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、前記第３フォトレジスト部は、その厚さが一段以上の段差を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、前記第３フォトレジスト部は、その厚さがテーパー状の形状を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置の製造方法であって、前記ゲート電極は、前記チャネル領域の長さ方向に対して前記ゲート電極の両端とも、前記第３フォトレジスト部の下に位置する前記半導体層の少なくとも一部と、平面視にて重なるよう形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置の製造方法であって、前記イオン注入工程が終了した後、前記ゲート電極をマスクとして再度行うイオン注入工程を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜４のいずれか一項に記載の半導体装置の製造方法であって、前記ゲート電極は、前記チャネル領域の長さ方向に対して前記ゲート電極の両端とも、前記第３フォトレジスト部の下に位置し、前記第３フォトレジスト部を通過させることでイオン注入を受けた前記半導体層が、前記ゲート電極下の前記半導体層と平面視にて離れるよう形成され、
前記イオン注入工程を終了させて後、前記ゲート電極をマスクとして再度行うイオン注入工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置の製造方法であって、前記基板が透光性を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法を用いて形成される半導体装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び電子機器に関する。
【背景技術】
【０００２】
液晶装置、有機エレクトロルミネッセンス（ＥＬ）装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを駆動すべく、各ドットに半導体装置であるＴＦＴ（Thin Film Transistor）を設けたアクティブマトリクス型の電気光学装置が広く利用されている。上記ＴＦＴは、非結晶シリコン又は多結晶シリコンをチャネル領域とするものが一般的である。特にレーザーアニール法を用いて製造される多結晶シリコンＴＦＴは、電子や正孔が大きな電界移動度を有するため、上記液晶装置、有機ＥＬ装置等の電気光学装置に広く採用されている。
【０００３】
ＴＦＴ（半導体装置）としては、ＬＤＤ（Lightly Doped Drain）構造を有するＴＦＴ、ＧＯＬＤ（Gate-drainOverlapped LDD）構造を有するＴＦＴが広く知られている。ＬＤＤ構造を有するＴＦＴは、平面視にてゲート電極の外側に位置する多結晶シリコン層に低濃度不純物領域を形成し、その外側領域にソース領域及びドレイン領域となる高濃度不純物領域を形成した構造をしている。ＬＤＤ構造を有するＴＦＴには、オフ電流値を抑制する効果がある。また、平面視にてゲート電極とＬＤＤ部の重なりが少ないため、寄生容量が小さく抑えられ、高速動作に適した構造である。一方、ＧＯＬＤ構造を有するＴＦＴは、上記ＬＤＤ構造の低濃度不純物領域を平面視にてゲート電極内に位置する多結晶シリコン層までオーバーラップして形成した構造をしており、ホットキャリアの発生を抑制する効果がある。さらに、低濃度不純物領域に濃度勾配をつけることで、上記効果をさらに高めることができる。
【０００４】
上記ＬＤＤ及びＧＯＬＤ構造を有するＴＦＴを形成する方法としては、チャネルを形成する半導体層表面に中央部より端部に層厚の薄い領域を有するフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして半導体層に不純物を注入することでＬＤＤ構造を有するＴＦＴを形成する方法が開示されている（例えば、特許文献１）。
また、回折格子パターンや、透過率が中間調となるよう制御されたパターンを有するフォトマスク等を使用して中央部より端部に層厚の薄い領域を有するフォトレジストパターンを形成する。そして、このフォトレジストパターンを用いて導電層をエッチングする。このような工程を用いて中央部より端部に層厚の薄い領域を有するゲート電極を形成し、このゲート電極をマスクとして半導体層に不純物を注入することにより低濃度不純物領域に濃度勾配をもつＬＤＤ構造を有するＴＦＴを形成する方法が開示されている（例えば、特許文献２）。
【０００５】
【特許文献１】特開２００６−５４４２４号公報
【特許文献２】特開２００２−１５１５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に開示されるＴＦＴ形成方法では、半導体層表面に直接フォトレジストパターンを形成する。フォトレジストパターンの除去には通常酸素プラズマを用いたアッシング工程が用いられるため、酸素プラズマにより半導体層表面にダメージが蓄積される。そのため、ＴＦＴの性能や信頼性が低下してしまうという課題を有している。
また、ウェット剥離プロセスを用いた場合においても、フォトレジスト由来の有機汚染物質が半導体表面に付着し残留する場合があり、やはりＴＦＴの性能や信頼性の低下が懸念される。
【０００７】
また、上記特許文献２に開示されるＬＤＤ及びＧＯＬＤ構造を有するＴＦＴ形成方法では、上記フォトレジストパターンをマスクとして、ゲート電極の両端部を残層厚が初期層厚の５〜３０％になるようにドライエッチングし、このゲート電極をマスクとして半導体層に低濃度不純物領域を形成している。
【０００８】
しかしながら、上記ＬＤＤ及び上記ＧＯＬＤ構造を有するＴＦＴ形成方法では、ゲート電極の層厚を所定の厚さに制御するために、ドライエッチングの選択比を考慮しなければならず、ゲート電極の加工が複雑になるという課題がある。さらに、ドライエッチングする際には、上述したようにゲート電極の層厚を制御するために選択比を考慮してエッチングするが、この所望の選択比にするために、ゲート電極を構成する材料、エッチング液等の選択に制限が課せられるという課題がある。また、ゲート電極の断面形状を特殊な形に加工するため、ＴＦＴの信頼性を下げる懸念事項となるという課題がある。
【課題を解決するための手段】
【０００９】
本明細書中では、「上」とは基板の法線方向で、基板から半導体層に向かう方向と定義する。また、「チャネル領域」とは、上からの平面視にてゲート電極の影となる半導体層中の領域と定義する。
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。
【００１１】
［適用例１］本適用例にかかる半導体装置の製造方法は、ソース領域と、ドレイン領域と、チャネル領域と、ゲート電極と、を有する半導体装置の製造方法であって、少なくとも表面が絶縁性を有する基板上に配置される半導体層に、絶縁層を形成する工程と、前記絶縁層上に位置し、前記チャネル領域の少なくとも一部を含む領域上に配置される第１フォトレジスト部と、前記絶縁層上に位置し、前記ソース領域及び前記ドレイン領域を含む領域上に配置される、厚さが前記第１フォトレジスト部よりも薄く形成される（零を含む）第２フォトレジスト部と、平面視にて前記第１フォトレジスト部と、前記第２フォトレジスト部とに挟持され、前記第１フォトレジスト部の層厚よりも薄く、かつ前記第２フォトレジスト部の層厚よりも厚い第３フォトレジスト部と、を形成する工程と、前記絶縁層を通して前記半導体層にイオンを注入した場合、前記半導体層中で不純物濃度がピークを示す、又は不純物濃度のピークが前記半導体層よりも浅い位置に形成されることで、前記絶縁層上に配置される前記第２フォトレジスト部の厚さに応じて単調に不純物濃度が減少する加速エネルギーで行うイオン注入工程と、前記イオン注入工程の終了後、少なくともアッシング又はウェット剥離のいずれか一方を行う工程と、を含むことを特徴とする。
【００１２】
これによれば、半導体層のパターニング後、絶縁層が形成される。この絶縁層上にイオン注入マスクとしてフォトレジスト層を形成し、イオン注入工程後、当該フォトレジスト層を取り除くアッシング工程が行われる。そのため、アッシング工程によるダメージは半導体層表面には到達しないため、性能や信頼性に優れた半導体装置を製造する技術を提供することが可能となる。また、ウェット剥離プロセスを用いた場合においても、半導体層へのフォトレジスト由来の有機汚染物質の付着や残留を防止できるため、性能や信頼性に優れた半導体装置を製造する技術を提供することが可能となる。また、半導体層中で不純物濃度がピークを示す、又は不純物濃度のピークが半導体層よりも浅い位置に形成されることで、絶縁層上に配置される第２フォトレジスト部の厚さに応じて単調に不純物濃度が減少する加速エネルギーでイオン注入を行うことができ、第２フォトレジスト部の厚さにより不純物濃度を制御することが可能となる。
【００１３】
［適用例２］上記適用例にかかる半導体装置の製造方法において、前記第３フォトレジスト部は、その厚さが一様であることを特徴とする。
【００１４】
上記した適用例によれば、チャネル領域を挟持する領域に、一様な不純物濃度を有する領域が形成される。この領域はソース領域、ドレイン領域を覆う第２フォトレジスト部よりも厚く、かつチャネル領域を覆う第１フォトレジスト部よりも薄い第３フォトレジスト部に覆われている。この構造に対してイオン注入工程を行うと、ソース領域、ドレイン領域よりも低濃度で、かつチャネル領域よりも高濃度の濃度を有する電界緩和領域が同時に形成される。即ち、１度のイオン注入でソース領域、ドレイン領域と電界緩和領域を形成することが可能となる。さらに、一様な不純物分布を有しているため、イオン注入工程の条件出しが容易になり、少ない試作工数でイオン注入条件を求めることが可能となる。
【００１５】
［適用例３］上記適用例にかかる半導体装置の製造方法において、前記第３フォトレジスト部は、その厚さが一段以上の段差を含むことを特徴とする。
【００１６】
上記した適用例によれば、第３フォトレジスト部に覆われる半導体層は電界緩和領域として機能する。そして第３フォトレジスト部は段差を含んでいる。そのため、電界緩和領域の不純物濃度に分布を与えることが可能となり、電界緩和領域内での電界強度分布を調整することが可能となる。そのため、電界強度に分布を与えることが可能となるため、耐圧の最適化設計が可能な半導体装置の製造工程を提供することができる。
【００１７】
［適用例４］上記適用例にかかる半導体装置の製造方法において、前記第３フォトレジスト部は、その厚さがテーパー状の形状を含むことを特徴とする。
【００１８】
上記した適用例によれば、第３フォトレジスト部に覆われる半導体層は電界緩和領域として機能する。第３フォトレジスト部の形状に対応して電界緩和領域にはテーパー状の不純物分布が形成される。そのため、電界緩和領域内の電界分布を連続的に変化させることができ、局所的な電界集中が避けられる。そのため、耐圧の高い半導体装置を製造することが可能となる。
【００１９】
［適用例５］上記適用例にかかる半導体装置の製造方法において、前記ゲート電極は、前記チャネル領域の長さ方向に対して前記ゲート電極の両端とも、前記第３フォトレジスト部の下に位置する前記半導体層の少なくとも一部と、平面視にて重なるよう形成されることを特徴とする。
【００２０】
上記した適用例によれば、第３フォトレジスト部に覆われる半導体層は電界緩和領域として機能する。電界緩和領域とゲート電極とが、平面視にてその一部が重なることで、電界緩和領域とゲート電極下に位置するチャネル領域と連続した状態が形成される。そのため、チャネル領域と電界緩和領域とが離れた場合に生じる電界集中が避けられ、耐圧の高い半導体装置を形成することが可能となる。
【００２１】
［適用例６］上記適用例にかかる半導体装置の製造方法において、前記イオン注入工程が終了した後、前記ゲート電極をマスクとして再度行うイオン注入工程を含むことを特徴とする。
【００２２】
上記した適用例によれば、電界緩和領域として機能する第３フォトレジスト部に覆われる半導体層に加え、ゲート電極をマスクとして再度イオン注入を行う工程を含んでいる。そのため、電界緩和領域とゲート電極下のチャネル領域とが自己整合的に連接される。即ち、マスク合わせずれによる性能低下を抑えて電界緩和領域とチャネル領域とが形成される半導体装置を製造することが可能となる。
【００２３】
［適用例７］上記適用例にかかる半導体装置の製造方法において、請求項１〜４のいずれか一項に記載の半導体装置の製造方法であって、前記ゲート電極は、前記チャネル領域の長さ方向に対して前記ゲート電極の両端とも、前記第３フォトレジスト部の下に位置し、前記第３フォトレジスト部を通過させることでイオン注入を受けた前記半導体層が、前記ゲート電極下の前記半導体層と平面視にて離れるよう形成され、前記イオン注入工程を終了させて後、前記ゲート電極をマスクとして再度行うイオン注入工程を含むことを特徴とする。
【００２４】
上記した適用例によれば、ＬＤＤ構造を形成することができる。そして、このＬＤＤ構造はチャネル領域の長さ方向に対してＬＤＤ領域とソース領域、ドレイン領域との間にＬＤＤ領域よりも不純物濃度が高く、かつソース領域、ドレイン領域と比べ不純物濃度が低い領域を形成することができ、ＬＤＤ領域と協働させることでより高い耐圧を有する半導体装置を製造することが可能となる。
【００２５】
［適用例８］上記適用例にかかる半導体装置の製造方法において、前記基板が透光性を有することを特徴とする。
【００２６】
上記した適用例によれば、この半導体装置に光を透過させて、光強度分布を形成する装置への活用が可能となる。
【００２７】
［適用例９］本適用例にかかる電子機器は、上記記載の半導体装置の製造方法を用いて形成される半導体装置を含むことを特徴とする。
【００２８】
これによれば、高い耐圧を必要とする半導体装置を含む電子機器を提供することが可能となる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施の形態：半導体装置（ＴＦＴ）の適用例）
図１〜図３に基づいて、本実施形態の半導体装置の適用例について説明する。本実施形態では、半導体装置としてＴＦＴを用いたアクティブマトリクス型の透過型液晶装置を例として説明する。
【００３０】
図１は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す平面図、図３は本実施形態の液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線断面図である。なお、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００３１】
本実施形態の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ（半導体装置）９０がそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ９０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００３２】
また、走査線３ａがＴＦＴ９０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ９０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ９０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００３３】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量９８（図２参照）が付加されている。
【００３４】
図３に示すように、本実施形態の液晶装置は、液晶層１０２を挟持して対向配置され、ＴＦＴ９０や画素電極９が形成されたＴＦＴアレイ基板１００と、共通電極１０８が形成された対向基板１０４とを具備して概略構成されている。
【００３５】
以下、図２に基づいて、ＴＦＴアレイ基板１００の平面構造について説明する。
ＴＦＴアレイ基板１００には、矩形状の画素電極９が複数、マトリクス状に設けられており、図２に示すように、各画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１ドットとなっている。
【００３６】
データ線６ａは、ＴＦＴ９０を構成する多結晶半導体層１４ａ（図３参照）のうちソース領域１８に、コンタクトホール９２を介して電気的に接続されており、画素電極９は、多結晶半導体層１４ａのうちドレイン領域１９に、コンタクトホール９６、ソース線６ｂ、コンタクトホール９４を介して電気的に接続されている。また、走査線３ａの一部が、多結晶半導体層１４ａのうちチャネル領域２０に対向するように拡幅されており、走査線３ａの拡幅された部分が、ゲート電極２４ａとして機能する。また、ＴＦＴ９０を構成する多結晶半導体層１４ａは、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｆを下電極、容量線３ｂを上電極とする蓄積容量（蓄積容量素子）９８が形成されている。
【００３７】
次に、図３に基づいて、本実施形態の液晶装置の断面構造について説明する。
ＴＦＴアレイ基板１００は、ガラス等の透光性材料からなる基板１０とその液晶層１０２側に形成された画素電極９、ＴＦＴ９０、配向層１１を主体として構成されており、対向基板１０４はガラス等の透光性材料からなる基板１０４Ａとその液晶層１０２側表面に形成された共通電極１０８と配向層１１０とを主体として構成されている。
【００３８】
詳細には、ＴＦＴアレイ基板１００において、基板１０の直上に、シリコン酸化層等からなる下地保護層（緩衝層）１２が形成されている。また、基板１０の液晶層１０２側にはインジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用のＴＦＴ９０が設けられている。
【００３９】
下地保護層１２上には、多結晶シリコンからなる多結晶半導体層１４ａが所定のパターンで形成されており、この多結晶半導体層１４ａ上に、シリコン酸化層等からなるゲート絶縁層２２が形成され、このゲート絶縁層２２上に、ゲート電極２４ａが形成されている。また、多結晶半導体層１４ａのうち、ゲート絶縁層２２を介してゲート電極２４ａと対向する領域が、ゲート電極２４ａからの電界によりチャネルが形成されるチャネル領域２０となっている。また、多結晶半導体層１４ａにおいて、チャネル領域２０の一方側（図示左側）には、ソース領域１８が形成され、他方側（図示右側）にはドレイン領域１９が形成されている。そして、ゲート電極２４ａ、ゲート絶縁層２２、データ線６ａ、ソース線６ｂ、多結晶半導体層１４ａのソース領域１８、チャネル領域２０、ドレイン領域１９等により、画素スイッチング用のＴＦＴ９０が構成されている。
【００４０】
本実施形態において、画素スイッチング用のＴＦＴ９０は、ＬＤＤ構造を有するものとなっており、不純物濃度が相対的に高いソース領域１８及びドレイン領域１９と、相対的に低い低濃度領域としてソース側低濃度領域２６、ドレイン側低濃度領域２７（ＬＤＤ領域）が形成されている。
【００４１】
また、ゲート電極２４ａが形成された基板１０上には、シリコン酸化層等からなる第１層間絶縁層４が形成されており、この第１層間絶縁層４上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは、第１層間絶縁層４に形成されたコンタクトホール９２を介して、多結晶半導体層１４ａのソース領域１８に電気的に接続されており、ソース線６ｂは、第１層間絶縁層４に形成されたコンタクトホール９４を介して、多結晶半導体層１４ａのドレイン領域１９に電気的に接続されている。
【００４２】
また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁層４上には、シリコン窒化層等からなる第２層間絶縁層５が形成されており、第２層間絶縁層５上に、画素電極９が形成されている。画素電極９は、第２層間絶縁層５に形成されたコンタクトホール９６を介して、ソース線６ｂに電気的に接続されている。そして、ＴＦＴアレイ基板１００の液晶層１０２側最表面には、液晶層１０２内の液晶分子の配列を制御するための配向層１１が形成されている。
【００４３】
他方、対向基板１０４においては、基板１０４Ａの液晶層１０２側表面に、液晶装置に入射した光が、少なくとも、多結晶半導体層１４ａのチャネル領域２０及びソース側低濃度領域２６、ドレイン側低濃度領域２７に入射することを防止するための遮光層１０６が形成されている。また、遮光層１０６が形成された基板１０４Ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極１０８が形成されている。
【００４４】
（半導体装置の製造方法−１：ＬＤＤ構造）
以下、本実施形態にかかるＬＤＤ構造を有するＴＦＴ（半導体装置）について説明する。図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態におけるＬＤＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す概略断面図である。
まず、工程１として、超音波洗浄等により清浄化したガラス基板等の透光性基板を基板１０として用意する。
【００４５】
次に、工程２として、基板１０の表面温度が１５０〜４５０℃となる条件下で、基板１０の全面にシリコン酸化層等からなる下地保護層（緩衝層）１２をプラズマＣＶＤ法等により１００〜５００ｎｍの厚さに成層する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素との混合ガス等が好適である。
【００４６】
次に、工程３として、下地保護層１２の全面に、非晶質シリコンからなる非晶質半導体層１４をプラズマＣＶＤ法等により３０〜１００ｎｍの厚さに成層する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。
【００４７】
次に、工程４として、非晶質半導体層１４を、レーザーアニールを施すなどして多結晶化し、多結晶半導体層１４ａを形成する。
【００４８】
次に、工程５として、ＣＶＤ法等を用いてシリコン酸化層からなる多結晶半導体層１４ａの保護層１７を形成する。
【００４９】
次に、工程６として、保護層１７上にフォトレジスト１６を形成し、フォトリソグラフィー法により所定形状に、フォトレジスト１６をパターニングし、エッチングを行い多結晶半導体層１４ａの素子分離を行う。ここまでの工程を行った状態を図４（ａ）に示す。
【００５０】
次に、工程７としてフォトレジスト１６をアッシングにより除去し、保護層１７をウェットエッチングにより除去する。このような工程で素子分離を行うことで多結晶半導体層１４ａを、フォトレジスト１６を除去する場合に行われるアッシングによる損傷から保護することができる。また、ウェット剥離プロセスを用いた場合においても、フォトレジスト由来の有機汚染物質から半導体表面の汚染を防止することができる。ここまでの工程を行った状態を図４（ｂ）に示す。
【００５１】
次に、工程８として、ゲート絶縁層２２を形成する。ゲート絶縁層２２は、例えばＣＶＤ法を用いたシリコン酸化層を用いることが好適である。
【００５２】
次に、工程９として、フォトレジスト１５０を塗布後、ハーフトーンマスクを使用して露光を行う。フォトレジスト１５０の形状は、多結晶半導体層１４ａのソース領域１８及びドレイン領域１９に対応する第２フォトレジスト部１５０ｃでの層厚が、チャネル領域２０ａに対応する第１フォトレジスト部１５０ｂの層厚よりも薄くなるように形成する。
【００５３】
この条件は、多結晶半導体層１４ａに高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンがチャネル領域２０ａ中ではフォトレジスト１５０で阻止され、ソース領域１８及びドレイン領域１９では多結晶半導体層１４ａに注入されるような層厚であることを意味する。ソース領域１８及びドレイン領域１９に対応する領域での第２フォトレジスト部１５０ｃの層厚としては、例えば、０ｎｍ（層無し）以上、２００ｎｍ以下であることが好ましい。本実施形態では、０ｎｍ（層無し）の条件を用いている。
【００５４】
一方、多結晶半導体層１４ａのチャネル領域２０ａに対応する第１フォトレジスト部１５０ｂの層厚としては、多結晶半導体層１４ａに高濃度の不純物イオン注入を行った場合に、照射された高濃度の不純物イオンを第１フォトレジスト部１５０ｂ内で遮断し、多結晶半導体層１４ａに不純物イオンが到達しない程度の層厚が用いられる。チャネル領域２０ａに対応する第１フォトレジスト部１５０ｂの層厚としては、例えば、２００ｎｍ以上であることが好ましい。本実施形態では４００ｎｍの条件を用いている。
【００５５】
チャネル領域２０ａに対応する第１フォトレジスト部１５０ｂの層厚の上限には特に制限はないが、第１フォトレジスト部１５０ｂを例えば２μｍを超える厚さにした場合、ソース側低濃度領域２６及びドレイン側低濃度領域２７に対応する第３フォトレジスト部１５０ａの層厚制御が困難となることから２μｍ以下程度の層厚が好ましい。なお、第３フォトレジスト部１５０ａの層厚を、ソース側低濃度領域２６及びドレイン側低濃度領域２７が位置する領域で所望の層厚に制御ができるプロセスを用いた場合には、２μｍを超える層厚を選択しても良い。
【００５６】
そして、ソース領域１８及びドレイン領域１９とチャネル領域２０ａとを繋ぐソース側低濃度領域２６及びドレイン側低濃度領域２７に対応する第３フォトレジスト部１５０ａの厚さは、高濃度の不純物イオン注入を行った場合に、多結晶半導体層１４ａに所定濃度の不純物イオンが到達する程度の層厚であることが好ましい。層厚の目安としては、第２フォトレジスト部１５０ｃよりも厚く、２００ｎｍ以下の範囲にある一様の層厚を有し、高濃度のイオン注入（例えば１×１０14〜１×１０16／ｃｍ2）を行った場合に、ドレイン側低濃度領域２７が電界緩和領域として機能する程度の不純物濃度（例えば１×１０16〜１×１０20／ｃｍ3程度）となるように制御されていることが好ましい。ここまでの工程を行った状態を図４（ｃ）に示す。
【００５７】
次に、工程１０として、フォトレジスト１５０をマスクとして、多結晶半導体層１４ａに対して、高濃度の不純物イオン（リンイオン）を例えば、１×１０14〜１×１０16／ｃｍ2程度のドーズ量で注入する。これによって、フォトレジスト１５０の層厚が薄い第２レジスト部については、上記高濃度の不純物イオンが高濃度の状態で第２フォトレジスト部１５０ｃ（ここでは層無し）を通過し、多結晶半導体層１４ａに注入される。このようにして第２フォトレジスト部１５０ｃ（ここでは層無し）をマスクとして、多結晶半導体層１４ａにソース領域１８、ドレイン領域１９を形成することができる。
一方、フォトレジスト１５０の層厚が厚い第１フォトレジスト部１５０ｂにおいては、上記高濃度の不純物イオンが第１フォトレジスト部１５０ｂ内において遮断される。そのため、多結晶半導体層１４ａの領域に不純物イオンの到達しない領域が形成される。この領域はチャネル領域２０ａの一部分となる。
そして、第３フォトレジスト部１５０ａにおいては、高濃度のイオン注入（例えば１×１０14〜１×１０16／ｃｍ2）を行った場合に、ソース側低濃度領域２６及びドレイン側低濃度領域２７が電界緩和領域として機能する程度の不純物濃度（例えば１×１０16〜１×１０20／ｃｍ3程度）となるように制御されるよう、第２フォトレジスト部１５０ｃよりも厚く、２００ｎｍ以下の範囲にある一様の層厚を有している。ここまでの工程を行った状態を図５（ａ）に示す。
【００５８】
次に、工程１１として、ゲート絶縁層２２上に成層されたフォトレジスト１５０を剥離する。
【００５９】
次に、工程１２として、ゲート絶縁層２２上に後述するゲート電極２４ａとなる導電層２４を全面に形成する。
【００６０】
次に、工程１３として、上記導電層２４上の全面にフォトレジスト３０を成層し、フォトリソグラフィー法によりフォトレジスト３０を露光、現像処理し所定形状にパターニングする。
【００６１】
次に、工程１４として、上記所定形状にパターニングしたフォトレジスト３０をマスクとして導電層２４をエッチングし、ゲート電極２４ａを形成する。ここまでの工程を行った状態を図５（ｂ）に示す。
【００６２】
次に、工程１５として、フォトレジスト３０をエッチングしてＴＦＴ９０ａを形成する。ここまでの工程を行った状態を図５（ｃ）に示す。
【００６３】
ゲート電極２４ａを形成する工程では、合わせずれが発生する場合がある。ソース側低濃度領域２６、ドレイン側低濃度領域２７とチャネル領域２０ａとが離れた場合には、電気抵抗が異常に高い領域が発生し、チャネル領域２０ａを通して流せる電流が低下してしまう。また、チャネル領域２０ａの脇に高電界が発生し、信頼性が低下してしまう。そのため、チャネル領域２０ａの一部として、ソース側低濃度領域２６、ドレイン側低濃度領域２７とが含まれるようオーバーラップした状態に構成しても良い。
【００６４】
このようにして、多結晶半導体層１４ａ領域のチャネル領域２０ａの両端部に、ソース側低濃度領域２６及びドレイン側低濃度領域２７が配置されたＬＤＤ構造を有するＴＦＴ９０ａが形成される。この工程を用いた場合、ソース領域１８、ドレイン領域１９及びソース側低濃度領域２６、ドレイン側低濃度領域２７を同時に形成することができるため、製造工程を短縮することが可能となる。
【００６５】
また、フォトレジスト１６，１５０が直接多結晶半導体層１４ａに触れることがないため、多結晶半導体層１４ａがフォトレジスト１６，１５０と接触することに起因する汚染を防止することができる。また、フォトレジスト１６，１５０を剥離するアッシング工程で、酸素プラズマ等に起因する損傷から多結晶半導体層１４ａを保護することができるため、ＴＦＴ９０ａの電気的特性の劣化を抑制することができる。また、ウェット剥離プロセスを用いた場合においても、多結晶半導体層１４ａへのフォトレジスト由来の有機汚染物質の付着や残留を防止できるため、性能や信頼性に優れたＴＦＴ９０ａを製造する技術を提供することが可能となる。
【００６６】
（半導体装置の製造方法−１：変形例）
以上、ＬＤＤ構造を有する半導体装置（ＴＦＴ）の製造方法について、変形例を紹介する。
【００６７】
この半導体装置の製造方法として、ｎチャネル型のものについて説明したが、これは工程１０でのリンイオンに代えて、例えばホウ素イオンを用いることでｐチャネル型のＴＦＴを形成することができる。また、ｎチャネル型とｐチャネル型とを同一基板上に形成したＣＭＯＳ構成を製造しても良い。
【００６８】
また、この半導体装置の製造方法では、工程１１まで行ったゲート絶縁層２２上に工程１２としてゲート電極２４ａを形成するための導電層２４を形成しているが、これは、工程１１後、一旦ゲート絶縁層２２を剥がして、再度新しいゲート絶縁層を配置し、工程１２以降を行っても良い。この場合、イオン注入やアッシング等の工程で受けたダメージを受けたゲート絶縁層２２を張り替えるため、より品質の高いＴＦＴを提供することが可能となる。
【００６９】
また、工程９で形成されるフォトレジスト１５０に、ハーフトーンマスクを用いて段差形状を与える例について説明しているが、これは複数回のフォトリソグラフ工程を用いて形成しても良い。例えば、まず薄いフォトレジストを用いて第２フォトレジスト部１５０ｃ（０ｎｍの場合は省略可）を形成する。次に、第３フォトレジスト部１５０ａを同様に形成する。この場合、フォトレジストの層厚は、第３フォトレジスト部１５０ａの所望の厚さから第２フォトレジスト部１５０ｃの層厚を減じた値を用いることが好ましい。次に、第１フォトレジスト部１５０ｂを形成する。この場合、フォトレジストの層厚は、第１フォトレジスト部１５０ｂの所望の厚さから第３フォトレジスト部１５０ａの層厚を減じた値を用いることが好ましい。このように形成することで、層厚精度の高いフォトレジストパターンを得ることが可能となる。
【００７０】
また、ハーフトーンマスクに代えて、露光分解能以下の狭いパターンを形成して露光量を連続的に変えるマスクを用いても良い。
【００７１】
また、工程９で形成されるフォトレジスト１５０の形状として、第３フォトレジスト部１５０ａが平坦なパターンを用いる例について説明したが、これは階段状の形状、テーパー状の形状、お椀状の形状、ラッパ状の形状、及びこれらの組合わせを用いても良い。これらの技術を用いた場合、ソース側低濃度領域２６、ドレイン側低濃度領域２７の濃度分布を制御することが可能となり、より耐圧の高いＴＦＴを提供することができる。
【００７２】
また、この半導体装置の製造方法では半導体層として、非晶質半導体層１４を結晶化させた多結晶シリコンからなる多結晶半導体層１４ａを用いる場合について説明したが、これは非晶質半導体層１４をそのまま用いても良く、この場合には処理時間が長いレーザー照射によるアニール工程を省略できることから、製造に要する時間を短縮することができる。また、最初から多結晶半導体を形成する条件で成層しても良い。
【００７３】
また、例えば張り合わせ技術を用いて透光性の基板１０に単結晶半導体層を形成しても良い。この場合には高い移動度を有する半導体層を用いるため、極めて高速で動作するＴＦＴを提供することが可能となる。
【００７４】
また、透光性の基板１０に代えて、遮光性の基板を用いても良い。この場合には、反射型の光学装置に応用可能である。さらに、光関連分野への適用に限定される必要は無く、特に耐圧設計が重要となる分野についても対応可能である。
また、ＴＦＴ９０ａではチャネル領域２０ａを挟んでソース領域１８、ドレイン領域１９及びソース側低濃度領域２６、ドレイン側低濃度領域２７を対称にする例について説明したが、これは対称である必要はなく、例えばソース側低濃度領域２６の不純物濃度をドレイン側低濃度領域２７よりも高くするなどしても良い。ＴＦＴ９０ａへの電圧印加により、ドレイン側低濃度領域２７には、ソース側低濃度領域２６よりも強い電界がかかる。そのため、ドレイン側低濃度領域２７は電界緩和を優先し、ソース側低濃度領域２６は導電性を優先させる処理を行うことで、耐圧と駆動能力の最適化を行うことが可能となる。
【００７５】
（半導体装置の製造方法−２：ＧＯＬＤ構造）
上記したＬＤＤ構造を作成する製造方法を一部変更することで、ｎチャネルのＧＯＬＤ構造を有するＴＦＴ９０ｂを製造することが可能である。なお、本実施例で開示するＧＯＬＤ構造とは、少なくとも低濃度領域の一部がゲート電極２４ａとオーバーラップしている構造をいうものとする。具体的には、第３フォトレジスト部１５０ａの層厚を薄くして、上記した（半導体装置の製造方法−１）の工程１０で行うイオン注入工程で導入されるソース側低濃度領域２６、ドレイン側低濃度領域２７の濃度を上げ、かつ第１フォトレジスト部１５０ｂの長さを小さくする。この条件を用いると、ゲート電極２４ａの下に位置するチャネル領域２０ａを、第１フォトレジスト部１５０ｂによりイオン注入が阻止される領域と、電界を緩和するためのチャネル低濃度領域２０ｂ（後述する図６（ｂ）に記載。）で構成することができる。この構成を用いると、チャネル低濃度領域２０ｂにより電界が緩和されるため、ホットキャリアの発生を抑制することができる。以下、ＧＯＬＤ構造の製造工程について図面を用いて説明する。図６（ａ），（ｂ）は本実施形態におけるＧＯＬＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す概略断面図である。
【００７６】
工程１〜工程８までは（半導体装置の製造方法−１）と同様の工程を行う。
そして、工程９ａとして、フォトレジスト１５０を塗布後、工程９のハーフトーンマスクと異なるマスクパターンを有するハーフトーンマスクを使用する。具体的には第３フォトレジスト部１５０ａの層厚を薄くし、また第１フォトレジスト部１５０ｂの長さが小さくなるよう構成されたハーフトーンマスクを用いる。
【００７７】
次に、工程１０と同じ工程を行う。ここまでの工程を行った状態を図６（ａ）に示す。フォトレジスト１５０のパターン形状が異なるため、多結晶半導体層１４ａの不純物分布が変わる。チャネル領域２０ａは、第１フォトレジスト部１５０ｂによりイオン注入が阻止される領域と、電界を緩和するためのチャネル低濃度領域２０ｂにより構成される。そして、工程１１〜工程１５として、（半導体装置の製造方法−１）と同様の工程を行い、ＧＯＬＤ構造を有するＴＦＴ９０ｂが得られる。ここまでの工程を行った状態を図６（ｂ）に示す。以上の工程を行うことでＧＯＬＤ構造を有するＴＦＴ９０ｂを工程を増やさずに製造することが可能となる。そして、この場合についても（半導体装置の製造方法−１：変形例）と同様の変形例を用いることができる。
さらに、この後、図８（ａ）に示すＧＯＬＤ構造に対して、ゲート電極２４ａをマスクとしてイオン注入を行い、チャネル低濃度領域２０ｂと不純物濃度の異なるソース側中濃度領域２６ａ、ドレイン側中濃度領域２７ａを形成し、図８（ｂ）に示す構造を形成しても良い。そして、この場合についても（半導体装置の製造方法−１：変形例）と同様の変形例を用いることができる。
【００７８】
（半導体装置の製造方法−３：自己整合型ＬＤＤ構造）
以下、本実施形態にかかるｎチャネルの自己整合型ＬＤＤ構造を有するＴＦＴについて説明する。図７（ａ）〜（ｃ）は、本実施形態における自己整合型ＬＤＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す概略断面図である。
まず、工程１〜１２まで（半導体装置の製造方法−１）と同様の工程を行う。
【００７９】
次に、工程１３ａとして、フォトマスクのパターンが異なる露光、現像処理を行う。具体的には、ソース側低濃度領域２６、ドレイン側低濃度領域２７とフォトレジスト３０とが平面視で離れるようにフォトレジスト３０を形成する。ここまでの工程を終了した構造を図７（ａ）に示す。
【００８０】
次に、工程１４、工程１５を（半導体装置の製造方法−１）と同様に行う。ここまでの工程を終了した構造を図７（ｂ）に示す。
【００８１】
次に、工程１６として、ゲート電極２４ａをマスクとして、自己整合的にリンのイオン注入を行う。この工程により、ソース側低濃度領域２６及びドレイン側低濃度領域２７はソース側中濃度領域２６ａ及びドレイン側中濃度領域２７ａとなり、ソース側中濃度領域２６ａ及びドレイン側中濃度領域２７ａとゲート電極２４ａとの間には、ソース側低濃度領域２６ｂ及びドレイン側低濃度領域２７ｂが形成される。ここまでの工程を終了した構造を図７（ｃ）に示す。
【００８２】
この工程を用いて製造した場合、自己整合的にソース側低濃度領域２６ｂ及びドレイン側低濃度領域２７ｂを形成することができるため、合わせずれによる性能低下を抑えることができる。また、ゲート電極２４ａと、ソース側低濃度領域２６ｂ及びドレイン側低濃度領域２７ｂとの間の寄生容量を抑えることができるため、高速・低消費電力で動作するＴＦＴ９０ｃを提供することができる。また、第３フォトレジスト部１５０ａのパターンを、容易に製造可能な、一様な厚みを有する構造を用いる場合においても、ソース領域１８及びドレイン領域１９とチャネル領域２０ａとの間に、２水準の不純物分布を持ち、電界緩和が容易となるＴＦＴ９０ｃの製造方法を提供することができる。また、ソース領域１８とソース側中濃度領域２６ａとの間、及びドレイン領域１９とドレイン側中濃度領域２７ａとの間にソース側低濃度領域２６ｂ及びドレイン側低濃度領域２７ｂが形成されるため、電気抵抗を低く抑えることが可能となり、より駆動能力の高いＴＦＴ９０ｃの製造方法を適用することができる。そして、この場合についても（半導体装置の製造方法−１：変形例）と同様の変形例を用いることができる。
【００８３】
［電子機器］
以下、本発明の上記実施形態の液晶表示装置を備えた電子機器の具体例について説明する。図９は、液晶表示テレビジョン２００の一例を示した斜視図である。図９において、液晶表示テレビジョン２００は、テレビジョン本体２０２、スピーカー２０３を示し、上記表示装置を用いた表示部２０１を含む。なお、上述した液晶表示テレビジョン２００は、他にも種々の電子機器に適用することができる。
例えば、プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。また、本実施形態では液晶表示装置を例として詳細な説明を行ったが、これは、自発光型の有機ＥＬ表示装置、あるいは、有機ＥＬを光源とするラインヘッド、記録装置等にも応用が可能である。
【図面の簡単な説明】
【００８４】
【図１】液晶装置の画像表示領域を構成するマトリクス状に配置されたスイッチング素子、信号線等の等価回路図。
【図２】ＴＦＴアレイ基板の１ドットを拡大して示す平面図。
【図３】液晶装置の構造を示す断面図。
【図４】（ａ）〜（ｃ）はＬＤＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す第１の概略断面図。
【図５】（ａ）〜（ｃ）はＬＤＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す第２の概略断面図。
【図６】（ａ），（ｂ）は、ＧＯＬＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す概略断面図。
【図７】（ａ）〜（ｃ）は、自己整合型ＬＤＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す概略断面図。
【図８】（ａ），（ｂ）は、本実施形態における自己整合型ＧＯＬＤ構造を有するｎチャネル型のＴＦＴの製造方法を工程順に示す概略断面図。
【図９】液晶表示テレビジョンの一例を示した斜視図。
【符号の説明】
【００８５】
１ｆ…延設部分、３ａ…走査線、３ｂ…容量線、４…第１層間絶縁層、５…第２層間絶縁層、６ａ…データ線、６ｂ…ソース線、９…画素電極、１０…基板、１１…配向層、１２…下地保護層、１４…非晶質半導体層、１４ａ…多結晶半導体層、１６…フォトレジスト、１７…保護層、１８…ソース領域、１９…ドレイン領域、２０…チャネル領域、２０ａ…チャネル領域、２０ｂ…チャネル低濃度領域、２２…ゲート絶縁層、２４…導電層、２４ａ…ゲート電極、２６…ソース側低濃度領域、２６ａ…ソース側中濃度領域、２６ｂ…ソース側低濃度領域、２７…ドレイン側低濃度領域、２７ａ…ドレイン側中濃度領域、２７ｂ…ドレイン側低濃度領域、３０…フォトレジスト、９０…ＴＦＴ、９０ａ…ＴＦＴ、９０ｂ…ＴＦＴ、９０ｃ…ＴＦＴ、９０ｄ…ＴＦＴ、９２…コンタクトホール、９４…コンタクトホール、９６…コンタクトホール、９８…蓄積容量、１００…ＴＦＴアレイ基板、１０２…液晶層、１０４…対向基板、１０４Ａ…基板、１０６…遮光層、１０８…共通電極、１１０…配向層、１５０…フォトレジスト、１５０ａ…第３フォトレジスト部、１５０ｂ…第１フォトレジスト部、１５０ｃ…第２フォトレジスト部、２００…液晶表示テレビジョン、２０１…表示部、２０２…テレビジョン本体、２０３…スピーカー。
【図１】
2009130016.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009130016.tif 000009
【図８】
2009130016.tif 000010
【図９】
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