(57)【要約】【課題】キャリアの集中を抑制し、寄生トランジスタに起因する誤動作による破壊を防止することができる半導体装置及び回路装置を提供する。【解決手段】半導体装置１０は、第１半導体領域４と、第２半導体領域５及び６と、第３半導体領域７と、第４半導体領域８と、第１電極２０と、制御電極２２と、第２電極２１とを備える。第２半導体領域５及び６が第１の層５と第２の層６とを有し、第２の層６の比抵抗ρＮｄが２７Ωｃｍ以上７０Ωｃｍ未満において、第１の層５の比抵抗ρＮが８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、第２の層６の比抵抗ρＮｄが７０Ωｃｍ以上１６０Ωｃｍ以下において、第１の層５の比抵抗ρＮが０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定される。回路装置は、この半導体装置１０と、コイル１０２と、ツェナーダイオード１０６とを備える。【選択図】図３
2009130213.tif 000002
【特許請求の範囲】
【請求項１】
一方の主面に露出された第１導電型の第１半導体領域と、
前記第１半導体領域の上に隣接して配設された第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域の上に他方の主面に露出して配設された第１導電型の第３半導体領域と、
前記第３半導体領域内に島状に配設され、前記他方の主面に露出する複数の第２導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に電気的に接続された第１電極と、
前記第４半導体領域から隣り合う第４半導体領域に渡って設けられた制御電極と、
前記第１半導体領域の露出された前記一方の主面に電気的に接続された第２電極と、を備え、
前記第２半導体領域が第１の層と前記第１の層の上に配設された第２の層とを有し、前記第２の層の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満において、前記第１の層の比抵抗（ρＮ）が８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、前記第２の層の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下において、前記第１の層の比抵抗（ρＮ）が０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定されることを特徴とする半導体装置。
【請求項２】
一方の主面に露出された第１導電型の第１半導体領域と、
前記第１半導体領域の上に隣接して配設された第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域の上に他方の主面に露出して配設された第１導電型の第３半導体領域と、
前記第３半導体領域内に島状に配設され、前記他方の主面に露出する複数の第２導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に電気的に接続された第１電極と、
前記第４半導体領域から隣り合う第４半導体領域に渡って設けられた制御電極と、
前記第１半導体領域の露出された前記一方の主面に電気的に接続された第２電極と、を備え、
更に、前記制御電極に電気的に接続されるカソード端子及び前記第２電極に電気的に接続されたアノード端子を有するツェナーダイオードを備え、
前記第２半導体領域が第１の層と前記第１の層の上に配設された第２の層とを有し、前記第２の層の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満において、前記第１の層の比抵抗（ρＮ）が８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、前記第２の層の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下において、前記第１の層の比抵抗（ρＮ）が０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定されることを特徴とする半導体装置。
【請求項３】
前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域及び前記制御電極は絶縁ゲート型バイポーラトランジスタを構築し、前記第２半導体領域の前記他方の主面上には前記ツェナーダイオードを備えたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
一方の主面に露出された第１導電型の第１半導体領域と、
前記第１半導体領域の上に隣接して配設された第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域の上に他方の主面に露出して配設された第１導電型の第３半導体領域と、
前記第３半導体領域内に島状に配設され、前記他方の主面に露出する複数の第２導電型の第４半導体領域と、
前記第３半導体領域及び前記第４半導体領域に電気的に接続された第１電極と、
前記第４半導体領域から隣り合う第４半導体領域に渡って設けられた制御電極と、
前記第１半導体領域の露出された前記一方の主面に電気的に接続された第２電極と、を備えた半導体装置と、
前記半導体装置の前記第１電極が接地された状態において、前記第２電極に一方の端子が電気的に接続され、他方の端子が電源に電気的に接続されたコイル部品と、
前記制御電極に電気的に接続されるカソード端子及び前記第２電極に電気的に接続されたアノード端子を有するツェナーダイオードと、を備え、
前記第２半導体領域が第１の層と前記第１の層の上に配設された第２の層とを有し、前記第２の層の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満において、前記第１の層の比抵抗（ρＮ）が８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、前記第２の層の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下において、前記第１の層の比抵抗（ρＮ）が０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定されることを特徴とする回路装置。
【請求項５】
前記半導体装置の前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域及び前記制御電極は絶縁ゲート型バイポーラトランジスタを構築し、前記第２半導体領域の前記他方の主面上には前記ツェナーダイオードを備えたことを特徴とする請求項４に記載の回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び回路装置に関し、特に絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が形成された半導体装置及びコイルの電流スイッチングとしてこの半導体装置のＩＧＢＴを用いる回路装置に関する。
【背景技術】
【０００２】
従来の内燃機関のエンジン点火用イグニッション回路や放電管の点灯回路は、図１に示すように構成されている。すなわち、この種の回路は、直流電源（１０１）からコイル（１０２）の１次側（１０２Ａ）に流れる電流をＩＧＢＴ（１０３）によって導通状態から遮断に制御することにより、コイル（１０２）の２次側（１０２Ｂ）に接続された負荷（１０４）に高電圧を発生（出力）させる。
【０００３】
更に回路構成並びにその動作を詳細に説明すると、ＩＧＢＴ（１０３）のコレクタ端子とゲート端子との間には、ＩＧＢＴ（１０３）のコレクタ−ゲート間の耐圧よりも耐圧が低いツェナーダイオード（１０６）が接続されている。駆動回路（１０５）からのＯＦＦ（０［Ｖ］）の信号によってＩＧＢＴ（１０３）がオフ状態になると、コイル（１０２）の誘導起電力（逆起電力）によってＩＧＢＴ（１０３）のコレクタ−エミッタ間に過電圧が印加される。すると、ツェナーダイオード（１０６）がＩＧＢＴ（１０３）よりも先にブレークダウンし、ツェナーダイオード（１０６）に電流が流れる。従って、ＩＧＢＴ（１０３）はコイル（１０２）の誘導起電力によって発生する過電圧から保護される。このような回路構成並びに動作は、下記特許文献１及び下記特許文献２等に開示されている。
【０００４】
そして、ツェナーダイオード（１０６）から抵抗（１０９）に電流が流れ、ＩＧＢＴ（１０３）のゲート端子の電圧が上昇する。やがてＩＧＢＴ（１０３）のゲート−エミッタ間電圧が閾値電圧を超えると、ＩＧＢＴ（１０３）はオン状態になる。従って、コイル（１０２）の誘導起電力による電流がＩＧＢＴ（１０３）に流れる。
【０００５】
なお、ゲート端子とエミッタ端子との間にはツェナーダイオード（１０７）が電気的に並列に接続されている。ＩＧＢＴ（１０３）のゲート−エミッタ間の耐圧よりも先にツェナーダイオード（１０７）がブレークダウンすることにより、ＩＧＢＴ（１０３）はコイル（１０２）の誘導起電力で生じる過電圧から保護される。
【０００６】
また、コイル（１０２）の１次側（１０２Ａ）と２次側（１０２Ｂ）との間に発生する浮遊容量、更に場合によっては浮遊容量のバラツキを抑制するため、浮遊容量よりも容量が大きいコンデンサ（１０８）をコイル（１０２）の１次側（１０２Ａ）と２次側（１０２Ｂ）との間に配設する場合がある。
【特許文献１】特開平９−２８０１４７号公報
【特許文献２】米国特許第５，１１５，３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述の回路装置においては、以下の点について配慮がなされていなかった。ＩＧＢＴ（１０３）を構成する半導体装置のエミッタ電極を配設する主面側には、ＩＧＢＴ（１０３）のゲート電極と半導体装置の外部装置（図１に示す駆動回路（１０５））との間を電気的に接続するためのゲート電極パットが設けられている。このゲート電極パッドが設けられた領域は、半導体装置の主面上にエミッタ電極を設けることができない不活性領域となる。
【０００８】
コイル（１０２）等の誘導負荷をＩＧＢＴ（１０３）に接続した上記回路において、ＩＧＢＴ（１０３）のオフによる誘導負荷の逆起電力によってＩＧＢＴ（１０３）のコレクタ電位が高まり、ツェナーダイオード（１０６）のブレークダウン電圧を越えたところでツェナーダイオード（１０６）に電流が流れる。この電流は抵抗（１０９）に流れ、ＩＧＢＴ（１０３）のゲート−エミッタ間電圧が閾値電圧以上となると、ＩＧＢＴ（１０３）はオン状態になる。
【０００９】
この時、誘導負荷のリーク、又は外部からの誘導等により、ＩＧＢＴ（１０３）にサージが印加される。このサージにより、ＩＧＢＴ（１０３）のＰ型コレクタ領域及びＰ型ベース領域からキャリアが注入され、ＩＧＢＴ（１０３）のＮ型ベース領域はキャリアで充たされ、ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧ＶＣＥは一旦低下する。その後、誘導負荷の起電力により再度ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧ＶＣＥが上昇する。この時、ＩＧＢＴ（１０３）のＮ型ベース領域及びＮ型バッファ領域に蓄積されていたキャリアが空乏層の成長とともに短時間に押し出されるが、ゲート電極パッドが設けられた領域である不活性領域が形成されていると、その部分のキャリアは直接抜け出ることは出来ず、その近くに配設された活性領域（エミッタ電極）の主面から抜け出ていくことになる。
【００１０】
そのため、不活性領域と活性領域の境界部分では電流密度が急激に高まり、Ｎ型エミッタ領域−Ｐ型ベース領域−Ｎ型ベース領域により生成される寄生トランジスタが動作し、半導体装置が発熱する。更に電流密度が高まると、やがて半導体装置が破壊に至る。
【００１１】
なお、不活性領域とは、半導体装置の主面上にエミッタ電極が配設できない領域のことである。この不活性領域には、ゲート電極パッド以外にも、高耐圧化技術、半導体装置の終端構造としてＦＬＲやフィールドプレート、ＩＧＢＴ以外の半導体素子が半導体装置の主面上に形成された場合のその半導体素子が形成された主面が相当する。
【００１２】
本発明は上記課題を解決するためになされたものである。従って、本発明は、キャリアの集中を抑制し、寄生トランジスタに起因する誤動作による破壊を防止することができる半導体装置及び回路装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の実施の形態に係る第１の特徴は、半導体装置において、一方の主面に露出された第１導電型の第１半導体領域と、第１半導体領域の上に隣接して配設された第１導電型と異なる第２導電型の第２半導体領域と、第２半導体領域の上に他方の主面に露出して配設された第１導電型の第３半導体領域と、第３半導体領域内に島状に配設され、他方の主面に露出する複数の第２導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に電気的に接続された第１電極と、第４半導体領域から隣り合う第４半導体領域に渡って設けられた制御電極と、第１半導体領域の露出された一方の主面に電気的に接続された第２電極と、を備え、第２半導体領域が第１の層と第１の層の上に配設された第２の層とを有し、第２の層の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満において、第１の層の比抵抗（ρＮ）が８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、第２の層の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下において、第１の層の比抵抗（ρＮ）が０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定される。
【００１４】
本発明の実施の形態に係る第２の特徴は、半導体装置において、一方の主面に露出された第１導電型の第１半導体領域と、第１半導体領域の上に隣接して配設された第１導電型と異なる第２導電型の第２半導体領域と、第２半導体領域の上に他方の主面に露出して配設された第１導電型の第３半導体領域と、第３半導体領域内に島状に配設され、他方の主面に露出する複数の第２導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に電気的に接続された第１電極と、第４半導体領域から隣り合う第４半導体領域に渡って設けられた制御電極と、第１半導体領域の露出された一方の主面に電気的に接続された第２電極と、を備え、更に、制御電極に電気的に接続されるカソード端子及び第２電極に電気的に接続されたアノード端子を有するツェナーダイオードを備え、第２半導体領域が第１の層と第１の層の上に配設された第２の層とを有し、第２の層の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満において、第１の層の比抵抗（ρＮ）が８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、第２の層の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下において、第１の層の比抵抗（ρＮ）が０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定される。
【００１５】
第１の特徴又は第２の特徴に係る半導体装置において、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域及び制御電極はＩＧＢＴを構築し、第２半導体領域の他方の主面上にはツェナーダイオードを備えたことが好ましい。
【００１６】
本発明の実施の形態に係る第３の特徴は、回路装置において、一方の主面に露出された第１導電型の第１半導体領域と、第１半導体領域の上に隣接して配設された第１導電型と異なる第２導電型の第２半導体領域と、第２半導体領域の上に他方の主面に露出して配設された第１導電型の第３半導体領域と、第３半導体領域内に島状に配設され、他方の主面に露出する複数の第２導電型の第４半導体領域と、第３半導体領域及び第４半導体領域に電気的に接続された第１電極と、第４半導体領域から隣り合う第４半導体領域に渡って設けられた制御電極と、第１半導体領域の露出された一方の主面に電気的に接続された第２電極と、を備えた半導体装置と、半導体装置の第１電極が接地された状態において、第２電極に一方の端子が電気的に接続され、他方の端子が電源に電気的に接続されたコイル部品と、制御電極に電気的に接続されるカソード端子及び第２電極に電気的に接続されたアノード端子を有するツェナーダイオードと、を備え、第２半導体領域が第１の層と第１の層の上に配設された第２の層とを有し、第２の層の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満において、第１の層の比抵抗（ρＮ）が８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定され、第２の層の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下において、第１の層の比抵抗（ρＮ）が０．２Ωｃｍ＜ρＮ≦２Ωｃｍの範囲内に設定される。
【００１７】
第３の特徴に係る回路装置において、半導体装置の第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域及び制御電極はＩＧＢＴを構築し、第２半導体領域の他方の主面上にはツェナーダイオードを備えたことが好ましい。
【発明の効果】
【００１８】
本発明によれば、不活性領域と活性領域との境界近傍におけるキャリアの集中を抑制し、ＩＧＢＴを構成する半導体基体のエミッタ領域、Ｐ型ベース領域及びＮ型ベース領域によって生成される寄生トランジスタに起因する誤動作による破壊を抑制することができる半導体装置及び回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２０】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
図１に示すように、本発明の実施の形態に係る回路装置（１００）は、直流電圧源（１０１）から誘導負荷として例えばコイル（１０２）の１次側（１０２Ａ）へ流れる電流をコイル（１０２）の１次側（１０２Ａ）に接続された実施の形態に係るＩＧＢＴ（１０３）で遮断し、コイル（１０２）の２次側（１０２Ｂ）に高電圧を発生させる。更に詳細に説明すると、コイル（１０２）の１次側（１０２Ａ）の一方の端子は直流電圧源（１０１）と電気的に接続され、コイル（１０２）の１次側（１０２Ａ）の他方の端子はＩＧＢＴ（１０３）のコレクタ端子と電気的に接続されている。ＩＧＢＴ（１０３）のエミッタ端子は大地と電気的に接続（接地）されている。ＩＧＢＴ（１０３）のゲート端子は、ＩＧＢＴ（１０３）の駆動回路（１０５）と電気的に接続され、駆動回路（１０５）から送信される信号によってＩＧＢＴ（１０３）がオン状態又はオフ状態に制御される。ＩＧＢＴ（１０３）のコレクタ端子とゲート端子との間には、ツェナーダイオード（１０６）が接続されている。
【００２２】
ツェナーダイオード（１０６）は、ＩＧＢＴ（１０３）のコレクタ−ゲート間の耐圧よりも低いブレークダウン電圧を有する。図１に示すように、ツェナーダイオード（１０６）は、ＩＧＢＴ（１０３）のコレクタ端子側にアノード端子を電気的に接続し、ＩＧＢＴ（１０３）のゲート端子側にカソード端子を電気的に接続するものに限らず、互いに逆の極性を有し双方を電気的に直列に接続したものを使用する。また、図１に示すツェナーダイオード（１０６）は、１組のツェナーダイオードしか記載していないが、本実施の形態においては複数の組や各ツェナーダイオードを複数接続しても良い。
【００２３】
駆動回路（１０５）からのＯＦＦ（０［Ｖ］）の信号によってＩＧＢＴ（１０３）がオフ状態になると、コイル（１０２）の誘導起電力（逆起電力）によってＩＧＢＴ（１０３）のコレクタ−エミッタ間に過電圧が印加される。すると、ツェナーダイオード（１０６）がＩＧＢＴ（１０３）よりも先にブレークダウンし、ツェナーダイオード（１０６）に電流が流れる。従って、ＩＧＢＴ（１０３）はコイル（１０２）の誘導起電力によって発生する過電圧から保護される。
【００２４】
本実施の形態に係るＩＧＢＴ（１０３）を構成する半導体装置（１０）は、図２及び図３に示すように、半導体基体（１）と、半導体基体（１）の一方の主面（２）上に形成されたコレクタ電極（２０）と、半導体基体（１）の他方の主面（３）上に形成されたエミッタ電極（２１）及びゲート電極（２２）とを有する。
【００２５】
半導体基体（１）は、一方の主面（２）に下面が露出し、不純物濃度が３×１０１８ａｔｏｍｓ／ｃｍ３〜７×１０１８ａｔｏｍｓ／ｃｍ３、厚みが５０μｍ〜１０００μｍ、より好ましくは５０μｍ〜５００μｍのＰ型コレクタ領域（４）と、Ｐ型コレクタ領域（４）の上に隣接して配設され、厚み２０μｍ〜５０μｍのＮ型バッファ領域（５）と、Ｎ型バッファ領域（５）の上に隣接して配設され、Ｎ型バッファ領域（５）に比べて不純物濃度が低い厚み６５μｍのＮ型ベース領域（６）と、Ｎ型ベース領域（６）の上に隣接して配設され他方の主面（３）に露出する厚み４μｍ〜５μｍのＰ型ベース領域（７）と、Ｐ型ベース領域（７）内に島状に複数配設され、他方の主面（３）に露出するＮ型バッファ領域（５）に比べて不純物濃度が高いＮ型エミッタ領域（８）とを備える。
【００２６】
更に、半導体基体（１）の一方の主面（２）のほぼ全面にＰ型コレクタ領域（４）と電気的に接続されたコレクタ電極（２０）が形成されている。Ｐ型ベース領域（７）の露出部及びＮ型エミッタ領域（８）の他方の主面（３）の露出部と電気的に接続されるエミッタ電極（２１）と、Ｎ型エミッタ領域（８）の他方の主面（３）の露出部から隣のＮ型エミッタ領域（８）の他方の主面（３）の露出部との間にはゲート絶縁膜（２３）を介して配設されたゲート電極（２２）が形成されている。横方向に繰り返し配設されたセル（Ｎ型エミッタ領域（８）及びＰ型ベース領域（７））を接続するため、ゲート電極（２２）の上に層間絶縁膜（２４）を介してエミッタ電極（２１）が配線されている。
【００２７】
つまり、ＩＧＢＴ（１０３）は、Ｐ型コレクタ領域（４）、Ｎ型バッファ領域（５）、Ｎ型ベース領域（６）、Ｐ型ベース領域（７）、Ｎ型エミッタ領域（８）、コレクタ電極（２０）、エミッタ電極（２１）、ゲート絶縁膜（２３）及びゲート電極（２２）を備えて構成されている。図３に示すように、ＩＧＢＴ（１０３）は横方向に繰り返し形成されている。
【００２８】
更に、図２に示すように、半導体装置（１０）を上方から平面的に見て、半導体基体（１）の他方の主面（３）上には、エミッタ電極（２１）と電気的に接続されたエミッタ電極パッド（２１Ａ）と、ゲート電極（２２）と電気的に接続されたゲート電極パッド（２２Ａ）が配設されている。ここで、ゲート電極（２２）と電気的に接続されるゲート電極パッド（２２Ａ）を設けた場合、図３に示すように、ゲート電極パッド（２２Ａ）直下の領域にゲート電極（２２）を配設しても良いが、ゲート電極パッド（２２Ａ）と同一導電層により形成されるエミッタ電極（２１）を設けることができないため、ゲート電極パッド（２２Ａ）を設ける領域は不活性領域として機能する。不活性領域には、その他にも半導体装置（１０）の外周部の高耐圧化技術として周知のＦＬＲ（field limiting ring）やフィールドプレートを配設した領域に相当する他方の主面（３）の領域、半導体装置（１０）の端部及びその周辺の他方の主面（３）の領域、図３に示すツェナーダイオード（１０６）のようにＩＧＢＴ（１０３）と異なる半導体素子を半導体装置（１０）内に配設した領域に相当する他方の主面（３）の領域がある。
【００２９】
本実施の形態に係る半導体装置（１０）の他方の主面（３）上には、図３に示すように、ゲート電極（２２）と電気的に接続される一端と、コレクタ電極（２０）と電気的に接続される他端とを有する図１に示すツェナーダイオード（１０６）が配設されている。この場合、ツェナーダイオード（１０６）はＰ型コレクタ領域（４）と電気的に接続されるため、Ｐ型ベース領域（７）は図３に示す左端（端部）まで形成されておらず、Ｎ型ベース領域（６）が他方の主面（３）に露出し、コレクタ補助電極（２０Ａ）がＮ型ベース領域（６）の他方の主面（３）の露出部と電気的に接続されるように配設されている。
【００３０】
ここで、Ｎ型ベース領域（６）の比抵抗（ρＮｄ）が２７Ωｃｍ以上７０Ωｃｍ未満のとき、更に好ましくは４０Ωｃｍ以上７０Ωｃｍ未満のとき、Ｎ型バッファ領域（５）の比抵抗（ρＮ）は下記式［１］を満足するように設定されている。
【００３１】
８．６６×ｅｘｐ（−０．０５３６×（ρＮｄ））Ωｃｍ＜ρＮ≦２Ωｃｍ  …［１］
更に、Ｎ型ベース領域（６）の比抵抗（ρＮｄ）が７０Ωｃｍ以上１６０Ωｃｍ以下のとき、Ｎ型バッファ領域（５）の比抵抗（ρＮ）は下記式［２］を満足するように設定されている。
【００３２】
０．２Ωｃｍ＜ρＮ≦２Ωｃｍ                            …［２］
図１に示す回路において、ＩＧＢＴ（１０３）をオン状態にし電流が流れたＩＧＢＴ（１０３）をオフ状態にすると、図４の状態（ａ）で示すようにサージ電圧がＩＧＢＴ（１０３）のコレクタ−ゲート間に印加され、ＩＧＢＴ（１０３）のコレクタ−ゲート間に接続されたツェナーダイオード（１０６）がクランプ状態になる。このとき、ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧は約５００Ｖ近いサージ電圧（ＶＣＥｃ１）となり、ＩＧＢＴ（１０３）のコレクタ−ゲート間には閾値を越える電圧が印加される。図５（ａ）は、図４の状態（ａ）のＩＧＢＴ（１０３）に入力容量Ｃｉｓｓと帰還容量Ｃｒｓｓとが生じ、帰還容量Ｃｒｓｓに電荷Ｑｃｇが蓄積されている状態を示す。
【００３３】
ＩＧＢＴ（１０３）がオフ状態において生じるコイル（１０２）の起電力によりＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧が上昇し、ツェナーダイオード（１０６）がブレークダウンすると、抵抗（１０９）に電流が流れ込む。この電流によって抵抗（１０９）に発生した電圧がＩＧＢＴ（１０３）のゲート閾値を越えたとき、ＩＧＢＴ（１０３）はオン状態になり、ＩＧＢＴ（１０３）の活性領域全体でコイル（１０２）の起電力による電流が吸収される。このとき、コイル（１０２）のリーク又は外部からの誘導等により、ＩＧＢＴ（１０３）にサージが印加される。ＩＧＢＴ（１０３）のＰ型コレクタ領域（４）及びＰ型ベース領域（７）から、キャリアが注入され、Ｎ型ベース領域（６）はキャリアで充たされ、ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧ＶＣＥは図４の状態（ｂ）に示すように一旦低下する。図５（ｂ）は、ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧が一旦低下したことにより、帰還容量Ｃｒｓｓに蓄積された電荷が放電され、電流が流れている状態を示す。
【００３４】
図４の状態（ｃ）に示すように、コイル（１０２）の起電力によりＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧ＶＣＥが再度上昇し、Ｐ型ベース領域（７）とＮ型ベース領域（６）とのＰＮ接合界面から空乏層が成長する。ここで、Ｐ型ベース領域（７）側の空乏層が成長する際、Ｐ型ベース領域（７）から引き出されたホールが空乏層に流れ込み、空乏層の空間電荷密度はＮ型ベース領域（６）のドナー濃度（Ｎｄ）と横切るホール（ＰＪ）とを合わせた（Ｎｄ＋ＰＪ）となる。従って、空乏層は図４の状態（ａ）に比べて狭くなり、逆に帰還容量Ｃｒｓｓは状態（ａ）に比べて大きくなる。帰還容量Ｃｒｓｓが大きくなると、直列に接続された入力容量Ｃｉｓｓへの電荷の蓄積が早くなり、また短時間のうちに多くの電荷を蓄積することができる。よって、ＩＧＢＴ（１０３）のゲート電圧は上昇しやすくなり、ＩＧＢＴ（１０３）の閾値電圧を越えやすくなる。従って、ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧は状態（ａ）のＶＣＥｃ１よりも低いＶＣＥａによりＩＧＢＴ（１０３）をオン状態にさせることができる。
【００３５】
ここで、ＩＧＢＴ（１０３）のゲートが閾値電圧となる時の電荷をＱｃｇ´とし、Ｃｉｓｓ×Ｒｇの時定数がコレクタ−エミッタ間電圧ＶＣＥの立上がり電圧よりも長くなるように設定されている場合、抵抗（１０９）を流れる電荷を無視することができるので、電荷保存則から、電荷Ｑｃｇは下記式［３］により表される。
【００３６】
Ｑｃｇ＝Ｑｃｇ´＝Ｃｒｓｓ×ＶＣＥｃ１＝Ｃｒｓｓ´×ＶＣＥａ    …［３］
ここで、ゲート酸化膜がある点を無視すると、帰還容量Ｃｒｓｓ、Ｃｒｓｓ´は下記式［４］、式［５］により表される。
【００３７】
Ｃｒｓｓ＝（ｑ×ε×ε０×Ｎｄ／ＶＣＥｃ１／２）            …［４］
Ｃｒｓｓ´＝（ｑ×ε×ε０×（Ｎｄ＋ＰＪ）／ＶＣＥｃ１／２）  …［５］
従って、上記式［３］乃至式［５］に基づき、ＩＧＢＴ（１０３）をオン状態にさせることができるコレクタ−エミッタ間電圧ＶＣＥａは下記式［６］により表される。
【００３８】
ＶＣＥａ＝Ｎｄ／（Ｎｄ＋ＰＪ）×ＶＣＥｃ１          …［６］
なお、以上で示す現象はＮ型ベース領域（６）の比抵抗だけでなく、Ｎ型バッファ領域（５）の比抵抗にも依存しているため、上記式［６］に相当するのが図６に示す線分（ｆ）となる。図６において、線分（ｄ）より上に越えるとコレクタ−エミッタ間電圧ＶＣＥの耐圧が低下し、線分（ｇ）よりも下に越えるとＮ型ベース領域（６）のドナー濃度（Ｎｄ）が空乏層に流れ込むホールによる空間電荷密度（ＰＪ）よりも十分に大きくなり、上記式［６］においてＶＣＥａ≒ＶＣＥｃ１となるため、本実施の形態に係る半導体装置（１０）並びに回路（１００）による効果を十分に得ることができない。線分（ｅ）は製造限界により規定した。
【００３９】
以上の説明から、図６に示す領域内にＮ型ベース領域（６）及びＮ型バッファ領域（５）の比抵抗を設定することにより、本発明の実施の形態に係る半導体装置１０及び回路装置１００による効果を得ることができる。例えば、図７に示すように、Ｎ型ベース領域（６）の比抵抗を４０Ωｃｍで一定とした場合、Ｎ型バッファ領域（５）の比抵抗を０．０２３Ωｃｍとすると、半導体装置（１０）のゲート電極パッド（２２Ａ）の脇の不活性領域において点ｈ（５０ｋＶ）で破壊し、Ｎ型バッファ領域（５）の比抵抗を０．２Ωｃｍとすると、半導体装置（１０）のゲート電極パッド（２２Ａ）の脇の不活性領域において点ｉ（４２．５ｋＶ）で破壊されるが、Ｎ型バッファ領域（５）の比抵抗を１Ωｃｍとすると、半導体装置（１０）は点ｈ及び点ｉよりも高い点ｊとなり、試験装置の限界５５ｋＶでも破壊されない。
【００４０】
図１２に深さ（μm）とホール密度（ａｔｍｏｓ／ｃｍ３）との関係のシミュレーション結果を示す。空乏層が生じた範囲に着目すると、ｉに比べてｊの方が空乏層の領域におけるホール密度が高くなる。
【００４１】
また、図８に示すように、Ｎ型バッファ領域（５）の比抵抗を４０Ωｃｍで一定とした場合、Ｎ型ベース領域（６）の比抵抗を変更した場合でも図７に示す結果と同様となり、比抵抗が所定の値以上において閾値電圧よりも高いサージ耐量が示されている。
【００４２】
また、図９乃至図１１は、図７における点ｈに相当する条件１（Ｎ型バッファ領域（５）の比抵抗が０．０２３Ωｃｍ），図７における点ｉに相当する条件２（Ｎ型バッファ領域（５）の比抵抗が０．２Ωｃｍ），図７における点ｊに相当する条件３（Ｎ型バッファ領域（５）の比抵抗が１Ωｃｍ）に変更したときのＩＧＢＴ（１０３）のセル部（活性領域）における電流密度（ＪＥｍａｉｎ）とゲート電極パッド（２２Ａ）の脇（不活性領域における活性領域との界面側）における電流密度（ＪＥｏｕｔ）と、ＩＧＢＴ（１０３）のコレクタ−エミッタ間電圧（ＶＣＥ）と、ＩＧＢＴ（１０３）のゲート−エミッタ間電圧（ＶＧＥ）とのシミュレーション結果を示す。図９に比較して図１０の方が、ゲート電極パッド（２２Ａ）の脇の電流密度がＩＧＢＴ（１０３）のセル部における電流密度よりも大きくなっている。更に、図１１の方がゲート電極パッド（２２Ａ）の脇の電流密度がＩＧＢＴ（１０３）のセル部における電流密度よりも大きくなっている。
【００４３】
しかし、図１１においてはＩＧＢＴ（１０３）がオン状態になることで、ゲート電極パッド（２２Ａ）の脇の電流密度及びＩＧＢＴ（１０３）のセル部における電流密度に偏りは発生せず、半導体装置（１０）の全体に電流が流れる。なお、条件３は空乏層の空間電荷密度が条件１及び条件２よりも高くなるため、上記現象が生じやすい。従って、ゲート電極パッド（２２Ａ）の脇で電流が集中して破壊に至る前にＩＧＢＴ（１０３）のゲート電圧が閾値電圧に達し、ＩＧＢＴ（１０３）がオン状態になることで半導体装置（１０）が破壊することを防止することができる。なお、ＩＧＢＴ（１０３）にはコイル（１０２）が接続されているため、ＩＧＢＴ（１０３）がオン状態になってもコイル（１０２）の２次側（１０２Ｂ）における電圧、電流等の変化を抑制することができる。
【００４４】
（その他の実施の形態）
上記のように、本発明は一実施の形態によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、前述の実施の形態は、ＩＧＢＴ（１０３）がプレーナ型である例を説明したが、トレンチゲート型のＩＧＢＴに本発明を適用することができる。また、前述の実施の形態は、ＩＧＢＴ（１０３）のエミッタ端子を接地した例を説明したが、本発明は、ＩＧＢＴ（１０３）のエミッタ端子に抵抗等を介して接地してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る回路装置を示す回路図である。
【図２】図１に示す回路装置を構成するＩＧＢＴを有する半導体装置の上面図である。
【図３】図１に示す回路装置を構成するＩＧＢＴを有する半導体装置において、図２のＦ３で切断した部分断面図である。
【図４】実施の形態に係る回路装置を構成するＩＧＢＴのコレクタ−エミッタ間電圧の時間変化を示す図である。
【図５】図４に示す各点において実施の形態に係る回路装置を構成するＩＧＢＴに生じる寄生容量を示す回路図である。
【図６】実施の形態に係る回路装置を構成するＩＧＢＴのＮ型ベース領域及びＮ型バッファ領域の比抵抗の範囲を示す図である。
【図７】実施の形態に係る回路装置を構成するＩＧＢＴにおいてＮ型バッファ領域の比抵抗に対するサージ耐量（相対値）を示す特性図である。
【図８】実施の形態に係る回路装置を構成するＩＧＢＴにおいてＮ型ベース領域の比抵抗に対するサージ耐量（相対値）を示す特性図である。
【図９】図７の点ｈの条件において実施の形態に係る回路装置を構成するＩＧＢＴの特性図である。
【図１０】図７の点ｉの条件において実施の形態に係る回路装置を構成するＩＧＢＴの特性図である。
【図１１】図７の点ｊの条件において実施の形態に係る回路装置を構成するＩＧＢＴの特性図である。
【図１２】図７における点ｉと点ｊとの条件において実施の形態に係る深さとホール密度との関係を示す図である。
【符号の説明】
【００４６】
１…半導体基体
２…一方の主面
３…他方の主面
４…Ｐ型コレクタ領域（第１半導体領域）
５…Ｎ型バッファ領域（第２半導体領域、第１の層）
６…Ｎ型ベース領域（第２半導体領域、第２の層）
７…Ｐ型ベース領域（第３半導体領域）
８…Ｎ型エミッタ領域（第４半導体領域）
１０…半導体装置
２１…エミッタ電極
２１Ａ…エミッタ電極パッド
２２…ゲート電極（制御電極）
２２Ａ…ゲート電極パッド
２３…ゲート絶縁膜
１００…回路装置
１０２…コイル
１０２Ａ…一次側
１０２Ｂ…二次側
１０６、１０７…ツェナ−ダイオード
【図１】
2009130213.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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