(57)【要約】      （修正有）【課題】金属酸化膜半導体（ＭＯＳ）トランジスタの寸法が微細化するに伴い、高エネルギのヘビーイオンヒット、高エネルギの陽子または中性子、若しくは、Ｘ線又はガンマ線パルスのようなイオン放射からのシングルイベントの影響（ＳＥＥ）による影響をよりうけるようになってきた。【解決手段】多数キャリアデバイスに関して記載されている。特に、典型的なデバイス３００は、薄い半導体層にソース３０６、チャネル３１０、およびドレイン３０８と、異なる濃度の単一のドーピングタイプを全て共有する。更に、デバイス３００は、チャネル３１０の上に絶縁層３１２と、絶縁層３１２の上にゲート３１４とを備え、ゲート３１４はチャネル３１０を調節する。ここに記載されたデバイス３００は、寄生的なバイポーラトランジスタを排除し、重いイオンのヒットのような単一のイベントの影響（ＳＥＥ）から生じる過剰な少数キャリアの生成に対する感度を排除する。【選択図】図３ａ
2009267357.tif 000002
【特許請求の範囲】
【請求項１】
薄い半導体層に埋め込まれた第１のドーピングタイプのソース領域と、
前記薄い半導体層に埋め込まれた第１のドーピングタイプのドレイン領域と、
前記薄い半導体層に埋め込まれ、且つ、チャネル領域の第１の端が前記ソース領域と接触し、チャネル領域の第２の端が前記ドレイン領域と接触するように配置された第１のドーピングタイプのチャネル領域と、
前記チャネル領域の上に配置された絶縁層と、
前記絶縁層の上に配置されたゲート領域と、
を有し、
前記第１のドーピングタイプは第２のドーピングタイプと反対の極性であり、
前記ゲート領域に電圧を印加することにより前記チャネル領域の電荷の流れを制御することを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネルが、前記ソース及びドレインよりも低いドーパント濃度を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記薄い半導体層がシリコンからなることを特徴とする請求項２に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
米国政府は、政府コンタクト番号ＮＲＯ０００−０７−Ｃ−００３４に準拠して本発明に関して所定の権利を有する。
この出願の特許請求の範囲は、２００８年３月１３日に出願された米国特許出願番号６１／０３６，３５５「ＳＯＩ  ＣＭＯＳプロセスにおいて製造されたシングルイベント遷移硬化多数キャリア電界効果トランジスタ」という米国仮出願の優先権を伴うものであり、かかる仮出願の全体はリファレンスとしてここに組み入れられる。
【０００２】
本発明は、電界効果トランジスタに関し、特に、シリコン−オン−絶縁体（ＳＯＩ）相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して製造された多数キャリア電界効果トランジスタに関する。
【背景技術】
【０００３】
金属酸化膜半導体（ＭＯＳ）トランジスタの寸法が小さくなり続け、これらのデバイスで設計される回路の電流レベルが低減しているので、これらの回路は、高エネルギのヘビーイオンヒット、高エネルギの陽子または中性子、若しくは、Ｘ線又はガンマ線パルスのようなイオン放射からのシングルイベントの影響（ＳＥＥ）による影響をよりうけるようになってきた。
【０００４】
例示として、在来のＭＯＳ電界効果トランジスタ（ＦＥＴ）技術において発生したエラーの線形エネルギトランスファ（ＬＥＴ）の値と、回路におけるデバイス領域の複数のＳＥＥ敏感領域（ｙ軸）との間の関係を示すグラフを図１に示す。示したように、アナログおよび混合信号回路は、微細線ＣＭＯＳ技術を使用して設計され、マイクロアンペアレンジの電流レベルで作動し、５ＭｅＶ−ｃｍ２／ｍｇ（Ｓｉ）より低いようなＬＥＴを備えたイオン化放射ヒットに対してデータポイント２の周りで影響を受けやすい敏感領域を備える。これは、標準的なＣＭＯＳデバイスに寄生バイポーラトランジスタが存在することが主な原因である。寄生バイポーラトランジスタは、デバイスのチャネルでヒットされることによりターンオンされ、かかるデバイスは、寄生バイポーラトランジスタのベースでもありうる。
【０００５】
図２は、典型的なＳＯＩ  ＭＯＳデバイス２００上でのイオン粒子又はフォトンストライク２０２のイベントを示す。特に、ストライク２０２は、ソース２０６、チャネル２０８およびドレイン２１０が作られる寄生バイポーラデバイスを活性化する電流２０４を生成する。寄生バイポーラデバイスのゲインは、そのゲインが、ストライク２０２によって生じた固有の多数キャリアの過剰を増幅するので、電流２０４を促進する。上記議論に照らして、寄生バイポーラトランジスタの存在、並びに、ＳＥＥヒットから生じる少数キャリア生成を促進させるためのその敏感性のために、ＳＥＥが同様である環境で使用されるとき、典型的なＭＯＳＦＥＴデバイスは、問題がある。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明のある実施形態によれば、電界効果トランジスタは、薄い半導体層に埋め込まれた第１のドーピングタイプのソース領域と、薄い半導体層に埋め込まれた第１のタイプのドレイン領域と、薄い半導体層に埋め込まれた第１のドーピングタイプのチャネル領域とを有する。チャネル領域は、チャネル領域の第１の端がソース領域と接触し、チャネル領域の第２の端がドレイン領域と接触するように配置される。デバイスは更に、チャネル領域の上に配置された絶縁層と、絶縁層の上に配置されたゲート領域とを有し、ゲート領域に電圧を印加することによりチャネル領域の電荷の流れを制御する。
【０００７】
本発明の別の実施形態によると、多数キャリアデバイスは、シリコン−オン−絶縁体の薄い半導体層と、薄い半導体層の表面に埋め込まれた第１のドーピングタイプの連続で、細長い領域とを有する。更に、ソースコンタクトは、領域の一方の端を有し、ドレイン領域は、領域の対向する端を有する。チャネルは、ソースコンタクトとドレインコンタクトとを結合する。絶縁体は、チャネルの上に配置され、ゲートは絶縁体の上に配置され、かかるゲートはチャネルを調節する。
【０００８】
本願発明の更に別の実施形態では、多数キャリア電界効果トランジスタは、薄い半導体層に埋め込まれた、ｎ型ドーピングのドーパント濃度を備えたソース領域と、薄い半導体層に埋め込まれた、ｎ型ドーピングのドーパント濃度を備えたドレイン領域と、薄い半導体層に埋め込まれた、ｎ型ドーピングのドーパント濃度を備えたチャネル領域とを有する。チャネル領域は、チャネル領域の第１の端がソース領域に接触するように、および、チャネル領域の第２の端がドレイン領域に接触するように配置される。更に、チャネル領域のドーパント濃度は、ソース領域のドーピング濃度およびドレイン領域のドーパント濃度よりも低い。絶縁層は、チャネル領域の上に配置され、ポリシリコンゲート領域は、絶縁層の上に配置される。埋設された酸化物の第２の絶縁層は、薄い半導体層の下に配置される。電圧をゲート領域に印加することにより、チャネル領域のフローを変化させることができる。
【０００９】
添付の図面を参照して以下の発明の詳細な説明を読むことにより、当業者には他の特徴及び利点は明らかであろう。
【発明を実施するための最良の形態】
【００１０】
図３ａは、本発明の実施形態によるＳＯＩ  ＣＭＯＳプロセスで製造されたｎ型多数キャリア電界効果トランジスタ３００を示す概略図である。デバイス３００は、絶縁層３０４の上にある薄い半導体層３０２を有する。薄い半導体層３０２は、シリコン、ポリシリコン、アモルファスシリコン、単結晶シリコン、若しくは、他のいかなる適当な材料又は半導体であってよい。絶縁層３０４は、埋設された酸化物層であってよく、デバイス３００におけるバックゲート効果（back-gating effect）を最小にするのに有利である。シリコン又は他の半導体基板３０１が、絶縁層３０４の下に配置されている。
【００１１】
デバイス３００は、チャネル３１０によってドレイン３０８に接続されたソース３０６を有する。チャネル３１０は、ソース３０６およびドレイン３０８とは異なる寸法であってよい。ソース３０６およびドレイン３０８は、ドーピングタイプを共有し、おおよそ日といいドーパント濃度を有する。図３では、ソース３０６およびドレイン３０８は、Ｎ＋として表されたドーパント濃度でｎ型ドーピングがなされる。チャネル３１０は、ソース３０６およびドレイン３０８とドーピング極性を共有する。しかしながら、チャネル３１０に存在するドーパント濃度は、ソース３０６およびドレイン３０８に存在するものよりも少ない。例えば、図３では、チャネル３１０はｎ型ドーピングであるが、ドーパント濃度はＮ＋より小さいＮである。デバイス３００の多数キャリアは電子であり、デバイス３００の少数キャリアは正孔である。
【００１２】
デバイス３００は、チャネル３１０の上に配置された第２の絶縁層３１２を更に有する。第２の絶縁層３１２は、酸化物からなり、絶縁層３０４よりも実質的に厚い。第２の絶縁層３１２は、チャネル３１０の長さ全体に渡って走り、ソース３０６およびドレイン３０８とオーバーラップする。第２の絶縁層３１２の上にゲート３１４が配置されうる。ゲート３１４は、ソース３０６およびドレイン３０８と同じタイプのドーピングからなり、ここではＮ＋と表されている。ゲート３１４は、伝導体または他の適当な材料からなってよい。
【００１３】
チャネル３１０は、ソース３０６およびドレイン３０８対して高さの適合がなされていなくても良い。例えば、チャネル３１０は、ソース３０６およびドレイン３０８と同じくらい絶縁層３０４から遠くに延びない。その実施形態では、絶縁層３１２は、チャネル３１０と絶縁層３１２との間に存在するギャップを保証しないように、図３ａに示したものよりもチャネル３１０の上でより厚いものであってよい。このような垂直に短い（図３ａにおける方位は垂直）チャネルを備えた構成は、デバイスのインピーダンスを増大させるように選択される。
【００１４】
デバイス３００は、接合型電界効果トランジスタ（ＪＦＥＴ）または金属ショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ）と同様に作動する。例えば、ゲート３１４は、チャネル３１０を調節する。ソース３０６およびドレイン３０８のドーパント濃度と比較して、チャネル３１０のより低いドーパント濃度は、ソース３０６およびドレイン３０８を調節することなしに、ゲート３１４がチャネル３１０を調節することができうる。ＪＦＥＴまたはＭＥＳＦＥＴのものと異なり、デバイス３００のゲート３１４は絶縁されており、デバイス３００においてｐ−ｎ接合は存在しない。
【００１５】
図３ｂは、本発明の実施形態によるパーティクルストライクの影響を示す概略図である。寄生バイポーラトランジスタが、図２に示したようにストライクによって達成される、典型的なＭＯＳＦＥＴデバイスと異なり、本発明の実施形態による多数キャリア電界効果トランジスタであるデバイス３００は、イオンパーティクル３１６によるストライク（ＳＥＥヒット）のとき、抵抗器として作用する。デバイス３００が多数キャリアデバイスであるので、ＳＥＥヒット中に生成された過剰な少数キャリアは、ヒットによって生成された過剰な多数キャリアと急速に再結合し、または、バイアスコンフィギュレーションによる電界の存在によって領域の外に掃きだされうる。
【００１６】
かくして、デバイス３００は、標準的なＣＭＯＳデバイスよりもＳＥＥヒットの影響が少ない。かかる低い感受性は、図１に示したようなグラフによって表すことができる。本発明の実施形態を使用した回路のカーブは右にシフトしているが、ＬＥＴのより大きな大きさ、例えば４０ＭｅＶ−ｃｍ２／ｍｇ（Ｓｉ）までの大きさまでは、通常のオペレーションの崩壊は示されていない。デバイス３００は、ＣＭＯＳデバイスにおける少数キャリアのゲインに関するメカニズムは有していない。
【００１７】
図３に示したｎ型トランジスタデバイス３００と同様に、ｐ型多数キャリア電界効果トランジスタも可能である。図４は、本発明の他の実施形態によるＳＯＩ  ＣＭＯＳプロセスで製造されたｐ型多数キャリア電界効果トランジスタ４００を示す概略図である。デバイス４００は、絶縁層４０４の上にある、薄い半導体層４０２を有する。薄い半導体層４０２は、シリコン、ポリシリコン、アモルファスシリコン、単結晶シリコン、若しくは、他の適当な材料又は半導体であってよい。絶縁層４０４は、埋設された酸化物層であってよく、デバイス４００においてバックゲート効果（back-gating effect）を最小にするのに有利である。シリコン又は他の半導体基板４０１は、絶縁層４０４の下に配置される。
【００１８】
デバイス３００と同様に、デバイス４００は、チャネル４１０によってドレイン４０８に接続されたソース４０６を有する。ソース４０６およびドレイン４０８は、ドーピングタイプを共有し、おおよそ同じドーパント濃度を有する。図４では、ソース４０６およびドレイン４０８は、Ｐ＋として示されるドーパント濃度を備えた、ｐ型ドーピングである。チャネル４１０は、ソース４０６およびドレイン４０８のドーピング極性を共有する。しかしながら、チャネル４１０に現れるドーパント濃度は、ソース４０６およびドレイン４０８に現れるものよりも低い。例えば、図４では、チャネル４１０は、ｐ型ドーピングであるが、Ｐのドーパント濃度は、Ｐ＋よりも少ない。デバイス４００の多数キャリアは、正孔であり、デバイス４００の多数キャリアは電子である。
【００１９】
デバイス４００は、チャネル４１０の上に配置された第２の絶縁層４１２を更に有する。第２の絶縁層４１２は、酸化物から形成されていて良く、絶縁層４０４よりも実質的に厚い。第２の絶縁層４１２は、チャネル４１０の長さ全体に渡って走り、ソース４０６およびドレイン４０８とオーバーラップする。第２の絶縁層４１２の上に、ゲート４１４が配置される。ゲート４１４は、ソース４０６およびドレイン４０８と同じタイプのドーピングのものであり、ここではＰ＋として表される。ゲート３１４は、伝導体または他の適当な材料からなってよい。
【００２０】
チャネル４１０は、ソース４０６およびドレイン４０８の高さに適合していなくても良い。例えば、チャネル４１０は、ソース４０６およびドレイン４０８と同じくらい遠くまで、絶縁層４０４から延びていなくても良い。その実施形態では、絶縁層４１２は、チャネル４１０と絶縁層４１２との間に存在するギャップがないことを保証するように、図４に示したものよりも、チャネル４１０の上でより厚いものであってよい。垂直に短い（図４においては垂直方向）ような構成のチャネルは、デバイスのインピーダンスを増大させるように選択されうる。
【００２１】
デバイス４００は、ＳＥＥに対してデバイス３００と同様の硬化をしめす。例えば、チャネル４１０に対するパーティクルストライクでは、デバイス４００は、典型的なＭＯＳＦＥＴデバイスで生ずるような、寄生バイポーラトランジスタというよりも、むしろ抵抗器のように作動する。
【００２２】
デバイス３００は、デバイス４００よりもより早くより高いゲインを有し、デバイス４００よりもより良好な周波数応答を有する。これは、デバイス４００の多数キャリアである正孔と比較して、デバイス３００の多数キャリア（電子）のより大きな移動度のためである。しかしながら、これらのデバイスは、ＣＭＯＳアーキテクチャでの使用に関して適しており、回路は、デバイス３００と同様に、ｎ型多数キャリア電界効果トランジスタ、および、相補型レイアウトにおいて、デバイス４００と同様に、ｐ型多数キャリア電界効果トランジスタの両方を使用して製造される。
【００２３】
このデバイスの製造は、ＳＯＩ  ＣＭＯＳプロセスで集積されうる。これらのデバイスは、埋設された酸化物（典型的には、数千オングストローム厚）の上の薄い（数千オングストローム厚）単結晶領域に製造されうる。
【００２４】
図５は、本発明の更に別の実施形態の高周波数可能性を示すグラフを表す。最適化されていないｎ型プロトタイプを使用して、最大可能ゲイン（ｙ軸）は、２つの異なるバイアス電圧で測定される。図５の一対のカーブ５００は、ゲインが４０ＧＨｚ（データポイントは図示せず）より上の周波数で０ｄＢまで減少し、１．８Ｖ／２ｍＡの低いバイアスレベルでイーブンとなる。
【００２５】
しかしながら、この及び他の構成、並びに、ここに記載した実施形態は、単なる例示の目的のものであり、他の構成およびエレメント（例えば、機械、インターフェース、機能、および、エレメントのオーダー）は、追加することができ、または、いくつかのエレメントをまったく除去することも可能であることは、理解されるべきである。更に、ほとんどの回路において、ここに記載したエレメントの多くが、別々のコンポーネントとして実装可能であり、又は、適当な組み合わせ及び配置において他のコンポーネントと組み合わせて実装可能である機能的なものであることは、当業者には明らかであろう。例えば、例示のデバイスは、同様な歩留まりを生じさせる異なるプロセス又は材料を使用して製造することができ、図には示されていないが、より大きな機能のアレンジメントのコンポーネントを使用することも可能である。
【図面の簡単な説明】
【００２６】
【図１】エラーが在来のＭＯＳ電界効果トランジスタ（ＦＥＴ）で生成される、線形エネルギートランスファ（ＬＥＴ）の大きさと、デバイスの寸法（ｙ軸）との間の関係を示すグラフである。
【図２】典型的なＳＯＩ  ＭＯＳデバイス上のイオン粒子またはフォトンストライクのイベントを示す概略である。
【図３ａ】本発明の実施形態による、ＳＯＩ  ＣＭＯＳプロセスで製造されたｎ型多数キャリア電界効果トランジスタを示す概略図である。
【図３ｂ】本発明の実施形態でのパーティクルストライクの影響を示した概略図である。
【図４】本発明の他の実施形態による、ＳＯＩ  ＣＭＯＳプロセスで製造されたｐ型多数キャリア電界効果トランジスタを示す概略図である。
【図５】本発明の更に別の実施形態による高周波数能力を示すグラフである。
【図１】
2009267357.tif 000003
【図５】
2009267357.tif 000004
【図２】
2009267357.tif 000005
【図３ａ】
2009267357.tif 000006
【図３ｂ】
2009267357.tif 000007
【図４】
2009267357.tif 000008
【外国語明細書】
2009267357000001.pdf