(57)【要約】【課題】温度係数とそのシート抵抗値とを独立に調整することができる抵抗素子を提供する。【解決手段】半導体基板１上に第１の多結晶半導体膜３を形成し、その上層にアモルファス半導体膜４を形成する。アモルファス半導体膜４の中にキャリア不純物をイオン注入し、その後に熱処理を行うことにより、アモルファス半導体膜４を多結晶化して、第２の多結晶半導体膜５を形成する。これにより、第２の多結晶半導体膜５の平均的なグレインサイズは、第１の多結晶半導体膜３の平均的なグレインサイズよりも大きくなる。【選択図】図６
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【特許請求の範囲】
【請求項１】
抵抗素子を備える半導体装置であって、
前記抵抗素子は、半導体基板上に配置されキャリア不純物がドーピングされた第１の多結晶半導体膜と、
前記第１の多結晶半導体膜上に配置されキャリア不純物がドーピングされた第２の多結晶半導体膜と、を備え、前記第２の多結晶半導体膜の平均的なグレインサイズは、前記第１の多結晶半導体膜の平均的なグレインサイズよりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１の多結晶半導体膜の温度係数が負であり、前記第２の多結晶半導体膜の温度係数が正であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の多結晶半導体膜と前記第２の多結晶半導体膜との間には、１ｎｍ以上、３ｎｍ以下の膜厚を有する酸化膜が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の多結晶半導体膜と前記第２の多結晶半導体膜の膜厚比は、前記抵抗素子の温度係数がゼロになるように設定されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１の多結晶半導体膜と前記第２の多結晶半導体膜はポリシリコンからなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
半導体基板上に第１の多結晶半導体膜を形成する工程と、
前記第１の多結晶半導体膜上にアモルファス半導体膜を形成する工程と、
前記アモルファス半導体膜の中にキャリア不純物をイオン注入する工程と、
前記イオン注入を行った後に、熱処理を行うことにより、前記アモルファス半導体膜を多結晶化して、第２の多結晶半導体膜を形成する工程と、を備え、前記第２の多結晶半導体膜の平均的なグレインサイズは、前記第１の多結晶半導体膜の平均的なグレインサイズよりも大きいことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の多結晶半導体膜はＣＶＤ法により形成し、前記第１の多結晶半導体膜の表面に堆積された酸化膜の除去処理を行った後に、ＣＶＤ法より前記アモルファス半導体膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の多結晶半導体膜と前記第２の多結晶半導体膜の膜厚比を、前記第１の多結晶半導体膜と前記第２の多結晶半導体膜からなる抵抗素子の温度係数が所望の値になるように設定することを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の多結晶半導体膜と前記第２の多結晶半導体膜はポリシリコンからなり、前記アモルファス半導体膜はアモルファスシリコンからなることを特徴とする請求項６乃至８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶半導体膜からなる抵抗素子を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、差動アンプや基準電圧発生回路などのＬＳＩ回路を構成するための抵抗素子として、半導体基板上に形成されたポリシリコン膜にキャリア不純物が注入されてなる抵抗素子が知られている。高精度のＬＳＩ回路を実現するためには、抵抗素子の抵抗値の温度依存性、即ち温度係数（Ω／℃）を小さくすることが要求される。
【０００３】
なお、温度係数を小さくした抵抗素子については、例えば特許文献１に記載されている。
【特許文献１】特開２００４―２２１３０６公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した抵抗素子の温度係数を小さくするために、多結晶半導体膜に注入するキャリア不純物のドーピング量を増やすと、抵抗素子のシート抵抗値（Ω／□）は減少してしまう。そのため、所望のシート抵抗値において温度係数を小さくすることは極めて困難であった。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、抵抗素子を備える半導体装置であって、前記抵抗素子は、半導体基板上に配置されキャリア不純物がドーピングされた第１の多結晶半導体膜と、前記第１の多結晶半導体膜上に配置されキャリア不純物がドーピングされた第２の多結晶半導体膜と、を備え、前記第２の多結晶半導体膜の平均的なグレインサイズは、前記第１の多結晶半導体膜の平均的なグレインサイズよりも大きいことを特徴とする。
【０００６】
また、本発明の半導体装置の製造方法は、半導体基板上に第１の多結晶半導体膜を形成する工程と、前記第１の多結晶半導体膜上にアモルファス半導体膜を形成する工程と、前記アモルファス半導体膜の中にキャリア不純物をイオン注入する工程と、前記イオン注入を行った後に、熱処理を行うことにより、前記アモルファス半導体膜を多結晶化して、第２の多結晶半導体膜を形成する工程と、を備え、前記第２の多結晶半導体膜の平均的なグレインサイズは、前記第１の多結晶半導体膜の平均的なグレインサイズよりも大きいことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第１の多結晶半導体膜の温度係数と第２の多結晶半導体膜の温度係数は、グレインサイズに応じて異なった値になるので、それらの膜厚比の設定により抵抗素子の温度係数を調節することができる。そして、抵抗素子のシート抵抗値については、抵抗素子の温度係数とは独立に、キャリア不純物のドーピング量により調節することができる。すなわち、本発明によれば、抵抗素子の温度係数とそのシート抵抗値とを独立に調整することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態による半導体装置の製造方法について図面を参照して説明する。  図１乃至図６は、本実施形態による半導体装置及びその製造方法を示す断面図である。また、図７は、本実施形態による半導体装置を示す平面図である。図１乃至図６の断面は、図７のＸ−Ｘ線に沿った断面に対応している。
【０００９】
最初に、図１に示すように、半導体基板１上に、ＬＯＣＯＳ膜２を形成する。ＬＯＣＯＳ膜２に替わって、他の絶縁膜、例えばシリコン酸化膜が形成されてもよい。次に、ＬＯＣＯＳ膜２上に、ポリシリコン等からなる第１の多結晶半導体膜３が形成される。以下、第１の多結晶半導体膜３はポリシリコンからなるとして説明する。第１の多結晶半導体膜３は、例えば６１０℃の温度下におけるＣＶＤ法により形成される。この時点では、第１の多結晶半導体膜３に不純物は添加されていない。
【００１０】
なお、第１の多結晶半導体膜３をＣＶＤ法により形成すると、その表面には薄い酸化膜（不図示）が形成される。この酸化膜に対しては、例えばアンモニア水やフッ酸を含むエッチャントを用いて洗浄処理が施されるが、この洗浄処理を行った後でも、第１の多結晶半導体膜３の表面に形成された酸化膜は、完全には除去されず、さらに薄く、約１ｎｍ〜３ｎｍの膜厚を有して残存する。
【００１１】
次に、図２に示すように、第１の多結晶半導体膜３上に、アモルファスシリコン等からなるアモルファス半導体膜４が形成される。以下、アモルファス半導体膜４はアモルファスシリコンからなるとして説明する。アモルファス半導体膜４は、例えば約５６０℃の温度下におけるＣＶＤ法により形成される。この時点では、アモルファス半導体膜４に不純物は添加されていない。第１の多結晶半導体膜３とアモルファス半導体膜４との界面ＢＤには、上述した薄い酸化膜（不図示）が存在している。
【００１２】
次に、図３に示すように、アモルファス半導体膜４の中に、例えば、Ｐ（リン）、Ｂ（ボロン）、ＢＦ２等のキャリア不純物をイオン注入する。このイオン注入の条件に応じて、抵抗素子のシート抵抗値が決定される。
【００１３】
このイオン注入の加速エネルギーは、キャリア不純物の殆どがアモルファス半導体膜４の中に注入されるような条件で行うことが望ましい。そのようなイオン注入の加速エネルギーは、注入されたキャリア不純物のピーク位置がアモルファス半導体膜４の膜厚の略半分の位置になるように決定される。これは、アモルファス半導体膜４の下にある第１の多結晶半導体膜３にキャリア不純物が多く注入されると、その注入部分の第１の多結晶半導体膜３がアモルファス化してしまうおそれがあるためである。
【００１４】
次に、図４に示すように、第１の多結晶半導体膜３及びアモルファス半導体膜４に対して、レジスト（不図示）をマスクとしたエッチングを行う。これにより、第１の多結晶半導体膜３及びアモルファス半導体膜４は、例えば図７のようにパターニングされる。
【００１５】
次に、図５に示すように、第１の多結晶半導体膜３及びアモルファス半導体膜４を覆って、ＴＥＯＳ膜等からなるパッシベーション膜６を形成する。さらに、パッシベーション膜６を覆って、ＢＰＳＧ膜等からなる平坦化層間膜７を形成する。次に、平坦化層間膜７をフローさせる熱処理（いわゆるＢＰＳＧフロー）を行う。この熱処理により、平坦化層間膜７がフローされると共に、アモルファス半導体膜４が、多結晶化して、第２の多結晶半導体膜５となる。また、アモルファス半導体膜３Ａの中に注入されたキャリア不純物も下層の第１の多結晶半導体膜３の中に拡散する。
【００１６】
この熱処理では、第１の多結晶半導体膜３の平均的なグレインサイズは、殆ど変化しない。これに対して、この熱処理により多結晶化した第２の多結晶半導体膜５の平均的なグレインサイズは、熱処理量（温度及び時間）の設定により、第１の多結晶半導体膜３の平均的なグレインサイズよりも大きくすることができる。ここで、グレインサイズとは、結晶粒の大きさをいう。
【００１７】
次に、図６に示すように、パッシベーション膜６及び平坦化層間膜７に対して、レジスト（不図示）をマスクとしたエッチングを行う。これにより、パッシベーション膜６及び平坦化層間膜７に２つのコンタクトホールＣ１，Ｃ２が設けられる。次に、各コンタクトホールＣ１，Ｃ２を通して第２の多結晶半導体膜５と接続されて平坦化層間膜７上に延びる２つの抵抗電極８、９が形成される。これにより、第１の多結晶半導体膜３と第２の多結晶半導体膜５の積層構造からなる抵抗素子が完成する。
【００１８】
このように、本実施形態によれば、第１の多結晶半導体膜３上にアモルファス半導体膜４を積層形成し、熱処理を加えることで、アモルファス半導体膜４を多結晶化することにより、上層の第２の多結晶半導体膜５の平均的なグレインサイズを下層の第１の多結晶半導体膜３の平均的なグレインサイズより大きくすることができる。このようにグレインサイズが異なると、それに応じてシート抵抗値の温度係数も異なってくることがわかっているので、第１の多結晶半導体膜３と第２の多結晶半導体膜５との膜厚比の設定により、抵抗素子の温度係数を調節することが可能になる。
【００１９】
本発明者の実験によれば、上記熱処理をＮ２雰囲気中で約８５０°Ｃで約３０分間行った場合において、抵抗素子の温度係数をゼロにするためには、第１の多結晶半導体膜３と第２の多結晶半導体膜５との膜厚比は、約２：５に設定されるべきである。この場合、例えば、第１の多結晶半導体膜３の膜厚を約４０ｎｍ、第２の多結晶半導体膜５の膜厚を約１００ｎｍとする。これは、この熱処理条件においては、第２の多結晶半導体膜５の温度係数が正であり、第１の多結晶半導体膜３の温度係数が負になるため、各温度係数の抵抗素子全体としての温度係数への寄与を相殺するように膜厚比を設定できるためである。
【００２０】
なお、上記の膜厚比は一例であり、熱処理量が変われば、第２の多結晶半導体膜５の平均的なグレインサイズも変わるので、熱処理量によって異なる膜厚比の設定が必要になる。
【００２１】
上記のような第１の多結晶半導体膜３と第２の多結晶半導体膜５の平均的なグレインサイズは、アモルファス半導体膜４を多結晶化する際の熱処理量によって決定されるものであり、キャリア不純物のイオン注入量には依存しない。これは、キャリア不純物はアモルファス半導体膜４に注入されるため、その後のアモルファス半導体膜４の多結晶化には殆ど影響がないからである。そのため、図８に示すように、抵抗素子の温度係数はそのシート抵抗値に依存しないで一定である。このシート抵抗値は、図９に示すように、シート抵抗値とキャリア不純物のドーピング量の関係から決定することができる。
【００２２】
以上のように、本実施形態によれば、抵抗素子の温度係数とそのシート抵抗値とを独立に調整することができる。
【００２３】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上記実施形態では、第１の多結晶半導体膜３は、ポリシリコンからなり、アモルファス半導体膜４はアモルファスシリコンからなるとして説明したが、これに限らず、他の半導体材料を用いてもよい。
【００２４】
また、実施形態においては、第１の多結晶半導体膜３を形成した後に、その上層にアモルファス半導体膜４をしているが、その逆に、アモルファス半導体膜４を形成した後に、その上層に、第１の多結晶半導体膜３を形成してもよい。但し、この場合は、キャリア不純物をイオン注入するときに、キャリア不純物が第１の多結晶半導体膜３を通過することになり、第１の多結晶半導体膜３がアモルファス化してしまうおそれがあるので、それを考慮して、第１の多結晶半導体膜３と第２の多結晶半導体膜５との膜厚比の設定を行う必要がある。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の実施形態による半導体装置を示す平面図である。
【図８】シート抵抗値と温度係数の関係を示す図である。
【図９】キャリア不純物のドーピング量とシート抵抗値の関係を示す図である。
【符号の説明】
【００２６】
１  半導体基板              ２  ＬＯＣＯＳ膜
３  第１の多結晶半導体膜    ４  アモルファス半導体膜
５  第２の多結晶半導体膜    ６  パッシベーション膜
７  平坦化層間膜            ８  電極
ＢＤ  界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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