(57)【要約】【課題】    広帯域・高出力特性が得られ、かつ入力反射特性に優れた分布型増幅器を提供する。【解決手段】    順次直列に接続される複数の伝送線路と、この複数の伝送線路を介して伝播された入力信号がゲート電極に入力される複数のFETを備え、入力信号の増幅を行う分布型増幅器であって、複数の前記伝送線路の入力端子に直列にカットオフ周波数を基準として低周波数側では直列に抵抗が挿入され、高周波数側ではショートした特性を示すイコライザ回路を備えると共に、このイコライザ回路と直列にカットオフ周波数以上の周波数においてインピーダンス整合を行う入力側無損失整合回路を備える。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
順次直列に接続される複数の伝送線路と、この複数の伝送線路を介して伝播された入力信号がゲート電極に入力される複数のFETを備え、入力信号の増幅を行う分布型増幅器であって、
複数の前記伝送線路の入力端子に直列にカットオフ周波数を基準として低周波数側では直列に抵抗が挿入され、高周波数側ではショートした特性を示すイコライザ回路を備えると共に、このイコライザ回路と直列にカットオフ周波数以上の周波数においてインピーダンス整合を行う入力側無損失整合回路を備えたことを特徴とする分布型増幅器。
【請求項２】
前記イコライザ回路は、抵抗とコンデンサを並列に接続して構成されたものであることを特徴とする請求項１記載の分布型増幅器。
【請求項３】
前記FETは、カスコード型であることを特徴とする請求項１又は２に記載の分布型増幅器。
【請求項４】
請求項１〜３のいずれかに記載の分布型増幅器をマイクロ波帯で使用したことを特徴とする分布型増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分布型増幅器に関し、特に広帯域・高出力特性が得られ、かつ入力反射特性に優れた分布型増幅器に関する。
【背景技術】
【０００２】
一般に、多様な通信方式のディジタル変調信号をサポートするベクトル標準信号発生器は、マイクロ波帯等における高周波増幅器のうち特に分布型増幅器を用いて設計され、高周波信号を増幅すると共に低歪特性であることが要求される。
【０００３】
また、このような分布型増幅器は、ソース接地ＦＥＴの入力端子又は出力端子とグランド間の寄生容量を伝送線路の一部とすることにより、広帯域な特性を示す一方で、一段辺りの利得が比較的小さいため多段化して用いることが必要となる。このような分布型増幅器の先行技術文献としては次のようなものがある。
【０００４】
【特許文献１】特開昭６３−０５９１０８号公報
【０００５】
【特許文献２】特願平０１―２７５６６１号公報
【０００６】
【特許文献３】特願平０１−３０５０８７号公報
【０００７】
以下、図５を参照して従来の分布型増幅回路の構成例を説明する。信号入力端子10から入力された信号は、ボンディングワイヤ12を介してゲート側擬似伝送線路内の各伝送線路100〜100+nを伝播し各FET131〜130+nのゲート電極に順次印加される。
【０００８】
第１段目のFET131については、FETのゲート−ソース間に印加された信号vgs1が、そのトランスコンダクタンスgm1倍されて出力電流i1となる。この出力電流i1は、ドレインバイアス回路41を介してドレインバイアス電源端子40に流れると共に、ボンディングワイヤ21、信号出力端子20を介して出力負荷22に流れる。第２段目以降のFET（FET132、FET130+n）についても第1段目と同様な増幅動作が行われ、出力負荷22で合成される。
【０００９】
これらのFETのゲート側及びドレイン側には、ゲート−ソース間容量（Cgs）と各伝送線路100〜100+nによって作られるインダクタンス（Lg）、及びドレイン−ソース間容量（Cds）と各伝送線路160〜160+nによって作られるインダクタンス（Ld）が分布的に配置され、擬似伝送線路を構成している。
【００１０】
なお、ゲートバイアス回路31の構成及び動作については、文献３の図１（特に、符号7、13、21、27、28、29）と同様であり、ドレインバイアス回路についても同図（符号6、12、25、20、26、30）と同様であり、周知の技術なので説明を省略する。
【００１１】
このように、従来の分布型増幅器は伝送線路とFETを多段化して使用している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、トランジスタは、高速動作やコストダウンなどを目的として、微細化が進んでいる。また、トランジスタの動作限界周波数のひとつである電流利得遮断周波数fTは、GaAs FET（ガリウムヒ素）であればゲート−ソース間容量（Cgs）に反比例するため、微細化によってゲート幅が縮小すればトランジスタは高速動作が可能となる。
【００１３】
しかし、微細化はこれらの効果を得られる反面、デバイスの耐圧低下を招いて低歪み特性が必要とされる高出力増幅器（パワーアンプ）の最大出力電力を低下させるため、分布型増幅器の分野では比較的ゲート幅の広いトランジスタが用いられている。
【００１４】
また、分布型増幅器は、入出力回路に分布的に容量（C）とインダクタンス（L）を配置して擬似的に分布定数回路を構成し、入出力インピーダンスを一般に使われる伝送線路の特性インピーダンス（Z0=50Ω）に合わせて、(L/C)1/2=50ΩとなるようにL/C比が選択される。
【００１５】
このとき、比較的ゲート幅の広いトランジスタを使うことを考えると、Cgsは比較的大きくなるため、L/C比を維持するためには、インダクタンスも大きく設定しなければならない。このことは、一般にゲート−ソース間容量（Cgs）はドレイン−ソース間容量（Cds）よりかなり大きい（例：Cgs=0.6pF、Cds=0.05pF）ため、特にゲート側の擬似伝送線路で顕著に現れる。
【００１６】
このような場合、インダクタンスを波長よりも十分に短くした（例えば1/10波長以下）伝送線路を使って集中定数とみなして構成するとすれば、そのインダクタンス値は特性インピーダンスと線路の長さに比例する。近似的には、L≒Zc×εr1/2×l/c (Zc：伝送線路特性インピーダンス、εr：有効比誘電率、l：線路長、c：光速)という式が知られている。
【００１７】
例えば、Cgs=0.6pFとすれば、必要なインダクタンスはL=1.5nHとなる。このとき、Zc=50Ω、εr=12.9とすれば、必要な長さはl=2.6mmとなる。一方、このときの6GHzの波長λは約14mm(=3×108m/6GHz/√12.9)であり、約1/5.4波長となる。これでは、波長よりも十分に短いとは言えず、集中定数とはみなせない。
【００１８】
従って、ゲート側の擬似伝送線路は、波長に対して十分短い長さまでインダクタンスを小さくせざるをえず、その特性インピーダンスが小さく（例：前例でl=1.3mmとすれば、35Ω）なり、入力反射特性（S11）が悪化してしまうという問題点があった。また、入力側反射特性（S11）が悪化すると、分布型増幅器の入力側に取り付けられた別回路の通過特性にリプルが生じ、動作が不安定となる場合があった。
【００１９】
本発明は、これらの問題点に鑑みてなされたものであり、広帯域・高出力特性が得られ、かつ入力反射特性に優れた分布型増幅器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
この様な課題を達成するために請求項１記載の発明は、
順次直列に接続される複数の伝送線路と、この複数の伝送線路を介して伝播された入力信号がゲート電極に入力される複数のFETを備え、入力信号の増幅を行う分布型増幅器であって、
複数の伝送線路の入力端子に直列にカットオフ周波数を基準として低周波数側では直列に抵抗が挿入され、高周波数側ではショートした特性を示すイコライザ回路を備えると共に、このイコライザ回路と直列にカットオフ周波数以上の周波数においてインピーダンス整合を行う入力側無損失整合回路を備える。
【００２１】
請求項２記載の発明は、請求項１記載の分布型増幅器において、前記イコライザ回路が抵抗とコンデンサを並列に接続して構成されたものである。
【００２２】
請求項３記載の発明は、請求項１又は２に記載の分布型増幅器において、前記FETがカスコード型である。
【００２３】
請求項４記載の発明は、請求項１〜３のいずれかに記載の分布型増幅器をマイクロ波帯で使用する。
【発明の効果】
【００２４】
本発明では次のような効果がある。イコライザのカットオフ周波数を基準に場合を分けてインピーダンス整合をしているので、広帯域に入力反射特性を改善することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図１を参照して本発明の分布型増幅回路の構成例を説明する。ただし、図５と同様の構成については同一の符号を付して説明を適宜省略する。図１は、分布型増幅器のゲート側擬似伝送線路の入力端子に直列にイコライザ13と入力側無損失整合回路11を取り付けた分布型増幅器である。入力側無損失整合回路11は伝送線路11a、11b、11cで構成される。
【００２６】
また、イコライザ回路13は、抵抗13aとコンデンサ13bを並列接続した構造であり、その時定数（=抵抗13aの抵抗値R×コンデンサ13bの容量値C）で定まるカットオフ周波数（=1/2πRC）を境にして、より低周波数側では直列に抵抗が挿入され、高周波数側ではイコライザをショートした場合と等価の特性を持つ。
【００２７】
従って、伝送線路100〜100+nで作られるインダクタンス（Lg）とこれらの伝送線路の接続部からFET 131〜130+n側を見たキャパシタンス（Cgs）で構成されるゲート側擬似伝送線路の特性インピーダンスZg(=(Lg/Cgs)1/2)が50Ω以下である場合、上述したカットオフ周波数以下においては、イコライザの抵抗値（R）13aと特性インピーダンスZgの和が50Ωに近づくようにイコライザの抵抗値（R）13aを設定すれば、入力反射特性を改善できる。
【００２８】
なお、このとき伝送線路100+nからゲートバイアス回路31を見たインピーダンスは、特性インピーダンスZgに整合されているものとする。また、上述したカットオフ周波数以上の周波数においては、入力側無損失整合回路11を使ってインピーダンス整合を行うことにより、入力反射特性を改善できる。この入力側無損失整合回路11は、直列に接続されたボンディングワイヤ12のインダクタンス成分による高周波特性の劣化を改善する役割も併せ持つ。
【００２９】
次に、図２を参照して図１の分布型増幅回路のシミュレーション結果を説明する。図２（Ａ）は入力反射特性（S11）のシミュレーション結果、（Ｂ）はゲイン特性（S21）のシミュレーション結果、そして（Ｃ）はゲイン１dB圧縮点出力電力特性(P1)のシミュレーション結果である。
【００３０】
また、図２において「破線」は従来例を示し、「細線」は本発明のイコライザのみの特性を示す。すなわち、「細線」は図１のイコライザ回路13があり、入力側無損失整合回路11が無い場合について表している。また、「太線」は本発明による特性を表したものであり、図１で言うとイコライザ回路13に加え入力側無損失整合回路11が存在する場合について表している。
【００３１】
図２（Ａ）では、高い周波数に向かうに連れ本発明による入力反射特性が従来例と比べて低下していることが分かる。したがって、広帯域に入力反射特性が改善されていることが分かる。
【００３２】
図２（Ｂ）では、従来例と比較して本発明の低い周波数側のゲインが低下しているが、高周波側では従来も本発明もほぼ同じゲインを示す。しかし、一般に、広帯域増幅器のGain周波数特性は右下がり（周波数の上昇と共にGainが低下する）であるため、周波数が低い場合に多少のGain低下があっても、周波数が高い領域においてGain低下がなければ問題とならない場合が多い。よって、本発明は、周波数特性の変化の点から見ても有効である。
【００３３】
図２（Ｃ）では、P1が従来例も本発明による特性もほとんど変わらないことを表している。つまり、本発明によって最大出力レベルの低下はなく、歪み特性を劣化させることがない。なお、P1の意味内容について補足する。P1は出力電力についての性能指数である。つまりP1が高くなると言うことは出力電力が大きくなるということである。また、P1は非常に低い電力における利得と比較したときに利得が1dBだけ低下するような入力又は出力電力を意味する。
【００３４】
このように、本発明は、イコライザのカットオフ周波数前後で各々の方法でインピーダンス整合をしているので、広帯域に入力反射特性を改善することができる。従って、本増幅器の入力側に付けられる別回路へインピーダンス不整合に起因した動作不安定などの影響を小さくできる。さらに、入力側回路の調整のみであるので本発明による最大出力レベルの低下はなく、また、歪み特性を劣化させることがないので高出力増幅器として有効である。
【００３５】
次に、図３を参照して本発明の第１の応用例を説明する。ただし、図１と同様の構成については同一の符号を付して説明を省略する。図３はカスコード形式の部品でも本発明を応用できることを意味する。図３では、FET131〜130nとドレイン側擬似伝送線路内の各伝送線路160〜160+nの間に、カスコード形式の回路（231〜230+nのFETと、そのバイアス回路（50〜52）を追加）が追加されている。動作については図１と同様なので説明を省略する。また、図３の効果も図１と同様なので説明を省略する。
【００３６】
図４を参照して本発明の第２の応用例を説明する。ただし、図１と同様の構成については同一の符号を付して説明を省略する。図４は、図１の構成における無損失整合回路11と、ボンディングワイヤ12を入れ替えたものである。動作については図１と同様なので説明を省略する。
【００３７】
このように、図４の応用例では、ボンディングワイヤの位置を信号入力端子10側へ移動させたので、入力側無損失整合回路11をMMIC（Monolithic Microwave Integrated Circuits）上に作りこむことが可能となり、省スペースで分布増幅器を構成できる。
【図面の簡単な説明】
【００３８】
【図１】本発明による分布型増幅器の構成例である。
【図２】本発明のシミュレーションの結果を示した波形図である。
【図３】本発明による分布型増幅器の第１の応用例である。
【図４】本発明による分布型増幅器の第２の応用例である。
【図５】従来の分布型増幅器の構成例である。
【符号の説明】
【００３９】
１０              信号入力端子
１１              入力側無損失整合回路
１２      ボンディングワイヤ
１３              イコライザ回路
２０              信号出力端子
２１      ボンディングワイヤ
３０              ゲートバイアス電源端子
３１              ゲートバイアス回路
３１ａ    ボンディングワイヤ
４０              ドレインバイアス電源端子
４１              ドレインバイアス回路
４１ａ    ボンディングワイヤ
100〜100+n    ゲート側擬似伝送線路内の各伝送線路（n：FET段数）
131〜130+n    FET（n：FET段数）
160〜160+n    ドレイン側擬似伝送線路内の各伝送線路（n：FET段数）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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