(57)【要約】【課題】従来に比べて回路規模の削減を実現する波形等化器を提供する。【解決手段】フィルタ部１１は、直列接続された（ｋ−１）個の遅延器１１１１〜１１１ｋ−１からなる遅延器群１１１を用いて入力信号を１サンプル毎に順次遅延させ、遅延器群１１１によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、合計ｋ個の乗算器１１２０〜１１２ｋからなる乗算器群１１２により、それぞれタップ係数を乗じ、乗算器群１１２の各乗算器１１２０〜１１２ｋでタップ係数が乗算された各入力信号を加算器１１３により加算し、係数制御部１４は、遅延器群１１１によりｍサンプル分遅延された入力信号に対して乗算するタップ係数の値を、等化誤差推定部１３からＮサンプル分遅延して出力された誤差信号と、遅延部１２から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出する。【選択図】  図３
2009100357.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の波形等化を行う波形等化器において、
所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の上記入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、
上記フィルタから出力された信号に対して等化誤差を推定し、該等化誤差を示す誤差信号を、該フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段と、
上記誤差推定手段から出力された誤差信号に応じて上記フィルタのタップ係数を制御する係数制御手段と、
直列接続された（ｋ＋Ｎ−１）個の遅延器を用いて、上記入力信号を１サンプル毎に順次遅延させて上記係数制御手段に供給する遅延手段とを備え、
上記フィルタは、
直列接続された（ｋ−１）個の遅延器を用いて、上記入力信号を１サンプル毎に順次遅延させる遅延器群と、
上記遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、それぞれ上記タップ係数を乗じる合計ｋ個の乗算器からなる乗算器群と、
上記乗算器群の各乗算器でタップ係数が乗算された各入力信号を加算する加算器とからなり、
上記係数制御手段は、上記遅延器群によりｍサンプル分遅延された入力信号に対して乗算する上記タップ係数の値を、上記誤差推定手段からＮサンプル分遅延して出力された誤差信号と、上記遅延手段から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする波形等化器。
【請求項２】
所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、
上記フィルタから出力された信号に対して等化誤差を推定し、該等化誤差を示す誤差信号を、該フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段と、
上記誤差推定手段から出力された誤差信号に応じて上記フィルタのタップ係数を制御する係数制御手段と、
直列接続された（ｋ＋Ｎ−１）個の遅延器を用いて、上記入力信号を１サンプル毎に順次遅延させて上記係数制御手段に供給する遅延手段とを備える波形等化器の制御方法において、
上記フィルタは、
直列接続された（ｋ−１）個の遅延器からなる遅延器群を用いて、上記入力信号を１サンプル毎に順次遅延させ、
上記遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、合計ｋ個の乗算器からなる乗算器群により、それぞれ上記タップ係数を乗じ、
上記乗算器群の各乗算器でタップ係数が乗算された各入力信号を加算器により加算し、
上記係数制御手段は、上記遅延器群によりｍサンプル分遅延された入力信号に対して乗算する上記タップ係数の値を、上記誤差推定手段からＮサンプル分遅延して出力された誤差信号と、上記遅延手段から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする波形等化器の制御方法。
【請求項３】
入力信号の波形等化を行う波形等化器において、
所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の上記入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、
上記フィルタから出力される信号に対して等化誤差を推定し、該等化誤差を示す誤差信号を、該フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段とを備え、
上記フィルタは、
直列接続された（ｋ＋Ｎ−１）個の遅延器を用いて、上記入力信号を１サンプル毎に順次遅延させる遅延器群と、
上記遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、それぞれ上記タップ係数を乗じて出力するｋ個の乗算器からなる乗算器群と、
上記乗算器群の各乗算器でタップ係数が乗算された入力信号を加算する加算器とからなり、
上記係数制御手段は、上記遅延器群によりｍサンプル分遅延された信号に対して乗算する上記タップ係数を、上記誤差推定手段からＮサンプル分遅延して出力された誤差信号と、該遅延器群により（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする波形等化器。
【請求項４】
所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、
上記フィルタから出力される信号に対して等化誤差を推定し、該等化誤差を示す誤差信号を、該フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段とを備える波形等化器の制御方法において、
上記フィルタは、
直列接続された（ｋ＋Ｎ−１）個の遅延器からなる遅延器群を用いて、上記入力信号を１サンプル毎に順次遅延させ、
上記遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、合計ｋ個の乗算器からなる乗算器群によりそれぞれ上記タップ係数を乗じて出力し、
上記乗算器群の各乗算器でタップ係数が乗算された入力信号を加算器により加算し、
上記係数制御手段は、上記遅延器群によりｍサンプル分遅延された信号に対して乗算する上記タップ係数を、上記誤差推定手段からＮサンプル分遅延して出力された誤差信号と、該遅延器群により（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする波形等化器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の波形等化を行う波形等化器、及び、波形等化器の制御方法に関するものである。
【背景技術】
【０００２】
信号伝送システムにおいては、伝送路中に発生した反射波により、受信信号が歪んでしまうことがある。例えば地上波テレビ放送においては、図９に示すように、電波塔３０１から送信された電波（以下、主波Ｓ１という。）が、山３０２などで反射することで迂回した反射波Ｓ２が受信側３０３に届くことにより、主波Ｓ１と反射波Ｓ２との干渉が発生する。このような主波と反射波との干渉は、アナログ放送の時代から、いわゆるゴーストとして知られていたものであるが、デジタル放送においても、受信特性に大きな影響を及ぼすため、大きな問題となっている。
【０００３】
例えば、図１０（Ａ）に示すような反射波のないときの受信信号の電力密度の周波数スペクトルと、図１０（Ｂ）に示すような反射波のあるときの受信信号の電力密度の周波数スペクトルとを比べると次のようになる。すなわち、反射波のないときに周波数に応じて一定であった受信信号の電力密度は、反射波のある場合にはその反射波により信号が歪むことで、所定の周波数帯において低下してしまう。
【０００４】
そこで、放送信号の受信機４０３では、図１１に示すように、波形等化器４０４を用いることにより、伝送路４０２を介して送信局４０１から受信した放送信号に含まれる歪みを除去して波形等化することで、後段の復調復号部４０５で反射波の影響を受けることなく正確に放送信号を復号することができる。
【０００５】
波形等化器４０４は、図１２（Ａ）に示すように時刻Ｔ１に到達する主波と、この時刻Ｔ１の後の時刻Ｔ２に到達する反射波とからなる受信信号に対して、図１２（Ｂ）に示すようなインパルス応答を畳み込み演算をすることによって、反射波の信号成分を除去して波形等化を行う。特に、波形等化器において、様々な伝送路に対応するためには時刻Ｔ１に対してより遅い時刻Ｔ２に到達する反射波の信号成分を除去する必要があるため、フィルタのインパルス応答を長くする必要があり、これに伴ってインパルス応答を生成するためのタップ数が増大する。
【０００６】
このような波形等化器には、タップ係数が予め固定できないような伝送路に対して用いられる適用波形等化器として、例えば、図１３に示すように、フィルタ部５１０で入力信号の波形等化を行い、等化誤差推定部５２０でフィルタ部５１０から出力される信号の等化誤差を推定して、この等化誤差に基づいて係数制御部５３０がフィルタ部５１０のタップ係数を制御するものがある。
【０００７】
このような適応型の波形等化器は、例えば、本件出願人が先に出願した特許文献１に記載された波形等化器の回路構成、具体的には図１４及び図１５に示すような回路構成によって実現される。
【０００８】
すなわち、フィルタ部５１０は、所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をするため、入力信号を１サンプル毎遅延させる（ｋ−１）個の遅延器５１１１〜５１１ｋ−１が直列接続された遅延器群５１１と、遅延器群５１１から出力されるｍ（ｍは０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された入力信号に対してそれぞれタップ係数Ｃｍを乗算するｋ個の乗算器５１２０〜５１２ｋ−１からなる乗算器群５１２と、乗算器群５１２の各乗算器５１２０〜５１２ｋ−１の乗算結果を加算する加算器５１３とから構成される。
【０００９】
フィルタ部５１０では、各遅延器５１１１〜５１１ｋ−１によって入力信号ｄ（ｎ）を１サンプル毎遅延させ、各乗算器５１２０〜５１２ｋ−１によって、時刻Ｔｎに対してｍサンプル前の入力信号ｄ（ｎ−ｍ）に各タップ係数Ｃｍをそれぞれ乗算して、加算器５１３によって、各乗算器５１２０〜５１２ｋ−１の乗算結果を加算して、波形等化された信号ｚ（ｎ）として出力する。
【００１０】
等化誤差推定部５２０は、フィルタ部５１０から出力されるｚ（ｎ）に対して、等化誤差を推定して該等化誤差を示す誤差信号ｅ（ｎ）を出力する。
【００１１】
係数制御部５３０は、等化誤差推定部５２０から出力された誤差信号ｅ（ｎ）に基づき、各制御器５３００〜５３０ｋ−１によってそれぞれタップ係数Ｃｍを更新する。ここで、タップ係数を更新する係数更新式の一例を下記式（１）に示す。なお、式（１）は、ＬＭＳ（Least Mean Square）アルゴリズムに基づいて等化フィルタのタップ係数を更新する式である。
【００１２】
Ｃｍ（ｎ＋１）＝Ｃｍ（ｎ）−μ×ｄ（ｎ−ｍ）×ｅ（ｎ）  ・・・式（１）
式（１）では、Ｃｍ（ｎ）を時刻Ｔｎでのｍ番目のタップの係数、Ｃｍ（ｎ−１）を時刻Ｔｎ−１でのｍ番目のタップの係数、ｅ（ｎ）を時刻Ｔｎでの誤差信号、ｄ（ｎ−ｍ）を時刻Ｔｎにおいてｍサンプル前の入力信号、μを係数の値を表している。
【００１３】
上述した式（１）では、入力信号ｄ（ｎ−ｍ）に対して、等化誤差推定部５２０から出力される誤差信号ｅ（ｎ）が生成されるまで遅延が全く生じていないと仮定した条件で適応可能なものとなっている。
【００１４】
しかしながら、適応型等化器を回路に実装する場合には、式（１）で示される係数更新式を適応することができないことが多い。この理由として特に問題になるのは、等化誤差推定部５２０において誤差信号の計算に時間がかかるためである。
【００１５】
そこで、波形等化器では、式（１）を変形した下記式（２）で示される係数更新式を用いてタップ係数の更新を行う。
【００１６】
Ｃｍ（ｎ＋１）＝Ｃｍ（ｎ）−μ×ｄ（ｎ−ｍ−Ｎ）×ｅ（ｎ−Ｎ）  ・・・式（２）
なお、式（２）において、Ｎは、等化誤差推定部５２０による回路遅延によるサンプル数を表している。
【００１７】
したがって、式（２）を回路で実装するために、例えば係数制御部５３０の制御器５３０ｍでは、図１５に示すように、μ×ｄ（ｎ−ｍ−Ｎ）×ｅ（ｎ−Ｎ）を算出する乗算器５３１と、現在のタップ係数Ｃｍ（ｎ）から乗算器５３１の乗算結果を減じてタップ係数Ｃｍ（ｎ＋１）を算出する減算器５３２と、このタップ係数Ｃｍ（ｎ＋１）を１サンプル分遅延させる遅延器５３３とからなる。なお、遅延器５３３から出力されるタップ係数Ｃｍ（ｎ＋１）は、タップ係数Ｃｍ（ｎ＋２）を算出するために減算器５３２にフィードバックされる。
【００１８】
さらに、制御器５３０ｍでは、入力信号ｄ（ｎ−ｍ）に対してＮサンプル前の入力信号ｄ（ｎ−ｍ−Ｎ）を乗算器５３１に入力するため、入力信号ｄ（ｎ−ｍ）を１サンプル遅延させる遅延器を合計Ｎ個直列接続した遅延器群５３４が必要となる。
【００１９】
このような構成からなる制御器５３０ｍが合計ｋ個からなる係数制御部５３０では、入力信号を１サンプル分遅延させる遅延器を実装する場合、等化誤差推定部による回路遅延量を考慮しない場合に比べて、合計ｋ×Ｎ個の遅延器が必要となる。
【００２０】
したがって、適応等化器では、等化対象の入力信号のビット幅やフィルタのタップ数が増大すると、これに応じて係数制御部に設けられる遅延器の数がより多く必要になり、結果として回路規模の増大を招いてしまうことになる。
【００２１】
【特許文献１】特願２００７―２０３８５２
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、このような実情に鑑みて提案されたものであり、入力信号を遅延させる遅延器の数を低減することによって、適応的にタップ係数を制御する波形等化器全体の回路規模の削減を実現する波形等化器、及び、波形等化器の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上述した課題を解決するための手段として、本発明に係る波形等化器は、入力信号の波形等化を行う波形等化器において、所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、フィルタから出力された信号に対して等化誤差を推定し、等化誤差を示す誤差信号を、フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段と、誤差推定手段から出力された誤差信号に応じてフィルタのタップ係数を制御する係数制御手段と、直列接続された（ｋ＋Ｎ−１）個の遅延器を用いて、入力信号を１サンプル毎に順次遅延させて係数制御手段に供給する遅延手段とを備え、フィルタは、直列接続された（ｋ−１）個の遅延器を用いて、入力信号を１サンプル毎に順次遅延させる遅延器群と、遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、それぞれタップ係数を乗じる合計ｋ個の乗算器からなる乗算器群と、乗算器群の各乗算器でタップ係数が乗算された各入力信号を加算する加算器とからなり、係数制御手段は、遅延器群によりｍサンプル分遅延された入力信号に対して乗算するタップ係数の値を、誤差推定手段からＮサンプル分遅延して出力された誤差信号と、遅延手段から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする。
【００２４】
また、本発明に係る波形等化器の制御方法は、所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、フィルタから出力された信号に対して等化誤差を推定し、等化誤差を示す誤差信号を、フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段と、誤差推定手段から出力された誤差信号に応じてフィルタのタップ係数を制御する係数制御手段と、直列接続された（ｋ＋Ｎ−１）個の遅延器を用いて、入力信号を１サンプル毎に順次遅延させて係数制御手段に供給する遅延手段とを備える波形等化器の制御方法において、フィルタは、直列接続された（ｋ−１）個の遅延器からなる遅延器群を用いて、入力信号を１サンプル毎に順次遅延させ、遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、合計ｋ個の乗算器からなる乗算器群により、それぞれタップ係数を乗じ、乗算器群の各乗算器でタップ係数が乗算された各入力信号を加算器により加算し、係数制御手段は、遅延器群によりｍサンプル分遅延された入力信号に対して乗算するタップ係数の値を、誤差推定手段からＮサンプル分遅延して出力された誤差信号と、遅延手段から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする。
【００２５】
また、本発明に係る波形等化器は、入力信号の波形等化を行う波形等化器において、所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、フィルタから出力される信号に対して等化誤差を推定し、等化誤差を示す誤差信号を、フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段とを備え、フィルタは、直列接続された（ｋ＋Ｎ−１）個の遅延器を用いて、入力信号を１サンプル毎に順次遅延させる遅延器群と、遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、それぞれタップ係数を乗じて出力するｋ個の乗算器からなる乗算器群と、乗算器群の各乗算器でタップ係数が乗算された入力信号を加算する加算器とからなり、係数制御手段は、遅延器群によりｍサンプル分遅延された信号に対して乗算するタップ係数を、誤差推定手段からＮサンプル分遅延して出力された誤差信号と、遅延器群により（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする。
【００２６】
また、本発明に係る波形等化器の制御方法は、所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するフィルタと、フィルタから出力される信号に対して等化誤差を推定し、等化誤差を示す誤差信号を、フィルタから出力された信号に対してＮ（Ｎは自然数。）サンプル分遅延してから出力する誤差推定手段とを備える波形等化器の制御方法において、フィルタは、直列接続された（ｋ＋Ｎ−１）個の遅延器からなる遅延器群を用いて、入力信号を１サンプル毎に順次遅延させ、遅延器群によりｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された各入力信号に対して、合計ｋ個の乗算器からなる乗算器群によりそれぞれタップ係数を乗じて出力し、乗算器群の各乗算器でタップ係数が乗算された入力信号を加算器により加算し、係数制御手段は、遅延器群によりｍサンプル分遅延された信号に対して乗算するタップ係数を、誤差推定手段からＮサンプル分遅延して出力された誤差信号と、遅延器群により（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出することを特徴とする。
【発明の効果】
【００２７】
本発明によれば、係数制御手段が、遅延器群によりｍサンプル分遅延された入力信号に対して乗算するタップ係数の値を、誤差推定手段からＮサンプル分遅延して出力された誤差信号と、遅延手段から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出するので、入力信号を遅延させる遅延器の数を従来に比べて低減することができ、これにより適応的にタップ係数を制御する波形等化器全体の回路規模を削減することができる。
【００２８】
また、本発明によれば、係数制御手段が、遅延器群によりｍサンプル分遅延された信号に対して乗算するタップ係数を、誤差推定手段により出力される誤差信号と、遅延器群により（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出するので、入力信号を遅延させる遅延器の数を従来に比べて低減することができ、これにより適応的にタップ係数を制御する波形等化器全体の回路規模を削減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。
【００３０】
本発明が適用された波形等化器は、入力信号に対して波形等化を行うものであり、例えば、図１に示すようなシングルキャリアのＢＳ（Broadcasting Satellite）デジタル放送波のＲＦ（Radio Frequency）信号を受信する受信装置１に組み込まれる。
【００３１】
すなわち、受信装置１は、伝送路からＲＦ信号を受信するアンテナ２と、ＲＦ信号をベースバンド信号に変換するＲＦ変換部３と、ベースバンド信号に復調処理を施してトランスポートストリーム信号ＴＳを出力する復調処理部４と、トランスポートストリーム信号ＴＳに対して復号処理を施す復号処理部５とを備える。
【００３２】
アンテナ２は、伝送路からＢＳデジタル放送波のＲＦ信号を受信して、受信したＲＦ信号をＲＦ変換部３に供給する。
【００３３】
ＲＦ変換部３は、アンテナ２から供給されるＲＦ信号に対して、所望とするチャンネルの中心周波数の搬送波をかけてベースバンド信号に周波数変換して、復調処理部４に供給する。
【００３４】
復調処理部４は、ＲＦ変換部３から供給されるベースバンド信号に対して復調処理を施し、復調されたトランスポートストリーム信号ＴＳを復号処理部５に供給する。
【００３５】
具体的に、復調処理部４は、Ａ／Ｄ変換部４１、周波数補正部４２、サンプリング同期部４３、ロールオフフィルタ４４、周波数同期部４５、波形等化器４６、位相同期部４７、位相補正部４８、及び、誤り訂正部４９を備える。
【００３６】
Ａ／Ｄ変換部４１は、ＲＦ変換部３から供給されるアナログ信号であるベースバンド信号を、デジタル信号のベースバンド信号に変換して、周波数補正部４２に供給する。
【００３７】
周波数補正部４２は、後述する周波数同期部４５から供給される周波数誤差信号に応じて、Ａ／Ｄ変換部４１から供給されるベースバンド信号の中心周波数を補正して、補正したベースバンド信号をサンプリング同期部４３に供給する。このような補正処理を行うのは、ＲＦ変換部３で変換されたベースバンド信号の中心周波数が、チャンネルの中心周波数に対して誤差を含んだものとなっているからである。
【００３８】
サンプリング同期部４３は、周波数補正部４２から供給されるベースバンド信号に対してシンボル点の同期を確立するための処理を行う。具体的に、サンプリング同期部４３は、例えばシンボル点間の周期に対して整数倍のサンプリング間隔でベースバンド信号をサンプリングして各シンボル点との同期を図り、シンボル点で同期が図られたベースバンド信号をロールオフフィルタ４４に供給する。
【００３９】
ロールオフフィルタ４４は、サンプリング同期部４３から供給されるベースバンド信号に対して、符号間干渉を抑える帯域制限を行うため、例えばナイキスト平方根のロールオフ特性のフィルタ処理を施す。そして、ロールオフフィルタ４４は、帯域制限を行ったベースバンド信号を、周波数同期部４５及び波形等化器４６にそれぞれ供給する。ここで、このような帯域制限にかかる処理を行うのは、ＢＳデジタル放送などの規格において、送信側でナイキストの平方根の特性となるように波形整形が施された放送信号を送信し、受信側でナイキスト平方根の特性フィルタを通過させることで、送受信系全体で符号間干渉を抑えるようにしているからである。
【００４０】
周波数同期部４５は、ロールオフフィルタ４４から供給されるベースバンド信号に基づいて、このベースバンド信号の中心周波数が、所望とするチャンネルの中心周波数と同期しているかを判断する。例えば、周波数同期部４５は、ベースバンド信号の電力密度と所定の基準値との差分を算出して、算出結果を周波数同期信号として周波数補正部４２に供給する。このような処理を行うのは、ロールオフフィルタ４４から供給されるベースバンド信号が上述したように帯域制限されるため、所望とするチャンネルの中心周波数に対して中心周波数がずれていると信号の電力密度が大きく低下してしまうからである。
【００４１】
なお、周波数補正部４２では、周波数同期信号を指標として周波数変換を行ってベースバンド信号の中心周波数を補正する。
【００４２】
波形等化器４６は、ロールオフフィルタ４４から供給されるベースバンド信号を入力して、後述するように、所定の時間間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして波形等化を行い、波形等化されたベースバンド信号を位相同期部４７及び位相補正部４８にそれぞれ供給する。
【００４３】
位相同期部４７は、波形等化器４６から供給されるベースバンド信号が、位相について同期が図られているか否かを判断して、その判断結果を位相同期信号として位相補正部４８に供給する。具体的に、位相同期部４７は、例えば送信側で伝送フレーム単位で送信される固定の振幅及び位相情報を示すパイロット信号を用いて、ベースバンド信号の位相誤差を算出して、位相同期信号として位相補正部４８に供給する。
【００４４】
位相補正部４８は、位相同期部４７から供給される位相同期信号に基づいて、波形等化器４６から供給されるベースバンド信号の位相を補正して誤り訂正部４９に供給する。また、位相補正部４８は、補正した位相差に関する情報を波形等化器４６に供給する。
【００４５】
誤り訂正部４９は、位相補正部４８から供給されるベースバンド信号に対して、送信側でベースバンド信号に付加されている誤り訂正符号を用いて誤り訂正を行ってトランスポートストリーム信号ＴＳを生成し復号処理部５に供給する。
【００４６】
復号処理部５は、復調処理部４から供給されるトランスポートストリーム信号ＴＳに復号処理を施して、映像データ、音声データ、及び、制御データなどを出力する。
【００４７】
以上のような構成からなる受信装置１において、以下では、ベースバンド信号を入力して波形等化を行う波形等化器４６の構成とその動作に注目して説明する。
【００４８】
まず、波形等化器４６の第１の実施例について、図２及び図３に示すような波形等化器４６を用いて説明する。
【００４９】
すなわち、波形等化器４６は、図２に示すように、ロールオフフィルタ４４から時刻Ｔｎに供給されるベースバンド信号（以下、入力信号ｄ（ｎ）という。）の波形等化を行うフィルタ部１１と、入力信号を１サンプル毎に順次遅延させて、順次遅延させた各入力信号を出力する遅延部１２と、フィルタ部１１から出力される信号ｚ（ｎ）に対して等化誤差を推定する等化誤差推定部１３と、フィルタ部１１のタップ係数を制御する係数制御部１４とを備える。
【００５０】
フィルタ部１１は、サンプリング間隔で連続して並んだｋ（ｋは自然数。）個の入力信号に対して畳み込み演算をして、波形等化された信号を出力するため、図３に示すように、時刻Ｔｎに入力される入力信号ｄ（ｎ）を１サンプル毎に順次遅延させる遅延器群１１１と、遅延器群１１１から出力されるｍ（ｍは、０≦ｍ≦ｋ−１を満たす自然数。）サンプル分遅延された時刻Ｔｎ−ｍの各入力信号ｄ（ｎ−ｍ）に対してそれぞれタップ係数Ｃ０〜Ｃｋ−１を乗じる乗算器群１１２と、乗算器群１１２の各乗算結果を加算する加算器１１３とを備える。
【００５１】
遅延器群１１１は、直列接続された合計（ｋ−１）個の遅延器１１１１〜１１１ｋ−１を用いて、入力信号を１サンプル毎に順次遅延させて、ｍサンプル分遅延された時刻Ｔｎ−ｍの各入力信号ｄ（ｎ−ｍ）を乗算器群１１２に出力する。
【００５２】
乗算器群１１２は、遅延器群１１１から出力される各入力信号ｄ（ｎ）〜ｄ（ｎ−ｋ＋１）に対して、それぞれタップ係数Ｃ０〜Ｃｋ−１を乗じる合計ｋ個の乗算器１１２０〜１１２ｋ−１とからなる。
【００５３】
加算器１１３は、乗算器群１１２の各乗算器１１２０〜１１２ｋ−１の乗算結果を加算して波形等化された信号ｚ（ｎ）として出力する。
【００５４】
遅延部１２は、直列接続された（ｋ＋Ｎ−１）個の遅延器１２１〜１２ｋ＋Ｎ−１を用いて、入力信号ｄ（ｎ）を１サンプル毎に順次遅延させ、各入力信号ｄ（ｎ）〜ｄ（ｎ−ｋ＋１−Ｎ）を出力する。ここで、Ｎは、後述する等化誤差推定部１３による回路遅延のサンプル数を表している。
【００５５】
等化誤差推定部１３は、位相補正部４８から供給される位相誤差情報に基づいて、フィルタ部１１から出力されるｚ（ｎ）の等化誤差を推定して、等化誤差を示す誤差信号ｅ（ｎ）を出力する。
【００５６】
具体的に等化誤差推定部１３では、フィルタの出力信号ｚ（ｎ）と、その信号の元となった送信点ｓ（ｎ）との差を誤差信号ｅ（ｎ）として、下記式（３）より算出する。
【００５７】
ｅ（ｎ）＝ｚ（ｎ）×Δφ（ｎ）−ｓ（ｎ）  ・・・式（３）
但し、式（３）において、ｚ（ｎ）は波形等化器４６の出力信号を表わし、ｓ（ｎ）は送信シンボルの推定値を表わす。Δμ（ｎ）は、位相補正部４８から供給される位相誤差情報であって、ｚ（ｎ）に対して位相補正部４８が位相補正を行う補正量を表している。
【００５８】
ここで、波形等化器４６の出力信号ｚ（ｎ）の元となった送信点ｓ（ｎ）を推定する手法は、いくつか知られているが、その手法を例示すると、例えば、次の２つの手法が挙げられる。
【００５９】
１つ目の手法としては、等化用に固定の系列を送信する手法がある。この手法では、送信側は、例えば伝送フレーム毎に、固定の系列を送信する。そして、受信側において、伝送フレームおよび固定系列の位置が特定されると、その固定系列区間に限り、元となった送信信号を特定できる。
【００６０】
２つ目の手法としては、等化後の信号点に最も近い信号点を送信点と仮定する手法がある。この手法では、例えば、ＱＰＳＫ（Quadrature Phase Shift Keying）変調の場合、図４に示すように、Ａ、Ｂ、Ｃ、Ｄの４点のうちのいずれかの点が送信点となる。ここで、図４に示すように、仮に、ＩＱ平面上の点Ｘを受信したとすると、その点Ｘに最も近い、Ａ点が送信され、Ｘ点を受信したものと仮定できる。
【００６１】
これらの手法を用いて、送信シンボルの推定値が求められる。
【００６２】
係数制御部１４は、等化誤差推定部１３から出力された誤差信号ｅ（ｎ）に基づき、合計ｋ個のタップ係数Ｃ０〜Ｃｋ−１をそれぞれ更新する合計ｋ個の制御器１４０〜１４ｋ−１からなる。
【００６３】
ここで、タップ係数Ｃｍを更新する係数更新式の一例を下記式（４）に示す。なお、式（４）は、ＬＭＳ（Least Mean Square）アルゴリズムに基づいて等化フィルタのタップ係数を更新する式である。
【００６４】
Ｃｍ（ｎ＋１）＝Ｃｍ（ｎ）−μ×ｄ（ｎ−ｍ）×ｅ（ｎ）  ・・・式（４）
式（４）では、Ｃｍ（ｎ）を時刻Ｔｎでのｍ番目のタップの係数、Ｃｍ（ｎ−１）を時刻Ｔｎ−１でのｍ番目のタップの係数、ｅ（ｎ）を時刻Ｔｎでの誤差信号、ｄ（ｎ−ｍ）を時刻Ｔｎ−ｍでの入力信号、μを係数の値を表している。
【００６５】
上述した式（４）では、入力信号ｄ（ｎ−ｍ）に対して、等化誤差推定部１３から出力される誤差信号ｅ（ｎ）が生成されるまで遅延が全く生じていないと仮定した条件で適応可能なものとなっている。
【００６６】
しかしながら、適応型等化器を回路に実装する場合には、式（４）で示される係数更新式を適応することができないことが多い。この理由として特に問題になるのは、等化誤差推定部において誤差信号の計算に時間がかかるためである。
【００６７】
そこで、ｍ番目のタップ係数Ｃｍの更新を行う制御器１４ｍでは、式（４）を変形した下記式（５）で示される係数更新式を用いてタップ係数の更新を行う。
【００６８】
Ｃｍ（ｎ＋１）＝Ｃｍ（ｎ）−μ×ｄ（ｎ−ｍ−Ｎ）×ｅ（ｎ−Ｎ）  ・・・式（５）
なお、式（５）において、Ｎは、等化誤差推定部による回路遅延量のサンプル数を表している。
【００６９】
すなわち、制御器１４ｍでは、式（５）を回路で実装するため、図５に示すように、μ×ｄ（ｎ−ｍ−Ｎ）×ｅ（ｎ−Ｎ）を算出する乗算器１４１ｍと、現在のタップ係数Ｃｍ（ｎ）から乗算器１４１ｍの乗算結果を減じて次の時刻Ｔｎ＋１でのタップ係数Ｃｍ（ｎ＋１）を算出する減算器１４２ｍと、このタップ係数Ｃｍ（ｎ＋１）を１サンプル分遅延させる遅延器１４３ｍとからなる。なお、遅延器１４３ｍから出力されるタップ係数Ｃｍ（ｎ＋１）は、タップ係数Ｃｍ（ｎ＋２）を算出するために減算器１４２ｍにフィードバックされる。
【００７０】
ここで、制御器１４ｍでは、乗算器１４１ｍに、遅延部１２から出力される入力信号ｄ（ｎ−ｍ−Ｎ）と、等化誤差推定部１３から出力されるｄ（ｎ−Ｎ）の等化誤差を示す誤差信号ｅ（ｎ−Ｎ）とを入力することによって、式（５）の条件を満たすようにして係数の更新を行う。
【００７１】
このようにして、係数制御部１４では、各制御器１４ｍが、遅延器群１１１により時刻Ｔｎでｍサンプル分遅延された信号ｄ（ｎ−ｍ）に対して乗算するタップ係数Ｃｍを、時刻Ｔｎで等化誤差推定部１３から出力されるｄ（ｎ−Ｎ）の等化誤差を示す誤差信号ｅ（ｎ−Ｎ）と、遅延部１２から出力される時刻Ｔｎで（ｍ＋Ｎ）サンプル分遅延された信号ｄ（ｎ−ｍ−Ｎ）とに基づいて算出する。
【００７２】
これに対して、従来の適応型の波形等化器では、各制御器内において、入力信号ｄ（ｎ−ｍ）に対してＮサンプル前の入力信号ｄ（ｎ−ｍ−Ｎ）を出力するため、入力信号を１サンプル分遅延させる遅延器を合計Ｎ個直列接続した遅延器群を設けている。
【００７３】
すなわち、従来の適応型の波形等化器では、係数制御部に設けられる遅延器群を回路で実装するのに、Ｎ×ｋ×Ｂ個のシフトレジスタが必要となる。ここで、Ｂは入力信号のビット幅を示している。すなわち、１つの遅延器は、Ｂ個のシフトレジスタから構成される。
【００７４】
これに対して、波形等化器４６では、（Ｎ＋ｋ−１）×Ｂ個のシフトレジスタで遅延部１２を回路に実装し、各制御器１４ｍでは入力信号ｄ（ｎ−ｍ）に対してＮサンプル前の入力信号ｄ（ｎ−ｍ−Ｎ）を出力する遅延器を設ける必要がない。したがって、波形等化器４６は、上述した従来の適応型の波形等化器と比べて、回路に実装されるシフトレジスタの数を下記式（６）で示される数だけ削減することができる。
Ｎ×ｋ×Ｂ−（Ｎ＋ｋ−１）×Ｂ  ・・・式（６）
波形等化器４６は、Ｎ、ｋ、及び、Ｂの値が大きくなるのに伴って、上述した従来の適応型の波形等化機器に比べて回路上に実装されるシフトレジスタの数をより削減することができる。
【００７５】
ここで、より精度よく波形等化を行うにはタップ数ｋや入力信号のビット幅Ｂが大きくする必要があるため、このような場合、波形等化器４６は、従来の適応型の波形等化器に比べてより効果的にシフトレジスタの数を削減することができる。
【００７６】
また、波形等化器４６では、シフトレジスタの数を削減できるので波形等化器を実装する回路規模を削減できるのに加えて、シフトレジスタに使用される電力消費量も低減することができる。
【００７７】
以上のように、第１の実施例に係る波形等化器４６は、係数制御部１４が、遅延器群１１１により出力されるｍサンプル分遅延された入力信号に対して乗算するタップ係数の値を、等化誤差推定部１３からＮサンプル分遅延して出力された誤差信号と、遅延部１２から出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出するので、入力信号を遅延させる遅延器の数を従来に比べて低減することができ、これにより適応的にタップ係数を制御する波形等化器全体の回路規模を削減することができる。
【００７８】
次に、波形等化器４６の第２の実施例について、図６及び図７に示すような波形等化器２０を用いて説明する。
【００７９】
すなわち、波形等化器２０は、図６に示すように、入力信号の波形等化を行うフィルタ部２１と、フィルタ部２１から出力される信号に対して等化誤差を推定する等化誤差推定部２２と、フィルタ部２１のタップ係数を制御する係数制御部２３とを備える。
【００８０】
フィルタ部２１は、所定の時間間隔で連続して並んだｋ個の入力信号に対して畳み込み演算をして波形等化された信号を出力するため、図５に示すように、ある時刻Ｔｎに入力される入力信号ｄ（ｎ）を１サンプル毎に順次遅延させる遅延器群２１１と、時刻Ｔｎにおいて遅延器群２１１から出力されるｍサンプル分遅延された時刻Ｔｎ−ｍの各入力信号ｄ（ｎ−ｍ）に対してそれぞれタップ係数Ｃ０〜Ｃｋ−１を乗じる乗算器群２１２と、乗算器群２１２の各乗算結果を加算する加算器２１３とを備える。
【００８１】
遅延器群２１１は、直列接続された（ｋ＋Ｎ−１）個の遅延器２１１１〜２１１ｋ＋Ｎ−１を用いて、入力信号を１サンプル毎に順次遅延させて、ｍサンプル分遅延された時刻Ｔｎ−ｍの各入力信号ｄ（ｎ−ｍ）を乗算器群２１２に出力する。
【００８２】
乗算器群２１２は、遅延器群２１１から出力される各入力信号ｄ（ｎ）〜ｄ（ｎ−ｋ＋１）に対して、それぞれタップ係数Ｃ０〜Ｃｋ−１を乗じる合計ｋ個の乗算器２１２０〜２１２ｋ−１とからなる。
【００８３】
加算器２１３は、乗算器群２１２の各乗算器２１２０〜２１２ｋ−１の乗算結果を加算して、波形等化された信号ｚ（ｎ）として出力する。
【００８４】
等化誤差推定部２２は、位相補正部４８から供給される位相誤差情報に基づいて、フィルタ部２１から出力されるｚ（ｎ）の等化誤差を推定して、等化誤差を示す誤差信号ｅ（ｎ）を出力する。具体的な誤差信号の算出方法は、第１の実施例に係る等化誤差推定部１３で行う算出法等と同様なので、その説明を省略する。
【００８５】
係数制御部２３は、等化誤差推定部２２から出力された誤差信号ｅ（ｎ）に基づき、合計ｋ個のタップ係数Ｃ０〜Ｃｋ−１をそれぞれ更新する合計ｋ個の制御器２３０〜２３ｋ−１からなる。
【００８６】
第１の実施例と同様に、ｍ番目のタップ係数Ｃｍの更新を行う制御器２３ｍでは、上述した式（５）で示される係数更新式を用いてタップ係数の更新を行う。
【００８７】
すなわち、制御器２３ｍでは、式（５）を回路で実装するため、図８に示すように、μ×ｄ（ｎ−ｍ−Ｎ）×ｅ（ｎ−Ｎ）を算出する乗算器２３１ｍと、現在のタップ係数Ｃｍ（ｎ）から乗算器２３１ｍの乗算結果を減じて次の時刻Ｔｎ＋１でのタップ係数Ｃｍ（ｎ＋１）を算出する減算器２３２ｍと、このタップ係数Ｃｍ（ｎ＋１）を１サンプル分遅延させる遅延器２３３ｍとからなる。なお、遅延器２３３ｍから出力されるタップ係数Ｃｍ（ｎ＋１）は、タップ係数Ｃｍ（ｎ＋２）を算出するために減算器２３２ｍにフィードバックされる。
【００８８】
ここで、制御器２３ｍでは、乗算器２３１ｍに、遅延器群２１１から出力される入力信号ｄ（ｎ−ｍ−Ｎ）と、等化誤差推定部１３から出力されるｄ（ｎ−Ｎ）の等化誤差を示す誤差信号ｅ（ｎ−Ｎ）とを入力することによって、式（５）の条件を満たすようにして係数の更新を行う。
【００８９】
このようにして、係数制御部２３では、各制御器２３ｍが、遅延器群１１１により時刻Ｔｎでｍサンプル分遅延された信号ｄ（ｎ−ｍ）に対して乗算するタップ係数Ｃｍを、時刻Ｔｎで等化誤差推定部１３から出力されるｄ（ｎ−Ｎ）の等化誤差を示す誤差信号ｅ（ｎ−Ｎ）と、遅延器群２１１から出力される時刻Ｔｎで（ｍ＋Ｎ）サンプル分遅延された信号ｄ（ｎ−ｍ−Ｎ）とに基づいて算出する。
【００９０】
波形等化器２０では、各制御器２３ｍに信号ｄ（ｎ−ｍ−Ｎ）を供給するために、遅延器群２１１の遅延器の数を従来のフィルタ部の遅延器群に比べてＮ個多いものとなっているが、各制御器２３ｍにおいて入力信号ｄ（ｎ−ｍ）に対してＮサンプル前の入力信号ｄ（ｎ−ｍ−Ｎ）を出力する遅延器を設ける必要がない。したがって、波形等化器２０は、上述した従来の適応型の波形等化器と比べて、回路に実装されるシフトレジスタの数を下記式（７）で示される数だけ削減することができる。
Ｎ×ｋ×Ｂ−Ｎ×Ｂ  ・・・式（７）
【００９１】
このようにして、波形等化器２０は、Ｎ、ｋ、及び、Ｂの値が大きくなるのに伴って、上述した従来の適応型の波形等化機器に比べて回路上に実装されるシフトレジスタの数をより削減することができる。
【００９２】
特に、より精度よく波形等化を行うにはタップ数ｋや入力信号のビット幅Ｂが大きくする必要があるため、このような場合に、波形等化器４６は、従来の適応型の波形等化器に比べてより効果的にシフトレジスタの数を削減することができる。
【００９３】
また、波形等化器２０では、シフトレジスタの数を削減できるので波形等化器を実装する回路規模を削減できるのに加えて、シフトレジスタに使用される電力消費量も低減することができる。
【００９４】
以上のように、第２の実施例に係る波形等化器２０は、係数制御部２３が、フィルタ部２１の遅延器群２１１により出力されるｍサンプル分遅延された信号に対して乗算するタップ係数を、等化誤差推定部２２により出力される誤差信号と、遅延器群２１１により出力される（ｍ＋Ｎ）サンプル分遅延された入力信号とに基づいて算出するので、入力信号を遅延させる遅延器の数を上述したように従来に比べて低減することができ、これにより適応的にタップ係数を制御する波形等化器全体の回路規模を削減することができる。
【００９５】
なお、本発明は、以上の実施形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００９６】
【図１】受信装置の全体構成を示す図である。
【図２】第１の実施例に係る波形等化器の全体構成を示す図である。
【図３】第１の実施例に係る波形等化器の回路構成を示す図である。
【図４】波形等化器の出力信号の元となった送信点を推定する方法を説明する図である。
【図５】第１の実施例に係る係数制御部の構成を示す図である。
【図６】第２の実施例に係る波形等化器の全体構成を示す図である。
【図７】第２の実施例に係る波形等化器の回路構成を示す図である。
【図８】第２の実施例に係る係数制御部の構成を示す図である。
【図９】電波の干渉について説明する図である。
【図１０】反射波の有無による周波数スペクトルの変化について説明する図である。
【図１１】波形等化器について説明する図である。
【図１２】インパルス応答とタップ係数との関係について説明する図である。
【図１３】従来の波形等化器の全体構成について説明する図である。
【図１４】従来の波形等化器の回路構成について説明する図である。
【図１５】従来の波形等化器の係数制御部の構成について説明する図である。
【符号の説明】
【００９７】
１  受信装置、２  アンテナ、３  ＲＦ変換部、４  復調処理部、４１  Ａ／Ｄ変換部、４２  周波数補正部、４３  サンプリング同期部、４４  ロールオフフィルタ、４５  周波数同期部、４６、２０  波形等化器、４７  位相同期部、４８  位相補正部、４９  誤り訂正部、５  復号処理部、１１、２１  フィルタ部、１１１、２１１  遅延器群、１１１１〜１１１ｋ−１、１２１〜１２ｋ＋Ｎ−１、１４３ｍ、２１１１〜２１１ｋ−１、２３３ｍ  遅延器、１１２、２１２  乗算器群、１１２０〜１１２ｋ、１４１ｍ、２１２０〜２１２ｋ、２３１ｍ  乗算器、１１３、２１３  加算器、１２  遅延部、１３、２２  等化誤差推定部、１４、２３  係数制御部、１４０〜１４ｋ、２３０〜２３ｋ  制御器、１４２ｍ、２３２ｍ  減算器
【図１】
2009100357.tif 000003
【図２】
2009100357.tif 000004
【図３】
2009100357.tif 000005
【図４】
2009100357.tif 000006
【図５】
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【図６】
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【図７】
2009100357.tif 000009
【図８】
2009100357.tif 000010
【図９】
2009100357.tif 000011
【図１０】
2009100357.tif 000012
【図１１】
2009100357.tif 000013
【図１２】
2009100357.tif 000014
【図１３】
2009100357.tif 000015
【図１４】
2009100357.tif 000016
【図１５】
2009100357.tif 000017