(57)【要約】      （修正有）【課題】チップの積層により集積度を向上する場合に、各々のチップを検査して積層することにより、制作コストを低減できる手段を提供する。【解決手段】露出電極端子部を有する半導体素子を用いることで、パッケージングが不要となり、パッケージ基板、モールド樹脂、半田ボール、ダイアタッチ材を使用しないこと、及びチップ試験を積層する直前のプロセスでおこなうことにより歩留まりが向上し、大幅なコストの削減が可能となる。【選択図】図３
2009016598.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの外部電極端子の一部を構成している表面と裏面とそのシリコン側面以外の部分であるシリコン面ならびに回路面が、絶縁体オーバーコート材で覆われており、複数の外部電極端子の一部を構成する表面と裏面が外部に露出している露出電極端子部を有することを特徴する半導体素子ならびにその製造方法
【請求項２】
半導体チップを構成する外部電極端子の一部である表面と裏面以外のシリコン面ならびに回路面が、絶縁体のオーバーコート材で覆われており、 複数の外部電極端子の一部である表面と裏面が外部に露出している露出電極端子部を有することを特徴する半導体素子ならびにその製造方法。
【請求項３】
請求項１の半導体装置の露出電極端子部に導電性ピンを貫通させることによって、複数の請求項１の半導体装置が導電性ピンにより電気的に接続されることを特徴とする半導体素子ならびにその製造方法。      
【請求項４】
複数の露出電極端子部の間隔が0.3mm以上であり、露出電極端子部の形状として単純な丸穴のみならず網目状や、楔状等の単純円形以外の形状を有し、露出電極端子部の材料がＣｕ、Ａｌあるいはそれらを含む合金であることを特徴とする請求項１の半導体素子。
【請求項５】
上記請求項で述べる絶縁体であるオーバーコート材としてラダーシリコンを用いることを特徴とする請求項１の半導体素子。
【請求項６】
上記請求項の品貫通アナなどの微細加工をレーザーを用いて行うことを特徴と刷る請求項１及び請求項２の半導体装置の半導体素子ならびにその製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。      
【背景技術】
【０００２】
従来、半導体チップを積層する方法としてはＭＣＰ(マルチチップパッケージ)や ＰｏＰ(パッケージオンパッケージ)が用いられているもののそれぞれについては以下のような問題がある。
（１）ＭＣＰの問題点
ＭＣＰでは積層したチップをひとつのモールド内に収納するために、積層するチップにひとつでも不良があるとパッケージ全体が不良品となってしまう。これは、パッケージに積層されるチップの厚さでの電気試験を行う際に, チップが薄いため（＜１００μm）、チップが破壊されやすいこととによる。特に現状技術では厚いウエハーの状態（７００から８００μm)でチップを作製しこれを研削することにより薄膜化を図っているため、ウエハーを薄くする工程等でチップが不良となる危険性が高い。また、不良となってもそれが検出できないために、不良チップそのままをパッケージングしてしまう事態が発生する。  ＭＣＰの代表的な構造を図１に示す。電気絶縁性を有する「パッケージ基板」上に「半導体チップ１」、「半導体チップ２」、「半導体チップ３」を表面側に搭載し、上記「パッケージ基板」の裏面側のランド部上にマトリックス状に「半田ボール」をそれぞれ備えた構造を有するものである。このような構造では積層するチップにひとつでも不良があるとパッケージ全体が不良となってしまう。すなわち、半導体集積回路の電気的特性検査及び保証を半導体チップレベルで実施しなければ、搭載された複数の半導体チップの内、ひとつでも不良の半導体チップがあると半導体パッケージが不良となり、その半導体パッケージに搭載している他の良品の半導体チップが廃棄される。よって、ＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）と呼ばれる、チップ（ダイ）レベルでの電気的特性の保証・品質保証が必須となり、チップコストの高騰、組立後の品質保証等に大きな課題を残している。
【０００３】
また、更なる高密度化の要求により、ＭＣＰに搭載される半導体チップ厚さは、現在100ミクロン以下が主流となってきている。チップ（ダイ）レベルでの電気的特性の保証・品質保証をするにしても、現在100ミクロン以下の厚さの半導体チップに電気試験等を行なうと、搬送時等の衝撃等により半導体チップを破壊してしまう可能性がある。よって、一般的なＫＧＤはウエハープロセスが完了した時の厚さの厚い（700ミクロンから800ミクロン)半導体チップまたはウエハーで行なっている。
【０００４】
ＫＧＤ後、半導体チップは、パッケージに搭載される厚さまで薄くし、組立工程でパッケージに搭載される。組立工程で半導体チップがストレス等により不良となっても検出できず、その不良の半導体チップをパッケージングしてしまうという危険性を払拭するのは困難である。
（２）ＰｏＰの問題点    このＭＣＰの課題を解決する方法として、事前に電気的特性及び長期信頼性が保証された半導体パッケージを用い、これらを積層して形成される構造の積層型マルチ半導体パッケージ（以下、ＰｏＰ（パッケージ・オン・パッケージ）という）が開発され実用化している。この代表的な構造は図４に示すように２つの半導体チップが搭載されている上段パッケージと１つの半導体チップが搭載されている下段パッケージが半田ボールによって機械的、電気的に接合されている構造になっている。
ＰｏＰでは、チップひとつずつモールドしてこれを積層するために層の厚さが厚くなり、高密度化が図りにくいという欠点がある。その結果、チップの積層数に限界がある。現状のＰｏＰにおいて、パッケージ間の接続は半田で接続している。半田で接続するためには、半田を溶融する必要があり、260度程度の熱を加える必要がある。そのとき、パッケージが熱により反りが発生する。その反りが、パッケージの積層を困難にしている。また、パッケージを積層する為、ＭＣＰに比べ高さが高くなるため、薄くはならない。また、パッケージングコストが高い。これはチップを積層するのに、パッケージが複数必要になることによる。
(３)従来工程の説明・  インターポーザー付の基板を置く
・  ダイス(チップ)を付ける
・  ダイス付け材のキュアーを行う。
・  ワイヤ付けを行う。
【０００５】
タイプＡのパッケージではこの後以下の工程となる。
【０００６】
(5−Ａ)個片キャビティーをモールドする。
【０００７】
(６−Ａ）半田ボール付けを行う。
【０００８】
（7−Ａ）リフロー
（８−Ａ）切断
タイプＢのパッケージでは（４）の後以下の工程となる。
【０００９】
（５−Ｂ）一括してモールドする
（６−Ｂ）半田ボール付けを行う
（７−Ｂ）リフロー
（８−Ｂ）切断
以上のように従来技術では半導体チップを多層に積層して高い集積度を実現することは極めて困難であり、パッケージコストが極めて高くなっている。
（従来特許） 
特許文献２（特許第３２３９９０９号公報）等では、複数個の半導体パッケージを積層する方法について記載されており、具体的には、下段半導体パッケージにはんだボールを設けた後、リフローによって上段半導体パッケージを積層する方法が提案されている。
【００１０】
本方法では、リフロー工程の熱履歴で半導体パッケージの熱変形が発生し、積層時の積層歩留まりが低下する。さらに、積層されるパッケージの数が多くなればなるほど、熱変形の影響が積層歩留まりの低下に影響する。このため、高密度化は、図りにくい。
さらに、ＰｏＰでは、３つの半導体チップが搭載されている。もうひとつの半導体チップを搭載する場合、上段パッケージに搭載する場合が多く、上記に示したスタックドパッケージの問題点が発生する。また、パッケージを複数使用する構造の為、一般的にはＭＣＰと比較しパッケージの高さが高くなり、ＭＣＰと比べ、高密度化は図りにくい。
【００１１】
また、半導体チップを複数積層する為にパッケージが複数必要になり、上記ＭＣＰに比較し、パッケージングコストが高くなる。
（請求項−１（外部拡張電極端子構造）に対する公知例）
以下のものは外部拡張電極端子構造に関する現状で把握できる特許であるが、この中には同一のアイデアは無い。
【特許文献１】特開2002-50738
【特許文献２】特開2001-35995
【特許文献３】特開2005-101460
【特許文献４】特開2004-200547
【特許文献５】特開2004-221350
【特許文献６】特開2005-26405
【特許文献７】特開2004-221338
【特許文献８】特開2004-119606
【特許文献９】特開2006-210758
【特許文献１０】特開2006-165112
【特許文献１１】特開2006-12953
【特許文献１２】特開2006-13454
【特許文献１３】特開2005-294534
【特許文献１４】特開2002-100724
【特許文献１５】特開2004-95849
【特許文献１６】特開2006-294814
【特許文献１７】特開2006-237524
【特許文献１８】特開平7-214543
【特許文献１９】特表2002-529594
【特許文献２０】特開2000-357693
【特許文献２１】特開2001-35995
【特許文献２２】特許第3287408
【特許文献２３】特開2006-351968
【特許文献２４】特開2007-5402
【特許文献２５】特開2007-5403
【特許文献２６】特開2007-5404                                                           （請求項−2（導電性ピンによる外部拡張電極端子貫通接合構造)に対する公知例）                                                                        以下のものは導電性ピンによる外部拡張電極端子貫通接合構造に関する現状で把握できる特許であるが、この中には同一のアイデアは無い。
【００１２】
【特許文献２７】国際公開番号WO99-56313
【特許文献２８】特開2003-133480
【特許文献２９】特開2006-222057
【特許文献３０】特開2004-273226
【特許文献３１】特開2003-317819
【特許文献３２】特開2003-151714
【特許文献３３】特開2002-270253
【特許文献３４】特表2000-510993
【発明の開示】
【発明が解決しようとする課題】
【００１３】
（１） MCPの問題点を解決する
MCPではチップを積層する前に、チップの電気試験ができないので、これを実現するために、チップをオーバーコートして機械的強度を確保し電気試験を可能とする。
（２）PoPの問題点を解決する
高密度化を可能とするために、常温でパッケージ間を接合する。そのため、パッケージのそりが発生せず、パッケージの積層が従来のPoPに較べ容易となる。これには、導電性ピンによる外部拡張電極端子貫通接合を用いる。この結果、チップを積層する為に、パッケージングを必要としないので従来のPoPに比べ、高さが低くなる。これを実現するために、パッケージ基板、モールド樹脂、半田ボール、ダイアッタチ材料を使用しない。
（３）パッケージングコストを安価にする。
【００１４】
チップを積層するのに、パッケージングが不要になるが、この時に、パッケージ基板、モールド樹脂、半田ボール、ダイアッタチ材料を使用しないこと、またそうした材料の製造工程、組立工程も必要ないためにコストの大幅な削減が可能となる。  
【課題を解決するための手段】
【００１５】
上記課題を解決するために以下の発明を行った。
【００１６】
（１−１）  ＭＣＰの問題点の解決手段
チップを積層する前に、チップの電気試験ができるように、チップをオーバーコートすることにより機械的強度を確保し電気試験可能とした。
【００１７】
（１−２）ＰｏＰの問題点の解決手段
１）高密度化が可能。
【００１８】
・常温でパッケージ間を接合するために、パッケージのそりが発生せず、パッケージの積層が従来のPoPに較べ容易となるように導電性ピンによる外部拡張電極端子貫通接合を行った。
【００１９】
・チップを積層する際にパッケージングを必要としないので従来のPoPに比べ、高さを低くできることから、パッケージ基板、モールド樹脂、半田ボール、ダイアタッチ材料を使用しないこととした。
【００２０】
２）低パッケージングコスト
チップを積層する際に、パッケージングが不要になることから、パッケージ基板、モールド樹脂、半田ボール、ダイアッタチ材料を使用しないこととした。そのために、材料の製造工程、組立工程の費用も必要なくなった。
【００２１】
上記解決手段を講じた結果、以下のような特徴が得られた。
【００２２】
・従来30あった後工程の工程数が２４に減り、プロセスコストが安価となった。
・常温プロセスで、積層できる為、反りが発生しにくくなった。
・チップ試験を積層する直前のプロセスでおこなうので歩留まりが上った。
【発明の効果】
【００２３】
ＭＣＰ、ＰｏＰよりも安価で高密度に、割席そうすべきチップごとに検査を行いながら高い集積度で半導体チップを積層できる。
結果について簡単に説明する。
【発明を実施するための最良の形態】
【００２４】
以下実施例に基づいて説明する。
【実施例１】
【００２５】
（請求項１に関する製造工程実施例）（図６）
（１）ウエハに回路を形成する。（回路形成工程）
露出電極端子は、厚さ20ミクロン 以上, 大きさは、φ250ミクロン以上、露出電極端子間距離は、300ミクロン以上、形状はメッシュ状とした。露出電極端子の材料は、Ｃｕを例にしているが、導電性材料であればＣｕでなくても良い。ウエハの材料は、シリコンを例にして説明した。
【００２６】
（２）ウエハを要求される厚さまで薄くする。（ウエハ研削工程）
回路面とは反対側の面のシリコン部分を除去し、ウエハを要求される厚さまで薄くする。薄くする方法は、エッチング方法とバックグラインディング方法（砥石で切削する）のいずれかを用いることができる。切削後のウエハの厚さ100ミクロンとした。
【００２７】
（３）露出電極端子の下面（回路面と反対側の面）に穴を開ける。（片面穴あけ工程）
穴の大きさは、露出電極の大きさより小さく開ける。穴の直径は150ミクロンとした。穴あけ方法は、レーザーで穴を開ける方法、エッチングで穴を開ける方法いずれかを用いることができた。
【００２８】
（４）絶縁体でオーバーコートする。（絶縁体オーバーコート工程）
ラダーシリコンを用いたが、用いなくても良い。ラダーシリコンの場合、まくの厚さは20ミクロンが望ましい。
【００２９】
オーバーコートする方法は、浸漬法（オーバーコートする材料にウエハを浸す方法）、スピンコート法（回転しているウエハの上からオーバーコートする材料を垂らしウエハ表面に膜を作る方法）方法のいずれかを用いることができる。必要に応じて、オーバーコート後、絶縁体を硬化する工程を設けた。
【００３０】
（５）露出電極端子の上面と下面の絶縁体を除去する（両面穴あけ工程）
穴あけ方法は、レーザーで穴を開ける方法、エッチングで穴を開ける方法のいずれかを用いることができる。
【００３１】
上側の穴の直径は150ミクロン,下側の穴の直径は150ミクロンであった。
【実施例２】
【００３２】
（請求項3に関する実施例２：積層方法）(図７)
（１）本発明の半導体装置を電気試験した。露出電極端子に試験プローブを当てて電気的導通を試験した。（試験工程）
（２）上記電気試験で合格となった良品を積層した。（積層工程）
（３）導電性ピンで露出電極端子を貫通させ、電気的、機械的に本発明の半導体装置を接続する。導電性ピンは、リン青銅が望ましいが、導電性であれば、これに限らない。
【００３３】
導電性ピンの断面形状は、円形で直径120ミクロンとした。また、導電性ピンの断面形状は、円形に限らず、四角形、楕円形等を用いた。（導電性ピン挿入工程）
【実施例３】
【００３４】
（請求項3に関する実施例３：実装基板への実装方法）（図８）
（１）実装基板の電極部分に半田ペーストを印刷した。（半田ペースト印刷工程）
（２）本発明の半導体装置を接続している導電性ピンと実装基板の電極部分（半田ペーストが印刷している部分）が合致するように載せる。（実装基板はスルーホールでもＯｋ）（積層工程）
（３）リフローにて半田を溶融、凝固させ、実装終了。（リフロー工程）
【実施例４】
【００３５】
（請求項3に関する実施例４：実装基板への実装方法）（図９）
（１）実装基板にソケットをはんだ付けする。（ソケット実装工程）
（２）ソケットに、本発明の半導体装置を接続している導電性ピンを挿入して、実装完了。（挿入工程）
【図面の簡単な説明】
【００３６】
【図１】従来の技術（MCP及びPoP）と本発明技術との対比
【図２】従来の工程（PoPの工程フロー図）
【図３】本発明による製造に基づく工程フロー
【図４】本発明による半導体装置の露出電極部
【図５】本発明による半導体装置の導電性ピンによる結合
【図６】請求項に基づく実施例(基板部作製)
【図７】請求項に基づく実施例(積層方法)
【図８】請求項に基づく実施例(実装基板への実装方法)
【図９】請求項に基づく実施例(実装基板への実装方法)
【図１０】請求項に基づく実施例(外部拡張電極構造の実施例)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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