(57)【要約】【課題】ドレイン−ゲート間のＥＳＤ耐量を向上させたトレンチＭＯＳトランジスタを有する半導体装置を提供すること。【解決手段】半導体基板をドレイン領域として共有する第１及び第２の縦型ＭＯＳトランジスタ２、３を備え、第１の縦型ＭＯＳトランジスタ２は、基板の表層部に形成された第１のソース領域と、ドレイン領域から第１のソース領域に亘って形成された複数の第１のトレンチゲート６とを有し、第２の縦型ＭＯＳトランジスタ４は、基板の表層部に形成された第２のソース領域と、ドレイン領域から第２のソース領域に亘って形成された複数の第２のトレンチゲート１３とを有し、複数の第１のトレンチゲート６は複数の第２のトレンチゲート１３よりも小さい間隔で形成され、第１のソース領域が第２のソース領域及び第２のトレンチゲート１３と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板をドレイン領域として共有する第１及び第２の縦型ＭＯＳトランジスタを備えた半導体装置であって、
前記第１の縦型ＭＯＳトランジスタは、
前記基板の表層部に形成された第１のソース領域と、
前記ドレイン領域から前記第１のソース領域に亘って形成された複数の第１のトレンチゲートとを有し、
前記第２の縦型ＭＯＳトランジスタは、
前記基板の表層部に形成された第２のソース領域と、
前記ドレイン領域から前記第２のソース領域に亘って形成された複数の第２のトレンチゲートとを有し、
前記複数の第１のトレンチゲートは前記複数の第２のトレンチゲートよりも小さい間隔で形成され、
前記第１のソース領域が前記第２のソース領域及び前記第２のトレンチゲートと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記複数の第１のトレンチゲートは０．５０μｍより小さい間隔で形成され、前記複数の第２のトレンチゲートは０．５０μｍより大きい間隔で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のソース領域と前記複数の第１のトレンチゲートとの間にツェナーダイオードが電気的に接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳトランジスタを有する半導体装置に関し、特にドレイン−ゲート間のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）耐量を向上させた縦型ＭＯＳトランジスタを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、パワーＭＯＳトランジスタとしてプレーナ構造のＭＯＳトランジスタが多く用いられてきたが、近年の半導体微細化技術の進歩により同一の素子面積において低オン抵抗化を実現できるトレンチゲートを有する縦型ＭＯＳトランジスタ（以下、トレンチＭＯＳトランジスタという）が用いられ始めている。トレンチＭＯＳトランジスタには素子として小型で低オン抵抗である特徴から更なる小型化への要望が高まっている。一方、トレンチＭＯＳトランジスタは小型化による素子容量の低下に伴い、ＥＳＤ耐量が低下するという問題が顕在化したため、低オン抵抗という特徴に加えて高ＥＳＤ耐量化が求められている。
【０００３】
一般に、トレンチＭＯＳトランジスタの高ＥＳＤ耐量化を目的に保護素子としてツェナーダイオードが用いられることがある（例えば、特許文献１参照）。
【０００４】
図１２は従来の半導体装置の概略構成を示す平面図である。
【０００５】
半導体装置１０１は、トレンチＭＯＳトランジスタ１０２（図１２の上半分と下半分右側とを占める）と、トレンチＭＯＳトランジスタ１０２のゲート−ソース間に接続されたツェナーダイオード１０３（図１２の下半分左側を占める）とを有している。
【０００６】
トレンチＭＯＳトランジスタ１０２は半導体基板からなるドレイン領域（図示せず）と、基板の表層部に形成されたソース・ボディ領域１０４（短い破線で囲われた領域）と、ドレイン領域からソース・ボディ領域１０４に亘って形成されたトレンチゲート１０５と、トレンチゲート１０５の引き出し線となるポリシリコン配線１０６（左上から右下にハッチングが引かれた領域）と、ソース・ボディ領域１０４に接続されたソース電極１０７（一点鎖線で囲われた領域）と、ゲート電極１０８（長い破線２本で挟まれた領域）とを有する。ツェナーダイオード１０３はポリシリコンによる一導電型の領域１０９（左上から右下にハッチングが引かれた領域）と、一導電型の領域１０９とは反対の導電型である逆導電型の領域１１０、１１１、１１２（右上から左下にハッチングが引かれた領域）とを有する。ソース電極１０７と逆導電型の領域１１０とは電気的に接続され、ゲート電極１０８と逆導電型の領域１１２とは電気的に接続されている。
【０００７】
なお、図１２は図示の便宜上、トレンチゲート１０５の本数を減らしたり、領域や電極などの寸法比率を変更したりして描いている。他の図面についても同様である。
【０００８】
また、トレンチ構造のトランジスタがダイオードとして用いられることがある（例えば、特許文献２参照）。
【特許文献１】特開２００２−２０８７０２号公報
【特許文献２】特開平１０−１６３４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置において、トレンチＭＯＳトランジスタのドレイン領域側からＥＳＤが印加された場合に、入力された電荷はソース領域と保護素子であるツェナーダイオードとを経由してゲート電極側に流れる。この時、大量の電荷が瞬時にドレイン−ソース間に流れるため、トレンチＭＯＳトランジスタのウェル電位が変動しやすくなる。ウェル電位が変動するとトレンチＭＯＳトランジスタの寄生バイポーラトランジスタがオンするために低抵抗部分に電流が集中し、発熱して素子が破壊される。従来のトレンチＭＯＳトランジスタのＥＳＤ耐性試験においては、この原因によりドレイン−ゲート間のＥＳＤ耐量は他の試験項目に比べて破壊されやすいことが分かっている。破壊の原因は寄生バイポーラ動作であるため、解決手段としてはドレイン−ソース間に別のリーク経路を設けてトレンチＭＯＳトランジスタ内部に流れる電流をこのリーク経路に逃がす方法が有効である。
【００１０】
つまり、特許文献１に記載されているようなツェナーダイオードをゲート−ソース間に接続した従来の半導体装置では、ドレイン−ソース間の電流に起因する破壊は解決しない。
【００１１】
また、特許文献２に記載されているようなトレンチ構造のダイオードをリーク経路として用いても、単にドレイン−ソース間に接続しただけではトランジスタを並列に配置することに等しいために保護素子とはならない。
【００１２】
本発明は、前記従来の問題を解決するもので、寄生バイポーラ動作を抑制してドレイン−ゲート間のＥＳＤ耐量を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、半導体基板をドレイン領域として共有する第１及び第２の縦型ＭＯＳトランジスタを備えた半導体装置であって、第１の縦型ＭＯＳトランジスタは、基板の表層部に形成された第１のソース領域と、ドレイン領域から第１のソース領域に亘って形成された複数の第１のトレンチゲートとを有し、第２の縦型ＭＯＳトランジスタは、基板の表層部に形成された第２のソース領域と、ドレイン領域から第２のソース領域に亘って形成された複数の第２のトレンチゲートとを有し、複数の第１のトレンチゲートは複数の第２のトレンチゲートよりも小さい間隔で形成され、第１のソース領域が第２のソース領域及び第２のトレンチゲートと電気的に接続されている。
【００１４】
この構成により、第１の縦型ＭＯＳトランジスタのドレイン−ソース間にリーク経路としての第２の縦型ＭＯＳトランジスタを形成して、第１の縦型ＭＯＳトランジスタの寄生バイポーラ動作を抑制し、ドレイン−ゲート間のＥＳＤ耐量を向上させることができる。
【００１５】
また、本発明の半導体装置は、複数の第１のトレンチゲートは０．５０μｍより小さい間隔で形成され、複数の第２のトレンチゲートは０．５０μｍより大きい間隔で形成されている。
【００１６】
この構成により、第１の縦型ＭＯＳトランジスタの低オン抵抗を実現しつつ、第２の縦型ＭＯＳトランジスタのドレイン耐圧とアバランシェ破壊耐量（破壊に至らないアバランシュ電流の上限値）とを確保して、第２の縦型ＭＯＳトランジスタをリーク経路とすることができる。
【００１７】
また、本発明の半導体装置は、第１のソース領域と複数の第１のトレンチゲートとの間にツェナーダイオードが電気的に接続されている。
【００１８】
この構成により、第１の縦型ＭＯＳトランジスタのゲート−ソース間のＥＳＤ耐量を向上させることができる。
【発明の効果】
【００１９】
本発明の半導体装置は、トレンチゲートの間隔が小さい第１のトレンチＭＯＳトランジスタのドレイン及びソースに、トレンチゲートの間隔が大きくドレイン耐圧及びアバランシェ破壊耐量の異なる第２のトレンチＭＯＳトランジスタのドレイン及びソースを接続し、かつ第２のトレンチＭＯＳトランジスタをダイオード接続することで、第１のトレンチＭＯＳトランジスタのドレイン−ソース間にリーク経路を形成して寄生バイポーラ動作を抑制し、ドレイン−ゲート間のＥＳＤ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
図１は本実施の形態の半導体装置の概略構成を示す平面図である。
【００２２】
半導体装置１は、トレンチゲートの間隔が小さい第１のトレンチＭＯＳトランジスタ２（図１の上部と中右部とを占める）と、ツェナーダイオード３（図１の中左部を占める）と、トレンチゲートの間隔が大きい第２のトレンチＭＯＳトランジスタ４（図１の下部を占める）とを有している。
【００２３】
第１のトレンチＭＯＳトランジスタ２は半導体基板からなるドレイン領域（図示せず）と、基板の表層部に形成された第１のソース・ボディ領域５（短い破線で囲われた領域の上中部）と、ドレイン領域から第１のソース・ボディ領域５に亘って形成された０．２８μｍと小間隔の第１のトレンチゲート６と、第１のトレンチゲート６の引き出し線となるポリシリコン配線７（左上から右下にハッチングが引かれた領域）と、第１のソース・ボディ領域５に接続されたソース電極８（一点鎖線で囲われた領域）と、ゲート電極９（長い破線２本で挟まれた領域）とを有している。
【００２４】
ツェナーダイオード３はポリシリコンによる一導電型の領域１０（左上から右下にハッチングが引かれた領域）と、逆導電型の領域１１（右上から左下にハッチングが引かれた領域）とを有している。
【００２５】
第２のトレンチＭＯＳトランジスタ４は半導体基板からなるドレイン領域（図示せず）と、基板の表層部に形成された第２のソース・ボディ領域１２（短い破線で囲われた領域の下部）と、ドレイン領域から第２のソース・ボディ領域１２に亘って形成された０．７５μｍと大間隔の第２のトレンチゲート１３と、第２のトレンチゲート１２の引き出し線となるポリシリコン配線１４（左上から右下にハッチングが引かれた領域）と、第２のソース・ボディ領域１２に接続されたソース電極８（一点鎖線で囲われた領域）とを有している。
【００２６】
本実施の形態においては、第１のトレンチＭＯＳトランジスタ２のソース電極８を第２のトレンチＭＯＳトランジスタ４の上にまで延伸して、第２のトレンチＭＯＳトランジスタ４のソース電極及びゲート電極としても用いている。
【００２７】
図２は本実施の形態の半導体装置の等価回路を示す図である。  
【００２８】
０．７５μｍ間隔の第２のトレンチＭＯＳトランジスタ４をダイオード接続した上で、第２のトレンチＭＯＳトランジスタ４のドレイン、ソースと０．２８μｍ間隔の第１のトレンチＭＯＳトランジスタ２のドレイン、ソースとをそれぞれ接続している。第１のトレンチＭＯＳトランジスタ２のゲート―ソース間にはツェナーダイオード３を接続している。
【００２９】
図３は本実施の形態の半導体装置に係るトレンチＭＯＳトランジスタのオン抵抗のゲート間隔依存性を示す図である。
【００３０】
ゲート間隔を小さくすることでオン抵抗が著しく低下することが分かる。
【００３１】
図４は本実施の形態の半導体装置に係るトレンチＭＯＳトランジスタのドレイン耐圧のゲート間隔依存性を示す図である。
【００３２】
ゲート間隔を０．５０μｍより小さくすることでドレイン耐圧が低下することが分かる。
【００３３】
図５は本実施の形態の半導体装置に係るトレンチＭＯＳトランジスタのアバランシュ破壊耐量のゲート間隔依存性を示す図である。
【００３４】
ゲート間隔を０．５０μｍより大きくすることでウェル電位が安定化して寄生バイポーラ動作に起因するアバランシェ破壊耐量が向上することが分かる。
【００３５】
以上、図３乃至図５に示した本実施の形態の半導体装置の特性から、図２に示したように第１のトレンチＭＯＳトランジスタ２は低オン抵抗が実現できる０．２８μｍのゲート間隔を有する素子とし、第２のトレンチＭＯＳトランジスタ４はドレイン耐圧とアバランシェ破壊耐量とを確保できる０．７５μｍのゲート間隔を有する素子とした。これにより、第１のトレンチＭＯＳトランジスタ２のドレイン−ソース間に有効なリーク経路を形成することができ、ツェナーダイオード３のドレイン耐圧以上のＥＳＤは第２のトレンチＭＯＳトランジスタ４側にも流れるため半導体装置全体のＥＳＤ耐量を向上させることができる。
【００３６】
図６乃至図１１はそれぞれ本実施の形態の半導体装置の製造方法の一工程を示す工程図である。図中左半分は各工程での本実施の形態の半導体装置の平面図である。図中右半分は各工程での本実施の形態の半導体装置の断面図であり、上から平面図のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線に相当する箇所での断面図である。
【００３７】
図６に示すように、ドレイン領域１５となる半導体基板上に第１のソース・ボディ領域５及び第２のソース・ボディ領域１２を形成する。半導体基板表面からドレイン領域１５にまで達する小間隔トレンチ１６及び大間隔トレンチ１７を形成する。
【００３８】
図７に示すように、第１のソース・ボディ領域５の表面に第１のソース領域１８を、第２のソース・ボディ領域１２の表面に第２のソース領域１９を形成した後に、小間隔トレンチ１６及び大間隔トレンチ１７に絶縁膜を介してポリシリコン２０を埋め込む。同時にポリシリコン配線７、１４及びツェナーダイオード３形成用のポリシリコン膜２１を半導体基板上に形成する。ツェナーダイオード３を形成するために逆導電型の領域１１を形成する。
【００３９】
図８に示すように、図７で示したポリシリコン膜２１をパターニングして、第１のトレンチＭＯＳトランジスタ２のポリシリコン配線７、ツェナーダイオード３の一導電型の領域１０、第２のトレンチＭＯＳトランジスタ４のポリシリコン配線１４を形成する。同時に小間隔トレンチ１６及び大間隔トレンチ１７の半導体基板表面付近のポリシリコン２０をエッチングして、小間隔トレンチ１６及び大間隔トレンチ１７の内部にポリシリコン２０を残すようにする。その後、小間隔トレンチ１６及び大間隔トレンチ１７の内部のポリシリコン２０上に絶縁膜２２を埋め込み、半導体基板上に平坦化膜２３を形成する。
【００４０】
図９に示すように、平坦膜２３に第１のソース・ボディ領域５及び第２のソース・ボディ領域１２上のコンタクト窓２４、ポリシリコン配線上のコンタクト窓２５及び逆導電型の領域１１上のコンタクト窓２６を形成する。
【００４１】
図１０に示すように、金属のゲート電極パッド２７、ソース電極８及びゲート電極９を形成する。  
【００４２】
最後に図１１に示すように、各電極上に表面保護膜２８を形成する。表面保護膜２８にゲート電極ワイヤボンディング用窓２９及びソース電極ワイヤボンディング用窓３０を形成する。
【００４３】
本実施の形態の半導体装置の製造方法により、第１のトレンチＭＯＳトランジスタ２のソース電極８を、第２のトレンチＭＯＳトランジスタ４のソース電極及びゲート電極としても用いることができる。
【産業上の利用可能性】
【００４４】
本発明の半導体装置は、トレンチゲートを有する縦型ＭＯＳトランジスタを備え、パワーＭＯＳトランジスタとして電源装置などに適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態の半導体装置の概略構成を示す平面図
【図２】本発明の実施の形態の半導体装置の等価回路を示す図
【図３】本発明の実施の形態の半導体装置に係るトレンチＭＯＳトランジスタのオン抵抗のゲート間隔依存性を示す図
【図４】本発明の実施の形態の半導体装置に係るトレンチＭＯＳトランジスタのドレイン耐圧のゲート間隔依存性を示す図
【図５】本発明の実施の形態の半導体装置に係るトレンチＭＯＳトランジスタのアバランシュ破壊耐量のゲート間隔依存性を示す図
【図６】本発明の実施の形態の半導体装置の製造方法の一工程を示す工程図
【図７】本発明の実施の形態の半導体装置の製造方法の一工程を示す工程図
【図８】本発明の実施の形態の半導体装置の製造方法の一工程を示す工程図
【図９】本発明の実施の形態の半導体装置の製造方法の一工程を示す工程図
【図１０】本発明の実施の形態の半導体装置の製造方法の一工程を示す工程図
【図１１】本発明の実施の形態の半導体装置の製造方法の一工程を示す工程図
【図１２】従来の半導体装置の概略構成を示す平面図
【符号の説明】
【００４６】
１    半導体装置
２    第１のトレンチＭＯＳトランジスタ
３    ツェナーダイオード
４    第２のトレンチＭＯＳトランジスタ
６    第１のトレンチゲート
８    ソース電極
９    ゲート電極
１３    第２のトレンチゲート
１５    ドレイン領域
１８    第１のソース領域
１９    第２のソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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