(57)【要約】【課題】本発明は、高耐圧の特性を有し、且つ製造プロセスを簡略化できるＳＯＩ基板の半導体層をフィン状に加工したトランジスタを備える半導体装置を提供することを目的とする。【解決手段】本発明に係る半導体装置は、埋め込み酸化膜１上に、半導体層２とゲート電極５と、ソース領域８及びドレイン領域７と、ボディ領域９とを備えている。埋め込み酸化膜１は、基板上に設けられ、半導体層２は、埋め込み酸化膜１上にフィン状に形成されている。ゲート電極５は、半導体層２の一方の側面上にゲート絶縁膜を介して形成されている。ソース領域８及びドレイン領域７は、ゲート電極５を挟むように半導体層２内に形成され、ボディ電位を取るボディ領域９は、ゲート電極５が形成された半導体層２の側面の反対側の側面に設けられている。【選択図】図１
2009016525.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜上にフィン状に形成された半導体層と、
前記半導体層の一方の側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように前記半導体層内に形成されたソース領域及びドレイン領域と、
前記ゲート電極が形成された前記半導体層の側面の反対側の側面に、ボディ電位を取るためのボディ領域とを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体層の一方の側面と他方の側面に挟まれる位置に埋め込まれ、前記半導体層よりも誘電率が低い中間膜をさらに備え、
前記中間膜は、少なくとも前記ゲート電極と前記ドレイン領域とが重なる位置にオーバラップするように設けつつ、前記ゲート電極と重なる位置の一部が取り除かれていることを特徴とする半導体装置。
【請求項３】
基板上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜上にフィン状に形成された半導体層と、
前記半導体層の上面及び両側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように前記半導体層内に形成されたソース領域及びドレイン領域と、
前記半導体層の一方の側面と他方の側面に挟まれる位置に埋め込まれ、前記半導体層よりも低誘電率な中間膜とを備え、
前記中間膜は、少なくとも前記ゲート電極と前記ドレイン領域とが重なる位置にオーバラップするように設けつつ、前記ゲート電極と重なる位置の一部が取り除かれていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る発明であって、特に、ＳＯＩ基板を用いる半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）の高集積化に伴い、素子やトランジスタの微細化が進んでいる。しかしながら、従来の微細加工技術では、素子やトランジスタの物理限界に直面している。そのため、従来のプレーナ型のトランジスタ以外に、新規なトランジスタ構造が開発されている。開発された新規のトランジスタ構造の中に、三次元構造のトランジスタであるフィン（ｆｉｎ）型のトランジスタがある。なお、フィン型のトランジスタについては、例えば特許文献１及び特許文献２に記載されている。
【０００３】
また、ＳＯＩ（Silicon on Insulator）基板の半導体層をフィン（ｆｉｎ）状に加工して、ＭＩＳ−ＦＥＴ（Metal Insulator Semiconductor-Field Effect Transistor）のチャネルを形成する半導体装置が考えられる。当該半導体装置では、ゲート絶縁膜を介して、フィン状の半導体層を囲むゲート電極を形成しているので、フィン状の半導体層が十分に薄ければ、プレーナ型のＭＩＳ−ＦＥＴに比べ短チャネル特性が良くなる。また、当該半導体装置は、駆動力が大きく、寄生容量が小さい特徴も有している。
【０００４】
【特許文献１】米国特許第６８５８４７８号明細書
【特許文献２】米国特許第６２５２２８４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＳＯＩ基板の半導体層をフィン状に加工したＭＩＳ−ＦＥＴ（フィン型のＭＩＳ−ＦＥＴ）は、寄生バイポーラ効果のため、プレーナ型のＭＩＳ−ＦＥＴよりドレイン耐圧が低い。従って、外部機器を駆動するような高耐圧が要求される周辺回路部（例えば、ＬＣＤドライバであればＬＣＤを駆動する回路部）にフィン型のＭＩＳ−ＦＥＴを適用するのが難しかった。
【０００６】
また、データ等の演算処理を行うコア部にフィン型のＭＩＳ−ＦＥＴを適用し、高耐圧が要求される周辺回路部にプレーナ型のＭＩＳ−ＦＥＴを適用する半導体装置も考えられるが、チップサイズ及び製造プロセスに問題があった。つまり、周辺回路部にプレーナ型のＭＩＳ−ＦＥＴを適用すると、全てフィン型のＭＩＳ−ＦＥＴを適用し半導体装置に比べてチップサイズが大きくなる。さらに、コア部のフィン型のＭＩＳ−ＦＥＴと周辺回路部のプレーナ型のＭＩＳ−ＦＥＴとで製造プロセスが異なるため、複雑な製造プロセスとなる。
【０００７】
そこで、本発明は、高耐圧の特性を有し、且つ製造プロセスを簡略化できるＳＯＩ基板の半導体層をフィン状に加工したトランジスタを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態は、埋め込み酸化膜上に、半導体層と、ゲート電極と、ソース領域及びドレイン領域と、ボディ領域とを備える半導体装置である。埋め込み酸化膜は、基板上に設けられ、半導体層は、埋め込み酸化膜上にフィン状に形成されている。ゲート電極は、半導体層の一方の側面上にゲート絶縁膜を介して形成されている。ソース領域及びドレイン領域は、ゲート電極を挟むように半導体層内に形成され、ボディ電位を取るボディ領域は、ゲート電極が形成された半導体層の側面の反対側の側面に設けられている。
【発明の効果】
【０００９】
本発明の半導体装置によれば、ゲート電極が形成された半導体層の側面の反対側の側面に設けられたボディ領域からボディ電位を取るので、高耐圧の特性を有し、且つ製造プロセスを簡略化できるＳＯＩ基板の半導体層をフィン状に加工したトランジスタを備える半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
（実施の形態１）
図１に、本実施の形態に係る半導体装置のＭＩＳ−ＦＥＴ（以下、単にトランジスタという）の斜視図を示す。図１に示すトランジスタは、シリコン基板（図示せず）、埋め込み酸化膜１、半導体層２のＳＯＩ基板に形成されている。そして、図１に示すトランジスタは、埋め込み酸化膜１上の半導体層２がフィン状に成形され、当該半導体層２の上面に絶縁膜であるキャップ層３が形成されている。なお、本実施の形態に係るトランジスタではキャップ層３を設けているが、本発明はこれに限られず、キャップ層３を設けない構成であっても良い。
【００１１】
さらに、半導体層２の一方の側面及びキャップ層３の上面に、ゲート絶縁膜４を介してゲート電極５が形成されている。図１では、半導体層２の奥側の側面のみゲート電極５が形成され、手前側の側面にはゲート電極５が形成されていない。なお、図１に示すゲート電極５は、キャップ層３の上面のほぼ中央部まで形成されているが、本発明はこれに限られず、キャップ層３の上面にゲート電極５が形成されていてもされていなくても良い。つまり、ゲート電極５は、半導体層２の一方の側面のみに形成され、キャップ層３の上面及び他方の側面には形成されない構成であっても良い。
【００１２】
また、本実施の形態に係る半導体層２には、図１に示すように略中間部（半導体層の一方の側面と他方の側面に挟まれる位置）に酸化膜６（中間膜）が埋め込まれている。なお、本実施の形態では半導体層２に埋め込む中間膜は酸化膜６としているが、本発明はこれに限られず、半導体層２の誘電率よりも低い膜であれば良い。図２に、図１に示すトランジスタの破線部での断面図を示す。図２に示すように、ゲート電極５と空間的に重なる位置の酸化膜６の一部が取り除かれている。
【００１３】
さらに、図２に示すように半導体層２は、ゲート電極５を挟んで、右側にドレイン領域７、左側にソース領域８がそれぞれ形成されている。そして、ゲート電極が形成された半導体層２の側面の反対側の側面からボディ電位を取れるようにボディ領域９が形成されている。
【００１４】
また、図２に示す酸化膜６では、一部取り除かれた部分が存在する。この部分は、ゲート電極５のゲート長よりも短く、且つゲート電極５とドレイン領域７とが重なる位置にオーバラップして設けられている。なお、酸化膜６は、ゲート電極５とドレイン領域７との境界で生じる電界を緩和させるため、少なくともゲート電極５とドレイン領域７とが重なる位置にオーバラップするように設けられていれば、酸化膜６が取り除かれた部分の位置及び形状には特に制限はない。
【００１５】
ここで、図３に、従来のトランジスタ（ＭＩＳ−ＦＥＴ）の斜視図を示す。図３に示すトランジスタは、フィン型のＦＥＴであり、フィン状の半導体層２の両側面にゲート電極５が形成されている点、及び酸化膜６が埋め込まれていない点以外は、図１に示すトランジスタと同じである。そのため、図３に示すトランジスタの各構成要素につては、同一の符号を付して詳細な説明は省略する。なお、図１に示すトランジスタと図３に示す従来のトランジスタとを同じスケールで図示されているが、実際に半導体装置に採用された場合は、図１に示すトランジスタと図３に示す従来のトランジスタとは異なるスケールとなる。具体的には、図３に示す従来のトランジスタに比べて図１に示すトランジスタが高耐圧であるため、図１に示すトランジスタの方がスケールが大きくなる。
【００１６】
また、本実施の形態に係る半導体装置では、データ等の演算処理を行うコア部に図３に示すトランジスタを用い、外部機器を駆動するような高耐圧が要求される周辺回路部に図１に示すトランジスタを用いる。これにより、本実施の形態に係る半導体装置では、高電圧が必要な周辺回路部を駆動することが可能で、且つ半導体装置のチップ面積が小さくすることが可能となる。さらに、本実施の形態に係る半導体装置では、コア部に形成するトランジスタも、周辺回路部に形成するトランジスタも同じようなフィン型のＦＥＴであるので、製造プロセスを共通化することができる。
【００１７】
次に、図１に示すトランジスタの製造方法について説明する。まず、図４に、シリコン基板（図示せず）、埋め込み酸化膜１、半導体層２のＳＯＩ基板を示す。図４に示す半導体層２に、酸化膜６を埋め込むための溝をレジストマスク（図示せず）を使ってエッチングで形成する。この半導体層２の溝に、ＣＶＤ（Chemical Vapor Deposition）を用いて半導体層２より誘電率の低い酸化膜６を埋め込む。図５に、酸化膜６を埋め込んだ半導体層２を示す。図５に示す酸化膜６は、図２に示したトランジスタの断面図のように、酸化膜６の一部に取り除かれた部分が存在する。
【００１８】
次に、図５に示す半導体層２及び酸化膜６上に、キャップ層３を形成するための酸化膜をＣＶＤを用いて堆積させる。そして、堆積させた酸化膜及び半導体層２をレジストマスク（図示せず）を使ってエッチングすることで図６に示すようにフィン状に加工する。なお、図６に示すように、フィン状の半導体層２の略中間に酸化膜６が位置するように酸化膜及び半導体層２を加工する。
【００１９】
フィン状に半導体層２を加工した後、ＮＭＩＳ（Negative channel Metal Insulator Semiconductor）領域とＰＭＩＳ（Positive channel Metal Insulator Semiconductor）領域とを形成する。具体的には、ＰＭＩＳ領域をレジストマスクで覆い、イオン打ち込み法によりＮＭＩＳ領域のフィン状の半導体層２にボロン（Ｂ）を注入する。また、ＮＭＩＳ領域をレジストマスクで覆い、イオン打ち込み法によりＰＭＩＳ領域のフィン状の半導体層２にリン（Ｐ）を注入する。
【００２０】
次に、埋め込み酸化膜１及びキャップ層３上に、ＣＶＤを用いて絶縁膜、ポリシリコンの順に堆積させる。そして、ＰＭＩＳ領域をレジストマスクで覆い、イオン打ち込み法によりＮＭＩＳ領域に堆積したポリシリコンにリンを注入する。また、ＮＭＩＳ領域をレジストマスクで覆い、イオン打ち込み法によりＰＭＩＳ領域に堆積したポリシリコンにボロンを注入する。
【００２１】
さらに、イオン打ち込み後のポリシリコン及び絶縁膜を、レジストマスクを使ってエッチングし、図７に示すゲート電極５及びゲート絶縁膜４に加工する。図７に示すゲート電極５及びゲート絶縁膜４は、半導体層２の一方の側面及びキャップ層３の上面に形成されている。
【００２２】
そして、ゲート電極５及びゲート絶縁膜４を形成後に、ＰＭＩＳ領域をレジストマスクで覆い、イオン打ち込み法によりＮＭＩＳ領域のフィン状の半導体層２にヒ素（Ａｓ）を注入しドレイン領域７及びソース領域８を形成する。また、ＮＭＩＳ領域をレジストマスクで覆い、イオン打ち込み法によりＰＭＩＳ領域のフィン状の半導体層２にボロンを注入しドレイン領域７及びソース領域８を形成する。
【００２３】
さらに、埋め込み酸化膜１、キャップ層３及びゲート電極５上に層間絶縁膜（図示せず）をＣＶＤで堆積させ、トランジスタを形成した面を平坦化する。平坦化後の層間絶縁膜に対してレジストマスクを使ってエッチングしてコンタクトホールを形成し、当該コンタクトホールを含む層間絶縁膜上に、金属膜の蒸着、ＣＶＤを行い配線及びコンタクトを形成する。図８に示すトランジスタでは、層間絶縁膜を図示していないが、層間絶縁膜中に形成されるドレインコンタクト１０，ソースコンタクト１１，ボディコンタクト１２は図示されている。図８に示すドレインコンタクト１０は、ドレイン領域７と層間絶縁膜上の配線とを電気的に接続している。図８に示すソースコンタクト１１は、ソース領域８と層間絶縁膜上の配線とを電気的に接続している。図８に示すボディコンタクト１２は、ボディ領域９と層間絶縁膜上の配線とを電気的に接続している。
【００２４】
以上の製造プロセスにより、図１に示すトランジスタを形成することができる。上記の製造プロセスは従来のフィン型のトランジスタと製造プロセスを共通化することができるため、製造効率が良く、コストを低減することができる。なお、本発明に係る半導体装置は上記の製造プロセスに限定されず、従来のフィン型のトランジスタで用いられている製造プロセスを利用しても良い。
【００２５】
（変形例）
図９に、本実施の形態に係る半導体装置の変形例であるトランジスタの斜視図を示す。図９に示すトランジスタは、フィン状の半導体層２の中間部に酸化膜６が埋め込まれていない点以外は図１に示したトランジスタと同じである。図９に示すトランジスタの構成要素のうち、図１に示すトランジスタの構成要素と同じものについては、同一符号を付して詳細な説明は省略する。
【００２６】
図９に示すトランジスタは、酸化膜６を有していないが、ゲート電極５が設けられていないフィン状の半導体層２の側面からボディ電位を取れるようにボディ領域９が形成されている。そのため、図９に示すトランジスタは、図３に示す従来のトランジスタに比べて高耐圧化することができる。
【００２７】
（実施の形態２）
図１０に、本実施の形態に係る半導体装置のトランジスタの斜視図を示す。図１０に示すトランジスタは、シリコン基板（図示せず）、埋め込み酸化膜１、半導体層２のＳＯＩ基板に形成されている。そして、図１０に示すトランジスタでは、埋め込み酸化膜１上の半導体層２がフィン状に成形され、当該半導体層２の上面に絶縁膜であるキャップ層３が形成されている。なお、本実施の形態に係るトランジスタではキャップ層３を設けているが、本発明はこれに限られず、キャップ層３を設けない構成であっても良い。
【００２８】
さらに、半導体層２の両側面及びキャップ層３の上面に、ゲート絶縁膜４を介してゲート電極５が形成されている。また、本実施の形態に係る半導体層２には、図１０に示すように略中間部（半導体層の一方の側面と他方の側面に挟まれる位置）に酸化膜６（中間膜）が埋め込まれている。なお、本実施の形態では半導体層２に埋め込む中間膜は酸化膜６としているが、本発明はこれに限られず、半導体層２の誘電率よりも低い膜であれば良い。
【００２９】
また、図１０に示す酸化膜６でも、図２に示すように一部に取り除かれた部分が存在する。この部分は、ゲート電極５のゲート長よりも短く、且つゲート電極５とドレイン領域とが重なる位置にオーバラップして設けられている。なお、酸化膜６は、ゲート電極５とドレイン領域との境界で生じる電界を緩和させるため、少なくともゲート電極５とドレイン領域とが重なる位置にオーバラップするように設けられていれば、酸化膜６が取り除かれた部分の位置及び形状には特に制限はない。
【００３０】
以上のように、本実施の形態に係るトランジスタは、半導体層２の略中間部に酸化膜６が埋め込まれ、当該酸化膜６は少なくともゲート電極５とドレイン領域とが重なる位置にオーバラップするように設けつつ、ゲート電極５と重なる位置の一部が取り除かれている。そのため、本実施の形態に係るトランジスタは、ゲート電極５とドレイン領域との境界で生じる電界を緩和することができ、高耐圧化することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る半導体装置の斜視図である。
【図２】本発明の実施の形態１に係る半導体装置の断面図である。
【図３】従来の半導体装置の斜視図である。
【図４】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図５】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図６】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図７】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図８】本発明の実施の形態１に係る半導体装置の製造プロセスを説明するための図である。
【図９】本発明の実施の形態１の変形例に係る半導体装置の斜視図である。
【図１０】本発明の実施の形態２に係る半導体装置の斜視図である。
【符号の説明】
【００３２】
１  埋め込み酸化膜、２  半導体層、３  キャップ層、４  ゲート絶縁膜、５  ゲート電極、６  酸化膜、７  ドレイン領域、８  ソース領域、９  ボディ領域、１０  ドレインコンタクト、１１  ソースコンタクト、１２  ボディコンタクト。
【図１】
2009016525.tif 000003
【図２】
2009016525.tif 000004
【図３】
2009016525.tif 000005
【図４】
2009016525.tif 000006
【図５】
2009016525.tif 000007
【図６】
2009016525.tif 000008
【図７】
2009016525.tif 000009
【図８】
2009016525.tif 000010
【図９】
2009016525.tif 000011
【図１０】
2009016525.tif 000012