(57)【要約】【課題】水素原子の拡散による特性変動が少ない半導体装置を提供することを課題とする。【解決手段】半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極上に第一のシリコン窒化膜を形成する工程と、前記ゲート電極をマスクとして前記第一のシリコン窒化膜を介して不純物注入することにより前記半導体基板の表面層に拡散領域を形成する工程と、前記第一のシリコン窒化膜上に第二のシリコン窒化膜を形成する工程とを含み、前記第一のシリコン窒化膜が、前記第二のシリコン窒化膜より水素含有量が小さいことを特徴とする半導体装置の製造方法により上記課題を解決する。【選択図】図１
2009016688.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極上に第一のシリコン窒化膜を形成する工程と、前記ゲート電極をマスクとして前記第一のシリコン窒化膜を介して不純物注入することにより前記半導体基板の表面層に拡散領域を形成する工程と、前記第一のシリコン窒化膜上に第二のシリコン窒化膜を形成する工程とを含み、前記第一のシリコン窒化膜が、前記第二のシリコン窒化膜より水素含有量が小さいことを特徴とする半導体装置の製造方法。
【請求項２】
前記第一のシリコン窒化膜が低圧ＣＶＤ法によって形成され、前記第二のシリコン窒化膜がプラズマＣＶＤ法によって形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一のシリコン窒化膜の水素含有量が４〜８原子％である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第一のシリコン窒化膜の水素含有量が、前記第二のシリコン窒化膜の水素含有量の５〜５０％である請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第一のシリコン窒化膜を形成する工程と、前記第二のシリコン窒化膜を形成する工程との間に、前記第一のシリコン窒化膜上にシリコン酸化膜を形成する工程を更に備えた請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記半導体装置が半導体記憶装置であり、前記ゲート電極がフローティングゲートとコントロールゲートとからなり、前記ゲート電極を形成する工程が、前記半導体基板上に、前記ゲート絶縁膜を介して前記フローティングゲートを形成する工程と、前記フローティングゲート上に絶縁膜を介して前記コントロールゲートを形成する工程とを含む請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記半導体装置が半導体記憶装置であり、前記ゲート電極がフローティングゲートとコントロールゲートとからなり、前記ゲート電極を形成する工程が、前記半導体基板上に、前記ゲート絶縁膜を介して前記コントロールゲートを形成する工程と、前記コントロールゲートの少なくとも一方の側面に絶縁膜を介して前記フローティングゲートを形成する工程とを含む請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、特性変動が抑制された半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置内部へ水分や金属イオンや放射線が侵入することで、半導体装置の特性が変動することが知られている。この変動を防ぐために、半導体装置を構成するパシベーション層や層間絶縁膜としてシリコン窒化膜を使用することが知られている。また、シリコン窒化膜は、上記パシベーション層への使用以外に、層間絶縁膜をエッチングする際のエッチングストッパー膜として層間絶縁膜の下に形成することも知られている。シリコン窒化膜の形成方法には、低圧ＣＶＤ法、プラズマＣＶＤ法等が知られている。この内、エッチングストッパー膜としてのシリコン窒化膜は、水分に対する耐湿性、膜質の緻密性、アルカリイオンに対するブロック性及びステップカバレッジ性に優れた膜を形成できるという理由から、プラズマＣＶＤ法により通常形成される。。
【０００３】
図５に、コントロールゲートと、その側壁に絶縁膜を介してフローティングゲートとを有する電界効果トランジスタ（記憶素子）と、層間絶縁膜と、記憶素子と層間絶縁膜との間にシリコン窒化膜とを有する従来の半導体装置（半導体記憶装置）の一例を示す。
図５の半導体記憶装置は、上部にウエル領域６０２を備えた半導体基板６０１上にゲート絶縁膜６０３を介してコントロールゲート６０４を有している。コントロールゲート６０４の両側のウエル領域６０２に、ウエル領域６０２と逆導電型の拡散領域６０６、すなわちソース・ドレイン領域を有している。
【０００４】
また、コントロールゲート６０４の両側面に、ゲート側壁絶縁膜６１７、６１８を介してフローティングゲート６１５、６１６を有している。フローティングゲート６１５、６１６は、フローティングゲート絶縁膜６１２、６１３により、半導体基板６０１及び拡散領域６０６から絶縁されている。
また、半導体基板６０１、コントロールゲート６０４、フローティングゲート６１５、６１６の上部には、シリコン窒化膜６０７及び層間絶縁膜６０８が積層されている。更に、層間絶縁膜６０８の上部には、図示しないメタル配線が形成されており、コントロールゲート６０４及び拡散領域６０６と、図示しないメタル配線とはコンタクトプラグ６１１によって電気的に接続されている。
なお、一般に記憶素子を電気的に分離するために、半導体表面に素子分離領域を設けるが、ここでは図示しない。
【０００５】
次に、上記半導体記憶装置の製造方法の一例を、図６（ａ）〜（ｇ）を用いて説明する。
まず、図６（ａ）に示すように、半導体基板（シリコン基板）６０１に例えば、Ｐ型のウエル領域６０２を形成し、更に熱酸化によりゲート絶縁膜６０３を形成する。そして、低圧ＣＶＤ法により、ポリシリコン膜６１９を積層する。
その後、図６（ｂ）に示すように、周知のリソグラフィ及びドライエッチング法により、ポリシリコン膜６１９からコントロールゲート６０４を形成した後、砒素やリンをイオン注入することにより例えば、Ｎ型の拡散領域６０６を形成する。
【０００６】
そして、図６（ｃ）に示すように、拡散領域６０６及びコントロールゲート６０４の表面に熱酸化によりシリコン酸化膜を形成した後、ドライエッチングによって上記拡散領域６０６上のシリコン酸化膜の膜厚を薄くすることにより、フローティングゲート絶縁膜６１２、６１３を形成する。続いて、前面にポリシリコン膜をＣＶＤ法によって堆積した後、ドライエッチングによるエッチバックを行って、コントロールゲート６０４の側壁にフローティングゲート６１５、６１６をポリシリコン膜から形成する。
なお、このとき、フローティングゲート６１５、６１６は、コントロールゲート６０４に沿ってゲート側壁絶縁膜６１７及び６１８を介してその側壁を取り囲むように形成されている。具体的には、フローティングゲート６１５、６１６は、紙面鉛直方向に伸びており、コントロールゲート６０４とは、その末端でつながった状態となっている。
このため、周知のフォトレジストマスクとドライエッチング法を用いて、フローティングゲートの不要部をエッチングし、上記フローティングゲート６１５、６１６が適宜分断される。
【０００７】
その後、図６（ｄ）に示すように、活性化アニールを窒素雰囲気下で施した後、周知の方法により不要なシリコン酸化膜を除去することによりＮ型の記憶素子が形成される。Ｐ型の記憶素子は、ウエル領域形成に砒素やリンのイオン注入を用いてウエル領域６０２をＮ型とし、ボロンのイオン注入により拡散領域６０６をＰ型とすることで得られる。
その後、図６（ｅ）に示すように、プラズマＣＶＤ法によりシリコン窒化膜６０７を積層し、更に層間絶縁膜６０８としてＢＰＳＧ膜を積層する。
【０００８】
続いてコンタクトホール形成のため以下のような工程を行う。まず、図６（ｆ）のように、レジスト塗布とフォトエッチングを行い、レジスト層６０９を形成する。そして、ＣＦ4ガスを用いたプラズマエッチングにより、ＢＰＳＧ膜６０８のエッチングを行う。上記エッチングにおいて、シリコン窒化膜６０７はＢＰＳＧ膜６０８に対し、２０程度の選択比を有している。そのため、シリコン窒化膜６０７をエッチングストッパー膜として使用すれば、先に形成した記憶素子に影響を与えることなく、ＢＰＳＧ膜６０８のみをエッチングすることが可能である。
【０００９】
その後、レジスト層６０９を除去し、更に不要なシリコン窒化膜６０７を除去することにより図６（ｇ）のようにコンタクトホールが形成される。
そして、アルミニウムやタングステン等の金属のスパッタリング、又はポリシリコン等の導電体を積層する。更にフォトエッチングを行なうことにより、不要な導電体を除去して、コンタクトプラグ６１１を形成することで、図５に示す半導体記憶装置を得ることができる。
【００１０】
次に、上記従来の半導体記憶装置への情報の書き込み・消去方法の一例を、図７（ａ）及び（ｂ）を用いて説明する。情報の書き込みは、上記フローティングゲート６１５、６１６へ電荷を注入することによって行う。ここでは、記憶素子がＮ型である場合について説明する。フローティングゲート６１５、６１６の少なくとも一方へ電子が蓄積された状態を「書き込み状態」とし、記憶素子をこのような状態へ改変する行為を「書き込み」と定義する。また、フローティングゲート６１５、６１６のどちらにも電子が蓄積されていない状態を「消去状態」とし、記憶素子をこのような状態へ改変する行為を「消去」と定義する。
まず、図７（ａ）を用いて、「書き込み」について説明する。書き込みを行う際には、ウエル領域６０２及び拡散領域６０６に、例えば０Ｖ、コントロールゲート６０４に、例えば１０Ｖのバイアス電圧を印加する。すると、記憶素子内部に生じる電界により、拡散領域６０６から絶縁膜６１２、６１３を介して、フローティングゲート６１５、６１６へ電子のトンネリングが起こり、電荷（電子）６２０と６２１がフローティングゲート６１５、６１６へ注入されて書き込み状態となる。
【００１１】
次に、図７（ｂ）を用いて、「消去」について説明する。消去を行う際には、ウエル領域６０２及び拡散領域６０６に例えば０Ｖ、コントロールゲート６０３に例えば−１０Ｖのバイアス電圧を印加する。すると、記憶素子内部に生じる電界により、書き込み時とは逆に、フローティングゲート６１５、６１６から絶縁膜６１２、６１３を介して、拡散領域６０６へ電子のトンネリングが起こり、電荷（電子）６２０と６２１が放出されて消去状態となる。
更に、情報の読み出しについて説明する。例えば、二つの拡散領域の内、一方に１Ｖ、他方に０Ｖを印加し、コントロールゲート６０４に５Ｖ、ウエル領域６０２に０Ｖを印加する。すると、コントロールゲート６０４下部のチャネル領域に反転層が生じ、二つの拡散領域の間に電流が流れる。
このとき、フローティングゲート６１５、６１６に電荷６２０と６２１が蓄積されている場合は、電荷が蓄積されていない場合に比べ、電流量が小さくなる。すなわち、この電流量の多寡により、電荷の蓄積状態を検知することが可能であり、つまりは情報を読み出すことが可能である。
【００１２】
しかし、プラズマＣＶＤ法により形成したシリコン窒化膜は、他の方法により形成したシリコン窒化膜に比べ多量の水素原子を含んでいる。例えば、低圧ＣＶＤ法により形成したシリコン窒化膜中の水素含有量が４〜８原子％程度なのに対して、プラズマＣＶＤ法により形成したシリコン窒化膜中の水素含有量は２０〜２５原子％程度である。
【００１３】
一般にシリコン窒化膜中の水素原子は、主にＳｉ―Ｈ又はＮ―Ｈの形で存在している。これらの内、Ｓｉ―Ｈの形で存在している水素原子は結合エネルギーが比較的小さいため、シリコン窒化膜形成後に高温熱処理を含む工程が存在すると、シリコン窒化膜中の水素が遊離する。遊離した水素は、先に形成された記憶素子中に侵入し、特性の劣化を引き起こすこととなる。具体的には、情報の書き換えを繰り返した後の、「書き込み状態」と「消去状態」での読み出し電流の差が小さくなってしまい、情報の読み出しが困難となる。特に、記憶素子直上のシリコン窒化膜中の水素が記憶素子に与える影響は大きい。従って、エッチングストッパー膜としてシリコン窒化膜を用いる際には、できるだけ水素含有量の少ない膜を用いる必要がある。
水素含有量の少ないシリコン窒化膜を形成する方法として、従来以下のような方法がある。第一の方法は、プラズマＣＶＤ法によるシリコン窒化膜形成時に、ガスに酸素を添加してシリコン酸窒化膜とする方法である。第二は、プラズマＣＶＤ法によるシリコン窒化膜形成時のプラズマ発生用ＲＦ周波数を低下させる方法である。第三は、プラズマＣＶＤ法によるシリコン窒化膜形成後に真空アニールを行い、窒化膜中の水素を脱離させる方法である（特開平１１−５４５０５号公報：特許文献１）。
【特許文献１】特開平１１−５４５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記第一及び第二の方法は、プラズマＣＶＤ法によるシリコン窒化膜の形成に影響を与えるものであり、シリコン窒化膜の膜質に影響を与え、半導体装置の特性低下につながる。また、第三の方法は、プラズマＣＶＤ法によりシリコン窒化膜を形成する際の水素原子の遊離を防ぐことができない。。
また、半導体装置の活性領域を形成した後でシリコン窒化膜を形成すると、活性領域中のイオンが更に拡散することで、半導体装置の特性が変動することとなる。特に、近年半導体装置の微細化が進んでおり、それに伴い活性領域の深さは浅く、活性領域中の不純物イオン濃度は濃くなっている。そのため、半導体装置の微細化が進むにつれ、シリコン窒化膜形成時の熱が、半導体装置の動作特性に与える影響は更に大きくなる。
本発明は、半導体記憶装置への情報の書き込み・消去特性を劣化させる水素原子の含有量の少ないシリコン窒化膜を備え、拡散領域のイオンの拡散を抑制しうる半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本発明者は、上記課題に鑑み鋭意検討した結果、半導体基板及びゲート電極上のシリコン窒化膜を二層とし、下層の第一シリコン窒化膜の水素含有量を、上層の第二シリコン窒化膜の水素含有量より少なくすること、第一シリコン窒化膜形成後に拡散領域を形成することにより、半導体装置の特性が向上することを見出し、本発明を完成するに至った。
【００１６】
かくして本発明によれば、半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極上に第一のシリコン窒化膜を形成する工程と、前記ゲート電極をマスクとして前記第一のシリコン窒化膜を介して不純物注入することにより前記半導体基板の表面層に拡散領域を形成する工程と、前記第一のシリコン窒化膜上に第二のシリコン窒化膜を形成する工程とを含み、前記第一のシリコン窒化膜が、前記第二のシリコン窒化膜より水素含有量が小さいことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、半導体基板及びゲート電極を覆うシリコン窒化膜を二層にし、下層の水素含有量を上層の水素含有量に比べ少なくすることにより、シリコン窒化膜からの水素の遊離が原因となる半導体装置の特性変動を抑制できる。
また、拡散領域形成のためのイオン注入を、第一のシリコン窒化膜形成工程より後に行うことにより、半導体装置の特性変動を抑制できる。
また、二層としたシリコン窒化膜の間にシリコン酸化膜を配置することにより、上記特性変動をより効果的に抑制できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の製造方法を工程順に説明する。
まず、半導体基板上に、ゲート絶縁膜を介してゲート電極が形成される。半導体基板、ゲート絶縁膜及びゲート電極は、特に限定されず、公知の基板等をいずれも使用できる。
半導体基板としては、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有する基板を用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１９】
半導体基板には、素子分離領域が形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、ウエル領域が形成されていてもよい。半導体基板及びウエル領域の不純物濃度は、当該分野で公知の範囲の濃度が使用できる。
ゲート絶縁膜としては、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜が挙げられる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜１００ｎｍ程度、好ましくは３〜２０ｎｍ程度の膜厚とすることが適当である。
ゲート絶縁膜の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、熱酸化法、スパッタ法、ＣＶＤ法等が挙げられる。
【００２０】
ゲート電極としては、例えば、シリコン：銅、アルミニウム等の金属：タングステン、コバルト、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極は、例えば、ゲート長方向４５〜５００ｎｍ、ゲート幅方向０．１〜１００μｍ、厚さ５０〜５００ｎｍの構成を有していてもよい。
ゲート電極の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、蒸着法、ＣＶＤ法等が挙げられる。
ゲート絶縁膜及びゲート電極は、公知のフォトリソグラフィー法により所望の形状にパターニングできる。
ゲート電極は、コントロールゲートとフローティングゲートとからなっていてもよい。この構成からなることで、本発明の半導体装置は、情報の記憶が可能な半導体記憶装置と称しうる。
【００２１】
コントロールゲートとフローティングゲートの構成は、特に限定されず、公知の構成を採用できる。例えば、ゲート絶縁膜上から、フローティングゲート、絶縁膜、コントロールゲートをこの順で積層した第一構成、ゲート絶縁膜上のコントロールゲートと、コントロールゲートの少なくとも一方の側面に絶縁膜を介して形成されたフローティングゲートとを有する第二構成が挙げられる。
第一構成は、例えば次の方法で形成できる。まず、半導体基板上に、ゲート絶縁膜を介してフローティングゲートが形成される。フローティングゲートに使用できる材料、形成方法等は、ゲート電極と同様の材料等を利用できる。更に、半導体基板側からシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造をフローティングゲートとして使用してもよい。この積層構造では、シリコン窒化膜が電荷の蓄積の役割を担うことになる。フローティングゲートは、例えば、ゲート長方向４５〜５００ｎｍ、ゲート幅方向０．１〜１００μｍ、厚さ１０〜３００ｎｍの構成を有していてもよい。
【００２２】
次に、フローティングゲート上に絶縁膜を介してコントロールゲートが形成される。コントロールゲートに使用できる材料、形成方法等は、ゲート電極と同様である。絶縁膜に使用できる材料、形成方法等は、ゲート絶縁膜と同様である。コントロールゲート、例えば、厚さ５０〜５００ｎｍの構成を有していてもよい。コントロールゲートは、ゲート長方向において、フローティングゲート上にのみ位置してもよく、フローティングゲート上から、側面を経由して半導体基板上にまで延在してもよい。コントロールゲートは、ゲート幅方向又はゲート長方向に隣接する他の半導体記憶装置のコントロールゲートと共用されていてもよい。
【００２３】
第二構成は、例えば次の方法で形成できる。まず、半導体基板上に、ゲート絶縁膜を介して前記コントロールゲートが形成される。コントロールゲートに使用できる材料、形成方法等は、第一構成と同様である。次に、コントロールゲートの少なくとも一方の側面に絶縁膜を介してフローティングゲートが形成される。絶縁膜及びフローティングゲートに使用できる材料、形成方法等は、第一構成と同様である。フローティングゲートはコントロールゲートの両側面に絶縁膜を介して形成されていてもよい。
また、フローティングゲートは、通常絶縁膜（以下、フローティングゲート絶縁膜と称する）を介して基板上に位置している。フローティングゲート絶縁膜とゲート絶縁膜は、同じ厚さを有していてもよく、異なる厚さを有していてもよい。
【００２４】
次に、半導体基板及びゲート電極上に第一のシリコン窒化膜が形成される。第一のシリコン窒化膜は、ゲート電極の側壁に形成されていてもよい。なお、ゲート電極の側壁とは、第一構成ではコントロールゲートとフローティングゲートの両側壁を意味し、第二構成ではフローティングゲートの側壁を意味する。第一のシリコン窒化膜の厚さは、半導体基板上で、１０〜１５０ｎｍであることが好ましい。
第一のシリコン窒化膜の水素含有量は４〜８原子％であることが好ましく、６原子％程度であることがより好ましい。水素含有量は、公知のＦＴ−ＩＲ（例えば、島津製作所社製ＩＲＰｒｅｓｔｉｇｅ−２１）により測定できる。
【００２５】
第一のシリコン窒化膜は、水素含有量を第二のシリコン窒化膜より少なくできれば、種々の公知の方法により形成できるが、低圧ＣＶＤ法により形成することが好ましい。ここで、低圧とは、大気圧より低い圧力を意味し、例えば２０〜２００Ｐａを意味する。また、低圧ＣＶＤ法は、６５０〜８５０℃の範囲で行なうことが好ましい。この方法に使用できる原料ガスとしては、ＳｉＨ2Ｃｌ2（ジクロルシラン）、ＳｉＨ4（シラン）等のシランガス、ＮＨ3（アンモニア）、Ｎ2Ｏ（一酸化二窒素）等の窒素源ガスが挙げられる。ここで、原料ガス種及び流量、圧力及び温度は、上記水素含有量の範囲の第一のシリコン窒化膜が得られるように適宜設定することが好ましい。
具体的には、原料ガスとして、ＳｉＨ2Ｃｌ2及びＮＨ3を使用した場合、圧力は２０〜２００Ｐａ、温度は６５０〜８００℃であることが好ましい。
【００２６】
次に、ゲート電極をマスクとして第一のシリコン窒化膜を介して不純物注入することにより半導体基板の表面層に拡散領域が形成される。ここで、従来の製造方法と異なり、第一のシリコン窒化膜形成後に拡散領域が形成されているため、拡散領域が受ける熱処理を減らすことができる。従って、拡散領域中の不純物の再拡散を防ぐことができる。
なお、ゲート電極がフローティングゲートとコントロールゲートとからなる場合、両ゲートをマスクとして不純物が注入される。
【００２７】
注入される不純物は、特に限定されず、ホウ素、フッ化ホウ素等のＮ型の導電型を半導体基板に与える不純物、リン、砒素等のＰ型の導電型を半導体基板に与える不純物が挙げられる。活性領域中の不純物濃度は、不純物の種類及び所望する半導体装置の特性により相違するが、１０の１５乗〜１０の２０乗ｃｍ-3の範囲とすることができる。
【００２８】
次に、第一のシリコン窒化膜上に第二のシリコン窒化膜が形成される。第二のシリコン窒化膜は、第一のシリコン窒化膜より水素含有量が大きい（言い換えると、第一のシリコン窒化膜は、第二のシリコン窒化膜より水素含有量が小さい）。水素含有量を調整しているのは、次の理由による。水素含有量の小さい第一のシリコン窒化膜を下層にすることで、水素が拡散することによる半導体装置の劣化を抑制できる。
【００２９】
第一のシリコン窒化膜の水素含有量は、第二のシリコン窒化膜の水素含有量の５〜５０％であることが好ましく、１０〜２０％であることがより好ましい。このように第二のシリコン窒化膜の水素含有量を調整することで、半導体素子への水素の拡散を防ぐことができる。
第二のシリコン窒化膜の形成方法は、水素含有量が第一のシリコン窒化膜より多くなる形成方法を使用できるが、プラズマＣＶＤ法が好ましい。
【００３０】
プラズマＣＶＤ法に使用できるシリコン窒化膜原料としては、例えば、ＳｉＨ4（シラン）等のシラン系ガス、ＮＨ3（アンモニア）、Ｎ2Ｏ（一酸化二窒素）等の窒素源ガスが挙げられる。ここで、原料ガス種及び流量、圧力及び温度は、上記水素含有量が多い第二のシリコン窒化膜が得られるように適宜設定することが好ましい。
例えば、プラズマＣＶＤ法は、３０〜５００Ｐａ、１０〜２００ＭＨｚ、２５０〜４００℃条件下、シラン系ガス、窒素源ガスを反応器中に流すことにより第二のシリコン窒化膜が得られる。
【００３１】
また、第一のシリコン窒化膜形成後、第二のシリコン窒化膜形成前に、第一のシリコン窒化膜上にシリコン酸化膜を形成してもよい。このシリコン酸化膜は、第二のシリコン窒化膜から半導体素子への水素原子の拡散を防ぐ役割を有する。シリコン酸化膜は、拡散領域の形成前又は形成後に形成してもよい。シリコン酸化膜は、１０〜２００ｎｍの厚さを有していてもよい。。
上記工程により本発明の半導体装置を得ることができる。
【００３２】
更に、第二のシリコン窒化膜上には、層間絶縁膜を積層してもよい。また、層間絶縁膜、第一及び第二のシリコン窒化膜、シリコン酸化膜に拡散領域及びゲート電極に至る開口を形成し、その開口を導電材料で埋め込むことでプラグを形成してもよい。更にまた、プラグは層間絶縁膜上の配線と接続していてもよい。
層間絶縁膜としては、シリコン窒化膜とエッチングレートが異なる材料からなる膜が好ましい。そのような材料として、ＢＰＳＧ、ＰＳＧ等が挙げられる。開口は、公知のフォトリソグラフィー法により形成できる。更に、プラグ用の材料としては、上記ゲート電極用の材料を使用することができる。配線用の材料としては、例えば、アルミニウム、銅等を使用できる。
以下、本発明を実施の形態を用いて更に詳細に説明する。
【００３３】
（第一の実施形態（参考例））
［装置構成］
図１は、第一の実施形態の半導体装置の概略断面図である。この半導体装置は、半導体記憶装置である。なお、ここではＮ型の記憶装置について説明するが、拡散領域形成時の注入不純物の導電型と、記憶装置の使用時の印加バイアスとを、この実施形態と逆にすることにより、Ｐ型の記憶装置を形成しかつ使用することも可能である。
半導体記憶装置は、半導体基板１０１と、半導体基板１０１に形成されたＰ型のウエル領域１０２と、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたコントロールゲート１０４と、を有する。
なお、ここでは、半導体基板を用いているが、絶縁体等の基板上に設けられた半導体層を用いることも可能である。また、半導体基板１０１には、ＳＴＩ等による素子分離領域を適宜設けてもよい。
半導体基板１０１の上部で、コントロールゲート１０４の下側に、チャネル領域が設けられている。このチャネル領域（又はコントロールゲート１０４）の両側で、半導体基板１０１の上部に、半導体基板１０１と逆導電型の拡散領域、すなわち砒素及びリン等が注入されたＮ型の拡散領域１０８が設けられている。
【００３４】
拡散領域１０８に隣接して、Ｐ型不純物濃度がＰ型のウエル領域より高いハロー領域を、コントロールゲート１０４の近傍に形成しておいてもよい。
コントロールゲート１０４の両側面にゲート側壁絶縁膜１１７、１１８を介してフローティングゲート１１５、１１６が設けられている。このフローティングゲート１１５、１１６は、フローティングゲート絶縁膜１１３、１１４によって、半導体基板１０１及び拡散領域１０８と絶縁されている。
フローティングゲート絶縁膜１１３、１１４及びゲート側壁絶縁膜１１７、１１８としてはシリコン表面熱酸化によって形成されるシリコン酸化膜を用いてもよい。また、フローティングゲート１１５、１１６としては、ポリシリコン膜を用いてもよい。
【００３５】
拡散領域１０８、フローティングゲート１１５、１１６及びコントロールゲート１０４の上には、第一のシリコン窒化膜１０７、第二のシリコン窒化膜１０５、層間絶縁膜１０９が積層されている。第一のシリコン窒化膜１０７の水素含有量は、第二のシリコン窒化膜１０５に比べ少ない。。
拡散領域１０８と、層間絶縁膜１０９の上部に配置されるメタル配線（図示しない）は、コンタクトプラグ１１２によって接続されている。
上記構成によれば、フローティングゲートに近接する第一のシリコン窒化膜の水素含有量が少ないため、水素の遊離による記憶装置の特性変動を抑制することが可能である。
【００３６】
［製造方法］
次に、図２（ａ）〜（ｆ）を用いて図１の半導体記憶装置の製造方法を説明する。
まず、公知の技術で、シリコン基板（半導体基板）１０１上にＰ型のウエル領域１０２を形成する。更に、公知の技術で、シリコン基板１０１上に膜厚１〜３０ｎｍ、例えば膜厚１２ｎｍの絶縁膜を形成し、更にＣＶＤ法により膜厚５０〜４００ｎｍ、例えば厚さ２４０ｎｍのポリシリコン膜を堆積する。そして、フォトレジストマスクを用いて、絶縁膜及びポリシリコン膜を異方性エッチングすることにより、ゲート絶縁膜１０３及びコントロールゲート１０４を形成する。続いて、シリコン基板上全面に膜厚０．８〜２０ｎｍ、例えば膜厚８ｎｍのシリコン酸化膜を、熱酸化法により形成するか、又はＣＶＤ法により堆積する。次に、シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、例えば１２ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチバックする。この結果、コントロールゲート１０４の側壁へのサイドウォールスペーサ形状で、記憶に最適なフローティングゲート（シリコン窒化膜／シリコン酸化膜）１１５を形成する。
【００３７】
更に、イオン打ち込みにより、拡散領域１０８を形成する。例えば、砒素をエネルギー３０ＫｅＶ、ドーズ量１Ｅ１６ｃｍ-2で打ち込むことにより、Ｎ型拡散領域を形成する。好ましくは、イオン注入時のシリコン基板表面のダメージを防ぐために、上記イオン打ち込みの前に、熱酸化によりシリコン基板表面に、厚さ２０ｎｍから１００ｎｍのシリコン酸化膜を形成し、イオン打ち込み後に、公知の技術により、上記シリコン酸化膜のみを剥離する。
次に、膜厚５〜３０ｎｍ、例えば１０ｎｍのコバルト等の金属膜をスパッタ法により全面に堆積し、４００℃程度の熱処理によりシリサイド反応させて、コントロールゲートの上面及び拡散領域の表面に選択的に金属シリサイド層（図示しない）を形成する。その後、未反応の金属膜は除去する。以上の工程により、図２（ａ）に示すゲート電極の側壁にサイドウォールスペーサ状のフローティングゲートを有するＭＯＳトランジスタが形成される。
図２（ａ）において、１０１はシリコン基板を、１０２はウエル領域を、１０３はゲート絶縁膜を、１０４はコントロールゲートを、１１５はフローティングゲートを、１０８は拡散領域、１１７と１１８はゲート側壁絶縁膜をそれぞれ示している。
【００３８】
次に、図２（ｂ）に示すように、水素含有量の少ない第一のシリコン窒化膜１０７を形成する。好ましくは、水素含有量が４〜８原子％の第一のシリコン窒化膜を形成する。更に好ましくは、低圧ＣＶＤ法により形成した第一のシリコン窒化膜を形成する。例えば、圧力を５０Ｐａに、温度を７５０℃に保った炉内において、ＳｉＨ2Ｃｌ2（ジクロルシラン）とＮＨ3（アンモニア）を炉内に流し、上記２種のガスの熱反応により生じた窒化シリコンを積層し、膜厚５〜１００ｎｍ、例えば膜厚５０ｎｍの第一のシリコン窒化膜を形成する。上記熱反応の化学式は、３ＳｉＨ2Ｃｌ2（ジクロルシラン）＋４ＮＨ3（アンモニア）→Ｓｉ3Ｎ4（窒化シリコン）＋６ＨＣｌ（塩酸）＋６Ｈ2（水素）と表される。
【００３９】
一般にプラズマＣＶＤ法により形成したシリコン窒化膜中の水素含有量が２０〜２５原子％程度であるのに対し、上記低圧ＣＶＤ法により形成したシリコン窒化膜１０７に含まれる水素の含有率は、４〜８原子％程度である。従って、低圧ＣＶＤ法によりシリコン窒化膜を形成することにより、水素含有量の少ない膜を容易に形成することが可能である。
その後、図２（ｃ）に示すように、更に第二のシリコン窒化膜を形成する。好ましくは、プラズマＣＶＤ法により第二のシリコン窒化膜１０５を形成する。例えば、圧力を１００Ｐａに、温度を３５０℃に保った炉内において、ＳｉＨ4（シラン）とＮＨ3（アンモニア）を、高周波放電によりプラズマを発生させた炉内に流し、上記２種のガスの反応により生じた窒化シリコンを、膜厚５〜１００ｎｍ、例えば膜厚３０ｎｍの第二のシリコン窒化膜として堆積させる。
上記のように、シリコン窒化膜を二層として、充分な膜厚のシリコン窒化膜を形成することにより、後述する層間絶縁膜のエッチングの際のコンタクトストッパー膜としての働きを保つことができる。
【００４０】
続いて、図２（ｄ）に示すように、層間絶縁膜１０９を形成する。例えば、温度を４００℃に保った炉内において、ＳｉＨ4（シラン）、Ｏ2（酸素）、ＰＨ3（ホスフィン）、Ｂ2Ｈ6（ジボラン）を用いたＣＶＤ法により、厚さ１４００ｎｍのＢＰＳＧ膜を形成する。その後、ＣＭＰによりＢＰＳＧ膜表面の平坦化を行い、これを層間絶縁膜１０９とする。
更に、以下のような工程によりコンタクトホールを形成する。まず、図２（ｅ）に示すように、レジスト塗布とフォトエッチングを行い、レジストマスク１１０を形成する。そして、ＣＦ4を用いた異方性プラズマエッチングにより、層間絶縁膜１０９のエッチングを行う。その後、更にシリコン窒化膜１０７及び１０５のプラズマエッチング又はウエットエッチングを行い、レジストマスクを除去することにより、図２（ｆ）の形状が得られる。
続いて、アルミニウム又はタングステン等の金属のスパッタリング、又はドープドポリシリコン等の導電体の積層により、図１のようにコンタクトプラグ１１２を形成する。
以上のように、図１の半導体記憶装置が得られる。
【００４１】
（第二の実施形態）
第二の実施形態は、特性変動の少ない半導体記憶装置の製造方法に関するものであり、第一のシリコン窒化膜形成工程より後に記憶装置の拡散領域形成のためのイオン注入工程を備えることを特徴としている。なお、上記工程の順序以外は、すべて第一の実施形態に準拠する。
図３（ａ）〜（ｄ）を用いて、本実施の形態について説明する。
まず、図３（ａ）のように、第一の実施形態と同様の工程により、フローティングゲート１１５及び金属シリサイド膜（図示しない）までを形成する。
その後、図３（ｂ）に示すように、水素含有量の少ない第一のシリコン窒化膜１０７を形成する。好ましくは、水素含有量が４〜８原子％の第一のシリコン窒化膜を形成する。更に好ましくは、低圧ＣＶＤ法により膜厚５〜１００ｎｍ、例えば膜厚１０ｎｍの第一のシリコン窒化膜を形成する。
【００４２】
更に、図３（ｃ）に示すように、第一のシリコン窒化膜１０７越しにイオンを打ち込み、拡散領域１０８を形成する。例えば、砒素をエネルギー７０ＫｅＶ、ドーズ量１Ｅ１６ｃｍ-2で打ち込むことにより、Ｎ型拡散領域１０８を形成する。
その後、図３（ｄ）に示すように、更に第二のシリコン窒化膜１０５を形成する。好ましくは、プラズマＣＶＤ法により第二のシリコン窒化膜を形成する。膜厚５〜１００ｎｍ、例えば膜厚４０ｎｍの第二のシリコン窒化膜を形成する。
以降の工程は、第一の実施形態に準拠することで、半導体記憶装置が得られる。
第二の実施形態によると、拡散領域形成のためのイオン注入が、第一のシリコン窒化膜形成より後に行われる。そのため、低圧ＣＶＤ法による第一のシリコン窒化膜形成時の熱が拡散領域に影響することを防ぐことができる。
また、フローティングゲートに近接する第一のシリコン窒化膜の水素含有量が少ないため、第一のシリコン窒化膜からの水素の遊離による装置の特性変動を抑制できる。
【００４３】
［第一の実施形態と第二の実施形態との比較］
ここで、図８及び図９を用いて、第一の実施形態と第二の実施形態との比較のため行ったデバイスシュミレーションの結果を示す。図８（ａ）は、上記の第一の実施形態に基づいて作製した半導体記憶装置の構造を示すものであり、図９（ａ）は、上記の第二の実施形態に基づいて作製した半導体記憶装置の構造を示すものである。
図８（ａ）の半導体記憶装置の具体的なプロセスを以下に述べる。
【００４４】
初めにシリコンウエハ１０１ａ上にボロン濃度１．３６Ｅ１５ｃｍ-3のウエル領域を形成し、チャネルストッパーのために、ボロン注入を４回行った。注入量とエネルギーはそれぞれ、１．０Ｅ１３ｃｍ-2２５０ｋｅＶ、３．８Ｅ１２ｃｍ-2１２０ｋｅＶ、５．０Ｅ１２ｃｍ-2６０ｋｅＶ、３．０Ｅ１２ｃｍ-2２０ｋｅＶである。
【００４５】
次に、９２０℃６０秒の熱酸化により、６ｎｍのシリコン酸化膜を形成し、ゲート絶縁膜１０３とし、さらに厚さ１５０ｎｍ、幅５００ｎｍのポリシリコンを積層し、コントロールゲート１０４とした。
更に、８００℃６０秒の熱酸化によりシリコン酸化膜を形成し、トンネル絶縁膜（フローティングゲート絶縁膜）１１３及び１１４とした。
【００４６】
続いて、シリコン窒化膜を積層し、フローティングゲート１１５及び１１６とし、更に、Ｈａｌｏ領域形成のため、ボロンを注入量３．７Ｅ１３ｃｍ-2エネルギー１５ｋｅＶで注入した。
そして、ＨＴＯ法によりシリコン酸化膜を８０ｎｍ積層し、シリコン酸化膜エッチング、シリコン窒化膜エッチング、シリコン酸化膜エッチングを行うことによりサイドウォールを形成した。
【００４７】
続けて、ＬＴＯ法により、シリコン酸化膜を２０ｎｍ積層し、砒素を注入量７Ｅ１５ｃｍ-2エネルギー５０ｋｅＶで注入し、ソース・ドレイン領域とした。その後、１０５０℃１．７秒のＲＴＡを行い、ソース・ドレイン領域の活性化を行った。
更に、プラズマＣＶＤ法によりシリコン窒化膜１２０を８０ｎｍ、ＢＰＳＧ膜を２００ｎｍ積層し、層間絶縁膜１０９とした。
以上の工程により図８（ａ）の半導体記憶装置を得た。
【００４８】
次に、図９（ａ）の半導体記憶装置の具体的なプロセスを以下に述べる。
サイドウォール形成までは、第二の実施形態と同様の手法を用いた。
続けて、ＬＴＯ法により、シリコン酸化膜を２０ｎｍ積層し、更に低圧ＣＶＤ法により第一のシリコン窒化膜１０７を１０ｎｍ積層した。
次に、砒素を注入量７．０Ｅ１５ｃｍ-2エネルギー７０ｋｅＶで注入し、ソース・ドレイン領域とした。その後、プラズマＣＶＤ法により第二のシリコン窒化膜１０５を７０ｎｍ積層した。
続いて、１０５０℃１．７秒のＲＴＡを行い、ソース・ドレイン領域の活性化を行った。
更に、ＢＰＳＧ膜を２００ｎｍ積層し、層間絶縁膜１０９とした。
以上の工程により図９（ａ）の半導体記憶装置を得た。
図８（ｂ）及び図９（ｂ）は、それぞれ図８（ａ）及び図９（ａ）の半導体記憶素子において、シリコン表面から５ｎｍの深さ、サイドウォール下部からチャネル領域にかけての、活性化された砒素の濃度分布を示したグラフである。これらのグラフから、第二の形態の接合部が第一より急峻となることが分かる。
【００４９】
（第三の実施形態）
第三の実施形態は、特性変動の少ない半導体記憶装置の構成に関するものであり、第一のシリコン窒化膜と、第二のシリコン窒化膜の間に、シリコン酸化膜を備えることを特徴としている。なお、上記構成以外は、すべて第一の実施形態に準拠する。
図４は、第三の実施形態の半導体装置の概略断面図である。水素含有量の少ない第一のシリコン窒化膜１０７と、水素含有量の多い第二のシリコン窒化膜１０５との間に、シリコン酸化膜１０６を備えている。第一及び第二のシリコン窒化膜の膜厚は、エッチング精度等の要請により、５０ｎｍから５００ｎｍであることが好ましい。本実施の例においては、膜厚を２００ｎｍとした。
第三の実施形態の半導体記憶装置によれば、水素含有量の多い第二のシリコン窒化膜を形成するより前に、シリコン酸化膜を形成している。そのため、第二のシリコン窒化膜からの水素の遊離が原因である特性変動が第二の実施形態より少ない半導体記憶装置を製造できる。
なお、この発明は上述の実施形態に限定されない。例えば、これらの実施形態で示した各膜の膜種、膜厚及び印加する電圧は、あくまで一例であり、半導体装置の使用目的等に合わせて適宜設計すればよい。
【図面の簡単な説明】
【００５０】
【図１】第一の実施形態の半導体記憶装置の概略断面図である。
【図２ａ】第一の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図２ｂ】第一の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図２ｃ】第一の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図２ｄ】第一の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図２ｅ】第一の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図２ｆ】第一の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図３ａ】第二の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図３ｂ】第二の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図３ｃ】第二の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図３ｄ】第二の実施形態の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【００５１】
【図４】第三の実施形態の半導体記憶装置の概略断面図である。
【図５】従来の半導体記憶装置の概略断面図である。
【図６ａ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図６ｂ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図６ｃ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図６ｄ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図６ｅ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図６ｆ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図６ｇ】従来の半導体記憶装置の製造方法を説明するための概略工程断面図である。
【図７ａ】従来の半導体記憶装置への情報の書き込みを説明するための概略断面図である。
【図７ｂ】従来の半導体記憶装置への情報の消去を説明するための概略断面図である。
【図８ａ】第一の実施形態の半導体記憶装置の概略断面図である。
【図８ｂ】第一の実施形態の半導体記憶装置の不純物濃度を示すグラフである。
【図９ａ】第二の実施形態の半導体記憶装置の概略断面図である。
【図９ｂ】第二の実施形態の半導体記憶装置の不純物濃度を示すグラフである。
【符号の説明】
【００５２】
１０１、６０１  半導体基板
１０１ａ  シリコンウエハ
１０２、６０２  ウエル領域
１０３、６０３  ゲート絶縁膜
１０４、６０４  コントロールゲート
１０５  第二のシリコン窒化膜
１０６  シリコン酸化膜
１０７  第一のシリコン窒化膜
１０８、６０５、６０６  拡散領域
１０９、６０８  層間絶縁膜（ＢＰＳＧ膜）
１１０、６０９  レジスト層
１１２、６１１  コンタクトプラグ
１１３、１１４、６１２、６１３  フローティングゲート絶縁膜
１１５、１１６、６１５、６１６  フローティングゲート
１１７、１１８、６１７、６１８  ゲート側壁絶縁膜
１２０、６０７  シリコン窒化膜
６１９  ポリシリコン膜
６２０、６２１  電荷
【図１】
2009016688.tif 000003
【図２ａ】
2009016688.tif 000004
【図２ｂ】
2009016688.tif 000005
【図２ｃ】
2009016688.tif 000006
【図２ｄ】
2009016688.tif 000007
【図２ｅ】
2009016688.tif 000008
【図２ｆ】
2009016688.tif 000009
【図３ａ】
2009016688.tif 000010
【図３ｂ】
2009016688.tif 000011
【図３ｃ】
2009016688.tif 000012
【図３ｄ】
2009016688.tif 000013
【図４】
2009016688.tif 000014
【図５】
2009016688.tif 000015
【図６ａ】
2009016688.tif 000016
【図６ｂ】
2009016688.tif 000017
【図６ｃ】
2009016688.tif 000018
【図６ｄ】
2009016688.tif 000019
【図６ｅ】
2009016688.tif 000020
【図６ｆ】
2009016688.tif 000021
【図６ｇ】
2009016688.tif 000022
【図７ａ】
2009016688.tif 000023
【図７ｂ】
2009016688.tif 000024
【図８ａ】
2009016688.tif 000025
【図８ｂ】
2009016688.tif 000026
【図９ａ】
2009016688.tif 000027
【図９ｂ】
2009016688.tif 000028