(57)【要約】【課題】信号および電力のフィルタリング技術に対する広範な適用可能性を有する、被制御等価直列抵抗（ＥＳＲ）減結合コンデンサ設計を提供するための装置および方法を提供すること。【解決手段】本コンデンサ設計は、信号レベルおよび電力レベルの両方の環境を含む減結合適用範囲で使用するための特徴を提供する。被制御等価直列抵抗（ＥＳＲ）は、素子内の活性電極層への延長タブ接続を設けることによって与えられる。【選択図】図３ｃ
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【特許請求の範囲】
【請求項１】
複数の第１の電極層であって、前記第１の電極層のそれぞれは、４つのエッジによって境界が画された第１および第２の面を有する第１の絶縁層と、前記第１の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から前記第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層と、
前記複数の第１の電極層と交互に積み重ねられ、その鏡像を備える、複数の第２の電極層であって、前記第２の電極層のそれぞれは、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、前記第２の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から前記第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層と、
前記第１の電極層の一部を被覆し、前記複数の第１の電極層のそれぞれの前記第１の導電層を電気的に接続する、第１の導電ターミネーション層材料と、
前記第２の絶縁層の一部を被覆し、前記複数の第２の電極層のそれぞれの前記第２の導電層を電気的に接続する、第２の導電ターミネーション層材料と、
を備える多層電子構成要素であって、
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続は、前記それぞれの導電層へのそれぞれの経路の有効長を選択的に確立するように選択的に構成され、それによって、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために関連付けられた回路基板と協働する、前記第２の導電ターミネーション層へと、電流経路が形成されることを特徴とする多層電子構成要素。
【請求項２】
前記それぞれの第１および第２の導電層のうちの前記少なくとも１つの延長タブ接続の、長さ、幅、および厚さのうちの少なくとも１つは、前記構成要素に関する等価直列抵抗を選択的に確立するように選択的に構成されることを特徴とする請求項１に記載の多層電子構成要素。
【請求項３】
前記それぞれの第１および第２の導電層のうちの前記少なくとも１つの延長タブ接続は、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジへとそれぞれ延在するように選択的に構成されることを特徴とする請求項１に記載の多層電子構成要素。
【請求項４】
前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料は、前記第１および第２の両方の電極層の前記少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成され、それによって、前記電流経路は、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素の等価直列インダクタンスを低下させるために、それぞれの電流キャンセル経路を形成するために関連付けられた回路基板と協働する、前記第２の導電ターミネーション層へと形成される電流ループ領域を含むことを特徴とする請求項１に記載の多層電子構成要素。
【請求項５】
前記ギャップが少なくなった場合に前記構成要素の等価直列インダクタンスが減少するように、前記ギャップでのターミナル層材料の間隔が最小化されることを特徴とする請求項４に記載の多層電子構成要素。
【請求項６】
前記構成要素の高周波性能を向上させながら前記構成要素の等価直列インダクタンスの相対的な減少をもたらすように、前記ギャップでのターミナル層材料の間隔が前記ギャップを最小化するが、それぞれの延長タブ接続の重複がないように構成されることを特徴とする請求項４に記載の多層電子構成要素。
【請求項７】
前記多層電子構成要素は、垂直に配向された多層セラミック減結合コンデンサを備えることを特徴とする請求項４に記載の多層電子構成要素。
【請求項８】
請求項７に記載の多層電子構成要素と、
回路基板と、
前記回路基板の同じ側に形成され、前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースと、
前記回路基板内に形成された第１の導電面と、
前記回路基板内に形成された第２の導電面と、
前記回路基板を介して形成され、前記それぞれの第１および第２の導電ターミネーション層材料を前記回路基板内に形成された前記導電面とそれぞれ結合させるように構成された、複数の導電バイアと、
を備えたことを特徴とする回路基板の組合せ。
【請求項９】
前記第１の導電層材料は、電力経路または信号経路のうちの１つを備え、
前記第２の導電層材料は、接地面を備えたことを特徴とする請求項８に記載の回路基板の組合せ。
【請求項１０】
前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項１に記載の多層電子構成要素。
【請求項１１】
前記少なくとも１つのエッジタブ部分のそれぞれは、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成されることを特徴とする請求項１０に記載の多層電子構成要素。
【請求項１２】
前記少なくとも１つのエッジタブ部分のそれぞれは、前記延長タブ接続の前記等価抵抗を相対的に低下させるように、関連付けられた前記絶縁層の第１の面の前記少なくとも１つの延長タブ接続とそれぞれ並行に電気的に接続されることを特徴とする請求項１０に記載の多層電子構成要素。
【請求項１３】
前記導電層の主電極領域のそれぞれからそのそれぞれの絶縁層の第１の面の少なくとも１つのエッジへと延在する、少なくとも第２の延長タブ接続をさらに備え、前記構成要素の相対的に低下した等価インダクタンスを提供するように、それぞれの導電層へのデュアルアクセスを提供することを特徴とする請求項１に記載の多層電子構成要素。
【請求項１４】
前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項１３に記載の多層電子構成要素。
【請求項１５】
前記多層電子構成要素は、垂直に配向された、多層セラミックデュアルコンデンサの減結合複数電極コンデンサを備え、
前記第１および第２の電極層のそれぞれは、前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記第１および第２のそれぞれの導電層の前記主電極領域から電気的に絶縁された、少なくとも２つのそれぞれのエッジタブ部分をさらに備え、また、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成領域を提供し、
前記多層電子構成要素は、複数のそれぞれ第３および第４の電極層を備え、前記第３の電極層はそれぞれ、４つのエッジによって境界が画されたその第１および第２の面を有する第３の絶縁層と、前記第３の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、前記第３の導電層の主電極領域から前記第３の絶縁層の第１の面の少なくとも２つのそれぞれのエッジへと延在する少なくとも２つの延長タブ接続を有する、第３の導電層とを備え、前記複数の第４の電極層はそれぞれ、前記複数の第３の電極層と交互に積み重ねられ、その鏡像を備え、前記第４の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第４の絶縁層と、前記第４の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第４の導電層の主電極領域から前記第４の絶縁層の第１の面の少なくとも２つのエッジへと延在する少なくとも２つのそれぞれの延長タブ接続を有する、第４の導電層とを備えることを特徴とする請求項１に記載の多層電子構成要素。
【請求項１６】
前記それぞれの第３および第４の絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第３および第４の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項１５に記載の多層電子構成要素。
【請求項１７】
信号レベル線および電力レベル線または回路面の減結合のための効果的なフィルタリング機能のため、ならびに、前記電子構成要素の被制御等価直列抵抗を提供するために、多層プリント回路基板上に取り付けられた、多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサを備える、回路基板および電子構成要素の組合せであって、
複数の第１の電極層であって、第１の電極層のそれぞれは、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、前記第１の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から前記第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層と、
前記複数の第１の電極層と交互に積み重ねられ、その鏡像を備える、複数の第２の電極層であって、第２の電極層のそれぞれは、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、前記第２の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から前記第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層と、
前記第１の電極層の一部を被覆し、前記複数の第１の電極層のそれぞれの前記第１の導電層を電気的に接続する、第１の導電ターミネーション層材料と、
前記第２の絶縁層の一部を被覆し、前記複数の第２の電極層のそれぞれの前記第２の導電層を電気的に接続する、第２の導電ターミネーション層材料と、
前記回路基板の同じ側に形成され、前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースと、
前記回路基板内に形成された第１の導電面と、
前記回路基板内に形成された第２の導電面と、
前記回路基板を介して形成され、前記それぞれの第１および第２の導電ターミネーション層材料を前記回路基板内に形成された前記導電面とそれぞれ結合させるように構成された、複数の導電バイアと、
を備え、
前記第１の導電層材料は、電力経路または信号経路のうちの１つを備え、
前記第２の導電層材料は、接地面を備え、
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続は、前記それぞれの導電層へのそれぞれの経路の有効長を選択的に確立するように選択的に構成され、それによって、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために前記回路基板と協働する、前記第２の導電ターミネーション層へと、電流経路が形成されることを特徴とする回路基板および電子構成要素の組合せ。
【請求項１８】
前記第１の導電ターミネーション層および前記第２の導電ターミネーション層は、前記第１および第２の両方の電極層の前記少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成され、
それによって、前記ギャップが少なくなった場合に前記構成要素の等価直列インダクタンスが減少するように、前記ギャップでの前記ターミナル層材料の間隔が最小化され、前記構成要素の等価直列インダクタンスを低下させるため、それぞれの電流キャンセル経路を形成するために、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記導電トレース、前記導電バイア、および前記導電面と協働する、前記第２の導電ターミネーション層へと、電流ループ領域が形成されることを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項１９】
前記それぞれの第１および第２の導電層のうちの前記少なくとも１つの延長タブ接続の、長さ、幅、および厚さのうちの少なくとも１つは、前記構成要素に関する等価直列抵抗を選択的に確立するように選択的に構成されることを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２０】
前記それぞれの第１および第２の導電層のうちの前記少なくとも１つの延長タブ接続は、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジへとそれぞれ延在するように選択的に構成されることを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２１】
前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２２】
前記少なくとも１つのエッジタブ部分のそれぞれは、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成されることを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２３】
前記導電層の主電極領域のそれぞれからそのそれぞれの絶縁層の第１の面の少なくとも１つのエッジへと延在する、少なくとも第２の延長タブ接続をさらに備え、前記構成要素の相対的に低下した等価インダクタンスを提供するように、それぞれの導電層へのデュアルアクセスを提供することを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２４】
前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２５】
前記多層電子構成要素は、垂直に配向された、多層セラミックデュアルコンデンサの減結合複数電極コンデンサを備え、
前記第１および第２の電極層のそれぞれは、前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記第１および第２のそれぞれの導電層の前記主電極領域から電気的に絶縁された、少なくとも２つのそれぞれのエッジタブ部分をさらに備え、また、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成領域を提供し、
前記多層電子構成要素は、複数のそれぞれ第３および第４の電極層を備え、前記第３の電極層はそれぞれ、４つのエッジによって境界が画されたその第１および第２の面を有する第３の絶縁層と、前記第３の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、前記第３の導電層の主電極領域から前記第３の絶縁層の第１の面の少なくとも２つのそれぞれのエッジへと延在する少なくとも２つの延長タブ接続を有する、第３の導電層とを備え、前記複数の第４の電極層はそれぞれ、前記複数の第３の電極層と交互に積み重ねられ、その鏡像を備え、前記第４の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第４の絶縁層と、前記第４の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第４の導電層の主電極領域から前記第４の絶縁層の第１の面の少なくとも２つのエッジへと延在する少なくとも２つのそれぞれの延長タブ接続を有する、第４の導電層とを備えることを特徴とする請求項１７に記載の回路基板および電子構成要素の組合せ。
【請求項２６】
前記それぞれの第３および第４の絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第３および第４の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項２５に記載の回路基板および電子構成要素の組合せ。
【請求項２７】
信号レベル線および電力レベル線または回路面の減結合のための効果的なフィルタリング機能のため、被制御等価直列抵抗を提供するため、ならびに、電流キャンセル技法を採用することによって低等価直列インダクタンスを提供するための、多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサであって、こうした組合せは、
複数の第１の電極層であって、第１の電極層のそれぞれは、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、前記第１の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から前記第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層と、
前記複数の第１の電極層と交互に積み重ねられ、その鏡像を備える、複数の第２の電極層であって、前記第２の電極層のそれぞれは、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、前記第２の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から前記第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層と、
前記第１の電極層の一部を被覆し、前記複数の第１の電極層のそれぞれの前記第１の導電層を電気的に接続する、第１の導電ターミネーション層材料と、
前記第２の絶縁層の一部を被覆し、前記複数の第２の電極層のそれぞれの前記第２の導電層を電気的に接続する、第２の導電ターミネーション層材料と、
を含み、
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続は、前記それぞれの導電層へのそれぞれの経路の有効長さを選択的に確立するように選択的に構成され、それによって、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために関連付けられた回路基板と協働する、前記第２の導電ターミネーション層へと、電流経路が形成され、
前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料は、前記第１および第２の両方の電極層の前記少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成され、それによって、前記電流経路は、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素の等価直列インダクタンスを低下させるために、それぞれの電流キャンセル経路を形成するために関連付けられた回路基板と協働する、前記第２の導電ターミネーション層へと形成される電流ループ領域を含み、
前記ギャップが少なくなった場合に前記構成要素の等価直列インダクタンスが減少するように、前記ギャップでのターミナル層材料の間隔が最小化されることを特徴とする多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項２８】
前記それぞれの第１および第２の導電層のうちの前記少なくとも１つの延長タブ接続の、長さ、幅、および厚さのうちの少なくとも１つは、前記構成要素に関する等価直列抵抗を選択的に確立するように選択的に構成されることを特徴とする請求項２７に記載の多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項２９】
前記それぞれの第１および第２の導電層のうちの前記少なくとも１つの延長タブ接続は、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジへとそれぞれ延在するように選択的に構成されることを特徴とする請求項２７に記載の多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項３０】
回路基板と、
請求項２８に記載の多層電子構成要素と、
前記回路基板の同じ側に形成され、前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースと、
前記回路基板内に形成された第１の導電面と、
前記回路基板内に形成された第２の導電面と、
前記回路基板を介して形成され、前記それぞれの第１および第２の導電ターミネーション層材料を前記回路基板内に形成された前記導電面とそれぞれ結合させるように構成された、複数の導電バイアと、
を備え、
前記第１の導電層材料は、電力経路または信号経路のうちの１つを備え、
前記第２の導電層材料は、接地面を備えることを特徴とする回路基板の組合せ。
【請求項３１】
前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項２７に記載の多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項３２】
前記導電層の主電極領域のそれぞれからそのそれぞれの絶縁層の第１の面の少なくとも１つのエッジへと延在する、少なくとも第２の延長タブ接続をさらに備え、前記構成要素の相対的に低下した等価インダクタンスを提供するように、それぞれの各導電層へのデュアルアクセスを提供することを特徴とする請求項２７に記載の多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項３３】
前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項３２に記載の多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項３４】
前記セラミックコンデンサは、垂直に配向された、多層セラミックデュアルコンデンサの減結合複数電極コンデンサを備え、
前記第１および第２の電極層のそれぞれは、前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記第１および第２のそれぞれの導電層の前記主電極領域から電気的に絶縁された、少なくとも２つのそれぞれのエッジタブ部分をさらに備え、また、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成領域を提供し、
前記多層電子構成要素は、複数のそれぞれ第３および第４の電極層を備え、前記第３の電極層はそれぞれ、４つのエッジによって境界が画されたその第１および第２の面を有する第３の絶縁層と、前記第３の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、前記第３の導電層の主電極領域から前記第３の絶縁層の第１の面の少なくとも２つのそれぞれのエッジへと延在する少なくとも２つの延長タブ接続を有する、第３の導電層とを備え、前記複数の第４の電極層はそれぞれ、前記複数の第３の電極層と交互に積み重ねられ、その鏡像を備え、前記第４の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第４の絶縁層と、前記第４の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第４の導電層の主電極領域から前記第４の絶縁層の第１の面の少なくとも２つのエッジへと延在する少なくとも２つのそれぞれの延長タブ接続を有する、第４の導電層とを備え、
前記コンデンサは、前記それぞれの第３および第４の絶縁層のそれぞれに形成され、関連付けられた前記それぞれの第３および第４の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項２７に記載の多層プリント回路基板上に取り付けるための多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサ。
【請求項３５】
多層電子構成要素を作成する方法であって、
複数の第１の電極層を提供するステップであって、前記第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、前記第１の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から前記第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層を提供するステップと、
前記複数の第１の電極層の鏡像を備える、複数の第２の電極層を提供するステップであって、前記第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、前記第２の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から前記第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層を提供するステップと、
前記第１および第２の電極層をそれぞれ交互の層内に配置するステップと、
前記第１の電極層の一部を被覆し、前記複数の第１の電極層のそれぞれの前記第１の導電層を電気的に接続する、第１の導電ターミネーション層材料を提供するステップと、
前記第２の絶縁層の一部を被覆し、前記複数の第２の電極層のそれぞれの前記第２の導電層を電気的に接続する、第２の導電ターミネーション層材料を提供するステップと、
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続を、前記それぞれの導電層へのそれぞれの経路の有効長さを選択的に確立するように選択的に構成するステップであって、その結果、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために関連付けられた回路基板と協働する、前記第２の導電ターミネーション層へと、電流経路が形成される、選択的に構成するステップと、
を含むことを特徴とする方法。
【請求項３６】
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続を選択的に構成するステップは、前記構成要素に関する等価直列抵抗を選択的に確立するように、その長さ、幅、および／または厚さのうちの少なくとも１つを選択的に構成するステップをさらに含むことを特徴とする請求項３５に記載の多層電子構成要素を作成する方法。
【請求項３７】
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続を選択的に構成するステップは、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジへとそれぞれ延在するように前記タブ接続を選択的に構成するステップをさらに含むことを特徴とする請求項３５に記載の多層電子構成要素を作成する方法。
【請求項３８】
前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料を、前記第１および第２の両方の電極層の前記少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成するステップであって、その結果、前記電流経路は、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素の等価直列インダクタンスを低下させるために、それぞれの電流キャンセル経路を形成するために関連付けられた回路基板と協働する、前記第２の導電ターミネーション層へと形成される、電流ループ領域を含む、構成するステップをさらに含むことを特徴とする請求項３５に記載の多層電子構成要素を作成する方法。
【請求項３９】
前記ギャップが少なくなった場合に前記構成要素の等価直列インダクタンスが減少するように、前記ギャップでのターミナル層材料の間隔が最小化するステップをさらに含むことを特徴とする請求項３８に記載の多層電子構成要素を作成する方法。
【請求項４０】
前記構成要素の高周波性能を向上させながら前記構成要素の等価直列インダクタンスの相対的な減少を提供するように、それぞれの延長タブ接続が重複せずに前記ギャップを最小化するために、前記ギャップでのターミナル層材料の間隔を最小化するステップをさらに含むことを特徴とする請求項３８に記載の多層電子構成要素を作成する方法。
【請求項４１】
前記多層電子構成要素は、垂直に配向された多層セラミック減結合コンデンサを備えることを特徴とする請求項３９に記載の多層電子構成要素を作成する方法。
【請求項４２】
請求項４１に記載の多層電子構成要素を提供するステップと、
回路基板を提供するステップと、
前記回路基板の同じ側に、前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースを形成するステップと、
前記回路基板内に第１の導電面を形成するステップと、
前記回路基板内に第２の導電面を形成するステップと、
前記回路基板を介して、前記それぞれの第１および第２の導電ターミネーション層材料を前記回路基板内に形成された前記導電面とそれぞれ結合させるように構成された、複数の導電バイアを形成するステップと、
を含むことを特徴とする回路基板の組合せを作成する方法。
【請求項４３】
前記第１の導電層材料を電力経路または信号経路のうちの１つとして提供するステップと、
前記第２の導電層材料を接地面として提供するステップと、
を特徴とする請求項４２に記載の回路基板の組合せを作成する方法。
【請求項４４】
前記それぞれの絶縁層のそれぞれに、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分を形成するステップをさらに含み、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項３５に記載の多層電子構成要素を作成する方法。
【請求項４５】
前記少なくとも１つのエッジタブ部分を形成するステップは、こうしたエッジタブ部分を、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれ延在するように、選択的に構成するステップを含むことを特徴とする請求項４４に記載の多層電子構成要素を作成する方法。
【請求項４６】
前記少なくとも１つのエッジタブ部分を形成するステップは、前記延長タブ接続の前記等価抵抗を相対的に低下させるように、関連付けられた前記絶縁層の第１の面の前記少なくとも１つの延長タブ接続とそれぞれ並行に電気的に接続されるようにこうしたエッジタブ部分のそれぞれを選択的に構成するステップを含むことを特徴とする請求項４４に記載の多層電子構成要素を作成する方法。
【請求項４７】
前記構成要素の相対的に低下した等価インダクタンスを提供するようにそれぞれの導電層へのデュアルアクセスを提供するように、前記導電層の主電極領域のそれぞれからそのそれぞれの絶縁層の第１の面の少なくとも１つのエッジへと延在する、少なくとも第２の延長タブ接続を提供するステップをさらに含むことを特徴とする請求項３５に記載の多層電子構成要素を作成する方法。
【請求項４８】
前記それぞれの絶縁層のそれぞれに、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分を形成するステップをさらに含み、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項４７に記載の多層電子構成要素を作成する方法。
【請求項４９】
前記多層電子構成要素を、垂直に配向された、多層セラミックデュアルコンデンサの減結合複数電極コンデンサとして提供するステップと、
前記第１および第２の電極層のそれぞれに、前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記第１および第２のそれぞれの導電層の前記主電極領域から電気的に絶縁された、少なくとも２つのそれぞれのエッジタブ部分を提供するステップであって、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成領域を提供する、提供するステップと、
前記多層電子構成要素に、複数のそれぞれ第３および第４の電極層を提供するステップであって、第３の電極層はそれぞれ、４つのエッジによって境界が画されたその第１および第２の面を有する第３の絶縁層と、前記第３の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第３の導電層の主電極領域から前記第３の絶縁層の第１の面の少なくとも２つのそれぞれのエッジへと延在する少なくとも２つの延長タブ接続を有する、第３の導電層とを備え、前記複数の第４の電極層はそれぞれ、前記複数の第３の電極層と交互に積み重ねられ、その鏡像を備え、第４の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第４の絶縁層と、前記第４の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第４の導電層の主電極領域から前記第４の絶縁層の第１の面の少なくとも２つのエッジへと延在する少なくとも２つのそれぞれの延長タブ接続を有する、第４の導電層とを備える、提供するステップと、
を特徴とする請求項３５に記載の多層電子構成要素を作成する方法。
【請求項５０】
前記それぞれの第３および第４の絶縁層のそれぞれに、関連付けられた前記それぞれの第３および第４の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分を形成するステップをさらに含み、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項４９に記載の多層電子構成要素を作成する方法。
【請求項５１】
信号レベル線および電力レベル線または回路面の減結合のための効果的なフィルタリング機能のため、ならびにこうした電子構成要素の被制御等価直列抵抗を提供するために、多層プリント回路基板上に取り付けられた多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサを備える、回路基板および電子構成要素の組合せを作成する方法であって、こうした組合せは、
複数の第１の電極層を提供するステップであって、第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、前記第１の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から前記第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層を提供するステップと、
前記複数の第１の電極層の鏡像を備える、複数の第２の電極層を提供するステップであって、第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、前記第２の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から前記第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層を提供するステップと、
前記第１および第２の電極層をそれぞれ交互の層内に配置するステップと、
前記第１の電極層の一部を被覆し、前記複数の第１の電極層のそれぞれの前記第１の導電層を電気的に接続する、第１の導電ターミネーション層材料を提供するステップと、
前記第２の絶縁層の一部を被覆し、前記複数の第２の電極層のそれぞれの前記第２の導電層を電気的に接続する、第２の導電ターミネーション層材料を提供するステップと、
前記回路基板の同じ側に、前記第１の導電ターミネーション層材料および前記第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースを形成するステップと、
前記回路基板内に第１の導電面を形成するステップと、
前記回路基板内に第２の導電面を形成するステップと、
前記回路基板を介して、前記それぞれの第１および第２の導電ターミネーション層材料を前記回路基板内に形成された前記導電面とそれぞれ結合させるように構成された、複数の導電バイアを形成するステップと、
前記第１の導電層材料を電力経路または信号経路のうちの１つとして提供するステップと、
前記第２の導電層材料を接地面として提供するステップと、
前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続を、前記それぞれの導電層へのそれぞれの経路の有効長さを選択的に確立するように選択的に構成するステップであって、その結果、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために前記回路基板と協働する、前記第２の導電ターミネーション層へと、電流経路が形成される、選択的に構成するステップと、
を含むことを特徴とする回路基板および電子構成要素の組合せを作成する方法。
【請求項５２】
前記第１の導電ターミネーション層および前記第２の導電ターミネーション層を、前記第１および第２の両方の電極層の前記少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成するステップをさらに含み、その結果、前記ギャップが少なくなった場合に前記構成要素の等価直列インダクタンスが減少するように、前記ギャップでの前記ターミナル層材料の間隔が最小化され、前記構成要素の等価直列インダクタンスを低下させるため、それぞれの電流キャンセル経路を形成するために、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を介して、前記導電トレース、前記導電バイア、および前記導電面と協働する、前記第２の導電ターミネーション層へと、電流ループ領域が形成されることを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５３】
前記構成要素に関する等価直列抵抗を選択的に確立するように、前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続の長さ、幅、および／または厚さのうちの少なくとも１つを選択的に構成するステップをさらに含むことを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５４】
関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジへとそれぞれ延在するように、前記第１および第２の導電層のそれぞれの前記少なくとも１つの延長タブ接続を選択的に構成するステップをさらに含むことを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５５】
前記それぞれの絶縁層のそれぞれに、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分を形成するステップをさらに含み、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５６】
前記少なくとも１つのエッジタブ部分を、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれ延在するように選択的に構成するステップをさらに含むことを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５７】
前記構成要素の相対的に低下した等価インダクタンスを提供するようにそれぞれの導電層へのデュアルアクセスを提供するように、前記導電層の主電極領域のそれぞれからそのそれぞれの絶縁層の第１の面の少なくとも１つのエッジへと延在する、少なくとも第２の延長タブ接続を提供するステップをさらに含むことを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５８】
前記それぞれの絶縁層のそれぞれに、関連付けられた前記それぞれの第１および第２の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分を形成するステップをさらに含み、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項５９】
前記多層電子構成要素を、垂直に配向された、多層セラミックデュアルコンデンサの減結合複数電極コンデンサとして提供するステップと、
前記第１および第２の電極層のそれぞれに、前記それぞれの絶縁層のそれぞれに形成され、関連付けられた前記第１および第２のそれぞれの導電層の前記主電極領域から電気的に絶縁された、少なくとも２つのそれぞれのエッジタブ部分を提供するステップであって、関連付けられた前記絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成領域を提供する、提供するステップと、
前記多層電子構成要素に、複数のそれぞれ第３および第４の電極層を提供するステップであって、第３の電極層はそれぞれ、４つのエッジによって境界が画されたその第１および第２の面を有する第３の絶縁層と、前記第３の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第３の導電層の主電極領域から前記第３の絶縁層の第１の面の少なくとも２つのそれぞれのエッジへと延在する少なくとも２つの延長タブ接続を有する、第３の導電層とを備え、前記複数の第４の電極層はそれぞれ、前記複数の第３の電極層と交互に積み重ねられ、その鏡像を備え、第４の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第４の絶縁層と、前記第４の絶縁層の前記第１の面の一部を被覆し、主電極領域、および、第４の導電層の主電極領域から前記第４の絶縁層の第１の面の少なくとも２つのエッジへと延在する少なくとも２つのそれぞれの延長タブ接続を有する、第４の導電層とを備える、提供するステップと、
を特徴とする請求項５１に記載の回路基板および電子構成要素の組合せを作成する方法。
【請求項６０】
前記それぞれの第３および第４の絶縁層のそれぞれに、関連付けられた前記それぞれの第３および第４の導電層の前記主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分を形成するステップをさらに含み、関連付けられた前記絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、前記タブ部分のそれぞれは、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することを特徴とする請求項５９に記載の回路基板および電子構成要素の組合せを作成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンデンサに関し、より詳細には、信号および電力フィルタリング技術に対する幅広い適用性を有する、垂直に配向された多層セラミックコンデンサ構造に関する。
【背景技術】
【０００２】
本明細書は、以前に出願され、すべての点で参照により本明細書に組み込まれた、２００７年６月１３日に出願し譲渡された「Controlled ESR Decoupling Capacitor」という名称の米国特許仮出願第６０／９３４３９７号の特典を請求するものである。
【０００３】
本発明は、一般に、結果として比較的低コスト、低インダクタンス、および制御可能な等価直列抵抗（ＥＳＲ／Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）によって特徴付けられる素子を一般に生じさせる、減結合コンデンサ向けの改良型構成要素の設計に関する。
【０００４】
電子回路適用範囲において、スイッチング速度が上昇し、パルス立ち上がり時間が短くなるにつれて、システム性能を向上させるためには、インダクタンスを減少させる必要性が重大な制約となる。ローカルエネルギー源として働く減結合コンデンサであっても、Ｖ＝Ｌ（ｄｉ／ｄｔ）の計算によって反映されるように、許容不可能な電圧スパイクを発生させる可能性がある。したがって、ｄｉ／ｄｔが非常に大きくなる可能性がある高速回路の場合、潜在的な電圧スパイクの大きさは、インダクタンス値Ｌを減少させることによってのみ減少させることができる。
【０００５】
従来技術には、標準的な多層チップコンデンサに比べて、チップコンデンサの等価直列インダクタンス、すなわちＥＳＬを減少させるための、いくつかのストラテジが含まれる。第１のストラテジ例には、ＡＶＸ  Ｃｏｒｐｏｒａｔｉｏｎによって製造および販売されているような低インダクタンスチップコンデンサ（ＬＩＣＣ）設計において採用されているものなどの、逆配置ターミネーション（ｒｅｖｅｒｓｅ  ｇｅｏｍｅｔｒｙ  ｔｅｒｍｉｎａｔｉｏｎ）が含まれる。ＬＩＣＣでは、電極がチップの短辺ではなく長辺でターミネートされる。チップコンデンサの全インダクタンスは、部分的にはその長さ対幅の比によって決定されるため、ＬＩＣＣの逆配置ターミネーションの結果、インダクタンスが従来のＭＬＣチップの１／６までも減少することになる。
【０００６】
インターデジット型（Ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）コンデンサ（ＩＤＣ）は、コンデンサのインダクタンスを減少させるための、第２の知られたストラテジを組み込む。ＩＤＣは、主要部分と、コンデンサ周辺部上に形成されたそれぞれのターミネーションに接続された複数のタブ部分とを有する、電極を組み込む。複数のこうしたターミネーションは、素子の寄生インダクタンスの減少に役立つ可能性がある。インターデジット型コンデンサの例は開示されている（例えば、DuPreらの特許文献１参照）。
【０００７】
コンデンサインダクタンスの減少に利用されるさらに他の知られた技術には、コンデンサ電極の相互インダクタンス係数を最小化するための代替電流経路を設計することが含まれる。ＡＶＸ  ＣｏｒｐｏｒａｔｉｏｎによってＬＩＣＡ（登録商標）の商標で製造および販売されているような低インダクタンスチップアレイ製品は、陽極板から流れ出す充電電流が隣接する陰極板に沿って反対方向に戻るように、ボールグリッドアレイ多層コンデンサを構成することによって、相互インダクタンスを最小化する。ＬＩＣＡ（登録商標）ブランドの技術を利用することで、低アスペクト比の電極、すなわち、インダクタンスと取り付け面に対する電極の垂直アスペクトとをキャンセルするような電極タブの配置によって、低インダクタンス値が達成される。
【０００８】
インダクタンスを最小化するために使用される逆電流経路を有する隣接電極を組み込む、追加の参考文献がある（例えば、Togashiらの特許文献２およびAhikoらの特許文献３を参照）。こうした参考文献はどちらも、取り付け面に対する電極の垂直アスペクトも利用する。垂直配向位置で使用するための電極を開示している追加の参考文献がある（例えば、Galvagniらの特許文献４、Arnoldらの特許文献５、およびKimらの特許文献６を参照）。
【０００９】
容量性素子を含む集積回路パッケージ中のインダクタンスを減少させることを目的とする機能を開示している知られた参考文献がある（例えば、Figueroaらの特許文献７参照）。こうした参考文献は、インダクタンスが、回路基板の「ループ面積」、または電流が流れなければならない電気的距離（またはスパン）に、関係していることを認識している。特許文献７では、こうしたループ面積を最小化すること、すなわち、インダクタンスレベルを低下させることが望ましい。特許文献７では、拡張表面ランド（Ｅｘｔｅｎｄｅｄ  ｓｕｒｆａｃｅ  ｌａｎｄ）も提供され、これにより、インダクタンスレベルおよび抵抗レベルを低下させることを特徴とする、より信頼できる接続を結果的に生じさせると言われる、より大きな表面積が与えられる。
【００１０】
デバイスターミネーションの表面積を最大化することによって、減結合コンデンサのＥＳＬを減少させるための機能も開示されている（例えば、Togashiの特許文献８参照）。結果として電極間のギャップを狭くするように端子拡張部を形成したコンデンサの実施形態が開示されている（例えば、Prymakの特許文献９参照）。Devoeらの特許文献１０の端部電極も、コンデンサ本体の中央部分の細い分離線を除くすべてを被覆する。ターミネーション内の抵抗性材料の量を制御する、低インダクタンスの被制御等価直列抵抗多層セラミックコンデンサが開示されている（例えば、Ritterらの特許文献１１参照）。
【００１１】
一般に、多層コンデンサ内で上部電極への低インダクタンス接続を形成するために、導電性バイアが使用される、構成要素インダクタンスを減少させるための機能を含む、さらに他の知られた参考文献が、特許文献１２（Galvagneら）および特許文献１３（Naitoら）である。
【００１２】
低インダクタンスの多層電子素子の特定の側面に対処することができる背景技術のさらなる参考文献としては、特許文献１４（Ahikoら）および特許文献１５（Coda）ならびに特許文献１６（Togashiら）が含まれる。
【００１３】
前述のすべての米国特許および米国特許出願公開の開示は、本参照によりすべての点で本出願に完全に組み込まれている。
【００１４】
【特許文献１】米国特許第６２４３２５３号明細書
【特許文献２】米国特許出願公開第２００５／００４７０５９号明細書
【特許文献３】米国特許第６２９２３５１号明細書
【特許文献４】米国特許第５５１７３８５号明細書
【特許文献５】米国特許第４８３１４９４号明細書
【特許文献６】米国特許第６８８５５４４号明細書
【特許文献７】米国特許第６４８３６９２号明細書
【特許文献８】米国特許第６６６１６４０号明細書
【特許文献９】米国特許第６９１７５１０号明細書
【特許文献１０】米国特許第６８２２８４７号明細書
【特許文献１１】米国特許第７０５４１３６号明細書
【特許文献１２】米国特許第６７５７１５２号明細書
【特許文献１３】米国特許第６６０６２３７号明細書
【特許文献１４】米国特許第６５７６４９７号明細書
【特許文献１５】米国特許第３４４４４３６号明細書
【特許文献１６】米国特許出願公開第２００４／０１８４２０２号明細書
【特許文献１７】米国特許第７１５２２９１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
多層電子構成要素および関連する製造方法の分野では、様々な態様および代替機能が知られているが、本明細書で論じられるすべての問題に全体として対処するような設計は、１つも出現していない。
【課題を解決するための手段】
【００１６】
従来技術において遭遇した課題に鑑みて、多層セラミックコンデンサにおいて等価直列抵抗（ＥＳＲ）を制御するための改良された装置および方法が開発された。
【００１７】
例示的な構成では、広範囲にわたる容量性の値と、信号レベル線ならびに電力レベル線または回路面の減結合のための効果的なフィルタリング機能とを提供するように、サイズが変更できる、垂直に配向されたコンデンサ構造が提供される。
【００１８】
それらのより簡略な形のうちの１つでは、等価直列抵抗（ＥＳＲ）を増加させるために、活性電極に追加の経路長を採用することによって、被制御ＥＳＲを提供する、多層の垂直に配向されたセラミックコンデンサ構造が提供される。
【００１９】
この種の素子の他のプラス面は、回路基板全体にわたって素子を分散して配置することができる比較的小型の素子を生成することになる、本技術に従ったコンデンサの製造が可能なことである。
【００２０】
本発明の特定の諸実施形態の態様に従って、ＥＳＬを最小化するために素子内の電流のキャンセルを最適化するための方法が提供される。
【００２１】
本発明の他の諸実施形態の特定の態様に従って、減結合適用範囲に関する特徴を有するランドグリッド貫通コンデンサを提供するための方法が開発された。
【００２２】
本発明の他の諸実施形態のさらに他の態様に従って、ランドグリッドアレイ（ＬＧＡ）技術および微細銅（Ｆｉｎｅ  Ｃｏｐｐｅｒ）ターミネーション（ＦＣＴ）技術に基づいて、垂直に配向された素子を提供するための装置および付随する方法が開発された。
【００２３】
本発明の追加の諸実施形態のさらに他の態様に従って、比較的高い容量性の値を素子に提供するための装置および方法が開発された。
【００２４】
本発明に従った例示的一実施形態は、複数の第１の電極層であって、第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、こうした第１の絶縁層のこうした第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域からこうした第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層と、こうした複数の第１の電極層と交互に積み重ねられ、その鏡像を備える、複数の第２の電極層であって、第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、こうした第２の絶縁層のこうした第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域からこうした第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層と、こうした第１の電極層の一部を被覆し、複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する、第１の導電ターミネーション層材料と、こうした第２の絶縁層の一部を被覆し、こうした複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する、第２の導電ターミネーション層材料と、を備える、多層電子構成要素に関する。こうした配置構成では、第１および第２の導電層のそれぞれの少なくとも１つの延長タブ接続が、好ましくは、それぞれの導電層へのそれぞれの経路の有効長を選択的に確立するように選択的に構成され、それによって、第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、こうした構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために関連付けられた回路基板と協働する、第２の導電ターミネーション層へと、電流経路が形成される。
【００２５】
前述の配置構成では、好ましくは、それぞれの第１および第２の導電層のうちの少なくとも１つの延長タブ接続の、長さ、幅、および厚さのうちの少なくとも１つが、こうした構成要素に関する等価直列抵抗を選択的に確立するように選択的に構成される。
【００２６】
前述の例示的実施形態の他の変形形態では、第１の導電ターミネーション層材料および第２の導電ターミネーション層材料は、第１および第２の両方の電極層の少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成可能であり、それによって、こうした電流経路は、第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、こうした構成要素の等価直列インダクタンスを低下させるために、それぞれの電流キャンセル経路を形成するために関連付けられた回路基板と協働する、第２の導電ターミネーション層へと形成される、電流ループ領域を含む。こうした例示的配置構成では、好ましくは、ギャップが少なくなった場合に構成要素の等価直列インダクタンスが減少するように、ギャップでのターミナル層材料の間隔は最小化される。
【００２７】
特定の前述の例示的配置構成では、こうした多層電子構成要素は、垂直に配向された多層セラミック減結合コンデンサを備えることができる。
【００２８】
前述の例示的実施形態の他の変形形態では、前述のいずれかの例のような多層電子構成要素と、回路基板と、回路基板の同じ側に形成され、第１の導電ターミネーション層材料および第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースと、回路基板内に形成された第１の導電面と、回路基板内に形成された第２の導電面と、回路基板を介して形成され、それぞれの第１および第２の導電ターミネーション層材料を回路基板内に形成された導電面とそれぞれ結合させるように構成された、複数の導電バイアと、を備える、回路基板の組合せを提供することができる。前述の例では、第１の導電層材料は、電力経路または信号経路のうちの１つを備えることが可能であり、第２の導電層材料は、接地面を備えることができる。
【００２９】
代替方法として実施可能な前述の例示的実施形態の他の変形形態は、それぞれの多層電子構成要素が、それぞれの絶縁層のそれぞれに形成され、関連付けられたそれぞれの第１および第２の導電層の主電極領域から電気的に絶縁された、少なくとも１つのエッジタブ部分をさらに備え、また、関連付けられた絶縁層の第１の面の少なくとも１つのエッジに沿ってそれぞれが延在するように選択的に構成され、タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成（ｎｕｃｌｅａｔｉｏｎ）領域を提供することができるものである。
【００３０】
特定の例示的実施形態では、本多層電子構成要素は、それぞれ、導電層の主電極領域のそれぞれからそのそれぞれの絶縁層の第１の面の少なくとも１つのエッジへと延在する、少なくとも第２の延長タブ接続をさらに備え、構成要素の相対的に低下した等価インダクタンスを提供するように、それぞれの導電層へのデュアルアクセスを提供することが可能である。
【００３１】
前述の多層電子構成要素の他の例示的実施形態では、多層電子構成要素は、垂直に配向された、多層セラミックデュアルコンデンサの減結合複数電極コンデンサをさらに備えることが可能であり、第１および第２の電極層のそれぞれが、それぞれの絶縁層のそれぞれに形成され、関連付けられた第１および第２のそれぞれの導電層の主電極領域から電気的に絶縁された、少なくとも２つのそれぞれのエッジタブ部分をさらに備え、また、関連付けられた絶縁層の第１の面の少なくとも２つのエッジに沿ってそれぞれが延在するように選択的に構成され、タブ部分のそれぞれが、そこにターミネーション材料を形成するためのエッジ核形成領域を提供することが可能であり、さらに、多層電子構成要素は、複数のそれぞれ第３および第４の電極層を備えることが可能であり、第３の電極層はそれぞれ、４つのエッジによって境界が画されたその第１および第２の面を有する第３の絶縁層と、第３の絶縁層の第１の面の一部を被覆し、主電極領域、および、第３の導電層の主電極領域から第３の絶縁層の第１の面の少なくとも２つのそれぞれのエッジへと延在する少なくとも２つの延長タブ接続を有する、第３の導電層とを備え、複数の第４の電極層はそれぞれ、複数の第３の電極層と交互に積み重ねられ、その鏡像を備え、第４の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第４の絶縁層と、第４の絶縁層の第１の面の一部を被覆し、主電極領域、および、第４の導電層の主電極領域から第４の絶縁層の第１の面の少なくとも２つのエッジへと延在する少なくとも２つのそれぞれの延長タブ接続を有する、第４の導電層とを備える。
【００３２】
他の例示的実施形態は、信号レベル線および電力レベル線または回路面の減結合のための効果的なフィルタリング機能のため、ならびに、電子構成要素の被制御等価直列抵抗を提供するために、多層プリント回路基板上に取り付けられた、多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサを備える、回路基板および電子構成要素の組合せに関する。こうした例示的な組合せは、好ましくは、複数の第１の電極層であって、第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、第１の絶縁層の第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層と、複数の第１の電極層と交互に積み重ねられ、その鏡像を備える、複数の第２の電極層であって、第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、第２の絶縁層の第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層と、第１の電極層の一部を被覆し、複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する、第１の導電ターミネーション層材料と、第２の絶縁層の一部を被覆し、複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する、第２の導電ターミネーション層材料と、回路基板の同じ側に形成され、第１の導電ターミネーション層材料および第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースと、回路基板内に形成された第１の導電面と、回路基板内に形成された第２の導電面と、回路基板を介して形成され、それぞれの第１および第２の導電ターミネーション層材料を回路基板内に形成された導電面とそれぞれ結合させるように構成された、複数の導電バイアと、を備えることができる。前述の例示的実施形態では、好ましくは第１の導電層材料は、電力経路または信号経路のうちの１つを備え、第２の導電層材料は、接地面を備え、第１および第２の導電層のそれぞれの少なくとも１つの延長タブ接続が、それぞれの導電層へのそれぞれの経路の有効長を選択的に確立するように選択的に構成され、それによって、第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために回路基板と協働する、第２の導電ターミネーション層へと、電流経路が形成される。
【００３３】
さらに他の例示的実施形態は、多層プリント回路基板上に取り付けるため、信号レベル線および電力レベル線または回路面の減結合のための効果的なフィルタリング機能のため、被制御等価直列抵抗を提供するため、ならびに、電流キャンセル技法を採用することによって低等価直列インダクタンスを提供するための、多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサに関する。こうした例示的な組合せは、複数の第１の電極層であって、第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、第１の絶縁層の第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層と、複数の第１の電極層と交互に積み重ねられ、その鏡像を備える、複数の第２の電極層であって、第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、第２の絶縁層の第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層と、第１の電極層の一部を被覆し、複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する、第１の導電ターミネーション層材料と、第２の絶縁層の一部を被覆し、複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する、第２の導電ターミネーション層材料とを、さらに含むことができる。こうした例示的実施形態では、好ましくは、第１および第２の導電層のそれぞれの少なくとも１つの延長タブ接続が、それぞれの導電層へのそれぞれの経路の有効長を選択的に確立するように選択的に構成され、それによって、第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために関連付けられた回路基板と協働する、第２の導電ターミネーション層へと、電流経路が形成され、第１の導電ターミネーション層材料および第２の導電ターミネーション材料は、第１および第２の両方の電極層の少なくとも１つのエッジの一部に沿って、それらの間にギャップを形成するように構成され、それによって、電流経路は、第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、構成要素の等価直列インダクタンスを低下させるために、それぞれの電流キャンセル経路を形成するために関連付けられた回路基板と協働する、第２の導電ターミネーション層へと形成される、電流ループ領域を含み、ギャップが少なくなった場合に構成要素の等価直列インダクタンスが減少するように、ギャップでのターミナル層材料の間隔は最小化される。
【００３４】
当業者であれば、本開示全体から、本発明が装置および方法の両方に等しく関連することを理解されよう。多層電子構成要素を作成する例示的一方法は、複数の第１の電極層を提供するステップであって、第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、第１の絶縁層の第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層を提供するステップと、複数の第１の電極層の鏡像を備える、複数の第２の電極層を提供するステップであって、第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、第２の絶縁層の第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層を提供するステップと、第１および第２の電極層をそれぞれ交互の層内に配置するステップと、第１の電極層の一部を被覆し、複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する、第１の導電ターミネーション層材料を提供するステップと、第２の絶縁層の一部を被覆し、複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する、第２の導電ターミネーション層材料を提供するステップと、第１および第２の導電層のそれぞれの少なくとも１つの延長タブ接続を、それぞれの導電層へのそれぞれの経路の有効長を選択的に確立するように選択的に構成するステップであって、その結果、第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために関連付けられた回路基板と協働する、第２の導電ターミネーション層へと、電流経路が形成される、選択的に構成するステップと、を含むことができる。
【００３５】
他の例示的方法は、信号レベル線および電力レベル線または回路面の減結合のための効果的なフィルタリング機能のため、ならびに、こうした電子構成要素の被制御等価直列抵抗を提供するために、多層プリント回路基板上に取り付けられた、多層ランドグリッド貫通の垂直に配向されたセラミックコンデンサを備える、回路基板および電子構成要素の組合せを作成する方法に関し、こうした組合せは、複数の第１の電極層を提供するステップであって、第１の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第１の絶縁層と、第１の絶縁層のこうした第１の面の一部を被覆し、主電極領域、および、第１の導電層の主電極領域から第１の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第１の導電層とを備える、複数の第１の電極層を提供するステップと、第１の電極層の鏡像を備える、複数の第２の電極層を提供するステップであって、第２の電極層のそれぞれが、４つのエッジによって境界が画されたその第１および第２の面を有する第２の絶縁層と、第２の絶縁層の第１の面の一部を被覆し、主電極領域、および、第２の導電層の主電極領域から第２の絶縁層の第１の面の少なくとも１つのエッジへと延在する少なくとも１つの延長タブ接続を有する、第２の導電層とを備える、複数の第２の電極層を提供するステップと、第１および第２の電極層をそれぞれ交互の層内に配置するステップと、第１の電極層の一部を被覆し、複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する、第１の導電ターミネーション層材料を提供するステップと、第２の絶縁層の一部を被覆し、複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する、第２の導電ターミネーション層材料を提供するステップと、回路基板の同じ側に、第１の導電ターミネーション層材料および第２の導電ターミネーション層材料をそれぞれ係合させるように構成された、複数の導電トレースを形成するステップと、回路基板内に第１の導電面を形成するステップと、回路基板内に第２の導電面を形成するステップと、回路基板を介して、それぞれの第１および第２の導電ターミネーション層材料を回路基板内に形成された導電面とそれぞれ結合させるように構成された、複数の導電バイアを形成するステップと、第１の導電層材料を電力経路または信号経路のうちの１つとして提供するステップと、第２の導電層材料を接地面として提供するステップと、第１および第２の導電層のそれぞれの少なくとも１つの延長タブ接続を、それぞれの導電層へのそれぞれの経路の有効長さを選択的に確立するように選択的に構成するステップであって、その結果、こうした第１の導電ターミネーション層から、複数の第１の電極層および複数の第２の電極層を介して、構成要素に関する被制御等価直列抵抗を有するそれぞれの電流経路を形成するために回路基板と協働する、第２の導電ターミネーション層へと、電流経路が形成される、選択的に構成するステップと、を含む。
【００３６】
本発明のさらなる目的および利点は、本明細書の詳細な説明に示されているか、または本明細書の詳細な説明から当業者に明らかとなろう。またさらに、具体的に例示され、参照され、論じられた、その機構、要素、およびステップに対する修正形態および変形形態も、本発明の趣旨および範囲を逸脱することなく、本発明の様々な実施形態および使用において実施可能であることを理解されたい。変形形態には、例示され、参照され、論じられたものと等価の手段、機構、またはステップの置換、および、様々な部分、機構、ステップなどの機能的、動作的、または位置的な反転が含まれる可能性があるが、これらに限定されることはない。
【００３７】
さらに、本発明の異なる実施形態ならびに異なる現時点で好ましい実施形態は、現時点で開示された機構、ステップ、または要素、あるいはそれらの等価物（図面に明示的に示されていないか、またはこうした図面の詳細な説明に記載されていない機構、部分、またはステップ、あるいはそれらの構成の組合せを含む）の、様々な組合せまたは構成を含むことができることを理解されよう。概要セクションに必ずしも明示されていない本発明の追加の実施形態は、前述の要約された目的で参照された機構、構成要素、またはステップ、ならびに／あるいは、本明細書において他の方法で論じられる他の機構、構成要素、またはステップの、諸態様の様々な組合せを含み、これらを組み込むことができる。当業者であれば、本明細書の残り部分を再検討することで、こうした諸実施形態の諸機構および諸態様、ならびにその他をよりよく理解されるであろう。
【００３８】
当業者を対象とする最良の様式を含む本発明の実行可能な全開示は、添付の図面を参照しながら、本明細書で説明される。
【００３９】
本明細書および添付の図面全体を通じて繰り返し使用される参照番号は、本発明の同一または類似の機構または要素を表すことが意図される。
【発明を実施するための最良の形態】
【００４０】
課題を解決するための手段のセクションで論じたように、本発明は、特に、多層セラミックコンデンサにおける被制御の等価直列抵抗（ＥＳＲ）に関する改良された装置および方法に関するものである。
【００４１】
開示された技術の諸態様のうちの選択された組合せは、本発明の複数の異なる実施形態に対応する。本明細書で提示および考察される例示的諸実施形態は、それぞれ、本発明の制限を示唆するものでないことに留意されたい。一実施形態の一部として例示または説明される機構またはステップは、さらに他の諸実施形態を生み出すために、他の実施形態の諸態様と組み合わせて使用することができる。加えて特定の機構は、同じかまたは同様の機能を実行する、明示されていない同様の素子または機構と交換可能である。
【００４２】
次に、本被制御ＥＳＲコンデンサの現時点で好ましい諸実施形態を詳細に参照する。ここで図面を参照すると、図１ａおよび１ｂは、本技術との比較を示す、電流経路長の削減技術に基づいた低等価直列インダクタンス（ＥＳＬ）素子の開発における進歩を表す。図１ａに示すように、代表的に１０２、１０４で示された、複数の、積み重ねられ、水平に配置された電極を採用する、ランドグリッドアレイ（ＬＧＡ）コンデンサ１００が示されている。
【００４３】
コンデンサ１００には、コンデンサ１００の上部、それぞれの側面、および底部の部分を被覆する、ターミネーション１１２、１１４が備えられている。ターミネーション１１２、１１４を使用して、例えば導電トレース１２２、１２４へのはんだ付けを含む適切な技法によって、コンデンサ１００をプリント回路基板１２０に取り付けることができる。先頭に矢印の付いた線で示されるように、動作時には、ターミネーション１１２、１１４、導電トレース１２２、１２４、ならびに、プリント回路基板１２０の内部導電バイアおよび層１２６、１２８を介して、コンデンサ１００を通過する、比較的大きな電流ループ１３０が生成される。こうした大きな電流経路１３０が、等価直列インダクタンス（ＥＳＬ）の増加につながる。
【００４４】
次に図１ｂを参照すると、代表的に１４２、１４４で示された、複数の、積み重ねられ、垂直に配置された全体としてＴ字型の電極を採用する、ランドグリッドアレイ（ＬＧＡ）コンデンサ１４０が示されている。ターミネーション１５２、１５４を使用して、導電トレース１６２、１６４への適切な技法によって、コンデンサ１４０をプリント回路基板１６０に取り付けることができる。先頭に矢印の付いた線で示されるように、動作時には、ターミネーション１５２、１５４、導電トレース１６２、１６４、ならびに、プリント回路基板１６０の内部導電バイアおよび層１６６、１６８を介して、コンデンサ１４０を通過する、比較的小さな電流ループ１７０が生成される。
【００４５】
素子の下部上にあり、プリント回路基板の導電トレースと接触する、それらそれぞれのターミネーションの部分に対応する、コンデンサ１００およびコンデンサ１４０の両方に対する活性ターミナルが、それぞれに形成された電流ループに寄与することを理解されたい。コンデンサ１４０に関して、比較的小さな電流ループ１７０は、等価直列インダクタンス（ＥＳＬ）の減少につながる。電流キャンセルループに関する諸態様は、ＥＳＬにかなりの影響を与える。合計ループサイズが小さくなるほど、素子のＥＳＬも小さくなる。しかしながら、さらにこうした減少は、以下でより詳細に論じるような競合する問題を提示する可能性がある、等価直列抵抗（ＥＳＲ）の減少にもつながる。
【００４６】
次に図２ａ、２ｂ、および２ｃを参照すると、前に図１ｂでアセンブルされた形で示されたような、既知のランドグリッドアレイ（ＬＧＡ）コンデンサの電極構成が示されている。当業者であれば理解されるように、全体としてＴ字型の電極１４２、１４４は、垂直に積み重ねられ、絶縁材料によって互いに分離され、全体として１８０で示される。複数の交互層でアセンブルされる場合、コンデンサ１４０（図１ｂ）は、コンデンサの「下部」、すなわち回路基板に取り付けられるコンデンサの部分にある、反対極性の電極１４２、１４４の間にギャップ２００（図２ｃ）が形成される。ＬＧＡコンデンサ設計では、ＥＳＬはギャップ２００の間隔によって主に制御されるものと理解されてきた。さらに、最高の周波数性能のためには、非常に小さなギャップを維持すること、および電流キャンセル構造を保持することが望ましいことも理解されてきた。
【００４７】
図３ａ、３ｂ、および３ｃを参照すると、活性電極に経路長を追加することによって、被制御の等価直列抵抗（ＥＳＲ）が提供される、本技術の第１の実施形態が示されている。図３ａおよび３ｂを参照すると、互いにほぼ鏡像である電極３４２、３４４のペアが示されていることが理解されよう。各電極３４２、３４４は、それぞれ電極１４２、１４４に対応する図２ａおよび２ｂに示された以前の構成とほぼ同じ全体領域を有するが、それぞれが増加した等価直列抵抗（ＥＳＲ）を提供する機構を含む。
【００４８】
より具体的に言えば、図３ａで認められるように、電極３４２の側面接触部分３５２、下部接触部分３５４、および中央領域部分３５６は、主電極領域とは分離されており、その結果、拡張導電経路が作成され、それによって、本技術のこの第１の例示的実施形態に従って構築されたコンデンサに、増加した経路長、したがって増加したＥＳＲが提供されることになる。当業者であれば、この経路がより長く、より狭く、および／またはより細いほど、ＥＳＲが大きくなることを理解されよう。図３ｂに示されるように、電極３４４の部分３６２、３６４、３６６によって、同様のこうした拡張導電経路が提供される。それぞれの電極の活性部分に直接接続していない、電極３４２の部分３５２および３５４ならびに電極３４４の対応する部分３６２、３６４は、様々な交互電極層の電気接続に関する微細銅ターミネーション（ＦＣＴ）向けに存在するが、実質的にはＥＳＲに寄与しない。ＦＣＴ接続を形成するための方法は、その全文がすべての点で本明細書に組み込まれた、本願の権利者が所有するRitterらの特許文献１７、名称「Method for forming plated terminations」に記載されている。
【００４９】
次に図３ｃを参照すると、コンデンサが、分離絶縁層（別々に識別されていない）の中の電極３４２、３４４に対応する、交互に積み重ねられた複数の電極層によって形成可能であることがわかる。さらに図３ｃを参照すると、層状に積み重ねられた場合、電極３４２および３４４の部分３５４および３６６が、それぞれ互いに重複していることに留意されたい。こうした重複により、図３ｃに示されるコンデンサのように、依然としてギャップ３２０の間隔によって主に制御される、等価直列インダクタンス（ＥＳＬ）を大幅に増加させることなく、コンデンサ内の電流キャンセルの増加が提供される。
【００５０】
図４ａ、４ｂ、および４ｃを参照すると、活性電極への経路長の追加によって被制御等価直列抵抗（ＥＳＲ）が提供される、本技術の第２の実施形態が示される。図４ａおよび４ｂを参照すると、互いにほぼ鏡像の電極４４２、４４４のペアが示されていることを理解されよう。各電極４４２、４４４は、それぞれ電極３４２、３４４に対応する図３ａおよび３ｂに示された以前の構成とほぼ同じ全体領域を有し、それぞれが増加した等価直列抵抗（ＥＳＲ）を提供する機構を含む。
【００５１】
より具体的に言えば、図４ａに示されるように、電極４４２の側面接触部分４５２、下部接触部分４５４、および中央領域部分４５６は、主電極領域とは分離されており、その結果、拡張導電経路が作成され、それによって、本技術のこの第２の例示的実施形態に従って構築されたコンデンサに、増加したＥＳＲが提供されることになる。図４ｂに示されるように、電極４４４の部分４６２、４６４、４６６によって、同様のこうした拡張導電経路が提供される。それぞれの電極の活性部分に直接接続していない、電極４４２の部分４５２および４５４ならびに電極４４４の対応する部分４６２、４６４は、図３ａおよび３ｂに関して論じたように、微細銅ターミネーション（ＦＣＴ）向けに存在する。
【００５２】
次に図４ｃを参照すると、コンデンサが、分離絶縁層（別々に識別されていない）の中の電極４４２、４４４に対応する、交互に積み重ねられた複数の電極層によって形成可能であることがわかる。さらに図４ｃを参照すると、層状に積み重ねられた場合、電極４４２および４４４の部分４５６および４６６が、それぞれ、互いに並行に整列しているが、図３ｃに示された第１の実施形態のように重複していないことに留意されたい。第１の実施形態の対応する部分３６６、３５６を覆う部分４５６、４６６にわずかなオフセットを提供することによって、電流キャンセル機能の一部を削る代わりに、改良された高周波性能を得ることができる。
【００５３】
次に図５ａ、５ｂ、および５ｃを参照すると、知られている４ターミナルのランドグリッド貫通（ＬＧＦ）コンデンサ５００の構造態様が示される。以前に示したコンデンサの場合と同様に、コンデンサ５００は、コンデンサ５００を製造するために絶縁層内に交互に積み重ねることが可能な、電極５４２、５４４の鏡像ペアに対応する。電極５４２は、主活性部分５６０と、２つがそれぞれ電極５４２の上部に沿い、２つが下部に沿った、４つのタブ５６２、５６４、５６６、５６８とを含む。
【００５４】
同様に、電極５４４は、主活性部分５７０と、２つがそれぞれ電極５４４の上部に沿い、２つが下部に沿った、４つのタブ５７２、５７４、５７６、５７８とを含む。図５ｃに示されるように、コンデンサ５００を形成するために電極５４２、５４４が交互に積み重ねられた場合、一般に、以前に識別されたギャップに対応し、コンデンサ５００のＥＳＬを制御する際にも役立つ、３つのギャップ５２０、５２２、５２４が形成される。
【００５５】
次に図６ａ、６ｂ、および６ｃに、図５ａ〜５ｃに示された既知の構成と同様であるが、活性電極に経路長を追加することを採用する本技術に従って構築された、ランドグリッド貫通コンデンサ６００の例示的実施形態の構造態様を示す。
【００５６】
図６ａ〜６ｃに示されるような被制御ＥＳＲコンデンサ６００は、図３ａ〜４ｃに示されたコンデンサに適用されるような本技術の前述の実施形態とはわずかに異なる。第１に、コンデンサ６００には、図５ａ〜５ｃに示されたコンデンサのタブ５６２、５６４、５７２、５７４に対応する上部のタブのペアがないことに留意されたい。さらに、図３ａ〜４ｃに示された本技術の例示的実施形態に関して開示された手法に従って、本実施形態を作成することができる（および、こうした可能な代替実施形態は権利放棄されない）が、図６ａ〜６ｃの例示的実施形態は、電極材料それ自体はＦＣＴ向けに保持しながら、各電極に単一の追加の経路長のみを提供する。
【００５７】
さらに、特に図６ａを参照すると、電極６４２には、タブ部分６５４、６５６に対応する拡張経路長タブが提供されていることが理解されよう。加えて、電極６４２の主活性領域とは電気的に絶縁されているが、コンデンサ６００のＦＣＴ「ダミー」または「アンカ（ａｎｃｈｏｒ）」タブ態様を提供するために、タブ部分６５８が保持される。本発明の一態様は、基本のＬＧＡアーキテクチャによって形成される小さな電流ループを維持すること、ＥＳＬを低く保つこと、および、同時に、ＥＳＲを増加させるために抵抗器タブに経路長を追加することであることに留意されたい。電極６４２への電気的接続としてタブ部分６５８が提供された場合、こうしたタブ部分は、最終的にタブ部分６５４、６５６と並行して接続されることになり、これによってタブの等価抵抗が低くなる。こうした実現可能性は、本発明の特定の諸実施形態で提供可能であるが、以下でより詳細に説明するように、デュアルコンデンサ構成要素の構成構造を可能にしたいという構想を持ったこの特定の実施形態では除外される。
【００５８】
図６ｂを参照すると、電極６４４が電極６４２のほぼ鏡像であることが理解されよう。したがって、電極６４４は、コンデンサに追加のＥＳＲを提供するように構成された拡張タブ部分６４４、６６６と、コンデンサ６００の構造内でＦＣＴ技術が使用できるように設けられた電気的に絶縁されたタブ部分６６８とを含む。
【００５９】
次に図６ｃを参照すると、コンデンサ６００は、完成したコンデンサを製造するために、複数の層が設けられ、ＦＣＴまたは他の既知の方法を使用して後でまとめて接続することができるように、絶縁材料の分離層（具体的に識別されていない）中の交互に積み重ねられた電極６４２、６４４によって組上げられることに留意されたい。さらに、電極の様々な層を積み重ねた結果として、ギャップ６２０、６２２、６２４が作成されるが、ギャップ６２２のみが素子のＥＳＬに影響を与えることにも留意されよう。外部接続の間隔基準を確立している本構成において、代替の実施形態を作製する場合に重要であるギャップ６２０、６２４が、電気的に絶縁されたタブ６５８、６６８を示している。このタブ６５８、６６８は、並列タブ接続を設けることによりＥＳＲを低減することが特定の環境で優位になる場合には、それぞれ電極と電気的に接続されうる。
【００６０】
また、図６ｃには、拡張タブ部分６５６および６６６が、図４ｃに関して説明した第２の実施形態に関して示されたのと同じように、重複しない並列構成で整列されることを示している。当業者であれば、ある特定の他の環境でその代替が望ましい場合、高周波性能を犠牲にして電流キャンセルを増加させるために、第３の実施形態への修正により図３ｃに示されたものとほぼ同様に拡張タブ６５６、６６６の重複構成を提供できることを理解されよう。
【００６１】
次に図７ａから７ｃを参照すると、２つの拡張タブの組み込みを除いて、図６ａから６ｃに関して参照されたものと同様の例示的コンデンサが示されている。図７ａおよび７ｂは、それぞれ、主に「ダミー」タブとしてＦＣＴサポートを提供する、追加の電気的に絶縁された部分７０４および７１４が提供されているという点でも、図６ａおよび６ｂとはわずかに異なる。
【００６２】
図７ａでは、主電極７４２が拡張部７５６および７５７を介してタブ７５４および７５５にそれぞれ接続される。外部タブ７５５は露出面７４３に沿った拡張部分を有し、そのどちらも、側面および下部エッジに外部ターミネーションを形成することになる。図７ａはさらに、最終ターミネーション構造において電極タブ７５３（図７ｂ）を補助するためにエッジに巻きつけた、７５８の絶縁アンカまたはダミータブを示す。同様に、絶縁されたダミータブ７０４は、拡張タブ７６７（図７ｂ）を使用して、下部ランド構造にダミータブを提供することになる。
【００６３】
図７ｂは図７ａの鏡像であり、反対極性用であるが、図７ａと同じ目的を有することになる。主電極７４４は、それぞれ７６４および７６５で外部タブ構造に接続する、拡張タブ７６６および７６７を有する。要素７１４および７６８は、図７ａの対応する機構と共に、外部ターミネーションの形成を補助することになる、絶縁されたダミータブである。
【００６４】
図７ｃは、図７ａおよび７ｂの構造（設計）に続く重複を示す。間に誘電体を備えたこうした構造は、本機構の例示的実施形態を生み出す単位セル（全体として７００）を形成する。こうした実施形態との関連において、図示された重複の結果として形成される２つの重要な構造がある。第１に、こうした組み合わされた条件では、拡張タブ７５６および７５７（図７ａに示される）が、図７ｂの拡張部７６６および７６７と完全に重複する。この例示的実施形態におけるこうした態様が、インダクタンスの低下に寄与する。結果として生じる第２の例示的利点は、示された機構７７２、７７４、７７６、および７７８で、２次的な容量の重複が存在することであり、これにより、以下でさらに詳細に説明するように、有利な第２の共振（ｒｅｓｏｎａｎｃｅ）が促進されることになる。１次重複、すなわち１次容量が、要素７７０に示される。現在言及されているインダクタンスの低下は、７２０、７２２、および７２４に示されたタブの分離をできる限り減らすことによって、さらに促進される。ダミータブおよび拡張部７５８は、側面および下部の第１の接触を形成するために、第１極性の電極タブ７５３と交互になる。同様に、ダミータブ７６８は、第２の極性用に側面および下部の第１の接触を形成するために、電極タブ７５５と共に機能する。図７ａの機構７５４および７０４と、図７ｂの機構７１４および７６４とを重複させることによって、各極性の第２の接触が形成される。
【００６５】
次に、図８ａ、８ｂ、および８ｃを参照すると、本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第１の部分の例示的実施形態の構造態様が示される。より具体的に言えば、図８ａ、８ｂ、および８ｃは、それぞれ、図６ａ、６ｂ、および６ｃとほぼ同一に対応することを理解されよう。図８ａは、主に「ダミー」タブとしてＦＣＴサポートを提供する、追加の電気的に絶縁された部分８０２、８０４、８０６が提供されているという点で、図６ａとはわずかに異なる。
【００６６】
同様に図８ｂは、アセンブルされた素子のＦＣＴ面のサポートも行う、電気的に絶縁された部分８１２、８１４、８１６を追加するという点で、図６ｂとは異なる。本発明の本実施形態のデュアル共振態様についてさらに説明しやすくするために、図８ａに示された電極層を「層Ａ」と示すことができる。同様に、図８ｂに示された電極層も「層Ｂ」と示すことができる。図８ｃは、層Ａおよび層Ｂの電極を交互に積み重ねることで達成される、重複配置構成を示す。
【００６７】
図６ｃに関して述べたように、中央に配置された拡張タブは互いにオフセットされていることに留意されたい。しかしながら、本技術の開示に完全に対応することにもなる特定の他の実施形態では、図３ｃに示されるような完全な重複構成も採用可能であることを理解されたい。
【００６８】
次に図９ａ、９ｂ、および９ｃに、本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第２の部分の例示的実施形態の構造態様を示す。図９ａ、９ｂ、および９ｃに示された構造上の細部を、それぞれ図５ａ、５ｂ、および５ｃのそれらと比較することで理解されるように、電極構成は多少類似している。明らかな相違点は、図９ａ、９ｂ、および９ｃの電極には、図５ａ、５ｂ、および５ｃに示されたような上部タブ５６２、５６４、５７２、５７４がなく、また図８ａおよび８ｂの部分８０２、８０４、８０６、８１２、８１４、および８１６と同様の、電気的に絶縁された部分９０２、９０４、９１４、９１６を含む、という点である。電気的に絶縁された部分９０２、９０４、９１４、９１６は、前述の電気的に絶縁されたタブ部分と同様に、完成された素子にＦＣＴ関連の「ダミータブ」態様を提供する。
【００６９】
本技術によれば、コンデンサ８００（図８ｃ）は、低Ｑ、高値のコンデンサセクションとして説明することができる。これに対して、コンデンサ９００（図９ｃ）は、低ＥＳＬ、低値のコンデンサセクションとして説明することが可能であり、この相対的値は、パターンの反復、すなわち「活性層」の数から導出される。さらに本技術によれば、デュアル値素子は、ターゲット値「Ｃ２」コンデンサを製造するために十分な層Ｃおよび層Ｄの組合せを積み重ねることによって作成することが可能であり、ターゲット値「Ｃ１」コンデンサを製造するために、十分な層Ａおよび層Ｂの組合せをまとめて積み重ねることができる。例示的な構成では、こうした目的は、選択された容量値を達成するために、Ｃ−Ｄ−Ｃ−Ｄ−Ａ−Ｂ−Ａ−Ｂ−Ａ−ＢまたはＡ−Ｂ−Ａ−Ｂ−Ａ−Ｂ−Ｄ−Ｃ−Ｄ−Ｃとして表されるシーケンスを積み重ねることによって達成可能である。当業者であれば、ターゲット値を達成するためには、こうした多くの層が必要になる可能性があることを理解されよう。さらに当業者であれば、Ａ−Ｂの組合せとＣ−Ｄの組合せとの間のような層の組合せ数は、所望の容量のターゲット値に応じて互いにまったく異なる可能性があることを容易に理解されよう。
【００７０】
拡張タブによって提供される相対的に増加されたＥＳＲに関して、当業者であれば、そのセグメントの抵抗が、タブの長さ、幅、または厚さを変更することによって増加または減少する可能性があることを理解されよう。さらに、相対的な抵抗を減少または増加させるために、それぞれ、材料またはドーパントの量を追加する刷り重ねによって、タブの材料を変更することができる。
【００７１】
次に図１０を参照すると、標準コンデンサと高ＥＳＲコンデンサとの比較がグラフによって示されており、同時に、本技術に従ったデュアルコンデンサ設計からのデュアル共振動作も示されている。図１０を見ればわかるように、デュアルコンデンサは、本技術に従ってコンデンサのうちの少なくとも１つが拡張抵抗器タブを使用し、並列に結合された第１のコンデンサ「Ｃ１」および第２のコンデンサ「Ｃ２」をまとめて収納することによって、本技術に従って作成することができる。このように並列に結合されたコンデンサを提供することによって、デュアル共振動作を達成することができる。
【００７２】
さらに図１０を参照すると、例示的構成では、例示的値６．８μＦを有する第１のコンデンサＣ１を、例示的値１３ｎＦを有する第２のコンデンサＣ２と並列に接続することができる。本技術に従って、第１のコンデンサＣ１を、拡張抵抗器タブを含むように構築することにより、デュアル共振の高ＥＳＲ  ＬＧＡ素子を作成することができる。特に図１０を参照すると、例えば図５ｃに示されるような標準ＬＧＡコンデンサ素子は、約１０ＭＨｚで共振ポイントを示ことが観察できる。本技術によれば、デュアル共振にも約１０ＭＨｚで第１の共振ポイントが与えられるが、コンデンサＣ２が存在することから、約２００ＭＨｚで第２の共振ポイントが与えられる。こうした結果は、図７ａ〜９ｃを参照しながら上記で説明したような要素の組合せを通じて達成可能である。
【００７３】
以上、本発明について、その特定の諸実施形態に関して詳細に説明してきたが、当業者であれば、前述の内容を理解することで、こうした諸実施形態への変更形態、変形形態、および等価形態が容易に生成できることを理解されよう。したがって、本開示の範囲は限定的ではなく例示的なものであり、当業者には直ちに明白なように、本開示は、こうした修正形態、変形形態、および／または追加形態の包含を排除するものではない。
【図面の簡単な説明】
【００７４】
【図１ａ】本技術との比較を示す、電流「ループ」経路長さの削減技術に基づいた低等価直列インダクタンス（ＥＳＬ）素子の開発における進歩を示す図である。
【図１ｂ】本技術との比較を示す、電流「ループ」経路長さの削減技術に基づいた低等価直列インダクタンス（ＥＳＬ）素子の開発における進歩を示す図である。
【図２ａ】知られているランドグリッドアレイ（ＬＧＡ）コンデンサの電極設計を示す図である。
【図２ｂ】知られているランドグリッドアレイ（ＬＧＡ）コンデンサの電極設計を示す図である。
【図２ｃ】知られているランドグリッドアレイ（ＬＧＡ）コンデンサの電極設計を示す図である。
【図３ａ】活性電極に経路長さを追加することによって被制御等価直列抵抗（ＥＳＲ）を提供する、本技術の第１の実施形態を示す図である。
【図３ｂ】活性電極に経路長さを追加することによって被制御等価直列抵抗（ＥＳＲ）を提供する、本技術の第１の実施形態を示す図である。
【図３ｃ】活性電極に経路長さを追加することによって被制御等価直列抵抗（ＥＳＲ）を提供する、本技術の第１の実施形態を示す図である。
【図４ａ】活性電極に経路長さを追加することによって被制御等価直列抵抗（ＥＳＲ）を提供する、本技術の第２の実施形態を示す図である。
【図４ｂ】活性電極に経路長さを追加することによって被制御等価直列抵抗（ＥＳＲ）を提供する、本技術の第２の実施形態を示す図である。
【図４ｃ】活性電極に経路長さを追加することによって被制御等価直列抵抗（ＥＳＲ）を提供する、本技術の第２の実施形態を示す図である。
【図５ａ】知られている４ターミナルのランドグリッド貫通（ＬＧＦ）コンデンサの構造態様を部分的に示す図である。
【図５ｂ】知られている４ターミナルのランドグリッド貫通（ＬＧＦ）コンデンサの構造態様を部分的に示す図である。
【図５ｃ】知られている４ターミナルのランドグリッド貫通（ＬＧＦ）コンデンサの構造態様を部分的に示す図である。
【図６ａ】活性電極に経路長さを追加することを採用する本技術に従って構築された、ランドグリッド貫通コンデンサの例示的実施形態の構造態様を示す図である。
【図６ｂ】活性電極に経路長さを追加することを採用する本技術に従って構築された、ランドグリッド貫通コンデンサの例示的実施形態の構造態様を示す図である。
【図６ｃ】活性電極に経路長さを追加することを採用する本技術に従って構築された、ランドグリッド貫通コンデンサの例示的実施形態の構造態様を示す図である。
【図７ａ】各電極へのデュアルアクセスのために追加された経路長さを組み込む、インダクタンスを低下させる形の本例示的実施形態の構造態様を示す図である。
【図７ｂ】各電極へのデュアルアクセスのために追加された経路長さを組み込む、インダクタンスを低下させる形の本例示的実施形態の構造態様を示す図である。
【図７ｃ】各電極へのデュアルアクセスのために追加された経路長さを組み込む、インダクタンスを低下させる形の本例示的実施形態の構造態様を示す図である。
【図８ａ】本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第１の部分の例示的実施形態の構造態様を示す図である。
【図８ｂ】本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第１の部分の例示的実施形態の構造態様を示す図である。
【図８ｃ】本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第１の部分の例示的実施形態の構造態様を示す図である。
【図９ａ】本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第２の部分の例示的実施形態の構造態様を示す図である。
【図９ｂ】本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第２の部分の例示的実施形態の構造態様を示す図である。
【図９ｃ】本技術に従って構築された例示的デュアルコンデンサである、高ＥＳＲ多重電極コンデンサの第２の部分の例示的実施形態の構造態様を示す図である。
【図１０】標準コンデンサと高ＥＳＲコンデンサとの比較を示し、デュアルコンデンサ設計からのデュアル共振動作を示すグラフ図である。
【図１ａ】
2009060080.tif 000003
【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
2009060080.tif 000023
【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
2009060080.tif 000027
【図９ｃ】
2009060080.tif 000028
【図１０】
2009060080.tif 000029
【外国語明細書】
2009060080000001.pdf