(57)【要約】【課題】高い通信速度を維持した状態で、ノイズの発生を抑止でき、信頼度の高い通信を実現可能な携帯通信機器を提供する。【解決手段】接続部２２１０と、ベースバンド回路２２０と、ベースバンド回路２２０と接続部２１０との間に配置された中継集積回路としてのブリッジＩＣ２３０、ブリッジＩＣ２３０とベースバンド回路２２０との間に介在される信号変換部２４０と、ベースバンド回路２２０と信号変換部２４０とを接続するパラレル通信路２９０および制御信号線３００と、ブリッジＩＣ２３０と信号変換部２４０とを接続するシリアル通信路３２０および制御信号線３１０とを有し、信号変換部２４０はブリッジＩＣ２３０によるシリアルデータをパラレルデータに変換してパラレル通信路２９０に転送し、ベースバンド回路２２０によるパラレルデータをシリアルデータに変換してシリアル通信路３２０に転送する。【選択図】図２
2009110090.tif 000002
【特許請求の範囲】
【請求項１】
シリアル転送方式のデータとパラレル転送方式のデータを相互に処理可能な携帯通信機器であって、
他の通信装置の接続ポートに接続される接続部と、
信号処理を行う信号処理部と、
前記信号処理部と前記接続部との間に配置された中継回路と、
前記中継回路と前記信号処理部との間に介在される信号変換部と、
前記信号処理部と前記信号変換部とを接続するパラレル通信路と、
前記中継回路と前記信号変換部とを接続するシリアル通信路と、を有し、
前記信号変換部は、
中継回路によるシリアルデータをパラレルデータに変換して前記パラレル通信路に転送し、信号処理部によるパラレルデータをシリアルデータに変換して前記シリアル通信路に転送する
ことを特徴とする携帯通信機器。
【請求項２】
前記パラレル通信路は、前記シリアル通信路より短い
ことを特徴とする請求項１記載の携帯通信機器。
【請求項３】
前記中継回路と前記信号変換部との間の通信は、制御信号に応じて行われ、
前記制御信号には、
つながっていることを通信相手に認識させるためのデータ端末レディ信号と、
つながっていることを認識したこと示すデータセットレディ信号と、を含み、
前記中継回路の前記データ端末レディ信号用端子と前記信号変換部のデータセットレディ信号用端子とが制御信号線により接続されている
請求項１または２記載の携帯通信機器。
【請求項４】
前記中継回路において、
前記データ端末レディ信号用が自身のデータセットレディ信号用端子に折り返して入力される
請求項３記載の携帯通信機器。
【請求項５】
前記制御信号には、
送信可能になったことを通信相手に知らせるためのキャリア検出信号をさらに含み、
前記中継回路のキャリア検出信号用端子と前記信号変換部のデータ端末レディ信号用端子が制御信号線により接続されている
請求項３または４記載の携帯通信機器。
【請求項６】
前記中継回路と前記信号変換部は同一基板上に形成されている
請求項３から５のいずれか一に記載の携帯通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル転送方式のデータとパラレル転送方式のデータを相互に処理可能な携帯通信機器に関するものである。
【背景技術】
【０００２】
携帯通信機器としては、携帯端末装置において、カード型通信機器(通信カード)を接続して通信可能なものが知られている（たとえば特許文献１参照）。
【０００３】
また、パーソナルコンピュータ(以下、ＰＣという)とたとえばＣＦ(Compact Flash)インタフェース（Ｉ／Ｆ）で接続して通信を行う携帯通信機器が知られている。
【０００４】
図７は、ＰＣとＣＦ(Compact Flash)インタフェースで接続して通信を行う携帯通信機器を適用した通信システムの構成例を示す図である。
【０００５】
図７の通信システム１は、携帯通信機器２とＰＣ３とがＣＦインタフェース（ＣＦＩ／Ｆ）４により接続されている。
携帯通信機器２は、各種信号処理を行うベースバンド(Base Band)回路（ベースバンドチップ）２−１と、ＰＣ３とベースバンド回路２−１をＣＦインタフェース４で接続する中継集積回路であるブリッジＩＣ２−２と、パラレルデータを転送するパラレルインタフェース（Ｉ／Ｆ）を形成するパラレル通信路２−３と、制御信号線２−４と、シリアルデータを転送するインタフェース（Ｉ／Ｆ）を形成するシリアル通信路２−５，２−６と、スイッチ２−７とを有している。
【０００６】
ベースバンド回路２−１は、パラレルデータ通信用のポート２１（ＰＴ０）と、汎用非同期送受信回路（ＵＡＲＴ：Universal Asynchronous Receiver-Transmitter）２２，２３を有している。
なお、ＵＡＲＴは、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換するためのデバイスである。
【０００７】
ブリッジＩＣ２−２は、パラレルデータインタフェース用のポート（ＰＴ０）２４と、シリアルインタフェース用のポート（ＰＴ１）２５とを有する。
【０００８】
そして、ベースバンド回路２−１のポート２１とブリッジＩＣ２−２のポート２４とがパラレル通信路２−３および制御信号線２−４により接続されている。
ベースバンド回路２−１のＵＡＲＴ２２とブリッジＩＣ２−２のポート２５とがシリアル通信路２−５により接続されている。
また、ベースバンド回路２−１のＵＡＲＴ２２とＣＦインタフェース４とがシリアル通信路２−６により接続されている。
【０００９】
このような構成において、ベースバンド回路２−１とブリッジＩＣ２−２はパラレルインタフェースで接続されている。
パラレルインタフェースは８bitで、ベースバンド回路２−２の通信速度が460kbpsのため、［460kbps × 8bit = 3.68Mbps］となり、本システムの通信速度3.1Mbpsを実現している。
【特許文献１】特開２００４−２４８２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、上述した携帯通信機器においては、ベースバンド回路２−１とブリッジＩＣ２−２とをパラレルインタフェース（パラレル通信路２−３）で直接接続して双方間の通信を行っていることから、信号パターンによるノイズが発生しやすくなっており、データ転送によりデータに誤りが生じるおそれがある。
【００１１】
シリアルインタフェースを使ったデータ転送を行うことも可能であるが、シリアルインタフェースポートは、速度が460kbpsまでしかサポートしていないため、期待値の3.1Mbpsを実現できない。
【００１２】
本発明の目的は、高い通信速度を維持した状態で、ノイズの発生を抑止でき、信頼度の高い通信を実現可能な携帯通信機器を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の観点の第１の観点の携帯通信機器は、シリアル転送方式のデータとパラレル転送方式のデータを相互に処理可能な携帯通信機器であって、他の通信装置の接続ポートに接続される接続部と、信号処理を行う信号処理部と、前記信号処理部と前記接続部との間に配置された中継回路と、前記中継回路と前記信号処理部との間に介在される信号変換部と、前記信号処理部と前記信号変換部とを接続するパラレル通信路と、前記中継回路と前記信号変換部とを接続するシリアル通信路と、を有し、前記信号変換部は、中継回路によるシリアルデータをパラレルデータに変換して前記パラレル通信路に転送し、信号処理部によるパラレルデータをシリアルデータに変換して前記シリアル通信路に転送する。
【００１４】
好適には、前記シリアル通信路は、前記パラレル通信路より短い。
【００１５】
好適には、前記中継回路と前記信号変換部との間の通信は、制御信号に応じて行われ、前記制御信号には、つながっていることを通信相手に認識させるためのデータ端末レディ信号と、つながっていることを認識したこと示すデータセットレディ信号と、を含み、前記中継回路の前記データ端末レディ信号用端子と前記信号変換部のデータセットレディ信号用端子とが制御信号線により接続されている。
【００１６】
好適には、前記中継回路において、前記データ端末レディ信号用が自身のデータセットレディ信号用端子に折り返して入力される。
【００１７】
好適には、前記制御信号には、送信可能になったことを通信相手に知らせるためのキャリア検出信号をさらに含み、前記中継回路のキャリア検出信号用端子と前記信号変換部のデータ端末レディ信号用端子が制御信号線により接続されている。
【００１８】
好適には、前記中継回路と前記信号変換部は同一基板上に形成されている。
【発明の効果】
【００１９】
本発明によれば、高い通信速度を維持した状態で、ノイズの発生を抑止でき、信頼度の高い通信を実現することが可能である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２１】
図１は、本発明の実施形態に係る携帯通信機器を適用した通信システムの構成例を示すブロック構成図である。
図２は、図１における携帯通信機器をより具体的に示すブロック構成図である。
【００２２】
本実施形態に係る通信機器システム１００は、図１に示すように、携帯通信機器２００とＰＣ４００とがＣＦインタフェース（ＣＦＩ／Ｆ）５００により接続されている。
【００２３】
携帯通信機器２００は、他の通信装置であるＰＣ４００とＣＦインタフェース５００により接続するための接続部２１０と、各種信号処理を行うベースバンド(Base Band)回路（ベースバンドチップ）２２０と、ＰＣ４００とベースバンド回路２２０をＣＦインタフェース５００を介して中継する中継集積回路であるブリッジＩＣ２３０と、ベースバンド回路２２０とブリッジＩＣ２３０との間に介在し本システムの通信速度3.1Mbpsを実現するための信号変換部２４０と、ベースバンド回路２２０および信号変換部２４０によりアクセス可能なメモリ２５０と、リセット回路２６０と、接続部２１０を介してＰＣ４００側から供給される電圧（たとえば＋３．３Ｖ  ＰＣ）により電源電圧ＶＤＤを生成するＤＣ−ＤＣコンバータ２８０と、電源回路２７０と、パラレルデータを転送するパラレルインタフェース（Ｉ／Ｆ）を形成するパラレル通信路２９０と、制御信号線３００と、シリアルデータを転送するインタフェース（Ｉ／Ｆ）を形成するシリアル通信路３２０，３３０，３４０と、スイッチ３５０と、を有している。
【００２４】
接続部２１０は、ＣＦコネクタ２１１と、ＵＳＢコネクタ２１２と、を有する。
ＣＦコネクタ２１１は、ＣＦインタフェース４００に接続され、携帯通信機器２００内においてはブリッジＩＣ２３０およびベースバンド回路２２０との間でデータ、制御信号が送受される。
また、ＣＦコネクタ２１１は、ＰＣ４００側から供給される電圧（たとえば＋３．３Ｖ  ＰＣ）をブリッジＩＣ２３０およびＤＣ-ＤＣコンバータ２８０に供給する。
ＵＳＢコネクタ２１２は、電源回路２７０に接続されている。
【００２５】
リセット回路２６０は、ＣＦコネクタ２１１を介して供給されるリセット信号ＣＦ ＲＳＴを受けてベースバンド回路２２０、ブリッジＩＣ２３０、および信号変換器２４０をリセットする。
【００２６】
ベースバンド回路２２０は、パラレルデータ通信用のポート２２１と、汎用非同期送受信回路（ＵＡＲＴ：Universal Asynchronous Receiver-Transmitter）２２２，２２３を有している。
なお、ＵＡＲＴは、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換するためのデバイスである。
【００２７】
ブリッジＩＣ２３０は、パラレルデータインタフェース用のポート（ＰＴ０）２３１と、シリアルインタフェース用のポート（ＰＴ１）２３２と、仕様（シリアル用であるＵＡＲＴ，ＳＭＡＲＴカード、データ入出力用ＤＩＯ、ＵＳＢ，パラレル）に応じてポート２３１のピンアサインをＰＣ４００等から設定可能なレジスタ（ＲＥＧ）２３３と、を有している。
図３に、ブリッジＩＣ２３０のレジスタ２３３の内容について示している。
【００２８】
信号変換部２４０は、たとえばＦＩＦＯ型ＵＡＲＴに構成されており、基本的にパラレルデータ通信用ポート２４１と、シリアルデータ通信用ポート２４２と、を有する。
そして、信号変換部２４０のポート２４１が、パラレル通信路２９０および制御信号線３００によりベースバンド回路２２０のポート２２１と接続されている。
また、信号変換部２４０のポート２４２が、シリアル通信路３２０と制御信号線３１０によりとブリッジＩＣ２３０のポート２３１と接続されている。
【００２９】
そして、本実施形態においては、信号変換部２４０と接続されるパラレル通信路２９０は、シリアル通信路３２０より短く形成されている。
これにより、パラレル通信のパターン距離をシリアル通信のパターン距離より短くでき、パラレル信号パターンによるノイズが発生しにくくなっており、データ転送によりデータに誤りが生じるおそれが抑止されている。
したがって、期待値の3.1Mbpsを実現でき、高い通信速度を維持した状態で、ノイズの発生を抑止でき、信頼度の高い通信を実現可能としている。
【００３０】
また、ベースバンド回路２２０のＵＡＲＴ２２２とブリッジＩＣ２３０のポート２３２とがシリアル通信路３３０により接続されている。
また、ベースバンド回路２２０のＵＡＲＴ２２３とＣＦコネクタ２１１とがとシリアル通信路３４０により接続されている。
【００３１】
図４は、本実施形態に係る信号変換部としてのＦＩＦＯ型ＵＡＲＴの一構成例を示すブロック図である。
【００３２】
図４のＵＡＲＴは、送信系２４１０、受信系２４２０、モデム制御回路２４３０、クロック生成部２４４０、データ系制御回路２４５０、割り込み制御回路２４６０、レジスタ選択回路２４７０、パワーダウン制御回路２４８０、および内部接続バス２４９０を有している。
送信系（ＴＸ）２４１０は、送信ＦＩＦレジスタ２４１１、送信シフトレジスタ２４１２、フロー制御回路２４１３、およびエンコーダ２４１４により構成されている。
受信系（ＲＸ）２４２０は、受信ＦＩＦレジスタ２４２１、受信シフトレジスタ２４２２、フロー制御回路２４２３、およびデコーダ２４２４により構成されている。
【００３３】
このような構成を有する信号変換部２４０は、シリアル通信路３２０を転送されたブリッジＩＣ２３０によるシリアルデータをパラレルデータに変換してパラレル通信路２９０に転送し、パラレル通信路２９０を転送されたベースバンド回路２３０によるパラレルデータをシリアルデータに変換してシリアル通信路３２０に転送する。
【００３４】
この信号変換部２４０とベースバンド回路２２０とのパラレル通信路２９０を介したデータ通信は制御信号線３００を転送されるモデム制御信号ＣＴＬ１により制御される。
同様に、信号変換部２４０とブリッジＩＣ２３０とのシリアル通信路３２０を介したデータ通信は制御信号線３１０を転送されるモデム制御信号ＣＴＬ２により制御される。
【００３５】
本実施形態においては、ブリッジＩＣ２３０との接続対象がＦＩＦＯ型ＵＡＲＴ（信号変換部２４０）であることから、ブリッジＩＣ２３０のレジスタ２３３の設定内容は図３における「ＵＡＲＴ」の内容となる。
【００３６】
具体的には、ピンＰ０はＴＸＤ（Transmit Data）、ピンＰ１はＲＸＤ(Receive Data)、ピンＰ２はｎＲＴＳ(Request To Send)、ピンＰ３はｎＤＴＲ(Data Terminal Ready)、ピンＰ４はｎＣＴＳ(Clear To Send)、ピンＰ５はｎＤＣＤ(Data Carrier Detect)、ピンＰ６はｎＤＳＲ(Data Set Ready)、ピンＰ７はｎＲＩ(Ring Indicate)、ピンＰ８はＳＴＳＣＨＧ＃(Wake Output To Host)、ピンＰ９はＧＰＯ(Side-band Output)０、ピンＰ１０はＧＰＯ１、ピンＰ１１はＧＰＯ２として割り当てられる。
ピンＰ０とピンＰ１はシリアル通信路３２０の一端部に接続され、ピンＰ２〜Ｐ１１は制御信号線３１０の一端部と接続される。
【００３７】
ここで、ＤＴＲはデータ端末レディを意味し、つながっていることを通信相手に認識させるための信号である。
ＤＳＲはデータセットレディを意味し、つながっていることを認識したこと示す信号である。
ＤＣＤはキャリア検出を意味し、送信可能になったことを通信相手に知らせるための信号である。
【００３８】
以下に、ブリッジＩＣ２３０と信号変換部２４０との間のモデム制御信号ＣＴＬ２について説明する。
【００３９】
図５は、本実施形態に係るブリッジＩＣ２３０と信号変換部（ＵＡＲＴＩＣ）２４０との主要な制御信号を含む接続状態を示す図である。
【００４０】
この例では、信号変換部２４０は、ピンＰ２０〜Ｐ２６が提供されている。
そして、ピンＰ２０はＲＸＤ、ピンＰ２１はＴＸＤ、ピンＰ２２はＣＴＳ、ピンＰ２３はＲＴＳ、ピンＰ２４はＤＳＲ、ピンＰ２５はＤＣＤ、ピン２６はＤＴＲとして割り当てられている。
【００４１】
ブリッジＩＣ２３０のピンＰ０（ＴＸＤ）と信号変換部２４０のピンＰ２０（ＲＸＤ）とが通信路３２１により接続されている。同様に、ブリッジＩＣ２３０のピンＰ１（ＲＸＤ）と信号変換部２４０のピンＰ２１（ＴＸＤ）とが通信路３２２により接続されている。
この接続はシリアル通信路３２０により行われる。
【００４２】
ブリッジＩＣ２３０のピンＰ２（ＲＴＳ）と信号変換部２４０のピンＰ２２（ＣＴＳ）とが制御信号線３１１により接続されている。
ブリッジＩＣ２３０のピンＰ４（ＣＴＳ）と信号変換部２４０のピンＰ２３（ＲＴＳ）とが制御信号線３１２により接続されている。
ブリッジＩＣ２３０のピンＰ３（ＤＴＲ）と信号変換部２４０のピンＰ２４（ＤＳＲ）とが制御信号線３１３により接続されている。
ブリッジＩＣ２３０のピンＰ５（ＤＣＤ）と信号変換部２４０のピンＰ２６（ＤＴＲ）とが制御信号線３１４により接続されている。
そして、ブリッジＩＣ２３０においては、ピンＰ３（ＤＴＲ）とピンＰ６（ＤＳＲ）とが接続されている。同様に、信号変換部２４０においては、ピンＰ２４（ＤＳＲ）とピンＰ２５（ＤＣＤ）とが接続されている。
【００４３】
このように、本実施形態においては、ブリッジＩＣ２３０と信号変換部（ＵＡＲＴＩＣ）２４０のＲＴＳ端子とＣＴＳ端子を互いに接続し、いわゆるハードフロー制御を可能としている（図５の＜１＞）。
【００４４】
また、本実施形態においては、ブリッジＩＣ２３０と信号変換部（ＵＡＲＴＩＣ）２４０は同一基板上に形成され、常時接続状態にあるため、ブリッジＩＣ２３０のＤＳＲ信号と信号変換部（ＵＡＲＴＩＣ）２４０のＤＴＲ信号とは接続せず、処理を簡略化している（図５の＜２＞）
これに対応して、ブリッジＩＣ２３０のＤＴＲ信号はブリッジＩＣ２３０自身のＤＴＲ信号を折り返している。
同様に、信号変換部（ＵＡＲＴＩＣ）２４０のＤＴＲ端子はブリッジＩＣ２３０のＤＣＤ端子（ピンＰ５）のみに接続されている。
【００４５】
これにより、ブリッジＩＣ２３０のＤＴＲ信号のオン、オフに応じて、信号変換部（ＵＡＲＴＩＣ）２４０のＤＴＲ信号をオン、オフさせる必要（ブリッジＩＣ２３０のＤＳＲ信号として伝える必要）がなくなる。
また、信号変換部（ＵＡＲＴＩＣ）２４０のＤＴＲ信号は、ブリッジＩＣ２３０のＤＣＤ信号のみの動作に使用できる。
【００４６】
以下、動作手順について説明する。
図６は、本実施形態に係るブリッジＩＣと信号変換部（ＵＡＲＴＩＣ）間の制御動作の基本的なフローを示す図である。
【００４７】
まず、システムに電力が供給される（ＳＴ１）。
【００４８】
ブリッジＩＣ２３０のＤＴＲをオンする（ＳＴ２）。
【００４９】
ブリッジＩＣ２３０のＤＳＲ信号がオンされる（ＳＴ３）。これは、ブリッジＩＣ２３０のＤＴＲ信号をＤＳＲ信号端子に折り返しているため、ステップＳＴ２の動作で、ステップＳＴ３の動作も同時に実行することができる。
【００５０】
ブリッジＩＣ２３０のＤＣＤ信号がオンされる（ＳＴ４）。これにより、信号変換部（ＵＡＲＴＩＣ）２４０より通信可能状態の信号が入る。
【００５１】
ハードフロー制御信号ＲＴＳ（ＣＴＳ）のオン、オフによりブリッジＩＣ２３０と信号変換部（ＵＡＲＴＩＣ）２４０間の通信が開始される（ＳＴ５）。
【００５２】
以上説明したように、本実施形態によれば、シリアル転送方式のデータとパラレル転送方式のデータを相互に処理可能な携帯通信機器２００は、他の通信装置の接続ポートに接続される接続部２１０と、信号処理を行うベースバンド回路（信号処理部）２２０と、ベースバンド回路２２０と接続部２１０との間に配置された中継集積回路としてのブリッジＩＣ２３０、ブリッジＩＣ２３０とベースバンド回路２２０との間に介在される信号変換部（ＵＡＴＲＩＣ）２４０と、ベースバンド回路２２０と信号変換部２４０とを接続するパラレル通信路２９０および制御信号線３００と、ブリッジＩＣ２３０と信号変換部２４０とを接続するシリアル通信路３２０および制御信号線３１０と、を有し、信号変換部２４０は、ブリッジＩＣ２３０によるシリアルデータをパラレルデータに変換してパラレル通信路２９０に転送し、ベースバンド回路２２０によるパラレルデータをシリアルデータに変換してシリアル通信路３２０に転送し、また、信号変換部２４０と接続されるパラレル通信路２９０は、シリアル通信路３２０より短く形成されていることから、以下の効果を得ることができる。
【００５３】
パラレル通信のパターン距離をシリアル通信のパターン距離より短くでき、パラレル信号パターンによるノイズが発生しにくくなっており、データ転送によりデータに誤りの発生が抑止される。
したがって、期待値の3.1Mbpsを実現でき、高い通信速度を維持した状態で、ノイズの発生を抑止でき、信頼度の高い通信を実現可能としている。
【００５４】
また、制御信号には、つながっていることを通信相手に認識させるためのデータ端末レディ信号ＤＴＲと、つながっていることを認識したことを示すデータセットレディ信号ＤＳＲと、送信可能になったことを通信相手に知らせるためのキャリア検出信号ＤＣＤとを含み、ブリッジＩＣ２３０データ端末レディ信号用端子と信号変換部２４０のデータセットレディ信号用端子とが制御信号線３１３により接続され、データ端末レディ信号用が自身のデータセットレディ信号用端子に折り返して入力され、ブリッジＩＣ２３０のキャリア検出信号用端子と信号変換部２４０のデータ端末レディ信号用端子が制御信号線３１４により接続されていることから、制御信号を削減でき、通信制御の簡単化を図ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る携帯通信機器を適用した通信システムの構成例を示すブロック構成図である。
【図２】図１における携帯通信機器をより具体的に示すブロック構成図である。
【図３】ブリッジＩＣのレジスタの内容について示す図である。
【図４】本実施形態に係る信号変換部としてのＦＩＦＯ型ＵＡＲＴの一構成例を示すブロック図である。
【図５】本実施形態に係るブリッジＩＣと信号変換部（ＵＡＲＴＩＣ）との主要な制御信号を含む接続状態を示す図である。
【図６】本実施形態に係るブリッジＩＣと信号変換部（ＵＡＲＴＩＣ）間の制御動作の基本的なフローを示す図である。
【図７】ＰＣとＣＦ(Compact Flash)インタフェースで接続して通信を行う携帯通信機器を適用した通信システムの構成例を示す図である。
【符号の説明】
【００５６】
１００・・・通信システム、２００・・・携帯通信機器、２１０・・・接続部、２２０・・・ベースバンド回路（信号処理部）、２３０・・・ブリッジＩＣ（中継集積回路）、２４０・・・信号変換部（ＵＡＲＴＩＣ）、２９０・・・パラレル通信路，３００，３１０・・・制御信号線、３２０，３３０，３４０・・・シリアル通信路、
４００・・・ＰＣ、５００・・・ＣＦインタフェース（ＣＦＩ／Ｆ）。
【図１】
2009110090.tif 000003
【図２】
2009110090.tif 000004
【図３】
2009110090.tif 000005
【図４】
2009110090.tif 000006
【図５】
2009110090.tif 000007
【図６】
2009110090.tif 000008
【図７】
2009110090.tif 000009