(57)【要約】【課題】ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。【解決手段】本発明に係る位相同期回路は、所定の時間間隔で入力信号と出力信号の位相差を算出し、その位相差に応じた電圧を出力する比較部８と、比較部８からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器５と、電圧制御発振器５への電圧の入力を、比較部８に所定の時間間隔内で段階的に行わせる制御タイミング発生部７とを含んでいる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較部と、
前記比較部からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器と、
前記電圧制御発振器への電圧の入力を、前記比較部に前記所定の時間間隔内で段階的に行わせる制御タイミング発生部とを含むことを特徴とする位相同期回路。
【請求項２】
前記入力信号はトランスポートストリームに含まれる時刻基準情報であり、前記比較部に入力される出力信号は前記電圧制御発振器からの出力信号のカウント情報であることを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記電圧制御発振器から出力される出力信号は前記トランスポートストリームに含まれる映像・音声ストリームをデコードする際に用いられることを特徴とする請求項２記載の位相同期回路。
【請求項４】
所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、
前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、
前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを含むことを特徴とする位相同期方法。
【請求項５】
前記入力信号はトランスポートストリームに含まれる時刻基準情報であり、前記比較ステップに入力される出力信号は前記電圧制御発振ステップからの出力信号のカウント情報であることを特徴とする請求項４記載の位相同期方法。
【請求項６】
前記電圧制御発振ステップから出力される出力信号は前記トランスポートストリームに含まれる映像・音声ストリームをデコードする際に用いられることを特徴とする請求項５記載の位相同期方法。
【請求項７】
請求項１から３いずれかに記載の位相同期回路から出力される出力信号を用いてトランスポートストリームに含まれる映像・音声ストリームをデコードするデコード部を含むことを特徴とするデコーダ装置。
【請求項８】
コンピュータに、
所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、
前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、
前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを実行させるためのプログラム。
【請求項９】
前記入力信号はトランスポートストリームに含まれる時刻基準情報であり、前記比較ステップに入力される出力信号は前記電圧制御発振ステップからの出力信号のカウント情報であることを特徴とする請求項８記載のプログラム。
【請求項１０】
前記電圧制御発振ステップから出力される出力信号は前記トランスポートストリームに含まれる映像・音声ストリームをデコードする際に用いられることを特徴とする請求項９記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路および位相同期方法ならびにデコーダ装置に関し、特にＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）２デコーダ装置における位相同期回路および位相同期方法に関する。
【背景技術】
【０００２】
ＭＰＥＧ２デコーダ装置では、トランスポートストリーム（ＴＳ：Ｔｒａｎｓｐｏｒｔ  Ｓｔｒｅａｍ）に挿入される時刻基準情報（ＰＣＲ：Ｐｒｏｇｒａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）の情報に基づきシステムタイムクロック（ＳＴＣ：Ｓｙｓｔｅｍ  Ｔｉｍｅ  Ｃｌｏｃｋ）を再生している。
【０００３】
また、ＭＰＥＧ２デコーダ装置のデコード部では、このシステムタイムクロック（ＳＴＣ）を再生するために生成される、一例として、２７ＭＨｚクロック、またはこの２７ＭＨｚクロックより生成された別クロック信号に基づき映像および音声のデコード処理が行われる。
【０００４】
そして、ビデオ出力部ではこのデコード部から出力された映像パラレル信号をＳＤＩ  （Ｓｅｒｉａｌ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ）信号に変換して出力する。
【０００５】
次に、本発明に関連するＭＰＥＧ２デコーダ装置の一例（たとえば、特許文献１参照）の構成およびＰＣＲ−ＰＬＬ（ＰＣＲ−Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）制御方法について図６を参照しながら説明する。
【０００６】
図６は本発明に関連するＭＰＥＧ２デコーダ装置の一例の構成図である。同図を参照すると、本発明に関連するＭＰＥＧ２デコーダ装置の一例は、入力されるトランスポートストリーム（ＴＳ）２１を映像・音声ストリーム２２と時刻基準情報（ＰＣＲ）２３とに分離するデマルチプレクサ（ＤＥＭＵＸ）部１とを含んでいる。
【０００７】
さらに本発明に関連するＭＰＥＧ２デコーダ装置の一例は、デマルチプレクサ（ＤＥＭＵＸ）部１から出力される映像・音声ストリーム２２を復号化するデコード部２と、デコード部２で復号化された映像パラレル信号２４が入力され、ＳＤＩ信号２５を出力するビデオ（ＶＩＤＥＯ）出力部３とを含んでいる。
【０００８】
さらに本発明に関連するＭＰＥＧ２デコーダ装置の一例は、デマルチプレクサ（ＤＥＭＵＸ）部１から出力される時刻基準情報（ＰＣＲ）の値と後述するシステムタイムクロック（ＳＴＣ）２６の値とを比較し、比較結果に応じた制御電圧２７を出力する比較部４を含んでいる。
【０００９】
さらに本発明に関連するＭＰＥＧ２デコーダ装置の一例は、比較部４から制御電圧２７を入力しその電圧に応じた周波数のクロック２８を発振する電圧制御発振器（ＶＣＸＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌａｔｏｒ）５を含んでいる。
【００１０】
また、電圧制御発振器（ＶＣＸＯ）５から出力されるクロック（一例として、２７ＭＨｚクロック）２８はデコード部２に入力されるとともに、後述するＳＴＣ生成部６に入力される。
【００１１】
ＳＴＣ生成部６は電圧制御発振器（ＶＣＸＯ）５から入力されたクロック２８をカウントし、システムタイムクロック（ＳＴＣ）２６を生成する。そして、生成したシステムタイムクロック（ＳＴＣ）２６は比較部４に入力される。
【００１２】
次に、このＭＰＥＧ２デコーダ装置のＰＣＲ−ＰＬＬ制御方法について説明する。
【００１３】
比較部４は時刻基準情報（ＰＣＲ）２３が入力されたタイミングで時刻基準情報（ＰＣＲ）２３の値と、ＳＴＣ生成部６で生成されたシステムタイムクロック（ＳＴＣ）２６の値とを比較し、その比較結果に応じて電圧制御発振器（ＶＣＸＯ）５に入力する制御電圧２７を出力している。
【００１４】
図７は本発明に関連するＭＰＥＧ２デコーダ装置の一例におけるＰＣＲ−ＰＬＬ制御方法の制御電圧対時刻基準情報（ＰＣＲ）のグラフ、図８は同ＰＣＲ−ＰＬＬ制御方法の２７ＭＨｚクロック周波数対時刻基準情報（ＰＣＲ）のグラフである。
【００１５】
図７を参照すると、比較部４に所定の時間間隔で時刻基準情報（一例として、ＰＣＲ３１および３２）が入力され、それら時刻基準情報ＰＣＲ３１および３２に応じて時刻基準情報比較部４から制御電圧Ｖ１およびＶ２が出力される例を示している。
【００１６】
図７はＰＣＲ３１が比較部４に入力されると、比較部４から出力される制御電圧２７がＶ１からＶ２に変更される例を示している。ＰＣＲ３が入力される場合もＰＣＲ３１と同様に制御電圧２７がＶ２から所定電圧に変更される。
【００１７】
図８を参照すると、比較部４に所定の時間間隔で時刻基準情報ＰＣＲ３１および３２が入力されると、それら時刻基準情報ＰＣＲ３１および３２に応じて電圧制御発振器（ＶＣＸＯ）５から周波数ｆ１およびｆ２の２７ＭＨｚクロック２８が出力される例を示している。
【００１８】
すなわち、比較部４からの制御電圧２７がＶ１からＶ２に変更されると、その変更に応じて電圧制御発振器（ＶＣＸＯ）５から出力される２７ＭＨｚクロック２８の周波数はｆ１からｆ２に変更される。
【００１９】
すなわち、制御電圧Ｖ１とＶ２の差分値が大きくなればなるほど電圧制御発振器（ＶＣＸＯ）５から出力される２７ＭＨｚクロック２８の単位時間当たりの周波数変化が大となることを図７および図８は示している。
【００２０】
一方、応答速度を位相差の絶対値に基づき変更するために、ＶＣＯの制御電圧の変化速度を変更する位相同期回路が特許文献２に開示されている。
【００２１】
【特許文献１】特開２００１−０２８５３７号公報
【特許文献２】特開２００１−１７７４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかし、図６に記載の本発明に関連するＭＰＥＧ２デコーダ装置の一例（特許文献１参照）では、ＰＣＲジッタが比較的大きいストリームを受信した場合、比較部４から出力される制御電圧２７の変化量も比較的大きくなり、このため２７ＭＨｚクロック２８の周波数を大きく変化させることになる。
【００２３】
このため、この２７ＭＨｚクロック２８を元に復号化処理を行うデコード部２の映像パラレル信号２４のクロックも比較的大きく変化することになり、ＭＰＥＧ２デコーダ装置から出力されるＳＤＩ信号２５のジッタ特性が悪くなるという課題がある。
【００２４】
また、ＰＣＲジッタが比較的大きいストリームを受信した場合の出力ＳＤＩ信号２５のジッタ特性が悪くなることの対策として、比較部４から出力される制御電圧２７の変化量にリミッタをかけて、制御電圧２７が一定以上の変化をしないようにしてＳＤＩ信号２５のジッタ特性の悪化を防止する方法がある。
【００２５】
しかし、この方法の場合、電圧制御発振器５から出力される２７ＭＨｚクロック２８の周波数の変化量が一定量以上大きくならないため、ＰＣＲ−ＰＬＬの追従性が悪くなるという課題がある。
【００２６】
また、特許文献２記載の発明は、ＶＣＯの制御電圧を求めた目標制御電圧へ移行させるために段階的に変更させるものではないため、本発明と目的が全く異なり、したがってその目的達成のための構成および効果も全く相違する別発明である。
【００２７】
そこで本発明の目的は、ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路および位相同期方法ならびにデコーダ装置を提供することにある。
【課題を解決するための手段】
【００２８】
前記課題を解決するために、本発明による位相同期回路は、所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較部と、前記比較部からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器と、前記電圧制御発振器への電圧の入力を、前記比較部に前記所定の時間間隔内で段階的に行わせる制御タイミング発生部とを含むことを特徴とする。
【００２９】
また、本発明による位相同期方法は、所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを含むことを特徴とする。
【００３０】
また、本発明によるデコーダ装置は、上記位相同期回路から出力される出力信号を用いてトランスポートストリームに含まれる映像・音声ストリームをデコードするデコード部を含むことを特徴とする。
【００３１】
また、本発明によるプログラムは、コンピュータに、所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを実行させるためのものであることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について添付図面を参照しながら説明する。
【００３４】
まず、第１実施形態について説明する。第１実施形態は位相同期回路の一例の構成および動作に関するものである。図１は本発明に係る位相同期回路の一例の構成図である。
【００３５】
同図を参照すると、本発明に係る位相同期回路は、所定の時間間隔で入力信号４１と出力信号４２の位相差を算出し、その位相差に応じた電圧を出力する比較部１１を含んでいる。
【００３６】
さらに、本発明に係る位相同期回路は、その比較部１１からの電圧が入力されその電圧に応じた周波数の出力信号４２を出力する電圧制御発振器１２と、その電圧制御発振器１２への電圧の入力を、比較部１１に所定の時間間隔内で段階的に行わせる制御タイミング発生部１３とを含んで構成される。
【００３７】
次に、本発明に係る位相同期回路の動作について説明する。図２は本発明に係る位相同期回路の一例の動作を示すフローチャートである。
【００３８】
同図を参照すると、まず、比較部１１は所定の時間間隔で入力信号４１と出力信号４２の位相差を算出し、その位相差に応じた電圧を出力する（ステップＳ１）。
【００３９】
次に、電圧制御発振器１２は比較部１１からの電圧が入力されその電圧に応じた周波数の出力信号４２を出力する（ステップＳ２）。
【００４０】
次に、制御タイミング発生部１３は、比較部１１に、電圧制御発振器１２に対する電圧の入力を所定の時間間隔内で段階的に行わせる（ステップＳ３）。
【００４１】
以上説明したように本発明の第１実施形態によれば、比較部１１から電圧制御発振器１２へ入力される電圧の変化量は制御タイミング発生部１３により段階的となるよう制御される。このため、ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能となる。
【００４２】
次に、第２実施形態について説明する。第２実施形態はデコーダ装置の一例の構成および動作に関するものである。図３は本発明に係るデコーダ装置の一例の構成図である。なお、図３において図６と同様の構成部分には同一番号を付し、その説明を省略する。
【００４３】
本発明に係るデコーダ装置は、一例としてＭＰＥＧ２デコーダ装置である。図３を参照すると、本発明に係るデコーダ装置は、少なくともトランスポートストリーム（ＴＳ）２１を入力し、時刻基準情報（ＰＣＲ）２３や映像・音声ストリーム２２などの各パケットをフィルタリングして出力するデマルチプレクサ（ＤＥＭＵＸ）部１を含んで構成される。
【００４４】
さらに本発明に係るデコーダ装置は、デマルチプレクサ（ＤＥＭＵＸ）部１から出力される映像・音声ストリーム２２を復号化するデコード部２と、デコード部２で復号化された映像パラレル信号２４が入力され、ＳＤＩ信号２５を出力するビデオ（ＶＩＤＥＯ）出力部３とを含んで構成される。
【００４５】
さらに本発明に係るデコーダ装置は、デマルチプレクサ（ＤＥＭＵＸ）部１から出力される時刻基準情報（ＰＣＲ）２３の値と後述するＳＴＣ生成部６から出力されるシステムタイムクロック（ＳＴＣ）２６の値とを比較し、その差分値に応じて後述する電圧制御発振器（ＶＣＸＯ）５への制御電圧を出力する比較部８を含んで構成される。
【００４６】
さらに本発明に係るデコーダ装置は、デマルチプレクサ（ＤＥＭＵＸ）部１から出力される時刻基準情報（ＰＣＲ）２３を入力し、ＰＣＲ送出周期を計算してＰＣＲ送出周期よりも短い周期（たとえば、ＰＣＲ送出周期の１／３の周期）の制御タイミング信号３３を出力する制御タイミング発生部７を含んで構成される。
【００４７】
さらに本発明に係るデコーダ装置は、比較部８からの制御電圧２７に応じて２７ＭＨｚクロック２８の周波数を変化させる電圧制御発振器（ＶＣＸＯ）５と、電圧制御発振器（ＶＣＸＯ）５からの２７ＭＨｚクロック２８をカウントしてシステムタイムクロック（ＳＴＣ）２６を生成するＳＴＣ生成部６とを含んで構成される。
【００４８】
さらに本発明に係るデコーダ装置は、電圧制御発振器（ＶＣＸＯ）５、制御タイミング発生部７および比較部８を制御する制御部９と、位相同期方法のプログラムが格納されるプログラム格納部１０とを含んで構成される。なお、プログラム格納部１０には図２にフローチャートで示す位相同期方法のプログラムが格納されている。
【００４９】
次に、本発明に係るデコーダ装置の動作について図４および図５を参照しながら説明する。図４は本発明に係るＭＰＥＧ２デコーダ装置の一例におけるＰＣＲ−ＰＬＬ制御方法の制御電圧対時刻基準情報（ＰＣＲ）のグラフ、図５は同ＰＣＲ−ＰＬＬ制御方法の２７ＭＨｚクロック周波数対時刻基準情報（ＰＣＲ）のグラフである。
【００５０】
図３において、制御タイミング発生部７は時刻基準情報（ＰＣＲ）２３を入力し、ＰＣＲ２３の周期より短い周期の制御タイミング信号３３（たとえば、ＰＣＲ送出周期が３３ｍｓの場合その１／３の周期１１ｍｓの制御タイミング信号）を出力する。
【００５１】
比較部８では、時刻基準情報（ＰＣＲ）２３の値とＳＴＣ生成部６から出力されるシステムタイムクロック（ＳＴＣ）２６の値とを比較し、その差分値に応じての制御電圧を変えて出力する。
【００５２】
このとき比較部８は、制御タイミング発生部７から出力される制御タイミング信号３３を受けたタイミングで制御電圧２７を変化させて出力する。
【００５３】
電圧制御発振器（ＶＣＸＯ）５は、比較部８から出力される制御電圧２７を入力し、２７ＭＨｚクロック２８を制御電圧２７に応じた周波数に変化させて出力する。
【００５４】
ここで、図４および図５に示すように、制御タイミング信号３３がＰＣＲ周期の１／３で出力される場合、ＰＣＲ３１入力からＰＣＲ３２入力までの間に制御電圧２７をＶ１からＶ２に変化させるとき、制御電圧２７は（Ｖ２−Ｖ１）／３ずつ３回に分けて変化する。
【００５５】
したがって、図７および図８に示すように、関連技術では制御電圧２７がＰＣＲ３１の入力タイミングで１度にＶ１からＶ２に変化しているのに対し、図４および図５に示す本発明の場合は、制御電圧２７が（Ｖ２−Ｖ１）／３ずつ３回に分けて変化しているので、１回の制御電圧変化量は関連技術に比べ小さくなり、その結果、２７ＭＨｚクロック２８の周波数変化量も小さくなるので、ＳＤＩ信号２５のジッタ特性も改善される。
【００５６】
また、比較部８に時刻基準情報（ＰＣＲ）２３が入力されてから次の時刻基準情報（ＰＣＲ）２３が入力されるまでに、電圧制御発振器（ＶＣＸＯ）５から出力される２７ＭＨｚクロック２８の周波数変化量は（ｆ２−ｆ１）となり、関連技術のＰＣＲ−ＰＬＬ制御方法と変わらないので、ＰＣＲ−ＰＬＬの追従性も関連技術と同等の性能にすることができる。
【００５７】
以上説明したように本発明の第２実施形態によれば、ＰＣＲジッタが比較的大きいトランスポートストリーム（ＴＳ）を受信しても、１回当りの電圧制御発振器（ＶＣＸＯ）に対する制御電圧の変化を関連技術の場合よりも少なくしている。このため、２７ＭＨｚクロック２８の単位時間当たりの周波数変動も小さくなり、よってＳＤＩ信号のジッタ特性を改善することが可能となる。
【００５８】
次に、第３実施形態について説明する。第３実施形態は位相同期方法のプログラムに関するものである。
【００５９】
第２実施形態において説明したとおり、本発明に係るデコーダ装置は、電圧制御発振器（ＶＣＸＯ）５、制御タイミング発生部７および比較部８を制御する制御部９と、位相同期方法のプログラムが格納されるプログラム格納部１０とを含んでいる（図３参照）。そして、プログラム格納部１０には図２にフローチャートで示す位相同期方法のプログラムが格納されている。
【００６０】
制御部９（“コンピュータ”）はプログラム格納部１０より上記プログラムを読出し、そのプログラムにしたがって電圧制御発振器（ＶＣＸＯ）５、制御タイミング発生部７および比較部８を制御する。その制御の内容は既に述べたのでここでの説明は省略する。
【００６１】
以上説明したように本発明の第３実施形態によれば、１回当りの電圧制御発振器（ＶＣＸＯ）に対する制御電圧の変化を関連技術の場合よりも少なくしている。このため、２７ＭＨｚクロック２８の単位時間当たりの周波数変動も小さくなり、よってＳＤＩ信号のジッタ特性を改善することが可能なプログラムが得られる。
【産業上の利用可能性】
【００６２】
本発明は、上記ＭＰＥＧ２デコーダ装置に限定されるものではなく、システムクロックのリファレンス情報を入力し、システムクロックを再生する装置であれば本発明の適用が可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る位相同期回路の一例の構成図である。
【図２】本発明に係る位相同期回路の一例の動作を示すフローチャートである。
【図３】本発明に係るデコーダ装置の一例の構成図である。
【図４】本発明に係るＭＰＥＧ２デコーダ装置の一例におけるＰＣＲ−ＰＬＬ制御方法の制御電圧対時刻基準情報（ＰＣＲ）のグラフである。
【図５】同ＰＣＲ−ＰＬＬ制御方法の２７ＭＨｚクロック周波数対時刻基準情報（ＰＣＲ）のグラフである。
【図６】本発明に関連するＭＰＥＧ２デコーダ装置の一例の構成図である。
【図７】本発明に関連するＭＰＥＧ２デコーダ装置の一例におけるＰＣＲ−ＰＬＬ制御方法の制御電圧対時刻基準情報（ＰＣＲ）のグラフである。
【図８】同ＰＣＲ−ＰＬＬ制御方法の２７ＭＨｚクロック周波数対時刻基準情報（ＰＣＲ）のグラフである。
【符号の説明】
【００６４】
１  デマルチプレクサ（ＤＥＭＵＸ）部
２  デコード部
３  ビデオ（ＶＩＤＥＯ）出力部
５  電圧制御発振器（ＶＣＸＯ）
６  ＳＴＣ生成部
７  制御タイミング発生部
８  比較部
９  制御部
１０  プログラム格納部
１１  比較部
１２  電圧制御発振器
１３  制御タイミング発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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