(57)【要約】【課題】より微細化を図ることが可能な半導体装置を提供する。【解決手段】半導体装置１００は、半導体基板と、第１ないし第３の高耐圧絶縁ゲート型電界効果トランジスタと、半導体基板中に形成され、第１、第２の高耐圧絶縁ゲート型電界効果トランジスタを素子分離する第１の素子分離絶縁膜と、半導体基板中に形成され、第１、第３の高耐圧絶縁ゲート型電界効果トランジスタを素子分離する第２の素子分離絶縁膜と、第１の素子分離絶縁膜の下に形成された第１の不純物拡散層と、第２の素子分離絶縁膜の下に形成された第２の不純物拡散層と、を備える。第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、第１の素子分離絶縁膜上に跨って共通に接続されており、第２の不純物拡散層の不純物濃度は、第１の不純物拡散層の不純物濃度よりも高い。【選択図】図１
2009206492.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主表面上に形成された第１の高耐圧絶縁ゲート型電界効果トランジスタと、
前記半導体基板の主表面上に形成された第２の高耐圧絶縁ゲート型電界効果トランジスタと、
前記半導体基板の主表面上に形成された第３の高耐圧絶縁ゲート型電界効果トランジスタと、
前記半導体基板中に形成され、第１の高耐圧絶縁ゲート型電界効果トランジスタと前記第２の高耐圧絶縁ゲート型電界効果トランジスタとを素子分離する第１の素子分離絶縁膜と、
前記半導体基板中に形成され、第１の高耐圧絶縁ゲート型電界効果トランジスタと前記第３の高耐圧絶縁ゲート型電界効果トランジスタとを素子分離する第２の素子分離絶縁膜と、
前記第１の素子分離絶縁膜の下に形成された第１導電型の第１の不純物拡散層と、
前記第２の素子分離絶縁膜の下に形成された第１導電型の第２の不純物拡散層と、を備え、
前記第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と前記第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、前記第１の素子分離絶縁膜上に跨って共通に接続されており、
前記第２の不純物拡散層の不純物濃度は、前記第１の不純物拡散層の不純物濃度よりも高い
ことを特徴とする半導体装置。
【請求項２】
前記第２の不純物拡散層の不純物濃度のピークの前記半導体基板における深さは、前記第１の不純物拡散層の不純物濃度のピークの前記半導体基板における深さよりも深い
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の高耐圧絶縁ゲート型電界効果トランジスタのドレインと前記第３の高耐圧絶縁ゲート型電界効果トランジスタのドレインとの間の電位差が、前記第１の高耐圧絶縁ゲート型電界効果トランジスタのドレインと前記第２の高耐圧絶縁ゲート型電界効果トランジスタのドレインとの間の電位差よりも大きくなる
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の高耐圧絶縁ゲート型電界効果トランジスタのドレインと前記第３の高耐圧絶縁ゲート型電界効果トランジスタのドレインとは、前記第２の素子分離絶縁膜を介して、隣接している
ことを特徴とする請求項１ないし３の何れかに記載の半導体装置。
【請求項５】
前記高耐圧絶縁ゲート型電界効果トランジスタは、ＮＡＮＤ型フラッシュメモリのロウデコーダのコア部に用いられる
ことを特徴とする請求項１ないし４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置を制御するための高耐圧ＭＯＳトランジスタに適用される半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、例えば、ＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリには、メモリセルのワード線を選択するロウデコーダ回路が設けられている。このロウデコーダ回路は、ワード線に対応する高耐圧ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）がアレイ状に配置されている構造になっている。
【０００３】
ここで、メモリセルトランジスタへの書込み時、書込み行うメモリセルトランジスタをデコードする際には、該当する高耐圧ＭＯＳトランジスタのドレインにはプログラム電圧（例えば、２４Ｖ程度）の高電圧が印加される。
【０００４】
このとき、書込み行うメモリセルトランジスタと同一ブロック内のビット線方向のメモリセルトランジスタのワード線に接続された高耐圧ＭＯＳＦＥＴのドレインには、パス電圧（例えば、１３Ｖ程度）が印加される。
【０００５】
これらのプログラム電圧およびパス電圧を、ワード線を介してそれぞれのメモリセルトランジスタのゲートに供給し、これらのメモリセルトランジスタをオンさせている。
【０００６】
また、書込みを行わないメモリセルのブロックに対応する高耐圧ＭＯＳトランジスタの拡散層のドレインは、０Ｖとなる。
【０００７】
したがって、メモリセルトランジスタへの書込み時、それぞれの高耐圧ＭＯＳＦＥＴを素子分離する素子分離絶縁膜には、大きな電圧が印加されることになる。
【０００８】
そして、例えば、素子分離絶縁膜を十分に形成していない場合は、該素子分離絶縁膜で、いわゆるフィールド反転が発生し、隣接する高耐圧ＭＯＳＦＥＴ間で電流が流れ得る。
【０００９】
そこで、従来の半導体装置には、例えば、それぞれの高耐圧ＭＯＳＦＥＴ間の耐圧を確保する為、素子分離絶縁膜の直下には、フィールド反転防止層としてボロンイオン（Ｂ）を、例えば、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３程度打ち込むものがある（例えば、特許文献１参照。）。
【００１０】
また、他の従来の半導体装置には、素子分離絶縁膜上に０Ｖまたは負の電位が印加されたシールド用ゲートが設けられたものがある。これにより、素子分離絶縁膜間のチャネルの形成が抑制され、フィールド反転が防止される（例えば、特許文献２参照。）。
【００１１】
これらの上記従来の半導体装置により、メモリセルトランジスタへの書込み時に、該プログラム電圧を印加された、高耐圧ＭＯＳＦＥＴに隣接する高耐圧ＭＯＳＦＥＴとの素子分離絶縁膜の耐圧を保つことができる。すなわち、ＮＡＮＤ型フラッシュメモリが正しい動作を実現することができる。
【００１２】
しかしながら、上記従来の半導体装置の構成では、隣接する高耐圧ＭＯＳＦＥＴの拡散層（ドレイン）間において、高電位差が生じる場合に、パンチスルーに対する耐圧をより確実に確保するためには、該素子分離絶縁膜にある程度の幅（例えば、２ｕｍ程度）の確保が必要である。
【００１３】
したがって、従来の不揮発性半導体記憶装置において、微細化が困難になるという問題がある。
【特許文献１】特開２００４−２９７０４４号公報
【特許文献２】特開２００６−５９９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、より微細化を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る実施例に従った半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の主表面上に形成された第１の高耐圧絶縁ゲート型電界効果トランジスタと、
前記半導体基板の主表面上に形成された第２の高耐圧絶縁ゲート型電界効果トランジスタと、
前記半導体基板の主表面上に形成された第３の高耐圧絶縁ゲート型電界効果トランジスタと、
前記半導体基板中に形成され、第１の高耐圧絶縁ゲート型電界効果トランジスタと前記第２の高耐圧絶縁ゲート型電界効果トランジスタとを素子分離する第１の素子分離絶縁膜と、
前記半導体基板中に形成され、第１の高耐圧絶縁ゲート型電界効果トランジスタと前記第３の高耐圧絶縁ゲート型電界効果トランジスタとを素子分離する第２の素子分離絶縁膜と、
前記第１の素子分離絶縁膜の下に形成された第１導電型の第１の不純物拡散層と、
前記第２の素子分離絶縁膜の下に形成された第１導電型の第２の不純物拡散層と、を備え、
前記第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と前記第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、前記第１の素子分離絶縁膜上に跨って共通に接続されており、
前記第２の不純物拡散層の不純物濃度は、前記第１の不純物拡散層の不純物濃度よりも高い
ことを特徴とする。
【発明の効果】
【００１６】
本発明の一態様に係る半導体装置によれば、より微細化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明は、不揮発性半導体記憶装置を制御する高耐圧ＭＯＳＦＥＴがアレイ状に複数配置された半導体装置に関する。これらの高耐圧ＭＯＳＦＥＴの素子分離の耐圧を適正化する。これにより、高集積化を図る。
【００１８】
以下、本発明に係る各実施例について図面に基づいて説明する。
【００１９】
なお、以下の実施例においては、本発明の半導体装置が適用される不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを選択した場合について説明する。
【００２０】
しかし、同様の構成を有する他の不揮発性半導体記憶装置や他の半導体装置に適用することも可能である。
【実施例１】
【００２１】
図１は、本発明の一態様である実施例１の半導体装置１００を備えるＮＡＮＤ型フラッシュメモリ１０００のメモリセルアレイとその周辺回路の一例を模式的に示す図である。
【００２２】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１０００は、ロウデコーダ１００１と、メモリセルアレイ１００２と、センスアンプ１００３と、ソース線ドライバ１００４と、を備える。
【００２３】
ロウデコーダ１００１は、ワード線ＷＬ１〜ＷＬ８のうちの１本、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。また、ロウデコーダ１００１は、ロウメインデコーダ回路部１００５と、コア部（ロウサブデコーダ回路部）１００６と、を有する。
【００２４】
ロウメインデコーダ回路部１００５は、ロウアドレス信号をデコードして、ロウアドレスデコード信号をコア部１００６に送信する。
【００２５】
コア部１００６は、転送ゲート線ＴＧにゲートが共通に接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳと、複数の高耐圧ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と、を有する。
【００２６】
メモリセルアレイ１００２は、マトリクス状に配置された複数個のＮＡＮＤセル（メモリセル）１００７を有している。
【００２７】
ＮＡＮＤセル１００７のそれぞれは、８個のメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、半導体基板の主表面上にゲート絶縁膜を介して設けられた浮遊ゲート電極、浮遊ゲート電極上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御ゲート電極を備えた積層構造である（図示せず）。
【００２８】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２の間に、その電流経路が直列接続されるように配置されている。
【００２９】
なお、メモリセルトランジスタＭＴの個数は、８個に限らず、例えば、１６個、３２個、６４個等であってもよい。
【００３０】
また、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセル１００７を選択できれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていてもよい。
【００３１】
同一列にあるメモリセルトランジスタＭＴの制御電極はワード線ＷＬ１〜ＷＬ８のいずれかに共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートはそれぞれセレクトゲートＳＧＤ、ＳＧＳに接続されている。
【００３２】
また、同一行にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ１〜ＢＬｎのいずれかに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、ソース線ドライバ１００４に接続されている。
【００３３】
センスアンプ１００３は、選択されたメモリセルトランジスタＭＴから読み出したデータを増幅するように構成されている。
【００３４】
ソース線ドライバ１００４は、ソース線ＳＬに電圧を印加するように構成されている。
【００３５】
なお、図１においては、メモリセルアレイ１００２内に１つのブロックを代表的に記載し、このブロックに対応するコア部１００６内の構成を記載している。しかし、メモリセルアレイ１００２内には、複数のブロックが含まれている。これらのブロックに対応するように、コア部１００６内には、トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳと、複数の高耐圧絶縁ゲート型電界効果トランジスタＴＲと、が含まれる。
【００３６】
次に、ＮＡＮＤ型フラッシュメモリ１０００のロウデコーダのコア部に用いられる高耐圧絶縁ゲート型電界効果トランジスタの構成・機能について、詳細に説明する。
【００３７】
また、本実施例においては、半導体基板の導電型をＰ型とした場合について説明する。しかし、デバイスの極性を逆にすることにより、Ｎ型の半導体基板を用いてもよい。
【００３８】
図２は、高耐圧絶縁ゲート型電界効果トランジスタを含む半導体装置１００の構成の一例を模式的に示す平面図である。なお、簡単のため、図２においては、コンタクト電極９および層間絶縁膜１０等の構成は、省略している。
【００３９】
また、図３は、図２中のＹ−Ｙ´線に沿った半導体装置１００の断面構造図である。また、図４は、図２中のＺ−Ｚ´線に沿った半導体装置１００の断面構造図である。また、図５は、図２中のＶ−Ｖ´線に沿った半導体装置１００の断面構造図である。
【００４０】
図２ないし図４に示すように、半導体装置１００は、半導体基板７と、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２と、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３と、第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４と、を備える。
【００４１】
さらに、半導体装置１００は、第１の素子分離絶縁膜（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４ａと、第２の素子分離絶縁膜４ｂと、第１導電型（ここではＰ型）の第１の不純物拡散層５と、第１導電型（ここではＰ型）の第２の不純物拡散層２と、を備える。
【００４２】
半導体基板７は、第１導電型（ここではＰ型）であり、その不純物濃度は、例えば、１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３程度である。
【００４３】
第１ないし第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１〜ＴＲ４は、半導体基板７の主表面上に形成されている。
【００４４】
また、第１、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ２は、書込み動作が同時になされる１つのブロックに含まれるメモリセルトランジスタに、それぞれ接続されている。
【００４５】
また、第３、第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３、ＴＲ４は、書込み動作が同時になされる１つの他のブロック（該ブロックと異なるブロック）に含まれるメモリセルトランジスタに、それぞれ接続されている。
【００４６】
ここで、第１の素子分離絶縁膜４ａは、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２との間、および第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３と第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４との間に、ゲート長方向（図２の縦方向）に沿って、半導体基板７中に形成されている。
【００４７】
この第１の素子分離絶縁膜４ａにより、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２との間が素子分離されるようになっている。さらに、この第１の素子分離絶縁膜４ａにより、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３と第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４との間が素子分離するようになっている。
【００４８】
また、第２の素子分離絶縁膜４ｂは、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３との間、および第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２と第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４との間に、ゲート幅方向（図２の横方向）に沿って、半導体基板７中に形成されている。
【００４９】
この第２の素子分離絶縁膜４ｂにより、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３との間が、素子分離されるようになっている。さらに、第２の素子分離絶縁膜４ｂにより、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２と第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲとの間が、素子分離されるようになっている。
【００５０】
第１、第２の素子分離絶縁膜４ａ、４ｂの半導体基板７の表面からの深さは、例えば、約２００〜４００nmである。
【００５１】
なお、ここでは、第１の素子分離絶縁膜４ａと第２の素子分離絶縁膜４ｂとは、半導体基板７の主表面で直交している。
【００５２】
これらの第１、第２の素子分離絶縁膜４ａ、４ｂによって、半導体基板７が複数の素子領域１２、１３に素子分離されている。
【００５３】
素子領域１２には、例えば、リンイオン（P）１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３程度の第２導電型（ｎ型）のｎ−拡散層（ソース・ドレイン領域）３が形成されている。このｎ−拡散層３の中心付近には、例えば、ヒ素（Ａｓ）イオンが１×１０２０／ｃｍ３〜１×１０２１／ｃｍ３程度の濃度で含まれる第２導電型（ｎ型）のｎ＋拡散層６が形成されている。
【００５４】
また、素子領域１３には、例えば、ボロン（Ｂ）イオン濃度が１×１０２０／ｃｍ３〜１×１０２１／ｃｍ３の第１導電型（ｐ型）のｐ＋拡散層８が形成されている。
【００５５】
また、図２ないし図４に示すように、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１のゲート電極１と第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２のゲート電極１とは、第１の素子分離絶縁膜４ａ上に跨って共通に接続されている。すなわち、これらのゲート電極１は、素子領域１２上および素子分離絶縁膜４ａ上に、ゲート絶縁膜（図示せず）を介して形成されている。
【００５６】
同様に、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３のゲート電極１と第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４のゲート電極１とは、第１の素子分離絶縁膜４ａ上に跨って共通に接続されている。同様に、これらのゲート電極１は、素子領域１２上および素子分離絶縁膜４ａ上に、ゲート絶縁膜（図示せず）を介して形成されている。
【００５７】
また、第２の素子分離絶縁膜４ｂ上には第１乃至第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４のゲート電極は形成されていない。すなわち、図２中において横方向に隣接する第１及び第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ２のゲート電極と、これら第１及び第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ２と縦方向に隣接する第３及び第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３、ＴＲ４のゲート電極とは、接続されていない。
【００５８】
また、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１のドレインと第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３のドレインとは、第２の素子分離絶縁膜４ｂを介して、隣接している。同様に、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２のドレインと第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４のドレインとは、第２の素子分離絶縁膜４ｂを介して、隣接している。
【００５９】
また、図３に示すように、第２の不純物拡散層２は、第１及び第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３間に形成された２つの第２の素子分離絶縁膜４ｂの下から第２の素子分離絶縁膜４ｂに挟まれたｐ＋拡散層８の下に連続的に形成されている。この第２の不純物拡散層２は、不純物拡散層２ａと不純物拡散層２ｂと、を含む。
【００６０】
不純物拡散層２ａは、第２の素子分離絶縁膜４ｂの下に形成されている。不純物拡散層２ｂも、第２の素子分離絶縁膜４ｂの下に形成されている。これらの不純物拡散層２ａ、２ｂは、少なくともフィールド反転防止層として機能する。
【００６１】
なお、不純物拡散層２ａは、不純物拡散層２ｂよりも幅が狭く不純物濃度が高くなるように形成されている。さらに、不純物拡散層２ａの不純物濃度のピークの半導体基板７における深さは、不純物拡散層２ｂの不純物濃度のピークの半導体基板７における深さよりも深くなるように形成されている。
【００６２】
例えば、不純物拡散層２ｂの不純物濃度（ボロンイオン（Ｂ））は、１×１０１６／ｃｍ３〜１×１０１７／ｃｍ３程度である。一方、不純物拡散層２ａの不純物濃度（ボロンイオン（Ｂ））は、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３程度である。
【００６３】
なお、不純物拡散層２ａ、２ｂがオーバーラップしている領域が存在する場合もある。また、不純物拡散層２ｂは、必要に応じて省略されてもよい。また、不純物拡散層２ｂは、第２の素子分離絶縁膜４ｂの下のみに形成され、ｐ＋拡散層８の下に形成されていなくても良い。
【００６４】
また、図４に示すように、第１の不純物拡散層５は、第１の素子分離絶縁膜４ａの下に形成されている。この第１の不純物拡散層５は、フィールド反転防止層として機能するようになっている。
【００６５】
この第１のフィールド反転防止層５の不純物濃度及び濃度分布のピークは、ここでは、例えば、不純物拡散層２ｂと同じである。
【００６６】
すなわち、第２の不純物拡散層２は、第１の不純物拡散層５よりも幅が狭く不純物濃度が高くなるように形成されている。さらに、第２の不純物拡散層２の不純物濃度のピークの半導体基板７における深さは、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように設定されている。
【００６７】
また、図２、図５に示すように、半導体基板７上に層間絶縁膜１０が形成されている。  ｎ＋拡散層６には、層間絶縁膜１０を貫通するコンタクト電極９が接続され、第１ないし第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１〜ＴＲ４のソースまたはドレインに電位を供給している。
【００６８】
ここで、図６は、２つの第１、第２の不純物拡散層５、２の不純物濃度を比較した図である。
【００６９】
なお、図６において、線Ａは、図２のＹ−Ｙ線上のＸ１地点の第２の不純物拡散層２の不純物濃度の分布を示している。また、線Ｂは、図２のＺ−Ｚ線上のＸ２地点の第１の不純物拡散層５の不純物濃度の分布を示している。また、図６において、横軸は第１、第２の素子分離絶縁膜４ａ、４ｂの底面から半導体基板７の下面側への深さを表し、縦軸は不純物濃度をlogスケールで表す。
【００７０】
ここで、図６に示すように、第１、第２の素子分離絶縁膜４ａ、４ｂの底部付近の深さの不純物濃度は、第１、第２の不純物拡散層５、２（線Ａ、Ｂ）ともほぼ同じである。
【００７１】
しかし、深さが深い部分において、第２の不純物拡散層２（線Ａ）は、不純物濃度が高くなっている。
【００７２】
一方、第１の不純物拡散層５（線Ｂ）は、第１の素子分離絶縁膜４ａの底部付近の深さをピークに深くなるほど不純物濃度が低くなっている。
【００７３】
上記のような半導体装置１００の構成により、以下の（１）〜（３）の効果が得られる。
【００７４】
（１）第１の効果は、ゲート電極１の下の第１の不純物拡散層（フィールド反転防止層）５の不純物濃度と、ゲート電極１が共通に接続されていない素子領域間の第２の不純物拡散層（フィールド反転防止層）２の不純物濃度と、を適正化することができる。これにより、高耐圧絶縁ゲート型電界効果トランジスタが転送する電圧の低下を抑制しつつ、パンチスルー耐圧をより向上することができる。
【００７５】
例えば、転送ゲートトランジスタである高耐圧絶縁ゲート型電界効果トランジスタＴＲ１のゲート電極には、例えば１０〜３０V程度の高電界が加わる。このため、ゲート電極１の下の第１の素子分離絶縁膜４ａ間に挟まれたウェル領域には空乏層が広がる。この状態で、第１の不純物拡散層５の不純物濃度が必要以上に高いと、しきい値電圧が上昇し、ワード線ＷＬ１乃至ＷＬ８に転送する電圧が降下する問題が生じ得る。
【００７６】
さらに、ゲート長方向（図２の縦方向）に隣接する素子領域間では、この縦方向に隣接する素子領域間の電位差が問題となる。
【００７７】
例えば、ゲート長方向（図２の縦方向）に隣接する素子領域間には、例えば、２０V程度の電位差が生じる場合がある。この一例として、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１に接続されたメモリセルトランジスタにデータを書き込む場合について説明する。
【００７８】
この場合、第１、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ２のゲート電極に、例えば、２４Ｖを印加し、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１のドレインにプログラム電圧（例えば、２３Ｖ）を印加し、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２のドレインにパス電圧（例えば、１３Ｖ）を印加する。これにより、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１に接続されたメモリセルトランジスタの浮遊ゲート電極に電荷が注入され、該メモリセルトランジスタにデータが書き込まれる。このとき、それぞれのドレイン間の第１の電位差Ｖ１は１０Ｖとなる。
【００７９】
そして、この場合、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３は、既述のように、異なるブロックのメモリセルトランジスタに接続されている。すなわち、このメモリセルトランジスタには書込みを行わないので、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３のドレインには、例えば、０Ｖが印加される。すなわち、第１、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３のドレイン間の第２の電位差Ｖ２は２３Ｖとなる。
【００８０】
このように、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１のドレインと第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３のドレインとの間の第２の電位差Ｖ２が、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１のドレインと第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２のドレインとの間の第１の電位差Ｖ１よりも大きくなる場合がある。
【００８１】
このような場合に、第２の不純物拡散層２の不純物濃度が低いと（例えば、第１の不純物拡散層５の不純物濃度と同程度であると）、必要なパンチスルー耐圧が得られない。これにより、第２の素子分離絶縁膜４ｂを挟んで隣接する素子領域間に大電流が流れることになる。
【００８２】
そこで、例えば、図６に示す本実施例のように、第１のフィールド反転防止層と第２のフィールド反転防止層の濃度分布を形成する。すなわち、第２の不純物拡散層２は、第１の不純物拡散層５よりも不純物濃度が高くなるように形成する。さらに、第２の不純物拡散層２の不純物濃度のピークの半導体基板７における深さを、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように形成する。
【００８３】
これにより、既述のように、高耐圧絶縁ゲート型電界効果トランジスタが転送する電圧の低下を抑制しつつ、必要なパンチスルー耐圧を得ることができる。
【００８４】
（２）第２の効果は、縦方向に隣接する素子領域間に形成されたｐ＋拡散層８をダミーの素子領域として用いることにより、転送ゲートトランジスタ（高耐圧絶縁ゲート型電界効果トランジスタ）の信頼性向上できる。例えば、ｐ＋拡散層８を０Vにすることによりノイズを除去できる。
【００８５】
（３）第３の効果は、微細化に有利である。従来技術では、ゲート幅方向（図２の横方向）に隣接する素子領域間とゲート長方向（図２の縦方向）に隣接する素子領域間の不純物拡散層（フィールド反転防止層）の濃度分布は同じであった。
【００８６】
しかし、両者の濃度分布を図６のようにすることより、既述のように、転送する電圧の低下を抑制しつつ、ジャンクションブレークダウンをより確実に防止することができる。
【００８７】
したがって、従来技術と比較して、耐圧のマージンが増加することになり、横方向の素子領域間の間隔を、より狭くすることができる。すなわち、より微細化を図ることができる。
【００８８】
ここで、以上のような構成・機能を有する半導体装置１００の製造方法の一例について説明する。
【００８９】
なお、以下では、簡単のため、２つの高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３の構成に着目して説明する。
【００９０】
図７Ａないし図９Ａは、本発明の一態様である実施例１に係る半導体装置の、図２中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。図７Ｂないし図９Ｂは、本発明の一態様である実施例１に係る半導体装置の、図２中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【００９１】
まず、図７Ａ、図７Ｂに示すように、第１の開口１１ａが開口された第１のレジスト層１１が半導体基板７上に成膜される。第１のレジスト層１１をマスクとして、第２の不純物拡散層２の不純物拡散層２ａが形成される。
【００９２】
この不純物拡散層２ａは、ＬＶトランジスタ（図示せず）やメモリセルトランジスタ（図示せず）のｐ型ウェル領域と同時に形成することも可能である。
【００９３】
この不純物拡散層２ａは、例えば、ｐ型不純物として、ボロンイオン（Ｂ）が、イオンインプランテーション法を用いて、加速度２００ｋｅＶ〜３００ｋｅＶ 、濃度１×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程度で打ち込まれる。なお、図７Ａ中の「Ｘ」はｐ型不純物２ａのピーク濃度の高さを示している。
【００９４】
次に、例えば、リソグラフィを用いたパターンニングにより素子領域１２、１３のレイアウトを形成し、ＲＩＥ法等のエッチングにより半導体基板７にトレンチを形成する。
【００９５】
その後、このトレンチに、例えば、シリコン酸化膜、部分安定化ジルコニア（ＰＳＺ：Ｐａｒｔｉａｌｌｙ  Ｓｔａｂｉｌｉｚｅｄ  Ｚｉｒｃｏｎｉａ）などの絶縁層を埋め込こむ。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）等により該絶縁層の表面を平坦化する。
【００９６】
これにより、図８Ａに示すように、不純物拡散層２ａのピーク濃度よりも浅い位置に底面を有する第２の素子分離絶縁膜４ｂが形成される。また、図８Ｂに示すように、同時に第１の素子分離絶縁膜４ａも形成される。すなわち、第１、第２の素子分離絶縁膜４ａ、４ｂに囲まれた複数の素子領域１２及び１３が形成される。
【００９７】
ここで、ダミーの素子領域１３は、第２の素子分離絶縁膜４ｂ間に形成されている。このため、第２の素子分離絶縁膜４ｂの幅を細くできる。すなわち、第２の素子分離絶縁膜４ｂを形成する工程におけるＣＭＰのディシングを低減させる効果があり、半導体基板７の主表面の平坦性を向上できる。
【００９８】
次に、図９Ａに示すように、第２の開口部１４ａが開口された第２のレジスト層１４がリソグラフィにより半導体基板７上に新たに形成される。続いて、第２のレジスト層１４をマスクとして、素子分離絶縁膜４の下の半導体基板７に不純物拡散層２ｂが形成される。また、図９Ｂに示すように、同時に、第２の開口部１４ａが開口された第２のレジスト層１４がリソグラフィにより半導体基板７上に新たに形成され、不純物拡散層２ｂと同時に第１の不純物拡散層５も形成される。
【００９９】
この不純物拡散層２ｂは、例えば、ｐ型不純物として、ボロンイオン（Ｂ）が、イオンインプランテーション法を用いて、加速度１００ｋｅＶ〜２００ｋｅＶ、濃度５×１０１１／ｃｍ２〜１×１０１３／ｃｍ２程度で打ち込まれる。  なお、不純物拡散層２ａの濃度分布は、図６の線Ａのようになり、不純物拡散層２ｂの濃度分布は、図６の線Ｂのようになる。第２の不純物拡散層２にこの不純物拡散層２ｂが含まれることにより、より確実に第２の不純物拡散層２の不純物濃度を高めることができる。しかし、既述のように、必要に応じて、この不純物拡散層２ｂを省略してもよい。
【０１００】
また、第１の不純物拡散層５は第２不純物拡散層２ｂと同時に形成されるので、第２の不純物拡散層２ｂと同様の不純物プロファイルを有する。すなわち、第２の不純物拡散層２は、第１の不純物拡散層５よりも不純物濃度が高くなるように形成できる。さらに、第２の不純物拡散層２の不純物濃度のピークの半導体基板７における深さを、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように形成できる。
【０１０１】
以上の製造工程により、半導体装置１００の第２の不純物拡散層２が形成される。
【０１０２】
以上のような構成・機能を有する半導体装置１００は、隣接する高耐圧ＭＯＳＦＩＴ間の素子分離耐圧を向上させることができる。これにより、高集積化したレイアウト設計が可能となり、回路面積を縮小することができる。
【０１０３】
また、不純物拡散層２ａは、既述のように、同一ウエハ内の他の半導体素子に形成されるＰウェル領域と同じ濃度分布でもよい。すなわち、不純物拡散層２ａは、該他の半導体素子のＰウェル領域と同時に形成することができる。このため、製造工程の工程数を増加させる必要がなく、製造コストの削減を図ることができる。
【０１０４】
以上のように、本実施例に係る半導体装置によれば、より微細化を図ることができる。
【実施例２】
【０１０５】
上述の実施例１では、半導体装置が、不純物拡散層２ｂ、Ｐ＋拡散層８、および素子領域１３を含む構成について述べた。
【０１０６】
しかし、これらの不純物拡散層２ｂ、Ｐ＋拡散層８、および素子領域１３、は、半導体装置の微細化の観点からは、必要に応じて省略されてもよい。
【０１０７】
そこで、本実施例２では、不純物拡散層２ｂ、Ｐ＋拡散層８、および素子領域１３を省略した半導体装置２００の構成について述べる。この半導体装置２００も、実施例１の半導体装置１００と同様に、ＮＡＮＤ型フラッシュメモリ１０００に適用される。
【０１０８】
図１０は、高耐圧絶縁ゲート型電界効果トランジスタを含む半導体装置２００の構成の一例を模式的に示す平面図である。なお、簡単のため、図１０においては、コンタクト電極９および層間絶縁膜１０等の構成は、省略している。また、図１１は、図１０中のＹ−Ｙ´線に沿った半導体装置２００の断面構造図である。
【０１０９】
なお、図１０中のＺ−Ｚ´線に沿った半導体装置２００の断面構造図は、実施例１の図４と同様である。なお、図１０中のＶ−Ｖ´線に沿った半導体装置２００の断面構造図は、実施例１の図５と同様である。
【０１１０】
また、図１０、図１１において、実施例１の図２、図３と同じ符号が付された構成は、図２、図３で示す該符号が付された構成と同様である（第２の不純物拡散層２、第２の素子分離絶縁膜４ｂを除く）。
【０１１１】
図１０、図１１に示すように、半導体装置２００は、実施例１と同様に、半導体基板７と、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２と、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３と、第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４と、を備える。
【０１１２】
さらに、半導体装置２００は、第１の素子分離絶縁膜４ａと、第２の素子分離絶縁膜４ｂと、第１導電型（ここではＰ型）の第１の不純物拡散層５と、第１導電型（ここではＰ型）の第２の不純物拡散層２と、を備える。
【０１１３】
第１、第２の素子分離絶縁膜４ａ、４ｂによって、半導体基板７が複数の素子領域１２に素子分離されている。ここで、実施例１と異なり、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３間には不純物拡散層２ｂ及びｐ＋拡散層８が形成されていない。
【０１１４】
また、図１１に示すように、第２の不純物拡散層２は、第１及び第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３間に形成された第２の素子分離絶縁膜４ｂの下に形成されている。この第２の不純物拡散層２は、不純物拡散層２ａを含む。ここで、実施例１と異なり、第２の素子分離絶縁膜４ｂ間には、Ｐ＋拡散層８、および素子領域１３が形成されていない。すなわち、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３は第２の素子分離絶縁膜４ｂを挟んで形成されている。
【０１１５】
不純物拡散層２ａは、第２の素子分離絶縁膜４ｂの下に形成されている。この不純物拡散層２ａは、少なくともフィールド反転防止層として機能する。
【０１１６】
なお、不純物拡散層２ａは、第１の不純物拡散層５よりも不純物濃度が高くなるように形成されている。さらに、不純物拡散層２ａの不純物濃度のピークの半導体基板７における深さは、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように形成されている。
【０１１７】
例えば、不純物拡散層２ａの不純物濃度（ボロンイオン（Ｂ））は、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３程度である。
【０１１８】
すなわち、本実施例２においても、第２の不純物拡散層２は、第１の不純物拡散層５よりも幅が狭く不純物濃度が高くなるように形成されている。さらに、第２の不純物拡散層２の不純物濃度のピークの半導体基板７における深さは、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように設定されている。
【０１１９】
これにより、実施例１と同様に、高耐圧絶縁ゲート型電界効果トランジスタが転送する電圧の低下を抑制しつつ、必要なパンチスルー耐圧を得ることができる。
【０１２０】
さらに、本実施例２においても、実施例１と同様に、転送する電圧の低下を抑制しつつ、ジャンクションブレークダウンをより確実に防止することができる。したがって、従来技術と比較して、耐圧のマージンが増加することになり、横方向の素子領域間の間隔を、より狭くすることができる。すなわち、より微細化を図ることができる。
【０１２１】
また、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３間にＰ＋拡散層８、および素子領域１３が形成されていないので、縦方向の素子領域間の間隔を、より狭くすることができる。
【０１２２】
ここで、以上のような構成・機能を有する半導体装置２００の製造方法の一例について説明する。
【０１２３】
なお、以下では、簡単のため、２つの高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３の構成に着目して説明する。
【０１２４】
図１２Ａ、図１３Ａは、本発明の一態様である実施例２に係る半導体装置の、図１０中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。図１２Ｂ、図１３Ｂは、本発明の一態様である実施例２に係る半導体装置の、図１０中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【０１２５】
まず、図１２Ａ、１２Ｂに示すように、第１の開口１１ａが開口された第１のレジスト層１１が半導体基板７上に成膜される。第１のレジスト層１１をマスクとして、第２の不純物拡散層２の不純物拡散層２ａが形成される。
【０１２６】
この不純物拡散層２ａは、ＬＶトランジスタ（図示せず）やメモリセルトランジスタ（図示せず）のｐ型ウェル領域と同時に形成することも可能である。
【０１２７】
この不純物拡散層２ａは、例えば、ｐ型不純物として、ボロンイオン（Ｂ）が、イオンインプランテーション法を用いて、加速度２００ｋｅＶ〜３００ｋｅＶ 、濃度１×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程度で打ち込まれる。なお、図１２Ａ中の「Ｘ」はｐ型不純物２ａのピーク濃度の高さを示している。
【０１２８】
次に、例えば、リソグラフィを用いたパターンニングにより素子領域１２のレイアウトを形成し、ＲＩＥ法等のエッチングにより半導体基板７にトレンチを形成する。
【０１２９】
その後、このトレンチに、例えば、シリコン酸化膜、部分安定化ジルコニアなどの絶縁層を埋め込こむ。そして、ＣＭＰ等により該絶縁層の表面を平坦化する。
【０１３０】
これにより、図１３Ａに示すように、不純物拡散層２ａのピーク濃度よりも浅い位置に底面を有する第２の素子分離絶縁膜４ｂが形成される。また、図１３Ｂに示すように、同様に第１の素子分離絶縁膜４ａも形成される。すなわち、第１、第２の素子分離絶縁膜４ａ、４ｂに囲まれた複数の素子領域１２が形成される。
【０１３１】
なお、不純物拡散層２ａの濃度分布は、実施例１の図６の線Ａのようになる。
【０１３２】
以上の製造工程により、半導体装置２００の第２の不純物拡散層２が形成される。
【０１３３】
以上のような構成・機能を有する半導体装置２００は、隣接する高耐圧ＭＯＳＦＩＴ間の素子分離耐圧を向上させることができる。これにより、高集積化したレイアウト設計が可能となり、回路面積を縮小することができる。
【０１３４】
また、不純物拡散層２ａは、既述のように、同一ウエハ内の他の半導体素子に形成されるＰウェル領域と同じ濃度分布でもよい。すなわち、不純物拡散層２ａは、該他の半導体素子のＰウェル領域と同時に形成することができる。このため、製造工程の工程数を増加させる必要がなく、製造コストの削減を図ることができる。
【０１３５】
以上のように、本実施例に係る半導体装置によれば、実施例１と同様に、微細化を図ることができる。
【実施例３】
【０１３６】
実施例２では、不純物拡散層２ｂ、Ｐ＋拡散層８、および素子領域１３を省略した半導体装置２００の構成について述べた。
【０１３７】
しかし、半導体装置の微細化の観点からは、必要に応じて、不純物拡散層２ｂのみを省略してもよい。
【０１３８】
そこで、本実施例３では、不純物拡散層２ｂを省略した半導体装置３００の構成について述べる。この半導体装置３００も、実施例１の半導体装置１００と同様に、ＮＡＮＤ型フラッシュメモリ１０００に適用される。
【０１３９】
図１４は、高耐圧絶縁ゲート型電界効果トランジスタを含む半導体装置３００の構成の一例を模式的に示す平面図である。なお、簡単のため、図１４においては、コンタクト電極９および層間絶縁膜１０等の構成は、省略している。また、図１５は、図１４中のＹ−Ｙ´線に沿った半導体装置３００の断面構造図である。
【０１４０】
なお、図１４中のＺ−Ｚ´線に沿った半導体装置３００の断面構造図は、実施例１の図４と同様である。なお、図１４中のＶ−Ｖ´線に沿った半導体装置３００の断面構造図は、実施例１の図５と同様である。
【０１４１】
また、図１４、図１５において、実施例１の図２、図３と同じ符号が付された構成は、図２、図３で示す該符号が付された構成と同様である（第２の不純物拡散層２を除く）。
【０１４２】
図１４、図１５に示すように、半導体装置３００は、実施例１と同様に、半導体基板７と、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と、第２の高耐圧絶縁ゲート型電界効果トランジスタＴＲ２と、第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３と、第４の高耐圧絶縁ゲート型電界効果トランジスタＴＲ４と、を備える。
【０１４３】
さらに、半導体装置２００は、第１の素子分離絶縁膜４ａと、第２の素子分離絶縁膜４ｂと、第１導電型（ここではＰ型）の第１の不純物拡散層５と、第１導電型（ここではＰ型）の第２の不純物拡散層２と、を備える。
【０１４４】
第１、第２の素子分離絶縁膜４ａ、４ｂによって、半導体基板７が複数の素子領域１２、１３に素子分離されている。ここで、実施例１と異なり、第１の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１と第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ３間には不純物拡散層２ｂが形成されていない。
【０１４５】
また、図１５に示すように、第２の不純物拡散層２は、第１及び第３の高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３間に形成された２つの第２の素子分離絶縁膜４ｂの下から第２の素子分離絶縁膜４ｂに挟まれたｐ＋拡散層８の下に連続的に形成されている。この第２の不純物拡散層２は、不純物拡散層２ａを含む。
【０１４６】
不純物拡散層２ａは、２つの第２の素子分離絶縁膜４ｂの下から第２の素子分離絶縁膜４ｂに挟まれたｐ＋拡散層８の下に、連続的に形成されている。この不純物拡散層２ａは、少なくともフィールド反転防止層として機能する。
【０１４７】
なお、不純物拡散層２ａは、第１の不純物拡散層５よりも不純物濃度が高くなるように形成されている。さらに、不純物拡散層２ａの不純物濃度のピークの半導体基板７における深さは、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように形成されている。
【０１４８】
例えば、不純物拡散層２ａの不純物濃度（ボロンイオン（Ｂ））は、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３程度である。
【０１４９】
上述のように、本実施例３においても、実施例２と同様に、第２の不純物拡散層２は、第１の不純物拡散層５よりも不純物濃度が高くなるように形成される。さらに、第２の不純物拡散層２の不純物濃度のピークの半導体基板７における深さを、第１の不純物拡散層５の不純物濃度のピークの半導体基板７における深さよりも深くなるように形成される。
【０１５０】
これにより、実施例２と同様に、高耐圧絶縁ゲート型電界効果トランジスタが転送する電圧の低下を抑制しつつ、必要なパンチスルー耐圧を得ることができる。
【０１５１】
さらに、本実施例３においても、実施例１と同様に、転送する電圧の低下を抑制しつつ、ジャンクションブレークダウンをより確実に防止することができる。
【０１５２】
したがって、従来技術と比較して、耐圧のマージンが増加することになり、横方向の素子領域間の間隔を、より狭くすることができる。すなわち、より微細化を図ることができる。
【０１５３】
また、不純物拡散層２に、不純物拡散層５と同時に形成される第２の不純物拡散層２ｂが含まれないことから、不純物拡散層２の不純物濃度を不純物拡散層５と独立して制御できる。その結果、高耐圧絶縁ゲート型電界効果トランジスタの特性制御が容易になる。
【０１５４】
ここで、以上のような構成・機能を有する半導体装置３００の製造方法の一例について説明する。
【０１５５】
なお、以下では、簡単のため、２つの高耐圧絶縁ゲート型電界効果トランジスタＴＲ１、ＴＲ３の構成に着目して説明する。
【０１５６】
図１６Ａ、図１７Ａは、本発明の一態様である実施例３に係る半導体装置の、図１４中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。図１６Ｂ、図１７Ｂは、本発明の一態様である実施例３に係る半導体装置の、図１４中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【０１５７】
まず、図１６Ａ、図１６Ｂに示すように、第１の開口１１ａが開口された第１のレジスト層１１が半導体基板７上に成膜される。第１のレジスト層１１をマスクとして、第２の不純物拡散層２の不純物拡散層２ａが形成される。
【０１５８】
この不純物拡散層２ａは、ＬＶトランジスタ（図示せず）やメモリセルトランジスタ（図示せず）のｐ型ウェル領域と同時に形成することも可能である。
【０１５９】
この不純物拡散層２ａは、例えば、ｐ型不純物として、ボロンイオン（Ｂ）が、イオンインプランテーション法を用いて、加速度２００ｋｅＶ〜３００ｋｅＶ 、濃度１×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程度で打ち込まれる。なお、図１６Ａ中の「Ｘ」はｐ型不純物２ａのピーク濃度の高さを示している。
【０１６０】
次に、例えば、リソグラフィを用いたパターンニングにより素子領域１２、１３のレイアウトを形成し、ＲＩＥ法等のエッチングにより半導体基板７にトレンチを形成する。
【０１６１】
その後、このトレンチに、例えば、シリコン酸化膜、部分安定化ジルコニアなどの絶縁層を埋め込こむ。そして、ＣＭＰ等により該絶縁層の表面を平坦化する。
【０１６２】
これにより、図１７Ａに示すように、不純物拡散層２ａのピーク濃度よりも浅い位置に底面を有する第２の素子分離絶縁膜４ｂが形成される。また、図１７Ｂに示すように、同様に第１の素子分離絶縁膜４ａも形成される。すなわち、第１、第２の素子分離絶縁膜４ａ、４ｂに囲まれた複数の素子領域１２、１３が形成される。
【０１６３】
ここで、実施例１と同様に、ダミーの素子領域１３は、第２の素子分離絶縁膜４ｂ間に形成されている。このため、第２の素子分離絶縁膜４ｂの幅を細くできる。すなわち、第２の素子分離絶縁膜４ｂを形成する工程におけるＣＭＰのディシングを低減させる効果があり、半導体基板７の主表面の平坦性を向上できる。
【０１６４】
なお、不純物拡散層２ａの濃度分布は、実施例１の図６の線Ａのようになる。
【０１６５】
以上の製造工程により、半導体装置３００の第２の不純物拡散層２が形成される。
【０１６６】
以上のような構成・機能を有する半導体装置３００は、隣接する高耐圧ＭＯＳＦＩＴ間の素子分離耐圧を向上させることができる。これにより、高集積化したレイアウト設計が可能となり、回路面積を縮小することができる。
【０１６７】
また、不純物拡散層２ａは、既述のように、同一ウエハ内の他の半導体素子に形成されるＰウェル領域と同じ濃度分布でもよい。すなわち、不純物拡散層２ａは、該他の半導体素子のＰウェル領域と同時に形成することができる。このため、製造工程の工程数を増加させる必要がなく、製造コストの削減を図ることができる。
【０１６８】
また、実施例１と同様に、縦方向に隣接する素子領域間に形成されたｐ＋拡散層８をダミーの素子領域として用いることにより、転送ゲートトランジスタ（高耐圧絶縁ゲート型電界効果トランジスタ）の信頼性向上できる。例えば、ｐ＋拡散層８を０Vにすることによりノイズを除去できる。
【０１６９】
以上のように、本実施例に係る半導体装置によれば、実施例１と同様に、微細化を図ることができる。
【図面の簡単な説明】
【０１７０】
【図１】本発明の一態様である実施例１の半導体装置１００を備えるＮＡＮＤ型フラッシュメモリ１０００のメモリセルアレイとその周辺回路の一例を模式的に示す図である。
【図２】高耐圧絶縁ゲート型電界効果トランジスタを含む半導体装置１００の構成の一例を模式的に示す平面図である。
【図３】図３は、図２中のＹ−Ｙ´線に沿った半導体装置１００の断面構造図である。
【図４】図４は、図２中のＺ−Ｚ´線に沿った半導体装置１００の断面構造図である。
【図５】図５は、図２中のＶ−Ｖ´線に沿った半導体装置１００の断面構造図である。
【図６】２つの第１、第２の不純物拡散層５、２の不純物濃度を比較した図である。
【図７Ａ】本発明の一態様である実施例１に係る半導体装置の、図２中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図７Ｂ】本発明の一態様である実施例１に係る半導体装置の、図２中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【図８Ａ】図７Ａに続く、本発明の一態様である実施例１に係る半導体装置の、図２中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図８Ｂ】図７Ｂに続く、本発明の一態様である実施例１に係る半導体装置の、図２中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【図９Ａ】図８Ａに続く、本発明の一態様である実施例１に係る半導体装置の、図２中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図９Ｂ】図８Ｂに続く、本発明の一態様である実施例１に係る半導体装置の、図２中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【図１０】高耐圧絶縁ゲート型電界効果トランジスタを含む半導体装置２００の構成の一例を模式的に示す平面図である。
【図１１】図１０中のＹ−Ｙ´線に沿った半導体装置２００の断面構造図である。
【図１２Ａ】本発明の一態様である実施例２に係る半導体装置の、図１０中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図１２Ｂ】本発明の一態様である実施例２に係る半導体装置の、図１０中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【図１３Ａ】図１２Ａに続く、本発明の一態様である実施例２に係る半導体装置の、図１０中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図１３Ｂ】図１２Ｂに続く、本発明の一態様である実施例２に係る半導体装置の、図１０中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【図１４】高耐圧絶縁ゲート型電界効果トランジスタを含む半導体装置３００の構成の一例を模式的に示す平面図である。
【図１５】図１４中のＹ−Ｙ´線に沿った半導体装置３００の断面構造図である。
【図１６Ａ】本発明の一態様である実施例３に係る半導体装置の、図１４中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図１６Ｂ】本発明の一態様である実施例３に係る半導体装置の、図１４中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【図１７Ａ】図１６Ａに続く、本発明の一態様である実施例３に係る半導体装置の、図１４中のＹ−Ｙ´線に沿った断面構造の製造工程を示す模式図である。
【図１７Ｂ】図１６Ｂに続く、本発明の一態様である実施例３に係る半導体装置の、図１４中のＺ−Ｚ´線に沿った断面構造の製造工程を示す模式図である。
【符号の説明】
【０１７１】
１  ゲート電極
２  第２の不純物拡散層（第２のフィールド反転防止層）  
２ａ、２ｂ  不純物拡散層
３  Ｎ−拡散層（ソース・ドレイン領域）
４ａ  第１の素子分離絶膜
４ｂ  第２の素子分離絶膜
５  第１の不純物拡散層（第１のフィールド反転防止層）
６  Ｎ＋拡散層
７  半導体基板（Ｓｉ基板）
８  素子領域（Ｐ＋拡散層）
９  コンタクト電極
１０  層間絶縁膜
１１  第１のレジスト層
１１ａ  第１の開口部
１２、１３  素子領域
１４  第２のレジスト層
１４ａ  第２の開口部
１００、２００、３００  半導体装置
１０００  ＮＡＮＤ型フラッシュメモリ
１００１  ロウデコーダ
１００２  メモリセルアレイ
１００３  センスアンプ
１００４  ソース線ドライバ
１００５  ロウメインデコーダ回路部
１００６  コア部（ロウサブデコーダ回路部）
ＭＴ  メモリセルトランジスタ
ＳＧＤ、ＳＧＳ  選択セレクトゲート線
ＳＴ１、ＳＴ２  選択トランジスタ
ＴＲ  高耐圧絶縁ゲート型電界効果トランジスタ（高耐圧ＭＯＳＦＥＴ）
ＴＲ１  第１の高耐圧絶縁ゲート型電界効果トランジスタ（第１の高耐圧ＭＯＳＦＥＴ）
ＴＲ２  第２の高耐圧絶縁ゲート型電界効果トランジスタ（第２の高耐圧ＭＯＳＦＥＴ）
ＴＲ３  第３の高耐圧絶縁ゲート型電界効果トランジスタ（第３の高耐圧ＭＯＳＦＥＴ）
ＴＲ４  第４の高耐圧絶縁ゲート型電界効果トランジスタ（第４の高耐圧ＭＯＳＦＥＴ）
ＷＬ１〜ＷＬ８  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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