(57)【要約】【課題】少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション領域を得ることができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、ｎ＋型半導体基板１２上に形成された複数のｎ型エピタキシャル層１３Ｘからなるｎ型エピタキシャル層１３内に、ｎ型ピラー領域１５とｐ型ピラー領域１４とをｎ＋型半導体基板１２の上面に沿って交互に設けてなるスーパージャンクション領域を備える。ｎ型ピラー領域１５及びｐ型ピラー領域１４は、ｎ型エピタキシャル層１３の深さ方向に並んで形成される複数のｎ型の拡散領域１５Ｘ及び複数のｐ型の拡散領域１４Ｘにより構成される。ｎ型エピタキシャル層１３に形成されるｎ型ピラー領域１５の不純物濃度のピークの数は、ｎ型エピタキシャル層１３に形成されるｐ型ピラー領域の不純物濃度のピークの数よりも多い。【選択図】図１
2009130106.tif 000002
【特許請求の範囲】
【請求項１】
相互に対向する上面及び下面を有する第１導電型の半導体基板と、
前記半導体基板上に形成された複数の第１導電型のエピタキシャル層からなる第１導電型の半導体層と、
前記半導体層内に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿って交互に設けてなるスーパージャンクション領域と、
前記半導体基板の下面に電気的に接続された第１の主電極と、
前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体領域と、
前記半導体ベース領域及び前記半導体領域に電気的に接続するように設けられた第２の主電極と、
前記半導体領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と
を備え、
前記第１半導体ピラー領域及び前記第２半導体ピラー領域は、前記半導体層の深さ方向に並んで形成される複数の第１導電型の第１の拡散領域及び複数の第２導電型の第２の拡散領域により構成され、前記半導体層の深さ方向に並んで形成される前記第１の拡散領域による前記第１半導体ピラー領域の深さ方向の不純物濃度のピークの数は、前記半導体層の深さ方向に並んで形成される前記第２の拡散領域による前記第２半導体ピラー領域の深さ方向の不純物濃度のピークの数よりも多い
ことを特徴とする半導体装置。
【請求項２】
前記半導体層に形成される前記第１の拡散領域は、前記半導体層の深さ方向に略均一に並んで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層に形成される前記第１の拡散領域のいずれかは、前記半導体層に形成される前記第２の拡散領域と同一の深さに形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
第１導電型の半導体基板上に形成された第１導電型の第１のエピタキシャル層の所定の領域へイオン注入により第１導電型の不純物を注入すると共に、前記第１のエピタキシャル層の所定の領域へイオン注入により第２導電型の不純物を注入した後、前記第１のエピタキシャル層上に第１導電型の第２のエピタキシャル層を形成することを所定回数繰り返す工程と、
熱により前記第１導電型の不純物及び前記第２導電型の不純物を拡散して、複数のエピタキシャル層からなる第１導電型の半導体層にその深さ方向に並んで形成される複数の第１導電型の第１の拡散領域及び第２導電型の第２の拡散領域を形成し、前記第１の拡散領域及び前記第２の拡散領域により構成される第１半導体ピラー領域及び第２半導体ピラー領域が前記半導体基板の上面に沿って交互に設けられたスーパージャンクション領域を形成する工程と、
前記スーパージャンクション領域の上面に選択的に第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の上面に選択的に第１導電型の半導体領域を形成する工程と、
前記半導体領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を形成し、この絶縁膜を介して制御電極を形成する工程と、
前記半導体基板の下面に電気的に接続するように第１の主電極を形成する工程と、
前記半導体ベース領域及び前記半導体領域に電気的に接続するように第２の主電極を形成する工程と
を備え、
１つの前記第１のエピタキシャル層に前記第１導電型の不純物を注入する回数は前記第２導電型の不純物を注入する回数よりも多い
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体層に形成される前記第１の拡散領域が前記半導体層内にその深さ方向に略均一に並ぶように前記第１のエピタキシャル層の所定の領域へイオン注入により第１導電型の不純物を注入する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にスーパージャンクション領域を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの半導体装置を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するＭＯＳＦＥＴやＩＧＢＴ等は、高耐圧を保持したままでオン状態の抵抗を低減する必要がある。
【０００３】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース領域と形成するｐｎ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体装置を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体装置の実現への道である。
【０００４】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション領域と呼ばれる縦長短冊状のｐ型ピラー領域とｎ型ピラー領域を横方向に交互に埋め込んだ領域が知られている。スーパージャンクション領域はｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００５】
通常の半導体装置におけるオフ動作時は、ｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合界面から空乏層が広がる。半導体装置の耐圧はｎ型ドリフト層の不純物濃度及び空乏層距離により決定される。これに対し、スーパージャンクション領域を有する半導体装置におけるオフ動作時は、ドリフト領域におけるｐ型ピラー領域とｎ型ピラー領域とのｐｎ接合界面からも空乏層が広がる。このためｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合面への電界集中が緩和され、ドリフト領域全体の電界が上昇する。そのため、ｎ型ピラー領域の不純物濃度を通常の半導体装置のドリフト領域の不純物濃度より高くしても高耐圧を得ることができる。一方で、スーパージャンクション領域を有する半導体装置のオン動作時は、電流は高濃度のｎ型ピラー領域を流れるために、同程度の耐圧を有する半導体装置と比較して、オン抵抗を１／５程度とすることが可能である。
【０００６】
このスーパージャンクション領域を有するＭＯＳＦＥＴにおいては、スーパージャンクション領域が形成されるドリフト層の厚さが厚くなるほど、素子の耐圧を大きくすることができる。しかし、ドリフト層の厚さが厚くなると、その分製造工程が複雑化する。
【０００７】
一方、スーパージャンクション領域を有するＭＯＳＦＥＴにおいて、更なるオン抵抗の低減を実現するためにはスーパージャンクション領域の横方向周期（ピッチ）を狭くすることが有効である。ピッチを狭くすることにより、非導通時においてｐｎ接合が空乏化し易くなり、その分ピラー領域の不純物濃度を高くすることができるからである。つまり半導体装置のオン抵抗を低減するためには、スーパージャンクション領域のピラー領域を幅が狭く、且つ高アスペクト比で形成する必要がある。
【０００８】
幅が狭く、且つ高アスペクト比のピラー領域を形成する半導体装置の製造方法として、以下のものがある。まず、高抵抗のエピタキシャル層に選択的に埋め込み層をイオン注入と拡散によって形成した後、さらに高抵抗のエピタキシャル層を積み増す。そして、下層と同様に埋め込み層をイオン注入と拡散によって形成する工程を複数回繰り返す（特許文献１参照）。この製造方法の場合、各高抵抗のエピタキシャル層の厚さを上下のｎ型とｐ型の拡散領域が接続可能な程度の厚さに形成しなくてはならない。そのため、高アスペクト比とするためには拡散時間の長時間化、あるいはエピタキシャル成長とイオン注入の工程回数を増やす必要がある。
【特許文献１】特開２０００−４０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション領域を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、相互に対向する上面及び下面を有する第１導電型の半導体基板と、前記半導体基板上に形成された複数の第１導電型のエピタキシャル層からなる第１導電型の半導体層と、前記半導体層内に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿って交互に設けてなるスーパージャンクション領域と、前記半導体基板の下面に電気的に接続された第１の主電極と、前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体領域と、前記半導体ベース領域及び前記半導体領域に電気的に接続するように設けられた第２の主電極と、前記半導体領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極とを備え、前記第１半導体ピラー領域及び前記第２半導体ピラー領域は、前記半導体層の深さ方向に並んで形成される複数の第１導電型の第１の拡散領域及び複数の第２導電型の第２の拡散領域により構成され、前記半導体層の深さ方向に並んで形成される前記第１の拡散領域による前記第１半導体ピラー領域の深さ方向の不純物濃度のピークの数は、前記半導体層の深さ方向に並んで形成される前記第２の拡散領域による前記第２半導体ピラー領域の深さ方向の不純物濃度のピークの数よりも多いことを特徴とする。
【００１１】
本発明の一態様に係る半導体装置の製造方法は、第１導電型の半導体基板上に形成された第１導電型の第１のエピタキシャル層の所定の領域へイオン注入により第１導電型の不純物を注入すると共に、前記第１のエピタキシャル層の所定の領域へイオン注入により第２導電型の不純物を注入した後、前記第１のエピタキシャル層上に第１導電型の第２のエピタキシャル層を形成することを所定回数繰り返す工程と、熱により前記第１導電型の不純物及び前記第２導電型の不純物を拡散して、複数のエピタキシャル層からなる第１導電型の半導体層にその深さ方向に並んで形成される複数の第１導電型の第１の拡散領域及び第２導電型の第２の拡散領域を形成し、前記第１の拡散領域及び前記第２の拡散領域により構成される第１半導体ピラー領域及び第２半導体ピラー領域が前記半導体基板の上面に沿って交互に設けられたスーパージャンクション領域を形成する工程と、前記スーパージャンクション領域の上面に選択的に第２導電型の半導体ベース領域を形成する工程と、前記半導体ベース領域の上面に選択的に第１導電型の半導体領域を形成する工程と、前記半導体領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を形成し、この絶縁膜を介して制御電極を形成する工程と、前記半導体基板の下面に電気的に接続するように第１の主電極を形成する工程と、前記半導体ベース領域及び前記半導体領域に電気的に接続するように第２の主電極を形成する工程とを備え、１つの前記第１のエピタキシャル層に前記第１導電型の不純物を注入する回数は前記第２導電型の不純物を注入する回数よりも多いことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、少ない工程数により狭セルピッチで低オン抵抗のスーパージャンクション領域を得ることができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型として説明する。また、以下に記載する「ｐ＋型」はｐ型不純物濃度が高い半導体を示し、「ｐ−型」はｐ型不純物濃度が低い半導体を示す。これと同様に、「ｎ＋型」、「ｎ−型」は、それぞれ、ｎ型不純物濃度が高い半導体、ｎ型不純物濃度が低い半導体を示す。
【００１４】
図１は本発明の第１の実施の形態に係る半導体装置１の構成を模式的に示す断面図である。本実施の形態に係る半導体装置１は、ｎチャネルのプレーナゲート型ＭＯＳＦＥＴである。この半導体装置１は、相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなるｎ＋型半導体基板１２上に形成される。ｎ＋型半導体基板１２の表面に、ｎ型エピタキシャル層１３を備えている。このｎ型エピタキシャル層１３にｐ型ピラー領域１４が所定のピラーピッチＰｉｃｔｈで形成される。同様にｎ型エピタキシャル層１３にｎ型ピラー領域１５が所定のピラーピッチＰｉｔｃｈで形成される。このｐ型ピラー領域１４及びｎ型ピラー領域１５はｎ＋型半導体基板１２の上面に沿った横方向（図１に示すＹ方向）に交互に設けられてスーパージャンクション領域を形成している。この実施の形態のｐ型ピラー領域１４及びｎ型ピラー領域１５は、それぞれ紙面垂直方向に延在するストライプ形状を備えているものとする。
【００１５】
繰り返し設けられたｐ型ピラー領域１４及びｎ型ピラー領域１５の上には、これらｐ型ピラー領域１４及びｎ型ピラー領域１５に接続されるｐ型ベース領域１６が選択的に設けられている。更に、ｐ型ベース領域１６の上面には、ｐ型ベース領域１６を介してｐ型ピラー領域１４に接続されるｎ型ソース領域１７が選択的に設けられている。また、ｐ型ベース領域１６の上面にはコンタクト領域としてのｐ＋型高濃度層１８が選択的に設けられている。ｐ型ベース領域１６、ｎ型ソース領域１７及びｐ＋型高濃度層１８も、ｐ型ピラー領域１４及びｎ型ピラー領域１５と同様に、紙面垂直方向に延在するストライプ形状を有するように形成されているものとする。
【００１６】
また、ｐ型ベース領域１６、ｎ型ソース領域１７及びｎ型ピラー領域１５の上には、ゲート絶縁膜１９を介してゲート電極２０が形成されている。ゲート電極２０及びゲート絶縁膜１９は、１つのｎ型ピラー領域１５を挟んで隣接する２つのｐ型ベース領域１６に共通に形成することができる。ゲート絶縁膜１９は、例えば膜厚約０．１μｍのシリコン酸化膜からなる。この実施の形態のゲート絶縁膜１９及びゲート電極２０は、紙面垂直方向に延在するストライプ形状を有するように形成されているものとする。このゲート電極２０は、しきい値電圧以上のゲート電圧を印加されることにより、ｎ＋型半導体基板１２に対して垂直方向（図１に示すＸ方向）に伸びるチャネルをｐ型ベース領域１６に形成してＭＯＳＦＥＴを導通させるものである。
【００１７】
更に、ｐ型ベース領域１６及びｎ型ソース領域１７の上には、ｎ型ソース領域１７に接続されると共に、ｐ型ベース領域１６を介してｐ型ピラー領域１４と電気的に接続するようにソース電極２１が各ＭＯＳＦＥＴに共通に形成されている。ソース電極２１はゲート絶縁膜１９等によりゲート電極２０と絶縁されている。また、ｎ＋型半導体基板１２の下面に電気的に接続するように複数のＭＯＳＦＥＴに共通のドレイン電極１１が設けられている。
【００１８】
ｎ型エピタキシャル層１３は、複数回例えば４回のエピタキシャル成長に分けて形成される。各成長工程により形成される４つのエピタキシャル層１３Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）が積層されることにより、ｎ型エピタキシャル層１３が形成される。この実施の形態のｎ型ピラー領域１５は、ｎ型エピタキシャル層１３にイオン注入と拡散によって形成された複数の拡散領域１５Ｓ、１５Ｘ１、１５Ｘ２、１５Ｘ３（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）を深さ方向（図１に示すＸ方向）に結合させることにより形成される。また、この実施の形態のｐ型ピラー領域１４は、ｎ型エピタキシャル層１３にイオン注入と拡散によって形成された複数の拡散領域１４Ｘ（Ｘ＝Ｓ、Ａ、Ｂ、Ｃ）により形成される。
【００１９】
この実施の形態に係る半導体装置１は、１つのｎ型エピタキシャル層１３Ｘにおいて、ｎ型ピラー領域１５及びｐ型ピラー領域１４を形成する拡散領域の数が異なる。この点、１つのｎ型エピタキシャル層においてｐ型不純物のみイオン注入を行うか、又は１つのｎ型エピタキシャル層において同一回数のイオン注入を行う特許文献１に開示の技術と異なっている。図１では、例えば１つのｎ型エピタキシャル層１３Ａにおいて水平方向（図１に示すＹ方向）の同一箇所にｎ型ピラー領域１５を形成する３つの拡散領域が形成されている。これにより１つのｎ型エピタキシャル層１３Ａ中に３つの拡散領域１５Ａ１、１５Ａ２及び１５Ａ３が深さ方向（図１に示すＸ方向）に並び、互いに結合される。１つのｎ型エピタキシャル層１３Ａにおいて形成されるｎ型不純物の拡散領域１５Ａ１、１５Ａ２及び１５Ａ３はｎ型エピタキシャル層１３Ａの深さ方向に等間隔で略均一に形成されている。
【００２０】
また、１つのｎ型エピタキシャル層１３Ａにおいて水平方向の同一箇所にｐ型ピラー領域１４を形成する１つの拡散領域１４Ａが形成されている。これにより、ｎ型エピタキシャル層１３中に拡散領域１４Ａ、１４Ｂ、１４Ｃが深さ方向に並んで形成される。ここで、拡散領域１４Ａ、１４Ｂ、１４Ｃは完全には結合されずに形成されていてもよいし、結合（低濃度で接続）されるように形成されていてもよい。
【００２１】
また、ｎ型エピタキシャル層１３Ａに形成される３つのｎ型不純物の拡散領域１５Ａ１、１５Ａ２及び１５Ａ３のうち、拡散領域１５Ａ３はｐ型不純物の拡散領域１４Ａと同一の深さに形成されている。ここで、１つのｎ型エピタキシャル層１３Ｘの深さ方向に並ぶｎ型ピラー領域１５を形成する拡散領域１５Ｘの数は３つに限るものではなく、得ようとするアスペクト比、使用するイオン注入装置の最大加速電圧その他の要素を考慮して任意の数に設定することができる。
【００２２】
図２は、ｐ型ピラー領域１４の深さ方向（図１に示すＸ方向）でのｐ型不純物濃度の分布、ｎ型ピラー領域１５の深さ方向（図１に示すＸ方向）でのｎ型不純物濃度の分布のグラフを、図１のＭＯＳＦＥＴの構造と対応付けて示したものである。本実施の形態に係る半導体装置１のｎ型不純物濃度の分布は、１つのｎ型エピタキシャル層１３Ｘに対し３つの割合でピークを有する。これは、１つのｎ型エピタキシャル層１３Ｘに形成される拡散領域１５Ｘの数と一致する。ピーク間の幅は、深さ方向（図１に示すＸ方向）に等間隔で略均一に周期的に変化している。２つのピークの中間に形成される谷間の位置において、ｎ型不純物濃度は１×１０１５〜１×１０１６ａｔｏｍ／ｃｍ３であり、この濃度で上下の拡散領域と接続されている。また、本実施の形態に係る半導体装置のｐ型不純物濃度の分布は、１つのｎ型エピタキシャル層１３Ｘ内に対し１つの割合でピークを有する。これは、１つのｎ型エピタキシャル層１３Ｘに形成される拡散領域１４Ｘの数と一致する。ピーク間の幅は、深さ方向（図１に示すＸ方向）に等間隔で略均一に周期的に変化している。２つのピークの中間に形成される谷間の位置において、ｐ型不純物濃度は１×１０１４〜１×１０１５ａｔｏｍ／ｃｍ３であり、この濃度で上下の拡散領域と接続されている。また、ｐ型不純物濃度のピークはｎ型不純物濃度のピークのいずれか１つと同一の深さに形成されている。
【００２３】
本実施の形態に係る半導体装置１において、ｎ型ピラー領域１５はｎ型エピタキシャル層１３の全体に渡って、互いに接続されて形成されている。また、ｎ型ピラー領域１５はほぼ１×１０１５〜１×１０１６ａｔｏｍ／ｃｍ３の不純物濃度で上下の拡散領域と接続している。半導体装置１のオン動作時に電流が流れるｎ型ピラー領域１５は高不純物濃度で互いに接続されているため、低抵抗で電流を流すことが可能となる。このため本実施の形態に係る半導体装置においては、オン抵抗を削減することができる。
【００２４】
本実施の形態に係る半導体装置１において、深さ方向に略均一に形成されたｎ型ピラー領域１５に対し、ｐ型ピラー領域１４は不純物濃度のピーク間の幅が大きく形成されている。また、ｐ型ピラー領域１４の不純物濃度のピークは、ｎ型ピラー領域１５の不純物濃度のピークのいずれかと同一の深さに形成されている。この半導体装置１のオフ動作時において、ｎ型ピラー領域１５及びｐ型ピラー領域１４の間のｐｎ接合におけるアバランシェポイントを、ｐ型不純物濃度及びｎ型不純物濃度のピークが形成される箇所、即ち拡散領域１５Ｘと拡散領域１４Ｘとが接する箇所に固定することができる。また、ｐ型不純物濃度がｎ型不純物濃度よりも低いため、アバランシェ電流は、主としてホール（正孔）をキャリアとするｐ型ピラー領域１４を通過して流れることになる。ｎ型ピラー領域１５を通りゲート絶縁膜１９を介してゲート電極２０へ変位電流として流れるアバランシェ電流を減少させることができ、ゲート電極２０の誤動作の防止やゲート絶縁膜１９の信頼性を高めることができる。この実施の形態によれば、低オン抵抗且つ信頼性の高い半導体装置を得ることができる。
【００２５】
次に、図１に示す半導体装置１の製造工程の一例を、図３乃至図１８を参照して説明する。図３乃至図１８は第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【００２６】
図３に示すように、ｎ＋型半導体基板１２の上面に保護膜としての熱酸化膜Ｓ０を形成し、更にピラーピッチＰｉｔｃｈに対応する間隔で開口部を有するレジストＭ０−１を形成する。続いて、図４に示すように、このレジストＭ０−１をマスクとしてイオン注入装置によりｎ型の不純物、例えばリン（Ｐ）をイオン注入する。次に、図５に示すように、レジストＭ０−１を剥離して、注入されたｎ型不純物の半導体基板１２に水平な方向の中間地点に開口部を有するレジストＭ０−２を形成する。このレジストＭ０−２をマスクとしてイオン注入装置によりｐ型の不純物、例えばホウ素（Ｂ）をイオン注入する。続いて、図６に示すように、熱酸化膜Ｓ０とレジストＭ０−２を除去した後、ｎ＋型半導体基板１２の上面にｎ型エピタキシャル層１３Ａを例えば５．０〜１０．０μｍ程度の厚さに形成する。
【００２７】
次に、図７に示すように、このｎ型エピタキシャル層１３Ａの上に保護膜としての熱酸化膜Ｓ１を形成し、更にピラーピッチＰｉｔｃｈに対応する間隔で開口部を有するレジストＭ１−１を形成する。続いて、図８に示すように、このレジストＭ１−１をマスクとして、イオン注入装置の加速電圧を変化させて、ｎ型の不純物、例えばリン（Ｐ）を異なる深さに複数回イオン注入する。次に、図９に示すように、レジストＭ１−１を剥離して、ｎ型エピタキシャル層１３Ａの上にレジストＭ１−２を形成する。このレジストＭ１−２をマスクとして、イオン注入装置によりｐ型の不純物、例えばホウ素（Ｂ）をイオン注入する。続いて、図１０に示すように、熱酸化膜Ｓ１とレジストＭ１−２を除去した後、ｎ型エピタキシャル層１３Ａの上に更にｎ型エピタキシャル層１３Ｂを例えば５．０〜１０．０μｍ程度の厚さに堆積させる。
【００２８】
ここで、１つのｎ型エピタキシャル層１３Ｘの水平方向の１箇所に対するｎ型不純物の複数回のイオン注入は、注入エネルギを異ならせて行う。例えばイオン注入装置の加速電圧を、深い位置（ｎ型エピタキシャル層１３Ａでいえば拡散領域１５Ａ１）に注入する場合には高く、浅い位置に注入する場合は低くすることにより行うことができる。例えば、４．０〜１０．０μｍ程度の厚さのｎ型エピタキシャル層１３Ｘの場合、各拡散領域１５Ｘの種となる不純物を注入するイオン注入装置の加速電圧を、下記のように変化させる（括弧内の数字はｎ型エピタキシャル層１３Ｘ表面からの注入深さを示す）。
【００２９】
拡散領域１５Ｘ１：５ＭｅＶ（３．２μｍ）
拡散領域１５Ｘ２：２．１ＭｅＶ（１．７μｍ）
拡散領域１５Ｘ３：１２０ｋｅＶ（０．２μｍ）
また、マスクＭ１−１の開口部の幅ａ１を１μｍとして、各拡散領域１５Ｘに注入するイオンのドーズ量を下記のように設定する。
【００３０】
拡散領域１５Ｘ１：７ｅ１２ａｔｏｍ／ｃｍ２
拡散領域１５Ｘ２：７ｅ１２ａｔｏｍ／ｃｍ２
拡散領域１５Ｘ３：７ｅ１２ａｔｏｍ／ｃｍ２
また、拡散領域１４Ｘを形成する際には、拡散領域１４Ｘの種となる不純物を注入するイオン注入装置の加速電圧及びイオンのドーズ量を、下記のようにする。ここで、打ち込むドーズ量はｎ型の不純物よりも濃くされている。
【００３１】
拡散領域１４Ｘ：１００ｋｅＶ（０．２μｍ）
拡散領域１４Ｘ：１．５ｅ１３ａｔｏｍ／ｃｍ２
以下、図１１〜図１７に示すように、ｎ型エピタキシャル層１３Ｂ〜１３Ｄにも、酸化膜Ｓ２、Ｓ３、Ｓ４を介して形成されたレジストＭ２−１、Ｍ２−２、Ｍ３−１、Ｍ３−２、Ｍ４をマスクとして同様なイオン注入がなされる。そして、図１８に示すように、ｎ型エピタキシャル層１３Ａ〜１３Ｄに対し例えば熱工程が加えられることにより、各拡散領域１５Ｘが深さ方向に結合される。これにより、ｐ型ピラー領域１４及びｎ型ピラー領域１５からなるスーパージャンクション領域が全体として形成される。このようにしてスーパージャンクション領域が完成したら、周知のＭＯＳＦＥＴ製造工程を用いて、図１に示すようなＭＯＳＦＥＴを得ることができる。
【００３２】
例えば上記のような深さ及びドーズ量で不純物が注入されることにより、ｎ型の拡散領域１５Ｘは、１×１０１５〜１×１０１６ａｔｏｍ／ｃｍ３の不純物濃度で上下の拡散領域と接続される。また、ｐ型の拡散領域１４Ｘは、１×１０１４〜１×１０１５ａｔｏｍ／ｃｍ３の不純物濃度で上下の拡散領域と接続される。
【００３３】
狭セルピッチの半導体装置を製造する場合、ｎ型及びｐ型の不純物を選択的にイオン注入する際のマスク開口の距離を縮小しなければならない。不純物を拡散するために熱工程を施した場合、不純物の拡散長がマスク開口の距離よりも大きくなるとｐ型、ｎ型の各不純物拡散領域が横方向に重なる領域が発生する。拡散領域が重なった領域では、ｐ型、ｎ型のドーパントの打ち消し合いが起こり、正味のドーパント量が低下する。イオン注入時のドーズ量Ｑimplaに対する実効的なドーズ量Ｑnetの割合がドーパント残留率αとして換算される（α＝Ｑnet／Ｑimpla×１００）。図１９は、不純物の拡散長に対するドーパント残留率αの関係を示したグラフである。ドーパント残留率αは図１９に示すように熱拡散によって拡散長が伸びるのにしたがって低下していく。なお、ここで拡散長とは不純物濃度のピーク位置ＣＰから不純物濃度が１／３となる位置ＣＰ／３までの距離である。ドーパント残留率αが低下すると、実効的なドーズ量Ｑnetの制御が困難になる。実効的なドーズ量が低下すると、スーパージャンクション領域を構成するｎ型ピラー領域１５の不純物濃度が低下し、オン抵抗が増大する。また、ｎ型不純物及びｐ型不純物の実効的なドーズ量Ｑnetに違いが生じると、チャージ量に差が生じるために、空乏層が形成されない部分が残り、耐圧が低下する。チャージアンバランスの発生を防ぐには、Ｑnetの制御性を向上させる必要があり、そのために半導体装置の製造工程においてドーパント残留率αを上昇させなくてはならない。
【００３４】
本実施の形態の製造方法を用いた場合、１つのｎ型エピタキシャル層１３Ｘにおいて、ｎ型ピラー領域１５が形成される領域では３回イオン注入を行う。そのため、注入した不純物の拡散長を大きく伸ばすことなく上下の拡散領域１５Ｘと結合することができる。イオンの拡散長を短く抑えるためドーパント残留率αは高く保たれ、オン抵抗を削減することができる。本実施の形態において、ｎ型ピラー領域１５の拡散長は４．０μｍ程度であるため、約５０％のドーパント残留率を保つことができる。また、イオンの拡散長が短くても上下の拡散領域１５Ｘが接続されるため、ピラー間のピッチを狭く形成することが可能となる。
【００３５】
また、本実施の形態によれば、ｐ型不純物の注入工程の繰り返し数が少なくて済む。１つのエピタキシャル層に同一の回数だけｎ型不純物とｐ型不純物とを注入する特許文献１に記載の半導体装置の製造方法に比べて、半導体装置を製造する際の工程数を削減することができる。
【００３６】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態においては第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００３７】
また、ｐ型ピラー領域１４及びｎ型ピラー領域１５の平面形状は、上述のようにストライプ構造としてもよいが、ｐ型ピラー領域１４を格子状又は千鳥格子状に配列することも可能である。上述の実施の形態において、半導体装置をプレーナゲート型ＭＯＳＦＥＴとして説明したが、これはトレンチゲート型のＭＯＳＦＥＴであってもよい。また、終端領域においてガードリング層を設ける、フィールドプレート電極を設ける等の種々の終端領域の構造と組み合わせて実施することが可能である。
【００３８】
また、実施の形態において半導体材料としてシリコンを用いたＭＯＳＦＥＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。更に、スーパージャンクション領域を有するＭＯＳＦＥＴで説明したが、これはスーパージャンクション領域を有する半導体装置であれば、ＳＢＤ（Schottky Barrier Diode）やＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴなどの半導体装置でも適用可能である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】第１の実施の形態に係る半導体装置のｎ型ピラー領域１５及びｐ型ピラー領域１４の深さ方向の不純物濃度の分布を示すグラフである。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図４】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図５】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図６】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図７】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図８】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図９】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１０】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１１】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１２】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１３】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１４】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１５】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１６】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１７】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１８】第１の実施の形態に係る半導体装置の製造工程を示す工程図である。
【図１９】不純物の拡散長に対するドーパント残留率αの関係を示したグラフである。
【符号の説明】
【００４０】
１・・・半導体装置、  １１・・・ドレイン電極、  １２・・・ｎ＋型半導体基板、  １３、１３Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）・・・ｎ型エピタキシャル層、  １４・・・ｐ型ピラー領域、  １５・・・ｎ型ピラー領域、  １４Ｘ、１５Ｘ（Ｘ＝Ａ、Ｂ、Ｃ、Ｄ）・・・拡散領域、  １６・・・ｐ型ベース領域、  １７・・・ｎ型ソース領域、  １８・・・ｐ＋型高濃度層、  １９・・・ゲート絶縁膜、  ２０・・・ゲート電極、  ２１・・・ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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