(57)【要約】      （修正有）【課題】特性が良好で、信頼性の高い強誘電体キャパシタを有するメモリ装置の製造方法を提供する。【解決手段】基体１の上方であって、強誘電体メモリアレイ領域１００に、複数の強誘電体キャパシタ１４０を形成する工程と、基体１の上方であって、ロジック回路領域２００に、配線層２４０を形成する工程と、強誘電体キャパシタ１４０および配線層２４０を覆うように、層間絶縁層３０ａを形成する工程と、少なくとも強誘電体メモリアレイ領域１００に形成された層間絶縁層３０ａをエッチングして、凹部３０ｂを形成する工程と、ＣＭＰ法により、層間絶縁層３０ａを研磨する工程と、強誘電体キャパシタ１４０および配線層２４０の上方の層間絶縁層３０をエッチングして、コンタクトホール１３２、２３２を形成する工程と、コンタクトホール１３２、２３２にコンタクト部１３４、２３４を形成する工程と、を含む。【選択図】図６
2009130188.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリアレイ領域と、ロジック回路領域と、を含むメモリ装置の製造方法であって、
基体の上方であって、前記強誘電体メモリアレイ領域に、複数の強誘電体キャパシタを形成する工程と、
前記基体の上方であって、前記ロジック回路領域に、配線層を形成する工程と、
前記強誘電体キャパシタおよび前記配線層を覆うように、層間絶縁層を形成する工程と、
少なくとも前記強誘電体メモリアレイ領域に形成された前記層間絶縁層をエッチングして、凹部を形成する工程と、
ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、前記層間絶縁層を研磨する工程と、
前記強誘電体キャパシタおよび前記配線層の上方の前記層間絶縁層をエッチングして、コンタクトホールを形成する工程と、
前記コンタクトホールにコンタクト部を形成する工程と、を含む、メモリ装置の製造方法。
【請求項２】
請求項１において、
前記基体の形成は、
基板の前記強誘電体メモリアレイ領域に、第１トランジスタを形成する工程と、
前記基板の前記ロジック回路領域に、第２トランジスタを形成する工程と、
前記第１トランジスタおよび前記第２トランジスタを覆うように、層間絶縁層を形成する工程と、
前記層間絶縁層をエッチングして、コンタクトホールを形成する工程と、
前記コンタクトホールにコンタクト部を形成する工程と、を有する、メモリ装置の製造方法。
【請求項３】
請求項１または２において、
前記強誘電体メモリアレイ領域は、平面視において、前記ロジック回路領域に比べて面積が小さい領域であるように形成される、メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置の製造方法に関する。
【背景技術】
【０００２】
近年、いわゆるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）技術の進展により、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦｅＲＡＭ）セルと、他の機能を有する構造、すなわち、強誘電体メモリセルに関連する演算処理等を行うロジック回路などを、１チップに作り込んだメモリ装置が知られている（特許文献１参照）。強誘電体メモリセルを構成する強誘電体キャパシタは、高い精度が要求される。
【特許文献１】特開２００６−１２１０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、特性が良好で、信頼性の高い強誘電体キャパシタを有するメモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係るメモリ装置の製造方法は、
強誘電体メモリアレイ領域と、ロジック回路領域と、を含むメモリ装置の製造方法であって、
基体の上方であって、前記強誘電体メモリアレイ領域に、複数の強誘電体キャパシタを形成する工程と、
前記基体の上方であって、前記ロジック回路領域に、配線層を形成する工程と、
前記強誘電体キャパシタおよび前記配線層を覆うように、層間絶縁層を形成する工程と、
少なくとも前記強誘電体メモリアレイ領域に形成された前記層間絶縁層をエッチングして、凹部を形成する工程と、
ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、前記層間絶縁層を研磨する工程と、
前記強誘電体キャパシタおよび前記配線層の上方の前記層間絶縁層をエッチングして、コンタクトホールを形成する工程と、
前記コンタクトホールにコンタクト部を形成する工程と、を含む。
【０００５】
本発明に係るメモリ装置の製造方法は、強誘電体メモリアレイ領域に形成された層間絶縁層が凹部を有するため、ＣＭＰ法により平坦性の高い層間絶縁層を形成することができる。そのため、特性が良好で、信頼性の高い強誘電体キャパシタを有するメモリ装置の製造方法を提供することができる。
【０００６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【０００７】
本発明に係るメモリ装置の製造方法において、
前記基体の形成は、
基板の前記強誘電体メモリアレイ領域に、第１トランジスタを形成する工程と、
前記基板の前記ロジック回路領域に、第２トランジスタを形成する工程と、
前記第１トランジスタおよび前記第２トランジスタを覆うように、層間絶縁層を形成する工程と、
前記層間絶縁層をエッチングして、コンタクトホールを形成する工程と、
前記コンタクトホールにコンタクト部を形成する工程と、を有することができる。
【０００８】
本発明に係るメモリ装置の製造方法において、
前記強誘電体メモリアレイ領域は、平面視において、前記ロジック回路領域に比べて面積が小さい領域であるように形成されることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１０】
１．メモリ装置
まず、本実施の形態の製造方法により得られるメモリ装置について説明する。図１および図２は、本実施の形態に係るメモリ装置１０００を模式的に示す断面図および平面図である。なお、図２では、強誘電体メモリアレイ領域１００およびロジック回路領域２００のみを、図示した。
【００１１】
メモリ装置１０００は、図１および図２に示すように、強誘電体メモリアレイ領域１００と、ロジック回路領域２００と、を含む。
【００１２】
強誘電体メモリアレイ領域１００およびロジック回路領域２００は、１つのチップ内に形成される。すなわち、メモリ装置１０００は、強誘電体メモリアレイ／ロジック回路混載チップである。
【００１３】
メモリ装置１０００は、図１に示すように、基体１と、強誘電体キャパシタ１４０と、配線層２４０と、層間絶縁層３０と、コンタクトホール１３２、２３２と、コンタクト部１３４、２３４と、を有する。
【００１４】
基体１は、基板１０と、素子分離領域１１と、第１トランジスタ１１０と、第２トランジスタ２１０と、層間絶縁層２０と、コンタクトホール１２２、２２２と、コンタクト部１２４、２２４と、を有することができる。
【００１５】
基板１０は、例えば、単結晶シリコン基板を用いることができる。
【００１６】
素子分離領域１１は、基板１０に形成される。素子分離領域１１は、例えば、トレンチ絶縁層、セミリセスＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層、ＬＯＣＯＳ層からなることができる。素子分離領域１１は、基板１０を電気的に絶縁分離する機能を有する。
【００１７】
第１トランジスタ１１０は、基板１０の強誘電体メモリアレイ領域１００に形成される。第１トランジスタ１１０は、素子分離領域１１によって画定された領域に形成される。第１トランジスタ１１０は、複数形成され、その数は特に限定されない。第１トランジスタ１１０は、強誘電体キャパシタ１４０と電気的に接続される。第１トランジスタ１１０は、例えば、各々が強誘電体キャパシタ１４０と電気的に接続され、スタック構造を有する１Ｔ１Ｃ型の強誘電体メモリを構成することができる。第１トランジスタ１１０は、ゲート１１２と、ソース１１４と、ドレイン１１６と、を有する。
【００１８】
第２トランジスタ２１０は、基板１０のロジック回路領域２００に形成される。第２トランジスタ２１０は、素子分離領域１１によって画定された領域に形成される。第２トランジスタ２１０は、例えば、図示はしないが、複数形成されてもよい。第２トランジスタ２１０は、ゲート２１２と、ソース２１４と、ドレイン２１６と、を有する。
【００１９】
ここで、ロジック回路領域２００には、例えば、第２トランジスタ２１０などによって構成されるロジック回路が形成されることができる。ロジック回路は、例えば、強誘電体メモリに関する演算および動作制御を行う回路であることができ、強誘電体メモリの電気的な動作を制御するデコード回路などが含まれることができる。その他、ロジック回路領域２００には、例えば、図示はしないが、ゲートアレイ、抵抗、キャパシタ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体素子が形成されることができる。すなわち、メモリ装置１０００は、上記のような半導体素子が混載された混載型メモリ装置であることができる。
【００２０】
層間絶縁層２０は、第１トランジスタ１１０および第２トランジスタ２１０を覆うように形成される。層間絶縁層２０は、例えば、酸化シリコンからなることができる。層間絶縁層２０の厚さは、例えば、１μｍ〜２μｍとすることができる。
【００２１】
コンタクトホール１２２は、強誘電体メモリアレイ領域１００であって、層間絶縁層２０に形成される。コンタクトホール１２２は、例えば、ソース１１４上の層間絶縁層２０を貫通して形成される。コンタクトホール２２２は、ロジック回路領域２００であって、層間絶縁層２０に形成される。コンタクトホール２２２は、例えば、ソース２１４およびドレイン２１６上の層間絶縁膜２０を貫通して形成されるが、これに限らず、ゲート２１２の上などに形成されることができる。
【００２２】
コンタクト部１２４、２２４は、コンタクトホール１２２、２２２にそれぞれ形成される。コンタクト部１２４、２２４は、例えば、銅、アルミニウムなどの導電材料からなることができる。コンタクト部１２４、２２４によって、例えば、第１トランジスタ１１０と強誘電体キャパシタ１４０、および第２トランジスタ２１０と配線層２４０、をそれぞれ電気的に接続することができる。
【００２３】
強誘電体キャパシタ１４０は、強誘電体メモリアレイ領域１００であって、層間絶縁層２０の上に形成される。強誘電体キャパシタ１４０は、例えば、コンタクト部１２４の上に形成されることができる。強誘電体キャパシタ１４０は、特にその数は限定されないが、複数形成され、強誘電体メモリアレイを構成する。強誘電体メモリアレイは、例えば、厚さ７００ｎｍ程度の強誘電体キャパシタ１４０が、特定の間隔でマトリックス状に、いわば密な状態で配置されることにより構成される。強誘電体キャパシタ１４０の間隔は、例えば、ロジック回路領域２００に形成される配線層２４０の間隔に比べて小さい。すなわち、強誘電体メモリアレイ領域１００には、ロジック回路領域２００に比べて、特定の領域に高密度で強誘電体キャパシタ１４０が形成される。ここで、強誘電体メモリアレイ領域１００は、例えば、図２に示すように、平面視において、ロジック領域２００に比べて面積が小さい領域である。強誘電体メモリアレイ領域１００は、例えば、平面視において、メモリ装置１０００の面積うち、１％〜１０％の面積を有する領域であることができる。すなわち、ロジック回路領域２００に比べ小さな領域である強誘電体メモリアレイ領域１００に、高密度で規則的に複数の強誘電体キャパシタ１４０が形成される。
【００２４】
強誘電体キャパシタ１４０は、下部電極層１４２と、下部電極層１４２の上に形成された強誘電体層１４４と、強誘電体層１４４の上に形成された上部電極層１４６と、を有する。
【００２５】
下部電極層１４２および上部電極層１４６は、例えば、白金、イリジウム、それらの合金、それらの導電性酸化物からなることができる。下部電極層１４２および上部電極層１４６は、前記例示した材料の単層でもよいし、複数の材料を積層した構造であってもよい。下部電極層１４２および上部電極層１４６の厚さは、例えば、５０ｎｍ〜５００ｎｍとすることができる。
【００２６】
強誘電体層１４４は、ペロブスカイト型酸化物の強誘電体材料からなる。強誘電体層１４４は、例えば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、ニオブ酸チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ３：ＰＺＴＮ）からなることができる。強誘電体層１４４の厚さは、例えば、５０ｎｍ〜５００ｎｍとすることができる。
【００２７】
配線層２４０は、ロジック回路領域２００であって、層間絶縁層２０の上に形成される。配線層２４０は、例えば、コンタクト部２２４の上に形成されることができる。配線層２４０の幅は、コンタクト部２２４、もしくは２３４の幅より広く形成されることができるが、コンタクト部２２４、もしくは２３４の幅と同じであってもよい。配線層２４０は、例えば、コンタクト部２３２の一部であることができる。すなわち、コンタクト部２２４の上に直接コンタクト部２３４が形成されてもよい。配線層２４０は、例えば、銅、アルミニウムなどの導電材料からなることができる。なお、配線層２４０は導電材料からなる通常配線層のほか、強誘電体キャパシタ積層構造をもつメモリ用途以外の容量素子であっても構わない。
【００２８】
層間絶縁層３０は、強誘電体キャパシタ１４０および配線層２４０を覆うように形成される。層間絶縁層３０は、例えば、酸化シリコンからなることができる。層間絶縁層３０の厚さは、例えば、１μｍ〜２μｍとすることができる。
【００２９】
コンタクトホール１３２は、上部電極層１４６上の層間絶縁層３０を貫通して形成される。コンタクトホール２３２は、配線層２４０上の層間絶縁層３０を貫通して形成される。
【００３０】
コンタクト部１３４、２３４は、コンタクトホール１３２、２３２にそれぞれ形成される。コンタクト部１３４、２３４の上には、配線層１３６、２３６がそれぞれ形成される。コンタクト部１３４、２３４および配線１３６、２３６は、例えば、銅、アルミニウムなどの導電材料からなることができる。コンタクト部１３４、２３４によって、強誘電体キャパシタ１４０と配線層１３６、および配線層２４０と配線層２３６、をそれぞれ電気的に接続することができる。
【００３１】
２．メモリ装置の製造方法
次に、本実施形態に係るメモリ装置の製造方法について、図面を参照しながら説明する。図３〜図７は、本実施形態に係るメモリ装置１０００の製造工程を概略的に示す断面図である。
【００３２】
図３に示すように、基板１０に、素子分離領域１１を形成する。素子分離領域１１は、例えば、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、セミリセスＬＯＣＯＳ法、ＬＯＣＯＳ法により形成される。
【００３３】
次に、基板１０の強誘電体メモリアレイ領域１００に、第１トランジスタ１１０を形成する。また、基板１０のロジック回路領域２００に、第２トランジスタ２１０を形成する。第１トランジスタ１１０および第２トランジスタ２１０は、例えば、公知の方法により形成される。
【００３４】
次に、第１トランジスタ１１０および第２トランジスタ２１０を覆うように、全面に層間絶縁層２０を形成する。層間絶縁層２０は、例えば、スピンコート法により形成される。層間絶縁層２０は、例えば、層間絶縁層を形成した後に、ＣＭＰ法によって平坦化されることにより形成されてもよい。
【００３５】
次に、層間絶縁層２０をパターニングして、強誘電体メモリアレイ領域１００に、コンタクトホール１２２を形成する。同時に、ロジック回路領域２００に、コンタクトホール２２２を形成する。パターニングは、例えば、公知のフォトリソグラフィ技術およびエッチング技術により行われる。コンタクトホール１２２は、例えば、ソース１１４が露出するように形成される。コンタクトホール２２２は、例えば、ソース２１４およびドレイン２１６が露出するように形成される。
【００３６】
次に、コンタクトホール１２２、２２２に、コンタクト部１２４、２２４をそれぞれ形成する。コンタクト部１２４、２２４は、例えば、スパッタ法、めっき法により形成される。
【００３７】
図４に示すように、層間絶縁層２０の上であって、強誘電体メモリアレイ領域１００に、強誘電体キャパシタ１４０を形成する。強誘電体キャパシタ１４０は、例えば、コンタクト部１２４の上に形成される。強誘電体キャパシタ１４０は、下部電極層１４２、強誘電体層１４４および上部電極層１４６を順に積層して、形成される。
【００３８】
下部電極層１４２および上部電極層１４６は、例えば、スパッタ法、めっき法、真空蒸着法により形成される。強誘電体層１４４は、例えば、ゾルゲル法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により形成される。
【００３９】
また、図４に示すように、層間絶縁層２０の上であって、ロジック回路領域２００に、配線層２４０を形成する。配線層２４０は、例えば、コンタクト部２２４の上に形成される。配線層２４０は、例えば、スパッタ法、めっき法により形成される。
【００４０】
図５に示すように、強誘電体キャパシタ１４０および配線層２４０を覆うように、全面に層間絶縁層３０ａを形成する。前述のように、強誘電体メモリアレイ領域１００には、ロジック回路領域２００に比べて、特定の領域に高密度で規則的に複数の強誘電体キャパシタ１４０が形成されている。そのため、強誘電体メモリアレイ領域１００に形成された層間絶縁層３０ａは、例えば、ロジック回路領域２００に形成された層間絶縁層３０ａより高くなる。ここで、強誘電体メモリアレイ領域１００は、例えば、図２に示すように、平面視において、ロジック領域２００に比べて面積が小さい領域である。そのため、メモリ装置１０００は、例えば、局部的に層間絶縁層３０ａが高い領域（強誘電体メモリアレイ領域１００）を有する。
【００４１】
図６に示すように、少なくとも強誘電体メモリアレイ領域１００に形成された層間絶縁層３０ａをパターニングして、凹部３０ｂを形成する。パターニングは、例えば、凹部３０ｂが形成された層間絶縁層３０ａと、ロジック回路領域２００に形成された層間絶縁層３０ａとが、同程度の高さになるように行われる。パターニングは、フォトリソグラフィ技術およびエッチング技術により行われる。パターニング時にマスクとして使用するレジスト５０のパターンは、例えば、強誘電体キャパシタ１４０のパターニングに使用したマスクのパターンを反転させたもの（反転パターン）であることができる。反転パターンは、例えば、アルゴリズムにより自動的に発生させることができる。
【００４２】
図７に示すように、ＣＭＰ法により、層間絶縁層３０ａを研磨して平坦化させる。層間絶縁層の高さが異なると研磨のレートに差が生じることがあるが、強誘電体メモリアレイ領域１００に形成された層間絶縁層３０ａには、凹部３０ｂが形成されているため、強誘電体メモリアレイ領域１００とロジック回路領域２００とで研磨のレートに差が生じ難い。そのため、表面の平坦性が高い層間絶縁層３０を形成することができる。前述のように、特にメモリ装置１０００は、局部的に層間絶縁層３０ａが高い領域（強誘電体メモリアレイ領域１００）を有するため、凹部３０ｂを形成しないと、表面の平坦性が極めて低い層間絶縁層が形成されることがある。
【００４３】
図１に示すように、上部電極１４６上の層間絶縁層３０をパターニングして、コンタクトホール１３２を形成する。同時に、配線層２４０上の層間絶縁層３０をパターニングして、コンタクトホール２３２を形成する。パターニングは、例えば、公知のフォトリソグラフィ技術およびエッチング技術により行われる。前述のように層間絶縁層３０は表面の平坦性が高いため、精度の高いコンタクトホール１３２、２３２を形成することができる。すなわち、例えば、過度なオーバーエッチングを行ったり、逆にエッチング不足が発生したりする確率を低減することができる。
【００４４】
次に、コンタクトホール１３２、２３２に、コンタクト部１３４、２３４をそれぞれ形成する。その後、コンタクト部１３４、２３４の上に、配線１３６、２３６をそれぞれ形成する。コンタクト部１３４、２３４、および配線１３６、２３６は、例えば、スパッタ法、めっき法により形成される。
【００４５】
以上により、メモリ装置１０００を製造することができる。
【００４６】
本実施形態に係るメモリ装置１０００の製造方法は、例えば、以下の特徴を有する。
【００４７】
メモリ装置１０００の製造方法によれば、強誘電体メモリアレイ領域１００に形成された層間絶縁３０ａには、凹部３０ｂが形成される。そのため、強誘電体メモリアレイ領域１００とロジック回路領域２００とでＣＭＰ法における研磨のレートが異なることなく、表面の平坦性が高い層間絶縁層３０を形成することができる。これにより、精度の高いコンタクトホール１３２、２３２を形成することができる。すなわち、例えば、過度なオーバーエッチングを行ったり、逆にエッチング不足が発生したりする確率を低減することができる。特に、上部電極層１４６上のコンタクトホール１３２の形成は、強誘電体キャパシタ１４０の特性に大きな影響を与える。例えば、コンタクトホール１３２の形成のためのエッチング量がばらつくと、上部電極層１４６に混入するエッチングダメージ量、および上部電極層１４６の形状がばらつくことがある。その結果、強誘電体キャパシタ１４０の特性がばらつき、信頼性も低下することがある。従って、コンタクトホール１３２の形成には、高い精度が要求される。メモリ装置１０００の製造方法によれば、上記の問題を回避でき、特性が良好で、信頼性の高い強誘電体キャパシタ１４０を有するメモリ装置１０００を得ることができる。
【００４８】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは、当業者には容易に理解できよう。従って、このような変形例は、全て本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００４９】
【図１】本実施形態に係るメモリ装置を模式的に示す断面図。
【図２】本実施形態に係るメモリ装置を模式的に示す平面図。
【図３】本実施形態に係るメモリ装置の製造工程を模式的に示す断面図。
【図４】本実施形態に係るメモリ装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係るメモリ装置の製造工程を模式的に示す断面図。
【図６】本実施形態に係るメモリ装置の製造工程を模式的に示す断面図。
【図７】本実施形態に係るメモリ装置の製造工程を模式的に示す断面図。
【符号の説明】
【００５０】
１  基体、１０  基板、１１  素子分離領域、２０、層間絶縁層、３０、層間絶縁層、３０ａ  層間絶縁層、３０ｂ  凹部、５０  レジスト、１００  強誘電体メモリアレイ領域、１１０  第１トランジスタ、１１２  ゲート、１１４  ソース、１１６  ドレイン、１２２  コンタクトホール、１２４  コンタクト部、１３２  コンタクトホール、１３４  コンタクト部、１３６  配線層、１４０  強誘電体キャパシタ、１４２  下部電極層、１４４  強誘電体層、１４６  上部電極層、２００  ロジック回路領域、２１０  第２トランジスタ、２１２  ゲート、２１４  ソース、２１６  ドレイン、２２２  コンタクトホール、２２４  コンタクト部、２３２  コンタクトホール、２３４  コンタクト部、２３６  配線層、２４０  配線層、１０００  メモリ装置
【図１】
2009130188.tif 000003
【図２】
2009130188.tif 000004
【図３】
2009130188.tif 000005
【図４】
2009130188.tif 000006
【図５】
2009130188.tif 000007
【図６】
2009130188.tif 000008
【図７】
2009130188.tif 000009