(57)【要約】【課題】カスコード接続された複数段構成の増幅部において、所望の動作時以外のときに増幅部の動作を停止させる。【解決手段】可変利得増幅器７０には、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、制御回路部５、及びバイアス電流制御部７が設けられる。制御回路部５は、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１と制御電圧Ｖｃｎｔが入力され、制御信号Ｓｃｏｍｐ１を１段目の増幅部１に出力する。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１より電圧が高いとき、制御信号Ｓｃｏｍｐ１により１段目の増幅部１のＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフし、１段目の増幅部１の動作が完全に停止する。【選択図】図１
2009130861.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に、カスコード接続される複数のトランジスタを有する増幅部がｎ段（ただし、ｎは２以上）設けられる増幅回路と、
制御電圧が入力され、前記制御電圧に基づいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流を対応する増幅部に順次出力し、基準電圧を出力するバイアス電流制御部と、
前記基準電圧及び前記制御電圧が入力され、前記制御電圧が前記基準電圧よりも高いとき、前記制御電圧が低いときに生成される１番目のバイアス電流が入力される前記１段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの動作を停止させる制御信号を前記１段目の増幅部に出力する制御回路部と、
を具備することを特徴とする可変利得増幅器。
【請求項２】
前記１段目の増幅部には、第２の端子が前記高電位側電源に接続され、制御端子に前記制御回路から出力される前記制御信号が入力される第１のトランジスタと、第１の端子が前記第１のトランジスタの第１の端子に接続され、第２の端子が前記低電位側電源に接続され、制御端子に前記制御回路から出力される前記制御信号が入力される第２のトランジスタとが設けられ、前記第1及び第２のトランジスタの第１の端子が前記複数のトランジスタの内前記低電位側電源側のトランジスタの制御端子に接続されることを特徴とする請求項１に記載の可変利得増幅器。
【請求項３】
前記制御回路部は、前記基準電圧が入力側の（−）ポートに入力され、前記制御電圧が入力側の（＋）ポートに入力され、正帰還動作するヒステリシスコンパレータと、前記ヒステリシスコンパレータの出力信号及びパワーダウン信号が入力され、論理演算する２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路の出力信号を反転して前記制御信号を出力するインバータとを有し、前記パワーダウン信号は前記増幅回路及び前記バイアス電流制御部のパワーダウンに用いられることを特徴とする請求項１又は２に記載の可変利得増幅器。
【請求項４】
高電位側電源と低電位側電源の間に、カスコード接続される複数のトランジスタを有する増幅部がｎ段（ただし、ｎは２以上）設けられる増幅回路と、
制御電圧が入力され、前記制御電圧に基づいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流に対応する増幅部に順次出力し、第１の基準電圧と前記第１の基準電圧よりも電圧の高い第２の基準電圧とを出力するバイアス電流制御部と、
前記第１の基準電圧及び前記制御電圧が入力され、前記制御電圧が前記第１の基準電圧よりも高いとき、前記制御電圧が低いときに生成される１番目のバイアス電流が入力される前記１段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの動作を停止させる第１の制御信号を前記１段目の増幅部に出力する第１の制御回路部と、
前記第２の基準電圧及び前記制御電圧が入力され、前記制御電圧が前記第２の基準電圧よりも高いとき、前記２段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの動作を停止させる第２の制御信号を前記２段目の増幅部に出力する第２の制御回路部と、
を具備することを特徴とする可変利得増幅器。
【請求項５】
前記カスコード接続される複数のトランジスタは、第１の端子が前記高電位側電源側に接続され、第１の端子側から増幅信号を出力する第３のトランジスタと、第１の端子が前記第３のトランジスタの第２の端子に接続され、制御端子に高周波信号が入力される第４のトランジスタと、第１の端子が前記第４のトランジスタの第２の端子に接続され、第２の端子が前記低電位側電源に接続される第５のトランジスタから構成されることを特徴とする請求項１乃至４のいずれか１項に記載の可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅器に関する。
【背景技術】
【０００２】
送信機や受信機などには、利得を可変する可変利得増幅器（Gain  Control  Amplifier）が用いられる。可変利得増幅器には、トランジスタを縦続接続したカスコード接続型可変利得増幅器やトランジスタを差動対にした差動増幅型可変利得増幅器などがある。カスコード接続型可変利得増幅器は、高周波特性に優れ、可変利得幅が大きいということから送信機や受信機などに多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるカスコード接続型可変増幅器では、増幅部を多段構成にして、各増幅部に供給される電流を制御電圧で制御し、順番にこの電流を増減させることにより利得を変化させて可変利得幅を大きくしている。
【０００４】
ところが、可変利得幅を大きくするために、増幅部を３段構成以上にした場合、最小利得付近では所定の増幅部には所定の電流が供給されて増幅動作するが、増幅動作させたくない増幅部にも電流が供給され完全にオフにならずこの増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークし、可変利得増幅器の歪みを劣化させる問題点がある。例えば、増幅部を４段構成にして順番に電流を増減させる場合、３段目及び４段目の増幅部が動作したとき、１段目の増幅部はオフにならない。このオフにならない１段目の増幅部の影響により歪みが増大するという問題点がある。また、オフにならない増幅部が発生するので消費電流が増大するという問題点がある。また、オフにならない増幅部のトランジスタではリーク電流が発生するので利得可変幅が減少するという問題点がある。
【特許文献１】特開２００５−３１２０１６号公報（頁２２、図１０及び１１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、カスコード接続された複数段構成の増幅部において、所望の動作時以外のときに増幅部の動作を停止することができる可変利得増幅器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の可変利得増幅器は、高電位側電源と低電位側電源の間に、カスコード接続される複数のトランジスタを有する増幅部がｎ段（ただし、ｎは２以上）設けられる増幅回路と、制御電圧が入力され、前記制御電圧に基づいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流を対応する増幅部に順次出力し、基準電圧を出力するバイアス電流制御部と、前記基準電圧及び前記制御電圧が入力され、前記制御電圧が前記基準電圧よりも高いとき、前記制御電圧が低いときに生成される１番目のバイアス電流が入力される前記１段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの動作を停止させる制御信号を前記１段目の増幅部に出力する制御回路部とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の可変利得増幅器は、高電位側電源と低電位側電源の間に、カスコード接続される複数のトランジスタを有する増幅部がｎ段（ただし、ｎは２以上）設けられる増幅回路と、制御電圧が入力され、前記制御電圧に基づいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流に対応する増幅部に順次出力し、第１の基準電圧と前記第１の基準電圧よりも電圧の高い第２の基準電圧とを出力するバイアス電流制御部と、前記第１の基準電圧及び前記制御電圧が入力され、前記制御電圧が前記第１の基準電圧よりも高いとき、前記制御電圧が低いときに生成される１番目のバイアス電流が入力される前記１段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの動作を停止させる第１の制御信号を前記１段目の増幅部に出力する第１の制御回路部と、前記第２の基準電圧及び前記制御電圧が入力され、前記制御電圧が前記第２の基準電圧よりも高いとき、前記２段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの動作を停止させる第２の制御信号を前記２段目の増幅部に出力する第２の制御回路部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、カスコード接続された複数段構成の増幅部において、所望の動作時以外のときに増幅部の動作を停止することができる可変利得増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る可変利得増幅器について、図面を参照して説明する。図１は可変利得増幅器の構成を示すブロック図、図２は制御回路部を示す回路図、図３は１段目の増幅部を示す回路図、図４は２段目の増幅部を示す回路図、図５は３段目の増幅部を示す回路図、図６は４段目の増幅部を示す回路図である。本実施例では、４段構成の可変利得増幅器の１段目の増幅部の制御を行う制御回路部を設けている。
【００１１】
図１に示すように、可変利得増幅器７０には、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、制御回路部５、及びバイアス電流制御部７が設けられる。可変利得増幅器７０は、トランジスタが縦続接続される増幅部が４段構成された増幅回路が設けられるカスコード接続型可変利得増幅器である。
【００１２】
バイアス電流制御部７には、図示しない多段化された差動対、及び抵抗が縦続接続された基準電圧発生部が設けられる。バイアス電流制御部７は、制御電圧Ｖｃｎｔ及びパワーダウン信号Ｓｐｄが入力され、制御電圧Ｖｃｎｔに基づいて、多段化された差動対で複数のバイアス電流Ｉｂｉａｓを生成し、基準電圧発生部で複数の基準電圧を生成する。パワーダウン信号Ｓｐｄは回路動作を停止するための信号であり、例えば“Ｈｉｇｈ”レベルのとき回路が動作を停止し、”Ｌｏｗ“レベルのとき回路が動作する。
【００１３】
バイアス電流制御部７は、制御電圧Ｖｃｎｔが比較的小さなときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１に出力し、制御電圧Ｖｃｎｔが大きくなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２に出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３に出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４に出力する。バイアス電流制御部７は、基準電圧発生部から、バイアス電流Ｉｂｉａｓ１に対応する基準電圧Ｖｒｅｆ１を制御回路部５に出力する。
【００１４】
図２に示すように、制御回路部５には、ヒステリシスコンパレータ１１、2入力ＮＯＲ回路ＮＯＲ１、及びインバータＩＮＶ１が設けられる。
【００１５】
ヒステリシスコンパレータ１１は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１を入力側の（−）ポートに入力し、制御電圧Ｖｃｎｔを入力側の（＋）ポートに入力して比較演算した信号を増幅出力するヒステリシス特性を有する正帰還コンパレータである。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１よりも電圧が低い場合、“Ｌｏｗ”レベルの信号をノードＮ１から出力し、制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１よりも電圧が高い場合、“Ｈｉｇｈ”レベルの信号をノードＮ１から出力する。なお、ヒステリシスコンパレータは、シミットトリガコンパレータとも呼称される。
【００１６】
２入力ＮＯＲ回路ＮＯＲ１は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ１の信号とパワーダウン信号Ｓｐｄとが入力され、論理演算した信号がノードＮ２から出力される。ノードＮ１の信号とパワーダウン信号Ｓｐｄのどちらか一方が“Ｈｉｇｈ”レベルのとき、ノードＮ２の信号は“Ｌｏｗ”レベルとなり、それ以外のときノードＮ２の信号は“Ｈｉｇｈ”レベルとなる。
【００１７】
インバータＩＮＶ１は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ２の信号を反転し、反転信号を制御信号Ｓｃｏｍｐ１として１段目の増幅部１に出力する。
【００１８】
図３に示すように、１段目の増幅部１には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ８ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ａ、及び抵抗Ｒ１ａ乃至Ｒ５ａが設けられる。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１９】
１段目の増幅部１は、トランジスタがカスコード接続（Ｎｃｈ  ＭＯＳトランジスタＮＴ６ａ乃至８ａが縦続接続）され、増幅動作する。１段目の増幅部１は、バイアス電流Ｉｂｉａｓ１が入力され、入力信号である高周波信号ＲＦ１ａが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。１段目の増幅部１には、パワーダウン信号Ｓｐｄｘが入力される。パワーダウン信号Ｓｐｄｘは増幅部１乃至４の回路動作を停止するための信号であり、例えば“Ｌｏｗ”レベルのとき回路が動作を停止し、”Ｈｉｇｈ“レベルのとき回路が動作する。パワーダウン信号Ｓｐｄｘは、パワーダウン信号Ｓｐｄとは逆相の信号である。
【００２０】
抵抗Ｒ１ａは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１１に接続される。抵抗Ｒ２ａは、一端がノードＮ１１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ドレインが抵抗Ｒ２ａの他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄｘが入力される。
【００２１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａは、ドレインがノードＮ１２に接続され、ゲートがドレインに接続され、ダイオード接続されたトランジスタである。ノードＮ１２にはバイアス電流Ｉｂｉａｓ１が供給される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２ａのソースに接続され、ゲートがドレイン及びノードＮ１３に接続され、ダイオード接続されたトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ３ａのソースに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートがノードＮ１４に接続される。
【００２２】
Ｐｃｈ  ＭＯＳ  トランジスタＰＴ１ａは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１４に接続され、ゲートに制御信号Ｓｃｏｍｐ１が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５ａは、ドレインがノードＮ１４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓｃｏｍｐ１が入力される。
【００２３】
抵抗Ｒ５ａは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１６に接続され、ノードＮ１６から増幅動作された出力信号Ｓｏｕｔが出力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ６ａは、ドレイン（第１の端子）がノードＮ１６に接続され、ゲート（制御端子）が抵抗Ｒ３ａの一端に接続される。抵抗Ｒ３ａは、他端がノードＮ１１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ６ａのゲート（制御端子）には、高電位側電源Ｖｄｄ電圧を抵抗分割したノードＮ１１の電圧が抵抗Ｒ３ａを介して入力される。
【００２４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ７ａは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ６ａのソース（第２の端子）に接続され、ゲート（制御端子）がノードＮ１５に接続される。ノードＮ１５には、Ｎｃｈ  ＭＯＳトランジスタＮＴ７ａのゲート（制御端子）に対する入力信号である高周波信号ＲＦ１ａが供給される。抵抗Ｒ４ａは、一端がノードＮ１３に接続され、他端がノードＮ１５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａとＮｃｈ  ＭＯＳトランジスタＮＴ７ａは、カレントミラー回路を構成する。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ７ａのソース（第２の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）がノードＮ１４に接続される。
【００２５】
図４に示すように、２段目の増幅部２には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ乃至ＮＴ８ｂ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｂ、及び抵抗Ｒ１ｂ乃至Ｒ４ｂが設けられる。
【００２６】
２段目の増幅部２は、トランジスタがカスコード接続（Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｂ乃至８ｂが縦続接続）され、増幅動作する。２段目の増幅部２は、バイアス電流Ｉｂｉａｓ２が入力され、入力信号である高周波信号ＲＦ１ｂが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。２段目の増幅部２には、パワーダウン信号Ｓｐｄｘが入力される。
【００２７】
抵抗Ｒ１ｂは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ２１に接続される。抵抗Ｒ２ｂは、一端がノードＮ２１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂは、ドレインが抵抗Ｒ２ｂの他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄｘが入力される。
【００２８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｂは、ドレインがノードＮ２２に接続され、ゲートがドレインに接続され、ダイオード接続されたトランジスタである。ノードＮ２２にはバイアス電流Ｉｂｉａｓ２が供給される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｂは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２ｂのソースに接続され、ゲートがドレイン及びノードＮ２３に接続され、ダイオード接続されたトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ３ｂのソースに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートがノードＮ２４に接続される。
【００２９】
Ｐｃｈ  ＭＯＳ  トランジスタＰＴ１ｂは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ２４に接続され、ゲートにパワーダウン信号Ｓｐｄが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５ｂは、ドレインがノードＮ２４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄが入力される。
【００３０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｂは、ドレイン（第１の端子）がノードＮ２６に接続され、ゲート（制御端子）が抵抗Ｒ３ｂの一端に接続される。ノードＮ２６は、１段目の増幅部１のノードＮ１６に接続され、ノードＮ２６から出力信号Ｓｏｕｔが出力される。抵抗Ｒ３ｂは、他端がノードＮ２１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｂのゲート（制御端子）には、高電位側電源Ｖｄｄ電圧を抵抗分割したノードＮ２１の電圧が抵抗Ｒ３ｂを介して入力される。
【００３１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ７ｂは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ６ｂのソース（第２の端子）に接続され、ゲート（制御端子）がノードＮ２５に接続される。ノードＮ２５には、Ｎｃｈ  ＭＯＳトランジスタＮＴ７ｂのゲート（制御端子）に対する入力信号である高周波信号ＲＦ１ｂが供給される。抵抗Ｒ４ｂは、一端がノードＮ２３に接続され、他端がノードＮ２５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｂとＮｃｈ  ＭＯＳトランジスタＮＴ７ｂは、カレントミラー回路を構成する。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ｂは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ７ｂのソース（第２の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）がノードＮ２４に接続される。
【００３２】
図５に示すように、３段目の増幅部３には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃ乃至ＮＴ８ｃ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｃ、及び抵抗Ｒ１ｃ乃至Ｒ４ｃが設けられる。
【００３３】
３段目の増幅部３は、トランジスタがカスコード接続（Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｃ乃至８ｃが縦続接続）され、増幅動作する。３段目の増幅部３は、バイアス電流Ｉｂｉａｓ３が入力され、入力信号である高周波信号ＲＦ１ｃが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。３段目の増幅部３には、パワーダウン信号Ｓｐｄｘが入力される。
【００３４】
抵抗Ｒ１ｃは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ３１に接続される。抵抗Ｒ２ｃは、一端がノードＮ３１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃは、ドレインが抵抗Ｒ２ｃの他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄｘが入力される。
【００３５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｃは、ドレインがノードＮ３２に接続され、ゲートがドレインに接続され、ダイオード接続されたトランジスタである。ノードＮ３２にはバイアス電流Ｉｂｉａｓ３が供給される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｃは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２ｃのソースに接続され、ゲートがドレイン及びノードＮ３３に接続され、ダイオード接続されたトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ３ｃのソースに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートがノードＮ３４に接続される。
【００３６】
Ｐｃｈ  ＭＯＳ  トランジスタＰＴ１ｃは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ３４に接続され、ゲートにパワーダウン信号Ｓｐｄが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５ｃは、ドレインがノードＮ３４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄが入力される。
【００３７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｃは、ドレイン（第１の端子）がノードＮ３６に接続され、ゲート（制御端子）が抵抗Ｒ３ｃの一端に接続される。ノードＮ３６は、２段目の増幅部２のノードＮ２６に接続され、ノードＮ３６から出力信号Ｓｏｕｔが出力される。抵抗Ｒ３ｃは、他端がノードＮ３１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｃのゲート（制御端子）には、高電位側電源Ｖｄｄ電圧を抵抗分割したノードＮ３１の電圧が抵抗Ｒ３ｃを介して入力される。
【００３８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ７ｃは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ６ｃのソース（第２の端子）に接続され、ゲート（制御端子）がノードＮ３５に接続される。ノードＮ３５には、Ｎｃｈ  ＭＯＳトランジスタＮＴ７ｃのゲート（制御端子）に対する入力信号である高周波信号ＲＦ１ｃが供給される。抵抗Ｒ４ｃは、一端がノードＮ３３に接続され、他端がノードＮ３５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｃとＮｃｈ  ＭＯＳトランジスタＮＴ７ｃは、カレントミラー回路を構成する。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ｃは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ７ｃのソース（第２の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）がノードＮ３４に接続される。
【００３９】
図６に示すように、４段目の増幅部４には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄ乃至ＮＴ８ｄ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｄ、及び抵抗Ｒ１ｄ乃至Ｒ４ｄが設けられる。
【００４０】
４段目の増幅部４は、トランジスタがカスコード接続（Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｄ乃至８ｄが縦続接続）され、増幅動作する。４段目の増幅部４は、バイアス電流Ｉｂｉａｓ４が入力され、入力信号である高周波信号ＲＦ１ｄが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。４段目の増幅部４には、パワーダウン信号Ｓｐｄｘが入力される。
【００４１】
抵抗Ｒ１ｄは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ４１に接続される。抵抗Ｒ２ｄは、一端がノードＮ４１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄは、ドレインが抵抗Ｒ２ｄの他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄｘが入力される。
【００４２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｄは、ドレインがノードＮ４２に接続され、ゲートがドレインに接続され、ダイオード接続されたトランジスタである。ノードＮ４２にはバイアス電流Ｉｂｉａｓ４が供給される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｄは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２ｄのソースに接続され、ゲートがドレイン及びノードＮ４３に接続され、ダイオード接続されたトランジスタである。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄは、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ３ｄのソースに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートがノードＮ４４に接続される。
【００４３】
Ｐｃｈ  ＭＯＳ  トランジスタＰＴ１ｄは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ４４に接続され、ゲートにパワーダウン信号Ｓｐｄが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５ｄは、ドレインがノードＮ４４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにパワーダウン信号Ｓｐｄが入力される。
【００４４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｄは、ドレイン（第１の端子）がノードＮ４６に接続され、ゲート（制御端子）が抵抗Ｒ３ｄの一端に接続される。ノードＮ４６は、３段目の増幅部３のノードＮ３６に接続され、ノードＮ４６から出力信号Ｓｏｕｔが出力される。抵抗Ｒ３ｄは、他端がノードＮ４１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ６ｄのゲート（制御端子）には、高電位側電源Ｖｄｄ電圧を抵抗分割したノードＮ４１の電圧が抵抗Ｒ３ｄを介して入力される。
【００４５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ７ｄは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ６ｄのソース（第２の端子）に接続され、ゲート（制御端子）がノードＮ４５に接続される。ノードＮ４５には、Ｎｃｈ  ＭＯＳトランジスタＮＴ７ｄのゲート（制御端子）に対する入力信号である高周波信号ＲＦ１ｄが供給される。抵抗Ｒ４ｄは、一端がノードＮ４３に接続され、他端がノードＮ４５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｄとＮｃｈ  ＭＯＳトランジスタＮＴ７ｄは、カレントミラー回路を構成する。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ｄは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ７ｄのソース（第２の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）がノードＮ２４に接続される。
【００４６】
ここでは、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、及び４段目の増幅部４を同様な回路構成にして、利得を略同一に設定しているが、必ずしもこれに限定されるものではなく、各増幅部の回路構成を変更してもよい。
【００４７】
次に、可変利得増幅器の動作について、図７乃至９を参照して説明する。図７は各増幅部に供給されるバイアス電流の制御電圧依存性と可変利得増幅器の動作を示すタイミングチャート、図８は従来の可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図、図９は本実施例の可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図である。ここで、従来とは、制御回路部５を設けない可変利得増幅器である。
【００４８】
図７に示すように、バイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ１乃至４は、制御電圧Ｖｃｎｔに対して順次オーバーラップして生成される。
【００４９】
具体的には、制御電圧Ｖｃｎｔが低い領域（Ｖｃｎｔ＜０．３Ｖ）では、一定な値のバイアス電流Ｉｂｉａｓ１が生成される（バイアス電流Ｉｂｉａｓ２乃至４は生成されない）。
【００５０】
制御電圧Ｖｃｎｔが０．３〜０．６Ｖの領域では、バイアス電流Ｉｂｉａｓ１は減少する（制御電圧Ｖｃｎｔが略０．８Ｖでバイアス電流Ｉｂｉａｓ１は生成されない）。バイアス電流Ｉｂｉａｓ２は制御電圧Ｖｃｎｔが０．３Ｖから増加し始める。バイアス電流Ｉｂｉａｓ３は制御電圧Ｖｃｎｔが略０．６Ｖから増加し始める（バイアス電流Ｉｂｉａｓ４は生成されない）。
【００５１】
制御電圧Ｖｃｎｔが０．６〜０．９Ｖの領域では、バイアス電流Ｉｂｉａｓ２は制御電圧Ｖｃｎｔが略０．７Ｖで最大となり、その後減少する。バイアス電流Ｉｂｉａｓ３は増加を維持する（バイアス電流Ｉｂｉａｓ４は生成されない）。
【００５２】
制御電圧Ｖｃｎｔが０．９〜１．２Ｖの領域では、バイアス電流Ｉｂｉａｓ２は制御電圧Ｖｃｎｔが略１．１Ｖで生成されなくなる。バイアス電流Ｉｂｉａｓ３は制御電圧Ｖｃｎｔが略１．０Ｖで最大となり、その後減少する。バイアス電流Ｉｂｉａｓ４は制御電圧Ｖｃｎｔが略０．９Ｖから増加し始める。
【００５３】
制御電圧Ｖｃｎｔが１．２Ｖ以上の領域では、バイアス電流Ｉｂｉａｓ３は制御電圧Ｖｃｎｔが略１．３Ｖで生成されなくなる。バイアス電流Ｉｂｉａｓ４は制御電圧Ｖｃｎｔが略１．３Ｖ以上で飽和する。
【００５４】
可変利得増幅器７０の動作では、まず、パワーダウン状態では、パワーダウン信号Ｓｐｄが“Ｈｉｇｈ”、逆相パワーダウン信号Ｓｐｄｘが“Ｌｏｗ”である。パワーダウン信号Ｓｐｄ及びＳｐｄｘは、回路の消費電流が略０（ゼロ）となり回路動作が停止するよう各部に接続されている。
【００５５】
次に、通常動作状態に切り替えると、パワーダウン信号Ｓｐｄが“Ｌｏｗ”、パワーダウン信号Ｓｐｄｘが“Ｈｉｇｈ”となり、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、制御回路部５、及びバイアス電流制御部７が動作を開始できる状態となる。
【００５６】
続いて、制御電圧Ｖｃｎｔがバイアス電流制御部７に入力され、バイアス電流Ｉｂｉａｓ１がバイアス電流制御部７で生成されて１段目の増幅部１に供給されて１段目の増幅部１が動作を開始する。このとき、制御回路部５のヒステリシスコンパレータ１１に入力される制御電圧Ｖｃｎｔと基準電圧Ｖｒｅｆ１の関係は、
Vref1＞Vcnt・・・・・・・・・・・・式（１）
となる。
【００５７】
このため、ヒステリシスコンパレータ１１の出力（ノードＮ１）は“Ｌｏｗ”レベルである。ノードＮ１が“Ｌｏｗ”レベル、パワーダウン信号Ｓｐｄが“Ｌｏｗ”レベルなので２入力ＮＯＲ回路ＮＯＲ１の出力（ノードＮ２）は“Ｈｉｇｈ”レベルである。ノードＮ２が“Ｈｉｇｈ”レベルなのでインバータＩＮＶ１の出力である制御信号Ｓｃｏｍｐ１が“Ｌｏｗ”レベルである。制御信号Ｓｃｏｍｐ１が“Ｌｏｗ”レベルであるから、１段目の増幅部１のＰｃｈ  ＭＯＳトランジスタＰＴ１ａが“ＯＮ”、Ｎｃｈ  ＭＯＳトランジスタＮＴ５ａが“ＯＦＦ”である。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａのゲートに“Ｈｉｇｈ”レベルの電圧が印加され（略、高電位側電源Ｖｄｄ電圧がゲートに印加される）、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは“ＯＮ”状態を維持し、１段目の増幅部１は“ＯＮ”状態を維持する（制御電圧Ｖｃｎｔが点Ａまでの期間）。
【００５８】
そして、制御電圧Ｖｃｎｔが昇圧され、バイアス電流Ｉｂａｉｓ１が減少し、バイアス電流Ｉｂａｉｓ２が増加する。バイアス電流Ｉｂａｉｓ２が所定のレベルになると（制御電圧Ｖｃｎｔが点Ａまで昇圧）、制御回路部５のヒステリシスコンパレータ１１に入力される制御電圧Ｖｃｎｔと基準電圧Ｖｒｅｆ１の関係は、
Vref1＜Vcnt・・・・・・・・・・・・式（２）
となる。
【００５９】
このため、ヒステリシスコンパレータ１１の出力（ノードＮ１）は“Ｈｉｇｈ”レベルとなる。ノードＮ１が“Ｈｉｇｈ”レベル、パワーダウン信号Ｓｐｄが“Ｌｏｗ”レベルなので２入力ＮＯＲ回路ＮＯＲ１の出力（ノードＮ２）は“Ｌｏｗ”レベルとなる。ノードＮ２が“Ｌｏｗ”レベルなのでインバータＩＮＶ１の出力である制御信号Ｓｃｏｍｐ１が“Ｈｉｇｈ”レベルとなる。“Ｈｉｇｈ”レベルの制御信号Ｓｃｏｍｐ１により、１段目の増幅部１のＰｃｈ  ＭＯＳトランジスタＰＴ１ａが“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ５ａが“ＯＮ”する。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａのゲートに“Ｌｏｗ”レベルの電圧（略、低電位側電源（接地電位）Ｖｓｓ電圧）が印加され、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａ側から低電位側電源（接地電位）Ｖｓｓにほとんど電流が流れない。
【００６０】
このとき、１段目の増幅部１のノードＮ１２には低レベルのバイアス電流Ｉｂａｉｓ１が供給されているが、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａが“ＯＦＦ”するので、１段目の増幅部１は増幅動作を完全に停止しＮｃｈ  ＭＯＳトランジスタＮＴ６ａのドレイン側（ノードＮ１６）から出力信号Ｓｏｕｔは出力されない。制御電圧Ｖｃｎｔが点Ａ以上の領域では１段目の増幅部１は動作を停止する。
【００６１】
次に、制御電圧Ｖｃｎｔが昇圧され、バイアス電流Ｉｂａｉｓ２が減少し、バイアス電流Ｉｂａｉｓ３が増加すると、２段目の増幅部２が増幅動作を停止し、３段目の増幅部３が増幅動作を行う。
【００６２】
続いて、制御電圧Ｖｃｎｔが昇圧され、バイアス電流Ｉｂａｉｓ３が減少し、バイアス電流Ｉｂａｉｓ４が増加すると、３段目の増幅部３が増幅動作を停止し、４段目の増幅部４が増幅動作を行う。
【００６３】
図８に示すように、従来の可変利得増幅器では、バイアス電流制御部で制御電圧Ｖｃｎｔに対して順次バイアス電流がオーバーラップして生成され、各段の増幅部にバイアス電流が供給される。例えば、２段目乃至４段目の増幅部を動作させ、１段目の増幅部を動作させたくない場合、最小利得付近では２段目乃至４段目には所定のバイアス電流が供給されて増幅動作するが、増幅動作させたくない１段目の増幅部にも電流が供給され完全にオフにならない。このため、１段目の増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークし、三次高調波が増加する。したがって、例えば入力信号としての高周波信号が−５ｄＢｍのとき、歪みレベル（基本波―３次高調波）が略２４ｄＢと低下する。
【００６４】
一方、図９に示すように、本実施例の可変利得増幅器７０（図１に示す）では、例えば、２段目乃至４段目の増幅部を動作させ、１段目の増幅部１を動作させたくない場合、制御回路部５から“Ｌｏｗ”レベルの制御信号Ｓｃｏｍｐ１が１段目の増幅部１に出力され、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａが“ＯＦＦ”し、１段目の増幅部１は増幅動作を完全に停止する。このため、１段目の増幅部１を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができる。したがって、例えば入力信号としての高周波信号が−５ｄＢｍのとき、歪みレベル（基本波―３次高調波）が略７４ｄＢと従来よりも大幅に改善することができる。
【００６５】
また、所定の動作時以外、１段目の増幅部１の動作を完全に停止させているので、可変利得増幅器７０の消費電流を減少させることができる。更に、カスコード接続されるトランジスタのリーク電流を排除できるので、可変利得増幅器７０の利得制御範囲を拡大することができる。
【００６６】
上述したように、本実施例の可変利得増幅器では、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、制御回路部５、及びバイアス電流制御部７が設けられる。バイアス電流制御部７は、基準電圧Ｖｒｅｆ１を制御回路部５に出力し、制御電圧Ｖｃｎｔが比較的小さなときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１に出力し、制御電圧Ｖｃｎｔが大きくなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２に出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３に出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４に出力する。制御回路部５は、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１と制御電圧Ｖｃｎｔが入力され、制御信号Ｓｃｏｍｐ１を１段目の増幅部１に出力する。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１より電圧が高いとき、制御信号Ｓｃｏｍｐ１により１段目の増幅部１のＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフする。
【００６７】
このため、２段目乃至４段目の増幅部を動作させ、１段目の増幅部１を動作させたくない場合、制御信号Ｓｃｏｍｐ１によりＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフするので、１段目の増幅部１の増幅動作を完全に停止することができる。したがって、１段目の増幅部１を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができ従来よりも歪みレベルを大幅に改善することができる。また、１段目の増幅部１が増幅動作しないときに完全にオフさせることができるので、可変利得増幅器７０の消費電流を抑制することができる。更に、カスコード接続されるトランジスタのリーク電流を排除でき、バイアス電流の最小値を小さくでき、可変利得増幅器７０の可変利得幅を向上させることができる。
【００６８】
なお、本実施例では、ＭＯＳトランジスタを用いているが、ＭＩＳトランジスタ（ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される）を用いてもよい。また、バイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ１乃至４は、必ずしも図７に示す電流特性に限定されるものではなく、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、及び４段目の増幅部４の特性に応じて、それぞれ適宜変更してもよい。更に、制御回路部５をヒステリシスコンパレータ１１、２入力ＮＯＲ回路ＮＯＲ１、及びインバータＩＮＶ１で構成しているがこの回路構成に必ずしも限定されるものではない。２入力ＮＯＲ回路ＮＯＲ１及びインバータＩＮＶ１を別の論理回路に変更してもよい。
【実施例２】
【００６９】
次に、本発明の実施例２に係る可変利得増幅器について、図面を参照して説明する。図１０は可変利得増幅器の構成を示すブロック図、図１１は制御回路部を示す回路図、図１２は２段目の増幅部を示す回路図である。本実施例では、４段構成の可変利得増幅器の１段目の増幅部の制御を行う制御回路部と２段目の増幅部の制御を行う制御回路部とを設けている。
【００７０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７１】
図１０に示すように、可変利得増幅器７１には、１段目の増幅部１、２段目の増幅部２ａ、３段目の増幅部３、４段目の増幅部４、制御回路部５、制御回路部６、及びバイアス電流制御部７ａが設けられる。可変利得増幅器７１は、トランジスタが縦続接続される増幅部が４段構成された増幅回路が設けられるカスコード接続型可変利得増幅器である。可変利得増幅器７１が実施例１の可変利得増幅器７０と異なるのは、制御回路部６を新たに設け、２段目の増幅部とバイアス電流制御部を変更している点である。
【００７２】
バイアス電流制御部７ａには、図示しない多段化された差動対、及び抵抗が縦続接続された基準電圧発生部が設けられる。バイアス電流制御部７ａは、制御電圧Ｖｃｎｔ及びパワーダウン信号Ｓｐｄが入力され、制御電圧Ｖｃｎｔに基づいて、多段化された差動対で複数のバイアス電流Ｉｂｉａｓを生成し、基準電圧発生部で複数の基準電圧を生成する。
【００７３】
バイアス電流制御部７ａは、制御電圧Ｖｃｎｔが比較的低いときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１に出力し、制御電圧Ｖｃｎｔが高くなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２に出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３に出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４に出力する。バイアス電流制御部７ａは、基準電圧発生部から、バイアス電流Ｉｂｉａｓ１に対応する基準電圧Ｖｒｅｆ１を制御回路部５に出力し、バイアス電流Ｉｂｉａｓ２に対応する基準電圧Ｖｒｅｆ２を制御回路部６に出力する。
【００７４】
図１１に示すように、制御回路部６には、ヒステリシスコンパレータ１２、2入力ＮＯＲ回路ＮＯＲ２、及びインバータＩＮＶ２が設けられる。
【００７５】
ヒステリシスコンパレータ１２は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、バイアス電流制御部７ａから出力される基準電圧Ｖｒｅｆ２を入力側の（−）ポートに入力し、制御電圧Ｖｃｎｔを入力側の（＋）ポートに入力して比較演算した信号を増幅出力するヒステリシス特性を有する正帰還コンパレータである。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ２よりも電圧が低い場合、“Ｌｏｗ”レベルの信号をノードＮ３から出力し、制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ２よりも電圧が高い場合、“Ｈｉｇｈ”レベルの信号をノードＮ３から出力する。
【００７６】
２入力ＮＯＲ回路ＮＯＲ２は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ３の信号とパワーダウン信号Ｓｐｄとが入力され、論理演算した信号がノードＮ４から出力される。ノードＮ３の信号とパワーダウン信号Ｓｐｄのどちらか一方が“Ｈｉｇｈ”レベルのとき、ノードＮ４の信号は“Ｌｏｗ”レベルとなり、それ以外のときノードＮ４の信号は“Ｈｉｇｈ”レベルとなる。
【００７７】
インバータＩＮＶ２は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ４の信号を反転し、反転信号を制御信号Ｓｃｏｍｐ２として２段目の増幅部２ａに出力する。
【００７８】
図１２に示すように、２段目の増幅部２ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ乃至ＮＴ８ｂ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１ｂ、及び抵抗Ｒ１ｂ乃至Ｒ４ｂが設けられる。
【００７９】
Ｐｃｈ  ＭＯＳ  トランジスタＰＴ１ｂは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ２４に接続され、ゲートに制御信号Ｓｃｏｍｐ２が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５ｂは、ドレインがノードＮ２４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓｃｏｍｐ２が入力される。
【００８０】
次に、可変利得増幅器の動作について、図１３及び図１４を参照して説明する。図１３は各増幅部に供給されるバイアス電流の制御電圧依存性と可変利得増幅器の動作を示すタイミングチャート、図１４は利得制御特性を示す図、図中の実線（ａ）は本実施例の特性を示し、図中の破線（ｂ）は従来の特性を示す。
【００８１】
図１３に示すように、可変利得増幅器７１の動作では、１段目の増幅部１の増幅動作が完全に停止するまでは実施例１と同様である。
【００８２】
バイアス電流Ｉｂａｉｓ２が２段目の増幅部２ａに供給されると増幅動作を行う。このとき、制御回路部６のヒステリシスコンパレータ１１に入力される制御電圧Ｖｃｎｔと基準電圧Ｖｒｅｆ２の関係は、
Vref1＞Vcnt・・・・・・・・・・・・式（３）
となる。
【００８３】
このため、ヒステリシスコンパレータ１２の出力（ノードＮ３）は“Ｌｏｗ”レベルである。ノードＮ３が“Ｌｏｗ”レベル、パワーダウン信号Ｓｐｄが“Ｌｏｗ”レベルなので２入力ＮＯＲ回路ＮＯＲ２の出力（ノードＮ４）は“Ｈｉｇｈ”レベルである。ノードＮ４が“Ｈｉｇｈ”レベルなのでインバータＩＮＶ２の出力である制御信号Ｓｃｏｍｐ２が“Ｌｏｗ”レベルである。制御信号Ｓｃｏｍｐ２が“Ｌｏｗ”レベルであるから、２段目の増幅部２ａのＰｃｈ  ＭＯＳトランジスタＰＴ１ａが“ＯＮ”、Ｎｃｈ  ＭＯＳトランジスタＮＴ５ａが“ＯＦＦ”である。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａのゲートに“Ｈｉｇｈ”レベルの電圧が印加され（略、高電位側電源Ｖｄｄ電圧）、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは“ＯＮ”状態を維持し、２段目の増幅部２ａは“ＯＮ”状態を維持する（制御電圧Ｖｃｎｔが点Ｂまでの期間）。
【００８４】
次に、制御電圧Ｖｃｎｔが昇圧され、バイアス電流Ｉｂａｉｓ２が減少し、バイアス電流Ｉｂａｉｓ３が増加する。バイアス電流Ｉｂａｉｓ３が所定のレベルになると（制御電圧Ｖｃｎｔが点Ｂまで昇圧）、制御回路部６のヒステリシスコンパレータ１２に入力される制御電圧Ｖｃｎｔと基準電圧Ｖｒｅｆ２の関係は、
Vref2＜Vcnt・・・・・・・・・・・・式（４）
となる。
【００８５】
このため、ヒステリシスコンパレータ１２の出力（ノードＮ３）は“Ｈｉｇｈ”レベルとなる。ノードＮ３が“Ｈｉｇｈ”レベル、パワーダウン信号Ｓｐｄが“Ｌｏｗ”レベルなので２入力ＮＯＲ回路ＮＯＲ２の出力（ノードＮ４）は“Ｌｏｗ”レベルとなる。ノードＮ４が“Ｌｏｗ”レベルなのでインバータＩＮＶ２の出力である制御信号Ｓｃｏｍｐ２が“Ｈｉｇｈ”レベルとなる。“Ｈｉｇｈ”レベルの制御信号Ｓｃｏｍｐ２により、２段目の増幅部２ａのＰｃｈ  ＭＯＳトランジスタＰＴ１ａが“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ５ａが“ＯＮ”する。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａのゲートに“Ｌｏｗ”レベルの電圧（略、低電位側電源（接地電位）Ｖｓｓ電圧がゲートに印加される）が印加され、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａ側から低電位側電源（接地電位）Ｖｓｓにほとんど電流が流れなくなる。
【００８６】
ここで、２段目の増幅部２ａのノードＮ２２には低レベルのバイアス電流Ｉｂａｉｓ２が供給されているが、Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａが“ＯＦＦ”するので、２段目の増幅部２ａは増幅動作を完全に停止しＮｃｈ  ＭＯＳトランジスタＮＴ６ａのドレイン側（ノードＮ２６）から出力信号Ｓｏｕｔは出力されない。制御電圧Ｖｃｎｔが点Ｂ以上の領域では２段目の増幅部２ａは動作を停止する。
【００８７】
そして、制御電圧Ｖｃｎｔが昇圧され、バイアス電流Ｉｂａｉｓ３が減少し、バイアス電流Ｉｂａｉｓ４が増加すると、３段目の増幅部３が増幅動作を停止し、４段目の増幅部４が増幅動作を行う。
【００８８】
このため、本実施例の可変利得増幅器７１（図１０に示す）では、例えば、３段目及び４段目の増幅部を動作させ、１段目及び２段目の増幅部を動作させたくない場合、制御回路部５から“Ｈｉｇｈ”レベルの制御信号Ｓｃｏｍｐ１が出力され、制御回路部６から“Ｈｉｇｈ”レベルの制御信号Ｓｃｏｍｐ２が出力され、１段目及び２段目の増幅部は増幅動作を停止する。この時、１段目の増幅部１のＮｃｈ  ＭＯＳトランジスタＮＴ８aと、２段目の増幅部２ａのＮｃｈ  ＭＯＳトランジスタＮＴ８ｂとは完全に“ＯＦＦ”しているので、１段目及び２段目の増幅部から出力部への漏れ電流が流れ込まない。このため、１段目及び２段目の増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができる。したがって、実施例１と同様に歪みレベルを従来よりも大幅に改善することができる。
【００８９】
図１４に示すように、制御電圧Ｖｃｎｔに対する可変利得増幅器の利得特性は、例えば、１段当たりのバイアス電流を最大で３ｍＡ、従来での最小制御時のバイアス電流を１０μＡ、本実施例で制御できる最小バイアス電流値を０．３μＡ、１段当たり１０ｄＢずつ入力信号を減衰させるラダー回路を併用した場合、
図中、破線（ｂ）で示す従来では、最大利得を０ｄＢとした場合、１段目の最小利得Ｇ１が、
G1＝0dB＋20log(10μA／3mA)＝−49.5dB・・・・・・・・・・式（５）
２段目の最小利得Ｇ２が、
G2＝−10dB＋20log(10μA／3mA)＝−59.5dB ・・・・・・・・式（６）
３段目の最小利得Ｇ３が、
G3＝−20dB＋20log(10μA／3mA)＝−69.5dB ・・・・・・・・式（７）
４段目の最小利得Ｇ４が、
G4＝−30dB＋20log(10μA／3mA)＝−79.5dB ・・・・・・・・式（８）
となり、全体の最小利得はこれらが加算されるので、略１段目で制約される。このため、可変利得増幅器の利得可変幅は、４９．５ｄＢとなる。
【００９０】
一方、図中、実線（ａ）で示す本実施例では、最大利得を０ｄＢとした場合、１段目の最小利得Ｇ１１が、
G11＝0dB＋20log(0.3μA／3mA)＝−80.0dB・・・・・・・・・ 式（９）
２段目の最小利得Ｇ２２が、
G22＝−10dB＋20log(0.3μA／3mA)＝−90.0dB・・・・・・・・式（１０）
３段目の最小利得Ｇ３３が、
G33＝−20dB＋20log(10μA／3mA)＝−69.5dB ・・・・・・・・式（１１）
４段目の最小利得Ｇ４４が、
G44＝−30dB＋20log(10μA／3mA)＝−79.5dB・・・・・・・・ 式（１２）
となり、全体の最小利得はこれらが加算されるので、略３段目で制約される。このため、可変利得増幅器の利得可変幅は、６９．５ｄＢとなり、従来よりも大幅に向上する。
【００９１】
なお、可変利得増幅器７１の利得可変幅を従来と同様に４９．５ｄＢとした場合、利得可変幅２０ｄＢ（６９．５ｄＢ−４９．５ｄＢ）に相当する電流を節約できるので、バイアス電流の最大値を３ｍＡから０．３ｍＡへ減少することができ、バイアス電流を従来よりも１／１０にすることができ低消費電流化が図れる。
【００９２】
上述したように、本実施例の可変利得増幅器では、１段目の増幅部１、２段目の増幅部２ａ、３段目の増幅部３、４段目の増幅部４、制御回路部５、制御回路部６、及びバイアス電流制御部７が設けられる。バイアス電流制御部７は、基準電圧Ｖｒｅｆ１を制御回路部５に出力し、基準電圧Ｖｒｅｆ２を制御回路部６に出力し、制御電圧Ｖｃｎｔが比較的小さなときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１に出力し、制御電圧Ｖｃｎｔが大きくなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２に出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３に出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４に出力する。制御回路部５は、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１と制御電圧Ｖｃｎｔが入力され、制御信号Ｓｃｏｍｐ１を１段目の増幅部１に出力する。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１より電圧が高いとき、制御信号Ｓｃｏｍｐ１により１段目の増幅部１のＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフする。制御回路部６は、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ２と制御電圧Ｖｃｎｔが入力され、制御信号Ｓｃｏｍｐ２を２段目の増幅部２ａに出力する。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ２より電圧が高いとき、制御信号Ｓｃｏｍｐ２により２段目の増幅部２ａのＮｃｈ  ＭＯＳトランジスタＮＴ８ｂがオフする。
【００９３】
このため、３段目の増幅部３及び４段目の増幅部４を動作させ、１段目の増幅部１及び２段目の増幅部２ａを動作させたくない場合、制御信号Ｓｃｏｍｐ１によりＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフするので、１段目の増幅部１の増幅動作を完全に停止することができ、制御信号Ｓｃｏｍｐ２によりＮｃｈ  ＭＯＳトランジスタＮＴ８ｂがオフするので、２段目の増幅部２ａの増幅動作を完全に停止することができる。したがって、１段目の増幅部１及び２段目の増幅部２ａを通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができ従来よりも歪みレベルを大幅に改善することができる。また、１段目の増幅部１及び２段目の増幅部２ａが増幅動作しないときに完全にオフさせることができるので、可変利得増幅器７１の消費電流を抑制することができる。更に、カスコード接続されるトランジスタのリーク電流を排除でき、バイアス電流の最小値を小さくでき、可変利得増幅器７１の可変利得幅を向上させることができる。
【実施例３】
【００９４】
次に、本発明の実施例３に係る可変利得増幅器について、図面を参照して説明する。図１５は可変利得増幅器の構成を示すブロック図、図１６は制御回路部を示す回路図、図１７は１段目の増幅部を示す回路図である。本実施例では、４段構成の可変利得増幅器の１段目の増幅部と１段目の増幅部の制御を行う制御回路部を変更している。
【００９５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９６】
図１５に示すように、可変利得増幅器７２には、１段目の増幅部１ａ、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、制御回路部５ａ、及びバイアス電流制御部７が設けられる。可変利得増幅器７２は、トランジスタが縦続接続される増幅部が４段構成された増幅回路が設けられるカスコード接続型可変利得増幅器である。可変利得増幅器７２が実施例１の可変利得増幅器７０と異なるのは、１段目の増幅部と制御回路部を変更している点である。
【００９７】
図１６に示すように、制御回路部５ａには、ヒステリシスコンパレータ１１及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。
【００９８】
ヒステリシスコンパレータ１１は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１を入力側の（−）ポートに入力し、制御電圧Ｖｃｎｔを入力側の（＋）ポートに入力して比較演算した信号を増幅出力するヒステリシス特性を有する正帰還コンパレータである。
【００９９】
２入力ＮＯＲ回路ＮＯＲ１は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ１の信号とパワーダウン信号Ｓｐｄとが入力され、論理演算した信号を制御信号Ｓｃｏｍｐ３として１段目の増幅部１ａに出力する。
【０１００】
図１７に示すように、１段目の増幅部１ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ４ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ６ａ乃至ＮＴ８ａ、及び抵抗Ｒ１ａ乃至Ｒ５ａが設けられる。１段目の増幅部１ａは、実施例１の１段目の増幅部１のＰｃｈ  ＭＯＳトランジスタＰＴ１ａとＮｃｈ  ＭＯＳトランジスタＮＴ５ａを省略したものである。
【０１０１】
１段目の増幅部１ａは、トランジスタがカスコード接続（Ｎｃｈ  ＭＯＳトランジスタＮＴ６ａ乃至８ａが縦続接続）され、増幅動作する。１段目の増幅部１ａは、バイアス電流Ｉｂｉａｓ１が入力され、入力信号である高周波信号ＲＦ１ａが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【０１０２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ７ａのソース（第２の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に制御信号Ｓｃｏｍｐ３が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ８ａは、制御信号Ｓｃｏｍｐ３が“Ｈｉｇｈ”レベル（Ｖｒｅｆ１＞Ｖｃｎｔ）のとき“ＯＮ”し、制御信号Ｓｃｏｍｐ３が“Ｌｏｗ”レベル（Ｖｒｅｆ１＜Ｖｃｎｔ）のとき“ＯＦＦ”し、実施例１と同様な動作をする。
【０１０３】
上述したように、本実施例の可変利得増幅器では、１段目の増幅部１ａ、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、制御回路部５ａ、及びバイアス電流制御部７が設けられる。バイアス電流制御部７は、基準電圧Ｖｒｅｆ１を制御回路部５ａに出力し、制御電圧Ｖｃｎｔが比較的小さなときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１に出力し、制御電圧Ｖｃｎｔが大きくなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２に出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３に出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４に出力する。制御回路部５ａは、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１と制御電圧Ｖｃｎｔが入力され、制御信号Ｓｃｏｍｐ３を１段目の増幅部１ａのＮｃｈ  ＭＯＳトランジスタＮＴ８ａのゲートに出力する。制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１より電圧が高いとき、制御信号Ｓｃｏｍｐ３により１段目の増幅部１ａのＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフする。
【０１０４】
このため、２段目乃至４段目の増幅部を動作させ、１段目の増幅部１ａを動作させたくない場合、制御信号Ｓｃｏｍｐ３によりＮｃｈ  ＭＯＳトランジスタＮＴ８ａがオフするので、１段目の増幅部１ａの増幅動作を完全に停止することができる。したがって、１段目の増幅部１ａを通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができ従来よりも歪みレベルを大幅に改善することができる。また、１段目の増幅部１ａが増幅動作しないときに完全にオフさせることができるので、可変利得増幅器７２の消費電流を抑制することができる。更に、カスコード接続されるトランジスタのリーク電流を排除でき、バイアス電流の最小値を小さくでき、可変利得増幅器７２の可変利得幅を向上させることができる。
【０１０５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１０６】
例えば、本実施例では、カスコード接続型可変利得増幅器を４段構成にしているが必ずしもこれに限定されるものではなく、複数段構成のカスコード接続型可変利得増幅器に適用できる。また、カスコード接続型可変利得増幅器を構成するトランジスタに、ＭＯＳトランジスタを使用しているが、ＭＯＳトランジスタの代わりにバイポーラトランジスタやＢｉＣＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）構成にしてもよい。また、カスコード接続型可変利得増幅器を接合型ＦＥＴ或いは化合物ＦＥＴ（ＧａＡｓ  ＦＥＴやＨＥＭＴ）などから構成してもよい。
【０１０７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源と低電位側電源の間に、カスコード接続される複数のトランジスタを有する増幅部がｎ段（ただし、ｎは２以上）設けられる増幅回路と、制御電圧が入力され、前記制御電圧に基づいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流を対応する増幅部に順次出力し、基準電圧を出力するバイアス電流制御部と、前記基準電圧及び前記制御電圧が入力され、前記制御電圧が前記基準電圧よりも高いとき、前記制御電圧が低いときに生成される１番目のバイアス電流が入力される前記１段目の増幅部を停止させる制御信号を前記１段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの制御端子に出力する制御回路部とを具備する可変利得増幅器。
【０１０８】
（付記２）  前記制御回路部は、前記高電位側電源と前記低電位側電源の間に設けられ、前記第１の基準電圧が入力側の（−）ポートに入力され、前記制御電圧が入力側の（＋）ポートに入力され、正帰還動作するヒステリシスコンパレータと、前記高電位側電源と前記低電位側電源の間に設けられ、前記ヒステリシスコンパレータの出力信号及びパワーダウン信号が入力され、論理演算した信号を前記制御信号として出力する２入力ＮＯＲ回路とを有し、前記パワーダウン信号は前記増幅回路及び前記バイアス電流制御部のパワーダウンに用いられる付記１に記載の可変利増幅器。
【０１０９】
（付記３）  高電位側電源と低電位側電源の間に、カスコード接続される複数のトランジスタを有する増幅部がｎ段（ただし、ｎは２以上）設けられる増幅回路と、制御電圧が入力され、前記制御電圧に基づいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流に対応する増幅部に順次出力し、第１の基準電圧と前記第１の基準電圧よりも電圧の高い第２の基準電圧とを出力するバイアス電流制御部と、前記第１の基準電圧及び前記制御電圧が入力され、前記制御電圧が前記第１の基準電圧よりも高いとき、前記制御電圧が低いときに生成される１番目のバイアス電流が入力される前記１段目の増幅部を停止させる第１の制御信号を前記１段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの制御端子に出力する第１の制御回路部と、前記第２の基準電圧及び前記制御電圧が入力され、前記制御電圧が前記第２の基準電圧よりも高いとき、前記２段目の増幅部を停止させる第２の制御信号を前記２段目の増幅部の前記複数のトランジスタの内前記低電位側電源側のトランジスタの制御端子に出力する第２の制御回路部とを具備する可変利得増幅器。
【０１１０】
（付記４）  前記第１の制御回路部は、前記高電位側電源と前記低電位側電源の間に設けられ、前記第１の基準電圧が入力側の（−）ポートに入力され、前記制御電圧が入力側の（＋）ポートに入力され、正帰還動作する第１のヒステリシスコンパレータと、前記高電位側電源と前記低電位側電源の間に設けられ、前記第１のヒステリシスコンパレータの出力信号及びパワーダウン信号が入力され、論理演算した信号を前記第１の制御信号として出力する第１の２入力ＮＯＲ回路とを有し、前記第２の制御回路部は、前記高電位側電源と前記低電位側電源の間に設けられ、前記第２の基準電圧が入力側の（−）ポートに入力され、前記制御電圧が入力側の（＋）ポートに入力され、正帰還動作する第２のヒステリシスコンパレータと、前記高電位側電源と前記低電位側電源の間に設けられ、前記第２のヒステリシスコンパレータの出力信号及び前記パワーダウン信号が入力され、論理演算した信号を前記第２の制御信号として出力する第２の２入力ＮＯＲ回路とし、前記パワーダウン信号は前記増幅回路及び前記バイアス電流制御部のパワーダウンに用いられることを特徴とする付記３に記載の可変利得増幅器。
【０１１１】
（付記５）  前記トランジスタは、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、或いはバイポーラトランジスタである付記１乃至４のいずれかに記載の可変利得増幅器。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施例１に係る可変利得増幅器の構成を示すブロック図。
【図２】本発明の実施例１に係る制御回路部を示す回路図。
【図３】本発明の実施例１に係る１段目の増幅部を示す回路図。
【図４】本発明の実施例１に係る２段目の増幅部を示す回路図。
【図５】本発明の実施例１に係る３段目の増幅部を示す回路図。
【図６】本発明の実施例１に係る４段目の増幅部を示す回路図。
【図７】本発明の実施例１に係る各増幅部に供給されるバイアス電流の制御電圧依存性と可変利得増幅器の動作を示すタイミングチャート。
【図８】本発明の実施例１に係る従来の可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図。
【図９】本発明の実施例１に係る可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図。
【図１０】本発明の実施例２に係る可変利得増幅器の構成を示すブロック図。
【図１１】本発明の実施例２に係る制御回路部を示す回路図。
【図１２】本発明の実施例２に係る２段目の増幅部を示す回路図。
【図１３】本発明の実施例２に係る各増幅部に供給されるバイアス電流の制御電圧依存性と可変利得増幅器の動作を示すタイミングチャート。
【図１４】本発明の実施例２に係る利得制御特性を示す図、図中の実線（ａ）は本実施例の特性を示し、図中の破線（ｂ）は従来の特性を示す。
【図１５】本発明の実施例３に係る可変利得増幅器の構成を示すブロック図。
【図１６】本発明の実施例３に係る制御回路部を示す回路図。
【図１７】本発明の実施例３に係る１段目の増幅部を示す回路図。
【符号の説明】
【０１１３】
１、１ａ  １段目の増幅部
２、２ａ  ２段目の増幅部
３  ３段目の増幅部
４  ４段目の増幅部
５、５ａ、６  制御回路部
７、７ａ  バイアス電流制御部
１１、１２  ヒステリシスコンパレータ
７０、７１、７２  可変利得増幅部
ＲＦ１ａ〜ｄ  高周波信号
Ｉｂａｉｓ１〜４  バイアス電流
ＩＮＶ１、ＩＮＶ２  インバータ
Ｎ１〜４、Ｎ１１〜１６、Ｎ２１〜２６、Ｎ３１〜３６、Ｎ４１〜４６  ノード
ＮＯＲ１、ＮＯＲ２  ２入力ＮＯＲ回路
ＮＴ１ａ〜８ａ、ＮＴ１ｂ〜８ｂ、ＮＴ１ｃ〜８ｃ、ＮＴ１ｄ〜８d  Ｎｃｈ  ＭＯＳトランジスタ
ＰＴ１ａ、ＰＴ１ｂ、ＰＴ１ｃ、ＰＴ１ｄ  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１ａ〜５ａ、Ｒ１ｂ〜４ｂ、Ｒ１ｃ〜４ｃ、Ｒ１ｄ〜４ｄ  抵抗
Ｓｃｏｍｐ１、Ｓｃｏｍｐ２、Ｓｃｏｍｐ３  制御信号
Ｓｏｕｔ  出力信号
Ｓｐｄ、Ｓｐｄｘ  パワーダウン信号
Ｖｃｎｔ  制御電圧
Ｖｄｄ  高電位側電源
Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2009130861.tif 000003
【図２】
2009130861.tif 000004
【図３】
2009130861.tif 000005
【図４】
2009130861.tif 000006
【図５】
2009130861.tif 000007
【図６】
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【図７】
2009130861.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2009130861.tif 000013
【図１２】
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【図１３】
2009130861.tif 000015
【図１４】
2009130861.tif 000016
【図１５】
2009130861.tif 000017
【図１６】
2009130861.tif 000018
【図１７】
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