(57)【要約】【課題】高速に動作し、またリーク電流が小さいセンスアンプの制御回路を提供する。【解決手段】半導体記憶装置においてメモリセルが接続されたビット線対の差電位をCMOSフリップフロップとCMOSフリップフロップとは別の増幅動作を行うプリアンプとを段階的に動作させることで増幅するセンスアンプを制御するための回路であって、プリアンプ（プリアンプ駆動信号SASLNTがHiで動作）を、センスアンプ活性化信号SEがHiで動作するCMOSフリップフロップの動作初期段階（時刻t2〜t4）で起動及び停止させ、CMOSフリップフロップの動作中にその動作とは独立して再びプリアンプを起動及び停止させる（時刻t5〜t6）ようにしてセンスアンプを制御するセンスアンプ制御回路である。【選択図】図７
2009110578.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置においてメモリセルが接続されたビット線対の差電位を第１の増幅手段と第１の増幅手段とは別の増幅動作を行う第２の増幅手段とを段階的に動作させることで増幅するセンスアンプを制御するための回路であって、
前記第２の増幅手段を前記第１の増幅手段の動作初期段階で起動及び停止させる第１の手段と、
前記第１の増幅手段の動作中に前記第１の増幅手段の動作とは独立して再び前記第２の増幅手段を起動及び停止させる第２の手段と
を備えたことを特徴とするセンスアンプ制御回路。
【請求項２】
前記第２の手段が、所定の信号に応じて前記第２の増幅手段を起動及び停止させるものであって、所定の信号が繰り返し起動及び停止を指示する場合であっても、停止指示と次の起動指示の間隔が所定の時間内のときには、所定時間継続して前記第２の増幅手段を起動させるものである
ことを特徴とする請求項１に記載のセンスアンプ制御回路。
【請求項３】
前記第２の手段が、所定の信号に応じて前記第２の増幅手段を起動及び停止させるものであって、前記第１の増幅手段が動作していない場合には所定の信号の指示に関わらず、前記第２の増幅手段を起動させないものである
ことを特徴とする請求項１又は２に記載のセンスアンプ制御回路。
【請求項４】
前記第１の増幅手段が、前記ビット線対に接続されたＣＭＯＳフリップフロップであり、
前記第２の増幅手段が、たすきがけ接続された１対のトランジスタと、前記第２の手段による制御に応じてその１対のトランジスタを前記ビット線対に接続又は非接続するトランジスタとを含むものである
ことを特徴とする請求項１〜３のいずれか１項に記載のセンスアンプ制御回路。
【請求項５】
半導体記憶装置においてメモリセルが接続されたビット線対の差電位を第１の増幅手段と第１の増幅手段とは別の増幅動作を行う第２の増幅手段とを段階的に動作させることで増幅するセンスアンプを制御するための方法であって、
前記第２の増幅手段を前記第１の増幅手段の動作初期段階で起動及び停止させる第１の過程と、
前記第１の増幅手段の動作中に前記第１の増幅手段の動作とは独立して再び前記第２の増幅手段を起動及び停止させる第２の過程と
を含んでいることを特徴とするセンスアンプ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置で用いられるセンスアンプに係り、特にプリアンプを搭載するセンスアンプの読み出し・書き換え制御に用いて好適なセンスアンプ制御回路及び制御方法に関する。
【背景技術】
【０００２】
近年のデジタル技術の発展に伴い、セルラーホンやポータブルメディアプレイヤーのようなデジタル方式の携帯機器が製造され、日進月歩の技術革新が行われている。これら携帯機器の技術革新は、処理能力の向上もさることながら、機器の小型化や動作時間の長時間化にも及んでいる。携帯機器の小型化や動作時間の長時間化は、そのまま携帯機器が搭載するバッテリーの小型化及び高性能化に結びつくが、これらは相反する要素であり、両方を高次元で達成することは難しい。よって携帯機器に搭載される半導体記憶装置には、特に効果の大きい低電圧化と低消費電力化が求められている。
【０００３】
半導体記憶装置の一種であるDRAM（ダイナミックランダムアクセスメモリ）は、定期的な記憶保持動作が必要である。記憶素子であるメモリセルは微量のリーク電流を流すため、時間の経過に伴いメモリセルの情報量は減少していき、減少量が限界値を超えるとデータが正しく読み出されない、つまりデータが破壊される。これを防ぐために、一定時間においてセンスアンプを駆動し、再増幅されたデータをメモリセルに戻してやる記憶保持動作を行う。この記憶保持動作は、DRAMの動作の中でも消費電力が大きく、携帯機器に使用するDRAMにおいてはこれを如何に減らすかという工夫がなされてきた。
【０００４】
センスアンプの動作電圧を下げることは、消費電力低減に非常に有効である。しかしセンスアンプはもともと微小なビット線対の差電位を増幅するため、動作電圧を下げると動作速度に大幅な遅延が発生したり、正常な増幅ができなくなったりする。低電圧でセンスアンプの動作性を確保するために、センスアンプを構成するトランジスタ（以下、Trと表す。）の閾値電圧（以下、Vthと表す。）を低くする方法がある。しかし、ビット線対の差電位増幅が飽和した状態では、センスアンプはその主構成要素であるCMOS（相補形金属酸化膜半導体）のフリップフロップにおいてリーク電流を流し、その電流量はVthが低いほど大きい。Vthとリーク電流量の依存は線形ではなく、数十％のVthの差が数桁のリーク電流量の差を生じさせたりする。リーク電流の増加はそのまま消費電力の増加につながり、Vthを低くする方法ではすぐに限界に当たるため、回路方式による対策が試行されている。
【０００５】
特許文献１の図１（第６−９頁）に記載されているセンスアンプは、CMOSフリップフロップに増幅回路の一種を付加し、センス初期段階においてCMOSフリップフロップとは異なる増幅動作をさせる、いうなればプリセンスを行う回路技術を提供している。この付加的な増幅回路の一種を、以降プリアンプと呼ぶ。
【０００６】
プリアンプは付加的な回路であるがゆえ、センスアンプ回路面積が増大するという課題がある。センスアンプは繰返し数の大きい回路であり、わずかな面積の増加でも半導体記憶装置全体の面積に与える影響が大きい。よって、新規に必要な構成素子数や制御信号数が少ない回路構成が望ましい。特許文献１の図１のプリアンプの場合、７つのTrと２本の制御信号を専用に必要とする。
【０００７】
プリアンプはCMOSフリップフロップのようにごく一般に使用されている回路ではなく、またスタンダードとなる回路構成も確立されていない。この分野で今後様々な試行がなされていくと考えられる。以下において本発明で取り上げているプリアンプは、４つのTrと１本の制御信号を専用に必要とし、制御信号の動作タイミングなどからしても比較的実装しやすい回路構成と言える。
【特許文献１】特開２００１−３３２０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように半導体記憶装置の低電圧化・低消費電力化に伴い、センスアンプについて課題が発生してきている。センスアンプはCMOSのフリップフロップで構成されるが、動作電圧の低下によってゲート・ソース間電圧（Vgs）がVthに近づき、ビット線対差電位の増幅ができない、または増幅の速度が大幅に遅れる現象が見られる。これを回避するには、トランジスタ製造工程での調整によってVthを下げることが有効である。一方、センス動作が終了しビット線対差電位がセンスアンプの電源電圧程度にまで増幅された状態では、センスアンプにリーク電流が発生する。リーク電流はフリップフロップのNチャネルTr（以下、Nch Trと表す。）からGND（グランド）へ、及びセンスアンプ電源からフリップフロップのPチャネルTr（以下、Pch Trと表す。）へ流れる。リーク電流はTrのVthが低いほど大きい。このように、Vthの調整だけでは低電圧化と低消費電力化を両立させることが難しく、回路での工夫が必要である。
【０００９】
以下に、本願出願人において検討している回路の設計上の課題について記載する。上述したように、回路での工夫として、近年、特許文献１に記載されているようなプリアンプを搭載したセンスアンプが提案されている。プリアンプは主にセンス動作の初期段階で動作し、ビット線対差電位が増幅されると停止させる。ビット線対差電位の増幅可否及び増幅の速度はセンス初期段階で決まるため、センスアンプよってVthを下げるなどして増幅速度を向上させたプリアンプをセンス初期段階で用い、ビット線対差電位が増幅されると従来型センスアンプのみの動作としてリーク電流を抑える。
【００１０】
このプリアンプを使ったセンス方式にはいくつかの課題がある。課題の１つは、プリアンプを用いない従来型のセンスアンプに対し構成Tr数が増加するため、回路面積が増大することである。センスアンプは繰返し数が多いため、わずかな面積増加でも半導体のチップ面積に大きな影響を与える。構成Tr数の増加に対してセンスアンプ回路面積増加を抑えるためには、Trゲート幅を小さくする必要がある。特に、CMOSのフリップフロップは増幅されたビット線対を保持するのが主な役割となり、リーク電流抑制の観点からもTrゲート幅を縮小することが理に適う。
【００１１】
しかしながら、Tr幅を小さくした場合には次のような不利益が生じることが考えられる。すなわち、Tr幅を小さくした場合の第１の課題は、Read（リード）動作（読み出し動作）遅れが発生することである。Read動作において、プリアンプを用いない従来型センスアンプではセンス動作速度を確保するため、Trゲート幅をそれほど小さくすることはできなかったが、それゆえビット線より負荷の大きいIO線（入出力線）を駆動する能力が確保されていた。一方プリアンプを搭載するセンスアンプでは、前記のようにCMOSフリップフロップ  Trゲート幅を縮小する方向にあるため、IO線を駆動する能力が従来型センスアンプに比べて劣るという課題が生じる。
【００１２】
ここで、図９を参照してTrゲート幅を小さくした場合のIO線の駆動能力の低下について説明する。図９はカラムスイッチ線（カラム選択線）YS、相補のビット線BL及び/BL、相補のIO線IO及び/IOの信号変化を示す信号波形図である。この場合、ビット線BL及び/BLには、Trとコンデンサからなるメモリセルと、CMOSフリップフロップからなるセンスアンプとが接続されるとともに、カラムスイッチ線YSがHi（ハイ）レベルのときにオンする２個のTrを介してIO線IO及び/IOが接続されるものとする。なお、図９では、IO線/IOの信号波形について、CMOSフリップフロップのTrゲート幅を小さくした場合の波形を/IOとして示し、CMOSフリップフロップのTrゲート幅がそれほど小さくない場合の波形を/IOaとして示している。
【００１３】
IO線IO及び/IOはメモリセルアレイ動作電圧以上の電圧にプリチャージする場合が多く、CMOSフリップフロップはIO線IO又は/IOのどちらかをLow（ロー）レベルに引き抜く動作を行う。引き抜き速度はCMOSフリップフロップを構成するNch Trの電流能力、つまりTrゲート幅に依存する。よってTrゲート幅がそれほど小さくない従来型センスアンプでは/IOa程度の引き抜きが可能であっても、プリアンプを搭載したセンスアンプでは/IO程度の引き抜きしかできず、IO線差電位の減少につながる。結果、周辺回路領域でIO線差電位を増幅するデータアンプの増幅速度低下、Readパス全体の速度低下につながる。
【００１４】
Tr幅を小さくした場合の第２の課題は、Write（ライト）動作（書き換え動作）後のデータ保持動作に遅れが発生することである。Write動作では、書き込むデータとセンスアンプが保持しているデータが異なる場合、図１０のように、カラムスイッチ線YSによって駆動されるTrを介してIO線IO、/IOがビット線BL、/BLの電位を反転させる。なお、図１０は、図９と同じ構成における各信号線の変化を示す信号波形図である。ただし、図１０では、ビット線BL及び/BLについては、CMOSフリップフロップのTrゲート幅を小さくした場合の波形をBL及び/BLとして示し、CMOSフリップフロップのTrゲート幅がそれほど小さくない場合の波形をBLa及び/BLaとして示している。
【００１５】
カラムスイッチ線YSがIO線IO及び/IOとビット線BL及び/BLとを接続する各TrをON（オン）している状態（YS＝Hiの状態）では、Low側に駆動されているIO線IOがビット線BLの電荷を引抜き反転させようとするが、カラムスイッチ線YSのON期間が終わる（通常カラムスイッチ線YSはワンショット動作）と、それ以降ビット線BLを駆動するのはCMOSフリップフロップになる。ビット線/BLはIO線/IOによってHi側に駆動されるが、Trゲート幅の小さいセンスアンプ（波形/BL）では、Trゲート幅がそれほど小さくない従来型センスアンプ（波形/BLa）より、アレイ電圧に到達する時間が増大する。
【００１６】
更に、ビット線BL及び/BLは微細に配線されているため抵抗が高く、ビット線BL及び/BLの遠端部では電荷が抜け切るのに時間がかかるが、CMOSフリップフロップのTrゲート幅が小さいとカラムスイッチ線YSの立ち下がりでビット線BLが浮き（波形BL）、ゲート・ソース間電圧Vgsの縮小でPch Trの電流能力が更に低下し、アレイ電圧レベルに到達する時間が大幅に増大する（波形/BL）。
【００１７】
本発明は、上記の事情に鑑みてなされたものであり、高速に動作し、またリーク電流が小さくなるようなセンスアンプ制御回路及び制御方法を提供することを目的とする。また、本発明の具体的な目的の一つは、プリアンプを搭載し、そのプリアンプをセンス初期段階に動作させ、ビット線対の差電位が十分に増幅された段階ではプリアンプの動作を停止させる半導体記憶装置のセンスアンプにおいて、ビット線差電位情報のRead動作（読み出し動作）及びビット線差電位情報のWrite動作（書き換え動作）を高速に行うことができるようにするセンスアンプ制御回路及び制御方法を提供することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、請求項１記載の発明は、半導体記憶装置においてメモリセルが接続されたビット線対の差電位を第１の増幅手段と第１の増幅手段とは別の増幅動作を行う第２の増幅手段とを段階的に動作させることで増幅するセンスアンプを制御するための回路であって、前記第２の増幅手段を前記第１の増幅手段の動作初期段階で起動及び停止させる第１の手段と、前記第１の増幅手段の動作中に前記第１の増幅手段の動作とは独立して再び前記第２の増幅手段を起動及び停止させる第２の手段とを備えたことを特徴とする。
【００１９】
請求項２記載の発明は、前記第２の手段が、所定の信号に応じて前記第２の増幅手段を起動及び停止させるものであって、所定の信号が繰り返し起動及び停止を指示する場合であっても、停止指示と次の起動指示の間隔が所定の時間内のときには、所定時間継続して前記第２の増幅手段を起動させるものであることを特徴とする。
【００２０】
請求項３記載の発明は、前記第２の手段が、所定の信号に応じて前記第２の増幅手段を起動及び停止させるものであって、前記第１の増幅手段が動作していない場合には所定の信号の指示に関わらず、前記第２の増幅手段を起動させないものであることを特徴とする。
【００２１】
請求項４記載の発明は、前記第１の増幅手段が、前記ビット線対に接続されたＣＭＯＳフリップフロップであり、前記第２の増幅手段が、たすきがけ接続された１対のトランジスタと、前記第２の手段による制御に応じてその１対のトランジスタを前記ビット線対に接続又は非接続するトランジスタとを含むものであることを特徴とする。
【００２２】
請求項５記載の発明は、半導体記憶装置においてメモリセルが接続されたビット線対の差電位を第１の増幅手段と第１の増幅手段とは別の増幅動作を行う第２の増幅手段とを段階的に動作させることで増幅するセンスアンプを制御するための方法であって、前記第２の増幅手段を前記第１の増幅手段の動作初期段階で起動及び停止させる第１の過程と、前記第１の増幅手段の動作中に前記第１の増幅手段の動作とは独立して再び前記第２の増幅手段を起動及び停止させる第２の過程とを含んでいることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、第１の増幅手段の動作中に第１の増幅手段の動作とは独立して再び第２の増幅手段を起動及び停止させる第２の手段とを備えたので、Read動作及びWrite動作において第２の増幅手段（プリアンプ）を駆動することによってセンスアンプ全体における駆動能力を向上させることができる。これによってセンスアンプの動作の高速化を図ることができる。また、第２の手段によって第２の増幅手段の動作を不要時に停止することでリーク電流の発生を低く抑えることができる。
【発明を実施するための最良の形態】
【００２４】
［実施形態の構成］
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
図１は、本発明の第１の実施の形態による、プリアンプを搭載する半導体記憶装置の全体構成を示すブロック図である。図１に示す半導体記憶装置は、セルアレイ１と、コマンドデコーダを主とする全体の制御部２（全体制御部２）と、ロウのアドレス及びコントロール信号の制御部３（ロウ制御部３）と、複数のカラムのアドレス信号制御部４（カラムアドレス制御部４）と、データ入出力の制御部５（データ入出力制御部５）とから構成されている。セルアレイ１は、それぞれが複数のメモリセルからなる複数のメモリセルブロック１１と、ロウアドレスデコーダ１２と、カラムアドレスデコーダ１３とによって構成される。この実施の形態の半導体記憶装置は、データ入出力制御部５に外部から所定のコマンドを入力し、さらにアドレスやデータを入力することで、所望のアドレスのメモリセルのデータを書き換えたり、メモリセルからデータを読み出したりすることができるようになっている。
【００２６】
全体制御部２は、ロウ制御部３、複数のカラムアドレス制御部４、及びデータ入出力制御部５と各々、バス信号及びコントロール信号を介して接続される。セルアレイ１は、ロウ制御部３、及び複数のカラムアドレス制御部４と各々アドレス信号及びコントロール信号を介して接続され、データ入出力制御部５とデータバス信号を介して接続される。ロウアドレスデコーダ１２は、ロウ制御部３と接続され、かつ複数のメモリセルブロック１１と複数のワード線WL及び複数のセンスアンプコントロール信号で接続される。複数のカラムアドレスデコーダ１３はそれぞれカラムアドレス制御部４と接続され、かつメモリセルブロック１１とカラムスイッチ線YSで接続される。
【００２７】
図２は、図１のメモリセルブロック１１を示すブロック図である。メモリセルブロック１１は、複数のメモリセルが格子状に配置されて構成されているメモリセル群１１aと、複数のセンスアンプからなるセンスアンプ列１１bとを複数組有して構成される。メモリセル群１１ａを構成する各メモリセルは、１個のTrと１個のコンデンサとから構成されている
【００２８】
なお、近年メモリセル群１１aとセンスアンプ列１１bは、分割ロウデコーダによって更に分割されることが多い。センスアンプ列１１bは、図１のロウアドレスデコーダ１２と複数のセンスアンプコントロール信号で接続される。メモリセル群１１aは、ロウアドレスデコーダ１２と複数のワード線WLで接続され、かつセンスアンプ列１１bと複数組の相補のビット線BL、/BLで接続される。
【００２９】
図２のセンスアンプに対するビット線の方式は、所謂フォールデットタイプ（相補のビット線BLとビット線/BLが同じメモリセル群に属する）が示されているが、所謂オープンビットタイプ（相補のビット線BLとビット線/BLがセンスアンプ列を挟んで異なるメモリセル群に属する）も適用可能である。
【００３０】
図３はセンスアンプ列１１bを構成する各センスアンプの回路図である。各センスアンプは、CMOSフリップフロップであるA1と、プリアンプA2で構成される。各センスアンプは、CMOSフリップフロップA1と、プリアンプA2を段階的に起動・停止させる（動作させる）ことで、メモリセルが接続されたビット線対BL、/BLの差電位を増幅する。
【００３１】
このプリアンプA2は、特許文献１を参照して説明したように、CMOSフリップフロップA1に付加される増幅回路であって、センス初期段階などにおいてCMOSフリップフロップA1とは異なる増幅動作を行うものである。プリアンプA2は、センス初期段階に動作させられるものであり、ビット線対BL、/BLの差電位が十分に増幅された段階では動作を停止させられるように制御される。ただし、本実施の形態では、Read動作及びWrite動作において、CMOSフリップフロップA1の動作中にプリアンプA2を動作させることでセンスアンプの駆動能力の増大を図っている。
【００３２】
なお、相補のビット線BL、/BLには、図示していないワード線WLで駆動されるTrとそのTrに接続されたコンデンサとからなるメモリセルが複数組接続されている。
【００３３】
センスアンプコントロール信号であるSHR0及びSHR1は、図１のロウアドレスデコーダ１２と接続され、デコード結果が非選択と判定されたメモリセルに接続するBL及び/BLとセンスアンプを切り離すため、該当するSHR0またはSHR1がLowレベルに駆動される。センスアンプコントロール信号であるBLEQ0及びBLEQ1は、ロウアドレスデコーダ１２と接続され、アドレスのデコード結果が選択と判定されたメモリセルに接続するビット線BL及び/BLのイコライズを解除するため、該当するBLEQ0またはBLEQ1がLowレベルに駆動される。
【００３４】
図３では、センスアンプコントロール信号BLEQ0にはNch Tr T1、T2及びT3のゲートが接続されている。そして、ドレインが電源線VBLPに接続されたTr T1のソースがビット線BLに接続され、ドレインが電源線VBLPに接続されたTr T2のソースがビット線/BLに接続され、Tr T3のドレイン及びソースがビット線BL及び/BLに接続されている。また、センスアンプコントロール信号SHR0にはNch Tr T4及びNch Tr T5のゲートが接続され、Tr T4及びTr T5を介してビット線BL及び/BLがそれぞれノードN1及びN1aに接続される。
【００３５】
一方、センスアンプコントロール信号BLEQ1にはNch Tr T6、T7及びT8のゲートが接続されている。そして、ドレインが電源線VBLPに接続されたTr T6のソースがビット線BLに接続され、ドレインが電源線VBLPに接続されたTr T7のソースがビット線/BLに接続され、Tr T8のドレイン及びソースがビット線BL及び/BLに接続されている。また、センスアンプコントロール信号SHR1にはNch Tr T9及びNch Tr T10のゲートが接続され、Tr T9及びTr T10を介してビット線BL及び/BLがそれぞれノードN1及びN1aに接続される。
【００３６】
カラムスイッチ線YSは図１のカラムアドレスデコーダ１３に接続され、アドレスのデコード結果が選択と判定されるとHiレベルにワンショット駆動される。カラムスイッチ線YSはTr Tys及びTr Tysaのゲートに接続され、Tr Tys及びTr TysaのドレインはそれぞれIO線IO及び/IOに接続される。Tr Tys及びTr TysaのソースはそれぞれノードN1及びN1aに接続される。
【００３７】
CMOSフリップフロップA1はPch TrのTp及びTpa、Nch TrのTn及びTnaで構成され、お互いのドレイン及びゲートにたすきがけ接続される。Tr TpのドレインとTr TnのドレインはノードN1に接続され、Tr TpaのドレインとTr TnaのドレインはノードN1aに接続される。SAP及びSANはセンスアンプコントロール信号で、Tr Tp及びTr TpaのソースはSAPに、Tr Tn及びTr TnaのソースはSANに接続され、SAP及びSANがアクティブな場合にCMOSフリップフロップA1が動作する。
【００３８】
プリアンプA2はNch Tr Tcut及びNch Tr Tcuta並びにNch Tr Tln及びNch Tr Tlnaで構成され、センスアンプコントロール信号であるプリアンプ駆動信号SASLNTはTr Tcut及びTr Tcutaのゲートに接続される。プリアンプ駆動信号SASLNTがHiレベルの場合にTr Tcut及びTr Tcutaがオンして、Nch Tr Tln及びNch Tr TlnaがTr Tcut及びTr Tcutaを介してビット線対BL、/BLに接続される。Tr Tln及びTr TlnaはTr Tcut 及びTr Tcutaを介してたすきがけ接続される。Tr Tln及びTr Tlnaは、ソースがグランド電源線VSSに接続され、ドレインがそれぞれTr Tcut 及びTr Tcutaのソースに接続され、ゲートがそれぞれTr Tcut 及びTr Tcutaのドレイン並びにノードN1及びN1aに接続される。プリアンプA2の効果を向上させるために、Tr Tln及びTr TlnaにVthの低いTrを用いることが望ましい。
【００３９】
図４は、図１のロウ制御部３の構成を示すブロック図である。タイミング制御部３１、冗長判定部３２ａ、冗長選択部３２ｂ、及びアドレスプリデコード部３３で構成される。冗長判定部３２ａ及びアドレスプリデコード部３３にはロウアドレス信号が接続され、ロウアドレス信号は全体の制御部２に接続される。冗長判定部３２ａとアドレスプリデコード部３３は冗長Hit信号で接続され、冗長Hit信号が活性化されるとアドレスプリデコード部３３はワード線選択信号（WL選択信号）を非活性化してロウアドレスデコーダ１２によるワード線WLの選択を停止する。一方、冗長判定部３２ａと冗長選択部３２ｂはデコード論理を含んだ冗長Hit信号で接続され、冗長Hit信号が活性化されると冗長ワード線選択信号（冗長WL選択信号）を活性化してロウアドレスデコーダ１２によって冗長ワード線WLを選択させる。
【００４０】
また、冗長選択部３２ｂとセルアレイ１は冗長ワード線選択信号（冗長WL選択信号）で接続される。アドレスプリデコード部３３はワード線選択信号とセンスアンプ列選択信号を介してセルアレイ１と接続される。タイミング制御部３１はロウアクティブ信号を介し全体の制御部２に接続され、図３に示すようなセンスアンプコントロール信号を介してセルアレイ１と接続され、更に冗長判定部３２ａ及びアドレスプリデコード部３３と複数本のコントロール信号で接続される。
【００４１】
図６は、図４のタイミング制御部３１に含まれる、センスアンプコントロール信号であるSASLNT及びSEを制御するロウタイミング制御回路を示す回路図である。図６の回路の構成及び動作が本発明の特徴となっている。その特徴を説明するために用いる回路を図５に示した。
【００４２】
図５は、本発明の実施の形態の説明のために用いる回路図であり、図５に示す回路は、図４のタイミング制御部３１に含まれ、図３のセンスアンプコントロール信号であるプリアンプ駆動信号SASLNTと、センスアンプ活性化信号SEを制御するロウタイミング制御回路であるとする。ワード線WLの立ち上がりに応じて発生するセンスアンプの起動を許可するフラグ信号RAEがディレイD1に接続し、ディレイD1はディレイD2及びD3、ＮＡＮＤ（ナンド）素子E1に接続する。インバータ素子E2はＮＡＮＤ素子E1の出力を入力とし、出力をバッファ回路B1に接続する。そしてバッファ回路B1がセンスアンプコントロール信号であるプリアンプ駆動信号SASLNTを駆動する。ディレイD2の出力はインバータ素子E0を介してＮＡＮＤ素子E1のもう一方の入力に接続する。
【００４３】
一方、センスアンプコントロール信号SEはバッファ回路B2の出力に接続され、バッファ回路B2の入力はディレイD3に接続される。このセンスアンプコントロール信号SEがHiレベルの場合には、図１のロウアドレスデコーダ１２において、図３に示すセンスアンプコントロール信号SAPがアレイ電源電圧レベルに、センスアンプコントロール信号SANがGNDレベルにそれぞれ駆動される。
【００４４】
一方、図６は本発明における、タイミング制御部３１に含まれる、センスアンプコントロール信号であるプリアンプ駆動信号SASLNT及びセンスアンプ活性化信号SEを制御するロウタイミング制御回路の回路図である。ディレイD1、D2、D3、インバータ素子E0、ＮＡＮＤ素子E1及びバッファ回路B1、B2の構成は図５と同一であるが、インバータ素子E2に代えてＮＡＮＤ素子E2aが設けられている。このＮＡＮＤ素子E2aの入力がＮＡＮＤ素子E1の出力に接続され、ＮＡＮＤ素子E2aの出力がバッファ回路B1の入力に接続する。さらに、Read動作及びWrite動作中にLowレベルとなるフラグ信号CRWBがＮＡＮＤ素子E2aのもう一方の入力に接続する。
【００４５】
フラグ信号CRWBは図１における全体制御部２から出力される信号である。フラグ信号CRWBは、外部から入力されたコマンドに応じて発生されたり、あるいはさらに内部の動作状態に応じて発生されたりする信号である。フラグ信号CRWBは、Read動作及びWrite動作中にLowレベルとなる信号であるが、ワード線WLがアクティブな間（つまりロウがアクティブな状態である限り）、ロウアドレス信号、ロウアクティブ信号などのロウ制御信号とは独立に発生することができるようになっている。つまり、フラグ信号CRWBは、CMOSフリップフロップA1の動作開始初期段階以外のタイミングで、Read動作中及びWrite動作中にプリアンプA2を駆動するための信号となる。
【００４６】
［実施の形態の動作の説明］
次に、図７の信号波形図を用いて、プリアンプ制御動作を説明する。図７（１）は、図５のロウタイミング制御回路をもつ半導体記憶装置の信号波形図である。ワード線WLが上がり、センス開始を許可するフラグ信号RAEがHiレベルになると（時刻t1）、ディレイD1の固有遅延を経た後プリアンプ駆動信号SASLNTがHiレベルになり（時刻t2）、プリアンプA2が駆動される。プリアンプ駆動信号SASLNTがHiレベルを保持する時間はディレイD2の固有遅延分で、その後Lowレベルになる（時刻t4）。一方、フラグ信号RAEからディレイD1の固有遅延及びディレイD3の固有遅延を経た後、センスアンプ活性化信号SEがHiレベルとなる（時刻t3）。ディレイD1、ディレイD2及びディレイD3の固有遅延量はそれぞれ任意であり、回路設計過程において最適化される。
【００４７】
図８は、図７（１）においてプリアンプ駆動信号SASLNTがHiレベルになる部分（時刻t2〜t4）での、センスアンプの信号波形図である。ワード線WLがHiになるとビット線対BL、/BLに差電位が生じる。図５のロウタイミング制御回路のディレイD1の固有遅延は、ビット線対BL、/BLの差電位が飽和に近づくあたりにプリアンプ駆動信号SASNLTがHiレベルになるよう設定されており、ビット線対BL、/BLの電位が低い方を更に低下させるよう作用する。図８ではビット線/BLに接続されたメモリセルにLowデータが蓄積されていた例だが、メモリセルのデータがHiであっても、またメモリセルが接続されているのがビット線BLであっても一連の動作は同様である。ロウタイミング制御回路のディレイD2の固有遅延は、ビット線BLとビット線/BLの差電位がCMOSフリップフロップA1でも十分に増幅できる程度に拡大した後、センスアンプ活性化信号SEがHiレベルになるよう設定されており、センスアンプ活性化信号SEのHiレベルを受けてロウアドレスデコーダ１２においてセンスアンプコントロール信号SAPがアレイ電源電圧レベルに、センスアンプコントロール信号SANがGNDレベルに駆動される。ここで所定のCMOSフリップフロップA1が動作を開始することになる。
【００４８】
このときセンスアンプの増幅能力は最大となり、ビット線BL及び/BLはいずれかがアレイ電源電圧レベルに、他方がGNDレベルに増幅される。図５のロウタイミング制御回路のディレイD2の固有遅延は、センスアンプによるビット線対BL、/BLの差電位増幅が飽和するあたりに設定されており、プリアンプ駆動信号SASLNTがLowレベルとなりプリアンプA2の動作が停止する。
【００４９】
なお、一般には図５及び図６のプリアンプ駆動信号SASLNTは、図１のロウアドレスデコーダ１２内で、図４のアドレスプリデコード部３３に接続するセンスアンプ列選択信号とAND論理（論理積）をとってから図３のセンスアンプに接続する。同様にセンスアンプ活性化信号SEもセンスアンプ列選択信号とAND論理（論理積）をとってからセンスアンプコントロール信号SAP及びSANを駆動する。
【００５０】
図５のロウタイミング制御回路では、プリアンプ駆動信号SASLNTがHiレベルになるのは、センスアンプ活性化信号SEがHiレベルになる直前・直後のセンス初期段階のみであり、外部から入力されるプリチャージコマンドによってワード線WLがリセットされない限り再びHiにはならない。それゆえ、Read動作中及びWrite動作中においてもプリアンプ駆動信号SASLNTがLowレベルに固定され、Read動作の速度低下、及びWrite動作後のデータ保持動作速度低下を引き起こす可能性がある。
【００５１】
一方、図７（２）は、本発明である図６のロウタイミング制御回路をもつ半導体記憶装置の信号波形図である。ワード線WL、センス開始を許可するフラグ信号RAE、センスアンプ活性化信号SEの各信号の波形は図７（１）と同様である。また、センスアンプ活性化信号SEがHiになる前後のセンスアンプの信号波形図も同様に図８で示される。図６のロウタイミング制御回路は、図５のロウタイミング制御回路には無い信号として、Read動作中及びWrite動作中にLowレベルとなるフラグ信号CRWBを接続しており、フラグ信号CRWBがLowになることによってプリアンプ駆動信号SASLNTをHiに駆動する（時刻t5〜t6）。フラグ信号CRWBは、ワード線WLがHiである、つまりロウがアクティブな状態である限りロウの制御信号から独立した動作をするため、プリアンプ駆動信号SASLNTはセンス初期段階以外のRead動作中及びWrite動作中でもHiレベルに駆動される。
【００５２】
次に、図６のロウタイミング制御回路を用いてプリアンプ駆動信号SASLNTをセンスアンプ活性化直後に限らずHiレベルにすることで、センス初期段階以外のRead動作中及びWrite動作中にプリアンプA2を動作させることによる効果について説明する。
【００５３】
第１の効果は、Read動作の速度低下を抑制できることにある。センスアンプの増幅能力、特にNch Tr（図３のTr Tn及びTr Tna）の能力はIO線の駆動能力と関わりが大きく、増幅能力が高いほどIO線の駆動能力が大きい。図９はRead動作中にプリアンプA2を駆動した場合と、駆動しない場合の図３のIO線（IO線IO及び/IO）の波形を模式的に示したものである。Read動作中にプリアンプA2を駆動しない場合、IO線の駆動能力が低く、図９に/IOで示す程度しか電荷引抜が行われない。一方、Read動作中にプリアンプA2を駆動すると、図９に/IOaで示す程度まで電荷引抜が行われる。
【００５４】
図１のデータ入出力制御部５にはメインアンプが含まれ、IO線に接続されるが、メインアンプの動作はIO線対の差電位が大きいほど安定する。逆に、IO線対の差電位がある水準以下になると正常な増幅が行われず誤動作する。IO線の差電位はカラムスイッチ線YSがONになると発生しはじめ、拡大していくが、IO線対の差電位が大きい方が、カラムスイッチ線YSがONして（Hiレベルになって）からメインアンプを起動させるまでの時間を短くすることができるためRead動作を高速に行える。一方、IO線対の差電位が小さいとメインアンプ動作に必要な電位差を得るまでに時間がかかり、Read動作の速度低下を引き起こす。
【００５５】
第２の効果は、Write動作後のデータ保持速度低下を抑制できることにある。周辺回路に対してビット線BL、/BLは微細加工で形成されるため、抵抗値が高く電荷の充放電に時間がかかる。特にセンスアンプから遠端では、Write動作によりビット線BL、/BLのデータが反転した場合、カラムスイッチ線YSがONしている間に充放電が完了されない場合が考えられる。
【００５６】
図１０はWrite動作によって図３のビット線対BL、/BLのデータが反転する場合の波形図である。Write動作中にプリアンプA2を駆動した場合のビット線対BL、/BLのレベルをBLa、/BLaとして示し、駆動しない場合のビット線対BL、/BLのレベルをBL、/BLとして示した。カラムスイッチ線YSがON状態では、IO線に駆動されるためビット線BL、/BLは高速に動作するが、カラムスイッチ線YSがOFF（オフ）になると（Lowレベルになると）、センスアンプがビット線BL、/BLを駆動するため動作速度は一般に低下する。
【００５７】
センスアンプのNch Tr（図３のTr Tn及びTr Tna）の駆動能力が低いと、ビット線BL、/BL遠端に残った電荷を引抜き難くなるため、図１０にBL、/BLで示すように一旦拡大した差電位が縮小してしまう。更にゲート・ソース間電圧Vgsが縮小することでPch Tr（図３のTr Tp及びTr Tpa）の駆動能力も低下し、図１０に/BLで示すように増幅速度が大幅に低下する。Write動作後のビット線対増幅速度が低下すると、プリチャージ動作によってワード線WLがLowになった場合メモリセルに十分なデータ量を保持できず、誤動作を回避するにはWrite動作後のデータ保持時間を延長しなければならない。Write動作中にプリアンプA2を駆動することでセンスアンプのNch Trの駆動能力を確保すれば、カラムスイッチ線YSがOFFになってもビット線対BL、/BLの波形はBLa及び/BLaのようになり、データ保持速度低下は抑制できる。
【００５８】
第３の効果は、ビット線差電位が飽和した後の待機電流を低いままに保つことができることにある。Read動作及びWrite動作を行っていないときは、ラグ信号CRWBをHiレベルに保持して活性化しないことで、プリアンプA2を駆動しないようにすれば、プリアンプA2からのリーク電流は発生しない。なお、Read動作及びWrite動作中はプリアンプA2が動作するため、リーク電流は生じない。
【００５９】
さらに、本発明で追加が必要となる論理素子はわずかで、実質的な回路面積の増加はない。
【００６０】
［発明の他の実施の形態］
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
【００６１】
図１１は、本発明の第２の実施の形態によるロウタイミング制御回路の構成を示している。ディレイD1、D2及びD3、インバータ素子E0、ＮＡＮＤ素子E1及びE2a、並びにバッファ回路B1及びB2の構成は図６と同一であるが、フラグ信号CRWBは、ＮＡＮＤ素子とインバータ素子から構成されるＡＮＤ（アンド）論理E3及びディレイD4に接続され、ＮＡＮＤ素子E2aにはフラグ信号CRWB直接ではなく、ＡＮＤ論理E3の出力が接続される。なお、ディレイD4の出力はＡＮＤ論理E3の入力に接続される。
【００６２】
近年、半導体記憶装置はデータ転送速度向上のため、連続的なRead動作及びWrite動作を行うことが可能となっている。連続的Read動作及びWrite動作が行われた際、個々のRead動作またはWrite動作が完了する度にプリアンプ駆動信号SASLNTをHiからLowに駆動し、すぐ次のRead動作またはWrite動作によってプリアンプ駆動信号SASLNTをLowからHiに駆動することは、無駄にプリアンプ駆動信号SASLNTの駆動電流を消費することとなる。この状態を回避するために、個々のRead動作またはWrite動作が完了してからプリアンプ駆動信号SASLNTをLowに駆動するまで遅延時間を設けたのが図１１のロウタイミング制御回路である。
【００６３】
図１２（１）は、本発明の第２の実施の形態である図１１のロウタイミング制御回路をもつ半導体記憶装置の信号波形図である。ワード線WL、センス開始を許可するフラグ信号RAE、センスアンプ活性化信号SEの各信号の波形は図７（２）と同様である。また、時刻t2〜t4のセンスアンプ活性化信号SEがHiになる前後のセンスアンプの信号波形図も同様に図８で示される。図７（２）で、フラグ信号CRWBがLowになっていて、プリアンプ駆動信号SASLNTがHiになっている期間（時刻t5〜t6）は同じであるが、図１２（１）ではフラグ信号CRWBがLowになっている期間（時刻t5〜t6）に対しプリアンプ駆動信号SASLNTがHiになっている期間（時刻t5〜t7）の方が長い。フラグ信号CRWBがLow期間とプリアンプ駆動信号SASLNTがHi期間の差分は、ディレイD4で設定された遅延量分となる。
【００６４】
図１２（２）は、本発明の第２の実施の形態である図１１のロウタイミング制御回路をもつ半導体記憶装置において、連続的なRead動作またはWrite動作を行ったときの信号波形を図１２（１）と同様に示す波形図である。フラグ信号CRWBが時刻t10〜t11と時刻t12〜t14で２回Lowになっており、それらの間隔（時刻t11〜t12）がディレイD4の遅延量（時刻t11〜t13）より小さいため、プリアンプ駆動信号SASLNTは一回目のフラグ信号CRWBがLowになるタイミング（時刻t10）でHiになってから、２回目のフラグ信号CRWBがHiに戻るまで（時刻t14）、Lowにはならない（ただしLowになるのは時刻t14からディレイD4の遅延量経過後の時刻t15である）。
【００６５】
連続Read動作または連続Write動作、更にはこれらの組み合わされた連続Read／Write動作がD4の遅延量以下の間隔で繰り返される限り、プリアンプ駆動信号SASLNTはHiに駆動されたままの状態で、プリアンプ駆動信号SASLNTの駆動電流は発生しない。ディレイD4の遅延量は、その半導体記憶装置が求められる動作周波数や、連続Read動作またはWrite動作の頻度により適正値に設定される。
【００６６】
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。図１３は、本発明の第３の実施の形態によるロウタイミング制御回路の構成を示している。ディレイD1、D2、D3、インバータ素子E0、ＮＡＮＤ素子E1、E2a及びバッファ回路B1、B2の構成は図６と同一であるが、フラグ信号CRWBはインバータ素子E4に接続され、インバータ素子E4はＮＡＤＮ素子E5に接続される。さらにＮＡＮＤ素子E5にはセンスアンプ活性化信号SEが接続され、ＮＡＮＤ素子E2aにはフラグ信号CRWBではなくＮＡＮＤ素子E5が接続される。
【００６７】
前述のように、フラグ信号CRWBはロウ制御信号から独立した動作をする。図６のロウタイミング制御回路では、センス開始を許可するフラグ信号RAEがHiになる前にフラグ信号CRWBがLowになるとプリアンプ駆動信号SASLNTはHiに駆動されてしまう。ビット線対BL、/BLに差電位が生じていない状態でプリアンプ駆動信号SASLNTがHiになると、センスアンプは正常な増幅ができない。
【００６８】
外部から入力されるReadコマンド及びWriteコマンドは、ロウアクティブコマンドから一定時間経過した後発行されるようスペック上決められてはいるが、万が一不正にコマンドが発行された場合にもデータを壊さないよう制御回路に保護機構を持たせることが望ましい。
【００６９】
図１３のロウタイミング制御回路では、センスアンプ活性化信号SEがHiになってセンス初期段階を経過してからのみ、フラグ信号CRWBによるプリアンプ駆動信号SASLNTの駆動が可能となる保護機構が付加されている。この保護機構は、ＮＡＮＤ素子E5でセンスアンプ活性化信号SE及びフラグ信号CRWBの論理をとることにより実現される。一方、センス開始を許可するフラグ信号RAEによるプリアンプ駆動信号SASLNTの制御については、この保護機構になんら動作を阻害されることは無い。また、センスアンプ活性化信号SEはプリチャージコマンドが発行されるまでHiの状態を保持するため、センス初期段階のデータ保護以外で、この保護機構がフラグ信号CRWBによるプリアンプ駆動信号SASLNTの駆動を阻害することは無い。
【００７０】
また、本発明の図３に示す回路図ではプリアンプA2はNMOSで構成されているが、これをPMOSとする構成や、PMOS、NMOSの両方を設けた構成も本発明は含むものである。
【００７１】
［発明を利用しようとする例］
本発明の利用分野として、セルラーホンやポータブルメディアプレイヤーのようなデジタル方式の携帯機器が挙げられる。本発明で取り上げられるプリアンプを搭載したセンスアンプは、低電圧動作での増幅速度向上に効果があり、またRead動作及びWrite動作をしていないときにプリアンプを停止させリーク電流を減少させる機構は、低消費電力化に貢献している。低電圧動作及び低消費電力化は、バッテリー駆動となるデジタル方式の携帯機器の動作可能時間向上に貢献する。
【００７２】
なお、本発明の実施の形態は、上記のものに限定されず、図６などに示すロウタイミング制御回路のロジックを他の組み合わせから構成したり、バッファ回路を省略したり、ディレイD2とD3を直列に構成したり、ロウタイミング制御回路を図４のタイミング制御部３１以外の構成に含ませるようにしたり、第２の実施の形態の構成と第３の実施の形態の構成を組み合わせるようにしたりする変更が適宜可能である。
【００７３】
また、特許請求の範囲に記載した各構成要素と、上述した本発明の実施の形態の構成要素との対応関係は次のとおりである。第１の増幅手段…図３のCMOSフリップフロップA1、第２の増幅手段…図３のプリアンプA2、第２の増幅手段を第１の増幅手段の動作初期段階で起動及び停止させる第１の手段…図６のフラグ信号RAEに応じてプリアンプ駆動信号SASLNTを発生するディレイD1、D2、D3、ＮＡＮＤ素子E1、E2、バッファ回路B1、図３のNch Tr Tcut及びTcuta等、第１の増幅手段の動作中に第１の増幅手段の動作とは独立して再び第２の増幅手段を起動及び停止させる第２の手段…図６のＮＡＮＤ素子E2a、バッファ回路B1、図３のNch Tr Tcut及びTcuta等。たすきがけ接続された１対のトランジスタ…図３のNch Tr Tln及びTlna、１対のトランジスタをビット線対に接続又は非接続するトランジスタ…図３のNch Tr Tcut及びTcuta。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態によるプリアンプを搭載する半導体記憶装置の全体構成を示すブロック図である。
【図２】図１のメモリセルブロック１１の構成を示すブロック図である。
【図３】図２のセンスアンプ列１１bを構成する各センスアンプの回路図である。
【図４】図１のロウ制御部３の構成を示すブロック図である。
【図５】図６のロウタイミング制御回路を説明するために用いる回路図である。
【図６】図４のタイミング制御部３１に含まれるロウタイミング制御回路の構成を示す回路図である。
【図７】図５のロウタイミング制御回路をもつ半導体記憶装置の信号波形（図７（１））と図６のロウタイミング制御回路をもつ半導体記憶装置の信号波形（図７（２））を示す信号波形図である。
【図８】図７等の時刻t2〜t4における図３のセンスアンプ（A1及びA2）の信号波形図である。
【図９】センスアンプによるIO線の駆動能力を説明する際に用いるの模式的な波形図であり、本発明の課題と本発明の効果を説明する際に用いられるものである。
【図１０】センスアンプによるビット線の駆動波形を説明する際に用いるの模式的な波形図であり、本発明の課題と本発明の効果を説明する際に用いられるものである。
【図１１】図４のタイミング制御部３１に含まれるロウタイミング制御回路の他の構成（第２の実施の形態）を示す回路図である。
【図１２】図１１のロウタイミング制御回路をもつ半導体記憶装置の信号波形を示す信号波形図である。
【図１３】図４のタイミング制御部３１に含まれるロウタイミング制御回路のさらに他の構成（第３の実施の形態）を示す回路図である。
【符号の説明】
【００７５】
１…セルアレイ
３…ロウ制御部
１１…メモリセルブロック
１１ｂ…センスアンプ列
１２…ロウアドレスデコーダ
１３…カラムアドレスデコーダ
３１…タイミング制御回路
A1…CMOSフリップフロップ
A2…プリアンプ
Tn、Tna、Tcut、Tcuta、Tln、Tlna…Nch Tr（Nチャネルトランジスタ）
Tp、Tpa…Pch Tr（Pチャネルトランジスタ）
D1、D2、D3、D4…ディレイ
E0…インバータ素子
E1、E2a、E5…ＮＡＮＤ素子
E3…ＡＮＤ論理
B1、B2…バッファ回路
【図１】
2009110578.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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