(57)【要約】【課題】  読み出しマージンの低下を防止し、半導体メモリの誤動作を防止する。【解決手段】  各レギュラービット線は、レギュラーメモリセルのレギュラーキャパシタの一端に接続される。各ダミービット線は、ダミーキャパシタの一端に接続される。プレート線は、レギュラーキャパシタの他端およびダミーキャパシタの他端に接続される。レギュラー書き込み回路は、読み出し動作におけるデータのリストア時および書き込み動作時に、所定のレギュラービット線に書き込みパルスを印加する。カップリング防止回路は、書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、書き込みパルスの後エッジに同期してダミーパルスを印加する。これにより、プレート線のハザードを防止でき、レギュラーキャパシタの分極状態が変化することを防止できる。【選択図】    図２
2009110622.tif 000002
【特許請求の範囲】
【請求項１】
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
ダミーキャパシタを有する複数のダミーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記ダミーキャパシタの一端にそれぞれ接続されたダミービット線と、
前記レギュラーキャパシタの他端および前記ダミーキャパシタの他端に接続されたプレート線と、
前記トランスファスイッチに接続されたレギュラーワード線と、
読み出し動作におけるデータのリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、前記書き込みパルスの後エッジに同期してダミーパルスを印加するカップリング防止回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
相補のデータを記憶する一対の前記レギュラーメモリセルと、
前記メモリセル対に接続されるレギュラービット線で構成されるビット線対とを備え、
前記カップリング防止回路は、同時にアクセスされる前記メモリセル対と同じ数のダミービット線に、前記ダミーパルスを印加することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記カップリング防止回路は、
前記書き込みパルスが印加されるレギュラービット線の数を計算するデータ判定部と、
前記データ判定部により計算された数と同じ数のダミービット線に前記ダミーパルスを印加するダミー書き込み回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記プレート線と電圧線との間に配置され、前記プレート線が所定の電圧より下がったときに、前記電圧線から前記プレート線に電荷を供給するクランプ回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記読み出し動作時および前記書き込み動作時に、前記書き込みパルスの後エッジの前および後で前記レギュラーワード線を所定の期間活性化し、前記書き込みパルスの後エッジが生成されるときに前記レギュラーワード線の非活性化を維持するワード制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１、請求項４および請求項５のいずれか１項記載の半導体メモリにおいて、
前記レギュラーワード線と前記プレート線は、互いに同じ方向に配線されていることを特徴とする半導体メモリ。
【請求項７】
請求項１、請求項４および請求項５のいずれか１項記載の半導体メモリにおいて、
前記レギュラーワード線と前記プレート線は、互いに直交して配線されていることを特徴とする半導体メモリ。
【請求項８】
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
ダミーキャパシタを有する複数のダミーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記ダミーキャパシタの一端にそれぞれ接続されたダミービット線と、
前記レギュラーキャパシタの他端および前記ダミーキャパシタの他端に接続されたプレート線と、
前記トランスファスイッチに接続されたレギュラーワード線と、
読み出し動作におけるデータのリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、前記書き込みパルスの後エッジに同期してダミーパルスを印加するカップリング防止回路とを備えていることを特徴とするシステム。
【請求項９】
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記プレート線と電圧線との間に配置され、前記プレート線が所定の電圧より下がったときに、前記電圧線から前記プレート線に電荷を供給するクランプ回路とを備えていることを特徴とするシステム。
【請求項１０】
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記読み出し動作時および前記書き込み動作時に、前記書き込みパルスの後エッジの前および後で前記ワード線を所定の期間活性化し、前記書き込みパルスの後エッジが生成されるときに前記ワード線の非活性化を維持するワード制御回路とを備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル内のキャパシタの分極状態に応じてデータを保持する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭおよびフラッシュメモリ／ＥＥＰＲＯＭの長所を兼ね備えた半導体メモリとして、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。
【０００３】
この種の強誘電体メモリは、プレート線に電圧を印加したときに、強誘電体キャパシタの残留分極値に応じたビット線の電圧をセンスアンプで増幅することでメモリセルに保持されているデータを読み出す。プレート線は、ワード線に平行あるいは直交して配線される（例えば、特許文献１参照）。あるいは、プレート線は、所定数のメモリセル毎に、メモリセルを介して異なるワード線に接続されている。これにより、プレート線により駆動される負荷容量は小さくなる（例えば、特許文献２参照）。
【０００４】
さらに、近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリの読み出し方式が提案されている。この種の読み出し方式では、プレート線に電圧を印加したときにビット線の電圧が変動しないように、メモリセルからビット線に読み出される電荷を、プリセンスアンプ内に形成されるチャージトランスファと称する電荷転送回路を介して電荷蓄積回路に転送する。電荷蓄積回路に転送された電荷量は、電圧に変換される。そして、変換された電圧に応じた論理値が、センスアンプにより所定のタイミングでラッチされ、メモリセルに保持されていたデータの論理値が読み出される（例えば、特許文献３参照）。
【特許文献１】特許第３１５６９７１号公報
【特許文献２】特開２００１−３５８３１２号公報
【特許文献３】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この種の半導体メモリでは、読み出し動作の後半に実施されるリストア動作、または書き込み動作において、所定の論理のデータ（例えば、”１”データ）を書き込むときに、書き込みパルスが所定のビット線に印加される。このとき、強誘電体キャパシタのカップリング作用により、プレート線の電圧は、書き込みパルスの後エッジに同期して変化する。プレート線の電圧の変化（ハザード）により、書き込みデータを示す強誘電体キャパシタの残留分極値がずれると、読み出しマージンが低下する。この結果、強誘電体メモリの読み出し動作で誤動作するおそれがある。
【０００６】
本発明の目的は、キャパシタの分極状態に応じてデータを保持する半導体メモリにおいて、読み出しマージンが低下することを防止し、半導体メモリの誤動作を防止することである。
【課題を解決するための手段】
【０００７】
半導体メモリの一形態では、各レギュラーメモリセルは、レギュラーキャパシタおよびトランスファスイッチを有し、レギュラーキャパシタの分極状態に応じてデータを保持する。各レギュラービット線は、トランスファスイッチを介してレギュラーキャパシタの一端に接続される。各ダミービット線は、ダミーメモリセルのダミーキャパシタの一端に接続される。プレート線は、レギュラーキャパシタの他端およびダミーキャパシタの他端に接続される。レギュラーワード線は、トランスファスイッチに接続される。レギュラー書き込み回路は、読み出し動作におけるデータのリストア時および書き込み動作時に、所定のレギュラービット線に書き込みパルスを印加する。カップリング防止回路は、書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、書き込みパルスの後エッジに同期してダミーパルスを印加する。
【０００８】
半導体メモリの別の形態では、各レギュラーメモリセルは、レギュラーキャパシタおよびトランスファスイッチを有し、レギュラーキャパシタの分極状態に応じてデータを保持する。各レギュラービット線は、トランスファスイッチを介してレギュラーキャパシタの一端に接続される。プレート線は、レギュラーキャパシタの他端に接続される。レギュラーワード線は、トランスファスイッチに接続される。レギュラー書き込み回路は、読み出し動作におけるデータのリストア時および書き込み動作時に、所定のレギュラービット線に書き込みパルスを印加する。クランプ回路は、プレート線と電圧線との間に配置され、プレート線が所定の電圧より下がったときに、電圧線からプレート線に電荷を供給する。
【０００９】
半導体メモリの別の形態では、各レギュラーメモリセルは、レギュラーキャパシタおよびトランスファスイッチを有し、レギュラーキャパシタの分極状態に応じてデータを保持する。各レギュラービット線は、トランスファスイッチを介してレギュラーキャパシタの一端に接続される。プレート線は、レギュラーキャパシタの他端に接続される。レギュラーワード線は、トランスファスイッチに接続される。レギュラー書き込み回路は、読み出し動作におけるデータのリストア時および書き込み動作時に、所定のレギュラービット線に書き込みパルスを印加する。ワード制御回路は、読み出し動作時および書き込み動作時に、書き込みパルスの後エッジの前および後でワード線を所定の期間活性化し、書き込みパルスの後エッジが生成されるときにワード線の非活性化を維持する。
【００１０】
例えば、上記半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムを構成する。
【発明の効果】
【００１１】
読み出しマージンが低下することを防止でき、半導体メモリの誤動作を防止できる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。図中の二重丸は、外部端子を示している。
【００１３】
図１は、実施形態の１つを示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリＦＭとして形成されている。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥ、ダミー制御回路ＤＣＮＴ１およびデータ入出力バッファＢＵＦを有している。
【００１４】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をコラムスイッチＣＳＷ等に出力する。
【００１５】
コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号を解読し、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺをタイミング生成回路ＴＧＥＮに出力する。コマンド信号は、強誘電体メモリＦＭに読み出し動作または書き込み動作を実行させるためのアクセス要求である。タイミング生成回路ＴＧＥＮは、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受け、プレートドライバＰＤ、ワードドライバＷＤ、データ入出力バッファＢＵＦ、コラムスイッチＣＳＷ、センスアンプＳＡおよびライトアンプＷＡ等を動作させる複数の制御信号ＣＮＴを順次に出力する。制御信号ＣＮＴは、これ等回路の動作タイミングを決めるタイミング信号である。
【００１６】
プレートドライバＰＤは、読み出し動作時および書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴおよびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択し、選択したプレート線ＰＬを所定の期間高レベルに活性化する。ワードドライバＷＤは、読み出し動作時および書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴおよびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬおよび所定のダミーワード線ＷＬｄを選択し、選択したワード線ＷＬおよびダミーワード線ＷＬｄを所定の期間高レベルに活性化する。
【００１７】
メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、コラムスイッチＣＳＷ、センスアンプＳＡ、ライトアンプＷＡおよびダミーライトアンプＤＷＡを有している。メモリセルアレイＡＲＹは、複数のメモリブロックＢＬＫ１−ＢＬＫｍ（レギュラーセルアレイ）と、メモリブロックＢＬＫ１−ＢＬＫｍの領域の両側に配置されたダミーメモリブロックＬＤＭＹ、ＲＤＭＹ（ダミーセルアレイ）を有している。メモリブロックＢＬＫ１−ＢＬＫｍの数は、例えば１６個であるが、８個や３２個でもよい。メモリセルアレイＡＲＹの詳細は、図２に示す。
【００１８】
コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのコラムデコード信号に応じて、メモリブロックＢＬＫ１−ＢＬＫｍのいずれかのビット線ＢＬを、センスアンプＳＡおよびライトアンプＷＡに接続する。例えば、コラムスイッチＣＳＷは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータ信号のうち例えば１６ビットを、コラムデコード信号に応じて選択する。また、コラムスイッチＣＳＷは、１６ビットの書き込みデータ信号を、コラムデコード信号に応じて１６ビットのビット線ＢＬに出力する。
【００１９】
センスアンプＳＡは、読み出し動作時および書き込み動作時に、タイミング生成回路ＴＧＥＮからの制御信号ＣＮＴに同期して動作し、コラムスイッチＣＳＷを介して接続されたビット線ＢＬに読み出されたデータ信号を増幅する。ライトアンプＷＡ（レギュラー書き込み回路）は、書き込み動作時および読み出し動作時に、データバスＤＢを介して供給される書き込みデータ信号またはセンスアンプＳＡからの読み出しデータ信号を増幅し、増幅した信号を書き込みパルスとしてコラムスイッチＣＳＷを介してビット線ＢＬに供給する。センスアンプＳＡは、コラムスイッチＣＳＷを介してメモリセルアレイＡＲＹに接続されるため、複数のメモリブロックＢＬＫ１−ＢＬＫｍで共有できる。これにより、センスアンプＳＡの数を少なくでき、強誘電体メモリＦＭのチップサイズを小さくできる。なお、センスアンプＳＡは、コラムスイッチＣＳＷとメモリセルアレイＡＲＹの間に配置されてもよい。
【００２０】
ダミーライトアンプＤＷＡ（ダミー書き込み回路）は、ダミー制御回路ＤＣＮＴ１からの制御信号ＤＬおよびＤＲに応答して、所定数のダミービット線ＢＬｄＬおよびＢＬｄＲにダミーパルスを出力する。ダミー制御回路ＤＣＮＴ１は、データバスＤＢ上のデータ信号ＤＢ１−１６の論理に応じて、制御信号ＤＬ、ＤＲを出力する。ここで、データバスＤＢ上のデータ信号ＤＢ１−１６は、メモリセルアレイＡＲＹから読み出された読み出しデータ信号またはデータ端子Ｉ／Ｏに供給される書き込みデータ信号である。データ入出力バッファＢＵＦは、書き込みデータ信号をデータ端子Ｉ／Ｏを介して受信し、受信したデータ信号をデータバスＤＢに出力する。また、データ入出力バッファＢＵＦは、後述するメモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビット（Ｉ／Ｏ１−Ｉ／Ｏ１６）で構成されている。
【００２１】
図２は、図１に示したメモリコアＣＯＲＥの詳細を示している。メモリブロックＢＬＫ１−ＢＬＫｍは、互いに同じ回路である。ダミーメモリブロックＬＤＭＹ、ＲＤＭＹは、回路レイアウトがビット線ＢＬ（例えば、ＢＬ１０１）に対して鏡面対称であることを除き互いに同じ回路である。このため、メモリブロックＢＬＫ１およびダミーメモリブロックＬＤＭＹのみを説明する。
【００２２】
メモリブロックＢＬＫ１は、１６本のレギュラービット線ＢＬ１０１−ＢＬ１１６、１本のレギュラーリファレンスビット線ＢＬ１ｒ、レギュラービット線ＢＬ１０１−ＢＬ１１６にそれぞれ接続された複数のレギュラーメモリセルＭＣ、レギュラーリファレンスビット線ＢＬ１ｒに接続された複数のレギュラーリファレンスメモリセルＲＭＣを有している。図の横方向に並ぶレギュラーメモリセルＭＣおよびレギュラーリファレンスメモリセルＲＭＣは、メモリブロックＢＬＫ１−ＢＬＫｍに共通のレギュラーワード線ＷＬ（ＷＬ１、ＷＬ２、...、ＷＬｎ−１、ＷＬｎ）および共通のプレート線ＰＬ（ＰＬ１、ＰＬ２、...ＰＬｎ−１、ＰＬｎ）に接続されている。この実施形態では、レギュラーワード線ＷＬとプレート線ＰＬは、互いに同じ方向に配線されている。リファレンスメモリセルＲＭＣは、常に”０”データが保持されている。例えば、リファレンスメモリセルＲＭＣの残留分極値は、レギュラーリファレンスビット線ＢＬ１ｒに接続される図示しない専用のライトアンプを用いて設定される。なお、レギュラービット線ＢＬの数は、１６本に限定されず、８本、３２本、６４本でもよい。
【００２３】
レギュラービット線ＢＬ１０１−ＢＬ１１６は、コラムスイッチＣＳＷを介してセンスアンプＳＡおよびライトアンプＷＡにそれぞれ接続されている。レギュラーリファレンスビット線ＢＬ１ｒは、コラムスイッチＣＳＷを介して１６個のセンスアンプＳＡに共通に接続されている。そして、レギュラービット線ＢＬ１０１−ＢＬ１１６に接続されたコラムスイッチＣＳＷがオンしているときに、各センスアンプＳＡは、レギュラービット線ＢＬ１０１−ＢＬ１１６上の電圧とリファレンスビット線ＢＬ１ｒ上の電圧の差を差動増幅し、増幅した電圧レベルをデータバスＤＢ（ＤＢ１−ＤＢ１６）に出力する。各ライトアンプＷＡは、レギュラービット線ＢＬ１０１−ＢＬ１１６に接続されたコラムスイッチＣＳＷがオンしているときに、データバスＤＢ上の電圧レベルを増幅し、増幅した電圧を書き込みパルスとしてレギュラービット線ＢＬ１０１−ＢＬ１１６に出力する。レギュラーリファレンスビット線ＢＬ１ｒに接続されたコラムスイッチＣＳＷは、レギュラービット線ＢＬ１０１−ＢＬ１１６に接続されたコラムスイッチＣＳＷとともにオンする。
【００２４】
ダミーメモリブロックＬＤＭＹは、８本のダミービット線ＢＬｄＬ１−ＢＬｄＬ８にそれぞれ接続された複数のダミーメモリセルＤＭＣ、ダミーリファレンスビット線ＢＬｄＬｒに接続された複数のダミーリファレンスメモリセルＤＲＭＣを有している。図の横方向に並ぶメモリセルＤＲＭＣ、ＤＭＣは、ダミーメモリブロックＬＤＭＹ、ＲＤＭＹに共通のダミーワード線ＷＬｄ（ＷＬｄ１、ＷＬｄ２、...、ＷＬｄｎ−１、ＷＬｄｎ）および共通のプレート線ＰＬ（ＰＬ１、ＰＬ２、...ＰＬｎ−１、ＰＬｎ）に接続されている。ダミーメモリセルＤＭＣの構造は、レギュラーメモリセルＭＣと同じである。ダミーリファレンスメモリセルＤＲＭＣの構造は、レギュラーリファレンスメモリセルＲＭＣと同じである。
【００２５】
末尾の数字（１、２、...ｎ）が同じダミーワード線ＷＬｄとレギュラーワード線ＷＬは、同じロウアドレスが割り当てられているが、ワードドライバＷＤ内で同時に動作するドライバ回路によりそれぞれ活性化される。すなわち、ダミーワード線ＷＬｄとレギュラーワード線ＷＬは、それぞれ独立に配線され、独立に駆動される。これにより、読み出し動作および書き込み動作でアクセスされるメモリセルＭＣを駆動するワード線ＷＬの負荷が増加することを防止できる。この結果、強誘電体メモリＦＭのアクセス時間が増加することを防止できる。
【００２６】
ダミービット線ＢＬｄＬ１−ＢＬｄＬ８は、ダミーライトアンプＤＷＡにそれぞれ接続されている。各ダミーライトアンプＤＷＡは、制御信号ＤＬ（ＤＬ１−８）に応答してダミーパルスをダミービット線ＢＬｄＬ（ＢＬｄＬ１−ＢＬｄＬ８）に出力する。ダミーリファレンスビット線ＢＬｄＬｒは、接地線ＧＮＤに接続されている。
【００２７】
ダミーメモリブロックＬＤＭＹ、ＲＤＭＹは、メモリブロックＢＬＫ１−ＢＬＫｍの周囲に配置される形状ダミーである。形状ダミーにより、メモリブロックＢＬＫ１−ＢＬＫｍの周囲にメモリブロックＢＬＫ１−ＢＬＫｍと同様のレイアウトパターンが繰り返される。これにより、メモリセルＭＣの強誘電体キャパシタ等を所望の形状に形成でき、所望の電気的特性を得ることができる。同時に、ダミーメモリブロックＬＤＭＹは、ＲＤＭＹにより、図６および図７に示すように、プレート線ＰＬにハザードが発生することを防止できる。換言すれば、メモリブロックＢＬＫ１−ＢＬＫｍの両側に配置された一対のダミーメモリブロックＬＤＭＹ、ＲＤＭＹの形状ダミーを利用して、強誘電体メモリＦＭの誤動作を防止する回路を構成できる。この結果、強誘電体メモリＦＭのチップサイズが増加することを防止できる。
【００２８】
図３は、図２に示したメモリセルＭＣ、ＲＭＣ、ＤＭＣの詳細を示している。図は、図２のレギュラーメモリブロックＢＬＫ１とダミーメモリブロックＬＤＭＹの境界部分を示している。メモリセルＭＣ、ＲＭＣ、ＤＭＣは、一般に１Ｔ１Ｃ型を称されている。レギュラーメモリセルＭＣは、ｎＭＯＳトランジスタからなるトランスファスイッチＮ１（アクセスゲート）および強誘電体キャパシタＦ１（レギュラーキャパシタ）を有している。強誘電体キャパシタＦ１は、一端（記憶ノードＳ１）がトランスファスイッチＮ１を介してビット線ＢＬ（ＢＬ１０１等）に接続され、他端がプレート線ＰＬ（ＰＬ１等）に接続されている。トランスファスイッチＮ１のゲートは、ワード線ＷＬ（ＷＬ１等）に接続されている。
【００２９】
レギュラーメモリセルＭＣは、強誘電体キャパシタＦ１の分極状態（残留分極値）に応じてデータを保持する。換言すれば、強誘電体キャパシタＦ１の分極状態は、書き込みデータの論理に応じて変化する。強誘電体キャパシタＦ１は、分極状態に応じた電荷を蓄積可能であり、電気的に書き換え可能な可変容量キャパシタとして動作する。
【００３０】
レギュラーリファレンスメモリセルＲＭＣは、ｎＭＯＳトランジスタからなるトランスファスイッチＮ１（アクセスゲート）および強誘電体キャパシタＦｒを有している。強誘電体キャパシタＦｒは、一端がトランスファスイッチＮ１を介してリファレンスビット線ＢＬ１ｒに接続され、他端がプレート線ＰＬ（ＰＬ１等）に接続されている。レギュラーリファレンスメモリセルＲＭＣのトランスファスイッチＮ１のゲートは、レギュラーメモリセルＭＣと同様に、ワード線ＷＬ（ＷＬ１等）に接続されている。
【００３１】
強誘電体キャパシタＦｒは、例えば、メモリセルＭＣの強誘電体キャパシタＦ１の１．５倍の大きさに形成されており、常に”０”データが書き込まれている。これにより、強誘電体キャパシタＦｒの残留分極値は、図８に示すように、”０”データに対応する残留分極値と、”１”データに対応する残留分極値の中央の値（平均値）に設定される。
【００３２】
ダミーモリセルＤＭＣは、ｎＭＯＳトランジスタからなるトランスファスイッチＤＮ１（アクセスゲート）および強誘電体キャパシタＤＦ１（ダミーキャパシタ）を有している。ダミーモリセルＤＭＣは、レギュラーメモリセルＭＣと同じ構造および電気的特性を有している。特に図示していないが、ダミーリファレンスメモリセルＤＲＭＣは、レギュラーリファレンスメモリセルＲＭＣは、と同じ構造および電気的特性を有している。
【００３３】
図４は、図１に示したダミー制御回路ＤＣＮＴ１の詳細を示している。ダミー制御回路ＤＣＮＴ１は、加算回路ＡＤＤＲおよびダミーデコーダＤＤＥＣを有している。加算回路ＡＤＤＲは、読み出し動作および書き込み動作において、高レベルに変化するデータバスＤＢ１−１６のビット数を計算する。具体的には、加算回路ＡＤＤＲは、”１”データを示すデータバスＤＢの数を加算し、加算結果を合計値ＳＵＭとして出力する。”１”データを示すデータバスＤＢに接続されたレギュラーライトアンプＷＡは、レギュラービット線ＢＬを所定の期間高レベルに変化する（書き込みパルス）。すなわち、加算回路ＡＤＤＲは、書き込みパルスが印加されるレギュラービット線ＢＬの数を計算するデータ判定部として動作する。ダミーデコーダＤＤＥＣは、合計値ＳＵＭと同じ数の制御信号ＤＬ、ＤＲを高レベルに変化させる。
【００３４】
図５は、図４に示したダミー制御回路ＤＣＮＴ１の動作を示している。制御信号ＤＬ１−８、ＤＲ１−８の高レベル”１”の数は、合計値ＳＵＭが増えるに従い１つずつ増えていく。高レベル”１”は、制御信号ＤＬ１−８、ＤＲ１−８が選択されることを示す。この際、制御信号ＤＬ１−８と制御信号ＤＲ１−８の高レベル”１”の数は、交互に増えていく。また、高レベル”１”は、レギュラーメモリブロックＢＬＫ１−ＢＬＫｍに近い側の制御信号ＤＬ、ＤＲ（数字の小さいＤＬ、ＤＲ）から変化する。このように、図４に示したダミーデコーダＤＤＥＣは、加算回路ＡＤＤＲにより計算された高レベルに変化するデータバスＤＢ１−１６のビット数に基づいて、レギュラーメモリブロックＢＬＫ１、ＢＬＫｍに近い側の制御信号ＤＬ、ＤＲ（すなわち、ダミービット線ＢＬｄＬ、ＢＬｄＲ）を優先的に選択する選択回路として動作する。ダミーライトアンプＤＷＡは、ダミーデコーダＤＤＥＣにより選択された制御信号ＤＬ、ＤＲに対応するダミービット線ＢＬｄＬ、ＢＬｄＲにダミーパルスＤＰを印加する。
【００３５】
例えば、ダミーメモリブロックＬＤＭＹ、ＲＤＭＹに隣接するレギュラーメモリブロックＢＬＫ１、ＢＬＫｍの端に位置するビット線ＢＬ１０１、ＢＬｍｒは、制御信号ＤＬ、ＤＲの高レベル”１”に応答してダミービット線ＢＬｄＬ１、ＢＬｄＲ１に印加されるダミーパルスの影響（容量カップリング）を受ける。これにより、ビット線ＢＬ１０１、ＢＬｍｒ等のカップリングの影響を、ダミーメモリブロックＬＤＭＹ、ＲＤＭＹに隣接しないレギュラーメモリブロックＢＬＫ２のビット線ＢＬのカップリングの影響とほぼ等しくできる。換言すれば、各レギュラーメモリブロックＢＬＫ１−ＢＬＫｍにおいて、電気的な振る舞いを均一にでき、読み出しマージンおよびアクセス速度等のばらつきを小さくできる。
【００３６】
図６は、図１に示した強誘電体メモリＦＭのアクセス動作（読み出し動作または書き込み動作）を示している。図６に示した動作は、書き込みデータの論理に応じてビット線ＢＬのレベルが時刻Ｔ３を境に反転する場合があることを除き、読み出し動作と書き込み動作で同じである。
【００３７】
まず、図１に示したワードドライバＷＤは、時刻Ｔ１において、制御信号ＣＮＴの１つに同期してワード線ＷＬ、ＷＬｄを低レベル（接地電圧ＧＮＤ）から高レベル（電源電圧ＶＤＤ）に活性化する。プレートドライバＰＬは、時刻Ｔ２において、ワード線ＷＬ、ＷＬｄの活性化からわずかに遅れた制御信号ＣＮＴに同期してプレート線ＰＬを低レベル（ＧＮＤ）から高レベル（ほぼＶＤＤ）に活性化する。プレート線ＰＬの立ち上がりにより図３に示した強誘電体キャパシタＦ１からビット線ＢＬに電荷が読み出される。”１”データが読み出された場合（”１”ＲＤ）、ビット線ＢＬの電圧は相対的に高くなる。”０”データが読み出された場合（”０”ＲＤ）、ビット線ＢＬの電圧は相対的に低くなる。また、時刻Ｔ２において、リファレンスメモリセルＲＭＣからリファレンスビット線ＢＬｒに電荷（リファレンスデータ）が読み出され、リファレンスビット線ＢＬｒの電圧が上昇する。リファレンスビット線ＢＬｒの電圧は、”１”データが読み出されるビット線ＢＬの電圧と、”０”データが読み出されるビット線ＢＬの電圧のほぼ中間である。
【００３８】
プレート線ＰＬが高レベルの間、ビット線ＢＬは、相対的に低レベルに維持される。このため、図８に示すように、この期間に、データ”０”が強誘電体キャパシタＦ１に書き込まれる。換言すれば、強誘電体キャパシタＦ１がデータ”１”を保持している場合、そのデータは破壊される。
【００３９】
次に、時刻Ｔ３において、センスアンプＳＡが活性化され、ビット線ＢＬ、ＢＬｒの電圧差が差動増幅される。”１”データが読み出されるビット線ＢＬの電圧は、高レベルＶＤＤまで上昇し、”０”データが読み出されるビット線ＢＬの電圧は、低レベルＧＮＤまで下降する。時刻Ｔ４において、ビット線ＢＬの”１”レベル（ＶＤＤ）をレギュラーメモリセルＭＣの記憶ノードＳ１（図３）に確実に伝達するために、ワード線ＷＬ、ＷＬｄが昇圧電圧ＶＰＰまで上昇する。昇圧電圧ＶＰＰは、電源電圧ＶＤＤにトランスファスイッチＮ１の閾値電圧を加えた電圧より高い。昇圧電圧ＶＰＰは、例えば、強誘電体メモリＦＭ内の図示しない昇圧回路により、電源電圧ＶＤＤを用いて生成される。例えば、ワード線ＷＬ、ＷＬｄの電源電圧ＶＤＤと昇圧電圧ＶＰＰの切り替えは、ワードデコーダＷＤ内のスイッチを用いて、電源線ＶＤＤ、ＶＰＰの接続を切り替えることで行われる。
【００４０】
強誘電体キャパシタＦ１にデータ”１”を書き込む場合、ワード線ＷＬ、ＷＬｄが昇圧電圧ＶＰＰに設定されている期間に、ビット線ＢＬは高レベル（ＶＤＤ）に設定される。すなわち、データ”１”を書き込む強誘電体キャパシタＦ１に接続されたビット線ＢＬに、ライトアンプＷＡから書き込みパルスＷＰが供給される。強誘電体キャパシタＦ１にデータ”０”が書き込まれる場合、プレート線ＰＬの高レベル期間に強誘電体キャパシタＦ１にデータ”０”が書き込まれているため、このデータ”０”を保持するために、ビット線ＢＬは、低レベル（ＧＮＤ）に設定される。ワード線ＷＬ、ＷＬｄの昇圧期間（時刻Ｔ４からＴ６）は、データ”１”のレギュラーメモリセルＭＣへの書き込み期間であり、同時に、読み出し動作（プレート線ＰＬの高レベル期間）により破壊されたデータ”１”の再書き込み期間である。
【００４１】
ビット線ＢＬのいずれかに書き込みパルスＷＰが印加される場合、時刻Ｔ５において、図１に示したダミー制御回路ＤＣＮＴ１は、高レベルに変化したビット線ＢＬの立ち下がりエッジ（後エッジ）に同期して、制御信号ＤＬ１−８、ＤＲ１−８の少なくとも１つを所定の期間活性化する。これにより、ダミーライトアンプＷＡは、活性化された制御信号ＤＬ１−８、ＤＲ１−８に対応するダミービット線ＢＬｄＬ１−８、ＢＬｄＲ１−８の少なくとも１つを所定の期間高レベルＶＤＤに変化する（ダミーパルスＤＰ）。このように、ダミー制御回路ＤＣＮＴ１、ダミーライトアンプＷＡは、書き込みパルスＷＰが印加されるレギュラービット線ＢＬの数と同じ数のダミービット線ＢＬｄＬ、ＢＬｄＲに、書き込みパルスＷＰの後エッジに同期してダミーパルスＤＰを印加するカップリング防止回路として動作する。カップリング防止回路は、ダミーパルスＤＰの立ち上がりエッジ（前エッジ）をワード線ＷＬ、ＷＬｄの活性化中に生成する。なお、ビット線ＢＬのいずれにも書き込みパルスＷＰが印加されない場合、すなわち、全てのメモリセルＭＣに”０”データが書き込まれる場合、あるいは全てのメモリセルＭＣから”０”データが読み出された場合、図５の合計値ＳＵＭ＝０に示したように、制御信号ＤＬ１−８、ＤＲ１−８は出力されず、ダミーパルスＤＰは出力されない。
【００４２】
書き込みパルスＷＰの立ち下がりエッジは、強誘電体キャパシタＦ１のカップリング作用によりプレート線ＰＬにハザードを発生させる原因になる（図７参照）。しかし、ダミーパルスＤＰが書き込みパルスＷＰの立ち下がりエッジに同期して印加されるため、上記カップリング作用は打ち消され、プレート線ＰＬにハザードが発生することを防止できる。これにより、図８に示すように、強誘電体キャパシタＦ１の残留分極値が変動することを防止できる。すなわち、読み出しマージンが低下することを防止でき、強誘電体メモリＦＭが誤動作することを防止できる。
【００４３】
次に、時刻Ｔ６において、ワード線ＷＬ、ＷＬｄの高レベルが昇圧電圧ＶＰＰから電源電圧ＶＤＤに切り替えられる。時刻Ｔ７において、ワードドライバＷＤは、ダミーパルスＤＰが出力されている間に、制御信号ＣＮＴに同期してワード線ＷＬ、ＷＬｄを低レベル（ＧＮＤ）に非活性化する。これにより、レギュラービット線ＢＬと強誘電体キャパシタＦ１との接続が解除され、ダミービット線ＢＬｄと強誘電体キャパシタＦ１の接続が解除される。
【００４４】
時刻Ｔ８において、ダミー制御回路ＤＣＮＴ１は、活性化された制御信号ＤＬ、ＤＲ（ＤＬ１−８、ＤＲ１−８の少なくともいずれか）を低レベル（ＧＮＤ）に設定する。ダミーライトアンプＷＡは、制御信号ＤＬ、ＤＲの低レベルへの変化に応答して、ダミービット線ＢＬｄを低レベル（ＧＮＤ）に変化する。カップリング防止回路は、ダミーパルスＤＰの立ち下がりエッジ（後エッジ）を、ワード線ＷＬ、ＷＬｄの非活性化後に生成する。ダミービット線ＢＬｄが低レベルに変化するときに、レギュラーワード線ＷＬは非活性化されており、ダミービット線ＢＬｄと強誘電体キャパシタＦ１の接続は解除されている。このため、ダミービット線ＢＬｄの立ち下がりエッジ（ダミーパルスＤＰの後エッジ）に同期して、強誘電体キャパシタＦ１のカップリングによりプレート線ＰＬが変化することが防止される。すなわち、強誘電体キャパシタＦ１の残留分極値が変動することが防止される。そして、センスアンプＳＡの増幅動作が停止されアクセス動作が完了する。
【００４５】
図７は、本発明前の強誘電体メモリのアクセス動作を示している。この例では、強誘電体メモリは、図１に示したダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡを有していない。このため、図７では、図６に示したダミーパルスＤＰは生成されない。その他の波形は、図６と同じである。
【００４６】
図７では、書き込みパルスＷＰの立ち下がりエッジ（後エッジ）に同期して、強誘電体キャパシタＦ１のカップリング作用により、プレート線ＰＬは一時的に負電圧に変化する。すなわち、プレート線ＰＬにハザードが発生する。プレート線ＰＬの電圧は、書き込みデータＤＢ１−１６の”１”データのビット数が多いほど低くなる。図中の符号＃は、データバスＤＢ１−１６のビット値を１６進数で表していることを示す。図８に示すように、”０”データを保持する強誘電体キャパシタＦ１の残留分極値は、プレート線ＰＬの電圧の値が低いほど小さくなる。この結果、読み出しマージンが低下し、強誘電体メモリは誤動作するおそれがある。
【００４７】
この実施形態では、加算回路ＡＤＤＲは、書き込みパルスＷＰが印加されるレギュラービット線ＢＬの数（”１”データが伝達されるレギュラービット線ＢＬの数）を計算し、計算により得られた数と同じ数のダミービット線ＢＬｄにダミーパルスＤＰを印加する。これにより、プレート線ＰＬの負電圧の値（ハザードの大きさ）に応じてダミーパルスＤＰを印加するダミービット線ＢＬｄの数を調整できる。この結果、特に、書き込みデータの論理に応じて書き込みパルスＷＰが印加されるレギュラービット線ＢＬの数が変化する１Ｔ１ＣタイプのメモリセルＭＣを有する強誘電体メモリＦＭにおいて、プレート線ＰＬにハザードが発生することを確実に防止できる。
【００４８】
図８は、強誘電体キャパシタＦ１のヒステリシス曲線を示している。横軸は、強誘電体キャパシタＦ１に印加される電圧Ｖを示し、縦軸は、誘電分極値Ｐを示している。電圧Ｖは、ビット線ＢＬの電圧ＶＢＬに対するプレート線ＰＬの電圧ＶＰＬ（ＶＰＬ−ＶＢＬ）を示している。縦軸上の丸印は、強誘電体キャパシタＦ１またはＦｒに電圧が印加されないときの残留分極値を示している。
【００４９】
”０”データの書き込みは、ビット線ＢＬが低レベルに設定され、プレート線ＰＬが高レベルに設定されることで行われる。このとき、強誘電体キャパシタＦ１の分極値は、点ａを経由して点ｂ（白丸）まで変化する。一方、”１”データの書き込みは、ビット線ＢＬが高レベルに設定され（図７の書き込みパルスＷＰ）、プレート線ＰＬが低レベルに設定されることで行われる。このとき、強誘電体キャパシタＦ１の分極値は、点ｃを経由して点ｄ（黒丸）まで変化する。
【００５０】
メモリセルＭＣからデータを読み出すとき、プレート線ＰＬは、高レベル（電圧Ｖ１）に設定される。強誘電体キャパシタＦ１が”０”データを保持している場合、強誘電体キャパシタＦ１から発生する電荷量は、点ａの分極値Ｐａと残留分極値Ｐ０の差に対応するＱ０である。強誘電体キャパシタＦ１が”１”データを保持している場合、強誘電体キャパシタＦ１から発生する電荷量は、点ａの分極値Ｐａと残留分極値Ｐ１の差に対応するＱ１である。リファレンスメモリセルＲＭＣの残留分極値は、値Ｐ０と値Ｐ１のほぼ中央の値（図ではＸ軸上）に設定される。このため、プレート線ＰＬを高レベルに変化したときにリファレンスメモリセルＲＭＣから発生する電荷量はＱＲである。”０”データを読み出すときに発生する電荷量と”１”データを読み出すときに発生する電荷量は、１：２程度になる。”０”データを読み出すときに発生する電荷量と”１”データを読み出すときに発生する電荷量の中間の電荷量を発生させるため、リファレンスメモリセルＲＭＣの強誘電体キャパシタの面積は、メモリセルＭＣの強誘電体キャパシタの面積の１．５倍程度に設計される。センスアンプＳＡは、電荷量の差（ＱＲ−Ｑ０またはＱＲ−Ｑ１）に対応する電圧差を増幅することにより、メモリセルＭＣからデータを読み出す。
【００５１】
図７に示したように、プレート線ＰＬが一時的に負電圧に変化した場合、プレート線ＰＬの電圧は、”０”データが書き込まれる強誘電体キャパシタＦ１に対応するビット線ＢＬ（図７の”０”ＷＲ）よりも低くなる。このため、”０”データを保持する強誘電体キャパシタＦ１の分極値は、点ｂから点ｅを経由して点ｆにシフトする。点ｅは、プレート線ＰＬの負電圧の値Ｖｈである。電圧Ｖｈは、書き込みパルスＷＰが印加されるビット線ＢＬの数に応じて変化する。
【００５２】
次の読み出し動作において、”０”データを保持する強誘電体キャパシタＦ１から発生する電荷量は、点ｆの分極値Ｐａと残留分極値Ｐ０ｓの差に対応するＱ０ｓである。したがって、電荷量の差ＱＲ−Ｑ０ｓは小さくなり、センスアンプＳＡにより差動増幅される前の電圧差も小さくなる。すなわち、プレート線ＰＬが一時的に負電圧に変化することにより”０”データの読み出しマージンが低下する。この実施形態では、プレート線ＰＬにハザードが発生することを防止できるため、”０”データを保持する強誘電体キャパシタＦ１の残留分極値は、点ｂに維持される。したがって、読み出しマージンの低下を防止でき、強誘電体メモリＦＭの誤動作を防止できる。
【００５３】
以上、この実施形態では、ダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡが、書き込みパルスＷＰの立ち下がりエッジに同期してダミーパルスＤＰを印加する。このため、プレート線ＰＬにハザードが発生することを防止でき、強誘電体キャパシタＦ１の残留分極値が変動することを防止できる。この結果、読み出しマージンが低下することを防止でき、強誘電体メモリＦＭが誤動作することを防止できる。
【００５４】
図９は、別の実施形態を示している。図１−図８で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図１のダミー制御回路ＤＣＮＴ１、センスアンプＳＡ、ライトアンプＷＡの代わりにダミー制御回路ＤＣＮＴ２、センスアンプＳＡ２、ライトアンプＷＡ２を有している。また、メモリブロックＢＬＫ１−ＢＬＫｍおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹが図１と相違している。その他の構成は図１と同じである。ダミー制御回路ＤＣＮＴ２は、データバスＤＢ上のデータ信号ＤＢ１−１６の論理に関わりなく、図６に示した時刻Ｔ５に制御信号ＤＬ（１）、ＤＲ（１）を出力する。ダミー制御回路ＤＣＮＴ２およびダミーライトアンプＤＷＡは、上述の実施形態と同様に、カップリング防止回路として動作する。
【００５５】
図１０は、図９に示したメモリコアＣＯＲＥの詳細を示している。メモリブロックＢＬＫ１−ＢＬＫｍは、互いに同じ回路であり、一般に２Ｔ２Ｃ型を称されるレギュラーメモリセルＭＣ２を有している。各メモリブロックＢＬＫ１−ＢＬＫｍは、図２のリファレンスメモリセルＲＭＣおよびリファレンスビット線ＢＬｒを有していない。ダミーメモリブロックＬＤＭＹ、ＲＤＭＹは、互いに同じ回路である。このため、メモリブロックＢＬＫ１およびダミーメモリブロックＬＤＭＹのみを説明する。
【００５６】
メモリブロックＢＬＫ１の各メモリセルＭＣ２は、相補のビット線対ＢＬＥ、ＢＬＯ（ＢＬＥ１０１−ＢＬＥ１１６、ＢＬＯ１０１−ＢＬＯ１１６）に接続されている。ビット線対ＢＬＥ、ＢＬＯは、コラムスイッチＣＳＷを介してセンスアンプＳＡ２およびライトアンプＷＡ２に接続されている。センスアンプＳＡ２は、ビット線対ＢＬＥ、ＢＬＯの電圧差を差動増幅する。差動増幅されたデータは、例えば、相補のデータバスＤＢ、／ＤＢ（ＤＢ１−１６、／ＤＢ１−１６）のうちデータバスＤＢのみに出力される。ライトアンプＷＡ２は、データバスＤＢ（ＤＢ１−１６）上の書き込みデータから相補の書き込みデータを生成し、ビット線対ＢＬＥ、ＢＬＯに出力する。
【００５７】
ダミーメモリブロックＬＤＭＹは、図２のダミーメモリブロックＬＤＭＹからダミーリファレンスメモリセルＤＲＭＣおよびダミーリファレンスビット線ＢＬｄＬ１を削除して構成されている。すなわち、ダミーメモリブロックＬＤＭＹは、１Ｔ１ＣタイプのダミーメモリセルＤＭＣを有している。ダミーライトアンプＤＷＡは、共通の制御信号ＤＬ（１）に応答してダミーパルスをダミービット線ＢＬｄＬ（ＢＬｄＬ１−ＢＬｄＬ８）に出力する。
【００５８】
図１１は、図１０に示したメモリセルＭＣ２（２Ｔ２Ｃタイプ）の詳細を示している。メモリセルＭＣ２は、ｎＭＯＳトランジスタからなるトランスファスイッチ対Ｎ１、Ｎ２および強誘電体キャパシタ対Ｆ１、Ｆ２（レギュラーキャパシタ）を有している。強誘電体キャパシタＦ１は、一端（記憶ノードＳ１）がトランスファスイッチＮ１を介してビット線ＢＬＥに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端（記憶ノードＳ２）がトランスファスイッチＮ２を介してビット線ＢＬＯに接続され、他端がプレート線ＰＬに接続されている。トランスファスイッチＮ１、Ｎ２のゲートは、共通のワード線ＷＬ（ＷＬ１、ＷＬ２、...）に接続されている。
【００５９】
メモリセルＭＣ２は、図３に示した１Ｔ１ＣタイプのメモリセルＭＣの２つで構成されている。すなわち、メモリセルＭＣ２は、相補のデータを記憶するレギュラーメモリセル対で構成される。強誘電体キャパシタＦ１、Ｆ２は、互いに反対の論理を記憶し、記憶するデータの論理に応じて容量値が異なる。強誘電体キャパシタＦ１、Ｆ２は、データの論理に応じた電荷を蓄積可能である。メモリセルＭＣ２は、強誘電体キャパシタＦ１、Ｆ２の分極状態に応じてデータを保持する。
【００６０】
２Ｔ２ＣタイプのメモリセルＭＣ２のアクセス動作では、常にビット線ＢＬＥ、ＢＬＯの一方に書き込みパルスＷＰが印加される。一度にアクセスされる１６個のメモリセルＭＣ２に接続された３２本のビット線ＢＬＥ、ＢＬＯのうち、常に１６本のビット線ＢＬＥ、ＢＬＯに書き込みパルスＷＰが印加される。このため、書き込みパルスＷＰが印加されるビット線ＢＬＥ、ＢＬＯの本数を計算する回路、および書き込みパルスＷＰを印加するビット線ＢＬＥ、ＢＬＯを選択する回路は不要である。１６個のダミーライトアンプＤＷＡは、制御信号ＤＬ（１）、ＤＲ（１）に応答してダミーパルスＤＰを出力する。このように、ダミー制御回路ＤＣＮＴ２およびダミーライトアンプＤＷＡは、同時にアクセスされるメモリセルＭＣ２と同じ数のダミービット線ＢＬｄＬ、ＢＬｄＲに、ダミーパルスＤＰを印加する。アクセス動作の波形は、図６と同じである。制御信号ＤＬ（１）、ＤＲ（１）の波形は、図６の制御信号ＤＬ１−８、ＤＲ１−８の波形と同じである。
【００６１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、２Ｔ２ＣタイプのメモリセルＭＣ２を有する強誘電体メモリＦＭにおいても、プレート線ＰＬにハザードが発生することを防止でき、強誘電体キャパシタＦ１、Ｆ２の残留分極値が変動することを防止できる。この結果、読み出しマージンが低下することを防止でき、強誘電体メモリＦＭが誤動作することを防止できる。さらに、書き込みパルスＷＰが印加されるビット線ＢＬＥ、ＢＬＯの本数を計算する回路、および書き込みパルスＷＰを印加するビット線ＢＬＥ、ＢＬＯを選択する回路が不要であるため、強誘電体メモリＦＭのチップサイズ小さくできる。換言すれば、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬにハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００６２】
図１２は、別の実施形態を示している。図１−図８で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図１のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ１を削除し、各プレート線ＰＬに接続されたｐＭＯＳトランジスタＰＭ１を追加して構成されている。ｐＭＯＳトランジスタＰＭ１は、ゲートとソースがプレート線ＰＬに接続され、ドレインが接地線ＧＮＤ（電圧線）に接続されている。その他の構成は図１と同じである。
【００６３】
図１３は、図１２に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、図２に示したメモリコアＣＯＲＥからダミーメモリブロックＬＤＭＹ、ＲＤＭＹを削除し、ｐＭＯＳトランジスタＰＭ１を追加して構成されている。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。
【００６４】
図１４は、図１２に示した強誘電体メモリＦＭのアクセス動作（読み出し動作または書き込み動作）を示している。図１４の波形は、ダミーパルスＤＰが生成されないこと、および書き込みパルスＷＰの立ち下がりエッジに同期してプレート線ＰＬがわずかに負電圧に変化することを除き図６と同じである。
【００６５】
この実施形態では、書き込みパルスＷＰの立ち下がりエッジに同期して、強誘電体キャパシタＦ１のカップリング作用によりプレート線ＰＬにハザードが発生したとき、ｐＭＯＳトランジスタＰＭ１を介して接地線ＧＮＤからプレート線ＰＬに電荷が供給される。より詳細には、ｐＭＯＳトランジスタＰＭ１のゲート電圧がｐＭＯＳトランジスタＰＭ１の閾値電圧ＶＴより低くなったときに、ｐＭＯＳトランジスタＰＭ１がオンし、プレート線ＰＬが低下することを防止する。このため、プレート線ＰＬは、閾値電圧ＶＴより下がることはない。ｐＭＯＳトランジスタＰＭ１は、プレート線が所定の電圧より下がったときに、接地線ＧＮＤからプレート線ＰＬに電荷を供給するクランプ回路として動作する。閾値電圧ＶＴは、例えば、−０．４５Ｖである。一般的に、プレート線ＰＬのハザード（絶対値）が０．５Ｖ以下であれば、残留分極値の変動による読み出しマージンの低下の影響は無視できる。
【００６６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡが不要になるため、強誘電体メモリＦＭのチップサイズを小さくできる。換言すれば、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００６７】
図１５は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図９のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ２を削除し、図１２のｐＭＯＳトランジスタＰＭ１を追加して構成されている。その他の構成は図９と同じである。
【００６８】
図１６は、図１５に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、図１０に示したメモリコアＣＯＲＥからダミーメモリブロックＬＤＭＹ、ＲＤＭＹを削除し、ｐＭＯＳトランジスタＰＭ１を追加して構成されている。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。この実施形態のアクセス動作の波形は、図１４と同じである。
【００６９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、ダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡが不要になるため、強誘電体メモリＦＭのチップサイズを小さくできる。換言すれば、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００７０】
図１７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図１のタイミング生成回路ＴＧＥＮの代わりにタイミング生成回路ＴＧＥＮ２を有し、図１のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ１を削除して構成されている。その他の構成は図１と同じである。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。
【００７１】
タイミング生成回路ＴＧＥＮ２は、図１のタイミング生成回路ＴＧＥＮの機能に加えてアクセス動作中にワード線ＷＬを２回活性化するためにワード制御信号ＷＬＯＮ１、ＷＬＯＮ２を生成する機能を有している。メモリコアＣＯＲＥは、図１３からｐＭＯＳトランジスタＰＭ１を削除して構成されている。
【００７２】
図１８は、図１７に示した強誘電体メモリＦＭのアクセス動作（読み出し動作または書き込み動作）を示している。図１８の波形は、ワード線ＷＬが書き込みパルスＷＰの立ち下がりエッジより前に一度非活性化され（時刻Ｔ４２）、書き込みパルスＷＰの立ち下がりエッジより後に再度活性化される（時刻Ｔ９、Ｔ１０）ことを除き、図１４と同じである。図中の太い破線は、メモリセルＭＣの記憶ノードＳ１（図３）の波形を示している。ＷＬＯＮ１、ＷＬＯＮ２の矢印は、ワード活性化信号ＷＬＯＮ１、ＷＬＯＮ２の活性化期間を示している。時刻Ｔ４１は、ワード線ＷＬが昇圧電圧ＶＰＰから電源電圧ＶＤＤに変化するタイミングである。
【００７３】
タイミング生成回路ＴＧＥＮ２は、読み出し動作時および書き込み動作時に、書き込みパルスＷＰの立ち下がりエッジ（後エッジ）の前および後でワード線ＷＬを所定の期間活性化し、書き込みパルスＷＰの立ち下がりエッジが生成されるときにワード線ＷＬの非活性化（ＧＮＤ）を維持するワード制御回路として動作する。書き込みパルスＷＰの立ち下がりエッジが生成されるときに、ワード線ＷＬは非活性化されている。このため、ビット線ＢＬは、メモリセルＭＣおよびプレート線ＰＬから電気的に切り離されている。したがって、書き込みパルスＷＰの立ち下がりエッジに同期して、プレート線ＰＬにハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００７４】
一方、ワード線ＷＬは、ビット線ＢＬが低レベル（ＧＮＤ）に変化する前に非活性化される。このため、メモリセルＭＣの記憶ノードＳ１は、書き込みパルスＷＰが印加された状態の高レベル（ほぼＶＤＤ））に維持される。記憶ノードＳ１を低レベル（ＧＮＤ）に戻すために、ワード線ＷＬは、ワード制御信号ＷＬＯＮ２に同期して再び活性化される。
【００７５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、ダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡが不要になるため、強誘電体メモリＦＭのチップサイズを小さくできる。換言すれば、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００７６】
図１９は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭでは、プレート線ＰＬは、ワード線ＷＬに対して直交して配線されている。その他の構成は、プレートドライバＰＤのレイアウトを除き、図１と同じである。
【００７７】
図２０は、図１９に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、プレート線ＰＬの配線を除いて図２と同じである。プレート線ＰＬ（ＰＬ１１−ＰＬ１８、ＰＬ１ｒ、ＰＬｄＬ１−ＰＬｄＬ４）は、メモリブロックＢＬＫ１−ＢＬＫｍおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹ毎に、専用に配線されている。各プレート線ＰＬは、ビット線ＢＬに沿って配置されるレギュラーメモリセル対ＭＣに共通に配線され、ダミービット線ＢＬｄに沿って配置されるダミーメモリセル対ＤＭＣに共通に配線される。あるいは、プレート線ＰＬは、リファレンスメモリセルＲＭＣに共通に配線され、ダミーリファレンスメモリセルＤＲＭＣに共通に配線される。
【００７８】
これにより、アクセス動作時にワード線ＷＬを介して各プレート線ＰＬに接続される強誘電体キャパシタＦ１、ＤＦ１の数を減らすことができる。プレート線ＰＬに接続される負荷容量値を小さくできるため、強誘電体メモリＦＭのアクセス時間を短縮できる。この実施形態の強誘電体メモリＦＭのアクセス動作の波形は、図６と同じである。
【００７９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬとプレート線ＰＬが互いに直交して配線される強誘電体メモリＦＭにおいても、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００８０】
図２１は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭでは、プレート線ＰＬは、ワード線ＷＬに対して直交して配線されている。その他の構成は、プレートドライバＰＤのレイアウトを除き、図９と同じである。
【００８１】
図２２は、図２１に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、プレート線ＰＬの配線を除いて図１０と同じである。プレート線ＰＬ（ＰＬ１１−ＰＬ１８、ＰＬｄＬ１−ＰＬｄＬ４）は、メモリブロックＢＬＫ１−ＢＬＫｍおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹ毎に専用に配線されている。各プレート線ＰＬは、ビット線ＢＬに沿って配置されるメモリセルＭＣ２に共通に配線され、ダミービット線ＢＬｄに沿って配置されるダミーメモリセル対ＤＭＣに共通に配線される。あるいは、プレート線ＰＬは、リファレンスメモリセルＲＭＣに共通に配線される。図１９と同様に、プレート線ＰＬに接続される負荷容量値を小さくすることで、強誘電体メモリＦＭのアクセス時間を短縮できる。この実施形態の強誘電体メモリＦＭのアクセス動作の波形は、図６と同じである。制御信号ＤＬ（１）、ＤＲ（１）の波形は、図６の制御信号ＤＬ１−８、ＤＲ１−８の波形と同じである。
【００８２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、ワード線ＷＬとプレート線ＰＬが互いに直交して配線される強誘電体メモリＦＭにおいても、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００８３】
図２３は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図１９のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ１を削除し、各プレート線ＰＬに接続されたｐＭＯＳトランジスタＰＭ１を追加して構成されている。その他の構成は図１９と同じである。
【００８４】
図２４は、図２３に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、図２０に示したメモリコアＣＯＲＥからダミーメモリブロックＬＤＭＹ、ＲＤＭＹを削除し、ｐＭＯＳトランジスタＰＭ１を追加して構成されている。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。この実施形態のアクセス動作の波形は、図１４と同じである。
【００８５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、ダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡが不要になるため、強誘電体メモリＦＭのチップサイズを小さくできる。換言すれば、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００８６】
図２５は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図２１のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ２を削除し、各プレート線ＰＬに接続されたｐＭＯＳトランジスタＰＭ１を追加して構成されている。その他の構成は図２１と同じである。
【００８７】
図２６は、図２５に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、図２２に示したメモリコアＣＯＲＥからダミーメモリブロックＬＤＭＹ、ＲＤＭＹを削除し、ｐＭＯＳトランジスタＰＭ１を追加して構成されている。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。この実施形態のアクセス動作の波形は、図１４と同じである。
【００８８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、ダミー制御回路ＤＣＮＴ１およびダミーライトアンプＤＷＡが不要になるため、強誘電体メモリＦＭのチップサイズを小さくできる。換言すれば、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００８９】
図２７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、プレート線ＰＬの配線形状が図１と相違している。また、強誘電体メモリＦＭは、選択するプレート線ＰＬを決めるためのアドレス演算部ＡＯＰを有している。その他の構成は、図１と同じである。例えば、プレート線ＰＬは、メモリブロックＢＬＫ１−ＢＬＫｍ毎にコラムスイッチＣＳＷ側に１段ずつずれる。
【００９０】
図２８は、図２７に示したメモリコアＣＯＲＥの詳細を示している。この例では、強誘電体メモリＦＭは、１６個のメモリブロックＢＬＫ１−１６（ｍ＝１６）と、５１２本のレギュラーワード線ＷＬ１−５１２および５１２本のダミーワード線ＷＬｄ１−５１２を有している。プレート線ＰＬ１−５２７は、ワード線ＷＬの数より１５本多い。
【００９１】
メモリブロックＢＬＫ１では、ワード線ＷＬ１−５１２に対応してプレート線ＰＬ１６−５２７が配線されている。メモリブロックＢＬＫ２では、ワード線ＷＬ１−５１２に対応してプレート線ＰＬ１５−５２６が配線されている。メモリブロックＢＬＫ１６では、ワード線ＷＬ１−５１２に対応してプレート線ＰＬ１−５１２が配線されている。このように、あるワード線ＷＬ（例えば、ＷＬ１）にメモリセルＭＣを介して接続されるプレート線ＰＬは、メモリブロックＢＬＫ１−１６毎に異なる。この構成により、各プレート線ＰＬに接続されるメモリセルＭＣ、ＲＭＣの数を減らすことができ、アクセス動作時に駆動されるプレート線ＰＬを１本のみにできる。プレート線ＰＬに接続される負荷容量値を小さくでき、かつ同時に動作するプレート線の駆動回路の数を少なくできるため、少ない消費電力で強誘電体メモリＦＭのアクセス時間を短縮できる。
【００９２】
図２８の構成では、プレートドライバＰＤは、アクセス動作中にメモリブロックＢＬＫ１のワード線ＷＬ１が選択されるときに、プレート線ＰＬ１６を駆動する必要がある。また、プレートドライバＰＤは、メモリブロックＢＬＫ２のワード線ＷＬ１が選択されるときに、プレート線ＰＬ１５を駆動する必要がある。メモリブロックＢＬＫ１−１６は、コラムデコーダＣＤＥＣに供給されるコラムアドレス信号に応じて選択される。図２７に示したアドレス演算部ＡＯＰは、ロウデコーダＲＤＥＣからのロウデコード信号と、メモリブロックＢＬＫ１−１６を示すコラムデコード信号とを演算し、メモリブロックＢＬＫ１−１６毎にプレート線ＰＬを選択するためのプレートロウデコード信号を生成し、プレートドライバＰＤに出力する。そして、プレートドライバＰＤは、アクセス動作中にプレートロウデコード信号に対応するプレート線ＰＬを駆動する。これにより、メモリブロックＢＬＫ１−１６毎に、ワード線ＷＬに対応するプレート線ＰＬを駆動できる。この実施形態の強誘電体メモリＦＭのアクセス動作の波形は、図６と同じである。
【００９３】
図２９は、図２７に示した強誘電体メモリＦＭのレイアウトを示している。図２９では、説明を簡単にするため、メモリブロックＢＬＫ１−１６およびダミーメモリブロックＬＤＭＹ、ＲＤＭＹ毎に、３つのビット線ＢＬ（またはＢＬｄＬ、ＢＬｄＲ）と１つのリファレンスビット線ＢＬｒ（またはＢＬｄＬｒ、ＢＬｄＲｒ）が配線されているとする。
【００９４】
図２８に示したプレート線ＰＬ１−１５は、負荷容量値を他のプレート線ＰＬと合わせるために、レギュラーメモリセルＭＣに接続されない領域で図示しないダミーメモリセルに接続されている。このため、図２９において、メモリセルアレイＡＲＹの上側に、負荷容量値を合わせるためのダミーメモリセル用の三角形状のダミーメモリセル領域ＤＭＣＡ１（図に破線で示す領域）が形成される。また、形状ダミーとして、メモリセルアレイＡＲＹおよびダミーメモリセル領域ＤＭＣＡ１の周囲にダミーメモリセル領域ＤＭＣＡ２（図に網掛けで示す領域）が形成される。
【００９５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プレート線ＰＬがメモリブロックＢＬＫ１−ＢＬＫｍ毎にコラムスイッチＣＳＷ側に１段ずつずれる強誘電体メモリＦＭにおいても、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【００９６】
図３０は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、一対のメモリセルアレイＡＲＹを有している。プレートドライバＰＤおよびワードドライバＷＤは、メモリセルアレイＡＲＹの間に配置され、メモリセルアレイＡＲＹで共有される。その他の構成は、図２７および図２８と同じである。この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００９７】
図３１は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図２７のダミー制御回路ＤＣＮＴ１、センスアンプＳＡ、ライトアンプＷＡの代わりにダミー制御回路ＤＣＮＴ２、センスアンプＳＡ２、ライトアンプＷＡ２を有している。また、メモリブロックＢＬＫ１−ＢＬＫｍおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹが図１と相違している。その他の構成は図１と同じである。ダミー制御回路ＤＣＮＴ２は、図９と同じである。メモリブロックＢＬＫ１−ＢＬＫｍは、図１０と同様に、２Ｔ２ＣタイプのレギュラーメモリセルＭＣ２を有している。
【００９８】
図３２は、図３１に示したメモリコアＣＯＲＥの詳細を示している。このメモリコアＣＯＲＥは、２Ｔ２ＣタイプのレギュラーメモリセルＭＣを有することを除き、図２８と同じである。すなわち、プレート線ＰＬは、メモリブロックＢＬＫ１−ＢＬＫｍ毎にコラムスイッチＣＳＷ側に１段ずつずれている。プレート線ＰＬ１−１５は、負荷容量値を他のプレート線ＰＬと合わせるために、レギュラーメモリセルＭＣに接続されない領域で図示しないダミーメモリセルに接続されている。この実施形態の強誘電体メモリＦＭのアクセス動作の波形は、図６と同じである。
【００９９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、プレート線ＰＬがメモリブロックＢＬＫ１−ＢＬＫｍ毎にコラムスイッチＣＳＷ側に１段ずつずれる強誘電体メモリＦＭにおいても、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１００】
図３３は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図２７のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ１を削除し、各プレート線ＰＬに接続されたｐＭＯＳトランジスタＰＭ１を追加して構成されている。ｐＭＯＳトランジスタＰＭ１は、ゲートとソースがプレート線ＰＬに接続され、ドレインが接地線ＧＮＤ（電圧線）に接続されている。その他の構成は図２７と同じである。この実施形態の強誘電体メモリＦＭのアクセス動作の波形は、図１４と同じである。
【０１０１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プレート線ＰＬがメモリブロックＢＬＫ１−ＢＬＫｍ毎にコラムスイッチＣＳＷ側に１段ずつずれる強誘電体メモリＦＭにおいても、強誘電体メモリＦＭのチップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１０２】
図３４は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図１のタイミング生成回路ＴＧＥＮの代わりにタイミング生成回路ＴＧＥＮ３を有している。タイミング生成回路ＴＧＥＮ３は、タイミング生成回路ＴＧＥＮの機能に加えて、制御信号ＶＧＥＮ、ＭＧＥＮ、ＢＧＮＤを生成する機能を有する。また、強誘電体メモリＦＭは、図１のメモリコアＣＯＲＥにプリセンスアンプＰＳＡを追加して構成されている。プリセンスアンプＰＳＡは、レギュラービット線ＢＬとコラムスイッチＣＳＷの間に配置される。その他の構成は、図１と同じである。強誘電体メモリＦＭは、いわゆるビット線ＧＮＤセンス方式を採用している。
【０１０３】
図３５は、図３４に示したメモリコアＣＯＲＥの詳細を示している。メモリコアＣＯＲＥは、プリセンスアンプＰＳＡが追加されたことを除いて図２と同じである。プリセンスアンプＰＳＡは、レギュラービット線ＢＬ（ＢＬ１０１、ＢＬ１０２、...ＢＬ１１６等）と、リファレンスビット線ＢＬｒ（ＢＬ１ｒ等）にそれぞれ接続されている。リファレンスビット線ＢＬｒに接続されたプリセンスアンプＰＳＡの出力ＳＦは、リファレンス電圧として、コラムスイッチＣＳＷを介して全てのセンスアンプＳＡに接続される。
【０１０４】
図３６は、図３４に示したプリセンスアンプＰＳＡの詳細を示している。プリセンスアンプＰＳＡは、ビット線初期化回路１０、電荷転送回路１２（チャージトランスファ）、閾値電圧生成回路１６、および電荷蓄積回路１８を有している。ビット線初期化回路１０は、ゲートで制御信号ＢＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬに接続されたｎＭＯＳトランジスタＮ３で構成されている。電荷転送回路１２は、ゲートが閾値電圧生成回路１６の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが読み出しノードＶＭＩＮＳに接続されたｐＭＯＳトランジスタＰ３で構成されている。
【０１０５】
閾値電圧生成回路１６は、制御信号ＶＧＥＮの論理レベルを反転して制御信号ＶＧＥＮＸを生成するインバータＩ１、インバータＩ１の出力と電荷転送回路１２のゲート（ノードＶＴＨ）との間に配置されたキャパシタＣ１、ノードＶＴＨに接続されたクランプ回路１６ａを有している。クランプ回路１６ａは、ソースが接地線に接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタＰ４で構成されている。
【０１０６】
電荷蓄積回路１８は、制御信号ＭＧＥＮの論理レベルを反転して制御信号ＭＧＥＮＸを生成するインバータＩ２と、インバータＩ２の出力とノードＶＭＩＮＳとの間に配置されたキャパシタＣ２を有している。電荷蓄積回路１８は、読み出し動作時にメモリセルＭＣからビット線ＢＬに読み出される電荷を蓄積するとともに、蓄積される電荷に応じた読み出し電圧ＶＭＩＮＳを生成する。
【０１０７】
この例では、キャパシタＣ１、Ｃ２は、強誘電体材料で構成されているが、ゲート絶縁膜等により構成されてもよい。トランジスタＰ３、Ｐ４の基板は、接地線に接続され、各トランジスタＰ３、Ｐ４のドレイン（ＶＭＩＮＳまたはＶＴＨ）と基板との間にＰＮ接合が形成される。このため、ノードＶＭＩＮＳおよびＶＴＨは、ＰＮ接合の順方向電圧（約０．８Ｖ）より上昇することはない。レベルシフタＬＳＦＴは、ノードＶＭＩＮＳに生成される負電圧を正電圧ＳＦに変換する。
【０１０８】
図３７は、図３４に示した強誘電体メモリＦＭのアクセス動作を示している。図３７は、プレート線ＰＬが高レベルに活性化されたときのビット線ＢＬの電圧変化が異なること、およびセンスアンプＳＡが動作を開始するタイミング（時刻Ｔ３）を除き図６と同じである。
【０１０９】
以下、図３７には示されていないが、ワード線ＷＬが活性化されるまでのプリセンスアンプＰＳＡの動作を簡単に説明する。プリセンスアンプＰＳＡは、アクセス動作が開始される前の初期状態において、ｐＭＯＳトランジスタＰ３（電荷転送回路）のゲートおよびドレインにそれぞれ接続されたノードＶＴＨおよびＶＭＩＮＳを、フローティング状態に設定している。制御信号ＶＧＥＮおよび制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸおよびＭＧＥＮＸは、高レベルに保持されている。制御信号ＢＧＮＤは、高レベルに保持されているため、ｎＭＯＳトランジスタＮ３はオンし、ビット線ＢＬの電圧は、接地電圧に初期化されている。
【０１１０】
制御信号ＶＧＥＮが高レベルに変化すると、ノードＶＧＥＮＸは、高レベルから低レベルに変化し、キャパシタＣ１による容量結合により、ノードＶＴＨの電圧も下がる。しかし、ｐＭＯＳトランジスタＰ４（クランプ回路）により、ノードＶＴＨＧＴの電圧は、一旦立ち下がった後、負電圧（−０．６Ｖ）に維持される。
【０１１１】
ｐＭＯＳトランジスタＰ３の閾値電圧は、ｐＭＯＳトランジスタＰ４の閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨの電圧が一旦下がったときに、ｐＭＯＳトランジスタＰ３はオンし、ノードＶＭＩＮＳの電圧は、ビット線ＢＬの電圧（接地電圧）まで下がる。ノードＭＧＥＮＸの電圧は、インバータＩ２により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ２には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。
【０１１２】
次に、制御信号ＢＧＮＤが低レベルに変化し、ビット線ＢＬは、フローティング状態になる。しかし、ビット線ＢＬの電圧は、それらの寄生容量によりほぼ接地電圧に保持される。制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＶＭＩＮＳの電圧は、キャパシタＣ２の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下し、負電圧になる。以上で、読み出し動作の準備が完了する。
【０１１３】
次に、時刻Ｔ１、Ｔ２において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに順次変化する。ワード線ＷＬの活性化により、メモリセルＭＣからビット線ＢＬに電荷が読み出される、このとき、ビット線ＢＬの電圧は、上昇しようとする。しかし、ビット線ＢＬの電圧が僅かに上がると、ｐＭＯＳトランジスタＰ３のゲート・ソース間電圧（絶対値）は大きくなる。このため、ｐＭＯＳトランジスタＰ３のドレイン電流が急速に増加し、ビット線ＢＬからノードＶＭＩＮＳに、反転電荷に等しい電荷が転送される。これにより、ビット線ＢＬの電圧上昇は抑えられ、ほぼ０Ｖ（接地電圧）に保持される。キャパシタＣ２は、ノードＶＭＩＮＳに転送された電荷により放電されるため、ノードＶＭＩＮＳの電圧（読み出し電圧）は上昇する。メモリセルＭＣが”１”データを記憶している場合、ノードＶＭＩＮＳの電圧は大きく上昇する。メモリセルＭＣが”０”データを記憶している場合、ノードＶＭＩＮＳの電圧の上昇は小さい。レベルシフタＬＳＦＴは、ノードＶＭＩＮＳに生成される負電圧を正電圧ＳＦに変換する。
【０１１４】
次に、時刻Ｔ３において、センスアンプＳＡが増幅動作を開始し、メモリセルＭＣから読み出された正電圧ＳＦと、リファレンスメモリセルＲＭＣから読み出された正電圧ＳＦの差を増幅する。そして、データバスＤＢに読み出しデータが出力される。この後の動作は、図６と同じである。
【０１１５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリセンスアンプＰＳＡを有するビット線ＧＮＤセンス方式を採用し、１Ｔ１ＣタイプのメモリセルＭＣを有する強誘電体メモリＦＭにおいても、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１１６】
図３８は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図３４のダミー制御回路ＤＣＮＴ１、センスアンプＳＡ、ライトアンプＷＡの代わりに図９に示したダミー制御回路ＤＣＮＴ２、センスアンプＳＡ２、ライトアンプＷＡ２を有している。また、メモリブロックＢＬＫ１−ＢＬＫｍおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹが図３４と相違している。その他の構成は図３４と同じである。
【０１１７】
図３９は、図３８に示したメモリコアＣＯＲＥの詳細を示している。メモリブロックＢＬＫ１−ＢＬＫｍおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹの構造は、図１０と同じである。すなわち、この実施形態のメモリセルＭＣ２は、２Ｔ２Ｃタイプである。プリセンスアンプＰＳＡは、メモリブロックＢＬＫ１−ＢＬＫｍのビット線ＢＬ（ＢＬＥ１０１、ＢＬＯ１０１等）にそれぞれ接続されている。その他の構成は、図１０と同じである。プリセンスアンプＰＳＡは、図３６と同じである。この実施形態の強誘電体メモリＦＭのアクセス動作の波形は、図３７と同じである。
【０１１８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリセンスアンプＰＳＡを有するビット線ＧＮＤセンス方式を採用し、２Ｔ２ＣタイプのメモリセルＭＣ２を有する強誘電体メモリＦＭにおいても、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１１９】
図４０は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図３４のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ１を削除し、図１２と同様に、各プレート線ＰＬに接続されたｐＭＯＳトランジスタＰＭ１を追加して構成されている。その他の構成は図３４と同じである。すなわち、強誘電体メモリＦＭは、プリセンスアンプＰＳＡを有し、ビット線ＧＮＤセンス方式を採用している。メモリセルアレイＡＲＹの構造は、図１３と同じである。メモリブロックＢＬＫ１−ＢＬＫｍは、１Ｔ１ＣタイプのメモリセルＭＣを有している。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。
【０１２０】
図４１は、図４０に示した強誘電体メモリＦＭのアクセス動作（読み出し動作または書き込み動作）を示している。図４１の波形は、ビット線ＢＬの波形が、プリセンスアンプＰＳＡの動作によるものであること、およびセンスアンプＳＡが動作を開始するタイミング（時刻Ｔ３）を除き、図１４と同じである。プレート線ＰＬが立ち下がるまでのビット線ＢＬの波形は、図３７と同じである。
【０１２１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリセンスアンプＰＳＡを有するビット線ＧＮＤセンス方式を採用し、１Ｔ１ＣタイプのメモリセルＭＣを有する強誘電体メモリＦＭにおいて、チップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１２２】
図４２は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図３８のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ２を削除し、図１５のｐＭＯＳトランジスタＰＭ１を追加して構成されている。その他の構成は図３８と同じである。すなわち、強誘電体メモリＦＭは、プリセンスアンプＰＳＡを有し、ビット線ＧＮＤセンス方式を採用している。メモリセルアレイＡＲＹの構造は、図１６と同じである。メモリブロックＢＬＫ１−ＢＬＫｍは、２Ｔ２ＣタイプのメモリセルＭＣ２を有している。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。
【０１２３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリセンスアンプＰＳＡを有するビット線ＧＮＤセンス方式を採用し、２Ｔ２ＣタイプのメモリセルＭＣ２を有する強誘電体メモリＦＭにおいて、チップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１２４】
図４３は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の強誘電体メモリＦＭは、図３４のタイミング生成回路ＴＧＥＮ３の代わりにタイミング生成回路ＴＧＥＮ４を有し、図３４のダミーメモリブロックＬＤＭＹ、ＲＤＭＹ、ダミーライトアンプＤＷＡ、ダミー制御回路ＤＣＮＴ１を削除して構成されている。その他の構成は図３４と同じである。メモリブロックＢＬＫ１−ＢＬＫｍは、１Ｔ１ＣタイプのメモリセルＭＣを有している。なお、メモリコアＣＯＲＥは、形状ダミーとしてダミーメモリブロックＬＤＭＹ、ＲＤＭＹを有してもよい。
【０１２５】
タイミング生成回路ＴＧＥＮ４は、図３４のタイミング生成回路ＴＧＥＮの機能に加えてアクセス動作中にワード線ＷＬを２回活性化するためにワード制御信号ＷＬＯＮ１、ＷＬＯＮ２を生成する機能を有している。メモリコアＣＯＲＥは、図４０からｐＭＯＳトランジスタＰＭ１を削除して構成されている。
【０１２６】
図４４は、図４３に示した強誘電体メモリＦＭのアクセス動作（読み出し動作または書き込み動作）を示している。図４４の波形は、ビット線ＢＬの波形が、プリセンスアンプＰＳＡの動作によるものであること、およびセンスアンプＳＡが動作を開始するタイミング（時刻Ｔ３）を除き、図１８と同じである。プレート線ＰＬが立ち下がるまでのビット線ＢＬの波形は、図３７と同じである。
【０１２７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、プリセンスアンプＰＳＡを有するビット線ＧＮＤセンス方式を採用し、１Ｔ１ＣタイプのメモリセルＭＣを有する強誘電体メモリＦＭにおいて、チップサイズを増加させることなく、プレート線ＰＬに大きなハザードが発生することを防止でき、読み出しマージンが低下することを防止できる。
【０１２８】
図４５は、上述した実施形態の強誘電体メモリＦＭのいずれかが搭載されるシステムの概要を示している。例えば、システムＳＹＳは、コントローラＣＮＴＬおよび強誘電体メモリＦＭを１チップ上に搭載し、システムオンチップＳｏＣまたはシステムインパッケージＳｉＰとして形成されている。システムＳＹＳは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）や、携帯電話等の携帯端末、あるいはこれ等の装置の制御基板である。
【０１２９】
コントローラＣＮＴＬは、例えば、強誘電体メモリＦＭをアクセスするためのＣＰＵを有するＡＳＩＣコアである。ＣＰＵは、強誘電体メモリＦＭをアクセスするためにチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤおよび書き込みデータ信号Ｉ／Ｏを出力し、強誘電体メモリＦＭから読み出しデータ信号ＤＱを受信する。システムＳＹＳに接続される外部ソースは、コントローラＣＮＴＬを介して強誘電体メモリＦＭをアクセスすることが可能である。なお、強誘電体メモリＦＭは、クロック信号ＣＬＫに同期タイプでもよい。
【０１３０】
なお、上述した実施形態では、本発明を強誘電体キャパシタを有する強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、分極状態に応じて電荷を蓄積可能な他のキャパシタを有する半導体メモリに適用してもよい。
【０１３１】
上述した実施形態では、本発明をクロック非同期式の半導体メモリに適用する例について述べた。しかし、本発明を、クロック同期式の半導体メモリに適用してもよい。
【０１３２】
上述した実施形態では、ダミーメモリブロックＬＤＭＹ、ＲＤＭＹに形状ダミーとしての機能を持たせる例を述べた。しかし、ダミーメモリブロックＬＤＭＹ、ＲＤＭＹの外側にさらに形状ダミーを配置してもよい。
【０１３３】
上述した実施形態では、レギュラーメモリブロックＢＬＫの配置領域の両側にダミーメモリブロックＬＤＭＹ、ＲＤＭＹを配置する例を述べた。しかし、レギュラーメモリブロックＢＬＫの配置領域の一方の片側にダミーメモリブロックを配置し、他方の片側に形状ダミーのみを配置してもよい。
【０１３４】
上述した実施形態では、レギュラーメモリブロックＢＬＫにレギュラーワード線ＷＬを配線し、ダミーメモリブロックＬＤＭＹ、ＲＤＭＹにダミーワード線ＷＬｄを配線する例を述べた。しかし、レギュラーメモリブロックＢＬＫおよびダミーメモリブロックＬＤＭＹ、ＲＤＭＹに共通のワード線を配線してもよい。
【０１３５】
上述した実施形態では、コラムスイッチＣＳＷを、ビット線ＢＬとセンスアンプＳＡの間に配置する例を述べた。しかし、センスアンプＳＡをビット線ＢＬに直接接続し、コラムスイッチＣＳＷを、センスアンプＳＡとライトアンプＷＡの間に配置してもよい。
【０１３６】
図１２等に示した実施形態では、プレート線ＰＬと接地線ＧＮＤの間にｐＭＯＳトランジスタＰＭ１を配置する例を述べた。しかし、プレート線ＰＬと接地線ＧＮＤの間にダイオードを配置してもよい。この際、ダイオードのアノードを接地線ＧＮＤに接続する。
【０１３７】
図１７、図１８に示した実施形態では、１Ｔ１ＣタイプのレギュラーメモリセルＭＣを有する強誘電体メモリＦＭにおいて、アクセス動作時にワード線ＷＬを２回活性化する例について述べた。しかし、２Ｔ２ＣタイプのレギュラーメモリセルＭＣを有する強誘電体メモリＦＭにおいて、アクセス動作時にワード線ＷＬを２回活性化してもよい。
【０１３８】
図１７、図１８に示した実施形態では、プレート線ＰＬがワード線ＷＬと平行に配線される強誘電体メモリＦＭにおいて、アクセス動作時にワード線ＷＬを２回活性化する例について述べた。しかし、プレート線ＰＬがワード線ＷＬと直交して配線される強誘電体メモリＦＭにおいて、強誘電体メモリＦＭにおいて、アクセス動作時にワード線ＷＬを２回活性化してもよい。
【０１３９】
図３３に示した実施形態では、１Ｔ１ＣタイプのレギュラーメモリセルＭＣを有し、プレート線ＰＬがメモリブロックＢＬＫ１−ＢＬＫｍ毎にずれる強誘電体メモリＦＭにおいて、プレート線ＰＬにｐＭＯＳトランジスタＰＭ１を接続する例について述べた。しかし、２Ｔ２ＣタイプのレギュラーメモリセルＭＣを有し、プレート線ＰＬがメモリブロックＢＬＫ１−ＢＬＫｍ毎にずれる強誘電体メモリＦＭにおいて、プレート線ＰＬにｐＭＯＳトランジスタＰＭ１を接続してもよい。さらに、プレート線ＰＬがメモリブロックＢＬＫ１−ＢＬＫｍ毎にずれる強誘電体メモリＦＭにおいて、図１７、図１８に示したように、アクセス動作時にワード線ＷＬを２回活性化してもよい。この際、レギュラーメモリセルＭＣは、１Ｔ１Ｃタイプおよび２Ｔ２Ｃタイプのいずれを採用してもよい。
【０１４０】
図４３、図４４に示した実施形態では、１Ｔ１ＣタイプのレギュラーメモリセルＭＣとプリセンスアンプＰＳＡを有する強誘電体メモリＦＭにおいて、アクセス動作時にワード線ＷＬを２回活性化する例について述べた。しかし、２Ｔ２ＣタイプのレギュラーメモリセルＭＣとプリセンスアンプＰＳＡを有する強誘電体メモリＦＭにおいて、強誘電体メモリＦＭにおいて、アクセス動作時にワード線ＷＬを２回活性化してもよい。
【０１４１】
図１から図４５に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
ダミーキャパシタを有する複数のダミーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記ダミーキャパシタの一端にそれぞれ接続されたダミービット線と、
前記レギュラーキャパシタの他端および前記ダミーキャパシタの他端に接続されたプレート線と、
前記トランスファスイッチに接続されたレギュラーワード線と、
読み出し動作におけるデータのリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、前記書き込みパルスの後エッジに同期してダミーパルスを印加するカップリング防止回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
相補のデータを記憶する一対の前記レギュラーメモリセルと、
前記メモリセル対に接続されるレギュラービット線で構成されるビット線対とを備え、
前記カップリング防止回路は、同時にアクセスされる前記メモリセル対と同じ数のダミービット線に、前記ダミーパルスを印加することを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記カップリング防止回路は、
前記書き込みパルスが印加されるレギュラービット線の数を計算するデータ判定部と、
前記データ判定部により計算された数と同じ数のダミービット線に前記ダミーパルスを印加するダミー書き込み回路とを備えていることを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記レギュラーメモリセルおよび前記レギュラービット線を含むレギュラーセルアレイと、
前記レギュラーセルアレイの外側に配置され、前記ダミーメモリセルおよび前記ダミービット線を含むダミーセルアレイとを備え、
前記カップリング防止回路は、前記データ判定部により計算された数に基づいて、前記レギュラーセルアレイに近い側のダミービット線を優先的に選択する選択回路を備え、
前記ダミー書き込み回路は、前記選択回路により選択されたダミービット線に前記ダミーパルスを印加することを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記レギュラーメモリセルおよび前記レギュラービット線を含むレギュラーセルアレイと、
前記レギュラーセルアレイの両側に配置され、前記ダミーメモリセルおよび前記ダミービット線を含む一対のダミーセルアレイとを備えていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記読み出し動作時および前記書き込み動作時に前記レギュラーワード線を所定の期間活性化するワードドライバとを備え、
前記カップリング防止回路は、前記レギュラーワード線の活性化中に前記ダミーパルスの前エッジを生成し、前記レギュラーワード線の非活性化後に前記ダミーパルスの後エッジを生成することを特徴とする半導体メモリ。
（付記７）
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記プレート線と電圧線との間に配置され、前記プレート線が所定の電圧より下がったときに、前記電圧線から前記プレート線に電荷を供給するクランプ回路とを備えていることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記クランプ回路は、ゲートとソースが前記プレート線に接続され、ドレインが前記電圧線に接続されたｐＭＯＳトランジスタであることを特徴とする半導体メモリ。
（付記９）
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記読み出し動作時および前記書き込み動作時に、前記書き込みパルスの後エッジの前および後で前記レギュラーワード線を所定の期間活性化し、前記書き込みパルスの後エッジが生成されるときに前記レギュラーワード線の非活性化を維持するワード制御回路とを備えていることを特徴とする半導体メモリ。
（付記１０）
付記１、付記７および付記９のいずれか１項記載の半導体メモリにおいて、
前記ダミーメモリセルに接続され、前記レギュラーメモリセルと独立に配線されたダミーワード線を備えていることを特徴とする半導体メモリ。
（付記１１）
付記１、付記７および付記９のいずれか１項記載の半導体メモリにおいて、
前記レギュラーキャパシタは、強誘電体キャパシタであることを特徴とする半導体メモリ。
（付記１２）
付記１、付記７および付記９のいずれか１項記載の半導体メモリにおいて、
前記レギュラーワード線と前記プレート線は、互いに同じ方向に配線されていることを特徴とする半導体メモリ。
（付記１３）
付記１、付記７および付記９のいずれか１項記載の半導体メモリにおいて、
前記レギュラーワード線と前記プレート線は、互いに直交して配線されていることを特徴とする半導体メモリ。
（付記１４）
付記１、付記７および付記９のいずれか１項記載の半導体メモリにおいて、
所定数の前記レギュラービット線を有する複数のメモリブロックを備え、
前記メモリブロックの前記レギュラーメモリセルは、共通の前記レギュラーワード線に接続され、かつ前記メモリブロック毎に異なる前記プレート線に接続されていることを特徴とする半導体メモリ。
（付記１５）
付記１、付記７および付記９のいずれか１項記載の半導体メモリにおいて、
前記レギュラービット線に接続された電荷転送回路と、読み出しノードを介して前記電荷転送回路に接続され、読み出し動作時に前記レギュラーメモリセルから前記レギュラービット線に読み出される電荷を蓄積し、蓄積された電荷に応じて前記読み出しノードに読み出し電圧を生成する電荷蓄積回路とを有するプリセンスアンプを備えていることを特徴とする半導体メモリ。
（付記１６）
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
ダミーキャパシタを有する複数のダミーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記ダミーキャパシタの一端にそれぞれ接続されたダミービット線と、
前記レギュラーキャパシタの他端および前記ダミーキャパシタの他端に接続されたプレート線と、
前記トランスファスイッチに接続されたレギュラーワード線と、
読み出し動作におけるデータのリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、前記書き込みパルスの後エッジに同期してダミーパルスを印加するカップリング防止回路とを備えていることを特徴とするシステム。
（付記１７）
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、所定の前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記プレート線と電圧線との間に配置され、前記プレート線が所定の電圧より下がったときに、前記電圧線から前記プレート線に電荷を供給するクランプ回路とを備えていることを特徴とするシステム。
（付記１８）
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
レギュラーキャパシタおよびトランスファスイッチを有し、前記レギュラーキャパシタの分極状態に応じてデータを保持する複数のレギュラーメモリセルと、
前記トランスファスイッチを介して前記レギュラーキャパシタの一端にそれぞれ接続された複数のレギュラービット線と、
前記レギュラーキャパシタの他端に接続されたプレート線と、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
読み出し動作におけるリストア時および書き込み動作時に、前記レギュラービット線に書き込みパルスを印加するレギュラー書き込み回路と、
前記読み出し動作時および前記書き込み動作時に、前記書き込みパルスの後エッジの前および後で前記ワード線を所定の期間活性化し、前記書き込みパルスの後エッジが生成されるときに前記ワード線の非活性化を維持するワード制御回路とを備えていることを特徴とするシステム。
【０１４２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１４３】
メモリセル内のキャパシタの分極状態に応じてデータを保持する半導体メモリに適用可能である。
【図面の簡単な説明】
【０１４４】
【図１】実施形態の１つを示すブロック図である。
【図２】図１に示したメモリコアの詳細を示すブロック図である。
【図３】図２に示したメモリセルの詳細を示す回路図である。
【図４】図１に示したダミー制御回路の詳細を示すブロック図である。
【図５】図４に示したダミー制御回路の動作を示す説明図である。
【図６】図１に示した強誘電体メモリのアクセス動作を示す波形図である。
【図７】本発明前の強誘電体メモリのアクセス動作を示す波形図である。
【図８】強誘電体キャパシタのヒステリシス曲線を示す説明図である。
【図９】別の実施形態を示すブロック図である。
【図１０】図９に示したメモリコアの詳細を示すブロック図である。
【図１１】図１０に示したメモリセルの詳細を示す回路図である。
【図１２】別の実施形態を示すブロック図である。
【図１３】図１２に示したメモリコアの詳細を示すブロック図である。
【図１４】図１２に示した強誘電体メモリのアクセス動作を示す波形図である。
【図１５】別の実施形態を示すブロック図である。
【図１６】図１５に示したメモリコアの詳細を示すブロック図である。
【図１７】別の実施形態を示すブロック図である。
【図１８】図１７に示した強誘電体メモリのアクセス動作を示す波形図である。
【図１９】別の実施形態を示すブロック図である。
【図２０】図１９に示したメモリコアの詳細を示すブロック図である。
【図２１】別の実施形態を示すブロック図である。
【図２２】図２１に示したメモリコアの詳細を示すブロック図である。
【図２３】別の実施形態を示すブロック図である。
【図２４】図２３に示したメモリコアの詳細を示すブロック図である。
【図２５】別の実施形態を示すブロック図である。
【図２６】図２５に示したメモリコアの詳細を示すブロック図である。
【図２７】別の実施形態を示すブロック図である。
【図２８】図２７に示したメモリコアの詳細を示すブロック図である。
【図２９】図２７に示した強誘電体メモリを示すレイアウト図である。
【図３０】別の実施形態を示すブロック図である。
【図３１】別の実施形態を示すブロック図である。
【図３２】図３１に示したメモリコアの詳細を示すブロック図である。
【図３３】別の実施形態を示すブロック図である。
【図３４】別の実施形態を示すブロック図である。
【図３５】図３４に示したメモリコアの詳細を示すブロック図である。
【図３６】図３４に示したプリセンスアンプの詳細を示す回路図である。
【図３７】図３４に示した強誘電体メモリのアクセス動作を示す波形図である。
【図３８】別の実施形態を示すブロック図である。
【図３９】図３８に示したメモリコアの詳細を示すブロック図である。
【図４０】別の実施形態を示すブロック図である。
【図４１】図４０に示した強誘電体メモリのアクセス動作を示す波形図である。
【図４２】別の実施形態を示すブロック図である。
【図４３】別の実施形態を示すブロック図である。
【図４４】図４３に示した強誘電体メモリのアクセス動作を示す波形図である。
【図４５】上述した実施形態の強誘電体メモリが搭載されるシステムの概要を示すブロック図である。
【符号の説明】
【０１４５】
ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＬ‥レギュラービット線；ＢＬｄ‥ダミービット線；ＢＬＫ‥メモリブロック；ＢＬｒ‥レギュラーリファレンスビット線；ＢＵＦ‥データ入出力バッファ；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＢ‥コマンドバッファ；ＣＯＲＥ‥メモリコア；ＣＳＷ‥コラムスイッチ；ＤＣＮＴ１、ＤＣＮＴ２‥ダミー制御回路；ＤＦ１‥強誘電体キャパシタ（ダミーキャパシタ）；ＤＭＣ‥ダミーメモリセル；ＤＲＭＣ‥ダミーリファレンスメモリセル；ＤＷＡ‥ダミーライトアンプ；Ｆ１、Ｆ２‥強誘電体キャパシタ（レギュラーキャパシタ）；ＦＭ‥強誘電体メモリ；ＬＤＭＹ‥ダミーメモリブロック；ＭＣ、ＭＣ２‥レギュラーメモリセル；ＰＤ‥プレートドライバ；ＲＤＥＣ‥ロウデコーダ；ＲＤＭＹ‥ダミーメモリブロック；ＲＭＣ‥レギュラーリファレンスメモリセル；ＳＡ、ＳＡ２‥センスアンプ；ＴＧＥＮ、ＴＧＥＮ２−４‥タイミング生成回路；ＷＡ、ＷＡ２‥ライトアンプ；ＷＤ‥ワードドライバ；ＷＬ‥レギュラーワード線
【図１】
2009110622.tif 000003
【図２】
2009110622.tif 000004
【図３】
2009110622.tif 000005
【図４】
2009110622.tif 000006
【図５】
2009110622.tif 000007
【図６】
2009110622.tif 000008
【図７】
2009110622.tif 000009
【図８】
2009110622.tif 000010
【図９】
2009110622.tif 000011
【図１０】
2009110622.tif 000012
【図１１】
2009110622.tif 000013
【図１２】
2009110622.tif 000014
【図１３】
2009110622.tif 000015
【図１４】
2009110622.tif 000016
【図１５】
2009110622.tif 000017
【図１６】
2009110622.tif 000018
【図１７】
2009110622.tif 000019
【図１８】
2009110622.tif 000020
【図１９】
2009110622.tif 000021
【図２０】
2009110622.tif 000022
【図２１】
2009110622.tif 000023
【図２２】
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【図２３】
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【図２４】
2009110622.tif 000026
【図２５】
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【図２６】
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【図２７】
2009110622.tif 000029
【図２８】
2009110622.tif 000030
【図２９】
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【図３０】
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【図３１】
2009110622.tif 000033
【図３２】
2009110622.tif 000034
【図３３】
2009110622.tif 000035
【図３４】
2009110622.tif 000036
【図３５】
2009110622.tif 000037
【図３６】
2009110622.tif 000038
【図３７】
2009110622.tif 000039
【図３８】
2009110622.tif 000040
【図３９】
2009110622.tif 000041
【図４０】
2009110622.tif 000042
【図４１】
2009110622.tif 000043
【図４２】
2009110622.tif 000044
【図４３】
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【図４４】
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【図４５】
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