(57)【要約】【課題】本発明は、分周回路に関し、小数分周の設定の自由度を向上することを目的とする。【解決手段】クロック入力端子と、クロック入力端子からのクロックが入力される第１及び第２のフリップフロップ回路と、一対のプログラム入力端子と、第１及び第２のフリップフロップ回路の間に接続され一対のプログラム入力端子からの信号が入力される組み合わせ回路と、第２のフリップフロップ回路の出力を出力するクロック出力端子とを備え、第１のフリップフロップ回路の出力は組み合わせ回路を介して第２のフリップフロップ回路に入力され、第２のフリップフロップ回路の反転出力は第１のフリップフロップ回路に入力されるように構成する。【選択図】図５
2009130760.tif 000002
【特許請求の範囲】
【請求項１】
クロック入力端子と、
該クロック入力端子からのクロックが入力される第１及び第２のフリップフロップ回路と、
一対のプログラム入力端子と、
前記第１及び第２のフリップフロップ回路の間に接続され、該一対のプログラム入力端子からの信号が入力される組み合わせ回路と、
該第２のフリップフロップ回路の出力を出力するクロック出力端子とを備え、
該第１のフリップフロップ回路の出力は該組み合わせ回路を介して該第２のフリップフロップ回路に入力され、
該第２のフリップフロップ回路の反転出力は該第１のフリップフロップ回路に入力される
ことを特徴とする分周回路。
【請求項２】
該一対のプログラム入力端子に入力される前記信号に応じて分周数が２〜４に可変設定されることを特徴とする請求項１記載の分周回路。
【請求項３】
該組み合わせ回路は、該一対のプログラム入力端子に入力される前記信号の論理値が第１の組み合わせの場合に該分周数を２に設定し、第２の組み合わせの場合に該分周数を３に設定し、第３の組み合わせの場合に該分周数を４に設定する論理回路を含み、
第４の組み合わせは禁止されている
ことを特徴とする請求項１又は２記載の分周回路。
【請求項４】
該組み合わせ回路に制御信号を入力するモード制御入力端子を更に備え、
該組み合わせ回路は、該モード制御入力端子に入力される前記制御信号に基づいて、該一対のプログラム入力端子に入力される前記信号に応じて該分周数を設定可能なモードと、該一対のプログラム入力端子に入力される前記信号にかかわらず分周数が２に固定されるモードとを選択する論理回路を含む
ことを特徴とする請求項１又は２記載の分周回路。
【請求項５】
該組み合わせ回路の出力信号を出力するモード出力端子を更に備え、
該組み合わせ回路は、該分周数がＮに設定されると、該クロックのＮ周期毎に所定の論理値の信号を該モード制御出力端子から出力する論理回路を含む
ことを特徴とする請求項４記載の分周回路。
【請求項６】
該分周回路が複数段カスケード接続された
ことを特徴とする請求項５記載の分周回路。
【請求項７】
第１段の分周回路の前記クロック入力端子に前記クロックが入力され、
該第１段の分周回路の前記クロック出力端子が出力する第１分周クロックが第２段の分周回路に入力されると共に、該第１段の分周回路の前記モード制御入力端子が該第２段の分周回路の前記モード出力端子に接続され、
Ｍを３以上の整数とすると、第Ｍ−１段の分周回路の前記クロック出力端子が第Ｍ段の分周回路の前記クロック入力端子に接続されると共に、該第Ｍ−１段の分周回路の前記モード制御入力端子が該第Ｍ段の分周回路の前記モード出力端子に接続され、
該第Ｍ段の分周回路の前記クロック出力端子から第Ｍ分周クロックが出力される
ことを特徴とする請求項６記載の分周回路。
【請求項８】
該第１〜第Ｍ段の分周回路の夫々の前記一対のプログラム入力端子に入力される前記信号の論理値の組み合わせにより、該カスケード接続された分周回路の分周数が２Ｍ〜（３×２Ｍ−２）に可変設定される
ことを特徴とする請求項７記載の分周回路。
【請求項９】
請求項７又は８記載の分周回路と、
位相周波数検出回路と、
該位相周波数検出回路の出力に応答してクロックを出力する電圧制御発振器と、
分周設定入力信号が入力されるΔΣ変調器と、
該ΔΣ変調器の出力をデコードするデコーダと備え、
該第Ｍ段の分周回路の前記クロック出力端子から出力される第Ｍ分周クロックは該位相周波数検出回路及び該ΔΣ変調器に入力され、
該電圧制御発振器が前記クロックを出力し、前記クロックは該第１段の分周回路の前記クロック入力端子に入力され、
該デコーダの出力は該第１段〜第Ｍ段の分周回路の対応する前記プログラム入力端子に入力される
ことを特徴とするシンセサイザ。
【請求項１０】
該ΔΣ変調器は３次マッシュΔΣ変調器からなり、
該カスケード接続された分周回路の分周数の中心値は（２Ｍ＋３）〜（３×２Ｍ−５）に設定されて小数分周が設定される
ことを特徴とする請求項９記載のシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周回路及びシンセサイザに係り、特に分周数を可変設定可能な分周回路及びそのような分周回路を有するシンセサイザに関する。
【背景技術】
【０００２】
例えば、無線通信に用いられるシンセサイザでは、様々な周波数のクロックを出力することが求められる。近年では、通信可能な帯域が細分化しているため、特に周波数ステップを細かく、且つ、高速に設定可能であることが求められている。このようなシンセサイザは、例えばデジタルテレビジョンチューナ用ＬＳＩ等で用いられる。
【０００３】
代表的なシンセサイザとして、フラクショナルＮシンセサイザ（ΔΣＰＬＬ）がある。フラクショナルＮシンセサイザでは、３次マッシュ（ＭＡＳＨ）型ΔΣ変調器から出力したコードを分周回路に供給して分周回路の分周比を可変設定する。３次マッシュΔΣ変調器の出力コードは、中心値から±３の値をとるので、分周回路の分周比は１／（Ｎ−３），１／（Ｎ−２），．．．，１／（Ｎ＋２），１／（Ｎ＋３）なる可変分周範囲で設定される。
【０００４】
図１は、従来の分周回路の一例を示す回路図である。分周回路１は、図１に示す如く接続されたＤフリップフロップ（Ｄ−ＦＦ：Delay Flip-Flop）１１，１２、ナンド回路１３、アンド回路１４、ノア回路１５、インバータ回路１６、プログラム入力端子ＰＲＧ、クロック入力端子ＣＫＩ、モード制御入力端子ＭＯＤＩ、クロック出力端子ＣＫＯ及びモード制御出力端子ＭＯＤＯを有する。分周回路１は、２／３分周器又は２／３セルとも呼ばれ、モード制御入力端子ＭＯＤＩに入力される制御信号の論理値が「１」であると、プログラム入力端子ＰＲＧに入力される信号の論理値が「０」の場合にクロック入力端子ＣＫＩに入力されたクロックを２分周したクロックがクロック出力端子ＣＫＯから出力され、論理値が「１」の場合にクロック入力端子ＣＫＩに入力されたクロックを３分周したクロックがクロック出力端子ＣＫＯから出力される。尚、モード制御入力端子ＭＯＤＩに入力される制御信号の論理値が「０」であると、プログラム入力端子ＰＲＧに入力される論理値にかかわらず分周回路１の分周数が２に設定される。
【０００５】
図２は、従来の分周回路の他の例を示す回路図である。分周回路１Ａは、図１に示す分周回路１と同じ構成の分周回路１−１〜１−３を３段カスケード接続した構成を有する。
【０００６】
図３は、図２に示す分周回路１Ａの動作を説明するタイミングチャートである。図３中、ＣＫＡは分周回路１−１のクロック入力端子ＣＫＩに入力されるクロック、ＭＡは分周回路１−１のモード制御出力端子ＭＯＤＯから出力される制御信号、ＣＫＢは分周回路１−２のクロック入力端子ＣＫＩに入力されるクロック、ＭＢは分周回路１−２のモード制御出力端子ＭＯＤＯから出力される制御信号、ＣＫＣは分周回路１−３のクロック入力端子ＣＫＩに入力されるクロック、ＭＣは分周回路１−３のモード制御出力端子ＭＯＤＯから出力される制御信号、ＣＫＤは分周回路１−３のクロック出力端子ＣＫＯから出力されるクロックを示す。図３は、説明の便宜上、分周回路１−１，１−２，１−３のプログラム入力端子ＰＲＧに入力される信号ＰＡ，ＰＢ，ＰＣの論理値が夫々「１」、「０」、「０」であり分周回路１Ａが９分周動作を行っている場合の信号タイミングを示し、星印は９分周動作時のサイクル数を示す。
【０００７】
図４は、図２に示す分周回路１Ａの分周数を示す図である。図４に示すように、分周回路１−１，１−２，１−３のプログラム入力端子ＰＲＧに入力される信号ＰＡ，ＰＢ，ＰＣの論理値により分周回路１Ａの分周数Ｎ（又は、分周比１／Ｎ）が決まり、分周数が９の場合は分周数の右側に星印を付けて示している。
【０００８】
ところで、３次マッシュΔΣ変調器により分周回路１Ａを用いて小数分周を行う場合、図４において分周数の右側に丸印を付けて示すように、分周数の中心値は１１又は１２の場合にのみ小数分周の設定が可能となる。つまり、分周数の中心値が８〜１０及び１３〜１５の場合には、小数分周の設定はできない。
【０００９】
２／３セルは、例えば特許文献１にて提案されている。又、各種プリスケーラが、例えば特許文献２，３，４，５にて提案されている。
【特許文献１】特表２００５−５０８１０８号公報
【特許文献２】特開平７−２２１６３３号公報
【特許文献３】特開２００１−４４８２４号公報
【特許文献４】特開２００６−１０１１６８号公報
【特許文献５】特許第３８２１４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
例えば３次マッシュΔΣ変調器により分周回路を用いて小数分周を行う場合、従来の分周回路では小数分周の設定の自由度が低いという問題があった。
【００１１】
そこで、本発明は、小数分周の設定の自由度が向上された分周回路及びシンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題は、クロック入力端子と、該クロック入力端子からのクロックが入力される第１及び第２のフリップフロップ回路と、一対のプログラム入力端子と、前記第１及び第２のフリップフロップ回路の間に接続され、該一対のプログラム入力端子からの信号が入力される組み合わせ回路と、該第２のフリップフロップ回路の出力を出力するクロック出力端子とを備え、該第１のフリップフロップ回路の出力は該組み合わせ回路を介して該第２のフリップフロップ回路に入力され、該第２のフリップフロップ回路の反転出力は該第１のフリップフロップ回路に入力されることを特徴とする分周回路によって達成できる。
【００１３】
上記の課題は、上記に記載の分周回路と、位相周波数検出回路と、該位相周波数検出回路の出力に応答してクロックを出力する電圧制御発振器と、分周設定入力信号が入力されるΔΣ変調器と、該ΔΣ変調器の出力をデコードするデコーダと備え、該第Ｍ段の分周回路のクロック出力端子から出力されるクロックは該位相周波数検出回路及び該ΔΣ変調器に入力され、該電圧制御発振器が出力クロックは該第１段の分周回路のクロック入力端子に入力され、該デコーダの出力は該第１段〜第Ｍ段の分周回路の対応するプログラム入力端子に入力されることを特徴とするシンセサイザによって達成できる。
【発明の効果】
【００１４】
本発明によれば、小数分周の設定の自由度が向上された分周回路及びシンセサイザを実現することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の分周回路は、少なくとも一対のプログラム入力端子に接続された組み合わせ回路と、クロック入力端子に接続され組み合わせ回路を介して接続された一対のＤフリップフロップと、組み合わせ回路の後段側のＤフリップ回路に接続されたクロック出力端子とを有する。分周回路の分周数は、一対のプログラム入力端子に入力される信号に応じて２〜４に可変設定される。つまり、比較的簡単な回路構成で２／３／４セルを実現できる。
【００１６】
分周回路は、組み合わせ回路に接続されたモード制御入力端子を更に有する構成であっても良い。この場合、モード制御入力端子に入力される制御信号に基づいて、分周回路の分周数を２〜４にプログラム入力端子に入力される信号に応じて可変設定可能なモードと、プログラム入力端子に入力される信号にかかわらず分周数が２に固定されるモードとを選択可能となる。
【００１７】
分周回路は、組み合わせ回路に接続されたモード制御出力端子を更に有する構成であっても良い。この場合、分周回路の分周数がＮに設定されると、モード制御出力端子からは、クロック入力端子に入力されたクロックのＮ周期毎に所定の論理値の信号が出力される。
【００１８】
上記の如き分周回路をカスケード接続することにより、小数分数の設定の自由度が更に向上する。従って、このようにカスケード接続された分周回路は、シンセサイザで用いるのに好適である。
【００１９】
以下に、本発明の分周回路の各実施例を、図５以降と共に説明する。
【実施例】
【００２０】
図５は、本発明の第１実施例を示す回路図である。分周回路２１は、図５に示す如く接続された少なくとも一対のプログラム入力端子ＰＲＧＡ，ＰＲＧＢに接続された組み合わせ回路３３−１と、クロック入力端子ＣＫＩＮに接続され組み合わせ回路３３−１を介して接続された一対のＤフリップフロップ３１，３２と、組み合わせ回路３３−１の後段側のＤフリップ回路３２に接続されたクロック出力端子ＣＫＯＵＴを有する。分周回路２１の分周数は、一対のプログラム入力端子ＰＲＧＡ，ＰＲＧＢに入力される信号に応じて２〜４に可変設定される。つまり、比較的簡単な回路構成で２／３／４セルを実現できる。
【００２１】
図６は、第１実施例の組み合わせ回路の一例をより詳細に示す回路図である。組み合わせ回路３３−１は、図６に示す如く接続されたナンド回路３１１、オア回路３１２、アンド回路３１３及びインバータ回路３１４からなる論理回路で構成されている。クロック入力端子ＣＫＩＮに入力されたクロックは、各フリップフロップ回路３１，３２のクロック端子に入力される。クロック出力端子ＣＫＯＵＴから出力されるクロックは、フリップフロップ回路３２のＱ出力端子から出力される。フリップフロップ回路３２のＱＢ出力端子は、Ｑ出力端子から出力されるクロックとは反転されたクロックを、図６の場合はインバータ回路３１４を介して、フリップフロップ３１のＤ入力端子へフィードバックする。
【００２２】
分周回路２１の分周数は、プログラム入力端子ＰＲＧＡに入力される信号の論理値が「０」でプログラム入力端子ＰＲＧＢに入力される信号の論理値が「０」の場合に２に設定され、プログラム入力端子ＰＲＧＡに入力される信号の論理値が「１」でプログラム入力端子ＰＲＧＢに入力される信号の論理値が「０」の場合に３に設定され、プログラム入力端子ＰＲＧＡに入力される信号の論理値が「１」でプログラム入力端子ＰＲＧＢに入力される信号の論理値が「１」の場合に４に設定される。プログラム入力端子ＰＲＧＡに入力される信号の論理値が「０」でプログラム入力端子ＰＲＧＢに入力される信号の論理値が「１」となる信号の組み合わせは禁止されている。
【００２３】
図７は、本発明の第２実施例を示す回路図である。図７中、図５と同一部分には同一具号を付し、その説明は省略する。分周回路４１は、組み合わせ回路３３−２に接続されたモード制御入力端子ＭＯＤＩＮを更に有する。この場合、モード制御入力端子ＭＯＤＩＮに入力される制御信号に基づいて、分周回路４１の分周数を２〜４にプログラム入力端子ＰＲＧＡ，ＰＲＧＢに入力される信号に応じて可変設定可能なモードと、プログラム入力端子ＰＲＧＡ，ＰＲＧＢに入力される信号にかかわらず分周数が２に固定されるモードとを選択可能となる。
【００２４】
図８は、第２実施例の組み合わせ回路の一例をより詳細に示す回路図である。組み合わせ回路３３−２は、図８に示す如く接続されたナンド回路３１１、オア回路３１２、アンド回路３１３、インバータ回路３１５及びノア回路３１６からなる論理回路で構成されている。この例では、モード制御入力端子ＭＯＤＩＮに入力された制御信号の論理値が「１」の場合にはプログラム入力端子ＰＲＧＡ，ＰＲＧＢに入力される信号によるモード指定がイネーブル状態となり、論理値が「０」の場合にはプログラム入力端子ＰＲＧＡ，ＰＲＧＢに入力される信号によるモード指定がディセーブル状態となって分周数が２に固定される。
【００２５】
図９は、第２実施例の組み合わせ回路の他の例をより詳細に示す回路図である。組み合わせ回路３３−２は、図９に示す如く接続されたナンド回路３１１、オア回路３１２、アンド回路３１３、インバータ回路３１７及びノア回路３１８からなる論理回路で構成されている。
【００２６】
図１０は、第２実施例の組み合わせ回路の更に他の例をより詳細に示す回路図である。組み合わせ回路３３−２は、図１０に示す如く接続されたナンド回路３１１、アンド回路３１９、オア回路３１２、アンド回路３１３、インバータ回路３１７及びノア回路３１８からなる論理回路で構成されている。
【００２７】
図１１は、本発明の第３実施例を示す回路図である。図１１中、図７と同一部分には同一具号を付し、その説明は省略する。分周回路５１は、組み合わせ回路３３−３に接続されたモード制御出力端子ＭＯＤＯＵＴを更に有する。この場合、分周回路５１の分周数がＮに設定されると、モード制御出力端子ＭＯＤＯＵＴからは、クロック入力端子ＣＫＩＮに入力されたクロックのＮ周期毎に所定の論理値の制御信号が出力される。この例では、クロック入力端子ＣＫＩＮに入力されたクロックのＮ周期毎に論理値が「１」の制御信号が出力され、それ以外の時には論理値が「０」の信号が出力される。
【００２８】
図１２は、第３実施例の組み合わせ回路の一例をより詳細に示す回路図である。組み合わせ回路３３−３は、図１２に示す如く接続されたアンド回路３０１、ナンド回路３１１、アンド回路３１９、オア回路３１２、アンド回路３１３、インバータ回路３１７、ノア回路３１８及びセレクタ回路３２０からなる論理回路で構成されている。セレクタ回路３２０を設けることにより、モード制御出力端子ＭＯＤＯＵＴから出力される信号が分周数が２又は３の時と、分周数が４の時とで切り替えられる。この例では、プログラム入力端子ＰＲＧＢに入力されてセレクタ回路３２０の選択入力端子Ｓに入力される信号に応じて、セレクタ回路３２０の入力端子Ｄ０，Ｄ１のいずれかに入力された信号がセレクタ回路３２０の出力端子Ｘから出力されてモード制御出力端子ＭＯＤＯＵＴに供給される。
【００２９】
図１３は、本発明の第４実施例を示す回路図である。図１３中、図１１及び図１２と同一部分には同一具号を付し、その説明は省略する。分周回路５１Ａは、図１２に示す分周回路５１と同じ構成の分周回路５１−１〜５１−３を３段カスケード接続した構成を有する。
【００３０】
図１４及び図１５は、図１３に示す分周回路の動作を説明するタイミングチャートである。図１４は、プログラム入力端子ＰＲＧＡに入力される信号の論理値が「０」でプログラム入力端子ＰＲＧＢに入力される信号の論理値が「０」の場合を示し、図１５は、プログラム入力端子ＰＲＧＡに入力される信号の論理値が「１」でプログラム入力端子ＰＲＧＢに入力される信号の論理値が「１」の場合を示す。図１４及び図１５において、ＣＫＡは分周回路５１−１のクロック入力端子ＣＫＩＮに入力されるクロック、ＭＡは分周回路５１−１のモード制御出力端子ＭＯＤＯＵＴから出力される分周回路５１Ａの出力制御信号、ＣＫＢは分周回路５１−１のクロック出力端子ＣＫＯＵＴから分周回路５１−２のクロック入力端子ＣＫＩＮに入力されるクロック、ＭＢは分周回路５１−２のモード制御出力端子ＭＯＤＯＵＴから出力されて分周回路５１−１のモード制御入力端子ＭＯＤＩＮに入力される制御信号、ＣＫＣは分周回路５１−２のクロック出力端子ＣＫＯＵＴから出力されて分周回路５１−３のクロック入力端子ＣＫＩＮに入力されるクロック、ＭＣは分周回路５１−３のモード制御出力端子ＭＯＤＯＵＴから出力されて分周回路５１−２のモード制御入力端子ＭＯＤＩＮに入力される制御信号、ＣＫＤは分周回路５１−３のクロック出力端子ＣＫＯＵＴから出力される分周回路５１Ａの出力分周クロックを示す。図１４中、星印は８分周動作時のサイクル数を示し、図１５中、星印は２２分周動作時のサイクル数を示す。
【００３１】
図１６は、図１３に示す分周回路５１Ａの分周数を示す図である。図１６において、ＰＲＧＡ１，ＰＲＧＢ１は分周回路５１−１のプログラム入力端子ＰＲＧＡ，ＰＲＧＢへ入力される信号の論理値、ＰＲＧＡ２，ＰＲＧＢ２は分周回路５１−２のプログラム入力端子ＰＲＧＡ，ＰＲＧＢへ入力される信号の論理値、ＰＲＧＡ３，ＰＲＧＢ３は分周回路５１−３のプログラム入力端子ＰＲＧＡ，ＰＲＧＢへ入力される信号の論理値を示す。図１６に示すように、分周数は８〜２２に可変設定可能である。
【００３２】
尚、分周回路５１を例えば４段カスケード接続した場合には、分周数は１６〜４６に可変設定可能となり、分周回路５１を例えばＭ段（Ｍは３以上の整数）カスケード接続した場合には、分周数は２Ｍ〜（３×２Ｍ−２）に可変設定可能となる。回路構成が比較的簡単でありながら小数分周の設定の自由度が高いという点では、Ｍ＝３又はＭ＝４であることが望ましい。
【００３３】
例えば、３次マッシュΔΣ変調器により分周回路５１Ａを用いて小数分周を行う場合、図１６において分周数の右側に丸印を付けて示すように、分周数の中心値は１１〜１９の場合に小数分周の設定が可能となる。このように、分周回路５１−１〜５１−３をカスケード接続することにより、小数分数の設定の自由度が向上する。従って、分周回路５１をＭ段カスケード接続した場合には、分周回路５１Ａの分周数の中心値は（２Ｍ＋３）〜（３×２Ｍ−２−３）＝（３×２Ｍ−５）に設定できる。
【００３４】
図１７は、図１３に示す分周回路５１Ａを有するフラクショナルＮシンセサイザ（ΔΣＰＬＬ）を示す回路図である。フラクショナルＮシンセサイザ（ΔΣＰＬＬ）６１は、図１７に示す如く接続された３次マッシュΔΣ変調器７１、デコーダ７２、分周回路５１−１〜５１−３がカスケード接続された分周回路５１Ａ、チャージポンプ回路７００及び位相周波数検出回路（ＰＦＤ：Phase Frequency Detector）７４を有する。チャージポンプ回路７００は、図１７に示す如く接続された電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）、コンデンサＣ１，Ｃ２、抵抗Ｒ、電流源Ｉ１，Ｉ２、スイッチＳＷ１，ＳＷ２を有する。
【００３５】
分周回路５１−３のクロック出力端子ＣＫＯＵＴから出力されるクロックは、ＰＦＤ７４及びΔΣ変調器７１に入力される。ＰＦＤ７３には、参照クロック入力信号が入力される。ＰＦＤ７３の出力は、チャージポンプ回路７００を介してＶＣＯ７３に入力される。ＶＣＯ７３が出力するクロックは、分周回５１−１のクロック入力端子ＣＫＩＮに入力される。ΔΣ変調器７１は、分周設定入力信号を変調して例えば４ビットの信号をデコーダ７２に出力する。デコーダ７２は、ΔΣ変調器７１からの信号をデコードして８ビットの信号を出力して、分周回路５１−１〜５１−３の対応するプログラム入力端子ＰＲＧＡ，ＰＲＧＢに入力する。
【００３６】
フラクショナルＮシンセサイザ６１のように無線通信に用いられるシンセサイザでは、様々な周波数のクロックを出力することが求められる。近年では、通信可能な帯域が細分化しているため、特に周波数ステップを細かく、且つ、高速に設定可能であることが求められている。このようなシンセサイザは、例えばデジタルテレビジョンチューナ用ＬＳＩ等で用いられる。このようなシンセサイザで分周回路５１Ａを用いた場合、図１６において分周数の右側に丸印を付けて示すように、分周数の中心値は１１〜１９の場合に小数分周の設定が可能となり、小数分数の設定の自由度が向上する。
【００３７】
上記各実施例では、正論理で組み合わせ回路が構成されている。しかし、組み合わせ回路は、負論理で構成されていても良いことは言うまでもない。
【００３８】
図１８は、第３実施例の第１変形例を示す回路図である。図１８中、図１１と同一部分には同一具号を付し、その説明は省略する。分周回路５１１−１の組み合わせ回路は、負論理の論理回路で構成されている。組み合わせ回路は、図１８に示す如く接続されたオア回路４１１、インバータ回路４１２、アンド回路４１３、オア回路４１４、アンド回路４１５、オア回路４１６，４１７及びインバータ回路４１８を含む。
【００３９】
図１９は、第３実施例の第２変形例を示す回路図である。図１９中、図１１と同一部分には同一具号を付し、その説明は省略する。分周回路５１１−２の組み合わせ回路は、負論理の論理回路で構成されている。組み合わせ回路は、図１９に示す如く接続されたノア回路５１１、アンド回路５１２，５１３、オア回路５１４、アンド回路５１５、インバータ回路５１６お予備アンド回路５１７を含む。
【００４０】
図２０は、第４実施例の変形例を示す回路図である。図２０中、図１３及び図１７〜図１９と同一部分には同一具号を付し、その説明は省略する。分周回路５１１Ａは、図１８に示す分周回路５１１−１又は図１９に示す分周回路５１１−２と同じ構成の分周回路５１１−１〜５１１−３を３段カスケード接続した構成を有する。分周回路５１１−１のプログラム入力端子ＰＲＧＡ，ＰＲＧＢは、オア回路６１１及びアンド回路６１２の出力に接続されている。分周回路５１１−２のプログラム入力端子ＰＲＧＡ，ＰＲＧＢは、オア回路６１３及びアンド回路６１４の出力に接続されている。分周回路５１１−３のプログラム入力端子ＰＲＧＡ，ＰＲＧＢは、オア回路６１５及びアンド回路６１６の出力に接続されている。プログラム端子ＰＲＧ０に入力された信号は、オア回路６１１及びアンド回路６１２の一方の入力に供給される。プログラム端子ＰＲＧ１に入力された信号は、オア回路６１３及びアンド回路６１４の一方の入力に供給される。プログラム端子ＰＲＧ２に入力された信号は、オア回路６１５及びアンド回路６１６の一方の入力に供給される。プログラム端子ＰＲＧ３に入力された信号は、オア回路６１１，６１３，６１５及びアンド回路６１２，６１４，６１６の他方の入力に供給される。この場合、プログラム端子ＰＲＧ０〜ＰＲＧ３に入力される４ビットの信号が、オア回路６１１，６１３，６１５及びアンド回路６１２，６１４，６１６からなるデコーダ７２により６ビットのプログラム入力信号にデコードされてカスケード接続された分周回路５１１Ａに入力されてその分周数を可変設定する。
【００４１】
図２１は、図２０に示す分周回路の動作を説明するタイミングチャートである。図２１は、プログラム端子ＰＲＧ０〜ＰＲＧ３に８分周を指定する所定の論理値の信号ＰＲＧ〔４：０〕が入力される場合を示し、ＣＫＩＮ１は分周回路５１１−１のクロック入力端子ＣＫＩＮに入力されるクロック、ＣＫＯＵＴ１は分周回路５１１−１のクロック出力端子ＣＫＯＵＴから出力されるクロック、ＭＯＤＯＵＴ２は分周回路５１１−２のモード出力端子ＭＯＤＯＵＴから出力される制御信号、ＣＫＯＵＴ２は分周回路５１１−２のクロック出力端子ＣＫＯＵＴから出力されるクロック、ＭＯＤＯＵＴ３は分周回路５１１−３のモード出力端子ＭＯＤＯＵＴから出力される制御信号、ＣＫＯＵＴ３は分周回路５１１−３のクロック出力端子ＣＫＯＵＴから出力される分周回路５１１Ａの出力分周クロックを示す。
【００４２】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）  クロック入力端子と、
該クロック入力端子からのクロックが入力される第１及び第２のフリップフロップ回路と、
一対のプログラム入力端子と、
前記第１及び第２のフリップフロップ回路の間に接続され、該一対のプログラム入力端子からの信号が入力される組み合わせ回路と、
該第２のフリップフロップ回路の出力を出力するクロック出力端子とを備え、
該第１のフリップフロップ回路の出力は該組み合わせ回路を介して該第２のフリップフロップ回路に入力され、
該第２のフリップフロップ回路の反転出力は該第１のフリップフロップ回路に入力される
ことを特徴とする分周回路。
（付記２）  該一対のプログラム入力端子に入力される前記信号に応じて分周数が２〜４に可変設定されることを特徴とする付記１記載の分周回路。
（付記３）  該組み合わせ回路は、該一対のプログラム入力端子に入力される前記信号の論理値が第１の組み合わせの場合に該分周数を２に設定し、第２の組み合わせの場合に該分周数を３に設定し、第３の組み合わせの場合に該分周数を４に設定する論理回路を含み、
第４の組み合わせは禁止されている
ことを特徴とする付記１又は２記載の分周回路。
（付記４）  該組み合わせ回路に制御信号を入力するモード制御入力端子を更に備え、
該組み合わせ回路は、該モード制御入力端子に入力される前記制御信号に基づいて、該一対のプログラム入力端子に入力される前記信号に応じて該分周数を設定可能なモードと、該一対のプログラム入力端子に入力される前記信号にかかわらず分周数が２に固定されるモードとを選択する論理回路を含む
ことを特徴とする付記１又は２記載の分周回路。
（付記５）  該組み合わせ回路の出力信号を出力するモード出力端子を更に備え、
該組み合わせ回路は、該分周数がＮに設定されると、該クロックのＮ周期毎に所定の論理値の信号を該モード制御出力端子から出力する論理回路を含む
ことを特徴とする付記４記載の分周回路。
（付記６）  前記組み合わせ回路は、
前記第１のフリップフロップ回路の前記出力と、前記第２のフリップフロップ回路の前記出力とを入力とするアンド回路と、
前記第１のフリップフロップの前記出力と、前記アンド回路の出力の一方を選択する選択回路と
を有することを特徴とする付記５記載の分周回路。
（付記７）  前記組み合わせ回路は、
前記第１のフリップフロップ回路の前記出力と、前記第２のフリップフロップ回路の前記反転出力とを入力とするオア回路と、
前記第１のフリップフロップの前記出力と、前記オア回路の出力の一方を選択する選択回路とを有することを特徴とする付記５記載の分周回路。
（付記８）  該分周回路が複数段カスケード接続された
ことを特徴とする付記５記載の分周回路。
（付記９）  第１段の分周回路の前記クロック入力端子に前記クロックが入力され、
該第１段の分周回路の前記クロック出力端子が出力する第１分周クロックが第２段の分周回路に入力されると共に、該第１段の分周回路の前記モード制御入力端子が該第２段の分周回路の前記モード出力端子に接続され、
Ｍを３以上の整数とすると、第Ｍ−１段の分周回路の前記クロック出力端子が第Ｍ段の分周回路の前記クロック入力端子に接続されると共に、該第Ｍ−１段の分周回路の前記モード制御入力端子が該第Ｍ段の分周回路の前記モード出力端子に接続され、
該第Ｍ段の分周回路の前記クロック出力端子から第Ｍ分周クロックが出力される
ことを特徴とする付記８記載の分周回路。
（付記１０）  該第１〜第Ｍ段の分周回路の夫々の前記一対のプログラム入力端子に入力される前記信号の論理値の組み合わせにより、該カスケード接続された分周回路の分周数が２Ｍ〜（３×２Ｍ−２）に可変設定される
ことを特徴とする付記９記載の分周回路。
（付記１１）  付記９又は１０記載の分周回路と、
位相周波数検出回路と、
該位相周波数検出回路の出力に応答してクロックを出力する電圧制御発振器と、
分周設定入力信号が入力されるΔΣ変調器と、
該ΔΣ変調器の出力をデコードするデコーダと備え、
該第Ｍ段の分周回路の前記クロック出力端子から出力される第Ｍ分周クロックは該位相周波数検出回路及び該ΔΣ変調器に入力され、
該電圧制御発振器が前記クロックを出力し、前記クロックは該第１段の分周回路の前記クロック入力端子に入力され、
該デコーダの出力は該第１段〜第Ｍ段の分周回路の対応する前記プログラム入力端子に入力される
ことを特徴とするシンセサイザ。
（付記１２）  該ΔΣ変調器は３次マッシュΔΣ変調器からなり、
該カスケード接続された分周回路の分周数の中心値は（２Ｍ＋３）〜（３×２Ｍ−５）に設定されて小数分周が設定される
ことを特徴とする付記１１記載のシンセサイザ。
（付記１３）  Ｍ＝３又はＭ＝４である
ことを特徴とする付記１１又は１２記載のシンセサイザ。
【００４３】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００４４】
【図１】従来の分周回路の一例を示す回路図である。
【図２】従来の分周回路の他の例を示す回路図である。
【図３】図２に示す分周回路の動作を説明するタイミングチャートである。
【図４】図２に示す分周回路の分周数を示す図である。
【図５】本発明の第１実施例を示す回路図である。
【図６】第１実施例の組み合わせ回路の一例をより詳細に示す回路図である。
【図７】本発明の第２実施例を示す回路図である。
【図８】第２実施例の組み合わせ回路の一例をより詳細に示す回路図である。
【図９】第２実施例の組み合わせ回路の他の例をより詳細に示す回路図である。
【図１０】第２実施例の組み合わせ回路の更に他の例をより詳細に示す回路図である。
【図１１】本発明の第３実施例を示す回路図である。
【図１２】第３実施例の組み合わせ回路の一例をより詳細に示す回路図である。
【図１３】本発明の第４実施例を示す回路図である。
【図１４】図１３に示す分周回路の動作を説明するタイミングチャートである。
【図１５】図１３に示す分周回路の動作を説明するタイミングチャートである。
【図１６】図１３に示す分周回路の分周数を示す図である。
【図１７】図１３に示す分周回路を有するフラクショナルＮシンセサイザ（ΔΣＰＬＬ）を示す回路図である。
【図１８】第３実施例の第１変形例を示す回路図である。
【図１９】第３実施例の第２変形例を示す回路図である。
【図２０】第４実施例の変形例を示す回路図である。
【図２１】図２０に示す分周回路の動作を説明するタイミングチャートである。
【符号の説明】
【００４５】
２１，４１，５１，５１−１〜５１−３，５１Ａ      分周回路
３１，３２      フリップフロップ回路
３３−１，３３−２，３３−３      組み合わせ回路
７１      ΔΣ変調器
７２      デコーダ
７３      ＶＣＯ
７４      ＰＦＤ
ＣＫＩＮ      クロック入力端子
ＣＫＯＵＴ      クロック出力端子
ＰＲＧＡ，ＰＲＧＢ      プログラム入力端子
ＭＯＤＩＮ      モード制御入力端子
ＭＯＤＯＵＴ      モード制御出力端子
【図１】
2009130760.tif 000003
【図２】
2009130760.tif 000004
【図３】
2009130760.tif 000005
【図４】
2009130760.tif 000006
【図５】
2009130760.tif 000007
【図６】
2009130760.tif 000008
【図７】
2009130760.tif 000009
【図８】
2009130760.tif 000010
【図９】
2009130760.tif 000011
【図１０】
2009130760.tif 000012
【図１１】
2009130760.tif 000013
【図１２】
2009130760.tif 000014
【図１３】
2009130760.tif 000015
【図１４】
2009130760.tif 000016
【図１５】
2009130760.tif 000017
【図１６】
2009130760.tif 000018
【図１７】
2009130760.tif 000019
【図１８】
2009130760.tif 000020
【図１９】
2009130760.tif 000021
【図２０】
2009130760.tif 000022
【図２１】
2009130760.tif 000023