(57)【要約】【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路７と、受信信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測するエッジ検出回路２およびカウンタ３と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路４と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ５と、を備えることとした。【選択図】        図１
2009267646.tif 000002
【特許請求の範囲】
【請求項１】
マンチェスタ符号化された信号を受信する受信手段と、
受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて当該受信信号の伝送速度を判定する伝送速度判定手段と、
前記受信手段が受信した信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測する観測手段と、
前記観測手段による観測結果および前記伝送速度判定手段による判定結果に基づいて波形歪みを検出する波形歪み検出手段と、
前記波形歪み検出手段で波形歪みが検出された場合に波形歪み発生期間、受信信号を反転させることにより波形の補正を行う波形補正手段と、
を備えることを特徴とするデューティ補正回路。
【請求項２】
受信信号に含まれるインパルスノイズを除去する多数決回路、
をさらに備え、
前記伝送速度判定手段は、前記多数決回路によりインパルスノイズが除去された後の受信信号を利用して伝送速度を判定することを特徴とする請求項１に記載のデューティ補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マンチェスタ符号化された受信信号を正しいデューティ比の信号に補正するデューティ補正回路に関する。
【背景技術】
【０００２】
マンチェスタ符号化された受信信号を復調するにあたって受信信号のデューティ比を補正する従来のデューティ補正回路の一例として下記特許文献１に記載のデューティ補正回路が存在する。このデューティ補正回路は、システムにおいて予め設定された１種類の伝送速度の受信信号を対象として補正を行うものである。具体的には、マンチェスタ符号の立上りエッジと立下りエッジの間隔が０．５シンボル周期または１シンボル周期である特徴、すなわち、０．５シンボル周期毎または１シンボル周期毎にゼロクロス点を有する特徴を利用し、受信信号のエッジ（ゼロクロス点）を検出後、次にエッジを検出するまでの時間が０．５シンボル周期未満の場合は０．５シンボル周期で信号レベルが変化する（ゼロクロスする）ように、また、次にエッジを検出するまでの時間が１シンボル周期を超える場合には、１シンボル周期で信号レベルが変化するように、受信信号を補正する。
【０００３】
【特許文献１】特開２００２−３５４０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のデューティ補正回路は、単一の伝送速度（シンボル周期）でマンチェスタ符号化された受信信号のデューティ比を補正する回路であり、複数の伝送速度（例えば、106kbps,212kbps,424kbps）に対応していなかった。このため、単一の受信装置で複数の伝送速度の受信信号（例えば106kbpsの受信信号と212kbpsの受信信号）を受信しなければならないようなシステムに従来のデューティ補正回路を適用する場合、各伝送速度の信号に対して個別に補正回路を設ける必要があり、装置規模やコストが増大してしまう、という問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、伝送速度が異なる複数のマンチェスタ符号化された信号を対象としてデューティ比を補正可能な複数の伝送速度に対応してマンチェスタ符号化された信号のデューティ比を補正可能なデューティ補正回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、マンチェスタ符号化された信号を受信する受信手段と、受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて当該受信信号の伝送速度を判定する伝送速度判定手段と、前記受信手段が受信した信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測する観測手段と、前記観測手段による観測結果および前記伝送速度判定手段による判定結果に基づいて波形歪みを検出する波形歪み検出手段と、前記波形歪み検出手段で波形歪みが検出された場合に波形歪み発生期間、受信信号を反転させることにより波形の補正を行う波形補正手段と、を備えることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、連続する２つの立上りエッジまたは立下りエッジの間隔に基づいて受信信号の伝送速度を判定し、判定結果に従って受信信号の波形補正（デューティ比補正）動作を実行することとしたので、伝送速度が異なるマンチェスタ符号化信号のデューティ比を単一の回路で補正できる、という効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明にかかるデューティ補正回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【０００９】
実施の形態１．
図１は、本発明にかかるデューティ補正回路の実施の形態１の構成例を示す図である。このデューティ補正回路（以下、単に補正回路と記載する）は、入力端子１、エッジ検出回路２、カウンタ３歪み検出回路４、セレクタ５、反転回路６、シンボル周期判定回路７および出力端子８を備え、受信装置１０を構成している。
【００１０】
入力端子１は、マンチェスタ符号化された受信信号の入力端子である。エッジ検出回路２は、受信信号のエッジ（立上りエッジおよび立下りエッジ）検出を行い、エッジを検出した場合には後段のカウンタ３に対してリセットパルス（RESET）を出力する。カウンタ３は、常時動作を行い、クロック周期でカウントアップを行う。また、エッジ検出回路２からのリセットパルスを検出した場合にはリセットする（カウント値を初期化する）。歪み検出回路４は、カウンタ３の出力信号（カウント値）、エッジ検出回路２の出力信号およびシンボル周期判定回路の出力信号に基づいて受信信号の波形歪みを検出し、検出結果を示すセレクタ信号を出力することによりセレクタ５を制御する。セレクタ５は、歪み検出回路４から受け取ったセレクタ信号に従い、入力端子１から入力された受信信号または反転回路６から入力された信号の一方を選択して出力することによりデューティ比が補正された受信信号（図示した補正信号）を生成する。出力端子８は、セレクタ５から出力された補正信号を出力する。
【００１１】
また、シンボル周期判定回路７は、立上りエッジ検出回路７１、カウンタ７２、立上りエッジ周期検出回路７３および伝送速度判定回路７４を備え、これらの構成要素が後述する処理を実行することにより、入力端子１から入力された受信信号の伝送速度を判別し、判別結果を歪み検出回路４へ通知する。
【００１２】
立上りエッジ検出回路７１は、受信信号の立上りエッジ検出を行い、立上りエッジを検出した場合にはその旨を示す信号（立上りエッジ検出パルス）をカウンタ７２および立上りエッジ周期検出回路７３へ出力する。カウンタ７２は、クロック周期でカウントアップを行うカウンタであり、たとえば、受信信号の伝送速度判定が終了していない状態かつカウント動作を行っていない状態で立上りエッジ検出回路７１から立上りエッジ検出パルスが入力されるとカウント値を初期化して動作を開始する。また、カウント動作中に再度立上りエッジ検出パルスが入力されるとカウントを停止する。立上りエッジ周期検出回路７３は、立上りエッジ検出回路７１からの出力信号（立上りエッジ検出パルス）およびカウンタ７２からの出力信号（カウント値）に基づいて隣り合った立上りエッジ間の周期を検出する。伝送速度判定回路７４は、立上りエッジ周期検出回路により検出された周期に基づいて受信信号の伝送速度を判定し、判定結果に従ったデューティ比補正処理が実行されるように、歪み検出回路４の動作パラメータ設定を変更する。なお、本実施の形態では、補正回路が使用する基準クロックを動作周波数が６．７８ＭＨｚのクロックとして説明を行う。
【００１３】
ここで、本実施の形態の補正回路の詳細動作を説明する前に、動作の概要を図２に基づいて説明する。図２は、受信信号とデューティ比補正動作の関係を例示した図である。図２に示したように、本実施の形態の補正回路は、信号の受信動作を開始すると、まずシンボル周期（伝送速度）の判定処理を実行し、シンボル周期の判定が終了すると、判定結果に従ったデューティ補正処理を開始し、デューティ比が調整された受信信号を生成する。この結果、受信装置はデューティ比が調整された受信信号の復調を行うことになり、ビット誤り率の低い復調が実現される。
【００１４】
つづいて、本実施の形態の補正回路が扱う信号（マンチェスタ符号化された受信信号）について説明する。図３は、本実施の形態の補正回路に入力される受信信号の一例を示す図であり、補正回路に入る受信信号の始めの部分（プリアンブルパターン前半部分）の例を示している。また、同一ビットパターンの信号が異なる伝送速度で送信された場合の各信号の関係を示したタイミングチャートである。図３では、マンチェスタ符号の“１０”がデータ「１」を示し、“０１”がデータ「０」を示す場合の例を示している。
【００１５】
図３においては、最上段から４番目までの４つの信号（信号３１ａ，信号３１ｂ，信号３１ａ’，信号３１ｂ’）が４２４ｋｂｐｓの信号を示し、５番目から８番目までの４つの信号（信号３２ａ，信号３２ｂ，信号３２ａ’，信号３２ｂ’）が２１２ｋｂｐｓの信号を示し、９番目以降の４つの信号（信号３３ａ，信号３３ｂ，信号３３ａ’，信号３３ｂ’）が１０６ｋｂｐｓの信号を示している。また、各伝送速度の４つの信号は、上から順番に、伝送データが“１１”で歪み成分を含まないマンチェスタ符号（信号ＸＸａ）、伝送データが“１０”で歪み成分を含まないマンチェスタ符号（信号ＸＸｂ）、伝送データが“１１”で歪み成分を含んだマンチェスタ符号（信号ＸＸａ’）、伝送データが“１０”で歪み成分を含んだマンチェスタ符号（信号ＸＸｂ’）、である（ＸＸ＝３１，３２，３３）。また、図３に示した<6>，<10>，<14>，<16>などはその区間（隣り合った立上りエッジと立下りエッジの間）におけるカウンタ７２のカウント数（その区間で何回カウントアップされるかを示す数）である。
【００１６】
ここで、４２４ｋｂｐｓの信号のシンボル周期をＴ1、２１２ｋｂｐｓの信号のシンボル周期をＴ2、１０６ｋｂｐｓの信号のシンボル周期をＴ3とした場合、「Ｔ2＝Ｔ1×２」，「Ｔ3＝Ｔ1×４」が成立する。また、受信信号が歪み成分を含まない場合、隣り合った立上りエッジの間隔（立上りエッジ周期）は、４２４ｋｂｐｓの信号ではＴ1またはＴ1×１．５、２１２ｋｂｐｓの信号ではＴ2またはＴ2×１．５、１０６ｋｂｐｓの信号ではＴ3またはＴ3×１．５、となることがわかる。なお、図３から、立上りエッジ周期がシンボル周期と一致するのは伝送データのビット状態が変化しない場合（同じデータが連続する場合）、立上りエッジ周期がシンボル周期の１．５倍となるのは伝送データのビット状態が変化する場合である。そして、上述したようにクロックの動作周波数が６．７８ＭＨｚ、カウンタ７２はクロック周期に同期してカウントアップを行うため、クロック周期をＴCとした場合、４２４ｋｂｐｓの信号における立上りエッジ周期はＴ1＝６．７８／０．４２４×ＴC＝１６ＴCまたはＴ1×１．５＝２４ＴCとなる。すなわち、４２４ｋｂｐｓの信号における立上りエッジ周期はカウンタ７２が１６回カウントアップする時間または２４回カウントアップする時間となる。同様に、２１２ｋｂｐｓの信号における立上りエッジ周期は３２ＴCまたは４８ＴCとなり、１０６ｋｂｐｓの信号における立上りエッジ周期は６４ＴCまたは９６ＴCとなる。なお、立上りエッジではなく立下りエッジに着目した場合であっても、隣り合った立下りエッジの間隔（立下りエッジ周期）は上述した立上りエッジ周期と同じ特徴を有する。また、プリアンブルパターンの前半部分の信号を例にとって説明を行ったが、これ以外の部分でも同じ特徴を有する。
【００１７】
また、図４は、マンチェスタ符号の“０１”がデータ「１」を示し、“１０”がデータ「０」を示す場合の受信信号の一例を示す図であり、図３と同じく補正回路に入る受信信号の始めの部分（プリアンブルパターン前半部分）の例を示している。
【００１８】
図４においても、図３と同様に、最上段から４番目までの４つの信号（信号４１ａ，信号４１ｂ，信号４１ａ’，信号４１ｂ’）が４２４ｋｂｐｓの信号を示し、５番目から８番目までの４つの信号（信号４２ａ，信号４２ｂ，信号４２ａ’，信号４２ｂ’）が２１２ｋｂｐｓの信号を示し、９番目以降の４つの信号（信号４３ａ，信号４３ｂ，信号４３ａ’，信号４３ｂ’）が１０６ｋｂｐｓの信号を示している。また、各伝送速度の４つの信号は、上から順番に、伝送データが“１１”で歪み成分を含まないマンチェスタ符号、伝送データが“１０”で歪み成分を含まないマンチェスタ符号、伝送データが“１１”で歪み成分を含んだマンチェスタ符号、伝送データが“１０”で歪み成分を含んだマンチェスタ符号、である。なお、図３と同様に、<6>，<10>，<14>，<16>などはその区間におけるカウンタ７２のカウント数である。
【００１９】
この場合も、４２４ｋｂｐｓの信号のシンボル周期をＴ1、２１２ｋｂｐｓの信号のシンボル周期をＴ2、１０６ｋｂｐｓの信号のシンボル周期をＴ3とした場合、「Ｔ2＝Ｔ1×２」，「Ｔ3＝Ｔ1×４」が成立する。また、受信信号が歪み成分を含まない場合、隣り合った立上りエッジの間隔（立上りエッジ周期）は、４２４ｋｂｐｓの信号ではＴ1またはＴ1×１．５、２１２ｋｂｐｓの信号ではＴ2またはＴ2×１．５、１０６ｋｂｐｓの信号ではＴ3またはＴ3×１．５、となることがわかる。立上りエッジではなく立下りエッジに着目した場合であっても、隣り合った立下りエッジの間隔（立下りエッジ周期）は上述した立上りエッジ周期と同じ特徴を有する。
【００２０】
したがって、シンボル周期判定回路７は、図３および図４に示した特徴を利用して入力信号である受信信号のシンボル周期（伝送速度）を判定する。以下、シンボル周期判定回路７の動作を中心に、本実施の形態の補正回路の動作を図５に基づいて説明する。ここで、本実施の形態では、受信信号の伝送速度が４２４ｋｂｐｓ、２１２ｋｂｐｓおよび１０６ｋｂｐｓのいずれかとなる場合の動作例について説明する。なお、図５は、本実施の形態の補正回路の動作例を示すフローチャートである。参考までに、本実施の形態で前提とするデータとマンチェスタ符号の対応関係を図６に示す。図６に示したように、本実施の形態では、データ（ＮＲＺ信号）の「０」にマンチェスタ符号“０１”が対応し、「１」にマンチェスタ符号“１０”が対応する場合を考える。
【００２１】
本実施の形態の補正回路において、受信信号が入力され、シンボル周期判定回路７の立上りエッジ検出回路７１が立上りエッジを検出すると（ステップＳ１）、立上りエッジ検出回路７１は、立上りエッジ検出パルスをカウンタ７２および立上りエッジ周期検出回路７３に対して出力する。カウンタ７２は、動作停止中に立上りエッジ検出パルスを受け取るとカウント値を初期化するとともにクロック周期に同期したカウントアップ動作を開始する。なお、立上りエッジ周期検出回路７３は、この時点では、何も行わず、１回目の立上りエッジ検出パルスを受信したことを記憶する。そして、立上りエッジ検出回路７１が次の立上りエッジを検出し、立上りエッジ検出パルスを出力すると、これを受け取ったカウンタ７２はカウントアップ動作を停止し、立上りエッジ周期検出回路７３は、カウンタ７２から出力されるカウント値を取得することにより立上りエッジ周期を検出する（ステップＳ２）。なお、カウンタ７２を常時動作させておき（途中でカウント値をリセットしない）、立上りエッジ周期検出回路７３は、立上りエッジ検出パルスを受信する度にカウンタ７２のカウント値を取得し、取得したカウント値の差を求めて立上りエッジ周期を算出するような構成としてもよい。
【００２２】
立上りエッジ周期検出回路７３により立上りエッジ周期が検出されると、次に伝送速度判定回路７４が、ステップＳ３およびＳ４を実行し、受信信号の伝送速度を立上りエッジ周期に基づいて判定する。このとき、上述した立上りエッジ周期の特徴、を利用して判定を行う。すなわち、波形歪みを有さない場合、伝送速度が４２４ｋｂｐｓの信号では、立上りエッジ周期がカウント数１６または２４に相当し、伝送速度が２１２ｋｂｐｓの信号では、立上りエッジ周期がカウント数３２または４８に相当し、伝送速度が１０６ｋｂｐｓの信号では、立上りエッジ周期がカウント数６４または９６に相当することを利用する。
【００２３】
判定処理を具体的に示すと、伝送速度判定回路７４は、まず、立上りエッジ周期に相当するカウント数Ｎが「Ｎ≦２８」を満たすかどうかを判定し（ステップＳ３）、「Ｎ≦２８」が成立していれば（ステップＳ３，Ｙｅｓ）、シンボル周期がＴ1、すなわち伝送速度が４２４ｋｂｐｓの信号であると判定する（ステップＳ５）。なお、Ｎを「２８」と比較するのは、伝送速度が４２４ｋｂｐｓの場合のとりうるカウント数の大きい側が「２４」であるのに対して伝送速度が２１２ｋｂｐｓの場合のとりうるカウント数の小さい側が「３２」であるためであり、これらの中間値とカウント数Ｎを比較することとした。
【００２４】
一方、「Ｎ≦２８」が成立しなければ（ステップＳ３，Ｎｏ）、さらに、「Ｎ≦５６」が成立するかどうか、すなわち「２８＜Ｎ≦５６」が成立するかどうかを判定する（ステップＳ４）。そして、「Ｎ≦２８」が成立していれば（ステップＳ４，Ｙｅｓ）、シンボル周期がＴ2、すなわち伝送速度が２１２ｋｂｐｓの信号であると判定する（ステップＳ８）。これに対して、「Ｎ≦２８」が成立しなければ（ステップＳ４，Ｎｏ）、シンボル周期がＴ3、すなわち伝送速度が１０６ｋｂｐｓの信号であると判定する（ステップＳ１１）。なお、Ｎを「５６」と比較するのは、伝送速度が２１２ｋｂｐｓの場合のとりうるカウント数の大きい側が「４８」であるのに対して伝送速度が１０６ｋｂｐｓの場合のとりうるカウント数の小さい側が「６４」であるためであり、これらの中間値とカウント数Ｎを比較することとした。
【００２５】
伝送速度判定回路７４による判定結果は歪み検出回路４へ出力され、歪み検出回路４は、受け取った判定結果に従った動作（セレクタ５の制御）を行う。この結果、受信信号のデューティ比が補正され、補正後の信号（補正信号）がセレクタ５から出力される（ステップＳ６、Ｓ７、Ｓ９、Ｓ１０、Ｓ１２、Ｓ１３）。
【００２６】
ここで、伝送速度判定回路７４による判定結果に応じて実行されるステップＳ６、Ｓ９およびＳ１２のデューティ比補正動作について説明する。
【００２７】
ステップＳ６で実行される、伝送速度４２４ｋｂｐｓの受信信号に対する補正動作について図７−１を参照しながら説明する。なお、図７−１は、伝送速度が４２４ｋｂｐｓの受信信号に対して実行する補正動作の様子を示す図である。また、図示した<6>，<8>，<16>などは各区間（隣り合った立上りエッジと立下りエッジの間）におけるカウンタ３のカウント数を示している。
【００２８】
伝送速度を４２４ｋｂｐｓと判定すると、伝送速度判定回路７４は歪み検出回路４に対して、長パルス用設定値“１６”および短パルス用設定値“８”を通知する。これらの通知を受けた歪み検出回路４は、通知内容に対応した動作（４２４ｋｂｐｓの受信信号を補正するための動作）を実行する。
【００２９】
まず、エッジ検出回路２から歪み検出回路４に対して出力されるリセットパルスのパルス幅が長パルス用設定値“１６”より大きくなった場合の動作（波形歪により大きくなったパルス幅を正常なパルス幅に調整する動作）について説明する。エッジ検出回路２において、受信信号に対して、図７−１の立上りエッジ＃１Ｃが検出されたとする。すると、カウンタ３ではエッジ検出回路２から出力されるリセットパルスによりカウンタ３をリセットする。カウンタ出力が“１”〜“１６”の間は波形歪み検出回路４からセレクタ信号“Ｌ”が出力され、セレクタ５では受信信号を選択して出力する。そして、次のエッジ＃１Ｄが検出される前にカウンタ３の出力が“１７”となった場合、波形歪み検出回路４ではカウンタ出力が長パルス用設定値“１６”を超えたことから波形歪みと判断し、セレクタ信号“Ｈ”を出力する。セレクタ５では反転回路６から出力された受信信号の反転信号を選択して出力する。これにより、受信信号の“Ｈ”が強制的に“Ｌ”となるため、補正信号のデューティ比が改善される。
【００３０】
次に、パルス幅が短パルス用設定値“８”より小さくなった場合の動作（波形歪により小さくなったパルス幅を正常なパルス幅に調整する動作）について説明する。エッジ検出回路２において、図７−１の立上りエッジ＃１Ａが検出されたとする。すると、カウンタ３ではエッジ検出回路２から出力されるリセットパルスによりカウンタ３をリセットする。ここで、波形歪みを有していなければ、カウンタ３の出力が“１”〜“８”の間は波形歪み検出回路４からセレクタ信号“Ｌ”が出力され、セレクタ５ではセレクタ信号“Ｌ”に対応する信号である受信信号を選択して出力するはずである。しかしながら、図７−１の例では、カウンタ３の出力が“８”となる前に次のエッジ＃１Ｂを検出しエッジ検出回路２はリセットパルスを出力し、これを受け取ることによりカウンタ３はリセットされる。このとき、同じリセットパルスを受け取った波形歪み検出回路４ではカウンタが“６”（短パルス用設定値“８”以下）の時に次エッジが来たと判断し、波形歪みと判断してセレクタ信号“Ｈ”を出力する。セレクタ信号“Ｈ”を受け取ったセレクタ５ではセレクタ信号“Ｈ”に対応する信号である反転回路６の出力信号（受信信号の反転信号）を選択して出力する。これにより、受信信号の“Ｌ”が強制的に“Ｈ”となるため、受信信号のデューティ比が改善される。また、この場合、歪み補正を行っている間、カウンタ３の動作を停止させるために波形歪み検出回路４からカウンタ３に対してDISABLE信号を出力する。
【００３１】
つづいて、ステップＳ９で実行される伝送速度２１２ｋｂｐｓの受信信号に対する補正動作について図７−２を参照しながら説明する。なお、図７−２は、伝送速度が２１２ｋｂｐｓの受信信号に対して実行する補正動作の様子を示す図である。伝送速度を２１２ｋｂｐｓと判定すると、伝送速度判定回路７４は歪み検出回路４に対して、長パルス用設定値“３２”および短パルス用設定値“１６”を通知する。これらの通知を受けた歪み検出回路４は、通知内容に対応した動作（２１２ｋｂｐｓの受信信号を補正するための動作）を実行する。
【００３２】
長パルス用設定値“３２”および短パルス用設定値“１６”の通知を受けた歪み検出回路４における動作は、上述したステップＳ６での補正動作と基本的に同じである。すなわち、エッジ検出回路２が立上りエッジを検出してリセットパルスを出力すると、リセットパルスの出力先の一つであるカウンタ３は、リセットを実行した後カウントを開始する。一方、リセットパルスのもう一方の出力先である歪み検出回路４は、セレクタ信号“Ｌ”の出力を開始し、その後、カウンタ３によるカウント値が短パルス用設定値（１６）に達する前に次のリセットパルスを受け取った場合、セレクタ信号を“Ｈ”に切り換える。また、カウンタ３によるカウント値が長パルス用設定値（３２）に達したにもかかわらず次のリセットパルスを受け取らなかった場合にも、セレクタ信号を“Ｈ”に切り換える。
【００３３】
これにより、波形歪によりパルス幅が通常よりも短くなった場合および通常よりも長くなった場合のいずれの場合にも正常なパルス幅（デューティ比）に改善され、改善後の信号（補正信号）が出力端子８から出力される。
【００３４】
また、ステップＳ１２で実行される伝送速度１０６ｋｂｐｓの受信信号に対する補正動作（図７−３参照）も、歪み検出回路４がセレクタ５へ通知する設定値の値が異なるだけであり上述したステップＳ６，Ｓ９の動作と同じである。
【００３５】
すなわち、伝送速度を１０６ｋｂｐｓと判定すると、伝送速度判定回路７４は歪み検出回路４に対して、長パルス用設定値“６４”および短パルス用設定値“３２”を通知する。長パルス用設定値“６４”および短パルス用設定値“３２”の通知を受けた歪み検出回路４においては、エッジ検出回路２から受け取るリセットパルスとそのときのカウンタ３によるカウント値に基づいてセレクタ信号を制御する。具体的には、リセットパルスを受け取るとセレクタ信号“Ｌ”の出力を開始し、その後、カウンタ３によるカウント値が短パルス用設定値（３２）に達する前に次のリセットパルスを受け取った場合、セレクタ信号を“Ｈ”に切り換える。また、カウンタ３によるカウント値が長パルス用設定値（６４）に達したにもかかわらず次のリセットパルスを受け取らなかった場合にも、セレクタ信号を“Ｈ”に切り換える。これにより、デューティ比が改善された信号（補正信号）が出力端子８から出力される。
【００３６】
このように、本実施の形態では、シンボル周期判定回路が隣り合った立上りエッジの間隔に基づいて受信信号の伝送速度を判定し、判定結果に従った設定にて受信信号のデューティ比補正動作を実行することとした。これにより、異なる伝送速度のマンチェスタ符号化された信号を受信する受信装置において、伝送速度が異なる信号のデューティ比を単一の回路で補正できる。
【００３７】
なお、上記説明では、シンボル周期判定回路７が立上りエッジの間隔（立ち上げりエッジ周期）を監視し、監視結果に基づいて受信信号の伝送速度を判定する構成をとる場合について説明を行ったが、図３や図４を用いた説明でも示したとおり、立上りエッジ周期と立下りエッジ周期は同じ特徴を有するため、立上りエッジではなく立下りエッジを検出するようにした場合（立上りエッジ検出回路７１に代えて立下りエッジを検出する回路を備えた構成とした場合）であっても同様の結果が得られる。また、マンチェスタ符号の“１０”をデータ「１」に対応させる場合、“０１”をデータ「１」に対応させる場合のいずれの構成に対しても本実施の形態のデューティ補正回路を適用可能である。
【００３８】
実施の形態２．
つづいて、実施の形態２のデューティ補正回路について説明する。図８は、実施の形態２のデューティ補正回路の構成例を示す図である。本実施の形態のデューティ補正回路は、実施の形態１のデューティ補正回路が備えるシンボル周期判定回路７に代えてシンボル周期判定回路７ａを備え、受信装置１０ａを構成している。また、シンボル周期判定回路７ａは、実施の形態１のシンボル周期判定回路７に対して多数決回路７５が追加された構成をとる。すなわち、本実施の形態のデューティ補正回路と実施の形態１のデューティ補正回路の違いは多数決回路７５を有するか否かである。したがって、本実施の形態では、実施の形態１と同一の構成要素については同じ符号を付して説明を省略することとし、実施の形態１と異なる多数決回路７５およびこれに関連する部分についてのみ説明を行う。
【００３９】
図９は、多数決回路７５の構成例を示す図でありこの多数決回路は、複数のＤＦＦ（Delay  Flip  Flop）回路７５１と、多数決実行回路７５２と、により構成される。図９に示したＤＦＦ回路（Ｄ）７５１は入力信号に対して１クロック周期相当の遅延を与える。多数決実行回路７５２は、各ＤＦＦ回路７５１からの出力信号の多数決をとることにより受信信号（多数決回路７５に対する入力信号）からインパルスノイズを除去する。
【００４０】
図１０は、多数決回路７５の内部動作例を示すタイミングチャートであり、受信信号（入力信号Ｓ７０）にインパルスノイズが含まれている場合の例を示している。
【００４１】
図１１は、多数決回路７５に入力される受信信号の一例を示す図であり、受信信号の始めの部分（プリアンブルパターン前半）が入力される場合の例を示している。また、同一ビットパターンの信号が異なる伝送速度で送信された場合の各信号の関係を示したタイミングチャートである。
【００４２】
図１１においては、最上段とその次の２つの信号（１番目と２番目の信号）が４２４ｋｂｐｓの信号を示し、３番目と４番目の信号が２１２ｋｂｐｓの信号を示し、５番目と６番目の信号を示している。また、各伝送速度の２つの信号は、上側が伝送データ“１１１”を示すマンチェスタ符号、下側が伝送データ“１０１”を示すマンチェスタ符号、である。<8>，<14>，<16>などはその区間（インパルスノイズを含まない隣り合った立上りエッジと立下りエッジの間）におけるカウンタ７２のカウント数を示す。
【００４３】
また、図１２は、多数決回路７５から出力される信号の一例を示す図であり、図１１で示した入力信号に対する出力信号（インパルスノイズが除去された受信信号）を示している。
【００４４】
図１３は、実施の形態２の補正回路の動作例を示すフローチャートであり、実施の形態１の補正回路による動作例を示すフローチャート（図５）に対してステップＳ２１が追加されたものとなる。その他のステップＳ１〜Ｓ１３の処理については実施の形態１で説明したとおりである。ここでは新たに追加されたステップＳ２１における処理について、図９〜図１２を参照しながら説明する。なお、実施の形態１と同様に、基準クロックの動作周波数を６．７８ＭＨｚとし、受信信号の伝送速度が４２４ｋｂｐｓ、２１２ｋｂｐｓおよび１０６ｋｂｐｓのいずれかとなる場合の例について説明する。
【００４５】
ステップＳ２１では、多数決回路７５が受信信号からインパルスノイズを除去する。具体的には、多数決回路７５では、入力された受信信号Ｓ７０（図９参照）に対する各ＤＦＦ回路７５１からの出力（出力信号Ｓ７１〜Ｓ７８）を多数決実行回路７５２が取込み、図１０に示したように、多数決実行回路７５２は、５／８の多数決をとる（入力信号の過半数が示す値を選択して出力する）ことによりインパルスノイズを除去し、インパルスノイズが除去された信号Ｓ７９を出力する。すなわち、多数決回路７５は、図１１示したようなインパルスノイズを含んだ、ビットパターンが“１１１”の４２４ｋｂｐｓ受信信号および“１０１”の４２４ｋｂｐｓ受信信号、ビットパターンが“１１１”の２１２ｋｂｐｓ受信信号および“１０１”の２１２ｋｂｐｓ受信信号、ビットパターンが“１１１”の１０６ｋｂｐｓ受信信号および“１０１”の１０６ｋｂｐｓ受信信号、からインパルスノイズを除去し、図１２に示したようなインパルスノイズを含まない信号（インパルスノイズ除去後の信号）Ｓ７９を生成する。なお、図１１に示した受信信号Ｓ７０の各立上りエッジ（立上りエッジ＃１ａ，＃１ｂ，…，＃２ａ，＃２ｂ，…，＃３ａ，＃３ｂ，…）は、多数決回路７５の影響により遅延が与えられ、図１２に示した各立上りエッジ（立上りエッジ＃１ａ’，＃１ｂ’，…，＃２ａ’，＃２ｂ’，…，＃３ａ’，＃３ｂ’，…）となる。
【００４６】
なお、上記説明では、多数決回路７５によりインパルスノイズが除去された信号を立上りエッジ検出回路７１のみへ入力させる構成について示したが、エッジ検出回路２やセレクタ５、反転回路６に対しても入力させる構成としてもよい。すなわち入力端子１から入力された受信信号に対して多数決回路７５がインパルスノイズを除去するための処理を実行し、得られた信号をエッジ検出回路２、セレクタ５、反転回路６およびシンボル周期判定回路７へ入力させる構成としてもよい。また、多数決回路７５が備えるＤＦＦ回路７５１の数は８に限定されない。
【００４７】
このように、本実施の形態では、多数決決回路を利用し、受信信号に含まれるインパルスノイズを除去してから伝送速度の判定を行うこととした。これにより、判定精度を向上させることができる。
【産業上の利用可能性】
【００４８】
以上のように、本発明にかかるデューティ補正回路は、受信装置のビット誤り率を改善する場合に有用であり、特に、マンチェスタ符号化された受信信号に含まれる波形歪み成分を除去し、デューティ比を改善させる場合に適している。
【図面の簡単な説明】
【００４９】
【図１】本発明にかかるデューティ補正回路の実施の形態１の構成例を示す図である。
【図２】受信信号とデューティ比補正動作の関係を例示した図である。
【図３】実施の形態１の補正回路に入力される受信信号の一例を示す図である。
【図４】実施の形態１の補正回路に入力される受信信号の一例を示す図である。
【図５】実施の形態１の補正回路の動作例を示すフローチャートである。
【図６】データ（ＮＲＺ信号）とマンチェスタ符号との対応関係を示す図である。
【図７−１】伝送速度が４２４ｋｂｐｓの受信信号に対して実行する補正動作の様子を示す図である。
【図７−２】伝送速度が２１２ｋｂｐｓの受信信号に対して実行する補正動作の様子を示す図である。
【図７−３】伝送速度が１０６ｋｂｐｓの受信信号に対して実行する補正動作の様子を示す図である。
【図８】実施の形態２のデューティ補正回路の構成例を示す図である。
【図９】多数決回路の構成例を示す図である。
【図１０】多数決回路の動作例を示すタイミングチャートである。
【図１１】多数決回路に入力される受信信号の一例を示す図である。
【図１２】多数決回路から出力される信号の一例を示す図である。
【図１３】実施の形態２の補正回路の動作例を示すフローチャートである。
【符号の説明】
【００５０】
１  入力端子
２  エッジ検出回路
３、７２  カウンタ
４  歪み検出回路
５  セレクタ
６  反転回路
７、７ａ  シンボル周期判定回路
８  出力端子
１０、１０ａ  受信装置
７１  立上りエッジ検出回路
７３  立上りエッジ周期検出回路
７４  伝送速度判定回路
７５  多数決回路
７５１  ＤＦＦ回路
７５２  多数決実行回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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