(57)【要約】【課題】クロック位相余裕を拡大できる分離回路および半導体装置を提供する。【解決手段】  本高速分離回路は、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐとＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐを並列配置する。前者は、クロック信号がハイレベルのとき直列データ信号のデータを透過し、クロック信号がローレベルのときクロック信号の立下り時点における直列データ信号のデータを保持する○印付きのラッチ回路と、クロック信号がローレベルのとき直列データ信号のデータを透過し、クロック信号がハイレベルのときクロック信号の立ち上がり時点における直列データ信号のデータを保持する○印なしラッチ回路からなる。２個の○印付きのラッチ回路と１個の○印なしラッチ回路とが直列に交互に接続されている。後者は、前者における接続の順番と逆の順番で、２個の○印付きのラッチ回路と２個の○印なしラッチ回路とが直列に交互に接続されている。【選択図】図５
2009206561.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号がハイレベルのとき入力信号のデータを透過し、前記クロック信号がローレベルのとき前記クロック信号の立下り時点における前記入力信号の前記データを保持する第１のラッチ回路と、
前記クロック信号が前記ローレベルのとき前記入力信号のデータを透過し、前記クロック信号が前記ハイレベルのとき前記クロック信号の立ち上がり時点における前記入力信号の前記データを保持する第２のラッチ回路とが、前記入力信号に対して直列に交互に接続された第１の回路と、
前記第１の回路における前記第１のラッチ回路と前記第２のラッチ回路との接続の順番と逆の順番で、前記第１のラッチ回路と前記第２のラッチ回路とが、前記入力信号に対して直列に交互に接続された第２の回路と、を並列配置してなる分離回路において、
前記第１の回路における前記第１のラッチ回路の個数と前記第２のラッチ回路の個数の総和はｎ（ｎ≧３の正数）であり、
前記第２の回路における前記第１のラッチ回路の個数と前記第２のラッチ回路の個数の総和はｎ＋１であることを特徴とする分離回路。
【請求項２】
前記クロック信号が入力される入力端子と、
前記第１の回路と前記入力端子を接続する第１のクロック信号回路と、
前記第２の回路と前記入力端子を接続する第２のクロック信号回路とを備える請求項１に記載の分離回路であって、
前記第１のクロック信号回路は、前記第１のラッチ回路および前記第２のラッチ回路とそれぞれ分岐接続し、かつ、前記第１のクロック信号回路の入力端子対向端にダミーバッファを有することを特徴とする分離回路。
【請求項３】
クロック信号がハイレベルのとき入力信号のデータを透過し、前記クロック信号がローレベルのとき前記クロック信号の立下り時点における前記入力信号の前記データを保持する１個の第１のラッチ回路と、
前記クロック信号が前記ローレベルのとき前記入力信号のデータを透過し、前記クロック信号が前記ハイレベルのとき前記クロック信号の立ち上がり時点における前記入力信号の前記データを保持する１個の第２のラッチ回路とが、前記入力信号に対して直列に接続された第１の回路と、
前記第１の回路における前記第１のラッチ回路と前記第２のラッチ回路との接続の順番と逆の順番で、前記第１のラッチ回路の個数と前記第２のラッチ回路の個数の総和が３となるように、前記第１のラッチ回路と前記第２のラッチ回路とが、前記入力信号に対して直列に交互に接続された第２の回路と、を並列配置してなる分離回路において、
前記クロック信号が入力される入力端子と、
前記第１の回路と前記入力端子を接続する第１のクロック信号回路と、
前記第２の回路と前記入力端子を接続する第２のクロック信号回路とを備え、
前記第１のクロック信号回路は、前記第１のラッチ回路および前記第２のラッチ回路と分岐接続し、かつ、前記第１のクロック信号回路の入力端子対向端にダミーバッファを有することを特徴とする分離回路。
【請求項４】
請求項１乃至３のいずれかに記載の分離回路は、１００Ｇｂｐｓ動作用の回路であることを特徴とする分離回路。
【請求項５】
請求項１乃至４のいずれかに記載の分離回路を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速の直列信号を低速の並列信号へ変換する分離回路および当該分離回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来の高速分離回路として、例えば図１に示す回路が知られている（非特許文献１および２参照）。尚、図１の回路構成は、非特許文献１のＦｉｇ．１および非特許文献２のＦｉｇ．１に記載されている構成と同等である。当該回路はビットレートｆ（ｂｐｓ）の直列データ信号をビットレートｆ／２（ｂｐｓ）の２並列信号に分離する。図１中、ＤＩはビットレートｆ（ｂｐｓ）のデータ入力端子、ＣＩは周波数ｆ／２（Ｈｚ）のクロック入力端子、ＤＯ１／ＤＯ２はビットレートｆ／２（ｂｐｓ）のデータ出力端子、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒは入力データバッファ、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒは入力クロックバッファである。Ｍａｓｔｅｒ  Ｌａｔｃｈはマスター・ラッチ回路、Ｓｌａｖｅ  Ｌａｔｃｈはスレーブ・ラッチ回路、ＭＳ  ｆｌｉｐ−ｆｌｏｐはマスター・ラッチ回路およびスレーブ・ラッチ回路で構成されるマスター・スレーブ型のフリップフロップ、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは２個のマスター・ラッチ回路およびスレーブ・ラッチ回路で構成されるマスター・スレーブ・マスター型のフリップフロップ、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒは出力データバッファである。
【０００３】
以下、本高速分離回路の動作について図１および図２を参照して説明する。図２は、図１に示す高速分離回路のタイミングチャートである。ＤＩに印加されるビットレートｆ（ｂｐｓ）の直列データ信号は、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐに分配される。また、ＣＩに印加された周波数ｆ／２（Ｈｚ）のクロック信号も、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒを介して、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐに分配される。
【０００４】
ここでｆｌｉｐ−ｆｌｏｐを構成しているラッチ回路のクロック入力部に注目すると、○印が付いているものと付いていないものがある。○印が付いているラッチ回路は、クロック信号がハイレベルのときには入力データを透過し、ローレベルのときにはクロック信号の立下り時点のデータを読み込み保持する。一方、○印が付いていないラッチ回路は、クロック信号のローレベル／ハイレベルにおける動作が○印がついているラッチ回路の逆となる。図２に示すように、ＭＳ  ｆｌｉｐ−ｆｌｏｐは初段のＭａｓｔｅｒ  Ｌａｔｃｈに○印が付いているので、クロック信号の立下り時点のデータを読み込む。データ読み込み後、クロック信号がローレベルの間はＭａｓｔｅｒ  Ｌａｔｃｈが保持したデータをＳｌａｖｅ  Ｌａｔｃｈが透過して出力し、クロック信号がハイレベルの間はＳｌａｖｅ  Ｌａｔｃｈ自身が保持したデータを出力する。これから、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＤＯ１にビットレートｆ／２（ｂｐｓ）に変換された信号が出力される。
【０００５】
一方、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは初段のＭａｓｔｅｒ  Ｌａｔｃｈに○印が付いていないので、クロック信号の立ち上がり時点のデータを読み込む。読み込んだ直後のクロック信号がハイレベルの間は初段のＭａｓｔｅｒ  Ｌａｔｃｈに保持されるだけで読み込んだデータは出力されず、その後のローレベルでＳｌａｖｅ  Ｌａｔｃｈに保持された出力を最終段のＭａｓｔｅｒ  Ｌａｔｃｈが透過して出力する。更に、その後のハイレベルでは最終段のＭａｓｔｅｒ  Ｌａｔｃｈに保持されたデータが出力され、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＤＯ２にビットレートｆ／２（ｂｐｓ）に変換された信号が出力される。
【０００６】
ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおいて、読み込んだ直後のクロック信号がハイレベルの間は読み込んだデータが出力されず、その後のローレベルで出力されるので、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐのデータの遷移時間点（以下、エッジとする。）がＭＳ  ｆｌｉｐ−ｆｌｏｐのエッジと一致する。これは、ＤＯ１とＤＯ２の出力データ信号間にタイミング差（以下、スキューとする。）が無いことを意味する。スキューが無いと、高速分離回路の後段に配置される回路が時間軸方向に余裕を持って処理できる。以上のようにして、ビットレートｆ（ｂｐｓ）の直列データ信号は１ビット置きにＤＯ１とＤＯ２に振り分けられ、ビットレートｆ／２（ｂｐｓ）の２並列信号に分離される。
【非特許文献１】Y.Nakasha, T.Suzuki, H.Kano, Y.Kawano,T.Takahashi, K.Makiyama, T.Hirose, and M.Takikawa, “An 80-Gbit/s 1:2 Demultiplexer in InP-based HEMT Technology”,2004 IEEE Radio Frequency Integrated Circuits Symposium,pp.321-324(2004)
【非特許文献２】Y.Suzuki, M.Mamada, and Z.Yamazaki, “A 100-Gb/s 1:2 Demultiplexer”,2006 Symposiumon VLSI Circuits, pp.124-125(2006)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の高速分離回路では、十分なクロック位相余裕が確保できないといった問題がある。ここで、クロック位相余裕とは分離回路が誤動作しないクロック信号の位相の範囲のことである。クロック位相余裕が大きいほど、クロック発生源の位相に関する条件は緩和されることから、大きなクロック位相余裕を持つことが分離回路では望まれる。
【０００８】
図３は、図１に示す高速分離回路におけるクロック位相余裕シミュレーションの結果である。図３では、図１に示す高速分離回路に入力するクロック信号の位相を６０度刻みで変化させたときの出力信号の変化の様子（シミュレーション）を示している。ここで、図３では、高速分離回路の動作速度は１００Ｇｂｐｓとした。すなわち、１００Ｇｂｐｓの直列データ信号と５０ＧＨｚのクロック信号を入力し、２並列の５０Ｇｂｐｓ信号を出力させている。なお、図３中、ＤＯ１はＤＯ１からの出力信号を示し、ＤＯ２はＤＯ２からの出力信号を示している。クロック信号の位相が６０度から１８０度の範囲で、ＤＯ１／ＤＯ２共に正常動作しており、クロック位相余裕は１２０度である。１２０度のクロック位相余裕とは、クロック信号の周期（以下、クロック周期とする。図３の条件では２０ｐｓ）の１／３の範囲（図３の条件では６．７ｐｓ）でしか誤動作しないことを意味している。しかし、高速分離回路の応用先によっては、より大きなクロック位相余裕が求められる。
【０００９】
図３に示した結果において、誤動作となっている場合に注目すると、ＤＯ２の誤動作は３００度の時のみであるのに対し、ＤＯ１の誤動作は０度、２４０度、３００度の時である。これは、ＤＯ１側に接続されているフリップフロップのクロック位相余裕、すなわち、ＭＳ  ｆｌｉｐ−ｆｌｏｐのクロック位相余裕が、ＤＯ２側に接続されているフリップフロップのクロック位相余裕、すなわち、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐのクロック位相余裕よりも小さいことを意味している。以上から、ＤＯ１側に接続されているフリップフロップのクロック位相余裕を拡大することが、分離回路のクロック位相余裕拡大に向けた課題の１つであることがわかる。
【００１０】
また別の課題として、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐそれぞれに分配されたクロック信号（以下、駆動クロックとする。）に時間差が生じることが上げられる。図４は、図１に示す高速分離回路におけるＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの時間差を示す図である。図４では、１００Ｇｂｐｓ動作時、すなわち、高速分離回路に入力するクロック信号が５０ＧＨｚであるときのＭＳ  ｆｌｉｐ−ｆｌｏｐ／ＭＳＭ  ｆｌｉｐ−ｆｌｏｐそれぞれの駆動クロック波形のシミュレーション結果を示している。シミュレーションにおいては、高速分離回路をＩｎＰヘテロ接合バイポーラトランジスタ（ＨＢＴ）により構成し、シミュレータには時間解析回路シミュレータとして一般的なＳＰＩＣＥを用いた。
【００１１】
図４に示すように、駆動クロックは差動信号であり、実線が正相クロック、破線が逆相クロックである。ＭＳ  ｆｌｉｐ−ｆｌｏｐがデータを読み込む時間地点である正相クロックの立ち上がりと逆相クロックの立下りのクロスポイントと、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐがデータを読み込む時間地点である正相クロックの立下りと逆相クロックの立ち上がりのクロスポイントとの間隔を計測すると９．５ｐｓとなっている。当該間隔は、ＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとの間に時間差が無ければ、５０ＧＨｚの半周期である１０ｐｓとなる。しかし、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐでラッチ回路数が異なるため、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒから見た負荷（インピーダンス）が異なっており、０．５ｐｓの時間差が生じている。
【００１２】
ＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとの間に生じた上記時間差は、ＭＳ  ｆｌｉｐ−ｆｌｏｐが正常動作するクロック信号の位相の範囲と、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐが正常動作するクロック信号の位相の範囲とを異ならせる。結果として分離回路のクロック位相余裕を減じてしまう。以上から、ＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとの上記時間差を抑えることも課題であることがわかる。
【００１３】
本発明は、こうした問題に鑑みてなされたものであり、クロック位相余裕を拡大できる分離回路および半導体装置を提供するものである。
【課題を解決するための手段】
【００１４】
上記目的達成のため、本発明に係る分離回路は、クロック信号がハイレベルのとき入力信号のデータを透過し、前記クロック信号がローレベルのとき前記クロック信号の立下り時点における前記入力信号の前記データを保持する第１のラッチ回路と、前記クロック信号が前記ローレベルのとき前記入力信号のデータを透過し、前記クロック信号が前記ハイレベルのとき前記クロック信号の立ち上がり時点における前記入力信号の前記データを保持する第２のラッチ回路とが、前記入力信号に対して直列に交互に接続された第１の回路を備える。前記第１の回路における前記第１のラッチ回路と前記第２のラッチ回路との接続の順番と逆の順番で、前記第１のラッチ回路と前記第２のラッチ回路とが、前記入力信号に対して直列に交互に接続された第２の回路を備える。前記第１の回路と前記第２の回路とを並列配置してなる。前記第１の回路における前記第１のラッチ回路の個数と前記第２のラッチ回路の個数の総和はｎ（ｎ≧３の正数）であり、前記第２の回路における前記第１のラッチ回路の個数と前記第２のラッチ回路の個数の総和はｎ＋１であることを特徴としている。
【００１５】
また、請求項２に記載のように、請求項１に記載の本発明に係る分離回路は、前記クロック信号が入力される入力端子と、前記第１の回路と前記入力端子を接続する第１のクロック信号回路と、前記第２の回路と前記入力端子を接続する第２のクロック信号回路とを備えている。前記第１のクロック信号回路は、前記第１のラッチ回路および前記第２のラッチ回路とそれぞれ分岐接続し、かつ、前記第１のクロック信号回路の入力端子対向端にダミーバッファを有することを特徴としている。
【００１６】
また、本発明に係る分離回路は、クロック信号がハイレベルのとき入力信号のデータを透過し、前記クロック信号がローレベルのとき前記クロック信号の立下り時点における前記入力信号の前記データを保持する１個の第１のラッチ回路と、前記クロック信号が前記ローレベルのとき前記入力信号のデータを透過し、前記クロック信号が前記ハイレベルのとき前記クロック信号の立ち上がり時点における前記入力信号の前記データを保持する１個の第２のラッチ回路とが、前記入力信号に対して直列に接続された第１の回路を備える。前記第１の回路における前記第１のラッチ回路と前記第２のラッチ回路との接続の順番と逆の順番で、前記第１のラッチ回路の個数と前記第２のラッチ回路の個数の総和が３となるように、前記第１のラッチ回路と前記第２のラッチ回路とが、前記入力信号に対して直列に交互に接続された第２の回路を備える。前記第１の回路と前記第２の回路を並列配置してなる。更に、前記クロック信号が入力される入力端子と、前記第１の回路と前記入力端子を接続する第１のクロック信号回路と、前記第２の回路と前記入力端子を接続する第２のクロック信号回路とを備えている。前記第１のクロック信号回路は、前記第１のラッチ回路および前記第２のラッチ回路と分岐接続し、かつ、前記第１のクロック信号回路の入力端子対向端にダミーバッファを有することを特徴としている。
【００１７】
また、請求項４に記載のように、請求項１乃至３のいずれかに記載の本発明に係る分離回路は、１００Ｇｂｐｓ動作用の回路であることを特徴としている。
【００１８】
また、請求項５に記載のように、本発明に係る半導体装置では、請求項１乃至４のいずれかに記載の分離回路を含む。
【発明の効果】
【００１９】
本発明に係る分離回路によれば、第１の回路における第１のラッチ回路の個数と第２のラッチ回路の個数の総和はｎ（ｎ≧３の正数）であり、第２の回路における第１のラッチ回路の個数と第２のラッチ回路の個数の総和はｎ＋１であるので、第１のラッチ回路の個数と第２のラッチ回路の個数の総和を増加でき、分離回路全体のクロック位相余裕を拡大することができる。
【００２０】
また、本発明に係る分離回路によれば、第１のクロック信号回路の入力端子対向端にダミーバッファを有するので、分離回路全体のクロック位相余裕を拡大することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の第１乃至第３の実施形態に係る半導体装置について、図５乃至図１１を参照して説明する。なお、第１乃至第３の実施形態に係る半導体装置は、ＩｎＰヘテロ接合バイポーラトランジスタ（ＨＢＴ）から構成された、１００Ｇｂｐｓ動作用の高速分離回路を有する。当該高速分離回路は、ビットレートｆ（ｂｐｓ）＝１００Ｇｂｐｓの直列データ信号をビットレートｆ／２（ｂｐｓ）＝５０Ｇｂｐｓの２並列信号に分離している。
【００２２】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置に含まれる高速分離回路の構成について、図５を参照して説明する。図５は、本発明の第１の実施形態に係る高速分離回路の構成を示す図である。図５中、ＤＩはデータ入力端子、ＣＩはクロック入力端子、ＤＯ１／ＤＯ２はデータ出力端子、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒは入力データバッファ、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒは入力クロックバッファである。Ｍａｓｔｅｒ  Ｌａｔｃｈはマスター・ラッチ回路、Ｓｌａｖｅ  Ｌａｔｃｈはスレーブ・ラッチ回路、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐは２個のマスター・ラッチ回路および２個のスレーブ・ラッチ回路で構成される二重マスター・スレーブ型のフリップフロップ、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは２個のマスター・ラッチ回路およびスレーブ・ラッチ回路で構成されるマスター・スレーブ・マスター型のフリップフロップ、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒは出力データバッファである。
【００２３】
ここで、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐおよびＭＳＭ  ｆｌｉｐ−ｆｌｏｐを構成しているラッチ回路（Ｍａｓｔｅｒ  ＬａｔｃｈおよびＳｌａｖｅ  Ｌａｔｃｈ）のクロック入力部に注目すると、○印が付いている○印付きのラッチ回路と○印が付いていない○印なしラッチ回路がある。○印付きのラッチ回路は、クロック信号（図６参照）がハイレベルのとき入力信号である直列データ信号（図６参照）のデータを透過し、クロック信号がローレベルのときクロック信号の立下り時点における直列データ信号のデータを保持する第１のラッチ回路である。一方、○印なしラッチ回路は、クロック信号がローレベルのとき直列データ信号のデータを透過し、クロック信号がハイレベルのときクロック信号の立ち上がり時点における直列データ信号のデータを保持する第２のラッチ回路である。
【００２４】
そして、図５に示したように、第１の実施形態に係る高速分離回路は、○印付きのラッチ回路と○印なしラッチ回路とが、直列データ信号に対して直列に交互に接続された第１の回路であるＭＳＭ  ｆｌｉｐ−ｆｌｏｐと、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路と○印なしラッチ回路との接続の順番と逆の順番で、○印付きのラッチ回路と○印なしラッチ回路とが、直列データ信号に対して直列に交互に接続された第２の回路であるＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐと、を並列配置してなる。また、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和はｎ＝３であり、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和はｎ＋１＝４である。
【００２５】
また、第１の実施形態に係る高速分離回路は、クロック信号が入力されるＣＩと、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐとＣＩを接続する第１のクロック信号回路である第１のクロック信号線と、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐとＣＩを接続する第２のクロック信号回路である第２のクロック信号線とを備えている。ここで、ＣＩと第１のクロック信号線との間およびＣＩと第２のクロック信号線との間には、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒを配置している。第１のクロック信号線は、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐに含まれる○印付きのラッチ回路および○印なしラッチ回路とそれぞれ分岐接続している。第２のクロック信号線は、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐに含まれる○印付きのラッチ回路および○印なしラッチ回路とそれぞれ分岐接続している。また、ビットレートｆ（ｂｐｓ）の直列データ信号が入力されるＤＩは、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐとＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐに接続されている。更に、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐは、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ（Ａ）を介して、ＤＯ１と接続され、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ（Ｂ）を介して、ＤＯ２と接続されている。
【００２６】
次に、第１の実施形態に係る高速分離回路の動作について、図６を参照して説明する。図６は、図５に示す高速分離回路のタイミングチャートである。図６に示すように、ビットレートｆ（ｂｐｓ）＝１００Ｇｂｐｓの直列データ信号は、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐに分配される。また、ＣＩに印加された周波数ｆ／２（Ｈｚ）＝５０ＧＨｚのクロック信号は、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒを介して、第１のクロック信号線および第２のクロック信号線により、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐに分配される。上述したように、○印付きのラッチ回路は、クロック信号がハイレベルのとき直列データ信号のデータを透過し、クロック信号がローレベルのときクロック信号の立下り時点における直列データ信号のデータを保持する。一方、○印なしラッチ回路は、上述したように、クロック信号がローレベルのとき直列データ信号のデータを透過し、クロック信号がハイレベルのときクロック信号の立ち上がり時点における直列データ信号のデータを保持する。
【００２７】
従って、図６に示したように、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの初段の○印付きのラッチ回路、すなわち、Ｍａｓｔｅｒ  Ｌａｔｃｈ（Ａ）は、クロック信号の立下り時点における直列データ信号のデータを読み込み保持する。データ読み込み直後、クロック信号がローレベルの間、Ｍａｓｔｅｒ  Ｌａｔｃｈ（Ａ）は当該データを保持する。続いて、クロック信号がハイレベルの間、次段の○印なしラッチ回路、すなわち、Ｓｌａｖｅ  Ｌａｔｃｈ（Ａ）が当該データを保持し、続いて、クロック信号がローレベルの間、Ｍａｓｔｅｒ  Ｌａｔｃｈ（Ｄ）が保持する当該データをＳｌａｖｅ  Ｌａｔｃｈ（Ｄ）が透過し、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ（Ａ）を介してＤＯ１に出力する。更に続いて、クロック信号がハイレベルの間、Ｓｌａｖｅ  Ｌａｔｃｈ（Ｄ）白身が保持した当該データをＯｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ（Ａ）を介してＤＯ１に出力する。これにより、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの出力であるＤＯ１には、クロック信号の立下り時点で読み込まれたデータが、ビットレートｆ／２（ｂｐｓ）＝５０Ｇｂｐｓに変換されて出力される。
【００２８】
一方、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐの初段の○印なしラッチ回路、すなわち、Ｍａｓｔｅｒ  Ｌａｔｃｈ（Ｂ）は、クロック信号の立ち上がり時点における直列データ信号のデータを読み込み保持する。データ読み込み直後、クロック信号がハイレベルの間、初段の○印なしラッチ回路、すなわち、Ｍａｓｔｅｒ  Ｌａｔｃｈ（Ｂ）は当該データを保持する。続いて、クロック信号がローレベルの間、Ｓｌａｖｅ  Ｌａｔｃｈ（Ｂ）が保持する当該データをＭａｓｔｅｒ  Ｌａｔｃｈ（Ｃ）が透過し、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ（Ｂ）を介してＤＯ２に出力する。更に続いて、クロック信号がハイレベルの間、Ｍａｓｔｅｒ  Ｌａｔｃｈ（Ｃ）自身が保持した当該データをＯｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ（Ｂ）を介してＤＯ２に出力する。これにより、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐの出力であるＤＯ２には、クロック信号の立ち上がり時点で読み込まれたデータが、ビットレートｆ／２（ｂｐｓ）に変換されて出力される。
【００２９】
次に、読み込まれたデータがＤＯ１／ＤＯ２に出現するタイミングについて考える。ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐにおいて、データ読み込み直後、クロック信号がローレベルの間およびハイレベルの間は、読み込まれたデータがＤＯ１に出現しない。次のローレベルで、当該データは出現する。また、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおいて、データ読み込み直後、クロック信号がハイレベルの間は、読み込まれたデータがＤＯ２に出現しない。データ読み込み後のローレベルで、当該データは出現する。これから、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐのデータの遷移時間点（以下、エッジとする。）がＭＳＭ  ｆｌｉｐ−ｆｌｏｐのエッジと一致する。これは、ＤＯ１とＤＯ２の出力データ信号間にタイミング差（以下、スキューとする。）が無いことを意味する。スキューが無いと、高速分離回路の後段に配置される回路が時間軸方向に余裕を持って処理できる。以上のようにして、ビットレートｆ（ｂｐｓ）の直列データ信号は１ビット置きにＤＯ１とＤＯ２に振り分けられ、ビットレートｆ／２（ｂｐｓ）の２並列信号に分離される。
【００３０】
第１の実施形態に係る高速分離回路では、従来の高速分離回路に用いられたクロック位相余裕の小さいＭＳ  ｆｌｉｐ−ｆｌｏｐの代わりに、クロック位相余裕の大きいＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐを用いることで、高速分離回路全体のクロック位相余裕を拡大させている。ここで、ＭＳ  ｆｌｉｐ−ｆｌｏｐのクロック位相余裕と比較して、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐのクロック位相余裕が大きい理由は、読み込んだデータが出力されるまでに繰り返される保持動作回数の差にある。ＭＳ  ｆｌｉｐ−ｆｌｏｐは、データ読み込み直後、すなわち、保持動作直後に当該データを出力している。このため、データが出力されるまでの保持動作は１回のみである。しかしながら、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐは、データ読み込み後、すなわち、保持動作後、更に○印付きのラッチ回路および○印なしラッチ回路を経由して出力する。これから、データが出力されるまでの保持動作は３回となる。
【００３１】
保持動作においては、ハイレベルかローレベルか判断が難しい中間的な電圧レベルをハイレベル／ローレベルのどちらか一方へ近づける（増幅する）動作が伴う。ＭＳ  ｆｌｉｐ−ｆｌｏｐにおいて行われる１回のみの保持動作ではハイレベル／ローレベルのどちらか一方に近寄り切らず誤動作となっていた場合でも、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐにおいて行われる３回の保持動作を繰り返すことにより、ハイレベル／ローレベルのどちらか一方に近寄らせる（増幅する）ことができ、正常動作となる。このため、ＭＳ  ｆｌｉｐ−ｆｌｏｐにおいて、誤動作となっていたクロック信号の位相範囲でも、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐでは正常動作となる。これから、ＭＳ  ｆｌｉｐ−ｆｌｏｐのクロック位相余裕と比較して、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐのクロック位相余裕が大きくなる。
【００３２】
以上より、本発明の第１の実施形態に係る高速分離回路を有する半導体装置によれば、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和はｎ＝３であり、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和はｎ＋１＝４である。これにより、○印付きのラッチ回路の個数および○印なしラッチ回路の個数の総和が増加し、保持動作の回数が増加するので、高速分離回路全体のクロック位相余裕を拡大することができる。また、ラッチ回路の個数を増加させると、高速分離回路全体の消費電力も増加するが、１００Ｇｂｐｓ以上の高速動作に対応できるという箸しい効果が得られる。
【００３３】
（第２の実施形態）
次に、第２の実施形態に係る高速分離回路を有する半導体装置について、第１の実施形態に係る高速分離回路を有する半導体装置と異なる点を中心に図７乃至図８を参照して説明する。また、第２の実施形態に係る高速分離回路について、第１の実施形態に係る高速分離回路と同様の構造には同じ番号を付し、説明を省略する。図７は、本発明の第２の実施形態に係る高速分離回路の構成を示す図である。図７に示すように、第２の実施形態に係る高速分離回路は、第１の実施形態に係る高速分離回路とほとんど同じである。第２の実施形態に係る高速分離回路が第１の実施形態に係る高速分離回路と異なる点は、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの代わりに、ＭＳ  ｆｌｉｐ−ｆｌｏｐを用いていること、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＣＩを接続する第１のクロック信号線の入力端子対向端にダミーバッファを有することである。なお、図７中、Ｄｕｍｍｙ  Ｂｕｆｆｅｒはダミーバッファである。
【００３４】
具体的には、第２の実施形態に係る高速分離回路は、第１の回路であるＭＳ  ｆｌｉｐ−ｆｌｏｐと第２の回路であるＭＳＭ  ｆｌｉｐ−ｆｌｏｐとを並列配置してなる。ここで、ＭＳ  ｆｌｉｐ−ｆｌｏｐは、マスター・ラッチ回路およびスレーブ・ラッチ回路で構成されるマスター・スレーブ型のフリップフロップである。ＭＳ  ｆｌｉｐ−ｆｌｏｐは、１個の○印付きのラッチ回路と１個の○印なしラッチ回路とが、入力信号である直列データ信号（図６参照）に対して直列に接続されている。一方、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは、ＭＳ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路と○印なしラッチ回路との接続の順番と逆の順番で、○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和が３となるように、○印付きのラッチ回路と○印なしラッチ回路とが、直列データ信号に対して直列に交互に接続されている。
【００３５】
○印付きのラッチ回路は、第１の実施形態と同様に、クロック信号（図６参照）がハイレベルのとき直列データ信号のデータを透過し、クロック信号がローレベルのときクロック信号の立下り時点における直列データ信号のデータを保持する第１のラッチ回路である。一方、○印なしラッチ回路は、第１の実施形態と同様に、クロック信号がローレベルのとき直列データ信号のデータを透過し、クロック信号がハイレベルのときクロック信号の立ち上がり時点における直列データ信号のデータを保持する第２のラッチ回路である。
【００３６】
また、第２の実施形態に係る高速分離回路は、周波数ｆ／２（Ｈｚ）＝５０ＧＨｚのクロック信号が入力されるＣＩと、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＣＩを接続する第１のクロック信号回路である第１のクロック信号線と、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐとＣＩを接続する第２のクロック信号回路である第２のクロック信号線とを備えている。ここで、ＣＩと第１のクロック信号線との間およびＣＩと第２のクロック信号線との間には、第１の実施形態と同様に、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒを配置している。第１のクロック信号線は、ＭＳ  ｆｌｉｐ−ｆｌｏｐに含まれる○印付きのラッチ回路および○印なしラッチ回路とそれぞれ分岐接続している。第２のクロック信号線は、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐに含まれる○印付きのラッチ回路および○印なしラッチ回路とそれぞれ分岐接続している。
【００３７】
また、ビットレートｆ（ｂｐｓ）＝１００Ｇｂｐｓの直列データ信号が入力されるＤＩは、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐに接続されている。更に、ＭＳ  ｆｌｉｐ−ｆｌｏｐは、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＤＯ１と接続され、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは、Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを介して、ＤＯ２と接続されている。第１の実施形態と同様に、ＤＯ１／ＤＯ２からビットレートｆ／２（ｂｐｓ）＝５０Ｇｂｐｓの２並列信号が出力される。更に、第２の実施形態に係る高速分離回路の第１のクロック信号線は、第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを有している。
【００３８】
従来の高速分離回路では、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒから見た場合のＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの負荷（インピーダンス）が異なっており、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐそれぞれに分配されたクロック信号（以下、駆動クロックとする。）に時間差が生じていた。上記時間差が生じると、ＭＳ  ｆｌｉｐ−ｆｌｏｐが正常動作するクロック信号の位相の範囲と、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐが正常動作するクロック信号の位相の範囲とが異なり、結果として、従来の高速分離回路全体のクロック位相余裕を減少させる。
【００３９】
そこで、第２の実施形態に係る高速分離回路では、第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを有することで、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒから見た場合のＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの負荷（インピーダンス）をほぼ等価としている。これにより、ＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの間に生じていた時間差を減少することができる。よって、第２の実施形態に係る高速分離回路全体のクロック位相余裕を拡大することができる。
【００４０】
図８は、図７に示す高速分離回路におけるＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの時間差を示す図である。図８は、１００Ｇｂｐｓ動作時の第２の実施形態に係る高速分離回路におけるＭＳ  ｆｌｉｐ−ｆｌｏｐ／ＭＳＭ  ｆｌｉｐ−ｆｌｏｐそれぞれの駆動クロック波形のシミュレーション結果を示している。シミュレータには、時間解析回路シミュレータとして一般的なＳＰＩＣＥを用いた。図８に示すように、駆動クロックは差動信号であり、実線が正相クロック、破線が逆相クロックである。
【００４１】
ＭＳ  ｆｌｉｐ−ｆｌｏｐがデータを読み込む時間地点である正相クロックの立ち上がりと逆相クロックの立下りのクロスポイントと、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐがデータを読み込む時間地点である正相クロックの立下りと逆相クロックの立ち上がりのクロスポイントとの間隔を計測すると１０．０ｐｓとなった。当該間隔は、ＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとの間に時間差が無ければ、５０ＧＨｚの半周期である１０ｐｓとなる。よって、上記時間差が０ｐｓとなっており、高速分離回路全体のクロック位相余裕が拡大する。具体的には、１００Ｇｂｐｓ動作において、（０．５ｐｓ／１０ｐｓ）＊３６０度＝１８度分のクロック位相余裕が改善された。
【００４２】
以上より、本発明の第２の実施形態に係る高速分離回路を有する半導体装置によれば、ＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐとを並列配置してなる。ＭＳ  ｆｌｉｐ−ｆｌｏｐは、１個の○印付きのラッチ回路と１個の○印なしラッチ回路とが、直列データ信号に対して直列に交互に接続される。ＭＳＭ  ｆｌｉｐ−ｆｌｏｐは、ＭＳ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路と○印なしラッチ回路との接続の順番と逆の順番で、○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和が３となるように、○印付きのラッチ回路と○印なしラッチ回路とが、直列データ信号に対して直列に交互に接続される。更に、第１のクロック信号線は、○印付きのラッチ回路および○印なしラッチ回路と分岐接続し、かつ、第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを有する。これにより、ＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの間に生じていた時間差を減少でき、高速分離回路全体のクロック位相余裕を拡大することができる。
【００４３】
（第３の実施形態）
次に、第３の実施形態に係る高速分離回路を有する半導体装置について、第１の実施形態に係る高速分離回路を有する半導体装置と異なる点を中心に図９乃至図１１を参照して説明する。また、第３の実施形態に係る高速分離回路について、第１の実施形態に係る高速分離回路と同様の構造には同じ番号を付し、同じ用語を用い、説明を省略する。図９は、本発明の第３の実施形態に係る高速分離回路の構成を示す図である。図９に示すように、第３の実施形態に係る高速分離回路は、第１の実施形態に係る高速分離回路とほとんど同じである。第３の実施形態に係る高速分離回路が第１の実施形態に係る高速分離回路と異なる点は、第１の実施形態と同じ第１のクロック信号線の入力端子対向端にダミーバッファを有することである。具体的には、第３の実施形態に係る高速分離回路は、第１の実施形態に係る高速分離回路に、第２の実施形態で示したダミーバッファを適用したものに相当する。なお、図９中、Ｄｕｍｍｙ  Ｂｕｆｆｅｒはダミーバッファである。これから、第１の実施形態と同様の理由および第２の実施形態と同様の理由により、第３の実施形態に係る高速分離回路全体のクロック位相余裕を拡大することができる。
【００４４】
図１０は、図９に示す高速分離回路におけるクロック位相余裕シミュレーションの結果である。図１０では、図９に示す高速分離回路に入力するクロック信号の位相を６０度刻みで変化させたときの出力信号の変化の様子（シミュレーション）を示している。シミュレータには、時間解析回路シミュレータとして一般的なＳＰＩＣＥを用いた。ここで、図１０では、第３の実施形態に係る高速分離回路の動作速度を１００Ｇｂｐｓとした。すなわち、１００Ｇｂｐｓの直列データ信号と５０ＧＨｚのクロック信号を入力し、２並列の５０Ｇｂｐｓ信号を出力させている。なお、図１０中、ＤＯ１はＤＯ１からの出力信号を示し、ＤＯ２はＤＯ２からの出力信号を示している。
【００４５】
図１０に示すように、クロック信号の位相が６０度から３００度の範囲で、ＤＯ１／ＤＯ２共に正常動作しており、クロック位相余裕は２４０度である。従来の高速分離回路におけるクロック位相余裕は１２０度であったことから、第３の実施形態に係る高速分離回路では、クロック位相余裕が２倍になっていることがわかる。これは、第１の実施形態と同様の理由により、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの使用によってＤＯ１の誤動作となるクロック信号の位相範囲が減少したこと、および、第２の実施形態と同様の理由により、第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを追加したことで、Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒから見た場合のＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの負荷（インピーダンス）がほぼ等価となり、駆動クロックの時間差が減少したことの効果である。
【００４６】
図１１は、図９に示す高速分離回路におけるＭＳＭ  ｆｌｉｐ−ｆｌｏｐとＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの時間差を示す図である。図１１は、１００Ｇｂｐｓ動作時の第３の実施形態に係る高速分離回路におけるＭＳＭ  ｆｌｉｐ−ｆｌｏｐ／ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐそれぞれの駆動クロック波形のシミュレーション結果を示している。シミュレータには、時間解析回路シミュレータとして一般的なＳＰＩＣＥを用いた。図１１に示すように、駆動クロックは差動信号であり、実線が正相クロック、破線が逆相クロックである。ＭＳＭ  ｆｌｉｐ−ｆｌｏｐがデータを読み込む時間地点である正相クロックの立ち上がりと逆相クロックの立下りのクロスポイントと、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐがデータを読み込む時間地点である正相クロックの立下りと逆相クロックの立ち上がりのクロスポイントとの間隔を計測すると１０．２ｐｓとなった。
【００４７】
当該間隔は、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとの間に時間差が無ければ、５０ＧＨｚの半周期である１０ｐｓとなる。従来の高速分離回路における上記間隔は９．５ｐｓであり、理想的な上記間隔＝１０ｐｓから０．５ｐｓ剥離していた。第３の実施形態に係る高速分離回路における上記間隔は１０．２ｐｓであり、理想的な上記間隔＝１０ｐｓから０．２ｐｓ剥離している。これから、第３の実施形態に係る高速分離回路では、従来の高速分離回路と比較して、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックとの間の時間差が０．３ｐｓ減少し、高速分離回路全体のクロック位相余裕が拡大する。これから、第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを追加することにより、１００Ｇｂｐｓ動作において、（０．３ｐｓ／１０ｐｓ）＊３６０度＝１０．８度分のクロック位相余裕が改善されることが見積もられる。また、ＭＳ  ｆｌｉｐ−ｆｌｏｐの代わりに、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐを用いたことによるクロック位相余裕の改善分も見積もることができる。すなわち、全体の改善分１２０度−１０．８度≒１１０度分が当該改善分と見積もられる。
【００４８】
以上より、本発明の第３の実施形態に係る高速分離回路を有する半導体装置によれば、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和はｎ＝３であり、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和はｎ＋１＝４である。これにより、第１の実施形態と同様の効果を取得できる。更に、第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを有するので、第２の実施形態と同様の効果を取得できる。
【００４９】
なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第３の実施形態に係る半導体装置では、第１乃至第３の実施形態に係る高速分離回路を有しているが、他の回路を含んでいても同様の効果を取得できる。
【００５０】
また、第１乃至第３の実施形態に係る高速分離回路では、Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ、Ｉｎｐｕｔ  Ｃｌｏｃｋ  ＢｕｆｆｅｒおよびＯｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒを備えているが、特にこれに限定されるものでなく、無くても同様の効果を取得できる。
【００５１】
また、第１乃至第３の実施形態に係る高速分離回路では、ビットレートｆ（ｂｐｓ）の直列データ信号をビットレートｆ／２（ｂｐｓ）の２並列信号に分離しているが、特にこれに限定されるものでなく、第１乃至第３の実施形態に係る高速分離回路を樹木状（ツリー構造）に接続して、ビットレートｆ（ｂｐｓ）の直列データ信号を、ビットレートｆ／４（ｂｐｓ）の４並列信号、ビットレートｆ／８（ｂｐｓ）の８並列信号、ビットレートｆ／１６（ｂｐｓ）の１６並列信号等のビットレートｆ／２ｍ（ｂｐｓ）の２ｍ（ｍは１以上の正数）並列信号に分離しても良い。また、ビットレートｆ（ｂｐｓ）の直列データ信号をビットレートｆ／２ｍ（ｂｐｓ）の２ｍ並列信号に分離する上記ツリー構造の分離回路の一部にのみ、第１乃至第３の実施形態に係る高速分離回路を用いても良い。
【００５２】
また、第１および第３の実施形態に係る高速分離回路では、第１の回路（ＭＳＭ  ｆｌｉｐ−ｆｌｏｐ）における○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和は３であり、第２の回路（ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐ）における○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和は４であるが、特にこれに限定されるものでなく、第１の回路における○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和がｎ（ｎ≧３の正数）であり、第２の回路における○印付きのラッチ回路の個数と○印なしラッチ回路の個数の総和がｎ＋１であれば、同様の効果を取得できる。
【００５３】
また、第１および第３の実施形態に係る高速分離回路では、１個の○印付きのラッチ回路と２個の○印なしラッチ回路とが直列データ信号に対して直列に交互に接続されたＭＳＭ  ｆｌｉｐ−ｆｌｏｐと、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路と○印なしラッチ回路との接続の順番と逆の順番で、２個の○印付きのラッチ回路と２個の○印なしラッチ回路とが直列データ信号に対して直列に交互に接続されたＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐとを含む。しかし、特にこれに限定されるものでなく、２個の○印付きのラッチ回路と１個の○印なしラッチ回路とが直列データ信号に対して直列に交互に接続されたＭＳＭ  ｆｌｉｐ−ｆｌｏｐと、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐにおける○印付きのラッチ回路と○印なしラッチ回路との接続の順番と逆の順番で、２個の○印付きのラッチ回路と２個の○印なしラッチ回路とが直列データ信号に対して直列に交互に接続されたＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐでも同様の効果を取得できる。更に、第１の回路として、直列データ信号に対して直列に交互に、○印付きのラッチ回路と○印なしラッチ回路とが合計ｎ（ｎ≧３の正数）個接続され、第２の回路として、第１の回路における○印付きのラッチ回路と○印なしラッチ回路との接続の順番と逆の順番で、直列データ信号に対して直列に交互に、○印付きのラッチ回路と○印なしラッチ回路とが合計ｎ＋１個接続されていれば、○印付きのラッチ回路と○印なしラッチ回路との順番に係らず、同様の効果を取得できる。
【００５４】
また、第２の実施形態に係る高速分離回路では、ＭＳ  ｆｌｉｐ−ｆｌｏｐ側の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを追加し、第３の実施形態に係る高速分離回路では、ＭＳＭ  ｆｌｉｐ−ｆｌｏｐ側の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを追加しているが、特にこれに限定されるものでなく、第１の回路とＣＩを接続する第１のクロック信号線の入力端子対向端にＤｕｍｍｙ  Ｂｕｆｆｅｒを追加すれば、同様の効果を取得できる。
【図面の簡単な説明】
【００５５】
【図１】従来の高速分離回路の構成を示す図である。
【図２】図１に示す高速分離回路のタイミングチャートである。
【図３】図１に示す高速分離回路におけるクロック位相余裕シミュレーションの結果である。
【図４】図１に示す高速分離回路におけるＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの時間差を示す図である。
【図５】本発明の第１の実施形態に係る高速分離回路の構成を示す図である。
【図６】図５に示す高速分離回路のタイミングチャートである。
【図７】本発明の第２の実施形態に係る高速分離回路の構成を示す図である。
【図８】図７に示す高速分離回路におけるＭＳ  ｆｌｉｐ−ｆｌｏｐとＭＳＭ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの時間差を示す図である。
【図９】本発明の第３の実施形態に係る高速分離回路の構成を示す図である。
【図１０】図９に示す高速分離回路におけるクロック位相余裕シミュレーションの結果である。
【図１１】図９に示す高速分離回路におけるＭＳＭ  ｆｌｉｐ−ｆｌｏｐとＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐの駆動クロックの時間差を示す図である。
【符号の説明】
【００５６】
ＭＳ  ｆｌｉｐ−ｆｌｏｐ  マスター・スレーブ型のフリップフロップ、
ＭＳＭ  ｆｌｉｐ−ｆｌｏｐ  マスター・スレーブ・マスター型のフリップフロップ、ＭＳＭＳ  ｆｌｉｐ−ｆｌｏｐ  二重マスター・スレーブ型のフリップフロップ、Ｍａｓｔｅｒ  Ｌａｔｃｈ  マスター・ラッチ回路、
Ｓｌａｖｅ  Ｌａｔｃｈ  スレーブ・ラッチ回路、
Ｏｕｔｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ  出力データバッファ、
Ｉｎｐｕｔ  Ｄａｔａ  Ｂｕｆｆｅｒ  入力データバッファ、
Ｉｎｐｕｔ  Ｃｌｏｃｋ  Ｂｕｆｆｅｒ  入力クロックバッファ、
Ｄｕｍｍｙ  Ｂｕｆｆｅｒ  ダミーバッファ、
ＤＯ１、ＤＯ２  データ出力端子、ＤＩ  データ入力端子、
ＣＩ  クロック入力端子
【図１】
2009206561.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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