(57)【要約】      （修正有）【課題】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。【解決手段】第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層９を形成し、この第１の金属含有層上方に感光性有機膜を含む膜１０を形成し、第１のゲート電極層上方に位置する感光性有機膜を含む膜を選択的に除去することにより、第１の金属含有層のうち第１のゲート電極層上方に位置する部分を露出させ、感光性有機膜を含む膜上および第１の金属含有層上に第２の金属含有層１９を形成し、加熱処理により、第１の金属含有層および第２の金属含有層に含有された金属と第２のゲート電極層とを反応させて、第２のゲート電極層を合金化するとともに、加熱処理により、第１の金属含有層に含有された金属と第２のゲート電極層とを反応させて、第２のゲート電極層を合金化する。【選択図】図２Ｂ
2009130189.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、第１の金属含有層を形成し、
前記第１の金属含有層上方に感光性有機膜を含む膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を含む膜を選択的に除去することにより、前記第１の金属含有層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記感光性有機膜を含む膜上および前記第１の金属含有層上に第２の金属含有層を形成し、
加熱処理により、前記第１の金属含有層および前記第２の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化するとともに、前記加熱処理により、前記第１の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化する
ことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、第１の金属含有層を形成し、
前記第１の金属含有層上方に拡散防止層を形成するとともに、この拡散防止層上に感光性有機膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を選択的に除去することにより、前記拡散防止層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記拡散防止層の前記部分を除去することにより、前記第１の金属含有層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記拡散防止層上方および前記第１の金属含有層上に第２の金属含有層を形成し、
加熱処理により、前記第１の金属含有層および前記第２の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化するとともに、前記加熱処理により、前記第１の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の金属含有層を形成した後、この第１の金属含有層上に前記第２のゲート電極層に含有させるための金属を含有する拡散金属含有層をさらに形成し、この拡散金属含有層上方に前記感光性有機膜を含む膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を含む膜、さらに前記拡散金属含有層を選択的に除去することにより、前記第１の金属含有層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記感光性有機膜を含む膜上および前記第１の金属含有層上に前記第２の金属含有層を形成し、
前記加熱処理により、前記第１の金属含有層および前記第２の金属含有層に含有された金属と前記第１のゲート電極層とを反応させて前記第１のゲート電極層を合金化するとともに、前記加熱処理により、前記第１の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて前記第２のゲート電極層を合金化しつつ、前記拡散金属含有層に含有された金属を前記第２のゲート電極層に含有させる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、金属含有層を形成し、
前記金属含有層上方に感光性有機膜を含む膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を含む膜を選択的に除去することにより、前記金属含有層のうち前記第２のゲート電極層上方に位置する部分を露出させ、
前記金属含有層の前記部分を薄膜化し、
加熱処理により、前記金属含有層に含有された金属と前記第１のゲート電極層とを反応させて、前記第１のゲート電極層を合金化するとともに、前記加熱処理により、前記金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化する
ことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなる第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなり前記第１のゲート電極層と異なる組成を有する第２のゲート電極層を形成し、
前記第１のゲート電極層上方および前記第２のゲート電極層上方に、感光性有機膜を含む膜を形成し、
前記第２のゲート電極層上方に位置する前記感光性有機膜を含む膜を選択的に除去することにより、前記第２のゲート電極層を露出させ、
前記第２のゲート電極層上および前記感光性有機膜を含む膜の上に、前記第２のゲート電極層に含有させるための金属を含有する拡散金属含有層を形成し、
加熱処理により、前記拡散金属含有層に含有された金属を前記第２のゲート電極層に含有させ、
前記拡散金属含有層および前記感光性有機膜を含む膜を同時に除去する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の金属含有層、前記第２の金属含有層、および前記感光性有機膜を含む膜または前期拡散防止層を同時に剥離する
ことを特徴とする請求項１乃至５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、金属ゲート電極に係わり、特に、ｎＭＯＳ（ＭｅＴａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ｐＭＯＳＦＥＴで組成が異なる金属ゲート電極を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタのゲート空乏層を抑制のために、金属ゲート電極が用いられている。ＦＵＳＩ（ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）ゲートは、現在用いられている半導体装置の製造方法と適合し易く、より好ましい。
【０００３】
しかし、このＦＵＳＩゲートは、仕事関数の制御が難しい。ここで、ゲート絶縁膜であるＳｉＯ２にＡｓ、Ｐ、Ｂを導入することにより、ＦＵＳＩゲートの仕事関数を変える（しきい値を変える）ことは可能である。しかし、この手法によっては、所望の値を得られていない。
【０００４】
さらに、ゲートにおけるリーク電流を抑制するため、ゲート絶縁膜として、ＳｉＯ２に代えて、高誘電体絶縁膜が用いられている。
【０００５】
例えば、この高誘電体絶縁膜には、ハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜が用いられる。しかし、ゲート電極の組成（例えば、ＮｉｘＳｉｙ）に対して、しきい値の変化する範囲は、さらに狭くなる。
【０００６】
そこで、従来の半導体装置の製造方法には、ＦＵＳＩゲートの組成を変え、また組み合わせることで、より所望の値に近いしきい値のＦＵＳＩゲートを形成するものがある（例えば、特許文献１参照。）。
【０００７】
ここで、上記従来技術は、ゲート電極層のポリシリコンをシリサイド化させるために、該ポリシリコン上にＮｉを成膜する。そして、ＴｉＮを保護膜として、塩酸と過酸化水素水の混合液により、ｐＭＯＳ構造、ｎＭＯＳ構造にそれぞれに対応して、Ｎｉを選択的に除去する。そして、それぞれ加熱処理することにより、ゲート電極層のポリシリコンを、選択的にシリサイド化させる。
【０００８】
このように、上記従来技術においては、ｐＭＯＳ構造、ｎＭＯＳ構造にそれぞれに対応して、シリサイド工程を２回実施する必要がある。
【０００９】
また、ｐＭＯＳ構造、ｎＭＯＳ構造でＦＵＳＩゲートの組成を作り分けた後、必要に応じて、ｎＭＯＳ構造に不純物(Ａｌなど)を拡散、偏析させる場合がある。この場合、ｐＭＯＳ構造上にＳｉＯ２やＳｉＮなどの絶縁膜のハードマスクを形成していた。
【００１０】
したがって、上記場合、最終的にマスク材を剥離する工程が必要になる。もしくは、マスク材を残す場合は、絶縁膜を平坦化する工程が必要になる。
【００１１】
すなわち、既述の従来技術では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴに異なるしきい値を有するＦＵＳＩゲートを形成するための工程数が、多いという問題があった。
【特許文献１】特開２００５−１６７２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴに異なるしきい値を有するＦＵＳＩゲートを形成するための工程数を、削減することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る半導体装置の製造方法は、
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、第１の金属含有層を形成し、
前記第１の金属含有層上方に感光性有機膜を含む膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を含む膜を選択的に除去することにより、前記第１の金属含有層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記感光性有機膜を含む膜上および前記第１の金属含有層上に第２の金属含有層を形成し、
加熱処理により、前記第１の金属含有層および前記第２の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化するとともに、前記加熱処理により、前記第１の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化する
ことを特徴とする。
【００１４】
本発明の他の態様に係る半導体装置の製造方法は、
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、第１の金属含有層を形成し、
前記第１の金属含有層上方に拡散防止層を形成するとともに、この拡散防止層上に感光性有機膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を選択的に除去することにより、前記拡散防止層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記拡散防止層の前記部分を除去することにより、前記第１の金属含有層のうち前記第１のゲート電極層上方に位置する部分を露出させ、
前記拡散防止層上方および前記第１の金属含有層上に第２の金属含有層を形成し、
加熱処理により、前記第１の金属含有層および前記第２の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化するとともに、前記加熱処理により、前記第１の金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化する
ことを特徴とする。
【００１５】
本発明のさらに他の態様に係る半導体装置の製造方法は、
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記半導体基板上に高誘電体絶縁膜のゲート絶縁膜を形成し、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域の前記ゲート絶縁膜上に、ＳｉまたはＧｅの少なくとも一方を含む第２のゲート電極層を形成し、
前記第１のゲート電極層上および前記第２のゲート電極層上に、金属含有層を形成し、
前記金属含有層上方に感光性有機膜を含む膜を形成し、
前記第１のゲート電極層上方に位置する前記感光性有機膜を含む膜を選択的に除去することにより、前記金属含有層のうち前記第２のゲート電極層上方に位置する部分を露出させ、
前記金属含有層の前記部分を薄膜化し、
加熱処理により、前記金属含有層に含有された金属と前記第１のゲート電極層とを反応させて、前記第１のゲート電極層を合金化するとともに、前記加熱処理により、前記金属含有層に含有された金属と前記第２のゲート電極層とを反応させて、前記第２のゲート電極層を合金化する
ことを特徴とする。
【００１６】
本発明のさらに他の態様に係る半導体装置の製造方法は、
第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型ＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法であって、
前記第１導電型ＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなる第１のゲート電極層を形成するとともに、前記第２導電型ＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなり前記第１のゲート電極層と異なる組成を有する第２のゲート電極層を形成し、
前記第１のゲート電極層上方および前記第２のゲート電極層上方に、感光性有機膜を含む膜を形成し、
前記第２のゲート電極層上方に位置する前記感光性有機膜を含む膜を選択的に除去することにより、前記第２のゲート電極層を露出させ、
前記第２のゲート電極層上および前記感光性有機膜を含む膜の上に、前記第２のゲート電極層に含有させるための金属を含有する拡散金属含有層を形成し、
加熱処理により、前記拡散金属含有層に含有された金属を前記第２のゲート電極層に含有させ、
前記拡散金属含有層および前記感光性有機膜を含む膜を同時に除去する
ことを特徴とする。
【発明の効果】
【００１７】
本発明の一態様に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、各実施例においては、簡単のため、ＬＳＩ中の１組のｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを並べて示すが、この配置に限定されない。
【実施例１】
【００１９】
実施例１に係る第１導電型ＭＯＳＦＥＴおよびこの第１導電型ＭＯＳＦＥＴと導電型が異なる第２導電型のＭＯＳＦＥＴを半導体基板上に形成する半導体装置の製造方法について説明する。
【００２０】
なお、本実施例においては、例えば、第１導電型ＭＯＳトランジスタをｐＭＯＳＦＥＴ、第２導電型ＭＯＳトランジスタをｎＭＯＳＦＥＴとし、半導体基板にシリコン基板を選択した場合について説明する。しかし、導電型を逆にした場合も同様に適用が可能である（他の実施例も同様）。
【００２１】
図１Ａないし図１Ｉは、本発明の実施例１に係る半導体装置の製造方法の各工程におけるｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの領域の断面図である。
【００２２】
先ず、図１Ａに示すように、シリコン基板１にトレンチを形成し、そのトレンチにシリコン酸化膜などの絶縁膜を埋め込むことによって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）２を形成する。その後、シリコン基板１のｐＭＯＳＦＥＴ領域に不純物を注入し熱拡散することによりｎウェルを選択的に形成するとともに、シリコン基板１のｎＭＯＳＦＥＴ領域に不純物を注入し熱拡散することによりｐウェルを選択的に形成する。
【００２３】
次に、シリコン基板１上にハフニウム珪酸化膜（ＨｆＳｉＯ膜）を形成し、このＨｆＳｉＯ膜中に窒素を添加した後、熱処理を行って、例えば３ｎｍ程度の膜厚を有する高誘電体絶縁膜であるハフニウム珪酸窒化膜（ＨｆＳｉＯＮ膜）３に改質する。このＨｆＳｉＯＮ膜３がゲート絶縁膜（高誘電体絶縁膜）として機能する。
【００２４】
すなわち、ｐＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域のＨｆＳｉＯＮ膜（ゲート絶縁膜）３上に、Ｓｉを含むゲート電極層であるポリシリコン層４を形成する。同様にして、ｎＭＯＳＦＥＴのゲート電極が形成されるゲート電極領域のＨｆＳｉＯＮ膜（ゲート絶縁膜）３上に、該ゲート電極層と同じ組成を有するゲート電極層であるポリシリコン層４を形成する。なお、ゲート電極層には、ｐｏｌｙ−Ｇｅが含まれる層が選択されてもよい。このポリシリコン層４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成され、例えば、１００ｎｍ程度の膜厚を有する。
【００２５】
そして、このポリシリコン層４上にハードマスク材であるＳｉＮ膜５を形成する（図１Ｂ）。
【００２６】
なお、ゲート絶縁膜としては、上記ＨｆＳｉＯＮ膜３の代わりに、Ｈｆ、 Ｚｒ、Ａｌ、Ｌａの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含む膜を選択してもよい。
【００２７】
次に、ＳｉＮ膜５をハードマスクとして、ｐｏｌｙ−Ｓｉ/ＨｆＳｉＯＮゲートを形成する（図１Ｃ）。
【００２８】
次に、ＣＶＤおよびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により側壁ＳｉＮ５１を形成する（図１Ｄ）。
【００２９】
次に、シリコン基板１にソース/ドレイン拡散層を形成した後、サリサイドプロセスを用いてソース/ドレインシリサイドコンタクト（例えば、ＮｉＰｔＳｉ層、他にもＮｉＳｉ、ＰｔＳｉ、ＰｄＳｉ、ＣｏＳｉ、ＴｉＳｉなどでも良い）６を形成する（図１Ｅ）。
【００３０】
次に、ｐＭＯＳＦＥＴ領域およびｎＭＯＳＦＥＴ領域上に、例えばＣＶＤ等により、ＳｉＮ膜７を成膜する(図１Ｆ)。
【００３１】
次に、このＳｉＮ膜７上に、例えばＣＶＤ等により、少なくともポリシリコン層４よりも厚い膜厚でＳｉＯ２層８を成膜する(図１Ｇ)。
【００３２】
次に、ＳｉＮ膜をエッチングストッパとしてＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、ＳｉＯ２層８を平坦化する(図１Ｈ)。
【００３３】
次に、ポリシリコン層４上のＳｉＮ膜７、 ＳｉＯ２層８を、ＲＩＥやＣＭＰによりエッチングし除去する(図１Ｉ)。
【００３４】
ここで、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。図２Ａないし図２Ｄは、本発明の実施例１に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【００３５】
先ず、既述の図１Ａないし図１Ｉの工程により、ゲート絶縁膜であるＨｆＳｉＯＮ膜３、ゲート電極層であるポリシリコン層４を形成した後（図１Ｉ）、希フッ酸処理などにより自然酸化膜等を除去し、ポリシリコン層４上に、第１の金属含有層であるＮｉ膜９をスパッタにより形成する。そして、このＮｉ膜９上に、レジストやポリイミド等の感光性有機膜１０を形成する。
【００３６】
そして、リソグラフィーで、ｐＭＯＳＦＥＴ領域のポリシリコン層４上方に位置する感光性有機膜１０を選択的に除去する。これにより、Ｎｉ膜９のうち、ｐＭＯＳＦＥＴ領域のゲート電極層４上方に位置する、部分を露出させる（図２Ａ）。
【００３７】
なお、感光性有機膜１０は、金属の拡散を防止する機能も有する。
【００３８】
また、第１の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【００３９】
次に、感光性有機膜１０上およびＮｉ膜９上に、第２の金属含有層であるＮｉ膜１９をスパッタにより形成する（図２Ｂ）。
【００４０】
なお、第２の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【００４１】
本実施例においては、例えば、第１の金属含有層（Ｎｉ膜９）の膜厚と第２の金属含有層（Ｎｉ膜１９）の膜厚と比が、２：１になるように成膜する。ここで露出された第１の金属含有層（Ｎｉ膜９）を選択的に除去して、ｐＭＯＳＦＥＴ領域のポリシリコン層４に第２の金属含有層（Ｎｉ膜１９）を堆積し直すことも可能であるが、ポリシリコンをシリサイド化する場合など、ＳｉやＧｅを含むゲート電極層と合金化させる際には、ゲート電極上の自然酸化膜の除去や制御が非常に重要になり、本発明のように露出させないようにすることは非常に有効である。
【００４２】
以上の工程により、ｐＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層は、ｎＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層とは、膜厚が異なることとなる。なお、第１の金属含有層と第２の金属含有層の組成が異なる場合は、積層構造が異なることとなる。
【００４３】
次に、例えば、５００℃、３０秒間、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎＭＯＳＦＥＴ領域のゲート電極としてＮｉ２Ｓｉ層４ａを形成するとともに、ｐＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する(図２Ｃ)。
【００４４】
すなわち、加熱処理により、第１、２の金属含有層（Ｎｉ膜９、Ｎｉ膜１９）に含有された金属（Ｎｉ）とｐＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、同じ加熱処理により、第２の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｎＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。
【００４５】
なお、ｐＭＯＳＦＥＴ領域のゲート電極層の方が、Ｎｉが合金化する割合が高いので、ｎＭＯＳＦＥＴ領域のゲート電極層の方が、体積が膨張する（図２Ｃ）。
【００４６】
ここで、既述のように、ｎＭＯＳＦＥＴ領域のゲート電極層上の金属含有層の膜厚よりも、ｐＭＯＳＦＥＴ領域のゲート電極層上の金属含有層の膜厚が厚いため、シリサイド化により得られる組成も異なる。
【００４７】
すなわち、例えば、一方のゲート電極層（本実施例ではｐＭＯＳＦＥＴ領域のゲート電極層）の組成をＮｉＸ１ＳｉＹ１で表し、他方のゲート電極層（本実施例ではｎＭＯＳＦＥＴ領域のゲート電極層）の組成をＮｉＸ２ＳｉＹ２で表す。このとき、各係数Ｘ１、Ｘ２、Ｙ１、およびＹ２は、Ｘ１／Ｙ１＞Ｘ２／Ｙ２の関係が成立するものである。
【００４８】
このように、ｎＭＯＳＦＥＴ領域のゲート電極とｐＭＯＳＦＥＴ領域のゲート電極とは、異なる組成を有する。
【００４９】
したがって、この時点で、これらのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、しきい値が異なることとなる。
【００５０】
次に、ＳｉＯ２膜８をエッチングストッパとしてＣＭＰにより、平坦化する(図２Ｄ)。ただし、必ずしも平坦にする必要はない。
【００５１】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線するための工程について説明する。
【００５２】
図３Ａないし図３Ｄは、本発明の実施例１に係る半導体装置の製造方法の各工程におけるｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの領域の断面図である。なお、図３Ａが示す工程は、図２Ｉが示す工程に相当する。
【００５３】
図２Ａないし図２Ｉの工程によりシリサイド化されたゲート電極（Ｎｉ２Ｓｉ膜４ａ、Ｎｉ３Ｓｉ層４ｂ）を形成した後（図３Ａ）、ＲＩＥにより、ＳｉＯ２膜８をエッチングする(図３Ｂ)。
【００５４】
次に、ＳｉＨ４、ＮＨ３等を用いてＰＣＶＤによりＳｉＮ膜１１を成膜する。そして、ＴＥＯＳ等を用いた層間絶縁膜ＳｉＯ２層１４を全面堆積する。そして、この層間絶縁膜ＳｉＯ２層１４を、ＣＭＰにより平坦化する(図３Ｃ)。
【００５５】
次に、ソース・ドレイン領域（ＮｉＰｔＳｉ層６）、ゲート電極（Ｎｉ２Ｓｉ膜４ａ、Ｎｉ３Ｓｉ層４ｂ）に繋がるように層間絶縁膜ＳｉＯ２層１４にコンタクト孔を形成し、例えば、Ｗ等の金属を充填してプラグ（１５）を形成する。そして、ソース・ドレイン領域（ＮｉＰｔＳｉ層６）、ゲート電極（Ｎｉ２Ｓｉ膜４ａ、Ｎｉ３Ｓｉ層４ｂ）と他の回路構成とを接続する配線層１６（例えば、Ａｌ／ＴｉＮ／Ｔｉ層、またはＣｕ／ＴｉＮ／Ｔｉ層、Ｃｕ／Ｔａ層、Ｃｕ／Ｔａ層など）を形成する(図３Ｄ)。この時、Ｃｕ配線はダマシン法で形成される。
【００５６】
以降は、さらに２層目以上の配線工程を行うことにより、ＬＳＩが完成することになる。
【００５７】
以上のように、本実施例に係る半導体装置の製造方法によれば、１回のシリサイド工程で、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例２】
【００５８】
実施例１では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化する半導体装置の製造方法について述べた。
【００５９】
本実施例では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化する他の半導体装置の製造方法について述べる。
【００６０】
なお、本実施例２の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【００６１】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【００６２】
図４Ａないし図４Ｇは、本発明の実施例２に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００６３】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後、このポリシリコン層４上に、Ｎｉ膜９、ＴｉＮ膜１０ａを順にスパッタにより形成する。
【００６４】
すなわち、ｐＭＯＳＦＥＴ領域のゲート電極層およびｎＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成する。
【００６５】
さらに、このＮｉ膜９上に、金属の拡散を防止するための拡散防止層であるＴｉＮ膜１０ａを形成する。このＴｉＮ膜１０ａ上に、レジストやポリイミド等の感光性有機膜１０ｂを形成する。
【００６６】
そして、リソグラフィーで、ｐＭＯＳＦＥＴ領域のポリシリコン層４上方に位置する感光性有機膜１０ｂを選択的に除去する。これにより、ＴｉＮ膜１０ａのうち、ｐＭＯＳＦＥＴ領域のゲート電極層４上方に位置する部分を、露出させる。
【００６７】
さらに、残存する感光性有機膜１０ｂをマスクとして、過酸化水素水やフッ酸、フッ酸と過酸化水素水の混合液、フッ酸と硝酸の混合液、塩酸、塩酸と過酸化水素水の混合液、塩酸と硝酸の混合液、硫酸、硫酸と過酸化水素水の混合液、アンモニア水、アンモニア水と過酸化水素水の混合液、コリン、コリンと過酸化水素水の混合液、ＴＭＡＨ、ＴＭＡＨと過酸化水素水の混合液などで、ｐＭＯＳＦＥＴ領域のポリシリコン層４上方に位置するＴｉＮ膜１０ａを剥離する。これにより、ｐＭＯＳＦＥＴ領域のＮｉ膜９の上面が露出する（図４Ａ）。なお、塩素やフッ素を含有したガスなどによるＲＩＥにより、感光性有機膜１０ｂをマスクとして、該ＴｉＮ膜１０ａを除去してもよい。
【００６８】
以上の工程により、Ｎｉ膜９のうち、ｐＭＯＳＦＥＴ領域のゲート電極層４上方に位置する、部分を露出させる。すなわち、該拡散防止膜が選択的に除去される。
【００６９】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【００７０】
また、拡散防止層は、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【００７１】
次に、感光性有機膜１０ｂを除去した後、ＴｉＮ膜１０ａ上およびＮｉ膜９上に、第２の金属含有層であるＮｉ膜１９をスパッタにより形成する（図４Ｂ）。この時、感光性有機膜１０ｂはアッシングや有機溶剤等で除去する。なお、感光性膜にノボラック系の樹脂を含んだレジストなどを用いた場合は、除去することが望ましいが、ポリイミドなどを用いた場合は、必ずしも除去しなくてもよい。
【００７２】
なお、第２の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【００７３】
本実施例においては、例えば、第１の金属含有層（Ｎｉ膜９）の膜厚と第２の金属含有層（Ｎｉ膜１９）の膜厚と比が、２：１になるように成膜する。ここで露出された第１の金属含有層（Ｎｉ膜９）を選択的に除去して、ｐＭＯＳＦＥＴ領域のポリシリコン層４に第２の金属含有層（Ｎｉ膜１９）を堆積し直すことも可能であるが、ポリシリコンをシリサイド化する場合など、ＳｉやＧｅを含むゲート電極層と合金化させる際には、ゲート電極上の自然酸化膜の除去や制御が非常に重要になり、本発明のように露出させないようにすることは非常に有効である。
【００７４】
以上の工程により、ｐＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層は、ｎＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層とは、膜厚が異なることとなる。なお、第１の金属含有層と第２の金属含有層の組成が異なる場合は、積層構造が異なることとなる。
【００７５】
次に、実施例１と同様に、例えば、５００℃、３０秒間、ＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎＭＯＳＦＥＴ領域のゲート電極としてＮｉ２Ｓｉ層４ａを形成するとともに、ｐＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する(図４Ｃ)。
【００７６】
すなわち、加熱処理により、第１、２の金属含有層（Ｎｉ膜９、Ｎｉ膜１９）に含有された金属（Ｎｉ）とｐＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、同じ加熱処理により、第２の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｎＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。
【００７７】
なお、ｐＭＯＳＦＥＴ領域のゲート電極層の方が、Ｎｉが合金化する割合が高いので、ｎＭＯＳＦＥＴ領域のゲート電極層の方が、体積が膨張する（図４Ｃ）。
【００７８】
ここで、実施例１と同様に、ｎＭＯＳＦＥＴ領域のゲート電極層上の金属含有層の膜厚よりも、ｐＭＯＳＦＥＴ領域のゲート電極層上の金属含有層の膜厚が厚いため、シリサイド化により得られる組成も異なる。
【００７９】
したがって、この時点で、これらのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、しきい値が異なることとなる。
【００８０】
次に、ＳｉＮ膜７をエッチングストッパとしてＣＭＰにより、平坦化する(図４Ｄ)。ただし、必ずしも平坦にする必要はない。
【００８１】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図４Ｄが示す工程に相当する。
【００８２】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例３】
【００８３】
実施例１、２では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化する半導体装置の製造方法について述べた。
【００８４】
本実施例３では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化するさらに他の半導体装置の製造方法について述べる。
【００８５】
なお、本実施例３の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程が同様である。
【００８６】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【００８７】
図５Ａないし図５Ｇは、本発明の実施例３に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００８８】
先ず、図１Ａないし図１Ｉの工程によりＨｆＳｉＯＮ膜３、ポリシリコン層４を形成した後、このポリシリコン層４上に、Ｎｉ膜９をスパッタにより形成する。
【００８９】
すなわち、ｐＭＯＳＦＥＴ領域のゲート電極層およびｎＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成する。
【００９０】
さらに、このＮｉ膜９上に、レジストやポリイミド等の感光性有機膜１０を形成する。
【００９１】
そして、リソグラフィーで、ｎＭＯＳＦＥＴ領域のポリシリコン層４上方に位置する感光性有機膜１０を選択的に除去する。これにより、Ｎｉ膜９のうち、ｎＭＯＳＦＥＴ領域のゲート電極層上方に位置する、部分を露出させる（図５Ａ）。
【００９２】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【００９３】
次に、感光性有機膜１０をマスクとして、ＲＩＥにより、Ｎｉ膜９の上部を選択的に除去する。これにより、ｎＭＯＳＦＥＴ領域のゲート電極層上方に位置するＮｉ膜９を薄膜化する（図５Ｂ）。なお、感光性有機膜１０を保護膜として、塩酸や塩酸と過酸化水素水の混合液、塩酸や硝酸の混合液、フッ酸やフッ酸と過酸化水素水の混合液、フッ酸と硝酸の混合液、硫酸や硫酸と過酸化水素水の混合液などの酸や酸と酸化剤との混合液により、Ｎｉ膜９の上部を選択的に除去するようにしてもよい。
【００９４】
本実施例においては、例えば、該ＲＩＥ後のｎＭＯＳＦＥＴ領域の第１の金属含有層（Ｎｉ膜９）の膜厚とｐＭＯＳＦＥＴ領域の第１の金属含有層（Ｎｉ膜９）の膜厚と比が、２：３になるようにする。
【００９５】
以上の工程により、ｐＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層は、ｎＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層とは、膜厚が異なることとなる。
【００９６】
次に、実施例１と同様に、例えば、５００℃、３０秒間、ＲＴＡを行いポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎＭＯＳＦＥＴ領域のゲート電極としてＮｉ２Ｓｉ層４ａを形成するとともに、ｐＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する(図５Ｃ)。
【００９７】
すなわち、加熱処理により、第１の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｐＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化する。さらに、同じ加熱処理により、第１の金属含有層（Ｎｉ膜９）に含有された金属（Ｎｉ）とｎＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）とを反応させて、このゲート電極層を合金化し、異なる組成のゲート電極を形成する。
【００９８】
なお、ｐＭＯＳＦＥＴ領域のゲート電極層の方が、Ｎｉが合金化する割合が高いので、ｎＭＯＳＦＥＴ領域のゲート電極層の方が、体積が膨張する（図５Ｃ）。
【００９９】
実施例１と同様に、ｎＭＯＳＦＥＴ領域のゲート電極層上の金属含有層の膜厚よりも、ｐＭＯＳＦＥＴ領域のゲート電極層上の金属含有層の膜厚が厚いため、シリサイド化により得られる組成も異なる。
【０１００】
したがって、この時点で、これらのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０１０１】
次に、ＳｉＮ膜７をエッチングストッパとしてＣＭＰにより、平坦化する(図５Ｄ)。ただし、必ずしも平坦にする必要はない。
【０１０２】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図５Ｄが示す工程に相当する。
【０１０３】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例４】
【０１０４】
実施例１ないし３では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化する半導体装置の製造方法について述べた。
【０１０５】
本実施例４では、ゲート電極層をシリサイド化した後、ゲート電極層に金属をさらに含有させることにより、しきい値を変更する半導体装置の製造方法について述べる。
【０１０６】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【０１０７】
図６Ａないし図６Ｃは、本発明の実施例４に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【０１０８】
先ず、例えば、既述の実施例１ないし実施例３に記載の工程により、ｐＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなるゲート電極層（例えばＮｉ３Ｓｉ層）４ｂを形成する。同様に、ｎＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなりゲート電極層４ｂと異なる組成を有するゲート電極層（例えば、Ｎｉ２Ｓｉ層）４ａを形成する。
【０１０９】
さらに、ゲート電極層４ａ上およびゲート電極層４ｂ上に、感光性有機膜２０を形成する。
【０１１０】
さらに、リソグラフィーで、ゲート電極層４ａ上方に位置する感光性有機膜２０を選択的に除去することにより、ゲート電極層４ａを露出させる（図６Ａ）。
【０１１１】
次に、ゲート電極層４ａ上および感光性有機膜２０上に、拡散金属含有層であるＡｌ膜２１をスパッタにより形成する（図６Ｂ）。
【０１１２】
なお、拡散金属含有層は、Ａｌに代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属を含む合金、の何れかを含有するようにしてもよい。また、１層以上を積層してもよい。
【０１１３】
次に、加熱処理（例えば、５００℃で３０秒間ＲＴＡ）により、該拡散金属含有層（Ａｌ膜２１）に含有された金属Ａｌをゲート絶縁膜３とゲート電極層４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように、ゲート電極層４ａに拡散させて偏析させる。
【０１１４】
これにより、Ａｌをゲート電極層（Ｎｉ2Ｓｉ膜）４ａ中に拡散させない場合と比較して、ｎＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【０１１５】
さらに、例えば、硫酸や硫酸と過酸化水素水の混合液（ＳＰＭ）、硫酸とオゾンの混合液（ＳＯＭ）、硫酸と過酸化水素水とオゾンの混合液などで、Ａｌ膜２１および感光性有機膜２０を同時に除去する（図６Ｃ）。
【０１１６】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図６Ｃが示す工程に相当する。
【０１１７】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例５】
【０１１８】
実施例４では、ゲート電極層をシリサイド化した後、ゲート電極層に金属をさらに拡散させることにより、しきい値を変更する半導体装置の製造方法について述べた。
【０１１９】
本実施例５では、ゲート電極層をシリサイド化した後、ゲート電極層に金属をさらに拡散させることにより、しきい値を変更する他の半導体装置の製造方法について述べる。
【０１２０】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【０１２１】
図７Ａないし図７Ｃは、本発明の実施例５に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例４と同じ符号は、実施例４と同様の構成を示す。
【０１２２】
先ず、既述の実施例４と同様に、ｐＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなるゲート電極層（例えばＮｉ３Ｓｉ層）４ｂを形成する。同様に、ｎＭＯＳＦＥＴのゲート電極が形成される領域に、ＳｉまたはＧｅの少なくとも一方を含む合金からなりゲート電極層４ｂと異なる組成を有するゲート電極層（例えば、Ｎｉ２Ｓｉ層）４ａを形成する。
【０１２３】
次に、ゲート電極層４ａ上およびゲート電極層４ｂ上に、金属の拡散を防止する拡散防止層であるＴｉＮ膜２２を形成する。
【０１２４】
なお、拡散防止層２２は、ＴｉＮに代えて、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れか、または、ＴｉＮ、Ｗ、ＷＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＴａＣ、ＭｏＮの何れかを含む合金、から構成される。また、１層以上を積層してもよい。
【０１２５】
さらに、ゲート電極層４ａ上方およびゲート電極層４ｂ上方に、レジストやポリイミド等の感光性有機膜２３を形成する。
【０１２６】
その後、ゲート電極層４ａ上方に位置する感光性有機膜２３を、例えば、リソグラフィーにより選択的に除去する。
【０１２７】
さらに、ゲート電極層４ａ上に位置するＴｉＮ膜２２を、感光性有機膜２３をマスクとして、エッチングやドライエッチングにより選択的に除去する。これにより、ゲート電極層４ａを露出させる（図７Ａ）。なお、薬液によるエッチングとしては、過酸化水素水やフッ酸、フッ酸と過酸化水素水の混合液、フッ酸と硝酸の混合液、塩酸、塩酸と過酸化水素水の混合液、塩酸と硝酸の混合液、硫酸、硫酸と過酸化水素水の混合液、アンモニア水、アンモニア水と過酸化水素水の混合液、コリン、コリンと過酸化水素水の混合液、ＴＭＡＨ、ＴＭＡＨと過酸化水素水の混合液などを利用することができる。また、ドライエッチングとしては、塩素やフッ素を含有したガスによるエッチングを利用することができる。
【０１２８】
その後、残存する感光性有機膜２３をアッシングや有機溶剤等で除去する。この時、感光性膜にノボラック系の樹脂を含んだレジストなどを用いた場合は、除去することが望ましいが、ポリイミドなどを用いた場合は、必ずしも除去しなくてもよい。
【０１２９】
次に、ゲート電極層４ａ上およびＴｉＮ膜２２上に、ゲート電極層４ａに拡散させるための金属を含有する拡散金属含有層であるＡｌ膜２４を、例えば、スパッタにより形成する（図７Ｂ）。
【０１３０】
拡散金属含有層は、Ａｌに代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属を含む合金、の何れかを含有するようにしもよい。また、１層以上を積層してもよい。
【０１３１】
次に、加熱処理（例えば、５００℃で３０秒間ＲＴＡ）により、該拡散金属含有層（Ａｌ膜２１）に含有された金属Ａｌをゲート絶縁膜３とゲート電極層４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように、ゲート電極層４ａに拡散させて偏析させる。
【０１３２】
これにより、Ａｌをゲート電極層（Ｎｉ2Ｓｉ膜）４ａ中に拡散させない場合と比較して、ｎＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【０１３３】
さらに、例えば、硫酸や硫酸と過酸化水素水の混合液（ＳＰＭ）、硫酸とオゾンの混合液（ＳＯＭ）、硫酸と過酸化水素水とオゾンの混合液などで、Ａｌ膜２１およびＴｉＮ膜２２を同時に除去する（図７Ｃ）。
【０１３４】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図７Ｃが示す工程に相当する。
【０１３５】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【０１３６】
なお、感光性有機膜２３を除去しなかった場合は、薬液として硫酸や硫酸と過酸化水素水の混合液（ＳＰＭ）、硫酸とオゾンの混合液（ＳＯＭ）、硫酸と過酸化水素水とオゾンの混合液などを用いると、感光性有機膜２３と拡散防止層も同時に除去することが可能となる。
【０１３７】
また、感光性有機膜２３を除去した場合は、硫酸と過酸化水素水の混合液、塩酸と硝酸の混合液、塩酸と過酸化水素水の混合液、アンモニア水と過酸化水素水の混合液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）と過酸化水素水の混合液、コリンと過酸化水素水の混合液など、無機酸、有機酸、酸と酸化剤の混合液、無機アルカリ、有機アルカリ、アルカリと酸化剤の混合液が利用できる。
【０１３８】
また、酸化剤としては過酸化水素やオゾン、硝酸、硫酸、亜塩素酸、過塩素酸、次亜塩素酸、亜ヨウ素酸、過ヨウ素酸、亜臭素酸、過臭素酸、クロム酸、過マンガン酸などを用いることができる。
【実施例６】
【０１３９】
実施例１ないし３では、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値を変更するために、ゲート電極層をシリサイド化する半導体装置の製造方法について述べた。
【０１４０】
本実施例６では、ゲート電極層をシリサイド化とともにゲート電極層に金属を拡散させることにより、しきい値を変更する半導体装置の製造方法について述べる。
【０１４１】
なお、本実施例６の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【０１４２】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【０１４３】
図８Ａないし図８Ｄは、本発明の実施例６に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【０１４４】
先ず、既述の図１Ａないし図１Ｉの工程により、ゲート絶縁膜であるＨｆＳｉＯＮ膜３、ゲート電極層であるポリシリコン層４を形成した後（図１Ｉ）、自然酸化膜等を除去し、ポリシリコン層４上に、第１の金属含有層であるＮｉ膜９をスパッタにより形成する。
【０１４５】
さらに、このＮｉ膜９上に、ゲート電極層４に拡散させるための金属を含有する拡散金属含有層であるＡｌ膜２５を、例えば、スパッタにより形成する。
【０１４６】
そして、このＡｌ膜２５上に、レジストやポリイミド等の感光性有機膜１０を形成する。
【０１４７】
そして、リソグラフィーで、ｐＭＯＳＦＥＴ領域のポリシリコン層４上方に位置する感光性有機膜１０を選択的に除去する。
【０１４８】
さらに、残存する感光性有機膜１０をマスクとして、Ｎｉ膜９上のＡｌ膜２５をドライエッチングまたはウエットエッチングにより選択的に除去する。
【０１４９】
これにより、Ｎｉ膜９のうち、ｐＭＯＳＦＥＴ領域のゲート電極層４上方に位置する、部分を露出させる（図８Ａ）。
【０１５０】
ここで、上記ドライエッチングには、例えば、Ｃｌ２やＢＣｌ３等のＣｌを含むガスが用いられる。
【０１５１】
また、上記ウエットエッチングには、例えば、塩酸やフッ酸、硫酸、硝酸等を含む酸や酸と酸化剤（例えば、Ｈ２Ｏ２やオゾン）の混合液、ＮＨ４ＯＨ、ＴＭＡＨ、コリン等を含むアルカリやアルカリと酸化剤（例えば、Ｈ２Ｏ２やオゾン）の混合液が用いられる。
【０１５２】
なお、拡散金属含有層は、Ａｌに代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属を含む合金、の何れかを含有するようにしもよい。また、１層以上を積層してもよい。
【０１５３】
また、第１の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【０１５４】
次に、感光性有機膜１０上およびＮｉ膜９上に、第２の金属含有層であるＮｉ膜１９をスパッタにより形成する（図８Ｂ）。
【０１５５】
なお、第２の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【０１５６】
本実施例においては、例えば、第１の金属含有層（Ｎｉ膜９）の膜厚と第２の金属含有層（Ｎｉ膜１９）の膜厚と比が、２：１になるように成膜する。
【０１５７】
以上の工程により、ｐＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層は、ｎＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層とは、膜厚が異なることとなる。なお、第１の金属含有層と第２の金属含有層の組成が異なる場合は、積層構造が異なることとなる。
【０１５８】
次に、実施例１と同様に、加熱処理（例えば、５００℃、３０秒間、ＲＴＡ）し、ポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎＭＯＳＦＥＴ領域のゲート電極としてＮｉ２Ｓｉ層４ａを形成するとともに、ｐＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する。
【０１５９】
実施例１と同様に、この時点で、これらのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０１６０】
さらに、上記加熱処理により、拡散金属含有層（Ａｌ膜２５）に含有された金属Ａｌをゲート絶縁膜３とゲート電極層４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように、ゲート電極層４ａに拡散させて偏析させる(図８Ｂ)。
【０１６１】
これにより、Ａｌをゲート電極層（Ｎｉ2Ｓｉ膜）４ａ中に拡散させない場合と比較して、ｎＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【０１６２】
次に、例えば、硫酸や硫酸と過酸化水素水の混合液（ＳＰＭ）、硫酸とオゾンの混合液（ＳＯＭ）、硫酸と過酸化水素水とオゾンの混合液などで、Ａｌ膜２１および感光性有機膜２０を同時に除去する（図８Ｃ）。
【０１６３】
なお、ｐＭＯＳＦＥＴ領域のゲート電極層の方が、Ｎｉが合金化する割合が高いので、ｎＭＯＳＦＥＴ領域のゲート電極層の方が、体積が膨張する（図８Ｃ）。
【０１６４】
次に、ＳｉＮ膜７をエッチングストッパとしてＣＭＰにより、平坦化する(図８Ｄ)。ただし、必ずしも平坦化する必要はない。
【０１６５】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図８Ｄが示す工程に相当する。
【０１６６】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例７】
【０１６７】
実施例６では、ゲート電極層をシリサイド化するとともにゲート電極層に金属を拡散させることにより、しきい値を変更する半導体装置の製造方法について述べた。
【０１６８】
本実施例６では、ゲート電極層をシリサイド化とともにゲート電極層に金属を拡散させることにより、しきい値を変更する他の半導体装置の製造方法について述べる。
【０１６９】
なお、本実施例７の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【０１７０】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【０１７１】
図９Ａないし図９Ｄは、本発明の実施例７に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例６と同じ符号は、実施例６と同様の構成を示す。
【０１７２】
先ず、既述の図１Ａないし図１Ｉの工程により、ゲート絶縁膜であるＨｆＳｉＯＮ膜３、ゲート電極層であるポリシリコン層４を形成した後（図１Ｉ）、自然酸化膜等を除去し、ポリシリコン層４上に、第１の金属含有層であるＮｉ膜９をスパッタにより形成する。
【０１７３】
さらに、このＮｉ膜９上に、ゲート電極層４に拡散させるための金属を含有する拡散金属含有層であるＡｌ膜２５を、例えば、スパッタにより形成する。
【０１７４】
さらに、このＡｌ膜２５上に、金属の拡散を防止するための拡散防止層であるＴｉＮ膜１０ａを形成する。このＴｉＮ膜１０ａ上に、レジストやポリイミド等の感光性有機膜１０ｂを形成する。
【０１７５】
そして、リソグラフィーで、ｐＭＯＳＦＥＴ領域のポリシリコン層４上方に位置する感光性有機膜１０ｂを選択的に除去する。これにより、ＴｉＮ膜１０ａのうち、ｐＭＯＳＦＥＴ領域のゲート電極層４上方に位置する部分を、露出させる。
【０１７６】
さらに、残存する感光性有機膜１０をマスクとして、過酸化水素水やフッ酸、フッ酸と過酸化水素水の混合液、フッ酸と硝酸の混合液、塩酸、塩酸と過酸化水素水の混合液、塩酸と硝酸の混合液、硫酸、硫酸と過酸化水素水の混合液、アンモニア水、アンモニア水と過酸化水素水の混合液、コリン、コリンと過酸化水素水の混合液、ＴＭＡＨ、ＴＭＡＨと過酸化水素水の混合液などで、ｐＭＯＳＦＥＴ領域のポリシリコン層４上方に位置するＴｉＮ膜１０ａを剥離する。これにより、ｐＭＯＳＦＥＴ領域のＡｌ膜２５の上面が露出する。なお、ＲＩＥにより、感光性有機膜１０をマスクとして、該ＴｉＮ膜１０ａを除去してもよい。
【０１７７】
さらに、残存する感光性有機膜１０をマスクとして、Ｎｉ膜９上のＡｌ膜２５をドライエッチングまたはウエットエッチングにより選択的に除去する。
【０１７８】
これにより、Ｎｉ膜９のうち、ｐＭＯＳＦＥＴ領域のゲート電極層４上方に位置する、部分を露出させる（図９Ａ）。
【０１７９】
ここで、上記ドライエッチングには、例えば、Ｃｌ２やＢＣｌ３等のＣｌを含むガスが用いられる。
【０１８０】
また、上記ウエットエッチングには、例えば、塩酸やフッ酸、硫酸、硝酸等を含む酸や酸と酸化剤（例えば、Ｈ２Ｏ２やオゾン）の混合液、ＮＨ４ＯＨ、ＴＭＡＨ、コリン等を含むアルカリやアルカリと酸化剤（例えば、Ｈ２Ｏ２やオゾン）の混合液が用いられる。
【０１８１】
なお、拡散金属含有層は、Ａｌに代えて、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｌａ、Ｔａ、Ｉｎ、Ｇａ、Ｔｌ、Ｗの少なくとも１つの金属を含む合金、の何れかを含有するようにしもよい。また、１層以上を積層してもよい。
【０１８２】
また、第１の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【０１８３】
次に、感光性有機膜１０上およびＮｉ膜９上に、第２の金属含有層であるＮｉ膜１９をスパッタにより形成する（図９Ｂ）。
【０１８４】
なお、第２の金属含有層は、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｐｄ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【０１８５】
本実施例においては、例えば、第１の金属含有層（Ｎｉ膜９）の膜厚と第２の金属含有層（Ｎｉ膜１９）の膜厚と比が、２：１になるように成膜する。
【０１８６】
以上の工程により、ｐＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層は、ｎＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層とは、膜厚が異なることとなる。なお、第１の金属含有層と第２の金属含有層の組成が異なる場合は、積層構造が異なることとなる。
【０１８７】
次に、実施例６と同様に、加熱処理（例えば、５００℃、３０秒間、ＲＴＡ）し、ポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎＭＯＳＦＥＴ領域のゲート電極としてＮｉ２Ｓｉ層４ａを形成するとともに、ｐＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する。
【０１８８】
実施例６と同様に、この時点で、これらのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０１８９】
さらに、上記加熱処理により、拡散金属含有層（Ａｌ膜２５）に含有された金属Ａｌをゲート絶縁膜３とゲート電極層４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように、ゲート電極層４ａに拡散させて偏析させる(図９Ｂ)。
【０１９０】
これにより、Ａｌをゲート電極層（Ｎｉ2Ｓｉ膜）４ａ中に拡散させない場合と比較して、ｎＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【０１９１】
次に、例えば、硫酸や硫酸と過酸化水素水の混合液（ＳＰＭ）、硫酸とオゾンの混合液（ＳＯＭ）、硫酸と過酸化水素水とオゾンの混合液などで、Ａｌ膜２１および感光性有機膜２０を同時に除去する（図９Ｃ）。
【０１９２】
なお、ｐＭＯＳＦＥＴ領域のゲート電極層の方が、Ｎｉが合金化する割合が高いので、ｎＭＯＳＦＥＴ領域のゲート電極層の方が、体積が膨張する（図９Ｃ）。
【０１９３】
次に、ＳｉＮ膜７をエッチングストッパとしてＣＭＰにより、平坦化する(図９Ｄ)。ただし、必ずしも平坦化する必要はない。
【０１９４】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図９Ｄが示す工程に相当する。
【０１９５】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【実施例８】
【０１９６】
実施例６、７では、ゲート電極層をシリサイド化するとともにゲート電極層に金属を拡散させることにより、しきい値を変更する半導体装置の製造方法について述べた。
【０１９７】
本実施例８では、ゲート電極層をシリサイド化するとともにゲート電極層に金属を拡散させることにより、しきい値を変更するさらに他の半導体装置の製造方法について述べる。
【０１９８】
なお、本実施例８の半導体装置の製造方法は、実施例１で説明した図１Ａから図１Ｉまでの工程は同様である。
【０１９９】
以下、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極領域の構成に注目して説明する。
【０２００】
図１０Ａないし図１０Ｄは、本発明の実施例７に係る半導体装置の製造方法の各工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。なお、図中、実施例６と同じ符号は、実施例６と同様の構成を示す。
【０２０１】
先ず、既述の図１Ａないし図１Ｉの工程により、ゲート絶縁膜であるＨｆＳｉＯＮ膜３、ゲート電極層であるポリシリコン層４を形成した後（図１Ｉ）、自然酸化膜等を除去し、ポリシリコン層４上に、第１の金属含有層であるＮｉ膜９をスパッタにより形成する。
【０２０２】
すなわち、ｐＭＯＳＦＥＴ領域のゲート電極層およびｎＭＯＳＦＥＴ領域のゲート電極層（ポリシリコン層４）上に、第１の金属含有層であるＮｉ膜９を形成する。
【０２０３】
さらに、このＮｉ膜９上に、レジストやポリイミド等の感光性有機膜１０を形成する。
【０２０４】
そして、リソグラフィーで、ｎＭＯＳＦＥＴ領域のポリシリコン層４上方に位置する感光性有機膜１０を選択的に除去する。これにより、Ｎｉ膜９のうち、ｎＭＯＳＦＥＴ領域のゲート電極層上方に位置する、部分を露出させる（図１０Ａ）。
【０２０５】
なお、第１の金属含有層は、実施例１と同様に、Ｎｉに代えて、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかの金属、または、Ｎｉ、Ｃｏ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ａｌ、Ｌａの何れかを含む合金、を含有するようにしてもよい。また、１層以上を積層してもよい。
【０２０６】
次に、感光性有機膜１０をマスクとして、ＲＩＥにより、Ｎｉ膜９の上部を選択的に除去する。これにより、ｎＭＯＳＦＥＴ領域のゲート電極層上方に位置するＮｉ膜９を薄膜化する。なお、感光性有機膜１０を保護膜として、塩酸や塩酸と過酸化水素水の混合液、塩酸や硝酸の混合液、フッ酸やフッ酸と過酸化水素水の混合液、フッ酸と硝酸の混合液、硫酸や硫酸と過酸化水素水の混合液などの酸や酸と酸化剤との混合液により、Ｎｉ膜９の上部を選択的に除去するようにしてもよい。
【０２０７】
本実施例においては、例えば、該ＲＩＥ後のｎＭＯＳＦＥＴ領域の第１の金属含有層（Ｎｉ膜９）の膜厚とｐＭＯＳＦＥＴ領域の第１の金属含有層（Ｎｉ膜９）の膜厚と比が、２：３になるようにする。
【０２０８】
さらに、このＮｉ膜９上および感光性有機膜１０上に、ゲート電極層４に拡散させるための金属を含有する拡散金属含有層であるＡｌ膜２５を、例えば、スパッタにより形成する。
【０２０９】
以上の工程により、ｐＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層は、ｎＭＯＳＦＥＴ領域のゲート電極層上に位置する金属含有層とは、膜厚が異なることとなる。
【０２１０】
次に、実施例６と同様に、加熱処理（例えば、５００℃、３０秒間、ＲＴＡ）し、ポリシリコン層４のシリサイド化（合金化）を行う。これにより、ｎＭＯＳＦＥＴ領域のゲート電極としてＮｉ２Ｓｉ層４ａを形成するとともに、ｐＭＯＳＦＥＴのゲート電極としてＮｉ３Ｓｉ層４ｂを形成する。
【０２１１】
実施例６と同様に、この時点で、これらのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、しきい値が異なることとなる。
【０２１２】
さらに、上記加熱処理により、拡散金属含有層（Ａｌ膜２５）に含有された金属Ａｌをゲート絶縁膜３とゲート電極層４ａとの界面（すなわち、ゲート絶縁膜とゲート電極との界面）に達するように、ゲート電極層４ａに拡散させて偏析させる(図１０Ｂ)。
【０２１３】
これにより、Ａｌをゲート電極層（Ｎｉ2Ｓｉ膜）４ａ中に拡散させない場合と比較して、ｎＭＯＳＦＥＴのゲート電極のしきい値をより顕著に変更することができる。
【０２１４】
次に、例えば、硫酸や硫酸と過酸化水素水の混合液（ＳＰＭ）、硫酸とオゾンの混合液（ＳＯＭ）、硫酸と過酸化水素水とオゾンの混合液などで、Ａｌ膜２１および感光性有機膜２０を同時に除去する（図１０Ｃ）。
【０２１５】
なお、ｐＭＯＳＦＥＴ領域のゲート電極層の方が、Ｎｉが合金化する割合が高いので、ｎＭＯＳＦＥＴ領域のゲート電極層の方が、体積が膨張する（図１０Ｃ）。
【０２１６】
次に、ＳｉＮ膜７をエッチングストッパとしてＣＭＰにより、平坦化する(図１０Ｄ)。ただし、必ずしも平坦化する必要はない。
【０２１７】
以上のようにして形成されたゲート電極を有するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴを配線し、ＬＳＩを形成するための工程は、実施例１の図３Ａないし図３Ｄと同様である。なお、図３Ａが示す工程は、図１０Ｄが示す工程に相当する。
【０２１８】
以上のように、本実施例に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる、所望のしきい値を得ることができる。
【図面の簡単な説明】
【０２１９】
【図１Ａ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｅ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｆ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｇ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｈ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図１Ｉ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の断面図である。
【図２Ａ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図２Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図２Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図２Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図３Ａ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの領域の断面図である。
【図３Ｂ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの領域の断面図である。
【図３Ｃ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの領域の断面図である。
【図３Ｄ】本発明の実施例１に係る半導体装置の製造方法の工程におけるｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの領域の断面図である。
【図４Ａ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図４Ｂ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図４Ｃ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図４Ｄ】本発明の実施例２に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図５Ａ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図５Ｂ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図５Ｃ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図５Ｄ】本発明の実施例３に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図６Ａ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図６Ｂ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図６Ｃ】本発明の実施例４に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図７Ａ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図７Ｂ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図７Ｃ】本発明の実施例５に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図８Ａ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図８Ｂ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図８Ｃ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図８Ｄ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図９Ａ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図９Ｂ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図９Ｃ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図９Ｄ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図１０Ａ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図１０Ｂ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図１０Ｃ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【図１０Ｄ】本発明の実施例６に係る半導体装置の製造方法の工程におけるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの領域の要部の断面図である。
【符号の説明】
【０２２０】
１  シリコン基板
２  ＳＴＩ
３  ハフニウム珪酸窒化膜（ＨｆＳｉＯＮ膜）
４  ポリシリコン層
４ａ  Ｎｉ２Ｓｉ層
４ｂ  Ｎｉ３Ｓｉ層
５  ＳｉＮ膜
５１  ＳｉＮ膜
６  ソース/ドレインシリサイドコンタクト（ＮｉＰｔＳｉ層）
７  ＳｉＮ膜
８  ＳｉＯ2層
９、１９  Ｎｉ膜
１０、１０ｂ、２０、２３  感光性有機膜
１０ａ  ＴｉＮ膜
１１  ＳｉＮ膜
１４  層間絶縁膜ＳｉＯ2層
１５  配線層
２１、２４、２５  拡散金属含有層
２２  拡散防止層
【図１Ａ】
2009130189.tif 000003
【図１Ｂ】
2009130189.tif 000004
【図１Ｃ】
2009130189.tif 000005
【図１Ｄ】
2009130189.tif 000006
【図１Ｅ】
2009130189.tif 000007
【図１Ｆ】
2009130189.tif 000008
【図１Ｇ】
2009130189.tif 000009
【図１Ｈ】
2009130189.tif 000010
【図１Ｉ】
2009130189.tif 000011
【図２Ａ】
2009130189.tif 000012
【図２Ｂ】
2009130189.tif 000013
【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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