(57)【要約】【課題】フラッシュ型ＡＤ変換器において、増幅器の出力端に補間回路を用いて出力電圧を補間して比較器に入力する場合に、補間回路の寄生容量や寄生抵抗の影響を受けて、比較器の入力端における入力電圧のひずみを低減させる。【解決手段】基準電圧の電位レベルが下位及び上位の所定領域において、増幅器列１１は、隣り合う増幅器Ａ４、Ａ５間に配置されたダミー出力端を有するダミー増幅器ＴＤ３を含み、補間回路列１２は、隣り合うダミー増幅器ＴＤ３、ＴＤ２のダミー出力端の各々にダミー抵抗ＤＲ１〜ＤＲ４を介して接続されたダミー補間ノードＤＨ１、ＤＨ２を有するダミー補間回路２１を含み、比較器列１３は、ダミー比較器ＤＣ７を含み、最下位及び最上位の増幅器Ａ１、Ａ７は最下位及び最上位のダミー増幅器ＢＤ１、ＴＤ１の夫々に抵抗を介して接続されるフラッシュ型ＡＤ変換器。【選択図】図２
2009060500.tif 000002
【特許請求の範囲】
【請求項１】
電位レベルが下位から上位の上り順に複数の基準電圧を並列して発生する基準電圧発生器と、外部から入力する入力電圧と前記基準電圧とを入力し、その差電圧を増幅して出力する増幅器を複数有する増幅器列と、隣り合う増幅器の各出力端の出力電圧を補間して、補間ノードから補間電圧として出力する補間回路を複数有する補間回路列と、前記出力電圧又は前記補間電圧を入力する比較器を複数有する比較器列と、を備え、前記複数の増幅器及び前記複数の補間回路の夫々は、前記下位から上位に向けて上り順に対応して配置されてなるフラッシュ型ＡＤ変換器であって、
少なくとも前記下位及び前記上位の所定領域において、前記増幅器列は、隣り合う増幅器間に配置された、ダミー出力端を有するダミー増幅器を更に複数含み、前記補間回路列は、隣り合うダミー増幅器のダミー出力端の各々に抵抗を介して接続されたダミー補間ノードを有するダミー補間回路を更に含み、前記比較器列は、前記ダミー出力端又は前記ダミー補間ノードに接続するダミー比較器を更に複数含み、
最下位の増幅器の出力端は、最下位のダミー増幅器の出力端に抵抗を介して接続され、最上位の増幅器の出力端は、最上位のダミー増幅器の出力端に抵抗を介して接続され、
前記下位の所定領域における最上位のダミー増幅器のダミー出力端は、前記上位の所定領域における最下位のダミー増幅器のダミー出力端に抵抗を介して接続されてなるフラッシュ型ＡＤ変換器。
【請求項２】
前記増幅器列は、前記最下位の増幅器の下位又は最上位の増幅器の上位に更にダミー増幅器を備え、前記最下位の増幅器の下位のダミー増幅器を最下位のダミー増幅器とし、前記最上位の増幅器の上位のダミー増幅器を最上位のダミー増幅器とする請求項１に記載のフラッシュ型ＡＤ変換器。
【請求項３】
前記増幅器列は、前記最下位の増幅器の下位又は最上位の増幅器の上位にダミーパターンを備えていることを特徴とする請求項１又は請求項２に記載のフラッシュ型ＡＤ変換器。
【請求項４】
前記下位と前記上位との間の中間領域において、前記増幅器列は前記増幅器が隣接して配置され、前記補間回路列は前記補間回路が隣接して配置されていることを特徴とする請求項１〜３のいずれか１項に記載のフラッシュ型ＡＤ変換器。
【請求項５】
前記下位の所定領域におけるダミー増幅器には、前記最下位の増幅器に与えられる基準電圧よりも電位レベルが低い基準電圧が与えられ、前記上位の所定領域におけるダミー増幅器には、前記最上位の増幅器に与えられる基準電圧よりも電位レベルが高い基準電圧が与えられることを特徴とする請求項１〜４のいずれか１項に記載のフラッシュ型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュ型ＡＤ変換器に関し、特にダミー回路を用いた高精度フラッシュ型ＡＤ変換器に関する。
【背景技術】
【０００２】
従来からフラッシュ型ＡＤ変換器が知られている（例えば特許文献１を参照）。フラッシュ型ＡＤ変換器は、基準電圧発生器と、この基準電圧発生器の各電位レベルとアナログ信号とを入力して増幅する増幅器と、増幅器により増幅されたアナログ信号と基準電圧を入力して比較する比較器と、各比較器からの論理出力をデジタル信号に変換するエンコーダ等から構成されている。また、隣接する増幅器間から補間電圧を取り出して増幅器の数を減少させた抵抗補間型フラッシュ型ＡＤ変換器が知られている。この場合は、例えば、７個（２３−１）の増幅器を用いて４ビット−１個（２４−１）の出力を得ることができる。例えば、分解能８ビット−１（２８−１）のデジタル信号を得る場合には、増幅器が１２５個、比較器が２５５個直列状に形成する必要がある。
【０００３】
しかしながら、個々の増幅器にオフセットのばらつきがあることや、直線上に配列した増幅器、比較器が中央部と端部間において、レイアウト上、あるいは浮遊容量等の寄生素子が不等価となり、アナログ電圧をデジタル信号に変換する変換精度が低下する。
【０００４】
図６は、抵抗アベレージにより特性変動を低減するフラッシュ型ＡＤコンバータのレイアウト図である。増幅器列１０１と比較器列１０２との間に補間回路列１０３が構成されている。増幅器列１０１は最下位から上り順に、ダミー増幅器ＤＢ３〜ＤＢ１、増幅器Ａ１〜Ａ７、ダミー増幅器ＴＤ１〜ＴＤ３の順に配列する。各増幅器Ａ１〜Ａ７は図示しない基準電圧発生器から基準電圧と外部からのアナログ電圧を入力する。各増幅器１〜７は、基準電位の上り順に配列している。各増幅器Ａ１〜Ａ７は出力端子と反転出力端子からなる一対の出力端を備えている。ダミー増幅器も同様にダミー出力端子とダミー反転出力端子からなる一対のダミー出力端を備えている。これらの出力端子と反転出力端子間には、入力した基準電圧とアナログ電圧との差電圧が出力される。
【０００５】
各増幅器Ａ１〜Ａ７の各一対の出力端は偶数番目の比較器Ｃ２、Ｃ４、〜、Ｃ１２、Ｃ１４へ入力される。隣接する増幅器、例えば増幅器Ａ１とＡ２とは、出力端子間がノード１１０とノード１１２間に抵抗Ｒ１及び抵抗Ｒ３を介して接続され、反転出力端子間がノード１１１とノード１１３間に抵抗Ｒ２及び抵抗Ｒ４を介して各々接続されている。そして、抵抗Ｒ１と抵抗Ｒ３の間の補間ノード１１４と抵抗Ｒ２と抵抗Ｒ４の間の反転補間ノード１１５の一対の補間ノードからは補間電圧が出力され、比較器Ｃ３の入力に接続される。抵抗Ｒ１〜Ｒ４の全ての抵抗値が等しく設定されており、その結果、上記一対の補間ノードからの補間電圧は上下増幅器の一対の出力端から出力される出力電圧の中間電圧となる。そして、全ての補間ノードから奇数番目の比較器Ｃ１、Ｃ３、〜、Ｃ１３、Ｃ１５の入力に接続される。ダミー増幅器ＢＤ３〜ＢＤ１、ＴＤ１〜ＴＤ３の出力も上記と同様にダミー比較器ＢＣ５〜ＢＣ１、ＴＣ１〜ＴＣ５に入力される。このように、隣接する増幅器の出力端子間及び反転出力端子間を、抵抗を介して接続することにより、増幅器製造時のオフセット電圧のばらつきを平均化している。
【０００６】
また、最下位のダミー増幅器ＢＤ３と最上位のダミー増幅器ＴＤ３とは、ダミー増幅器ＢＤ３のダミー出力端子とダミー増幅器ＴＤ３のダミー反転出力端子とを抵抗Ｒ５及び配線１１６を介して接続し、ダミー増幅器ＢＤ３のダミー反転出力端子とダミー増幅器ＴＤ３のダミー出力端子とを抵抗Ｒ６及び配線１１７を介して夫々接続している。これにより、ダミー増幅器ＢＤ３とダミー増幅器ＴＤ３の各出力端に対して互いに同極性の電圧が印加されるようにしている。このように、最下位のダミー増幅器ＢＤ３と最上位のダミー増幅器ＴＤ３とを配線１１６、１１７により接続して、一方の出力電圧を他方の出力端に与えて、増幅器Ａ１〜Ａ７におけるオフセット電圧や増幅率のばらつきをより平均化し、ＡＤ変換精度を向上させている。
【特許文献１】特開２００３−２１８６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図６に示す従来例においては、最下位のダミー増幅器ＢＤ３と最上位のダミー増幅器ＴＤ３とは、抵抗Ｒ５を介して配線１１６により、また抵抗Ｒ６を介して配線１１７により接続されている。そして、これらの配線１１６、１１７は、比較器が入力する増幅器の出力電圧や補間ノードの補間電圧を入力するための配線と交差する。しかしながら、入力アナログ電圧がフルスケール端近傍となる場合に、配線１１６、１１７に付随する抵抗により、増幅器の出力端の電位が平均化されずに歪む。また、比較器の入力端から見た場合に、配線１１６や配線１１７に付随する寄生容量や寄生抵抗は各比較器において同一とはならない。特に、上位部や下位部と中間部の比較器間において、入力電圧の歪みや入力端のインピーダンスに相違が生じて、変換誤差が発生した。
【課題を解決するための手段】
【０００８】
本発明は上記課題を解決するために以下の手段を講じた。
【０００９】
請求項１の発明においては、電位レベルが下位から上位の上り順に複数の基準電圧を並列して発生する基準電圧発生器と、外部から入力する入力電圧と前記基準電圧とを入力し、その差電圧を増幅して出力する増幅器を複数有する増幅器列と、隣り合う増幅器の各出力端の出力電圧を補間して、補間ノードから補間電圧として出力する補間回路を複数有する補間回路列と、前記出力電圧又は前記補間電圧を入力する比較器を複数有する比較器列と、を備え、前記複数の増幅器及び前記複数の補間回路の夫々は、前記下位から上位に向けて上り順に対応して配置されてなるフラッシュ型ＡＤ変換器であって、少なくとも前記下位及び前記上位の所定領域において、前記増幅器列は、隣り合う増幅器間に配置された、ダミー出力端を有するダミー増幅器を更に複数含み、前記補間回路列は、隣り合うダミー増幅器のダミー出力端の各々に抵抗を介して接続されたダミー補間ノードを有するダミー補間回路を更に含み、前記比較器列は、前記ダミー出力端又は前記ダミー補間ノードに接続するダミー比較器を更に複数含み、最下位の増幅器の出力端は、最下位のダミー増幅器の出力端に抵抗を介して接続され、最上位の増幅器の出力端は、最上位のダミー増幅器の出力端に抵抗を介して接続され、前記下位の所定領域における最上位のダミー増幅器のダミー出力端は、前記上位の所定領域における最下位のダミー増幅器のダミー出力端に抵抗を介して接続されてなるフラッシュ型ＡＤ変換器とした。
【００１０】
請求項２の発明においては、前記増幅器列は、前記最下位の増幅器の下位又は最上位の増幅器の上位に更にダミー増幅器を備え、前記最下位の増幅器の下位のダミー増幅器を最下位のダミー増幅器とし、前記最上位の増幅器の上位のダミー増幅器を最上位のダミー増幅器とする請求項１に記載のフラッシュ型ＡＤ変換器とした。
【００１１】
請求項３の発明においては、前記増幅器列は、前記最下位の増幅器の下位又は最上位の増幅器の上位にダミーパターンを備えていることを特徴とする請求項１又は請求項２に記載のフラッシュ型ＡＤ変換器とした。
【００１２】
請求項４の発明においては、前記下位と前記上位との間の中間領域において、前記増幅器列は前記増幅器が隣接して配置され、前記補間回路列は前記補間回路が隣接して配置されていることを特徴とする請求項１〜３のいずれか１項に記載のフラッシュ型ＡＤ変換器とした。
【００１３】
請求項５の発明においては、前記下位の所定領域におけるダミー増幅器には、前記最下位の増幅器に与えられる基準電圧よりも電位レベルが低い基準電圧が与えられ、前記上位の所定領域におけるダミー増幅器には、前記最上位の増幅器に与えられる基準電圧よりも電位レベルが高い基準電圧が与えられることを特徴とする請求項１〜４のいずれか１項に記載のフラッシュ型ＡＤ変換器とした。
【発明の効果】
【００１４】
本発明は、複数の基準電圧を発生する基準電圧発生器と、上記複数の基準電圧とアナログ電圧を入力する複数の増幅器からなる増幅器列と、各増幅器の出力端の出力電圧を補間して補間電圧を出力する補間回路を複数備えた補間回路列と、上記出力電圧又は補間電圧を入力する複数の比較器からなる比較器列とから構成され、複数の増幅器、及び、複数の補間回路の各々が基準電圧の電圧レベル順に電位レベルが下位から上位の上り順に対応して配置されるフラッシュ型ＡＤ変換器である。そして、少なくとも下位及び上位の所定領域においては、上記増幅器列は、隣り合う増幅器間には、ダミー出力端を備えるダミー増幅器を複数備え、上記補間回路は、隣り合うダミー増幅器のダミー出力端の各々に抵抗を介して接続されるダミー補間ノードを有するダミー補間回路を含み、上記比較器列は、ダミー出力端又はダミー補間ノードに接続するダミー比較器を複数含んでいる。更に、最下位の増幅器の出力端は、最下位のダミー増幅器の出力端に抵抗を介して接続され、最上位の増幅器の出力端は、最上位のダミー増幅器の出力端に抵抗を介して接続され、上記下位領域の最上位ダミー増幅器の出力端と上記上位領域の最下位ダミー増幅器の出力端間は抵抗を介して接続されてなるフラッシュ型ＡＤ変換器である。
【００１５】
即ち、少なくとも上位及び下位の領域において、隣り合う増幅器間にダミー増幅器を挿入し、最下位及び最上位の増幅器の出力端と最下位及び最上位のダミー増幅器の出力端とを夫々抵抗を介して接続し、また、ダミー増幅器の出力端又はダミー補間ノードと接続するダミー比較器を設けた。これにより、下位側のダミー増幅器と上位側のダミー増幅器とを接続する配線の長さを減少させ、増幅器の出力端の電圧の歪みを抑制した。更に、上位部及び下位部の比較器の入力側に形成される寄生容量や寄生抵抗を、各比較器間において平均化した。その結果、増幅器間にオフセット電圧や増幅率等の製造時のばらつきが存在する場合でも、オフセット電圧や増幅率のばらつきが平均化されると共に、比較器列における比較器の位置に基づく入力側インピーダンスを平均化して、変換精度を向上させた。
【発明を実施するための最良の形態】
【００１６】
以下、本発明について図面を用いて詳細に説明する。
【００１７】
図１は、本発明の実施形態に係るフラッシュ型ＡＤ変換器（以下フラッシュ型ＡＤＣという）１の模式的ブロック図であり、図２は、本発明の実施形態に係る増幅器列１１、補間回路列１２及び比較器列１３のレイアウトを表す模式図であり、図３は、図２に示す補間回路列１２の実際の配線レイアウト一例を表す模式図である。同一の部分又は同一の機能を有する部分には同一の符号を付している。
【００１８】
図１に示すように、本実施形態に係るフラッシュ型ＡＤＣ１は次の構成を有する。複数の基準電圧を発生する基準電圧発生器１０と、この複数の基準電圧に対応して上り順に配列する複数の増幅器と複数のダミー増幅器を備える増幅器列１１と、増幅器列１１の、隣り合う増幅器の出力端から抵抗を介して接続する補間ノードと、隣り合うダミー増幅器のダミー出力端から抵抗を介して接続するダミー補間ノードが構成される補間回路列１２と、増幅器の出力端、補間ノード、及び、ダミー増幅器のダミー出力端、ダミー補間ノードと接続する比較器、及び、ダミー比較器を複数備える比較器列１３と、各比較器から論理信号を入力してデジタル信号を生成するエンコーダ列１４と、増幅器列にバイアス電圧を供給するバイアス発生回路１５と、増幅器列１１、比較器列１３及びエンコーダ列１４に動作タイミングを与えるためのタイミング発生回路１６とから構成されている。
【００１９】
増幅器列１１の各増幅器は、基準電圧発生器１０から出力される基準電圧の電位レベルが下位から上位の上り順に対応して配列している。各増幅器は、各基準電圧と入力アナログ電圧を入力して、その出力端から増幅された差電圧を出力する。また、少なくとも、増幅器列の上位及び下位の所定領域においては、隣り合う増幅器間にダミー増幅器が配置されている。補間回路列１２の各補間回路は、隣り合う増幅器の出力端間を抵抗により分圧する補間ノードから補間電圧を出力する。また、補間回路列１２の各ダミー補間回路は、上記ダミー増幅器に対応して配置され、隣り合うダミー増幅器のダミー出力端間を抵抗を介して接続するダミー補間ノードを備えている。比較器列１３の各比較器は、増幅器の出力端から出力された出力電圧と補間ノードから出力される補間電圧とを交互に入力する。また、増幅器列の上位及び下位の所定領域に対応する領域においては、隣り合う比較器間にダミー比較器が配置されている。エンコーダ列１４のエンコーダは、比較器に対応して配置され、比較器の出力をデジタル信号に変換する。
【００２０】
入力アナログ電圧は、そのまま、或いは図示しないサンプルホールド回路によりサンプリング／ホールドされ、このホールドされた電圧が増幅器列１１に入力される。増幅器列１１の各増幅器は、タイミング発生回路１６の制御クロックに同期して、基準電圧とホールドされた入力アナログ電圧との差電圧をその出力端に一斉に出力する。比較器列１３の各比較器は、対応する増幅器の出力端からの出力電圧及び補間ノードから補間電圧を入力して各比較結果に一斉に出力する。例えば、あるタイミングにおいて、比較器列１３の各比較器から出力される論理出力は、入力アナログ電圧とほぼ一致する基準電圧に対応する比較器を境にして、例えば下位側は全て“１”となり、上位側は全て“０”となる。比較器列１３から一斉に出力されるこの論理信号をサーモメータコードという。エンコーダ列１４は、この入力したサーモメータコードをデジタル信号に変換して出力する。これを、タイミング発生回路１６からのタイミング信号に同期して、次々に入力アナログ電圧をデジタル信号に変換して出力する。
【００２１】
図２を用いて、増幅器列１１、補間回路列１２及び比較器列１３のレイアウトについて具体的に説明する。増幅器列１１は、増幅器Ａ１〜Ａ７とダミー増幅器ＢＤ１〜ＢＤ３、ＴＤ３〜ＴＤ１が、下位から上位の登り順に増幅器Ａ１、ダミー増幅器ＢＤ１、増幅器Ａ２、ダミー増幅器ＢＤ２、・・・、増幅器Ａ６、ダミー増幅器ＴＤ１、増幅器Ａ７のように交互に配列している。各増幅器Ａ１〜Ａ７の図示しない入力端の一方には、基準電圧発生器１０の低レベルから高レベルの基準電圧が下位から上位に向けて上り順に与えられている。各増幅器Ａ１〜Ａ７の図示しない入力端の他方には、共通して入力アナログ電圧が与えられている。ここで、基準電圧発生器１０から各増幅器に与えられる基準電圧が、基準電位と反転基準電位を有する場合には、基準電位の絶対値と反転基準電位の絶対値の平均値を基準電圧のレベルとする。
【００２２】
また、ダミー増幅器ＢＤ１〜ＢＤ３及びＴＤ１〜ＴＤ３には、基準電圧発生器１０の各基準電圧と、共通して入力アナログ電圧が与えられている。例えば、増幅器Ａ１に与える基準電圧よりも低い基準電圧をダミー増幅器ＢＤ１に与え、ダミー増幅器ＢＤ１よりも低い基準電圧をダミー増幅器ＢＤ２に与え、更に低い基準電圧をダミー増幅器ＢＤ３に与える。同様に、増幅器Ａ７に与える基準電圧よりも高い基準電圧をダミー増幅器ＴＤ１に与え、順次高い基準電圧をダミー増幅器ＴＤ２、ＴＤ３に与える。即ち、ダミー増幅器ＢＤ１〜ＢＤ３及びＴＤ１〜ＴＤ３に与える基準電圧は、増幅器Ａ１及びＡ７を折り返し点として、順次低い基準電圧及び順次高い基準電圧がそれぞれ与えられる。
【００２３】
各増幅器Ａ１〜Ａ７及びダミー増幅器ＢＤ１〜ＢＤ３、ＴＤ１〜ＴＤ３は、タイミング発生回路１６のタイミング信号に基づいて、各増幅器Ａ１〜Ａ７及びダミー増幅器ＢＤ１〜ＢＤ３、ＴＤ１〜ＴＤ３の図示しない各出力端及び各ダミー出力端に、入力アナログ電圧と基準電圧との間の増幅された差電圧を出力する。
【００２４】
補間回路列１２は、隣り合う増幅器、例えば増幅器Ａ４と増幅器Ａ５の出力端側に設置された補間回路２０を備えている。更に、隣り合うダミー増幅器の出力端側、例えばダミー増幅器ＴＤ３とダミー増幅器ＴＤ２の出力側に設置されたダミー補間回路２１を備えている。増幅器Ａ４の一方の出力端には第１出力ノードＮ１が接続され、他方の出力端には第２出力ノードＮ２が接続されている。増幅器Ａ５の一方の出力端には第１出力ノードＮ３が接続され、他方の出力端には第２出力ノードＮ４が接続されている。補間回路２０は、各増幅器Ａ４、Ａ５の第１出力ノードＮ１、Ｎ３間に抵抗Ｒ１とＲ３を介して接続する第１補間ノードＨ１と、各増幅器Ａ４、Ａ５の第２出力ノードＮ２、Ｎ４間に抵抗Ｒ２とＲ４を介して接続する第２補間ノードＨ２とを備えている。
【００２５】
即ち、第１補間ノードＨ１と第２補間ノードＨ２の一対の補間ノードの電圧は、抵抗Ｒ１〜Ｒ４全てが同一の抵抗値を有するとすれば、増幅器Ａ４の出力端の電圧と増幅器Ａ５の出力端の電圧との間の中間電圧となる。同様に、増幅回路Ａ５、Ａ６の一対の出力端に接続する一対の出力ノードの間にも、補間ノード２０’が形成されている。他の増幅回路においても同様である。また、各増幅器Ａ１〜Ａ７は、各々の出力端の一方が抵抗を介して全て接続されている。同様に、各々の出力端の他方も抵抗を介して全て接続されている。
【００２６】
ダミー増幅器ＴＤ３の一方のダミー出力端には第１ダミー出力ノードＤＮ１が接続され、他方のダミー出力端には第２ダミー出力ノードＤＮ２が接続されている。ダミー増幅器ＴＤ２の一方のダミー出力端には第１ダミー出力ノードＤＮ３が接続され、他方のダミー出力端には第２ダミー出力ノードＤＮ４が接続されている。ダミー補間回路２１は、各ダミー増幅器ＴＤ３、ＴＤ２の第１ダミー出力ノードＤＮ１、ＤＮ３間にダミー抵抗ＤＲ１及びＤＲ３を介して接続する第１ダミー補間ノードＤＨ１と、各ダミー増幅器ＴＤ３、ＴＤ２の第２ダミー出力ノードＤＮ２、ＤＮ４間にダミー抵抗ＤＲ２及びＤＲ４を介して接続する第２ダミー補間ノードＤＨ２とを備えている。同様に、ダミー増幅器ＴＤ２、ＴＤ１の一対のダミー出力端に接続する一対のダミー出力ノードの間にも、ダミー補間回路２１’が形成されている。他のダミー増幅器間にも同様の構成で配置されている。
【００２７】
また、ダミー増幅器ＢＤ１〜ＢＤ３及びこれらに対応するダミー補間回路２１は下位の所定領域に属し、ダミー増幅器ＴＤ１〜ＴＤ３は上位の所定領域に属する。そして、下位の所定領域に属するダミー増幅器のうち、最上位のダミー増幅器ＢＤ３のダミー出力端に接続する第１ダミー出力ノード及び第２ダミー出力ノードと、上位の所定領域に属するダミー増幅器のうち、最下位のダミー増幅器ＴＤ３のダミー出力端に接続する第２ダミー出力ノード及び第１ダミー出力ノードとは、それぞれ抵抗を介して接続されている。ここで、ダミー増幅器に関する上位又は下位は増幅器の配列に順ずる。即ち、下位の所定領域に属するダミー増幅器の最下位のダミー増幅器はＢＤ１であり最上位のダミー増幅器はＢＤ３であり、上位の所定領域に属するダミー増幅器の最下位のダミー増幅器はＴＤ３であり最上位のダミー増幅器はＴＤ１である。
【００２８】
また、最下位の増幅器Ａ１の出力端と、最下位の増幅器ＢＤ１のダミー出力端とは、第１出力ノードＮ５、抵抗Ｒ５、ダミー抵抗ＤＲ９、第１ダミー出力ノードＤＮ５を介して、また、第２出力ノードＮ６、抵抗Ｒ６、ダミー抵抗ＤＲ１０、第２ダミー出力ノードＤＮ６を介して接続されている。同様に、最上位の増幅器Ａ７の出力端と、最上位のダミー増幅器ＴＤ１のダミー出力端とは、第１出力ノードＮ７、抵抗Ｒ７、ダミー抵抗ＤＲ７、第１ダミー出力端ＤＮ７を介して、また、第２出力ノードＮ８、抵抗Ｒ８、ダミー抵抗ＤＲ８、第２ダミー出力端ＤＮ８を介して接続されている。
【００２９】
上記のように接続することにより、下位の所定領域に属するダミー増幅器のダミー出力ノードと上位の所定領域に属するダミー出力ノードとを接続する配線を短くすることができる。これにより、増幅器間にオフセット電圧や増幅率にばらつきが発生しても、平均化した出力電圧、又は、補間ノードから平均化した補間電圧が出力される。その結果、製造時のオフセット等のばらつきを緩和することができる。
【００３０】
比較器列１３は、比較器Ｃ１〜Ｃ１５と各比較器Ｃ３〜Ｃ１３の間に挿入配置されたダミー比較器ＤＣ１〜ＤＣ１０により構成されている。従って、３ビット−１の７個の増幅器に対応して４ビット−１の１５個の比較器が構成されている。配列の一番下から上に向かって順に比較器Ｃ２、比較器Ｃ１、比較器Ｃ３、ダミー比較器ＤＣ１、・・・ダミー比較器ＤＣ１０、比較器Ｃ１３、比較器Ｃ１５、比較器Ｃ１４は、夫々、増幅器Ａ１の出力端、増幅器Ａ１とダミー増幅器ＢＤ１の補間ノードＨ３及びＨ４、増幅器Ａ１及びＡ２の補間ノード、ダミー増幅器ＢＤ１の出力端、増幅器Ａ２の出力端、ダミー増幅器ＢＤ１及びＢＤ２のダミー補間ノード、・・・、ダミー増幅器ＴＤ１のダミー出力端、増幅器Ａ６及びＡ７の補間ノード、増幅器Ａ７及びダミー増幅器ＴＤ１のダミー補間ノードＨ５及びＨ６、増幅器Ａ７の出力端に接続する。即ち、比較器Ｃ１は、増幅器Ａ１とダミー増幅器ＢＤ１の各出力電圧を補間した補間電圧を入力し、比較器Ｃ１５は、増幅器Ａ７とダミー増幅器ＴＤ１の各出力電圧を補間した補間電圧を入力する。
【００３１】
また、図面の上下方向のレイアウトに関して、例えば、比較器Ｃ１２の下端部から比較器Ｃ１３の上端部までの距離Ｌａと、例えば、比較器Ｃ７の下端部から比較器Ｃ８の上端部までの距離Ｌｂを等しい長さに配置されている。他の比較器とダミー比較器とも同様にレイアウトされている。更に、比較器Ｃ２、Ｃ１４を除いて、各比較器の入力端の上下の片側又は両側には必ずダミー出力ノード（例えばＤＮ１、ＤＮ２）又はダミー補間ノード（例えばＤＨ１、ＤＨ２）が配置されている。また、各比較器の入力端側は、ダミー出力ノードとダミー補間ノード間に抵抗（例えばＤＲ１、ＤＲ２）を介して接続される配線を跨ぐことになる。従って、各比較器間において、入力インピーダンスが均等化される。
【００３２】
図３を用いて、補間回路列１２の下位部の配線のレイアウトについて、具体的に説明する。増幅器列１１は最下位から増幅器Ａ１、ダミー増幅器ＢＤ１の順に増幅器とダミー増幅器が交互に配列している。比較器列１３は最下位から順に比較器Ｃ２、比較器Ｃ１、比較器Ｃ３、及び、ダミー比較器ＤＣ１、比較器Ｃ４のようにダミー比較器と比較器が交互に配列している。補間回路列１２を構成している縦方向の配線２２と横方向の配線２３は、図示しない層間絶縁膜を介して離間している。配線２２と配線２３はコンタクト２４を介して接続されている。抵抗Ｒ及びダミー抵抗ＤＲは、増幅器Ａ１〜Ａ３及びダミー増幅器ＢＤ１、ＢＤ２の各一対の出力端に接続する第１出力ノードＮ５、Ｎ１と第２出力ノードＮ６、Ｎ２、及び、第１ダミー出力ノードＤＮ１と第２ダミー出力ノードＤＮ２等のノード間に配置されている。
【００３３】
例えば、比較器Ｃ３の一対の入力端は、横方向の配線２３からなる第１補間ノードＨ１と第２補間ノードＨ２に接続され、この一対の補間ノードＨ１、Ｈ２の間に２つの抵抗Ｒと２つのダミー抵抗ＤＲが平面的に挟まれて配置されている。同様に、比較器Ｃ４の一対の入力端は、横方向の配線２３からなる第１出力ノードＮ１と第２出力ノードＮ２に接続され、この一対の出力ノードＮ１、Ｎ２の間に２つの抵抗Ｒと２つのダミー抵抗ＤＲが挟まれている。そして、比較器Ｃ３の両側には比較器Ｃ１及びダミー比較器ＤＣ１が配置され、比較器Ｃ３の入力端に接続する第１補間ノードＨ１及び第２補間ノードＨ２の外側には、比較器Ｃ１の入力端に接続する一対のノードＤＮ５、ＤＮ６と一対のダミー補間ノードＤＨ１、ＤＨ２が隣接して配置されている。同様に、比較器Ｃ４の両側にはダミー比較器ＤＣ１及びＤＣ２が配置され、ダミー比較器ＤＣ２の入力端に接続する一対の第１ダミー補間ノードＤＨ１及び第２ダミー補間ノードＤＨ２と、ダミー比較器ＤＣ３の入力端に接続する一対の第１ダミー補間ノードＤＨ１及び第２ダミー補間ノードＤＨ２が隣接する。
【００３４】
以上のとおり、配列の一番下又は一番上の比較器Ｃ２、Ｃ１４を除いて、各比較器は、当該比較器と同等の比較器又はダミー比較器により縦方向の長さを同じにして上下に挟まれている。また、各比較器の入力端に接続する各ノードは、ダミー出力ノードとダミー補間ノード間を接続する配線を跨いでいる。そのために、各比較器の入力端の寄生容量や寄生抵抗が均等化される。その結果、入力インピーダンスのばらつきや比較器の周辺部に形成される回路配置に基づく特性のばらつきを低減させることができる。
【００３５】
なお、本実施形態では、３ビット−１個、即ち７個の増幅器Ａ１〜Ａ７を用い、４ビット−１個、即ち１５レベルのデジタル信号に変換する。一般的にＮビットのデジタルデータに変換する場合、２(N-１)−１（Ｎは正の整数）個の増幅器と２Ｎ−１個の比較器から構成することができる。
【００３６】
また、各増幅器Ａ１〜Ａ７及び各ダミー増幅器ＢＤ１〜ＢＤ３、ＴＤ３〜ＴＤ１の各回路は、入力アナログ電圧として入力電圧とこの入力電圧を反転した反転入力電圧とを入力し、入力基準電圧として基準電圧とこの基準電圧を反転した反転基準電圧とを入力して、入力電圧と基準電圧との差電圧と、反転入力電圧と反転基準電圧との各差電圧を増幅し、出力電圧と反転出力電圧を一対の出力端から出力している。
【００３７】
図４は、本発明の他の実施形態に係る増幅器列１１、補間回路列１２及び比較器列１３のレイアウトを表す。同一の部分又は同一の機能を表す部分には同一の符号を付している。
【００３８】
図４において、図２と異なる部分は、増幅器列１１の最下位の増幅器Ａ１の下位にダミー増幅器ＢＤ１を配置し、最上位の増幅器Ａ７の上位にダミー増幅器ＴＤ１を配置し、更に、ダミー増幅器ＢＤ４及びＴＤ４を加えた点である。増幅器Ａ１の下位及び増幅器Ａ７の上位に夫々ダミー増幅器ＢＤ１、ＴＤ１を設置したことに伴い、比較器Ｃ１を比較器列１３の一番下に、また、比較器Ｃ１５を比較器列１３の一番上に配置し、比較器Ｃ１〜Ｃ１５の夫々の比較器間にダミー比較器ＤＣ１〜ＤＣ１４を配置した。更に、補間回路列１２の最下位に抵抗Ｒ９、Ｒ１０及びダミー抵抗ＤＲ１１、ＤＲ１２を設け、最上位に抵抗Ｒ１１、Ｒ１２及びダミー抵抗ＤＲ１３、ＤＲ１４を増設している。
【００３９】
このように、増幅器列Ａ１及びＡ７の上位及び下位にダミー増幅回路を設けることにより、最下位及び最上位の増幅器Ａ１、Ａ７の周辺は、他の増幅器Ａ２〜Ａ６と同等の配列となる。同様に、比較器Ｃ２〜Ｃ１４は、周囲に同等の回路が配置されている。また、比較器Ｃ１〜Ｃ１５の各入力端に接続するノードは、ダミー出力ノードとダミー補間ノードとを抵抗を介して接続する配線と同等に交差している。その結果、各比較器の入力端のインピーダンスは均等化される。これにより、各増幅器及び比較器の特性のばらつきを低減し、高精度の変換を行うことができる。また、下位の所定領域のダミー増幅器の出力端に接続するノードと上位の所定領域のダミー増幅器の出力端に接続するノードとを、抵抗を介して短い配線により接続している。これにより、各増幅器の出力端及び当該出力端を補間した補間ノードの各電圧は、製造時のオフセット電圧のばらつき等が平均化される。
【００４０】
なお、上記実施形態において、ダミー増幅器ＢＤ１、ＴＤ１、及び、比較器Ｃ１、Ｃ１５、ダミー比較器ＤＣ１、ＤＣ１４は、実際に回路を構成し、補間回路列１２の対応する箇所に抵抗やダミー抵抗を形成して構成しているが、これに代えて、図２に示す回路の増幅器Ａ１の下位、増幅器Ａ７の上位にダミー増幅器のダミーパターンのみを形成してもよい。同様に、比較器Ｃ２の下側及び比較器Ｃ１４の上側に、ダミー比較器のパターンのみを形成してもよい。これらのダミーパターンを形成することにより、パターン終端部のトランジスタ等の特性変動を低減することができる。
【００４１】
図５は、本発明に係るフラッシュ型ＡＤＣ１の他の実施形態のレイアウトを表す模式図である。本実施形態においては、増幅器列１１は、４ビット−１の１５個の増幅器を有し、比較器列１３は５ビット−１の３１個の比較器を有する。同一の部分又は同一の機能を有する部分には同一の符号を付している。
【００４２】
図５において、増幅器列１１及び補間回路列１２の下位領域の一部、中間領域、及び、上位領域の一部を表している。ここで、下位領域とは、増幅器Ａ１、ダミー増幅器ＢＤ１、増幅器Ａ２、ダミー増幅器ＢＤ２・・・ダミー増幅器ＢＤ６が形成された増幅器列１１の領域と、これに対応して形成された補間回路列１２の領域を言う。中間領域とは、増幅器列Ａ７、Ａ８、Ａ９が近接して連続形成された増幅器列１１の領域と、これに対応する補間回路列１２の領域を言う。上位領域とは、増幅器Ａ１５、ダミー増幅器ＴＤ１、増幅器Ａ１４、ダミー増幅器ＴＤ２・・・ダミー増幅器ＴＤ６のように、増幅器とダミー増幅器が交互に形成された増幅器列１１の領域と、これに対応する補間回路列１２が形成された領域を言う。
【００４３】
比較器列１３は、上記下位領域に対応する領域と、上記上位領域に対応する領域においては、最下端部及び最上端部を除いて、比較器とダミー比較器とが交互に配置されている。即ち、下位領域に対応する領域においては、比較器Ｃ２、ダミー比較器ＤＣ１、比較器Ｃ３、ダミー比較器ＤＣ２・・・比較器Ｃ１４、ダミー比較器ＤＣ１１の順に配列している。上位領域に対応する領域においては、ダミー増幅器ＤＣ１２、増幅器Ｃ１８・・・ダミー増幅器ＤＣ２１増幅器ダミー比較器ＤＣ２１、比較器Ｃ２７、ダミー比較器ＤＣ２２、比較器Ｃ２８、ダミー増幅器ＤＣ２３、増幅器Ｃ２９の順に配列している。中間領域に対応する領域においては、比較器Ｃ１３〜Ｃ１７のように隣接して連続して配置されている。また、最下端部は、比較器Ｃ１、Ｃ０の順に配置し、最上端部は、比較器Ｃ３１、Ｃ３０の順に配置している。
【００４４】
補間回路列１２は、既に説明したと同様に、隣り合う増幅器の出力端は、２つの抵抗（Ｒ）を介して接続され、その中間に補間ノード（Ｈ１、Ｈ２）が形成されている。増幅器の各出力ノード（Ｎ１、Ｎ２）は、対応する比較器の入力端に接続され、その中間に位置する補間ノード（Ｈ１、Ｈ２）は、対応して配置される比較器の入力端に接続される。同様に、隣り合うダミー増幅器のダミー出力端は、２つの抵抗（Ｒ）を介して接続され、その中間にダミー補間ノード（ＤＨ１、ＤＨ２）が形成されている。ダミー増幅器の各ダミー出力ノード（ＤＮ１、ＤＮ２）は、対応するダミー比較器のダミー入力端に接続され、その中間に位置するダミー補間ノード（ＤＨ１、ＤＨ２）は、対応して配置されるダミー比較器のダミー入力端に接続される。最下端部および最上端部の比較器Ｃ１、Ｃ０、Ｃ３１、Ｃ３０と補間回路の接続は、図２に示す構成と同様である。
【００４５】
なお、中間領域においては、補間回路２０、２０’が隣接して形成されているが、ダミー補間回路は形成されていない。
【００４６】
また、下位領域における最上位のダミー増幅器ＢＤ６のダミー出力端に接続する一対の第１及び第２ダミー出力ノードと、上位領域における最下位のダミー増幅器ＴＤ６の出力端に接続する一対の第１及び第２ダミー出力ノードとは、抵抗を介して配線２７、２８により接続されている。このように、下位領域のダミー増幅器は、増幅器Ａ１から上方に折り曲げられて増幅器間に配置し、上位領域のダミー増幅器は、増幅器Ａ１５から下方に折り曲げられて増幅器間に配置したことにより、配線２７、２８の長さを従来例と比較して短くすることができる。
【００４７】
なお、下位領域のダミー増幅器ＢＤ１〜ＢＤ６に与える基準電圧の電位レベルは、増幅器Ａ１に与える基準電圧の電位レベルより低く設定している。同様に、上位領域のダミー増幅器ＴＤ１〜ＴＤ６に与える基準電圧の電位レベルは、増幅器Ａ１５に与える基準電圧の電位レベルよりも高く設定している。例えば、増幅器Ａ１に与える基準電圧よりも低い基準電圧をダミー増幅器ＢＤ１に与え、ダミー増幅器ＢＤ１よりも低い基準電圧をダミー増幅器ＢＤ２に与え、順次低い基準電圧をダミー増幅器ＢＤ３〜ＤＢ６に与える。同様に、増幅器Ａ７に与える基準電圧よりも高い基準電圧をダミー増幅器ＴＤ１に与え、ダミー増幅器ＴＤ１よりも高い基準電圧をＴＤ２に与え、順次高い基準電圧をダミー増幅器ＴＤ３〜ＴＤ６に与える。
【００４８】
このように構成することにより、各増幅器の出力端の出力電圧が製造時のオフセットや増幅率のばらつきを平均化し、各比較器の寄生容量や寄生抵抗に基づく入力インピーダンスのばらつきを均等化することができる。
【００４９】
以上、本発明の実施形態においては、隣り合う増幅器間の出力電圧を補間して１個の補間電圧を発生し、また、隣り合うダミー増幅器の出力電圧を補間して１個のダミー補間電圧を発生する例について説明してきたが、これに代えて、２個の補間電圧、また２個のダミー補間電圧、あるいはそれ以上の数の補間電圧を発生するようにしてもよい。また、増幅器の数が、３ビット−１、４ビット−１の場合について説明してきたが、増幅器をこれ以上の数にしてもよいことは言うまでもない。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態に係るフラッシュ型ＡＤＣの模式的ブロック図である。
【図２】本発明の実施形態に係る増幅器列、補間回路列、比較器列のレイアウトを表す模式図である。
【図３】本発明の実施形態に係る配線レイアウトを表す模式図である。
【図４】本発明の実施形態に係る増幅器列、補間回路列、比較器列のレイアウトを表す模式図である。
【図５】本発明の実施形態に係る増幅器列、補間回路列、比較器列のレイアウトを表す模式図である。
【図６】従来公知のフラッシュ型ＡＤＣの増幅器列、補間回路列、比較器列のレイアウトを表す模式図である。
【符号の説明】
【００５１】
１  フラッシュ型ＡＤＣ
１０  基準電圧発生器
１１  増幅器列
１２  補間回路列
１３  比較器列
１４  エンコーダ列
１５  バイアス発生回路
１６  タイミング発生回路
２０  補間回路
２１  ダミー補間回路
Ａ１〜Ａ１５  増幅器
ＢＤ１〜ＢＤ６、ＴＤ１〜ＴＤ６  ダミー増幅器
Ｃ０〜Ｃ３０  比較器
ＤＣ１〜ＤＣ２３  ダミー比較器
【図１】
2009060500.tif 000003
【図２】
2009060500.tif 000004
【図３】
2009060500.tif 000005
【図４】
2009060500.tif 000006
【図５】
2009060500.tif 000007
【図６】
2009060500.tif 000008