(57)【要約】【課題】近接効果を低減してカップリング係数を増大し、かつ制御ゲート電極−基板間のリーク電流を低減する。【解決手段】半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極１２と、ゲート絶縁膜１１上の浮遊ゲート電極１２間に前記第１の方向に直交する第２の方向に沿って帯状に形成された絶縁膜１４と、絶縁膜１４上方に前記第２の方向に沿って帯状に形成され側面が浮遊ゲート電極１２の側面と対向する制御ゲート電極１６と、浮遊ゲート電極１２と制御ゲート電極１６との間、及び制御ゲート電極１６と絶縁膜１４との間に形成され、膜厚が絶縁膜１４の膜厚より大きいインターポリ絶縁膜１５と、を備える。【選択図】図３
2009130199.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極と、
前記ゲート絶縁膜上の前記浮遊ゲート電極間に前記第１の方向に直交する第２の方向に沿って帯状に形成された絶縁膜と、
前記絶縁膜上方に前記第２の方向に沿って帯状に形成され側面が前記浮遊ゲート電極の側面と対向する制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間、及び前記制御ゲート電極と前記絶縁膜との間に形成され、膜厚が前記絶縁膜の膜厚より大きいインターポリ絶縁膜と、
を備える不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極と、
前記浮遊ゲート電極間の前記ゲート絶縁膜上方に前記第１の方向に直交する第２の方向に沿って帯状に形成され側面が前記浮遊ゲート電極の側面と対向する制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間、及び前記制御ゲート電極と前記ゲート絶縁膜との間に形成され、前記浮遊ゲート電極と前記制御ゲート電極との間における膜厚より前記制御ゲート電極と前記ゲート絶縁膜との間における膜厚の方が大きいインターポリ絶縁膜と、
を備える不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート電極は、前記第１の方向に第１の長さを有する下部浮遊ゲート電極と、前記下部浮遊ゲート電極上に形成され前記第１の方向に前記第１の長さより小さい第２の長さを有する上部浮遊ゲート電極とを含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の電極層を形成し、
第１の方向に沿って所定間隔を空けて前記第１の電極層、前記第１の絶縁膜、及び前記半導体基板を除去して第１の溝を形成し、
前記第１の溝に第２の絶縁膜を埋め込んで素子分離領域を形成し、
前記第１の方向に直交する第２の方向に沿って所定間隔を空けて前記第１の電極層及び前記第２の絶縁膜を除去して第２の溝を形成し、
前記第２の溝の底部に第３の絶縁膜を形成し、
前記第２の溝の側面及び前記第３の絶縁膜上に膜厚が前記第３の絶縁膜の膜厚より大きい第４の絶縁膜を形成し、
前記第２の溝を埋め込むように第２の電極層を形成する不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の電極層を形成し、
第１の方向に沿って所定間隔を空けて前記第１の電極層、前記第１の絶縁膜、及び前記半導体基板を除去して第１の溝を形成し、
前記第１の溝に第２の絶縁膜を埋め込んで素子分離領域を形成し、
前記第１の方向に直交する第２の方向に沿って所定間隔を空けて前記第１の電極層及び前記第２の絶縁膜を除去して第２の溝を形成し、
前記第２の溝の側面及び底面に、前記側面部分の膜厚より前記底面部分の膜厚の方が大きい第３の絶縁膜を形成し、
前記第２の溝を埋め込むように第２の電極層を形成する不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体記憶装置として、基板上にゲート絶縁膜を介して所定方向に沿って所定間隔を空けて形成された断面形状が上側に凸状の浮遊ゲートと、隣り合う一対の浮遊ゲートの上部の相互間にゲート間絶縁膜を介して形成された制御ゲートと、制御ゲートの下方に位置し隣り合う一対の浮遊ゲートの下部の相互間に形成されたゲート間絶縁膜より膜厚の厚い絶縁膜と、を有する構造が提案されている（例えば特許文献１参照）。
【０００３】
このようなＮＡＮＤ型不揮発性半導体記憶装置は、制御ゲートの側面と浮遊ゲートの側面を対向させ、制御ゲートと浮遊ゲートの対向面積を大きくし、カップリング係数の増大を図っている。
【０００４】
また、制御ゲートの下方にゲート間絶縁膜及びゲート絶縁膜とは別に絶縁膜を有することで、制御ゲート−基板間のリーク電流の軽減を図る。
【０００５】
しかし、制御ゲート下方に位置する絶縁膜はゲート間絶縁膜より膜厚が厚いため、その上方に形成される制御ゲートの位置が高くなる。これは、制御ゲートと浮遊ゲートの対向面積を大きくすることを妨げるため、カップリング係数増加及び近接効果低減への妨げになるという問題を有していた。
【特許文献１】特開２００５−１０１０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は近接効果を低減してカップリング係数を増大し、かつ制御ゲート電極−基板間のリーク電流を低減する信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極と、前記ゲート絶縁膜上の前記浮遊ゲート電極間に前記第１の方向に直交する第２の方向に沿って帯状に形成された絶縁膜と、前記絶縁膜上方に前記第２の方向に沿って帯状に形成され側面が前記浮遊ゲート電極の側面と対向する制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間、及び前記制御ゲート電極と前記絶縁膜との間に形成され、膜厚が前記絶縁膜の膜厚より大きいインターポリ絶縁膜と、を備えるものである。
【０００８】
また、本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極と、前記浮遊ゲート電極間の前記ゲート絶縁膜上方に前記第１の方向に直交する第２の方向に沿って帯状に形成され側面が前記浮遊ゲート電極の側面と対向する制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間、及び前記制御ゲート電極と前記ゲート絶縁膜との間に形成され、前記浮遊ゲート電極と前記制御ゲート電極との間における膜厚より前記制御ゲート電極と前記ゲート絶縁膜との間における膜厚の方が大きいインターポリ絶縁膜と、を備えるものである。
【０００９】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第１の電極層を形成し、第１の方向に沿って所定間隔を空けて前記第１の電極層、前記第１の絶縁膜、及び前記半導体基板を除去して第１の溝を形成し、前記第１の溝に第２の絶縁膜を埋め込んで素子分離領域を形成し、前記第１の方向に直交する第２の方向に沿って所定間隔を空けて前記第１の電極層及び前記第２の絶縁膜を除去して第２の溝を形成し、前記第２の溝の底部に第３の絶縁膜を形成し、前記第２の溝の側面及び前記第３の絶縁膜上に膜厚が前記第３の絶縁膜の膜厚より大きい第４の絶縁膜を形成し、前記第２の溝を埋め込むように第２の電極層を形成するものである。
【００１０】
また、本発明の一態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第１の電極層を形成し、第１の方向に沿って所定間隔を空けて前記第１の電極層、前記第１の絶縁膜、及び前記半導体基板を除去して第１の溝を形成し、前記第１の溝に第２の絶縁膜を埋め込んで素子分離領域を形成し、前記第１の方向に直交する第２の方向に沿って所定間隔を空けて前記第１の電極層及び前記第２の絶縁膜を除去して第２の溝を形成し、前記第２の溝の側面及び底面に、前記側面部分の膜厚より前記底面部分の膜厚の方が大きい第３の絶縁膜を形成し、前記第２の溝を埋め込むように第２の電極層を形成するものである。
【発明の効果】
【００１１】
本発明によれば、近接効果を低減してカップリング係数を増大し、かつ制御ゲート電極−基板間のリーク電流を低減できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
（第１の実施形態）図１に本発明の第１の実施形態に係る不揮発性半導体記憶装置の上面を示す。複数の制御ゲート電極１６が所定間隔を空けて図中左右方向（第２の方向）に沿って帯状に形成されている。つまり、第２の方向はワードライン方向となる。
【００１４】
制御ゲート電極１６の間には複数の浮遊ゲート電極１２が素子分離領域１７に分離されて形成されている。制御ゲート電極１６と浮遊ゲート電極１２及び素子分離領域１７との間にはインターポリ絶縁膜１５が形成されている。
【００１５】
すなわち、浮遊ゲート電極１２の間のスペースにインターポリ絶縁膜１５を介して制御ゲート電極１６が形成されている。このため、従来の浮遊ゲート電極１２上に制御ゲート電極１６が形成されたメモリセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲート電極１２相互間の結合容量、及び、セルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲート電極１２とのフリンジ容量の２つの寄生容量が殆んど遮蔽できる。
【００１６】
第２の方向に沿ったＡ−Ａ′線での縦断面を図２に示す。半導体基板１０上にはゲート絶縁膜１１及び浮遊ゲート電極１２が形成されている。ゲート絶縁膜１１及び浮遊ゲート電極１２は半導体基板１０の表面から突出したＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１７により分離されている。また、浮遊ゲート電極１２間のリーク電流を減らすため、ＳＴＩの上面の高さは浮遊ゲート電極１２の上面よりも高くても良い。浮遊ゲート電極１２及び素子分離領域１７上には絶縁膜１３が形成されている。
【００１７】
図１における上下方向（第２の方向に直交する第１の方向）に沿ったＢ−Ｂ′線での縦断面を図３に示す。半導体基板１０上にはゲート絶縁膜１１が形成されている。ゲート絶縁膜１１上には所定間隔を空けて浮遊ゲート電極１２及び絶縁膜１３が形成されている。
【００１８】
浮遊ゲート電極１２間のゲート絶縁膜１１上には例えば、シリコン酸化膜からなる絶縁膜１４が形成されている。絶縁膜１４上方には制御ゲート電極１６が形成されており、制御ゲート電極１６の側面と浮遊ゲート電極１２の側面が対向している。制御ゲート電極１６と絶縁膜１４、浮遊ゲート電極１２、及び絶縁膜１３との間にはインターポリ絶縁膜１５が形成されている。浮遊ゲート電極１２は両側面に位置する２つの制御ゲート電極１６により駆動され、この浮遊ゲート電極１２の下の半導体基板１０中にチャネルを形成する。すなわち浮遊ゲート電極１２はメモリセルトランジスタのゲート電極として機能する。さらに、浮遊ゲート電極１２の下の半導体基板１０中にチャネルを形成すると同時に制御ゲート電極１６の下の半導体基板１０中に反転層を形成し、隣接するチャネルを導通させる。また、反転層の抵抗を下げるために、制御ゲート電極１６の下の半導体基板１０の表面付近にはソース・ドレインとなる、半導体基板１０とは異なる不純物型の不純物拡散層が形成されていても良い。
【００１９】
絶縁膜１４の膜厚はインターポリ絶縁膜１５の膜厚より小さいか同等である。従って、制御ゲート電極１６の位置（半導体基板１０表面からの高さ）を低くすることができ、制御ゲート電極１６と浮遊ゲート電極１２の側面の対向面積を大きくとることができる。
【００２０】
これにより、制御ゲート電極１６−浮遊ゲート電極１２間の結合容量が増大し、より大きなカップリング係数が得られる。また、隣り合う一対の浮遊ゲート電極１２間の近接効果を低減できる。
【００２１】
また、制御ゲート電極１６下方にはインターポリ絶縁膜１５、絶縁膜１４、及びゲート絶縁膜１１の３つの絶縁膜が形成されているので、制御ゲート電極１６に高電圧を印加した際に、制御ゲート電極１６−半導体基板１０間に生じるリーク電流を低減できる。
【００２２】
このような不揮発性半導体記憶装置の製造方法を図４〜図１０に示す工程断面図を用いて説明する。それぞれの図において（ａ）は図３に相当する断面、つまりワードライン方向に直交する方向での断面を示す。また、（ｂ）は図２に相当する断面、つまりワードライン方向に沿った断面を示す。図７〜図１０はワードライン方向に直交する方向での断面のみ示す。
【００２３】
図４に示すように、半導体基板１０上にゲート絶縁膜となる、例えば、膜厚８ｎｍのシリコン酸化膜１１をＣＶＤ（化学気相成長）法により形成する。そして、シリコン酸化膜１１上に浮遊ゲート電極となる、例えば、膜厚７０ｎｍのポリシリコン膜１２をＣＶＤ法により形成する。ここで、ハードマスクとして、ポリシリコン膜１２とエッチング選択比の高いシリコン窒化膜を例えば膜厚５０ｎｍで形成してもよい。
【００２４】
図５に示すように、第１の方向（ワードライン方向に直交する方向）に沿って所定間隔を空けてポリシリコン膜１２、シリコン酸化膜１１、及び半導体基板１０をＲＩＥ（反応性イオンエッチング）により除去して溝を形成する。そして、この溝にシリコン酸化膜１７を埋め込んで素子分離領域を形成する。
【００２５】
図６に示すように、ポリシリコン膜１２及びシリコン酸化膜１７上に、例えば、膜厚４０ｎｍのシリコン窒化膜１３を形成する。なお、シリコン窒化膜１３の膜厚は同時に形成する周辺回路部（図示せず）のプロセスにより変わり得る。
【００２６】
図７に示すように、フォトリソグラフィ技術及びＲＩＥを用いて、第２の方向（ワードライン方向）に沿って所定間隔を空けてシリコン窒化膜１３及びポリシリコン膜１２を除去して、ゲート絶縁膜１１表面を露出する溝Ｔを形成する。
【００２７】
図８に示すように、例えば、膜厚１０ｎｍのシリコン酸化膜１４をＣＶＤ法により全体に形成し、ＲＩＥによるエッチバック又はレジスト剥離によって、シリコン酸化膜１４をゲート絶縁膜１１上にのみ残す。シリコン酸化膜１４はＣＶＤ法でなく、スパッタリングまたは異方性酸化により形成してもよい。
【００２８】
ここでシリコン酸化膜１４を異方性酸化により形成する場合、シリコン酸化膜１４は溝Ｔの側部の膜厚よりも底部の膜厚が厚くなるように成膜するのが好ましい。その後、ＲＩＥ等による等方性エッチングを用いることにより溝Ｔの底部にのみシリコン酸化膜１４を残すことが容易になるからである。
【００２９】
また、絶縁膜１４には水素含有量の少ないＨＴＯ膜を使用することも可能である。その結果、ゲート絶縁膜１１近傍の電子トラップが少なくなり、メモリセルトランジスタの電気的特性の変動が少なくなる。
【００３０】
図９に示すように、インターポリ絶縁膜となる、例えば、膜厚１４ｎｍのＯＮＯ膜（ＳｉＯ２膜−ＳｉＮ膜−ＳｉＯ２膜の積層膜）１５をＣＶＤ法により形成する。ここで、ＳｉＮ膜の代わりにｈｉｇｈ−ｋ膜であるＡｌ２Ｏ３を用いても良い。
【００３１】
図１０に示すように、制御ゲート電極となる、例えば、ポリシリコン膜１６をＣＶＤ法により形成し、ＲＩＥによるエッチバックまたはＣＭＰ（化学的機械研磨）により平坦化する。また、制御ゲート電極には、チタン、コバルト、ニッケル、タングステン、アルミニウム等のメタル電極や、これらメタルを単数または複数含むシリサイド化合物を用いることにより、制御ゲート電極の抵抗を下げることもできる。
【００３２】
このようにして制御ゲート電極（ポリシリコン膜１６）と浮遊ゲート電極（ポリシリコン膜１２）の側面の対向面積を大きくし、結合容量、カップリング係数が大きく、浮遊ゲート電極間の近接効果を低減した不揮発性半導体記憶装置を製造することが出来る。
【００３３】
また、制御ゲート電極（ポリシリコン膜１６）下方にインターポリ絶縁膜（ＯＮＯ膜１５）及びゲート絶縁膜（シリコン酸化膜１１）以外に絶縁膜（シリコン酸化膜１４）が形成されるため、制御ゲート電極１６−半導体基板１０間に生じるリーク電流を低減でき、信頼性を高めることができる。
【００３４】
（比較例）比較例による不揮発性半導体記憶装置の縦断面を図１１に示す。この不揮発性半導体記憶装置では上記第１の実施形態と異なり、制御ゲート電極１６下方にインターポリ絶縁膜１５より膜厚の厚い絶縁膜１８が形成されている。そのため、制御ゲート電極１６の位置（半導体基板１０からの高さ）が高くなり、制御ゲート電極１６と浮遊ゲート電極１２の側面の対向面積（図中Ｓ２部分）が小さくなる。
【００３５】
一方、上記第１の実施形態では制御ゲート電極１６下方の絶縁膜１４の膜厚をインターポリ絶縁膜１５と同等か、より薄くしているため、制御ゲート電極１６の位置が低くなり、制御ゲート電極１６と浮遊ゲート電極ポリシリコン膜１２の側面の対向面積（図３におけるＳ１部分）を大きくとることができる。従って、制御ゲート電極１６−浮遊ゲート電極１２間の結合容量を大きくし、より大きなカップリング係数が得られる。
【００３６】
（第２の実施形態）本発明の第２の実施形態による不揮発性半導体記憶装置の上面を図１２に示す。上面は図１に示す上記第１の実施形態と同様の構成になっているので説明を省略する。また、図１２におけるＡ−Ａ′線での縦断面も上記第１の実施形態（図２）と同様であるので図示及び説明を省略する。
【００３７】
図１２におけるＢ−Ｂ′線での縦断面を図１３に示す。半導体基板２０上にはゲート絶縁膜２１が形成されている。ゲート絶縁膜２１上には所定間隔を空けて浮遊ゲート電極２２及び絶縁膜２３が形成されている。
【００３８】
浮遊ゲート電極２２及び絶縁膜２３の側面とゲート絶縁膜２１の上面とを覆うようにインターポリ絶縁膜２５が形成されている。インターポリ絶縁膜２５は、例えば、シリコン酸化膜２５ａ、シリコン窒化膜２５ｂ、及びシリコン酸化膜２５ｃを有するＯＮＯ膜である。インターポリ絶縁膜２５は側部の膜厚ｄ１より底部の膜厚ｄ２の方が厚くなっている。
【００３９】
このことは、シリコン酸化膜２５ａの側部の膜厚ｄ１より底部の膜厚ｄ２の方が厚くなっていることに起因している。その他の、シリコン窒化膜２５ｂ、及びシリコン酸化膜２５ｃの膜厚は、側部と底部でほぼ同じ膜厚となっている。
【００４０】
制御ゲート電極２６が浮遊ゲート電極２２間にインターポリ絶縁膜２５を介して形成されている。制御ゲート電極２６の側面と浮遊ゲート電極２２の側面が対向する。
【００４１】
上記第１の実施形態における絶縁膜１４のような、制御ゲート電極２６と半導体基板２０との間にインターポリ絶縁膜２５及びゲート絶縁膜２１以外の膜が形成されないため、制御ゲート電極２６の位置を低くすることができる。
【００４２】
従って、制御ゲート電極２６と浮遊ゲート電極２２の側面の対向面積を大きくとることができる。これにより、制御ゲート電極２６−浮遊ゲート電極２２間の結合容量が増大し、より大きなカップリング係数が得られる。また、隣り合う一対の浮遊ゲート電極２２間の近接効果を低減できる。
【００４３】
また、インターポリ絶縁膜２５は底部の膜厚を厚くしているので、制御ゲート電極２６に高電圧を印加した際に、制御ゲート電極２６−半導体基板２０間に生じるリーク電流を低減できる。
【００４４】
このような不揮発性半導体記憶装置の製造方法を図１４〜図１６に示す工程断面図を用いて説明する。半導体基板２０上にシリコン酸化膜２１、ポリシリコン膜２２を形成し、素子分離領域の形成後、シリコン窒化膜２３を形成して浮遊ゲート電極パターンをパターニングし、溝Ｔを形成するまでは上記第１の実施形態（図４〜図７）と同じため説明及び図示を省略する。
【００４５】
図１４に示すように、シリコン酸化膜２５ａを異方性酸化により形成する。これによりシリコン酸化膜２５ａは溝Ｔの側部の膜厚が５ｎｍ、底部の膜厚が１０ｎｍのように、側部より底部の膜厚が厚くなるように成膜される。
【００４６】
シリコン酸化膜２５ａを異方性酸化により形成した後、さらにシリコン酸化膜をＣＶＤ法により形成してもよい。
【００４７】
図１５に示すように、膜厚５ｎｍのシリコン窒化膜２５ｂ及び膜厚５ｎｍのシリコン酸化膜２５ｃをＣＶＤ法により成膜する。シリコン酸化膜２５ａ、シリコン窒化膜２５ｂ、及びシリコン酸化膜２５ｃはインターポリ絶縁膜となるＯＮＯ膜である。
【００４８】
図１６に示すように、制御ゲート電極となるポリシリコン膜２６をＣＶＤ法により形成し、ＲＩＥによるエッチバック又はＣＭＰにより平坦化する。
【００４９】
このようにして、制御ゲート電極（ポリシリコン膜２６）と浮遊ゲート電極（ポリシリコン膜２２）の側面の対向面積を大きくし、結合容量、カップリング係数の大きい不揮発性半導体記憶装置を製造することが出来る。
【００５０】
また、インターポリ絶縁膜（シリコン酸化膜２５ａ）の底部の膜厚を側部より厚くするため、制御ゲート電極２６−半導体基板２０間に生じるリーク電流を低減でき、信頼性を高めることができる。
【００５１】
（第３の実施形態）本発明の第３の実施形態による不揮発性半導体記憶装置の上面を図１７に示す。上面は図１に示す上記第１の実施形態と同様の構成になっているので説明を省略する。また、図１７におけるＡ−Ａ′線での縦断面も上記第１の実施形態（図２）と同様であるので図示及び説明を省略する。
【００５２】
図１７におけるＢ−Ｂ′線での縦断面を図１８に示す。半導体基板３０上にはゲート絶縁膜３１が形成されている。ゲート絶縁膜３１上には所定間隔を空けて浮遊ゲート電極３２が形成されている。浮遊ゲート電極３２は、チャネル長方向において下部３２ａよりも上部３２ｂの方が細い、上に凸な逆Ｔ字型の形状をしている。
【００５３】
浮遊ゲート電極３２（上部３２ｂ）の上には例えば、シリコン窒化膜からなる絶縁膜３３が形成されている。また、浮遊ゲート電極３２の下部３２ａ間には絶縁膜３４が形成されている。
【００５４】
絶縁膜３４及び浮遊ゲート電極３２（下部３２ａ）の一部上方には制御ゲート電極３６が形成されており、制御ゲート電極３６の側面と浮遊ゲート電極３２（上部３２ｂ）の側面が対向している。制御ゲート電極３６と絶縁膜３４、浮遊ゲート電極３２、及び絶縁膜３３との間にはインターポリ絶縁膜３５が形成されている。
【００５５】
絶縁膜３４の膜厚はインターポリ絶縁膜３５の膜厚より小さい。従って、制御ゲート電極３６の位置（半導体基板３０表面からの高さ）を低くすることができ、制御ゲート電極３６と浮遊ゲート電極３２（上部３２ｂ）の側面の対向面積を大きくとることができる。
【００５６】
これにより、制御ゲート電極３６−浮遊ゲート電極３２間の結合容量が増大し、より大きなカップリング係数が得られる。また、隣り合う一対の浮遊ゲート電極３２間の近接効果を低減できる。
【００５７】
また、制御ゲート電極３６下方にはインターポリ絶縁膜３５、絶縁膜３４、及びゲート絶縁膜３１の３つの絶縁膜が形成されているので、制御ゲート電極３６に高電圧を印加した際に、制御ゲート電極３６−半導体基板３０間に生じるリーク電流を低減でき、信頼性を向上できる。
【００５８】
また、この絶縁膜３４の上面の高さを浮遊ゲート電極３２の下部３２ａの上面とほぼ同じにすれば、浮遊ゲート電極３２の上部３２ｂ間に形成されたインターポリ絶縁膜３５の下面が平坦になる。そのため、浮遊ゲート電極３２の下部３２ａと絶縁膜３４の段差部分が無くなることにより、カップリング容量のばらつきが減少する。
【００５９】
このような不揮発性半導体記憶装置の製造方法を図１９〜図２４に示す工程断面図を用いて説明する。断面は図１８に相当するワードライン方向に直交する方向の断面のみ示す。
【００６０】
図１９に示すように、半導体基板３０上にゲート絶縁膜となる、例えば、膜厚８ｎｍのシリコン酸化膜３１をＣＶＤ法により形成する。
【００６１】
図２０に示すように、シリコン酸化膜３１上に、例えば、膜厚１０ｎｍのポリシリコン膜３２ａを形成し、浮遊ゲート電極の下部パターンとなるようにパターニングする。
【００６２】
図２１に示すように、例えば、シリコン酸化膜３４をＣＶＤ法により形成し、ポリシリコン膜３２ａをストッパとしてＣＭＰにより平坦化する。また、ＲＩＥによるエッチバックを用いることも可能である。
【００６３】
図２２に示すように、浮遊ゲート電極の上部となる、例えば、膜厚６０ｎｍのポリシリコン膜３２ｂ及び膜厚５０ｎｍのシリコン窒化膜３３をＣＶＤ法により形成し、浮遊ゲート電極の上部パターンとなるようにパターニングする。上部パターンは下部パターンよりも細くする。
【００６４】
図２３に示すように、インターポリ絶縁膜となる、例えば、膜厚１４ｎｍのＯＮＯ膜３５をＣＶＤ法により形成する。
【００６５】
図２４に示すように、制御ゲート電極となるポリシリコン膜３６をＣＶＤ法により形成し、ＲＩＥによるエッチバックまたはＣＭＰ（化学的機械研磨）により平坦化する。
【００６６】
このようにして制御ゲート電極（ポリシリコン膜３６）と浮遊ゲート電極（ポリシリコン膜３２ｂ）の側面の対向面積を大きくし、結合容量、カップリング係数の大きい不揮発性半導体記憶装置を製造することが出来る。
【００６７】
また、制御ゲート電極（ポリシリコン膜３６）下方にインターポリ絶縁膜（ＯＮＯ膜３５）及びゲート絶縁膜（シリコン酸化膜３１）以外に絶縁膜（シリコン酸化膜３４）が形成されるため、制御ゲート電極３６−半導体基板３０間に生じるリーク電流を低減でき、信頼性を高めることができる。
【００６８】
また、浮遊ゲート電極３２の上部３２ａを下部３２ｂより細くしているため、上部３２ａ間の間隔が広くなり、インターポリ絶縁膜３５及び制御ゲート電極３６の形成が容易になる。浮遊ゲート電極３２間の間隔を小さくし、高集積化を図る際に好適である。
【００６９】
本実施形態による不揮発性半導体記憶装置の製造方法の別の例を説明する。図２５に示すように、半導体基板３０上にシリコン酸化膜３１、ポリシリコン膜３２、シリコン窒化膜３３を順に積層する。
【００７０】
図２６に示すように、浮遊ゲート電極の上部パターンとなるようにＲＩＥを用いてシリコン窒化膜３３及びポリシリコン膜３２をパターニングする。このとき、ポリシリコン膜３２が所定の高さ残るようにする。
【００７１】
図２７に示すように、上部パターンの側部に、例えば、シリコン窒化膜からなるスペーサ３８を形成する。そしてポリシリコン膜３２の表面が露出した部分を熱酸化によりシリコン酸化膜３４にする。
【００７２】
その後、スペーサ３８を除去し、インターポリ絶縁膜３５及び制御ゲート電極３６を形成する。このような方法でも図１８に示すような不揮発性半導体記憶装置を製造することができる。
【００７３】
本実施形態では、インターポリ絶縁膜３５及び制御ゲート電極３６の形成領域を広くすること及びショートチャネル効果を抑制するために、浮遊ゲート電極３２の下部３２ａより上部３２ｂを細くしている。そのため、浮遊ゲート電極３２の形状は逆Ｔ字型でなく、図２８に示すようにＬ字型にしても良い。
【００７４】
また、このような浮遊ゲート電極３２の形状に、上記第２の実施形態における底部の膜厚が側部より厚いインターポリ絶縁膜２５を適用して、図２９に示すような不揮発性半導体記憶装置にしても良い。
【００７５】
上記各実施形態に示す不揮発性半導体記憶装置は、各種電子装置に適用され得る。図３０乃至図３７は、その例を示している。図３０乃至図３７において、半導体記憶装置５０は上記各実施形態に示す不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）により構成されている。
【００７６】
図３０は、一実装例を示すものであり、上記各実施形態の不揮発性半導体記憶装置を適用したメモリカードの一例を示している。メモリカード６０は、上記各実施形態に示す不揮発性半導体記憶装置からなる半導体記憶装置５０を含んでいる。図３０に示すように、メモリカード６０は、予め定められた信号及びデータを図示せぬ電子装置と授受することにより動作する。
【００７７】
信号ライン（ＤＡＴ）、コマンドラインイネーブル信号ライン（ＣＬＥ）、アドレスラインイネーブルライン（ＡＬＥ）、及びレディ／ビズィ信号ライン（Ｒ／Ｂ）は、半導体記憶装置５０を有するメモリカード６０に接続される。信号ライン（ＤＡＴ）はデータ、アドレスあるいはコマンド信号を転送する。
【００７８】
コマンドラインイネーブル信号ライン（ＣＬＥ）は、コマンド信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。アドレスラインインイネーブル信号ラインは、アドレス信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。レディ／ビズィ信号ライン（Ｒ／Ｂ）は、半導体記憶装置５０がレディかどうか示す信号を転送する。
【００７９】
図３１は、上記各実施形態の不揮発性半導体記憶装置が適用される他の実装例を示している。図３１に示すメモリカード６０は、図３０に示すメモリカードと異なり、半導体記憶装置５０に加えて、半導体記憶装置５０を制御するコントローラ７０を含み、図示せぬ外部の電子装置と信号を授受する。
【００８０】
コントローラ７０は、インターフェースユニット（Ｉ／Ｆ）７１、７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、及びエラー訂正コードユニット（ＥＣＣ）７５を含んでいる。
【００８１】
インターフェースユニット７１は、図示せぬ外部の電子装置と信号を授受する。インターフェースユニット７２は、半導体記憶装置５０と信号を授受する。マイクロプロセッサユニット７３は、論理的なアドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に格納する。エラー訂正コードユニット７５は、エラー訂正コードを生成する。コマンド信号ライン（ＣＭＤ）、クロック信号ライン（ＣＬＫ）及び信号ライン（ＤＡＴ）は、メモリカード６０に接続される。コントロール信号ラインの数、信号ライン（ＤＡＴ）のビット幅、及びコントローラ７０の回路構成は適宜変更可能である。
【００８２】
図３２は、上記各実施形態の不揮発性半導体記憶装置が適用される他の実装例を示している。図３２に示すメモリカードフォルダ８０は、上記各実施形態に示不揮発性半導体記憶装置からなる半導体記憶装置５０を有するメモリカード６０を受ける。メモリカードフォルダ８０は、図示せぬ電子装置に接続され、メモリカード６０と電子装置の間のインターフェースとして機能する。メモリカードフォルダ８０は、図３１に示すコントローラ７０の１つ以上の機能を実行可能である。
【００８３】
図３３は、上記各実施形態の不揮発性半導体記憶装置が適用される他の実装例を示している。図３３は、不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）を含むメモリカードあるいはメモリカードフォルダのどちらも受けることが可能な接続装置を示している。メモリカードやメモリカードフォルダは接続装置９０に装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２及びインターフェース回路９３によりボード９１に接続されている。ボード９１はＣＰＵ（中央処理装置）９４及びバス９５を有している。
【００８４】
図３４は、上記各実施形態の不揮発性半導体記憶装置が適用される他の実装例をさらに示している。図３４に示すように、不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）を含むメモリカード６０あるいはメモリカードフォルダ８０は、接続装置９０に挿入され、電気的に接続される。接続装置９０は、ワイヤ９２によりＰＣ（パソコン）３００に接続される。
【００８５】
図３５、図３６は、上記各実施形態の不揮発性半導体記憶装置が適用される他の実装例をさらに示している。図３５、図３６に示すように、ＩＣ（インターフェース回路）カード５００は、上記各実施形態に示した不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）からなる半導体記憶装置５０、及びＲＯＭ（読み出し専用メモリ）４１０、ＲＡＭ（ランダム・アクセス・メモリ）４２０、ＣＰＵ（中央処理装置）４３０のような他の回路を含んでいる。
【００８６】
ＩＣカード５００は、プレーンターミナル６００を介してカード４５０のＭＰＵ（マイクロプロセシングユニット）部分４００と外部装置が接続される。ＣＰＵ４３０は、演算部４３１、及び制御部４３２を含んでいる。制御部４３２は、ＮＡＮＤ型ＥＥＰＲＯＭ５０、ＲＯＭ４１０及びＲＡＭ４２０に接続されている。ＭＰＵ４００は、カード５００の一方の表面にモールドされ、プレーンターミナル６００は、他方の表面に形成されている。
【００８７】
図３７は、上記各実施形態の不揮発性半導体記憶装置が適用される他の実装例を示している。図３７に示すように、ユニバーサル・シリアル・バス（ＵＳＢ）メモリシステム１４２はホストプラットホーム１４４、及びＵＳＢメモリ装置１４６より構成される。
【００８８】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢメモリ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続され、ＵＳＢメモリ装置１４６はＵＳＢコネクタ１５２を介してＵＳＢケーブル１４８に接続される。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【００８９】
ＵＳＢメモリ装置１４６は、フラッシュ制御器１５６と、ＵＳＢコネクタ１５２と、少なくとも一つのフラッシュメモリモジュール１５８とを含んでいる。ＵＳＢフラッシュ制御器１５６は、ＵＳＢメモリ装置１４６の他の要素を制御し、かつＵＳＢメモリ装置１４６のＵＳＢバスへのインターフェースを制御する。フラッシュメモリモジュール１５８は、各実施形態の不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）により構成された半導体記憶装置からなる。
【００９０】
ＵＳＢメモリ装置１４６がホストプラットホーム１４４に接続されると、標準のＵＳＢ処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢメモリ装置１４６を認知してＵＳＢメモリ装置１４６との通信モードを選択する。次いで、ホストプラットホーム１４４は、エンドポイントと呼ばれる転送データを格納するファーストイン・ファーストアウト（ＦＩＦＯ）バッファを介して、ＵＳＢメモリ装置との間でデータを送受信する。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢメモリ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【００９１】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢメモリ装置１４６からのサービスを求める。すなわち、ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上に要求パケットを送信する。ＵＳＢメモリ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置である場合、これらの要求はＵＳＢフラッシュ制御器１５６によって受け取られる。
【００９２】
次に、ＵＳＢフラッシュ制御器１５６は、フラッシュメモリモジュール１５８からのデータの読み出し、あるいはフラッシュメモリモジュール１５８へのデータの書き込み、あるいは消去等、種々の操作を行う。さらに、ＵＳＢフラッシュ制御器１５６は、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。
【００９３】
また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【００９４】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢメモリ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。
【００９５】
この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢメモリ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。尚、ＵＢＳケーブル１４８を省略し、ＵＢＳコネクタを用いて直接ＵＳＢメモリ装置１４６をホストプラットホーム１４４に接続することも可能である。その他、ＵＳＢメモリ装置のさまざまな機能を実施可能である。
【００９６】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態による不揮発性半導体記憶装置の上面図である。
【図２】同第１の実施形態による不揮発性半導体記憶装置の縦断面図である。
【図３】同第１の実施形態による不揮発性半導体記憶装置の縦断面図である。
【図４】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図５】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図６】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図７】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図８】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図９】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図１０】同第１の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図１１】比較例による不揮発性半導体記憶装置の縦断面図である。
【図１２】本発明の第２の実施形態による不揮発性半導体記憶装置の上面図である。
【図１３】同第２の実施形態による不揮発性半導体記憶装置の縦断面図である。
【図１４】同第２の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図１５】同第２の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図１６】同第２の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図１７】本発明の第３の実施形態による不揮発性半導体記憶装置の上面図である。
【図１８】同第３の実施形態による不揮発性半導体記憶装置の縦断面図である。
【図１９】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２０】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２１】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２２】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２３】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２４】同第３の実施形態による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２５】変形例による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２６】変形例による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２７】変形例による不揮発性半導体記憶装置の製造方法を説明する工程断面図である。
【図２８】変形例による不揮発性半導体記憶装置の縦断面図である。
【図２９】変形例による不揮発性半導体記憶装置の縦断面図である。
【図３０】各実施形態による不揮発性半導体記憶装置が適用されるメモリカードの一例を示すブロックダイアグラムである。
【図３１】各実施形態による不揮発性半導体記憶装置が適用されるメモリカードの内部構造を示すブロックダイアグラムである。
【図３２】各実施形態による不揮発性半導体記憶装置が適用されるメモリカードとカードフォルダの一例を示す斜視図である。
【図３３】メモリカードとカードフォルダが接続される接続装置の一例を示す斜視図である。
【図３４】メモリカードが挿入された接続装置を接続ワイヤによってパソコンに接続した例を示す斜視図である。
【図３５】各実施形態による不揮発性半導体記憶装置が適用されるＩＣカードの一例を示すブ平面図である。
【図３６】図３５に示すＩＣカードの内部構成の一例を示すブロックダイアグラムである。
【図３７】各実施形態による不揮発性半導体記憶装置が適用されるＵＳＢメモリ装置の一例を示すブロックダイアグラムである。
【符号の説明】
【００９８】
１０  半導体基板
１１  ゲート絶縁膜
１２  浮遊ゲート電極
１３、１４  絶縁膜
１５  インターポリ絶縁膜
１６  制御ゲート電極
【図１】
2009130199.tif 000003
【図２】
2009130199.tif 000004
【図３】
2009130199.tif 000005
【図４】
2009130199.tif 000006
【図５】
2009130199.tif 000007
【図６】
2009130199.tif 000008
【図７】
2009130199.tif 000009
【図８】
2009130199.tif 000010
【図９】
2009130199.tif 000011
【図１０】
2009130199.tif 000012
【図１１】
2009130199.tif 000013
【図１２】
2009130199.tif 000014
【図１３】
2009130199.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2009130199.tif 000019
【図１８】
2009130199.tif 000020
【図１９】
2009130199.tif 000021
【図２０】
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【図２１】
2009130199.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2009130199.tif 000027
【図２６】
2009130199.tif 000028
【図２７】
2009130199.tif 000029
【図２８】
2009130199.tif 000030
【図２９】
2009130199.tif 000031
【図３０】
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【図３１】
2009130199.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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