(57)【要約】【課題】隣接セル間のキャパシタ容量を小さくし、隣接セル間干渉を抑制する。【解決手段】本発明の半導体装置は、半導体基板２と、半導体基板２の上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に形成された浮遊ゲート電極９と、半導体基板２の表面に形成された素子分離溝３と、素子分離溝３内に埋め込まれた下部と、半導体基板２の表面から上方に突出した上部とからなる素子分離絶縁膜５とを有し、素子分離絶縁膜５内には上部から下部にわたり空洞部が形成されたものである。【選択図】図３
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【特許請求の範囲】
【請求項１】
表面に素子分離溝が形成され、前記素子分離溝により素子領域が区画形成された半導体基板と、
前記半導体基板の前記素子領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲート電極と、
前記素子分離溝内に埋め込まれた下部および前記半導体基板の表面から突出した上部からなる素子分離絶縁膜であって、前記上部は前記浮遊ゲート電極の側面に接触した側面部と、前記半導体基板からの高さが前記浮遊ゲート電極の上面の高さより低い上面部とを有した素子分離絶縁膜とを具備し、
前記素子分離絶縁膜内には前記下部から前記上部にわたり空洞部が形成されたことを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜は、溝部が形成された本体部及び前記本体部上に形成された蓋部からなり、前記空洞部は前記溝部が前記蓋部で覆われることにより形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記蓋部上および前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極とを更に有することを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、
前記素子分離溝内に、上端部が前記半導体基板の活性領域の上面の位置よりも上方へ突出して前記多結晶シリコン膜間に配置されるように第１の素子分離絶縁膜を形成する工程と、
前記多結晶シリコン膜の側面にシリコン膜を前記素子分離溝内へ突出するように形成する工程と、
前記シリコン膜をマスク材として前記第１の素子分離絶縁膜をエッチングして、前記第１の素子分離絶縁膜に溝部を形成する工程と、
前記溝部が埋まらない成膜条件で、前記第１の素子分離絶縁膜上に第２の素子分離絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、
前記素子分離溝内に、上端部が前記半導体基板の活性領域の上面の位置よりも上方へ突出して前記多結晶シリコン膜間に配置されるように第１の素子分離絶縁膜を形成する工程と、
前記シリコン窒化膜及び前記多結晶シリコン膜の側面にシリコン膜を前記素子分離溝内へ突出するように形成する工程と、
前記シリコン膜をマスク材として前記第１の素子分離絶縁膜をエッチングして、前記第１の素子分離絶縁膜に溝部を形成する工程と、
前記溝部が埋まらない成膜条件で前記第１の素子分離絶縁膜上に第２の素子分離絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置などに好適するものであって、微細化が進んだときに、隣接セル間干渉を抑制することが可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリ装置などの半導体装置は、微細な素子分離構造を形成するためＳＴＩ(Shallow Trench Isolation)による素子分離構造を採用している。このＳＴＩ構造では、半導体基板の表面に細長い素子分離溝を形成し当該素子分離溝内に素子分離用の絶縁膜を形成することで素子領域を分離するように構成している。近年、半導体装置は大容量化への需要拡大に伴い、トランジスタやセル構造の微細化が急速に進められている。その中でセル配線ピッチが狭くなることによる隣接セル間の影響は、微細化が進むにつれて大きな課題の一つになっている。そこで、隣接セル間干渉を抑制する、即ち、隣接セル間のキャパシタ容量を小さくするために、素子間を空間、即ち、エアギャップで絶縁するようにした構成が知られている（例えば、特許文献１参照）。
【０００３】
この特許文献１に開示されている構成においては、素子分離溝内に埋め込まれたシリコン酸化膜内にエアギャップを設けている。この構成の場合、エアギャップの上端部の位置は、シリコン基板の活性領域の上面の位置とほほ同じ位置になっている。上記特許文献１が出願された頃は、微細化が今ほど進んでいないので、上記構成のエアギャップで隣接セル間干渉を十分抑制することができた。しかし、微細化が更に進むと、上記構成のエアギャップでは、隣接セル間干渉を十分抑制することができないという問題点が発生する。
【特許文献１】特開２００１−１５６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、隣接セル間のキャパシタ容量を小さくし、隣接セル間干渉を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、表面に素子分離溝が形成され、前記素子分離溝により素子領域が区画形成された半導体基板と、前記半導体基板の前記素子領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記素子分離溝内に埋め込まれた下部および前記半導体基板の表面から突出した上部からなる素子分離絶縁膜であって、前記上部は前記浮遊ゲート電極の側面に接触した側面部と、前記半導体基板からの高さが前記浮遊ゲート電極の上面の高さより低い上面部とを有した素子分離絶縁膜とを具備し、前記素子分離絶縁膜内には前記下部から前記上部にわたり空洞部が形成されたところに特徴を有する。
【０００６】
また、本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、前記素子分離溝内に、上端部が前記半導体基板の活性領域の上面の位置よりも上方へ突出して前記多結晶シリコン膜間に配置されるように第１の素子分離絶縁膜を形成する工程と、前記多結晶シリコン膜の側面にシリコン膜を前記素子分離溝内へ突出するように形成する工程と、前記シリコン膜をマスク材として前記第１の素子分離絶縁膜をエッチングして、前記第１の素子分離絶縁膜に溝部を形成する工程と、前記溝部が埋まらない成膜条件で、前記第１の素子分離絶縁膜上に第２の素子分離絶縁膜を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明によれば、隣接セル間のキャパシタ容量を小さくすることができて、隣接セル間干渉を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について、図１ないし図１２を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置の電気的構成を説明する。フラッシュメモリ装置は、メモリセルアレイが構成されるメモリセル領域と、当該メモリセルアレイを駆動するための周辺回路が構成された周辺回路領域とに区画されている。尚、本実施形態においては、両領域内の特徴的な構造が同一部分であるため、以下の説明では、メモリセル領域内の構造について主として説明を行う。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域内のメモリセルアレイの一部の等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１１】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。
【００１２】
また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２参照）が接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２に示すように、メモリセル領域Ｍには、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に区画形成されている。
【００１４】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、選択ゲートトランジスタのゲート電極ＳＧを接続するための選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。これらの選択ゲート線ＳＧＬ１は、Ｙ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１間に位置した複数の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１５】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが構成されている。
【００１６】
図３は、各メモリセルのワード線方向（チャネル幅方向）に沿う断面図（図２中のＡ−Ａ線に沿う断面図）を模式的に示しており、メモリセルトランジスタのゲート電極ＭＧを中心に示している。この図３に示すように、シリコン基板（半導体基板）２の上部には素子分離溝３が複数形成されており、複数の素子領域Ｓａを図２に示すＸ方向に分離している。素子分離溝３により区画形成されたシリコン基板２の素子領域Ｓａ上には、シリコン酸化膜からなるゲート絶縁膜（トンネル絶縁膜）８、浮遊ゲート電極ＦＧとしての多結晶シリコン膜９が形成されている。また、素子分離領域Ｓｂには素子分離絶縁膜４が形成されている。この素子分離絶縁膜４は素子分離溝３内に埋め込まれた下部と、シリコン基板２の素子領域（活性領域）Ｓａの表面から上方に突出した上部から構成されている。シリコン基板２から突出した素子分離絶縁膜４の上部は、その側面が素子分離絶縁膜４に隣接してシリコン基板２の素子領域Ｓａ上に形成された浮遊ゲート電極ＦＧの側面と接触しており、かつ、シリコン基板２に対する上面の高さが浮遊ゲート電極ＦＧの上面の高さより低くなるよう形成されている。
【００１７】
また、素子分離絶縁膜４は、素子分離溝３の内部および浮遊ゲート電極ＦＧの側面間に埋め込まれた本体部であるシリコン酸化膜５と、このシリコン酸化膜５の上に高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成された蓋部であるシリコン酸化膜（ＨＤＰ膜）６とから構成されている。上記シリコン酸化膜５は、塗布型絶縁膜（例えばポリシラザン膜）で構成されている。上記シリコン酸化膜５には、その上面からシリコン基板２の表面から所定距離下方の位置にかけて溝部７が形成されている。シリコン酸化膜６がこの溝部７内を埋め込まないように形成されることで、素子分離絶縁膜４中に空洞部（エアギャップ）７が形成されている。このエアギャップ７は、素子分離溝３の側面間及び浮遊ゲート電極ＦＧの側面間に位置するように配設されている。エアギャップ７の上端部は、浮遊ゲート電極ＦＧの下端面と上端面との間、即ち、浮遊ゲート電極ＦＧの側面の中間部分に位置するように構成されている。
【００１８】
多結晶シリコン膜９上および素子分離絶縁膜４上には、ＯＮＯ（Oxide-Nitride-Oxide）膜からなるインターポリ絶縁膜（導電層間絶縁膜）１０、制御ゲート電極ＣＧとしての多結晶シリコン膜１１が積層形成されている。尚、多結晶シリコン膜１１の上に、必要に応じて金属シリサイド膜（図示しない）を積層形成することが好ましい。なお、ゲート絶縁膜８は、シリコン基板２を熱酸化処理することにより形成され、多結晶シリコン膜９、１１には、リン等の不純物がドープされている。
【００１９】
次に、上記構造に係る製造方法について、図４ないし図１２をも参照しながら説明する。尚、図４ないし図１２中の（ａ）は、メモリセル領域Ｍの製造工程の一段階における縦断面図を模式的に示しており、図４ないし図１２中の（ｂ）は、周辺回路領域Ｐの製造工程の一段階における縦断面図を模式的に示している。メモリセル領域Ｍと周辺回路領域Ｐの各構造要素間の違いは、トランジスタのゲート幅、ゲート長、ゲート絶縁膜（シリコン酸化膜）８の膜厚の違いのみであるため、メモリセル領域Ｍの構造の製造方法を主に説明する。
【００２０】
尚、以下の説明では、本実施形態に係る特徴部分を中心に説明するが、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の部分を構成するのに必要な工程があれば付加しても良い。
【００２１】
まず、図４に示すように、シリコン基板２にウエル、チャネル領域形成のためイオン注入を行なった後、シリコン基板２を熱酸化処理して該シリコン基板２の表面上に高電圧トランジスタ用のゲート絶縁膜（シリコン酸化膜）１２を例えば３５ｎｍ形成する。続いて、メモリセル領域（セルアレイ部）Ｍ及び、低電圧トランジスタ領域のみ選択的にシリコン酸化膜１２を除去した後、ゲート絶縁膜（トンネル絶縁膜、シリコン酸化膜）８を例えば８ｎｍ形成することで、ゲート絶縁膜厚を作り分ける。その後、浮遊ゲート電極ＦＧとして多結晶シリコン膜９を例えば１００ｎｍ程度堆積する。
【００２２】
次に、シリコン窒化膜１３をマスク材にして、周知のリソグラフィー法及び反応性イオンエッチング（ＲＩＥ:Reactive Ion Etching）法を用いて素子分離領域（ＳＴＩ:Shallow Trench Isolation）Ｓｂを形成するための素子分離溝３をパターニングする(図５参照)。この後、図６に示すように、素子分離溝３内にシリコン酸化膜５を充填して埋め込み、化学機械的研磨（ＣＭＰ:Chemical Mechanical Polishing）法により平坦化する。尚、上記埋め込むシリコン酸化膜５は、例えば塗布型絶縁膜（ポリシラザン膜）で構成することが好ましい。そして、平坦化した後、後述するエアギャップの上端部の位置を調整する目的で、素子分離溝３内のシリコン酸化膜５をエッチバッグする。
【００２３】
また、素子分離溝３形成に用いたシリコン窒化膜１３は、後の工程においてシリコン膜１４のエッチバック用マスク材及びＣＭＰのストッパー材として使用するために残しておく。
【００２４】
次に、図７に示すように、露出した浮遊ゲート電極ＦＧ（多結晶シリコン膜９）の側面を選択エピタキシャル成長（ＳＥＧ:Selective Epitaxial Growth）させて、シリコン膜１４を素子分離溝３内、即ち、シリコン酸化膜５上に突出させる。この場合、シリコン膜１４の成長量、即ち、横方向への突出寸法により、後述するエアギャップの上端部の開口寸法（図８中の左右方向の寸法）を調整する。
【００２５】
続いて、図８に示すように、上記成長させたシリコン膜１４をマスク材として、素子分離溝３内のシリコン酸化膜５にエアギャップとなる空間部分をＲＩＥ法によりエッチングし、溝部７を形成する。このときのエッチング量により、エアギャップ領域の深さを調整することができる。
【００２６】
次に、図９に示すように、素子分離溝３内のシリコン酸化膜５上にマスク材として突出したシリコン膜１４をＲＩＥ法により除去する。その後、図１０に示すように、高アスペクトな溝部７の空間部分が埋まらない程度の成膜条件で、浮遊ゲート電極ＦＧ（多結晶シリコン膜９）間及びシリコン窒化膜１３間をシリコン酸化膜６で埋め戻し、空洞部（エアギャップ）７を形成する。この場合、上記シリコン酸化膜６を、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成されたシリコン酸化膜（ＨＤＰ酸化膜）で構成すると、溝部７の空間部分が埋まることがない。
【００２７】
この後、図１１に示すように、上記埋め戻したシリコン酸化膜６をＣＭＰ法にて平坦化した後、セルのカップリング比を調整する目的で、素子分離溝３内のシリコン酸化膜６を再エッチバッグする。これにより、本体部であるシリコン酸化膜５と蓋部であるシリコン酸化膜６からなる素子分離絶縁膜４が形成される。続いて、シリコン窒化膜１３を除去する。次いで、図１２に示すように、例えばＯＮＯ膜からなるインターポリ絶縁膜１０を堆積する。この後、図３に示すように、インターポリ絶縁膜１０上に多結晶シリコン膜１１を形成して積層ゲート電極を形成する。
【００２８】
このような構成の本実施形態によれば、素子分離溝３内に埋め込んだシリコン酸化膜５に設けたエアギャップ７の上端部の位置を、シリコン基板２の活性領域（素子領域Ｓａ）の上面の位置よりも上方へ突出させて多結晶シリコン膜９（浮遊ゲート電極ＦＧ）の側面の中間部分の間に配置するように構成したので、浮遊ゲート電極ＦＧ間のキャパシタ容量を小さくできる。これにより、従来構成に比べて、隣接セル間のキャパシタ容量をより一層小さくすることができるため、微細化が更に進んだときでも隣接セル間干渉を抑制することができる。
【００２９】
また、上記実施形態においては、シリコン酸化膜５にエアギャップ７を形成する際に、多結晶シリコン膜９の側面に素子分離溝３内方向へ突出させるように形成したシリコン膜１４を、マスク材として利用するように構成したので、エアギャップ７を形成する構成を容易に実現することができる。また、上記実施形態では、シリコン酸化膜５のエッチバック量で、エアギャップ７の高さ、即ち、上端部の位置を調整することができる。
【００３０】
（第２の実施形態）
図１３ないし図１５は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、溝部７を形成する際のマスク材の形成方法にある。尚、第１の実施形態と同一部分については同一符号を付している。また、第１の実施形態に示す製造工程のうち、図４から図６までの工程は、第２の実施形態においても同じである。第２の実施形態では、図６に示す工程を実行した後、図１３に示す工程へ進む。
【００３１】
即ち、素子分離溝３内のシリコン酸化膜５をエッチバッグした後、図１３に示すように、ＬＰ−ＣＶＤ法などでシリコン膜１５を堆積する。この後、図１４に示すように、シリコン膜１５をエッチバックすることにより、シリコン窒化膜１３及び多結晶シリコン膜９の側面部にスペーサ（側壁）１６を形成する。このスペーサ１６は、素子分離溝３内、即ち、シリコン酸化膜５上に突出しており、上記スペーサ１６をエアギャップ加工時のマスク材とする。この場合、スペーサ１６の素子分離溝３内への突出寸法、即ち、シリコン膜１５の堆積量（膜厚）により、エアギャップ７の上端部の開口寸法（図１５中の左右方向の寸法）を調整できる。
【００３２】
次に、図１５に示すように、上記スペーサ１６をマスク材として、素子分離溝３内のシリコン酸化膜５にエアギャップ７となる空間部分をＲＩＥ法によりエッチングし、溝部７を形成する。このときのエッチング量により、エアギャップ領域の深さを調整することができる。続いて、素子分離溝３内のシリコン酸化膜５上にマスク材として突出したスペーサ１６をＲＩＥ法により除去する。この後は、第１の実施形態の図１０に示す工程へ進み、以下、第１の実施形態と同じ製造工程が実行される。
【００３３】
尚、上述した以外の第２の実施形態の構成は、第１の実施形態と同じ構成となっている。従って、第２の実施形態においても、第１の実施形態とほぼ同じ作用効果を得ることができる。
【００３４】
（他の実施形態）
本発明は、上記各実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００３５】
上記各実施形態では、図１１に示す工程において、埋め戻したシリコン酸化膜６をＣＭＰ法にて平坦化した後、素子分離溝３内のシリコン酸化膜６を再エッチバッグし、その後、シリコン窒化膜１３を除去するように構成したが、これに代えて、埋め戻したシリコン酸化膜６をＣＭＰ法にて平坦化した後、シリコン窒化膜１３を除去し、その後、素子分離溝３内のシリコン酸化膜６を再エッチバッグするように構成しても良い。
【００３６】
また、上記各実施形態では、本発明をＮＡＮＤ型のフラッシュメモリ装置１に適用したが、その他のＮＯＲ型のフラッシュメモリ装置に適用しても良い。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態を示すメモリセル領域の一部の電気的構成図
【図２】メモリセル領域の一部のレイアウトパターンを模式的に示す平面図
【図３】図２中のＡ−Ａ線に沿う縦断面を模式的に示す図
【図４】製造工程の一段階を模式的に示す縦断面図（その１）
【図５】製造工程の一段階を模式的に示す縦断面図（その２）
【図６】製造工程の一段階を模式的に示す縦断面図（その３）
【図７】製造工程の一段階を模式的に示す縦断面図（その４）
【図８】製造工程の一段階を模式的に示す縦断面図（その５）
【図９】製造工程の一段階を模式的に示す縦断面図（その６）
【図１０】製造工程の一段階を模式的に示す縦断面図（その７）
【図１１】製造工程の一段階を模式的に示す縦断面図（その８）
【図１２】製造工程の一段階を模式的に示す縦断面図（その９）
【図１３】本発明の第２の実施形態を示すもので、製造工程の一段階を模式的に示す縦断面図（その１０）
【図１４】製造工程の一段階を模式的に示す縦断面図（その１１）
【図１５】製造工程の一段階を模式的に示す縦断面図（その１２）
【符号の説明】
【００３８】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離溝、４は素子分離絶縁膜、５はシリコン酸化膜、６はシリコン酸化膜、７は空洞部（溝部）、８はゲート絶縁膜、９は多結晶シリコン膜、１０はインターポリ絶縁膜、１１は多結晶シリコン膜、１４はシリコン膜、１５はシリコン膜を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2009267208.tif 000014
【図１３】
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【図１４】
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【図１５】
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