(57)【要約】【課題】電荷をトラップする絶縁膜を具えた半導体装置において、前記絶縁膜中での電荷の荷電中心位置を簡易かつ正確に評価する方法、装置及びプログラムを提供する。【解決方法】電荷をトラップする絶縁膜を具えた半導体装置の、初期C-V特性を測定し、次いで、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う。その後、前記半導体装置内に注入された電荷の量を測定し、さらに前記半導体装置内に前記電荷が注入された後において、前記半導体装置の終期C-V特性を測定する。そして、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する。【選択図】図１
2009238858.tif 000002
【特許請求の範囲】
【請求項１】
電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置を評価する方法であって、
前記半導体装置の、初期C-V特性を測定する第１のステップと、
前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第２のステップと、
前記半導体装置内に注入された電荷の量を測定する第３のステップと、
前記半導体装置内に前記電荷が注入された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、
前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、
を具えることを特徴とする、半導体装置の荷電中心位置の評価方法。
【請求項２】
前記電圧の大きさ、または前記電圧の印加時間またはその両方を変化させた後、前記第１のステップから前記第５のステップまでを繰り返すことを特徴とする、請求項１に記載の半導体装置の荷電中心位置の評価方法。
【請求項３】
電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置を評価する方法であって、
前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第１のステップと、
前記半導体装置の、初期C-V特性を測定する第２のステップと、
前記半導体装置から放出された電荷の量を測定する第３のステップと、
前記半導体装置から前記電荷が放出された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、
前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、
を具えることを特徴とする、半導体装置の荷電中心位置の評価方法。
【請求項４】
前記電圧の大きさ、または前記電圧の印加時間またはその両方を変化させた後、前記第１のステップから前記第５のステップまでを繰り返すことを特徴とする、請求項３に記載の半導体装置の荷電中心位置の評価方法。
【請求項５】
前記第５のステップにおける前記荷電中心位置の評価は、測定した前記電荷の量Qinjと、前記初期C-V特性及び前記終期C-V特性から抽出される前記半導体装置の基板界面の電荷量変化ΔQsubとの差分として得られる正味電荷量(Qinj−ΔQsub)を用いて行うことを特徴とする、請求項１〜４のいずれか一に記載の半導体装置の荷電中心位置の評価方法。
【請求項６】
前記電荷量変化ΔQsubは、前記初期C-V特性及び前記終期C-V特性の少なくとも一方を、前記初期C-V特性及び前記終期C-V特性の電圧に関する差分によって抽出されるフラットバンド電圧のシフト量ΔVfbに相当する電圧幅で積分して算出することを特徴とする、請求項５に記載の半導体装置の荷電中心位置の評価方法。
【請求項７】
前記第５のステップにおける前記荷電中心位置の評価は、前記正味電荷量(Qinj−ΔQsub)と、前記フラットバンド電圧シフト量ΔVfbとの比で与えられる実効容量 −(Qinj−ΔQsub) /ΔVfb 又はその逆数を算出する過程を含むことを特徴とする、請求項６に記載の半導体装置の荷電中心位置の評価方法。
【請求項８】
電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置を評価する装置であって、
前記半導体装置の、初期C-V特性及び終期C-V特性を測定する容量測定部と、
前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行うための電圧源と、
前記半導体装置内に注入された電荷又は前記半導体装置から放出された電荷の量を測定するための電荷量測定部と、
前記容量測定部及び前記電圧源を制御して、前記初期C-V特性及び前記終期C-V特性の測定、並びに前記半導体装置の前記絶縁膜中への電荷注入を制御するための制御部と、
前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置の評価を行う演算部と、
を具えることを特徴とする、半導体装置の荷電中心位置の評価装置。
【請求項９】
前記演算部は、測定した前記電荷の量Qinjと、前記初期C-V特性及び前記終期C-V特性から抽出される前記半導体装置の基板界面の電荷量変化ΔQsubとの差分として得られる正味電荷量(Qinj−ΔQsub)を算出し、前記電荷の前記絶縁膜中における前記荷電中心位置の評価を行うことを特徴とする、請求項８に記載の半導体装置の荷電中心位置の評価装置。
【請求項１０】
前記演算部は、前記電荷量変化ΔQsubを、前記初期C-V特性及び前記終期C-V特性の少なくとも一方を、前記初期C-V特性及び前記終期C-V特性の電圧に関する差分によって抽出されるフラットバンド電圧のシフト量ΔVfbに相当する電圧幅で積分して算出することを特徴とする、請求項９に記載の半導体装置の荷電中心位置の評価装置。
【請求項１１】
前記演算部は、前記正味電荷量(Qinj−ΔQsub)と、前記フラットバンド電圧シフト量ΔVfbとの比で与えられる実効容量 −(Qinj−ΔQsub) /ΔVfb 又はその逆数を算出し、前記電荷の前記絶縁膜中における前記荷電中心位置の評価を行うことを特徴とする、請求項８に記載の半導体装置の荷電中心位置の評価装置。
【請求項１２】
電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置の評価を行うためのプログラムであって、
前記半導体装置の、初期C-V特性を測定する第１のステップと、
前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第２のステップと、
前記半導体装置内に注入された電荷の量を測定する第３のステップと、
前記半導体装置内に前記電荷が注入された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、
前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、
を具えることを特徴とする、半導体装置の荷電中心位置の評価プログラム。
【請求項１３】
前記電圧の大きさ、または前記電圧の印加時間またはその両方を変化させた後、前記第１のステップから前記第５のステップまでを繰り返すステップを具えることを特徴とする、請求項１２に記載の半導体装置の荷電中心位置の評価プログラム。
【請求項１４】
電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置の評価を行うプログラムであって、
前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第１のステップと、
前記半導体装置の、初期C-V特性を測定する第２のステップと、
前記半導体装置から放出された電荷の量を測定する第３のステップと、
前記半導体装置から前記電荷が放出された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、
前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、
を具えることを特徴とする、半導体装置の荷電中心位置の評価プログラム。
【請求項１５】
前記電圧の大きさ、または前記電圧の印加時間またはその両方を変化させた後、前記第１のステップから前記第５のステップまでを繰り返すことを特徴とする、請求項１４に記載の半導体装置の荷電中心位置の評価プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)メモリセル、ナノドットメモリセル、界面トラップ型メモリセルなどの、電荷をトラップする絶縁膜を具えた半導体装置における、前記絶縁膜中での電荷の荷電中心位置を評価する方法、及び評価する装置、並びに評価プログラムに関する。
【背景技術】
【０００２】
Metal-Oxide-Nitride-Oxide-Semiconductor(MONOS)構造のメモリが次世代フラッシュメモリの候補として検討されている。従来のフラッシュメモリでは電荷蓄積層にポリシリコン浮遊ゲートを使用しているが、MONOSメモリは浮遊ゲートの代わりに窒化シリコンのような電荷捕獲層を有する構造である。
【０００３】
浮遊ゲート型メモリと異なり、MONOS型メモリでは絶縁膜に電荷を捕獲するため、電圧印加条件や素子を構成する材料の特性により、荷電中心位置が変化する可能性がある。荷電中心位置が電荷捕獲層のどの辺りにあるかによって、実効的なカップリング比が異なり、素子特性に大きく影響する。このため、MONOS型メモリにおいて、書き込み消去時または電荷保持時の荷電中心位置を評価する技術は必須であるといえる。
【０００４】
従来においては、特殊な三段階パルスをMONOSメモリセルに印加する方法が報告されている（非特許文献１参照）。三段階目のパルスを印加する理由は、書き込み(または消去)電圧印加前後でのシリコン基板／トンネル絶縁膜界面にかかる電界を一定にし、基板界面の電荷量変化をなくすためである。そして、３段階パルスを印加中にMONOSメモリセルに注入またはメモリセルから放出された電荷量と、パルス電圧印加によるフラットバンド電圧のシフト量から荷電中心位置を算出する。
【非特許文献１】A.Arreghiniら(IEDM Tech. Dig. p.499 (2006))
【０００５】
しかしながら、上述した従来の荷電中心位置の評価方法には以下に述べる問題点がある。第一に、従来技術では３段階パルスをメモリセルに印加するが、最後の３段階目に印加すべき電圧は、メモリセルへ電圧パルスを印加する前と印加した後のフラットバンド電圧のシフト量から算出される。すなわち、パルス電圧印加後のメモリセルのフラットバンド電圧を事前に知っておく必要がある。
【０００６】
そのため、上記文献に係る方法では、３段階目に印加すべき電圧はあらかじめ別の試料で測定したフラットバンド電圧のシフト量から算出しなければならない。したがって、個々の試験素子でパルス電圧印加によるフラットバンド電圧のシフト量が異なるような、試験素子間の特性バラツキが大きい場合には正確な荷電中心位置の評価ができない。
【０００７】
また、実動作では必要ない３段階目のパルスを印加することによって、意図しない電荷トラップやデトラップが起こる可能性があり、実動作に即した荷電中心位置の評価ができていないおそれがある。さらに、一度の測定により評価が完結しないことから、たとえばデータ保持動作中の荷電中心位置の評価など、長時間を要する試験へは適用できないなどの課題もある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、電荷をトラップする絶縁膜を具えた半導体装置において、前記絶縁膜中での電荷の荷電中心位置を簡易かつ正確に評価する方法、装置及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置を評価する方法であって、前記半導体装置の、初期C-V特性を測定する第１のステップと、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第２のステップと、前記半導体装置内に注入された電荷の量を測定する第３のステップと、前記半導体装置内に前記電荷が注入された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、を具えることを特徴とする、半導体装置の荷電中心位置の評価方法に関する。
【００１０】
また、本発明の他の態様は、電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置を評価する方法であって、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第１のステップと、前記半導体装置の、初期C-V特性を測定する第２のステップと、前記半導体装置から放出された電荷の量を測定する第３のステップと、前記半導体装置から前記電荷が放出された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、を具えることを特徴とする、半導体装置の荷電中心位置の評価方法に関する。
【００１１】
さらに、本発明のその他の態様は、電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置を評価する装置であって、前記半導体装置の、初期C-V特性及び終期C-V特性を測定する容量測定部と、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行うための電圧源と、前記半導体装置内に注入された電荷又は前記半導体装置から放出された電荷の量を測定するための電荷量測定部と、前記容量測定計及び前記電圧源を制御して、前記初期C-V特性及び前記終期C-V特性の測定、並びに前記半導体装置の前記絶縁膜中への電荷注入を制御するための制御部と、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置の評価を行う演算部と、を具えることを特徴とする、半導体装置の荷電中心位置の評価装置に関する。
【００１２】
また、本発明の他の態様は、電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置の評価を行うためのプログラムであって、前記半導体装置の、初期C-V特性を測定する第１のステップと、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第２のステップと、前記半導体装置内に注入された電荷の量を測定する第３のステップと、前記半導体装置内に前記電荷が注入された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、を具えることを特徴とする、半導体装置の荷電中心位置の評価プログラムに関する。
【００１３】
さらに、本発明のその他の態様は、電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜における荷電中心位置の評価を行うプログラムであって、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う第１のステップと、前記半導体装置の、初期C-V特性を測定する第２のステップと、前記半導体装置から放出された電荷の量を測定する第３のステップと、前記半導体装置から前記電荷が放出された後において、前記半導体装置の終期C-V特性を測定する第４のステップと、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する第５のステップと、を具えることを特徴とする、半導体装置の荷電中心位置の評価プログラムに関する。
【発明の効果】
【００１４】
上記態様によれば、電荷をトラップする絶縁膜を具えた半導体装置において、前記絶縁膜中での電荷の荷電中心位置を簡易かつ正確に評価する方法、装置及びプログラムを提供することができる。
【発明を実施するための最良の形態】
【００１５】
（荷電中心位置の評価における解析原理）
最初に、電荷をトラップする絶縁膜を具えた半導体装置の、前記絶縁膜中での荷電中心位置の評価を行うための解析原理について説明する。
【００１６】
上記半導体装置の代表例として、例えばMONOSメモリセルなどの電荷捕獲型メモリセルを考えた場合、前記メモリセルに書き込み(消去)電圧を印加すると、電荷捕獲層に電荷が注入され、それにともないフラットバンド電圧がシフトする。フラットバンド電圧のシフト量ΔVfbは、
【数１】
2009238858.tif 000003
と表される。ここで、Qtrapは捕獲電荷の電荷量、zeffはゲート側界面（ゲート電極とブロック絶縁膜との界面）から測った荷電中心の位置をSiO2膜厚換算で表した実効位置、eoxはSiO2の誘電率を表す。
【００１７】
なお上記（１）式のQtrapおよびZeffは以下のように導かれる。ゲート側界面からの実効位置ｘに電荷が密度ρ（ｘ）だけ捕獲された場合、フラットバンド電圧のシフト量は、
【数２】
2009238858.tif 000004
と表される。捕獲電荷量Qtrapは、ρ（ｘ）をｘについて積分した値であり、一方、荷電中心位置Zeffは、ρ（ｘ）×ｘをｘについて積分した値を、ρ（ｘ）をｘについて積分した値で除した値で定義される。Zeff・Qtrapは、ρ（ｘ）×ｘをｘについて積分した値となり（１）式に帰着する。
【００１８】
（１）式から明らかなように、荷電中心位置zeffを知るためには、捕獲電荷の面密度Qtrap及びフラットバンド電圧のシフト量ΔVfbを別途導出しなければならない。
【００１９】
かかる観点より、本実施形態では、書き込み電圧印加中にMONOSメモリセルに注入される電荷量を、クーロンメータを用いて測定する。ここで測定される電荷量Qinjは、電荷捕獲層に捕獲された電荷量Qtrapとは異なる。MONOSメモリセルに書き込み電圧(パルス幅t)を印加したときに流れる電流の積分値Qinjは以下のように表される。
【数３】
2009238858.tif 000005
ここで、Qtrapは電荷捕獲層に捕獲された電荷量、ΔQsubは電圧印加前後でシリコン基板とトンネル絶縁膜界面に蓄積する電荷の変化量、Ileakはシリコン基板からゲート電極へ貫通する電流である。
【００２０】
シリコン基板とトンネル絶縁膜界面との電荷の変化量は、書き込み電圧印加前後のフラットバンド電圧シフト量とC-V特性から以下の式で表される。
【数４】
2009238858.tif 000006
ここで、C(V)は電圧印加前の準静的C-V曲線、ΔVfbは電荷捕獲によるフラットバンド電圧のシフト量である。なお、書き込み電圧印加後のC-V特性からΔQsubを抽出することも可能であり、この場合は
【数５】
2009238858.tif 000007
となる。ここでC’(V)はパルス印加後の準静的C-V曲線である。C(V)またはC’(V)とΔVfbとは測定可能であるので、ΔQsubを見積もることができる。
【００２１】
なお、上述した非特許文献１では、（３）式におけるΔQsubを消失させてゼロとするために３段階目のパルス電圧の印加を実施していたものである。この場合、上述したように、３段階目に印加すべき電圧はあらかじめ別の試料で測定したフラットバンド電圧のシフト量から算出しなければならない。したがって、個々の試験素子でパルス電圧印加によるフラットバンド電圧のシフト量が異なるような、試験素子間の特性バラツキが大きい場合には、前記ΔQsub値が試験素子毎にずれてしまい、以下に示すような過程を経て、前記試験素子の正確な荷電中心位置の評価を行うことができない。
【００２２】
これに対して、本実施形態では、準静的C-V曲線をΔVfbで積分してΔQsub値を導出し、このΔQsub値を積極的に用いるようにしている。したがって、試験素子毎に特性バラつきが大きい場合においても、試験素子毎にΔQsub値を導出し、以下に示す過程を経て荷電中心位置の評価を行うので、正確な荷電中心位置の評価を行うことができる。
【００２３】
パルス幅が十分短く、基板からゲート電極側へ貫通する電流が無視できるほど小さいとすると、Ｉleak≒0とすることができるので、（３）式は、上記（４）式を用いて
【数６】
2009238858.tif 000008
となり、捕獲電荷量が得られる。これを（１）式に代入することにより、ゲート電極側界面から測った荷電中心位置は、SiO2中の換算距離で
【数７】
2009238858.tif 000009
として得られる。
【００２４】
なお、荷電中心位置はゲート電極側界面から測る以外に、シリコン基板側界面（シリコン基板とトンネル絶縁膜との界面）から測ってもよい。メモリセル絶縁膜全体のSiO2換算膜厚をEOTとすれば、シリコン基板側界面から測った荷電中心位置は(EOT-zeff)で表される。さらに、荷電中心位置は実効的なカップリング比に換算することもでき、荷電中心zeffに対応する実効カップリング比は(1-zeff/EOT)と表される。
【００２５】
また、荷電中心位置を実膜厚で測ることも可能である。その場合、たとえば荷電中心位置が電荷捕獲層内にあり、ゲート電極側から測定するならば、実膜厚の荷電中心位置zとSiO2換算膜厚zeffとの関係は、z = zeffeN/eox + (1-eN/eBLK)tBLKとなる。ここで、tBLKはメモリセル(MONOS)におけるブロック絶縁膜の実膜厚であり、eN、 eBLKはそれぞれ電荷捕獲膜およびブロック絶縁膜の誘電率である。なお、上記関係式は、前記電荷捕獲層中で、前記電荷捕獲層と前記ブロック絶縁膜の界面から測った電荷の位置をｘとした場合に、zeff＝eox /eBLK tBLK＋eox /eN・ｘ、ｚ＝tBLK＋ｘの関係があることから、これら２つの式からｘを消去することによって得られるものである。
【００２６】
さらに、SiO2換算膜厚による評価と同様に、実膜厚による評価の場合でもシリコン基板界面側から荷電中心位置を測ってもよいし、カップリング比に換算することもできる。
【００２７】
以上のような考察に基づいて、以下、各種の具体的な半導体装置の絶縁膜中での荷電中心位置の評価を行う。
【００２８】
（第１の実施形態）
図１は、第１の実施形態における荷電中心位置の評価装置の概略構成図である。本実施形態においては、評価に供する半導体装置してMONOSメモリセル１０を準備している。MONOSメモリセル１０は、n型Si基板１１上に、順次厚さ4 nmのトンネル絶縁膜１２、厚さ14nmのSi3N4電荷捕獲層１３、厚さ１５nmのAl2O3ブロック絶縁膜１４及びn+ポリシリコンゲート電極１５が積層された構造を呈している。なお、ゲート電極の面積は100μm×100μmとしている。
【００２９】
トンネル絶縁膜１２は、Si基板１１及び電荷捕獲層１３を電気的に絶縁するともに、Si基板１１の電子がトンネル現象によって電荷捕獲層１３内に流れ込むように機能する絶縁膜であり、ブロック絶縁膜１４は、電荷捕獲層１３及びポリシリコンゲート電極１５間の電子の流れをブロックする機能を有する絶縁膜である。
【００３０】
また、図１から明らかなように、上記評価装置は、電圧源２０、電荷量測定部３０、容量測定部４０、並びに電圧源２０等の動作を制御する制御部及び上述した動作原理に基づく荷電中心位置の評価を行う演算部を有する解析部を具えている。なお、前記制御部及び前記解析部は、例えば単一のコンピュータ等内に搭載されているものであるため、本実施形態においては、両者を一括して参照数字５０によって表している。
【００３１】
さらに、ゲート電極１５に接触するようにしてゲート端子６０が設けられているとともに、基板１１の裏面に接触するようにして基板端子７０が設けられている。ゲート端子６０はスイッチ６１によって電圧源２０及び容量測定部４０間でスイッチできるように構成されている。基板端子７０も、スイッチ７１によって電荷量測定部３０及び容量測定部４０間でスイッチできるように構成されている。
【００３２】
最初に、スイッチ６１を電圧源２０側に切替えるとともにスイッチ７１を電荷量測定部３０に切り替えて、MONOSメモリセル１０に対し、ゲート端子６０を介して電圧源２０から初期化パルスを印加する。ここで、基板端子７０は電荷量測定部３０を介さずに直接接地してもよい。その後、スイッチ６１及び７１を容量測定部４０に切り替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、初期C-V特性を得る。ここで、初期C-V特性とは、荷電中心位置の一連の評価プロセスの中で最初に得られるC-V特性であることを意味している。
【００３３】
次いで、スイッチ６１を電圧源２０側に切替えるとともに、スイッチ７１を電荷量測定部３０に切替え、MONOSメモリセル１０に対し、電圧源２０から書き込みパルス電圧を印加して、電荷捕獲層１３内に電荷注入、すなわち電子注入を行うとともに、電荷量測定部３０においてその際の電荷量Qinjを測定する。次いで、再度、スイッチ６１及び７１を容量測定部４０側に切替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、終期C-V特性を得る。ここで、終期C-V特性とは、荷電中心位置の一連の評価プロセスの中で最後に得られるC-V特性であることを意味している。
【００３４】
なお、上述した一連の操作は、制御部５０によって行われる。電荷量Qinjの測定は、クーロンメータを用いて行うことができる。
【００３５】
また、必要に応じて、上記書き込み電圧の大きさや電圧印加時間を変化させて電荷捕獲層１３内への電荷注入（電子注入）を行い、上述した電荷量Qinj測定及び終期C-V特性の測定を繰り返し行っても良い。この場合、異なる書き込み条件毎に荷電中心位置を評価することができる。
【００３６】
図２は、MONOSメモリセル１０へ書き込み電圧14 V, 16 V, 18 Vを印加したときの電荷量の測定結果である。縦軸は測定電荷量Qinjであり、横軸は書き込み電圧のパルス幅である。このように、書き込み電圧や電圧印加時間を変化させることによって、測定電荷量Qinjが異なるので、上記荷電中心位置も異なるようになる。
【００３７】
次に、フラットバンド電圧のシフト量ΔVfbの算出について説明する。図３は、MONOSメモリセル１０の初期C-V特性および終期C-V特性である。MONOSメモリセル１０において、フラットバンド電圧のシフトは電荷の移動、すなわち上述した電荷注入によって生じるので、フラットバンド電圧のシフト量ΔVfbは前記初期C-V特性及び前記終期C-V特性の電圧に関する差分に相当する。したがって、図３に示すグラフから上記シフト量ΔVfbは、その差分として直接得ることができる。
【００３８】
次に、界面電荷変化量ΔQsubの算出について説明する。上記（４）式及び（５）式で示したように、界面電荷変化量ΔQsubは、初期C-V特性及び終期C-V特性の少なくとも一方の曲線をシフト量ΔVfbで積分することによって得られる。本実施形態では、例えば図３における斜線部の領域で表すことができる。
【００３９】
以上の解析により、測定電荷量Qinj、界面電荷変化量ΔQsubおよびフラットバンド電圧のシフト量ΔVfbを導出できたので、（７）式により荷電中心位置が評価できる。
【００４０】
図４は荷電中心位置の評価結果である。縦軸は、ゲート電極１５側界面から測定した荷電中心位置をSiO2膜厚換算で表した実効位置Zeff、横軸は書き込み電圧パルスのパルス幅である。なお、上述した書き込み電圧をパラメータとしている。図４から明らかなように、前記パルス幅が長くなるに従って、荷電中心位置がゲート電極１４側にシフトしてことが分かる。また、書き込み電圧が高い程、比較的短いパルス幅においても荷電中心位置がゲート電極１４側にシフトしていることが分かる。
【００４１】
図５には、上述した一連の操作に関するフローチャートを示した。
【００４２】
なお、本実施形態では、MONOSメモリセルの場合について示しているが、SONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)型メモリセル、２つの絶縁膜の界面に電荷を捕獲する界面トラップ型メモリセル、絶縁膜中または絶縁膜/絶縁膜界面に電荷捕獲ナノドットが埋め込まれた構造であるナノドットメモリセル、またはMIS(Metal-Insulator-Semiconductor)構造トランジスタなどの半導体装置においても同様に適用することができる。
【００４３】
また、本実施形態においては、MONOSメモリセル１０の電荷捕獲層１３に対して書き込みパルス電圧を印加して電子注入を行う場合、すなわちMONOSメモリセル１０に対して書き込みを行った際の注入電子に関する荷電中心位置の評価を実施しているが、消去パルス電圧を印加して正孔注入を行い、MONOSメモリセル１０に対して消去を行った際の正孔注入に関する荷電中心位置の評価も行うことができる。
【００４４】
このような消去時における正孔の荷電中心位置を評価するに際しても、フラットバンド電圧のシフト方向や測定電荷量Qinj等の極性が反転することを除き、基本的には上述した方法に従って実施することができる。
【００４５】
さらに、上述したMONOSメモリセル１０への書き込み及び消去の場合のみならず、電荷の保持特性評価の観点から上記荷電中心位置の評価を行うことができる。この場合は、最初に、スイッチ６１を電圧源２０側に切替えるとともにスイッチ７１を電荷量測定部３０に切り替えて、MONOSメモリセル１０に対し、ゲート端子６０を介して電圧源２０から初期化パルスを印加した後、書き込みパルス電圧を印加し、電荷捕獲層１３内に電荷注入（電子注入）を行う。ここで、基板端子７０は電荷量測定部３０を介さずに直接接地してもよい。その後、スイッチ６１及び７１を容量測定部４０に切り替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、初期C-V特性を得る。
【００４６】
次いで、スイッチ６１を電圧源２０側に切替えるとともにスイッチ７１を電荷量測定部３０に切替え、MONOSメモリセル１０から放出される電荷（電子）の電荷量Qinjを電荷量測定部３０で測定する。ここで、電荷量測定部３０を介さずに直接接地してもよい。次いで、再度、スイッチ６１及び７１を容量測定部４０側に切替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、終期C-V特性を得る。なお、界面電荷変化量ΔQsub及びフラットバンド電圧のシフト量ΔVfbを導出は、上述した書き込み及び消去の場合と同様にして行うことができる。
【００４７】
（第２の実施形態）
本実施形態は、試験素子に注入された電荷を電子及び正孔に分離し、それぞれについて荷電中心位置を評価するようにしている。
【００４８】
図６は、第２の実施形態における荷電中心位置の評価装置の概略構成図である。本実施形態においても、評価に供する半導体装置してMONOSメモリセル１０を準備している。なお、MONOSメモリセル１０の構成は第１の実施形態と同様であるが、n型Si基板に代えてｎ+不純物領域１１Ａが形成されたｐ型Si基板１１を用いている点で相違する。なお、第１の実施形態における評価装置と同一あるいは類似の構成要素に関しては、同一の参照数字を用いている。
【００４９】
図６から明らかなように、上記評価装置は、電圧源２０、第１の電荷量測定部３１、第２の電荷量測定部３２、第１の容量測定部４１、第２の容量測定部４２、並びに電圧源２０等の動作を制御する制御部及び上述した動作原理に基づく荷電中心位置の評価を行う解析部を具えている。なお、前記制御部及び前記解析部は、例えば単一のコンピュータ等内に搭載されているものであるため、本実施形態においても、両者を一括して参照数字５０によって表している。
【００５０】
さらに、ゲート電極１５に接触するようにしてゲート端子６０が設けられているとともに、基板１１の不純物領域１１Ａに接触するようにして第１の基板端子７０が設けられている。また、基板１１の裏面に接触するようにして第２の基板端子８０が設けられている。ゲート端子６０はスイッチ６１によってパルス電圧源２０、第１の容量測定部４１及び第２の容量測定部４２のいずれかにスイッチできるように構成されている。第１の基板端子７０も、スイッチ７１によって第１の電荷量測定部３１及び第１の容量測定部４１間でスイッチできるように構成されている。また、第２の基板端子８０も、スイッチ８１によって第２の電荷量測定部３２及び第２の容量測定部４２間でスイッチできるように構成されている。
【００５１】
本実施形態においても、最初に、スイッチ６１を電圧源２０側に切替えるとともにスイッチ８１を電荷量測定部３１または３２に切り替えて、MONOSメモリセル１０に対し、ゲート端子６０を介して電圧源２０から初期化パルスを印加する。ここで、第１、第２の基板端子７０、８０は電荷量測定部３１、３２を介さずに直接接地してもよい。その後、スイッチ６１及び７１を第１の容量測定部４１に切替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、電子に対する初期C-V特性を得る。次いで、スイッチ６１及びスイッチ８１を第２の容量測定部４２に切替え、ゲート端子６０から所定の電圧を印加することによって容量測定を行い、正孔に対する初期C-V特性を得る。
【００５２】
次いで、スイッチ６１をパルス電圧源２０側に切替えるとともに、スイッチ７１を第１の電荷量測定部３１に切替え、さらにスイッチ８１を第２の電荷量測定部３２に切替える。その後、MONOSメモリセル１０に対し、パルス電圧源２０から正の書き込みパルス電圧を印加することによって、電荷捕獲層１３内に電荷注入を行うとともに、第１の電荷量測定部３１及び第２の電荷量測定部３２においてその際の電荷量Qinjを測定する。この際、第１の電荷量測定部３１で測定される電荷量Qinjは電子に関するものであり、第２の電荷量測定部３２で測定される電荷量Qinjは正孔に関するものである。
【００５３】
次いで、再度、スイッチ６１及び７１を第１の容量測定部４１に切替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、電子に対する終期C-V特性を得る。次いで、スイッチ６１及びスイッチ８１を第２の容量測定部４２に切替え、ゲート端子６０から所定の電圧を印加することによって容量測定を行い、正孔に対する終期C-V特性を得る。
【００５４】
このように本実施形態では、電子と正孔とにキャリア分離した状態で、電子及び正孔のそれぞれに対して、初期C-V特性、終期C-V特性及び電荷量Qinjを得ることができる。したがって、電子及び正孔のそれぞれに対して、第１の実施形態で説明したように、フラットバンド電圧のシフト量ΔVfb及び界面電荷変化量ΔQsubを算出することにより、電子及び正孔のそれぞれに関して荷電中心位置の評価を行うことができる。
【００５５】
なお、ｎ+不純物領域１１Ａが形成されたｐ型Si基板１１に代えて、ｐ+不純物領域が形成されたｎ型Si基板を用いることもできる。この場合は、上記書き込みパルス電圧の極性を逆転（負電圧パルス）とすれば良い。
【００５６】
また、本実施形態においても、MONOSメモリセル以外の、SONOS型メモリセル、界面トラップ型メモリセル、ナノドットメモリセル、またはMIS構造トランジスタなどの半導体装置を用いることができる。
【００５７】
（第３の実施形態）
本実施形態は、上記第１の実施形態において、試験素子への電荷注入法としてホットキャリア注入を採用した場合について示している。
【００５８】
図７は、第３の実施形態における荷電中心位置の評価装置の概略構成図である。なお、なお、第１の実施形態における評価装置と同一あるいは類似の構成要素に関しては、同一の参照数字を用いている。
【００５９】
本実施形態においては、評価に供する半導体装置してMIS構造のトランジスタ９０を準備している。MIS構造トランジスタ９０は、Si基板９１上に、順次ゲート絶縁膜９２及びゲート電極９３が積層された構造を呈している。
【００６０】
また、図７から明らかなように、上記評価装置は、電圧源２０、電荷量測定部３０、容量測定部４０、並びに電圧源２０等の動作を制御する制御部及び上述した動作原理に基づく荷電中心位置の評価を行う解析部を具えている。なお、前記制御部及び前記解析部は、例えば単一のコンピュータ等内に搭載されているものであるため、本実施形態においても、両者を一括して参照数字５０によって表している。なお、電圧源２０は、交流電圧源２１及び直流電圧源２２を有している。
【００６１】
さらに、ゲート電極９３に接触するようにしてゲート端子６０が設けられているとともに、基板９１の裏面に接触するようにして基板端子７０が設けられている。ゲート端子６０はスイッチ６１によって電圧源２０及び容量測定部４０間でスイッチできるように構成されている。基板端子７０も、スイッチ７１によって電荷量測定部３０及び容量測定部４０間でスイッチできるように構成されている。
【００６２】
最初に、スイッチ６１をパルス電圧源２０側に切替えるとともにスイッチ７１を電荷量測定部３０に切り替えて、MIS型トランジスタ９０に対し、ゲート端子６０を介してパルス電圧源２０から初期化パルスを印加する。ここで、基板端子７０は電荷量測定部３０を介さずに直接接地してもよい。その後、スイッチ６１及び７１を容量測定部４０に切り替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、初期C-V特性を得る。
【００６３】
次いで、スイッチ６１を電圧源２０側に切替えるとともに、スイッチ７１を電荷量測定部３０に切替え、MIS型トランジスタ９０に対し、電圧源２０から書き込み電圧を印加して、ゲート絶縁膜９２内にホットキャリアをアバランシェ注入するとともに、電荷量測定部３０においてその際の電荷量Qinjを測定する。次いで、再度、スイッチ６１及び７１を容量測定部４０側に切替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、終期C-V特性を得る。
【００６４】
なお、上述した一連の操作は、制御部５０によって行われる。電荷量Qinjの測定は、クーロンメータを用いて行うことができる。
【００６５】
その後は、第１の実施形態と同様にして、フラットバンド電圧のシフト量ΔVfb及び界面電荷変化量ΔQsubを算出し、荷電中心位置の評価を行うことができる。
【００６６】
また、本実施形態では、MIS型トランジスタの場合について説明したが、上述したMONOSメモリセルや、SONOS型メモリセル、界面トラップ型メモリセル、ナノドットメモリセル等も使用することができる。
【００６７】
（第４の実施形態）
本実施形態は、上記第３の実施形態の変形例に相当し、本実施形態においても、試験素子への電荷注入法としてホットキャリア注入を採用した場合について示している。
【００６８】
図８は、第４の実施形態における荷電中心位置の評価装置の概略構成図である。なお、なお、第１の実施形態及び第３の実施形態における評価装置と同一あるいは類似の構成要素に関しては、同一の参照数字を用いている。
【００６９】
本実施形態においては、上記第３の実施形態同様に、MIS構造のトランジスタ９０を準備している。但し、本実施形態では第３の実施形態におけるSi基板に代えて、ｐウェル９１Aが形成されてなるｎ型Si基板９１が用いられている。
【００７０】
図８から明らかなように、上記評価装置は、電圧源２０、電荷量測定部３０、容量測定部４０、並びに電圧源２０等の動作を制御する制御部及び上述した動作原理に基づく荷電中心位置の評価を行う解析部を具えている。なお、前記制御部及び前記解析部は一括して参照数字５０によって表している。また、電圧源２０に加えて、第１のバイアス電圧源２５、第２のバイアス電圧源２６及び第３のバイアス電圧源２７からなるバイアス電圧印加部を含んでいる。電圧源２０及び第１のバイアス電圧源２５はSi基板９１の裏面に接続され、第２のバイアス電圧源２６はSi基板９１のｐウェル９１Aに接続されている。また、第３のバイアス電圧源２７はMIS型トランジスタ９０のゲート電極９３に接続可能となっている。
【００７１】
さらに、ゲート電極９３に接触するようにしてゲート端子６０が設けられているとともに、基板９１の裏面に接触するようにして基板端子７０が設けられている。ゲート端子６０はスイッチ６１によって第３のバイアス電圧源２７及び容量測定部４０間でスイッチできるように構成されている。基板端子７０も、スイッチ７１によって電荷量測定部３０及び容量測定部４０間でスイッチできるように構成されている。
【００７２】
本実施形態においても、最初に、スイッチ６１を第３のバイアス電圧源２７側に切替えるとともにスイッチ７１を電荷量測定部３０に切り替えて、MIS型トランジスタ９０に対し、ゲート端子６０を介してパルス電圧源２０から初期化パルスを印加する。ここで、基板端子７０は電荷量測定部３０を介さずに直接接地してもよい。その後、スイッチ６１及び７１を容量測定部４０に切り替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、初期C-V特性を得る。
【００７３】
次いで、スイッチ６１を第３のバイアス電圧源２７側に切替えるとともに、スイッチ７１を電荷量測定部３０に切替える。そして、第１のバイアス電圧源２５及び第２のバイアス電圧源２６によってｎ型Si基板９１に対して同一の大きさの負のバイアス電圧を印加し、第３のバイアス電圧源２７によってゲート電極９３に対して正のバイアス電圧を印加する。このように、ｎ型Si基板９１とｐウェル９１Aとの間に同一電圧を印加した状態で、電圧源２０から負のパルス電圧を印加することにより、ｎ型Si基板９１とｐウェル９１Aとの間に順方向バイアスが印加され、ｎ型Si基板９１からホットエレクトロンがウェル注入によってゲート絶縁膜９２中に注入される。
【００７４】
次いで、再度、スイッチ６１及び７１を容量測定部４０側に切替え、ゲート端子６０から所定の電圧を印加することにより容量測定を行い、終期C-V特性を得る。
【００７５】
なお、上述した一連の操作は、制御部５０によって行われる。電荷量Qinjの測定は、クーロンメータを用いて行うことができる。
【００７６】
その後は、第１の実施形態と同様にして、フラットバンド電圧のシフト量ΔVfb及び界面電荷変化量ΔQsubを算出し、荷電中心位置の評価を行うことができる。
【００７７】
なお、本実施形態では、ウェル注入によってホットエレクトロンをゲート絶縁膜９２中に注入しているので、Si基板の表面にウェルが形成されていることが必要である。しかしながら、このような要件を満足すれば、上述したMONOSメモリセルや、SONOS型メモリセル、界面トラップ型メモリセル、ナノドットメモリセル等も使用することができる。
【００７８】
また、電圧源２０をゲート電極９３に接続し、ｎ型Si基板９１とｐウェル９１Aとの間に順方向バイアスを印加した状態で、第３のバイアス電圧源２７から正のパルス電圧を印加することによっても、ｎ型Si基板９１からゲート絶縁膜９２に対し、ウェル注入によってホットエレクトロンを注入することができる。
【００７９】
なお、ｐ型Si基板にｎウェルを形成した場合には、電圧源２０、第１のバイアス電圧源２５、第２のバイアス電圧源２６及び第３のバイアス電圧源２７の電圧極性を反転させれば良い。
【００８０】
（第５の実施形態）
本実施形態は、上記第１の実施形態の変形例である。図９は、第５の実施形態における荷電中心位置の評価装置の概略構成図である。第１の実施形態においては電圧源２０をゲート電極１５に接続したが、本実施形態においては電圧源２０をn型Si基板１１の裏面に接続した点で相違し、その他の点については同一である。
【００８１】
荷電中心位置を評価する場合、上述のように初期C-V特性や電荷量Qinj等を測定するに際しては、MONOSメモリセル１０を筐体１００中に配置して行う。したがって、MONOSメモリセル１０のｎ型Si基板１１は、筐体１００の底面１００Aに接触することになる。この場合、図１に示すようにして、ゲート端子６０を介してゲート電極１５に書き込みパルス電圧を印加して、n型Si基板１１側から電荷量Qinjを測定すると、電荷量Qinjの一部が筐体１００に流れ込み、電荷量Qinj測定においてノイズが生じ、電荷量Qinj測定を正確に実行できない場合がある。結果として、荷電中心位置の評価を正確に実施できない場合がある。
【００８２】
一方、本実施形態では、n型Si基板１１の裏面に電圧源２０を接続し、基板１１の裏面側から書き込みパルス電圧を印加し、ゲート電極１５に接触して設けられたゲート端子６０によって電荷量Qinjを測定するようにしている。この場合、図９から明らかなように、ゲート電極１５及びゲート端子６０は筐体１００と接触していないので、測定すべき電荷量Qinjの一部が筐体１００に流れ込むようなことがない。したがって、電荷量Qinj測定におけるノイズ発生や、電荷量Qinjの測定の不履行を回避することができる。結果として、荷電中心位置の評価を正確に実施できるようになる。
【００８３】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【００８４】
例えば、加速試験のために、書き込み／消去が起こらない程度の低電圧を試験素子のゲート電極に印加した状態でデータ保持動作を行っても構わない。また、試験素子の温度を高くした状態でデータ保持動作を行ってもよい。
【図面の簡単な説明】
【００８５】
【図１】第１の実施形態における荷電中心位置の評価装置の概略構成図である。
【図２】第１の実施形態におけるMONOSメモリセルへ書き込み電圧を印加したときの電荷量の測定結果を示すグラフである。
【図３】第１の実施形態におけるMONOSメモリセルの初期C-V特性および終期C-V特性を示すグラフである。
【図４】第１の実施形態におけるMONOSメモリセルの荷電中心位置の評価結果を示すグラフである。
【図５】第１の実施形態における荷電中心位置の評価方法に関するフローチャートである。
【図６】第２の実施形態における荷電中心位置の評価装置の概略構成図である。
【図７】第３の実施形態における荷電中心位置の評価装置の概略構成図である。
【図８】第４の実施形態における荷電中心位置の評価装置の概略構成図である。
【図９】第５の実施形態における荷電中心位置の評価装置の概略構成図である。
【符号の説明】
【００８６】
１０  MONOSメモリセル
２０  電圧源
２５，２６，２７  バイアス電圧源
３０  電荷量測定部
３１  第１の電荷量測定部
３２  第２の電荷量測定部
４０  容量測定部
４１  第１の容量測定部
４２  第２の容量測定部
５０  制御部及び演算部
６０  ゲート端子
６１，７１，８１  スイッチ
７０  基板端子（第１の基板端子）
８０  第２の基板端子
９０  MIS型トランジスタ
１００  筐体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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