(57)【要約】【課題】コンパレータの高速動作時の消費電力を低減する。【解決手段】電圧電流変換回路１０３は、第１及び第２の電圧Ｖｉｎｐ，Ｖｉｎｎを、第１の電圧Ｖｉｎｐに応じた電流値を有する第１の電流Ｉ（Ｖｉｎｐ）、及び前記第２の電圧Ｖｉｎｎに応じた電流値を有する第２の電流Ｉ（Ｖｉｎｎ）に変換する。電流比較回路１０４は、第１及び第２の電流Ｉ（Ｖｉｎｐ），Ｉ（Ｖｉｎｎ）の電流値の大小を比較し、比較結果を示す電圧を出力する。電流比較回路１０４を構成するＭＯＳトランジスタの酸化膜は、電圧電流変換回路１０３を構成するＭＯＳトランジスタの酸化膜よりも薄くする。【選択図】図１
2009239471.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の電圧の大小を比較するＭＯＳ集積回路であって、
前記第１及び第２の電圧を、前記第１の電圧に応じた電流値を有する第１の電流、及び前記第２の電圧に応じた電流値を有する第２の電流に変換する電圧電流変換回路と、
前記第１及び第２の電流の電流値の大小を比較し、比較結果を示す電圧を出力する電流比較回路とを備え、
前記電流比較回路を構成するＭＯＳトランジスタの酸化膜が、前記電圧電流変換回路を構成するＭＯＳトランジスタの酸化膜よりも薄いことを特徴とするＭＯＳ集積回路。
【請求項２】
請求項１のＭＯＳ集積回路において、
前記電圧電流変換回路は、変換効率が可変に構成されていることを特徴とするＭＯＳ集積回路。
【請求項３】
請求項１または請求項２のＭＯＳ集積回路において、
前記電圧電流変換回路は、変換効率が、前記第１及び第２の電圧の周波数が高くなるにつれて上昇するように構成されていることを特徴とするＭＯＳ集積回路。
【請求項４】
請求項３のＭＯＳ集積回路において、
前記電圧電流変換回路は、変換効率を所定レベルにする前記周波数が可変であることを特徴とするＭＯＳ集積回路。
【請求項５】
請求項３または請求項４のＭＯＳ集積回路において、
前記電圧電流変換回路は、変換効率の前記周波数に対する上昇の度合が可変であることを特徴とするＭＯＳ集積回路。
【請求項６】
請求項１〜５のいずれか１項のＭＯＳ集積回路において、
前記電流比較回路にはクロックが供給され、
前記電流比較回路は、前記クロックに同期して前記第１及び第２の電流の大きさを比較することを特徴とするＭＯＳ集積回路。
【請求項７】
請求項１〜６のいずれか１項のＭＯＳ集積回路において、
前記電流比較回路は、前記第１及び第２の電流の電流値の差と出力電圧との関係においてヒステリシス特性を有することを特徴とするＭＯＳ集積回路。
【請求項８】
請求項１〜７のいずれか１項のＭＯＳ集積回路を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータを構成するＭＯＳ集積回路、及びそれを備えた電子機器に関する。
【背景技術】
【０００２】
従来のコンパレータは、例えば図１４に示すような構成を有している。同図に示すコンパレータは、電流源１０、差動電圧Ｖｉｎ，Ｖｉｎ’が入力されるＰチャネル型ＭＯＳトランジスタ１１，１２、Ｎチャネル型ＭＯＳトランジスタ１３，１４，及びバッファ１５を備えている。上記コンパレータを構成するトランジスタ（Ｐチャネル型ＭＯＳトランジスタ１１，１２、Ｎチャネル型ＭＯＳトランジスタ１３，１４、及びバッファ１５を構成するトランジスタ）は、同一の厚さのゲート酸化膜を有している。
【特許文献１】特開平５−２５９８４１号公報
【特許文献２】特開平７−３０２８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来の構成では、上記コンパレータを構成するトランジスタのゲート酸化膜は、コンパレータが外部からの高電圧の入力に耐え得るように厚く構成されていた。しかしながら、ゲート酸化膜を厚くすることによりトランジスタの特性のばらつきが大きくなるので、ばらつきを抑えるためにトランジスタのゲート面積が大きく設定されていた。その結果、回路面積が大きくなるとともに、引き回される配線の配線長が長くなることにより高速動作時の消費電力が増大していた。このような消費電力の増大は、バッテリで動作するポータブル機器に上記コンパレータを搭載した場合に特に問題となる。
【０００４】
本発明は、上記の点に鑑み、コンパレータの高速動作時の消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明は、第１及び第２の電圧の大小を比較するＭＯＳ集積回路であって、前記第１及び第２の電圧を、前記第１の電圧に応じた電流値を有する第１の電流、及び前記第２の電圧に応じた電流値を有する第２の電流に変換する電圧電流変換回路と、前記第１及び第２の電流の電流値の大小を比較し、比較結果を示す電圧を出力する電流比較回路とを備え、前記電流比較回路を構成するＭＯＳトランジスタの酸化膜が、前記電圧電流変換回路を構成するＭＯＳトランジスタの酸化膜よりも薄いことを特徴とする。
【０００６】
これにより、ゲート酸化膜の厚いＭＯＳトランジスタによって電圧電流変換回路を構成することにより、高い電圧（第１及び第２の電圧）の入力に対する耐久性を維持できる一方、ゲート酸化膜の薄いＭＯＳトランジスタで電流比較回路を構成することにより、回路面積を小さくすることが可能になる。したがって、回路面積を小さくすることにより、引き回される配線の配線長を短くし、高速動作時の消費電力を低減することができる。
【発明の効果】
【０００７】
本発明により、コンパレータの高速動作時の消費電力を低減することが可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【０００９】
《実施形態１》
本発明の実施形態１に係るコンパレータは、図１に示すように、第１入力端子１０１と、第２入力端子１０２と、電圧電流変換回路１０３と、電流比較回路１０４とを備え、ＭＯＳ集積回路によって構成されている。
【００１０】
第１入力端子１０１には、第１の電圧Ｖｉｎｐが入力され、第２入力端子１０２には、第２の電圧Ｖｉｎｎが入力される。
【００１１】
電圧電流変換回路１０３は、第１入力端子１０１に入力された第１の電圧Ｖｉｎｐを第１の電流Ｉ（Ｖｉｎｐ）に変換するとともに、第２入力端子１０２に入力された第２の電圧Ｖｉｎｎを第２の電流Ｉ（Ｖｉｎｎ）に変換する。具体的には、電圧電流変換回路１０３は、第１電圧電流変換回路１０５及び第２電圧電流変換回路１０６を備えている。
【００１２】
第１電圧電流変換回路１０５は、図２に示すように、Ｐチャネル型ＭＯＳトランジスタ１０５ａ、Ｎチャネル型ＭＯＳトランジスタ１０５ｂ，１０５ｃ、及び抵抗素子１０５ｄを備えている。
【００１３】
Ｐチャネル型ＭＯＳトランジスタ１０５ａはソースフォロア回路として考えることができる。Ｐチャネル型ＭＯＳトランジスタ１０５ａのＧｍ（ゲート・ソース間電圧に対するドレイン電流の傾き）は十分大きく、Ｐチャネル型ＭＯＳトランジスタ１０５ａのドレイン・ソース間を流れる電流ｉの電流値Ｉｄは、Ｐチャネル型ＭＯＳトランジスタ１０５ａの閾値電圧Ｖｔ及び抵抗素子１０５ｄの抵抗値Ｒによって定まる。つまり、電流値Ｉｄの変動ΔＩｄは、入力電圧Ｖｉｎｐの電圧変動をΔＶｉｎとすると、ΔＩｄ＝ΔＶｉｎ／Ｒの式で求められる。ここで、Ｎチャネル型ＭＯＳトランジスタ１０５ｂと、Ｎチャネル型ＭＯＳトランジスタ１０５ｃとでカレントミラー回路が構成されているので、電流値Ｉｄの電流が第１の電流Ｉ（Ｖｉｎｐ）としてＮチャネル型ＭＯＳトランジスタ１０５ｃを流れる。したがって、第１の電圧Ｖｉｎｐを電流Ｉ（Ｖｉｎｐ）に変換する変換効率は、抵抗素子１０５ｄの抵抗値Ｒによって決まる。
【００１４】
第２電圧電流変換回路１０６は、第１電圧電流変換回路１０５と同じ構成であり、第１の電圧Ｖｉｎｐを第１の電流Ｉ（Ｖｉｎｐ）に変換する代わりに、第２の電圧Ｖｉｎｎを第２の電流Ｉ（Ｖｉｎｎ）に変換する。
【００１５】
なお、抵抗素子１０５ｄとして、抵抗値Ｒが可変の抵抗素子を用いてもよい。この場合、抵抗素子の抵抗値Ｒを変化させることにより、電圧を電流に変換する変換効率を変化させることができる。したがって、入力される差動電圧、すなわち第１及び第２の電圧Ｖｉｎｐ、Ｖｉｎｎの振幅が変化する場合においても、第１の電流Ｉ（Ｖｉｎｐ），Ｉ（Ｖｉｎｎ）の電流値を、後述の電流比較回路１０４による比較動作に最適な値に維持できる。
【００１６】
電流比較回路１０４は、第１電圧電流変換回路１０５により生成された第１の電流Ｉ（Ｖｉｎｐ）及び第２電圧電流変換回路１０６により生成された第２の電流Ｉ（Ｖｉｎｎ）の電流値の大小を比較し、比較結果を示す電圧を出力する。
【００１７】
電流比較回路１０４は、図３に示すように、Ｐチャネル型ＭＯＳトランジスタ１０４ａ〜ｄと、Ｎチャネル型ＭＯＳトランジスタ１０４ｅ，ｆとを備えている。Ｐチャネル型ＭＯＳトランジスタ１０４ａ〜ｄの各ソースは電源Ｖｄｄｌに接続され、Ｎチャネル型ＭＯＳトランジスタ１０４ｅ，ｆの各ソースはグランドＧＮＤに接続されている。また、電流比較回路１０４は、互いのドレインが接続されたＰチャネル型ＭＯＳトランジスタ１０４ｄ及びＮチャネル型ＭＯＳトランジスタ１０４ｆ間に設けられたノード１０４ｇの電圧を、比較結果（Compare Output）として出力する。電流比較回路１０４を構成するＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ１０４ａ〜ｄ、Ｎチャネル型ＭＯＳトランジスタ１０４ｅ，ｆ）のゲート酸化膜は、電圧電流変換回路１０３を構成するＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ１０５ａ、Ｎチャネル型ＭＯＳトランジスタ１０５ｂ，ｃ）のゲート酸化膜よりも薄くなっている。したがって、同一ゲート面積のＭＯＳトランジスタ同士を比較した場合、電流比較回路１０４を構成するＭＯＳトランジスタの特性ばらつきは、電圧電流変換回路１０３を構成するＭＯＳトランジスタよりも小さくなっている。
【００１８】
Ｐチャネル型ＭＯＳトランジスタ１０４ａのドレイン・ソース間には第１の電流Ｉ（Ｖｉｎｐ）が流れる。このＰチャネル型ＭＯＳトランジスタ１０４ａは、Ｐチャネル型ＭＯＳトランジスタ１０４ｂとでカレントミラー回路を構成しているので、Ｐチャネル型ＭＯＳトランジスタ１０４ｂには、第１の電流Ｉ（Ｖｉｎｐ）と同じ値の電流が流れる。また、Ｎチャネル型ＭＯＳトランジスタ１０４ｅとＮチャネル型ＭＯＳトランジスタ１０４ｆとがカレントミラー回路を構成しているので、Ｎチャネル型ＭＯＳトランジスタ１０４ｆにも第１の電流Ｉ（Ｖｉｎｐ）と同じ値の電流が流れる。
【００１９】
一方、Ｐチャネル型ＭＯＳトランジスタ１０４ｃのドレイン・ソース間には第２の電流Ｉ（Ｖｉｎｎ）が流れる。このＰチャネル型ＭＯＳトランジスタ１０４ｃは、Ｐチャネル型ＭＯＳトランジスタ１０４ｄとでカレントミラー回路を構成しているので、Ｐチャネル型ＭＯＳトランジスタ１０４ｄには、第２の電流Ｉ（Ｖｉｎｎ）と同じ値の電流が流れる。
【００２０】
したがって、第１の電圧Ｖｉｎｐを所定のＨレベルにし、第２の電圧Ｖｉｎｎを所定のＬレベルにする第１の状態と、第１の電圧Ｖｉｎｐを所定のＬレベルにし、第２の電圧Ｖｉｎｎを所定のＨレベルにする第２の状態とを切り替えることにより、比較結果（Compare Output）をグランドＧＮＤの電圧と電源Ｖｄｄｌの電圧とに切り替えることができる。
【００２１】
詳しくは、第１の状態では、第１の電圧Ｖｉｎｐが所定のＨレベルになり、第２の電圧Ｖｉｎｎが所定のＬレベルになるので、Ｎチャネル型ＭＯＳトランジスタ１０４ｆが流そうとする電流が、Ｐチャネル型ＭＯＳトランジスタ１０４ｄが流そうとする電流よりも大きくなり、比較結果としてグランドＧＮＤの電圧が出力される。
【００２２】
一方、第２の状態では、第１の電圧Ｖｉｎｐが所定のＬレベルになり、第２の電圧Ｖｉｎｎが所定のＨレベルになるので、Ｐチャネル型ＭＯＳトランジスタ１０４ｄが流そうとする電流が、Ｎチャネル型ＭＯＳトランジスタ１０４ｆが流そうとする電流よりも大きくなり、比較結果として電源Ｖｄｄｌの電圧が出力される。
【００２３】
本実施形態によると、十分な厚さのゲート酸化膜を有するＭＯＳトランジスタで電圧電流変換回路１０３を構成することにより、高い電圧（第１及び第２の電圧Ｖｉｎｐ，Ｖｉｎｎ）の入力に対する耐久性を維持できる一方、ゲート酸化膜の薄いＭＯＳトランジスタで電流比較回路１０４を構成することにより、回路面積を小さくすることが可能になる。したがって、デジタル回路を搭載した集積回路に、アナログ動作をする本実施形態のコンパレータを混載しやすくなる。電子機器にデジタル回路と本実施形態のコンパレータとを設ける場合、集積回路にデジタル回路とコンパレータとを混載することにより、別々の集積回路に搭載する場合よりも電子機器の部品点数を少なくできる。また、回路面積を小さくすることができるので、引き回される配線の配線長を短くでき、高速動作時の消費電力を低減できる。
【００２４】
《実施形態２》
本発明の実施形態２に係るコンパレータは、実施形態１の第１電圧電流変換回路１０５に代えて、図４に示すような第１電圧電流変換回路２０５を備えている。第１電圧電流変換回路２０５は、第１電圧電流変換回路１０５の構成に加え、キャパシタ２０５ａと抵抗素子２０５ｂとが直列に接続されて構成されたＲＣ直列回路２０５ｃを備えている。
【００２５】
ここで、ＲＣ直列回路２０５ｃのインピーダンスｚは、キャパシタ２０５ａの容量をＣ、抵抗素子２０５ｂの抵抗値をｒとすると、次式のように表される。
【００２６】
【数１】
2009239471.tif 000003
【００２７】
また、ＲＣ直列回路２０５ｃと抵抗素子１０５ｄとを合わせた回路２０５ｄのインピーダンスＺは、次式のように記述できる。
【００２８】
【数２】
2009239471.tif 000004
【００２９】
第１電圧電流変換回路２０５の変換効率、すなわち第１の電圧Ｖｉｎｐを第１の電流Ｉ（Ｖｉｎｐ）に変換する効率は１／Ｚに比例するので、第１の電圧Ｖｉｎｐを一定にした場合、第１の電流Ｉ（Ｖｉｎｐ）の電流量は、図５に示すように、第１の電圧Ｖｉｎｐの周波数（２πω）が高くなる程大きくなっている。なお、図５には図示していないが、コンデンサのインピーダンスは１／ｊωＣであるので、周波数が高くなっていくと、最終的に抵抗素子２０５ｂが抵抗素子１０５ｄに並列接続された場合の値に収束することになる。
【００３０】
また、本実施形態のコンパレータでは、第２電圧電流変換回路１０６も、第１電圧電流変換回路２０５と同じ構成になっている。
【００３１】
一般に、周波数が高くなる程、コンパレータに至るまでの伝送経路で信号が劣化しやすくなるが、本実施形態によると、電圧電流変換回路１０３の変換効率が第１及び第２の電圧Ｖｉｎｐ、Ｖｉｎｎの入力周波数が高くなるにつれて上昇するので、前記伝送経路による劣化を補正することが可能であり、システム全体の周波数特性をフラットにできる。したがって、別途イコライザ等を設けることなく、符号間干渉等を防止できる。
【００３２】
なお、回路２０５ｄの構成は、図４に示した構成に限らず、一定の第１の電圧Ｖｉｎｐを第１入力端子１０１に入力した場合の第１の電流Ｉ（Ｖｉｎｐ）、すなわち変換効率を図５の（１），（２）に示すように周波数が高くなるにつれて上昇させるものであれば、他の構成であってもよい。
【００３３】
また、キャパシタ２０５ａとして、容量Ｃが可変のキャパシタを用いてもよい。例えば、伝送経路での信号劣化が比較的低い周波数で大きくなり始める場合には、第１の電圧Ｖｉｎｐの周波数と第１の電流Ｉ（Ｖｉｎｐ）の電流量との関係が図５の（１）のようになるようにキャパシタの容量Ｃを設定する一方、信号劣化が比較的高い周波数で大きくなり始める場合には、前記関係が図５の（２）のようになるように容量Ｃを設定できる。このようにキャパシタの容量Ｃを変化させることにより、変換効率が共通の所定レベルに達する周波数を変更できる。例えば、図５の（１）では、約２２０ＭＨｚの周波数で電流量がＤＣ入力と比較して１０％増加しているが、図５の（２）では、約４４０ＭＨｚの周波数で電流量がＤＣ入力と比較して１０％増加している。また、容量Ｃが可変のキャパシタは、例えば、複数のキャパシタを並列又は直列に接続し、有効にするキャパシタの組み合わせを切り替えるためのスイッチ等を設けることにより構成できる。
【００３４】
また、抵抗素子２０５ｂとして、抵抗値ｒが可変の抵抗素子を用いてもよい。抵抗値ｒを変化させることにより、例えば図６の（１），（２）に示すように、グラフの傾き、すなわち変換効率の周波数に対する上昇の度合を変更できる。抵抗値ｒが可変の抵抗素子は、例えば、複数の抵抗素子を並列又は直列に接続し、有効にする抵抗素子の組み合わせを切り替えるためのスイッチ等を設けることにより構成できる。
【００３５】
また、キャパシタ２０５ａとして、容量Ｃが可変のキャパシタを用い、かつ抵抗素子２０５ｂとして、抵抗値ｒが可変の抵抗素子を用いてもよい。これにより、第１及び第２の電流Ｉ（Ｖｉｎｐ），Ｉ（Ｖｉｎｎ）に対して、様々な伝送路に応じた適当な補正を行える。
【００３６】
《実施形態３》
本発明の実施形態３に係るコンパレータは、実施形態１の電流比較回路１０４に代えて、第１及び第２の電流Ｉ（Ｖｉｎｐ），Ｉ（Ｖｉｎｎ）の電流値の差と比較結果として出力される電圧（出力電圧）との関係においてヒステリシス特性を有する電流比較回路３０４を備えている。具体的には、電流比較回路３０４は、図７に示すように、電流比較回路１０４の構成に加え、Ｐチャネル型ＭＯＳトランジスタ３０４ａ、３０４ｂを備えている。Ｐチャネル型ＭＯＳトランジスタ３０４ａ、３０４ｂのゲート酸化膜は、電流比較回路３０４を構成する他のＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ１０４ａ〜ｄ、Ｎチャネル型ＭＯＳトランジスタ１０４ｅ，ｆ）と同じく、電圧電流変換回路１０３を構成するＭＯＳトランジスタのゲート酸化膜よりも薄くなっている。したがって、Ｐチャネル型ＭＯＳトランジスタ３０４ａ、３０４ｂの特性ばらつきは、電圧電流変換回路１０３を構成するＭＯＳトランジスタよりも小さくなっている。
【００３７】
上記のように構成された電流比較回路３０４において、比較出力としてグランドＧＮＤの電圧が出力されている状態では、Ｐチャネル型ＭＯＳトランジスタ３０４ａのドレイン・ソース間に電流が流れる分、Ｐチャネル型ＭＯＳトランジスタ１０４ｃのドレイン・ソース間に電流が流れにくくなるので、比較出力が電源Ｖｄｄｌの電圧に遷移しにくい。
【００３８】
一方、比較出力として電源Ｖｄｄｌの電圧が出力されている状態では、Ｐチャネル型ＭＯＳトランジスタ３０４ｂのドレイン・ソース間に電流が流れる分、Ｐチャネル型ＭＯＳトランジスタ１０４ａのドレイン・ソース間に電流が流れにくくなるので、比較出力がグランドＧＮＤの電圧に遷移しにくい。
【００３９】
本実施形態によると、ヒステリシス特性を有する電流比較回路３０４を、薄いゲート酸化膜を有するＭＯＳトランジスタで構成しているので、ＭＯＳトランジスタの特性ばらつきが小さくなり、その分面積を小さくすることが可能になる。また、小面積のトランジスタで精度の良いヒステリシス特性が得られる。
【００４０】
なお、電流比較回路３０４は、図７に示した回路に限らず、電圧電流変換回路１０３を構成するＭＯＳトランジスタよりも薄いゲート酸化膜のＭＯＳトランジスタによって構成された回路であれば、他の回路構成によってヒステリシス特性を実現した回路であってもよい。
【００４１】
また、実施形態２のコンパレータにおいて、電流比較回路１０４に代えて、本実施形態の電流比較回路３０４を用いてもよい。
【００４２】
《実施形態４》
本発明の実施形態４に係るコンパレータは、図８及び図９に示すように、実施形態１の電圧電流変換回路１０３に代えて、第１の電圧Ｖｉｎｐ及び第２の電圧Ｖｉｎｎの差分に応じた第１の電流Ｉｐ（Ｖｉｎｐ，Ｖｉｎｎ）及び第２の電流Ｉｎ（Ｖｉｎｐ，Ｖｉｎｎ）に変換する電圧電流変換回路４０３を備えている。本発明における「第１の電流」は、第１の電圧のみに応じた電流値を有するものに限らず、本実施形態の第１の電流Ｉｐ（Ｖｉｎｐ，Ｖｉｎｎ）のように、第１の電圧及び第２の電圧の両方に応じた電流値を有するものを含む。同様に、本発明における「第２の電流」は、第２の電圧のみに応じた電流値を有するものに限らず、本実施形態の第２の電流Ｉｎ（Ｖｉｎｐ，Ｖｉｎｎ）のように、第１の電圧及び第２の電圧の両方に応じた電流値を有するものを含む。
【００４３】
電圧電流変換回路４０３では、第１及び第２の電圧Ｖｉｎｐ、Ｖｉｎｎが入力されるＰチャネル型ＭＯＳトランジスタ４０３ａ，４０３ｂによって差動対が構成されており、電流源４０３ｇによって出力された電流が、第１及び第２の電圧Ｖｉｎｐ、Ｖｉｎｎに応じて分かれ、Ｐチャネル型ＭＯＳトランジスタ４０３ａ，４０３ｂのドレイン・ソース間を流れる。そして、Ｎチャネル型ＭＯＳトランジスタ４０３ｃとＮチャネル型ＭＯＳトランジスタ４０３ｄとがカレントミラー回路を構成しているので、Ｐチャネル型ＭＯＳトランジスタ４０３ａを流れる電流と同じ値の電流が、第１の電流Ｉｐ（Ｖｉｎｐ，Ｖｉｎｎ）としてＮチャネル型ＭＯＳトランジスタ４０３ｄを流れる。そして、Ｎチャネル型ＭＯＳトランジスタ４０３ｅとＮチャネル型ＭＯＳトランジスタ４０３ｆとがカレントミラー回路を構成しているので、Ｐチャネル型ＭＯＳトランジスタ４０３ｂを流れる電流と同じ値の電流が第２の電流Ｉｎ（Ｖｉｎｐ，Ｖｉｎｎ）としてＮチャネル型ＭＯＳトランジスタ４０３ｆを流れる。
【００４４】
電圧電流変換回路４０３も、実施形態１の電圧電流変換回路１０３と同様に、電流比較回路１０４を構成するＭＯＳトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有するＭＯＳトランジスタによって構成されている。
【００４５】
なお、本実施形態において、電流比較回路１０４に代えて、上記実施形態３の電流比較回路３０４を用いてもよい。
【００４６】
《実施形態５》
本発明の実施形態５に係るコンパレータは、実施形態１の電流比較回路１０４に代えて、図１０に示すような電流比較回路５０４を備えている。電流比較回路５０４には、クロックＣｌｏｃｋが供給され、電流比較回路５０４は、供給されたクロックＣｌｏｃｋに同期して第１及び第２の電流Ｉ（Ｖｉｎｐ），Ｉ（Ｖｉｎｎ）の大きさを比較する。
【００４７】
電流比較回路５０４は、図１０に示すように、Ｎチャネル型ＭＯＳトランジスタ５０４ａ，ｂ、クロックＣｌｏｃｋがゲートに入力されるＮチャネル型ＭＯＳトランジスタ５０４ｃ，ｄ、Ｐチャネル型ＭＯＳトランジスタ５０４ｅ〜ｈを備えている。
【００４８】
電流比較回路５０４を構成するＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ５０４ａ〜ｄ、Ｐチャネル型ＭＯＳトランジスタ５０４ｅ〜ｈ）のゲート酸化膜は、電圧電流変換回路１０３を構成するＭＯＳトランジスタのゲート酸化膜よりも薄くなっている。
【００４９】
本実施形態のコンパレータにより、クロックに同期してデータを比較するクロックドコンパレータを構成することができ、大きなゲインを有するコンパレータを小規模回路で実現できる。
【００５０】
なお、電流比較回路５０４は、図１０に示した回路に限らず、電圧電流変換回路１０３を構成するＭＯＳトランジスタよりも薄いゲート酸化膜のＭＯＳトランジスタによって構成された回路であれば、クロックＣｌｏｃｋに同期して電流を比較する機能を他の回路構成によって実現した回路であってもよい。
【００５１】
また、電流比較回路５０４が、第１及び第２の電流Ｉ（Ｖｉｎｐ），Ｉ（Ｖｉｎｎ）の電流値の差と比較結果として出力する電圧（出力電圧）との関係においてヒステリシス特性を有するようにしてもよい。
【００５２】
また、実施形態２又は実施形態４のコンパレータにおいて、電流比較回路１０４に代えて、本実施形態の電流比較回路５０４を用いてもよい。
【００５３】
《実施形態６》
本発明の実施形態６に係るテレビジョン装置（電子機器）６００は、図１１に示すように、チューナにより受信した受信信号に基づいて映像信号を生成する集積回路６０１、及び集積回路６０１によって生成された映像信号に基づいて映像を表示するＬＣＤ（Liquid Crystal Display）６０２を備えている。集積回路６０１には、生成された映像信号を送信する送信端子６０３が複数設けられている一方、ＬＣＤ（Liquid Crystal Display）６０２には、送信端子６０３によって送信された映像信号を受信する受信端子６０４が複数設けられている。
【００５４】
各送信端子６０３は、逆位相の１対の電気信号を送信する。
【００５５】
各受信端子６０４は、上記実施形態１のコンパレータによって構成され、対応する送信端子６０３によって送信された１対の電気信号を、第１及び第２の電圧Ｖｉｎｐ，Ｖｉｎｎとして受信し、比較する。
【００５６】
なお、各受信端子６０４は、上記実施形態１のコンパレータに限らず、上記実施形態２〜５のコンパレータによって構成してもよい。
【００５７】
《実施形態７》
本発明の実施形態７に係る送受信システムでは、図１２に示すように、第１及び第２の電子機器７０１がケーブル７０２によって接続されている。そして、各電子機器７０１は集積回路７０３を内部に有し、各集積回路７０３には送受信回路７０４が構成されている。
【００５８】
各送受信回路７０４は、他方の集積回路７０３の送受信回路７０４に複数対の逆位相の電気信号を送信する送信機能、及び他方の集積回路７０３の送受信回路７０４によって送信された複数対の電気信号を受信して電気信号を各対毎に比較する受信機能を有している。各送受信回路７０４には、上記実施形態１のコンパレータが、受信する電気信号の対毎に設けられており、これらのコンパレータによって上記受信機能が果たされている。
【００５９】
第１及び第２の電子機器７０１の組み合わせの例として、ハードディスクとパーソナルコンピュータ、ハードディスクとＤＶＤレコーダ、テレビジョン装置とビデオデッキ、メモリとＣＰＵ（Central Processing Unit）等が挙げられる。ハードディスクとパーソナルコンピュータ、ハードディスクとＤＶＤレコーダを接続する場合には、シリアルＡＴＡ（Serial Advanced Technology Attachment）規格に対応するように送受信回路７０４を構成し、テレビジョン装置とビデオデッキを接続する場合には、ＨＤＭＩ（High-Definition Multimedia Interface）規格に対応するように送受信回路７０４を構成してもよい。また、差動入力の一方にリファレンス電圧を与えることで、ＤＤＲ（Double-Data-Rate）方式に代表されるメモリとＣＰＵとを接続する場合に対応するように送受信回路７０４を構成してもよい。
【００６０】
なお、各送受信回路７０４で上記受信機能を果たすのは、上記実施形態１のコンパレータに限らず、上記実施形態２〜５のコンパレータであってもよい。
【００６１】
本実施形態によると、コンパレータの高速動作時の消費電力を低減できるので、消費電力の低減の要求が高い機器においても高速インタフェースを採用することが可能になる。
【００６２】
《実施形態８》
本発明の実施形態８に係る電子機器８００は、図１３に示すように、ＡＤ変換器８０１及びＣＰＵ８０６を備えている。
【００６３】
ＡＤ変換器８０１は、４つのコンパレータ８０２、電源８０３、４つの抵抗素子８０４、及びエンコーダ（Encoder）８０５を備えている。
【００６４】
各コンパレータ８０２は、上記実施形態１のコンパレータによって構成されており、入力されるアナログ信号といずれかの抵抗素子８０４の一端の電圧とを、第１及び第２の電圧Ｖｉｎｐ，Ｖｉｎｎとして受信し、比較する。
【００６５】
本実施形態によると、実施形態１と同様にコンパレータのシリコンウェハ実装時の回路面積を小さくできるので、ＡＤ変換器８０１を小型にでき、ＣＰＵ８０６内部にＡＤ変換器８０１を内蔵することが容易になる。ＣＰＵ８０６内部にＡＤ変換器８０１を内蔵することにより、電子機器８００を構成する部品の点数を削減できる。
【００６６】
なお、本実施形態では４ビットのＡＤ変換器８０１について説明したが、これに限らず、より多ビットのＡＤ変換器に上記実施形態１のコンパレータを用いてもよい。ＡＤ変換器に上記実施形態１のコンパレータを用いることにより、高速に動作する多ビットのＡＤ変換器を小型の回路によって構成できる。
【００６７】
また、各コンパレータ８０２は、上記実施形態１のコンパレータに限らず、上記実施形態２〜５のコンパレータで構成してもよい。
【００６８】
また、上記実施形態６〜８によると、コンパレータの高速動作時の消費電力を低減できるので、電子機器がバッテリで駆動される場合には、バッテリの持ち（使用時間）を長くすることができる。
【００６９】
なお、電圧電流変換回路の回路構成、及び電流比較回路の回路構成は、上記実施形態で例示したものに限らず、電流比較回路を構成するＭＯＳトランジスタの酸化膜が、電圧電流変換回路を構成するＭＯＳトランジスタの酸化膜よりも薄くなっていれば、他の回路構成であってもよい。
【産業上の利用可能性】
【００７０】
本発明に係るＭＯＳ集積回路、及びそれを備えた電子機器は、コンパレータの高速動作時の消費電力を低減することが可能になるという効果を有し、例えば、複数種類の厚さのゲート酸化膜が同一ウェハ上に混在するＬＳＩに設けられた受信回路であって、ＬＳＩ外部との信号の送受信を高速に行うインタフェースを構成するものとして有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施形態１に係るコンパレータの構成を示す回路図である。
【図２】同、第１電圧電流変換回路１０５の構成を示す回路図である。
【図３】同、電流比較回路１０４の構成を示す回路図である。
【図４】本発明の実施形態２に係る第１電圧電流変換回路２０５の構成を示す回路図である。
【図５】同、第１の電圧の周波数と第１の電流との関係を示すグラフである。
【図６】同、第１の電圧の周波数と第１の電流との関係を示すグラフである。
【図７】本発明の実施形態３に係る電流比較回路３０４の構成を示す回路図である。
【図８】本発明の実施形態４に係るコンパレータの構成を示す回路図である。
【図９】同、電圧電流変換回路４０３の構成を示す回路図である。
【図１０】本発明の実施形態５に係る電流比較回路５０４の構成を示す回路図である。
【図１１】本発明の実施形態６に係るテレビジョン装置の構成を示すブロック図である。
【図１２】本発明の実施形態７に係る送受信システムの構成を示すブロック図である。
【図１３】本発明の実施形態８に係る電子機器８００の構成を示す回路図である。
【図１４】従来のコンパレータの構成を示す回路図である。
【符号の説明】
【００７２】
１０１      第１入力端子
１０２      第２入力端子
１０３      電圧電流変換回路
１０４      電流比較回路
３０４      電流比較回路
４０３      電圧電流変換回路
５０４      電流比較回路
６００      テレビジョン装置（電子機器）
６０４      受信端子（コンパレータ）
７０１      電子機器
８００      電子機器
８０２      コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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