(57)【要約】【課題】配線層間に形成しても耐水性および耐酸化性に優れた、ＭＩＭキャパシタを有する半導体装置を提供する。【解決手段】半導体装置が、半導体基板と、半導体基板上に形成された第一の絶縁膜１０３と、第一の絶縁膜１０３に埋め込まれた第一の配線層１０１と、第一の配線層１０１を覆う配線キャップ膜１０５と、配線キャップ膜１０５上に設けられたＭＩＭキャパシタ１１４と、ＭＩＭキャパシタ１１４上を覆う水素遮断膜１１７と、水素遮断膜１１７上に形成された第二の絶縁膜１０６と、第二の絶縁膜１０６および水素遮断膜１１７を貫通し、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された導電体プラグ１１９と、導電体プラグ１１９に接続され、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された第二の配線層１２１と、を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第一の絶縁膜と、
前記第一の絶縁膜に埋め込まれた第一の配線層と、
前記第一の配線層を覆う配線キャップ膜と、
前記配線キャップ膜上に設けられたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタと、
前記ＭＩＭキャパシタ上を覆う水素遮断膜と、
前記水素遮断膜上に形成された第二の絶縁膜と、
前記第二の絶縁膜および前記水素遮断膜を貫通し、前記ＭＩＭキャパシタの上部電極および下部電極にそれぞれ接続された導電体プラグと、
前記導電体プラグに接続され、前記ＭＩＭキャパシタの前記上部電極および前記下部電極にそれぞれ接続された第二の配線層と、
を有する半導体装置。
【請求項２】
前記第二の絶縁膜がＬｏｗ−ｋ膜である、請求項１に記載の半導体装置。
【請求項３】
前記第二の絶縁膜が多孔質膜である、請求項１または２に記載の半導体装置。
【請求項４】
前記ＭＩＭキャパシタの上部電極および下部電極のいずれか一方または両方の周縁部において、サイドウォールが設けられている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記サイドウォールが水素遮断膜である、請求項４に記載の半導体装置。
【請求項６】
前記配線キャップ膜および前記水素遮断膜が、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、およびＳｉＣからなる群より選択される少なくとも一つを含む、請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体基板に第一の絶縁膜を形成し、前記第一の絶縁膜に溝を形成する工程と、
前記溝を配線材料で覆い、第一の配線層を形成する工程と、
前記第一の絶縁膜および前記第一の配線層上に配線キャップ膜を形成する工程と、
前記配線キャップ膜上に、ＭＩＭキャパシタとなる下部電極層、容量膜、上部電極層、およびハードマスク層を形成する工程と、
選択的にエッチングして前記下部電極層、前記容量膜、前記上部電極層、および前記ハードマスク層を含むＭＩＭキャパシタを形成する工程と、
前記ＭＩＭキャパシタを覆う水素遮断膜を設ける工程と、
前記水素遮断膜を覆うように第二の絶縁膜を形成する工程と、
前記第二の絶縁膜および前記水素遮断膜を貫通し、前記上部電極層および前記下部電極層にそれぞれ接続する導電体プラグを形成する工程と、
前記導電体プラグに接続され、前記上部電極層および前記下部電極層にそれぞれ接続する第二の配線層を形成する工程と、
を含む半導体装置の製造方法。
【請求項８】
ＭＩＭキャパシタを形成する前記工程と、水素遮断膜を設ける前記工程との間に、前記下部電極層、前記容量膜、および前記上部電極層の少なくとも一つの側面にサイドウォールを設ける工程をさらに含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記サイドウォールが水素遮断膜である、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記配線キャップ膜および前記水素遮断膜が、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、およびＳｉＣからなる群より選択される少なくとも一つを含み、ＣＶＤ法により形成される、請求項７乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
基板に形成された配線と、
前記配線上を覆う配線キャップ膜と、
前記配線キャップ膜上に形成され上部電極と下部電極とを有するＭＩＭキャパシタと、
前記上部電極と前記下部電極のそれぞれに前記ＭＩＭキャパシタの上層から電位を与える導電体プラグと、
前記ＭＩＭキャパシタまたは前記配線キャップ膜の上層にあって、前記ＭＩＭキャパシタの底部および前記導電体プラグ形成領域以外の領域を覆うように形成された水素遮断膜と、
を備える半導体装置。
【請求項１２】
さらに、前記上部電極および前記下部電極のいずれか一方または双方の側壁に、前記水素遮断膜の前記上部電極から前記下部電極に至る傾斜をなだらかにするサイドウォールを備える、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＭＩＭキャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、配線層間絶縁膜の低誘電率化（Ｌｏｗ−ｋ化）が進んでいる。今後は配線層のほとんどにＬｏｗ−ｋ膜を採用すると予想される。しかし、Ｌｏｗ−ｋ膜は通常、ポーラス性が高く、それに比例して吸湿性が高い。そのような性質は、比誘電率値ｋが２．５を下回るようなＵｌｔｒａ  Ｌｏｗ−ｋ膜でより顕著になる。ここで、層間絶縁膜間にＭＩＭキャパシタを積載する場合、層間絶縁膜中に吸収されている水分の影響が懸念される。水分の影響により、容量膜の信頼性劣化、分極特性の劣化、および電極材料の酸化の問題が生じ得る。
【特許文献１】特開２００６−２０２８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１には、半導体基板上のコンタクト層またはＭＯＳトランジスタと同層で形成された強誘電体キャパシタを有する構造が記載されている。かかる構造において、強誘電体キャパシタは、酸化防止膜上に形成され、水素遮断金属膜がキャパシタを覆うように形成されている。
【０００４】
配線層よりも下の層であるコンタクト層またはＭＯＳトランジスタ層においてＭＩＭキャパシタを形成する際、従来技術では、ＭＩＭキャパシタの直下に別途、酸化防止膜および耐湿性のアルミナ膜の成膜が必要であった。また、ＭＩＭキャパシタを有さない半導体装置のプロセスに比べ、コンタクト高さの差が大きくなり、コンタクト寸法および形状の制御が難しい。特許文献１に示す構造では上部電極および下部電極の段差が生じている。したがって、ＣＶＤ等で層間膜を成膜する場合、この段差部分において膜質の低下（低密度）、膜強度の低下等が生じる可能性がある。
【０００５】
本発明は上記事情に鑑みてなされたものであり、配線層間に形成しても耐水性および耐酸化性に優れた、ＭＩＭキャパシタを有する半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板と、前記半導体基板上に形成された第一の絶縁膜と、
前記第一の絶縁膜に埋め込まれた第一の配線層と、前記第一の配線層を覆う配線キャップ膜と、前記配線キャップ膜上に設けられたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタと、前記ＭＩＭキャパシタ上を覆う水素遮断膜と、前記水素遮断膜上に形成された第二の絶縁膜と、前記第二の絶縁膜および前記水素遮断膜を貫通し、前記ＭＩＭキャパシタの上部電極および下部電極にそれぞれ接続された導電体プラグと、前記導電体プラグに接続され、前記ＭＩＭキャパシタの上部電極および下部電極にそれぞれ接続された第二の配線層と、
を有する半導体装置が提供される。
【０００７】
この発明によれば、配線キャップ膜と水素遮断膜で覆われたＭＩＭキャパシタ構造とすることにより、水分の影響の低減された半導体装置が提供される。すなわち、配線保護の役割を有する配線キャップ膜が、ＭＩＭキャパシタに耐水性および耐酸化性を付与する役割も併せて有する。これにより、簡素な構造で、ＭＩＭキャパシタへの水分の影響を低減することができる。
【０００８】
さらに、本発明によれば、半導体基板に第一の絶縁膜を形成し、前記第一の絶縁膜に溝を形成する工程と、前記溝を配線材料で覆い、第一の配線層を形成する工程と、前記第一の絶縁膜および前記第一の配線層上に配線キャップ膜を形成する工程と、前記配線キャップ膜上に、ＭＩＭキャパシタとなる下部電極層、容量膜、上部電極層、およびハードマスク層を形成する工程と、選択的にエッチングして前記下部電極層、前記容量膜、前記上部電極層、および前記ハードマスク層を含むＭＩＭキャパシタを形成する工程と、前記ＭＩＭキャパシタを覆う水素遮断膜を設ける工程と、前記水素遮断膜を覆うように第二の絶縁膜を形成する工程と、前記第二の絶縁膜および前記水素遮断膜を貫通し、前記上部電極層および前記下部電極層にそれぞれ接続する導電体プラグを形成する工程と、前記導電体プラグに接続され、前記上部電極層および前記下部電極層にそれぞれ接続する第二の配線層を形成する工程と、を含む半導体装置の製造方法が提供される。
【０００９】
この発明によれば、ＭＩＭキャパシタに耐水性および耐酸化性を付与するための、酸化防止膜および耐湿性膜等の成膜工程を別途設ける必要がない。すなわち、配線層を保護する配線キャップ膜をＭＩＭキャパシタの保護膜としても兼用することができ、プロセスの簡略化を図ることができる。
【００１０】
さらに、本発明によれば、基板に形成された配線と、前記配線上を覆う配線キャップ膜と、前記配線キャップ膜上に形成され上部電極と下部電極とを有するＭＩＭキャパシタと、前記上部電極と前記下部電極のそれぞれに前記ＭＩＭキャパシタの上層から電位を与える導電体プラグと、前記ＭＩＭキャパシタまたは前記配線キャップ膜の上層にあって、前記ＭＩＭキャパシタの底部および前記導電体プラグ形成領域以外の領域を覆うように形成された水素遮断膜と、を備える半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、層間絶縁膜に吸収されている水分の影響の少ないＭＩＭキャパシタを有する半導体装置が提供される。本発明の半導体装置におけるＭＩＭキャパシタは、層間絶縁膜間に形成しても、優れた耐水性および耐酸化性を有する。したがって、水分による容量膜の信頼性劣化、分極特性の劣化、および電極材料の酸化が抑制される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、化学式で示される材料は任意の組成比を有するものとする。
【００１３】
（第一の実施形態）
図１に、本実施形態に係る、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを有する半導体装置の一例を示す。
【００１４】
本実施形態の半導体装置は、図１に示すように、半導体基板（図示せず）と、半導体基板上に形成された第一の絶縁膜１０３と、第一の絶縁膜１０３に埋め込まれた第一の配線層１０１と、第一の配線層１０１を覆う配線キャップ膜１０５と、配線キャップ膜１０５上に設けられたＭＩＭキャパシタ１１４と、ＭＩＭキャパシタ１１４上を覆う水素遮断膜１１７と、水素遮断膜１１７上に形成された第二の絶縁膜１０６と、第二の絶縁膜１０６および水素遮断膜１１７を貫通し、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された導電体プラグ１１９と、導電体プラグ１１９に接続され、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された第二の配線層１２１と、を有する。
【００１５】
本実施形態のＭＩＭキャパシタ１１４は、例えば、下部電極１０７、容量膜１０９、上部電極１１１、およびハードマスク１１３の順に積層された平行平板ＭＩＭ構造を有する。
下部電極１０７および上部電極１１１の材料としては、例えばＡｌ、Ｔｉ、Ｚｒ、Ｒｕ、Ｔａ、Ｗ等からなる群より選択される少なくとも一種の金属、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ等からなる群より選択される少なくとも一種の電気伝導性金属窒化物、またはこれらの組み合わせを用いてよい。
【００１６】
容量膜１０９としては、例えば強誘電体材料であり、例えばＳｉＯ２、ＳｉｘＮｙなどのシリコン化合物、ＴｉＯ、ＺｒＯ、ＴａＯ、ＨｆＯ等の高誘電率金属酸化物、ＢａＴｉＯ、ＳｒＴｉＯ等のペロブスカイト誘電体を用いてよい。
【００１７】
ハードマスク１１３は、上部電極１１１のパターニングの際、および後に導電体プラグ１１９のためのビアホールを形成する際のエッチストッパーとして機能する。ハードマスク１１３の材料には、例えば、配線層間膜に用いられるＳｉＯ２、多孔質膜、および低誘電率膜等とエッチングレートが大きく相違するＳｉｘＮｙを用いてよい。
【００１８】
配線キャップ膜１０５は、配線のストレスマイグレーション等を防止し、配線層を保護するために設けられるものである。配線キャップ膜１０５は配線上を覆うように形成される。
【００１９】
水素遮断膜１１７は、ＭＩＭキャパシタ１１４上を覆うように設けられる。言い換えると、水素遮断膜１１７は、ＭＩＭキャパシタ１１４または配線キャップ膜１０５の上層にあって、ＭＩＭキャパシタ１１４の底部および導電体プラグ１１９形成領域以外の領域を覆うように形成される。
【００２０】
配線キャップ膜１０５および水素遮断膜１１７を構成する材料としては、例えば、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、およびＳｉＣからなる群より選択される少なくとも一つが挙げられる。
【００２１】
本実施形態において、層間絶縁膜として、第一および第二の絶縁膜等に用いることができる材料としては、特に限定されないが、例えば、ＳｉＯ２、ＳｉＯＣ、ポーラスＳｉＯＣ、ＳｉＯＦ、ＳｉＯＣＨ、ＳｉＯＮ；梯子型水素化シロキサン、ハイドロジェンシルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）、およびメチル化ハイドロジェンシルセスキオキサン（ＭＨＳＱ）等のポリハイドロジェンシロキサン；ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）；およびＳｉＬＫ（商標）およびＰｏｒｕｓ−ＳｉＬＫ等の芳香族含有有機材料からなる群より選択される少なくとも１つが挙げられる。
【００２２】
本実施形態において、例えば、層間絶縁膜として低誘電率化した材料（Ｌｏｗ−ｋ膜）を用いてよい。また、本実施形態において、層間絶縁膜は、例えば多孔質膜である。層間絶縁膜としてＬｏｗ−ｋ膜を用いた場合、特に本発明の効果が顕著に得られる。低誘電率絶縁材料としては、誘電率３．３以下のＨＳＱ、ＭＳＱ、芳香族含有有機樹脂材料などがある。また、低誘電率化させるために、上記の材料からなる膜中に微細な空孔（ポア）を導入したポーラス材料等が挙げられる。本実施形態においては、層間絶縁膜中に吸収されている水分の影響を抑制することができる。そのため、吸湿性の高いＬｏｗ−ｋ膜を用いても、容量膜の信頼性の劣化等が抑制される。
【００２３】
従来技術では、セルトランジスタ拡散領域に近い層にキャパシタが作成されているので、キャパシタの下層に、別途防水膜を形成する必要があった。一方、本実施形態のＭＩＭキャパシタ１１４は、配線層間、すなわち第一の配線層１０１および第二の配線層の間に設けられている。本実施形態では、ＭＩＭキャパシタ１１４が配線キャップ膜１０５および水素遮断膜１１７で覆われているため、本実施形態のＭＩＭキャパシタは耐水性および耐酸化性に優れたものである。本実施形態では、配線上に設けられた配線キャップ膜１０５が、ＭＩＭキャパシタ１１４への水分等の影響を低減する役割をも併せて有する。また、配線保護のために設けられた配線キャップ膜１０５を利用できるため、下層配線側の酸化防止膜を別途設ける必要がない。したがって、簡素な構造で、ＭＩＭキャパシタへの水分の影響を低減することができる。
【００２４】
本実施形態の半導体装置は、第二の絶縁膜１０６および水素遮断膜１１７を貫通し、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７にそれぞれ接続された導電体プラグ１１９を有する。導電体プラグ１１９は、ＭＩＭキャパシタ１１４の上部電極１１１および下部電極１０７のそれぞれに、ＭＩＭキャパシタ１１４の上層から電位を与える。
【００２５】
本実施形態では、さらに、上部電極１１１、容量膜１０９、および下部電極１０７の少なくとも一つの周縁部において、サイドウォール１１５を設けてもよい。サイドウォール１１５はＭＩＭキャパシタ１１４の保護膜として機能することができる。配線層間膜の形成手法にＣＶＤ等の堆積系手法を用いる場合、上部電極１１１端や下部電極１０７端で層間膜密度（膜質）の低下や膜強度の低下の懸念がある。この保護膜は、それらを抑制する効果が有る。また、ＭＩＭキャパシタ１１４における電極両端にサイドウォール１１５を有することで、さらに水分の影響を減少させることができる。さらに、サイドウォール１１５を有することで、水素遮断膜１１７が被覆する領域の段差を軽減するという効果も期待できる。すなわち、サイドウォールを有することで、例えば上部電極１１１から下部電極１０７に至る傾斜をなだらかにして、かかる領域を被覆する水素遮断膜１１７の傾斜をなだらかにすることができる。サイドウォール１１５は、上部電極および下部電極のいずれか一方または双方の側面に設けられていてもよい。また、サイドウォール１１５は例えば、水素遮断膜であり、例えばＳｉＯ２である。
【００２６】
さらに、図１に示す半導体装置１００の製造方法の一例について、図２および図３に従って説明する。
まず、半導体基板上に第一の絶縁膜１０３を形成し、第一の絶縁膜１０３に溝を形成する。かかる溝を配線材料で覆い、第一の配線層１０１を形成する。本実施形態において、配線材料は例えば、銅（Ｃｕ）である。第一の配線層１０１を形成後、ＳｉＣＮ等の配線キャップ膜１０５を成膜する。配線キャップ膜１０５の膜厚は、例えば１００ｎｍである。さらに、配線キャップ膜１０５成膜後に、ＭＩＭキャパシタとなる下部電極１０７、容量膜１０９、上部電極１１１、およびハードマスク１１３を順番に、ＣＶＤおよびスパッタリングを用いて成膜する（図２（ａ））。ここで、各膜厚は、例えば下部電極が１００ｎｍ、容量膜が２０ｎｍ、上部電極が１００ｎｍ、およびハードマスクが１００ｎｍである。
【００２７】
次に、リソグラフィ技術を用いて、フォトレジスト１２３を所望の上部電極１１１の大きさにパターニングする。ドライエッチングを用いてハードマスク１１３を選択的にエッチングする（図２（ｂ））。さらにハードマスク１１３のパターンを用いて、上部電極材料を選択的にエッチングし、上部電極１１１を形成する（図２（ｃ））。
【００２８】
続いて、リソグラフィ技術を用いて、所望の下部電極の大きさにフォトレジスト１２３をパターニングする。ドライエッチングにより容量膜１０９と下部電極材料とを選択的にエッチングし、下部電極１０７を形成する（図２（ｄ））。その後、フォトレジスト１２３を除去する。以上の方法により、配線キャップ膜１０５上に下部電極１０７層、容量膜１０９、上部電極１１１層、およびハードマスク１１３層を含むＭＩＭキャパシタ１１４が形成される（図２（ｅ））。
【００２９】
次に、第一の保護膜としてＭＩＭキャパシタ１１４を覆うように、ＳｉＯ２膜１１６をＣＶＤ法により薄く堆積させる（図３（ａ））。上部電極１１１、容量膜１０９、および下部電極１０７の側面にＳｉＯ２膜１１６が残るようにウエハ全面をエッチングする。これにより、ＳｉＯ２を構成材料とするサイドウォール１１５が、下部電極１０７、容量膜１０９、および上部電極１１１の側面に形成される（図３（ｂ））。
【００３０】
次に、第二の保護膜として、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、およびＳｉＣからなる群より選択される少なくとも一つをＣＶＤ等の手法を用いて成膜する。第二の保護膜は水素遮断膜１１７として機能する（図３（ｃ））。
【００３１】
第二の絶縁膜１０６である層間絶縁膜（ＩＬＤ（Ｉｎｔｅｒｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ））を、塗布方式もしくはＣＶＤ法を用いて堆積させる。これにより、ＭＩＭキャパシタ１１４を覆う第二の絶縁膜１０６層が形成される。その後、ＣＭＰ法を用いて第二の絶縁膜１０６を平坦化させる（図３（ｄ））。この手法により、ＭＩＭキャパシタ１１４が存在するエリアと存在しないエリア間において、成膜時に生じる層間膜の高さの相違を抑制できる。
【００３２】
リソグラフィ技術とドライエッチング技術を用いて、上部電極１１１、下部電極１０７、および第二の配線層１２１に接続する導電体プラグ１１９を同時に形成する。具体的には、まず、第二の絶縁膜１０６上に、第三の絶縁膜１２０を堆積する。第三の絶縁膜１２０、第二の絶縁膜１０６および水素遮断膜１１７を貫通し、上部電極１１１および下部電極１０７にそれぞれ接続するビアホールを形成し、およびかかるビアホールに接続する配線溝を形成する。第二の絶縁膜１０６内に形成されたビアホール、および第三の絶縁層１２０内に形成された配線溝に、スパッタリング手法で、バリア膜およびＣｕシード層を堆積する。その後、電気めっきの手法でＣｕを埋め込むことで、導電体プラグ１１９および第二の配線層１２１が形成される（図３（ｅ））。
【００３３】
本実施形態では、ＭＩＭキャパシタ１１４に耐水性および耐酸化性を付与するため、第一の配線層１０１の配線キャップ膜１０５を利用できる。そのため、従来技術のように、酸化防止膜や耐湿性のアルミナ膜等の成膜の必要性がない。したがって、半導体装置製造の際の工程数の削減が可能である。
【００３４】
（第二の実施形態）
上記の実施形態において、上部電極１１１、容量膜１０９、および下部電極１０７端にサイドウォール１１５を有する構造について説明した。しかしながら、サイドウォール１１５は必ずしも必須ではない。本実施形態では、サイドウォール１１５を有しない半導体装置の構造について説明する。
【００３５】
配線層間膜の形成手法において、ＣＶＤ等に代表される堆積系の成膜手法ではなく、塗布方式による形成手法を用いる場合、サイドウォール１１５の形成工程を省略してもよい。塗布方式により層間絶縁膜を形成した場合、サイドウォールの形成無しに膜質、膜強度を保持することが出来る。したがって、工程数の削減が可能となる。
【００３６】
塗布方式による層間絶縁膜の例としては、シリコン酸化物が挙げられる。例えば、ＳｉＬＫ（商標）等である。シリコン酸化物を基板上に塗布後、焼成して固めることにより、層間絶縁膜が形成される。
【００３７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００３８】
【図１】本実施の形態に係る半導体装置を模式的に示した断面図である。
【図２】本実施の形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】本実施の形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【符号の説明】
【００３９】
１００    半導体装置
１０１    第一の配線層
１０３    第一の絶縁膜
１０５    配線キャップ膜
１０６    第二の絶縁膜
１０７    下部電極
１０９    容量膜
１１１    上部電極
１１３    ハードマスク
１１４    ＭＩＭキャパシタ
１１５    サイドウォール
１１６    ＳｉＯ２膜
１１７    水素遮断膜
１１９    導電体プラグ
１２０    第三の絶縁層
１２１    第二の配線層
１２３    フォトレジスト
【図１】
2009130207.tif 000003
【図２】
2009130207.tif 000004
【図３】
2009130207.tif 000005