(57)【要約】 【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。【選択図】図１
2009130190.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にｐ型ＭＩＳＦＥＴを備える半導体装置であって、
前記ｐ型ＭＩＳＦＥＴが、
前記半導体基板中のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側の、Ｎｉを含有するシリサイド層で形成されたソース／ドレイン電極と、
前記ソース／ドレイン電極と前記半導体基板との界面の前記半導体基板側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層と、
を有することを特徴とする半導体装置。
【請求項２】
前記界面層中のＭｇ、ＣａおよびＢａの総濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記界面層と前記チャネル領域との間にＢ、ＡｌまたはＩｎを含有するｐ型不純物層を有することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
半導体基板にｎ型ＭＩＳＦＥＴを備える半導体装置であって、
前記ｎ型ＭＩＳＦＥＴが、
前記半導体基板中のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側の、Ｎｉを含有するシリサイド層で形成されたソース／ドレイン電極と、
前記ソース／ドレイン電極と前記半導体基板との界面の前記半導体基板側に形成された、Ｓｅ（セレン）またはＴｅ（テルル）を含有する界面層と、
を有することを特徴とする半導体装置。
【請求項５】
前記界面層中のＳｅおよびＴｅの総濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記界面層と前記チャネル領域との間にＰ、ＡｓまたはＳｂを含有するｎ型不純物層を有することを特徴とする請求項４または請求項５記載の半導体装置。
【請求項７】
半導体基板にｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板上にＮｉを含有する金属膜を堆積し、
第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属シリサイド層を形成し、
前記金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入し、
第２の熱処理により、前記Ｍｇ、ＣａまたはＢａを前記金属シリサイド層と前記半導体基板の界面の前記半導体基板側に偏析させることを特徴とする半導体装置の製造方法。
【請求項８】
前記金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入する前に、前記金属シリサイド層にＢ、ＡｌまたはＩｎをイオン注入することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入する前に、前記金属シリサイド層にＣ（炭素）またはＦ（フッ素）をイオン注入することを特徴とする請求項７または請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板にｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板上にＮｉを含有する金属膜を堆積し、
第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属シリサイド層を形成し、
前記金属シリサイド層にＳｅまたはＴｅをイオン注入し、
第２の熱処理により、前記ＳｅまたはＴｅを前記金属シリサイド層と前記半導体基板の界面の前記半導体基板側に偏析させることを特徴とする半導体装置の製造方法。
【請求項１１】
前記金属シリサイド層にＳｅまたはＴｅをイオン注入する前に、前記金属シリサイド層にＰ、ＡｓまたはＳｂをイオン注入することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記金属シリサイド層にＳｅまたはＴｅをイオン注入する前に、前記金属シリサイド層にＣ（炭素）またはＦ（フッ素）をイオン注入することを特徴とする請求項１０または請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＦＥＴを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路（ＬＳＩ）は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成素子であるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必要である。素子の高性能化は基本的には比例縮小則（スケーリング）により行われてきたが、近年、種々の物性的限界のため、素子の超微細化による高性能化だけでなく、素子そのものの動作も困難な状況にある。
【０００３】
そのような物性的限界の一つにソース／ドレイン領域の寄生抵抗の問題がある。図３７に従来技術の典型的なＭＩＳＦＥＴを示す。図３７に示すように、ソース電極およびドレイン電極にはシリサイド層５１０が形成されており、このシリサイド層５１０と、シリサイド層５１０の周辺に形成された高濃度不純物層５０８およびエクステンション拡散層５０５との間にショットキー接合が形成される。そして、図３７に示すように、ソース／ドレイン電極の寄生抵抗はシリサイド層自体の抵抗（Ｒｓ）、高濃度不純物層の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記接合の界面抵抗（Ｒｃ）の３つに分解される。
【０００４】
この中で、界面抵抗（Ｒｃ）がもっとも大きいことが一般に知られている。また、上記界面抵抗は、比例縮小則に従って、小さくならない。よって、将来的なＭＩＳＦＥＴの性能向上のためには、上記界面抵抗の低減が、非常に重要な課題となる。そして、界面抵抗（Ｒｃ）の低抵抗化については、シリサイド層５１０と高濃度不純物層５０８の界面部分での不純物の高濃度化が重要であることが知られている。そして、このとき界面からより狭い範囲、例えば２０ｎｍ以内に、より高濃度、例えば５×１０１９ｃｍ−３以上の活性化した不純物を偏析させることが望ましい。
【０００５】
図３８にシリサイド層と高濃度不純物層（Ｓｉ層）との間に形成されるショットキー接合のバンド図を示す。電子は、ショットキー障壁高さ（ＳＢＨ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ）に相当するエネルギーの山をトンネリングことにより、シリサイド層−高濃度不純物層間を移動する。この電子のトンネリングのしやすさは、トンネル確率と一般に言われており、トンネル確率の高い接合界面ほど界面抵抗は低くなる。さらに、トンネル確率は、ショットキー障壁高さとトンネル距離の積に対して指数的に減少することが知られており、ショットキー障壁高さおよびトンネル距離を実効的に低減させることが界面抵抗の低減につながる。
【０００６】
図３９は、Ｓｉ層の不純物濃度の違いによるＳｉ層のバンドの曲がりの違いを示す図である。シリサイド層と高濃度不純物層の界面における不純物濃度を高く、かつ偏析させることにより、図３９に示すように、Ｓｉ層のバンドの曲がりを強める効果が生じ、トンネル距離が低減する。さらに、鏡像効果を取り入れて計算した図３９のバンド図からも明らかなように、ショットキー障壁高さ自体も低減される。したがって、ショットキー障壁高さとトンネル距離の積が減少し、界面抵抗（Ｒｃ）の低減が実現される。
【０００７】
一方、シリサイド層自体の抵抗（Ｒｓ）については、従来のＴｉＳｉ２（チタンシリサイド）膜やＣｏＳｉ２（コバルトシリサイド）膜より抵抗の低いＮｉＳｉ（ニッケルシリサイド）膜が近年用いられるようになっている。このＮｉＳｉ膜は、低抵抗に加え、低温での形成が可能である点、シリサイド形成時のＳｉ消費量が少なく浅いシリサイド層が形成可能である点、また、仕事関数がＳｉ（シリコン）バンドのミッドギャップ近傍にあり、ｎ型およびｐ型双方のＭＩＳＦＥＴのシリサイド材料としての同時適用に好適な点からも材料として有望視されている。図４０にこのＮｉＳｉ膜をシリサイド層に適用する場合の典型的なプロセスフローを示している。
【０００８】
このように、シリサイド材料としてはＮｉＳｉが有望視されている。このことから、接合の界面抵抗（Ｒｃ）の低抵抗化についても、特に、ＮｉＳｉ層とＳｉ層との界面の低抵抗化がもっとも重要な課題のひとつとなってきている。
【０００９】
ＮｉＳｉ層とＳｉ層との界面抵抗（Ｒｃ）の低抵抗化を実現する手法として、シリサイド形成前にイオン注入によって形成された不純物層を、シリサイド形成の際にシリサイド層とＳｉ層の界面に偏析させ、この界面に高濃度の不純物偏析層を形成する技術、いわゆる不純物偏析プロセスが開示されている（特許文献１）。
【００１０】
図４１に、上記不純物前打ちプロセスによって作成されたＮｉＳｉ層／Ｓｉ層の界面を裏面ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｒｏｓｃｏｐｙ）により観察した結果を示す。図４１（ａ）は不純物がＡｓ（砒素）の場合、図４１（ｂ）は不純物がＢ（ボロン）の場合である。図４１（ａ）に示すようにｎ型Ｓｉの代表的不純物であるＡｓ（砒素）の場合は、界面に対して両側に不純物が分布する。これに対し、図４１（ｂ）に示すようにｐ型Ｓｉの代表的不純物であるＢ（ボロン）の場合は、シリサイド化の過程でＮｉＳｉ膜にＢが取り込まれるため、その多くがＮｉＳｉ膜中に分布しており、Ｓｉ膜側の不純物濃度が極めて低くなっている。
【００１１】
このように、不純物前打ちプロセスは、ｎ型ＭＩＳＦＥＴの高性能化にとっては有用であるが、ｐ型ＭＩＳＦＥＴの高性能化にとっては必ずしも有用でない。よって、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの両方を備えるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体装置の高性能化のためには、未だ十分なプロセスとはいえなかった。
【００１２】
よって、ＣＭＩＳ構造の半導体装置の特性向上のためには、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化と同時に、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化を実現する技術が切望されている。発明者らは、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のために、ＮｉＳｉ層形成後にＢのイオン注入を行う、いわゆる不純物後打ちプロセスが好適であることを報告している（非特許文献１）。
【００１３】
図４２は、不純物後打ちプロセスのフローを示す図である。この不純物後打ちプロセスにより作成したＮｉＳｉ／Ｓｉショットキー接合界面におけるＢ原子の分布をＳＩＭＳにより観察した結果を図４３に示す。さらに、ＳＩＭＳから観察される界面のＢ濃度を、アニール温度に対してプロットした図を図４４に示す。アニール（ＲＴＡ）温度の上昇と供に、Ｂ原子の界面濃度は上昇し、５００℃では、不純物前打ちプロセスで作成した場合の一桁以上にもなることが分かる。
【００１４】
さらに、この結果は、発明者らによって理論的にも解明されている。ＮｉＳｉ層／Ｓｉ層界面構造において、Ｓｉ原子をＢ原子に置換した場合に、界面構造のエネルギーが、不純物原子の置換位置に応じてどの様に変化するかを計算した。計算結果を図４５に示す。図４５上側の結晶構造図において、円で囲まれたＳｉ原子を１個のＢ原子で置換して、それぞれの場合に対応する結晶構造の全エネルギーをプロットしたものが下側のグラフである。エネルギーが低いほうの結晶構造がより安定といえる。なお、エネルギーの基準は、バルクＳｉ層のＳｉ原子を不純物原子が置換した場合、すなわちグラフの右端のプロットの場合のエネルギーとしている。界面近傍のＳｉ原子が置換された時にエネルギーがもっとも低くなり、界面近傍にエネルギー的にもっとも安定となるサイトが存在していることを示している。この結果は、Ｂ原子が、ＮｉＳｉ層／Ｓｉ層界面に偏析する可能性があることを示唆している。
【００１５】
図４６は、Ｂ原子の場合の不純物後打ちプロセスにおいて、Ｂ原子がＮｉＳｉ層／Ｓｉ層界面に偏析する過程を説明する図である。ＮｉＳｉ層にイオン注入されたＢ原子は、まずＮｉＳｉの格子間位置に入る。図４６に示すように、格子間位置にＢ原子がある場合は、系のエネルギーが、Ｂ原子がＳｉ置換位置にある場合に比較して、１ｅＶ程度高くなっている。このため、一部のＢ原子は、バルクのＮｉＳｉ層の置換位置に入ることになる。しかし、イオン注入によって多数格子間に導入されたＢ原子の多くが、アニールによる拡散で、バルクのＮｉＳｉ層の置換位置よりも安定な界面付近の置換位置に入ることになる。
【００１６】
このようにして、Ｂ原子のＮｉＳｉ層／Ｓｉ層界面への偏析が生じる。一方、不純物前打ちプロセスの場合には、Ｂ原子の界面への偏析があまり見られない。これは、次のように説明できる。シリサイド化前に、Ｓｉ中の置換位置に導入されたＢ原子は、シリサイドの過程で、一旦、格子間位置に入る。このとき、Ｓｉの格子間位置にＢ原子が存在するよりも、ＮｉＳｉ層の格子間位置に入るほうが圧倒的に安定であるため、ＮｉＳｉ層側にＢ原子は吸収されていく。そして、その後、Ｓｉ層側に拡散して戻るよりも早く、安定なバルクのＮｉＳｉ層中の置換位置に収まることになる。また、図４５から明らかなように、置換位置に関しても、Ｂ原子の場合は、バルクのＮｉＳｉ層にいるほうが、バルクのＳｉ層にいるよりも安定であることも、界面側へのＢ原子の移動を抑制している。
【００１７】
さらに、図４７は、ショットキー障壁高さを計算した結果を示す図である。横軸は電子のエネルギー、縦軸は局所状態密度（Ｌｏｃａｌ  Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ；ＬＤＯＳ）である。比較のため、不純物偏析層を有しない場合も示す。図４７から明らかなように、Ｃａｓｅ２にＢ原子が入った場合には、ＳＢＨが０．３ｅＶ低下することが示される。このことは、図４７で作製したＮｉＳｉ／Ｓｉショットキー接合の電流電圧特性を測定することによって確かめることができる。
【００１８】
図４８はＢ濃度とＳＢＨ変調幅の関係を示す図である。図４８の縦軸はＳＢＨ変調幅の測定結果で、横軸がＢ原子の界面濃度である。ＳＢＨ変調幅と界面濃度はほぼ比例関係にあり、５００℃でアニールを行う不純物後打ちプロセスの場合には、０．２ｅＶ以上（計算値の７０％）変調されることが分かる。このとき、図４３のＳＩＭＳによる実験結果が示す様に、Ｂ原子の多くはＮｉＳｉ層に留まっているので、このＳＢＨ変調効果は、図３９に示したバンド曲がりの効果もしくは鏡像効果によるＳＢＨ低減とは明らかに異なるものと考えることできる。
【００１９】
図４９は、ダイポールによるＳＢＨ変調を説明する図である。図４９の挿入図の中で示したように、界面近傍に入ったＢ原子の周りに発生するダイポール（電気双極子）によって、ＳＢＨが変調されたと考えられる。この原理に基づき、発明者らは、Ｄｉｐｏｌｅ  Ｃｏｍｆｏｒｔｉｎｇ  Ｓｃｈｏｔｔｋｙ  （ＤＣＳ）接合を提案している（非特許文献１）。このダイポールによるＳＢＨの変調効果は、比例縮小則と伴に高濃度不純物層が数ｎｍ以下に薄くなったとしても有効であり、極めて薄く、且つ、低抵抗な金属／半導体接合を実現することが可能となる。
【００２０】
もっとも。更なるＭＩＳＦＥＴの高性能化のためには、ソース・ドレイン電極を形成する金属シリサイド層と半導体基板との界面抵抗を一層低減させることが必要である。
【００２１】
【特許文献１】ＵＳ  ７，１１９，４０２  Ｂ２
【非特許文献１】Ｔ．Ｙａｍａｕｃｈｉ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．３８５  （２００６）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極の界面抵抗を低減する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の第１の態様の半導体装置は、半導体基板にｐ型ＭＩＳＦＥＴを備える半導体装置であって、前記ｐ型ＭＩＳＦＥＴが、前記半導体基板中のチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側の、Ｎｉを含有するシリサイド層で形成されたソース／ドレイン電極と、前記ソース／ドレイン電極と前記半導体基板との界面の前記半導体基板側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層とを、有することを特徴とする。
【００２４】
ここで、第１の態様の半導体装置において、前記界面層中のＭｇ、ＣａおよびＢａの総濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【００２５】
ここで、第１の態様の半導体装置において、前記界面層と前記チャネル領域との間にＢ、ＡｌまたはＩｎを含有するｐ型不純物層を有することが望ましい。
【００２６】
本発明の第２の態様の半導体装置は、半導体基板にｎ型ＭＩＳＦＥＴを備える半導体装置であって、前記ｎ型ＭＩＳＦＥＴが、前記半導体基板中のチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側の、Ｎｉを含有するシリサイド層で形成されたソース／ドレイン電極と、前記ソース／ドレイン電極と前記半導体基板との界面の前記半導体基板側に形成された、Ｓｅ（セレン）またはＴｅ（テルル）を含有する界面層と、を有することを特徴とする。
【００２７】
ここで、第２の態様の半導体装置において、前記界面層中のＳｅおよびＴｅの総濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【００２８】
ここで、第２の態様の半導体装置において、前記界面層と前記チャネル領域との間にＰ、ＡｓまたはＳｂを含有するｎ型不純物層を有することが望ましい。
【００２９】
本発明の第１の態様の半導体装置の製造方法は、半導体基板にｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上にＮｉを含有する金属膜を堆積し、第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属シリサイド層を形成し、前記金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入し、第２の熱処理により、前記Ｍｇ、ＣａまたはＢａを前記金属シリサイド層と前記半導体基板の界面の前記半導体基板側に偏析させることを特徴とする。
【００３０】
本発明の第１の態様の半導体装置の製造方法において、前記金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入する前に、前記金属シリサイド層にＢ、ＡｌまたはＩｎをイオン注入することが望ましい。
【００３１】
本発明の第１の態様の半導体装置の製造方法において、前記金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入する前に、前記金属シリサイド層にＣ（炭素）またはＦ（フッ素）をイオン注入することが望ましい。
【００３２】
本発明の第２の態様の半導体装置の製造方法は、半導体基板にｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上にＮｉを含有する金属膜を堆積し、第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属シリサイド層を形成し、前記金属シリサイド層にＳｅまたはＴｅをイオン注入し、第２の熱処理により、前記ＳｅまたはＴｅを前記金属シリサイド層と前記半導体基板の界面の前記半導体基板側に偏析させることを特徴とする。
【００３３】
本発明の第２の態様の半導体装置の製造方法において、前記金属シリサイド層にＳｅまたはＴｅをイオン注入する前に、前記金属シリサイド層にＰ、ＡｓまたはＳｂをイオン注入することが望ましい。
【００３４】
本発明の第２の態様の半導体装置の製造方法において、前記金属シリサイド層にＳｅまたはＴｅをイオン注入する前に、前記金属シリサイド層にＣ（炭素）またはＦ（フッ素）をイオン注入することが望ましい。
【発明の効果】
【００３５】
本発明によれば、ｎ型ＭＩＳＦＥＴまたはｐ型ＭＩＳＥＦＥＴを有する半導体装置において、ｎ型ＭＩＳＦＥＴまたはｐ型ＭＩＳＥＦＥＴのソース／ドレイン電極の界面抵抗を低減する半導体装置およびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態の半導体装置および半導体装置の製造方法について、図面を参照しつつ説明する。
【００３７】
（第１の実施の形態）
本実施の形態の半導体装置は、半導体基板にｐ型ＭＩＳＦＥＴを備える半導体装置である。そして、このｐ型ＭＩＳＦＥＴが、半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側の、Ｎｉを含有するシリサイド層で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板との界面の半導体基板側に形成された、Ｍｇを含有する界面層とを有している。
【００３８】
本実施の形態のｐ型ＭＩＳＦＥＴは、界面層によるＳＢＨ変調により、ソース／ドレイン電極の界面抵抗が効果的に低減される。この界面抵抗の低減により、駆動力の高いｐ型ＭＩＳＦＥＴが実現される。よって、本実施の形態によれば、ｐ型ＭＩＳＦＥＴを備える半導体装置を高性能化することが可能となる。
【００３９】
図１は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、Ｂ（ボロン）が１×１０１５ａｔｏｍｓ／ｃｍ３ドープされたｐ型のシリコンの半導体基板１００上に、ｐ型ＭＩＳＦＥＴ２００を有している。このｐ型ＭＩＳＦＥＴ２００は、シリコン基板１００に形成されたｎ型ウェル２０２に形成されている。そして、この半導体装置には、素子分離領域１０２が形成されている。この素子分離領域１０２は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。
【００４０】
そして、ｐ型ＭＩＳＦＥＴ２００が、シリコン基板１００上のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８を備えている。また、チャネル領域２０４の両側に、例えば、ＮｉＳｉからなるシリサイド層２１０で形成されたソース電極およびドレイン電極が形成されている。そして、ソース／ドレイン電極と、半導体基板との界面の半導体基板側に、Ｍｇを含有する界面層２３０が形成されている。また、界面層２３０とチャネル領域２０４との間には、例えば、Ｂ（ボロン）が１×１０20ａｔｏｍｓ／ｃｍ３ドープされたｐ型不純物層（ｐ型拡散層）２１２が形成されている。ｐ型不純物層は、Ｂ以外の原子として、ＡｌやＩｎがドープされるものであってもかまわない。
【００４１】
また、ｐ型ＭＩＳＦＥＴ２００のゲート電極２０８上には、例えば、ＮｉＳｉからなるゲートシリサイド層２１４が形成されている。また、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【００４２】
以下、Ｍｇを含有する界面層２３０によるソース／ドレイン電極の界面抵抗低減作用について説明する。この作用を説明するために、ＮｉＳｉ層／Ｓｉ層界面における、不純物分布について理論的に解析した。計算方法としては、局所密度汎関数近似を超えたところで、なおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ  Ｇｅｎｅｒａｌｉｚｅｄ  Ｇｒａｄｉｅｎｔ  Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。
【００４３】
図２は、ＮｉＳｉ層とＳｉ層との界面付近のＳｉ置換位置に、Ｍｇ原子が入った場合の結晶構造の全エネルギーを計算した結果を示す図である。ここで、エネルギーの基準（０値）は、バルクＳｉ層のＳｉ原子を不純物原子が置換した場合、すなわち図２のグラフの右端のプロットの場合のエネルギーとしている。図から明らかなように、バルクＳｉ層のＳｉ原子にＭｇ原子が置き換わった場合は、エネルギーが最も高くなる。これは、バルクＳｉ層中ではＭｇ原子が活性化しにくいことを示している。
【００４４】
Ｍｇ原子はバルクＳｉ層の価電子帯より０．３４ｅＶ高いエネルギーに、いわゆる深い準位を作るため、活性化しにくく有効なアクセプタとして振舞わないことが従来から報告されている。図２の計算結果は、従来からの報告を裏付ける結果となっている。このように、Ｍｇ原子はバルクＳｉ層中で活性化しにくい。したがって、Ｍｇ原子には、バルクＳｉ層中に図３９で示したような、キャリアを供給する高濃度不純物層を形成し、ショットキー障壁高さを実効的に低減させる作用は期待できない。
【００４５】
もっとも、図２に示すように、界面にＭｇ原子が入るケース１およびケース３の場合に、エネルギー的に最も安定である。図３は、図２に示すケースについて、ＬＤＯＳを計算した結果を示す図である。Ｍｇ原子が界面のＳｉ側に入るケース３の場合には、ホール（正孔）に対するＳＢＨ変調効果が０．４ｅＶ近くになる。このように、Ｍｇ原子によって、ｐ型ＭＩＳＦＥＴのドーパントとして最もよく用いられるＢ原子よりも大きなＳＢＨ変調効果が得られる。このことは、Ｍｇ原子が界面において、大きなダイポールを形成することによるものと考えられる。そして、Ｂよりも大きなダイポールが形成されるのは、ＭｇがＩＩ価であり、ＩＩＩ価のＢよりも、価数的にＩＶ価のＳｉ原子とのずれが大きいことが理由として考えられる。
【００４６】
上記のように、Ｍｇ原子は、ＮｉＳｉ／Ｓｉ界面のＳｉ側に存在して界面層を形成することにより、大きなＳＢＨ変調効果を生じさせる。また、このような界面層がエネルギー的に安定であるため、ＤＣＳ接合を容易に形成することが可能となる。さらに、本実施の形態においては、Ｂ、ＡｌまたはＩｎを含有するｐ型不純物層を有することにより、バンド曲がりの効果や鏡像効果が起こる。よって、界面抵抗の低減に対してさらに効果的に作用する。特に、キャリアの通過密度の高い界面層とチャネル領域との間に形成されているｐ型不純物層が、ＭＩＳＦＥＴの駆動力向上に対して大きく寄与する。
【００４７】
なお、界面層に含まれる原子としては、Ｍｇ以外のＩＩ価の原子であるＣａやＢａであってもかまわない。あるいは、Ｍｇ、ＣａまたはＢのうちの２種の原子を含有していても、３種すべての原子を含有していてもかまわない。理由は下記の通りである。まず、Ｍｇ、Ｂ原子以外の不純物原子、すなわちＡｌ、Ａｓ、ＩｎがＳｉ置換位置に入る場合のエネルギー計算を行った。図４は、計算において前提としたダイポールモデルを示す図である。図４に示すように、バルクのシリコン層に不純物原子が入る時と、界面に入るときのエネルギー差をΔＥとする。そして、界面に不純物原子が入ることによって形成されるダイポールのエネルギーをΔＥ１、ΔＥからΔＥ１を差し引いた分をΔＥ２とする。そうすると、以下の式が成立する。
【数１】
2009130190.tif 000003
【数２】
2009130190.tif 000004
ここで、ｄはバルクＳｉの格子定数、εはバルクＳｉの誘電率、πは円周率、ａは不純物原子と鏡像電荷間の距離、ΔφｂはＳＢＨ変調幅である。
【００４８】
ここで、ΔＥ＝ΔＥ１＋ΔＥ２であるため、ΔＥを大きくするには、ΔＥ１およびΔＥ２の双方が大きくなる不純物原子を選択することが望ましい。ΔＥ１は、ＬＤＯＳから得られるＳＢＨ変調幅（Δφｂ）を式１に代入することにより求めることが可能となる。図５は、ΔφｂとΔＥ１との関係を示す図である。このように、ΔＥ１は、Δφｂの二乗に比例する。Δφｂは、基本的に不純物原子の価数が大きいほど大きくなるため、例えば、ｐ型ＭＩＳＦＥＴにおいては、Ｂよりも価数の大きいＭｇにおいて、ΔＥ１が大きくなる。
【００４９】
図６は、式２により求めたΔＥ２を不純物原子の共有結合半径に対してプロットした図である。なお、図中のプロット中、黒塗りの四角が実際に計算を実行した値である。ΔＥ２は、不純物原子の共有結合半径の６乗に比例しており、共有結合半径が大きい原子ほど界面に入りやすいことを示している。この結果は、ＮｉＳｉ／Ｓｉ界面の歪が、大きい原子が入ることによって緩和され、エネルギー的に安定することを意味している。よって、共有結合半径の大きい不純物原子に対しては、ＮｉＳｉ／Ｓｉ界面の不純物原子の固溶限がバルクよりも増大することを示唆している。
【００５０】
以上の計算結果より、理想的なＤＣＳ接合を実現するためには、ΔＥ１、ΔＥ２の両方が大きくなる不純物原子、即ち、ＩＩ価、ＶＩ価の原子で、Ｓｉ原子（１１８ｐｍ）とほぼ同程度、もしくは、大きい共有結合半径を持つ原子を界面層の不純物として選択することが望ましいといえる。したがって、不純物原子として、ｐ型ＭＩＳＦＥＴに対しては、Ｍｇ（１４５ｐｍ）、Ｃａ（１７４ｐｍ）、Ｂａ（１９８ｐｍ）、ｎ型ＭＩＳＦＥＴに対しては、Ｓｅ（１１７ｐｍ）、Ｔｅ（１３５ｐｍ）が挙げられることになる。これらの原子は、ＮｉＳｉ/Ｓｉ界面のＳｉ層側でエネルギー的に安定であるだけでなく、ダイポールによるＳＢＨ変調効果が大きいと結論づけられる。
【００５１】
また、本実施の形態において、Ｍｇ、ＣａおよびＢａの界面層中の総濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以上であることが望ましい。計算上、この濃度以上の領域で、ＳＢＨ変調効果が０．４ｅＶ近くになり、ＩＩＩ価のＢを用いる場合より大きな界面抵抗の低減効果が期待できるからである。
【００５２】
次に、図１に示した本実施の形態の半導体装置の製造方法について、図７ないし図１４を参照して説明する。本実施の形態の製造方法は、半導体基板上にｐ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体基板上にＮｉを含有する金属膜を堆積し、第１の熱処理により、金属膜を前記半導体基板と反応させて、ゲート電極の両側に金属シリサイド層を形成し、金属シリサイド層にＭｇをイオン注入し、第２の熱処理により、Ｍｇを金属シリサイド層と半導体基板の界面の半導体基板側に偏析させる。
【００５３】
まず、図７に示すように、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１０２を形成する。その後、ｎ型ウェル２０２をＰ（リン）等の不純物のイオン注入により形成する。次に、図８に示すように、Ｓｉ基板１００上に、例えば、シリコン酸化膜で形成される、ゲート絶縁膜２０６をＥＯＴにして１ｎｍ程度形成する。
【００５４】
そして、図９に示すように、ゲート絶縁膜２０６上に、ゲート電極２０８となる、例えばポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜２０６およびゲート電極２０８をゲート長が、例えば３０ｎｍ程度となるようにパターン形成する。
必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００５５】
次に、図１０に示すように、ゲート電極２０８をマスクに、Ｂを、イオン注入によりＳｉ基板１００中に導入する。これにより、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｐ型不純物層２１２を形成する。なお、イオン注入は後に形成される側壁絶縁膜形成後に行うことも可能である。
【００５６】
次に、図１１に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極２０８の側面部にのみ残す。これにより、側壁絶縁膜２１６を形成する。次に、図１２に示すように、例えば、スパッタ法により、厚さ１０ｎｍ程度のＮｉ膜１０８をＳｉ基板１００上に形成する。すなわち、ｐ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１０８が接するよう堆積する。
【００５７】
そして、その後、図１３に示すように、第１の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行い、Ｎｉ膜１０８をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉ層２１０を形成する。この時、ゲート電極２０８上にもゲートシリサイド層２１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１０８を剥離する。このＮｉＳｉ層２１０が、ｐ型ＭＩＳＦＴのソース／ドレイン電極となる。
【００５８】
次に、図１４に示すように、ゲート電極２０８および側壁絶縁膜２１６をマスクに、Ｍｇを、イオン注入によりＮｉＳｉ層２１０中に導入する。なお、イオン注入の条件は、イオン注入直後のＭｇ原子の濃度ピークがＮｉＳｉ層２１０中に入るように設定されることが望ましい。これによって、後の熱処理によって、Ｍｇ原子を効果的に偏析させ、Ｍｇ界面層の不純物濃度を一層高くすることが可能となるからである。
【００５９】
その後、第２の熱処理として、例えば、ＲＴＡにより、５５０℃、３０秒程度のアニールを行う。この熱処理により、図１に示すようにＮｉＳｉ層２１０中のＭｇが、先に説明した不純物後打ちプロセスの原理により、ＮｉＳｉ層２１０とＳｉ基板１００との界面のＳｉ基板１００側に偏析し、Ｍｇを含有する界面層２３０が形成される。
【００６０】
このような、Ｍｇを含有する界面層２３０の形成は、ＳＩＭＳを用いて確認することができる。さらに、３次元アトミックプローブ法を使用することにより、一層高い精度で、界面層２３０の存在を確認することが可能となる。
【００６１】
本実施の形態の半導体装置の製造方法によれば、エネルギー的にＭｇ原子が安定となるＮｉＳｉ層／Ｓｉ層界面の半導体基板側に、効果的にＭｇ原子を偏析させてＭｇを含む高濃度の界面層を形成することが可能となる。したがって、ｐ型ＭＩＳＦＥＴのソース／ドレイン電極の界面抵抗を低減でき、半導体装置の高性能化を実現できる。
【００６２】
なお、不純物原子としてＣａやＢａを上記製造方法に用いた場合も、同様の高濃度の界面層の形成が期待できる。なぜなら、これらの原子もＭｇ同様、ＮｉＳｉ層／Ｓｉ層界面の半導体基板側にエネルギー的に安定な置換位置があるからである。
【００６３】
また、本実施の形態の半導体装置および半導体装置の製造方法においては、ソース／ドレイン電極としてＮｉＳｉ層を適用する場合について説明したが、ＮｉＳｉ層にＰｔを添加することがより望ましい。これは、Ｐｔを添加することにより、ＮｉＳｉ層中の余剰Ｎｉ原子のチャネル部への異常拡散によるジャンクションリークの増大を抑制することが可能となるからである。なお、Ｎｉ膜に含有するＰｔ量は、原子濃度で、５％以上１０％以下であることが望ましい。なぜなら、この範囲を下回ると、Ｎｉの異常拡散効果が低下し始めるからである。また、この範囲を上回ると、高価なＰｔの使用による製造コストの増大が懸念されるからである。
【００６４】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法における第２の熱処理の前に、ＮｉＳｉ層中にＭｇ原子に加えて、Ｂ原子、Ａｌ原子またはＩｎ原子をイオン注入する、すなわち、Ｍｇと、Ｂ、ＡｌまたはＩｎをＮｉＳｉ層中にコドープする以外は、第１の実施の形態の半導体装置の製造方法と同様である。したがって、重複する記載については省略する。
【００６５】
本実施の形態の製造方法では、図１３で示す工程までは、第１の実施の形態と同様である。そして、第１の実施の形態の図１４で示す工程において、Ｍｇをイオン注入によりＮｉＳｉ層２１０に導入する際に、Ｂ原子、Ａｌ原子またはＩｎ原子をもＮｉＳｉ層２１０中にイオン注入して導入する。その後に、第２の熱処理を加え、図１に示すのと同様な半導体装置を形成する。
【００６６】
本実施の形態の半導体装置の製造方法によれば、Ｍｇ原子とＢ原子、Ａｌ原子またはＩｎ原子をＮｉＳｉ層中にコドープすることにより、高濃度の界面層の形成が可能となる。以下、本実施の形態の作用について説明する。
【００６７】
図２に示すように、Ｍｇ原子は界面のＳｉ側が最も安定となる。しかしながら、バルクでは、Ｓｉ層側よりＮｉＳｉ層側が安定である。したがって、第１の実施の形態のように、不純物後打ちプロセスによったとしても、少なからぬ量のＭｇ原子がＮｉＳｉ層側に入ることが予想される。
【００６８】
ＮｉＳｉ層側に入ったＭｇ原子は、図３のケース１で示されるように、ＳＢＨ変調効果を有しない。このため、導入したＭｇ原子のうちＳＢＨ変調効果に寄与するＭｇ原子が減り、ＳＢＨ変調効果が弱められてしまう。そこで、Ｍｇ原子よりもバルクＮｉＳｉ層に入りやすい不純物原子とＭｇ原子をＮｉＳｉ層に導入すれば、多くのＭｇ原子をＮｉＳｉ層界面のＳｉ層側に集めることが可能となり、大きなＳＢＨ変調効果の実現が可能となる。
【００６９】
Ｍｇ原子よりもバルクＮｉＳｉ層に入りやすい不純物原子とは、バルクのＮｉＳｉ層のＳｉ置換位置に入るときの生成エネルギーが、Ｍｇ原子よりも大きい不純物原子ということである。ＮｉＳｉのＳｉ置換位置に不純物が入った場合の生成エネルギーは、以下の式により定義される。
ＥｆＳｉ＝−Ｅ(ＮｉＳｉ３２個の単位セルにおいてＳｉ原子１個を不純物原子に置換したセル構造)
−Ｅ（バルクのＳｉ原子一個）
＋Ｅ(ＮｉＳｉ３２個のセル構造)
＋Ｅ（真空中の１個の不純物原子）
【００７０】
図１５は、上記式に基づき、生成エネルギーを各原子に対して計算した結果を示す図である。図より、生成エネルギーは、共有結合半径が小さい原子程、直線的に大きくなることがわかる。よって、本実施の形態のように、Ｍｇ原子よりも共有結合半径の小さい原子である、Ｂ、ＡｌまたはＩｎを一緒にドープ（コドープ）すれば、多くのＭｇ原子を、界面のＳｉ層側に集めることが可能となる。よって、ＮｉＳｉ層界面の界面抵抗を一層低減することが可能になる。
【００７１】
図１６は、コドープにより形成される不純物原子の分布を示す図である。一般に、共有結合半径の大きい原子Ｂと小さい原子Ａとをコドープすると、図１６に示したような分布ができることになる。この分布を得るには、原子Ｂを界面のＳｉ層側に導入する必要があり、本実施の形態のような不純物後打ちプロセスが有用である。このプロセスによれば、それぞれの原子がＮｉＳｉ層中を拡散する間に、より生成エネルギーの大きい原子Ａが、ＮｉＳｉ層の欠陥を埋めるので、原子Ｂが界面のＳｉ層側により効果的に集まることになる。
【００７２】
また、Ｂ、ＡｌまたはＩｎは、コドープの際にバルクＳｉへ拡散したとしても、アクセプタとして振舞うため、図３９に示したバンド曲がりの効果や鏡像効果が起こる。よって、界面抵抗の低減に対してさらに効果的に作用する。
【００７３】
なお、本実施の形態において、Ｂ原子、Ａｌ原子、Ｉｎ原子は、Ｍｇ原子よりも先にイオン注入する方が望ましい。すなわち、金属シリサイド層にＭｇ、ＣａまたはＢａをイオン注入する前に、前記金属シリサイド層にＢ、ＡｌまたはＩｎをイオン注入することが望ましい。先にイオン注入することによって、Ｂ原子等が先に拡散し、ＮｉＳｉ層の置換位置を埋めた後に、Ｍｇ原子が拡散するほうが、より多くのＭｇ原子を、界面のＳｉ層側に集めることが可能となるからである。Ｍｇ原子にかえてＣａ原子またはＢａ原子を適用する場合も同様である。
【００７４】
また、本実施の形態において、Ｍｇにかえて、ＣａやＢａを適用しても同様の効果を得ることが可能である。
【００７５】
（第３の実施の形態）
本実施の形態の半導体装置は、ソース／ドレイン電極がショットキー接合を有する以外は、第１の実施の形態と同様である。したがって、重複する記載については省略する。
【００７６】
図１７に本実施の形態のｐ型ＭＩＳＦＥＴを有する半導体装置の断面図である。図１の半導体装置と異なり、ソースおよびドレイン領域に、ｐ型不純物層を有していない。上述のように、界面層２３０を形成するＩＩ価のＭｇ、ＣａまたはＢａは活性化しにくいためアクセプタとしてはほとんど機能しない。したがって、本実施の形態によれば、界面層２３０によりソース／ドレイン電極の界面抵抗を低減しつつ、ｐ型不純物層を省略することでショートチャネル効果耐性も向上させることが可能となる。
【００７７】
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の製造方法は、ｐ型不純物層形成のためのＢイオン注入を省略すること、および、ＮｉＳｉ層にＭｇ、ＣａまたはＢａと、コドープする不純物原子がＢ等ではなく、Ｃ（炭素）またはＦ（フッ素）である以外は第２の実施の形態と同様である。したがって、重複する記載については省略する。
【００７８】
Ｂ等にかえて、Ｍｇ、Ｃａ、Ｂａよりも共有結合半径の小さいＣ原子やＦ原子をコドープすることによっても、界面層中のＭｇ、Ｃａ、Ｂａを高濃度化することが可能である。また、これらの原子はＳｉ層中ではドーパントとしては機能しない。よって、熱処理等によりＳｉ層側に拡散したとしても、ｐ型ＭＩＳＦＥＴのショートチャネル効果を劣化させることがない。また、ＣやＦは界面において大きなダイポールを形成することがないため、Ｓｉ側に入ったＭｇ等で形成される界面層のダイポールを弱めることがないという利点もある。
【００７９】
（第４の実施の形態）
本実施の形態の半導体装置は、半導体基板にｎ型ＭＩＳＦＥＴを備える半導体装置である。そして、このｎ型ＭＩＳＦＥＴが、半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側の、Ｎｉを含有するシリサイド層で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板との界面の半導体基板側に形成された、Ｓｅを含有する界面層とを有している。
【００８０】
本実施の形態のｎ型ＭＩＳＦＥＴは、界面層によるＳＢＨ変調により、ソース／ドレイン電極の界面抵抗が効果的に低減される。したがって、駆動力の高いｎ型ＭＩＳＦＥＴが実現される。よって、本実施の形態によれば、ｎ型ＭＩＳＦＥＴを備える半導体装置を高性能化することが可能となる。
【００８１】
図１８は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、Ｂ（ボロン）が１×１０１５ａｔｏｍｓ／ｃｍ３ドープされたｐ型のシリコンの半導体基板１００上に、ｎ型ＭＩＳＦＥＴ３００を有している。このｎ型ＭＩＳＦＥＴ３００は、シリコン基板１００に形成されたｐ型ウェル３０２に形成されている。そして、この半導体装置には、素子分離領域１０２が形成されている。この素子分離領域１０２は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。
【００８２】
そして、ｎ型ＭＩＳＦＥＴ３００が、シリコン基板１００上のチャネル領域３０４と、チャネル領域３０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８を備えている。また、チャネル領域３０４の両側に、例えば、ＮｉＳｉからなるシリサイド層２１０で形成されたソース電極およびドレイン電極が形成されている。そして、ソースおよびドレイン電極と、半導体基板との界面の半導体基板側に、Ｓｅを含有する界面層３３０が形成されている。また、界面層３３０とチャネル領域３０４との間には、例えば、Ａｓが１×１０20ａｔｏｍｓ／ｃｍ３ドープされたｎ型不純物層（ｎ型拡散層）３１２が形成されている。ｎ型不純物層はＡｓ以外の原子として、ＰやＳｂがドープされていてもかまわない。
【００８３】
また、ｎ型ＭＩＳＦＥＴ３００のゲート電極２０８上には、例えば、ＮｉＳｉからなるゲートシリサイド層２１４が形成されている。また、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【００８４】
先に説明したように、理想的なＤＣＳ接合を実現するためには、ΔＥ１、ΔＥ２の両方が大きくなる不純物原子、即ち、ＩＩ価、ＶＩ価の原子で、Ｓｉ原子（１１８ｐｍ）とほぼ同程度、もしくは、大きい共有結合半径を持つ原子を選択すること望ましい。ｎ型ＭＩＳＦＥＴに対しては、Ｓｅ（１１７ｐｍ）、Ｔｅ（１３５ｐｍ）が挙げられる。本実施の形態においては、Ｓｅを含有する界面層を形成することにより、界面抵抗の低減を実現している。ＳｅにかえてＴｅを適用しても、Ｓｅに加えてＴｅを適用しても、Ｓｅと同様の界面抵抗低減効果を実現可能である。さらに、本実施の形態においては、Ｐ、ＡｓまたはＳｂを含有するｎ型不純物層を有することにより、バンド曲がりの効果や鏡像効果が起こる。よって、界面抵抗の低減に対してさらに効果的に作用する。特に、キャリアの通過密度の高い界面層とチャネル領域との間に形成されているｎ型不純物層の、ＭＩＳＦＥＴの駆動力向上に対する寄与が大きい。
【００８５】
また、本実施の形態において、ＳｅおよびＴｅの界面層中の総濃度が、１×１０２１ａｔｏｍｓ／ｃｍ３以上であることが望ましい。この濃度以上の領域で、界面抵抗の大きな低減効果が期待できるからである。
【００８６】
次に、図１８に示した本実施の形態の半導体装置の製造方法について、図１９ないし図２６を参照して説明する。本実施の形態の製造方法は、半導体基板にｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法である。そして、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体基板上にＮｉを含有する金属膜を堆積し、第１の熱処理により、金属膜を前記半導体基板と反応させて、ゲート電極の両側に金属シリサイド層を形成し、金属シリサイド層にＳｅをイオン注入し、第２の熱処理により、Ｓｅを金属シリサイド層と半導体基板の界面の半導体基板側に偏析させる。
【００８７】
まず、図１９に示すように、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１０２を形成する。その後、ｐ型ウェル３０２をＢ等の不純物のイオン注入により形成する。次に、図２０に示すように、Ｓｉ基板１００上に、例えば、シリコン酸化膜で形成される、ゲート絶縁膜２０６をＥＯＴにして１ｎｍ程度形成する。
【００８８】
そして、図２１に示すように、ゲート絶縁膜２０６上に、ゲート電極２０８となる、例えばポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜２０６およびゲート電極２０８をゲート長が、例えば３０ｎｍ程度となるようにパターン形成する。
必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００８９】
次に、図２２に示すように、ゲート電極２０８をマスクに、Ａｓを、イオン注入によりＳｉ基板１００中に導入する。これにより、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｎ型不純物層３１２を形成する。なお、イオン注入は後に形成される側壁絶縁膜形成後に行うことも可能である。
【００９０】
次に、図２３に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極２０８の側面部にのみ残す。これにより、側壁絶縁膜２１６を形成する。次に、図２４に示すように、例えば、スパッタ法により、厚さ１０ｎｍ程度のＮｉ膜１０８をＳｉ基板１００上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉ膜１０８が接するよう堆積する。
【００９１】
そして、その後、図２５に示すように、第１の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行い、Ｎｉ膜１０８をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉ層２１０を形成する。この時、ゲート電極２０８上にもゲートシリサイド層２１４が形成される。その後、薬液により未反応の余剰のＮｉ膜１０８を剥離する。このＮｉＳｉ層２１０が、ｎ型ＭＩＳＦＴのソース／ドレイン電極となる。
【００９２】
次に、図２６に示すように、ゲート電極２０８および側壁絶縁膜２１６をマスクに、Ｓｅを、イオン注入によりＮｉＳｉ層２１０中に導入する。なお、イオン注入の条件は、イオン注入直後のＳｅ原子の濃度ピークがＮｉＳｉ層２１０中に入るように設定されることが望ましい。これによって、後の熱処理によって、Ｓｅ原子を効果的に偏析させ、Ｓｅ界面層の不純物濃度を一層高くすることが可能となるからである。
【００９３】
その後、第２の熱処理として、例えば、ＲＴＡにより、５５０℃、３０秒程度のアニールを行う。この熱処理により、図１８に示すようにＮｉＳｉ層２１０中のＳｅが、先に説明した不純物後打ちプロセスの原理により、ＮｉＳｉ層２１０とＳｉ基板１００との界面のＳｉ基板１００側に偏析し、Ｓｅを含有する界面層３３０が形成される。
【００９４】
このような、Ｓｅを含有する界面層３３０の形成は、ＳＩＭＳを用いて確認することができる。さらに、３次元アトミックプローブ法を使用することにより、一層高い精度で、界面層３３０の存在を確認することが可能となる。
【００９５】
本実施の形態の半導体装置の製造方法によれば、エネルギー的にＳｅ原子が安定となるＮｉＳｉ層／Ｓｉ層界面の半導体基板側に、効果的にＳｅ原子を偏析させてＳｅを含む高濃度の界面層を形成することが可能となる。したがって、ｎ型ＭＩＳＦＥＴのソース・ドレイン電極の界面抵抗を低減でき、半導体装置の高性能化を実現できる。
【００９６】
なお、不純物原子としてＴｅを上記製造方法に用いた場合も、Ｓｅ同様、ＮｉＳｉ層／Ｓｉ層界面の半導体基板側にエネルギー的に安定な置換位置があることから、同様の高濃度の界面層の形成が期待できる。
【００９７】
また、本実施の形態の半導体装置および半導体装置の製造方法においては、ソース／ドレイン電極としてＮｉＳｉ層を適用する場合について説明したが、ＮｉＳｉ層にＰｔを添加することがより望ましい点については先に述べたｐ型ＭＩＳＦＥＴの場合と同様である。
【００９８】
（第５の実施の形態）
本実施の形態の半導体装置の製造方法は、第４の実施の形態の半導体装置の製造方法において第２の熱処理の前に、ＮｉＳｉ層中にＳｅ原子に加えて、Ｐ原子、Ａｓ原子またはＳｂ原子をイオン注入する、すなわちＳｅと、Ｐ、ＡｓまたはＳｂをＮｉＳｉ層中にコドープする以外は、第４の実施の形態の半導体装置の製造方法と同様である。したがって、重複する記載については省略する。
【００９９】
本実施の形態の製造方法では、図２５で示す工程までは、第４の実施の形態と同様である。そして、第４の実施の形態の図２６で示す工程において、Ｓｅをイオン注入によりＮｉＳｉ層２１０に導入する際に、Ｐ原子、Ａｓ原子またはＳｂ原子もＮｉＳｉ層２１０中にイオン注入して導入する。その後に、第２の熱処理を加え、図１８に示すのと同様な半導体装置を形成する。
【０１００】
本実施の形態の半導体装置の製造方法によれば、Ｓｅ原子とＰ原子、Ａｓ原子またはＳｂ原子をＮｉＳｉ層中にコドープすることにより、高濃度の界面層の形成が可能となる。このとき、特に、Ｓｅ原子よりも共有結合半径の小さい、Ｐを用いることが最も効果的である。
【０１０１】
本実施の形態によれば、Ｓｅ原子よりもバルクＮｉＳｉ層に入りやすい不純物原子とＳｅ原子をＮｉＳｉ層に導入することにより、多くのＳｅ原子をＮｉＳｉ層界面のＳｉ層側に集めることが可能となり、大きなＳＢＨ変調効果の実現が可能となる。
【０１０２】
また、Ｐ、ＡｓやＳｂは、コドープの際にバルクＳｉへ拡散したとしても、ドナーとして振舞うため、図３９に示したバンド曲がりの効果や鏡像効果が起こる。よって、界面抵抗の低減に対してさらに効果的に作用する。
【０１０３】
なお、本実施の形態において、Ｐ原子、Ａｓ原子やＳｂ原子は、Ｓｅ原子よりも先にイオン注入する方が望ましい。すなわち、金属シリサイド層にＳｅまたはＴｅをイオン注入する前に、前記金属シリサイド層にＰ、ＡｓまたはＳｂをイオン注入することが望ましい。先にイオン注入することによって、Ｐ原子、Ａｓ原子やＳｂ原子が先に拡散し、ＮｉＳｉ層の置換位置を埋めた後に、Ｓｅ原子が拡散するほうが、より多くのＳｅ原子を、界面のＳｉ層側に集めることが可能となるからである。Ｓｅ原子にかえてＴｅ原子を適用する場合も同様である。
【０１０４】
また、本実施の形態において、Ｓｅにかえて、Ｔｅを適用しても同様の効果を得ることが可能である。
【０１０５】
（第６の実施の形態）
本実施の形態の半導体装置は、ソース／ドレイン電極がショットキー接合を有する以外は、第４の実施の形態と同様である。したがって、重複する記載については省略する。
【０１０６】
図２７は、本実施の形態のｎ型ＭＩＳＦＥＴを有する半導体装置の断面図である。図１８の半導体装置と異なり、ソースおよびドレイン領域に、ｎ型不純物層を有していない。上述のように、ここで界面層３３０を形成するＶＩ価のＳｅまたはＴｅは活性化しにくいためドナーとしてはほとんど機能しない。したがって、本実施の形態によれば、界面層３３０によりソース／ドレイン電極の界面抵抗を低減しつつ、ｎ型不純物層を省略することでショートチャネル効果耐性も向上させることが可能となる。
【０１０７】
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の製造方法は、ｎ型不純物層形成のためのＡｓイオン注入を省略すること、および、ＮｉＳｉ層にＳｅまたはＴｅと、コドープする不純物原子がＰ、ＡｓまたはＳｂではなく、Ｃ（炭素）またはＦ（フッ素）である以外は第５の実施の形態と同様である。したがって、重複する記載については省略する。
【０１０８】
Ｐ、ＡｓまたはＳｂにかえて、Ｓｅ、Ｔｅよりも共有結合半径の小さいＣ原子やＦ原子をコドープすることのよっても、界面層のＳｅ、Ｔｅを高濃度化することが可能である。また、これらの原子はＳｉ層中ではドーパントとしては機能しない。よって、熱処理等によりＳｉ層側に拡散したとしても、ｎ型ＭＩＳＦＥＴのショートチャネル効果を劣化させることがない。また、ＣやＦは界面において大きなダイポールを形成することがないため、Ｓｉ側に入ったＳｅ等で形成される界面層のダイポールを弱めることがないという利点もある。
【０１０９】
（第７の実施の形態）
本実施の形態の半導体装置は、ソース／ドレイン電極の界面にＭｇを含有する界面層を有するｐ型ＭＩＳＦＥＴと、ソース／ドレイン電極の界面にＳｅを含有する界面層を有するｎ型ＭＩＳＦＥＴの双方を備えるＣＭＩＳ構造を有する半導体装置である。
【０１１０】
図２８は、本実施の形態の半導体装置の断面図である。この半導体装置は、例えば、シリコンの半導体基板１００に、ｐ型ＭＩＳＦＥＴ２００とｎ型ＭＩＳＦＥＴ３００を有している。このｐ型ＭＩＳＦＥＴ２００は、シリコン基板１００に形成されたｎ型ウェル２０２に形成されている。また、このｎ型ＭＩＳＦＥＴ３００は、シリコン基板１００に形成されたｐ型ウェル３０２上に形成されている。そして、ｐ型ＭＩＳＦＥＴ２００が形成される領域と、ｎ型ＭＩＳＦＥＴ３００が形成される領域との境界には、素子分離領域１０２が形成されている。この素子分離領域１０２は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。
【０１１１】
そして、ｐ型ＭＩＳＦＥＴ２００が、シリコン基板１００上のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８を備えている。また、チャネル領域２０４の両側に、例えば、Ｐｔを含有するＮｉＳｉからなるシリサイド層２４０で形成されたソース電極およびドレイン電極が形成されている。また、チャネル領域２０４の両側には、例えば、Ｂ（ボロン）が１×１０20ａｔｏｍｓ／ｃｍ３ドープされたｐ型不純物層２１２が形成されている。さらに、ソースおよびドレイン電極と、半導体基板との界面の半導体基板側に、Ｍｇを含有する界面層２３０が形成されている。
【０１１２】
また、ｐ型ＭＩＳＦＥＴ２００のゲート電極２０８上には、例えば、Ｐｔを含有するＮｉＳｉからなるゲートシリサイド層２４４が形成されている。また、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【０１１３】
そして、ｎ型ＭＩＳＦＥＴ３００が、シリコン基板１００上のチャネル領域３０４と、チャネル領域３０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８を備えている。また、チャネル領域３０４の両側に、例えば、Ｐｔを含有するＮｉＳｉからなるシリサイド層２４０で形成されたソース電極およびドレイン電極が形成されている。また、チャネル領域２０４の両側には、例えば、Ａｓが１×１０20ａｔｏｍｓ／ｃｍ３ドープされたｎ型不純物層３１２が形成されている。さらに、ソースおよびドレイン電極と、半導体基板との界面の半導体基板側に、Ｓｅを含有する界面層３３０が形成されている。
【０１１４】
また、ｎ型ＭＩＳＦＥＴ３００のゲート電極２０８上には、例えば、Ｐｔを含有するＮｉＳｉからなるゲートシリサイド層２４４が形成されている。また、ゲート電極２０８の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜２１６が形成されている。
【０１１５】
本実施の形態のＣＭＩＳ構造を有する半導体装置は、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴのそれぞれにおいて、界面層によるＳＢＨ変調により、ソース／ドレイン電極の界面抵抗が効果的に低減される。したがって、本実施の形態によれば、駆動力の高いｐ型およびｎ型ＭＩＳＦＥＴが実現され、これらのｐ型およびｎ型ＭＩＳＦＥＴを備えるＣＭＩＳ構造の半導体装置を高性能化することが可能となる。
【０１１６】
次に、本実施の形態の半導体装置の製造方法について、図２９ないし図３６を参照して説明する。
【０１１７】
まず、図２９に示すように、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板１００に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））１０２を形成する。この素子分離領域１０２は、後に、ｐ型ＭＩＳＦＥＴが形成される第１の半導体領域２５０と、ｎ型ＭＩＳＦＥＴが形成される第２の半導体領域３５０との境界部に形成される。その後、ｎ型ウェル２０２およびｐ型ウェル３０２を不純物のイオン注入により形成する。
【０１１８】
次に、図３０に示すように、半導体領域２５０、３５０上に、例えば、シリコン酸化膜で形成される、ゲート絶縁膜２０６をＥＯＴにして１ｎｍ程度形成する。そして、図３１に示すように、ゲート絶縁膜２０６上に、ゲート電極２０８となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜２０６およびゲート電極２０８をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【０１１９】
次に、図３２に示すように、ゲート電極２０８およびレジスト（図示せず）をマスクに、Ｂを、イオン注入により第１の半導体領域２５０のＳｉ基板１００中に導入する。これにより、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｐ型不純物層２１２を形成する。また、続けてゲート電極２０８およびレジスト（図示せず）をマスクに、Ａｓを、イオン注入により第２の半導体領域３５０のＳｉ基板１００中に導入する。これにより、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３程度のｎ型不純物層３１２を形成する。なお、イオン注入は後に形成される側壁絶縁膜形成後に行うことも可能である。
【０１２０】
次に、図３３に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極２０８の側面部にのみ残す。これにより、側壁絶縁膜２１６を形成する。次に、図３４に示すように、例えば、スパッタ法により、厚さ１０ｎｍ程度のＰｔを含有するＮｉ膜１０９をＳｉ基板１００上に形成する。すなわち、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＰｔを含有するＮｉ膜１０９が接するよう堆積する。
【０１２１】
そして、その後、図３５に示すように、第１の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行い、Ｎｉ膜１０９をシリサイド化して、厚さ２０ｎｍ程度のＰｔを含有するＮｉＳｉからなるＮｉＳｉ層２４０を形成する。この時、ゲート電極２０８上にもゲートシリサイド層２４４が形成される。その後、薬液により未反応の余剰のＮｉ膜１０９を剥離する。このＮｉＳｉ層２４０が、ｐ型ＭＩＳＦＴのソース・ドレイン電極となる。
【０１２２】
次に、図３６に示すように、ゲート電極２０８側壁絶縁膜２１６およびレジスト（図示せず）をマスクに、Ｍｇを、イオン注入によりＮｉＳｉ層２４０中に導入する。なお、イオン注入の条件は、イオン注入直後のＭｇ原子の濃度ピークがＮｉＳｉ層２４０中に入るように設定されることが望ましい。これによって、後の熱処理によって、Ｍｇ原子を効果的に偏析させ、Ｍｇ界面層の不純物濃度を一層高くすることが可能となるからである。続けて、ゲート電極２０８、側壁絶縁膜２１６およびレジスト（図示せず）をマスクに、Ｓｅを、イオン注入によりＮｉＳｉ層２４０中に導入する。なお、イオン注入の条件は、イオン注入直後のＳｅ原子の濃度ピークがＮｉＳｉ層２４０中に入るように設定されることが望ましい。これによって、後の熱処理によって、Ｓｅ原子を効果的に偏析させ、Ｓｅ界面層の不純物濃度を一層高くすることが可能となるからである。
【０１２３】
その後、第２の熱処理として、例えば、ＲＴＡにより、５５０℃、３０秒程度のアニールを行う。この熱処理により、図２８に示すようにＮｉＳｉ層２４０中のＭｇが、先に説明した不純物後打ちプロセスの原理により、ＮｉＳｉ層２１０とＳｉ基板１００との界面のＳｉ基板１００側に偏析し、Ｍｇを含有する界面層２３０が形成される。同様に、この熱処理により、図２８に示すようにＮｉＳｉ層２１０中のＳｅが、先に説明した不純物後打ちプロセスの原理により、ＮｉＳｉ層２１０とＳｉ基板１００との界面のＳｉ基板１００側に偏析し、Ｓｅを含有する界面層３３０が形成される。
【０１２４】
本実施の形態の半導体装置の製造方法によれば、ｐ型ＭＩＳＦＥＴにおいては、エネルギー的にＭｇ原子が安定となるＮｉＳｉ層／Ｓｉ層界面の半導体基板側に、効果的にＭｇ原子を偏析させてＭｇを含む高濃度の界面層を形成することが可能となる。また、ｎ型ＭＩＳＦＥＴにおいては、エネルギー的にＳｅ原子が安定となるＮｉＳｉ層／Ｓｉ層界面の半導体基板側に、効果的にＳｅ原子を偏析させてＳｅを含む高濃度の界面層を形成することが可能となる。したがって、ｐ型、ｎ型ＭＩＳＦＥＴ双方のソース／ドレイン電極の界面抵抗を低減でき、ＣＭＩＳ構造の半導体装置の高性能化を実現できる。
【０１２５】
なお、不純物原子として、ＭｇにかえてＣａやＢａを、ＳｅにかえてＴｅを上記製造方法に用いた場合も、Ｍｇ、Ｓｅ同様、ＮｉＳｉ層／Ｓｉ層界面の半導体基板側にエネルギー的に安定な不純物置換位置があることから、同様の高濃度の界面層の形成が期待できる。
【０１２６】
また、本実施の形態の半導体装置および半導体装置の製造方法においては、ＮｉＳｉ層にＰｔを添加することにより、ＮｉＳｉ層中の余剰Ｎｉ原子のチャネル部への異常拡散によるジャンクションリークの増大を抑制することが可能となっている。ただし、本実施の形態は、Ｐｔを含まないＮｉＳｉなど、その他のＮｉを含有する金属シリサイド層を排除するものではない。
【０１２７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１２８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１２９】
【図１】第１の実施の形態の半導体装置の断面図。
【図２】ＮｉＳｉ層とＳｉ層との界面付近のＳｉ置換位置に、Ｍｇ原子が入った場合の全エネルギーを計算した結果を示す図。
【図３】ＬＤＯＳを計算した結果を示す図。
【図４】生成エネルギー計算において前提としたダイポールモデルを示す図。
【図５】ΔφｂとΔＥ１との関係を示す図。
【図６】ΔＥ２を不純物原子の共有結合半径に対してプロットした図。
【図７】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図８】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図９】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１０】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１１】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１２】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１３】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１４】第１の実施の形態の半導体装置の製造工程を示す断面図。
【図１５】生成エネルギーを各原子に対して計算した結果を示す図。
【図１６】コドープにより形成される不純物原子の分布を示す図。
【図１７】第３の実施の形態の半導体装置の断面図。
【図１８】第４の実施の形態の半導体装置の断面図。
【図１９】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２０】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２１】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２２】第４の実施の形態の半導体装置の斜視図。
【図２３】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２４】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２５】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２６】第４の実施の形態の半導体装置の製造工程を示す断面図。
【図２７】第６の実施の形態の半導体装置の断面図。
【図２８】第７の実施の形態の半導体装置の断面図。
【図２９】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３０】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３１】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３２】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３３】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３４】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３５】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３６】第７の実施の形態の半導体装置の製造工程を示す断面図。
【図３７】従来技術の典型的なＭＩＳＦＥＴを示す図。
【図３８】シリサイド膜と高濃度不純物領域（Ｓｉ層）との間に形成されるショットキー接合のバンド図。
【図３９】Ｓｉ層の不純物濃度の違いによるＳｉ層のバンドの曲がりの違いを示す図。
【図４０】従来のＮｉＳｉ層形成プロセスを示す図。
【図４１】不純物前打ちプロセスによって作成されたＮｉＳｉ層／Ｓｉ層の界面を裏面ＳＩＭＳにより観察した結果を示す図。
【図４２】不純物後打ちプロセスのフローを示す図。
【図４３】不純物後打ちプロセスにより作成したＮｉＳｉ／Ｓｉショットキー接合界面におけるＢ原子の分布をＳＩＭＳにより観察した結果を示す図。
【図４４】ＳＩＭＳから観察される界面のＢ濃度を、アニール温度に対してプロットした図。
【図４５】ＮｉＳｉ層／Ｓｉ層界面構造において、Ｓｉ原子をＢ原子に置換した場合のエネルギー計算結果を示す図。
【図４６】Ｂ原子の場合の不純物後打ちプロセスにおいて、Ｂ原子がＮｉＳｉ層／Ｓｉ層界面に偏析する過程を説明する図。
【図４７】ショットキー障壁高さを計算した結果を示す図。
【図４８】Ｂ濃度とＳＢＨ変調幅の関係を示す図
【図４９】ダイポールによるＳＢＨ変調を説明する図
【符号の説明】
【０１３０】
１００      半導体基板
１０８      Ｎｉを含有する金属
２００      ｐ型ＭＩＳＦＥＴ
２０４      チャネル領域
２０６      ゲート絶縁膜
２０８      ゲート電極
２１０      Ｎｉを含有するシリサイド層
２１２      ｐ型不純物層
２３０      界面層
３００      ｎ型ＭＩＳＦＥＴ
３０２      ｎ型ウェル
３０４      チャネル領域
３１２      ｎ型不純物層
３３０      界面層
【図１】
2009130190.tif 000005
【図３】
2009130190.tif 000006
【図４】
2009130190.tif 000007
【図５】
2009130190.tif 000008
【図６】
2009130190.tif 000009
【図７】
2009130190.tif 000010
【図８】
2009130190.tif 000011
【図９】
2009130190.tif 000012
【図１０】
2009130190.tif 000013
【図１１】
2009130190.tif 000014
【図１２】
2009130190.tif 000015
【図１３】
2009130190.tif 000016
【図１４】
2009130190.tif 000017
【図１５】
2009130190.tif 000018
【図１６】
2009130190.tif 000019
【図１７】
2009130190.tif 000020
【図１８】
2009130190.tif 000021
【図１９】
2009130190.tif 000022
【図２０】
2009130190.tif 000023
【図２１】
2009130190.tif 000024
【図２２】
2009130190.tif 000025
【図２３】
2009130190.tif 000026
【図２４】
2009130190.tif 000027
【図２５】
2009130190.tif 000028
【図２６】
2009130190.tif 000029
【図２７】
2009130190.tif 000030
【図２８】
2009130190.tif 000031
【図２９】
2009130190.tif 000032
【図３０】
2009130190.tif 000033
【図３１】
2009130190.tif 000034
【図３２】
2009130190.tif 000035
【図３３】
2009130190.tif 000036
【図３４】
2009130190.tif 000037
【図３５】
2009130190.tif 000038
【図３６】
2009130190.tif 000039
【図３７】
2009130190.tif 000040
【図３８】
2009130190.tif 000041
【図３９】
2009130190.tif 000042
【図４０】
2009130190.tif 000043
【図４１】
2009130190.tif 000044
【図４２】
2009130190.tif 000045
【図４３】
2009130190.tif 000046
【図４４】
2009130190.tif 000047
【図４７】
2009130190.tif 000048
【図４８】
2009130190.tif 000049
【図２】
2009130190.tif 000050
【図４５】
2009130190.tif 000051
【図４６】
2009130190.tif 000052
【図４９】
2009130190.tif 000053