(57)【要約】【課題】高電力アドレスドライバ及びそれを有するディスプレイ装置を提供する。【解決手段】高電力アドレスドライバを提供する。前記アドレスドライバはエネルギー回復回路及び該エネルギー回復回路の出力端子に接続された出力ステージを備える。前記出力ステージは前記エネルギー回復回路の前記出力端子に直列接続されたプルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタで構成される。前記プルアップＭＯＳトランジスタのソース端子は前記エネルギー回復回路の前記出力端子に接続され、前記プルアップＭＯＳトランジスタのバルク端子は前記プルアップＭＯＳトランジスタの前記ソース端子及び前記バルク端子間に逆バイアスを提供するノードに接続される。前記アドレスドライバを有するディスプレイ装置も提供する。【選択図】図４
2009016835.tif 000002
【特許請求の範囲】
【請求項１】
エネルギー回復回路と、
前記エネルギー回復回路の出力端子に直列接続されたプルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタで構成された出力ステージと、を含み、
前記プルアップＭＯＳトランジスタのソース端子は、前記エネルギー回復回路の前記出力端子に接続され、前記プルアップＭＯＳトランジスタのバルク端子は前記プルアップＭＯＳトランジスタの前記ソース端子と前記バルク端子との間に逆バイアスを提供するノードに接続されることを特徴とするアドレスドライバ。
【請求項２】
前記プルアップＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、前記プルダウンＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載のアドレスドライバ。
【請求項３】
前記プルアップＭＯＳトランジスタのドレイン端子は、前記プルダウンＭＯＳトランジスタのドレイン端子に電気的に接続されて前記出力ステージの出力端子を構成することを特徴とする請求項２に記載のアドレスドライバ。
【請求項４】
前記プルダウンＭＯＳトランジスタのソース端子は接地されていることを特徴とする請求項２に記載のアドレスドライバ。
【請求項５】
前記プルアップＭＯＳトランジスタの前記バルク端子に接続された前記ノードは、前記プルアップＭＯＳトランジスタの前記ソース端子よりも高い電圧を有することを特徴とする請求項２に記載のアドレスドライバ。
【請求項６】
前記エネルギー回復回路に電力を供給する電源の出力電圧は前記エネルギー回復回路の出力電圧よりも高く、前記プルアップＭＯＳトランジスタの前記バルク端子は前記ノードを介して前記電源の出力端子に電気的に接続されていることを特徴とする請求項２に記載のアドレスドライバ。
【請求項７】
前記エネルギー回復回路は、前記エネルギー回復回路の前記出力端子に接続された共振回路を含むことを特徴とする請求項１に記載のアドレスドライバ。
【請求項８】
半導体基板の第１領域に形成されたプルアップＭＯＳトランジスタと、
前記半導体基板の第２領域に形成されたプルダウンＭＯＳトランジスタと、
前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタを覆う絶縁膜と、
前記絶縁膜上に形成されて前記プルアップＭＯＳトランジスタのソース領域に電気的に接続された第１ソース配線と、
前記絶縁膜上に形成されて前記プルアップＭＯＳトランジスタのバルク領域に電気的に接続された第１バルク配線と、
前記半導体基板の第３領域に形成されて前記第１ソース配線に電気的に接続された出力端子を有するエネルギー回復回路と、を含み、
前記第１バルク配線は前記第１ソース配線から電気的に絶縁されていることを特徴とするアドレスドライバ。
【請求項９】
前記絶縁膜上に形成されて前記エネルギー回復回路に電力を供給する電源配線をさらに含み、前記第１バルク配線は前記電源配線に電気的に接続されていることを特徴とする請求項８に記載のアドレスドライバ。
【請求項１０】
前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタは、それぞれＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタであることを特徴とする請求項８に記載のアドレスドライバ。
【請求項１１】
前記半導体基板はＰ型支持基板及び該Ｐ型支持基板上に積層されるＮ型ボディ層を含み、前記プルアップＭＯＳトランジスタは、
前記Ｎ型ボディ層の所定領域に形成されて前記Ｎ型ボディ層の一部分を電気的に孤立させるＰ型拡散素子分離領域と、
前記孤立したＮ型ボディ層内に形成されるＰ型ドレイン領域と、
前記孤立したＮ型ボディ層内に形成されて前記Ｐ型ドレイン領域と離隔されたＰ型ソース領域と、
前記Ｐ型拡散素子分離領域と前記Ｐ型ソース領域間の前記孤立したＮ型ボディ層と前記Ｐ型拡散素子分離領域と前記Ｐ型ドレイン領域間の前記孤立したＮ型ボディ層内に形成されるＮ型バルクピックアップ領域と、
前記Ｐ型ソース／ドレイン領域間の前記孤立したＮ型ボディ層上部に配置されるゲート電極と、を含み、
前記第１ソース配線は前記絶縁膜を貫通して前記Ｐ型ソース領域に電気的に接続され、前記第１バルク配線は前記絶縁膜を貫通して前記Ｎ型バルクピックアップ領域に電気的に接続されていることを特徴とする請求項１０に記載のアドレスドライバ。
【請求項１２】
前記Ｐ型拡散素子分離領域は前記Ｐ型支持基板と接触することを特徴とする請求項１１に記載のアドレスドライバ。
【請求項１３】
前記孤立したＮ型ボディ層と前記Ｐ型支持基板との間のＮ型埋込層をさらに含み、前記Ｎ型埋込層は前記Ｎ型ボディ層よりも高い不純物濃度を有することを特徴する請求項１１に記載のアドレスドライバ。
【請求項１４】
前記プルアップＭＯＳトランジスタは、前記Ｐ型ソース領域と前記Ｐ型ドレイン領域との間の前記孤立したＮ型ボディ層の中心を貫通する垂直軸に対して対称構造を有することを特徴とする請求項１１に記載のアースレスドライバ。
【請求項１５】
前記絶縁膜上に形成されて前記プルアップＭＯＳトランジスタの前記Ｐ型ドレイン領域に電気的に接続される第１ドレイン配線と、
前記絶縁膜上に形成されて前記プルダウンＭＯＳトランジスタのドレイン領域に電気的に接続される第２ドレイン配線と、をさらに含み、
前記第１及び第２ドレイン配線は互いに電気的に接続されて前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタで構成される出力ステージの出力端子の役割をすることを特徴とする請求項１１に記載のアドレスドライバ。
【請求項１６】
行及び列に沿って２次元的に配置された複数個の画素を備えるディスプレイパネル、前記複数個の画素に順に映像信号を提供するスキャニングドライバ及びアドレスドライバ、及び前記スキャニングドライバ及び前記アドレスドライバを制御するディスプレイ制御器を備えるディスプレイ装置において、
前記アドレスドライバは、
前記ディスプレイ制御器の出力信号に従って充電信号または放電信号を発生させるエネルギー回復回路と、
前記エネルギー回復回路の出力端子に並列接続されると共に、それぞれが前記エネルギー回復回路の前記出力端子に直列接続されたプルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタで構成された複数個の出力ステージと、を含み、
前記出力ステージのそれぞれは前記列のうちのいずれか一つに接続されている出力端子を備え、前記プルアップＭＯＳトランジスタのソース端子は前記エネルギー回復回路の前記出力端子に接続され、前記プルアップＭＯＳトランジスタのバルク端子は前記プルアップＭＯＳトランジスタの前記ソース端子と前記バルク端子間に逆バイアスを提供するノードに接続されていることを特徴とするディスプレイ装置。
【請求項１７】
前記ディスプレイパネルはプラズマディスプレイパネルであることを特徴とする請求項１６に記載のディスプレイ装置。
【請求項１８】
複数個の画素を備えるディスプレイパネルと、前記複数個の画素に順に充電信号または放電信号を提供するスキャニングドライバ及びアドレスドライバとを備え、前記アドレスドライバは充電信号または放電信号を発生させる共振回路を有するエネルギー回復回路と、前記エネルギー回復回路の出力端子に並列接続された複数個の出力ステージを有するディスプレイ装置とにおいて、
前記出力ステージのそれぞれは、
半導体基板に形成されて前記エネルギー回復回路の前記出力端子に電気的に接続された第１ソース領域を有するプルアップＭＯＳトランジスタと、
前記半導体基板に形成されて前記プルアップＭＯＳトランジスタの第１ドレイン領域に電気的に接続された第２ドレイン領域を有するプルダウンＭＯＳトランジスタと、
前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタを覆う絶縁膜と、
前記絶縁膜上に形成されて前記第１ソース領域に電気的に接続された第１ソース配線と、
前記絶縁膜上に形成されて前記プルアップＭＯＳトランジスタの第１バルク領域に電気的に接続された第１バルク配線と、を含み、
前記第１ソース配線は前記第１バルク配線から電気的に絶縁されていることを特徴とするディスプレイ装置。
【請求項１９】
前記ディスプレイパネルはプラズマディスプレイパネルであることを特徴とする請求項１８に記載のディスプレイ装置。
【請求項２０】
半導体基板の第１領域にプルアップＭＯＳトランジスタを形成する工程と、
前記半導体基板の第２領域にプルダウンＭＯＳトランジスタを形成する工程と、
前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜上に前記プルアップＭＯＳトランジスタのソース領域に電気的に接続された第１ソース配線を形成する工程と、
前記絶縁膜上に前記プルアップＭＯＳトランジスタのバルク領域に電気的に接続された第１バルク配線を形成する工程と、
前記半導体基板の第３領域に前記第１ソース配線に電気的に接続された出力端子を有するエネルギー回復回路を形成する工程と、を含み、
前記第１バルク配線は前記第１ソース配線から電気的に絶縁されていることを特徴とするアドレスドライバの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置に関し、特に、高電力アドレスドライバ及びそれを有するディスプレイ装置(High power address driver and display device employing the same)に関する。
【背景技術】
【０００２】
テレビセット、コンピュータ、デジタルカメラ及びカムコーダなどのような電子製品のほとんどはモニタ、すなわちディスプレイ装置を有する。特に、前記テレビセットは前記モニタとしてブラウン管が主に採用されていた。しかし、前記ブラウン管は多くの短所を有している。例えば、前記ブラウン管はスクリーンの大型化、画像の鮮明度(resolution of a picture on the screen)及び電力消耗面において非常に脆弱である。したがって、前記ブラウン管を次世代の電子製品用のモニタとして採用するのには限界がある。
【０００３】
近来、前記ブラウン管を代替する好適な新たなモニタ(novel monitor)、例えば平板ディスプレイ装置(flat panel display system)が急速に開発されて来て、このような平板ディスプレイ装置は高性能テレビセットやコンピュータなどのモニタ用として広く採用されている。前記平板ディスプレイ装置はディスプレイパネル及び該ディスプレイパネルを駆動するディスプレイ制御器を有する。さらに、前記平板ディスプレイ装置は前記ディスプレイ制御器の出力信号を前記ディスプレイパネルに２次元的に走査するためのアドレスドライバ及びスキャニングドライバを含む。前記ディスプレイパネルは液晶ディスプレイパネル(ＬＣＤ panel)とプラズマディスプレイパネル(plasma display panel)とで分類される。
【０００４】
図１は、従来のアドレスドライバを構成するエネルギー回復回路(energy recovery circuit)の出力ステージ(output stage)とともに、前記アドレスドライバに接続されたディスプレイパネルを示すブロックダイヤグラムである。
【０００５】
図１に示すように、従来のアドレスドライバの出力ステージＯＳＴ’は互いに直列接続されたプルアップトランジスタＴＰ及びプルダウントランジスタＴＮを含む。前記プルアップトランジスタＴＰは高電力ＰチャネルＭＯＳトランジスタ(p−channel metal−oxide−semiconductor transistor；ＰＭＯＳ transistor)とすることができ、前記プルダウントランジスタＴＮは高電力ＮチャネルＭＯＳトランジスタ(n−channel metal−oxide−semiconductor transistor；ＮＭＯＳ transistor)とすることができる。前記プルダウントランジスタＴＮのドレイン領域は前記プルアップトランジスタＴＰのドレイン領域に電気的に接続されて前記アドレスドライバの出力ステージＯＳＴ’の出力端子(output terminal；ＯＴ)を提供する。前記出力端子ＯＴはディスプレイパネルＤＰ’に接続される。
【０００６】
前記プルアップトランジスタＴＰのソース領域はノードＮを介してエネルギー回復回路ＥＲＣ’の出力端子に電気的に接続され、前記プルダウントランジスタＴＮのソース領域は接地端子(ground terminal)に電気的に接続される。また、前記プルアップトランジスタＴＰのソース領域は前記プルアップトランジスタＴＰのバルク領域（すなわち、チャネルボディ）に直接接続され、前記プルダウントランジスタＴＮのソース領域は前記プルダウントランジスタＴＮのバルク領域（すなわち、チャネルボディ）に直接接続される。
【０００７】
前記エネルギー回復回路ＥＲＣ’が充電モードまたは放電モードで動作する際、前記プルアップトランジスタＴＰ及びプルダウントランジスタＴＮのゲート電極にローレベル信号（例えば、接地電圧）が印加される。その結果、前記プルアップトランジスタＴＰがターンオンされ、前記プルダウントランジスタＴＮはターンオフされる。
【０００８】
前記充電モードにおいて前記ノードＮに誘導される電圧ＶＮは前記出力端子ＯＴでの電圧Ｖｏｕｔよりも高く、前記放電モードにおいて前記ノード電圧ＶＮは前記出力電圧Ｖｏｕｔよりも低い。よって、前記充電モードにおいて前記ディスプレイパネルＤＰ’の複数個の画素のうちいずれか一つに前記プルアップトランジスタＴＰを介して充電電流ＩＣＧが提供され、前記放電モードでは放電電流ＩＤＧが前記ディスプレイパネルＤＰ’の複数個の画素のうちいずれか一つから前記プルアップトランジスタＴＰを介して前記エネルギー回復回路ＥＲＣ’に流れる。
【０００９】
図２は図１のアドレスドライバの出力ステージに採用されるプルアップトランジスタＴＰの断面図である。
【００１０】
図２に示すように、Ｐ型半導体基板１上に、Ｎ型不純物として大量にドーピングされた(heavily doped)Ｎ型埋込層(n−type buried layer)２が提供され、前記Ｎ型埋込層２上にＮ型不純物として少しばかりドーピングされた(lightly doped)Ｎ型エピ層３が提供される。前記Ｎ型エピ層３の所定領域にフィールド酸化膜５が提供されて互いに離隔されたソース活性領域５ｓ及びドレイン活性領域５ｄを画定する。前記ソース活性領域５ｓに互いに隣接したＰ型ソース領域７ｓ及びＮ型バルクピックアップ領域(N−type bulk pick−up region)７ｂが提供され、前記ドレイン活性領域５ｄにＰ型高濃度ドレイン領域７ｄが提供される。前記Ｐ型ソース領域７ｓ及びＮ型バルクピックアップ領域７ｂはＮ型ソース側ボディ領域９ｂにより囲まれ、前記Ｐ型高濃度ドレイン領域７ｄはＰ型低濃度ドレイン領域９ｄにより囲まれている。前記Ｐ型高濃度ドレイン領域７ｄ及び前記Ｐ型低濃度ドレイン領域９ｄはＰ型ドレイン領域１０ｄを構成する。前記Ｐ型低濃度ドレイン領域９ｄは前記Ｐ型ドレイン領域１０ｄの接合耐圧(junction breakdown voltage)を増大させるのに寄与する。
【００１１】
前記ソース活性領域５ｓと前記ドレイン活性領域５ｄ間の前記フィールド酸化膜５上にゲート電極１１が配置される。結果的に、前記ソース活性領域５ｓと前記ドレイン活性領域５ｄ間の前記フィールド酸化膜５はゲート酸化膜の役割をする。
【００１２】
上述の従来におけるプルアップトランジスタＴＰにおいて、前記Ｐ型ドレイン領域１０ｄ、前記Ｎ型エピ層３及び前記Ｐ型半導体基板１は寄生バイポーラトランジスタＢＪＴを構成する。すなわち、前記Ｐ型ドレイン領域１０ｄ、Ｎ型エピ層３及びＰ型半導体基板１は、それぞれ前記寄生バイポーラトランジスタＢＪＴのエッミタ領域Ｅ、ベース領域Ｂ及びコレクタ領域Ｃに相当する。
【００１３】
前記プルアップトランジスタＴＰが前記放電モードで動作する場合に、図１に示して説明した前記放電電流ＩＤＧは図２に示すようにチャネル放電電流ＩＣＨ及びバルク放電電流ＩＢの合計に相当する。前記チャネル放電電流ＩＣＨは前記ドレイン領域１０ｄ、前記ゲート電極１１の下部のチャネル領域及び前記ソース領域７ｓを介して前記エネルギー回復回路ＥＲＣ’に流れ、前記バルク放電電流ＩＢは前記ドレイン領域１０ｄ、前記Ｎ型エピ層３、前記Ｎ型埋込層２及び前記Ｎ型バルクピックアップ領域７ｂを介して前記エネルギー回復回路ＥＲＣ’に流れる。この場合、前記バルク放電電流ＩＢは前記寄生バイポーラトランジスタＢＪＴのベース電流の役割をして前記寄生バイポーラトランジスタＢＪＴをターンオンさせることができる。すなわち、前記放電モードにおいて、前記放電電流ＩＤＧは前記チャネル放電電流ＩＣＨ及び前記バルク放電電流ＩＢに加えて前記寄生バイポーラトランジスタＢＪＴのコレクタ電流ＩＣをさらに含むことができる。前記コレクタ電流ＩＣは前記Ｐ型半導体基板１を介して接地端子に向けて流れる寄生電流に相当する。よって、前記寄生電流ＩＣが流れると、前記放電電流ＩＤＧが増加して前記Ｐ型半導体基板１の電位(electrical potential)が不安定になる。その結果、前記寄生電流ＩＣは前記アドレスドライバ、すなわち前記出力ステージＯＳＴ’の電力消耗を増加させることができ、前記Ｐ型半導体基板１に形成された他の個別素子の誤動作を誘発させることになる。
【００１４】
前記寄生バイポーラトランジスタＢＪＴの動作を抑制するためには前記寄生バイポーラトランジスタＢＪＴの電流利得(current gain)を低めなければならない。前記寄生バイポーラトランジスタの電流利得を低めるためには、図２に示すように前記Ｎ型エピ層３よりも高い不純物濃度を有する前記Ｎ型埋込層２が要求される。さらに、前記寄生バイポーラトランジスタＢＪＴの電流利得をより低めるためには前記Ｎ型エピ層３の不純物濃度を増加させねばならない。しかし、前記Ｎ型エピ層３の不純物濃度を増加させると、前記プルアップトランジスタＴＰのドレイン接合耐圧が著しく減少する。よって、前記寄生バイポーラトランジスタＢＪＴの動作を抑制させるには限界がある。
【特許文献１】特開２００５−３５３８５５号公報
【特許文献２】特開２００１−１５４６２９号公報
【特許文献３】大韓民国特許公報第１０−０３６４４２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする技術的課題は、寄生バイポーラトランジスタの動作を抑制するのに好適なアドレスドライバ及びそれを有するディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一実施形態によれば、高電力アドレスドライバが提供される。前記アドレスドライバはエネルギー回復回路及び出力ステージを含む。前記出力ステージは前記エネルギー回復回路の出力端子に直列接続されたプルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタで構成される。前記プルアップＭＯＳトランジスタのソース端子は前記エネルギー回復回路の前記出力端子に接続され、前記プルアップＭＯＳトランジスタのバルク端子は前記プルアップＭＯＳトランジスタの前記ソース端子及び前記バルク端子間に逆バイアスを提供するノードに接続される。
【００１７】
いくつかの実施形態において、前記プルアップＭＯＳトランジスタはＰチャネルＭＯＳトランジスタとすることができ、前記プルダウンＭＯＳトランジスタはＮチャネルＭＯＳトランジスタとすることができる。この場合に、前記プルアップＭＯＳトランジスタのドレイン端子は前記プルダウンＭＯＳトランジスタのドレイン端子に電気的に接続されて前記出力ステージの出力端子を構成することができる。また、前記プルダウンＭＯＳトランジスタのソース端子は接地されることができる。さらに、前記プルアップＭＯＳトランジスタの前記バルク端子に接続された前記ノードは前記プルアップＭＯＳトランジスタの前記ソース端子よりも高い電圧を有することができる。例えば、前記エネルギー回復回路に電力を供給する電源の出力電圧は前記エネルギー回復回路の出力電圧よりも高くすることができ、前記プルアップＭＯＳトランジスタの前記バルク端子は前記ノードを介して前記電源の出力端子に電気的に接続されることができる。
【００１８】
他の実施形態において、前記エネルギー回復回路は前記エネルギー回復回路の前記出力端子に接続された共振回路を含むことができる。
【００１９】
本発明の他の実施形態によれば、前記アドレスドライバは半導体基板に提供される。前記アドレスドライバは前記半導体基板の第１ないし第３領域にそれぞれ形成されたプルアップＭＯＳトランジスタ、プルダウンＭＯＳトランジスタ及びエネルギー回復回路を含む。前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタは絶縁膜で覆われている。前記絶縁膜上に第１ソース配線及び第１バルク配線が配置される。前記第１ソース配線は前記プルアップＭＯＳトランジスタのソース領域に電気的に接続され、前記第１バルク配線は前記プルアップＭＯＳトランジスタのバルク領域に電気的に接続される。前記エネルギー回復回路は前記第１ソース配線に電気的に接続された出力端子を有する。前記第１バルク配線は前記第１ソース配線から電気的に絶縁される。
【００２０】
いくつかの実施形態において、前記アドレスドライバは前記絶縁膜上に形成されて前記エネルギー回復回路に電力を供給する電源配線をさらに含むことができる。この場合、前記第１バルク配線は前記電源配線に電気的に接続されることができる。
【００２１】
他の実施形態において、前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタはそれぞれＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとすることができる。この場合に、前記半導体基板はＰ型支持基板及び前記Ｐ型支持基板上に積層されたＮ型ボディ層を含むことができ、前記プルアップＭＯＳトランジスタは前記Ｎ型ボディ層の所定領域に形成されて前記Ｎ型ボディ層の一部分を電気的に孤立させるＰ型拡散素子分離領域(diffusion isolation region)、前記孤立した(isolated)Ｎ型ボディ層内に形成されたＰ型ドレイン領域、前記孤立したＮ型ボディ層内に形成され、前記Ｐ型ドレイン領域と離隔されたＰ型ソース領域、前記Ｐ型拡散素子分離領域と前記Ｐ型ソース領域間の前記孤立したＮ型ボディ層と前記Ｐ型拡散素子分離領域と前記Ｐ型ドレイン領域間の前記孤立したＮ型ボディ層内に形成されたＮ型バルクピックアップ領域、及び前記Ｐ型ソース／ドレイン領域間の前記孤立したＮ型ボディ層上部に配置されたゲート電極を含むことができる。前記第１ソース配線は前記絶縁膜を貫通して前記Ｐ型ソース領域に電気的に接続され、前記第１バルク配線は前記絶縁膜を貫通して前記Ｎ型バルクピックアップ領域に電気的に接続される。また、前記Ｐ型拡散素子分離領域は前記Ｐ型支持基板と接触することができる。前記孤立したＮ型ボディ層と前記Ｐ型支持基板間にＮ型埋込層が介在することができる。前記Ｎ型埋込層は前記Ｎ型ボディ層よりも高い不純物濃度を有することができる。
【００２２】
前記プルアップＭＯＳトランジスタは、前記Ｐ型ソース領域と前記Ｐ型ドレイン領域間の前記孤立したＮ型ボディ層の中心を貫通する垂直軸に対して対称構造を有することができる。前記絶縁膜上に第１ドレイン配線及び第２ドレイン配線が配置されることができる。前記第１及び第２ドレイン配線は、それぞれ前記プルアップＭＯＳトランジスタの前記Ｐ型ドレイン領域及び前記プルダウンＭＯＳトランジスタのドレイン領域に電気的に接続される。前記第１及び第２ドレイン配線は、互いに電気的に接続されて前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタで構成される出力ステージの出力端子の役割をする。
【００２３】
本発明のさらに他の実施形態によれば、高電力アドレスドライバを有するディスプレイ装置を提供する。前記ディスプレイ装置は行(rows)及び列(columns)に沿って２次元的に配置された複数個の画素を備えるディスプレイパネル、前記複数個の画素に順に映像信号を提供するスキャニングドライバ及びアドレスドライバ、及び前記スキャニングドライバ及び前記アドレスドライバを制御するディスプレイ制御器を含む。前記アドレスドライバは前記ディスプレイ制御器の出力信号に従って充電信号または放電信号を発生させるエネルギー回復回路及び前記エネルギー回復回路の出力端子に並列接続された複数個の出力ステージを備える。前記出力ステージのそれぞれは前記エネルギー回復回路の前記出力端子に直列接続されたプルアップＭＯＳトランジスタ及びプルダウンＭＯＳトランジスタを含む。前記出力ステージのそれぞれは前記列のうちのいずれか一つに接続された出力端子を備え、前記プルアップＭＯＳトランジスタのソース端子は前記エネルギー回復回路の前記出力端子に接続され、前記プルアップＭＯＳトランジスタのバルク端子は前記プルアップＭＯＳトランジスタの前記ソース端子と前記バルク端子間に逆バイアスを提供するノードに接続される。
【００２４】
いくつかの実施形態において、前記ディスプレイ装置はプラズマディスプレイ装置とすることができる。
【００２５】
本発明のさらに他の実施形態によれば、前記ディスプレイ装置は半導体基板に形成されたアドレスドライバを採用し、前記アドレスドライバは前記半導体基板に形成されて充電信号または放電信号を発生させるエネルギー回復回路と、前記エネルギー回復回路の出力端子に並列接続された複数個の出力ステージを有する。前記出力ステージのそれぞれは前記半導体基板に形成されて前記エネルギー回復回路の前記出力端子に電気的に接続された第１ソース領域を有するプルアップＭＯＳトランジスタと、前記半導体基板に形成されて前記プルアップＭＯＳトランジスタの第１ドレイン領域に電気的に接続された第２ドレイン領域を有するプルダウンＭＯＳトランジスタと、前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタを覆う絶縁膜と、前記絶縁膜上に形成されて前記第１ソース領域に電気的に接続された第１ソース配線と、前記絶縁膜上に形成されて前記プルアップＭＯＳトランジスタの第１バルク領域に電気的に接続された第１バルク配線を含む。前記第１ソース配線は前記第１バルク配線から電気的に絶縁される。
【００２６】
本発明のさらに他の実施形態よれば、アドレスドライバの形成方法を提供する。この方法は半導体基板の第１領域にプルアップＭＯＳトランジスタを形成する工程を含む。前記半導体基板の第２領域にプルダウンＭＯＳトランジスタを形成する。前記プルアップＭＯＳトランジスタ及び前記プルダウンＭＯＳトランジスタを覆う絶縁膜を形成する。前記絶縁膜上に前記プルアップＭＯＳトランジスタのソース領域に電気的に接続された第１ソース配線を形成する。前記絶縁膜上に前記プルアップＭＯＳトランジスタのバルク領域に電気的に接続された第１バルク配線を形成する。前記半導体基板の第３領域に前記第１ソース配線に電気的に接続された出力端子を有するエネルギー回復回路を形成する。前記第１バルク配線は前記第１ソース配線から電気的に絶縁される。
【発明の効果】
【００２７】
本発明の実施形態によれば、アドレスドライバの出力ステージを構成するプルアップＭＯＳトランジスタのソース端子とバルク端子との間に逆バイアスが印加される。よって、充電モード及び放電モードにおいて前記プルアップＭＯＳトランジスタのソース端子及びバルク端子がそれぞれエッミタ及びベースとして作用する寄生バイポーラトランジスタの動作を抑制することができる。その結果、前記充電モード及び放電モードにおいてアドレスドライバの出力ステージに因る電力消耗を著しく減少させることができ、前記寄生バイポーラトランジスタの動作に因り前記アドレスドライバの接地端子が不安定な電位を有することを防止することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００２９】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板（substrate）の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３０】
図３は本発明の実施形態によるアドレスドライバを有するディスプレイ装置を示す概略的なブロックダイヤグラムである。
【００３１】
図３に示すように、本発明の実施形態によるディスプレイ装置１００は、ディスプレイパネルＤＰ、該ディスプレイパネルＤＰに接続されたアドレスドライバＡＤ及びスキャニングドライバＳＤ、及び前記アドレスドライバＡＤ及び前記スキャニングドライバＳＤを制御するディスプレイ制御器ＤＣを含む。前記ディスプレイパネルＤＰは複数個の画素ブロック(pixel blocks)、例えば、第１ないし第ｎ画素ブロックＢＬＫ１、…、ＢＬＫｎを含むことができ、前記画素ブロックＢＬＫ１、…、ＢＬＫｎは一方向、例えばｘ軸方向に沿って順に配置されることができる。
【００３２】
前記画素ブロックＢＬＫ１、…、ＢＬＫｎのそれぞれは２次元的に配列された複数個の画素を含む。すなわち、前記各画素ブロックＢＬＫ１、…、またはＢＬＫｎ内の画素は前記ｘ軸に複数個の行及び前記ｘ軸を横切るｙ軸に平行な第１ないし第ｍ列の交差点にそれぞれ配置されることができる。
【００３３】
前記アドレスドライバＡＤは前記各画素ブロックＢＬＫ１、…、またはＢＬＫｎ内の前記第１ないし第ｍ列のうちのいずれか一つを選択してイメージデータを供給して、前記スキャニングドライバＳＤは前記行を順に選択する。よって、前記アドレスドライバＡＤは前記各画素ブロックＢＬＫ１、…、またはＢＬＫｎの第１ないし第ｍ列にそれぞれ接続された第１ないし第ｍ出力端子ＯＰ１、…、ＯＰｍを備えることができる。前記ディスプレイパネルＤＰがプラズマディスプレイパネルの場合、前記イメージデータ、すなわち前記アドレスドライバＡＤの出力信号は前記選択された列に接続された画素のプラズマを制御する充電信号または放電信号とすることができる。前記アドレスドライバＡＤは前記複数個の画素ブロックＢＬＫ１、…、ＢＬＫｎにそれぞれ接続された複数個のアドレスドライバを含むことができる。
【００３４】
図４は図３のアドレスドライバＡＤを構成する第１アドレスドライバＡＤ１及びそれに接続された電源を示す等価回路図である。
【００３５】
図４に示すように、前記第１アドレスドライバＡＤ１はエネルギー回復回路ＥＲＣ及びそれに接続された出力ステージＯＳＴを含む。前記エネルギー回復回路ＥＲＣは充電信号を発生する第１共振回路ＲＣ１及び放電信号を発生する第２共振回路ＲＣ２を含む。前記第１共振回路は直列接続された第１キャパシタＣ１、第１スイッチング素子Ｓ１、第１ダイオードＤ１及び第１インダクタＬ１を備えることができる。前記第１スイッチング素子Ｓ１はＭＯＳトランジスタとすることができる。すなわち、前記第１スイッチング素子Ｓ１は第１ＭＯＳトランジスタとすることができる。この場合、前記第１キャパシタＣ１の第１電極は前記第１ＭＯＳトランジスタＳ１のソース／ドレイン端子のうちいずれか一つに接続され、前記第１ＭＯＳトランジスタＳ１のソース／ドレイン端子のうち他の一つは前記第１ダイオードＤ１の正極(anode)に接続される。また、前記第１ダイオードＤ１の陰極(cathode)は前記第１インダクタＬ１の第１電極に接続される。
【００３６】
前記第２共振回路は直列接続された第２キャパシタＣ２、第２スイッチング素子Ｓ２、第２ダイオードＤ２及び第２インダクタＬ２を備えることができる。前記第２スイッチング素子Ｓ２はＭＯＳトランジスタ、すなわち第２ＭＯＳトランジスタとすることができる。この場合に、前記第２キャパシタＣ２の第１電極は前記第２ＭＯＳトランジスタＳ２のソース／ドレイン端子のうちいずれか一つに接続され、前記第２ＭＯＳトランジスタＳ２のソース／ドレイン端子のうち他の一つは前記第２ダイオードＤ２の陰極に接続される。また、前記第２ダイオードＤ２の正極は前記第２インダクタＬ２の第１電極に接続される。
【００３７】
前記第１及び第２キャパシタＣ１、Ｃ２の第１電極は互いに電気的に接続されて第１ノードＮ１を構成し、前記第１及び第２インダクタＬ１、Ｌ２の第２電極は互いに電気的に接続されて第２ノードＮ２を構成する。また、前記第１ＭＯＳトランジスタＳ１は前記ディスプレイ制御器ＤＣからの出力信号によって発生した第１信号Φ１によりターンオン、又はターンオフされることができ、前記第２ＭＯＳトランジスタＳ２は前記ディスプレイ制御器ＤＣからの出力信号によって発生した第２信号Φ２によりターンオン、又はターンオフされることができる。前記第１及び第２信号Φ１、Φ２はそれぞれ前記第１ＭＯＳトランジスタＳ１のゲート電極及び前記第２ＭＯＳトランジスタＳ２のゲート電極に印加される。
【００３８】
前記第１キャパシタＣ１の第２電極は電源ＰＳの出力端子に接続され、前記電源ＰＳは前記第１及び第２共振回路ＲＣ１、ＲＣ２に電力を供給する。前記第２キャパシタＣ２の第２電極は接地される。前記電源ＰＳは図３のディスプレイ装置に電力を供給するシステム電源とすることができる。
【００３９】
さらに、前記エネルギー回復回路ＥＲＣは前記第２ノードＮ２に並列接続された第３スイッチング素子Ｓ３及び第４スイッチング素子Ｓ４を含むことができる。前記第３及び第４スイッチング素子Ｓ３、Ｓ４はすべてＭＯＳトランジスタとすることができる。すなわち、前記第３スイッチング素子Ｓ３は第３ＭＯＳトランジスタとすることができ、前記第４スイッチング素子Ｓ４は第４ＭＯＳトランジスタとすることができる。この場合、前記第３ＭＯＳトランジスタＳ３のソース端子及び前記第４ＭＯＳトランジスタＳ４のドレイン端子は前記第２ノードＮ２に接続され、前記第３ＭＯＳトランジスタＳ３のドレイン端子及び前記第４ＭＯＳトランジスタＳ４のソース端子はそれぞれ前記電源ＰＳの出力端子及び接地端子に接続される。前記第３及び第４ＭＯＳトランジスタＳ３、Ｓ４はそれぞれ前記ディスプレイ制御器ＤＣの出力信号から発生する第３及び第４信号Φ３、Φ４により制御することができる。すなわち、前記第３及び第４信号Φ３、Φ４はそれぞれ前記第３及び第４ＭＯＳトランジスタＳ３、Ｓ４のゲート電極に印加されることができる。
【００４０】
前記出力ステージＯＳＴは前記第２ノードＮ２に並列接続された複数個の出力ステージ、例えば第１ないし第ｍ出力ステージＯＳＴ１、…ＯＳＴｍを含む。前記第１ないし第ｍ出力ステージＯＳＴ１、…ＯＳＴｍのそれぞれは前記第２ノードＮ２に直列接続されたプルアップトランジスタ及びプルダウントランジスタを含む。例えば、前記第１出力ステージＯＳＴ１は前記第２ノードに接続された第１プルアップＭＯＳトランジスタＴＰ１及び前記第１プルアップＭＯＳトランジスタＴＰ１に接続された第１プルダウンＭＯＳトランジスタＴＮ１を含む。前記第１プルアップＭＯＳトランジスタＴＰ１及び前記第１プルダウンＭＯＳトランジスタＴＮ１はそれぞれＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとすることができる。この場合、前記第１プルアップＭＯＳトランジスタＴＰ１のソース端子は前記第２ノードＮ２に接続され、前記第１プルアップＭＯＳトランジスタＴＰ１及び前記第１プルダウンＭＯＳトランジスタＴＮ１のドレイン端子は互いに接続されて前記第１出力ステージＯＳＴ１の出力端子ＯＴ１を構成する。
【００４１】
同様に、前記第２ないし第ｍ出力ステージＯＳＴ２、…、ＯＳＴｍのそれぞれも前記第１出力ステージＯＳＴ１と同一構成(configuration)を有する。すなわち、前記第２出力ステージＯＳＴ２は前記第２ノードＮ２に直列接続された第２プルアップＭＯＳトランジスタＴＰ２及び第２プルダウンＭＯＳトランジスタＴＮ２を含むことができ、前記第ｍ出力ステージＯＳＴｍは前記第２ノードＮ２に直列接続された第ｍプルアップＭＯＳトランジスタＴＰｍ及び第ｍプルダウンＭＯＳトランジスタＴＮｍを含むことができる。また、前記第２プルアップＭＯＳトランジスタＴＰ２のドレイン端子及び前記第２プルダウンＭＯＳトランジスタＴＮ２のドレイン端子は互いに電気的に接続されて前記第２出力ステージＯＳＴ２の出力端子ＯＴ２を構成し、前記第ｍプルアップＭＯＳトランジスタＴＰｍのドレイン端子及び前記第ｍプルダウンＭＯＳトランジスタＴＮｍのドレイン端子は互いに電気的に接続されて前記第ｍ出力ステージＯＳＴｍの出力端子ＯＴｍを構成する。前記第１ないし第ｍ出力端子ＯＴ１、…、ＯＴｍは、それぞれ図３で説明した複数個の画素ブロックＢＬＫ１、…、ＢＬＫｎのうちのいずれか一つの第１ないし第ｍ列に接続されることができる。
【００４２】
前記第１ないし第ｍプルダウンＭＯＳトランジスタＴＮ１、…、ＴＮｍのソース端子及びバルク端子は互いに同一電位を有するように構成することができる。例えば、前記第１ないし第ｍプルダウンＭＯＳトランジスタＴＮ１、…、ＴＮｍのソース端子及びバルク端子はすべて接地されることができる。一方、前記第１ないし第ｍプルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのバルク端子は前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのソース端子（すなわち、前記第２ノードＮ２）と異なる電位を有するノードに接続される。例えば、前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのバルク端子は前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのソース端子とバルク端子間に逆バイアスが印加されるように構成されることができる。詳しくは、前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍがＰチャネルＭＯＳトランジスタの場合に、前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのバルク端子は前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのソース端子（すなわち、前記第２ノードＮ２）よりも高い電圧を有する第３のノードに接続されることができる。
【００４３】
本発明の一実施形態において、前記電源ＰＳの出力電圧Ｖｓが前記第２ノードＮ２に誘導される電圧よりも高い場合に、前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのバルク端子は電源配線４７を介して前記電源ＰＳの出力端子に接続されることができる。しかし、本発明は上述の実施形態に限らず、多様な形態で変形することができる。例えば、前記プルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍのバルク端子は前記第２ノードＮ２での電圧よりも高い電圧を有する如何なるノードにも接続することができる。
【００４４】
前記第１ないし第ｍプルアップＭＯＳトランジスタＴＰ１、…、ＴＰｍはそれぞれ前記ディスプレイ制御器ＤＣの出力信号によって発生した第１ないし第ｍプルアップ信号ΦＰ１、…、ΦＰｍによりターンオン又はターンオフされることができ、前記第１ないし第ｍプルダウンＭＯＳトランジスタＴＮ１、…、ＴＮｍはそれぞれ前記ディスプレイ制御器ＤＣの出力信号によって発生した第１ないし第ｍプルダウン信号ΦＮ１、…、ΦＮｍによりターンオン又はターンオフされることができる。
【００４５】
次に、図５を参照して図４の第１アドレスドライバＡＤ１の動作を説明する。
【００４６】
図５は図４に示す第１アドレスドライバＡＤ１の出力信号を時間Ｔによって示した波形図である。ここで、簡単な説明のために、第１アドレスドライバＡＤ１を構成している複数個の出力ステージのうち第１出力ステージＯＳＴ１の出力信号のみを参照して第１アドレスドライバＡＤ１の動作を説明する。前記出力信号は第１出力電圧ＶＯＴ１、充電電流ＩＣＧ及び放電電流ＩＤＧに相当する。
【００４７】
図４及び図５に示すように、前記第１出力ステージＯＳＴ１の第１出力端子ＯＴ１に接続された画素（図３のディスプレイパネルＤＰの列のうちのいずれか一つに接続された画素）に充電信号を提供するために前記第１スイッチング素子Ｓ１及び前記第１プルアップＭＯＳトランジスタＴＰ１を第１時間Ｔ１の間ターンオンさせる。この場合に、前記第２ないし第４スイッチング素子Ｓ２、Ｓ３、Ｓ４及び前記第１プルダウンＭＯＳトランジスタＴＮ１はターンオフされる。その結果、前記電源ＰＳに接続された第１共振回路ＲＣ１が動作して第１充電電流ＩＣＧ１を発生し、前記第１充電電流ＩＣＧ１は前記第２ノードＮ２、前記第１プルアップＭＯＳトランジスタＴＰ１及び前記第１出力端子ＯＴ１を介して前記ディスプレイパネルＤＰに向けて流れる。前記第１充電電流ＩＣＧ１が流れる間に前記第１出力端子ＯＴ１に誘導される第１出力電圧ＶＯＴ１はますます増加される。前記第１充電電流ＩＣＧ１が流れる動作状態を「第１充電モード(a first charging mode；ＣＭ１)」と称する。前記第１充電モードにおいて前記第１出力電圧ＶＯＴ１は前記第１時間Ｔ１によって決定される。
【００４８】
前記第１時間Ｔ１が経過した後、前記第３スイッチング素子Ｓ３が第２時間Ｔ２の間にさらにターンオンされることができる。この場合に、前記第１スイッチング素子Ｓ１は前記第２時間Ｔ２の間に相変らずターンオンすることができる。その結果、前記第３スイッチング素子Ｓ３及び前記第１プルアップＭＯＳトランジスタＴＰ１を介して第２充電電流ＩＣＧ２が追加で流れるので、前記第１出力電圧ＶＯＴ１はさらに増加することができる。前記第２充電電流ＩＣＧ２が流れる動作状態を「第２充電モードＣＭ２」と称する。
【００４９】
前記第２時間Ｔ２が経過した後、前記第１及び第３スイッチング素子Ｓ１、Ｓ３はターンオフされ、前記第２スイッチング素子Ｓ２が第３時間Ｔ３の間ターンオンされる。その結果、前記第１及び第２充電電流ＩＣＧ１、ＩＣＧ２、すなわち充電電流ＩＣＧにより充電された画素から前記第１プルアップＭＯＳトランジスタＴＰ１及び前記第２共振回路ＲＣ２を介して第１放電電流ＩＤＧ１が流れる。前記第１放電電流ＩＤＧ１が流れる間に前記第１出力電圧ＶＯＴ１はますます減少する。前記第１放電電流ＩＤＧ１が流れる動作状態を「第１放電モード(a first discharging mode；ＤＭ１)」と称する。前記第１放電モードＤＭ１において前記第１出力電圧ＶＯＴ１は前記第３時間Ｔ３によって決定される。
【００５０】
前記第３時間Ｔ３が経過した後、前記第４スイッチング素子Ｓ４が第４時間Ｔ４の間に追加としてターンオンされる。この場合、前記第２スイッチング素子Ｓ２は前記第４時間Ｔ４の間に相変らずターンオンされる。その結果、前記第４スイッチング素子Ｓ４及び前記第１プルアップＭＯＳトランジスタＴＰ１を介して第２放電電流ＩＤＧ２が追加で流れるので、前記第１出力電圧ＶＯＴ１はさらに減少される。前記第２放電電流ＩＤＧ２が流れる動作状態を「第２放電モードＤＭ２」と称する。前記第２放電モードＤＭ２において前記第１出力電圧ＶＯＴ１は前記第４時間Ｔ４によって決定される。
【００５１】
上述の充電及び放電動作が進行される間に、図３のスキャニングドライバＳＤも動作する。すなわち、前記スキャニングドライバＳＤは前記第１出力端子ＯＳＴ１に接続された画素を順に選択するための複数個のスキャニング出力端子を備える。よって、前記第１出力端子ＯＳＴ１に接続された画素のうち選択された一つの画素から放出されるデータ（例えば、光の色相及び／または明暗対照(contrast)）は前記選択された画素に接続されたスキャニング出力端子の電圧と前記第１出力端子ＯＴ１の電圧差によって決定される。
【００５２】
図６は図４の第１プルアップＭＯＳトランジスタＴＰ１を示す平面図であり、図７は図４の第１プルダウンＭＯＳトランジスタＴＮ１を示す平面図である。また、図８は図６の切断線ＶＩＩＩ−ＶＩＩＩ’による断面図であり、図９は図７の切断線ＩＸ−ＩＸ’による断面図である。
【００５３】
図６及び図８に示すように、前記プルアップＭＯＳトランジスタＴＰ１、すなわちＰチャネルプルアップＭＯＳトランジスタは第１導電型の支持基板２１及び前記支持基板２１上に積層された第２導電型のボディ層２５を備える半導体基板２６の第１領域に提供される。前記第１導電型及び第２導電型はそれぞれＰ型及びＮ型とすることができる。前記ボディ層２５の所定領域に前記第１導電型の拡散素子分離領域(diffusion isolation region)２７ｉ’が提供される。
【００５４】
前記拡散素子分離領域２７ｉ’は平面図から見た場合、長方形状のような閉ループ形状(closed loop shape)を有することができ、前記ボディ層２５を貫通して前記支持基板２１に接触することができる。よって、前記拡散素子分離領域２７ｉ’は前記ボディ層２５の一部分２５ｂ’を電気的に孤立させることができる。また、前記拡散素子分離領域２７ｉ’の表面に前記第１導電型の基板ピックアップ領域４１ｓｂが提供される。前記基板ピックアップ領域４１ｓｂは前記拡散素子分離領域２７ｉ’よりも高い不純物濃度を有することができる。
【００５５】
前記孤立したボディ層２５ｂ’と前記支持基板２１との間に前記第２導電型の埋込層２３がさらに提供される。前記埋込層２３は前記ボディ層２５よりも高い不純物濃度を有することができる。
【００５６】
前記孤立したボディ層２５ｂ’内に互いに離隔された低濃度ソース領域２７ｓ’及び低濃度ドレイン領域２７ｄ’が提供される。前記低濃度ソース／ドレイン領域２７ｓ’、２７ｄ’は前記第１導電型を有することができ、前記埋込層２３から離隔される。本発明の他の実施形態において、前記低濃度ソース／ドレイン領域２７ｓ’、２７ｄ’及び前記拡散素子分離領域２７ｉ’は同一工程、例えば同一イオン注入工程を用いて同時に形成することができる。この場合、前記低濃度ソース／ドレイン領域２７ｓ’、２７ｄ’は前記埋込層２３と接触することができる。
【００５７】
前記低濃度ソース領域２７ｓ’及び前記低濃度ドレイン領域２７ｄ’内にそれぞれ高濃度ソース領域４１ｓ及び高濃度ドレイン領域４１ｄが提供される。前記高濃度ソース／ドレイン領域４１ｓ、４１ｄは前記低濃度ソース／ドレイン領域２７ｓ’、２７ｄ’と同一導電型を有する。前記低濃度ソース領域２７ｓ’及び前記高濃度ソース領域４１ｓ’はソース領域４２ｓを構成し、前記低濃度ドレイン領域２７ｄ’及び前記高濃度ドレイン領域４１ｄ’はドレイン領域４２ｄを構成する。
【００５８】
前記ソース領域４２ｓ及びこれに隣接した前記拡散素子分離領域２７ｉ’間の孤立したボディ層２５ｂ’と前記ドレイン領域４２ｄ及びこれに隣接した前記拡散素子分離領域２７ｉ’間の孤立したボディ層２５ｂ’内に、前記第２導電型のバルクピックアップ領域３９ｂが提供される。前記バルクピックアップ領域３９ｂは前記ボディ層２５よりも高い不純物濃度を有することができる。
【００５９】
前記ボディ層２５及び前記孤立したボディ層２５ｂ’の所定領域に複数個の活性領域を画定するフィールド絶縁膜３３、例えばフィールド酸化膜を提供することができる。前記活性領域はソース活性領域３３ｓ’、ドレイン活性領域３３ｄ’、バルク活性領域３３ｂ’及び基板活性領域３３ｓｂ’を含むことができる。この場合、前記高濃度ソース領域４１ｓ、高濃度ドレイン領域４１ｄ、バルクピックアップ領域３９ｂ及び基板ピックアップ領域４１ｓｂは、それぞれ前記ソース活性領域３３ｓ’、ドレイン活性領域３３ｄ’、バルク活性領域３３ｂ’及び基板活性領域３３ｓｂ’内に提供される。
【００６０】
前記高濃度ソース／ドレイン領域４１ｓ、４１ｄ間の前記フィールド絶縁膜３３上にゲート電極３７ｐが配置され、前記ゲート電極３７ｐ、前記活性領域３３ｓ’、３３ｄ’、３３ｂ’、３３ｓｂ’及び前記フィールド絶縁膜３３上に絶縁膜４３が配置される。
【００６１】
図６及び図８に示すように、前記第１プルアップＭＯＳトランジスタＴＰ１は前記ソース領域４２ｓ及びドレイン領域４２ｄ間のチャネル領域の中心点ＣＰを介して垂直軸ＣＸに対して対称構造を有することができる。
【００６２】
前記絶縁膜４３上に、第１ソース配線４５ｓ’、第１ドレイン配線４５ｄ’、第１バルク配線４５ｂ’、第１基板配線４５ｓｂ’及び第１ゲート配線４５ｐが配置される。前記第１ソース配線４５ｓ’及び第１ドレイン配線４５ｄ’はそれぞれ前記絶縁膜４３を貫通して前記高濃度ソース領域４１ｓ及び高濃度ドレイン領域４１ｄに電気的に接続され、前記第１バルク配線４５ｂ’及び第１基板配線４５ｓｂ’はそれぞれ前記絶縁膜４３を貫通して前記バルクピックアップ領域３９ｂ及び基板ピックアップ領域４１ｓｂに電気的に接続される。また、前記第１ゲート配線４５ｐは前記絶縁膜４３を貫通して前記ゲート電極３７ｐに電気的に接続される。
【００６３】
前記第１基板配線４５ｓｂ’は接地端子に接続され、前記第１バルク配線４５ｂ’は電源配線４７を介して図４に示す電源ＰＳに接続される。また、前記第１ソース配線４５ｓ’は図４の第２ノードＮ２に接続され、前記第１ドレイン配線４５ｄ’は図４の第１出力端子ＯＴ１に接続される。よって、図４及び図５において説明した充電／放電モードＣＭ１、ＣＭ２、ＤＭ１、ＤＭ２において、前記第１ソース配線４５ｓ’には前記第２ノードＮ２から誘導される電圧ＶＮ２が印加され、前記第１ドレイン配線４５ｄ’には第１出力電圧ＶＯＴ１が誘導される。また、前記第１バルク配線４５ｂ’には前記第２ノード電圧ＶＮ２よりも高い電源電圧ＶＳが印加される。その結果、前記ソース領域４２ｓ及び前記孤立したボディ層２５ｂ’間に逆バイアスが印加される。
【００６４】
図８に示す第１プルアップＭＯＳトランジスタＴＰ１において、前記Ｐ型ソース領域４２ｓ、Ｎ型埋込層２３及びＰ型半導体基板２１は第１寄生垂直バイポーラトランジスタＱＶ１を構成することができる。すなわち、前記Ｐ型ソース領域４２ｓ、Ｎ型埋込層２３及びＰ型半導体基板２１はそれぞれ前記第１寄生垂直バイポーラトランジスタＱＶ１のエッミタ領域、ベース領域及びコレクタ領域に相当する。また、前記Ｐ型ソース領域４２ｓ、Ｎ型孤立したボディ層２５ｂ’及びＰ型拡散素子分離領域２７ｉ’は第１寄生水平バイポーラトランジスタＱＬ１を構成することができる。すなわち、前記Ｐ型ソース領域４２ｓ、Ｎ型孤立したボディ層２５ｂ’及びＰ型拡散素子分離領域２７ｉ’はそれぞれ前記第１寄生水平バイポーラトランジスタＱＬ１のエッミタ領域、ベース領域及びコレクタ領域に相当する。
【００６５】
同様に、前記Ｐ型ドレイン領域４２ｄ、Ｎ型埋込層２３及びＰ型半導体基板２１は第２寄生垂直バイポーラトランジスタＱＶ２を構成することができる。すなわち、前記Ｐ型ドレイン領域４２ｄ、Ｎ型埋込層２３及びＰ型半導体基板２１はそれぞれ前記第２寄生垂直バイポーラトランジスタＱＶ２のエッミタ領域、ベース領域及びコレクタ領域に相当する。また、前記Ｐ型ドレイン領域４２ｄ、Ｎ型孤立したボディ層２５ｂ’及びＰ型拡散素子分離領域２７ｉ’は第２寄生水平バイポーラトランジスタＱＬ２を構成することができる。すなわち、前記Ｐ型ドレイン領域４２ｄ、Ｎ型孤立したボディ層２５ｂ’及びＰ型拡散素子分離領域２７ｉ’はそれぞれ前記第２寄生水平バイポーラトランジスタＱＬ２のエッミタ領域、ベース領域及びコレクタ領域に相当する。
【００６６】
前記第１プルアップＭＯＳトランジスタＴＰ１が前記充電モードＣＭ１、ＣＭ２で動作する場合、図４の充電電流ＩＣＧは図８に示すように前記ゲート電極３７ｐ下部のチャネル領域を介して前記第１ソース配線４５ｓ’から前記第１ドレイン配線４５ｄ’に向けて流れる。この場合に、前記Ｐ型ソース領域４２ｓから前記Ｎ型孤立したボディ層２５ｂ’内に如何なる寄生電流も流れない。言い替えると、前記第１寄生水平バイポーラトランジスタＱＬ１において如何なるベース電流ＩＢＬ１も流れない。同様に、前記Ｐ型ソース領域４２ｓから前記Ｎ型埋込層２３内に如何なる寄生電流も流れない。すなわち、前記第１寄生垂直バイポーラトランジスタＱＶ１において如何なるベース電流ＩＢＶ１も流れない。これは上述のように前記ソース領域４２ｓ及び前記孤立したボディ層２５ｂ’間に逆バイアスが印加されるからである。結果的に、前記ソース領域４２ｓ及び前記孤立したボディ層２５ｂ’間に印加される逆バイアスは前記第１寄生垂直／水平バイポーラトランジスタＱＶ１、ＱＬ１の動作を抑制して前記充電モードＣＭ１、ＣＭ２に不要の漏洩電流が流れることを防止する。
【００６７】
前記第１プルアップＭＯＳトランジスタＴＰ１が前記放電モードＤＭ１、ＤＭ２で動作する場合、図４の放電電流ＩＤＧは図８に示すように、前記ゲート電極３７ｐ下部のチャネル領域を介して前記第１ドレイン配線４５ｄ’から前記第１ソース配線４５ｓ’に向けて流れる。この場合にも、前記Ｐ型ドレイン領域４２ｄから前記Ｎ型孤立したボディ層２５ｂ’内に如何なる寄生電流も流れない。言い替えると、前記第２寄生水平／垂直バイポーラトランジスタＱＬ２、ＱＶ２において如何なるベース電流ＩＢＬ２、ＩＢＶ２も流れない。これは上述のように前記ソース領域４２ｓ及び前記孤立したボディ層２５ｂ’間に逆バイアスが印加されるからである。結果的に、前記ソース領域４２ｓ及び前記孤立したボディ層２５ｂ’間に印加される逆バイアスは前記第２寄生垂直／水平バイポーラトランジスタＱＶ２、ＱＬ２の動作を抑制して前記放電モードＤＭ１、ＤＭ２に不用の漏洩電流が流れることを防止する。
【００６８】
図７及び図９に示すように、前記プルダウンＭＯＳトランジスタＴＮ１、すなわちＮチャネルプルダウンＭＯＳトランジスタも図６及び図８を参照して説明した前記半導体基板２６の第２領域に提供されることができる。前記ボディ層２５の所定領域に前記第１導電型の拡散素子分離領域２７ｉ”、すなわち、Ｐ型拡散素子分離領域が提供される。
【００６９】
前記拡散素子分離領域２７ｉ”は平面図から見た場合、閉ループ形状を有することができ、前記ボディ層２５を貫通して前記支持基板２１に接触することができる。よって、前記拡散素子分離領域２７ｉ”は前記ボディ層２５の一部分２５ｂ”を電気的に孤立させることができる。また、前記拡散素子分離領域２７ｉ”内に前記第１導電型のバルク領域３１ｓｂが提供されることができ、前記孤立したボディ層２５ｂ”の所定領域内に前記第２導電型の高濃度ドレイン領域３９ｄが提供される。さらに、前記孤立したボディ層２５ｂ”内に前記高濃度ドレイン領域３９ｄを囲む前記第２導電型の低濃度ドレイン領域２９ｄが提供される。前記孤立したボディ層２５ｂ”、低濃度ドレイン領域２９ｄ及び高濃度ドレイン領域３９ｄは前記プルダウンＭＯＳトランジスタＴＮ１のドレイン領域４０ｄを構成する。
【００７０】
前記バルク領域３１ｓｂの表面に前記第２導電型のソース領域３９ｓ及び第１導電型のバルクピックアップ領域４１ｂが提供されることができる。前記ソース領域３９ｓは前記孤立したボディ層２５ｂ”に隣接するように位置し、前記バルクピックアップ領域４１ｂは前記ソース領域３９ｓに隣接しながら前記孤立したボディ層２５ｂ”の反対側に位置することができる。前記バルクピックアップ領域４１ｂは前記拡散素子分離領域２７ｉ”及び前記バルク領域３１ｓｂと同一導電型（すなわち、前記第１導電型）を有する。よって、前記バルクピックアップ領域４１ｂは基板ピックアップ領域としての役割をすることができる。
【００７１】
図６及び図８を参照して説明した前記フィールド絶縁膜３３は、前記ボディ層２５及び前記孤立したボディ層２５ｂ”の所定領域にドレイン活性領域３３ｄ”及びソース／バルク活性領域３３ｓｂ”を画定することができる。この場合、前記高濃度ドレイン領域３９ｄは前記ドレイン活性領域３３ｄ”内に提供されることができ、前記ソース領域３９ｓ及び前記バルクピックアップ領域４１ｂは前記ソース／バルク活性領域３３ｓｂ”内に提供されることができる。また、前記高濃度ドレイン領域３９ｄ及びソース領域３９ｓ間のフィールド絶縁膜３３は前記ソース領域３９ｓと離隔されることができる。すなわち、前記拡散素子分離領域２７ｉ”及び前記バルク領域３１ｓｂは前記孤立したボディ層２５ｂ”及び前記ソース領域３９ｓ間の前記ソース／バルク活性領域３３ｓｂ”の表面まで延長するように提供される。
【００７２】
前記孤立したボディ層２５ｂ”及び前記ソース領域３９ｓ間の前記ソース／バルク活性領域３３ｓｂ”上にゲート絶縁膜３５が提供され、前記ゲート絶縁膜３５上にゲート電極３７ｎが配置されることができる。前記ゲート電極３７ｎは延長して前記孤立したボディ層２５ｂ”上のフィールド絶縁膜３３を覆うことができる。
【００７３】
図６及び図８を参照して説明した前記絶縁膜４３は、前記ゲート電極３７ｎ、前記フィールド絶縁膜３３、前記ドレイン活性領域３３ｄ”及び前記ソース／バルク活性領域３３ｓｂ”を覆う。前記絶縁膜４３上に第２ドレイン配線４５ｄ”、第２ゲート配線４５ｎ及びソース／バルク配線４５ｓｂ”が配置される。前記第２ドレイン配線４５ｄ”は前記絶縁膜４３を貫通して前記高濃度ドレイン領域３９ｄに電気的に接続され、前記第２ゲート配線４５ｎは前記絶縁膜４３を貫通して前記ゲート電極３７ｎに電気的に接続される。また、前記ソース／バルク配線４５ｓｂ”は前記絶縁膜４３を貫通して前記ソース領域３９ｓ及び前記バルクピックアップ領域４１ｂに電気的に接続される。
【００７４】
前記第２ドレイン配線４５ｄ”は前記図８の第１ドレイン配線４５ｄ’に電気的に接続されて図４の第１出力端子ＯＴ１を構成し、前記ソース／バルク配線４５ｓｂ”は接地されることができる。
【００７５】
上述では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００７６】
【図１】従来の高電力アドレスドライバ及びそれに接続されるディスプレイパネルを示すブロックダイヤグラムである。
【図２】図１の高電力アドレスドライバの出力ステージに採用されるプルアップトランジスタを示す断面図である。
【図３】本発明に係るディスプレイ装置を示す概略的なブロックダイヤグラムである。
【図４】図３のアドレスドライバ及びそれに接続された電源を示す等価回路図である。
【図５】図４のアドレスドライバの出力信号を示す波形図である。
【図６】図４のアドレスドライバの出力ステージに採用されるプルアップトランジスタの平面図である。
【図７】図４のアドレスドライバの出力ステージに採用されるプルダウントランジスタの平面図である。
【図８】図６の切断線ＶＩＩＩ−ＶＩＩＩ’による断面図である。
【図９】図７の切断線ＩＸ−ＩＸ’による断面図である。
【符号の説明】
【００７７】
４７  電源配線
ＡＤ１  第１アドレスドライバ
Ｃ１、Ｃ２  第１及び第２キャパシタ
Ｄ１、Ｄ２  第１及び第２ダイオード
ＤＣ  ディスプレイ制御器
ＥＲＣ  エネルギー回復回路
Ｌ１、Ｌ２  第１及び第２インダクタ
Ｎ１、Ｎ２  第１及び第２ノード
ＯＳＴ  出力ステージ
ＯＳＴ１、…、ＯＳＴｍ  第１ないし第ｍ出力ステージ
ＯＴ１、ＯＴ２  出力端子
ＰＳ  電源
ＲＣ１、ＲＣ２  第１及び第２共振回路
Ｓ１、Ｓ２、Ｓ３、Ｓ４  第１ないし第４スイッチング素子
ＴＮ１、…、ＴＮｍ  第１ないし第ｍプルダウンＭＯＳトランジスタ
ＴＰ１、…、ＴＰｍ  第１ないし第ｍプルアップＭＯＳトランジスタ
Φ１、Φ２、Φ３、Φ４  第１ないし第４信号
ΦＰ１、…、ΦＰｍ  第１ないし第ｍプルアップ信号
ΦＮ１、…、ΦＮｍ  第１ないし第ｍプルダウン信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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