(57)【要約】【課題】信頼性を向上できる半導体装置およびその製造方法を提供する。【解決手段】ＴＦＴにおいては、ガラスからなる基板１上に、下地ＳｉＮ膜２、下地ＳｉＯ2膜３、およびＳｉ膜１４が順に配置されている。Ｓｉ膜１４においては、活性領域４の両隣に、ＬＤＤ領域５を介して、ソース領域６とドレイン領域７とが配置されている。ソース領域６・ドレイン領域７間には、ソース電極１１およびドレイン電極１２を用いて、所定のドレイン電圧が印加される。また、活性領域４には、ゲート電極９を用いて、所定のゲート電圧が印加される。Ｓｉ膜１４の端に位置する端部領域は、エッチングにより形成され断面形状がテーパ状となっている。【選択図】図１
2009016469.tif 000002
【特許請求の範囲】
【請求項１】
活性領域および前記活性領域の両隣にそれぞれ第一および第二の不純物領域を少なくとも有し絶縁性基板あるいは絶縁膜上に配置された半導体層と、
前記活性領域へゲート電圧を与えるためにゲート絶縁膜を介して前記活性領域へ接するように配置されたゲート電極と、
前記第一および第二の不純物領域間に前記ゲート電圧に応じたチャネルで電流を流すために前記第一および第二の不純物領域にそれぞれ接するように配置された第一および第二の電極と
を備える半導体装置であって、
前記活性領域は、エッチングにより設けられた所定の領域を含み、
前記活性領域の表面積のうち前記所定の領域の表面積の割合は２％以上である
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記所定の領域は、前記活性領域の端に位置する端部領域を含む
半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記所定の領域は、前記活性領域が凹状に窪められた凹部領域を含む
半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記所定の領域は、前記活性領域がスリット状に削られたスリット領域を含む
半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記活性領域の表面積のうち前記所定の領域の表面積の割合は１０％以上である
半導体装置。
【請求項６】
請求項３又は請求項４に記載の半導体装置であって、
前記凹部領域あるいはスリット領域は、前記活性領域内のみに配置されている
半導体装置。
【請求項７】
請求項３又は請求項４に記載の半導体装置であって、
前記凹部領域あるいはスリット領域は、前記活性領域の中央に対して第一および第二の不純物領域のいずれか一方に偏って配置されている
半導体装置。
【請求項８】
請求項２に記載の半導体装置であって、
前記端部領域は、断面形状がテーパ状であり、
前記端部領域におけるテーパ角は、前記チャネルの幅に応じて定められる
半導体装置。
【請求項９】
請求項１乃至請求項５のいずれかに記載の半導体装置であって、
前記チャネルの幅は２０μｍ以上である
半導体装置。
【請求項１０】
活性領域および前記活性領域の両隣にそれぞれ第一および第二の不純物領域を少なくとも有する半導体層を絶縁性基板あるいは絶縁膜上に形成する工程と、
前記活性領域へゲート電圧を与えるためにゲート電極をゲート絶縁膜を介して前記活性領域へ接するように形成する工程と、
前記第一および第二の不純物領域間に前記ゲート電圧に応じたチャネルで電流を流すために前記第一および第二の不純物領域にそれぞれ接するように第一および第二の電極を形成する工程と
を備える半導体装置の製造方法であって、
前記活性領域に、所定の領域を、前記活性領域の表面積のうち前記所定の領域の表面積の割合が２％以上となるようにエッチングにより形成する工程
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、薄膜トランジスタ（ＴＦＴ）において信頼性を向上させるための技術に関する。
【背景技術】
【０００２】
従来のＴＦＴは、例えば特許文献１に示されるように、基板、下地ＳｉＮ、下地ＳｉＯ2、活性領域、ＬＤＤ領域、ソース領域、ドレイン領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極、およびパッシベーション膜を含んで構成される。
【０００３】
このようなＴＦＴは、以下のように動作する。ゲート電極に正電圧（ｎ型トランジスタの場合）を印加すると、活性領域に電子濃度が高いチャネルが形成され、トランジスタの抵抗が減少する。この時ソース・ドレイン間に電圧を印加すると、ドレイン電圧に比例してドレイン電流が流れるので、線形領域と呼ばれる。ドレイン電圧を高くするとドレイン電流も増加するが、ドレイン電圧がゲート電圧と同程度になるとドレイン電流は飽和する。この時のドレインの電位は高くなっているため、ドレイン付近の活性領域の電子が空乏化し、高抵抗の領域が形成される。その結果、ドレイン電圧に対してドレイン電流が飽和する現象が観察される。このような領域は飽和領域と呼ばれる。一方、ゲート電圧がしきい値電圧以下になると活性領域の電子濃度は低下し、トランジスタの抵抗はきわめて大きくなる。このような領域はＯＦＦ領域と呼ばれる。以上のように、ゲート電圧を変えることにより、トランジスタの抵抗を制御することができ、スイッチング動作を実現することができる。
【０００４】
【特許文献１】特開２００６−１２６２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のように、飽和領域ではドレイン付近の活性領域の電子が空乏化するため、ドレイン側の接合部に大きな電界が生じる。この電界が大きくなると、強電界により加速された電子がインパクトイオン化現象を引き起こし、電子・正孔対を生成する。電子はドレイン領域に向かって加速されてホットキャリアとなり、トランジスタ特性の変動を引き起こす。トランジスタ特性が劣化すると、トランジスタの電流駆動能力が低くなるため、デジタル回路では動作が不安定となり更には誤動作を引き起こすことになる。また、アナログ回路では所望の電圧或いは電流が得られないという問題を引き起こす。すなわち、従来の半導体装置においては、信頼性が低下するという問題点があった。
【０００６】
本発明は以上のような問題点を解決するためになされたものであり、信頼性を向上できる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、活性領域および前記活性領域の両隣にそれぞれ第一および第二の不純物領域を少なくとも有し絶縁性基板あるいは絶縁膜上に配置された半導体層と、前記活性領域へゲート電圧を与えるためにゲート絶縁膜を介して前記活性領域へ接するように配置されたゲート電極と、前記第一および第二の不純物領域間に前記ゲート電圧に応じたチャネルで電流を流すために前記第一および第二の不純物領域にそれぞれ接するように配置された第一および第二の電極とを備える半導体装置であって、前記活性領域は、エッチングにより設けられた所定の領域を含み、前記活性領域の表面積のうち前記所定の領域の表面積の割合は２％以上である。
【発明の効果】
【０００８】
本発明に係る半導体装置において、活性領域は、エッチングにより設けられた所定の領域を含み、活性領域の表面積のうち所定の領域の表面積の割合は２％以上である。従って、正孔の再結合を増加させインパクトイオン化を抑制することができる。よって、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
以下、実施の形態１を図１〜８を参照して詳細に説明する。
【００１０】
図１は、本実施の形態に係る半導体装置としてのＴＦＴの構造を示す断面図である。図２は、図１の主要部分（Ｓｉ膜１４すなわち半導体層）に対応する上面図である。なお、図２では、図１における部材の一部が省略されている。
【００１１】
図１に示されるように、本実施の形態に係るＴＦＴにおいては、ガラスからなる基板１上に、下地ＳｉＮ膜２、下地ＳｉＯ2膜３、およびＳｉ膜１４が順に配置されている。
【００１２】
Ｓｉ膜１４においては、活性領域４の両隣に、ＬＤＤ領域５を介して、ソース領域６とドレイン領域７とが配置されている。
【００１３】
活性領域４には、ゲート絶縁膜８を介して、ゲート電極９が接続されている。また、ソース領域６およびドレイン領域７（第一および第二の不純物領域）には、接続部１６を介して、それぞれソース電極１１およびドレイン電極１２（第一および第二の電極）が接続されている。
【００１４】
ソース領域６・ドレイン領域７間には、ソース電極１１およびドレイン電極１２を用いて、所定のドレイン電圧が印加される（ソース電極１１は接地される）。また、活性領域４には、ゲート電極９を用いて、所定のゲート電圧が印加される。活性領域４には、印加されるゲート電圧に応じて、チャネルが形成され、ソース電極１１・ドレイン電極１２間には、このチャネルを通ってドレイン電流が流れる。なお、このチャネルの大きさは、図１において、横方向に対応するチャネル長と、奥行き方向に対応するチャネル幅で定められる。
【００１５】
図１に示されるように、Ｓｉ膜１４の端に位置する端部領域は、断面形状がテーパ状となっている。
【００１６】
従って、図２に示されるように、活性領域４は、断面形状がフラットである活性領域本体４ａと断面形状がテーパ状である活性領域端部４ｂとから構成される。また、ＬＤＤ領域５は、断面形状がフラットであるＬＤＤ領域本体５ａと断面形状がテーパ状であるＬＤＤ領域端部５ｂとから構成される。また、ソース領域６は、断面形状がフラットであるソース領域本体６ａと断面形状がテーパ状であるソース領域端部６ｂとから構成される。また、ドレイン領域７は、断面形状がフラットであるドレイン領域本体７ａと断面形状がテーパ状であるドレイン領域端部７ｂとから構成される。以下では、活性領域端部４ｂ、ＬＤＤ領域端部５ｂ、ソース領域端部６ｂ、およびドレイン領域端部７ｂを総称して、単に端部ｂ（端部領域）とも呼ぶ。
【００１７】
なお、本実施の形態においては、端部ｂの断面形状がテーパ状である場合について説明するが、テーパ状に限らず、基板１あるいは下地ＳｉＮ膜２、下地ＳｉＯ2膜３と鋭角をなす面を有するように、エッチングで形成された領域であればよい。
【００１８】
次に、図３を用いて、図１〜２のＴＦＴの製造方法について説明する。
【００１９】
まず、図３（ａ）を参照して、ガラスからなる基板１上に、プラズマＣＶＤ法により、１００ｎｍの下地ＳｉＮ膜２、１００ｎｍの下地ＳｉＯ2膜３、および５０ｎｍの非晶質のＳｉ膜１４を、順次形成した。基板１用のガラスとしては、コーニング社製１７３７を用いた。
【００２０】
なお、基板１は、ガラスに限るものではなく、絶縁性を有しておればよい。例えば、石英や樹脂などを用いることができる。また、Ｓｉ基板や金属基板などの導電性基板の上に絶縁膜を形成したものでも代用することができる。
【００２１】
また、下地ＳｉＮ膜２は、基板１中の不純物がＳｉ膜１４に拡散するのを防ぐために形成しており、ＳｉＮに限るものではなく、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などの材料を用いてもよい。
【００２２】
また、今回は、Ｓｉ膜１４の下地膜としてＳｉＯ2（下地ＳｉＯ2膜３）とＳｉＮ（下地ＳｉＮ膜２）との２層構造を用いたが、これに限るものではなく、これらの絶縁膜は省いても良いし、３層以上の積層構造としてもよい。
【００２３】
次に、Ｓｉ膜１４を真空中で熱処理し、不要な水素を除去した。次に、Ｓｉ膜１４にＸｅＣｌレーザーを照射し、多結晶化させた。多結晶膜の粒径は０．５μｍ程度である。今回は結晶化にＸｅＣｌレーザーを用いたが、これに限るものではない。ＹＡＧレーザーを用いてもよく、ＣＷレーザーを用いてもよく、熱アニールを用いてもよい。熱アニールでは、Ｎｉなどの触媒を用いる方法により、大粒径の多結晶Ｓｉを得ることができる。
【００２４】
次に、写真製版によりレジスト（図示しない）を形成し、Ｓｉ膜１４を、このレジストをマスクとしてドライエッチングすることによりアイランド状に加工した。この時、レジストの断面形状を調節することにより、Ｓｉ膜１４の端部がテーパ状になるようにエッチング加工を行った。そして、アッシングおよび薬液処理によりレジストを除去した。
【００２５】
次に、Ｓｉ膜１４上に、プラズマＣＶＤ法により、１００ｎｍのＳｉＯ2膜からなるゲート絶縁膜８を形成した。プラズマＣＶＤ法の原料としては、ＴＥＯＳおよびＯ2を用いた。
【００２６】
次に、しきい値を制御するために、アイランド状のＳｉ膜１４にＢを注入した。注入条件としては、注入量を１Ｅ１２ａｔｏｍ／ｃｍ2とし、加速エネルギーを６０ｅＶとした。なお、この工程は必要に応じて省いてもよい。
【００２７】
次に、図３（ｂ）を参照して、ゲート絶縁膜８上の全面に、スパッタにより、２００ｎｍのＣｒを形成した。そして、写真製版によりレジスト（図示しない）を形成し、このレジストをマスクとしてＣｒをウェットエッチングすることにより、ゲート電極９を形成した。このゲート電極９の幅によりＴＦＴのチャネル長が定められるが、今回は、ゲート電極９の幅を５μｍとした。
【００２８】
次に、写真製版によりゲート電極９を覆うようにレジスト１５を形成し、レジスト１５をマスクとしてＳｉ膜１４へＰを注入した。注入条件としては、注入量を１Ｅ１４ａｔｏｍ／ｃｍ２とし、加速エネルギーを８０ｅＶとした。これにより、Ｓｉ膜１４内において比較的に不純物濃度が高いソース領域６およびドレイン領域７を形成することができた。
【００２９】
次に、図３（ｃ）を参照して、アッシングおよび薬液処理によりレジスト１５を除去した後、ゲート電極９をマスクとしてＳｉ膜１４へＰを注入した。注入条件としては、注入量を１Ｅ１３ａｔｏｍ／ｃｍ2とし、加速エネルギーを８０ｅＶとした。これにより、Ｓｉ膜１４内において、ソース領域６およびドレイン領域７に比較して不純物濃度が低いＬＤＤ領域５を形成することができた。今回は、ＬＤＤ長を１μｍに設定した。
【００３０】
次に、図３（ｄ）を参照して、プラズマＣＶＤ法により、ゲート絶縁膜８およびゲート電極９を覆うように、４００ｎｍのＳｉＯ2膜からなる層間絶縁膜１０を形成した。そして、写真製版によりレジスト（図示しない）を形成し、このレジストをマスクとして層間絶縁膜１０およびゲート絶縁膜８をドライエッチングすることにより、接続孔を形成した。さらに、ＣｒとＡｌとの積層膜を形成し、この積層膜に写真製版およびウェットエッチングを行うことにより、接続部１６、ソース電極１１、およびドレイン電極１２を形成した。最後に、プラズマＣＶＤ法により、２００ｎｍのＳｉＮからなるパッシベーション膜１３を形成した。
【００３１】
図４は、以上のプロセスにより形成されたＴＦＴの信頼性の評価を示すグラフである。図４においては、横軸にはチャネル幅が、縦軸には所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【００３２】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴのドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて、活性領域４の端部ｂのテーパ角は２０°、チャネル長は５μｍ、チャネル幅は３〜５００μｍであった。なお、テーパ角は、下地ＳｉＯ2膜３の表面とテーパ状となったＳｉ膜１４端部の表面とのなす角である。
【００３３】
図４において、寿命は、チャネル幅が５００μｍの場合の寿命に対する相対値で示しているが、チャネル幅が２０μm以下で、信頼性が改善されることが分かる。すなわち、チャネル幅が２０μm以上のＴＦＴに対して特に信頼性を改善する必要があることが分かる。
【００３４】
図５は、ＴＦＴの活性領域４において、活性領域４全体のＳｉ膜の表面積のうちテーパ状の端部ｂのＳｉ膜の表面積が占める割合（以下では端部面積割合とも呼ぶ）とＴＦＴの寿命との関係を示すグラフである。なお、面積比の算出にあたり、Ｓｉ膜１４において、下側の面すなわち下地ＳｉＯ2膜３に接する面は含めず上側の面すなわち下地ＳｉＯ2膜３に接さない面のみを用いるとともに、テーパ状の端部の面積としては上面視の面積ではなく実際の表面積を用いた。また、図５は、チャネル長を５μｍ、チャネル幅を２０〜５００μｍ、端部ｂにおけるテーパ角を２０〜４０°とし、図４の場合と同様のストレス条件で測定した。また、図２のような平面構造を有するサンプルのみならず、図６のような平面構造を有するサンプルについても測定した。図６は、図２において、チャネル方向にソース領域６の一部とソース領域６側のＬＤＤ領域５の全部と活性領域４の全部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の一部とを横切るようにＳｉ膜１４をスリット状に削ることによりスリット１７（スリット領域）を形成したものである。このスリット１７は、スリット１７による半導体層の断面形状がテーパ状である端部を有するか、あるいは、基板１あるいは下地ＳｉＮ膜２、下地ＳｉＯ2膜３と鋭角をなす面を有するように、エッチングで形成された領域であればよい。
【００３５】
このスリット１７内においては、Ｓｉ膜１４の全部が膜厚方向にエッチング除去されることにより、下地ＳｉＯ2膜３が露出されている（あるいは、エッチングをさらに深く行うことにより、基板１を露出させてもよい）。また、このスリット１７は、Ｓｉ膜１４を端部がテーパ状になるようにアイランド状にエッチング加工する際に、同一の工程で同一のレジストを共用して、Ｓｉ膜１４の所定の領域を下地ＳｉＯ2膜３に達するまでエッチングすることにより形成される。なお、Ｓｉ膜１４のうち、スリット１７が形成された部分は、活性領域から除外して見積もられている。
【００３６】
図５において、寿命は、チャネル幅が５００μｍでスリット１７を形成していない場合の寿命に対する相対値で示しているが、端部面積割合（比）が増えると、信頼性が向上することが分かる。図５に示されるように、端部面積割合を２％以上とすることにより信頼性を向上でき、端部面積割合が１０％を超えるとその効果は顕著となる。これは、以下のように説明することができる。
【００３７】
すなわち、インパクトイオン化により生じた電子・正孔対のうち、電子はドレイン電極７側に加速される。一方、正孔はボディ側に蓄積され、ボディの電位を引き上げる。その結果、基板バイアス効果によりしきい値電圧の低下を引き起こし、電流を増加させ、インパクトイオン化を加速することになる。正孔の濃度は、インパクトイオン化による発生量と活性領域４内で再結合する量とのバランスにより決まる。すなわち再結合する量が大きいと正孔の蓄積量は小さくなり、基板バイアス効果を低減することができるので、インパクトイオン化を抑制することができる。キャリアの再結合は、欠陥準位を介して起こり易い。Ｓｉ層４の端部ｂはドライエッチングの際にプラズマにさらされるため、欠陥が多く、この面積を増やすことで正孔の再結合を増加させることができる。その結果、信頼性を向上させることができる。
【００３８】
このように、本実施の形態では、活性領域４にエッチングにより端部ｂを形成することで、インパクトイオン化により生じた正孔のボディにおける蓄積量を小さくしている。従って、ホットキャリアにより引き起こされるトランジスタ特性の変動を低減することができる。よって、信頼性を向上できる。
【００３９】
なお、上述においては、半導体装置として、ＬＤＤ領域５を有する（ＬＤＤ構造）ＴＦＴを例にとり説明したが、ＬＤＤ構造に限るものではなく、図７〜８に示されるように、ＬＤＤ領域５を有さないsingle-drain構造、ＬＤＤ領域５に代えてＧＯＬＤ（gate-overlapped-LDD）領域を有するＧＯＬＤ構造あるいは、ＧＯＬＤ領域とＬＤＤ領域５との両方を備えた構造（図示は省略する）においても、同様の効果を得ることができる。
【００４０】
図７（ａ）〜（ｃ）には、single-drain構造のＴＦＴの作製方法が示されている。図７に示されるように、single-drain構造においては、図３に比較してＬＤＤ領域５を形成するプロセスが不要となるため、コスト的に有利である。図８（ａ）〜（ｄ）には、ＧＯＬＤ構造のＴＦＴの作製方法が示されている。この構造では、Ｓｉ膜１４内に、ゲート電極９とオーバーラップするように、ＧＬＯＤ領域と呼ばれる低濃度の不純物領域（図８（ｂ）において低濃度のＰは注入されるが図８（ｃ）において高濃度のＰは注入されない領域）が形成される。あるいは、ＧＯＬＤ領域１８とＬＤＤ領域５との両方が備えられていてもよい。
【００４１】
また、上述においては、ゲート電極９が、チャネル方向に１個形成された場合について述べたが、これに限るものではなく、チャネル方向に複数個形成された場合においても同様の効果を得ることができる。
【００４２】
また、上述においては、半導体装置として、ｎ型のＴＦＴを例にとり説明したが、これに限るものではなく、ｐ型のＴＦＴでも同様の効果を得ることができる。
【００４３】
また、上述においては、半導体層として、多結晶化されたＳｉ膜１４を用いる場合について説明したが、これに限るものではなく、微結晶Ｓｉ、ＳｉＧｅ、またはＺｎＯなどを用いた場合においても同様の効果を得ることができる。
【００４４】
＜実施の形態２＞
実施の形態２では、スリット１７が形成された構造の例について、図６，９〜１２を参照して詳細に説明する。なお、図６においては、実施の形態１で上述したように、チャネル方向にソース領域６の一部とソース領域６側のＬＤＤ領域５の全部と活性領域４の全部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の一部とを横切るようにスリット１７が形成されている。
【００４５】
図９は、図６に示されるＴＦＴの信頼性の評価を示すグラフである。図９においては、横軸にはＴＦＴに形成されたスリット１７の数が、縦軸には所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【００４６】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴのドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて活性領域４の端部ｂのテーパ角は２０°、チャネル長は５μｍ、チャネル幅は１００μｍ、スリット１７の数は０〜３９であった。
【００４７】
図９において、寿命は、スリット１７を形成しない場合の寿命に対する相対値で示しているが、スリット１７を形成することで信頼性が改善されることが分かる。
【００４８】
このように、本実施の形態では、活性領域４にエッチングによりスリット１７を形成することで、信頼性を向上できる。
【００４９】
なお、上述においては、図６を用いて、スリット１７がチャネル方向にソース領域６の一部とソース領域６側のＬＤＤ領域５の全部と活性領域４の全部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の一部とを横切るように形成される場合について説明したが、これに限るものではない。例えば、図１０に示すように、チャネル方向にソース領域６の全部とソース領域６側のＬＤＤ領域５の全部と活性領域４の全部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の全部とを横切るようにスリット１７を形成しても同様の効果を得ることができる。
【００５０】
図６のような構造においては、ＴＦＴのサイズを小さくするために、チャネル長、ソース領域５のチャネル方向の長さ、およびドレイン領域６のチャネル方向の長さを短く設定した場合、スリット１７の端部とＳｉ膜１４の端部ｂとのマージンが小さくなる。図１０に示されるような構造とすることにより、マージンを考慮する必要がなくなるというメリットがある。
【００５１】
なお、図１０の構造については、活性領域４の端部ｂのテーパ角が２０°、チャネル長が５μｍ、チャネル幅が１００μｍ、スリット１７の数が１９のＴＦＴを作製し、信頼性の評価を行った結果、図６の場合と同程度の信頼性が得られることを確認した。
【００５２】
また、図６，１０の構造に限らず、あるいは、スリット１７を、ソース領域６およびドレイン領域７を横切ることなく活性領域４の全部を横切りソース領域６側のＬＤＤ領域５からドレイン領域７側のＬＤＤ領域５へ達するように形成しても同様の効果を得ることができる。但し、ＬＤＤ領域５のチャネル方向の長さは通常は１μｍ以下と小さいため、このような構成にするのは難しいという問題がある。また、チャネル方向に、１個に限らず複数個のスリット１７が並ぶように形成しても同様の効果を得ることができる。但し、チャネル長が短い場合、複数個のスリット１７が並ぶように形成するのは難しいという問題がある。
【００５３】
また、図１１に示されるように、スリット１７は、チャネル方向に活性領域４の一部のみを横切るように（すなわち活性領域４内のみに）形成されてもよい。
【００５４】
図１２は、図１１の構造について、活性領域４の端部ｂのテーパ角が２０°、チャネル長が５μｍ、チャネル幅が１００μｍ、スリット１７の数が１９のＴＦＴを作製し、信頼性の評価を行った結果を示すグラフである。図１１の構造においては、図６の構造と比べて、若干信頼性が向上することが分かる（図１２において、寿命は、図６の構造を有する場合の寿命に対する相対値で示している）。これは、スリット１７を活性領域４内すなわちチャネル内に形成することにより、スリット１７のチャネル幅方向の端部もチャネル内に形成され信頼性の向上に寄与するためと考えられる。
【００５５】
＜実施の形態３＞
実施の形態３では、スリット１７が形成された構造の他の例について、図１３〜１６を参照して詳細に説明する。
【００５６】
図１３は、本実施の形態に係る半導体装置としてのＴＦＴの構造を示す断面図である。図１３は、図６において、スリット１７を、チャネル方向に活性領域４の一部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の一部とを横切るように形成させたものである。すなわち、図１３においては、図６に比較して、スリット１７の中央が活性領域４の中央に対してドレイン領域７側に偏って配置されている。
【００５７】
図１４は、図１３に示されるＴＦＴの信頼性の評価を示すグラフである。図１４においては、図６，１３の構造を有する場合について、所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【００５８】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴのドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて、活性領域４の端部ｂのテーパ角は２０°、チャネル長は５μｍ、チャネル幅は１００μｍ、スリット１７の数は１９、ゲート電極９の端部とスリット１７との距離は１μｍであった。
【００５９】
図１４において、寿命は、図６の構造を有する場合の寿命に対する相対値で示しているが、電圧が印加されるドレイン領域７側にスリット１７を設けることにより、接地されるソース領域６側にはスリット１７を設けなくても、ソース領域６側にスリット１７を設けた場合と同等の信頼性を得ることができることが分かる。これは、以下のように説明することができる。
【００６０】
すなわち、ドレイン領域７側に高電圧を印加する場合には、ドレイン領域７側でインパクトイオン化による電子・正孔対が生成される。再結合が生成されるドレイン領域７側に正孔の再結合を促進するスリット１７を形成することにより、ソース領域７側にスリット１７を設けた場合と同等の信頼性の改善効果を得ることができる。
【００６１】
このようなスリット１７あるいは（アイランド状の）Ｓｉ膜１４の（テーパ状の端部ｂ）は、ＴＦＴの静特性に影響を与えることになる。ゲート電極９に電圧が印加されると、スリット１７あるいはＳｉ膜１４の端部ｂにおいてもキャリアが誘起され、ソース・ドレイン間の電子の伝導に寄与するが、通常の部分と比べてしきい値電圧が低くなる減少が観察される。これは、以下のように説明される。
【００６２】
スリット１７あるいはＳｉ膜１４の端部では、多結晶Ｓｉの膜厚が薄いため、膜厚方向への空乏層の拡がりが制限され、しきい値電圧が低くなる。また、端部では形状的に電界集中が起こり易いため、しきい値電圧が低くなる。その結果、ＴＦＴの静特性は、正常なＴＦＴの静特性に、これよりしきい値が低いスリット１７あるいはＳｉ膜１４の端部における静特性を足し合わせたものとなる。その結果、図６の構造では、図１５（ａ）に示すように、ゲート電圧に対するドレイン電流の変化が不規則となるという問題がある。一方、図１３の構造では、ソース領域６にスリット１７を設けていないため、図１５（ｂ）に示すように、スリット１７の端部の影響を低減することができるという利点がある。また、ソース領域６側における電流密度を低くする効果もある。これにより、ドレイン電流を安定化させることができる。
【００６３】
このように、本実施の形態では、活性領域４にエッチングによりスリット１７を形成することで、信頼性を向上できる。
【００６４】
なお、上述においては、図１３を用いて、スリット１７を活性領域４からドレイン領域７へ達するように形成する場合について説明したが、これに限るものでない。すなわち、スリット１７を、図１１に示されるように活性領域４内のみに形成しても、あるいは、図１６に示されるようにドレイン領域７の全部を横切るように形成しても、同様の効果を得ることができる。
【００６５】
＜実施の形態４＞
実施の形態４では、図６の構造におけるＳｉ膜１４の端部ｂのテーパ角とＴＦＴの信頼性すなわち寿命との関係について、図１７〜１８を参照して詳細に説明する。
【００６６】
以下、図１７を参照して、テーパ角を制御する手法について説明する。
【００６７】
図１７（ａ）に示されるように、多結晶化されたアイランド状のＳｉ膜１４を形成する際には、まず、Ｓｉ膜１４上にレジスト１５を塗布・ベークし、次に露光・現像することでレジストパターンを形成する。露光の際にハーフトーンマスク１９を用いることにより、レジストパターンの端部の露光量を連続的に変化させることができる。
【００６８】
その結果、図１７（ｂ）に示されるように、パターンの端部では、端に近づくにつれてレジスト１５の膜厚が薄くなるようなレジスト１５の断面形状を得ることができる。この断面形状は、ハーフトーンマスク１９の設計により制御することができる。このレジスト１５をマスクとしてＳｉ膜１４のドライエッチングを行う。
【００６９】
図１７（ｃ）に示されるように、Ｓｉ膜１４のドライエッチングの際には、レジスト１５も若干エッチングされる。レジスト１５の選択比は一般に１０程度である。パターンの端部ではレジスト１５の膜厚が薄くなっているため、エッチングが進行するにつれて端部より徐々にレジスト１５が消失し、下地のＳｉ膜１４のエッチングが起こる。その結果、端部がテーパ形状となったアイランド状のＳｉ膜１４を形成することができる。Ｓｉ膜１４の端部ｂのテーパ角はレジスト１５の端部の断面形状により変化させることができる。即ち、ハーフトーンマスク１９の設計により制御することができる。また、テーパ角は、エッチングの選択比にも依存する。
【００７０】
図１８は、図６に示されるＴＦＴの信頼性の評価を示すグラフである。図１８においては、横軸にはＴＦＴの活性領域４におけるスリット１７の端部あるいは多結晶化されたアイランド状のＳｉ膜１４の端部ｂのテーパ角が、縦軸には所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【００７１】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴ１００のドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて、テーパ角は１５〜６０°、チャネル長は５μｍ、チャネル幅は１００μｍ、スリット１７の数は１９であった。
【００７２】
図１８において、寿命は、テーパ角が２０°の場合の寿命に対する相対値で示しているが、テーパ角が小さくなると信頼性が高くなることが分かる。
【００７３】
以上より、活性領域４におけるスリット１７の端部あるいは多結晶化されたアイランド状のＳｉ膜１４の端部ｂのテーパ角を小さくすることにより、信頼性を向上できることがわかる。なお、今回は、スリット１７を設けた図６のＴＦＴについて述べたが、これに限るものではなく、スリット１７を設けていないＴＦＴにおいても同様の効果を得ることができる。
【００７４】
また、スリット１７の端部のテーパ角は、全てのＴＦＴで同じ値にする必要はなく、必要に応じて制御することができる。
【００７５】
また、実施の形態２で上述したように、活性領域４にスリット１７を設けることで信頼性を向上でき、スリット１７の数が多いほど信頼性は向上するが、スリット１７の数を増やすとＴＦＴの占有面積が増えるという問題がある。テーパ角を小さくすることで、スリット１７の数が少ない場合でも、多い場合と同等の信頼性を得ることができ、ＴＦＴの占有面積を小さくできるメリットがある。このような効果は特にチャネル幅が大きいＴＦＴで顕著となる。逆に、チャネル幅は小さいＴＦＴでは、既に高い信頼性が得られており、テーパ角を小さくする必要はない。このように、チャネル幅に応じてテーパ角を小さくすることによりＴＦＴの占有面積を効果的に減らすことができるとともにマスク設計の負荷を小さくすることができる。
【００７６】
このように、本実施の形態では、端部のテーパ角をチャネル幅に応じて定めることにより、マスク設計の負荷を低減しつつ信頼性を向上できる。
【００７７】
なお、上述においては、図６の構造においてテーパ角を変化させる場合について説明したが、図６に限らず、あるいは図１６の構造においてテーパ角を変化させてもよい。図１６の構造においては、活性領域４におけるスリット１７の端部のテーパ角を、多結晶化されたアイランド状のＳｉ膜１４の端部ｂのテーパ角より小さくすることで、端部がトランジスタ特性に与える影響を更に小さくすることができる。また、図６の構造においても、ドレイン領域７側のスリット１７の端部のテーパ角を、Ｓｉ膜１４の端部ｂのテーパ角より小さくすることで、同様に端部がトランジスタ特性に与える影響を小さくすることができる。
【００７８】
＜実施の形態５＞
実施の形態１〜４では、ＴＦＴにおいて、Ｓｉ膜１４の全部が膜厚方向にエッチング除去されたスリット１７を設けることにより信頼性を高める場合について説明した。しかし、Ｓｉ膜１４の全部が膜厚方向にエッチング除去されたスリット１７に限らず、以下で図１９〜２１を参照して詳細に説明するように、Ｓｉ膜１４の一部が膜厚方向にエッチング除去されることにより凹状に窪んだ凹部領域を設けてもよい。この凹部領域は、スリット１７と同様に、凹部領域による半導体層の断面形状がテーパ状である端部を有するか、あるいは、基板１あるいは下地ＳｉＮ膜２、下地ＳｉＯ2膜３と鋭角をなす面を有するように、エッチングで形成された領域であればよい。
【００７９】
図１９は、実施の形態５に係る半導体装置としてのＴＦＴの構造を示す上面図である。図１９は、図６において、Ｓｉ膜１４の全部が膜厚方向にエッチング除去されたスリット１７に代えて、Ｓｉ膜１４の一部が膜厚方向にエッチング除去された凹部ｃを設けたものである（なお、凹部ｃは、活性領域４に設けられた活性領域凹部４ｃ、ＬＤＤ領域５に設けられたＬＤＤ領域凹部５ｃ、ソース領域６に設けられたソース領域凹部６ｃ、およびドレイン領域７に設けられたドレイン領域凹部７ｃを総称したものである）。また、図２０は、図１９のＡ−Ａ’断面図である。
【００８０】
次に、図１９〜２０のＴＦＴの製造方法について説明する。
【００８１】
まず、実施の形態１に係る図３（ａ）と同様に、基板１上に、下地ＳｉＮ膜２、下地ＳｉＯ2膜３、Ｓｉ膜１４を順次形成し、Ｓｉ膜１４を熱処理し多結晶化させた。
【００８２】
次に、実施の形態１に係る図３（ａ）と同様に、写真製版によりレジストを形成し、Ｓｉ膜１４を、このレジストをマスクとしてドライエッチングすることによりアイランド状に加工した。この時、レジストの断面形状を調節することにより、Ｓｉ膜１４の端部がテーパ状になるようにエッチング加工を行ってもよい。そして、アッシングおよび薬液処理によりレジストを除去した。
【００８３】
次に、写真製版により、凹部ｃに対応するパターンを有するレジストを形成し、Ｓｉ膜１４を、このレジストをマスクとして膜厚方向に途中までドライエッチングすることにより、Ｓｉ膜１４に凹部ｃを形成した。そして、アッシングおよび薬液処理によりレジストを除去した。
【００８４】
すなわち、凹部ｃの形成は、スリット１７の形成とは異なり、ドライエッチングを途中で止める必要があるので、端部ｂの形成と同一の工程で同一のレジストを共用して行うことはできず、凹部ｃに対応するパターンを有するレジストを別途形成する必要がある。
【００８５】
なお、今回は、上記のエッチングのための２回の写真製版は、露光プロセスを２回行うことにより実施したが、これに限らず、あるいは、ハーフトーンマスク１９を用いてレジストの断面形状を調節することにより、Ｓｉ膜１４をアイランド状に加工し端部をテーパ状にする際に、同時に凹部ｃを形成してもよい。これにより、露光プロセスの回数を１回に減らすことができる。
【００８６】
次に、実施の形態１に係る図３（ａ）〜（ｄ）と同様に、ゲート絶縁膜８の形成からパッシベーション膜１３の形成までを行った。
【００８７】
図２１は、以上のプロセスにより形成されたＴＦＴの信頼性の評価を示すグラフである。図２１においては、横軸には活性領域４全体のＳｉ膜の表面積のうちテーパ状の端部ｂおよび凹部ｃのＳｉ膜の表面積が占める割合（以下では端部凹部面積割合とも呼ぶ）が、縦軸には所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【００８８】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴのドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて、活性領域４の端部ｂのテーパ角は６０°、チャネル長は５μｍ、チャネル幅は１００〜５００μｍ、凹部ｃの幅は３μｍ、凹部ｃの数は１〜３０であった。なお、Ｓｉ膜１４のうち、凹部ｃが形成された部分は、チャネル幅から除外して見積もられている。
【００８９】
図２１において、寿命は、チャネル幅が５００μｍで凹部ｃを形成していない場合の寿命に対する相対値で示しているが、端部凹部面積割合が増えると、信頼性が向上することが分かる。図２１に示されるように、端部凹部面積割合を２％以上とすることにより信頼性を向上でき、端部凹部面積割合が１０％を超えるとその効果は顕著となる。
【００９０】
このように、本実施の形態では、活性領域４にエッチングにより凹部ｃを形成することで、信頼性を向上できる。
【００９１】
なお、上述においては、半導体装置として、ＬＤＤ領域５を有する（ＬＤＤ構造）ＴＦＴを例にとり説明したが、ＬＤＤ構造に限るものではなく、図７〜９にそれぞれ示されるように、ＬＤＤ領域５を有さないsingle-drain構造、ＬＤＤ領域５に代えてＧＯＬＤ領域１８を有するＧＯＬＤ構造あるいは、ＧＯＬＤ領域１８とＬＤＤ領域５との両方を備えた構造においても、同様の効果を得ることができる。
【００９２】
また、上述においては、ゲート電極９が、チャネル方向に１個形成された場合について述べたが、これに限るものではなく、チャネル方向に複数個形成された場合においても同様の効果を得ることができる。
【００９３】
また、上述においては、半導体装置として、ｎ型のＴＦＴを例にとり説明したが、これに限るものではなく、ｐ型のＴＦＴでも同様の効果を得ることができる。
【００９４】
また、上述においては、半導体層として、多結晶化されたＳｉ膜１４を用いる場合について説明したが、これに限るものではなく、微結晶Ｓｉ、ＳｉＧｅ、またはＺｎＯなどを用いた場合においても同様の効果を得ることができる。
【００９５】
＜実施の形態６＞
実施の形態６では、図１９の構造におけるＳｉ膜１４の凹部ｃの数とＴＦＴの信頼性すなわち寿命との関係について、図２２〜２６を参照して詳細に説明する。
【００９６】
図２２においては、横軸にはＴＦＴのＳｉ膜１４の凹部ｃの数が、縦軸には所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【００９７】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴ１００のドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて、活性領域４の端部ｂのテーパ角は６０°、チャネル長は５μｍ、チャネル幅は１００μｍ、凹部ｃの幅は３μｍ、凹部ｃの数は０〜６であった。
【００９８】
図２２において、寿命は、凹部ｃを形成していない場合の寿命に対する相対値で示しているが、凹部ｃの数が増えると、信頼性が向上することが分かる。
【００９９】
なお、上述においては、図１９を用いて、凹部ｃがチャネル方向にソース領域６の一部とソース領域６側のＬＤＤ領域５の全部と活性領域４の全部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の一部とを横切るように形成される場合について説明したが、これに限るものでない。例えば、図２３に示すように、チャネル方向にソース領域６の全部とソース領域６側のＬＤＤ領域５の全部と活性領域４の全部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の全部とを横切るように凹部ｃを形成しても同様の効果を得ることができる。
【０１００】
図１９のような構造においては、ＴＦＴのサイズを小さくするために、チャネル長、ソース領域５のチャネル方向の長さ、およびドレイン領域６のチャネル方向の長さを短く設定した場合、凹部ｃの端部とＳｉ膜１４の端部ｂとのマージンが小さくなる。図２３に示されるような構造とすることにより、マージンを考慮する必要がなくなるというメリットがある。
【０１０１】
なお、図２３の構造については、活性領域４の端部ｂのテーパ角が６０°、チャネル長が５μｍ、チャネル幅が１００μｍ、凹部ｃの幅が３μｍ、凹部ｃの数が４のＴＦＴを作製し、信頼性の評価を行った結果、図１９の場合と同程度の信頼性が得られることを確認した。
【０１０２】
また、図１９，２３の構造に限らず、あるいは、図２４に示されるように、凹部ｃを、ソース領域６およびドレイン領域７を横切ることなく活性領域４の全部を横切りソース領域６側のＬＤＤ領域５からドレイン領域７側のＬＤＤ領域５へ達するように形成しても同様の効果を得ることができる。但し、ＬＤＤ領域５のチャネル方向の長さは通常は１μｍ以下と小さいため、このような構成にするのは難しいという問題がある。また、図２５に示されるように、チャネル方向に、１個に限らず複数個の凹部ｃが並ぶように形成しても同様の効果を得ることができる。
【０１０３】
また、図２６に示されるように、凹部ｃは、チャネル方向に活性領域４の一部のみを横切るように（すなわち活性領域４内のみに）形成されてもよい。
【０１０４】
このように、本実施の形態では、活性領域４にエッチングにより凹部ｃを形成することで、信頼性を向上できる。
【０１０５】
＜実施の形態７＞
実施の形態７では、凹部ｃが形成された構造の他の例について、図２７〜２８を参照して詳細に説明する。なお、図２７等は、実施の形態３に係る図１３等において、スリット１７に代えて凹部ｃを形成させたものである。
【０１０６】
図２７は、本実施の形態に係る半導体装置としてのＴＦＴの構造を示す上面図である。図２７は、図１９において、凹部ｃを、チャネル方向に活性領域４の一部とドレイン領域７側のＬＤＤ領域５の全部とドレイン領域７の一部とを横切るように形成させたものである。すなわち、図２７においては、図１９に比較して、凹部ｃの中央が活性領域４の中央に対してドレイン領域７側に偏って配置されている。
【０１０７】
図２８は、図２７に示されるＴＦＴの信頼性の評価を示すグラフである。図２８においては、図１９，２７の構造を有する場合について、所定のストレス条件でストレスを与えられた場合におけるＴＦＴの寿命が、それぞれ示されている。
【０１０８】
なお、ストレス条件としては、ゲート電圧を１Ｖとし、ドレイン電圧を１５Ｖとし、ソース接地とした。そして、ストレス印加前後におけるＴＦＴのドレイン電流−ゲート電圧特性を測定し、ゲート電圧が１０Ｖでドレイン電圧が１Ｖの場合にドレイン電流が１０％変化したときのストレス時間を寿命として見積もった。また、評価したＴＦＴのサンプルにおいて、活性領域４の端部ｂのテーパ角は６０°、チャネル長は５μｍ、チャネル幅は１００μｍ、凹部ｃの幅は３μｍ、凹部ｃの数は４、ゲート電極９の端部と凹部ｃとの距離は１μｍであった。
【０１０９】
図２８において、寿命は、図１９の構造を有する場合の寿命に対する相対値で示しているが、電圧が印加されるドレイン領域７側に凹部ｃを設けることにより、接地されるソース領域６側には凹部ｃを設けなくても、ソース領域６側に凹部ｃを設けた場合と同等の信頼性を得ることができることが分かる。これは、以下のように説明することができる。
【０１１０】
すなわち、ドレイン領域７側に高電圧を印加する場合には、ドレイン領域７側でインパクトイオン化による電子・正孔対が生成される。再結合が生成されるドレイン領域７側に正孔の再結合を促進する凹部ｃを形成することにより、ソース領域７側に凹部ｃを設けた場合と同等の信頼性の改善効果を得ることができる。
【０１１１】
このような凹部ｃあるいは（アイランド状の）Ｓｉ膜１４の（テーパ状の端部ｂ）は、ＴＦＴの静特性に影響を与えることになる。ゲート電極９に電圧が印加されると、凹部ｃあるいはＳｉ膜１４の端部ｂにおいてもキャリアが誘起され、ソース・ドレイン間の電子の伝導に寄与するが、通常の部分と比べてしきい値電圧が低くなる減少が観察される。これは、以下のように説明される。
【０１１２】
凹部ｃあるいはＳｉ膜１４の端部では、多結晶Ｓｉの膜厚が薄いため、膜厚方向への空乏層の拡がりが制限され、しきい値電圧が低くなる。また、端部では形状的に電界集中が起こり易いため、しきい値電圧が低くなる。その結果、ＴＦＴの静特性は、正常なＴＦＴの静特性に、これよりしきい値が低い凹部ｃあるいはＳｉ膜１４の端部における静特性を足し合わせたものとなる。その結果、図１９の構造では、ゲート電圧に対するドレイン電流の変化が不規則となるという問題がある。一方、図２７の構造では、ソース領域６に凹部ｃを設けていないため、凹部ｃの影響を低減することができるという利点がある。また、ソース領域６側における電流密度を低くする効果もある。これにより、ドレイン電流を安定化させることができる。
【０１１３】
このように、本実施の形態では、活性領域４にエッチングにより凹部ｃを形成することで、信頼性を向上できる。
【０１１４】
なお、上述においては、図２７を用いて、凹部ｃを活性領域４からドレイン領域７へ達するように形成する場合について説明したが、これに限るものでない。すなわち、凹部ｃを、図２６に示されるように活性領域４内のみに形成しても、あるいは、ドレイン領域７の全部を横切るように形成しても、同様の効果を得ることができる。
【０１１５】
＜実施の形態８＞
実施の形態１では、図３を参照して、ｎ型の１個のＴＦＴの製造方法について説明したが実施の形態８では、図２９〜３７を参照して、複数個のｎ型およびｐ型のＴＦＴの製造方法について説明する。
【０１１６】
まず、図２９を参照して、実施の形態１に係る図３（ａ）と同様に、基板１上に、下地ＳｉＮ膜２、下地ＳｉＯ2膜３、Ｓｉ膜１４を順次形成し、Ｓｉ膜１４を熱処理し多結晶化させた。
【０１１７】
次に、写真製版によりレジスト（図示しない）を形成し、Ｓｉ膜１４を、このレジストをマスクとしてドライエッチングすることによりアイランド状に加工した。この時、レジストの断面形状を調節することにより、Ｓｉ膜１４の端部がテーパ状になるようにエッチング加工を行った。また、複数個のＴＦＴが形成されるＳｉ膜１４のうち、チャネル幅が２０μｍを超えるｎ型のＴＦＴが形成される領域においては、同一の工程で同一のレジストを共用して、Ｓｉ膜１４の所定の領域を下地ＳｉＯ2膜３に達するまでエッチングすることによりスリット１７を形成した。そして、アッシングおよび薬液処理によりレジストを除去した。
【０１１８】
次に、Ｓｉ膜１４上に、プラズマＣＶＤ法により、１００ｎｍのＳｉＯ2膜からなるゲート絶縁膜８を形成した。プラズマＣＶＤ法の原料としては、ＴＥＯＳおよびＯ2を用いた。
【０１１９】
次に、しきい値を制御するために、アイランド状のＳｉ膜１４にＢを注入した。注入条件としては、注入量を１Ｅ１２ａｔｏｍ／ｃｍ2とし、加速エネルギーを６０ｅＶとした。なお、この工程は必要に応じて省いてもよい。
【０１２０】
次に、図３０を参照して、ゲート絶縁膜８上の全面に、スパッタにより、２００ｎｍのＣｒを形成した。そして、写真製版によりレジスト１５ａを形成し、レジスト１５ａをマスクとしてＣｒをウェットエッチングすることにより、ｐ型のＴＦＴ用のゲート電極９を形成した。このゲート電極９の幅によりｐ型のＴＦＴのチャネル長が定められるが、今回は、ゲート電極９の幅を５μｍとした。なお、ｎ型のＴＦＴが形成される領域は、全面がＣｒで覆われているものとする。
【０１２１】
次に、図３１を参照して、アッシングおよび薬液処理によりレジスト１５ａを除去した後、ゲート電極９（すなわちＣｒ）をマスクとしてＳｉ膜１４へＢを注入した。注入条件としては、注入量を１Ｅ１５ａｔｏｍ／ｃｍ2とし、加速エネルギーを６０ｅＶとした。これにより、Ｓｉ膜１４内において比較的に不純物濃度が高いｐ型のＴＦＴ用のソース領域６およびドレイン領域７を形成することができた。なお、ｎ型のＴＦＴが形成される領域は、全面がＣｒで覆われているので、Ｂは注入されない。
【０１２２】
次に、図３２を参照して、写真製版によりレジスト１５ｂを形成し、レジスト１５ｂをマスクとしてＣｒをウェットエッチングすることにより、ｎ型のＴＦＴ用のゲート電極９を形成した。このゲート電極９の幅によりｎ型のＴＦＴのチャネル長が定められるが、今回は、ゲート電極９の幅を５μｍとした。なお、ｐ型のＴＦＴが形成される領域は、全面がレジスト１５ｂで覆われているものとする。
【０１２３】
次に、図３３を参照して、アッシングおよび薬液処理によりレジスト１５ｂを除去した後、ゲート電極９をマスクとしてＳｉ膜１４へＰを注入した。注入条件としては、注入量を１Ｅ１３ａｔｏｍ／ｃｍ2とし、加速エネルギーを８０ｅＶとした。なお、この注入はＬＤＤ注入と呼ばれ、後の工程で形成されるＬＤＤ領域５の不純物濃度は、このときの不純物濃度により定められる。また、このとき、ｐ型のＴＦＴ用のソース領域６およびドレイン領域７にもＰが注入されるが、このＰの濃度は注入済みのＢの濃度に比較して低いので影響はない。
【０１２４】
次に、図３４を参照して、写真製版によりレジスト１５ｃを形成し、レジスト１５ｃをマスクとしてＳｉ膜１４へＰを注入した。注入条件としては、注入量を１Ｅ１４ａｔｏｍ／ｃｍ2とし、加速エネルギーを８０ｅＶとした。これにより、Ｓｉ膜１４内において、（Ｐが注入された）比較的に不純物濃度が高いｎ型のＴＦＴ用のソース領域６およびドレイン領域７と（Ｐが注入されない）比較的に不純物濃度が低いｎ型のＴＦＴ用のＬＤＤ領域５とを形成することができた。今回は、ＬＤＤ長を１μｍに設定した。なお、ｐ型のＴＦＴが形成される領域は、全面がレジスト１５ｃで覆われているので、Ｐは注入されない。
【０１２５】
次に、図３５を参照して、アッシングおよび薬液処理によりレジスト１５ｃを除去した後、プラズマＣＶＤ法により、ゲート絶縁膜８およびゲート電極９を覆うように、４００ｎｍのＳｉＯ2膜からなる層間絶縁膜１０を形成した。そして、図３６を参照して、、写真製版によりレジスト（図示しない）を形成し、このレジストをマスクとして層間絶縁膜１０およびゲート絶縁膜８をドライエッチングすることにより、接続孔を形成した。さらに、ＣｒとＡｌとの積層膜を形成し、この積層膜に写真製版およびウェットエッチングを行うことにより、接続部１６、ソース電極１１、およびドレイン電極１２を形成した。
【０１２６】
最後に、図３７を参照して、プラズマＣＶＤ法により、２００ｎｍのＳｉＮからなるパッシベーション膜１３を形成した。
【０１２７】
以上のプロセスにより、基板１上に複数個のｎ型およびｐ型のＴＦＴを形成することができた。ｎ型のＴＦＴにおいて、端部面積割合を２％以上とすることにより信頼性を向上できる。
【０１２８】
なお、端部面積割合は、全てのｎ型のＴＦＴにおいて２％以上であってもよいが、あるいは、ソース・ドレイン間に高電圧が印加されるｎ型のＴＦＴのみにおいて２％以上であってもよい。
【０１２９】
例えば、液晶ディスプレイ用のＴＦＴアレイ基板の場合、大きく画素部、ソースドライバー部、ゲートドライバー部及びロジック回路部に分けられる。このうち、画素部およびソースドライバー部は、画像信号が入力されるので、ソース・ドレイン間に印加される電圧は低電圧である。これに対し、ゲートドライバー部は、ゲート信号を出力するので、ソース・ドレイン間に印加される電圧は高電圧である。従って、ゲートドライバー部には本発明によるＴＦＴを適用し、画素部やソースドライバー部には通常のＴＦＴを適用してもよい。ロジック回路は、消費電力などを考慮し、通常は低電圧で駆動される。但し、この場合には２種類の電源を用意する必要が出てくる。電源ラインを１種類とする場合は、ロジック回路も高電圧で駆動されるので、ソース・ドレイン間に高電圧が印加される。このような場合には、ロジック回路にも本発明によるＴＦＴを適用すればよい。
【０１３０】
このように、回路ブロックにより扱う電圧が異なるので、それに応じて適切に本発明によるＴＦＴを使用することで、信頼性を高めるとともに、ＴＦＴの占有面積の増加を最小限に留めることができる。
【０１３１】
このように、本実施の形態では、複数個のＴＦＴにおいて、活性領域４にエッチングによりスリット１７を形成することで、信頼性を向上できる。
【０１３２】
なお、上述においては、複数個のｎ型およびｐ型のＴＦＴの製造方法において、複数個のＴＦＴが形成されるＳｉ膜１４のうちチャネル幅が２０μｍを超えるｎ型のＴＦＴが形成される領域に、Ｓｉ膜１４の全部が膜厚方向にエッチング除去されたスリット１７を形成する場合について説明した。しかし、スリット１７に代えて、Ｓｉ膜１４が膜厚方向に途中までエッチング除去された凹部ｃを形成することにより、信頼性を向上させてもよい。この凹部ｃは、実施の形態５で上述したような工程をチャネル幅が２０μｍを超えるｎ型のＴＦＴが形成される領域に対して施すことにより、形成できる。但し、実施の形態５で上述したように、凹部ｃの形成は、スリット１７の形成とは異なり、ドライエッチングを途中で止める必要があるので、端部ｂの形成と同一の工程で同一のレジストを共用して行うことはできず、凹部ｃに対応するパターンを有するレジストを別途形成する必要がある。
【図面の簡単な説明】
【０１３３】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の構造を示す上面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の信頼性の評価を示すグラフである。
【図５】実施の形態１に係る半導体装置の信頼性の評価を示すグラフである。
【図６】実施の形態１に係る半導体装置の構造を示す上面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態２に係る半導体装置の信頼性の評価を示すグラフである。
【図１０】実施の形態２に係る半導体装置の構造を示す上面図である。
【図１１】実施の形態２に係る半導体装置の構造を示す上面図である。
【図１２】実施の形態２に係る半導体装置の信頼性の評価を示すグラフである。
【図１３】実施の形態３に係る半導体装置の構造を示す上面図である。
【図１４】実施の形態３に係る半導体装置の信頼性の評価を示すグラフである。
【図１５】実施の形態３に係る半導体装置のドレイン電流の変化を示すグラフである。
【図１６】実施の形態３に係る半導体装置の構造を示す上面図である。
【図１７】実施の形態４に係る半導体装置の製造方法においてテーパ角を制御する手法を示す断面図である。
【図１８】実施の形態４に係る半導体装置の信頼性の評価を示すグラフである。
【図１９】実施の形態５に係る半導体装置の構造を示す上面図である。
【図２０】実施の形態５に係る半導体装置の構造を示す断面図である。
【図２１】実施の形態５に係る半導体装置の信頼性の評価を示すグラフである。
【図２２】実施の形態６に係る半導体装置の信頼性の評価を示すグラフである。
【図２３】実施の形態６に係る半導体装置の構造を示す上面図である。
【図２４】実施の形態６に係る半導体装置の構造を示す上面図である。
【図２５】実施の形態６に係る半導体装置の構造を示す上面図である。
【図２６】実施の形態６に係る半導体装置の構造を示す上面図である。
【図２７】実施の形態７に係る半導体装置の構造を示す上面図である。
【図２８】実施の形態７に係る半導体装置の信頼性の評価を示すグラフである。
【図２９】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３０】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３１】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３２】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３３】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３４】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３５】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３６】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【図３７】実施の形態８に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１３４】
１  基板、２  下地ＳｉＮ膜、３  下地ＳｉＯ2膜、４  活性領域、４ａ  活性領域本体、４ｂ  活性領域端部、４ｃ  活性領域凹部、５  ＬＤＤ領域、５ａ  ＬＤＤ領域本体、５ｂ  ＬＤＤ領域端部、５ｃ  ＬＤＤ領域凹部、６  ソース領域、６ａ  ソース領域本体、６ｂ  ソース領域端部、６ｃ  ソース領域凹部、７  ドレイン領域、７ａ  ドレイン領域本体、７ｂ  ドレイン領域端部、７ｃ  ドレイン領域凹部、８  ゲート絶縁膜、９  ゲート電極、１０  層間絶縁膜、１１  ソース電極、１２  ドレイン電極、１３  パッシベーション膜、１４  Ｓｉ膜、１５  レジスト、１６  接続部、１７  スリット、１８  ＧＯＬＤ領域、１９  ハーフトーンマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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