(57)【要約】【解決手段】  二重ＣＥＳＬ（コンタクトエッチストップ層）プロセスは、（１）その上に第一装置領域、第二装置領域、及び第一と第二装置領域の間のＳＴＩ（シャロートレンチ分離）領域を有する基板を提供する段階と、（２）基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、（３）基板の上にかける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、ＳＴＩ領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域のチャネル領域に横方向に第一応力を引き起こすことを目的として、第二装置領域の近傍に設けられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
二重コンタクトエッチストップ層（二重ＣＥＳＬ）プロセスであって、
その上に第一装置領域、第二装置領域、及び前記第一装置領域と第二装置領域との間のシャロートレンチ分離（ＳＴＩ）領域を有する基板を提供する段階と、
前記基板にかける第一応力を有し、前記第二装置領域を覆わない第一応力付与膜を形成する段階と、
前記基板にかける第二応力を有し、前記第一装置領域を覆わない第二応力付与膜を形成する段階と、
を含み、
前記第一応力付与膜と前記第二応力付与膜とのオーバーラップ境界は、前記ＳＴＩ領域の直上の方向に製作され、
前記オーバーラップ境界は、前記第二装置領域のチャネル領域に横方向に前記第一応力を引き起こすことを目的として、前記第二装置領域の近傍に配置される、二重ＣＥＳＬプロセス。
【請求項２】
前記ＳＴＩ領域の下にウェル境界が位置し、
前記オーバーラップ境界は、前記ウェル境界と整列しない、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項３】
前記オーバーラップ境界と、前記ＳＴＩと前記第二装置領域の境界との間隔ｓは、前記第一装置領域と前記第二装置領域との間隔ｗの１／４より小さいかまたはそれに等しい（ｓ≦１／４ｗ）、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項４】
前記第一装置領域はＮＭＯＳ装置領域であり、
前記第二装置領域はＰＭＯＳ装置領域である、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項５】
前記第一応力付与膜は、引張コンタクトエッチストップ層（Ｔ−ＣＥＳＬ）である、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項６】
前記第一応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項５に記載の二重ＣＥＳＬプロセス。
【請求項７】
前記第二応力付与膜は、圧縮コンタクトエッチストップ層（Ｃ−ＣＥＳＬ）である、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項８】
前記第二応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項７に記載の二重ＣＥＳＬプロセス。
【請求項９】
前記第一応力は、引張応力である、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項１０】
前記横方向は、チャネル幅方向である、請求項１に記載の二重ＣＥＳＬプロセス。
【請求項１１】
二重コンタクトエッチストップ層（二重ＣＥＳＬ）プロセスであって、
その上に第一装置領域、第二装置領域、及び前記第一装置領域と前記第二装置領域とのの間のシャロートレンチ分離（ＳＴＩ）領域を有する基板を提供する段階と、
前記基板にかける第一応力を有し、前記第二装置領域を覆わない第一応力付与膜を形成する段階と、
前記基板にかける第二応力を有し、前記第一装置領域を覆わない第二応力付与膜を形成する段階と、
を含み、
前記第一装置領域、前記第二装置領域、及び前記ＳＴＩ領域の上に、ゲート構造が覆い被さり、
前記ゲート構造は、前記ＳＴＩ領域の上で、前記第一装置領域と前記第二装置領域のほぼ中点にコンタクト領域を含み、
前記第一応力付与膜と前記第二応力付与膜とのオーバーラップ境界は、前記ＳＴＩ領域の直上の方向に製作され、
前記オーバーラップ境界は、前記第二装置領域の近傍に配置され、前記コンタクト領域と重ならない、二重ＣＥＳＬプロセス。
【請求項１２】
前記ＳＴＩ領域の下にウェル境界が位置し、
前記オーバーラップ境界は、前記ウェル境界と整列しない、請求項１１に記載の二重ＣＥＳＬプロセス。
【請求項１３】
前記オーバーラップ境界と、前記ＳＴＩと前記第二装置領域の境界との間隔ｓは、前記第一装置領域と前記第二装置領域の間隔ｗの１／４より小さいかまたはそれに等しい（ｓ≦１／４ｗ）、請求項１１に記載の二重ＣＥＳＬプロセス。
【請求項１４】
前記第一装置領域はＮＭＯＳ装置領域であり、
前記第二装置領域はＰＭＯＳ装置領域である、請求項１１に記載の二重ＣＥＳＬプロセス。
【請求項１５】
前記第一応力付与膜は、引張コンタクトエッチストップ層（Ｔ−ＣＥＳＬ）である、請求項１１に記載の二重ＣＥＳＬプロセス。
【請求項１６】
前記第一応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項１５に記載の二重ＣＥＳＬプロセス。
【請求項１７】
前記第二応力付与膜は、圧縮コンタクトエッチストップ層（Ｃ−ＣＥＳＬ）である、請求項１１に記載の二重ＣＥＳＬプロセス。
【請求項１８】
前記第二応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項１７に記載の二重ＣＥＳＬプロセス。
【請求項１９】
前記第一応力は、引張応力である、請求項１１に記載の二重ＣＥＳＬプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置を製作する方法に関し、特にＮＭＯＳとＰＭＯＳトランジスタのチャネルにひずみをつくる改良された二重ＣＥＳＬ（コンタクトエッチストップ層）技術に関する。
【背景技術】
【０００２】
数十年間、チップメーカーはＭＯＳ（金属酸化膜半導体）トランジスタを小型化することでその速度を上げている。半導体プロセスが６５ｎｍノードまたはそれ以上の４５ｎｍというＶＤＳＭ（ベリーディープサブミクロン）時代に入ると、ＭＯＳトランジスタの駆動電流をいかに増強するかは重要な課題となっている。
【０００３】
装置の性能を改善するために結晶ひずみ技術が開発された。結晶ひずみ技術はＣＭＯＳトランジスタ製作分野において性能を向上させる手段としてますます魅力を増している。半導体結晶にひずみをつくることは結晶を通過する電荷の速度を変える。ひずみは、電子などの電荷がゲートチャネルのシリコン格子を通過することを容易にすることで、ＣＭＯＳトランジスタの効能を向上させる。
【０００４】
一般に、シリコンの中のひずみは種々の方法で引き起こすことができる。例えば、ポリストレッサー（応力膜）またはＣＥＳＬ（コンタクトエッチストップ層）形式の薄膜で生成した応力とトランジスタを囲む構造を利用する方法（いわゆるプロセス誘起ひずみ）、またはシリコンより大きな結晶格子の上にシリコン最上層が成長するようなひずみのあるシリコンウェハーを利用する方法がある。大部分の最先端チップメーカーは製造工程に何らかの形でプロセス誘起応力を適用し、通常は引張窒化膜を用いてＮＭＯＳ装置の性能を改善する。当技術分野で周知のように、引張応力は電子移動度を改善し、圧縮応力は正孔移動度を改善する。
【０００５】
二重ＣＥＳＬ法はＣＭＯＳ装置において応力を引き起こす方法のうち最有力候補のように見える。同方法によれば、トランジスタを形成した後に、ＰＭＯＳ領域に引張窒化膜を張り、マスクをかけてエッチングする。その後、ＮＭＯＳ領域に圧縮窒化膜を張り、マスクをかけてエッチングする。周知のように、ＮＭＯＳトランジスタでは、チャネルと平行な方向の引張応力とウェハー表面と垂直な垂直方向の圧縮応力が好まれる。それに対して、ＰＭＯＳトランジスタでは、電流と平行な方向の圧縮応力が好まれる。電流方向と垂直な面内方向の引張応力は理論的にはＮＭＯＳトランジスタとＰＭＯＳトランジスタに有利であるが、このような効果は従来の局部ひずみ技術では得られにくい。
【０００６】
当業界では常にトランジスタの性能をよくする方法に対する要望がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的の一つは、装置の性能を向上させることを目的として、改良された二重ＣＥＳＬプロセスを提供することである。
【課題を解決するための手段】
【０００８】
特許請求の範囲に記載されている発明によれば、二重ＣＥＳＬ（コンタクトエッチストップ層）プロセスは、（１）その上に第一装置領域、第二装置領域、及び第一装置領域と第二装置領域との間のＳＴＩ（シャロートレンチ分離）領域を有する基板を提供する段階と、（２）基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、（３）基板かける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、ＳＴＩ領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域のチャネル領域に横方向に第一応力を引き起こすことを目的として、第二装置領域の近傍に配置される。
【０００９】
他の態様からでは、本発明による二重ＣＥＳＬプロセスは、（１）その上に第一装置領域、第二装置領域、及び第一装置領域と第二装置領域との間のＳＴＩ領域を有する基板を提供する段階と、（２）基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、（３）基板にかける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。前記第一装置領域、第二装置領域、及びＳＴＩ領域の上に、ゲート構造が覆い被さり、ゲート構造は、ＳＴＩ領域の上で、第一装置領域と第二装置領域のほぼ中点にコンタクト領域を含み、第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、ＳＴＩ領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域の近傍に配置され、コンタクト領域を重ならない。
【発明を実施するための最良の形態】
【００１０】
かかる方法の特徴を詳述する目的で、具体的な実施例を挙げ、図を参照にして以下に説明する。
【００１１】
本発明は、引張ＣＥＳＬと圧縮ＣＥＳＬを用いてそれぞれＮＭＯＳとＰＭＯＳトランジスタチャネルにひずみをつくる改良された二重ＣＥＳＬプロセスに関する。本発明は主にＰＭＯＳの性能を向上させるために使える。ある側面から見れば、本発明はプロセスの複雑さとコストを増加せずにＣＥＳＬプロセスに新しいルールを与える。
【００１２】
説明を明確にする目的で、後掲する方向に関する用語、チャネル長方向、平行方向、ソースからドレインへの方向、電流方向は、まとめて「縦方向」と称し、後掲する方向に関する用語、チャネル幅方向、電流方向と垂直な面内方向、ソースからドレインへの方向と垂直な面内方向、チャネル長方向と垂直な面内方向は、まとめて「横方向」と称する。
【００１３】
以下に図１−７を参照にして本発明による方法の好ましい実施例について詳しく説明する。
【００１４】
図１と図２を参照する。図１は、本発明の好ましい実施例によるＣＭＯＳ装置のレイアウトの一部を示す平面図であり、図２は、図１に示す線Ｉ−Ｉ'、ＩＩ−ＩＩ'、及びＩＩＩ−ＩＩＩ'に沿った断面図である。図１と図２に示すように、半導体基板１が設けられ、該半導体基板１は、シリコン基板、ひずみ半導体、化合物半導体、ＳＯＩ（シリコン・オン・インシュレータ）基板またはその他好適な半導体基板である。半導体基板１は、Ｐ型ウェル領域１０とＮ型ウェル領域１２を備える。ＳＴＩ（シャロートレンチ分離）領域１４は、アクティブエリア１００と隣接したアクティブエリア１２０を分離するものとして設けられている。
【００１５】
Ｐ型ウェル領域１０とＮ型ウェル領域１２の間のウェル境界１６はＳＴＩ領域１４の下方に位置する。ウェル境界１６は通常、アクティブエリア１００、１２０の間のＳＴＩ領域１４の中点にもうけられる。Ｐ型ウェル領域１０とＮ型ウェル領域１２は従来の方法、例えばイオン注入と活性化アニールを付随させたマスキングプロセスで形成することができる。
【００１６】
ＮＭＯＳ装置２０とＰＭＯＳ装置２２はそれぞれアクティブエリア１００、１２０に形成されており、従来の方法で形成することができる。ＮＭＯＳ装置２０とＰＭＯＳ装置２２はそれぞれ、ゲート誘電層２０２、２２２とゲート電極部分２０４、２２４を含んだゲート構造を有する。ゲート電極部分２０４、２２４はポリシリコンとシリサイドを含みうる。ゲート誘電層２０２、２２２は、酸化珪素、酸窒化珪素、窒化珪素、窒素ドープ酸化珪素、高Ｋ誘電体、またはその組み合わせで形成しうる。高Ｋ誘電体は金属酸化物、金属珪酸塩、金属窒化物、遷移金属酸化物、遷移金属珪酸塩、金属アルミネート、遷移金属窒化物、またはその組み合わせを含みうる。
【００１７】
ゲート誘電層２０２、２２２は従来のプロセス、例えば、熱酸化法、窒化法、スパッタ成膜、化学蒸着法で形成しうる。ゲート誘電層２０２、２２２の物理的な厚さは５〜１００Åの範囲にありうる。ゲート電極部分２０４、２２４はドープポリシリコン、ポリシリコン・ゲルマニウム、金属、金属シリサイド、金属窒化物、または導電金属酸化物で形成しうる。好ましい実施例では、ゲート電極はドープシリコンで形成される。
【００１８】
複合酸化物／窒化物材料からなるスペーサー２０６、２２６は、１枚またはそれ以上のシリコン酸化層、シリコン窒化層及び／またはシリコン酸窒化層を堆積し、薄層の一部をウェットエッチングまたはドライエッチングして除去することで、ＮＭＯＳとＰＭＯＳゲートの側壁の両側に形成される。スペーサーは、後に形成されるＬＤＤドープ領域をゲート構造から隔てるものとして、ゲート構造に隣接するように先に形成されるオフセットライナー（例えば、酸化物。図示せず）を含んでもよいことを理解するものとする。
【００１９】
そのほか、イオン注入ソース及びドレイン（Ｓ／Ｄ）領域２０８、２２８は、例えば、スペーサー２０６、２２６の形成後に基板に形成される。保護酸化層（図示せず）がＳ／Ｄ領域２０８、２２８の活性化アニールの前に表面に形成され、後にサリサイド形成プロセスの前に除去されてもよい。更に、自己整合シリサイドもしくはサリサイド（図示せず）がＳ／Ｄ領域２０８、２２８とゲート電極の上部の上に形成されてもよい。
【００２０】
図１で最もよく見られるように、本発明の好ましい実施例によれば、ＮＭＯＳ装置２０のゲート構造とＰＭＯＳ装置２２のゲート構造は、アクティブエリア１００、１２０の間のＳＴＩ領域１４を越えて設けられた接続ゲート部分３００を通して相互に電気的に接続される。本発明の好ましい実施例によれば、接続ゲート部分３００は更に、アクティブエリア１００、１２０のほぼ中点にある横方向に伸びるコンタクト領域３０２を含む。コンタクトプラグ３０４（寸法は、例えば、６０ｎｍ×６０ｎｍ）はコンタクト領域３０２に直接形成されている。ウェル境界１６は通常、コンタクト領域３０２の直下を通過する。当然のことながら、コンタクト領域３０２とコンタクトプラグ３０４は他の実施例では省略してもよい。
【００２１】
図３を参照する。Ｔ−ＣＥＳＬ（引張コンタクトエッチストップ層）３０はＮＭＯＳとＰＭＯＳ装置領域の上に形成され、それぞれＮＭＯＳ装置２０とＰＭＯＳ装置２２を覆っている。望ましくは、Ｔ−ＣＥＳＬ３０は約５００ＭＰａ〜約１０ＧＰａの引張応力を有するが、これに限らない。Ｔ−ＣＥＳＬ３０は酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせで形成しうるが、ＰＥＣＶＤ（プラズマ化学気相成長）混合周波数プロセスを通して窒化珪素で形成することがより望ましい。
【００２２】
図４を参照する。Ｔ−ＣＥＳＬ３０を従来の方法でＰＭＯＳ領域にマスキングしてから、エッチングして除去する。例えば、従来のリソグラフィープロセスを実行して、Ｔ−ＣＥＳＬ３０にパターン化フォトレジスト層（図示せず）を形成する。パターン化フォトレジスト層はＮＭＯＳ領域を被覆しながらＰＭＯＳ領域を露出させる。その後、ドライエッチングプロセスを実行して、露出したＴ−ＣＥＳＬ３０をＰＭＯＳ領域からエッチングして除去する。ドライエッチングプロセスの実行後、残存のフォトレジスト層を剥離する。注意すべきは、Ｔ−ＣＥＳＬ３０の先端３１は、アクティブエリア１２０の近傍にあり、ウェル境界１６と整列しないように意図的にされることである。また、Ｔ−ＣＥＳＬ３０の先端３１はコンタクト領域３０２と重ならない。
【００２３】
図５を参照する。圧縮コンタクトエッチストップ層（Ｃ−ＣＥＳＬ）４０はＮＭＯＳとＰＭＯＳ装置領域の上に設けられている。Ｃ−ＣＥＳＬ４０はＴ−ＣＥＳＬ３０の上に覆い被さっている。Ｃ−ＣＥＳＬ４０は酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせで形成しうるが、ＰＥＣＶＤ窒化物で形成されることがより望ましい。望ましくは、Ｃ−ＣＥＳＬ４０は厚さ３００Å〜８００Åであって、４００Å〜７００Åはより望ましい。
【００２４】
図６を参照する。同じく、Ｃ−ＣＥＳＬ４０を従来の方法でＮＭＯＳ領域にマスキングしてから、エッチングして除去する。例えば、従来のリソグラフィープロセスを実行して、Ｃ−ＣＥＳＬ４０にパターン化フォトレジスト層（図示せず）を形成する。パターン化フォトレジスト層はＰＭＯＳ領域を被覆しながらＮＭＯＳ領域を露出させる。その後、ドライエッチングプロセスを実行して、露出したＣ−ＣＥＳＬ４０をＮＭＯＳ領域からエッチングして除去する。その後、残存のフォトレジスト層を剥離する。Ｃ−ＣＥＳＬ４０の一部はＴ−ＣＥＳＬ３０の上表面に伸びて、Ｔ−ＣＥＳＬ３０とＣ−ＣＥＳＬ４０の間にオーバーラップ境界６０を形成する。オーバーラップ境界６０は、ウェル境界１６と整列しないように意図的にされる。
【００２５】
図７及び図６を参照する。本発明の好ましい実施例によれば、ＰＭＯＳチャネル領域に横方向に引張応力を引き起こすことを目的として、オーバーラップ境界６０はアクティブエリア１２０の近傍に設けられる。したがって、ＰＭＯＳ駆動電流は増強される。他の実施例では、オーバーラップ境界６０をＳＴＩ領域１４とアクティブエリア１２０との間の境界７０と整列することもできる。望ましくは、オーバーラップ境界６０と境界７０との間隔ｓは、アクティブエリア１００、１２０の間隔ｗの１／４より小さいかまたはそれに等しい（ｓ≦１／４ｗ）。なお、図７で最もよく見られるように、オーバーラップ境界６０はウェル境界１６と整列しないように意図的にされており、コンタクト領域３０２と重ならないので、コンタクトホールの形成時に起こりうるコンタクトエッチングの問題を回避できる。
【００２６】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【図面の簡単な説明】
【００２７】
添付図示は本発明に関してより一層理解を与えるために収録され、本明細書に組み込まれてその一部を構成する。図示は本発明の実施例を図解し、前掲記述とともに本発明の原理を説明する。
【００２８】
【図１】本発明の好ましい実施例によるトランジスタペアを示す平面図である。
【図２】図１の線Ｉ−Ｉ'、ＩＩ−ＩＩ'、及びＩＩＩ−ＩＩＩ'に沿った断面図である。
【図３】図１の線Ｉ−Ｉ'、ＩＩ−ＩＩ'、及びＩＩＩ−ＩＩＩ'に沿った断面図である。
【図４】図１の線Ｉ−Ｉ'、ＩＩ−ＩＩ'、及びＩＩＩ−ＩＩＩ'に沿った断面図である。
【図５】図１の線Ｉ−Ｉ'、ＩＩ−ＩＩ'、及びＩＩＩ−ＩＩＩ'に沿った断面図である。
【図６】図１の線Ｉ−Ｉ'、ＩＩ−ＩＩ'、及びＩＩＩ−ＩＩＩ'に沿った断面図である。
【図７】本発明の好ましい実施例によるトランジスタペアを示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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