(57)【要約】【課題】  パンチスルー現象を改善し、ボディーの体積を増加させることのできる半導体素子およびその製造方法を提供する。【解決手段】  半導体素子は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、前記フィンパターンを取り囲むように形成されたゲートと、前記ゲートの両側のシリコン層内に形成された接合領域とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、
前記フィンパターンを取り囲むように形成されたゲートと、
前記ゲートの両側のシリコン層内に形成された接合領域と
を含むことを特徴とする半導体素子。
【請求項２】
前記フィンパターンは、上端部で３０〜４０ｎｍの幅を有し、下端部で５０〜７０ｎｍの幅を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記接合領域は、前記シリコン層の表面から埋め込み酸化膜に近づくほど、その濃度が段々低くなるような濃度勾配を有することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲートおよび接合領域が形成されたＳＯＩ基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に前記接合領域とコンタクトするように形成されたコンタクトプラグとをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記コンタクトプラグは、１．０×１０２０〜２．０×１０２０イオン/ｃｍ３の濃度を有するポリシリコン膜からなることを特徴とする請求項４に記載の半導体素子。
【請求項６】
シリコン基板、埋め込み酸化膜、およびシリコン層の積層構造からなるＳＯＩ基板の前記シリコン層をエッチングして、活性領域を形成する工程と、
前記活性領域におけるチャンネル幅方向のゲート形成領域の両側縁部分をリセスして、上端部よりも下端部の方が幅が広いフィンパターンを形成する工程と、
前記フィンパターンを取り囲むようにゲートを形成する工程と、
前記ゲートの両側の活性領域内に接合領域を形成する工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記フィンパターンを形成する工程は、
前記活性領域上に、チャンネル幅方向にゲート形成領域の両側縁部分を露出させるマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記露出させた活性領域部分をリセスする工程と、
前記マスクパターンを除去する工程と
を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記露出させた活性領域部分をリセスする工程は、前記露出させた活性領域部分が３００〜５００Åの厚さ除去されるように行うことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記フィンパターンは、上端部で３０〜４０ｎｍの幅を有し、下端部で５０〜７０ｎｍの幅を有することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１０】
前記フィンパターンを形成する工程の後、且つ前記フィンパターンを取り囲むようにゲートを形成する工程の前に、前記フィンパターンを除く他の活性領域の表面上にライナー絶縁膜を形成する工程をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１１】
前記接合領域は、Ｎ型不純物を１．０×１０１３〜１．０×１０１４イオン/ｃｍ２のドーズでイオン注入して形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１２】
前記接合領域は、Ｎ型不純物を２０〜５０ｋｅＶのエネルギーでイオン注入して形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１３】
前記接合領域は、前記活性領域表面から埋め込み酸化膜に近づくほど、その濃度が段々低くなるような濃度勾配を有するように形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１４】
前記接合領域を形成する工程の後、
前記ゲートおよび接合領域が形成されたＳＯＩ基板上に、前記ゲート間の空間を埋め込むように層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし前記接合領域を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に、前記接合領域とコンタクトするコンタクトプラグを形成する工程とをさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１５】
前記コンタクトプラグは、１．０×１０２０〜２．０×１０２０イオン/ｃｍ３の濃度を有するポリシリコン膜から形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関するもので、パンチスルー現象を改善し、ボディーの体積を増加させることのできる半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
近来の半導体産業は、半導体素子の集積度を向上させて、製造歩留まりを高める方向に進んでいる。その一例として、ＦＢＣ(Floating Body Cell)構造を有する半導体素子が提案された。ＦＢＣ構造を有する半導体素子は、情報貯蔵用キャパシターが必要なく、これにより、キャパシターを有する通常のＤＲＡＭ素子に比べ、高集積素子の製造への適用が有利であるという長所がある。
【０００３】
以下、従来のＦＢＣ構造を有する半導体素子およびその動作原理を簡略に説明する。
ＦＢＣ構造を有する半導体素子は、ソース領域とドレイン領域との間の領域に該当するトランジスターのボディーがフローティングされた構造を有し、特に、ＦＢＣ構造を有する半導体素子は、情報を貯蔵するためのキャパシターが設けられていない。
【０００４】
このようなＦＢＣ構造を有する半導体素子において、ワードラインを介してゲートに電圧が印加されてトランジスターがオンにされた後、ビットラインを介してドレイン領域に強い正電圧が印加されると、ホットキャリアーが発生し、このホットキャリアーによる衝突イオン化により、電子と正孔が生成される。前記電子は、ドレインに加わった高い電圧によりドレインに抜け出るが、前記ホールは、フローティングボディーに蓄積される。そして、蓄積されたホールにより、トランジスターのスレッショルド電圧（Ｖｔ）が低くなり、電圧印加時、多量の電流が流れるため、トランジスターがメモリーの役割をするようになる。例えば、ＦＢＣ構造を有する半導体素子において、“０”状態は、ホールが蓄積されていない、スレッショルド電圧が高い状態であり、“１”状態は、ホールが蓄積されて、スレッショルド電圧が低い状態である。
【０００５】
このようなＦＢＣ構造を有する半導体素子は、キャパシターがなくても、ＤＲＡＭセル動作が可能であるという長所を有し、このような長所は、今後、高集積素子を製造するための微細工程において、非常に有利に作用する。
【０００６】
一方、半導体素子のチャンネル領域を拡張するために、３次元構造のチャンネルを有する素子の実現を目指した研究が活発に進められており、その結果として、３次元構造のチャンネルを有するフィントランジスター(Fin Transistor)構造が提案された。
【０００７】
フィントランジスターは、素子分離領域をエッチングし、活性領域を突出させてフィンパターンを形成した後、突出した活性領域、即ち、フィンパターンを取り囲むようにゲートを形成した構造である。このようなフィントランジスターは、短チャンネル効果が抑えられ、活性領域の露出した三面ともにチャンネルが形成されて、チャンネルを介しての電流駆動特性が向上する長所がある。
【０００８】
しかしながら、上述のフィンパターンおよびＦＢＣ構造を適用する従来の半導体素子の場合、ボディーの面積が減少して、ボディーに正孔が貯蔵された時と、正孔が抜け出した時とのスレッショルド電圧差が小さく、このため、“１”または“０”のデータを区分し難い。
【０００９】
前記ボディーの面積を増加させるために、前記フィンパターンの幅を増加させると、後続の処理において、コンタクトプラグとコンタクトするフィンパターンの上端部でパンチスルー現象が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の実施形態は、フローティングボディーの大きさを増加させた半導体素子およびその製造方法を提供する。
【００１１】
また、本発明の実施形態は、パンチスルー現象の発生がない半導体素子およびその製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明の一実施形態による半導体素子は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、前記フィンパターンを取り囲むように形成されたゲートと、前記ゲートの両側のシリコン層内に形成された接合領域とを含む。
【００１３】
前記フィンパターンは、上端部で３０〜４０ｎｍの幅を有し、下端部で５０〜７０ｎｍの幅を有する。
【００１４】
前記接合領域は、前記シリコン層の表面から埋め込み酸化膜に近づくほど、その濃度が段々低くなるような濃度勾配を有する。
【００１５】
また、本発明の実施形態による半導体素子は、前記ゲートおよび接合領域が形成されたＳＯＩ基板上に形成された層間絶縁膜と、前記層間絶縁膜内に前記接合領域とコンタクトするように形成されたコンタクトプラグとをさらに含む。
【００１６】
前記コンタクトプラグは、１．０×１０２０〜２．０×１０２０イオン/ｃｍ３の濃度を有するポリシリコン膜からなる。
【００１７】
本発明の他の実施形態による半導体素子の製造方法は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなるＳＯＩ基板の前記シリコン層をエッチングして、活性領域を形成する工程と、前記活性領域におけるチャンネル幅方向のゲート形成領域の両側縁部分をリセス(recess)して、上端部よりも下端部の方が幅が広いフィンパターンを形成する工程と、前記フィンパターンを取り囲むようにゲートを形成する工程と、前記ゲートの両側の活性領域内に接合領域を形成する工程とを含む。
【００１８】
前記フィンパターンを形成する工程は、前記活性領域上に、チャンネル幅方向にゲート形成領域の両側縁部分を露出させるマスクパターンを形成する工程と、前記マスクパターンをエッチングマスクとして、前記露出させた活性領域部分をリセスする工程と、前記マスクパターンを除去する工程とを含む。
【００１９】
前記露出させた活性領域部分をリセスする工程は、前記露出させた活性領域部分が３００〜５００Åの厚さ除去されるように行う。
【００２０】
前記フィンパターンは、上端部で３０〜４０ｎｍの幅を有し、下端部で５０〜７０ｎｍの幅を有するように形成する。
【００２１】
また、本発明の実施形態による半導体素子の製造方法は、前記フィンパターンを形成する工程の後、且つ前記フィンパターンを取り囲むようにゲートを形成する工程の前に、前記フィンパターンを除く他の活性領域の表面上にライナー絶縁膜を形成する工程をさらに含む。
【００２２】
前記接合領域は、Ｎ型不純物を１．０×１０１３〜１．０×１０１４イオン/ｃｍ２のドーズおよび２０〜５０ｋｅＶのエネルギーでイオン注入して形成する。
【００２３】
前記接合領域は、前記活性領域表面から埋め込み酸化膜に近づくほど、その濃度が段々低くなるような濃度勾配を有するように形成する。
【００２４】
さらに、本発明の実施形態による半導体素子の製造方法は、前記接合領域を形成する工程の後、前記ゲートおよび接合領域が形成されたＳＯＩ基板上に、前記ゲート間の空間を埋め込むように層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングし前記接合領域を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に、前記接合領域とコンタクトするコンタクトプラグを形成する工程とをさらに含む。
【００２５】
前記コンタクトプラグは、１．０×１０２０〜２．０×１０２０イオン/ｃｍ３の濃度を有するポリシリコン膜から形成する。
【発明の効果】
【００２６】
本発明は、活性領域をエッチングして、前記活性領域のゲート形成領域に、上端部よりも下端部の方が広い幅を有するフィンパターンを形成し、前記フィンパターンを取り囲むようにゲートを形成することによって、幅の狭いフィンパターンの上端部では、パンチスルー現象を改善することができ、幅の広いフィンパターンの下端部では、ボディー部分の体積を増加させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付の図面を参照し、本発明の好ましい実施形態を詳細に説明する。
図１は、本発明の実施形態による半導体素子を説明するための平面図であり、図２および図３は、図１のＸ−Ｘ’線およびＹ−Ｙ’線にそれぞれ対応する、本発明の実施形態による半導体素子を説明するための断面図である。
【００２８】
図１〜図３を参照すると、シリコン基板１００、埋め込み酸化膜（絶縁膜）１０２およびシリコン層１０４の積層構造からなるＳＯＩ基板１０６が備えられている。前記シリコン層１０４は、活性領域ＡＲを定義するようにエッチングされている。前記活性領域ＡＲは、チャンネル幅方向にゲート形成領域Ｇの両側縁部分がリセスされて、中央部が突出したフィンパターンＦを備える。前記フィンパターンＦは、上端部よりも下端部の方がで広い幅を有する。具体的に、前記フィンパターンＦは、上端部では３０〜４０ｎｍの幅Ｗ１を有し、下端部では５０〜７０ｎｍの幅Ｗ２を有する。
【００２９】
前記フィンパターンＦを含むＳＯＩ基板１０６のゲート形成領域Ｇに、例えば、ゲート絶縁膜１１２とゲート導電膜１１４の積層構造を含むゲート１１６が形成されている。前記ゲート１１６は、前記活性領域ＡＲのフィンパターンＦを取り囲むように形成されており、前記ＳＯＩ基板１０６上で前記活性領域ＡＲと垂直な方向に延びるライン形状を有する。
【００３０】
前記ゲート１１６両側の活性領域ＡＲ内に、接合領域１２０が形成されている。前記接合領域１２０は、その下端部がＳＯＩ基板１０６の埋め込み酸化膜１０２と接するように形成されており、これにより、本発明の半導体素子は、前記接合領域１２０間の活性領域ＡＲ部分がフローティングされたフローティングボディーセル構造(以下、ＦＢＣ構造という)を有する。したがって、本発明の実施形態による半導体素子は、前記ボディー部分に正孔を蓄積することができ、蓄積された正孔によるスレッショルド電圧の変動を通じてデータを読み出すことができるため、情報を貯蔵するための別途のキャパシターを必要としない。
【００３１】
前記ゲート１１６および接合領域１２０が形成されたＳＯＩ基板１０６上に、前記ゲート１１６間の空間を埋め込むように層間絶縁膜１２２が形成されている。前記層間絶縁膜１２２内に、前記接合領域１２０とコンタクトするように、コンタクトプラグ１２４が形成されている。
【００３２】
図１において、符号１１０は、ライナー絶縁膜を示す。
上述のように、本発明の実施形態による半導体素子は、ゲート形成領域Ｇに、上端部よりも下端部の方が広い幅を有するフィンパターンＦを備えることにより、狭い幅を有するフィンパターンＦの上端部においてパンチスルーを改善することができ、広い幅を有するフィンパターンＦの下端部においてボディー部分の体積を増加させることができる。
【００３３】
図４Ａ〜図４Ｈは、本発明の実施形態による半導体素子の製造方法を説明するための工程別の平面図であり、図５Ａ〜図５Ｈおよび図６Ａ〜図６Ｈは、図４Ａ〜図４ＨのＸ−Ｘ’線およびＹ−Ｙ’線にそれぞれ対応する、本発明の実施形態による半導体素子の製造方法を説明するための工程別の断面図であって、これらを説明すると、以下のようである。
【００３４】
図４Ａ、図５Ａおよび図６Ａを参照すると、シリコン基板１００、埋め込み酸化膜１０２およびシリコン層１０４の積層構造からなるＳＯＩ基板１０６の前記シリコン層１０４をエッチングして、活性領域ＡＲを形成する。
【００３５】
図４Ｂ、図５Ｂおよび図６Ｂを参照すると、前記活性領域ＡＲ上に、ゲート形成領域Ｇの一部を、好ましくは、チャンネル幅方向に前記活性領域ＡＲのゲート形成領域Ｇの両側縁部分を露出させるマスクパターン１０８を形成する。図示してはいないが、前記マスクパターン１０８は、前記活性領域ＡＲおよび絶縁層１０２を含むＳＯＩ基板１０６の全面上に形成することも可能である。
【００３６】
図４Ｃ、図５Ｃおよび図６Ｃを参照すると、前記マスクパターンをエッチングマスクとして、前記活性領域ＡＲの一部厚さを、好ましくは、３００〜５００Åの厚さをリセスする。その後、前記マスクパターンを除去する。この結果、前記活性領域ＡＲのゲート形成領域Ｇに、上端部よりも下端部の方が広い幅を有するフィンパターンＦが形成される。具体的には、前記フィンパターンＦは、上端部で３０〜４０ｎｍの幅Ｗ１を有し、下端部で５０〜７０ｎｍの幅Ｗ２を有する。
【００３７】
図４Ｄ、図５Ｄおよび図６Ｄを参照すると、前記フィンパターンＦが形成された活性領域ＡＲの表面上に、ライナー絶縁膜１１０を形成する。前記ライナー絶縁膜１１０は、例えば、シリコン酸化膜（ＳｉＯ２）およびシリコン窒化膜（ＳｉＮ）の積層構造を含む。前記フィンパターンＦの表面上に形成されたライナー絶縁膜１１０部分を除去し、その結果、前記フィンパターンＦを除いた他の活性領域ＡＲの表面上にのみライナー絶縁膜１１０が形成される。
【００３８】
図４Ｅ、図５Ｅおよび図６Ｅを参照すると、前記ライナー絶縁膜１１０が除去されたフィンパターンＦの表面上に、ゲート絶縁膜１１２を形成する。前記ゲート絶縁膜１１２は、例えば、酸化工程を利用して酸化膜として形成する。この際、前記酸化工程により、前記フィンパターンＦの縁部分がラウンディングされることもある。前記ゲート絶縁膜１１２が形成されたＳＯＩ基板１０６の全面上に、ゲート導電膜１１４とゲートハードマスク膜(図示せず)を順次形成する。前記ゲート導電膜１１４は、例えば、ポリシリコン膜および金属系膜の積層構造を含み、前記ゲートハードマスク膜は、シリコン窒化膜を含む。
【００３９】
前記ゲートハードマスク膜とゲート導電膜１１４およびゲート絶縁膜１１２をエッチングして、前記活性領域ＡＲのフィンパターンＦを取り囲むゲート１１６を形成する。前記ゲート１１６は、前記活性領域ＡＲと垂直な方向に延びるライン形状を有するように形成する。前記ゲート１１６の両側壁にスペーサー１１８を形成する。
【００４０】
図４Ｆ、図５Ｆおよび図６Ｆを参照すると、前記ゲート１１６の両側の活性領域ＡＲ内に、接合領域１２０を形成する。前記接合領域１２０は、例えば、Ｎ型不純物であるリンのイオン注入工程を通じて形成し、前記イオン注入工程は、好ましくは、１．０×１０１３〜１．０×１０１４イオン/ｃｍ２のドーズおよび２０〜５０ｋｅＶのエネルギーで行う。この際、前記接合領域１２０は、前記活性領域ＡＲの表面から埋め込み絶縁膜１０２に近づくほど、その濃度が段々低くなり、その結果、幅の狭いフィンパターンＦの上端部の両側には、相対的に高濃度の接合領域１２０が形成され、且つ、幅の広いフィンパターンＦの下端部の両側には、相対的に低濃度の接合領域１２０が形成される。
【００４１】
ここで、前記接合領域１２０は、その下端部がＳＯＩ基板１０６の埋め込み酸化膜１０２と接するように形成する。したがって、本発明の半導体素子は、前記接合領域１２０間の活性領域ＡＲ部分がフローティングされたＦＢＣ構造を有し、これにより、前記フローティングされたボディー部分に正孔を貯蔵することができる。したがって、本発明は、情報貯蔵用キャパシターを形成するための別途の工程が必要ない。
【００４２】
図４Ｇ、図５Ｇおよび図６Ｇを参照すると、前記接合領域１２０が形成されたＳＯＩ基板１０６の結果物上に、前記ゲート１１６および接合領域１２０を覆うように層間絶縁膜１２２を形成する。前記ゲート１１６が露出するように、前記層間絶縁膜１２２をＣＭＰ(Chemical Mechanical Polishing)処理する。前記層間絶縁膜１２２は、ゲート１１６間の空間を埋め込んで、前記ゲート１１６間の絶縁層の役割をするだけではなく、活性領域ＡＲ間の空間を埋め込んで、素子分離用絶縁層の役割をする。
【００４３】
図４Ｈ、図５Ｈおよび図６Ｈを参照すると、前記層間絶縁膜１２２をエッチングして、前記接合領域１２０を露出させるコンタクトホールを形成した後、前記コンタクトホール内に前記接合領域１２０とコンタクトするコンタクトプラグ１２４を形成する。前記コンタクトプラグ１２４は、好ましくは、１．０×１０２０〜２．０×１０２０イオン/ｃｍ３の濃度を有するポリシリコン膜から形成する。
【００４４】
一方、前記コンタクトホールは、前記層間絶縁膜１２２およびその下の接合領域１２０部分の一部まで過度にエッチングされて形成されることもあり、この場合、前記コンタクトプラグ１２４は、前記フィンパターンＦの上端部と少なくとも一部分以上コンタクトするように形成することも可能である。
【００４５】
その後、図示してはいないが、公知の一連の後続工程を順次行い、本発明の実施形態による半導体素子の製造を完成する。
【００４６】
上述のように、本発明の実施形態では、活性領域のゲート形成領域の両側縁部分をエッチングして、上端部よりも下端部の方が幅が広いフィンパターンを形成し、前記フィンパターンを取り囲むようにゲートを形成し、前記ゲートの両側に接合領域および前記接合領域とコンタクトするコンタクトプラグを形成する。これにより、本発明は、前記接合領域およびＳＯＩ基板の絶縁層により取り囲まれたボディー部分がフローティングされて、前記フローティングされたボディー部分に正孔を貯蔵することができるため、キャパシターを形成する必要がない。したがって、本発明は、高集積素子の製造時に有利であるという長所がある。
【００４７】
また、本発明は、広い幅を有するフィンパターンの下端部で、前記ボディー部分の体積を従来よりも増加させることができるため、前記ボディーに正孔が貯蔵された時と前記正孔が抜け出した時とのスレッショルド電圧差を増加させることができ、これにより、センシングマージンを効果的に向上させることができる。
【００４８】
さらに、本発明は、狭い幅を有するフィンパターンの上端部の両側に、相対的に高濃度の接合領域を形成することにより、パンチスルー現象を改善することができる。のみならず、前記幅の狭いフィンパターンの上端部と一部がコンタクトする高濃度のコンタクトプラグを形成することにより、前記パンチスルー現象をさらに改善することができる。
【００４９】
なお、本発明は、活性領域のゲート形成領域にゲートを形成した後、前記活性領域およびゲート間を埋め込むように層間絶縁膜を形成することにより、素子分離膜の形成工程を省くことができて、これにより、半導体素子の製造工程を単純化することができる。
【００５０】
以上、本発明を詳細に且つ特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは、当業者にとって明らかである。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態による半導体素子を説明するための平面図である。
【図２】図１のＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子を説明するための断面図である。
【図３】図１のＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子を説明するための断面図である。
【図４Ａ】本発明の実施形態による半導体素子の製造方法を説明するための初期工程での平面図である。
【図４Ｂ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ａに続く工程での平面図である。
【図４Ｃ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ｂに続く工程での平面図である。
【図４Ｄ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ｃに続く工程での平面図である。
【図４Ｅ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ｄに続く工程での平面図である。
【図４Ｆ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ｅに続く工程での平面図である。
【図４Ｇ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ｆに続く工程での平面図である。
【図４Ｈ】本発明の実施形態による半導体素子の製造方法を説明するための図４Ｇに続く工程での平面図である。
【図５Ａ】図４ＡのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための初期工程での断面図である。
【図５Ｂ】図４ＢのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ａに続く工程での断面図である。
【図５Ｃ】図４ＣのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ｂに続く工程での断面図である。
【図５Ｄ】図４ＤのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ｃに続く工程での断面図である。
【図５Ｅ】図４ＥのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ｄに続く工程での断面図である。
【図５Ｆ】図４ＦのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ｅに続く工程での断面図である。
【図５Ｇ】図４ＧのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ｆに続く工程での断面図である。
【図５Ｈ】図４ＨのＸ−Ｘ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図５Ｇに続く工程での断面図である。
【図６Ａ】図４ＡのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための初期工程での断面図である。
【図６Ｂ】図４ＢのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ａに続く工程での断面図である。
【図６Ｃ】図４ＣのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ｂに続く工程での断面図である。
【図６Ｄ】図４ＤのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ｃに続く工程での断面図である。
【図６Ｅ】図４ＥのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ｄに続く工程での断面図である。
【図６Ｆ】図４ＦのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ｅに続く工程での断面図である。
【図６Ｇ】図４ＧのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ｆに続く工程での断面図である。
【図６Ｈ】図４ＧのＹ−Ｙ’線に対応する、本発明の実施形態による半導体素子の製造方法を説明するための図６Ｇに続く工程での断面図である。
【符号の説明】
【００５２】
１００  シリコン基板
１０２  絶縁層
１０４  シリコン層
１０６  ＳＯＩ基板
１１０  ライナー絶縁膜
１１６  ゲート
１２０  接合領域
１２２  層間絶縁膜
１２４  コンタクトプラグ
Ａ  活性領域
Ｆ  フィンパターン
Ｇ  ゲート形成領域
【図１】
2009267327.tif 000003
【図２】
2009267327.tif 000004
【図３】
2009267327.tif 000005
【図４Ａ】
2009267327.tif 000006
【図４Ｂ】
2009267327.tif 000007
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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