(57)【要約】【課題】同一ビットに対して再プログラムをすることができ、利便性を向上できる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、第１ヒューズ回路11と、第２ヒューズ回路12と、第１制御信号1st/PEを送信して前記第１ヒューズ回路11の抵抗値が前記第２ヒューズ回路12の抵抗値よりも大きくなるようにプログラムし、第２制御信号2nd/PEを送信して前記第２ヒューズ回路12の抵抗値が前記第１ヒューズ回路11の抵抗値よりも大きくなるように再プログラムする制御信号発生回路13とを具備する。【選択図】      図１
2009016568.tif 000002
【特許請求の範囲】
【請求項１】
第１ヒューズ素子と電流経路の一端が前記第１ヒューズ素子の一端に接続された第１書き込み用トランジスタとを備えた第１ヒューズ回路と、
第２ヒューズ素子と電流経路の一端が前記第２ヒューズ素子の一端に接続された第２書き込み用トランジスタとを備え、前記第２ヒューズ素子の抵抗値が前記第１ヒューズ素子の抵抗値よりも大きいことにより前記第１ヒューズ回路よりも抵抗値が大きい第２ヒューズ回路と、
前記第１書き込み用トランジスタの制御端子に第１制御信号を送信して前記第１ヒューズ回路の抵抗値が前記第２ヒューズ回路の抵抗値よりも大きくなるようにプログラムし、前記第２書き込み用トランジスタの制御端子に第２制御信号を送信して前記第２ヒューズ回路の抵抗値が前記第１ヒューズ回路の抵抗値よりも大きくなるように再プログラムする制御信号発生回路とを具備すること
を特徴とする半導体集積回路装置。
【請求項２】
前記第１ヒューズ回路は、電流経路の一端が前記第１ヒューズ素子の一端に接続された第１読み出し用トランジスタを更に備え、
前記第２ヒューズ回路は、電流経路の一端が前記第２ヒューズ素子の一端に接続され制御端子が前記第１読み出し用トランジスタの制御端子に接続された第２読み出し用トランジスタを更に備え、
前記制御信号発生回路は、前記第１，第２読み出し用トランジスタの制御端子に読み出し制御信号を送信すること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第１ヒューズ素子と電流経路の一端が前記第１ヒューズ素子の一端に接続された第１読み出し用トランジスタとを備えた第１ヒューズ回路と、
第２ヒューズ素子と電流経路の一端が前記第２ヒューズ素子の一端に接続された第２読み出し用トランジスタとを備え、前記第２読み出し用トランジスタのオン抵抗が前記第１読み出し用トランジスタのオン抵抗よりも大きいことにより前記第１ヒューズ回路よりも抵抗値が大きい第２ヒューズ回路と、
前記第１ヒューズ回路に第１制御信号を送信して前記第１ヒューズ回路の抵抗値が前記第２ヒューズ回路の抵抗値よりも大きくなるようにプログラムし、前記第２ヒューズ回路に第２制御信号を送信して前記第２ヒューズ回路の抵抗値が前記第１ヒューズ回路の抵抗値よりも大きくなるように再プログラムする制御信号発生回路とを具備すること
を特徴とする半導体集積回路装置。
【請求項４】
前記第１ヒューズ回路は、電流経路の一端が前記第１ヒューズ素子の一端に接続された第１書き込み用トランジスタを更に備え、
前記第２ヒューズ回路は、電流経路の一端が前記第２ヒューズ素子の一端に接続された第２書き込み用トランジスタを更に備え、
前記制御信号発生回路は、
前記第１書き込み用トランジスタの制御端子に前記第１制御信号を送信して電流経路を導通させ、前記第１ヒューズ素子にプログラム電圧を印加して、前記プログラムを行い、
前記第２書き込み用トランジスタの制御端子に前記第２制御信号を送信して電流経路を導通させ、前記第２ヒューズ素子にプログラム電圧を印加して、前記再プログラムを行うこと
を特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１，第２ヒューズ素子は、溶断型ヒューズ素子であって、ポリシリコン，または金属を含んで形成されること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば、ヒューズボックスを備えたＳＲＡＭ等に適用されるものである。
【背景技術】
【０００２】
従来より、例えば、ｅヒューズ等の溶断型ヒューズ素子を用い、上記ヒューズ素子に電流を流してヒューズ素子を破壊し、データをプログラムする半導体集積回路装置がある（例えば、特許文献１乃至３参照）。例えば、ヒューズ素子を溶断することにより、プログラム後のヒューズ素子の抵抗値が、プログラム前のヒューズ素子よりも１桁程度増加させる。
【０００３】
しかし、上記溶断型ヒューズ素子を用いた場合、１度プログラムを行うとヒューズ素子が破壊されるため、そのビットを書き直すことができない。そのため、書き直しが必要となる場合には、異なるビットであるヒューズ素子を別途用意し、その異なるヒューズ素子に書き込む必要があった。
【０００４】
上記のように、従来の半導体集積回路装置は、同一ビットに対して再プログラムをすることができず、利便性が低減するという問題があった。
【特許文献１】特開平９−７３８５号公報
【特許文献２】特開２００３−３１８２７５号公報
【特許文献３】特開２００１−１１８９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、同一ビットに対して再プログラムをすることができ、利便性を向上できる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様によれば、第１ヒューズ素子と電流経路の一端が前記第１ヒューズ素子の一端に接続された第１書き込み用トランジスタとを備えた第１ヒューズ回路と、第２ヒューズ素子と電流経路の一端が前記第２ヒューズ素子の一端に接続された第２書き込み用トランジスタとを備え、前記第２ヒューズ素子の抵抗値が前記第１ヒューズ素子の抵抗値よりも大きいことにより前記第１ヒューズ回路よりも抵抗値が大きい第２ヒューズ回路と、前記第１書き込み用トランジスタの制御端子に第１制御信号を送信して前記第１ヒューズ回路の抵抗値が前記第２ヒューズ回路の抵抗値よりも大きくなるようにプログラムし、前記第２書き込み用トランジスタの制御端子に第２制御信号を送信して前記第２ヒューズ回路の抵抗値が前記第１ヒューズ回路の抵抗値よりも大きくなるように再プログラムする制御信号発生回路とを具備する半導体集積回路装置を提供できる。
【０００７】
この発明の一態様によれば、第１ヒューズ素子と電流経路の一端が前記第１ヒューズ素子の一端に接続された第１読み出し用トランジスタとを備えた第１ヒューズ回路と、第２ヒューズ素子と電流経路の一端が前記第２ヒューズ素子の一端に接続された第２読み出し用トランジスタとを備え、前記第２読み出し用トランジスタのオン抵抗が前記第１読み出し用トランジスタのオン抵抗よりも大きいことにより前記第１ヒューズ回路よりも抵抗値が大きい第２ヒューズ回路と、前記第１ヒューズ回路に第１制御信号を送信して前記第１ヒューズ回路の抵抗値が前記第２ヒューズ回路の抵抗値よりも大きくなるようにプログラムし、前記第２ヒューズ回路に第２制御信号を送信して前記第２ヒューズ回路の抵抗値が前記第１ヒューズ回路の抵抗値よりも大きくなるように再プログラムする制御信号発生回路とを具備する半導体集積回路装置を提供できる。
【発明の効果】
【０００８】
この発明によれば、同一ビットに対して再プログラムをすることができ、利便性を向上できる半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
[第１の実施形態（ヒューズ素子の抵抗値に大小関係がある一例）]
まず、図１および図２を用いて、この発明の第１の実施形態に係る半導体集積回路装置の構成について説明する。この実施形態は、２つのヒューズ素子の抵抗値に大小関係がある一例に関するものである。本例では、ヒューズ素子の一例として、ヒューズ素子を溶断することにより、電気的にプログラムが可能なｅヒューズ（eFuse ）を挙げて以下説明する。
【００１１】
＜１．構成例＞  
図示するように、本例に係るｅヒューズ１０は、第１ヒューズ回路１１、第２ヒューズ回路１２、センスアンプ１５、および制御信号発生回路１３により構成されている。
【００１２】
第１ヒューズ回路１１は、第１ヒューズ素子Ｒ１、第１書き込み用トランジスタＮ１、第１読み出し用トランジスタＮ３を備えている。第１ヒューズ素子Ｒ１は、一端がプログラム用電圧ノードＶＢＰに接続されている。第１書き込み用トランジスタＮ１のソースは内部電源電圧ＶＳＳに接続され、ドレインは第１ヒューズ素子Ｒ１の他端に接続され、ゲートには第１制御信号1st/PEが入力される。第１読み出し用トランジスタＮ３のソースは内部電源電圧ＶＳＳに接続され、ドレインは第１ヒューズ素子Ｒ１の他端に接続され、ゲートには読み出し制御信号/REが入力される。
【００１３】
第２ヒューズ回路１２は、第２ヒューズ素子Ｒ２、第２書き込み用トランジスタＮ２、第２読み出し用トランジスタＮ４を備えている。第２ヒューズ素子Ｒ２は、一端がプログラム用電圧ノードＶＢＰに接続されている。第２書き込み用トランジスタＮ２のソースは内部電源電圧ＶＳＳに接続され、ドレインは第２ヒューズ素子Ｒ２の他端に接続され、ゲートには第２制御信号2nd/PEが入力される。第２読み出し用トランジスタＮ４のソースは内部電源電圧ＶＳＳに接続され、ドレインは第２ヒューズ素子Ｒ２の他端に接続され、ゲートには読み出し制御信号/REが入力される。
【００１４】
また、本例の場合、第２ヒューズ素子Ｒ２の長さが、第１ヒューズ素子Ｒ１の長さよりも長くなるように設けられている。一方、読み出しトランジスタＮ３、Ｎ４のＷサイズ（ゲート幅のサイズ）比は、同程度である（Ｗサイズ比＝１：１）。そのため、初期状態において、第２ヒューズ素子Ｒ２の抵抗値が第１ヒューズ素子Ｒ１の抵抗値よりも大きいこと（初期状態の抵抗値：Ｒ１＞Ｒ２）により、第２ヒューズ回路１２の抵抗値は、第１ヒューズ回路１１の抵抗値よりも大きい。また、上記第１，第２ヒューズ素子Ｒ１，Ｒ２は、その両端に高電圧を印加することにより溶断してプログラム可能な溶断型ヒューズ素子であって、例えば、ポリシリコン，または銅（Ｃｕ）やアルミニウム（Ａｌ）等の金属により形成されている。
【００１５】
センスアンプ１５は、第１入力（正＋側入力）が第１ヒューズ素子Ｒ１の他端に接続され、第２入力（負−側入力）が第２ヒューズ素子Ｒ２の他端に接続され、制御端子に内部電源電圧ＶＣＣに接続され、“０”または“１”データの出力データＤoutを出力する。上記回路構成により、センスアンプ１５は、ヒューズ素子Ｒ１，Ｒ２の電圧差を読み出し、“１”，“０”の判定を行う。
【００１６】
制御信号発生回路１３は、第１，第２制御信号1st/PE，2nd/PE、読み出し制御信号/RE、およびセンスアンプ用読み出し制御信号/RE(S/A)を発生するように構成されている。ここで、本例の場合、第１、第２制御信号はプログラムイネーブル信号/PE（“/”は否定の意）であり、読み出し制御信号はリードイネーブル信号/REである。
【００１７】
後述するように、制御信号発生回路１３は、第１書き込み用トランジスタＮ１のゲートに第１制御信号1st/PEを送信して、第１ヒューズ素子Ｒ１を溶断し、第１ヒューズ回路１１の抵抗値が第２ヒューズ回路１２の抵抗値よりも大きくなるようにプログラムするように制御する。さらに、制御信号発生回路１３は、第２書き込み用トランジスタＮ２のゲートに第２制御信号2nd/PEを送信して、第２ヒューズＲ２を溶断し、第２ヒューズ回路１２の抵抗値が第１ヒューズ回路１１の抵抗値よりも大きくなるように再プログラムするように制御する。
【００１８】
そのため、図２に示すように、第１ヒューズ素子Ｒ１をプログラム（１stプログラム）した後であっても、プログラム電圧を第２ヒューズ素子Ｒ２に再度印加することで、第２ヒューズ素子Ｒ２を再プログラム（２ndプログラム）することができる。従って、第１，第２ヒューズ回路１１，１２の抵抗値の大小関係を２回反転することにより、出力データＤoutを再反転（“０”→“１”，“１”→“０”）することができる。換言すれば、２本の電気的にプログラムできる第１，第２ヒューズ素子Ｒ１，Ｒ２を用い、プログラムモード（中抵抗（１stプログラム）,高抵抗（２ndプログラム））を使い分け、２回までデータを書き込むことができる。このように、上記構成によれば、同一ビットであるｅヒューズ１０に対して再プログラムをすることができる。
【００１９】
＜２．読み出し動作（初期状態）＞  
次に、図３を用いて、本例に係る初期状態におけるｅヒューズ１０の読み出し動作について説明する。図示するように、初期状態において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも大きくなるように設けられている（抵抗値：Ｒ２＞Ｒ１）。例えば、初期状態において、第１ヒューズ素子Ｒ１の抵抗値は１００Ω程度であり、第２ヒューズ素子Ｒ２の抵抗値は２００Ω程度である。一方、読み出しトランジスタＮ３、Ｎ４のＷサイズ比は、同程度である（Ｗサイズ比＝１：１）。そのため、初期状態において、第２ヒューズ回路１２の抵抗値は、第１ヒューズ回路１１の抵抗値よりも大きい。
【００２０】
まず、制御信号発生回路１３は、読み出し用トランジスタＮ３、Ｎ４のゲートに、読み出し制御信号/REを出力し、読み出し用トランジスタＮ３、Ｎ４をオンさせる。
【００２１】
続いて、第１、第２ヒューズ素子Ｒ１、Ｒ２の両端に読み出し電流ＩR1，ＩR2を流し、この読み出し電流ＩR1，ＩR2をセンスアンプ１５に入力させる。
【００２２】
続いて、センスアンプ１５は、入力された読み出し電流ＩR1，ＩR2から、ヒューズ素子Ｒ１，Ｒ２の電圧差を読み出し、例えば、“０”データの出力データＤoutを出力する。
【００２３】
＜３．プログラム動作＞  
次に、図４および図５を用いて、本例に係る初期状態におけるｅヒューズ１０のプログラム動作について説明する。
【００２４】
＜３−１．第１プログラム（１stプログラム）動作＞  
まず、第１プログラム（１stプログラム）動作について、図４を用いて説明する。  
図示するように、まず、制御信号発生回路１３は、第１書き込み用トランジスタＮ１のゲートに第１制御信号1st/PEを送信して、第１書き込み用トランジスタＮ１をオンとする。
【００２５】
続いて、プログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第１ヒューズ素子Ｒ１の両端にプログラム電圧を印加してプログラム電流Ｉpgm1を流すことにより、第１ヒューズ素子Ｒ１を溶断する。そのため、この１stプログラム時において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも小さくなる（抵抗値：Ｒ２＜Ｒ１）。例えば、この１stプログラム時において、プログラムされた第１ヒューズ素子Ｒ１の抵抗値は、数ｋΩ程度である。このように、制御回路１３は、１stプログラム時において、第１ヒューズ回路１１の抵抗値が、第２ヒューズ回路１２の抵抗値よりも大きくなるようにプログラムする。
【００２６】
続いて、センスアンプ１５は、上記読み出し動作と同様に、読み出し電流ＩR1，ＩR2から、ヒューズ素子Ｒ１，Ｒ２の電圧差を読み出し、初期状態から反転された“１”データの出力データＤoutを出力する。
【００２７】
＜３−２．第２プログラム（２ndプログラム）動作＞  
続いて、第２プログラム（２ndプログラム）動作について、図５を用いて説明する。  
図示するように、まず、制御信号発生回路１３は、第２書き込み用トランジスタＮ２のゲートに第２制御信号2nd/PEを送信して、第２書き込み用トランジスタＮ２をオンとする。
【００２８】
続いて、プログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第２ヒューズ素子Ｒ２の両端にプログラム電圧を印加してプログラム電流Ｉpgm2を流すことにより、第２ヒューズ素子Ｒ２を溶断する。そのため、この２ndプログラム時において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも再び大きくなる（抵抗値：Ｒ２＞Ｒ１）。例えば、この２ndプログラム時において、プログラムされた第２ヒューズ素子Ｒ２の抵抗値は、数十ｋΩ程度である。このように、制御回路１３は、２ndプログラム時において、第２ヒューズ回路１２の抵抗値が、第１ヒューズ回路１１の抵抗値よりも大きくなるように再プログラムすることができる。
【００２９】
続いて、センスアンプ１５は、上記読み出し動作と同様に、読み出し電流ＩR1，ＩR2から、ヒューズ素子Ｒ１，Ｒ２の電圧差を読み出し、１stプログラム時から反転された“０”データの出力データＤoutを出力する。
【００３０】
＜４．この実施形態に係る効果＞  
この実施形態に係る半導体集積回路装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。  
（１）同一ビットに対して再プログラムをすることができ、利便性を向上できる。  
上記のように、制御信号発生回路１３は、第１書き込み用トランジスタＮ１のゲートに第１制御信号1st/PEを送信して、第１ヒューズ素子Ｒ１を溶断し、第１ヒューズ回路１１の抵抗値が第２ヒューズ回路１２の抵抗値よりも大きくなるようにプログラムするように制御する。さらに、制御信号発生回路１３は、第２書き込み用トランジスタＮ２のゲートに第２制御信号2nd/PEを送信して、第２ヒューズＲ２を溶断し、第２ヒューズ回路１２の抵抗値が第１ヒューズ回路１１の抵抗値よりも大きくなるように再プログラムするよう制御することができる。
【００３１】
そのため、図２に示すように、第１ヒューズ素子Ｒ１をプログラム（１stプログラム）した後であっても、プログラム電圧を第２ヒューズ素子Ｒ２に印加することで第２ヒューズ素子Ｒ２を再プログラム（２ndプログラム）することができる。従って、第１，第２ヒューズ素子Ｒ１、Ｒ２の抵抗値の大小関係を２回反転することにより、出力データＤoutを再反転（“０”→“１”，“１”→“０”）することができる。換言すれば、２本の電気的にプログラムできる第１，第２ヒューズ素子Ｒ１，Ｒ２を用い、プログラムモード（中抵抗（１stプログラム）,高抵抗（２ndプログラム））を使い分け、２回までデータを書き込むことができる。
【００３２】
このように、上記構成によれば、同一ビットであるｅヒューズ１０に対して再プログラムをすることができ、利便性を向上することができる。
【００３３】
例えば、後述する第３の実施形態のように、本例に係るｅヒューズ１０が、ＳＲＡＭ（Static Random Access Memory）の冗長メモリとして適用された場合を想定する。この場合、ウェハテストにおいて１度リダンダンシを行った（ｅヒューズ１０に対し１度プログラムを行った）場合であっても、最終テストにおいて発見された不良セルに対して再びリダンダンシを行う（同一のｅヒューズ１０（同一のビット）に対し再プログラムを行う）ことが可能であるため、ＳＲＡＭの歩留りを向上できる。
【００３４】
（２）製造コストの低減に対して有利である。
【００３５】
上記のように、第１，第２ヒューズ回路１１，１２は、ヒューズ素子Ｒ１，Ｒ２の長さを除き、プログラム用電圧ノードＶＢＰと読み出し制御信号/REが入力されるノードを結ぶ結線において、鏡面対象構造である。そのため、トランジスタＮ１〜Ｎ４を製造する際のフォトマスクの枚数を低減でき、第１，第２ヒューズ回路１１，１２の製造コストを低減できる。このように、本例によれば、製造コストの低減に対して有利である。
【００３６】
[第２の実施形態（読み出し用トランジスタのオン抵抗値に大小関係がある一例）]
次に、第２の実施形態に係る半導体記憶装置について、図６乃至図１０を用いて説明する。この実施形態は、読み出し用トランジスタＮ３，Ｎ４のオン抵抗値に大小関係がある場合の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００３７】
＜構成例＞  
本例の構成について、図６および図７を用いて説明する。図示するように、本例に係るｅヒューズ１０は、以下の点で上記第１の実施形態と相違している。
【００３８】
まず、本例の場合、読み出しトランジスタＮ３、Ｎ４のＷサイズ比が、２：１（Ｗサイズ比）となるように設けられている。そのため、第２読み出しトランジスタＮ４のオン抵抗は、第１読み出しトランジスタＮ３のオン抵抗よりも大きくなるように設けられている。一方、第１、第２ヒューズ素子Ｒ１、Ｒ２の長さはほぼ同程度であるため、初期状態のヒューズ素子Ｒ１、Ｒ２の抵抗値はほぼ等しい（抵抗値：Ｒ１〜Ｒ２）。
【００３９】
そのため、初期状態において、第２読み出しトランジスタＮ４のオン抵抗が第１読み出しトランジスタＮ３のオン抵抗よりも大きいことにより、第２ヒューズ回路１２の抵抗値が、第１ヒューズ回路１１の抵抗値よりも大きくなるように設けられている。
【００４０】
このように、本例の構成は、第１、第２ヒューズ素子Ｒ１、Ｒ２のヒューズサイズは同程度のサイズである一方、読み出しトランジスタＮ３、Ｎ４のディメンジョン（Ｗサイズ比）をアンバランスとすることによって、センスアンプ１５に入力する電圧差を発生させる点で、上記第１の実施形態と相違している。
【００４１】
＜読み出し動作（初期状態）＞  
次に、図８を用いて、本例に係る初期状態におけるｅヒューズ１０の読み出し動作について説明する。図示するように、初期状態において、読み出しトランジスタＮ３、Ｎ４のＷサイズ比が、２：１（Ｗサイズ比）となるように設けられている。一方、第１、第２ヒューズ素子Ｒ１、Ｒ２の長さはほぼ同程度であるため、初期状態のヒューズ素子Ｒ１、Ｒ２の抵抗値はほぼ等しい（抵抗値：Ｒ１〜Ｒ２）。そのため、初期状態において、第２ヒューズ回路１２の抵抗値は、第１ヒューズ回路１１の抵抗値よりも大きい。
【００４２】
まず、制御信号発生回路１３は、読み出し用トランジスタＮ３、Ｎ４のゲートに、読み出し制御信号/REを出力し、読み出し用トランジスタＮ３、Ｎ４をオンさせる。
【００４３】
続いて、第１、第２ヒューズ素子Ｒ１、Ｒ２の両端に読み出し電流ＩR1，ＩR2を流し、この読み出し電流ＩR1，ＩR2をセンスアンプ１５に入力させる。
【００４４】
続いて、センスアンプ１５は、入力された読み出し電流ＩR1，ＩR2から、第１，第２ヒューズ回路１１，１２の電圧差を読み出し、例えば、“１”データの出力データＤoutを出力する。
【００４５】
＜プログラム動作＞  
次に、図９および図１０を用いて、本例に係る初期状態におけるｅヒューズ１０のプログラム動作について説明する。
【００４６】
＜第１プログラム（１stプログラム）動作＞  
まず、第１プログラム（１stプログラム）動作について、図９を用いて説明する。  
図示するように、まず、制御信号発生回路１３は、第１書き込み用トランジスタＮ１のゲートに第１制御信号1st/PEを送信して、第１書き込み用トランジスタＮ１をオンとする。
【００４７】
続いて、プログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第１ヒューズ素子Ｒ１の両端にプログラム電圧を印加してプログラム電流Ｉpgm1を流し、第１ヒューズ素子Ｒ１を溶断する。そのため、この１stプログラム時において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも小さくなる（抵抗値：Ｒ２＜Ｒ１）。例えば、この１stプログラム時において、プログラムされた第１ヒューズ素子Ｒ１の抵抗値は、数ｋΩ程度である。一方、読み出しトランジスタＮ３、Ｎ４のＷサイズ比は、上記初期状態と同様の２：１である。そのため、制御回路１３は、１stプログラム時において、第１ヒューズ回路１１の抵抗値が、第２ヒューズ回路１２の抵抗値よりも大きくなるようにプログラムすることができる。
【００４８】
続いて、センスアンプ１５は、上記と同様に、読み出し電流ＩR1，ＩR2から、ヒューズ素子Ｒ１，Ｒ２の電圧差を読み出し、初期状態から反転された“０”データの出力データＤoutを出力する。
【００４９】
＜第２プログラム（２ndプログラム）動作＞  
続いて、第２プログラム（２ndプログラム）動作について、図１０を用いて説明する。  
図示するように、まず、制御信号発生回路１３は、第２書き込み用トランジスタＮ２のゲートに第２制御信号2nd/PEを送信して、第２書き込み用トランジスタＮ２をオンとする。
【００５０】
続いて、プログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第２ヒューズ素子Ｒ２の両端にプログラム電圧を印加してプログラム電流Ｉpgm2を流し、第２ヒューズ素子Ｒ２を溶断する。そのため、この２ndプログラム時において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも再び大きくなる（抵抗値：Ｒ２＞Ｒ１）。例えば、この２ndプログラム時において、プログラムされた第２ヒューズ素子Ｒ２の抵抗値は、数十ｋΩ程度である。一方、読み出しトランジスタＮ３、Ｎ４のＷサイズ比は、上記初期状態と同様の２：１である。そのため、制御回路１３は、２ndプログラム時において、第２ヒューズ回路１２の抵抗値が、第１ヒューズ回路１１の抵抗値よりも大きくなるように再プログラムすることができる。
【００５１】
続いて、センスアンプ１５は、上記読み出し動作と同様に、読み出し電流ＩR1，ＩR2から、第１，第２ヒューズ回路１１，１２の電圧差を読み出し、１stプログラム時から反転された“１”データの出力データＤoutを出力する。
【００５２】
＜この実施形態に係る効果＞  
この実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【００５３】
[第３の実施形態（ＳＲＡＭの冗長メモリに適用した一例）]
次に、第３の実施形態に係る半導体記憶装置について、図１１乃至図１５を用いて説明する。この実施形態は、上記第１の実施形態において説明したｅヒューズ１０をＳＲＡＭ（Static Random Access Memory）の冗長メモリに適用し、リダンダンシシステムとして構成した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５４】
＜リダンダンシシステム全体構成例＞
リダンダンシシステム全体構成例について、図１１を用いて説明する。図示するように、本例に係るＳＲＡＭは、メモリセルアレイ２７、ヒューズボックス（Fuse Box）２１、ヒューズ（Fuse）データ展開回路２２、およびロウデコーダ２５により構成されている。
【００５５】
メモリセルアレイ２７は、マトリクス状に配置された複数のＳＲＡＭセル１〜ＳＲＡＭセルｎを備えている。
【００５６】
ヒューズボックス２１は、冗長メモリとして複数のｅヒューズ＜１＞〜ｅヒューズ＜ｎ＞を備えている。図１２に示すように、本例では、ｅヒューズ＜１＞〜ｅヒューズ＜ｎ＞のそれぞれは、上記第１の実施形態において説明したｅヒューズ１０である。
【００５７】
ｅヒューズ＜１＞〜ｅヒューズ＜ｎ＞のそれぞれは、ＳＲＡＭセル１〜ＳＲＡＭセルｎの不良アドレスとして“０”または“１”を保持している。これらの保持されたデータ（Ｄout）は、ヒューズボックス２１の出力シリアルデータＳＯとして、Fuseデータ展開回路２２に出力される。
【００５８】
Fuseデータ展開回路２２は、入力されたヒューズボックスの出力シリアルデータＳＯに所定のデータ展開を行い、ロウデコーダ２５にデータをシリアルに出力する。所定のデータ展開とは、次のようなことをいう。即ち、Fuseデータ展開回路２２は、入力されたシリアルデータＳＯが“０”データの場合は、“０”データを４ビット（bit）（“００００”）ロウデコーダ２５にデータを出力する。例えば、ｅヒューズ＜１＞に保持された“０”データがシリアルデータＳＯとしてFuseデータ展開回路２２に入力された場合を一例に挙げる。この場合、Fuseデータ展開回路２２は、入力されたシリアルデータＳＯが“０”データであるため、“０”データを４ビット（“００００”）ロウデコーダ２５に出力する。
【００５９】
一方、Fuseデータ展開回路２２は、入力されたシリアルデータＳＯが“１”データの場合は、この“１”データ後のアドレスのヒューズボックスの４ビットをロウデコーダ２５にデータを出力する。例えば、ｅヒューズ＜３＞に保持された“１”データがシリアルデータＳＯとしてFuseデータ展開回路２２に入力された場合を一例に挙げる。この場合、Fuseデータ展開回路２２は、入力されたシリアルデータＳＯが“１”データであるため、この“１”データ後のヒューズボックスの４ビット（“１００１”）をロウデコーダ２５に出力する。
【００６０】
ロウデコーダ２５は、Fuseデータ展開回路２２の出力を、４ビット構成の所定のＲ／Ｄシフトアドレス＜１＞〜Ｒ／Ｄシフトアドレス＜ｎ＞に格納する。Ｒ／Ｄシフトアドレス＜１＞〜Ｒ／Ｄシフトアドレス＜ｎ＞は、ＳＲＡＭセル１〜ＳＲＡＭセルｎのＲ／Ｄシフトアドレスに対応するものである。
【００６１】
ここで、４ビットのＲ／Ｄシフトアドレス＜１＞〜Ｒ／Ｄシフトアドレス＜ｎ＞の全て“０”である（“００００”）ＳＲＡＭセルは、正常なセルとして判断される。例えば、Ｒ／Ｄシフトアドレス＜ｎ＞の全てが“０”である（“００００”）ＳＲＡＭセルｎは、正常なセルとして判断される。一方、４ビットのＲ／Ｄシフトアドレス＜１＞〜Ｒ／Ｄシフトアドレス＜ｎ＞のうち１つでも“１”であるＳＲＡＭセルは、不良セルとして判断される。例えば、Ｒ／Ｄシフトアドレス＜３＞の“１００１”であるＳＲＡＭセル３は、不良セルとして判断される。
【００６２】
＜リダンダンシ動作＞  
次に、本例に係る半導体集積回路装置のリダンダンシ動作について説明する。この説明では、図１３のフロー図に則して以下説明する。
【００６３】
（ステップＳＴ１（ウェハテスト１））  
まず、シリコンウェハ上に製造したＳＲＡＭのＳＲＡＭセル１〜ＳＲＡＭセルｎ等に対して、正常に機能するか否かのウェハテストを行う。このウェハテストにおいて、正常に機能しないと判断されたＳＲＡＭセルは、不良セルと判断される。本例の場合、このテストにおいてＲ／Ｄシフトアドレス＜３＞のＳＲＡＭセル３が不良セルと判断された場合を一例に挙げる。
【００６４】
（ステップＳＴ２（リダンダンシ１））  
続いて、上記ウェハテスト１の際に発見された不良セルを、図示しないＳＲＡＭ中の冗長セルと置換するリダンダンシを行う。例えば、本例の場合、上記テストにおいて発見された不良セルであるＲ／Ｄシフトアドレス＜３＞のＳＲＡＭセル３のリダンダンシを行う。
【００６５】
そのため、図１４に示すように、例えば、ヒューズボックス２１中のＲ／Ｄシフトアドレス＜３＞に対応するｅヒューズ＜３＞の出力データを“０”→“１”と反転するプログラム動作を行う。より具体的には、上記第１の実施形態で説明したように、ｅヒューズ＜３＞のプログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第１ヒューズ素子Ｒ１の両端にプログラム電圧を印加して、第１ヒューズ素子Ｒ１を溶断する。そのため、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも小さくなる（抵抗値：Ｒ２＜Ｒ１）。結果、制御回路１３が、このステップＳＴ２の際（１stプログラムの際）において、第１ヒューズ回路１１の抵抗値が、第２ヒューズ回路１２の抵抗値よりも大きくなるようにプログラムする。
【００６６】
続いて、ＳＲＡＭセル３を不良セルと識別するために、ｅヒューズ＜３＞の後のアドレスの４ビットのｅヒューズにつき、所定のデータ反転による上記と同様のプログラム（１stプログラム）を行う。例えば、ヒューズボックス２１中のＲ／Ｄシフトアドレス＜４＞およびＲ／Ｄシフトアドレス＜７＞に対応するｅヒューズ＜４＞およびｅヒューズ＜７＞の出力データを、同様のプログラム動作を行い、“０”→“１”と反転する。
【００６７】
（ステップＳＴ３（ウェハテスト２））  
続いて、上記ステップＳＴ１と同様のウェハテストをＳＲＡＭのＳＲＡＭセル１〜ＳＲＡＭセルｎ等に対して行う。
【００６８】
（ステップＳＴ４（アセンブリ））  
続いて、上記テスト後のＳＲＡＭをシリコンウェハからダイシングにより切り離す。続いて、ボード上に切り離したＳＲＡＭを実装する。
【００６９】
（ステップＳＴ５（最終テスト１））  
続いて、実装したＳＲＡＭのＳＲＡＭセル１〜ＳＲＡＭセルｎ等に対して、正常に機能するか否かの最終テストを行う。この最終テストにおいて、さらに正常に機能しないと判断されたＳＲＡＭセルは、不良セルと判断される。例えば、本例の場合、このテストにおいてＲ／Ｄシフトアドレス＜１＞のＳＲＡＭセル１が不良セルと判断されたとする。
【００７０】
このように、上記ウェハテストが終了しているにもかかわらず、実装後において不良セルが発生するのは、上記ステップＳＴ４の際の実装工程において何らかの不具合生じ、動作不良が発生する場合があるからである。例えば、信号用ボンディングワイヤの接続不良等による動作不良が考えられる。
【００７１】
（ステップＳＴ６（リダンダンシ２））  
続いて、上記最終テスト１の際に発見された不良セルのリダンダンシを行う。例えば、本例の場合、上記テストにおいて発見された不良セルであるＲ／Ｄシフトアドレス＜１＞のＳＲＡＭセル１のリダンダンシを行う。
【００７２】
そのため、図１５に示すように、例えば、ヒューズボックス２１中のＲ／Ｄシフトアドレス＜１＞に対応するｅヒューズ＜３＞の出力データを“０”→“１”と反転する上記と同様のプログラムを行う。
【００７３】
さらに、ＳＲＡＭセル１を不良セルと識別するために、ｅヒューズ＜１＞の後のアドレスの４ビットのｅヒューズにつき、データ反転によるプログラム（１stプログラム）またはデータ再反転による再プログラム（２ndプログラム）を行う。例えば、ヒューズボックス２１中のＲ／Ｄシフトアドレス＜３＞に対応するｅヒューズ＜３＞出力データを“１”→“０”と反転する再プログラム動作を行う。
【００７４】
より具体的には、プログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第２ヒューズ素子Ｒ２の両端にプログラム電圧を印加して、第２ヒューズ素子Ｒ２を溶断する。そのため、このステップＳＴ６（２ndプログラム）の際において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも再び大きくなる（抵抗値：Ｒ２＞Ｒ１）。このように、制御回路１３は、このステップＳＴ６の際において、第２ヒューズ回路１２の抵抗値が、第１ヒューズ回路１１の抵抗値よりも大きくなるように再プログラムする。
【００７５】
以後、上記最終テスト１（ＳＴ５）の結果に基づいて、ヒューズボックス２１中のｅヒューズに対して、同様のプログラムまたは再プログラムを行う。
【００７６】
（ステップＳＴ７（最終テスト２））  
続いて、ＳＲＡＭのＳＲＡＭセル１〜ＳＲＡＭセルｎ等に対して、さらに正常に機能するか否かの最終テストを行う。
【００７７】
＜この実施形態に係る効果＞  
この実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）および（２）の効果が得られる。さらに、本例によれば、少なくとも下記（３）の効果が得られる。
【００７８】
（３）歩留りを向上できる。  
上記のように、本例に係る構成および動作によれば、ウェハテスト１において発見された不良セルに対して１度リダンダンシを行った後（ＳＴ２の後）であっても、最終テスト１において発見された不良セルに対して再びリダンダンシ（ＳＴ６）を行う（同一のｅヒューズ１０（同一のビット）に対し再プログラムを行う）ことができる。
【００７９】
例えば、図１５に示すように、ＳＲＡＭセル１を不良セルと識別するために、ｅヒューズ＜１＞の後のアドレスのＲ／Ｄシフトアドレス＜３＞に対応するｅヒューズ＜３＞出力データを“１”→“０”と反転する再プログラム動作を行う。より具体的には、プログラム用電圧ノードＶＢＰにプログラム電圧を印加し、第２ヒューズ素子Ｒ２の両端にプログラム電圧を印加して、第２ヒューズ素子Ｒ２を溶断する。そのため、このステップＳＴ６（２ndプログラム）の際において、第２ヒューズ素子Ｒ２の抵抗値は、第１ヒューズ素子Ｒ１の抵抗値よりも再び大きくなる（抵抗値：Ｒ２＞Ｒ１）。このように、制御回路１３は、このステップＳＴ６の際において、第２ヒューズ回路１２の抵抗値が、第１ヒューズ回路１１の抵抗値よりも大きくなるように再プログラムする。
【００８０】
ここで、上記ウェハテストが終了しているにもかかわらず、実装後において不良セルが発生するのは、上記ステップＳＴ４の際の実装工程において、例えば、信号用ボンディングワイヤの接続不良等による何らかの不具合生じ、動作不良が発生する場合があるからである。
【００８１】
このように、本例によれば、実装後において不良セルが発生した場合であっても、その不良セルを救済することができるため、ＳＲＡＭの歩留りを向上することができる点でさらに有利である。
【００８２】
以上、第１乃至第３の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８３】
【図１】この発明の第１の実施形態に係る半導体集積回路装置を示す回路図。
【図２】第１の実施形態に係る半導体集積回路装置の出力データを説明するための図。
【図３】第１の実施形態に係る半導体集積回路装置の初期状態における読み出し動作を示す図。
【図４】第１の実施形態に係る半導体集積回路装置の第１プログラム時を説明するための図。
【図５】第１の実施形態に係る半導体集積回路装置の第２プログラム時を説明するための図。
【図６】この発明の第２の実施形態に係る半導体集積回路装置を示す回路図。
【図７】第２の実施形態に係る半導体集積回路装置の出力データを説明するための図。
【図８】第２の実施形態に係る半導体集積回路装置の初期状態における読み出し動作を示す図。
【図９】第２の実施形態に係る半導体集積回路装置の第１プログラム時を説明するための図。
【図１０】第２の実施形態に係る半導体集積回路装置の第２プログラム時を説明するための図。
【図１１】この発明の第３の実施形態に係る半導体集積回路装置を示す回路図。
【図１２】第３の実施形態に係る半導体集積回路装置のヒューズボックスを説明するための回路図。
【図１３】第３の実施形態に係る半導体集積回路装置のリダンダンシ動作を示すフロー図。
【図１４】第３の実施形態に係る半導体集積回路装置のリダンダンシ動作の一ステップ（ＳＴ２）を説明するための回路図。
【図１５】第３の実施形態に係る半導体集積回路装置のリダンダンシ動作の一ステップ（ＳＴ６）を説明するための回路図。
【符号の説明】
【００８４】
１０…ｅヒューズ、１１…第１ヒューズ回路、１２…第２ヒューズ回路、１３…制御信号発生回路、Ｒ１，Ｒ２…第１，第２ヒューズ素子、Ｎ１，Ｎ２…第１，第２書き込み用トランジスタ、Ｎ３、Ｎ４…第１，第２読み出し用トランジスタ、１５…センスアンプ、ＶＢＰ…プログラム用電圧ノード、1st/PE…第１制御信号、2nd/PE…第２制御信号、/RE…読み出し制御信号、/RE(S/A)…センスアンプ用読み出し制御信号、Ｄout…出力データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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