(57)【要約】【課題】データの書き込み時および消去時における絶縁耐圧を向上させることが可能な不揮発性半導体記憶装置の製造方法を提供することを目的とする。【解決手段】トンネル絶縁膜、第１の導電膜、ストッパ膜を堆積し、ストッパ膜、第１の導電膜、トンネル絶縁膜、半導体基板の所定深さまで素子分離溝を形成し、第１の絶縁膜を堆積し平坦化し、第１の導電膜をスリット状に加工し、第１の導電膜の側壁より半導体基板を選択的に異方性酸化を行い、電極間絶縁膜を形成し、第２の導電膜を形成し、第２の導電膜を所定量除去し電極間絶縁膜の表面を一部露出させ、第２の導電膜上に第３の導電膜を形成する。【選択図】図１
2009239156.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に浮遊ゲート電極材としての第１の導電膜を形成する工程と、
所定領域の前記第１の導電膜、前記トンネル絶縁膜、及び前記半導体基板の所定の深さまでの部分を除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝内を第１の絶縁膜で埋め込む工程と、
所定領域の前記第１の導電膜を除去して、前記第１の方向と直交する第2の方向に沿って複数のスリット部を形成する工程と、
前記半導体基板に所定電圧を印加し、マイクロ波、高周波、または電子サイクロトロン共鳴の少なくともいずれか一つによって発生したプラズマに含まれる酸素イオンを用いて、前記複数のスリット部の側面における前記第１の導電膜の側壁面及び前記複数のスリット部の底面における前記半導体基板の表面に、異方性酸化を行う工程と、
前記異方性酸化を行った前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜が形成された前記複数のスリット部内を、制御ゲート電極材としての第２の導電膜で埋め込む工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
シリコン基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に浮遊ゲート電極材としての第１の導電膜を形成する工程と、
前記第１の導電膜上にストッパ膜を形成する工程と、
所定領域の前記ストッパ膜、前記第１の導電膜、前記トンネル絶縁膜、及び前記シリコン基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝内を第１の絶縁膜で埋め込む工程と、
前記ストッパ膜を用いて、前記第１の絶縁膜の表面部を所定量除去して平坦化する工程と、
所定領域の前記ストッパ膜、及び前記第１の導電膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って複数のスリット部を形成する工程と、
前記シリコン基板に所定電圧を印加し、マイクロ波、高周波、または電子サイクロトロン共鳴の少なくともいずれか一つによって発生したプラズマに含まれる酸素イオンを用いて、前記複数のスリット部の側面における前記第１の導電膜の側壁面及び前記複数のスリット部の底面における前記シリコン基板の表面に、異方性酸化を行う工程と、
前記異方性酸化を行った前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、
前記複数のスリット部を埋め込むように、前記電極間絶縁膜上に制御ゲート電極材としての第２の導電膜を形成する工程と、
前記第２の導電膜の表面部を所定量除去して後退させ、隣接する前記複数のスリット部に埋め込まれた前記第２の導電膜同士を分断する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
シリコン基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に浮遊ゲート電極材としての第１の導電膜を形成する工程と、
前記第１の導電膜上にストッパ膜を形成する工程と、
所定領域の前記ストッパ膜、前記第１の導電膜、前記トンネル絶縁膜、及び前記シリコン基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝内を第１の絶縁膜で埋め込む工程と、
前記ストッパ膜を用いて、前記第１の絶縁膜の表面部を所定量除去して平坦化する工程と、
所定領域の前記ストッパ膜、及び前記第１の導電膜の途中の深さまでの部分をエッチング除去して、前記ストッパ膜及び前記第１の導電膜からなり、前記第１の方向と直交する第２の方向に沿って側面を有し、前記第１の方向に第１の幅を有する複数の第１の部分を形成する工程と、
前記第１の部分が形成された前記ストッパ膜上及び前記第１の導電膜上にシリコン窒化膜からなるマスク膜を形成する工程と、
前記マスク膜に対して異方性のエッチングを行って、前記第１の部分の側面上に、前記マスク膜を残す工程と、
前記ストッパ膜及び前記マスク膜をマスクとして用いて、前記第１の導電膜の露出部分をエッチング除去して、前記第２の方向に沿って複数のスリット部を形成するとともに、前記第１の部分の下部に、前記第１の導電膜からなり前記第１の方向に第１の幅よりも広い第2の幅を有する複数の第２の部分を形成する工程と、
前記シリコン基板に所定電圧を印加し、マイクロ波、高周波、または電子サイクロトロン共鳴の少なくともいずれか一つによって発生したプラズマに含まれる酸素イオンを用いて、前記複数のスリット部の側面における前記第１の導電膜の側壁面及び前記複数のスリット部の底面における前記シリコン基板の表面に、異方性酸化を行う工程と、
前記異方性酸化を行った前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、
前記複数のスリット部を埋め込むように、前記電極間絶縁膜上に制御ゲート電極材としての第２の導電膜を形成する工程と、
前記第２の導電膜の表面部を所定量除去して後退させ、隣接する前記複数のスリット部に埋め込まれた前記第２の導電膜同士を分断する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記複数のスリット部を形成する工程と、前記異方性酸化を行う工程との間に、前記複数のスリット部の側壁面にシリコン窒化膜を形成する工程をさらに備えることを特徴とする請求項１、２又は３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第１の導電膜、ストッパ膜を形成する工程と、
所定領域の前記ストッパ膜、前記第１の導電膜、前記トンネル絶縁膜、及び前記半導体基板の所定の深さまでの部分を除去して、素子分離溝を形成する工程と、
前記素子分離溝内を埋め込むように第１の絶縁膜を堆積し、前記ストッパ膜を用いて平坦化する工程と、
前記第１の導電膜、前記ストッパ膜に対してエッチングを行い、一方向に沿ってスリット状に加工し複数のスリット部を設ける工程と、
スリット状に加工された前記第１の導電膜の側壁上に形成されるシリコン酸化膜より、前記スリット部における前記トンネル絶縁膜上に形成されるシリコン酸化膜の膜厚の方が厚くなるような酸化膜として、ＴＥＯＳ（Tetraethoxysilane）、ＴＥＯＳ＋オゾン、ＨＴＯ（High Temperature Oxide）、ＡＬＤ（Atomic Layer Deposition）酸化膜、ＢＰＳＧ（Borophosphosilicate Glass）、ＰＳＧ（Phosphorsilicate Glass）、及びＢＳＧ （Boron-Silicate Glass）の少なくともいずれか一つを含むシリコン酸化物を選択的に形成する工程と、
前記シリコン酸化物を形成した前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、
前記複数のスリット部を埋め込むように、前記電極間絶縁膜上に制御ゲート電極材としての第２の導電膜を形成する工程と、
前記第２の導電膜の表面部を所定量除去して後退させ、隣接する前記複数のスリット部に埋め込まれた前記第２の導電膜同士を分断する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置の製造方法の概略について以下に説明する。半導体基板の表面上にトンネル絶縁膜を形成した後、浮遊ゲート電極となる多結晶シリコン層、ＣＭＰ（Chemical Mechanical Polish）加工のストッパ膜、ＲＩＥ（Reactive Ion Etching）のマスク膜を堆積する。
【０００３】
マスク膜、ストッパ膜、多結晶シリコン層、トンネル絶縁膜を順次エッチング加工し、半導体基板において表面が露出した領域をエッチングして素子分離溝を形成する。
【０００４】
露出した半導体基板の表面上にシリコン酸化膜を形成した後、全面に素子分離用絶縁膜としてシリコン酸化膜を堆積し、素子分離溝を完全に埋め込む。表面部分のシリコン酸化膜とマスク膜とを除去して表面を平坦化する。
【０００５】
ストッパ膜、多結晶シリコン層を順次エッチング加工し、セル間のスリット部を形成することで、浮遊ゲート電極の形状を確定する。セル拡散層を形成し、全面に電極間絶縁膜を堆積する。
【０００６】
全面を覆うように、制御ゲート電極となる多結晶シリコン膜を形成する。表面を平坦化し、多結晶シリコン膜の露出表面をエッチング除去し、多結晶シリコン層の側壁面の一部を露出させる。全面に金属薄膜を堆積した後に加熱処理を行ない、ストッパ層をサリサイド反応の制御膜として使用することで、制御ゲート電極の上部に金属サリサイド層を形成する。さらに、配線層等を形成して装置を完成させる。
【０００７】
しかし、従来の不揮発性半導体記憶装置の製造方法には次のような問題があった。浮遊ゲート電極間に制御ゲート電極が存在する。このため、制御ゲート電極と拡散層との間のトンネル絶縁膜と電極間絶縁膜に、データの書き込み時および消去時に高い電圧が印加される。スリット部を形成する時のＲＩＥによりトンネル絶縁膜がダメージ受けていたり、オーバエッチングされていたりすると絶縁耐圧が劣化することとなる。
【０００８】
浮遊ゲート電極のトンネル絶縁膜と接する端部が尖っている場合、書き込みおよび消去時にこの端部に電界が集中して、電気的ストレスによる劣化が加速されるという問題があった。
【０００９】
従来の半導体装置の製造方法を開示した文献名を以下に記載する。
【特許文献１】特開２００６−２２２２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、データの書き込み時および消去時における絶縁耐圧を向上させることが可能な不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極材としての第１の導電膜を形成する工程と、所定領域の前記第１の導電膜、前記トンネル絶縁膜、及び前記半導体基板の所定の深さまでの部分を除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝内を第１の絶縁膜で埋め込む工程と、所定領域の前記第１の導電膜を除去して、前記第１の方向と直交する第2の方向に沿って複数のスリット部を形成する工程と、前記半導体基板に所定電圧を印加し、マイクロ波、高周波、または電子サイクロトロン共鳴の少なくともいずれか一つによって発生したプラズマに含まれる酸素イオンを用いて、前記複数のスリット部の側面における前記第１の導電膜の側壁面及び前記複数のスリット部の底面における前記半導体基板の表面に、異方性酸化を行う工程と、前記異方性酸化を行った前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜が形成された前記複数のスリット部内を、制御ゲート電極材としての第２の導電膜で埋め込む工程とを備えることを特徴とする。
【００１２】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、シリコン基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極材としての第１の導電膜を形成する工程と、前記第１の導電膜上にストッパ膜を形成する工程と、所定領域の前記ストッパ膜、前記第１の導電膜、前記トンネル絶縁膜、及び前記シリコン基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝内を第１の絶縁膜で埋め込む工程と、前記ストッパ膜を用いて、前記第１の絶縁膜の表面部を所定量除去して平坦化する工程と、所定領域の前記ストッパ膜、及び前記第１の導電膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って複数のスリット部を形成する工程と、前記シリコン基板に所定電圧を印加し、マイクロ波、高周波、または電子サイクロトロン共鳴の少なくともいずれか一つによって発生したプラズマに含まれる酸素イオンを用いて、前記複数のスリット部の側面における前記第１の導電膜の側壁面及び前記複数のスリット部の底面における前記シリコン基板の表面に、異方性酸化を行う工程と、前記異方性酸化を行った前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、前記複数のスリット部を埋め込むように、前記電極間絶縁膜上に制御ゲート電極材としての第２の導電膜を形成する工程と、前記第２の導電膜の表面部を所定量除去して後退させ、隣接する前記複数のスリット部に埋め込まれた前記第２の導電膜同士を分断する工程とを備えることを特徴とする。
【００１３】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、シリコン基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極材としての第１の導電膜を形成する工程と、前記第１の導電膜上にストッパ膜を形成する工程と、所定領域の前記ストッパ膜、前記第１の導電膜、前記トンネル絶縁膜、及び前記シリコン基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝内を第１の絶縁膜で埋め込む工程と、前記ストッパ膜を用いて、前記第１の絶縁膜の表面部を所定量除去して平坦化する工程と、所定領域の前記ストッパ膜、及び前記第１の導電膜の途中の深さまでの部分をエッチング除去して、前記ストッパ膜及び前記第１の導電膜からなり、前記第１の方向と直交する第２の方向に沿って側面を有し、前記第１の方向に第１の幅を有する複数の第１の部分を形成する工程と、前記第１の部分が形成された前記ストッパ膜上及び前記第１の導電膜上にシリコン窒化膜からなるマスク膜を形成する工程と、前記マスク膜に対して異方性のエッチングを行って、前記第１の部分の側面上に、前記マスク膜を残す工程と、前記ストッパ膜及び前記マスク膜をマスクとして用いて、前記第１の導電膜の露出部分をエッチング除去して、前記第２の方向に沿って複数のスリット部を形成するとともに、前記第１の部分の下部に、前記第１の導電膜からなり前記第１の方向に第１の幅よりも広い第2の幅を有する複数の第２の部分を形成する工程と、前記シリコン基板に所定電圧を印加し、マイクロ波、高周波、または電子サイクロトロン共鳴の少なくともいずれか一つによって発生したプラズマに含まれる酸素イオンを用いて、前記複数のスリット部の側面における前記第１の導電膜の側壁面及び前記複数のスリット部の底面における前記シリコン基板の表面に、異方性酸化を行う工程と、前記異方性酸化を行った前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、前記複数のスリット部を埋め込むように、前記電極間絶縁膜上に制御ゲート電極材としての第２の導電膜を形成する工程と、
前記第２の導電膜の表面部を所定量除去して後退させ、隣接する前記複数のスリット部に埋め込まれた前記第２の導電膜同士を分断する工程とを備えることを特徴とする。
【００１４】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第１の導電膜、ストッパ膜を形成する工程と、所定領域の前記ストッパ膜、前記第１の導電膜、前記トンネル絶縁膜、及び前記半導体基板の所定の深さまでの部分を除去して、素子分離溝を形成する工程と、前記素子分離溝内を埋め込むように第１の絶縁膜を堆積し、前記ストッパ膜を用いて平坦化する工程と、前記第１の導電膜、前記ストッパ膜に対してエッチングを行い、一方向に沿ってスリット状に加工し複数のスリット部を設ける工程と、スリット状に加工された前記第１の導電膜の側壁上に形成されるシリコン酸化膜より、前記スリット部における前記トンネル絶縁膜上に形成されるシリコン酸化膜の膜厚の方が厚くなるような酸化膜として、ＴＥＯＳ（Tetraethoxysilane）、ＴＥＯＳ＋オゾン、ＨＴＯ（High Temperature Oxide）、ＡＬＤ（Atomic Layer Deposition）酸化膜、ＢＰＳＧ（Borophosphosilicate Glass）、ＰＳＧ（Phosphorsilicate Glass）、及びＢＳＧ （Boron-Silicate Glass）の少なくともいずれか一つを含むシリコン酸化物を選択的に形成する工程と、前記シリコン酸化物を形成した前記複数のスリット部の内壁面上に電極間絶縁膜を形成する工程と、前記複数のスリット部を埋め込むように、前記電極間絶縁膜上に制御ゲート電極材としての第２の導電膜を形成する工程と、前記第２の導電膜の表面部を所定量除去して後退させ、隣接する前記複数のスリット部に埋め込まれた前記第２の導電膜同士を分断する工程とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の不揮発性半導体記憶装置の製造方法によれば、データの書き込み時および消去時における絶縁耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
後述する各実施の形態では、異方性酸化法を用いてシリコン酸化膜を選択的に形成する点に特徴がある。図１に示されたように、ステージ２上に半導体基板１が載置されている。ステージ２には電源３により所定の高周波電圧Ｖが印加されており、これにより半導体基板１に高周波電圧Ｖが印加される。
【００１８】
この状態で半導体基板１の上方において、酸素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ４を発生させると、酸素中性ラジカル、酸素イオン、窒素イオン、電子等が生成される。より詳細には、イオン化した酸素分子（Ｏ２）、酸素原子（Ｏ）、オゾン（Ｏ３）等の酸化性イオンが含まれている。あるいは、酸素含有ガスとともに窒素含有ガスを導入した場合には、イオン化した一酸化窒素（ＮＯ）、一酸化二窒素（Ｎ２Ｏ）等の酸化性イオンも含まれている。そして、半導体基板１に印加される高周波電圧Vの符号と絶対値を適切に選ぶことによって、プラズマ４に含まれる負または正に帯電した酸化性イオンは半導体基板１の方向に引き込まれ、半導体基板１の表面に向かってほぼ垂直に入射する。
【００１９】
このとき、半導体基板１の表面に平行な部分には、多くの酸化性イオンが供給され、半導体基板１の表面に垂直な部分には、相対的に少ない酸化性イオンが供給される。これにより、半導体基板１の表面に平行な部分は酸化量が多くなり、半導体基板１の表面に垂直な部分は相対的に酸化量が少なくなるという異方性酸化が実現できる。ここで、プラズマ４の発生の際の圧力は、例えば10Torr以下が望ましい。圧力が低いほうが酸化性イオンの発生比率が高くなり、また、酸化性イオンの平均自由行程が長くなるので望ましい。また、プラズマ４の発生の際の温度は、例えば室温から800℃程度の範囲で設定できる。温度が高いほうが酸化レートが上がるので望ましい。
【００２０】
（１−１）実施の形態１
本発明の実施の形態１による不揮発性半導体記憶装置の製造方法について図面を参照して説明する。尚、図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）はワード線（チャネル幅）方向の断面図、図２（ｂ）、図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）はビット線（チャネル長）方向の断面図に相当する。
【００２１】
図２（ａ）、（ｂ）に示されるように、所望の不純物をドーピングしたシリコン基板１０の表面上に、厚さ１０ｎｍのシリコン酸化膜から成るトンネル絶縁膜１１を熱酸化法で形成した後、浮遊ゲート電極となる厚さ１５０ｎｍのリンをドーピングした多結晶シリコン層１２、ＣＭＰ（Chemical Mechanical Polish）加工用のストッパ膜となる厚さ50nmのシリコン窒化膜１３、反応性イオンエッチング（Reactive Ion Etching、以下、ＲＩＥと称する）用のマスク膜１４を順次減圧ＣＶＤ（Chemical Vapor Deposition）法で堆積する。
【００２２】
図示されないレジストマスクを用いたＲＩＥ法により、図３（ａ）、（ｂ）に示されたように、マスク膜１４、ストッパ膜１３、多結晶シリコン層１２、トンネル絶縁膜１１を順次エッチング加工し、さらに半導体基板１０の露出領域をエッチングして、ビット線方向に沿って、複数の深さ１５０ｎｍの素子分離溝１５を形成する。
【００２３】
露出した半導体基板１０の表面上に厚さ５ｎｍの図示されないシリコン酸化膜を熱酸化法で形成する。図４（ａ）、（ｂ）に示されたように、全面に厚さ４００ｎｍの素子分離用の絶縁膜であるシリコン酸化膜１５ａをプラズマＣＶＤ法で堆積して、素子分離溝１５を埋め込む。表面部分のシリコン酸化膜１５ａとマスク膜１４とをＣＭＰ法で除去し表面を平坦化する。これにより、ストッパ膜１３の表面が露出する。
【００２４】
図５（ａ）、（ｂ）に示されるように、図示されないレジストマスクを用いたＲＩＥ法により、ストッパ膜１３、リンをドーピングした多結晶シリコン層１２を順次エッチング加工して、ビット線方向と直交するワード線方向に沿って、複数のセル間のスリット部２１を形成する。これにより、多結晶シリコン層１２から成る浮遊ゲート電極の形状が確定する。
【００２５】
図６（ａ）、（ｂ）に示されるように、多結晶シリコン層１２をマスクとしてイオン注入を行いセル拡散層２５を形成する。全面にシリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜からなる５層構造の厚さ１５ｎｍの電極間絶縁膜１６を減圧ＣＶＤ法で順次堆積する。全面を覆うように制御ゲート電極材としての多結晶シリコン膜１７を減圧ＣＶＤ法で堆積し、ＣＭＰ法で表面を平坦化する。これにより、ストッパ膜１３の表面が露出する。
【００２６】
図７（ａ）、（ｂ）に示されるように、多結晶シリコン膜１７の露出した表面を水酸化カリウム溶液でエッチング除去することにより、電極間絶縁膜１６で覆われた多結晶シリコン層１２の側壁面の一部を露出させる。全面に図示されないタングステンやコバルトやニッケルなどの金属薄膜を堆積した後、加熱処理を行う。ストッパ層１３をサリサイド反応の制御膜として使用することにより、多結晶シリコン層１７から成る制御ゲート電極の上部に金属サリサイド層１８を形成する。その後、未反応の金属薄膜を化学薬液で除去する。
【００２７】
このように、本実施の形態１による不揮発性半導体記憶装置の製造方法は、半導体基板１０上のトンネル絶縁膜１１上に一方向に沿って配置された多結晶シリコン層１２から成る複数の浮遊ゲート電極と、各々の浮遊ゲート電極の相互間、さらに両端に配置された浮遊ゲート電極の外側の側面において、一方向に沿って配置された多結晶シリコン層２１から成る複数の制御ゲート電極と、各々の浮遊ゲート電極と各々の制御ゲート電極との相互間、及び各々の制御ゲート電極と半導体基板１０との間を絶縁する電極間絶縁膜１６とを備える装置の製造方法に関するものである。
【００２８】
この装置では、１つの浮遊ゲート電極とこの浮遊ゲート電極の両側に位置する一対の制御ゲート電極とにより１つの記憶素子が構成され、隣接する２つの記憶素子の間ではこの記憶素子の間に位置する制御ゲート電極を共有する。そして、各々の記憶素子において、浮遊ゲート電極とこの浮遊ゲート電極の両側に位置する一対の制御ゲート電極との容量結合により、書込み／消去動作およびトランジスタ動作が行われる。
【００２９】
ここで、図５（ａ）、（ｂ）に示された工程でスリット部２１を形成した後、浮遊ゲート電極となる多結晶シリコン層１２のスリット部２１における側壁より、スリット部２１の底部における半導体基板１０をより選択的に酸化するため上述の異方性酸化を行う。これにより、図８に示されたように、多結晶シリコン層１２の側面に形成されるシリコン酸化膜２２より、スリット部２１の底面における半導体基板１０の表面に形成されるシリコン酸化膜２３の方が膜厚が厚く形成される。
【００３０】
このように、浮遊ゲート電極となる多結晶シリコン層１２の側壁の酸化を抑制することで、その後に電極間絶縁膜１６を形成する時に多結晶シリコン層１２と電極間絶縁膜１６との界面に存在するシリコン酸化膜２２を薄膜化することができる。これにより、浮遊ゲート電極と制御ゲート電極との容量結合の低下を防止することができる。同時に、半導体基板１０の表面に形成されるシリコン酸化膜２３の膜厚を厚くすることで、制御ゲート電極としての多結晶シリコン層１７と半導体基板１０との間の距離を増加させて、絶縁耐圧を向上させることができる。
【００３１】
また、セル間のスリット部２１を形成するためのＲＩＥ加工を行う時、図９に示されるように、トンネル絶縁膜１１の上部までエッチング除去してこの部分のトンネル絶縁膜厚を薄くすると、シリコン酸化膜２３の膜厚をさらに厚く形成できる。これにより、多結晶シリコン層１７と半導体基板１０との間の絶縁耐性はより向上する。
【００３２】
あるいは図１０に示されたように、スリット部２１の領域のトンネル絶縁膜１１を完全に除去して半導体基板１０の表面を露出させれば、この領域に形成されるシリコン酸化膜２３の膜厚はさらに厚く形成できる。これにより、多結晶シリコン層１７と半導体基板１０との間の絶縁耐性はさらに向上する。
【００３３】
さらに、図１１に示されたように、スリット部２１の領域のトンネル絶縁膜１１を完全に除去し、さらに半導体基板１０の表面部を除去した場合であっても、この除去された部分を覆うように凹型形状に厚いシリコン酸化膜２３が形成されて、多結晶シリコン層１７と半導体基板１０との間の優れた絶縁耐性が確保される。
【００３４】
さらには、浮遊ゲート電極となる多結晶シリコン層１２におけるトンネル絶縁膜１１と接する端部が、図１２に示されるように裾を引くように鋭角的に尖っている場合であっても、この端部２４も選択的に厚く酸化される。このため、端部２４において尖った形状により生じる書き込みおよび消去時の端部２４への電界集中を緩和し電気的ストレス劣化を抑制することができる。
【００３５】
この後、イオン注入法を用いて浮遊ゲート電極としての多結晶シリコン層１７をマスクとしてセル拡散層を形成する。尚、異方性酸化は、セル拡散層を形成した後に行ってもよく、あるいはセル拡散層を形成する前の工程、並びに後の工程で２度行ってもよい。異方性酸化をセル拡散層形成の前に行うと、浅い拡散層が形成できる点で望ましい。この場合は、高温の異方性酸化を用いるほうが、上記の浮遊ゲート電極端部の形状がより改善されて電気的ストレス劣化を抑制できるので望ましい。一方、異方性酸化をセル拡散層形成の後に行うと、セル拡散層形成時のイオン注入エネルギーを下げられるので、プロセスダメージが低減できる点で望ましい。以降の工程で、層間絶縁膜、配線層等を形成して不揮発性半導体記憶装置を完成させる。
【００３６】
上述したように本実施の形態１によれば、データの書き込み時および消去時において絶縁耐圧を向上させることが可能である。
【００３７】
なお、本実施例では、シリコン基板１０を用いているが、シリコンゲルマニウムなどの他の半導体材料でも良い。
【００３８】
また、トンネル絶縁膜１１の材料は、シリコン酸化膜に限らない。例えばアルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物などを用いることもできる。複数の材料から成る積層膜を用いても良い。形成方法も、熱酸化法に限らず、ＣＶＤ法やＡＬＤ法などを用いることができる。
【００３９】
また、浮遊ゲート電極１２の材料は、リンをドーピングした多結晶シリコンに限らない。導電材料ならば他の材料でも良い。形成方法も、ＣＶＤ法に限らず、ＡＬＤ法やスパッタ法などを用いることができる。
【００４０】
また、ストッパ膜１３の材料はシリコン窒化膜に限らない。ＣＭＰで削れにくい材料ならば、他の材料でも良い。さらには、必ずしも、ストッパ膜を用いた表面平坦化を行わなくとも、本実施例の効果を得ることができる。
【００４１】
また、素子分離溝１５の埋め込み絶縁膜１５ａの材料は、シリコン酸化膜に限らない。絶縁材料ならば他の材料でも良い。形成方法も、プラズマＣＶＤ法に限らず、ＡＬＤ法や塗布法などを用いることができる。
【００４２】
また、電極間絶縁膜１６は、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜からなる５層構造に限らない。他の絶縁膜を用いることもできるし、単層膜構造でも５層以外の多層構造でも良い。形成方法も、減圧ＣＶＤ法に限らず、ＡＬＤ法やスパッタ法などを用いることができる。
【００４３】
また、制御ゲート電極１７は、リンをドーピングした多結晶シリコン層と金属シリサイド層からなる２層構造に限らない。導電材料ならば他の材料でも良く、単層膜構造でも２層以外の多層構造でも良い。形成方法も、上記の実施形態に限らない。さらには、隣接する複数のスリット部２１に埋め込まれた制御ゲート電極材料を分断する方法も、上記の実施形態に限らない。
【００４４】
（１−２）比較例
比較例による不揮発性半導体記憶装置の製造方法について、上記実施の形態１と対比して説明する。
【００４５】
上記実施の形態１において図８に示された工程で、異方性酸化を行わない状態における断面を図１３に示す。浮遊ゲート電極となる多結晶シリコン層１１２の間に制御ゲート電極となる多結晶シリコン層１１７が配置されている。制御ゲート電極と図示されていない拡散層との間のトンネル絶縁膜１１１と電極間絶縁膜１１６とに、書き込みおよび消去時において高い電圧が印加される。ここで、図１４に示されたように、スリット部１２１を形成する時のＲＩＥによりトンネル絶縁膜１１が削れて膜厚が薄くなったり、図１５に示されたように、オーバエッチングされて除去される場合がある。あるいは図１６に示されたようにスリット部１２１におけるトンネル絶縁膜１１１が除去されて半導体基板１１０まで掘られる場合がある。このような場合に、書き込み及び消去時における絶縁耐圧が劣化することとなる。
【００４６】
あるいはまた図１７に示されたように、浮遊ゲート電極としての多結晶シリコン層１１２のトンネル絶縁膜１１１と接する端部１２４が裾を引くように鋭角的に尖っている場合、書き込みおよび消去時に端部１２４に電界が集中して電気的ストレス劣化が加速される。
【００４７】
このような図１３〜図１７に示された断面において、従来は上記実施の形態１のような異方性酸化を行ってスリット部の下方における半導体基板に酸化膜を厚く形成しないため、絶縁耐性の劣化や電気的ストレスによる劣化が生じていた。また、等方性酸化を行って酸化膜を形成すると、浮遊ゲート電極としての多結晶シリコン層１１２の側壁も同時に酸化され、電極間絶縁膜１１６と多結晶シリコン層１１２との界面にシリコン酸化膜が形成されることとなる。上記実施の形態１によれば、このような問題が解消される。
【００４８】
（２）実施の形態１の変形例１
本発明の実施の形態１の変形例１による不揮発性半導体記憶装置の製造方法について説明する。
【００４９】
上記実施の形態１では、図５（ａ）、（ｂ）に示された工程においてセル間のスリット部２１を形成した後、図６（ａ）、（ｂ）に示された工程においてセル拡散層２５を形成前又は形成後、あるいはその両方において異方性酸化を行う。
【００５０】
これに対し本変形例１では、図１８に示されたように、電極間絶縁膜２１６が少なくとも２層２１６ａ、２１６ｂの積層構造を有する絶縁膜であって、浮遊ゲート電極としての多結晶シリコン層２１２と接する界面に例えばシリコン窒化膜２１６ｂが形成されている。
【００５１】
上記実施の形態１と同様にスリット部２１７を形成した後、セル拡散層２２５を形成する。さらに、ラジカル窒化法または熱窒化法を用いて、電極間絶縁膜として１層目のシリコン窒化膜２１６ｂを形成する。このとき、多結晶シリコン層２１２の露出面のほうが、トンネル絶縁膜２１１の表面やトンネル絶縁膜２１１の下部にあるシリコン基板２００の表面よりも窒化効率が高いので、多結晶シリコン層２１２の露出面に選択的にシリコン窒化膜２１６ｂを形成することができる。
【００５２】
その後、上記実施の形態１と同様に異方性酸化を行う。これにより、図１９に示されるように、浮遊ゲート電極としての多結晶シリコン層２１２の側壁の酸化を抑制することで、その後の電極間絶縁膜２１６を形成した時に、浮遊ゲート電極としての多結晶シリコン層２１２と電極間絶縁膜における１層のシリコン窒化膜２１６ｂとの界面にシリコン酸化膜２２２が形成されることを抑制することができる。
【００５３】
さらに、スリット部２１７におけるトンネル絶縁膜２１１に形成されたシリコン酸化膜２２３によりこの部分の絶縁膜の膜厚が増加する。この結果、制御ゲート電極としての多結晶シリコン層２２１と拡散層２２５との間の絶縁耐圧を向上させることができる。
【００５４】
なお、トンネル絶縁膜２１１の表面やトンネル絶縁膜２１１の下部にあるシリコン基板２００の表面にも、ある程度の窒化層が形成されることがあるが、本変形例の効果は得られる。
【００５５】
（３）実施の形態１の変形例２
本発明の実施の形態１の変形例２による不揮発性半導体記憶装置の製造方法について説明する。
【００５６】
上記実施の形態１では、図７（ｂ）に示されたように浮遊ゲート電極としての多結晶シリコン層が四角形の断面形状を有している。これに対し本変形例２では、図２０に示されるように、浮遊ゲート電極としての多結晶シリコン層３１２が図７に示すような釣鐘型の断面形状、又は図２１に示されるような三角形の断面形状、あるいは図２２に示されるような五角形の断面形状、あるいはまた図２３に示されるように略矩形形状を有している。このような変形例２においても、上記実施の形態１と同様に電極間絶縁膜３１６を形成する前に異方性酸化を行うことで、スリット部３２１における半導体基板３１０の表面を選択的に酸化することが可能である。
【００５７】
さらに、図２０〜図２３にそれぞれ示された断面形状を多結晶シリコン層３１２が有する場合であって、上記実施の形態１において図９、図１０、図１１に示されたようにスリット部の形成時にその底面におけるトンネル絶縁膜３１１や半導体基板３１０が除去された場合であっても、上記実施の形態１と同様にこの部分を選択的に酸化することで絶縁耐圧を高めることができる。
【００５８】
（４）実施の形態２
本発明の実施の形態２による不揮発性半導体記憶装置の製造方法について説明する。
【００５９】
上記実施の形態１と同様に、図２〜５に示された工程を経て、セル間のスリット部を形成する。この後、図２４に示されたように、浮遊ゲート電極となる多結晶シリコン層４１２の側壁より、スリット部４２１の底面におけるトンネル絶縁膜４１１の上面に厚く選択的に堆積されるシリコン酸化膜４２３を堆積する。
【００６０】
ここでシリコン酸化膜４２３の材料として、例えばＴＥＯＳ（Tetraethoxysilane）、ＴＥＯＳ＋オゾン、ＨＴＯ（High Temperature Oxide）、ＡＬＤ（Atomic Layer Deposition）酸化膜、ＢＰＳＧ（Borophosphosilicate Glass）、ＰＳＧ（Phosphorsilicate Glass）、及びＢＳＧ （Boron-Silicate Glass）等の少なくともいずれか一つを含むものを用いてもよい。
【００６１】
これにより、浮遊ゲート電極となる多結晶シリコン層４１２の側壁のシリコン酸化膜４２２の膜厚を薄くすることができる。この結果、その後の電極間絶縁膜４１６の形成時に、多結晶シリコン層４１２と電極間絶縁膜４１６との界面にシリコン酸化膜４２２が形成される現象を抑制することができる、さらに、スリット部４２１における絶縁膜の膜厚を、トンネル絶縁膜４１１にシリコン酸化膜４２３を加えることによって、多結晶シリコン層４１７から成る制御ゲート電極と半導体基板４１０との間の絶縁耐圧を向上させることができる。
【００６２】
ここで、シリコン酸化膜４２３の堆積前または堆積後において、上記実施の形態１において説明した異方性酸化を行ってもよい。
【００６３】
その後、イオン注入法を用いてセル拡散層を形成する。異方性酸化を行う場合は、セル拡散層の形成前、又は形成後のいずれかに１回行ってもよく、あるいはセル拡散層の形成の前後で１回ずつ２回に渡って行ってもよい。以降の工程で、層間絶縁膜、配線層の形成を行い不揮発性半導体記憶装置を完成させる。
【００６４】
本実施の形態２によれば、データの書き込み及び消去時において制御ゲート電極と半導体基板との間の絶縁耐圧を向上させることが可能である。
【００６５】
（５）実施の形態３
本発明の実施の形態３による不揮発性半導体記憶装置の製造方法について説明する。図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）、図２９（ａ）、図３０（ａ）はワード線（チャネル幅）方向の断面図、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）、図２９（ｂ）、図３０（ｂ）はビット線（チャネル長）方向の断面図に相当する。
【００６６】
図２５に示されたように、半導体基板５１０上にトンネル絶縁膜５１１を形成する。このトンネル絶縁膜５１１の材料として、例えばシリコン酸化物、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の膜から成る積層膜を用いてもよい。
【００６７】
トンネル絶縁膜５１１上に、浮遊ゲート電極となる例えばリンをドーピングした多結晶シリコン層５１２、及びマスク層５１３を順次堆積する。
【００６８】
ここで、マスク層５１３は、多結晶シリコン層５１２をエッチングする際に、多結晶シリコン層５１２との間で適切な選択比が得られることが必要である。さらには、後述する素子分離溝（ＳＴＩ）を形成する際のＣＭＰ工程においては、埋め込み用絶縁膜との間で所望の選択比が得られること、また制御ゲート電極を形成する際のＣＭＰ工程においては制御ゲート電極との間で所望の選択比が得られるように考慮することが必要である。以上の観点から、マスク層の材料は、シリコン窒化膜が望ましい。
【００６９】
この後、マスク層５１３をリソグラフィ工程と選択エッチング工程とによりパターンニングする。このパターンニングされたマスク層５１３を用いて多結晶シリコン層５１２、トンネル絶縁膜５１１、半導体基板５１０を順次エッチングし、図２６（ａ）に示されたようなビット線方向に沿った複数の素子分離用の溝を形成する。
【００７０】
全面に例えばシリコン酸化膜からなる絶縁膜５１５を例えばＣＶＤにより形成し、素子分離用の溝を埋め込む。マスク層５１３をストッパとして、ＣＭＰ工程により絶縁膜５１５をマスク層５１３の表面の高さまで研磨し、素子分離溝を形成する。
【００７１】
図２７（ｂ）に示されるように、リソグラフィ工程とＲＩＥによる選択エッチング工程を行い、多結晶シリコン層５１２の途中の深さまでエッチングする。これにより、略矩形状の断面形状を有するように浮遊ゲート電極における第１の部分５１２ａを形成する。
【００７２】
図２７（ａ）に示されるように素子分離溝を埋め込む絶縁膜５１５の上部を希フッ酸溶液などで選択的にエッチング除去し、その上面が多結晶シリコン層５１２の表面よりも下部に位置するようにする。全面に絶縁膜として、例えばシリコン窒化膜５２１を形成する。
【００７３】
ＲＩＥによりシリコン窒化膜５２１を異方性エッチングし、浮遊ゲート電極の第１の部分５１２ａおよびマスク層５１３から成る積層構造の側壁上にシリコン窒化膜５２１を残す。
【００７４】
このシリコン窒化膜５２１およびマスク層５１３をマスクとして、多結晶シリコン層５１２に対しＲＩＥにより選択的にエッチングする。これにより、浮遊ゲート電極の第１の部分５１２ａの下部にビット線方向の長さＸ２が浮遊ゲート電極の第１の部分５１２ａの長さＸ１よりも長い略矩形状の第２の部分５１２ｂを形成する。このようにして、第１の部分５１２ａ及び第２の部分５１２ｂを有する浮遊ゲート電極を形成する。
【００７５】
また、素子分離溝に埋め込まれた絶縁膜５１５の上面の高さが、浮遊ゲート電極の第２の部分５１２ｂの上面より低くなるように形成する。
【００７６】
ソース／ドレイン領域を形成する工程では、第１の部分５１２ａ及び第２の部分５１２ｂを有する浮遊ゲート電極をマスクとして不純物イオンを半導体基板５１０に導入する。このようにして、半導体基板５１０と異なる導電型の拡散層を半導体基板５１０の表面部分に形成する。
【００７７】
上記実施の形態１において説明した異方性酸化法を用いて、第１の部分５１２ａ及び第２の部分５１２ｂを有する浮遊ゲート電極の側壁より、トンネル絶縁膜５１１の下方の半導体基板５１０を選択的に厚く酸化する異方性酸化を行う。
【００７８】
これにより、浮遊ゲート電極の側壁の酸化を抑制することで、その後に形成される電極間絶縁膜と浮遊ゲート電極との界面に存在するシリコン酸化膜を薄膜化することができる。これにより、浮遊ゲート電極と制御ゲート電極との容量結合の低下を防止することができる。同時に、半導体基板５１０の表面に形成されるシリコン酸化膜の膜厚を厚くすることで、制御ゲート電極としての多結晶シリコン層と半導体基板との間の距離を増加させて、絶縁耐圧を向上させることができる。
【００７９】
また、上記実施の形態１において説明したように、セル間のスリット部を形成するＲＩＥ加工時において、図９〜図１１に示されたようにトンネル酸化膜や半導体基板が削れるような場合であっても、上述の異方性酸化を行うことによって半導体基板表面の絶縁膜を厚く形成し絶縁耐圧を向上させることができる。
【００８０】
さらに、上記実施の形態１において図１２を用いて説明したように、浮遊ゲート電極におけるトンネル絶縁膜と接する端部が裾を引くように尖った形状を有する場合であっても、この尖っている端部も選択的に酸化することにより、端部において書き込みおよび消去時に電界が集中する現象を緩和し電気的ストレス劣化を抑制することができる。
【００８１】
シリコン窒化膜５２１を除去した後、図２９（ａ）、（ｂ）に示されるように、全面に電極間絶縁膜５２２と、制御ゲート電極となる例えばリンをドーピングした多結晶シリコン層５２３とを順次に形成する。
【００８２】
電極間絶縁膜５２２は、例えばシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニア酸化物のいずれか１つ、あるいはこれらの少なくとも２つの積層層膜により形成する。その一例として、シリコン窒化物、シリコン酸化物、シリコン窒化物、シリコン酸化物及びシリコン窒化物から成る５層のいわゆるＮＯＮＯＮ膜を用いてもよい。
【００８３】
図３０（ａ）、（ｂ）に示されるように、ドライエッチングまたはＣＭＰにより、各浮遊ゲート電極の第１の部分５１２ａ上部の電極間絶縁膜５２２が露出するまで多結晶シリコン層５２３をエッチングする。これにより、第３の部分５２３ａ及び第４の部分５２３ｂから成る制御ゲート電極が形成される。
【００８４】
全面に金属薄膜を堆積した後に加熱処理を行なう。ここで、マスク層５１３をサリサイド反応の制御膜として使用することにより、第１の部分５２３ａ、第２の部分５２３ｂを有する制御ゲート電極の上部に金属サリサイド層５２４を形成する。この後、未反応の金属薄膜を除去する。
【００８５】
尚、本実施の形態３では、制御ゲート電極がサリサイド構造を有する場合について説明している。しかし、本実施の形態３では、第１の部分５２３ａ、第２の部分５２３ｂを有する制御ゲート電極が第１の部分５１２ａ、第２の部分５１２ｂを有する浮遊ゲート電極に対して自己整合的に形成される。このため、制御ゲート電極の上面に金属配線を形成することも可能である。さらに、制御ゲート電極自体を金属材料で形成することも可能である。
【００８６】
制御ゲート電極をサリサイド構造とする場合に用いられる金属材料としては、例えばチタン、コバルトあるいはニッケル等がある。また、制御ゲート電極自体を金属材料で形成する場合は、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つ、あるいは少なくとも２つを含む積層膜とすることも可能である。
【００８７】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態において用いられている膜の材料や成膜法は一例でありこれに限定されるものではない。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１〜３による不揮発性半導体記憶装置の製造方法において用いられる異方性酸化法を説明する説明図。
【図２】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図３】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図４】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図５】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図６】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図７】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図８】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図９】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１０】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１１】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１２】同実施の形態１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１３】比較例による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１４】同比較例による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１５】同比較例による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１６】同比較例による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１７】同比較例による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１８】本発明の実施の形態１の変形例１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図１９】同変形例１による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２０】本発明の実施の形態１の変形例２による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２１】同変形例２による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２２】同変形例２による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２３】同変形例２による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２４】本発明の実施の形態２による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２５】本発明の実施の形態３による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２６】同実施の形態３による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２７】同実施の形態３による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２８】同実施の形態３による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図２９】同実施の形態３による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【図３０】同実施の形態３による不揮発性半導体記憶装置の製造方法における工程別の素子の縦断面を示した断面図。
【符号の説明】
【００８９】
１、１０、２１０、３１０、４１０、５１０  半導体基板
２  ステージ
３  電源
４  プラズマ
１１、２１１、３１１、４１１、５１１  トンネル絶縁膜
１２、１７、２１２、３１２、４１２、５１２  多結晶シリコン層
１６、２１６、３１６、４１６、５１６  電極間絶縁膜
２１、２２１、３２１、４２１、５２１  スリット部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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