(57)【要約】【課題】高解像度の露光装置を用いずに微細パターンを形成する。【解決手段】配線形成用の微細パターン形成では、寸法２ｄのレジスト膜５の両側面に寸法（１／２）ｄの架橋膜６を形成し、レジスト膜５と架橋膜６からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜５及び架橋膜６をマスクにして第２のハードマスク４に最小寸法ｄの第１の開口部を形成する。第１の開口部に埋め戻し材７を埋め込む。第２のハードマスク４及び埋め込み材７上に、レジスト膜５のパターンに対して寸法２ｄシフトさせた寸法２ｄのレジスト膜８の両側面に寸法（１／２）ｄの架橋膜９を形成し、レジスト膜８と架橋膜９からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜８及び架橋膜９をマスクにして第２のハードマスク４に最小寸法ｄの第２の開口部を形成する。【選択図】図２
2009130291.tif 000002
【特許請求の範囲】
【請求項１】
被加工材上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、
前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングして第１のハードマスク開口部を形成する工程と、
前記第１のハードマスク開口部に埋め戻し材を埋め込むように、前記第１のハードマスク上に前記埋め戻し材を形成する工程と、
前記埋め戻し材を前記ハードマスクの表面が露出するまで平坦化する工程と、
前記ハードマスク及び前記埋め戻し材上に、前記埋め戻し材を覆うように第２のレジストパターンを形成する工程と、
前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、
前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして第２のハードマスク開口部を形成する工程と、
前記埋め戻し材を剥離する工程と、
前記ハードマスクをマスクにして、前記第１及び第２のハードマスク開口部直下の前記被加工材をエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
被加工材上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、
前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングして第１のハードマスク開口部を形成する工程と、
前記第１のハードマスク開口部を埋め込むように、前記ハードマスク上に有機膜を形成する工程と、
前記有機膜上にシリコン含有膜を形成する工程と、
前記シリコン含有膜上に、前記第１のハードマスク開口部を覆うように第２のレジストパターンを形成する工程と、
前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、
前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記シリコン含有膜及び前記有機膜をエッチングして開口部を形成する工程と、
前記開口部直下の前記ハードマスクをエッチングして第２のハードマスク開口部を形成する工程と、
前記有機膜を剥離して前記第１のハードマスク開口部を露出する工程と、
前記ハードマスクをマスクにして、前記第１及び第２のハードマスク開口部直下の前記被加工材をエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
第１の回路部と前記第１の回路部よりも狭い寸法のパターンが設けられる第２の回路部を有する半導体装置の製造方法であって、
被加工材上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、
前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングし、前記第１の回路部に広幅ハードマスク開口部を形成し、前記第２の回路部に前記広幅ハードマスク開口部よりも狭い寸法の第１のハードマスク開口部を形成する工程と、
前記広幅ハードマスク開口部及び前記第１のハードマスク開口部に埋め戻し材を埋め込むように、前記ハードマスク上に前記埋め戻し材を形成する工程と、
前記埋め戻し材を前記ハードマスクの表面が露出するまで平坦化する工程と、
前記第１の回路部の前記ハードマスク及び前記埋め戻し材上を覆い、前記第２の回路部の前記ハードマスク及び前記埋め戻し材上に前記埋め戻し材を覆うように第２のレジストパターンを形成する工程と、
前記第２の回路部の前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、
前記第２の回路部の前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして前記広幅ハードマスク開口部よりも狭い寸法の第２のハードマスク開口部を形成する工程と、
前記埋め戻し材を剥離する工程と、
前記ハードマスクをマスクにして、前記第１の回路部の前記広幅ハードマスク開口部直下の前記被加工材と前記第２の回路部の前記第１及び第２のハードマスク開口部直下の前記被加工材とをエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１及び第２のレジストパターンのライン及びスペースの寸法が２ｄのとき、前記第２のレジストパターンが前記第１のレジストパターンに対して位置を略２ｄシフトして形成され、前記第１のレジストパターンの側面に設けられた前記第１の架橋膜の寸法と前記第２のレジストパターンの側面に設けられた前記第２の架橋膜の寸法とが略（１／２）ｄであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１の回路部と前記第１の回路部よりも狭い寸法のパターンが設けられる第２の回路部を有する半導体装置の製造方法であって、
被加工材上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、
前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングし、前記第２の回路部に第１のハードマスク開口部を形成する工程と、
前記第１のハードマスク開口部に埋め戻し材を埋め込むように、前記ハードマスク上に前記埋め戻し材を形成する工程と、
前記埋め戻し材を前記ハードマスクの表面が露出するまで平坦化する工程と、
前記第１の回路部の前記ハードマスク上に開口部を有するとともに、前記第２の回路部の前記ハードマスク及び前記埋め戻し材上に前記埋め戻し材を覆うように、第２のレジストパターンを形成する工程と、
前記第１及び第２の回路部の前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、
前記第１の回路部の前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして前記第１のハードマスク開口部よりも広い広幅ハードマスク開口部を形成し、前記第２の回路部の前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして前記広幅ハードマスク開口部よりも狭い第２のハードマスク開口部を形成する工程と、
前記埋め戻し材を剥離する工程と、
前記ハードマスクをマスクにして、前記第１の回路部の前記広幅ハードマスク開口部直下の前記被加工材と前記第２の回路部の前記第１及び第２のハードマスク開口部直下の前記被加工材とをエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細パターンを形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程では、半導体基板上に微細なパターンを形成する方法として露光装置を用いたリソグラフィ技術が広く用いられる。近年、半導体素子の微細化、高集積度化の進展に伴い、露光装置の物理的解像度限界以下の微細なパターンを形成することが要求されている。この問題解決の手法として、リソグラフィ工程で形成されたレジストパターンの両側にＲＥＬＡＣＳ（Resolution  Enhancement  Lithography  Assisted  by  Chemical  Shrink）材を架橋させた架橋膜を形成して、微細なパターンを形成するプロセスが提案されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるプロセスでは、リソグラフィ工程で形成されたコンタクトホールやビアホールなどの開口レジストパターンよりも小さな開口パターンを形成することができる。しかしながら、パターン自体の配置密度はリソグラフィの解像度によって決定されるため、ＲＥＬＡＣＳプロセスでは。微細化加工は出来ても、単位面積当たりのパターン密度を増加させることはできない。 
【特許文献１】特開平１０−７３９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高解像度の露光装置を用いずに微細パターンを形成できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法は、被加工材上にハードマスクを形成する工程と、前記ハードマスク上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングして第１のハードマスク開口部を形成する工程と、前記第１のハードマスク開口部に埋め戻し材を埋め込むように、前記第１のハードマスク上に前記埋め戻し材を形成する工程と、前記埋め戻し材を前記ハードマスクの表面が露出するまで平坦化する工程と、前記ハードマスク及び前記埋め戻し材上に、前記埋め戻し材を覆うように第２のレジストパターンを形成する工程と、前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして第２のハードマスク開口部を形成する工程と、前記埋め戻し材を剥離する工程と、前記ハードマスクをマスクにして、前記第１及び第２のハードマスク開口部直下の前記被加工材をエッチングする工程とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体装置の製造方法は、被加工材上にハードマスクを形成する工程と、前記ハードマスク上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングして第１のハードマスク開口部を形成する工程と、前記第１のハードマスク開口部を埋め込むように、前記ハードマスク上に有機膜を形成する工程と、前記有機膜上にシリコン含有膜を形成する工程と、前記シリコン含有膜上に、前記第１のハードマスク開口部を覆うように第２のレジストパターンを形成する工程と、前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記シリコン含有膜及び前記有機膜をエッチングして開口部を形成する工程と、前記開口部直下の前記ハードマスクをエッチングして第２のハードマスク開口部を形成する工程と、前記有機膜を剥離して前記第１のハードマスク開口部を露出する工程と、前記ハードマスクをマスクにして、前記第１及び第２のハードマスク開口部直下の前記被加工材をエッチングする工程とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置の製造方法は、第１の回路部と前記第１の回路部よりも狭い寸法のパターンが設けられる第２の回路部を有する半導体装置の製造方法であって、被加工材上にハードマスクを形成する工程と、前記ハードマスク上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングし、前記第１の回路部に広幅ハードマスク開口部を形成し、前記第２の回路部に前記広幅ハードマスク開口部よりも狭い寸法の第１のハードマスク開口部を形成する工程と、前記広幅ハードマスク開口部及び前記第１のハードマスク開口部に埋め戻し材を埋め込むように、前記ハードマスク上に前記埋め戻し材を形成する工程と、前記埋め戻し材を前記ハードマスクの表面が露出するまで平坦化する工程と、前記第１の回路部の前記ハードマスク及び前記埋め戻し材上を覆い、前記第２の回路部の前記ハードマスク及び前記埋め戻し材上に前記埋め戻し材を覆うように第２のレジストパターンを形成する工程と、前記第２の回路部の前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、前記第２の回路部の前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして前記広幅ハードマスク開口部よりも狭い寸法の第２のハードマスク開口部を形成する工程と、前記埋め戻し材を剥離する工程と、前記ハードマスクをマスクにして、前記第１の回路部の前記広幅ハードマスク開口部直下の前記被加工材と前記第２の回路部の前記第１及び第２のハードマスク開口部直下の前記被加工材とをエッチングする工程とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、高解像度の露光装置を用いずに微細パターンを形成できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体装置の製造方法について、図面を参照して説明する。図１乃至１３は半導体装置の製造工程を示す平面図及び断面図である。それぞれの図（ａ）は平面図、それぞれの図（ｂ）は平面図のＡ−Ａ線に沿う断面図、それぞれの図（ｃ）は平面図のＢ−Ｂ線に沿う断面図、それぞれの図（ｄ）は平面図のＣ−Ｃ線に沿う断面図、それぞれの図（ｅ）は平面図のＤ−Ｄ線に沿う断面図である。本実施例では、メモリデバイスに用いるダマシン埋め込み配線の微細パターンを高解像度の露光装置を用いずに形成している。そして、被加工材上には、被加工材と加工選択比の異なる２種類のハードマスクを設けている。
【００１１】
図１に示すように、メモリデバイスに用いるダマシン埋め込み配線の微細パターン形成では、まず、半導体素子を有する半導体下地膜１上に被加工膜２、第１のハードマスク３、第２のハードマスク４を積層形成後、例えばエキシマレーザ露光装置により、周知のリソグラフィ法を用いて、第２のハードマスク４上のポジ型レジスト膜５をパターニングして、レジストパターン２１を形成する。微細化の最も要求されるメモリ素子部（第２の回路部）にはラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを形成し、周辺回路部（第１の回路部）には比較的寸法幅の広い開口部を形成する。寸法２ｄは、要求される最小寸法ｄの２倍の値である。メモリ素子部（第２の回路部）には微細なパターンが形成され、周辺回路部（第１の回路部）には比較的寸法幅の広いパターンが形成される。
【００１２】
ここで、被加工膜２には、例えばＴＥＯＳ膜などの絶縁膜を用いている。第１のハードマスク３には、例えば窒化シリコン膜（ＳｉＮ膜）を用いている。第２のハードマスク４には、例えばアモルファスシリコン膜を用いている。
【００１３】
次に、図２に示すように、水溶性有機材料であるＲＥＬＡＣＳ（Resolution  Enhancement  Lithography  Assisted  by  Chemical  Shrink）材をレジスト膜５及び第２のハードマスク４上にスピンコートする。スピンコート後、所定の熱処理を行い、架橋膜６を形成する。熱処理後、現像処理と純水リンス処理を行い、未架橋部分のＲＥＬＡＣＳ材を除去してレジスト膜５と接する部分（レジスト膜５の側面及び上面部分）に架橋膜６を形成する。
【００１４】
ここで、レジスト膜５側面に形成された架橋膜６の幅は略（１／２）ｄに形成される。この結果、レジスト膜５及び側壁架橋膜６からなるライン幅が３ｄとなり、スペース幅が最小寸法ｄとなる。
【００１５】
続いて、図３に示すように、レジスト膜５及び側壁架橋膜６をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法を用いて第２のハードマスク４をエッチングし、第１のハードマスク３表面を露出させる（第２のハードマスク４の第１の開口部形成）。ここで、第２のハードマスク４のエッチングは、寸法変換差が発生しないように垂直にエッチング加工するのが好ましい。エッチング加工後、レジスト膜５及び側壁架橋膜６を、例えば酸素プラズマ処理により剥離する。この結果、メモリ素子部では、ライン幅が３ｄでスペース幅が最小寸法ｄを有する第２のハードマスク４のライン＆スペースパターンが形成される。
【００１６】
そして、図４に示すように、第１のハードマスク３及び第２のハードマスク４上に、埋め戻し材７を第２のハードマスク４の開口部を埋め込むように形成する。埋め戻し材７には、第２のハードマスク４に対して加工選択比が大きく、且つ開口部の埋め込み性に優れた、例えば塗布型絶縁膜を用いるのが好ましい。
【００１７】
次に、図５に示すように、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて第２のハードマスク４表面が露出するまで埋め戻し材７を平坦研磨する。この結果、埋め戻し材７が第２のハードマスク４の開口部に埋め込まれる。ここでは、ＣＭＰ法を用いているがＲＩＥ等でエッチバック法を用いて埋め戻し材７を平坦化してもよい。
【００１８】
続いて、図６に示すように、例えばエキシマレーザ露光装置により、周知のリソグラフィ法を用いて、ポジ型レジスト膜８をパターニングし、第２のハードマスク４及び埋め戻し材７上にレジストパターン２２を形成する。メモリ素子部において、レジストパターン２２は、図１のレジストパターン２１に対して、位置を略２ｄシフトさせて、埋め戻し材７の直上に、その中心が位置するように形成する。ラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを形成する。周辺回路部はレジスト膜８で覆う。
【００１９】
そして、図７に示すように、水溶性有機材料であるＲＥＬＡＣＳ材をレジスト膜８及び第２のハードマスク４上にスピンコートする。スピンコート後、所定の熱処理を行い、架橋膜９を形成する。熱処理後、現像処理を行い、未架橋部分のＲＥＬＡＣＳ材を除去してレジスト膜８と接する部分に架橋膜６を形成する。
【００２０】
ここで、レジスト膜８側面に形成された架橋膜９の幅は略（１／２）ｄに形成される。この結果、レジスト膜８及び側壁架橋膜９からなるライン幅が３ｄとなり、スペース幅が最小寸法ｄとなる。
【００２１】
次に、図８に示すように、レジスト膜８及び側壁架橋膜９をマスクにして、例えばＲＩＥ法を用いて第２のハードマスク４をエッチングし、第１のハードマスク３表面を露出させる（第２のハードマスク４の第２の開口部形成）。ここで、第２のハードマスク４のエッチングは、寸法変換差が発生しないように垂直にエッチング加工するのが好ましい。
【００２２】
続いて、図９に示すように、レジスト膜８及び側壁架橋膜９を、例えば酸素プラズマ処理により剥離する。この結果、メモリ素子部では、ライン幅が３ｄでスペース幅が最小寸法ｄを有するライン＆スペースパターンが形成される。ライン幅が３ｄのパターンには最小寸法ｄを有する埋め戻し材７が中央部に設けられる。つまり、一側面に最小寸法ｄの第２のハードマスク４、中央部に最小寸法ｄの埋め戻し材７、他側面に最小寸法ｄの第２のハードマスク４が配置されることになる。
【００２３】
そして、図１０に示すように、例えば、第２のハードマスク４及び第１のハードマスク３に対して埋め戻し材７のエッチングレートの大きな（選択比大）条件を有するＲＩＥ法により埋め戻し材７を選択的にエッチングする。この結果、メモリ素子部では、ライン幅が最小寸法ｄで、スペース幅が最小寸法ｄを有する第２のハードマスク４のライン＆スペースパターンが形成される。ここでは、ＲＩＥ法を用いているがウエットエッチング液を用いて埋め戻し材７を選択的にエッチングしてもよい。
【００２４】
次に、図１１に示すように、第２のハードマスク４をマスクにして、例えばＲＩＥ法を用いて第１のハードマスク３をエッチングし、被加工膜２表面を露出させる。ここで用いるＲＩＥ法は、第２のハードマスク４及び被加工膜２に対して、第１のハードマスク３のエッチングレートが大きな（選択比大）条件で、寸法変換差が発生しないように第１のハードマスク３を垂直にエッチング加工できる条件を用いるのが好ましい。
【００２５】
続いて、図１２に示すように、第１のハードマスク３をマスクにして、例えばＲＩＥ法を用いて被加工膜２をエッチングし、下地膜１表面を露出させる。ここで用いるＲＩＥ法は、第１のハードマスク３に対して、被加工膜２のエッチングレートが大きな（選択比大）条件で、寸法変換差が発生しないように第１のハードマスク３を垂直にエッチング加工できる条件を用いるのが好ましい。なお、ここではＲＩＥ法により第２のハードマスク４はエッチング除去される。
【００２６】
そして、図１３に示すように、窒化シリコン膜（ＳｉＮ膜）である第１のハードマスク３を、例えば熱燐酸処理により選択的にエッチング除去する。この結果、メモリ素子部には、ライン幅が最小寸法ｄでスペース幅が最小寸法ｄを有する被加工膜２のライン＆スペースパターンが形成される。周辺回路部には、比較的寸法幅の大きな開口部が形成される。
【００２７】
次に、図示していないが、周知のダマシン法を用いて、メモリ素子部及び周辺回路部の被加工膜２の開口部に配線となる金属を埋め込む。ダマシン埋め込み配線を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、メモリデバイスが完成する。
【００２８】
上述したように、本実施例の半導体装置の製造方法では、半導体素子を有する下地膜１上に被加工膜２、第１のハードマスク３、第２のハードマスク４を積層形成後、第２のハードマスク４上にポジ型レジスト膜５をパターン形成する。メモリ素子部ではラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを形成する。レジストパターン２１を形成後、メモリ素子部では寸法２ｄのレジスト膜５の両側面に寸法（１／２）ｄの架橋膜６を形成し、レジスト膜５と架橋膜６からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜５及び架橋膜６をマスクにして第２のハードマスク４をエッチング加工し、第２のハードマスク４に最小寸法ｄの第１の開口部を形成する。第１の開口部に埋め戻し材７を埋め込み後、第２のハードマスク４及び埋め込み材７上に、メモリ素子部ではレジストパターン２１に対して位置を２ｄシフトさせたラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを有するレジスト膜８を形成する。レジストパターン２２を形成後、メモリ素子部では寸法２ｄのレジスト膜８の両側面に寸法（１／２）ｄの架橋膜９を形成し、レジスト膜８と架橋膜９からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜８及び架橋膜９をマスクにして第２のハードマスク４をエッチング加工し、第２のハードマスク４に最小寸法ｄの第２の開口部を形成する。埋め戻し材７を剥離して、メモリ素子部に最小寸法ｄを有する第２のハードマスク４のラインパターンと最小寸法ｄを有する第２のハードマスク４のスペースパターンとを形成する。第２のハードマスク４をマスクにして第１のハードマスク３をエッチング加工する。第１のハードマスク３をマスクにして被加工膜２をエッチング加工する。メモリ素子部では、最小寸法ｄを有する被加工膜２のラインパターンと最小寸法ｄを有する被加工膜２のスペースパターンとが形成される。
【００２９】
このため、高解像度の露光装置を用いずに、リソグラフィ解像度以下の微細な最小寸法ｄを有するダマシン埋め込み配線のライン＆スペースパターンを従来よりも高精度に形成することができる。また、最先端の露光装置を導入せずに要求される最小寸法ｄの加工を実現することができるので、メモリデバイスなどの微細化、高集積度化されたＬＳＩの製造コストを大幅に低減することができる。
【００３０】
なお、本実施例では、ポジ型レジスト膜と架橋膜を用いて要求される最小寸法ｄを有する被加工膜を形成しているが、ネガ型レジスト膜と架橋膜を用いて要求される最小寸法ｄを有する被加工膜を形成してもよい。また、最小寸法ｄを有するライン＆スペースパターンを形成しているが、必ずしもこれに限定するものではない。例えば、ラインが最小寸法ｄで、スペースが最小寸法ｄよりも大きな寸法であってもよい。
【実施例２】
【００３１】
次に、本発明の実施例２に係る半導体装置の製造方法について、図面を参照して説明する。図１４及び１５は半導体装置の製造工程を示す平面図及び断面図である。それぞれの図（ａ）は平面図、それぞれの図（ｂ）は平面図のＡ−Ａ線に沿う断面図、それぞれの図（ｃ）は平面図のＢ−Ｂ線に沿う断面図、それぞれの図（ｄ）は平面図のＣ−Ｃ線に沿う断面図、それぞれの図（ｅ）は平面図のＤ−Ｄ線に沿う断面図である。本実施例では、メモリデバイスの配線の微細パターンを高解像度の露光装置を用いずに形成している。また、被加工材に直接所望とするデバイス材料、例えば配線金属膜や、ゲート電極膜、フィン形状のトランジスタ素子領域、或いは素子分離領域間のシリコン基板等を用いて、実施例1と同様に、直接被加工材を加工して、半導体素子を形成している。
【００３２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３３】
図１４に示すように、本実施例での微細パターン形成では、下地膜１上に被加工膜２ａ、第１のハードマスク３、第２のハードマスク４を積層形成後、例えばエキシマレーザ露光装置により、周知のリソグラフィ法を用いて、レジスト膜５をパターニングし、第２のハードマスク４上にレジストパターン２１を形成する。
【００３４】
レジストパターン２１形成後、実施例１と同様にレジスト膜５の側面及び上面に架橋膜６を選択的に形成する。この結果、レジスト膜５及び側壁架橋膜６からなるライン幅が３ｄとなり、スペース幅が最小寸法ｄとなる。
【００３５】
ここで、被加工膜２ａには、配線に用いられる、例えば、アルミニウム（AL）膜を用いている。なお、これ以降の工程から第２のハードマスク４及び第１のハードマスク３からなるパターン形成まで（図１２）は実施例１と同様なので説明を省略する。
【００３６】
次に、図１５に示すように、第２のハードマスク４及び第１のハードマスク３をマスクにして、例えばＲＩＥ法を用いて被加工膜２ａをエッチングする。ここで、被加工膜２ａのエッチングは、第２のハードマスク４、第１のハードマスク３、及び下地膜１に対してアルミニウム（AL）膜からなる被加工膜２ａのエッチングレートの大きな（選択比大）、例えば塩素や臭素系などのエッチングガスを用いたＲＩＥ条件を用いて垂直にエッチング加工するのが好ましい。ＲＩＥ加工後、第２のハードマスク４及び第１のハードマスク３をエッチング除去する。
【００３７】
この結果、メモリ素子部には、ライン幅が最小寸法ｄでスペース幅が最小寸法ｄを有する配線パターンが形成される。周辺回路部には、比較的寸法幅の大きな配線パターンが形成される。
【００３８】
上述したように、本実施例の半導体装置の製造方法では、下地膜１上に配線に用いられる被加工膜２ａ、第１のハードマスク３、第２のハードマスク４を積層形成後、実施例１と同様にして、メモリ素子部に、最小寸法ｄを有する配線に用いられる被加工膜２ａのラインパターンと最小寸法ｄを有する被加工膜２ａのスペースパターンとが形成される。
【００３９】
このため、高解像度の露光装置を用いずに、リソグラフィ解像度以下の微細な最小寸法ｄを有する配線に用いられる被加工膜２ａのライン＆スペースパターンを従来よりも高精度に形成することができる。また、最先端の露光装置を導入せずに要求される最小寸法ｄの加工を実現することができるので、メモリデバイスなどの微細化、高集積度化されたＬＳＩの製造コストを大幅に低減することができる。
【００４０】
なお、本実施例では、アルミニウム（AL）膜からなる被加工膜２ａを要求される最小寸法ｄでエッチング加工しているが、単層或いは積層のゲート電極膜からなる被加工膜や、更には素子分離領域間のシリコン基板等を、ハードマスクをマスクにしてエッチング加工してもよい。
【実施例３】
【００４１】
次に、本発明の実施例３に係る半導体装置の製造方法について、図面を参照して説明する。図１６乃至１８は半導体装置の製造工程を示す断面図である。本実施例では、メモリデバイスのダマシン埋め込み配線の微細パターンを高解像度の露光装置を用いずに形成している。被加工材上には被加工材に対して加工選択比の大きなハードマスク層を設けている。
【００４２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４３】
図１６に示すように、メモリデバイスのダマシン埋め込み配線の微細パターン形成では、下地膜１上に被加工膜２、ハードマスク４１を積層形成後、埋め込み材の剥離（図９）までを実施例１と同様に行い、メモリ素子部にラインＬの寸法が最小寸法ｄで、スペースＳの寸法が最小寸法ｄであるハードマスク４１のライン＆スペースパターンを形成する。ここで、ハードマスク４１には、被加工膜２に対して十分な加工選択比が得られる膜を用いている。
【００４４】
次に、図１７に示すように、ハードマスク４１をマスクにして、例えばＲＩＥ法を用いて被加工膜２をエッチングし、半導体素子を有する半導体下地膜１表面を露出させる。
【００４５】
続いて、図１８に示すように、ハードマスク４１を、選択的にエッチング除去する。この結果、メモリ素子部には、ライン幅が最小寸法ｄでスペース幅が最小寸法ｄを有する被加工膜２のライン＆スペースパターンが形成される。周辺回路部には、比較的寸法幅の大きな開口部が形成される。
【００４６】
そして、図示していないが、周知のダマシン法を用いて、メモリ素子部及び周辺回路部の被加工膜２の開口部に配線金属を埋め込む。ダマシン埋め込み配線を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、メモリデバイスが完成する。
【００４７】
上述したように、本実施例の半導体装置の製造方法では、下地膜１上に被加工膜２、ハードマスク４１を積層形成後、実施例１と同様にして、メモリ素子部に最小寸法ｄを有するハードマスク４１のラインパターンと最小寸法ｄを有するハードマスク４１のスペースパターンとを形成する。ハードマスク４１をマスクにして被加工膜２をエッチング加工する。メモリ素子部では、最小寸法ｄを有する被加工膜２のラインパターンと最小寸法ｄを有する被加工膜２のスペースパターンとが形成される。
【００４８】
このため、実施例１と同様な効果の他に、ハードマスクを削減しているので実施例１よりも製造工程を削減することができる。
【実施例４】
【００４９】
次に、本発明の実施例４に係る半導体装置の製造方法について、図面を参照して説明する。図１９乃至２３は半導体装置の製造工程を示す断面図である。本実施例では、メモリデバイスのダマシン埋め込み配線の微細パターンを高解像度の露光装置を用いずに形成している。微細パターンは積層マスク構造プロセスを用いて形成している。
【００５０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５１】
図１９に示すように、メモリデバイスのダマシン埋め込み配線の微細パターン形成では、実施例１と同様に第２のハードマスクの第１の開口部を形成後（図３）、有機膜１１及びシリコン含有膜１２を積層形成して第２のハードマスク４の第１の開口部に有機膜１１を埋め込む。
【００５２】
ここで、有機膜１１には、例えば膜を平坦化できる塗布型有機膜を用いている。他に、ＣＶＤ法などを用いて有機膜を成膜しても良い。シリコン含有膜１２には、例えば膜を平坦化できる塗布型酸化膜を用いている。他に、ＣＶＤ法などを用いてシリコン含有膜を成膜しても良い。有機膜１１及びシリコン含有膜１２を積層形成後、ポジ型レジスト膜１３を塗布する。
【００５３】
次に、図２０に示すように、例えばエキシマレーザ露光装置により、周知のリソグラフィ法を用いて、シリコン含有膜１２上でポジ型レジスト膜１３をパターニングしてレジストパターン２３を形成する。メモリ素子部には実施例１のレジスト膜と同様にラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを形成し、周辺回路部はレジスト膜１３で覆う。
【００５４】
続いて、図２１に示すように、実施例１（図７）と同様にレジスト膜１３の側面及び上面に選択的に架橋膜１４を形成する。ここで、レジスト膜１３側面に形成された架橋膜１４の幅は略（１／２）ｄに形成される。この結果、レジスト膜１３及び側壁架橋膜１４からなるライン幅が３ｄとなり、スペース幅が最小寸法ｄとなる。
【００５５】
そして、図２２に示すように、レジスト膜１３及び側壁架橋膜１４をマスクにして、例えばＲＩＥ法を用いてシリコン含有膜１２をエッチングする。更に、シリコン含有膜１２をマスクにして、例えばＲＩＥ法を用いて有機膜１１をエッチングし、第２のハードマスク４表面を露出させる。
【００５６】
次に、図２３に示すように、有機膜１１をマスクにして、例えばＲＩＥ法を用いて、第２のハードマスク４をエッチングし、第１のハードマスク３表面を露出させる。第２のハードマスク４のエッチング後、有機膜１１を、例えば酸素プラズマ処理により剥離する。
【００５７】
この結果、メモリ素子部には、ライン幅が最小寸法ｄでスペース幅が最小寸法ｄを有する第２のハードマスク４のライン＆スペースパターンが形成される。周辺回路部には、比較的寸法幅の大きな開口部が形成される。なお、これ以降の工程は実施例１と同様なので図示及び説明を省略する。
【００５８】
上述したように、本実施例の半導体装置の製造方法では、下地膜１上に被加工膜２、第１のハードマスク３、第２のハードマスク４を積層形成後、第２のハードマスク４上にレジストパターン２１を形成する。メモリ素子部ではラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを形成する。レジストパターン２１を形成後、メモリ素子部では寸法２ｄのレジスト膜５の両側面に寸法（１／２）ｄの架橋膜６を形成し、レジスト膜５と架橋膜６からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜５及び架橋膜６をマスクにして第２のハードマスク４をエッチング加工し、第２のハードマスク４に最小寸法ｄの第１の開口部を形成する。第１の開口部を覆うように有機膜１１を形成し、有機膜１１上にシリコン含有膜１２を形成する。シリコン含有膜１２上に、メモリ素子部ではレジストパターン２１に対して位置を２ｄシフトさせたラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを有するレジストパターン２３を形成する。レジストパターン２３を形成後、メモリ素子部では寸法２ｄのレジスト膜１３の両側面に寸法（１／２）ｄの架橋膜１４を形成し、レジスト膜１３と架橋膜１４からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜１３及び架橋膜１４をマスクにしてシリコン含有膜１２、有機膜１１をエッチング加工し、有機膜１１をマスクにして第２のハードマスク４をエッチング加工して第２のハードマスク４に最小寸法ｄの第２の開口部を形成する。有機膜１１を剥離して、メモリ素子部に最小寸法ｄを有する第２のハードマスク４のラインパターンと最小寸法ｄを有する第２のハードマスク４のスペースパターンとを形成する。
【００５９】
このため、実施例１の効果の他に、エッチバックによる埋め戻し材の埋め込み工程、埋め込み材のエッチング工程などを省略することができ、表面の平坦化ができるので、メモリデバイスなどの微細化、高集積度化されたＬＳＩの製造コストを実施例１よりも低減することができる。
【実施例５】
【００６０】
次に、本発明の実施例５に係る半導体装置の製造方法について、図面を参照して説明する。図２３乃至２８は半導体装置の製造工程を示す平面図及び断面図である。本実施例では、微細寸法のメモリ素子部のパターン形成は実施例１と同一にし、周辺回路部のパターンを実施例１とは異なる方法で形成している。
【００６１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図２４に示すように、メモリデバイスに用いるダマシン埋め込み配線の微細パターン形成では、まず、半導体素子を有する半導体下地膜１上に被加工膜２、第１のハードマスク３、第２のハードマスク４を積層形成後、例えばエキシマレーザ露光装置により、周知のリソグラフィ法を用いて、第２のハードマスク４上のポジ型レジスト膜５をパターニングして、レジストパターン２１を形成する。周辺回路部にはポジ型レジスト膜５が覆われている。
【００６３】
次に、実施例１と同様に、メモリ素子部の第２のハードマスク４に微細な第１の開口部を形成後、図２５に示すように、第１のハードマスク３及び第２のハードマスク４上に、埋め戻し材７を第２のハードマスク４の開口部を埋め込むように形成する。周辺回路部には第２のハードマスク４上に埋め戻し材７が形成される。
【００６４】
続いて、実施例１と同様に、埋め戻し材７を平坦研磨後、図２６に示すように、例えばエキシマレーザ露光装置により、周知のリソグラフィ法を用いて、ポジ型レジスト膜８をパターニングし、メモリ素子部の第２のハードマスク４及び埋め戻し材７上にレジストパターン２２を形成する。このとき、周辺回路部においてもポジ型レジスト膜８が第２のハードマスク４上に開口部を覆うようにパターニングされ、レジストパターン２２が形成される。
【００６５】
そして、図２７に示すように、水溶性有機材料であるＲＥＬＡＣＳ材をレジスト膜８及び第２のハードマスク４上にスピンコートする。スピンコート後、所定の熱処理を行い、架橋膜９を形成する。熱処理後、現像処理を行い、未架橋部分のＲＥＬＡＣＳ材を除去してレジスト膜８と接する部分に架橋膜９を形成する。このとき、周辺回路部のレジストパターン２２の周囲にも架橋膜９が形成される。
【００６６】
次に、図２８に示すように、レジスト膜８及び側壁架橋膜９をマスクにして、例えばＲＩＥ法を用いて第２のハードマスク４をエッチングし、第１のハードマスク３表面を露出させる（メモリ素子部の第２のハードマスク４の第２の開口部形成）。メモリ素子部と同様に、周辺回路部の第２のハードマスク４は、レジスト膜８及び側壁架橋膜９をマスクにしてエッチングされる。これ以降は実施例１と同様なので図示及び説明を省略する。
【００６７】
上述したように、本実施例の半導体装置の製造方法では、半導体素子を有する下地膜１上に被加工膜２、第１のハードマスク３、第２のハードマスク４を積層形成後、第２のハードマスク４上にポジ型レジスト膜５をパターン形成する。周辺回路部はポジ型レジスト膜５で覆う。メモリ素子部ではラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを形成する。レジストパターン２１を形成後、メモリ素子部では寸法２ｄのレジスト膜５の両側面に寸法（１／２）ｄの架橋膜６を形成し、レジスト膜５と架橋膜６からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成する。レジスト膜５及び架橋膜６をマスクにして第２のハードマスク４をエッチング加工し、第２のハードマスク４に最小寸法ｄの第１の開口部を形成する。第１の開口部に埋め戻し材７を埋め込み後、第２のハードマスク４及び埋め込み材７上に、メモリ素子部ではレジストパターン２１に対して位置を２ｄシフトさせたラインＬの寸法が２ｄで、スペースＳの寸法が２ｄのライン＆スペースパターンを有するレジスト膜８を形成する。メモリ素子部と周辺回路部にレジストパターン２２を形成後、メモリ素子部では寸法２ｄのレジスト膜８の両側面に寸法（１／２）ｄの架橋膜９を形成し、レジスト膜８と架橋膜９からなる寸法３ｄのラインパターンと最小寸法ｄのスペースパターンを形成し、周辺回路部のレジストパターン２２の周辺に架橋膜９を形成する。レジスト膜８及び架橋膜９をマスクにして第２のハードマスク４をエッチング加工し、第２のハードマスク４に最小寸法ｄの第２の開口部と周辺回路部に開口部を形成する。このため、実施例１と同様な効果を有する。
【００６８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６９】
例えば、実施例では、配線やゲート加工に適用したがライン＆スペースパターンを有するＳＴＩ素子分離領域の加工などにも適用することができる。
【００７０】
更に、以下の付記に記載されているような構成が考えられる。  
（付記１）  被加工材上に、第１のハードマスク及び第２のハードマスクを積層形成する工程と、前記第２のハードマスク上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記第２のハードマスクをエッチングして第１のハードマスク開口部を形成する工程と、前記第１のハードマスク開口部を埋め込むように、前記第２のハードマスク上に有機膜を形成する工程と、前記有機膜上に絶縁膜を形成する工程と、前記絶縁膜上に第２のレジストパターンを形成する工程と、前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記絶縁膜及び前記有機膜をエッチングして開口部を形成する工程と、前記有機膜をマスクにして、前記開口部直下の前記第２のハードマスクをエッチングして第２のハードマスク開口部を形成する工程と、前記有機膜を剥離して前記第１のハードマスク開口部を露出する工程と、前記第２のハードマスクをマスクにして、前記第１及び第２のハードマスク開口部直下の前記第１のハードマスクをエッチングする工程と、前記前記第１のハードマスクをマスクにして、前記被加工材をエッチングする工程とを具備する半導体装置の製造方法。
【００７１】
（付記２）被加工材上にハードマスクを形成する工程と、前記ハードマスク上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンの両側面或いは周囲に第１の架橋膜を形成する工程と、前記第１の架橋膜及び前記第１のレジストパターンをマスクにして、前記ハードマスクをエッチングして第１のハードマスク開口部を形成する工程と、前記第１のハードマスク開口部に埋め戻し材を埋め込むように、前記ハードマスク上に前記埋め戻し材を形成する工程と、前記埋め戻し材を前記ハードマスク表面が露出するまで平坦化する工程と、前記ハードマスク及び前記埋め戻し材上に、前記埋め戻し材を覆うように第２のレジストパターンを形成する工程と、前記第２のレジストパターンの両側面或いは周囲に第２の架橋膜を形成する工程と、前記第２の架橋膜及び前記第２のレジストパターンをマスクにして、前記ハードマスクをエッチングして第２のハードマスク開口部を形成する工程と、前記埋め戻し材を剥離する工程と、前記ハードマスクをマスクにして、前記第１及び第２のハードマスク開口部直下の前記被加工材をエッチングする工程とを具備し、前記第１及び第２のレジストパターン形成に用いられる露光装置の最小解像寸法が２ｄのとき、前記被加工材のライン及びスペース寸法が略ｄとなる半導体装置の製造方法。
【００７２】
（付記３）  前記被加工材は、ダマシン配線用絶縁膜、配線金属膜、ゲート電極膜、トランジスタ素子領域、或いは素子分離領域間のシリコン基板である付記１又は２のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図１３】本発明の実施例１に係る半導体装置の製造工程を示す平面図及び断面図。
【図１４】本発明の実施例２に係る半導体装置の製造工程を示す平面図及び断面図。
【図１５】本発明の実施例２に係る半導体装置の製造工程を示す平面図及び断面図。
【図１６】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１７】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２０】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２１】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２２】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２３】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２４】本発明の実施例５に係る半導体装置の製造工程を示す平面図及び断面図。
【図２５】本発明の実施例５に係る半導体装置の製造工程を示す平面図及び断面図。
【図２６】本発明の実施例５に係る半導体装置の製造工程を示す平面図及び断面図。
【図２７】本発明の実施例５に係る半導体装置の製造工程を示す平面図及び断面図。
【図２８】本発明の実施例５に係る半導体装置の製造工程を示す平面図及び断面図。
【符号の説明】
【００７４】
１  下地膜
２、２ａ  被加工膜
３  第１のハードマスク
４  第２のハードマスク
５、８、１３  レジスト膜
６、９、１４  架橋膜
７  埋め戻し材
１１  有機膜
１２  シリコン含有膜
２１、２２、２３  レジストパターン
４１  ハードマスク
ｄ  最小寸法
Ｌ  ライン
Ｓ  スペース
【図１】
2009130291.tif 000003
【図２】
2009130291.tif 000004
【図３】
2009130291.tif 000005
【図４】
2009130291.tif 000006
【図５】
2009130291.tif 000007
【図６】
2009130291.tif 000008
【図７】
2009130291.tif 000009
【図８】
2009130291.tif 000010
【図９】
2009130291.tif 000011
【図１０】
2009130291.tif 000012
【図１１】
2009130291.tif 000013
【図１２】
2009130291.tif 000014
【図１３】
2009130291.tif 000015
【図１４】
2009130291.tif 000016
【図１５】
2009130291.tif 000017
【図１６】
2009130291.tif 000018
【図１７】
2009130291.tif 000019
【図１８】
2009130291.tif 000020
【図１９】
2009130291.tif 000021
【図２０】
2009130291.tif 000022
【図２１】
2009130291.tif 000023
【図２２】
2009130291.tif 000024
【図２３】
2009130291.tif 000025
【図２４】
2009130291.tif 000026
【図２５】
2009130291.tif 000027
【図２６】
2009130291.tif 000028
【図２７】
2009130291.tif 000029
【図２８】
2009130291.tif 000030