(57)【要約】【課題】  ゲート絶縁膜に破壊がない一方でリーク電流不良が発生し、且つリーク電流にゲート電圧の依存性があるような不良が発生した場合には、ゲート絶縁膜を評価するためにＣ−Ｖ波形の測定をすることが考えられ、Ｃ−Ｖ波形に異常が現れた場合は、ゲート絶縁膜中などの電荷の存在を検討する必要があるが、従来では実素子においてこれを正確に検証することはできなかった。【解決手段】ディスクリートの絶縁ゲート型半導体素子の不良素子（実素子）について、保護ダイオードを切除することなく、ゲート絶縁膜中などの電荷の存在と電荷の極性を確認することができる。ユーザから返品されたサンプルが１個であっても、ゲート絶縁膜などに存在する電荷の検証が可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられ、所望の拡散領域とゲート電極とゲート絶縁膜と前記拡散領域に接続するソース電極と前記半導体基板に接続するドレイン電極とを有する絶縁ゲート半導体素子の実素子であって、該実素子の電気的特性が不良な不良素子を準備する工程と、
前記不良素子について所定の周波数における前記ゲート電極−前記ソース電極間または前記ゲート電極−前記ドレイン電極間のＣ−Ｖ測定法によって第１のＣ−Ｖ波形を取得する工程と、
前記第1のＣ−Ｖ波形を、基準となる第３のＣ−Ｖ波形と比較する工程と、
を具備することを特徴とするゲート絶縁膜の評価方法。
【請求項２】
前記第３のＣ−Ｖ波形は、前記絶縁ゲート半導体素子の良品の実素子の前記所定の周波数におけるゲート電極−ソース電極間または前記ゲート電極−ドレイン電極間をＣ−Ｖ測定法により測定した波形であることを特徴とする請求項１に記載のゲート絶縁膜の評価方法。
【請求項３】
前記不良素子は、前記絶縁ゲート半導体素子の良品の実素子について信頼性試験を実施した後に電気的特性が不良になった素子であり、
前記第1のＣ−Ｖ波形は、前記良品の実素子を信頼性試験実施後にＣ−Ｖ測定法により測定した波形であり、
前記第３のＣ−Ｖ波形は、信頼性試験実施前の前記良品の実素子の前記所定の周波数におけるゲート電極−ソース電極間または前記ゲート電極−ドレイン電極間をＣ−Ｖ測定法により測定した波形であることを特徴とする請求項１に記載のゲート絶縁膜の評価方法。
【請求項４】
前記第１のＣ−Ｖ波形の前記第３のＣ−Ｖ波形からのシフト方向によって前記ゲート絶縁膜中の電荷、あるいは前記ゲート絶縁膜と半導体結晶の界面の電荷、あるいは界面近くの前記半導体結晶中の電荷の存在を評価する請求項２または請求項３に記載のゲート絶縁膜の評価方法。
【請求項５】
半導体基板に設けられ、所望の拡散領域とゲート電極とゲート絶縁膜と前記拡散領域に接続するソース電極と前記半導体基板に接続するドレイン電極とを有するトレンチ型絶縁ゲート半導体素子の実素子であって、該実素子の電気的特性が不良な不良素子を準備する工程と、
前記不良素子について所定の周波数における前記ゲート電極−前記ソース電極間および前記ゲート電極−前記ドレイン電極間のＣ−Ｖ測定法によって第１のＣ−Ｖ波形を取得する工程と、
前記第１のＣ−Ｖ波形から前記ゲート電極−前記ソース電極間および前記ゲート電極−前記ドレイン電極間の容量を用い前記第１のＣ−Ｖ波形を補正した第２のＣ−Ｖ波形を取得する工程と、
前記第２のＣ−Ｖ波形を、基準となる第３のＣ−Ｖ波形と比較する工程と、
を具備することを特徴とするゲート絶縁膜の評価方法。
【請求項６】
前記第３のＣ−Ｖ波形は、前記絶縁ゲート半導体素子の良品の実素子の前記所定の周波数におけるゲート電極−ソース電極間および前記ゲート電極−ドレイン電極間をＣ−Ｖ測定法により測定した波形を補正した波形であることを特徴とする請求項１に記載のゲート絶縁膜の評価方法。
【請求項７】
前記不良素子は、前記絶縁ゲート半導体素子の良品の実素子について信頼性試験を実施した後に電気的特性が不良になった素子であり、
前記第1のＣ−Ｖ波形は、前記良品の実素子を信頼性試験実施後にＣ−Ｖ測定法により測定した波形であり、
前記第３のＣ−Ｖ波形は、信頼性試験実施前の前記良品の実素子の前記所定の周波数におけるゲート電極−ソース電極間および前記ゲート電極−ドレイン電極間をＣ−Ｖ測定法により測定した波形を補正した波形であることを特徴とする請求項１に記載のゲート絶縁膜の評価方法。
【請求項８】
前記第２のＣ−Ｖ波形の前記第３のＣ−Ｖ波形からのシフト方向によって前記ゲート絶縁膜中の電荷、あるいは前記ゲート絶縁膜と半導体結晶の界面の電荷、あるいは界面近くの前記半導体結晶中の電荷の存在を評価する請求項６または請求項７に記載のゲート絶縁膜の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置のゲート絶縁膜の評価方法に係り、特にＣ−Ｖ測定により実素子（製品）のゲート絶縁膜を評価可能なゲート絶縁膜の評価方法に関する。
【背景技術】
【０００２】
半導体素子の評価方法として、電圧変化による容量変化の特性を測定するＣ−Ｖ（Capasitance−Voltage）測定法が知られている。例えば、ＭＯＳ（Metal  Oxide  Semiconductor  ）−ＬＳＩ（Large  Scale  Integration）のゲート絶縁膜（膜質）の評価として、評価用素子（Test  Element  Group：以下ＴＥＧ）を用いて、Ｃ−Ｖ測定を行う方法が知られている（例えば特許文献１参照）。
【特許文献１】特許公開平９−２４６３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＭＯＳ−ＬＳＩのゲート絶縁膜のＴＥＧによる評価としては、大面積の容量素子の入ったＴＥＧを用いて、容量素子のＣ−Ｖ測定を行う方法もある。
【０００４】
このようなＣ−Ｖ測定法では、評価用素子ではなく、実際にＬＳＩ上に形成されているＭＯＳトランジスタ（実際に製品となる素子（以下実素子））の、容量及び電圧について測定することが理想的である。しかし現実には、例えば大面積の容量素子の入ったＴＥＧを用いて、容量素子のＣ−Ｖ特性を測定せざるを得ない。これはＣ−Ｖ測定を行うにはある程度の容量面積が必要になるためである。
【０００５】
この方法は、ディスクリート素子（個別半導体素子）のパワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）のゲート絶縁膜（酸化膜）の評価でも全く同様であり、すなわち、パワーＭＯＳＦＥＴにおいても従来よりプレーナ型のＴＥＧの容量素子による評価が行われている。
【０００６】
パワーＭＯＳＦＥＴではＬＳＩと比較してゲート絶縁膜の面積が大きいため、ＬＳＩでは不可能なＣ−Ｖ波形を直接測定できる可能性はある。しかし、パワーＭＯＳＦＥＴの平面形状（２次元構造）と断面形状（３次元構造）は複雑で、さまざまな寄生容量が形成されているため、評価に使用できるレベルのＣ−Ｖ波形を得ることはできないのが現状であった。
【０００７】
また、特にディスクリート素子のパワーＭＯＳＦＥＴではゲート絶縁膜を保護する保護ダイオード等の保護回路が、半導体基板（同一チップ)上に併設されている場合が多い。つまり保護回路が寄生容量を形成することや、保護回路に流れるリーク電流が存在することによっても、安定したＣ−Ｖ波形を得ることができない問題がある。
【０００８】
更に、低電圧化に伴ってゲート絶縁膜の薄膜化が進んでおり、ゲート絶縁膜厚が５０ナ以下となる場合には、トンネル効果によるリーク電流が流れる。このため、Ｃ−Ｖ測定を行っても正確な容量を求められない問題もあり、これらのことからパワーＭＯＳＦＥＴにおいても結局、ＬＳＩと同様にＴＥＧの容量素子を使わざるを得なかった。
【０００９】
実素子と同一の製造プロセスにより製造されたＴＥＧの測定から、実素子を間接的に評価することは可能である。しかし、実素子において何等かの不良が発生した場合には、その不良の解析には当該実素子を用いることが最も望ましい。
【００１０】
例えば、リーク電流不良が発生した素子において、ＤＣ測定（静的な直流測定）からゲート・ソース間電流Ｉｇｓにリーク異常がなければその素子のゲート絶縁膜には破壊が発生していない。しかし、弱反転領域においてリーク電流が発生し、尚且つリーク電流にゲート電圧の依存性があるような場合には、ゲート絶縁膜中に、あるいは、ゲート絶縁膜と半導体結晶の界面に、あるいは界面近くの前記半導体結晶中にリーク電流の原因になる電荷が存在している可能性がある。ゲート絶縁膜の品質を評価するための方法としてＣ−Ｖ波形の測定がある。Ｃ-Ｖ波形からゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の種類を推定することができ、電荷の種類がわかれば、対策を講じることが可能だからである。つまりＣ−Ｖ波形に異常が現れた場合は、ゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の存在を検討する必要がある。
【００１１】
しかし上記のような状況から、従来では不良素子の直接測定が難しく、実素子においてこれを正確に検証することができなかった。従って、ＴＥＧによる間接的な解析に頼らざるを得ないが、この方法では不良現象の再現が困難であった。このような理由から、ゲート絶縁膜に関わる不良について、その原因を詳細に検証していないのが現状であった。
【課題を解決するための手段】
【００１２】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、半導体基板に設けられ、所望の拡散領域とゲート電極とゲート絶縁膜と前記拡散領域に接続するソース電極と前記半導体基板に接続するドレイン電極とを有する絶縁ゲート半導体素子の実素子であって、該実素子の電気的特性が不良な不良素子を準備する工程と、前記不良素子について所定の周波数における前記ゲート電極−前記ソース電極間または前記ゲート電極−前記ドレイン電極間のＣ−Ｖ測定法によって第１のＣ−Ｖ波形を取得する工程と、前記第1のＣ−Ｖ波形を、基準となる第３のＣ−Ｖ波形と比較する工程と、を具備することにより解決するものである。
【００１３】
第２に、半導体基板に設けられ、所望の拡散領域とゲート電極とゲート絶縁膜と前記拡散領域に接続するソース電極と前記半導体基板に接続するドレイン電極とを有するトレンチ型絶縁ゲート半導体素子の実素子であって、該実素子の電気的特性が不良な不良素子を準備する工程と、前記不良素子について所定の周波数における前記ゲート電極−前記ソース電極間および前記ゲート電極−前記ドレイン電極間のＣ−Ｖ測定法によって第１のＣ−Ｖ波形を取得する工程と、前記第１のＣ−Ｖ波形から前記ゲート電極−前記ソース電極間および前記ゲート電極−前記ドレイン電極間の容量を用い前記第１のＣ−Ｖ波形を補正した第２のＣ−Ｖ波形を取得する工程と、前記第２のＣ−Ｖ波形を、基準となる第３のＣ−Ｖ波形と比較する工程と、を具備することにより解決するものである。
【発明の効果】
【００１４】
本発明に依れば以下の効果が得られる。
【００１５】
第１に、ディスクリートの絶縁ゲート型半導体素子で、電気的特性からゲート絶縁膜には破壊がなく、ゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中に電荷の存在している可能性があると判定された不良素子において、ゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の存在と電荷の極性を確認することができる。
【００１６】
本実施形態は、実素子のＣ−Ｖ測定が可能なＣ−Ｖ測定器を用いて、実素子の不良素子を測定し、実際に不良が発生した実素子のＣ−Ｖ測定結果と良品の実素子のＣ−Ｖ測定と比較するものである。これにより、実素子の直接的な分析が可能となるので、ＴＥＧのプレーナ型の容量素子を用いてウエハプロセスを間接的に評価する従来方法と比較して、ゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の存在について正確に確認することができる。
【００１７】
また、ユーザから返品されたサンプルが１個であっても、ゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の存在の検証が可能となる利点を有する。
【００１８】
第２に、実素子の測定であり同一チップ上に併設される保護ダイオードを切除しなくてもＣ−Ｖ測定が可能であるので、サンプルの特性を維持した状態で測定が可能である。
【００１９】
例えば不良素子において、解析のために保護ダイオード等の切除を行うと、不良時の特性が変化する可能性がある。従って、できる限り不良が発生した状態を維持して測定することが望ましい。本実施形態によれば保護ダイオードの切除が不要となり、できる限り不良時の状態を維持してゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の存在を評価できる。
【００２０】
従来では、保護回路も寄生容量を形成し、更に保護回路に流れるリーク電流が存在することにより、安定したＣ−Ｖ波形が得られない問題があったが、本実施形態によれば、パワーＭＯＳＦＥＴの実素子のＣ-Ｖ測定ができること、更に保護ダイオードの付いたパワーＭＯＳＦＥＴの場合であっても保護ダイオードを除去せずに、実素子を用いたゲート絶縁膜の評価が可能となる。
【００２１】
第３に、良品の実素子の信頼性試験の前後におけるＣ−Ｖ波形を比較することで、信頼性試験におけるゲート絶縁膜中、あるいはゲート絶縁膜と半導体結晶の界面、あるいは界面近くの半導体結晶中の電荷の存在を評価できる。
【発明を実施するための最良の形態】
【００２２】
以下に本発明の実施の形態について図１のフロー図に沿って、また図２から図７を参照し、絶縁ゲート半導体素子としてｎチャネル型のＭＯＳＦＥＴを例に詳細に説明する。
【００２３】
図１は、本実施形態のゲート絶縁膜の評価方法を説明するフロー図であり、ゲート絶縁膜の評価方法は、半導体基板に設けられ、所望の拡散領域とゲート電極とゲート絶縁膜と前記拡散領域に接続するソース電極と前記半導体基板に接続するドレイン電極とを有するトレンチ型絶縁ゲート半導体素子の実素子であって、該実素子の電気的特性が不良な不良素子を準備する工程と、前記不良素子について所定の周波数における前記ゲート電極−前記ソース電極間および前記ゲート電極−前記ドレイン電極間のＣ−Ｖ測定法によって第１のＣ−Ｖ波形を取得する工程と、前記第１のＣ−Ｖ波形から前記ゲート電極−前記ソース電極間および前記ゲート電極−前記ドレイン電極間の容量を用い前記第１のＣ−Ｖ波形を補正した第２のＣ−Ｖ波形を取得する工程と、前記第２のＣ−Ｖ波形を、基準となる第３のＣ−Ｖ波形と比較する工程とから構成される。
【００２４】
第１工程（図１  ステップＳ１、図２）：半導体基板に設けられ、所望の拡散領域とゲート電極とゲート絶縁膜と拡散領域に接続するソース電極と半導体基板に接続するドレイン電極とを有するトレンチ型絶縁ゲート半導体素子の実素子であって、実素子の電気的特性が不良な不良素子を準備する工程。
【００２５】
図２は本実施形態のトレンチ型ＭＯＳＦＥＴの断面構造を示す概略図である。
【００２６】
ＭＯＳＦＥＴ１００は、ｎ＋＋型シリコン半導体基板１上にｎ−型半導体層２を積層したドレイン領域と、ｎ−型半導体層２表面に設けられたｐ−型のチャネル領域３と、チャネル領域３を貫通するトレンチ４と、トレンチ４内を被覆するゲート絶縁膜（例えば酸化膜）５と、トレンチ４内に埋設されたゲート電極６（ゲートＧ）と、トレンチ４に隣接してチャネル領域３表面に設けられたｎ＋型のソース領域７と、チャネル領域３表面に設けられたｐ＋型のボディ領域８と、ソース領域７及びボディ領域８に接続するソース電極９（ソースＳ）と、ｎ＋＋型シリコン半導体基板１の裏面に設けられたドレイン電極１０（ドレインＤ）と、を有する。またソース電極９と同じ金属層によりゲート電極６に接続するゲートパッド電極（不図示）が設けられる。
【００２７】
ＭＯＳＦＥＴ１００は、ディスクリート素子（単機能の個別半導体素子）であり、図示は省略するが１つのチップ内に図２のＭＯＳＦＥＴ１００のセルが多数配置され、ゲート酸化膜５を保護する保護ダイオードも併設される。保護ダイオードの一端はゲートパッド電極と接続し、他端はソース電極９と接続する。
【００２８】
本実施形態のＭＯＳＦＥＴは、評価用素子ではなく、実際に製品となる素子（以下実素子）であり、更に、実素子のうち電気的特性の測定において不良と判定された素子（不良素子）である。より詳細には、不良素子（ＭＯＳＦＥＴ）１００は、ドレイン−ソース間のリーク電流不良が発生している素子であり、リーク電流にゲート電圧の依存性がある（ゲート電圧によって、ドレイン−ソース間電流Ｉｄｓが変化する）電気的特性を有する素子である。更に、ＤＣ測定によってゲート電流Ｉｇｓに異常がないことが明らかな、すなわちゲート酸化膜に破壊はないと判断される素子である。
【００２９】
第２工程（図１  ステップＳ２、図３）：  不良素子について所定の周波数におけるゲート電極−ソース電極間およびゲート電極−ドレイン電極間のＣ−Ｖ測定法によって第１のＣ−Ｖ波形を取得する工程。
【００３０】
不良素子１００のゲート電極６（ゲートパッド電極）およびソース電極９にそれぞれプローブを接触させ所定周波数（例えば１００Ｈｚ）でＣ−Ｖ測定法によりＣ−Ｖ波形（電圧変化に対する容量変化）を取得する。
【００３１】
一般的なＴＥＧによるＣ−Ｖ測定は、半導体チップ表面に容量素子（コンデンサ）を形成してＭＯＳ構造とし、これを測定する。しかし、ＭＯＳ構造のコンデンサ（以下ＭＯＳ容量素子）は普通のコンデンサとは異なり、絶縁体の直下に反転層（空乏層から反転層に変わる）が形成される。この反転層の存在により、ＭＯＳ特有のＣ−Ｖ波形を得ることができる。Ｃ−Ｖ波形（Ｃ−Ｖ曲線）というＭＯＳ構造の交流特性によって、絶縁体（シリコン酸化膜）と下部電極（シリコン結晶）の性質を特徴付けることができる。尚、ゲート電極の材料である多結晶シリコン中に欠陥があっても、Ｃ−Ｖ曲線に影響を与えることはないと考えられる。
【００３２】
欠陥の無い（少ない）ＭＯＳ容量素子と欠陥のあるＭＯＳ容量素子では、絶縁膜（ゲート酸化膜）直下の空乏層と反転層の状態が異なり、Ｃ−Ｖ曲線に差が生ずるため、ＭＯＳ特性（主として絶縁性と反転層の形成状態の特性（絶縁耐量と弱反転特性および閾値電圧Ｖｔｈの特性））の評価に利用することができる。理想的なＣ−Ｖ波形（曲線）は理論式から数学的に導ける為、理論Ｃ−Ｖ波形が存在する。しかし、実際の評価は良品のＣ−Ｖ波形と、不良品のＣ−Ｖ波形との比較で行う必要がある。
【００３３】
従来では、実素子の測定は困難であったが、本実施形態では、実素子をＣ−Ｖ測定法により測定する。そして後の工程で、実際に不良が発生した実素子（不良素子１００）と良品の実素子のＣ−Ｖ波形を比較する。これにより実際に不良の原因となっているゲート絶縁膜を直接評価することができる。
【００３４】
図３は不良素子１００のＣ−Ｖ測定の結果を示す。横軸がゲートＧ−ソースＳ間電圧Ｖｇｓ、あるいはゲートＧ−ドレインＤ間電圧Ｖｇｄであり、縦軸がゲート電極６−ソース電極９間（以下ゲートＧ−ソースＳ間）容量Ｃｇｓあるいは、ゲート電極６−ドレイン電極１０間（以下ゲートＧ−ドレインＤ間）の容量Ｃｇｄである。また一点鎖線がゲートＧ−ドレインＤ間のＣ−Ｖ波形であり、実線がゲートＧ−ソースＳ間のＣ−Ｖ波形（第１のＣ−Ｖ波形）である。
【００３５】
図３の如く、トレンチ型ＭＯＳＦＥＴの不良素子１００を測定すると、ゲートＧ−ソースＳ間のＣ−Ｖ波形がＶ字状の如き特性となることがわかる。本来、Ｃ−Ｖ波形によって、ゲート酸化膜５の特性を評価できるのであるが、このような波形では、厳密な分析が困難である。そこで、この波形に対して補正を行うこととする。
【００３６】
図４は、ＭＯＳ容量素子のＣ−Ｖ波形について示す図である。
【００３７】
図４（Ａ）がゲートＧ−ソースＳ間の特性を測定する際に用いる容量素子の構造原理図であり、ｐ型半導体層１１にゲート酸化膜１５およびゲート電極１６を設けた構造を有する。これはｎチャネル型ＭＯＳＦＥＴのゲートＧとソースＳに相当する容量素子であり、ｐ型半導体層１１はチャネルの形成領域である。
【００３８】
また図４（Ｂ）は図４（Ａ）のＣ−Ｖ波形を示す図である。ゲート酸化膜１５中に正電荷が存在することは、ゲート電極に正の電圧を加えることに等しい電気的状態である。つまり、図４（Ｂ）において、ゲート酸化膜１５中に正電荷がある場合には、Ｃ−Ｖ波形はゲート−ソース間電圧Ｖｇｓの負電圧方向へシフトし、ゲート酸化膜１５中に負電荷があればゲート−ソース間電圧Ｖｇｓの正電圧方向へシフトする。
【００３９】
一方図４（Ｃ）がゲートＧ−ドレインＤ間の特性を測定する際に用いる容量素子の構造原理図であり、ｎ型半導体層１２にゲート絶縁膜１５およびゲート電極１６を設けた構造を有する。これはｎチャネル型ＭＯＳＦＥＴのゲートＧとドレインＤに相当する容量素子であり、ｎ型半導体層１２はドレインＤである。
【００４０】
また図４（Ｄ）はそのＣ−Ｖ波形を示す図である。ゲート酸化膜１５中、あるいはゲート酸化膜１５と半導体結晶の界面、あるいは界面近くの半導体結晶中に正電荷が存在することは、ゲート電極に正の電圧を加えることに等しい電気的状態である。
【００４１】
尚、以下の説明において、ゲート酸化膜（絶縁膜）１５中などに電荷が存在する、と表記した場合は、ゲート酸化膜１５中あるいは、ゲート酸化膜１５と半導体結晶の界面、あるいは界面近くの半導体結晶中に電荷が存在する、いう意味である。
【００４２】
つまり、図４（Ｄ）において、ゲート酸化膜１５中などに正電荷がある場合には、Ｃ−Ｖ波形はゲート−ドレイン間電圧Ｖｇｄの負電圧方向へシフトし、ゲート酸化膜１５中などに負電荷があればゲート−ドレイン間電圧Ｖｇｄの正電圧方向へシフトする。
【００４３】
図４（Ｂ）（Ｄ）の如く、ゲートＧ−ソースＳ間のＣ−Ｖ波形と、ゲートＧ−ドレインＤ間のＣ−Ｖ波形とは対称的になる。
【００４４】
再び図３を参照する。尚図３では、ゲートＧ−ドレインＤ間のＣ−Ｖ波形とゲートＧ−ソースＳ間のＣ−Ｖ波形を１つのグラフに示している。
【００４５】
トレンチ型ＭＯＳＦＥＴの場合には、ゲートＧ−ドレインＤ間のＣ−Ｖ波形は、図４（Ｄ）に示した容量素子の場合とほぼ同様な波形（一点鎖線）を示しており、これを良品の実素子のＣ−Ｖ波形と比較することで（そのシフト方向で）、ゲート酸化膜１５中などの電荷の存在を検証できる。
【００４６】
しかし、不良素子１００のゲートＧ−ソースＳ間のＣ−Ｖ波形は、プレーナ型容量素子のＣ−Ｖ波形（図４（Ｂ））とは大幅に異なっており、このまま比較しても正確な判断はできない。そこで、以下の工程により得られた不良素子１００のゲートＧ−ソースＳ間のＣ−Ｖ波形の補正を行う。
【００４７】
第３工程（図１  ステップＳ３、図３、図４）：  第１のＣ−Ｖ波形からゲート電極−ソース電極間およびゲート電極−ドレイン電極間の容量を用い第１のＣ−Ｖ波形を補正した第２のＣ−Ｖ波形を取得する工程。
【００４８】
トレンチ型ＭＯＳＦＥＴのゲートＧ−ソースＳ間のＣ−Ｖ波形がＶ字形状のようになるのは、その構造上、ゲート電極がドレイン層となるｎ−型半導体層２上にゲート絶縁膜５を介して配置されているためである。
【００４９】
図５は、トレンチ型ＭＯＳＦＥＴにおけるゲート−ドレイン間容量Ｃｇｄおよびゲート−ソース間容量Ｃｇｓを説明する図であり、図５（Ａ）が等価回路図、図５（Ｂ）が容量の集合と、重複する容量の集合範囲を示すベン図である。
【００５０】
トレンチ型ＭＯＳＦＥＴはその構造上、ゲート−ソース間容量Ｃｇｓと、ゲート−ドレイン容量Ｃｇｄが並列に接続されている回路が構成される。このため、ゲートＧ−ソースＳ間容量Ｃｇｓを測定すると、電気的にはソースＳとドレインＤがショートしている場合と等価の入力容量Ｃｉｓｓ（＝ゲート−ドレイン間容量Ｃｇｄ＋ゲート−ソース間容量Ｃｇｓ）を測定している場合と同じになってしまう。
【００５１】
そこで、不良素子１００を測定して得られたゲートＧ−ソースＳ間のＣ−Ｖ波形（第１のＣ−Ｖ波形）から、算術的にゲート−ドレイン間容量Ｃｇｄを除くこととする。
【００５２】
ゲート−ソース間容量Ｃｇｓには、ゲート−ドレイン間容量Ｃｇｄの容量が重複するので、実際の（正確な）ゲートＧ−ソースＳ間のＣ−Ｖ波形を取得するために、以下の式１で示す条件で集合の演算を行う（図５（Ｂ）参照）。
【００５３】
【数１】
2009239201.tif 000003
【００５４】
ここで、（Ｃｇｓ∩Ｃｇｄ）は、重複する容量である。
【００５５】
次に、図１に示した不良素子１００のゲート酸化膜５、ゲート電極６、ｎ−型半導体層２で形成されるＭＯＳ容量素子の容量Ｃは、ゲート酸化膜容量Ｃｏｘと空乏層容量Ｃｄによって以下の式２で表される。
【００５６】
【数２】
2009239201.tif 000004
【００５７】
そして、蓄積領域の容量Ｃは、ゲート酸化膜容量Ｃｏｘに漸近する（Ｃ≒Ｃｏｘ）という原則を用いて、以下の式３、式４により、（Ｃｇｓ∩Ｃｇｄ）を算出する。
【００５８】
【数３】
2009239201.tif 000005
【００５９】
【数４】
2009239201.tif 000006
【００６０】
ここで蓄積側での空乏層厚さは限りなく０（ゼロ）に近いので、数学的にはＣｄは限りなく無限大に近づくとみなせる。
【００６１】
このように算出した（Ｃｇｓ∩Ｃｇｄ）によって、図３に示す実線のゲートＧ−ソースＳ間のＣ−Ｖ波形（第１のＣ−Ｖ波形）から、一点鎖線で示すゲートＧ−ドレインＤ間のＣ−Ｖ波形を減じて、ゲートＧ−ソースＳ間のＣ−Ｖ波形を補正する。本実施形態では、（Ｃｇｓ∩Ｃｇｄ）の値は例えば０．５ｎＦ程度である。
【００６２】
図６は、上記の集合演算を行った後の各波形を示す図であり、演算後のゲートＧ−ソースＳ間のＣ−Ｖ波形（第２のＣ−Ｖ波形）を実線で示した。
【００６３】
ゲートＧ−ソースＳ間のＣ−Ｖ波形（第２のＣ−Ｖ波形）と、ゲートＧ−ドレインＤ間のＣ−Ｖ波形（一点鎖線）とは厳密には軸対称にはならない。これは、ゲートＧ−ドレインＤ間にはｐｎ接合が形成され、接合容量が含まれるからである。但し接合容量は酸化膜容量に比較して小さいため、Ｃ−Ｖ波形に与える影響が小さい。
【００６４】
この接合容量の補正を行い、容量の補正後のゲートＧ−ソースＳ間のＣ−Ｖ波形（第４のＣ−Ｖ波形）を二点鎖線で示した。ゲート酸化膜容量Ｃｏｘに漸近するからである。
【００６５】
第４工程（図１  ステップ４）：  第２のＣ−Ｖ波形を、基準となる第３のＣ−Ｖ波形と比較する工程。
【００６６】
上記のようにＣ−Ｖ波形を補正した後、基準となる良品の実素子のＣ−Ｖ波形（第３のＣ−Ｖ波形）（図４（Ｂ））と不良品のＣ−Ｖ波形（第２のＣ−Ｖ波形：図６の実線）とを比較する。また良品の実素子のＣ−Ｖ波形を補正し、不良素子１００の容量の補正後の第４のＣ−Ｖ波形（図６の二点差線）と比較してもよい。
【００６７】
図７は、同じ周波数において基準となる第３のＣ−Ｖ波形（破線）と、第２のＣ−Ｖ波形（実線）を比較した図である。尚、ここではいずれも容量の補正を行わない状態のＣ−Ｖ波形を比較している。
【００６８】
Ｃ−Ｖ波形に左右にシフトする変化がある場合、ゲート酸化膜中などに電荷が存在することがわかる。また、Ｃ−Ｖ波形の変化方向から電荷の極性がわかる。つまりｎチャネル型ＭＯＳＦＥＴのゲートＧ−ソースＳ間の場合、Ｃ−Ｖ波形が負電圧方向（左方向）にシフトしていれば正電荷がゲート酸化膜中１５などに存在することを証明できる。
【００６９】
一方、Ｃ−Ｖ波形が正電圧方向（右方向）にシフトしていれば負電荷がゲート酸化膜１５中などに存在することを証明できる（図４参照）。
【００７０】
図７の如く、本実施形態の不良素子１００は、ゲートＧ−ソースＳ間のＣ−Ｖ波形が左にシフトしており、これによりゲート酸化膜５中に酸化膜の中を動き回ることのできる可動電荷（mobile  ion  charge：Ｑｍ）の例えばナトリウムイオン（Ｎａ＋）、カリウムイオン（Ｋ＋）、マグネシウムイオン（Ｍｇ２＋）、カルシウムイオン（Ｃａ２＋）などの軽金属の可動イオンが存在している可能性がある。あるいは、固定酸化膜電荷（fixed  oxide  charge：Ｑｆ）と呼ばれる界面近傍の酸化膜中に存在する過剰なシリコンの陽イオンである可能性もある。
【００７１】
このように、本実施形態によれば、不良が発生した実素子のゲート酸化膜について直接評価することができる。
【００７２】
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴについて説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴについても同様に実施できる。更にユニポーラ型トランジスタとバイポーラ型トランジスタを組み合わせた構造のＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であっても同様にできる。また、Ｃ−Ｖ測定の周波数ｆが１００Ｈｚの場合を例に説明したが、周波数ｆが１０ＫＨｚ、１ＭＨｚの場合も同様に評価することができた。
【００７３】
最適な周波数は容量（ゲート酸化膜厚とゲート面積）によって異なり、１００Ｈｚが最適という訳ではない。但し周波数の低い場合は、Ｃ−Ｖ波形の差が出やすいが、周波数が高くなるにつれてＣ−Ｖ波形の差が少なくなるという傾向はある。この理由は周波数が高くなると、ゲート酸化膜１５中などの電荷の動きがゲート電圧の変化に追従できなくなるためである。従って評価方法としては、一般的には低周波数が有利である。
【００７４】
また、良品の実素子のＣ−Ｖ波形と不良素子のＣ−Ｖ波形が比較できれば、ゲートＧ−ソースＳ間のＣ−Ｖ波形同士の比較、あるいはゲートＧ−ドレインＤ間のＣ−Ｖ波形同士の比較のいずれでもよい。
【００７５】
しかし、ゲートＧ−ドレインＤ間のＣ−Ｖ波形は、ドレイン層となるｎ−型半導体層２とチャネル領域との接合容量を含んでしまうので、良品と不良品でｎ−型半導体層２の不純物濃度や不純物濃度分布に差があると、その違いが影響してしまう。一方、ゲートＧ−ソースＳ間のＣ−Ｖ波形であれば、ゲート酸化膜にソース領域が接触しているため、このようなリスクを回避することができる。
【００７６】
特に、プレーナ型ＭＯＳＦＥＴの場合は、上記の接合容量の影響が大きくなるので、ゲートＧ−ソースＳ間のＣ−Ｖ波形で評価した方が好適である。
【００７７】
以上、不良素子を良品の実素子と比較する場合を例に説明したが、良品の実素子の信頼性試験を実施し、その前後でＣ−Ｖ波形を取得し、これを比較してもよい。信頼性試験の主な目的は、良品に内在する欠陥を顕在化させること、耐久性を調べること、寿命を推定すること、であるが、ここでは欠陥を顕在化させる目的で行われる試験に該当する。
【００７８】
すなわち、信頼性試験を行う前に、基準となる第３のＣ−Ｖ波形を取得し、信頼性試験を実施した後、当該実素子のＣ−Ｖ波形（第１のＣ−Ｖ波形）を取得する。得られた第１のＣ−Ｖ波形に補正を行って第２のＣ−Ｖ波形を行い、第３のＣ−Ｖ波形（信頼性試験実施前の波形）と比較する。
【００７９】
これにより、信頼性試験前後におけるゲート酸化膜１５中、あるいはゲート酸化膜１５と半導体結晶の界面、あるいは界面近くの半導体結晶中の可動電荷を評価することができる。
【００８０】
尚、この場合は、同一の素子の信頼性試験前後で比較しているため、ｎ−型半導体層２の不純物濃度や不純物濃度分布に差がないので、ゲートＧ−ソースＳ間のＣ−Ｖ波形および、ゲートＧ−ドレインＤ間のＣ−Ｖ波形のいずれでもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態のゲート絶縁膜の評価方法を説明するフロー図である。
【図２】本発明の実施形態のゲート絶縁膜の評価方法を説明する断面図である。
【図３】本発明の実施形態のゲート絶縁膜の評価方法を説明する特性図である。
【図４】本発明の実施形態のゲート絶縁膜の評価方法を説明するための（Ａ）原理図、（Ｂ）特性図、（Ｃ）原理図、（Ｄ）特性図である。
【図５】本発明の実施形態のゲート絶縁膜の評価方法を説明するための（Ａ）等価回路図、（Ｂ）ベン図である。
【図６】本発明の実施形態のゲート絶縁膜の評価方法を説明する特性図である。
【図７】本発明の実施形態のゲート絶縁膜の評価方法を説明する特性図である。
【符号の説明】
【００８２】
１      半導体基板
２      半導体層
３      チャネル領域
４      トレンチ
５      ゲート絶縁膜（酸化膜）
６      ゲート電極
７      ソース領域
８      ボディ領域
９      ソース電極
１０    ドレイン電極
１１    ｐ型半導体層
１２    ｎ型半導体層
１５    ゲート酸化膜
１６    ゲート電極
Ｓ      ソース
Ｇ      ゲート
Ｄ      ドレイン
Ｃｇｓ  ゲート−ソース間容量
Ｃｇｄ  ゲート−ドレイン間容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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