(57)【要約】【課題】絶縁膜電荷蓄積型メモリセルの初期しきい値電圧のばらつきによる影響を抑制して、書込／消去後のメモリセルのしきい値電圧のばらつきを低減し、応じて、メモリセルの電気的特性のばらつきを低減する。【解決手段】書込動作モード時または消去動作モード時、メモリセルのアドレスに応じて、消去動作に必要な電圧または書込動作に必要な電圧またはベリファイ時に必要な電圧のレベルを調整する。【選択図】図８
2009301691.tif 000002
【特許請求の範囲】
【請求項１】
各々が情報を不揮発的に記憶する複数のメモリセルを備え、各前記メモリセルは、絶縁膜に蓄積される電荷量に応じて情報を記憶するメモリトランジスタと、前記メモリトランジスタと直列に接続され、前記メモリトランジスタの記憶情報の少なくとも書込／読出時に電流が流れる経路を形成する選択トランジスタとを有し、
動作モードに応じて選択メモリセルに印加される内部電圧を生成する内部電圧発生回路を備え、前記内部電圧発生回路は、選択メモリセルを指定するアドレス信号に従って前記内部電圧の電圧レベルを調整する内部電圧調整回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記内部電圧は、前記選択メモリセルの書込が正常に行なわれたかを検証する書込ベリファイモード時に前記選択メモリセルのメモリトランジスタのゲートへ印加される電圧である、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記内部電圧は、前記選択メモリセルの消去が正常に行なわれたかを検証する消去ベリファイモード時に、前記選択メモリセルのメモリトランジスタのゲートへ印加される電圧である、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記内部電圧は、前記選択メモリセルを書込状態に設定する書込動作モード時に前記選択メモリセルのメモリトランジスタのゲートへ印加される電圧である、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記内部電圧は、前記選択メモリセルを消去状態に設定する消去動作モード時に前記選択メモリセルのメモリトランジスタのゲートへ印加される電圧である、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
各前記メモリセルのメモリトランジスタは、ソース線に接続される不純物領域を有し、
前記内部電圧は、前記選択メモリセルを書込状態に設定する書込動作モード時に前記選択メモリセルのメモリトランジスタの不純物領域へ前記ソース線を介して印加される電圧である、請求項１記載の不揮発性半導体記憶装置。
【請求項７】
各前記メモリセルのメモリトランジスタは、ソース線に接続される不純物領域を有し、
前記内部電圧は、前記選択メモリセルを消去状態に設定する消去動作モード時に前記選択メモリセルのメモリトランジスタの不純物領域へ前記ソース線を介して印加される電圧である、請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記内部電圧調整回路は、
電圧レベルの変化量を指定するデータを格納するデータ格納回路を備え、前記指定データはプログラム可能であり、さらに
前記アドレス信号に従って、前記データ格納回路の格納データを選択して内部電圧のレベルを指定するレベル選択信号を生成する回路とを備える、請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記アドレス信号は、複数のビットを有する多ビットアドレス信号であり、
前記内部電圧調整回路は、
前記多ビットアドレス信号をスクランブルして所定のビット位置のアドレスビットを生成するスクランブル回路と、
前記スクランブル回路のスクランブル結果に従って前記内部電圧のレベルを調整する回路を備える、請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記アドレス信号は、複数のビットを有する多ビットアドレス信号であり、
前記内部電圧発生回路は、
動作モードに応じて前記内部電圧のレベルを指定するレベル選択信号を生成するとともに前記多ビットアドレス信号の特定の位置のアドレスビットを抽出する電圧制御回路を備え、
前記内部電圧調整回路は、前記レベル選択信号と前記抽出されたアドレスビットとに従って、前記内部電圧のレベルを指定する電圧レベル切換信号を生成する、請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、メモリセルがメモリトランジスタと選択トランジスタの直列体で構成されるスプリットゲート型またはデュアルゲート型セル構造を有する不揮発性半導体記憶装置の書込／読出マージンを改善するための構成に関する。より特定的には、この発明は、絶縁膜に電荷を蓄積する絶縁膜電荷蓄積型メモリセルを有する不揮発性半導体記憶装置のメモリセルの電気的特性のバラツキを低減するための構成に関する。
【背景技術】
【０００２】
電気的に書込／消去が可能な不揮発性半導体記憶装置としては、たとえばフローティングゲート型メモリセルを用いたフラッシュメモリが広く知られている。このフラッシュメモリの場合、メモリセルは１つのトランジスタで構成され、このメモリセルトランジスタは、フローティングゲートとコントロールゲートの積層ゲート構造を有する。この積層ゲート型メモリセルの場合、プロセッサなどの他の回路と同一半導体チップ上に形成する場合に、プロセッサなどのロジックのトランジスタを形成するＣＭＯＳプロセスに加えて、フローティングゲートを形成する工程が必要となり、またメモリセルの高さも、他のプロセッサなどの構成要素のトランジスタと異なる。
【０００３】
このため、プロセッサなどのロジックの製造工程と適合性の良いメモリセルとして、絶縁膜を積層し、その界面または絶縁膜中のトラップ等に電荷を蓄積する絶縁膜電荷蓄積型メモリセルが知られている。このような絶縁膜電荷蓄積型メモリセルの構成は、例えば、特許文献１（特開２００４−３１９０６５号公報）および特許文献２（特開２００６−１３５３４１号公報）に示されている。
【０００４】
この絶縁膜電荷蓄積型メモリセル構造を利用する場合、フローティングゲートなどのＣＭＯＳトランジスタ（相補絶縁ゲート型電界効果トランジスタ）の製造プロセスと整合性よくメモリを形成することができることが、上述の特許文献２に記載されている。
【０００５】
この絶縁膜電荷蓄積型メモリセルにおいては、情報を記憶するためのメモリトランジスタと、メモリセルを選択するための選択トランジスタとが直列に配置される。メモリトランジスタのゲート絶縁膜は、ボトム酸化膜、窒化膜およびトップ酸化膜のＯＮＯ膜で形成され、メモリトランジスタは、いわゆるＭＯＮＯＳ（メタル−オキサイド−ナイトライド−オキサイド−シリコン）構造を有している。選択トランジスタのゲート絶縁膜は、通常、酸化膜で形成される。このメモリトランジスタのゲート（メモリゲート）は、選択トランジスタのゲート（選択ゲート）の側壁絶縁膜形成と同様の工程により形成される。このメモリセルは、選択ゲートおよびメモリゲートと２つのゲートを有するデュアルゲート型メモリセル（絶縁膜電荷蓄積型メモリセル）であり、書込、消去、保持および読出が、以下のようにして行なわれる。
【０００６】
書込時には、メモリトランジスタ側不純物層（ソース線）に正電位を与え、メモリトランジスタのゲート（メモリゲート）には、このソース線よりも高いメモリゲート書込電圧を印加する。選択トランジスタのゲート（選択ゲート）の不純物層（ビット線）には、たとえば半導体基板領域と同じ接地電位レベルのビット線書込電圧を与える。選択トランジスタのゲート（選択ゲート）には、この選択トランジスタのしきい値電圧よりも少し高い電圧を印加する。
【０００７】
この状態においては、メモリトランジスタにおいてチャネルが形成され、ソース線からビット線に向かって電流が流れる。選択トランジスタは、その選択ゲートの電圧がしきい値電圧よりも少し高い電圧レベルに設定され、弱いオン状態であり、チャネルが形成されても、そのチャネル抵抗は比較的高い。このため、メモリトランジスタおよび選択トランジスタの境界付近に強い電界が生じ、メモリトランジスタのチャネル電流において多くのホットエレクトロンが発生し、メモリゲート下部の絶縁膜（窒化膜）にホットエレクトロンが注入されてトラップされる。この書込状態は、メモリトランジスタのしきい値電圧が高い状態であり、データ“０”を記憶する状態に対応付けられる。
【０００８】
消去時においては、メモリゲートに負電位を与え、メモリゲート側不純物層（ソース線）に正電位を与える。選択トランジスタはオフ状態である。この状態においては、メモリゲートのソース線に接続される不純物層端部とメモリゲートとの重なり合う領域で、強い反転が生じ、バンド間トンネル現象を生じさせて、ホールを生成する。この発生したホールが、メモリゲートの負バイアスにより引かれ、メモリゲート下部の絶縁膜（窒化膜）中に注入される。先に、書込時に注入されたエレクトロンとホールとが中和して、メモリゲートのしきい値電圧を低下させる。この消去状態は、メモリトランジスタのしきい値電圧が低い状態であり、データ“１”を記憶する状態に対応付けられる。
【０００９】
保持状態（スタンバイ状態）においては、電荷は、メモリゲート下部の絶縁膜中に注入された電荷（エレクトロンまたはホール）として保持される。絶縁膜中でのこの電荷の移動は小さくまた遅い。これにより、メモリゲートに電圧が印加されていない状態では、絶縁膜中に電荷が保持される。
【００１０】
読出時には、選択トランジスタの不純物層（ビット線）に正の読出電位を与え、選択ゲートに正の電位を与え、選択トランジスタを導通状態に設定する。メモリゲートへは、書込および消去状態のしきい値電圧の中間値の電位を与える。この状態においては、メモリトランジスタは、その記憶情報に応じて導通または非導通状態となる。このビット線を流れる電流を検出することにより、メモリセルに保持されている情報を読出す。
【特許文献１】特開２００４−３１９０６５号公報
【特許文献２】特開２００６−１３５３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
トランジスタの製造時において、不純物濃度または形状などが異なると、トランジスタの特性がばらつく。特にトランジスタの微細化が進むと、この製造パラメータおよびマスク位置合わせずれの影響が大きくなる。不揮発性半導体記憶装置においては、メモリトランジスタのしきい値電圧により、情報を記憶している。したがって、メモリトランジスタのしきい値電圧がばらついた場合、正確な情報の記憶、読出および書込を行なうことができなくなる。
【００１２】
電荷を絶縁膜に蓄積する場合、電荷の移動速度は小さく電荷は局所領域に保持される。しかしながら、絶縁膜中の電荷は、完全にトラップ中に捕獲されているのではなく、熱揺ぎなどにより確率的にこのトラップから離れて移動する電荷が存在し、絶縁膜中のトラップ電荷量には、ある時間依存性が存在する。
【００１３】
特に、保持状態にメモリセルが維持されている場合、書込状態のメモリトランジスタにおいては、蓄積電子が漸次抜けていき、高いしきい値電圧（書込しきい値電圧）から初期のしきい値電圧方向へとそのしきい値電圧が変化する。逆に、消去状態のメモリセルも同様、そのしきい値電圧が低い状態から初期しきい値電圧に向かって変化する。書込／消去動作は、メモリトランジスタの初期しきい値電圧からしきい値電圧を変化させる。したがって、初期しきい値電圧が高いメモリセルは、書込により、そのしきい値電圧がより高くされるため、書込マージンが大きい。逆に、初期しきい値電圧が低いメモリセルは、そのしきい値電圧を、より低い電圧レベルに設定することができ、消去に対するマージンが大きい。
【００１４】
すなわち、初期しきい値電圧が高いメモリセルは、書込速度が速く、また初期しきい値電圧が低いメモリセルは、消去速度が速い特性を示す。
【００１５】
特許文献１および２に示されるように、絶縁膜電荷蓄積型メモリセル構造においては、選択ゲートの側壁にメモリゲートが形成され、メモリセルは非対称な形状を有している。このメモリセルは、ビット線コンタクトを２つのメモリセルで共有するように鏡映対称に配置される。このため、コントロールゲート／メモリゲートの偶数および奇数アドレス位置で、メモリセルのレイアウトが鏡映対称の形状を有している。このため、製造プロセスにおいてイオン注入（不純物濃度）および実効ゲート寸法などに差が生じ、初期しきい値電圧が変動するという問題が生じる。
【００１６】
前述の特許文献１においては、このメモリセルの書込時のメモリトランジスタのしきい値電圧変動量のバラツキを低減するために、定電流回路により書込電流として、一定の電流を生成する構成を示す。この定電流書込電流を生成することにより、選択トランジスタのしきい値電圧に対する書込電流の依存性を低減し、応じて、書込時のメモリトランジスタのしきい値電圧の変化量を一定とすることを図る。
【００１７】
また、特許文献２においては、絶縁膜電荷蓄積型メモリセル構造において、電子がソースサイドインジェクション（ＳＳＩ）により絶縁膜に注入され、また、消去時には、バンド間トンネリング現象によりホールを注入している。この場合、エレクトロンおよびホールの注入領域が異なり、メモリトランジスタのしきい値電圧の変化量が小さく、書込／消去効率が低下する問題を解決することを図る。このため、特許文献２においては、メモリトランジスタに対し、消去時、複数回消去パルスを印加するとともに、印加電圧レベルを高くする。また、メモリゲートに高い電圧を印加することにより、水平方向電界を高くし、また不純物段（ソース線）接続部における水平方向電界を高くすることにより、発生したホールをチャネル方向に加速し、絶縁膜中のホール密度の位置依存性を低減し、消去効率を改善することを図る。
【００１８】
しかしながら、特許文献１および２においては、すべてのメモリセルに対して同じ修正（補正）を行なって、しきい値電圧の書込時または消去時のバラツキを低減している。
【００１９】
上述のように、絶縁膜電荷蓄積型メモリセルにおいては、ビット線コンタクトを共有するように、鏡映対称のレイアウトがメモリセルのレイアウトとして用いられている。この場合、ビット線と直交する方向にマスク位置合わせずれが生じた場合、ビット線コンタクトを共有する２つのメモリセルでは、選択トランジスタおよびメモリトランジスタのチャネル長の変化方向が逆となり（選択トランジスタがビット線コンタクトに関して近接して配置されるため）、トランジスタ特性の変化方向が逆となる。従って、メモリセルのあれいない位置に応じて、初期しきい値電圧などのトランジスタ特性が変化するという問題が生じる。
【００２０】
特許文献１に示される構成においては、書込時一定の大きさの書込電流を流して、書込後のしきい値電圧分布幅を狭くすることを図っている。しかしながら、この特許文献１は、メモリトランジスタの初期しきい値電圧などのアレイ内位置に依存する特性のバラツキを考慮した書込は何ら行なっていない。
【００２１】
また特許文献２においては、消去時に、ホールを効率的に絶縁膜に注入することを行なっているものの、メモリトランジスタの特性変化による注入効率のバラツキは考慮していない。また、特許文献２は、メモリセルのアレイ内の位置に応じて、その書込／消去特性を補償する構成については何ら考察していない。
【００２２】
それゆえ、この発明の目的は、初期しきい値電圧の値に関わらず、書込／消去後のメモリセルの電気的特性のバラツキを低減することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２３】
この発明に係る不揮発性半導体記憶装置は、要約すれば、選択メモリセルのアドレス信号に従って、選択メモリセルへ印加される内部電圧の電圧レベルを調整するものである。
【００２４】
一実施の形態において、この発明に従う不揮発性半導体記憶装置は、複数の各々が情報を不揮発的に記憶するメモリセルと、動作モードに応じて内部電圧を生成する内部電圧生成回路と、アドレス信号に従って内部電圧の電圧レベルを調整して選択メモリセルに印加する内部電圧調整回路を備える。各メモリセルは、絶縁膜に蓄積される電荷量に応じて情報を記憶するメモリトランジスタと、このメモリトランジスタと直列に接続されるメモリセル選択用の選択トランジスタとを有する。
【発明の効果】
【００２５】
選択メモリセルのアドレス情報に従って、選択メモリセルへ印加される内部電圧レベルを調整している。したがって、メモリセルのレイアウトがこのメモリセルアレイ内位置に応じて異なる場合においても、アレイ内位置に応じたメモリセルの電気的特性の差を低減することができ、初期しきい値電圧のバラツキを抑制して安定に動作する不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２６】
［実施の形態１］
図１は、この発明に従う不揮発性半導体記憶装置において用いられるメモリセルの断面構造を概略的に示す図である。図１において、メモリセルは、半導体基板領域１上に間をおいて形成される不純物領域２および３と、不純物領域２の一部と重なり合うように、半導体基板領域１表面にゲート絶縁膜４を介して形成される選択ゲート５と、選択ゲート５側壁および半導体基板領域１表面上に形成される絶縁膜７と、絶縁膜７上に形成されるメモリゲート６とを含む。
【００２７】
不純物領域２および３は、それぞれ、ビット線ＢＬおよびソース線ＳＬに結合され、選択ゲート５およびメモリゲート６は、それぞれ、選択ゲート線ＣＧおよびメモリゲート線ＭＧに結合される。メモリゲート６を、選択ゲート５のサイドウォールスペーサと同様の手法を用いて形成する。この場合、選択ゲート５上にたとえばポリシリコン膜を堆積し、このポリシリコン膜をエッチングによりパターニングする。従って、メモリゲート長をこのポリシリコン膜の膜厚で調整することができ、また、選択ゲート５およびメモリゲート６の２つのゲートが設けられる構成においても、メモリゲート６を選択ゲート５に比べて十分に短くすることができ、メモリセルサイズを低減することができる。
【００２８】
絶縁膜７は、ボトム酸化膜７ａと窒化膜７ｂとトップ酸化膜７ｃの積層構造を有する。この窒化膜７ｂに電荷を蓄積し、その蓄積電荷量に応じてデータ（情報）を記憶する。
【００２９】
図１に示すメモリセルにおいては、選択ゲート５、不純物領域２および半導体基板領域１により、選択トランジスタが形成され、メモリゲート６、不純物領域３および半導体基板領域１により、メモリトランジスタが形成される。図１に示すように、選択ゲート５の一方側にのみメモリゲート６が配置される。したがって、図１に示す断面構造において、メモリセルの構造は、左右非対称な構造となる。
【００３０】
図１に示すメモリセルの構成においては、図２に示すように、ビット線ＢＬとソース線ＳＬとの間に、選択トランジスタＳＴとメモリトランジスタＭＴとが直列に接続される。データ読出時においては、選択ゲート５に正の電圧を印加し、その選択ゲート５直下の半導体基板領域表面１にチャネルを形成する。一方、メモリゲート６に消去状態と書込状態のしきい値電圧の間の正の電圧を印加した場合、この絶縁膜７に蓄積される電荷量に応じてメモリゲート６下部の半導体基板表面に選択的にチャネルが形成される。
【００３１】
図３は、図１に示すメモリセルの平面レイアウトを概略的に示す図である。図３において、選択ゲート線ＣＧおよびメモリゲート線ＭＧの組が、間をおいて配置される。図３において、選択ゲート線ＣＧ０−ＣＧ４とメモリゲート線ＭＧ０−ＭＧ４とを代表的に示す。これらの選択ゲート線ＣＧおよびメモリゲート線ＭＧは、Ｘ方向に連続的に延在し、それぞれ選択ゲート５およびメモリゲート６（図１参照）を構成する。
【００３２】
隣接するメモリゲート線ＭＧ０およびＭＧ１の間、およびメモリゲート線ＭＧ２およびＭＧ３の間に、不純物領域で構成されるソース線ＳＬ１およびＳＬ２が配置される。図３においては、さらに、ソース線ＳＬ０およびＳＬ３を、レイアウトの規則性を示すために示す。
【００３３】
図１に示す不純物領域４に対しビット線コンタクトＢＣＴが配置される。このビット線コンタクトＢＣＴは、Ｙ方向において隣接するメモリセルにより共有される。
【００３４】
Ｘ方向において隣接するメモリセルの間には、素子分離用の絶縁膜１０が設けられる。これにより、Ｘ方向に隣接するメモリセルの選択トランジスタおよびメモリトランジスタは互いに分離される。
【００３５】
図３に示すように、平面レイアウトにおいて、ビット線コンタクトＢＣＴを間に挟むように隣接する選択ゲート線ＣＧ（ＣＧ１，ＣＧ２）が配置され、また、ソース線ＳＬ（ＳＬ１またはＳＬ２）を間に挟むようにメモリゲート線ＭＧ（ＭＧ０，ＭＧ１またはＭＧ２，ＭＧ３）が配置される。したがって、メモリセルＭＣの平面レイアウトにおいては、ビット線コンタクトに関してメモリセルが鏡映対称に配置され、また、ソース線に関しても鏡映対称なレイアウトでメモリセルが、Ｙ方向に繰返し配置される。
【００３６】
たとえば、選択ゲート線ＣＧ０の幅が広くなる方向にマスク位置合わせずれが生じた場合（−Ｙ方向にマスクずれが生じた場合）、選択ゲート線ＣＧ０、ＣＧ２、およびＣＧ４の幅が広くなり、一方、選択ゲート線ＣＧ１、ＣＧ３の幅は逆に狭くなる。この場合、図１に示す不純物領域２および３は、選択ゲート線ＣＧおよびメモリゲート線ＭＧに関し、自己整合的に形成され、また、半導体基板領域１表面のチャネル形成領域に対する不純物注入も、これらの選択ゲート５およびメモリゲート６に対し自己整合的に実行される。したがって、選択ゲート線ＣＧ０およびＣＧ１の幅が異なった場合、不純物領域２および３の幅が異なり、応じて、メモリトランジスタおよび選択トランジスタのチャネル長が異なり、また不純物濃度も異なり、電気的特性が異なる状態が生じる。
【００３７】
この場合、偶数選択ゲート線ＣＧ０、ＣＧ２、ＣＧ４および偶数メモリゲート線ＭＧ０、ＭＧ２、およびＭＧ４と奇数選択ゲート線ＣＧ１、ＣＧ３および奇数メモリゲート線ＭＧ１およびＭＧ３は、その電気的特性の変化方向が逆方向となる。したがって、奇数行および偶数行のメモリセルのトランジスタのしきい値電圧が異なり、また、消去／書込特性が異なる状態が生じる。ここで、メモリセル行は、選択ゲート線ＣＧおよびメモリゲート線ＭＧが延在するＸ方向と規定する。
【００３８】
図４は、図３に示す線Ｌ４−Ｌ４に沿った断面構造を概略的に示す図である。図４において、不純物領域４の間に、ソース線ＳＬを構成する不純物領域３が配置される。不純物領域２は、ビット線コンタクトＢＣＴを介してＹ方向に連続的に延在するビット線ＢＬに電気的に接続される。
【００３９】
図４に示すように、ビット線コンタクトＢＣＴを間に挟むように選択ゲート線ＣＧが配置され、ソース線ＳＬ（ＳＬ１−ＳＬ３）を構成する不純物領域３に対して対向してメモリゲート線ＭＧ０，ＭＧ１およびＭＧ２，ＭＧ３が配置される。したがって、上述のように、マスク位置合わせずれが生じた場合、メモリゲート線ＭＧ下部の不純物濃度またはこのメモリゲートを有するメモリトランジスタのチャネル長が異なり、電気的特性が異なる。この図４において、Ｙ方向については、メモリセルのレイアウトが、順次鏡映対称に配置されている。したがって、そのレイアウトの差に起因するメモリセルの電気的特性が、Ｙ方向についての位置、すなわちメモリセル行ごとに異なる状態が生じると考えられる。本発明においては、このメモリセルのアレイ内の位置に応じた電気的特性の変化を、書込／消去／ベリファイ時に補償する。
【００４０】
図５は、この発明の実施形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図５において、不揮発性半導体記憶装置は、メモリセルが行列状に配列されるメモリセルアレイ２０と、メモリセルアレイ２０の行を選択状態に駆動する行選択駆動回路２２と、メモリセルアレイ２０の列を選択する列選択駆動回路２４とを含む。
【００４１】
メモリセルアレイ２０においては、先の図１に示すメモリセルが行列状に配列され、各メモリセル行に対応して選択ゲート線（ＣＧ）およびメモリゲート線（ＭＧ）が配設され、また、ソース線（ＳＬ）が配設される。メモリセル列に対応してビット線（ＢＬ）が配設される。
【００４２】
行選択駆動回路２２は、アドレス入力回路３０から与えられる内部アドレス信号に従って、メモリセルアレイ２０の指定された行を選択状態へ駆動する。この行選択駆動回路２２は、選択ゲート線ＣＧおよびソース線ＳＬの電位を制御する。列選択駆動回路２４も、アドレス入力回路３０からの内部列アドレス信号に従ってメモリセルアレイ２０のアドレス指定された列を選択するとともに、選択列を所定電圧レベルにプリチャージし、また必要な電圧を選択列に伝達する。
【００４３】
この不揮発性半導体記憶装置においては、さらに、データ読出を行なうためのセンスアンプ回路２６と、データ書込を行なうための書込データをラッチするデータラッチ回路２８と、外部とのデータの入出力を行なう入出力回路３２が設けられる。センスアンプ回路２６は、ベリファイ用のセンスアンプ回路と外部へのデータ読出用の読出用センスアンプとが別々に設けられてもよく、また、これらのベリファイ用センスアンプおよび読出用センスアンプは共用されてもよい。データラッチ回路２８は、データ書込時、外部から与えられる書込データをラッチし、ラッチした書込データに応じて対応のメモリセルが消去状態または書込状態（プログラム状態）に設定される。
【００４４】
この不揮発性半導体記憶装置の内部動作は、外部からのコマンドＣＭＤを受ける制御回路３４により制御される。
【００４５】
行選択駆動回路２２および列選択駆動回路２４へは、内部電圧発生回路４０からの内部電圧が与えられる。図５においては、この内部電圧発生回路４０は、行選択駆動回路２２へ与えられる選択ゲート電圧Ｖｃｇ、メモリゲート電圧Ｖｍｇおよびソース線電圧Ｖｓｌと、列選択駆動回路２４へ与えられるビット線電圧Ｖｂｌとを代表的に示す。この内部電圧発生回路４０は、アドレス入力回路３０から与えられる行アドレスＡＤＸのうちの所定のアドレスビット（Ａｄｄ）に従って、各動作モードにおいて生成される内部電圧の電圧レベルを調整する。
【００４６】
図６は、図５に示すメモリセルアレイ２０および行選択駆動回路２２の構成の一例を概略的に示す図である。図６において、メモリセルアレイ２０において、メモリセルＭＣが行列状に配列される。このメモリセルＭＣは、選択トランジスタＳＴおよびメモリトランジスタＭＴの直列体を含み、図６においては、２行４列に配列されるメモリセルＭＣを代表的に示す。
【００４７】
メモリセルＭＣの各行に対応して選択ゲート線ＣＧおよびメモリゲート線ＭＧの組が配設される。図６においては、メモリセルＭＣの選択トランジスタＳＴの行に対応して配置される選択ゲート線ＣＧａおよびＣＧｂと、メモリセルのメモリトランジスタＭＴの行に対応して配置されるメモリゲート線ＭＧａおよびＭＧｂを代表的に示す。行のメモリセルに共通にソース線ＳＬａが配設され、対応の行のメモリセルのメモリトランジスタＭＴに共通に接続される。
【００４８】
メモリセルＭＣの各列に対応してサブビット線ＳＢＬ（ＳＢＬａ−ＳＢＬｄ）が配設される。これらのサブビット線ＳＢＬａ−ＳＢＬｄに対するビット線コンタクトＢＣＴは、列方向（サブビット線延在方向）において隣接する２つのメモリセルにより共有され、それぞれ選択トランジスタＳＴが対応のサブビット線に電気的に接続される。
【００４９】
図５に示す行選択駆動回路２２においては、各選択ゲート線ＣＧａおよびＣＧｂに対応して、選択ゲートドライブ回路５０ａおよび５０ｂが設けられ、メモリゲート線ＭＧａおよびＭＧｂに対応してメモリゲートドライブ回路５２ａおよび５２ｂが設けられる。ソース線ＳＬａに対応してソース線ドライブ回路５４ａが設けられる。
【００５０】
選択ゲートドライブ回路５０ａおよび５０ｂへは、選択ゲート電圧Ｖｃｇが与えられ、メモリゲートドライブ回路５２ａへは、メモリゲート電圧Ｖｍｇが与えられる。ソース線ドライブ回路５４ａへは、ソース線電圧Ｖｓｌが与えられる。これらの電圧Ｖｃｇ、ＶｍｇおよびＶｓｌは、それぞれ動作モード（消去モード、書込モード、および読出モード（ベリファイを含む））に応じてその電圧レベルが設定される。この電圧レベルの設定は、図５に示す内部電圧発生回路４０において実行される。
【００５１】
サブビット線ＳＢＬａ−ＳＢＬｄに対しては、ビット線周辺回路６０が設けられる。このビット線周辺回路６０は、図５に示す列選択駆動回路２４、センスアンプ回路２６およびデータラッチ回路２８を含む。このビット線周辺回路６０により、各動作モードに応じてビット線に対して、書込／読出（ベリファイを含む）動作に必要な電圧が与えられ、また、書込および消去のベリファイが実行される。
【００５２】
図６に示すように、メモリセルＭＣは、ソース線ＳＬａに関して鏡映対称に配置される。したがってこの鏡映対称の配置されるレイアウトの影響によるメモリセルトランジスタ（ＳＴ，ＭＴ）の電気的特性のバラツキの影響を抑制するために、メモリセルの選択位置に応じて、電圧Ｖｃｇ、ＶｓｌおよびＶｍｇの少なくとも１つの電圧レベルを調整する。
【００５３】
図７は、図６に示すビット線周辺回路６０とメモリセルアレイ２０の構成を概略的に示す図である。図７においては、図５に示す制御回路３４の書込／消去に関連する部分の構成を合わせて示す。
【００５４】
図７において、メモリセルアレイ２０は、複数のメモリブロックＢＫ０−ＢＫｎに分割される。メモリブロックＢＫ０は、ブロック選択回路ＢＳＫ０およびサブアレイＳＡＹ０を含み、メモリブロックＢＫｎは、ブロック選択回路ＢＳＫｎおよびサブアレイＳＡＹｎを含む。図示しないメモリブロックＢＫｉにおいても、ブロック選択回路ＢＳＫｉおよびサブアレイＳＡＹｉが設けられる。
【００５５】
これらのサブアレイＳＡＹ０−ＳＡＹｎ各々においては、メモリセル列に対応してサブビット線ＳＢＬ０−ＳＢＬｍが配設され、ブロック選択回路ＢＳＫ０−ＢＳＫｎ各々においては、サブビット線ＳＢＬ−ＳＢＬｍそれぞれに対応してＹ選択ゲートＹＧ０−ＹＧｍが設けられる。
【００５６】
これらのメモリブロックＢＫ０−ＢＫｎのサブビット線ＳＢＬ０−ＳＢＬｍに共通にメインビット線ＭＢＬ０−ＭＢＬｍが設けられる。ブロック選択回路ＢＳＫ０−ＢＳＫｎは、それぞれ、ブロック選択信号Ｚ０−Ｚｎに従って、対応のサブビット線ＳＢＬ０−ＳＢＬｍを、メインビット線ＭＢＬ０−ＭＢＬｍに結合する。
【００５７】
したがって、ブロック選択信号Ｚ０−Ｚｎにより指定されるメモリブロックにおいてサブビット線ＳＢＬ０−ＳＢＬｍが対応のメインビット線ＭＢＬ０−ＭＢＬｍに結合されて、データの書込／読出が行なわれる。
【００５８】
なお、２本のサブビット線ＳＢＬに対して１本のメインビット線ＭＢＬが配置され、ブロック選択信号Ｚ０−Ｚｎに従って、さらに、この２本のサブビット線のうちの１本のサブビット線が選択されて対応のメインビット線に接続する構成が利用されても良い。この場合には、ブロック選択信号Ｚ０−Ｚｎ各々が、奇数サブビット線選択用のブロック信号と偶数サブビット線選択用のブロック選択信号とで構成される。ブロック選択回路ＢＳＫにおいて、奇数サブビット線のＹ選択ゲートと偶数サブビット線のＹ選択ゲートそれぞれに対して、奇数サブビット線選択用のブロック選択信号および偶数サブビット線選択用のブロック選択信号が与えられる。
【００５９】
ビット線周辺回路６０においては、センスアンプ回路２６においてビット毎ベリファイ回路６２が設けられ、このビット毎ベリファイ回路６２がデータラッチ回路２８に結合される。このビット毎ベリファイ回路６２は、その構成は後に説明するが、消去モード時および書込モード時、対応のメモリセルが消去状態または書込状態にあるかを検出し、その検出結果を示す信号を生成する。
【００６０】
データラッチ回路２８は、メインビット線ＭＢＬ０−ＭＢＬｍに対応して設けられるデータラッチを含み、データ書込時、与えられた書込データをラッチする。
【００６１】
制御回路３４においては、ビット毎ベリファイ回路６２からのベリファイ結果指示信号に従って全てのメモリセルが、消去状態または書込データに応じた状態に設定されたかを判定するベリファイ判定回路７０と、ベリファイ判定回路７０の判定結果に従ってさらに書込または消去を実行する書込／消去制御部７２を含む。
【００６２】
この制御回路３４は、たとえば、シーケンスコントローラで構成され、外部からのコマンドＣＭＤが指定する動作モードに従って、所定のシーケンスで内部電圧および内部制御信号を生成する。
【００６３】
図８は、この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ書込モード時の動作を示すフロー図である。以下、図８を参照して、図５から図７に示す不揮発性半導体記憶装置のデータ書込モード時の動作について説明する。
【００６４】
まず、図５に示す制御回路３０は、外部からのコマンドＣＭＤがデータ書込を指示する状態に設定されるのを待つ（ステップＳ１）。以下の説明においては、書込指示が与えられ、データ“１”または“０”の書込を行うとき、しきい値電圧を低くする消去を行うモードを消去動作モードと称し、また、しきい値電圧を高くする動作モード時は、書込動作モードと称す。書込対象の領域が、消去状態のときには、対象領域に対するデータの書込が行われる。書込対象の領域がすでにデータの書込状態のときには、書込モード時においては、消去動作モードと書込動作モードとが実行される。
【００６５】
このコマンドＣＭＤが、データ書込を指示する書込コマンドの場合、制御回路３４は、まず、入出力回路３２を介して与えられる書込データをたとえば図示しないページバッファまたは図５に示すデータラッチ回路２８にラッチする（ステップＳ２）。
【００６６】
以下の説明においては、不揮発性メモリセルに対してデータ“０”の書込は、メモリセルを書込状態に設定することに対応し、データ“１”を書込むことは、メモリセルを消去状態に設定することに対応する。したがって、書込データの“０”および“１”のいずれが書込データとして与えられたかが識別されていないため、まず、書込対象のメモリセルを含むメモリセル群を消去状態に設定する必要がある。このため、書込指示が与えられると、まず、書込対象の領域が消去状態にあるかの判定が行なわれる（ステップＳ３）。
【００６７】
書込対象の領域が書込状態のときには、消去動作のセットアップが実行される（ステップＳ４）。この消去動作のセットアップ時においては、メモリゲート電圧Ｖｍｇが、たとえば−６Ｖの負の消去高電圧に設定され、ソース線電圧Ｖｓｌが、たとえば６．５Ｖの正の消去高電圧に設定される。
【００６８】
次いで、アドレス信号（ＡＤ）に従って、書込対象のメモリセルに対する消去動作が実行される（ステップＳ５）。この場合、たとえば図６において、選択ゲート線ＣＧａおよびメモリゲート線ＭＧａに接続されるメモリセルＭＣに対する書込が行なわれる場合、まずソース線ＳＬａが、消去高電圧（６．５Ｖ）に設定され、メモリゲート線ＭＧａが、負の消去高電圧（−６Ｖ）に設定される。選択ゲート線ＣＧａ、およびＣＧｂは、接地電圧レベルに維持され、また、メモリゲート線ＭＧｂは、接地電圧レベルに維持される。これにより、メモリゲート線ＭＧａおよびソース線ＳＬａの間の高電圧により、メモリゲート線ＭＧａに結合されるメモリトランジスタＭＴにおいて、ソース線ＳＬａから絶縁膜（７）に対しホールが注入され、メモリトランジスタＭＴが消去状態に設定される。この消去状態は、しきい値電圧が低い状態であり、上述の様に、データ“１”が書込まれた状態に対応する。
【００６９】
この消去動作完了後、まず、メモリゲート電圧Ｖｍｇおよびソース線電圧Ｖｓｌのリセットが実行され、また、メモリゲートドライブ回路５２ａおよびソース線ドライブ回路５４ａは、メモリゲート線ＭＧａおよびソース線ＳＬａを非選択状態の初期状態に設定する（ステップＳ６）。
【００７０】
次いで、この消去動作後、消去ベリファイが実行される（ステップＳ７）。この消去ベリファイ時においては、書込対象の領域のメモリセルが消去状態にあるかを判定するためのベリファイ電圧の生成が行なわれる。メモリゲート線ＭＧａに対し、メモリゲート電圧Ｖｍｇとして、消去状態のしきい値電圧よりも少し高い電圧レベルのベリファイ電圧Ｖｅｒｓが与えられ、選択ゲート線ＣＧａに、選択ゲートドライブ回路５０ａを介して、たとえば１．５Ｖの電圧が与えられる。この状態で、データの読出を実行する。メモリセルＭＣが消去状態になく、この消去ベリファイ電圧Ｖｅｒｓよりもそのしきい値電圧が高い状態のときには、メインビット線ＭＢＬおよびサブビット線ＳＢＬには、電流は流れない。一方、メモリセルＭＣが消去状態にあり、そのしきい値電圧が、消去ベリファイ電圧Ｖｅｒｓよりも低い場合には、メインビット線ＭＢＬおよびサブビット線ＳＢＬを介して電流が流れる。
【００７１】
各メインビット線の電圧レベルを、図６に示すビット線周辺回路６０に含まれるビット毎ベリファイ回路６２で保持する。ビット毎ベリファイ回路６２に保持されるベリファイ結果に従って、制御回路３４に含まれるベリファイ判定回路７０（図７参照）において、書込対象のメモリセルがすべて消去状態にあるかの判定が行なわれる（ステップＳ８）。書込対象のメモリセルがすべて消去状態にない場合には、再びステップＳ４に戻り、消去動作および消去ベリファイが実行される。
【００７２】
書込対象の領域のメモリセルが、消去状態に設定されていると、書込対称の領域に対してデータの書込が行われる。すなわち、ステップＳ３において、書込対象の領域のメモリセルが、消去状態にあると判定される（例えば、消去フラグを参照して）か、または、ステップＳ８において、すべての書込対象のメモリセルが消去状態にあると判定されると、次いで、データ“０”の書込が実行される。この書込時においては、データ“０”を書込むメモリセルに対し、メモリゲート電圧Ｖｍｇがたとえば１１．５Ｖの正の書込高電圧レベルに設定され、ソース線電圧Ｖｓｌが、たとえば５．５Ｖの正の書込高電圧レベルに設定される。選択ゲート電圧Ｖｃｇは、１．５Ｖであり、ビット線（サブビット線）電圧Ｖｂｌは、たとえば０．８Ｖに設定される。この場合、データ“１”が書込まれるメモリセルに対しては、ビット線（メインビット線およびサブビット線）の電圧が、選択ゲート電圧Ｖｃｇとほぼ同程度の電圧（１．２〜１．５Ｖ）の電圧レベルに設定され、選択トランジスタを非導通状態に維持する（ステップＳ８）。
【００７３】
次いで、これらの生成された内部電圧ＶｍｇおよびＶｓｌに従って、データ“０”の書込が実行される（ステップＳ１０）。すなわち、データ“０”を書込むメモリセルに対しては、メモリゲート電圧Ｖｍｇが１１．５Ｖに、対応のメモリゲートドライブ回路（５２ａ）により設定され、一方、ソース線ＳＬａは、ソース線ドライブ回路５４ａにより、正の書込高電圧（５．５Ｖ）に設定される。選択ゲート線ＣＧａが、１．５Ｖに設定される。サブビット線ＳＢＬａ−ＳＢＬｂにおいては、書込データは“０”および“１”に応じて、それぞれ対応の書込電圧レベルに設定される。ビット線電圧（サブビット線およびメインビット線）が、選択ゲート電圧Ｖｃｇよりも選択トランジスタＳＴのしきい値電圧以上低い電圧レベルに設定され、選択トランジスタが弱いオン状態に設定されると、メモリトランジスタＭＴおよび選択トランジスタＳＴがともに導通し、そのチャネル電流からのホットエレクトロンが、メモリトランジスタＭＴの絶縁膜に注入され、そのしきい値電圧が上昇する。
【００７４】
一方、データ“１”が書込まれるメモリセルに対しては、そのビット線（サブビット線およびメインビット線）の電圧は、選択ゲート電圧Ｖｃｇと同程度の電圧レベルであり、選択トランジスタＳＴは非導通状態であり、このメモリセルＭＣにおいてチャネル電流は流れず、ホットエレクトロンは生成されない。従って、そのしきい値電圧は消去状態時のしきい値電圧を維持し、メモリセルは、データ“１”を保持する状態に維持される。
【００７５】
書込動作完了後、書込動作のリセットが行なわれる（ステップＳ１１）。この書込動作のリセット時においては、各電圧Ｖｃｇ、ＶｍｇおよびＶｓｌの電圧レベルの初期値への設定（たとえば内部電源電圧レベル）が行われ、また、選択行に対応して配置されたメモリゲート線ＭＧａ、選択ゲート線ＣＧａおよびソース線ＳＬａが、非選択状態に駆動される。
【００７６】
なお、この書込時において、ソース線ＳＬａが、書込高電圧レベルに設定されても、隣接行のメモリゲート線ＭＧｂは非選択状態（接地電圧レベル）であり、メモリトランジスタＭＴは非導通状態であり、チャネルホットエレクトロンは生成されない。
【００７７】
次いで、この書込により、メモリセルのしきい値電圧が所定値以上に上昇したかのベリファイを行なうために、まず、書込ベリファイのセットアップが行なわれる（ステップＳ１２）。この書込ベリファイセットアップにおいては、メモリゲート電圧Ｖｍｇとして、書込状態のメモリセルのしきい値電圧よりも低い書込ベリファイ電圧Ｖｐｒｇが生成される。選択ゲート電圧Ｖｃｇは、たとえば内部電源電圧レベル（１．５Ｖ）に設定され、ビット線（サブビット線およびメインビット線）は、読出電圧レベルに設定される。ソース線ＳＬａは、接地電圧レベルに維持される。
【００７８】
メモリセルが書込状態にある場合、メモリトランジスタのしきい値電圧は、書込ベリファイ電圧Ｖｐｒｇよりも高い状態であり、メモリセルを介しては電流は流れず、ビット線（メインビット線およびサブビット線）は、ほぼ、プリチャージ状態の読出電圧レベルに維持される。一方、対応のメモリトランジスタのしきい値電圧が、書込ベリファイ電圧Ｖｐｒｇよりも低い場合には、メモリセルを介して電流が流れる（メモリトランジスタＭＴが導通するため）。これにより、メインビット線の電圧が、プリチャージ状態の読出電圧よりも低い電圧レベルとなる。
【００７９】
このビット線（メインビット線）の電圧を、センスアンプ回路２６（図５参照）に含まれるベリファイ用のセンスアンプにより検出して、ラッチすることにより、ベリファイが実行される（ステップＳ１２）。このベリファイ用のセンスアンプは、データを外部に読出す際に利用されるセンスアンプであってもよい。
【００８０】
この書込ベリファイ動作完了後、各ベリファイ電圧リセットが実行される（ステップＳ１４）。各ベリファイセンスアンプの出力信号に従ってデータ“０”が書込まれるメモリセルが、書込状態（しきい値電圧が高い状態）にあるかの判定が行なわれる（ステップＳ１４）。このデータ“０”を書込メモリセルがすべて書込状態にある場合（ＰＡＳＳ状態）の場合には、書込が完了する。
【００８１】
一方、１ビットでもデータ“０”を書込むメモリセルのしきい値電圧が、書込ベリファイ電圧Ｖｐｒｇよりも低い場合（ＦＡＩＬの場合）には、再びステップＳ９に戻り、書込対象のメモリセルに対して、再度、書込動作が実行される。
【００８２】
本発明においては、この書込モード時の消去動作および書込動作およびベリファイ動作時に生成される電圧の少なくとも１つを、メモリセルのアドレス（行）の値に応じて調整する。
【００８３】
図９は、図７に示すビット毎ベリファイ回路６２の１ビットのベリファイ回路の構成の一例を概略的に示す図である。図９においては、図７に示すデータラッチ回路２８の１ビットの構成を併せて示す。
【００８４】
図９において、ビット毎ベリファイ回路６２の１ビットベリファイ回路は、メインビット線ＭＢＬに読出電流を供給するＰチャネルＭＯＳトランジスタ８０と、書込動作時、メインビット線ＭＢＬを介してメモリセルＭＣにビット線書込電圧を供給するＰチャネルＭＯＳトランジスタ８２およびＮチャネルＭＯＳトランジスタ８４と、ベリファイ動作時、メインビット線ＭＢＬ上の電位を基準電圧Ｖｒｅｆと比較するベリファイセンスアンプ８８と、センスアンプ８８の出力信号をラッチするラッチ９０を含む。図９においては、ベリファイ用にセンスアンプが設けられる構成を一例として示す。このベリファイセンスアンプ８８は、外部へのデータ読出を行うために利用されても良い。
【００８５】
ＰチャネルＭＯＳトランジスタ８０は、読出動作活性化信号ＺＲＥＮの活性化（Ｌレベル）に従って電源ノードから電流をメインビット線ＭＢＬおよびサブビット線ＳＢＬを介してメモリセルＭＣに供給する。この読出動作活性化信号ＺＲＥＮは、データ読出モード時およびベリファイ読出モード時に活性化される。電源電圧Ｖｄｄは、一例として、１．５Ｖの電圧レベルである。
【００８６】
ＰチャネルＭＯＳトランジスタ８２は、書込（プログラム）動作活性化信号ＺＰＲＧの活性化に従って、電源ノードからメインビット線ＭＢＬへ電流を供給する。ＭＯＳトランジスタ８４は、１ビットデータラッチ９５のラッチデータと書込動作活性化信号ＺＰＲＧを受けるＮＯＲゲート８６の出力信号に従って選択的に導通する。
【００８７】
ＭＯＳトランジスタ８２および８４がともに導通状態となると、これらのＭＯＳトランジスタ８２および８４のオン抵抗により決定される電圧レベルに、メインビット線ＭＢＬの電圧レベルが設定され、応じてメモリセルＭＣが接続するサブビット線の電位が設定され、選択メモリセルに対してビット線書込電圧が供給される。この書込動作活性化信号ＺＰＲＧは、メモリセルを書込状態に設定するとき、すなわち、書込動作モード時に活性化される。
【００８８】
ベリファイセンスアンプ８８は、ベリファイセンス活性化信号ＶＳＥＮの活性化に従って活性化され、メインビット線ＭＢＬ上の電位を基準電圧Ｖｒｅｆと比較する。ラッチ９０は、ベリファイセンスアンプ８８の出力信号をラッチする。ラッチ９０の出力信号が、図７に示すベリファイ判定回路７０へ与えられる。ラッチ９０のラッチデータがすべて消去状態を示す状態に設定されると、このベリファイ判定回路７０は、消去動作時においては、すべてのメモリセルが消去状態に設定されたと判定する。一方、書込動作時においては、ベリファイ判定回路７０は、１ビットラッチ９５からの書込データとラッチ９０からのラッチデータとの一致／不一致判定を行ない，その判定結果に従って書込対象のメモリセルが全て書込まれたと判定する。
【００８９】
データラッチ回路２８に含まれる１ビットデータラッチ９５は、インバータ９６および９８と、ラッチ指示信号ＬＡＴの活性化に従って書込データＤを内部ノード９９へ転送するトランスファゲート１００とを含む。インバータ９６は、トランスファゲート９４からの信号を内部ノード９９に反転して転送し、インバータ９８は、内部ノード９９の信号を反転してトランスファゲート９４に転送する。この１ビットデータラッチ９５は、図５に示すデータラッチ回路２８に含まれずに、データラッチ回路２８とは別に設けられても良い。この１ビットデータラッチ９５のラッチデータの反転データがベリファイ判定回路７０へ与えられ、書込ベリファイ時に読出データと反転データとの論理値の一致／不一致が判定される。
【００９０】
ラッチ指示信号ＬＡＴは、外部からのコマンドが書込を指示するとき、活性化され、転送された書込データがこの１ビットデータラッチ９５にラッチされる。データの書込単位は、消去単位と同様、一行のメモリセルであるとする。しかしながら、１行のメモリセルが消去された後、例えばバイト単位でのデータの書込が実行されても良い。このバイト単位の書込を行う場合には、メインビット線をさらに選択して、データラッチ回路に結合する。この場合、データラッチ回路２８においては１バイトのデータラッチが配置される。この１バイトのデータラッチの１ビットデータラッチが、図９に示す１ビットデータラッチ９５に対応する。
【００９１】
なお、以下の説明において、書込データＤは、消去状態に対応する論理値“１”のときにはＨレベルに設定され、書込状態に対応する論理値“０”のときにＬレベルに設定されるとする。
【００９２】
消去動作時においては、メモリゲート電圧Ｖｍｇが、負の消去高電圧（たとえば−６Ｖ）に設定され、ソース線ＳＬが、正の消去高電圧（たとえば６．５Ｖ）に設定される。選択ゲート電圧Ｖｃｇは、接地電圧レベルであり、また、サブビット線（ＳＢＬ）はフローティング状態に設定される。これにより、メモリセルＭＣの絶縁膜にホールが注入され、そのしきい値電圧が低下する。
【００９３】
消去ベリファイモード時においては、メモリゲート電圧Ｖｍｇが消去ベリファイ電圧（Ｖｅｒｓ）レベルに設定され、選択ゲート電圧Ｖｃｇが、内部電源電圧Ｖｄｄ（たとえば１．５Ｖ）の電圧レベルに設定される。読出動作活性化信号ＺＲＥＮに従ってＭＯＳトランジスタ８０が導通し、電源ノードからメインビット線ＭＢＬを介してメモリセルＭＣに電流を供給する。メモリセルＭＣのしきい値電圧Ｖｔｈｍが、消去ベリファイ電圧Ｖｅｒｓよりも高い場合には、メモリトランジスタはＭＯＳトランジスタ８０からの供給される電流を放電することができず、メインビット線ＭＢＬの電圧レベルは基準電圧Ｖｒｅｆよりも高い電圧レベルとなる。したがって、ベリファイセンスアンプ８８が、このベリファイセンス活性化信号ＶＥＳＮの活性化に従ってセンス動作を行なうと、ベリファイセンスアンプ８８の出力信号はＨレベルとなり、ラッチ９０にＨレベルの信号がラッチされ、消去不良が示される。
【００９４】
一方、メモリセルＭＣのしきい値電圧Ｖｔｈｍが消去ベリファイ電圧Ｖｅｒｓよりも低い場合には、メモリセルＭＣのメモリトランジスタ導通して、ＭＯＳトランジスタ８０から供給される電流を放電し、メインビット線ＭＢＬの電圧が基準電圧Ｖｒｅｆよりも低くなる。この場合、ベリファイセンスアンプ８８がベリファイセンス活性化信号ＶＳＥＮの活性化に従って活性化されると、その出力信号はＬレベルとなり、応じて、ラッチ９０にＬレベルの信号がラッチされ、正常消去が示される。
【００９５】
このラッチ９０のラッチ信号が、図７に示すベリファイ判定回路７０へ与えられる。ベリファイ判定回路７０においては、ラッチ９０のラッチ信号がすべてＬレベルとなるまで、書込／消去制御部７２（図７参照）に消去指示信号を与える。書込／消去制御部７２は、このベリファイ判定回路からの消去指示に従って、選択ゲート線およびメモリゲート線およびソース線に、消去に必要な電圧を印加する。
【００９６】
ラッチ９０のラッチデータが、すべて消去状態を示すＬレベルに設定されると、消去単位の例えば１行のメモリセルのしきい値電圧は、消去ベリファイ電圧Ｖｅｒｓよりも低く、すべてのメモリセルが消去状態にあることが示され、ベリファイ判定回路７０は消去動作が完了したことを示す信号を書込／制御部７２へ与える。書込／消去制御部７２は、このベリファイ判定回路７０の出力信号に従って消去動作を完了する。書込コマンド印加時においては書込／消去制御部７２は、書込動作に移行する。
【００９７】
書込動作モード時においては、書込動作活性化信号ＺＰＲＧが活性化される（Ｌレベルに設定される）。１ビットデータラッチ９５においては、内部ノード９９に、書込データＤに応じた電圧レベルが保持される。したがって、書込データＤが、論理値“１”でありＨレベルのときには、書込動作活性化信号ＺＰＲＧの活性化に関わらず、ＮＯＲゲート８６の出力信号はＬレベルに維持され、ＭＯＳトランジスタ８４は非導通状態を維持する。この状態においては、書込動作時、書込動作活性化信号ＺＰＲＧの活性化に従って、ＭＯＳトランジスタ８２が導通し、メインビット線ＭＢＬおよびサブビット線ＳＢＬが、電源電圧Ｖｄｄレベルにプリチャージされる。したがって、メモリセルＭＣにおいて選択ゲート電圧Ｖｃｇがたとえば電源電圧レベルの１．５Ｖであっても、その選択トランジスタのゲート−ソース間電圧はしきい値電圧よりも低いため、選択トランジスタはオフ状態であり、メモリセルＭＣに対するデータの書込は禁止される。すなわち、メモリセルＭＣは消去状態に維持され、データ“１”を維持する。
【００９８】
一方、書込データＤが、論理値“０”であり、Ｌレベルの場合、ＮＯＲゲート８６の出力信号は書込動作活性化信号ＺＰＲＧの活性化に従ってＨレベルとなり、ＭＯＳトランジスタ８４が導通する。この場合、ＭＯＳトランジスタ８２および８４のオン抵抗比により、メインビット線ＭＢＬおよびサブビット線ＳＢＬの電圧レベルが設定される。したがって、メモリセルＭＣにおいて選択ゲート電圧Ｖｃｇとサブビット線（ＳＢＬ）の電圧差は、この選択トランジスタのしきい値電圧よりも少し高い状態となる。ソース線ＳＬは、書込高電圧に設定され、また、メモリゲート電圧Ｖｍｇも書込高電圧レベルに設定される。この状態においては、メモリセルＭＣにチャネル電流が流れ、ホットエレクトロンが生成されてメモリトランジスタの絶縁膜に注入され、そのしきい値電圧が高い方向にシフトする。
【００９９】
ベリファイ動作時においては、読出動作活性化信号ＺＲＥＮが活性化される。メモリゲート電圧Ｖｍｇは、書込ベリファイ電圧Ｖｐｒｇレベルに設定され、選択ゲート電圧Ｖｃｇは、内部電源電圧Ｖｄｄレベルに設定される。メモリセルＭＣのしきい値電圧Ｖｔｈｍが、書込ベリファイ電圧Ｖｐｒｇよりも低い場合には、メモリトランジスタが導通し、メインビット線ＭＢＬに電流が流れ、メインビット線ＭＢＬの電圧レベルは、基準電圧Ｖｒｅｆよりも低くなる。この場合、ベリファイセンスアンプ８８の出力信号がベリファイセンス活性化信号ＶＳＥＮの活性化に従ってＬレベルとなり、ラッチ９０にＬレベルの信号がラッチされる。
【０１００】
一方、メモリセルＭＣのしきい値電圧Ｖｔｈｍが、この書込ベリファイ電圧Ｖｐｒｇよりも高い場合には、メモリトランジスタはオフ状態となり、メインビット線ＭＢＬには電流は流れず、メインビット線ＭＢＬの電圧レベルは、基準電圧Ｖｒｅｆよりも高くなる。ベリファイセンス活性化信号ＶＳＥＮの活性化に従ってベリファイセンスアンプ８８がセンス動作を行なうと、その出力信号がＨレベルとなり、ラッチ９０にＨレベルの信号がラッチされる。
【０１０１】
メモリセルのしきい値電圧Ｖｔｈｍが、書込ベリファイ電圧Ｖｐｒｇよりも高く、ラッチ９０のラッチデータがＨレベルのとき、書込データＤが論理値“０”であれば、書込データとメモリセルの記憶データとは論理値が一致している。一方、メモリセルのしきい値電圧Ｖｔｈｍが、書込ベリファイ電圧Ｖｐｒｇよりも低く、ラッチ９０のラッチデータがＬレベルであり、書込データＤの論理値が“０”であれば、書込データとメモリセルの記憶データの論理値は不一致である。
【０１０２】
書込データが“１”の時には、メモリセルは消去状態にあり、対応のメモリセルに対する書込は行われず、消去状態に維持され、そのしきい値電圧Ｖｔｈｍは、書込ベリファイ電圧Ｖｐｒｇよりも低い電圧レベルであり、ラッチ９０には、Ｌレベルのデータが保持される。このとき書込データは論理値が“１”である。
【０１０３】
従って、インバータ９８からの反転書込データの論理値とラッチ９０の論理値が一致すると対応のメモリセルの記憶データが書込データと一致し、書込が正常に行われたと判定することができる。
【０１０４】
書込データに対応して設けられるラッチ９０に格納されるデータのパターンが、入力データパターンと一致するまで書込が繰返し実行される。
【０１０５】
なお、図９に示す各制御信号ＺＲＥＮ、ＺＲＰＧ、ＶＳＥＮ、およびＬＡＴは、図７に示す書込・消去制御部７２から生成される。
【０１０６】
図１０は、不揮発性メモリセルのしきい値電圧の経時変化を概略的に示す図である。図１０において縦軸に、メモリセルのしきい値電圧Ｖｔｈを単位Ｖ（ボルト）で示し、横軸に、時間を示す。また、図１０において、破線で、初期しきい値電圧Ｖｔｈｉが高いメモリセルのしきい値電圧の経時変化を示し、実線で、初期しきい値電圧の低いメモリセル（低Ｖｔｈｉセル）のしきい値電圧の経時変化を示す。
【０１０７】
図１０において、時刻ｔ０において、書込／消去動作完了直後、データ“０”を保持するメモリセルは、そのしきい値電圧Ｖｔｈが書込状態のしきい値電圧ＰＶレベルであり、一方、データ“１”を保持するメモリセルのしきい値電圧Ｖｔｈは、消去状態のしきい値電圧ＥＶの電圧レベルである。ここで、図１０においては、１つのメモリセルのしきい値電圧の経時変化を考慮する。
【０１０８】
メモリセルＭＣにおいては絶縁膜に蓄積されるキャリア（エレクトロンまたはホール）は、時間が経過するにつれ、漸次、放出され、そのしきい値電圧Ｖｔｈが変化する。データ“０”を保持するメモリセルの場合、時間経過とともに、保持するエレクトロンが放出され、そのしきい値電圧が低下する。この場合、メモリトランジスタは、安定状態の初期しきい値電圧へ移行する方向にそのしきい値電圧が変化する。従って、初期しきい値電圧Ｖｔｈｉが高い高Ｖｔｈｉセルのしきい値電圧Ｖｔｈが、初期しきい値電圧Ｖｔｈｉが低い低Ｖｔｈｉセルよりも高い状態で、そのしきい値電圧Ｖｔｈが変化する。すなわち、初期しきい値電圧Ｖｔｈｉの低いメモリトランジスタは、比較的早くエレクトロンが低減する傾向がある。また、書込特性も、初期しきい値電圧の低いメモリセルの方が、書込が遅くなる傾向にある。
【０１０９】
一方、データ“１”を保持するメモリセルにおいては、時間経過とともに、安定状態の初期しきい値電圧に向かってそのしきい値電圧が変化する。すなわち、絶縁膜中の蓄積ホールが放出され、しきい値電圧Ｖｔｈが上昇する。この場合、初期しきい値電圧Ｖｔｈｉが高い高Ｖｔｈｉセルのしきい値電圧は、初期しきい値電圧Ｖｔｈｉが低い低Ｖｔｈｉセルの場合よりも高くなる。
【０１１０】
このしきい値電圧Ｖｔｈの経時変化の初期しきい値電圧依存性は、以下のように考えることもできる。すなわち、絶縁膜の電気的特性が高Ｖｔｈｉセルおよび低Ｖｔｈｉセルにおいて同一であるとする。高Ｖｔｈｉセルは、等価的に、低Ｖｔｈｉセルよりも、絶縁膜中のエレクトロンが多い状態に対応し、低Ｖｔｈｉセルは、等価的に、高Ｖｔｈｉセルよりも絶縁膜中のホール濃度が高い状態に対応する。従って、時間が経過して、エレクトロンおよびホールが絶縁膜中から放出される場合、高Ｖｔｈｉセルの方が低Ｖｔｈｉセルよりも、等価的に、エレクトロンの減少速度が遅くなり、一方、低Ｖｔｈｉセルにおいては高Ｖｔｈｉセルよりも、等価的に、ホールの減少速度が遅くなる。
【０１１１】
ベリファイを含むデータ読出時においては、読出電圧Ｖｒｅａｄが、メモリゲート電圧Ｖｍｇとして与えられる。したがって、高Ｖｔｈｉセルおよび低Ｖｔｈｉセルは、このメモリゲート読出電圧Ｖｒｅａｄに対するマージンが、時間が経過するとともに小さくなる。この場合、データ“０”および“１”を正確に読出すためには、このデータ“０”を読出す“０”読出下限値およびデータ“１”を正確に読出す“１”読出下限値が存在する。したがって、初期しきい値電圧Ｖｔｈｉが異なるメモリセルは、それぞれ“０”読出下限値および“１”読出下限値に対するマージンが小さくなる。従って、書込／消去後のメモリトランジスタのしきい値電圧を同一電圧レベルに設定した場合、初期しきい値電圧Ｖｔｈｉの低い低Ｖｔｈｉセルに対しては、“０”読出マージンが小さくなり、初期しきい値電圧Ｖｔｈｉの高い高Ｖｔｈｉセルについては、“１”読出マージンが小さくなる。従って、各メモリセルの初期しきい値電圧Ｖｔｈｉがばらついた場合、読出電圧Ｖｒｅａｄに対するマージンがバラツキ、メモリセルの電気的特性がバラツキ、読出速度に差を生じ、安定な読出を保証することができなくなる可能性がある。
【０１１２】
図１１は、この発明に従うメモリセルのメモリトランジスタのしきい値電圧の経時変化を概略的に示す図である。図１１において、縦軸に、メモリセルのしきい値電圧Ｖｔｈを示し、横軸に時間を示す。また、実線で低Ｖｔｈｉセルのしきい値電圧の経時変化を示し、破線で高Ｖｔｈｉセルのしきい値電圧Ｖｔｈの経時変化を示す。
【０１１３】
この発明においては、初期しきい値電圧Ｖｔｈｉが高い高Ｖｔｈｉセルに対しては、書込後のしきい値電圧を電圧ＰＶ１に設定し、低Ｖｔｈｉセルに対しては書込後のしきい値電圧を、電圧ＰＶ１よりも高い電圧ＰＶ２に設定する。一方、消去状態のデータ“１”を保持するメモリセルに対しては、その消去後のしきい値電圧を、低Ｖｔｈｉセルに対しては電圧ＥＶ２に設定し、高Ｖｔｈｉセルに対しては、低Ｖｔｈｉセルよりも低い電圧ＥＶ１に設定する。
【０１１４】
データ“０”をメモリセルが保持する場合、高Ｖｔｈｉセルのしきい値電圧Ｖｔｈの経時変化は、低Ｖｔｈｉセルよりも速いものの、時間が経過すると、ほぼ同じしきい値電圧の経時変化を示す。また、データ“１”を保持するメモリセルについては、高Ｖｔｈｉセルは、そのしきい値電圧の変化速度（上昇速度）が低Ｖｔｈｉセルよりも遅く、時間が経過すると、この高Ｖｔｈｉセルおよび低Ｖｔｈｉセルの経時変化特性はほぼ同じとなる。
【０１１５】
したがって、書込／消去後、ある時間が経過した後、メモリセルにおいては、高Ｖｔｈｉセルおよび低Ｖｔｈｉセルは、それぞれ“０”読出限界値および“１”読出上限値に対し、同じマージンを有することができ、その電気的特性を同じとすることができ、安定なデータ読出を行なうことができる。
【０１１６】
この高Ｖｔｈｉセルおよび低Ｖｔｈｉセルの存在は、前述のように、レイアウトパターンの変化に起因すると考える。したがって、このレイアウトパターンの差により、予め、そのメモリセル位置に応じて、メモリセルが高Ｖｔｈｉセルであるか、低Ｖｔｈｉセルであるかを識別することができ、メモリセルのアドレス位置に応じて、その消去後または書込後の時刻ｔ０の出発しきい値電圧を設定する。このメモリセルの初期しきい値電圧の分布は、製造工程後のテスト時にメモリセル（メモリトランジスタ）のしきい値電圧分布を測定することにより、識別することができる。
【０１１７】
図１２は、この発明の実施の形態１に従う内部電圧発生回路４０の構成の一例を概略的に示す図である。図１２においては、メモリゲート電圧Ｖｍｇを生成する部分の構成を一例として示す。
【０１１８】
図１２において、内部電圧発生回路４０は、バッファ時クロック信号ＣＬＫを生成するオシレータ１０２と、動作時、このクロック信号ＣＬＫに従ってチャージポンプ動作を行なって昇圧電圧Ｖｐｐを生成するチャージポンプ１０４と、この昇圧電圧Ｖｐｐを分圧する分圧器１０６と、分圧器１０６の生成する分圧電圧Ｖｐｐ２の電圧レベルに応じてチャージポンプ１０９の動作を制御する比較器１０８と、オシレータ１０２および分圧器１０６の動作を制御する電圧制御回路１１０を含む。
【０１１９】
電圧制御回路１１０は、図１に示す制御回路３４からの動作モード指示信号をＯＰＭＯＤとアドレス信号ＡＤＸとを受け、動作モード指示信号ＯＰＭＯＤが昇圧動作が必要な動作モードを示すとき、すなわち消去、書込および読出（ベリファイを含む）動作を示すとき、オシレータ１０２に対するクロックイネーブル信号ＣＫＥＭを活性化し、また、この動作モード指示信号ＯＰＭＯＤに応じて、電圧レベルを指定するレベル選択信号ＬＶＬ＜ｎ：１＞を生成して分圧器１０６へ与える。この電圧制御回路１１０は、またアドレス入力回路からの行アドレス信号ＡＤＸから所定のアドレスビットＡｄｄを抽出して分圧器１０６へ与える。
【０１２０】
オシレータ１０２は、たとえばリングオシレータで構成され、クロックイネーブル信号ＣＫＥＮの活性化時発振動作を行なって、一定の周期のクロック信号をＣＬＫを生成する。比較器１０８は、分圧器１０６の生成する分圧電圧（降圧電圧）Ｖｐｐ２と基準電圧ＶＲＥＦとを比較し、その比較結果に従ってポンプイネーブル信号ＰＵＥＮを生成してチャージポンプ１０４へ与えられる。チャージポンプ１０４は、ポンプイネーブル信号ＰＵＥＮの活性化時、クロック信号ＣＬＫに従ってキャパシタによるチャージポンプ動作を行なって昇圧電圧Ｖｐｐを生成する。
【０１２１】
分圧器１０６は、この電圧制御回路１１０からのレベル選択信号ＬＶＬ＜ｎ：１＞およびアドレスビットＡｄｄに従って昇圧電圧Ｖｐｐの分圧比を変更して分圧電圧（降圧電圧）Ｖｐｐ２を生成する。この分圧器１０６において特定のアドレスビットＡｄｄにより分圧比を調整することにより、各メモリセルのアドレスに応じて昇圧電圧Ｖｐｐの電圧レベルを調整する。
【０１２２】
この昇圧電圧Ｖｐｐは、メモリゲート電圧Ｖｍｇとしてメモリゲート線（ＭＧ）へ与えられる。動作モード指示信号ＯＰＭＯＤが、書込ベリファイモードを示すとき、このメモリゲート電圧Ｖｍｇの電圧レベルを調整することにより、応じてデータ“１”を記憶するメモリセル（メモリトランジスタ）のしきい値電圧を調整することができる。また、この動作モード指示信号ＯＰＭＯＤが、消去ベリファイモードを示す場合においても、同様、メモリゲート線へ与えられる消去ベリファイ電圧レベルを特定のアドレスビットＡｄｄに応じて調整することにより、メモリセルの消去状態のしきい値電圧を、調整することができる。
【０１２３】
図１３は、図１２に示す分圧器１０６の構成の一例を概略的に示す図である。図１３において、分厚き１０６は、レベル選択信号ＬＶＬ＜ｎ：１＞とアドレスビットＡｄｄとに従って電圧レベルを指定する電圧レベル切換信号ＳＷ＜ｎ：１＞を生成する電圧レベル調整回路１２０と、昇圧電圧Ｖｐｐを抵抗分割する抵抗分圧回路１２２と、この抵抗分圧回路１２２の分圧電圧および電圧レベル調整回路１２０からの電圧レベル切換信号ＳＷ＜ｎ：１＞に従って降圧電圧（分圧電圧）Ｖｐｐ２を生成する選択回路１２５を含む。
【０１２４】
抵抗分圧回路１２２は、昇圧電圧Ｖｐｐを供給する昇圧ノード（チャージポンプ１０４の出力ノード）と接地ノードの間に直列に接続される抵抗素子Ｒ１−Ｒ（ｎ＋１）を含む。ここで、図１３においては、一例として、電圧レベルが５段階に切換えられる場合の構成を示し、したがって、レベル選択信号ＬＶＬ＜ｎ：１＞は、５ビットレベル選択信号ＬＶＬ＜５：１＞で構成され、また、分圧用の抵抗分圧回路１２２は、抵抗素子Ｒ１−Ｒ６で構成される。
【０１２５】
抵抗素子Ｒ１−Ｒ６の接続ノードから、分圧電圧Ｖ１−Ｖ５が生成される。これらの分圧電圧Ｖ１−Ｖ５それぞれに対応して、選択回路１２５においては、スイッチゲートＳＸ１−ＳＸ５が設けられる。これらのスイッチゲートＳＸ１−ＳＸ５は、電圧レベル調整回路１２０からの電圧レベル切換信号ＳＷ＜１＞−ＳＷ＜５＞に従って対応の分圧電圧を選択して降圧電圧Ｖｐｐ２を生成する。
【０１２６】
電圧レベル調整回路１２０は、アドレスビットＡｄｄを反転するインバータＩＶ０と、電圧レベル切換信号ＳＷ＜１＞−ＳＷ＜５＞それぞれに対応して設けられるゲート回路群を含む。電圧レベル切換信号ＳＷ＜１＞に対しては、ゲート回路Ｇ１が設けられる。このゲート回路Ｇ１は、電圧レベル選択信号ＬＶＬ＜１＞および補のアドレスビット／ＡｄｄがともにＨレベルのときに、電圧レベル切換信号ＳＷ＜１＞をＨレベルの活性状態に設定する。
【０１２７】
電圧レベル切換信号ＳＷ＜２＞に対しては、ゲート回路Ｇ２およびＧ３と、これらのこのゲート回路Ｇ２およびＧ３の出力信号を受けるゲート回路ＧＴ１とが設けられる。ゲート回路Ｇ２は、電圧レベル選択信号ＬＶＬ＜１＞とアドレスビットＡｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路Ｇ３は、電圧レベル選択信号ＬＶＬ＜２＞と補のアドレスビット／Ａｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路ＧＴ１は、ゲート回路Ｇ２およびＧ３の一方の出力信号がＨレベルのときに電圧レベル切換信号ＳＷ＜２＞を活性状態のＨレベルに設定する。
【０１２８】
電圧レベル切換信号ＳＷ＜３＞に対しては、ゲート回路Ｇ４、Ｇ５およびＧＴ２が設けられる。ゲート回路Ｇ４は、電圧レベル選択信号ＬＶＬ＜２＞およびアドレスビットＡｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路Ｇ５は、電圧レベル選択信号ＬＶＬ＜３＞および補のアドレスビット／Ａｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路ＧＴ２は、ゲート回路Ｇ４およびＧ５の出力信号の一方がＨレベルのときに、電圧レベル切換信号ＳＷ＜３＞をＨレベルの活性状態に設定する。
【０１２９】
電圧レベル切換信号ＳＷ＜４＞に対しては、ゲート回路Ｇ６、Ｇ７およびＧＴ３が設けられる。ゲート回路Ｇ６は、電圧レベル選択信号ＬＶＬ＜３＞とアドレスビットＡｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路Ｇ７は、電圧レベル選択信号ＬＶＬ＜４＞と補のアドレスビット／Ａｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路ＧＴ３は、ゲート回路Ｇ６およびＧ７の一方の出力信号がＨレベルのときに、電圧レベル切換信号ＳＷ＜４＞をＨレベルの活性状態に設定する。
【０１３０】
電圧レベル切換信号ＳＷ＜５＞に対しては、ゲート回路Ｇ８、Ｇ９およびＧＴ４が設けられる。ゲート回路Ｇ８は、電圧レベル選択信号ＬＶＬ＜４＞とアドレスビットＡｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路Ｇ９は、電圧レベル選択信号ＬＶＬ＜５＞と補のアドレスビット／Ａｄｄとを受け、両者がＨレベルのときにＨレベルの信号を出力する。ゲート回路ＧＴ４は、ゲート回路Ｇ８およびＧ９の出力信号の一方がＨレベルのときに、電圧レベル切換信号ＳＷ＜５＞をＨレベルの活性状態に設定する。
【０１３１】
スイッチゲートＳＸ１−ＳＸ５は、それぞれ、与えられた電圧レベル切換信号ＳＷ＜１＞−ＳＷ＜５＞が活性状態（Ｈレベル）のときに、対応の分圧電圧Ｖ１−Ｖ５を選択して、降圧電圧Ｖｐｐ２を生成する。
【０１３２】
電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜５＞は、動作モードに応じて、１つがＨレベルの活性状態に設定される。この内部電圧発生回路は、各動作モードに応じて、すなわち、書込動作モード、消去動作モード、書込ベリファイモード、消去ベリファイモード、および読出モードそれぞれに対応して設けられても良く、また、負の消去高電圧を以外の電圧が、この図１３に示す内部電圧発生回路により生成されても良い。
【０１３３】
アドレスビットＡｄｄは、例えば、最下位アドレスビットであり、本実施の形態１においては、選択メモリセルが、偶数行にあるか奇数行にあるかに応じて、そのビット値が設定される。
【０１３４】
今、メモリセルの初期しきい値電圧分布の一例として、偶数行のメモリセルの初期しきい値電圧Ｖｔｈｉが低く、奇数行のメモリセルのしきい値電圧Ｖｔｈｉが高いとする。この初期しきい値電圧Ｖｔｈｉの分布は、テストモード時における初期しきい値電圧分布の分布（動作マージンテストにより検出される）により検出される。
【０１３５】
図１３に示す分圧器１０６において、アドレスビットＡｄｄが“０”（Ｌレベル）であり、偶数セル（偶数行のメモリセル）が指定された場合、ゲート回路Ｇ１、Ｇ３、Ｇ５、Ｇ７およびＧ９がイネーブルされ、ゲート回路Ｇ２、Ｇ４、Ｇ６、およびＧ８は、ディスエーブル状態に維持される。したがって、この場合、電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜５＞に従って電圧レベル切換信号ＳＷ＜１＞−ＳＷ＜５＞が生成される。
【０１３６】
一方、アドレスビットＡｄｄが、“１”（Ｈレベル）であり、奇数セル（奇数行のメモリセル）が指定された場合、ゲート回路Ｇ２、Ｇ４、Ｇ６およびＧ８がイネーブルされ、ゲート回路Ｇ１、Ｇ３、Ｇ５、Ｇ７、およびＧ９はディスエーブルされる。この場合、電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜４＞に従って電圧レベル切換信号ＳＷ＜２＞−ＳＷ＜５＞が活性化される。
【０１３７】
たとえば、電圧レベル選択信号ＬＶＬ＜２＞が活性状態のときに、アドレスビットＡｄｄがＨレベルのときには、電圧レベル切換信号ＳＷ＜３＞が活性化され、スイッチゲートＳＸ３が分圧電圧Ｖ３を選択する。一方、この場合、アドレスビットＡｄｄが“０”であるときには、電圧レベル切換信号ＳＷ＜２＞が活性化され、スイッチゲートＳＸ２により電圧Ｖ２が、降圧電圧Ｖｐｐ２として選択される。
【０１３８】
図１２に示すように、昇圧電圧Ｖｐｐは、降圧電圧Ｖｐｐ２と基準電圧ＶＲＥＦの電圧レベルが等しくなるように、比較器１０８の出力信号に従ってその電圧レベルが調整される。この場合、昇圧電圧Ｖｐｐは、次式で表わされる：
Ｖｐｐ＝ＶＲＥＦ・Ｚ／ｒ
ここで、Ｚは、抵抗素子Ｒ１−Ｒ６の合成抵抗値であり、ｒは、分圧比を示す。
【０１３９】
したがって、電圧Ｖ２選択時に比べて電圧Ｖ３の選択時の方が、昇圧電圧Ｖｐｐの電圧レベルが高くなる（ｒが小さくなるため）。すなわち、アドレスビットＡｄｄが“０”であり、偶数セル選択時に、昇圧電圧Ｖｐｐの電圧レベルを高くする。ここで、前述のように、偶数セルが、低Ｖｔｈｉセルであり、奇数セルが、高Ｖｔｈｉセルであると想定している。この低Ｖｔｈｉセルおよび高Ｖｔｈｉセルのアドレスが逆の場合には、図１３に示すアドレスビットの印加態様が、逆転される。
【０１４０】
低Ｖｔｈｉセル選択時には、高Ｖｔｈｉセル選択時に比べて、メモリゲート電圧Ｖｍｇの電圧レベルが高くされる。以下に説明するように、本実施の形態１においては、この電圧Ｖｍｇは、書込または消去ベリファイ電圧であり、書込後の低Ｖｔｈｉセルのしきい値電圧の下限値を、高Ｖｔｈｉセルに比べて高くし、また、消去後の高Ｖｔｈｉセルのメモリトランジスタの消去上限しきい値電圧を低Ｖｔｈｉセルに比べて低くする。これにより、データアクセス時の読出マージンを高Ｖｔｈｉセルおよび低Ｖｔｈｉセルに対して同程度確保し、メモリセルの読出時の電気的特性のバラツキを低減する。
【０１４１】
図１４は、この発明の実施の形態１に従う昇圧電圧Ｖｐｐの印加態様の一例を示す図である。図１４において、昇圧電圧Ｖｐｐは、メモリゲート電圧Ｖｍｇとしてメモリゲートドライブ回路５２ｅおよび５２ｏへ与えられる。これらのメモリゲートドライブ回路５２ｅおよび５２ｏには、それぞれデコード回路１３０ｅおよび１３０ｏが設けられており、これらのデコード回路１３０ｏおよび１３０ｅは、それぞれアドレス信号ＡＤＸをデコードし、対応のメモリゲートドライブ回路５２ｅおよび５２ｏに選択信号を供給する。このアドレス信号ＡＤＸには、図１３に示す特定のアドレスビットＡｄｄが、たとえば最下位ビットとして含まれており、これにより、選択メモリセルが、偶数行に存在する偶数セルであるか奇数行に存在する奇数セルであるかの識別が行なわれる。
【０１４２】
メモリゲートドライブ回路５２ｅおよび５２ｏそれぞれに対応して、メモリゲート線ＭＧｅおよびＭＧｏが設けられる。これらのメモリゲート線ＭＧｅおよびＭＧｏは、それぞれ偶数セルＭＣｅよび奇数セルＭＣｏのメモリゲートに結合される。今、一例として、偶数セルＭＣｅは低Ｖｔｈｉセルであり、奇数セルＭＣｏは、高Ｖｔｈｉセルである。
【０１４３】
メモリゲート線ＭＧｅおよびＭＧｏと平行に、選択ゲート線ＣＧｅおよびＣＧｏが設けられ、これらのメモリセルＭＣｅおよびＭＣｏの選択トランジスタの不純物領域（導通ノード）が、共通にビット線ＢＬに結合される。メモリセルＭＣｅおよびＭＣｏのメモリトランジスタの不純物領域（導通ノード）は、ソース線ＳＬに結合される。
【０１４４】
書込ベリファイ時においては、メモリゲート線ＭＧｅまたはＭＧｏに書込ベリファイ電圧Ｖｐｒｇが与えられる。上述のように、偶数メモリセルＭＣｅに対しては、この書込ベリファイ電圧Ｖｐｒｇ、すなわち昇圧電圧Ｖｐｐレベルは、高い電圧レベルに設定され、一方、奇数メモリセルＭＣｏに対しては、メモリゲートドライブ回路５２ｏからは、この低い電圧レベルに設定された昇圧電圧Ｖｐｐが書込ベリファイ電圧Ｖｐｒｇとして与えられる。この書込ベリファイ電圧Ｖｐｒｇに従って、メモリセルＭＣｅまたはＭＣｏが、書込状態にあるか否かの識別が行なわれる。
【０１４５】
図１５は、この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリセルのしきい値電圧分布を概略的に示す図である。メモリセルは、データ“０”を記憶する書込状態とデータ“１”を記憶する消去状態に応じてそのしきい値電圧分布が異なる。
【０１４６】
書込ベリファイ時においては、書込状態のしきい値電圧の下限を規定する書込ベリファイ電圧Ｖｐｒｇが与えられる。奇数セルに対しては、このしきい値電圧分布の下限値に対応する奇数書込ベリファイ電圧Ｖｐｒｇｏが与えられる。一方、偶数セルに対しては、この奇数書込ベリファイ電圧Ｖｐｒｇｏよりも高い偶数書込ベリファイ電圧Ｖｐｒｇｅが与えられる。書込ベリファイ時には、下限書込ベリファイ電圧ＶｐｒｇｏおよびＶｐｒｇｅよりも高い値に、メモリトランジスタのしきい値電圧が設定された場合に、書込状態に到達したと判定される。したがって、偶数セル、すなわち低Ｖｔｈｉセルのしきい値電圧は、書込完了後、高Ｖｔｈｉセル（奇数セル）の書込完了後のしきい値電圧よりも高い状態に設定される。
【０１４７】
一方、メモリセルを消去状態に設定する消去動作モード時においての消去ベリファイ時においては、消去状態のしきい値電圧分布の上限値に対応する電圧レベルに、消去ベリファイ電圧Ｖｅｒｓが設定される。この場合、上述の電圧レベル選択信号ＬＶＬ＜５：１＞の１つを選択する（活性化する）。この場合においても、偶数セルに対しては、上限消去ベリファイ電圧Ｖｅｒｓｅが、奇数セルの上限消去ベリファイ電圧Ｖｅｒｓｏよりも高い状態となる。したがって、偶数セル、すなわち低Ｖｔｈｉセルのしきい値電圧分布は、高Ｖｔｈｉセル（奇数セル）のしきい値電圧分布よりも高い状態となる。
【０１４８】
これにより、消去完了後、図１１に示すように、書込／消去完了後の出発しきい値電圧を、低Ｖｔｈｉセルのしきい値電圧を高Ｖｔｈｉセルのしきい値電圧よりも高く設定することができる。これにより、消去／書込完了後時間が経過しても、メモリセルのしきい値電圧を、高Ｖｔｈｉセルおよび低ＶＴｈｉセルについてほぼ同じ電圧レベルに設定することができ、メモリセルの電気的特性の差を低減することができ、データ保持特性をほぼ同じに設定することができる。
【０１４９】
また、図１９に示すしきい値電圧分布において、この消去状態のしきい値電圧分布の下限値を所定値以上に設定する消去下限値ベリファイ動作が行なわれる場合においても、同様、高Ｖｔｈｉセルの消去下限値は、低Ｖｔｈｉセルのしきい値電圧の消去状態下限値ベリファイ電圧よりも高く設定される。この消去状態のメモリセルのしきい値電圧の加減値に判定は、メモリトランジスタが過消去状態となり、デプレッションモードで動作するのを防止するために行われる。選択トランジスタが設けられており、メモリトランジスタが過消去状態となっても問題がない場合には、この消去状態のメモリセルのしきい値電圧の下限値の調整は、行われなくても良い。
【０１５０】
以上のように、この発明の実施の形態１に従えば、メモリセルのレイアウトにより、そのアドレス位置に応じて電気的特性が異なる場合、そのアドレス位置に応じてベリファイ電圧を変更しており、正確に、レイアウトに起因するメモリセルの電気的特性のバラツキを低減でき、メモリセルを消去／書込後にほぼ同じ電気的特性を有する状態に設定することができる。これにより、データ保持特性（読出マージン）のバラツキが小さな、安定にデータの読出を行なうことのできる不揮発性半導体記憶装置を実現することができる。
【０１５１】
［実施の形態２］
図１６は、この発明の実施の形態２に従う内部電圧発生回路４０の構成を概略的に示す図である。図１６においては、内部電圧発生回路４０に含まれるメモリゲート電圧Ｖｍｇを発生する部分の構成を示す。メモリゲート電圧発生部は、書込に関連する電圧を発生するために、メモリゲート書込ベリファイ電圧発生回路１３５と、メモリゲート書込電圧発生回路１３７と、メモリゲート読出電圧発生回路１３９を含む。これらの電圧発生回路１３５、１３７および１３９の出力が共通に結合され、メモリゲート電圧Ｖｍｇを生成する。メモリゲート書込ベリファイ電圧発生回路１３５へは、特定のアドレスビットＡｄｄが与えられる。
【０１５２】
メモリゲート書込ベリファイ電圧発生回路１３５は、書込ベリファイ時に、メモリゲートに与えられる電圧を生成する。メモリゲート書込電圧発生回路１３７は、書込動作モード時、選択ゲート線へ与えられるメモリゲート電圧を生成する。メモリゲート読出電圧発生回路１３９は、読出モード時、すなわち外部へのデータ読出を行なうモード時、メモリゲートへ与えられる電圧を生成する。
【０１５３】
この内部電圧発生回路は、消去動作に関連する電圧を発生するために、さらに、メモリゲート消去電圧発生回路１４０と、メモリゲート消去ベリファイ電圧発生回路１４２とを含む。これらの電圧発生回路１４０および１４２の出力も、電圧発生回路１３５、１３７および１３９と共通の出力に結合される。
【０１５４】
メモリゲート消去電圧発生回路１４０は、消去動作モード時、メモリゲートへ与えられる消去電圧（負の消去高電圧）を生成する。メモリゲート消去ベリファイ電圧発生回路１４２は、消去ベリファイモード時、メモリゲート線へ与えられる消去ベリファイ電圧を生成する。
【０１５５】
これらの電圧発生回路１３５、１３７、１３９、１４０および１４２の生成する電圧レベルは、それぞれテストモード時などにおいてその電圧レベルが調整される（トリミングされる）。この製造工程の最終工程において各チップごとに、メモリの書込／消去／読出特性がテストされ、それらの特性に応じて最適な電圧レベルに各電圧発生回路の出力電圧レベルが設定される。この発明の実施の形態２においては、このメモリゲート書込ベリファイ電圧発生回路１３５へ特定のアクセスビットＡｄｄを与える。このアドレスビットＡｄｄの“０”および“１”により、予めプログラムされた電圧レベル選択信号を選択して、分圧器の分圧比を調整する。
【０１５６】
図１７は、図１６に示すメモリゲート電圧ベリファイ電圧発生回路１３５の構成の一例を概略的に示す図である。この図１７に示すメモリゲート書込ベリファイ電圧発生回路１３５の構成は、以下の点で、図１２に示す内部電圧発生回路の構成と異なる。すなわち、電圧制御回路１１０は、動作モード指示信号ＯＰＭＯＤに従ってオシレータ１０２に対しクロックイネーブル信号ＣＫＥＮを与え、また、アドレス信号ＡＤＸから特定のアドレスビットＡｄｄを抽出して分圧器１５０へ与える。分圧器１５０は、この特定のアドレスビットＡｄｄに従って、予めプログラムされた分圧比で昇圧電圧Ｖｐｐを降圧して降圧電圧Ｖｐｐ２を生成する。
【０１５７】
この図１７に示すメモリゲート書込ベリファイ電圧発生回路１３５の他の構成は、図１２に示す内部電圧発生回路の構成と実質的に同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５８】
図１８は、図１７に示す分圧器１５０の構成の一例を概略的に示す図である。図１８において、分圧器１５０は、電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜５＞を生成する電圧レベル調整回路１５５と、昇圧電圧Ｖｐｐを降圧する抵抗分圧回路１２２と、この電圧レベル調整回路１５５からの電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜５＞に従って抵抗分圧回路１２２の分圧電圧を選択する選択回路１２５を含む。抵抗分圧回路１２２および選択回路１２５の構成は、先の図１３に示す実施の形態１に従う抵抗分圧回路および選択回路の構成と実質的に同じである。
【０１５９】
電圧レベル調整回路１５５は、その保持データが予め固定的に設定されるレベル設定回路１６０ａ−１６０ｊと、レベル設定回路１６０ａ−１６０ｊの２つのレベル設定回路の組にそれぞれ対応して設けられるセレクタ１６２ａ−１６２ｅとを含む。
【０１６０】
レベル設定回路１６０ａ−１６０ｊは、たとえばフラッシュメモリまたはレーザ溶断可能なヒューズプログラム回路またはアンチヒューズなどの電気的にプログラム可能な回路で構成され、テスト時に、メモリセルの初期しきい値電圧Ｖｔｈｉの分布を特定し、その他の分布に従ってレベル設定回路１６０ａ−１６０ｊの記憶データをプログラムする。したがって、このレベル設定回路１６０ａ−１６０ｊにおいては、アドレスビットＡｄｄの偶数値（“０”）および奇数値（“１”）それぞれに対応して１つのレベル設定回路に活性状態のデータが保持される。
【０１６１】
セレクタ１６２ａは、アドレスビットＡｄｄのビット値に従ってレベル設定回路１６０ａおよび１６０ｂの一方の記憶データを選択して電圧レベル選択信号ＬＶＬ＜１＞を生成する。セレクタ１６２ｂは、レベル設定回路１６０ｃおよび１６０ｄの記憶データの一方をアドレスビットＡｄｄに従って選択して電圧レベル選択信号ＬＶＬ＜２＞を生成する。セレクタ１６２ｃは、アドレスビットＡｄｄのビット値に従ってレベル設定回路１６０ｅおよび１６０ｆの一方の記憶データを選択して電圧レベル選択信号ＬＶＬ＜３＞を生成する。セレクタ１６２ｄは、アドレスビットＡｄｄのビット値に従ってレベル設定回路１６０ｇおよび１６０ｈの記憶データの一方を選択して電圧レベル選択信号ＬＶＬ＜４＞を生成する。セレクタ１６２ｅは、アドレスビットＡｄｄのビット値に従ってレベル設定回路１６０ｉおよび１６０ｊの一方の記憶データを選択して電圧レベル選択信号ＬＶＬ＜５＞を生成する。
【０１６２】
これらのセレクタ１６２ａ−１６２ｅの生成する電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜５＞のうちの１つが活性状態であり、スイッチゲートＳＸ１−ＳＸ５が、これらの電圧レベル選択信号ＬＶＬ＜１＞−ＬＶＬ＜５＞に従って分圧電圧Ｖ１−Ｖ５の１つを選択して、降圧電圧Ｖｐｐ２を生成する。
【０１６３】
実施の形態１と同様、高Ｖｔｈｉセルが奇数セルであり、低Ｖｔｈｉセルが偶数セルとする。この場合、セレクタ１６２ａ−１６２ｅは、アドレスビットＡｄｄが“０”（Ｌレベル）のとき、対応のレベル設定回路のうちの高い電圧レベルを指定する電圧レベル選択信号を選択し、アドレスビットＡｄｄが“１”（Ｈレベル）のときに、対応のレベル設定回路のうちの低い電圧レベルを指定する記憶データを選択する。これにより、実施の形態１と同様、メモリゲート書込ベリファイ電圧Ｖｐｒｇの電圧レベルを調整して、高Ｖｔｈｉセルの書込後の出発しきい値電圧を低い状態に設定し、低Ｖｔｈｉセルの書込後の出発しきい値電圧を高いしきい値電圧レベルに設定することができる。
【０１６４】
この実施の形態２に従う構成の場合、予めプログラム回路（レベル設定回路１６０ａ−１６０ｊ）により、書込ベリファイ時に生成されるベリファイ電圧のレベルを設定することができる。これにより、電圧制御回路において、レベル選択信号を生成するために、論理ゲート（ゲート回路Ｇ１−Ｇ９およびＧＴ１−ＧＴ４（図１３参照））を用いる必要はなく、消費電流が低減される。また、テスト時における測定結果に従ってレベル設定回路１６０ａ−１６０ｊの記憶データをプログラムすることにより、正確に、アドレスビットＡｄｄにより、書込ベリファイ電圧の電圧レベルを設定することができる。
【０１６５】
なお、この実施の形態２の構成において、消去ベリファイ電圧を生成する回路に対しても、この図１８に示す構成を適用することができる。この場合、また、書込ベリファイ電圧および消去ベリファイ電圧を生成するために、それぞれ、この図１８に示す構成が利用されても良い。また、図１８に示す分圧器が、消去ベリファイ電圧および書込ベリファイ電圧両者を生成するために利用されても良い。
【０１６６】
［実施の形態３］
図１９は、この発明の実施の形態３に従う内部電圧発生回路の電圧制御回路１１０の構成を概略的に示す図である。この図１９に示す構成においては、アドレス信号ＡＤＸをスクランブルして、所定のビットＡｄｄを生成して分圧器１０６または１５０へ与えるアドレススクランブル回路１７０が設けられる。このアドレススクランブル回路１７０は、アドレス信号ＡＤＸの特定のビット位置のビットを最下位ビットと入換え、アドレスビットＡｄｄを生成する。アドレス信号ＡＤＸが、アドレスＡＤＸ＿ａ、ＡＤＸ＿ｂ、…、ＡＤＸ＿ｎを示すとき、アドレスビットＡｄｄを所定の論理レベルに設定する。
【０１６７】
図２０（Ａ）および図２０（Ｂ）は、図１９に示すアドレススクランブル回路１７０のスクランブル動作の一例を示す図である。図２０（Ａ）において、行アドレス信号ＡＤＸが、（ｋ＋１）ビットのアドレスビットＡｋ−Ａ０を有する。アドレスビットＡｋが最上位ビットＭＳＢであり、アドレスビットＡ０が最下位ビットである。この場合、アドレススクランブル回路１７０において、特定のビット位置のアドレスビットＡｊと最下位アドレスビットＡ０とを入換える。ここで、ｊは、１からｋのいずれかである。この入換後、図２０（Ｂ）に示すように、アドレスビットＡｊを特定のアドレスビットＡｄｄとして生成する。
【０１６８】
図２１は、メモリセルアレイ２０に対するアドレスビットの割当の一例を示す図である。図２１において、メモリセルアレイ２０において、アドレスビットＡｊの偶数（“０”）および奇数（“１”）により規定される偶数サブアレイブロックＳＭＡＢｅおよび奇数サブアレイブロックＳＭＡＢｏが、交互に配置される。図１９に示すアドレス信号ＡＤＸ＿ａ、…、ＡＤＸ＿ｎが、１つのサブアレイブロックに含まれる。すなわち、この場合、アドレス信号ＡＤＸ＿ａ、ＡＤＸ＿ｂ…ＡＤＸ＿ｎは、１つのサブアレイブロック内のメモリセル行を指定するアドレスである。
【０１６９】
したがって、アドレスビットＡｊをしきい値電圧調整に利用することにより、サブアレイブロック単位で、メモリセルのしきい値電圧の調整を行なうことができる。アドレスビットＡｊが最上位ビットＭＳＢの場合、メモリセルアレイ２０の上半分の領域および下半分の領域で、しきい値電圧の調整を行なうことができる。また、このアドレスビットＡｊとして、メモリブロックＢＫ０−ＢＫｎを指定するメモリブロックアドレスビットが用いられる場合、奇数メモリブロックおよび偶数メモリブロックに対して、しきい値電圧レベルを変更することができる。
【０１７０】
［変更例］
図２２は、この発明の実施の形態３に従うアドレススクランブル回路１７０の変更例の構成を概略的に示す図である。図２２において、アドレススクランブル回路１７０は、アドレス信号ＡＤＸの特定のビット位置のアドレスビットを抽出するアドレスビット抽出器１７２と、このアドレスビット抽出器１７２により抽出されたアドレスビットをデコードするデコード回路１７４とを含む。
【０１７１】
アドレスビット抽出器１７２は、たとえば配線で構成され、アドレス信号ＡＤＸのうちの特定の１または複数のアドレスビットを抽出する。デコード回路１７４は、このアドレスビット抽出器１７２から与えられたアドレスビットをデコードし、そのデコード結果に従って特定のアドレスビットＡｄｄを生成して、分圧器１０６または１５０へ与える。
【０１７２】
図２３は、図２２に示すアドレススクランブル回路１７０の動作を模式的に示す図である。アドレス信号ＡＤＸは、アドレスビットＡｋ−Ａ０を有し、アドレスビットＡｋが最上位ビットＭＳＢであり、アドレスビットＡ０が最下位ビットＬＳＢである。この場合、アドレスビット抽出器１７２は、破線で示す信号配線により、特定の位置のアドレスビットＡｉ−Ａｊを抽出する。デコード回路１７４は、これらの抽出されたアドレスビットＡｉ−Ａｊが特定のパターンのときに、アドレスビットＡｄｄを“１”に設定し、それ以外のときには、特定のアドレスビットＡｄｄを“０”に設定する。このデコード回路１７４からのアドレスビットＡｄｄが、実施の形態１または２において示した分圧器へ与えられる。
【０１７３】
図２４は、この発明の実施の形態３の変更例におけるメモリセルアレイにおけるアドレスの割当てを概略的に示す図である。図２４において、メモリセルアレイ２０は、アドレスビットＡｉ−Ａｊが特定のパターンのサブアレイブロックＳＳＡＹ１と、アドレスビットＡｉ−Ａｊが特定のパターン以外のパターンを有するサブアレイブロックＳＳＡＹ０およびＳＳＡＹ２を含む。サブアレイブロックＳＳＡＹ１に対しては、特定アドレスビットＡｄｄが“１”となり、残りのサブアレイブロックＳＳＡＹ０およびＳＳＡＹ２に対してアドレスビットＡｄｄが“０”となる。したがって、このデコード態様においては、サブアレイブロックＳＳＡＹ１に対する昇圧電圧（ベリファイ電圧）Ｖｐｐを高くし、残りのサブアレイブロックＳＳＡＹ０およびＳＳＡＹ２に対しては昇圧電圧（ベリファイ電圧）Ｖｐｐを低くする。
【０１７４】
なお、この図２４に示す特定アドレスビットＡｄｄのビット値は、“０”および“１”は逆に設定されてもよい。
【０１７５】
また、このデコード回路１７４へ与えられるアドレスビットは、中間のアドレスビットでなく、最上位ビットＡｋから連続する位置のアドレスビットであってもよい。また、不連続的に離散して配置されるアドレスビットであってもよい。ここで、ｉ、およびｊは、次式を満たす：
ｋ≧ｉ≧ｊ≧０．
アドレスビットＡｋ−Ａ０を全ビットデコードする場合には、１つの行のメモリセルに対するしきい値電圧を、他の残りの行のメモリセルに比べて高くまたは低く設定することができる。
【０１７６】
なお、デコード回路１７４へ与えられる抽出アドレスビットは、図７に示すメモリブロックＢＫ０−ＢＫｍを特定するブロックアドレスを含んでもよい。この場合、特定のメモリブロックの特定の領域においてのみ、他のメモリブロックに比べて、メモリセル（メモリトランジスタ）のしきい値電圧が高くまたは低く設定される。なお、しきい値電圧の調整は、実施の形態１または２と同様にして行われる。
【０１７７】
以上のように、この発明の実施の形態３に従えば、アドレススクランブルにより、偶数行／奇数行でなく、特定の領域に配置されるメモリセル行に対するしきい値電圧の調整を行なっている。したがって、高Ｖｔｈｉセルおよび低Ｖｔｈｉセルの分布において局所性が存在し、例えば高ｖｔｈｉセルが、ある特定の領域に局所的に分布している場合、正確に、書込／消去完了後のしきい値電圧をこのメモリセル特性に応じて調整することができる。また、実施の形態１および２の効果をも併せて得ることができる。
【０１７８】
［実施の形態４］
図２５は、この発明の実施の形態４に従う内部電圧発生回路の構成を概略的に示す図である。この図２５に示す内部電圧発生回路においても、メモリゲート電圧Ｖｍｇを発生する部分の構成を示す。図２５に示す内部電圧発生回路４０は、以下の点で、図１６に示す内部電圧発生回路とその構成が異なる。すなわち、メモリゲート書込ベリファイ電圧発生回路１８０から生成されるベリファイ電圧の電圧レベルは、メモリセルのアドレス位置にかかわらず一定である。一方、メモリゲート書込電圧発生回路１８２に対し、特定のアドレスビットＡｄｄが与えられ、データ書込動作モード時に生成されるメモリゲート書込電圧の電圧レベルが、メモリセルのアドレス位置に従って、調整される。この図２５に示す内部電圧発生回路の他の構成は、図１６に示す内部電圧発生回路４０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７９】
メモリゲート書込電圧発生回路１８２の構成は、先の実施の形態１から３の構成のいずれが用いられてもよい。特定のアドレスビットＡｄｄに従って、実施の形態１から３のいずれかと同様にして、生成されるメモリゲート書込電圧の電圧レベルが、メモリセルのアドレス位置に応じて調整される。
【０１８０】
図２６は、この発明の実施の形態４に従う内部電圧発生回路４０の書込動作モード時の発生電圧のレベルを概略的に示す図である。図２６において、書込対象のメモリセルは、書込時、選択ゲート線ＣＧに、選択ゲート電圧Ｖｃｇ（たとえば１．５Ｖ）が与えられ、不純物領域２へは、ビット線ＢＬを介してビット線書込電圧Ｖｄ（たとえば０．８Ｖ）が与えられる。不純物領域３へはソース線ＳＬを介してソース線書込電圧Ｖｓｌ（たとえば５．５Ｖ）が与えられる。
【０１８１】
書込時においては、前述のように、半導体基板表面にチャネルが選択ゲート線ＣＧ（選択ゲート５）下部に形成される。メモリゲート６下部を流れるチャネル電流において、選択ゲート５とメモリゲート６との境界部における高電界によりホットエレクトロンが生成される。このメモリゲート６へメモリゲート線ＭＧを介して与えられるメモリゲート書込電圧Ｖｍｇに従って、生成されたエレクトロンが絶縁膜７に注入されて保持される。したがって、絶縁膜７に保持されるエレクトロン量は、メモリゲート書込電圧Ｖｍｇの電圧レベルにより異なる。高Ｖｔｈｉセルに対しては、メモリゲート書込電圧Ｖｍｇを低くし、注入エレクトロン量を少なくし、一方、低Ｖｔｈｉセルに対しては、メモリゲート書込電圧Ｖｍｇを高くして、絶縁膜７中の注入エレクトロン量を増大させる。これにより、書込後のメモリトランジスタの出発しきい値電圧は、高Ｖｔｈｉセルについては低く、また、低Ｖｔｈｉセルに対しては高い状態に設定することができる（図１５参照）。この電圧レベルの調整は、実施の形態１から３と同様、昇圧電圧Ｖｐｐと降圧電圧Ｖｐｐ２の差を調整することにより行なわれる。すなわち、電圧差Ｖｐｐ−Ｖｐｐ２が小さい場合には、メモリゲート書込電圧Ｖｍｇが低くされ、一方電圧差Ｖｐｐ−Ｖｐｐ２が大きい場合には、メモリゲート書込電圧Ｖｍｇが高くされる。メモリゲート書込電圧発生回路１８２の内部構成としては、実施の形態１から３に示す電圧発生回路のいずれの構成が利用されても良い。
【０１８２】
［変更例］
図２７は、この発明の実施の形態４に従う内部電圧発生回路の変更例の構成を概略的に示す図である。この図２７に示す内部電圧発生回路４０は、メモリゲート電圧Ｖｍｇを発生し、図２５に示す内部電圧発生回路と、以下の点でその構成が異なる。すなわち、メモリゲート消去電圧発生回路１８４に対し特定のアドレスビットＡｄｄが与えられる。メモリゲート書込ベリファイ電圧発生回路１８０およびメモリゲート書込電圧発生回路１３７へは、特定アドレスビットＡｄｄは与えられない。この図２７に示す内部電圧発生回路の他の構成は、図２５に示す内部電圧発生回路の構成と同じである。従って、図２５に示す内部電圧発生回路４０の対応する電圧発生回路は、同一の参照符号を付し、その詳細説明は省略する。
【０１８３】
この図２７に示す内部電圧発生回路の構成においては、消去動作モード時、メモリゲート線へ与えられるメモリゲート消去電圧の電圧レベルが、メモリセルのアレイ内位置に応じて調整される。
【０１８４】
図２８は、消去動作モード時の選択メモリセルへの印加電圧を概略的に示す図である。消去動作モード時においては、不純物領域２は、ビット線ＢＬを介して開放状態（ｏｐｅｎ）に設定され、フローティング状態に設定される。選択ゲート５へは、選択ゲート線ＣＧを介してたとえば０Ｖの選択ゲート電圧Ｖｃｇが与えられる。不純物領域３へは、ソース線ＳＬを介してたとえば６．５Ｖの正の消去ソース線電圧Ｖｓｌが与えられる。メモリゲート６へは、メモリゲート線ＭＧを介して消去メモリゲート電圧Ｖｍｇが与えられる。この消去動作時においては、不純物領域３近傍における高電界によるバンド間トンネリング現象により、ホールが、絶縁膜７に注入され、そのしきい値電圧が低くなる。この絶縁膜７におけるホールの注入量が多いほど、メモリセルのしきい値電圧が低くなる。したがって、高Ｖｔｈｉセルに対しては、メモリゲート電圧Ｖｍｇを低くして、より深い負の電圧レベルに設定し、その消去後の出発しきい値電圧Ｖｔｈを低くする。低Ｖｔｈｉセルに対しては、このメモリゲート消去電圧Ｖｍｇを高い電圧（浅い負の電圧レベル）に設定し、その消去後の出発しきい値電圧Ｖｔｈを高く設定する。
【０１８５】
これにより、消去動作時にメモリセルの位置に応じて、消去状態のメモリセルのしきい値電圧を、メモリセルの初期しきい値電圧Ｖｔｈｉに応じて設定することができ、電気的特性のバラツキを低減することができる。
【０１８６】
なお、この消去動作時において生成されるメモリゲートの電圧は負電圧である。したがって、このメモリゲート消去電圧発生回路１８４は、他の電圧発生回路と異なり、負の電圧を発生することが要求される。この場合、たとえば図１３に示す分圧器において、抵抗分圧回路を、昇圧電圧供給ノードと電源ノードの間に接続する。図１２に示す比較器１０８が、正の基準電圧Ｖｒｅｆおよび正の降圧電圧Ｖｐｐ２を比較し、その比較結果に従ってチャージポンプ１０４の動作を制御する。この場合、チャージポンプ１０４は、昇圧電圧Ｖｐｐとして、負電圧を生成する。負電圧を発生するチャージポンプとしては、正の高電圧を発生するチャージポンプと同様、キャパシタのチャージポンプ動作を利用する回路を利用することができ、従って、メモリゲート消去電圧発生回路の内部構成としては、実施の形態１から３において示す構成を利用することができる。
【０１８７】
なお、図２７において破線で示すように、メモリゲート消去ベリファイ電圧発生回路１４２に特定のアドレスビットＡｄｄが与えられれば、実施の形態１と同様、消去ベリファイ電圧レベルを調整でき、実施の形態１と同様に、消去状態のメモリセルのしきい値電圧をも調整することできる。また、図２５および図２７に示す構成が組み合わせて用いられても良い。すなわち、メモリゲートに対する書込電圧および消去電圧が、ともにメモリセルのアドレス位置に応じて調整されても良い。
【０１８８】
以上のように、この発明の実施の形態４に従えば、書込または消去時に、メモリゲートに印加される電圧レベルをメモリセルの初期しきい値電圧レベル（メモリセルの位置）に応じて調整しており、実施の形態１から３と同様、メモリセルの電気的特性のバラツキを低減することができる。
【０１８９】
なお、このしきい値電圧の調整の方法は、先の実施の形態１から３のいずれの構成が用いられてもよい。
【０１９０】
［実施の形態５］
図２９は、この発明の実施の形態５に従う内部電圧発生回路の構成を概略的に示す図である。図２９においては、内部電圧発生回路４０のソース線電圧Ｖｓｌを生成する部分の構成を示す。この図２９において、ソース線電圧発生部は、書込ソース線電圧発生回路１９０と、消去ソース線電圧発生回路１９２とを含む。これらの電圧発生回路１９０および１９２の出力ノードが相互接続され、この共通出力ノードからソース線電圧Ｖｓｌが生成される。
【０１９１】
書込ソース線電圧発生回路１９０に対し特定のアドレスビットＡｄｄが与えられる。書込ソース線電圧発生回路１９０は、実施の形態１から３の内部電圧発生回路のいずれかの構成を備え、利用される実施の形態に応じて、この特定のアドレスビットＡｄｄの生成態様が設定される。なお、消去ソース線電圧発生回路１９２に対しては、特定のアドレスビットＡｄｄは与えられず、メモリセル位置にかかわらず、所定のレベルの消去ソース線高電圧を生成する。
【０１９２】
図３０は、この発明の実施の形態５に従う不揮発性半導体記憶装置の書込動作モード時の選択メモリセルの電圧印加態様を概略的に示す図である。図３０において、不純物領域２へはビット線ＢＬを介して書込ビット線電圧（Ｖｄ、たとえば０．８Ｖ）が与えられ、選択ゲート５へは選択ゲート線ＣＧを介してたとえば１．５Ｖの選択ゲート電圧Ｖｃｇが与えられる。メモリゲート６へは、メモリゲート線ＭＧを介してたとえば１１．５Ｖのメモリゲート書込高電圧Ｖｍｇが与えられる。不純物領域３へは、ソース線ＳＬを介してソース線電圧Ｖｓｌが与えられる。
【０１９３】
この書込動作モード時においては、半導体基板領域１表面にチャネルが形成される。この場合、選択ゲート５直下に形成されるチャネルの抵抗値は高く、このコントロールゲート６およびメモリゲート６の境界近傍で高電界が発生する。ホットエレクトロンの発生量は、この境界領域において生成される高電界が高くなると増大する。このソース線ＳＬに印加される電圧が、ほとんどこの選択ゲート５とメモリゲート６との間の境界領域に印加される。従って、ソース線の電圧Ｖｓｌが高いほど、この境界領域の電界が高くなる。
【０１９４】
絶縁膜７に注入されるエレクトロン量が高いほど、メモリトランジスタのしきい値電圧が高くなる。したがって、高Ｖｔｈｉセルに対しては、書込ソース線電圧Ｖｓｌとして、低い電圧を与え、その書込完了後の出発しきい値電圧Ｖｔｈを低い電圧レベルに設定する。一方、低Ｖｔｈｉセルに対しては、書込ソース線電圧Ｖｓｌを高い電圧レベルに設定し、書込完了後の出発しきい値電圧Ｖｔｈを、高い電圧レベルに設定する。
【０１９５】
ソース線電圧Ｖｓｌを、アドレスビットＡｄｄに従ってメモリセル位置に応じて調整することにより、メモリセルの初期しきい値電圧Ｖｔｈｉに応じて書込完了後のしきい値電圧（出発しきい値電圧）Ｖｔｈの電圧レベルを調整することができ、応じてメモリセルの電気的特性の差を小さくすることができる。
【０１９６】
書込ソース線電圧発生回路１９０における書込高電圧を発生する部分の電圧レベルの調整は、実施の形態１から３のいずれかの構成と同様の構成に従って実行される（分圧器の降圧電圧の電圧レベルを、アドレスビットに応じて調整する）。
【０１９７】
［変更例］
図３１は、この発明の実施の形態５に従う内部電圧発生回路の変更例の構成を概略的に示す図である。図３１においては、図２９に示す構成と同様、ソース線電圧Ｖｓｌを生成する部分の構成を示す。この図３１に示すソース線電圧発生部においては、消去ソース線電圧発生回路１９５に対し特定のアドレスビットＡｄｄが与えられる。書込ソース線電圧発生回路１９４へは、特定のアドレスビットＡｄｄは与えられない。したがって、消去動作モード時に、ソース線電圧が、選択メモリセル位置に応じて調整され、一方、書込動作モード時にはソース線電圧の、選択メモリセル位置に応じた調整は行なわれない。
【０１９８】
図３２は、この発明の実施の形態５の変更例における消去動作モード時の選択メモリセルに対する電圧印加態様を概略的に示す図である。図３２に示すように、消去動作モード時においては、不純物領域２はビット線ＢＬを介して開放状態（ｏｐｅｎ）のフローティング状態に設定される。選択ゲート５およびメモリゲート６へは、それぞれ選択ゲート線ＣＧおよびメモリゲート線ＭＧを介してそれぞれ、たとえば０Ｖおよび−６Ｖの電圧レベルである選択ゲート電圧Ｖｃｇおよびメモリゲート電圧Ｖｍｇが与えられる。
【０１９９】
不純物領域３へは、ソース線ＳＬを介してソース線消去高電圧Ｖｓｌが与えられる。この消去動作モード時においては、不純物領域３近傍の高電界によるバンド間トンネリング現象により、ホールが絶縁膜７に注入される。この場合、ソース線ＳＬの電圧レベルが高ければ、多くのホールが生成され、バンド間トンネリング現象により絶縁膜７に多くのホールが注入され、メモリトランジスタのしきい値電圧が低下する。したがって、高Ｖｔｈｉセルに対しては、ソース線電圧Ｖｓｌを高い電圧レベルに設定し、より多くのホールを注入して、消去動作後の出発しきい値電圧Ｖｔｈを、低い電圧レベルに設定する。一方、低ＶＴｈｉセルに対しては、消去動作時のソース線電圧Ｖｓｌを低い電圧レベルに設定してホールの注入量を低減し、消去後の出発しきい値電圧Ｖｔｈを高い電圧レベルに設定する。これにより、メモリセルの初期しきい値電圧Ｖｔｈｉの特性に応じて、消去後のメモリセルの電気的特性のバラツキを低減することができる。
【０２００】
［変更例２］
図３３は、この発明の実施の形態５の変更例２の内部電圧発生回路の構成を概略的に示す図である。図３３に示す構成においては、書込ソース線電圧発生回路１９０および消去ソース線電圧発生回路１９５に特定アドレスビットＡｄｄが与えられる。したがって、この図３３に示すソース線電圧発生部の構成に従えば、書込動作時および消去動作時、それぞれメモリセルの初期しきい値電圧Ｖｔｈｉの高低に応じて、そのしきい値電圧Ｖｔｈが調整される。したがって、メモリセルの消去状態および書込状態にかかわらず、その電気的特性のバラツキを低減することができ、より動作マージンを改善することができる。
【０２０１】
［変更例３］
図３４は、この発明の実施の形態５の変更例３の動作シーケンスを示すフロー図である。この図３４においては、消去コマンドが印加され、この消去コマンドにより指定される領域の消去が実行される。図３４において、ステップＳ２０において、消去コマンドが印加され、消去動作が実行される。この消去コマンド印加後のステップＳ２１からステップＳ２５までの動作は、図８において示すステップＳ４からステップＳまでの消去のセットアップ、実行、リセット、ベリファイ，およびベリファイ判定処理と同じであり、その動作内容については詳細説明は省略する。
【０２０２】
単に消去が実行される場合においても、メモリセルの位置等の初期しきい値電圧レベルに応じてメモリセルに印加される電圧を調整して、メモリセルの電気的特性のバラツキを補償する。電圧レベルの調整は、前述の実施の形態１から５において説明した態様のいずれかの態様に従って行われる。
【０２０３】
［変更例４］
図３５は、この発明の実施の形態５の変更例４の動作シーケンスを示す図である。図３５においては、書込コマンド印加時においては、消去動作は実行されない。書込のみが実行される。従って、書込コマンド印加前に書込対象の領域を消去状態とするために、消去コマンドが印加される。図３５において、先ず書込を行う前に消去コマンドが印加される（ステップＳ３０）。消去コマンドが印加され、消去動作が指定されると、消去が実行される（ステップＳ３１）。このステップＳ３１において実行される消去動作は、図８に示すステップＳ４からステップＳまでの消去動作のセットアップ、実行、リセット、ベリファイ、ベリファイ判定の処理が行なわれる。従って、ここでは、その詳細説明は省略する。
【０２０４】
全てのメモリセルが消去状態にあると判定されると、消去が完了する（ステップＳ３２）。この消去完了後、書込コマンドが印加され、データの書込が指定される（ステップＳ３３）。
【０２０５】
書込対象の領域は、すでに消去状態であり、書込データに従って書込が実行される。この書込コマンド印加後に行われる処理ステップは、図８に示す書込動作シーケンスのフローと同じであり、同一処理ステップに対しては、同一参照符号を付して（ステップＳ９−Ｓ１５）、その詳細説明は、省略する。
【０２０６】
この消去コマンド印加時および書込コマンド印加時に、これまでの実施の形態において説明したように、メモリセルに印加される電圧レベルの調整が、メモリセルの位置に応じて行われる。これにより、メモリセルの初期しきい値電圧のばらつきによるメモリセルの電気的特性のバラツキを低減することができる。
【０２０７】
以上のように、この発明の実施の形態５に従えば、書込および／または消去動作時ソース線に印加される電圧レベルをメモリセルの位置、すなわち初期しきい値電圧レベルに応じて調整している。したがって、メモリセルの初期しきい値電圧のバラツキが生じる場合においてもそのバラツキを補償して、電気的特性を均一に設定でき、安定なデータ読出を行なうことができる。
【０２０８】
なお、前述の実施の形態１から５は、適宜組合せて用いられてもよい。
【産業上の利用可能性】
【０２０９】
この発明は、一般に、メモリセルが、メモリトランジスタと選択トランジスタとの直列体で構成される不揮発性半導体記憶装置に対して適用することができる。メモリセルの構成としては、絶縁膜に電荷を蓄積する構成でなくても良く、メモリセルアレイにおいてメモリセルのレイアウトが鏡映対称に繰り返し配置されている記憶装置であれば、本発明は適用可能である。また、この不揮発性半導体記憶装置は、チップ単体の不揮発性半導体記憶装置であってもよく、また、プロセッサなどの他の装置と同一半導体基板上に集積化されるシステムＬＳＩに用いられる装置であってもよい。
【０２１０】
なお、上述の説明においては、ソース線が、メモリゲート線およびコントロールゲート線と平行に配置されており、１行のメモリセル単位で消去／書込が実行されている。しかしながら、ソース線ＳＬが、このコントロールゲート線およびメモリゲート線と直交する方向に、すなわちビット線ＢＬと平行な方向に配置される場合には、１ビットのメモリセル単位で書込／消去を実行することができる。この場合、メモリブロックを各ＩＯ端子に対応できれば、バイト単位の書込／消去を実現することができる。この場合においても、特定アドレスビットＡｄｄは、メモリセルの位置、すなわち行アドレスおよび列アドレスの特定のビットの組合せが所定の条件を満たせばその形成される内部電圧レベルを調整することにより、同様の効果を得ることができる。
【図面の簡単な説明】
【０２１１】
【図１】この発明において用いられるメモリセルの断面構造を概略的に示す図である。
【図２】図１に示すメモリセルの電気的等価回路を示す図である。
【図３】図１に示すメモリセルの２行に配列した場合の平面レイアウトを概略的に示す図である。
【図４】図３に示す線Ｌ４−Ｌ４に沿った断面構造を概略的に示す図である。
【図５】この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図６】図５に示すメモリセルアレイの構成およびその周辺回路の構成を概略的に示す図である。
【図７】メモリセルアレイの全体の構成および図６に示すビット線周辺回路の構成を概略的に示す図である。
【図８】この発明の実施の形態１に従う不揮発性半導体記憶装置の書込コマンド印加時のデータ書込動作を示すフロー図である。
【図９】図７に示すビット毎ベリファイ回路およびデータラッチ回路の構成の一例を示す図である。
【図１０】従来の書込／消去後（データ書込後）のメモリセルのしきい値電圧の経時変化を概略的に示す図である。
【図１１】この発明の実施の形態１に従う不揮発性半導体記憶装置の書込／消去完了後（データ書込後）のメモリセルのしきい値電圧の経時変化を示す図である。
【図１２】この発明の実施の形態１に従う内部電圧発生回路の個性を概略的に示す図である。
【図１３】図１２に示す分圧器の構成を概略的に示す図である。
【図１４】この発明の実施の形態１に従う高ＶＴｈｉセルおよび低Ｖｔｈｉセルとアドレスビットとの対応の一例を示す図である。
【図１５】この発明の実施の形態１に従う不揮発性半導体記憶装置の書込および消去動作後のメモリセルのしきい値電圧分布を概略的に示す図である。
【図１６】この発明の実施の形態２に従う内部電圧発生回路の構成を概略的に示す図である。
【図１７】図１６に示すメモリゲート書込ベリファイ電圧発生回路の構成を概略的に示す図である。
【図１８】図１７に示す分圧器の構成を概略的に示す図である。
【図１９】この発明の実施の形態３に従う電圧制御回路の特定アドレス発生部の構成を概略的に示す図である。
【図２０】（Ａ）および（Ｂ）は、図１９に示すアドレススクランブル回路のスクランブル動作を模式的に示す図である。
【図２１】この発明の実施の形態３に従うメモリセルアレイの領域と特定のアドレス（スクランブルされたアドレスビット）との対応を概略的に示す図である。
【図２２】この発明の実施の形態３の変更例の電圧制御回路の構成を概略的に示す図である。
【図２３】図２２に示す電圧制御回路の動作を模式的に示す図である。
【図２４】この発明の実施の形態３の変更例における特定アドレスビットとメモリセルアレイの指定領域との対応を概略的に示す図である。
【図２５】この発明の実施の形態４に従う内部電圧発生回路の構成を概略的に示す図である。
【図２６】この発明の実施の形態４に従うメモリセルの書込動作モード時の電圧印加態様を概略的に示す図である。
【図２７】この発明の実施の形態４の内部電圧発生回路の変更例の構成を概略的に示す図である。
【図２８】この発明の実施の形態４の変更例におけるメモリセルの消去動作モード時の電圧印加態様を概略的に示す図である。
【図２９】この発明の実施の形態５に従う内部電圧発生回路の構成を概略的に示す図である。
【図３０】この発明の実施の形態５に従う不揮発性半導体記憶装置のメモリセルの書込動作モード時の電圧印加態様を概略的に示す図である。
【図３１】この発明の実施の形態５の変更例の内部電圧発生回路の構成を概略的に示す図である。
【図３２】この発明の実施の形態５の変更例のメモリセルに対する電圧印加態様を概略的に示す図である。
【図３３】この発明の実施の形態５に従う内部電圧発生回路の他の変更例の構成を概略的に示す図である。
【図３４】この発明の実施の形態５に従う変更例の動作シーケンスを示すフロー図である。
【図３５】この発明の実施の形態５に従うさらに他の変更例の動作シーケンスを示す図である。
【符号の説明】
【０２１２】
１  半導体基板領域、２，３  不純物領域、５  選択ゲート、６  メモリゲート、７  絶縁膜、ＭＧ  メモリゲート線、ＣＧ  選択ゲート線、ＳＬ  ソース線、ＢＬ  ビット線、２０  メモリセルアレイ、２２  行選択駆動回路、２４  列選択駆動回路、２６  センスアンプ回路、２８  データラッチ回路、３０  アドレス入力回路、３４  制御回路、４０  内部電圧発生回路、６０  ビット線周辺回路、６２  ビット毎ベリファイ回路、７０  ベリファイ判定回路、７２  書込／消去制御部、１０２  オシレータ、１０４  チャージポンプ、１０６  分圧器、１０８  比較器、１１０  電圧制御回路、１２０  電圧レベル調整回路、１２２  抵抗分圧回路、１２５  選択回路、５２，５２ｅ，５２ｏ  メモリゲートドライブ回路、１３５  メモリゲート書込ベリファイ電圧発生回路、１３７  メモリゲート書込電圧発生回路、１３９  メモリゲート読出電圧発生回路、１４０  メモリゲート消去電圧発生回路、１４２  メモリゲート消去ベリファイ電圧発生回路、１５０  分圧器、１５５  電圧レベル調整回路、１６０ａ−１６０ｊ  レベル設定回路、１６２ａ−１６２ｅ  セレクタ、１７０  アドレススクランブル回路、１７２  アドレスビット抽出器、１７４  デコード回路、１８０  メモリゲート書込ベリファイ電圧発生回路、１８２  メモリゲート書込電圧発生回路、１９０，１９４  書込ソース線電圧発生回路、１９２，１９５  消去ソース線電圧発生回路。
【図１】
2009301691.tif 000003
【図２】
2009301691.tif 000004
【図３】
2009301691.tif 000005
【図４】
2009301691.tif 000006
【図５】
2009301691.tif 000007
【図６】
2009301691.tif 000008
【図７】
2009301691.tif 000009
【図８】
2009301691.tif 000010
【図９】
2009301691.tif 000011
【図１０】
2009301691.tif 000012
【図１１】
2009301691.tif 000013
【図１２】
2009301691.tif 000014
【図１３】
2009301691.tif 000015
【図１４】
2009301691.tif 000016
【図１５】
2009301691.tif 000017
【図１６】
2009301691.tif 000018
【図１７】
2009301691.tif 000019
【図１８】
2009301691.tif 000020
【図１９】
2009301691.tif 000021
【図２０】
2009301691.tif 000022
【図２１】
2009301691.tif 000023
【図２２】
2009301691.tif 000024
【図２３】
2009301691.tif 000025
【図２４】
2009301691.tif 000026
【図２５】
2009301691.tif 000027
【図２６】
2009301691.tif 000028
【図２７】
2009301691.tif 000029
【図２８】
2009301691.tif 000030
【図２９】
2009301691.tif 000031
【図３０】
2009301691.tif 000032
【図３１】
2009301691.tif 000033
【図３２】
2009301691.tif 000034
【図３３】
2009301691.tif 000035
【図３４】
2009301691.tif 000036
【図３５】
2009301691.tif 000037