(57)【要約】【課題】ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる半導体装置及びその製造方法を得る。【解決手段】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳトランジスタＱ１１において、ソース・ドレイン領域１５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層１８に達して形成される。ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。【選択図】図１
2009212413.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ構造における前記ＳＯＩ層に主要部が形成される第１の導電型の第１のＭＯＳトランジスタを有する半導体装置であって、
前記第１のＭＯＳトランジスタは、
前記ＳＯＩ層の表面内に選択的に形成される第１のチャネル領域と、
前記第１のチャネル領域を挟んで形成される、第１の導電型の第１のソース・ドレイン領域とを備え、前記第１のソース・ドレイン領域は、前記第１のチャネル領域に対し駆動能力を向上させる歪みを加える第１の歪み印加材料で形成され、
前記第１のチャネル領域上に形成される第１のゲート酸化膜と、
前記第１のゲート酸化膜上に形成される第１のゲート電極とをさらに備え、
前記第１のソース・ドレイン領域は、前記埋め込み絶縁膜を貫通して形成されることを特徴する、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１のソース・ドレイン領域は、さらに前記半導体基板の上層部にかけて形成される、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記第１のＭＯＳトランジスタは、
前記半導体基板の上層部において、少なくとも前記第１のチャネル領域に対応する領域に第２の導電型の第１の拡散領域を有する、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記第１のＭＯＳトランジスタ上に前記第１のチャネル領域に対し駆動能力を向上させる歪みを加えるストレス印加膜をさらに備える、
半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記ＳＯＩ層に主要部が形成される第２の導電型の第２のＭＯＳトランジスタをさらに備え、
前記ＳＯＩ構造は互いに独立して設けられた第１及び第２のＭＯＳ形成領域を有し、
前記第１及び第２のＭＯＳトランジスタは前記第１及び第２のＭＯＳ形成領域に形成され、
前記第２のＭＯＳトランジスタは、
前記ＳＯＩ層の表面内に選択的に形成される第２のチャネル領域と、
前記第２のチャネル領域を挟んで形成される、第２の導電型の第２のソース・ドレイン領域とを備え、前記第２のソース・ドレイン領域は、前記第２のチャネル領域に対し駆動能力を向上させる歪みを加える第２の歪み印加材料で形成され、
前記第２のチャネル領域上に形成される第２のゲート酸化膜と、
前記第２のゲート酸化膜上に形成される第２のゲート電極とをさらに備え、
前記第２のソース・ドレイン領域は、前記埋め込み絶縁膜を貫通して形成されることを特徴する、
半導体装置。
【請求項６】
請求項２記載の半導体装置であって、
前記ＳＯＩ層に主要部が形成される第２の導電型の第２のＭＯＳトランジスタをさらに備え、
前記ＳＯＩ構造は互いに独立して設けられた第１及び第２のＭＯＳ形成領域を有し、
前記第１及び第２のＭＯＳトランジスタは前記第１及び第２のＭＯＳ形成領域に形成され、
前記第２のＭＯＳトランジスタは、
前記ＳＯＩ層の表面内に選択的に形成される第２のチャネル領域と、
前記第２のチャネル領域を挟んで形成される、第２の導電型の第２のソース・ドレイン領域とを備え、前記第２のソース・ドレイン領域は、前記第２のチャネル領域に対し駆動能力を向上させる歪みを加える第２の歪み印加材料で形成され、
前記第２のチャネル領域上に形成される第２のゲート酸化膜と、
前記第２のゲート酸化膜上に形成される第２のゲート電極とをさらに備え、
前記第２のソース・ドレイン領域は、前記埋め込み絶縁膜を貫通し、さらに前記半導体基板の上層部にかけて形成される、
半導体装置。
【請求項７】
請求項１あるいは請求項２記載の半導体装置であって、
前記ＳＯＩ層に形成される第２の導電型の第２のＭＯＳトランジスタをさらに備え、
前記ＳＯＩ構造は互いに独立して設けられた第１及び第２のＭＯＳ形成領域を有し、
前記第１及び第２のＭＯＳトランジスタは前記第１及び第２のＭＯＳ形成領域に形成され、
前記第２のＭＯＳトランジスタは、
前記ＳＯＩ層の表面内に選択的に形成される第２のチャネル領域と、
前記第２のチャネル領域を挟んで、前記ＳＯＩ層内に形成される第２の導電型の第２のソース・ドレイン領域と、
前記第２のチャネル領域上に形成される第２のゲート酸化膜と、
前記第２のゲート酸化膜上に形成される第２のゲート電極とを備える、
半導体装置。
【請求項８】
請求項５ないし請求項７のうち、いずれか１項に記載の半導体装置であって、
前記第２のＭＯＳトランジスタは、
前記半導体基板の上層部において、少なくとも前記第２のチャネル領域に対応する領域に第２の導電型の第２の拡散領域を有する、
半導体装置。
【請求項９】
請求項５ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
前記第１及び前記第２のＭＯＳトランジスタ上に形成され、前記第１のチャネル領域に対し駆動能力を向上させる歪みを加えるストレス印加膜をさらに備える、
半導体装置。
【請求項１０】
請求項５ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
前記第１のＭＯＳトランジスタ上に形成され、前記第１のチャネル領域に対し駆動能力を向上させる歪みを加える第１のストレス印加膜と、
前記第２のＭＯＳトランジスタ上に形成され、前記第２のチャネル領域に対し駆動能力を向上させる歪みを加える第２のストレス印加膜とをさらに備える、
半導体装置。
【請求項１１】
半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ構造における前記ＳＯＩ層に主要部が形成される第１の導電型の第１のＭＯＳトランジスタを有する半導体装置の製造方法であって、
(a) 第１のＭＯＳ形成領域を有する前記ＳＯＩ構造を準備するステップと、
(b) 前記第１のＭＯＳ形成領域における前記ＳＯＩ層の表面上に第１のゲート酸化膜及び前記第１のゲート酸化膜上の第１のゲート電極を選択的に形成するステップとを備え、前記第１のゲート電極下における前記ＳＯＩ層の上層部が第１のチャネル領域として規定され、
(c) 前記第１のゲート電極の側面に第１のサイドウォールを形成するステップと、
(d) 前記第１のＭＯＳ形成領域において、第１のゲート電極及び前記第１のサイドウォールをマスクとして、前記ＳＯＩ層及び前記埋め込み絶縁膜を貫通して第１の凹部を形成するステップと、
(e) 前記第１の凹部下の前記半導体基板の表面からエピタキシャル成長により、前記第１のチャネル領域に対し駆動能力を向上させる歪みを加える第１の歪み印加材料を含む第１のエピタキシャル成長領域を前記第１の凹部内に形成するステップと、
(f) 前記第１のエピタキシャル成長領域に第１の導電型の不純物を導入して第１の導電型の第１のソース・ドレイン領域を形成するステップとをさらに備える、
半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ(d) によって形成される第１の凹部は前記半導体基板の上層部をさらに含む、
半導体装置の製造方法。
【請求項１３】
請求項１１あるいは請求項１２記載の半導体装置の製造方法であって、
(g) 前記ステップ(a) 後、前記ステップ(b) 前に実行され、前記第１のＭＯＳ形成領域において、前記埋め込み絶縁膜を挟んで少なくとも前記第１のチャネル領域に対向する前記半導体基板の上層部に第２の導電型の不純物を導入して第２の導電型の第１の拡散領域を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項１４】
請求項１１ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
(h) 前記ステップ(f) 後に実行され、前記第１のＭＯＳ形成領域における前記第１のＭＯＳトランジスタ上に前記第１のチャネル領域に対し駆動能力を向上させる歪みを加えるストレス印加膜を形成するステップさらに備える、
半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法であって、
前記半導体装置は、前記ＳＯＩ層に主要部が形成される第２の導電型の第２のＭＯＳトランジスタをさら有し、
前記ＳＯＩ構造は、前記第１のＭＯＳ形成領域と独立して前記第２のＭＯＳトランジスタ形成用の第２のＭＯＳ形成領域をさらに有し、
前記ステップ(b)は、前記第２のＭＯＳ形成領域における前記ＳＯＩ層の表面上に第２のゲート酸化膜及び前記第２のゲート酸化膜上の第２のゲート電極を選択的に形成するステップをさらに含み、前記第２のゲート電極下における前記ＳＯＩ層の上層部が第２のチャネル領域として規定され、
前記ステップ(c) は、前記第２のゲート電極の側面に第２のサイドウォールを形成するステップをさらに含み、
前記半導体装置の製造方法は、
(i) 前記第２のＭＯＳ形成領域において、第２のゲート電極及び前記第２のサイドウォールをマスクとして、前記ＳＯＩ層及び前記埋め込み絶縁膜を貫通して第２の凹部を形成するステップと、
(j) 前記第２の凹部下の前記半導体基板の上層部からエピタキシャル成長により、前記第２のチャネル領域に対し駆動能力を向上させる歪みを加える第２の歪み印加材料を含む第２のエピタキシャル成長領域を前記第２の凹部内に形成するステップとをさらに備え、
前記ステップ(f) は、前記ステップ(j) 後に実行され、前記第２のエピタキシャル成長領域に第２の導電型の不純物を導入して第２の導電型の第２のソース・ドレイン領域を形成するステップをさらに含む、
半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法であって、
前記半導体装置は、前記ＳＯＩ層に主要部が形成される第２の導電型の第２のＭＯＳトランジスタをさら有し、
前記ＳＯＩ構造は、前記第１のＭＯＳ形成領域と独立して前記第２のＭＯＳトランジスタ形成用の第２のＭＯＳ形成領域をさらに有し、
前記ステップ(b)は、前記第２のＭＯＳ形成領域における前記ＳＯＩ層の表面上に第２のゲート酸化膜及び前記第２のゲート酸化膜上の第２のゲート電極を選択的に形成するステップをさらに含み、前記第２のゲート電極下における前記ＳＯＩ層の上層部が第２のチャネル領域として規定され、
前記ステップ(c) は、前記第２のゲート電極の側面に第２のサイドウォールを形成するステップをさらに含み、
前記半導体装置の製造方法は、
(i) 前記第２のＭＯＳ形成領域において、第２のゲート電極及び前記第２のサイドウォールをマスクとして、前記ＳＯＩ層及び前記埋め込み絶縁膜を貫通し、さらに前記半導体基板の上層部にかけて第２の凹部を形成するステップと、
(j) 前記第２の凹部下の前記半導体基板の上層部からエピタキシャル成長により、前記第２のチャネル領域に対し駆動能力を向上させる歪みを加える第２の歪み印加材料を含む第２のエピタキシャル成長領域を前記第２の凹部内に形成するステップとをさらに備え、
前記ステップ(f) は、前記ステップ(j) 後に実行され、前記第２のエピタキシャル成長領域に第２の導電型の不純物を導入して第２の導電型の第２のソース・ドレイン領域を形成するステップをさらに含む、
半導体装置の製造方法。
【請求項１７】
請求項１１あるいは請求項１２記載の半導体装置の製造方法であって、
前記半導体装置は第２の導電型の第２のＭＯＳトランジスタをさら有し、
前記ＳＯＩ構造は前記第１のＭＯＳ形成領域とは独立した前記第２のＭＯＳトランジスタ形成用の第２のＭＯＳ形成領域をさらに有し、
前記ステップ(b)は、前記第２のＭＯＳ形成領域における前記ＳＯＩ層の表面上に第２のゲート酸化膜及び前記第２のゲート酸化膜上の第２のゲート電極を選択的に形成するステップをさらに含み、前記第２のゲート電極下における前記ＳＯＩ層の上層部が第２のチャネル領域として規定され、
前記ステップ(c) は、前記第２のゲート電極の側面に第２のサイドウォールを形成するステップをさらに含み、
前記ステップ(f) は、前記第２のゲート電極及び前記サイドウォールをマスクとして、前記ＳＯＩ層に第２の導電型の不純物を導入して第２のソース・ドレイン領域を形成するステップをさらに含む、
半導体装置の製造方法。
【請求項１８】
請求項１５ないし請求項１７記載のうち、いずれか１項に記載の半導体装置の製造方法であって、
(k) 前記ステップ(a) 後、前記ステップ(b) 前に実行され、前記第２のＭＯＳ形成領域において前記埋め込み絶縁膜を挟んで少なくとも前記第２のチャネル領域に対向する前記半導体基板の上層部に第１の導電型の不純物を導入して第１の導電型の第２の拡散領域を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項１９】
請求項１５ないし請求項１８のうち、いずれか１項に記載の半導体装置の製造方法であって、
(l) 前記ステップ(f) 後に実行され、前記第１及び第２のＭＯＳ形成領域における前記第１及び第２のＭＯＳトランジスタ上に前記第１のチャネル領域に対し駆動能力を向上させる歪みを加えるストレス印加膜を形成するステップさらに備える、
半導体装置の製造方法。
【請求項２０】
請求項１５ないし請求項１８のうち、いずれか１項に記載の半導体装置の製造方法であって、
(l-1) 前記ステップ(f) 後に実行され、前記第１のＭＯＳ形成領域における前記第１のＭＯＳトランジスタ上に前記第１のチャネル領域に対し駆動能力を向上させる歪みを加える第１のストレス印加膜を形成するステップと、
(l-2) 前記ステップ(f) 後に実行され、前記第２のＭＯＳ形成領域における前記第２のＭＯＳトランジスタ上に前記第２のチャネル領域に対し駆動能力を向上させる歪みを加える第２のストレス印加膜を形成するステップとをさらに備える、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ(Silicon on Insulator)基板に形成されるＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
ＳＯＩデバイスは、低消費電力、高速動作やラッチアップフリーなどの多くの優れた特性が知られている。特に、完全空乏型ＳＯＩデバイス（オン時に、チャネル下のＳＯＩ層（ボディ領域）が完全に空乏化するＭＯＳトランジスタ等）では、ＳＯＩ層の不純物濃度を低く保つことができるため、65nm世代以降で顕在化してきた不純物揺らぎに起因した閾値電圧のバラツキも小さくできるという利点を有する。このようなＳＯＩデバイスは、例えば、特許文献１や非特許文献１に開示されている。
【０００６】
一方、ＣＭＯＳデバイスの高性能化技術として、歪み技術がある。これは、歪み応力による移動度の向上を図るもので、結果として、デバイスの高駆動能力化が可能になる。歪み印加技術は大別して、２種類存在する。一つは、ＳｉＮのライナー膜の応力を利用するものであり、もう一方は、ソース・ドレイン領域をリセスしてＳｉＧｅなどのシリコン（Ｓｉ）と格子定数の異なる材料を選択エピ成長させ、格子ひずみにより発生する歪み応力を利用するものである。これらの歪み技術のどちらか、もしくは両者を組み合わせて利用する。特に、65nm世代以降のＣＭＯＳデバイスでは、単なるデバイス微細化による高駆動能力化が困難であるため、歪技術の適用は重要となっている。
【０００７】
図３８は従来の完全空乏型ＳＯＩデバイスであるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【０００８】
同図に示すように、半導体基板１、埋め込み酸化膜４及び素子間分離絶縁膜２からなるＳＯＩ構造において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し半導体基板１の一部にかけて形成される素子間分離絶縁膜２，２により素子分離されてＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２が設けられる。これらＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２にＮＭＯＳトランジスタＱ３０及びＰＭＯＳトランジスタＱ４０が形成される。
【０００９】
まず、ＮＭＯＳトランジスタＱ３０について説明する。ＮＭＯＳ形成領域Ａ１のＳＯＩ層３に選択的にソース・ドレイン領域５５，５５が形成され、Ｎ型のソース・ドレイン領域５５，５５間のＳＯＩ層３の上層部であるチャネル領域５４上にゲート酸化膜５１を介してゲート電極５２が形成される。ゲート電極５２の側面にはサイドウォール５３が形成される。また、ソース・ドレイン領域５５の上層部はＮｉシリサイド領域５７となっている。そして、埋め込み酸化膜４を挟んでチャネル領域５４及びソース・ドレイン領域５５，５５下の半導体基板１の上層部にＰ型の閾値電圧制御拡散層５８が形成される。このように、ＮＭＯＳ形成領域Ａ１において、チャネル領域５４、ソース・ドレイン領域５５、ゲート酸化膜５１、及びゲート電極５２等を主要構成としたＮＭＯＳトランジスタＱ３０が形成される。
【００１０】
次に、ＰＭＯＳトランジスタＱ４０について説明する。ＰＭＯＳ形成領域Ａ２のＳＯＩ層３に選択的にソース・ドレイン領域６５，６５が形成され、Ｐ型のソース・ドレイン領域６５，６５間のＳＯＩ層３の上層部であるチャネル領域６４上にゲート酸化膜６１を介してゲート電極６２が形成される。ゲート電極６２の側面にはサイドウォール６３が形成される。また、ソース・ドレイン領域６５の上層部はＮｉシリサイド領域６７となっている。そして、埋め込み酸化膜４を挟んでチャネル領域６４及びソース・ドレイン領域６５，６５下の半導体基板１の上層部にＮ型の閾値電圧制御拡散層６８が形成される。このように、ＰＭＯＳ形成領域Ａ２において、チャネル領域６４、ソース・ドレイン領域６５、ゲート酸化膜６１、及びゲート電極６２等を主要構成としたＰＭＯＳトランジスタＱ４０が形成される。
【００１１】
【特許文献１】特開２００５−２５１７７６号公報
【非特許文献１】R.Tsuchiya et al.,"Silicon on Thin BOX:A New Paradigm of The ＣＭＯＳFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control" IEDM Tech., p.631(2004)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図３８で示したような半導体装置において完全空乏型でデバイス動作させるためには、ＳＯＩ層３を薄膜化する必要がある。具体的には、ＳＯＩ層３はおよそゲート長の１／３に程度まで薄膜化しなければならない。つまり、65nm世代以降ではＳＯＩ層３は20nm以下に薄膜化しなければならないことになる。その結果、ＳＯＩ層３の膜厚が薄いため、ソース・ドレイン領域をリセスして、ＳｉＧｅなどを選択エピ成長させることが困難になる。
【００１３】
このように、完全空乏型ＳＯＩデバイスの場合、低消費電力、高速動作、および低閾値電圧バラツキ特性（閾値電圧のバラツキが小さい）等、優れた特性を有するものの、ＳＯＩ層の薄膜化に伴い歪み印加技術を適用することが非常に困難であるという問題点があった。
【００１４】
この発明は上記問題点を解決するためになされたもので、ＳＯＩ構造にＭＯＳトランジスタが形成される半導体装置において、ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１５】
この発明の一実施の形態によれば、ＳＯＩ構造に形成されるＭＯＳトランジスタにおいて、チャネル領域に対し駆動能力を向上させる歪みを加えるソース・ドレイン領域を埋め込み酸化膜を除去して形成している。
【発明の効果】
【００１６】
この実施の形態によれば、チャネル領域に対し駆動能力を向上させる歪みを加えるソース・ドレイン領域を形成することにより、歪み印加技術の適用によるＭＯＳトランジスタの高駆動能力化を図ることができる。さらに、ソース・ドレイン領域を埋め込み酸化膜を除去して形成する分、より駆動能力を高めることができる。その結果、ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【００１８】
同図に示すように、半導体基板１、埋め込み酸化膜４及び素子間分離絶縁膜２からなるＳＯＩ構造において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し半導体基板１の一部にかけて形成される素子間分離絶縁膜２，２により素子分離されて互いに独立したＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２が設けられる。これらＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２にＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１が形成される。
【００１９】
まず、ＮＭＯＳトランジスタＱ１１について説明する。ＮＭＯＳ形成領域Ａ１のＳＯＩ層３に選択的にＮ型のソース・ドレイン領域１５，１５が形成される。ソース・ドレイン領域１５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層１８に達している。さらに、ＳＯＩ層３内において、このソース・ドレイン領域１５，１５にチャネル方向に隣接してエクステンション領域１６，１６が形成される。
【００２０】
エクステンション領域１６，１６間のＳＯＩ層３の上層部であるチャネル領域１４上にゲート酸化膜１１を介して全面シリサイド化したゲート電極１２が形成される。ゲート電極１２の側面にはサイドウォール１３が形成される。また、ソース・ドレイン領域１５の上層部はＮｉシリサイド領域１７となっている。
【００２１】
そして、ＮＭＯＳ形成領域Ａ１において、埋め込み酸化膜４及びソース・ドレイン領域１５下の半導体基板１の上層部にＰ型の閾値電圧制御拡散層１８が形成される。すなわち、閾値電圧制御拡散層１８は、埋め込み酸化膜４を挟んでチャネル領域１４及びエクステンション領域１６，１６に対向する領域を含む半導体基板１の上層部に形成される。
【００２２】
このように、ＮＭＯＳ形成領域Ａ１において、チャネル領域１４、ソース・ドレイン領域１５、エクステンション領域１６、ゲート酸化膜１１、及びゲート電極１２等を主要構成としたＮＭＯＳトランジスタＱ１１が形成される。
【００２３】
次に、ＰＭＯＳトランジスタＱ２１について説明する。ＰＭＯＳ形成領域Ａ２のＳＯＩ層３に選択的にＰ型のソース・ドレイン領域２５，２５が形成される。ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達している。さらに、ＳＯＩ層３内において、このソース・ドレイン領域２５，２５にチャネル方向に隣接してエクステンション領域２６，２６が形成される。
【００２４】
エクステンション領域２６，２６間のＳＯＩ層３の上層部であるチャネル領域２４上にゲート酸化膜２１を介して全面シリサイド化したゲート電極２２が形成される。ゲート電極２２の側面にはサイドウォール２３が形成される。また、ソース・ドレイン領域２５の上層部はＮｉシリサイド領域２７となっている。
【００２５】
そして、ＰＭＯＳ形成領域Ａ２において、埋め込み酸化膜４及びソース・ドレイン領域１５下における半導体基板１の上層部にＰ型の閾値電圧制御拡散層２８が形成される。すなわち、閾値電圧制御拡散層２８は、埋め込み酸化膜４を挟んでチャネル領域２４及びエクステンション領域２６，２６に対向する領域を含む半導体基板１の上層部に形成される。
【００２６】
このように、ＰＭＯＳ形成領域Ａ２において、チャネル領域２４、ソース・ドレイン領域２５エクステンション領域２６、ゲート酸化膜２１、及びゲート電極２２等を主要構成としたＰＭＯＳトランジスタＱ２１が形成される。
【００２７】
図２〜図１４は実施の形態１の半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１の製造方法の説明を行う。
【００２８】
まず、図２に示すように、半導体基板１、埋め込み酸化膜４及びシリコンを構成材料とするＳＯＩ層３の積層構造からなるＳＯＩ基板（ＳＯＩ構造）を準備する。
【００２９】
次に、図３に示すように、全面にシリコン酸化膜（ＳｉＯ2）５を形成後、さらに、シリコン酸化膜５上にシリコン窒化膜（ＳｉＮ）６を形成する。
【００３０】
その後、図４に示すように、パターニングされたシリコン窒化膜６（図示せず）をマスクとして、所望領域の埋め込み酸化膜４および半導体基板１の上層部の一部を除去し、ＳＴＩ(Shallow Trench Isolation)となる素子間分離絶縁膜２，２を選択的に形成する。その結果、素子間分離絶縁膜２，２間において素子分離されたＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２が規定される。その後、パターニングされたシリコン窒化膜６は除去される。
【００３１】
その後、図５に示すように、ＮＭＯＳ形成領域Ａ１において、シリコン酸化膜５、ＳＯＩ層３、及び埋め込み酸化膜４を介したイオン注入等により、埋め込み酸化膜４下の半導体基板１の上層部にＰ型の不純物を導入してＰ型の閾値電圧制御拡散層１８を形成する。同様にして、ＰＭＯＳ形成領域Ａ２において、シリコン酸化膜５、ＳＯＩ層３、及び埋め込み酸化膜４を介したイオン注入等により、埋め込み酸化膜４下の半導体基板１の上層部にＮ型の不純物を導入してＮ型の閾値電圧制御拡散層２８を形成する。
【００３２】
そして、図６に示すように、シリコン酸化膜５を除去後、ＮＭＯＳ形成領域Ａ１におけるＳＯＩ層３上にゲート酸化膜１１、ゲート電極１２及びゲート保護膜３２の積層構造からなるＮＭＯＳ用ゲート構造を選択的に形成する。同様にして、ＰＭＯＳ形成領域Ａ２におけるＳＯＩ層３上にゲート酸化膜２１、ゲート電極２２及びゲート保護膜４２の積層構造からなるＰＭＯＳ用ゲート構造を選択的に形成する。なお、ゲート酸化膜１１（１２）材料としては、ＳｉＯＮやHigh-Kな酸化膜が考えられる。
【００３３】
その後、図７に示すように、ＮＭＯＳ用及びＰＭＯＳ用ゲート構造の側面にサイドスペーサ３３及び４３を形成する。その後、ＮＭＯＳ形成領域Ａ１において、ＮＭＯＳ用ゲート電極及びサイドスペーサ３３をマスクとして、イオン注入等によりＮ型の不純物をＳＯＩ層３内に導入してＮ型のエクステンション領域１６を形成する。同様にして、ＰＭＯＳ形成領域Ａ２において、ＰＭＯＳ用ゲート電極及びサイドスペーサ４３をマスクとして、イオン注入等によりＰ型の不純物をＳＯＩ層３内に導入してＰ型のエクステンション領域２６を形成する。
【００３４】
さらに、図８に示すように、サイドスペーサ３３を含むＮＭＯＳ用ゲート構造の側面にシリコン酸化膜１３ａ及びシリコン窒化膜１３ｂからなるサイドウォール１３を形成し、サイドスペーサ４３を含むＰＭＯＳ用ゲート構造の側面にシリコン酸化膜２３ａ及びシリコン窒化膜２３ｂからなるサイドウォール２３を形成する。
【００３５】
そして、図９に示すように、ＰＭＯＳ形成領域Ａ２をシリコン酸化膜４８によって覆い、かつ、ＮＭＯＳ形成領域Ａ１を露出させた状態で、ＮＭＯＳ用ゲート構造、サイドスペーサ３３及びサイドウォール１３をマスクとして、エッチング等によりＳＯＩ層３を除去して埋め込み酸化膜４の表面を露出させる。さらに、ドライエッチングあるいはウェットエッチングを用いて埋め込み酸化膜４をも除去し半導体基板１（閾値電圧制御拡散層１８）の表面を露出させる。その結果、ＮＭＯＳ形成領域Ａ１において、ＳＯＩ層３及び埋め込み酸化膜４を貫通した凹部３４を得ることができる。
【００３６】
その後、図１０に示すように、シリコン酸化膜４８の除去後、シリコン（チャネル領域を形成する材質）よりも格子定数の小さい材料、例えばＳｉＣを、露出した半導体基板１の表面における単結晶Ｓｉをシードとして選択エピタキシャル成長させることにより、凹部３４内を含む領域にＳｉＣエピタキシャル成長領域３５を形成する。ＳｉＣは、エクステンション領域１６，１６間のＳＯＩ層３の表面であるチャネル領域１４に対し駆動能力を向上させる引っ張り歪みを加える第１の歪み印加材料として働く。
【００３７】
そして、図１１に示すように、ＮＭＯＳ形成領域Ａ１をシリコン酸化膜３８によって覆い、かつ、ＰＭＯＳ形成領域Ａ２を露出させた状態で、ＰＭＯＳ用ゲート構造、サイドスペーサ４３及びサイドウォール２３をマスクとして、エッチング等によりＳＯＩ層３を除去して埋め込み酸化膜４の表面を露出させる。さらに、ドライエッチングあるいはウェットエッチングを用いて埋め込み酸化膜４をも除去し半導体基板１（閾値電圧制御拡散層２８）の表面を露出させる。その結果、ＰＭＯＳ形成領域Ａ２において、ＳＯＩ層３及び埋め込み酸化膜４を貫通した凹部４４を得ることができる。
【００３８】
その後、図１２に示すように、シリコン酸化膜３８の除去後、シリコン（チャネル領域形成材料）よりも格子定数の大きい材料、例えばＳｉＧｅを、露出した半導体基板１の表面における単結晶Ｓｉをシードとして選択エピタキシャル成長させることにより、凹部４４内を含む領域にＳｉＧｅエピタキシャル成長領域４５を形成する。ＳｉＧｅは、エクステンション領域２６，２６間のＳＯＩ層３の表面であるチャネル領域２４に対し駆動能力を向上させる圧縮歪みを加える第１の歪み印加材料として働く。
【００３９】
次に、図１３に示すように、ＮＭＯＳ形成領域Ａ１におけるＳｉＣエピタキシャル成長領域３５に対し選択的にＮ型の不純物を導入することによりＮ型のソース・ドレイン領域１５を形成する。同様にしてＰＭＯＳ形成領域Ａ２におけるＳｉＧｅエピタキシャル成長領域４５に対して選択的にＰ型の不純物を導入することによりＰ型のソース・ドレイン領域２５を形成する。その後、ＲＴＡ(Rapid Thermal Annealing ）等のアニール処理を行う。
【００４０】
そして、図１４に示すように、ゲート保護膜３２及び４２の除去後、ＮＭＯＳ形成領域Ａ１において、ソース・ドレイン領域１５の上層部及びゲート電極１２をシリサイド化してＮｉシリサイド領域１７及び全面シリサイド化したゲート電極１２を形成する。同様にして、ＰＭＯＳ形成領域Ａ２において、ソース・ドレイン領域２５の上層部及びゲート電極２２をシリサイド化してＮｉシリサイド領域２７及び全面シリサイド化したゲート電極２２を形成する。
【００４１】
その結果、図１で示した実施の形態１の半導体装置が製造される。なお、図１においては、図１４で示したサイドスペーサ３３，４３，シリコン酸化膜１３ａ，２３ａ及びシリコン窒化膜１３ｂ，２３ｂをまとめてサイドウォール１３として示している。
【００４２】
なお、ゲート電極１２及びゲート電極２２をそれぞれＦＵＳＩゲート（FUSI：FUlly SIlicided gate）構造とすることにより、閾値電圧を上げることによるオフリーク電流抑制効果を図ることができる。
【００４３】
このように、実施の形態１の半導体装置は、ＮＭＯＳ形成領域Ａ１にチャネル領域１４に対し引っ張り歪みを有するソース・ドレイン領域１５が形成され、ＰＭＯＳ形成領域Ａ２にチャネル領域１４に対し圧縮歪みを有するソース・ドレイン領域２５が形成される。したがって、ＮＭＯＳトランジスタＱ１１には引っ張り歪みを、ＰＭＯＳトランジスタＱ２１には圧縮歪みを印加することができるため、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１をともに高駆動能力化を図ることができる効果を奏する。
【００４４】
この際、ソース・ドレイン領域１５及び２５を埋め込み酸化膜４を貫通して形成しているため、ＳＯＩ層３及び埋め込み酸化膜４の膜厚分の形成深さを得ることができ、埋め込み酸化膜４の膜厚分、印加する応力（歪み）の増大を図ることができる。その結果、ＳＯＩ層３の薄膜化によっても、半導体基板１（閾値電圧制御拡散層１８，２８）の表面から選択エピタキシャル成長により、高駆動能力化が可能なソース・ドレイン領域を有するＭＯＳトランジスタを形成することができる。
【００４５】
さらに、実施の形態１においては、ゲート電極１２（２２）の下方には、局所的に埋め込み酸化膜４が存在し、完全空乏型ＳＯＩ構造となり、かつ、閾値電圧制御拡散層１８（２８）の存在により疑似ダブルゲート構造となるため、短チャネル特性にも優れるという効果を奏する。
【００４６】
なお、擬似ダブルゲート構造とは、ゲート電極１２（２２）に加え、閾値電圧制御拡散層１８（２８）及びその上の埋め込み酸化膜４とが擬似ゲート電極、擬似ゲート絶縁膜として機能することによる構造を意味する。
【００４７】
また、本実施の形態においては、図１３で示すソース・ドレイン領域形成時に行われる拡散処理によって、ソース・ドレイン領域１５（２５）と半導体基板１とのＰＮ接合部は基板内に設けられることになる。したがって、仮にエピタキシャル成長領域３５（４５）に積層欠陥が発生したとしても、選択エピ成長時の欠陥に起因した接合リークが発生することは無い。
【００４８】
このように、実施の形態１の半導体装置は、デバイス微細化と高性能化の両立が可能になる効果を奏する。
【００４９】
なお、上述した実施の形態１の半導体装置の製造方法では、ノンドープのＳｉＣエピタキシャル成長領域３５及びＳｉＧｅエピタキシャル成長領域４５を選択エピタキシャル成長させた後（図９〜図１２参照）、その領域３５，４５にイオン注入等によって不純物を導入することによりソース・ドレイン領域１５及び２５を形成している（図１３参照）。
【００５０】
上記方法以外に、ドープドＳｉＣおよびドープドＳｉＧｅの選択エピタキシャル成長を用いて、エピタキシャル成長時に直接ソース・ドレイン領域１５及び２５を形成する態様も考えられる。
【００５１】
＜実施の形態２＞
図１５はこの発明の実施の形態２であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【００５２】
同図に示すように、半導体基板１、埋め込み酸化膜４及び素子間分離絶縁膜２からなるＳＯＩ構造において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し半導体基板１の一部にかけて形成される素子間分離絶縁膜２，２により素子分離されて互いに独立したＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２が設けられる。これらＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２にＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ２２が形成される。
【００５３】
まず、ＮＭＯＳトランジスタＱ１２について説明する。ＮＭＯＳ形成領域Ａ１のＳＯＩ層３に選択的にＮ型のソース・ドレイン領域１９，１９が形成される。ソース・ドレイン領域１９は埋め込み酸化膜４を貫通し、さらに、半導体基板１の閾値電圧制御拡散層１８の一部にかけて形成されている。そして、ＳＯＩ層３内において、このソース・ドレイン領域１９，１９にチャネル方向に隣接してエクステンション領域１６，１６が形成される。
【００５４】
エクステンション領域１６，１６間のＳＯＩ層３の上層部であるＰ型のチャネル領域１４上にゲート酸化膜１１を介して全面シリサイド化したゲート電極１２が形成される。ゲート電極１２の側面にはサイドウォール１３が形成される。また、ソース・ドレイン領域１９の上層部はＮｉシリサイド領域１７となっている。
【００５５】
そして、ＮＭＯＳ形成領域Ａ１において埋め込み酸化膜４及びソース・ドレイン領域１９，１９下に位置する半導体基板１の上層部にＰ型の閾値電圧制御拡散層１８が形成される。すなわち、閾値電圧制御拡散層１８は、埋め込み酸化膜４を挟んでチャネル領域１４及びエクステンション領域１６，１６と対向する領域を含む半導体基板１の上層部に形成される。
【００５６】
このように、ＮＭＯＳ形成領域Ａ１において、チャネル領域１４、エクステンション領域１６、ソース・ドレイン領域１９、ゲート酸化膜１１、及びゲート電極１２等を主要構成としたＮＭＯＳトランジスタＱ１２が形成される。
【００５７】
次に、ＰＭＯＳトランジスタＱ２２について説明する。ＰＭＯＳ形成領域Ａ２のＳＯＩ層３に選択的にＰ型のソース・ドレイン領域２９，２９が形成される。ソース・ドレイン領域２９は埋め込み酸化膜４を貫通し、さらに、半導体基板１の閾値電圧制御拡散層２８の一部にかけて形成されている。そして、ＳＯＩ層３内において、このソース・ドレイン領域２９，２９にチャネル方向に隣接してエクステンション領域２６，２６が形成される。
【００５８】
エクステンション領域２６，２６間のＳＯＩ層３の上層部であるチャネル領域２４上にゲート酸化膜２１を介して全面シリサイド化したゲート電極２２が形成される。ゲート電極２２の側面にはサイドウォール２３が形成される。また、ソース・ドレイン領域２９の上層部はＮｉシリサイド領域２７となっている。
【００５９】
そして、ＰＭＯＳ形成領域Ａ２において、埋め込み酸化膜４及びソース・ドレイン領域２９，２９下の半導体基板１の上層部にＰ型の閾値電圧制御拡散層２８が形成される。すなわち、閾値電圧制御拡散層２８は埋め込み酸化膜４を挟んでチャネル領域２４及びエクステンション領域２６，２６に対向する領域を含む半導体基板１の上層部に形成される。
【００６０】
このように、ＰＭＯＳ形成領域Ａ２において、チャネル領域２４、エクステンション領域２６、ソース・ドレイン領域２９、ゲート酸化膜２１、及びゲート電極２２等を主要構成としたＰＭＯＳトランジスタＱ２２が形成される。
【００６１】
図１６〜図２１は実施の形態２の半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態２の製造方法の説明を行う。
【００６２】
まず、図２〜図８で示した実施の形態１の同様の製造工程を経た後、図１６に示すように、ＰＭＯＳ形成領域Ａ２をシリコン酸化膜４８によって覆い、かつ、ＮＭＯＳ形成領域Ａ１を露出させた状態で、ＮＭＯＳ用ゲート構造（１１，１２，３２）、サイドスペーサ３３及びサイドウォール１３をマスクとして、エッチング等によりＳＯＩ層３を除去して埋め込み酸化膜４の表面を露出させる。さらに、ドライエッチングあるいはウェットエッチングを用いて埋め込み酸化膜４をも除去し半導体基板１（閾値電圧制御拡散層１８）の表面を露出させる。その後、さらに、露出した半導体基板１の上層部の一部をエッチング等により除去する。
【００６３】
その結果、ＮＭＯＳ形成領域Ａ１において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し、さらに半導体基板１の上層部の一部にかけて凹部３６を得ることができる。
【００６４】
その後、図１７に示すように、シリコンよりも格子定数の小さい材料、例えばＳｉＣを、露出した半導体基板１の表面における単結晶Ｓｉをシードとして選択エピタキシャル成長させることにより、凹部３６内を含む領域にＳｉＣエピタキシャル成長領域３７を形成する。
【００６５】
そして、図１８に示すように、ＮＭＯＳ形成領域Ａ１をシリコン酸化膜３８によって覆い、かつ、ＰＭＯＳ形成領域Ａ２を露出させた状態で、ＰＭＯＳ用ゲート構造、サイドスペーサ４３及びサイドウォール２３をマスクとして、エッチング等によりＳＯＩ層３を除去して埋め込み酸化膜４の表面を露出させる。さらに、ドライエッチングあるいはウェットエッチングを用いて埋め込み酸化膜４をも除去し半導体基板１（閾値電圧制御拡散層２８）の表面を露出させる。その後、さらに、露出した半導体基板１の上層部の一部をエッチング等により除去する。
【００６６】
その結果、ＰＭＯＳ形成領域Ａ２において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し、さらに半導体基板１の上層部の一部にかけて凹部４６を得ることができる。
【００６７】
その後、図１９に示すように、シリコンよりも格子定数の大きい材料、例えばＳｉＧｅを、露出した半導体基板１の表面における単結晶Ｓｉをシードとして選択エピタキシャル成長させることにより、凹部４６内を含む領域にＳｉＧｅエピタキシャル成長領域４７を形成する。
【００６８】
次に、図２０に示すように、ＮＭＯＳ形成領域Ａ１におけるＳｉＣエピタキシャル成長領域３７に対し選択的にＮ型の不純物を導入することによりＮ型のソース・ドレイン領域１９を形成する。同様にしてＰＭＯＳ形成領域Ａ２におけるＳｉＧｅエピタキシャル成長領域４７に対して選択的にＰ型の不純物を導入することによりＰ型のソース・ドレイン領域２９を形成する。その後、ＲＴＡ等のアニール処理を行う。
【００６９】
そして、図２１に示すように、ゲート保護膜３２及び４２の除去後、ＮＭＯＳ形成領域Ａ１において、ソース・ドレイン領域１９の上層部及びゲート電極１２をシリサイド化してＮｉシリサイド領域１７及び全面シリサイド化したゲート電極１２を形成する。同様にして、ＰＭＯＳ形成領域Ａ２において、ソース・ドレイン領域２９の上層部及びゲート電極２２をシリサイド化してＮｉシリサイド領域２７及び全面シリサイド化したゲート電極２２を形成する。その結果、図１５で示した実施の形態２の半導体装置が製造される。なお、図１５においては、図２１で示したサイドスペーサ３３，４３，シリコン酸化膜１３ａ，２３ａ及びシリコン窒化膜１３ｂ，２３ｂをまとめてサイドウォール１３及び２３として示している。
【００７０】
このように、実施の形態２の半導体装置は、ＮＭＯＳ形成領域Ａ１にチャネル領域１４に対し引っ張り歪みを有するソース・ドレイン領域１９が形成され、ＰＭＯＳ形成領域Ａ２にチャネル領域２４に対し圧縮歪みを有するソース・ドレイン領域２９が形成される。したがって、実施の形態１と同様、ＮＭＯＳトランジスタＱ１２には引っ張り歪みを、ＰＭＯＳトランジスタＱ２２には圧縮歪みを印加することができるため、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ２２をともに高駆動能力化を図ることができる効果を奏する。
【００７１】
この際、ソース・ドレイン領域１９及び２９を埋め込み酸化膜４を貫通し、かつ半導体基板１の上層部の一部にかけて形成しているため、ＳＯＩ層３及び埋め込み酸化膜４の膜厚並びに半導体基板１の上層部の一部の除去量（半導体除去量）分の形成深さを得ることができ、埋め込み酸化膜４の膜厚及び上記半導体除去量分、印加する応力（歪み）の増大を図ることができる。その結果、ＳＯＩ層３の薄膜化によっても、半導体基板１（閾値電圧制御拡散層１８，２８）の表面から選択エピタキシャル成長により、実施の形態１以上に高駆動能力化が可能なソース・ドレイン領域を有するＭＯＳトランジスタを形成することができる。
【００７２】
さらに、実施の形態２においては、ゲート電極１２（２２）の下方には、局所的に埋め込み酸化膜４が存在し、完全空乏型ＳＯＩ構造となり、実施の形態１と同様、閾値電圧制御拡散層１８（２８）の存在により疑似ダブルゲート構造となるため、短チャネル特性にも優れるという効果を奏する。
【００７３】
また、実施の形態２おいても、実施の形態１と同様、ＳｉＣエピタキシャル成長領域３７及びＳｉＧｅエピタキシャル成長領域４７の形成時の欠陥に起因した接合リークが発生することは無い。
【００７４】
このように、実施の形態２の半導体装置は、デバイス微細化と高性能化の両立が可能になる効果を奏する。
【００７５】
なお、上述した実施の形態２の半導体装置の製造方法では、ノンドープのＳｉＣエピタキシャル成長領域３７及びＳｉＧｅエピタキシャル成長領域４７を選択エピタキシャル成長させた後（図１６〜図１９参照）、その領域３７，４７にイオン注入等に不純物を導入することによりソース・ドレイン領域１９及び２９を形成している（図２０参照）。
【００７６】
上記方法以外に、ドープドＳｉＣおよびドープドＳｉＧｅの選択エピタキシャル成長を用いて、エピタキシャル成長時に直接ソース・ドレイン領域１９及び２９を形成する態様も考えられる。
【００７７】
＜実施の形態３＞
図２２はこの発明の実施の形態３であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【００７８】
同図に示すように、半導体基板１、埋め込み酸化膜４及び素子間分離絶縁膜２からなるＳＯＩ構造において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し半導体基板１の一部にかけて形成される素子間分離絶縁膜２，２により素子分離されて互いに独立したＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２が設けられる。これらＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２にＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ４１が形成される。
【００７９】
なお、ＮＭＯＳトランジスタＱ１２の構造のついては、図１５で示した実施の形態１のＮＭＯＳトランジスタＱ１２と同様であるため、同一符号を付して説明を適宜省略する。
【００８０】
ＰＭＯＳトランジスタＱ４１について説明する。ＰＭＯＳ形成領域Ａ２のＳＯＩ層３内に選択的にＰ型のソース・ドレイン領域６５，６５が形成され、ソース・ドレイン領域６５，６５にチャネル方向に隣接してエクステンション領域６６，６６が形成される。
【００８１】
エクステンション領域６６，６６間のＳＯＩ層３の上層部であるチャネル領域２４上にゲート酸化膜２１を介して全面シリサイド化したゲート電極２２が形成される。ゲート電極２２の側面にはサイドウォール２３が形成される。また、ソース・ドレイン領域６５の上層部はＮｉシリサイド領域６７となっている。
【００８２】
そして、チャネル領域６４及びソース・ドレイン領域６５，６５下の半導体基板１の上層部にＮ型の閾値電圧制御拡散層２８が形成される。このように、ＰＭＯＳ形成領域Ａ２において、チャネル領域６４、ソース・ドレイン領域６５、エクステンション領域６６、ゲート酸化膜２１、及びゲート電極２２等を主要構成としたＰＭＯＳトランジスタＱ４１が形成される。
【００８３】
図２３〜図２８は実施の形態３の半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態３の製造方法の説明を行う。
【００８４】
まず、図２〜図８で示した実施の形態１の同様の製造工程を経た後、図２３に示すように、ＰＭＯＳ形成領域Ａ２をシリコン酸化膜４８によって覆い、かつ、ＮＭＯＳ形成領域Ａ１を露出させた状態で、ＮＭＯＳ用ゲート構造、サイドスペーサ３３及びサイドウォール１３をマスクとして、エッチング等によりＳＯＩ層３を除去して埋め込み酸化膜４の表面を露出させる。さらに、ドライエッチングあるいはウェットエッチングを用いて埋め込み酸化膜４をも除去し半導体基板１（閾値電圧制御拡散層１８）の表面を露出させる。その後、さらに、露出した半導体基板１の上層部の一部をエッチング等により除去する。
【００８５】
その結果、ＮＭＯＳ形成領域Ａ１において、ＳＯＩ層３及び埋め込み酸化膜４を貫通し、さらに半導体基板１の上層部の一部にかけて凹部３６を得ることができる。
【００８６】
その後、図２４に示すように、シリコンよりも格子定数の小さい材料、例えばＳｉＣを、露出した半導体基板１の表面における単結晶Ｓｉをシードとして選択エピタキシャル成長させることにより、凹部３６内を含む領域にＳｉＣエピタキシャル成長領域３７を形成する。
【００８７】
そして、図２５に示すように、ＮＭＯＳ形成領域Ａ１をシリコン酸化膜３８によって覆い、ＰＭＯＳ形成領域Ａ２におけるエクステンション領域２６を露出させる。
【００８８】
その後、図２６に示すように、露出したエクステンション領域２６から選択エピタキシャル成長させることにより、エクステンション領域２６上にＳｉエピタキシャル成長領域６８を形成する。
【００８９】
次に、図２７に示すように、ＮＭＯＳ形成領域Ａ１におけるＳｉＣエピタキシャル成長領域３７に対し選択的にＮ型の不純物を導入することによりＮ型のソース・ドレイン領域１９を形成する。同様にしてＰＭＯＳ形成領域Ａ２におけるＳｉエピタキシャル成長領域６９及びエクステンション領域２６の一部に対して選択的にＰ型の不純物を導入することによりＰ型のソース・ドレイン領域６５を形成する。その後、ＲＴＡ等のアニール処理を行う。
【００９０】
そして、図２８に示すように、ゲート保護膜３２及び４２の除去後、ＮＭＯＳ形成領域Ａ１において、ソース・ドレイン領域１９の上層部及びゲート電極１２をシリサイド化してＮｉシリサイド領域１７及び全面シリサイド化したゲート電極１２を形成する。同様にして、ＰＭＯＳ形成領域Ａ２において、ソース・ドレイン領域６５の上層部及びゲート電極２２をシリサイド化してＮｉシリサイド領域６７及び全面シリサイド化したゲート電極２２を形成する。その結果、図２２で示した実施の形態３の半導体装置が製造される。なお、図２２においては、図２８で示したサイドスペーサ３３，４３，シリコン酸化膜１３ａ，２３ａ及びシリコン窒化膜１３ｂ，２３ｂをまとめてサイドウォール１３及び２３として示している。
【００９１】
このように、実施の形態３の半導体装置は、ＮＭＯＳ形成領域Ａ１に引っ張り歪みを有するソース・ドレイン領域１９が形成される。したがって、ＮＭＯＳトランジスタＱ１２において、実施の形態１及び実施の形態２と同様、引っ張り歪みを印加することができるため、ＮＭＯＳトランジスタＱ１２の高駆動能力化を図ることができる効果を奏する。
【００９２】
一方、ＰＭＯＳトランジスタＱ４１は、高駆動能力を図るための歪み印加処理を施さないため、ＮＭＯＳトランジスタＱ１２に対して駆動能力が劣る。このため、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ４１でＣＭＯＳインバータを構成した場合、高いベータレシオ（β-ratio）化を図ることができるという効果を奏する。
【００９３】
ＮＭＯＳトランジスタＱ１２は、ソース・ドレイン領域１９を埋め込み酸化膜４を貫通し、かつ半導体基板１の上層部の一部にかけて形成されているため、ＳＯＩ層３及び埋め込み酸化膜４の膜厚並びに半導体基板１の上層部の一部の除去量（半導体除去量）分の形成深さを得ることができ、埋め込み酸化膜４の膜厚及び上記半導体除去量分、印加する応力（歪み）の増大を図ることができる。その結果、ＳＯＩ層３の薄膜化によっても、半導体基板１（閾値電圧制御拡散層１８）の表面から選択エピタキシャル成長により、実施の形態１以上に高駆動能力化が可能なソース・ドレイン領域を有するＮＭＯＳトランジスタＱ１２を形成することができる。
【００９４】
さらに、実施の形態３においても、ゲート電極１２（２２）の下方には、局所的に埋め込み酸化膜４が存在し、完全空乏型ＳＯＩ構造となり、実施の形態１及び実施の形態２と同様、疑似ダブルゲート構造となるため、短チャネル特性にも優れるという効果を奏する。
【００９５】
また、実施の形態３においても、実施の形態１及び実施の形態２と同様、ＳｉＣエピタキシャル成長領域３７の形成時の欠陥に起因した接合リークが発生することは無い。
【００９６】
このように、実施の形態３の半導体装置は、ＮＭＯＳトランジスタにおいてデバイス微細化と高性能化の両立が可能になる効果を奏する。
【００９７】
図２９は一般的なＳＲＡＭメモリセルを含むＳＲＡＭ回路部の構成を示す回路図である。同図に示すように、ＣＭＯＳ構成のインバータＧ１及びＧ２の交叉接続により、ＳＲＡＭメモリセル１０を構成している。
【００９８】
インバータＧ１は電源線Ｖdd，接地レベル線Ｖss間に直列に接続されたＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５２により構成される。ＰＭＯＳトランジスタＱ５１のゲート電極及びＮＭＯＳトランジスタＱ５２のゲート電極に共通に接続されるノードＮ１がインバータＧ１の入力部となり、ＰＭＯＳトランジスタＱ５１のドレインとＮＭＯＳトランジスタＱ５２とのドレインとの接続ノードであるノードＮ２がインバータＧ１の出力部となる。そして、ＰＭＯＳトランジスタＱ５１のゲート電極と基板電位（バックゲート電位）との間にキャパシタＣ５１が設けられ、ＮＭＯＳトランジスタＱ５２のゲート電極と基板電位との間にキャパシタＣ５２が設けられる。
【００９９】
一方、インバータＧ２は電源線Ｖdd，接地レベル線Ｖｓｓ間に直列に接続されたＰＭＯＳトランジスタＱ５３及びＮＭＯＳトランジスタＱ５４により構成される。ＰＭＯＳトランジスタＱ５３のゲート電極及びＮＭＯＳトランジスタＱ５４のゲート電極に共通に接続されるノードＮ３がインバータＧ２の入力部となり、ＰＭＯＳトランジスタＱ５３のドレインとＮＭＯＳトランジスタＱ５４とのドレインとの接続ノードであるノードＮ４がインバータＧ２の出力部となる。そして、ＰＭＯＳトランジスタＱ５３のゲート電極と基板電位との間にキャパシタＣ５３が設けられ、ＮＭＯＳトランジスタＱ５４のゲート電極と基板電位との間にキャパシタＣ５４が設けられる。
【０１００】
ＰＭＯＳトランジスタＱ５１，Ｑ５３は、ＳＲＡＭセル１０のデータ保持のために電荷を供給する負荷トランジスタとして機能し、ＮＭＯＳトランジスタＱ５２，Ｑ５４はＳＲＡＭセル１０のデータを保持するために記憶ノードであるノードＮ２，ノードＮ４を駆動する駆動トランジスタとして機能する。
【０１０１】
インバータＧ１のノードＮ２（出力部）とインバータＧ２のノードＮ３（入力部）とが接続され、インバータＧ１のノードＮ１（入力部）とインバータＧ２のノードＮ４（出力部）とが接続されることにより、インバータＧ１とインバータＧ２とが交叉接続される。
【０１０２】
ＳＲＡＭメモリセル１０のノードＮ２とビット線ＢＬ１との間にＮＭＯＳトランジスタＱ５５が介挿され、ＮＭＯＳトランジスタＱ５５のゲート電極がワード線ＷＬに接続される。また、ＳＲＡＭメモリセル１０のノードＮ４とビット線ＢＬ２との間にＮＭＯＳトランジスタＱ５６が介挿され、ＮＭＯＳトランジスタＱ５６のゲート電極がワード線ＷＬに接続される。そして、ＮＭＯＳトランジスタＱ５５の基板電位と接地レベル線Ｖssとの間にキャパシタＣ５５が設けられ、ＮＭＯＳトランジスタＱ５６の基板電位と接地レベル線Ｖssとの間にキャパシタＣ５６が設けられる。
【０１０３】
ＮＭＯＳトランジスタＱ５５，Ｑ５６はＳＲＡＭセル１０にアクセスするための転送トランジスタとして機能する。なお、電源線Ｖdd及び接地レベル線Ｖssに関し、例えば、電源線Ｖddに付与する電圧は１．２Ｖ、接地レベル線Ｖssに付与する電圧は０Ｖに設定される。
【０１０４】
図２９で示したＳＲＡＭ回路部内のＭＯＳトランジスタを実施の形態３の半導体装置のＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ４１によって構成する。すなわち、図２２で示したＰＭＯＳトランジスタＱ４１と等価な構造のＰＭＯＳトランジスタＱ５１，Ｑ５３と、図２２で示したＮＭＯＳトランジスタＱ１２と等価な構造のＮＭＯＳトランジスタＱ５２，Ｑ５４〜Ｑ５６とによってＳＲＡＭメモリセル１０を含むＳＲＡＭ回路部を構成する。なお、キャパシタＣ５１，Ｃ５３はＰＭＯＳ形成領域Ａ２におけるＳＯＩ層３、埋め込み酸化膜４および閾値電圧制御拡散層２８により構成され、Ｃ５２，Ｃ５４〜Ｃ５６はＮＭＯＳ形成領域Ａ１におけるＳＯＩ層３、埋め込み酸化膜４および閾値電圧制御拡散層１８により構成される。
【０１０５】
したがって、ＭＯＳトランジスタＱ５１〜Ｑ５６は完全空乏型ＳＯＩトランジスタ構造でかつ、擬似ダブルゲート構造を呈しており、キャパシタＣ５１〜Ｃ５６を介して基板電位が制御される。ＭＯＳトランジスタＱ５１〜Ｑ５４はゲート電極の電位によって基板電位を制御することにより、バルクＣＭＯＳトランジスタの基板電位を制御する場合と同様に閾値電圧Ｖthを制御することが可能である。
【０１０６】
上述のように、ＣＭＯＳ構成のインバータＧ１及びＧ２において、ＮＭＯＳトランジスタのみを高駆動能力化することにより、ＳＲＡＭメモリセル１０のＳＮＭ(Static Noise Margin）特性を向上させ、セルの安定動作を可能にする効果を奏する。
【０１０７】
なお、実施の形態３では、ＮＭＯＳトランジスタを実施の形態２と同様なＮＭＯＳトランジスタＱ１２を用いたが、ＮＭＯＳトランジスタＱ１２に替えて実施の形態１のＮＭＯＳトランジスタＱ１１を用いて、歪みを印加する構成も勿論可能である。
【０１０８】
また、実施の形態３とは導電型式を逆にしてＰＭＯＳトランジスタのみ高駆動能力化を図る態様も勿論、考えられる。
【０１０９】
＜実施の形態４＞
図３０はこの発明の実施の形態４であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【０１１０】
同図に示すように、ＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２を含む全面にシリコン窒化ライナー膜７が形成される。すなわち、ＮＭＯＳトランジスタＱ１１のゲート電極１２、サイドウォール１３（サイドスペーサ３３含む）及びＮｉシリサイド領域１７並びにＰＭＯＳトランジスタＱ２１のゲート電極２２、サイドウォール２３（サイドスペーサ４３含む）及びＮｉシリサイド領域２７上にシリコン窒化ライナー膜７が形成される。このシリコン窒化ライナー膜７はＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１それぞれのチャネル領域に対し引っ張り応力を印加する引っ張りストレス印加膜として機能する。なお、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１の構造については図１及び図１４で示した実施の形態１の構造と同様であるため、同一符号を付して説明を適宜省略する。
【０１１１】
このシリコン窒化ライナー膜７の製法としては、実施の形態１の製造方法によりＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１を完成した（図１，図１４参照）後に全面に形成する方法が考えられる。
【０１１２】
このように、チャネル領域１４に対し引っ張り応力を印加するシリコン窒化ライナー膜７を形成することにより、ＮＭＯＳトランジスタＱ１１の駆動能力をより一層高めることができる効果を奏する。
【０１１３】
なお、実施の形態４では、実施の形態１の半導体装置においてシリコン窒化ライナー膜７を形成する態様を示したが、同様にして、実施の形態２あるいは実施の形態３の半導体装置においてシリコン窒化ライナー膜７を形成する態様も考えられる。
【０１１４】
この場合、実施の形態２のＭＯＳトランジスタＱ１２，Ｑ２２（図１５，図２１参照）あるいは実施の形態３のＮＭＯＳトランジスタＱ１２，Ｑ４１（図２２，図２８参照）の完成後に、シリコン窒化ライナー膜７を形成することになる。
【０１１５】
＜実施の形態５＞
図３１はこの発明の実施の形態５であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【０１１６】
同図に示すように、ＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２を含む全面にシリコン窒化ライナー膜８が形成される。すなわち、ＮＭＯＳトランジスタＱ１１のゲート電極１２、サイドウォール１３及びＮｉシリサイド領域１７上並びにＰＭＯＳトランジスタＱ２１のゲート電極２２、サイドウォール２３及びＮｉシリサイド領域２７上にシリコン窒化ライナー膜８が形成される。このシリコン窒化ライナー膜８はＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１に圧縮応力を印加する圧縮ストレス印加膜として機能する。なお、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１の構造については図１及び図１４で示した実施の形態１の構造と同様であるため、同一符号を付して説明を適宜省略する。
【０１１７】
このシリコン窒化ライナー膜８の製法としては、実施の形態１の製造方法によりＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１を完成した（図１，図１４参照）後に全面に形成する方法が考えられる。
【０１１８】
このように、チャネル領域２４に対し圧縮応力を印加するシリコン窒化ライナー膜８を形成することにより、ＰＭＯＳトランジスタＱ２１の駆動能力をより一層高めることができる効果を奏する。
【０１１９】
なお、実施の形態５では、実施の形態１の半導体装置においてシリコン窒化ライナー膜８を形成する態様を示したが、同様にして、実施の形態２あるいは実施の形態３の半導体装置においてシリコン窒化ライナー膜８を形成する態様も考えられる。
【０１２０】
この場合、実施の形態２のＭＯＳトランジスタＱ１２，Ｑ２２（図１５，図２１参照）あるいは実施の形態３のＮＭＯＳトランジスタＱ１２，Ｑ４１（図２２，図２８参照）の完成後に、シリコン窒化ライナー膜８を形成することになる。
【０１２１】
＜実施の形態６＞
図３２はこの発明の実施の形態６であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【０１２２】
同図に示すように、ＮＭＯＳ形成領域Ａ１にシリコン窒化ライナー膜９ｐが形成され、ＰＭＯＳ形成領域Ａ２にシリコン窒化ライナー膜９ｃが形成される。すなわち、ＮＭＯＳトランジスタＱ１１のゲート電極１２、サイドウォール１３及びＮｉシリサイド領域１７上にシリコン窒化ライナー膜９ｐが形成され、ＰＭＯＳトランジスタＱ２１のゲート電極２２、サイドウォール２３及びＮｉシリサイド領域２７上にシリコン窒化ライナー膜９ｃが形成される。
【０１２３】
このシリコン窒化ライナー膜９ｐはＮＭＯＳトランジスタＱ１１のチャネル領域１４に対し引っ張り応力を印加する引っ張りストレス印加膜として機能し、シリコン窒化ライナー膜９ｃはＰＭＯＳトランジスタＱ２１のチャネル領域２４に対し圧縮応力を印加する圧縮ストレス印加膜として機能する。なお、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１の構造については図１及び図１４で示した実施の形態１の構造と同様であるため、同一符号を付して説明を適宜省略する。
【０１２４】
図３３〜図３６は実施の形態６の半導体装置の製造方法を示す断面図である。図３３〜図３６は、実施の形態１の製造方法（図２〜図１４）によりＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１を完成した（図１，図１４参照）後の工程を示している。
【０１２５】
まず、図３３に示すように、引っ張り応力を有するシリコン窒化ライナー膜９ｐを全面に堆積する。さらに、シリコン窒化ライナー膜９ｐ上にシリコン酸化膜５０を形成する。
【０１２６】
その後、図３４に示すように、レジスト塗布・パターニング処理を行いＰＭＯＳ形成領域Ａ２のみ開口し、ＰＭＯＳ形成領域Ａ２におけるシリコン窒化ライナー膜９ｐ及びシリコン酸化膜５０をエッチング処理により選択的に除去する。
【０１２７】
その後、図３５に示すように、圧縮応力を有するシリコン窒化ライナー膜９ｃを全面に堆積する。なお、応力方向が異なるシリコン窒化ライナー膜９ｃ及びシリコン窒化ライナー膜９ｐは成膜条件を適宜設定することにより実現できる。
【０１２８】
そして、図３６に示すように、レジスト塗布・パターニング処理を行うＮＭＯＳ形成領域Ａ１のみを開口し、ＮＭＯＳ形成領域Ａ１におけるシリコン窒化ライナー膜９ｐをエッチング処理により選択的に除去する。この際、シリコン酸化膜５０がエッチングストッパーとして機能するためシリコン窒化ライナー膜９ｐが除去されることはない。
【０１２９】
最後に、ＮＭＯＳ形成領域Ａ１におけるシリコン酸化膜５０を除去することにより、ＮＭＯＳ形成領域Ａ１にシリコン窒化ライナー膜９ｐ、ＰＭＯＳ形成領域Ａ２にシリコン窒化ライナー膜９ｃを選択的に形成した実施の形態６の半導体装置が完成する。
【０１３０】
このように、ＮＭＯＳ形成領域Ａ１のチャネル領域１４に対し引っ張り応力を印加するシリコン窒化ライナー膜９ｐを形成することにより、ＮＭＯＳトランジスタＱ１１の駆動能力をより一層高めることができる効果を奏する。
【０１３１】
加えて、ＰＭＯＳ形成領域Ａ２のチャネル領域２４に対し圧縮応力を印加するシリコン窒化ライナー膜９ｃを形成することにより、ＰＭＯＳトランジスタＱ２１の駆動能力をより一層高めることができる効果を奏する。
【０１３２】
なお、実施の形態６では、実施の形態１の半導体装置においてシリコン窒化ライナー膜９ｐ及び９ｃを形成する態様を示したが、同様にして、実施の形態２あるいは実施の形態３の半導体装置においてシリコン窒化ライナー膜９ｐ及び９ｃを形成する態様も考えられる。
【０１３３】
この場合、実施の形態２のＭＯＳトランジスタＱ１２，Ｑ２２（図１５，図２１参照）あるいは実施の形態３のＮＭＯＳトランジスタＱ１２，Ｑ４１（図２２，図２８参照）の完成後に、ＮＭＯＳ形成領域Ａ１にシリコン窒化ライナー膜９ｐを形成し、ＰＭＯＳ形成領域Ａ２にシリコン窒化ライナー膜９ｃを形成することになる。
【０１３４】
＜応用例＞
図３７はこの発明の応用例であるシステムＬＳＩの回路構成を模式的に示す説明図である。同図に示すように、システムＬＳＩ９０には、ロジック回路部ＣＬ（ＰＬＬ回路、ＣＰＵ，ＤＳＰ等）、高速メモリ部ＣＭ１、大容量メモリ部ＣＭ２、電源遮断用スイッチ部ＣＳ及び周辺回路部ＣＰが混在して設けられている。
【０１３５】
このようなシステムＬＳＩ９０において、特にロジック回路部ＣＬは実施の形態１あるいは実施の形態２の半導体装置により構成し、高速メモリ部ＣＭ１や大容量メモリ部ＣＭ２内におけるＳＲＡＭメモリセルには実施の形態３の半導体装置により構成するという応用例が考えられる。このような構成のシステムＬＳＩ９０は、ロジック回路部ＣＬにおいて高駆動能力化が実現し、高速メモリ部ＣＭ１や大容量メモリ部ＣＭ２のＳＲＡＭは良好のＳＮＭ特性を発揮することができるという効果を奏する。
【０１３６】
＜その他＞
なお、上述した実施の形態において、埋め込み酸化膜４の膜厚は１０〜１５ｎｍ程度の膜厚で形成するのが望ましい。
【０１３７】
しかし、埋め込み酸化膜４の膜厚をより厚く形成し、閾値電圧制御拡散層１８（２８）を有さない一般的なＳＯＩ構造においても、本発明を適用することができる。すなわち、上記一般的なＳＯＩ構造において、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ２１を埋め込み酸化膜を貫通して形成し、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ２２を埋込酸化膜及び半導体基板の上層部の一部に形成した変形構造によりこの発明を実現することも可能である。この場合、埋め込み酸化膜の膜厚を厚く形成する分、埋め込み酸化膜に起因する寄生容量の低減化を図ることができる。
【０１３８】
また、実施の形態１の半導体装置の製造方法における図９〜図１２（実施の形態２の図１６〜図１９）で示した工程に替えて以下に示す変形方法で行うことも理論的に可能である。変形方法とは、ＮＭＯＳ形成領域Ａ１及びＰＭＯＳ形成領域Ａ２双方の凹部３４（３６），４４（４６）を同時に形成し、ＮＭＯＳ形成領域Ａ１におけるＳｉＣエピタキシャル成長領域３５（３７）の選択エピタキシャル成長処理とＰＭＯＳ形成領域Ａ２におけるＳｉＧｅエピタキシャル成長領域４５（４７）の選択エピタキシャル成長処理とを独立に行う方法である。
【０１３９】
しかし、この変形方法を用いた場合、シリコン酸化膜等の保護膜を凹部３４及び４４のうち一方に直接形成する必要がある。このため、凹部上に形成する必要がある保護膜のカバリング精度が低下し、上記凹部上に形成した保護膜の除去時の下層部へのダメージを与えるというマイナス材料が考えられる。
【０１４０】
例えば、凹部３４内へのＳｉＣエピタキシャル成長領域３５の形成時にＰＭＯＳ形成領域Ａ２をシリコン酸化膜等の保護膜で覆い保護する場合、この保護膜を凹部４４内に直接形成することになる。このため、ＰＭＯＳ形成領域Ａ２の表面起伏が大きくなり、上記保護膜のカバリング精度が低下する。加えて、上記保護膜の除去時に直下の閾値電圧制御拡散層２８にダメージを与えてしまうことになる。
【０１４１】
したがって、上述した保護膜のカバリング精度及び保護膜除去時おける下層部へのダメージ等のマイナス材料を考慮すると、図９〜図１２で示した工程のように、凹部３４及び凹部４４の形成工程をも独立に行う方が望ましい。
【図面の簡単な説明】
【０１４２】
【図１】この発明の実施の形態１であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【図２】実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】実施の形態１の半導体装置の製造方法を示す断面図である。
【図７】実施の形態１の半導体装置の製造方法を示す断面図である。
【図８】実施の形態１の半導体装置の製造方法を示す断面図である。
【図９】実施の形態１の半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１の半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１の半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１の半導体装置の製造方法を示す断面図である。
【図１３】実施の形態１の半導体装置の製造方法を示す断面図である。
【図１４】実施の形態１の半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態２であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【図１６】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１８】実施の形態２の半導体装置の製造方法を示す断面図である。
【図１９】実施の形態２の半導体装置の製造方法を示す断面図である。
【図２０】実施の形態２の半導体装置の製造方法を示す断面図である。
【図２１】実施の形態２の半導体装置の製造方法を示す断面図である。
【図２２】この発明の実施の形態３であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【図２３】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２４】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２５】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２６】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２７】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２８】実施の形態３の半導体装置の製造方法を示す断面図である。
【図２９】一般的なＳＲＡＭメモリセルの構成を示す回路図である。
【図３０】この発明の実施の形態４であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【図３１】この発明の実施の形態５であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【図３２】この発明の実施の形態６であるＳＯＩ構造に形成されるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【図３３】実施の形態６の半導体装置の製造方法を示す断面図である。
【図３４】実施の形態６の半導体装置の製造方法を示す断面図である。
【図３５】実施の形態６の半導体装置の製造方法を示す断面図である。
【図３６】実施の形態６の半導体装置の製造方法を示す断面図である。
【図３７】この発明の応用例であるシステムＬＳＩの回路構成を模式的に示す説明図である。
【図３８】従来の完全空乏型ＳＯＩデバイスであるＣＭＯＳ構成の半導体装置の構造を示す断面図である。
【符号の説明】
【０１４３】
１  半導体基板、２  素子間分離絶縁膜、３  ＳＯＩ層、４  埋め込み酸化膜、７，８，９ｃ，９ｐ  シリコン窒化ライナー膜、１２，２２，６２  ゲート電極、１３，２３  サイドウォール、１５，１９，２５，２９，６５  ソース・ドレイン領域、１７，２７，６７  Ｎｉシリサイド領域、１８，２８  閾電圧制御拡散層、３４，３６，４４，４６  凹部、３５，３７  ＳｉＣエピタキシャル成長領域、４５，４７  ＳｉＧｅエピタキシャル成長領域、６８  Ｓｉエピタキシャル成長領域、Ｑ１１，Ｑ１２  ＮＭＯＳトランジスタ、Ｑ２１，Ｑ２２，Ｑ４１  ＰＭＯＳトランジスタ。
【図１】
2009212413.tif 000003
【図２】
2009212413.tif 000004
【図３】
2009212413.tif 000005
【図４】
2009212413.tif 000006
【図５】
2009212413.tif 000007
【図６】
2009212413.tif 000008
【図７】
2009212413.tif 000009
【図８】
2009212413.tif 000010
【図９】
2009212413.tif 000011
【図１０】
2009212413.tif 000012
【図１１】
2009212413.tif 000013
【図１２】
2009212413.tif 000014
【図１３】
2009212413.tif 000015
【図１４】
2009212413.tif 000016
【図１５】
2009212413.tif 000017
【図１６】
2009212413.tif 000018
【図１７】
2009212413.tif 000019
【図１８】
2009212413.tif 000020
【図１９】
2009212413.tif 000021
【図２０】
2009212413.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2009212413.tif 000027
【図２６】
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【図２７】
2009212413.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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