(57)【要約】【課題】保持容量線駆動方式の液晶表示装置において、簡単な回路構成で、パーシャル表示の低消費電力化を実現する。【解決手段】極性信号生成回路２４は、第１のメモリ２４１、第２のメモリ２４２、排他的論理和回路２４３とで形成される。第１のメモリ２４１は、画像が表示される表示領域と、画像が表示されない非表示領域との区別を表す第１のデータが、各ラインに対応して格納される。第１のデータは、表示領域では「１」であり、非表示領域では「０」である。第２のメモリ２４２は、１フレーム前の極性信号ＰＯＬの極性を表す第２のデータを各ラインに対応して格納するメモリである。第１のメモリ２４１から読み出された第１のデータと、第２のメモリ２４２から読み出された第２のデータは排他的論理和回路２４３に入力される。排他的論理和回路２４３から極性信号ＰＯＬが得られ、保持容量線駆動回路２３に供給される。【選択図】図２
2009069562.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素からなる画素領域と、
複数の保持容量線と、
前記画素の画素電極と前記保持容量線の間に接続された保持容量と、
前記複数の保持容量線の電位の極性を決定するための極性信号を生成する極性信号生成回路と、を備え、
前記極性信号生成回路は、前記画素領域中の画像が表示される表示領域と画像が表示されない非表示領域との区別を表す第１のデータが格納された第１のメモリと、
１フレーム前の極性信号の極性を表す第２のデータが格納された第２のメモリと、
前記第１のメモリから読み出された第１のデータが表示領域を表す場合は、前記第２のメモリから読み出された第２のデータを反転して極性信号として出力し、前記第１のメモリから読み出された第１のデータが非表示領域を表す場合は、前記第２のメモリから読み出された第２のデータを極性信号として出力する演算回路と、を含み、
表示領域においては極性信号を１フレーム毎に反転し、非表示領域においては１フレーム前の極性信号の極性を維持させるようにしたことを特徴とする液晶表示装置。
【請求項２】
前記演算回路は、前記第１のデータと前記第２のデータが入力された排他的論理和回路であり、この排他的論理和回路の出力信号が前記第２のメモリに格納されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記極性信号生成回路により生成された極性信号をタイミング信号に基づいてラッチするラッチ回路と、
前記ラッチ回路によってラッチされた極性信号に応じて、前記保持容量線の電位を切り換える第１のスイッチング素子を備えることを特徴とする請求項１又は請求項２に記載の液晶表示装置。
【請求項４】
共通電位が印加された共通電極と、
前記画素電極と前記共通電極の間に配置された液晶と、
非表示領域において、前記画素電極に前記共通電位を印加する第２のスイッチング素子と、を備えることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保持容量線駆動方式の液晶表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置の駆動方式として保持容量線駆動方式が知られている。この方式は、保持容量線と画素電極の間に保持容量を設け、画素電極に表示信号を書き込んだ後に、保持容量線の電位を変動させることにより、画素電極の電位を正又は負の方向に変化させる。これにより、表示信号のダイナミックレンジを小さくすることができるため、低消費電力での駆動が可能になる。この保持容量線駆動方式を用いた液晶表示装置については、特許文献１に記載されている。
【０００３】
また、液晶表示装置の表示方式として、パーシャル表示方式が知られている。この方式は、画素領域の中、一部の領域を画像が表示される表示領域とし、残りの領域を画像が表示されない非表示領域（白、又は黒の表示領域）とするものである。
【０００４】
保持容量線駆動方式の液晶表示装置において、パーシャル表示を行う場合、非表示領域においては保持容量線の駆動を停止することで、低消費電力化を図ることができる。この種の液晶表示装置については、特許文献２に記載されている。
【特許文献１】特開２００２−１９６３５８号公報
【特許文献２】特開２００７−１４０１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようにパーシャル表示において、非表示領域においては保持容量線の駆動を停止することで、低消費電力化を図るためには、回路構成が複雑になるという問題があった。
【課題を解決するための手段】
【０００６】
本発明の液晶表示装置は、複数の画素からなる画素領域と、複数の保持容量線と、前記画素の画素電極と前記保持容量線の間に接続された保持容量と、前記複数の保持容量線の電位の極性を決定するための極性信号を生成する極性信号生成回路と、を備え、極性信号生成回路は、画素領域中の画像が表示される表示領域と、画像が表示されない非表示領域との区別を表す第１のデータが格納された第１のメモリと、１フレーム前の極性信号の極性を表す第２のデータが格納された第２のメモリと、前記第１のメモリから読み出された第１のデータが表示領域を表す場合は、前記第２のメモリから読み出された第２のデータを反転して極性信号として出力し、前記第１のメモリから読み出された第１のデータが非表示領域を表す場合は、前記第２のメモリから読み出された第２のデータを極性信号として出力する演算回路と、を含み、第１のデータが変更されることにより、表示領域においては極性信号を１フレーム毎に反転し、非表示領域においては１フレーム前の極性信号の極性を維持させるようにしたことを特徴とする。
【０００７】
かかる構成によれば、極性信号生成回路により、画素領域の全体に画像を表示する全画面表示から、パーシャル表示へ移行する際に（あるいは、パーシャル表示において表示領域を変更する際に）、非表示領域においては、極性信号の極性を１フレーム前の状態（パーシャル表示へ移行する１フレーム前の全画面表示の状態、あるいは、パーシャル表示において表示領域を変更する１フレーム前の表示領域の状態）でそのまま維持させることが可能である。しかも、極性信号生成回路は、２つのメモリと、演算回路で構成できるので、回路構成が簡単である。
【発明の効果】
【０００８】
本発明によれば、保持容量線駆動方式の液晶表示装置において、簡単な回路構成で、パーシャル表示の低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態による液晶表示装置について図面を参照しながら説明する。図１は液晶表示装置のブロック図である。この液晶表示装置は、保持容量線駆動方式が採用され、しかもパーシャル表示を行うことができるものである。
【００１０】
複数の画素がマトリクス状に配置されて画素領域を形成している。図１においては、簡単のため、３行×３列の９個の画素を示している。各画素はゲート線ＧＬ１〜ＧＬ３、ソース線ＳＬ１〜ＳＬ３の各交差点に対応して配置されており、Ｎチャネル型の薄膜トランジスタからなる画素トランジスタ１０、画素トランジスタ１０のドレインに接続された画素電極１１、画素電極１１と共通電極ＣＥの間に配置された液晶１２が設けられている。共通電極ＣＥには共通電位ＶＣＯＭが供給されるようになっている。
【００１１】
また、第１行の画素に対応して、第１の保持容量線ＳＣ１が設けられ、画素電極１１と第１の保持容量線ＳＣ１との間に保持容量１３が設けられている。第２行の画素に対応して、第２の保持容量線ＳＣ２が設けられ、画素電極１１と第２の保持容量線ＳＣ２との間に保持容量１３が設けられている。第３行の画素に対応して、第３の保持容量線ＳＣ３が設けられ、画素電極１１と第３の保持容量線ＳＣ３との間に保持容量１３が設けられている。
【００１２】
また、第１列の各画素の画素トランジスタ１０のソースは、第１のソース線ＳＬ１に接続され、第２列の各画素の画素トランジスタ１０のソースは、第２のソース線ＳＬ２に接続され、第３列の各画素の画素トランジスタ１０のソースは、第３のソース線ＳＬ３に接続されている。
【００１３】
また、第１行の各画素の画素トランジスタ１０のゲートは、第１のゲート線ＧＬ１に接続され、第２行の各画素の画素トランジスタ１０のゲートは、第２のゲート線ＧＬ２に接続され、第３行の各画素の画素トランジスタ１０のゲートは、第３のゲート線ＧＬ３に接続されている。
【００１４】
また、ソース信号Ｓｉｇ（表示信号）を第１〜第３のソース線ＳＬ１〜ＳＬ３に供給するソース線駆動回路２０が設けられている。ソース信号Ｓｉｇは、一定周期（例えば、一水平周期）で基準電位に対して極性が反転するようになっている。また、制御信号ＤＳＧに応じて、第１〜第３のソース線ＳＬ１〜ＳＬ３に共通電位ＶＣＯＭを供給するＤＳＧ制御回路２１が設けられている。
【００１５】
また、ゲート信号を第１〜第３のゲート線ＧＬ１〜ＧＬ３に供給するゲート線駆動回路２２が設けられている。さらに、第１〜第３の保持容量線ＳＣ１〜ＳＣ３を駆動する保持容量線駆動回路２３が設けられている。そして、第１〜第３の保持容量線ＳＣ１〜ＳＣ３の電位の極性を決定する極性信号ＰＯＬを生成する極性信号生成回路２４が設けられている。保持容量線駆動回路２３は、極性信号生成回路２４から出力された極性信号ＰＯＬに基づいて、第１〜第３の保持容量線ＳＣ１〜ＳＣ３の電位を低電位ＶＣＯＭＬ又は高電位ＶＣＯＭＨに駆動する。
【００１６】
［保持容量線駆動回路及び極性信号生成回路の構成］
図２は、保持容量線駆動回路２３と極性信号生成回路２４の構成を示す図である。まず、極性信号生成回路２４の構成を説明する。極性信号生成回路２４は、第１のメモリ２４１、第２のメモリ２４２、排他的論理和回路（Exclusive OR Circuit）２４３とで形成されている。第１のメモリ２４１は、画素領域の中、画像が表示される表示領域と、画像が表示されない非表示領域との区別を表す第１のデータが、各ライン（各行）に対応して格納される。第１のデータは、表示領域では「１」であり、非表示領域では「０」である。
【００１７】
また、第２のメモリ２４２は、１フレーム前の極性信号ＰＯＬの極性を表す第２のデータを各ラインに対応して格納するメモリである。第１のメモリ２４１、第２のメモリ２４２は例えば、シフトレジスタで形成することができ、１水平期間（１Ｈ期間）の周期を有するパルス信号であるクロックＨＣＬＫに同期して、データを保持し、かつ、シフトする動作をする。クロックＨＣＬＫに同期して、第１のメモリ２４１から読み出された第１のデータと、第２のメモリ２４２から読み出された第２のデータは排他的論理和回路２４３に入力される。
【００１８】
排他的論理和回路２４３は、第１のメモリ２４１から読み出された第１のデータが表示領域を表す場合の場合、つまり第１のデータが「１」の場合は、第２のメモリ２４２から読み出された第２のデータを反転して出力する。また、第１のメモリ２４１から読み出された第１のデータが非表示領域を表す場合、つまり、第１のデータが「０」の場合は、第２のメモリから読み出された第２のデータをそのまま出力する。そして、排他的論理和回路２４３の出力信号である極性信号ＰＯＬは、クロックＨＣＬＫに同期して、第２のメモリ２４２に書き込まれ、第２のメモリ２４２の内容が更新される。
【００１９】
これにより、表示領域においては、極性信号ＰＯＬを１フレーム毎に反転させる。また、画素領域の全体に画像を表示する全画面表示から、パーシャル表示へ移行する際に（あるいは、パーシャル表示において表示領域を変更する際に）、非表示領域においては、極性信号の極性を１フレーム前の状態（パーシャル表示へ移行する１フレーム前の全画面表示の状態、あるいは、パーシャル表示において表示領域を変更する１フレーム前の表示領域の状態）でそのまま維持させることが可能である。しかも、極性信号生成回路は、２つのメモリと、演算回路で構成できるので、回路構成が簡単である。
【００２０】
Ｖｒｅｓｅｔ信号は、垂直同期信号と同期した信号で、第１のメモリ及び第２のメモリの読み出しカウンタをリセットするものである。  図３に、極性信号生成回路２４の動作例を示す。尚、図３において、ｎ、ｎ＋１、ｎ＋２、ｎ＋３、ｎ＋４はフレームの番号を表す。また、ライン数は第１ライン〜第７ラインの７ラインであるとして説明する。
【００２１】
（Ａ）全画面表示の場合：
第１のメモリ２４１には全ラインについて、第１のデータ＝「１」が格納されている。第２のメモリ２４２の出力信号は全ラインについて、フレーム毎に「１」と「０」を繰り返す。したがって、極性信号ＰＯＬも全ラインについてフレーム毎に「１」と「０」を繰り返す。
【００２２】
（Ｂ）全画面表示からパーシャル表示に移行する場合：
全画面表示から、第４〜第７ラインを非表示領域に設定する場合について説明する。フレームｎ＋１において、第４〜第７ラインに対応した第１のメモリ２４１の第１のデータは、「１」から「０」に書き換えられる。すると、次のフレームｎ＋２からパーシャル表示に移行することになるが、第２のメモリ２４２の出力信号は、「０」に固定される。よって、極性信号ＰＯＬは第４〜第７ラインについて「０」に固定される。一方、表示領域である第１〜第３ラインについては、第２のメモリ２４２の出力信号はフレーム毎に「１」と「０」を繰り返す。したがって、極性信号ＰＯＬは、第１〜第３ラインについてフレーム毎に「１」と「０」を繰り返すことになる。
【００２３】
（Ｃ）パーシャル表示の表示領域を変更する場合：
パーシャル表示において、非表示領域を第４〜第７ラインから、第２〜第５ラインに変更する場合について説明する。フレームｎ＋１において、第２〜第５ラインに対応した第１のメモリ２４１の第１のデータが「０」になる。残りの第１、第６〜第７ラインに対応した第１のデータは「１」である。すると、第２〜第５ラインについては、フレームｎ＋１から第２のメモリ２４２の出力信号は、「０」に固定される。よって、極性信号ＰＯＬは第２〜第５ラインについて「０」に固定される。一方、表示領域である第１、第６〜第７ラインについては、第２のメモリ２４２の出力信号はフレーム毎に「１」と「０」を繰り返す。したがって、極性信号ＰＯＬは、第１、第６〜第７ラインについてフレーム毎に「１」と「０」を繰り返すことになる。
【００２４】
次に、保持容量線駆動回路２３の構成を説明する。極性信号生成回路２４から出力された極性信号ＰＯＬは、第１〜第３の保持容量線ＳＣ１〜ＳＣ３にそれぞれ対応して設けられた、第１〜第３のラッチ回路ＬＣＨ１〜ＬＣＨ３に、第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３に基づいてラッチされる。第１〜第３のラッチ回路ＬＣＨ１〜ＬＣＨ３はラッチした極性信号ＰＯＬを第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３として出力し、かつ保持する。第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３は、タイミング制御回路２３１によって、ゲート信号Ｇ１〜Ｇ３及びタイミング制御信号ＴＣＬＫに基づいて作成される。
【００２５】
尚、偶数ラインに対応した第２のラッチ回路ＬＣＨ２には反転された極性信号ＰＯＬがラッチされるようになっている。これは、奇数ライン（第１ライン、第３ライン、・・・）と偶数ライン（第２ライン、第４ライン、・・・）に対応した保持容量線の電位を逆極性にして、ライン反転を可能にするためである。例えば、第１の保持容量線ＳＣ１と第２の保持容量線ＳＣ２の電位は逆極性になる。
【００２６】
第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３は、後段の第１〜第３のスイッチＳＷ１〜ＳＷ３のスイッチングを制御する信号として用いられる。例えば、第１のラッチ信号ＰＯＬ１がＨレベルの場合は、第１の保持容量線ＳＣ１に低電位ＶＣＯＭＬが印加され、第１のラッチ信号ＰＯＬ１がＬレベルの場合は、第１の保持容量線ＳＣ１に高電位ＶＣＯＭＨが印加される。
【００２７】
即ち、第１〜第３の保持容量線ＳＣ１〜ＳＣ２の電位は、第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３の立ち上がるタイミングによって決定される。このような保持容量線駆動方式においては、一般にそのようなタイミングはゲート信号Ｇ１〜Ｇ３が立ち下がった後である。
【００２８】
［ソース線駆動回路及びＤＳＧ制御回路の構成］
図４は、画素領域の周辺にあるソース線駆動回路２０、ＤＳＧ制御回路２１の構成を示す。図４においては、画素領域の１列目に対応した画素に関係した構成だけを示している。第１のソース線ＳＬ１の一端には、水平スイッチＳＷＨを介してソースドライバ１４の出力端子が接続されている。水平スイッチＳＷＨは水平走査信号に応じてスイッチングする。水平スイッチＳＷＨがオンすると、ソースドライバ１４からソース信号Ｓｉｇ（表示信号）が第１のソース線ＳＬ１に供給される。また第１のソース線ＳＬ１の他端には、スイッチＳＷＳを介して共通電極ドライバ１５の出力端子が接続されている。スイッチＳＷＳはＤＳＧ信号に応じてスイッチングする。また、共通電極ドライバ１５の出力端子は共通電極ＣＥに接続され、共通電極ＣＥには共通電位ＶＣＯＭが供給される。
【００２９】
したがって、スイッチＳＷＳがオンすると、第１のソース線ＳＬ１と共通電極ＣＥとは短絡され、第１のソース線ＳＬ１にも共通電位ＶＣＯＭが供給されるようになっている。
【００３０】
次に、上記の液晶表示装置の動作例について、図５のタイミング図を参照して説明する。この説明は図１の回路に基づいており、ライン数は３とる。図中の１）、２）、３）は、ライン番号、ＯＮは表示領域、ＯＦＦは非表示領域であることを表している。
最初は全画面表示が行われている。第１のメモリ２４１には第１ライン〜第３ラインに対応して第１のデータ＝「１」が格納されているため、第１のメモリ２４１の出力は「１」を維持する。第２のメモリ２４２の出力は１フレーム毎にＨレベルとＬレベルの間で反転を繰り返す。よって、極性信号ＰＯＬは、第２のメモリ２４２の出力を反転した信号になる。
【００３１】
そして、時系列的に発生する第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３に基づいて、極性信号ＰＯＬが次々と第１〜第３のラッチ回路ＬＣＨ１〜ＬＣＨ３にラッチされ、１フレーム毎に反転を繰り返す第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３が発生する。したがって、第１〜第３の保持容量線ＳＣ１〜ＳＣ３の電位は、第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３に同期して反転を繰り返すことになり、保持容量線駆動が行われる。即ち、画素電極１１に表示信号を書き込んだ後に、対応する保持容量線の電位が変動し、画素電極１１の電位を正又は負の方向に変化させる。これにより、表示信号のダイナミックレンジを小さくすることができるため、低消費電力での駆動が可能になる。
【００３２】
次に、全画面表示からパーシャル表示に移行する。いま、第１ラインは表示領域に対応し、第２、第３ラインが非表示領域に対応するように、第１のメモリ２４１の内容が変更されたとする。すると、第１ラインについては１フレーム前の極性信号ＰＯＬが反転されるが、第２、第３ラインについては、非表示領域であるため、極性信号ＰＯＬは１フレーム前の極性を維持したまま変化しない。これにより、第２、第３の保持容量線ＳＣ２，ＳＣ３の駆動は停止される。
【００３３】
また、非表示領域においては、対応する画素電極１１に共通電位ＶＣＯＭを書き込むことでその画素を非表示としている。これについて図４を用いて説明する。非表示領域においては、ＤＳＧ信号に応じてスイッチＳＷＳがオンし、第１のソース線ＳＬ１と共通電極ＣＥとは短絡され、第１のソース線ＳＬ１にも共通電位ＶＣＯＭが供給される。そして、ゲート信号Ｇ１に応じて画素トランジスタ１０がオンすると、画素電極１１に共通電位ＶＣＯＭが印加される。これにより液晶１２に印加される電圧は０Ｖ程度になるので、非表示状態（例えば、ノーマリーブラックの液晶表示装置においては黒表示）が得られる。
【００３４】
続いて、パーシャル表示において、表示領域が変更される。ここでは、第１、第２ラインが非表示領域に対応し、第３ラインが表示領域に対応するように、第１のメモリ２４１の内容が変更されたとする。すると、第１、第２ラインについては、非表示領域であるため、極性信号ＰＯＬは１フレーム前の極性を維持したまま変化しない。つまり、第１、第２の保持容量線ＳＣ１，ＳＣ２の駆動は停止される。一方、第１ラインについては表示領域に変更されたので、１フレーム前の極性信号ＰＯＬが反転される。このように、本発明によれば、パーシャル表示における低消費電力化が可能になる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態による液晶表示装置の構成を示す図である。
【図２】本発明の実施形態による液晶表示装置における保持容量線駆動回路及び極性信号生成回路の構成を示す図である。
【図３】本発明の実施形態による液晶表示装置における極性信号生成回路の動作を説明する図である。
【図４】本発明の実施形態による液晶表示装置におけるソース線駆動回路及びＤＳＧ制御回路の構成を示す図である。
【図５】本発明の実施形態による液晶表示装置の動作を説明するタイミング図である。
【符号の説明】
【００３６】
１０  画素トランジスタ    １１  画素電極    １２  液晶    １３  保持容量
１４  ソースドライバ    １５  共通電極ドライバ
２０  ソース線駆動回路    ２１  ＤＳＧ制御回路    ２２  ゲート線駆動回路
２３  保持容量線駆動回路    ２４  極性信号生成回路
２３１  タイミング制御回路      ＬＣＨ１〜ＬＣＨ３  第１〜第３のラッチ回路
ＳＷ１〜ＳＷ３  第１〜第３のスイッチ
２４１  第１のメモリ    ２４２  第２のメモリ    ２４３  排他的論理和回路
【図１】
2009069562.tif 000003
【図２】
2009069562.tif 000004
【図３】
2009069562.tif 000005
【図４】
2009069562.tif 000006
【図５】
2009069562.tif 000007