(57)【要約】【課題】音量調整のためにＤ級増幅回路の出力段に供給する電圧を変化させても、歪率が一定に保たれるようにする。【解決手段】ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａは、ＶＧ生成部により電圧値が固定的に生成された電圧ＶＧを用いる。ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂは、電圧ＶＧと、音量調整に応じて可変される電源電圧ＶＤＶとを加算回路１１で加算することで生成する。電源電圧ＶＤＶの変化に関わらず、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂの振幅域が一定電圧ＶＧに維持される。ＨｉサイドおよびＬｏサイドのトランジスタＱ１０およびＱ１１におけるＯＮ抵抗のバランスを、電源電圧ＶＤＶに関わらず一定に保てるので、歪率が電源電圧ＶＤＶの変化に対して安定化される。【選択図】図２
2009033335.tif 000002
【特許請求の範囲】
【請求項１】
１ビットディジタル信号処理されたオーディオ信号をＤ級動作で増幅する増幅回路において、
電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子と、
上記第１および第２のスイッチング素子のうち上記電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、上記電源電圧に対応して可変的に設定する駆動信号設定部と
を有し、
上記第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、上記電源電圧を可変させることで調整する
ことを特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
上記駆動信号設定部は、
上記電源電圧側に接続されるスイッチング素子がＯＮ時の該スイッチング素子を駆動する駆動信号の上記振幅域を、上記第１および第２のスイッチング素子のうち上記接地電圧側に接続されるスイッチング素子がＯＮ時の該スイッチング素子を駆動する駆動信号の電圧値と、上記電源電圧の電圧値とを加算することで求める
ことを特徴とする増幅回路。
【請求項３】
請求項１に記載の増幅回路において、
上記電源電圧の電圧値を可変的に設定するための出力レベル調整値が入力される出力レベル調整値入力部をさらに有し、
上記駆動信号設定部は、
上記電源電圧側に接続されるスイッチング素子を駆動する駆動信号の該スイッチング素子がＯＮ時の電圧値を上記出力レベル調整値に応じて求め、該電圧値に基づき該駆動信号の上記振幅域を求める
ことを特徴とする増幅回路。
【請求項４】
請求項３に記載の増幅回路において、
上記駆動信号設定部は、
上記振幅域を、上記接地電圧側に接続されるスイッチング素子がＯＮ時の該スイッチング素子を駆動する駆動信号の電圧値と、上記出力レベル調整値に応じて設定される上記電源電圧の電圧値とを加算した値に基づき求める
ことを特徴とする増幅回路。
【請求項５】
１ビットディジタル信号処理されたオーディオ信号をＤ級動作で増幅する増幅回路の制御方法において、
電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、上記電源電圧を可変させることで調整するようにされ、
上記第１および第２のスイッチング素子のうち上記電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、上記電源電圧に対応して可変的に設定するようにした
ことを特徴とする増幅回路の制御方法。
【請求項６】
オーディオ信号を１ビットディジタル信号に変調する１ビットディジタル信号処理部と、
電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子と、該第１および第２のスイッチング素子のうち該電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、該電源電圧に対応して可変的に設定する駆動信号設定部とを備え、該第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、該電源電圧を可変させることで調整するようにされ、上記１ビットディジタル信号処理部で上記１ビットディジタル信号に変調された上記オーディオ信号を該第１および第２のスイッチング素子を用いてＤ級動作で増幅する増幅部と、
上記増幅部で増幅された上記１ビットディジタル信号に変調された上記オーディオ信号から高調波成分を取り除くフィルタ部と
を有する
ことを特徴とする増幅装置。
【請求項７】
記録媒体からオーディオデータを再生する再生部と、
上記再生部で再生されたオーディオデータを１ビットディジタル信号に変調する１ビットディジタル信号処理部と、
電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子と、該第１および第２のスイッチング素子のうち該電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、該電源電圧に対応して可変的に設定する駆動信号設定部とを備え、該第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、該電源電圧を可変させることで調整するようにされ、上記１ビットディジタル信号処理部で変調された信号を該第１および第２のスイッチング素子を用いてＤ級動作で増幅する増幅部と、
上記増幅部で増幅された上記１ビットディジタル信号に変調された信号から高調波成分を取り除くフィルタ部と
を有する
ことを特徴とする再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｄ級動作でオーディオ信号の増幅を行う増幅回路および増幅回路の制御方法、増幅装置、ならびに、再生装置に関し、特に、出力段に供給される電源電圧を可変することで音量調整を行う構成に関する。
【背景技術】
【０００２】
近年では、オーディオ信号を増幅する増幅方式として、オーディオ信号をＰＷＭ(Pulse Width Modulation：パルス幅変調)やＰＤＭ(Pulse Density Modulation：パルス密度変調)して時間情報を持つ２値化された１ビットディジタル信号に変換し、この１ビットディジタル信号を増幅するようにした、所謂Ｄ級増幅方式が普及している。増幅された１ビットディジタル信号は、ローパスフィルタにより積分され、スピーカなどに出力される。Ｄ級増幅方式による増幅回路（以下、Ｄ級増幅回路と呼ぶ）は、リニアアンプと比べて電力変換効率が高く、また、原理上は無歪、無雑音であるので、携帯用の音楽再生装置から大型アンプに至るまで、広汎に利用されるようになってきている。特許文献１には、より電力効率を高めたＤ級増幅回路の構成例が記載されている。
【特許文献１】特開２００５−１３００６１号公報
【０００３】
図１６は、従来の技術によるＤ級増幅回路の一例の構成を概略的に示す。この例では、ＰＷＭにより１ビットディジタル信号を得ている。ディジタルオーディオ信号が端子２００から入力され、ＰＷＭ回路２０１に入力される。ＰＷＭ回路２０１は、ディジタルオーディオ信号を振幅（レベル）に応じたデューティーのＰＷＭ信号に変調する。ＰＷＭ信号は、ドライブ回路２０２に供給される。ドライブ回路２０２は、デッドタイム生成回路、レベルシフタ、ゲートドライブ回路などからなり、入力されたＰＷＭ信号を、出力段のスイッチング素子としてのトランジスタを駆動するのに適した、互いに反転し振幅を増幅された２本の駆動信号として出力する。
【０００４】
出力段は、この例では、２個のトランジスタＱ１１０およびＱ１１１を組み合わせ、単電源で電源を供給するハーフブリッジ型が用いられる。トランジスタＱ１１０およびＱ１１１は、例えば、それぞれＮチャンネルのパワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor)が用いられ、スイッチング素子として駆動される。ＨｉサイドのトランジスタＱ１１０に対して、ドレイン電極に単電源による電源電圧ＶＤＤが供給される。トランジスタＱ１１０のソース電極がＬｏサイドのトランジスタＱ１１１のドレイン電極に接続され、トランジスタＱ１１１のソース電極が接地電位ＧＮＤに接続される。また、トランジスタＱ１１０およびＱ１１１のゲート電極には、ドライブ回路２０２から出力された、互いに反転する駆動信号がそれぞれ入力される。
【０００５】
出力段に入力されたＰＷＭ信号は、トランジスタＱ１１０およびＱ１１１において電源電圧ＶＤＤまで振幅を引き上げられる。この振幅がＶＤＤまで引き上げられたＰＷＭ信号が、トランジスタＱ１１０およびＱ１１１の結合点から出力として取り出され、ＬＣフィルタで構成されるフィルタ回路２０３に供給される。この出力ＰＷＭ信号は、フィルタ回路２０３で積分されて高調波成分が取り除かれアナログオーディオ信号とされ、例えばスピーカ２０４などに出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｄ級増幅回路において、音量調整を行うためには、入力されるディジタルオーディオ信号のレベルを可変とする方法と、出力段においてトランジスタＱ１１０に供給される電源電圧ＶＤＤを可変とする方法とが考えられる。これらの方法のうち、電源電圧ＶＤＤを可変とする方法は、データ解像度の劣化が生じないため、入力ディジタルオーディオ信号のレベルを可変にする方法に対して有利である。
【０００７】
ここで、上述した図１６の構成において、音量調整のために電源電圧ＶＤＤを可変とした場合について考える。図１７に例示されるように、電源電圧ＶＤＤは、０Ｖ〜２Ｖの範囲で可変とされるものとする。また、トランジスタＱ１１０およびＱ１１１は、ＯＮ電圧が２Ｖであるものとする。
【０００８】
駆動するトランジスタＱ１１０およびＱ１１１のゲート電圧は、ＨｉサイドのトランジスタＱ１１０が完全にＯＮ状態にできる電圧にする必要がある。そのため、従来では、トランジスタＱ１１０およびＱ１１１のゲート電極に対して常に同じ一定のゲート駆動電圧を加えていた。この方式の場合、ＬｏサイドのトランジスタＱ１１１は、ソース電極が接地電圧となっているので、ゲート電極に対してＯＮ電圧の２Ｖをゲート駆動電圧として加えればよい。
【０００９】
一方、ＨｉサイドのトランジスタＱ１１０は、ソース電極に出力が現れるため、ソース電極の電圧が０Ｖから電圧ＶＤＤの間で変化する。ＶＤＤの最大値ＶＤＤＭＡＸは、２Ｖなので、ゲート電極に対して電圧ＶＧｂ＝ＶＤＤＭＡＸ（２Ｖ）＋ＯＮ電圧（２Ｖ）＝４Ｖを加える。
【００１０】
この条件の下で、音量調整のために電圧ＶＤＤを変化させ、例えば電圧ＶＤＤ＝１Ｖにすると、トランジスタＱ１１０のソース電極の電圧が１Ｖとなる。そのため、トランジスタＱ１１０のゲート−ソース間電圧ＶＧＳは、３Ｖとなり、トランジスタＱ１１０のゲート−ソース間電圧ＶＧＳを可変したことになってしまう。これにより、トランジスタＱ１１０のＯＮ抵抗が変化することになる。
【００１１】
ここで、Ｄ級増幅回路の出力特性として、歪率が決定される要因の一つに、ＨｉサイドのトランジスタＱ１１０のＯＮ抵抗と、ＬｏサイドのトランジスタＱ１１１のＯＮ抵抗とのバランスがある。これらトランジスタＱ１１０およびＱ１１１との間でＯＮ抵抗のバランスが崩れると、歪率も悪化する。すなわち、音量調整のためにＶＤＤを可変とすると、Ｈｉサイド側のトランジスタＱ１１０のＯＮ抵抗が大きく変化してしまい、出力信号における歪率が悪化してしまうという問題点があった。この歪率の悪化は、電源電圧を変化させることで、ゲート入力をオンする入力が入ってきても、トランジスタが完全なオン状態にならず、アナログ領域での動作になってしまうことに起因すると考えられる。
【００１２】
図１８は、ＨｉサイドのトランジスタＱ１１０に供給する電源電圧ＶＤＤと、出力される信号の歪率との、実測値に基づく一例の関係を示す。縦軸が歪率ＴＨＤ％、横軸が電圧ＶＤＤを示す。なお、電圧ＶＤＤ、トランジスタＱ１１０およびＱ１１１のＯＮ電圧の条件は、上述の図１７の例と同等である。このように、電圧ＶＤＤの変化に対し、歪率ＴＨＤ％が略０．０４％〜略０．２％の間で大きく変化している。ＨｉサイドのトランジスタＱ１１０のＯＮ抵抗と、ＬｏサイドのトランジスタＱ１１１のＯＮ抵抗とのバランスが良い状態で、歪率が最小となる。なお、歪率が最小となる点がトランジスタＱ１１０およびＱ１１１のＯＮ電圧である２Ｖからずれているのは、各素子間の特性のバラツキなどの要因によるものである。
【００１３】
このように、音量調整で音量を変化させることで歪率が変わってしまうことは、オーディオ製品に適用した場合に、好ましくないという問題点があった。
【００１４】
したがって、この発明の目的は、音量調整のためにＤ級増幅回路の出力段に供給する電圧を変化させても、歪率が一定に保たれるようにした増幅回路および増幅回路の制御方法、増幅装置、ならびに、再生装置を提供することにある。
【課題を解決するための手段】
【００１５】
第１の発明は、上述した課題を解決するために、１ビットディジタル信号処理されたオーディオ信号をＤ級動作で増幅する増幅回路において、電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子と、第１および第２のスイッチング素子のうち電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、電源電圧に対応して可変的に設定する駆動信号設定部とを有し、第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、電源電圧を可変させることで調整することを特徴とする増幅回路である。
【００１６】
また、第２の発明は、１ビットディジタル信号処理されたオーディオ信号をＤ級動作で増幅する増幅回路の制御方法において、電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、電源電圧を可変させることで調整するようにされ、第１および第２のスイッチング素子のうち電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、電源電圧に対応して可変的に設定するようにしたことを特徴とする増幅回路の制御方法である。
【００１７】
また、第３の発明は、オーディオ信号を１ビットディジタル信号に変調する１ビットディジタル信号処理部と、電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子と、第１および第２のスイッチング素子のうち電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、電源電圧に対応して可変的に設定する駆動信号設定部とを備え、第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、電源電圧を可変させることで調整するようにされ、１ビットディジタル信号処理部で１ビットディジタル信号に変調されたオーディオ信号を第１および第２のスイッチング素子を用いてＤ級動作で増幅する増幅部と、増幅部で増幅された１ビットディジタル信号に変調されたオーディオ信号から高調波成分を取り除くフィルタ部とを有することを特徴とする増幅装置である。
【００１８】
また、第４の発明は、記録媒体からオーディオデータを再生する再生部と、再生部で再生されたオーディオデータを１ビットディジタル信号に変調する１ビットディジタル信号処理部と、電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子と、第１および第２のスイッチング素子のうち電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、電源電圧に対応して可変的に設定する駆動信号設定部とを備え、第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、電源電圧を可変させることで調整するようにされ、１ビットディジタル信号処理部で変調された信号を第１および第２のスイッチング素子を用いてＤ級動作で増幅する増幅部と、増幅部で増幅された１ビットディジタル信号に変調された信号から高調波成分を取り除くフィルタ部とを有することを特徴とする再生装置である。
【００１９】
上述したように、この発明は、１ビットディジタル信号処理されたオーディオ信号をＤ級動作で増幅する際に、電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、電源電圧を可変させることで調整するようにされ、第１および第２のスイッチング素子のうち電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、電源電圧に対応して可変的に設定するようにしているため、電源電圧の変化に関わらず電源電圧側に接続されるスイッチング素子の振幅域を一定に設定することができ、それにより第１および第２のスイッチング素子のＯＮ抵抗のバランスを電源電圧の変化に関わらず良好に維持することができるため、歪率が電源電圧の変化に対して略一定に保たれる。
【発明の効果】
【００２０】
この発明は、上述のように、１ビットディジタル信号処理されたオーディオ信号をＤ級動作で増幅する際に、電源電圧と接地電圧との間に縦列接続される第１および第２のスイッチング素子の中点から取り出される出力信号のレベルを、電源電圧を可変させることで調整するようにされ、第１および第２のスイッチング素子のうち電源電圧側に接続されるスイッチング素子を駆動する駆動信号の振幅域を、電源電圧に対応して可変的に設定するようにしているため、電源電圧の変化に関わらず電源電圧側に接続されるスイッチング素子の振幅域を一定に設定することができ、それにより第１および第２のスイッチング素子のＯＮ抵抗のバランスを電源電圧の変化に関わらず良好に維持することができるため、歪率が電源電圧の変化に対して略一定に保たれる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、この発明の実施の第１の形態を、図面を参照しながら説明する。この発明では、図１に概略的に示されるように、Ｄ級増幅回路の出力段のＨｉサイドのトランジスタＱ１０のゲート−ソース間電圧Ｖｇｓｂと、ＬｏサイドのトランジスタＱ１１のＶｇｓとにおいて、ゲート−ソース間電圧Ｖｇｓａとが、トランジスタＱ１０およびＱ１１に対する電源電圧ＶＤの変化に関わらず互いに等しくなるように、ゲート駆動電圧の制御を行う。換言すれば、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧の振幅域を、電源電圧ＶＤの変化に関わらず一定とする。
【００２２】
図１を参照し、ＬｏサイドのトランジスタＱ１１は、ソース電極が接地電圧ＧＮＤとされるため、ゲート駆動電圧ＶＧａは、一義的に決定される。一方、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂは、電源電圧ＶＤと連動している。そのため、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａと、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂとの間には、下記の式（１）の関係が成り立つ。
ＶＧｂ＝ＶＧａ＋ＶＤ      ・・・（１）
【００２３】
すなわち、ゲート駆動電圧ＶＧａを一定とし、電源電圧ＶＤの電圧値をゲート駆動電圧ＶＧａに加算した電圧値の電圧をゲート駆動電圧ＶＧｂとして用いることで、この式（１）が実現されることになる。
【００２４】
図２は、上述の式（１）を実現するための、Ｄ級増幅回路の出力段における一例の構成を概略的に示す。Ｄ級増幅回路の出力段においては、ＨｉサイドのトランジスタＱ１０とＬｏサイドのトランジスタＱ１１は、互いに反転したスイッチング動作を行うスイッチング素子として機能される。電源電圧ＶＤＶが、ＨｉサイドのトランジスタＱ１０のドレイン電極に供給されると共に、加算回路１１の一方の入力端に入力される。この電源電圧ＶＤＶは、音量調整のために可変とされている。ここでは、電源電圧ＶＤＶが０Ｖ〜２Ｖの範囲で可変されるものとする。ＨｉサイドのトランジスタＱ１０のソース電極と、ＬｏサイドのトランジスタＱ１１のドレイン電極とが接続され、接続点から出力が取り出される。ＬｏサイドのトランジスタＱ１１のソース電極は、接地電圧ＧＮＤに接続される。
【００２５】
ＶＧ生成回路１０は、固定値の電圧ＶＧを発生させる。ここでは、電圧ＶＧを、トランジスタＱ１０およびＱ１１のＯＮ電圧（例えば２Ｖ）と等しく設定している。ＶＧ生成回路１０で生成された電圧ＶＧは、加算回路１１の他方の入力端に入力されると共に、ＬｏサイドのトランジスタＱ１１を駆動するゲート駆動電圧ＶＧａとしてゲート駆動回路１３に供給される。
【００２６】
加算回路１１は、一方の入力端に入力された電源電圧ＶＤＶと、他方の入力端に入力された電圧ＶＧとを加算する。加算回路１１で電源電圧ＶＤＶと電圧ＶＧとが加算された電圧が、ＨｉサイドのトランジスタＱ１０を駆動するためのゲート駆動電圧ＶＧｂとしてゲート駆動回路１２に供給される。これにより、ゲート駆動電圧ＶＧｂは、電源電圧ＶＤＶの変化に関わらず０Ｖ〜電圧ＶＧの振幅域が維持されることになる。ゲート駆動回路１２および１３には、図示されない前段の回路から、互いに反転する１ビットディジタル信号がそれぞれ供給される。
【００２７】
なお、１ビットディジタル信号は、オーディオ信号を、例えばＰＷＭ(Pulse Width Modulation)またはＰＤＭ(Pulse Density Modulation)といった１ビットディジタル信号処理により変調して得る。
【００２８】
出力段において、ＨｉサイドのトランジスタＱ１０が、ゲート駆動電圧ＶＧｂに基づくゲート駆動回路１２の出力で駆動される。同様に、ＬｏサイドのトランジスタＱ１１が、ゲート駆動電圧ＶＧａに基づくゲート駆動回路１３の出力で駆動される。出力段の出力がトランジスタＱ１０およびＱ１１の中点から取り出される。
【００２９】
図３は、上述の図２において、加算回路１１の一例の構成をより具体的に示す。なお、図３において、図２と共通する部分には同一の符号を付し、詳細な説明を省略する。この例では、加算回路１１を２個のオペアンプＯＰ１およびＯＰ２を用いて構成している。アンプＯＰ２は、アンプＯＰ１の反転入力端に入力され反転されて出力される信号を、さらに反転して出力するために設けられる。
【００３０】
抵抗Ｒ２を介して供給される電源電圧ＶＤＶと、ＶＧ生成回路１０から抵抗Ｒ１を介して供給される電圧ＶＧとがアンプＯＰ１の反転入力端に入力される。アンプＯＰ１の非反転入力は、接地電圧ＧＮＤと接続される。また、アンプＯＰ１の出力と反転入力との間に抵抗Ｒ３が接続される。アンプＯＰ１の出力が抵抗Ｒ４を介してアンプＯＰ２の反転入力端に入力される。アンプＯＰ２の出力と反転入力との間に抵抗Ｒ５が接続される。アンプＯＰ２は、反転入力端に入力された信号を反転して出力する。このアンプＯＰ２の出力が、ゲート駆動電圧ＶＧｂとしてゲート駆動回路１２に供給される。
【００３１】
図４は、上述した図３の回路で、電源電圧ＶＤＶを０Ｖから最大値（この例では２Ｖ）まで変化させた場合の、各トランジスタＱ１０およびＱ１１におけるゲート駆動電圧ＶＧａおよびＶＧｂの変化をシミュレートした一例の結果を示す。これは、音量調整において音量を０から最大まで変化させた場合に相当する。なお、図４において、横軸が電源電圧ＶＤＶを示し、縦軸が各測定点での電圧値を示す。
【００３２】
図４から分かるように、電源電圧ＶＤＶを変化させても、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａは、２Ｖの電位で一定となっている。一方、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂは、電源電圧ＶＤＶの変化に伴い、電源電圧ＶＤＶと２Ｖ（すなわち電圧ＶＧ＝ゲート駆動電圧ＶＧａ）の電位差を保ちながら変化している。換言すれば、ゲート駆動電圧ＶＧｂは、電源電圧ＶＤＶの変化に関わらず２Ｖ（電圧ＶＧ）の振幅域が保たれる。これにより、図３の回路構成で上述した式（１）が実現されることが確認できる。
【００３３】
図５は、上述した図３の回路に対応し、電源電圧ＶＤＶと出力される信号の歪率との実測値に基づく一例の関係を示す。縦軸が出力されるオーディオ信号の歪率ＴＨＤ％、横軸が電源電圧ＶＤＶを示す。図５から、電源電圧ＶＤＶの変化に対して、歪率ＴＨＤ％が略一定となっていることが分かる。このように、この発明の実施の第１の形態により、出力段のトランジスタに供給する電源電圧を変化させることで音量調整を行う構成において、音量調整に対する歪率を略一定とすることが可能とされ、オーディオ機器として適当な特性を得ることができた。
【００３４】
すなわち、既に説明したように、出力段に対する電源電圧ＶＤＶの値と、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａの値とを加算回路１１により加算して、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂとすることで、当該ゲート駆動電圧ＶＧｂの電圧が電源電圧ＶＤＶの電圧の変化に応じて変化する。したがって、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂは、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａよりも、常に電源電圧ＶＤＶの分だけ高い電圧を得ることができる。
【００３５】
これにより、トランジスタＱ１０およびＱ１１におけるゲート−ソース電圧Ｖｇｓが等しくなり、トランジスタＱ１０およびＱ１１のＯＮ抵抗が等しくなる。その結果、音量調整により出力段に対する電源電圧ＶＤＶを変化させても、ＨｉサイドおよびＬｏサイドそれぞれのトランジスタＱ１０およびＱ１１におけるＯＮ抵抗のバランスが崩れることが無く、電源電圧ＶＤＶの変化に対して歪率を略一定に保つことが可能となる。
【００３６】
次に、この発明の実施の第２の形態について説明する。この実施の第２の形態は、実施の第１の形態で説明した、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂと、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａとを、電源投入時などに所定に漸増させるようにしたものである。これにより、電源投入時などに出力に現れるポップノイズを低減させることが可能となる。
【００３７】
電源投入時に発生するポップノイズについて、概略的に説明する。図６に例示されるように、単電源、ハーフブリッジタイプのＤ級増幅回路の出力段は、電源電圧ＶＤに対して縦列接続されたＨｉサイドおよびＬｏサイドのトランジスタからなり、これらのトランジスタの接続点から取り出された１ビットディジタル信号による出力は、インダクタＬとキャパシタＣ１とからなるＬＣフィルタ回路で積分され高調波成分が取り除かれる。ここで、単電源、ハーフブリッジタイプにおいては、出力が出力段の中点から取り出されるので、出力段に対する電源電圧ＶＤの１／２の直流電圧が出力されることになる。そのため、大容量の電解コンデンサをカップリングコンデンサＣ２として出力に挿入し、このカップリングコンデンサＣ２で直流成分を取り除いた信号を、例えばスピーカである負荷ＳＰに供給する。
【００３８】
電源投入時や起動時など、回路に最初に１ビットディジタル信号が入力されるときや、電源切断時やスリープ状態への移行時など、回路に入力されていた１ビットディジタル信号が途絶えるときなどは、入力される１ビットディジタル信号のデューティーが急激に変化する。ＬＣフィルタ回路は、時定数が存在するので、デューティーの急激な変化に伴い電源電圧ＶＤの波高値が過渡的にＬＣフィルタ回路を通過する。カップリングコンデンサＣ２が充電されていない場合、このようにしてＬＣフィルタ回路から供給された電圧は、瞬間的にカップリングコンデンサＣ２の出力側に現れることになる。すなわち、カップリングコンデンサＣ２の出力には、電圧が０Ｖから電源電圧ＶＤの波高値まで急激に変化する信号が現れ、それがポップノイズとなる。
【００３９】
そこで、この実施の第２の形態では、出力段に入力される１ビットディジタル信号のデューティーが急激に変化する際にカップリングコンデンサＣ２に印加される電圧が、図７Ａに例示されるように、０Ｖから例えば指数関数的に漸増するように制御する。この制御を、ゲート駆動回路１２および１３にそれぞれ供給されるゲート駆動電圧ＶＧａおよびＶＧｂを制御することで行う。なお、図７Ｂに例示されるように、電源投入直後の電圧の変化が急激であると、ポップノイズが発生してしまう。
【００４０】
図８は、実施の第２の形態による制御を実現するための一例の構成を示す。なお、図８において、上述した図２および図６と共通する部分には同一の符号を付し、詳細な説明を省略する。ランプ(ramp)生成回路２０がＶＧ生成回路１０’に接続される。このランプ生成回路２０は、図９Ａに例示されるように、立ち上がり時および立ち下がり時に出力電圧がリニアに変化するようにされている。例えば、立ち上がり時には、電圧が０Ｖから所定時間で所定電圧までリニアに上昇され、一定値に保たれる。０Ｖから所定電圧まで上昇される時間は、例えばカップリングコンデンサＣ２の充電時間に対応し、数１０msecなどとされる。立ち下がり時についても、同様とする。
【００４１】
なお、図９Ａのような、時間に対してリニアに変化する波形は、例えば定電流でコンデンサを放電させることで生成することができる。これに限らず、例えばこの回路が組み込まれる機器を制御するマイクロプロセッサなどにより発生させてもよい。
【００４２】
ランプ生成回路２０の出力は、ＶＧ生成回路１０’に供給される。ＶＧ生成回路１０’は、ランプ生成回路２０の例えば立ち上がり時や立ち下がり時においてリニアに変化する波形を整形し、図９Ｂに例示されるような、０Ｖから例えば指数関数的に漸増する（立ち上がり時の場合）ような変化の波形に変換する。この、図９Ａに例示されるリニアに変化する波形の信号を、図９Ｂに例示される指数関数的に変化する信号に変換する回路を、以下では、ゲート電圧波形整形回路と呼ぶ。
【００４３】
具体例は後述するが、ゲート電圧波形整形回路は、例えば大容量のコンデンサとダイオードとを用いて実現可能である。これに限らず、例えばこの回路が組み込まれる機器を制御するマイクロプロセッサなどにより、図９Ｂのような波形を発生させてもよい。
【００４４】
このＶＧ生成回路１０’で生成された電圧ＶＧは、ＬｏサイドのトランジスタＱ１１を駆動するゲート駆動回路１３にゲート駆動電圧ＶＧａとして供給されると共に、加算回路１１に供給され電源電圧ＶＤＶと加算され、ゲート駆動電圧ＶＧｂとしてＨｉサイドのトランジスタＱ１０を駆動するゲート駆動回路１２に供給される。ゲート駆動回路１２および１３には、図示されない前段の回路から、互いに反転する１ビットディジタル信号がそれぞれ供給される。
【００４５】
出力段において、ＨｉサイドのトランジスタＱ１０が、ゲート駆動電圧ＶＧｂに基づくゲート駆動回路１２の出力で駆動される。同様に、ＬｏサイドのトランジスタＱ１１が、ゲート駆動電圧ＶＧａに基づくゲート駆動回路１３の出力で駆動される。出力段の出力がトランジスタＱ１０およびＱ１１の中点から取り出され、インダクタＬおよびキャパシタＣ１からなるフィルタ回路で積分され高調波成分を取り除かれ、カップリングコンデンサＣ２に印加される。
【００４６】
この実施の第２の形態の構成によれば、電源電圧ＶＤＶと、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａの値とを加算回路１１により加算して、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂとしているので、電源電圧ＶＤＶの変化に関わらずトランジスタＱ１０およびＱ１１におけるＯＮ抵抗が等しくなり、電源電圧ＶＤＶの変化に対して歪率を略一定に保つことが可能となる。また、電源投入時や電源切断時など、出力段に入力される１ビットディジタル信号のデューティーが急激に変化するときに、ゲート駆動電圧ＶＧｂおよびＶＧａとを指数関数的に徐々に変化させるようにしている。これにより、トランジスタＱ１０およびＱ１１に入力される１ビットディジタル信号の波高値の変化が制御され、１ビットディジタル信号のデューティーの急激な変化に伴うポップノイズの発生が抑制される。
【００４７】
図１０は、上述の図８の構成をより具体的な例を用いて示す。なお、図１０において、上述した図３および図８と共通する部分には同一の符号を付し、詳細な説明を省略する。
【００４８】
ランプ生成回路２０の出力が抵抗Ｒ１０を介してＶＧ生成回路１０’に入力される。この図１０の例では、ＶＧ生成回路１０’は、オペアンプＯＰ３と、オペアンプＯＰ３に接続される抵抗Ｒ１１、Ｒ１２およびＲ１３と、例えば電解コンデンサからなるコンデンサＣ１０と、ダイオードＤ１とからなる。コンデンサＣ１０とダイオードＤ１とにより、上述したゲート電圧波形整形回路が構成される。
【００４９】
ランプ生成回路２０から抵抗Ｒ１０を介して供給された信号は、電解コンデンサＣ１０の正極およびダイオードＤ１のアノードに供給されると共に、抵抗Ｒ１１を介してオペアンプＯＰ３の反転入力端に入力される。電解コンデンサＣ１０の負極およびダイオードＤ１のカソードは、それぞれ接地電位ＧＮＤに接続される。また、オペアンプＯＰ３において、非反転入力端は抵抗Ｒ１２を介して接地電位ＧＮＤに接続されると共に、抵抗Ｒ１を介して加算回路１１の他方の入力端（すなわちオペアンプＯＰ１の反転入力端）に入力される。
【００５０】
ゲート電圧波形整形回路は、コンデンサＣ１０の充電特性と、ダイオードＤ１の電圧−電流特性とを利用することで、上述した図９Ａに例示される、時間に対して電圧がリニアに変化する特性を、図９Ｂに例示される、立ち上がり時において指数関数的に電圧が上昇する特性に変換することができる。すなわち、ダイオードＤ１のスレショルド電圧ＶＦ以下では、コンデンサＣ１０の充電のためにコンデンサＣ１０に対して電流が流れ込み、コンデンサＣ１０の正極側の電圧値が指数関数的に漸増する。そして、ダイオードＤ１のスレショルド電圧ＶＦ以上でダイオードＤ１による電圧降下が一定となり、また、コンデンサＣ１０の充電が完了し、コンデンサＣ１０の両端の電圧値が所定値で飽和する。
【００５１】
このゲート電圧波形整形回路で得られた信号を、飽和時の電圧がトランジスタＱ１０およびＱ１１のＯＮ電圧と等しくなるように、オペアンプＯＰ３で所定に増幅する。このオペアンプＯＰ３の出力は、ＬｏサイドのトランジスタＱ１１のゲート駆動電圧ＶＧａとしてゲート駆動回路１３に供給されると共に、抵抗Ｒ１を介して加算回路１１に供給される。加算回路１１では、図３を用いて既に説明したのと同様にして、電源電圧ＶＤＶとＶＧ生成回路１０’の出力とを加算してＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂを生成し、ゲート駆動回路１２に供給する。
【００５２】
この図１０の例では、ＨｉサイドのトランジスタＱ１０を駆動するためのゲート駆動回路１２がＰチャンネルのトランジスタＱ２０とＮチャンネルのトランジスタＱ２１とを組み合わせたプッシュプル回路として構成される。トランジスタＱ２０のソース電極とトランジスタＱ２１のドレイン電極とが接続され、接続点が抵抗Ｒ２０を介してトランジスタＱ１０のゲート電極に接続される。トランジスタＱ２０のドレイン電極に対し、加算回路１１の出力（すなわちオペアンプＯＰ２の出力）が接続される。また、トランジスタＱ２１のソース電極がトランジスタＱ１０のソース電極と接続される。
【００５３】
同様に、ＬｏサイドのトランジスタＱ１１を駆動するためのゲート駆動回路１３がＰチャンネルのトランジスタＱ２２とＮチャンネルのトランジスタＱ２３とを組み合わせたプッシュプル回路として構成される。トランジスタＱ２２のソース電極とトランジスタＱ２３のドレイン電極とが接続され、接続点が抵抗Ｒ２１を介してトランジスタＱ１１のゲート電極に接続される。トランジスタＱ２２のドレイン電極に対し、後述するＶＧ生成回路１０’の出力（すなわちオペアンプＯＰ３の出力）が接続される。また、トランジスタＱ２３のソース電極がトランジスタＱ１１のソース電極と接続され、接地電位ＧＮＤとされる。
【００５４】
出力段において、ＨｉサイドのトランジスタＱ１０のソース電極と、ＬｏサイドのトランジスタＱ１１のドレイン電極とが接続され、ＨｉサイドのトランジスタＱ１０のドレイン電極に対して、音量調整により可変とされる電源電圧ＶＤＶが供給され、ＬｏサイドのトランジスタＱ１１のソース電極が接地電位ＧＮＤと接続される。トランジスタＱ１０のソース電極とトランジスタＱ１１のドレイン電極との接続点から１ビットディジタル信号が出力として取り出され、インダクタＬとキャパシタＣ１とからなるフィルタ回路に供給され、積分されて高調波成分を取り除かれ、カップリングコンデンサＣ２を介して負荷に供給される。
【００５５】
図１１は、図１０の構成において、ＶＧ生成回路１０’から出力される電圧ＶＧ（ゲート駆動電圧）の変化と、この電圧ＶＧにより駆動されるゲート駆動回路の１ビットディジタル信号の変化とをシミュレートした一例の結果を示す。ゲート駆動電圧ＶＧは、０Ｖから時間の経過に伴い指数関数的に漸増し、所定時間経過後に所定電圧で飽和し安定化する。ゲート駆動回路から出力される１ビットディジタル信号の波高値は、このゲート駆動電圧ＶＧの変化に追随して変化しているのが分かる。すなわち、ゲート駆動回路の１ビットディジタル信号の波高値は、０Ｖから時間の経過に伴い指数関数的に漸増し、所定の時間経過後に所定値で安定化する。
【００５６】
なお、図１０に例示される構成において、電源電圧ＶＤＶは、ＶＧ生成回路１０’の出力電圧が所定電圧で安定するまで、０Ｖに制御される（図示しない）。この場合、上述した式（１）により、ゲート駆動回路１２に供給されるゲート駆動電圧ＶＧｂと、ゲート駆動回路１３に供給されるゲート駆動電圧ＶＧａとが等しくされる。したがって、ゲート駆動回路１２および１３から出力される１ビットディジタル信号の波高値は、共に、この図１１に例示されるような、０Ｖから徐々に指数関数的に漸増するように制御される。これにより、電源投入時などにおいて、カップリングコンデンサＣ２に対して徐々に電流が流れ込むことになり、ポップノイズを抑制できる。
【００５７】
図１２および図１３は、ＶＧ生成部１０’から出力される電圧ＶＧを上述のようにして漸増させて変化させた際の、ゲート駆動電圧ＶＧａおよびＶＧｂの変化をシミュレートした一例の結果を示す。なお、この図１２および図１３では、簡単のため、ＶＧ生成部１０’からの出力電圧ＶＧがリニアに変化するものとして、シミュレーションを行っている。また、図１２および図１３における電圧ＶＧは、図１０におけるランプ生成回路２０の出力電圧であって、ＶＧ生成回路１０は、この電圧ＶＧの安定時の電圧をトランジスタＱ１０およびＱ１１のＯＮ電圧まで引き上げて出力する。
【００５８】
図１２は、出力段に供給される電源電圧ＶＤＶが０Ｖの場合の一例のシミュレーション結果を示す。ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂと、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａとが、ＶＧ生成部１０’から出力される電圧ＶＧの変化に応じて、全く等しく変化しているのが分かる。
【００５９】
図１３は、電源電圧ＶＤＶが最大値の場合、すなわち、音量調整において音量が最大に調整された場合の一例のシミュレーション結果を示す。ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂと、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａとが、電源電圧ＶＤＶに対応する電位差を維持しつつ、ＶＧ生成部１０’から出力される電圧ＶＧの変化に応じて、全く等しく変化しているのが分かる。
【００６０】
この図１２および図１３に例示するシミュレーション結果から、ゲート駆動電圧ＶＧａおよびＶＧｂを０Ｖから所定値まで変化させた場合であっても、電源電圧ＶＤＶと、ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａの値とを加算回路１１により加算して、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂとすることで、電源電圧ＶＤＶの変化に関わらずトランジスタＱ１０およびＱ１１におけるＯＮ抵抗を等しくできることが分かる。したがって、この実施の第２の形態の構成でも、電源電圧ＶＤＶの変化に対して歪率を略一定に保つことが可能となる。
【００６１】
次に、この発明の実施の第３の形態について説明する。上述の実施の第１および第２の形態では、出力段に供給される電源電圧ＶＤＶを直接的に用いて、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂを得ている。この実施の第３の形態では、音量調整のために所定に設定されたボリューム値に基づき、当該ゲート駆動電圧ＶＧｂを生成するようにしている。
【００６２】
図１４は、この発明の実施の第３の形態によるＤ級増幅回路の出力段における一例の構成を概略的に示す。なお、図１４において、上述した図２と共通する部分には同一の符号を付し、詳細な説明を省略する。端子３１に対して、音量調整によるボリューム値が入力される。例えば、この図１４に示す回路が組み込まれた機器に対して設けられた、音量調整を行うための操作子に対するユーザの操作に応じて、図示されないボリューム値生成部によりボリューム値が生成され、端子３１に対して入力される。ボリューム値は、端子３１から電圧設定部３０に供給される。電圧設定部３０は、供給されたボリューム値に基づき、制御信号を所定に生成する。
【００６３】
電源電圧ＶＤＤが電圧制御部３３を介してＨｉサイドのトランジスタＱ１０に供給される。ＶＧ生成回路１０から出力された電圧ＶＧが電圧制御部３２を介してゲート駆動回路１２に供給される。電圧設定部３０で生成された制御信号は、電圧制御部３２および３３にそれぞれ供給される。電圧制御部３２および３３は、この制御信号に基づき、入力された電圧をボリューム値に応じた電圧に変換して出力する。電圧制御部３２から出力される電圧は、ゲート駆動電圧ＶＧｂとしてゲート駆動回路１２に供給される。また、電圧制御部３３から出力される電圧は、ボリューム値に応じて電圧値が可変される電源電圧ＶＤＶとして、ＨｉサイドのトランジスタＱ１０に供給される。
【００６４】
一例として、電源電圧ＶＤＤが２Ｖであって、トランジスタＱ１０およびＱ１１のＯＮ電圧がそれぞれ２Ｖであり、ＶＧ生成回路１０は、電圧ＶＧとして２Ｖを出力するものとする。この場合、電圧制御部３３は、制御信号に基づき、出力される電圧ＶＤＶをボリューム値に応じて０Ｖ〜２Ｖの間で可変させる。一方、電圧制御部３２は、制御信号に基づき、出力されるゲート駆動電圧ＶＧｂを２Ｖ〜４Ｖの間で可変させる。ＬｏサイドのトランジスタＱ１１に対するゲート駆動電圧ＶＧａは、ＶＧ生成回路１０から出力される電圧ＶＧが直接的に供給される。
【００６５】
このような構成でも、ＨｉサイドのトランジスタＱ１０に供給される電源電圧ＶＤＶが、最小値（０Ｖ）から音量の最大値に対応する電圧（例えば２Ｖ）に変化されるのに伴い、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧ＶＧｂが、当該電圧ＶＤＶに対してＯＮ電圧に対応する電位差を維持しつつ変化される。そのため、上述したように、音量の変化に対して歪率を略一定に保つことが可能となる。
【００６６】
なお、図示は省略するが、上述の実施の第２の形態で説明した、ランプ生成回路２０と、ゲート電圧波形整形回路を含んだＶＧ生成回路１０’を有する構成に、この実施の第３の形態を適用させることもできる。
【００６７】
また、この実施の第３の形態は、上述した図１４の構成に限らず、例えばゲート駆動電圧ＶＧｂをボリューム値に応じて直接的に生成して、ＨｉサイドのトランジスタＱ１０のゲート駆動回路１２に供給するようにしてもよい。ＬｏサイドのトランジスタＱ１１のゲート駆動回路１３には、固定的な電圧値をゲート駆動電圧ＶＧａとして所定に供給する。この場合には、ゲート駆動電圧ＶＧａとＶＧｂとの供給源が異なるため、実施の第２の形態によるランプ生成回路２０と、ＶＧ生成回路１０’とを適用するためには、工夫が必要となる。
【００６８】
次に、この発明の実施の第４の形態について、図１５を用いて説明する。図１５は、この発明が適用された再生装置１００の一例の構成を概略的に示す。再生部１０１は、圧縮符号化されて記録媒体に記録された圧縮オーディオデータを記録媒体から再生する。記録媒体は、オーディオデータを記録可能であれば、特に限定されない。例えば、ＭＤ(Mini Disc)、ＤＶＤ(Digital Versatile Disc)といったディスク記録媒体、フラッシュメモリなどの不揮発性メモリ、ハードディスク、磁気テープなどを記録媒体として用いることが考えられる。再生部１０１は、記録媒体から読み出したデータに対して復調処理、記録符号の復号処理などを所定に施して、再生圧縮オーディオデータとして出力する。
【００６９】
再生部１０１から出力された再生圧縮オーディオデータは、例えばデコーダ部１０２に供給される。デコーダ部１０２は、再生圧縮オーディオデータに対して圧縮符号化方式に対応する復号処理を行い、圧縮オーディオデータを伸長しベースバンドのオーディオデータとして出力される。
【００７０】
デコーダ部１０２から出力されたベースバンドのオーディオデータは、変調部１０３に供給される。変調部１０３は、供給されたオーディオデータに対して１ビットディジタル信号処理を施し、オーディオデータを１ビットディジタル信号に変換して出力する。例えば変調部１０３は、供給されたオーディオデータに対してＰＷＭを施し、振幅情報が時間情報に変換されたＰＷＭ波を生成する。これに限らず、変調部１０３は、時間軸に対しても変調を行うΔ−Σ変調方式を用いてオーディオデータの変調を行ってもよいし、ＰＷＭとΔ−Σ変調とを併用してもよい。ここでは、変調部１０３は、ＰＷＭを行うものとする。
【００７１】
変調部１０３でＰＷＭ信号に変調されたオーディオデータは、この発明が適用されるアンプ部１０４に供給される。アンプ部１０４において、出力段の構成は、上述した実施の第１、第２および第３の形態の何れの構成も適用可能である。すなわち、アンプ部１０４は、例えばデッドタイム生成回路、レベルシフタおよびゲート駆動回路からなるドライブ回路と、ドライブ回路から出力されるゲート駆動電圧で駆動され、電源電圧に応じてＰＷＭ信号を増幅する出力段と、出力段から取り出されたＰＷＭ信号を積分し高調波成分を取り除いて、ＰＷＭ信号をアナログオーディオ信号に変換して出力するフィルタ回路とを有する。アンプ部１０４から出力されたアナログオーディオ信号は、例えばスピーカ１０５に供給され、スピーカ１０５の駆動部を駆動する。
【００７２】
出力段は、例えばＮチャンネルのＭＯＳＦＥＴを電源電圧に対して縦列接続して用いる、単電源、ハーフブリッジタイプの構成が適用される。これに限らず、ハーフブリッジタイプを２つ組み合わせ、それぞれにゲート駆動回路を設けた、単電源、ブルブリッジタイプの構成を適用することもできる。なお、フルブリッジ構成の場合、出力段から取り出される出力に対してカップリングコンデンサを用いないので、実施の第２の形態の構成は、適用されない。
【００７３】
また、アンプ部１０４は、ボリュームコントローラ１０６に対する操作に応じて出力段に供給する電源電圧を変化させることで、出力信号の音量調整を行うようにされている。このとき、Ｈｉサイドのトランジスタに対するゲート駆動電圧が電源電圧の値に応じて設定される。これにより、Ｈｉサイドのトランジスタに供給される電源電圧が、最小値（０Ｖ）から音量の最大値に対応する電圧に変化されるのに伴い、Ｈｉサイドのトランジスタに対するゲート駆動電圧が、当該電源電圧に対してＯＮ電圧に対応する電位差を維持しつつ変化される。そのため、既に説明したように、音量の変化に対して歪率を略一定に保つことが可能となる。
【００７４】
なお、アンプ部１０４に対して実施の第１または第２の形態が適用されている場合には、出力段に供給される電源電圧が直接的に検出されて、ＨｉサイドのトランジスタＱ１０に対するゲート駆動電圧が設定される。一方、アンプ部１０４に対して実施の第３の形態が適用されている場合には、出力段の電源電圧がボリュームコントローラ１０６に対する操作に応じて設定された例えばボリューム値に基づき制御されると共に、当該ボリューム値に基づきＨｉサイドのトランジスタに対するゲート駆動電圧が制御される。
【００７５】
また、アンプ部１０４に対して実施の第２の形態が適用される場合には、電源投入時など出力段に入力されるＰＷＭ信号のデューティーが急激に変化する際に、Ｈｉサイドのトランジスタに対するゲート駆動電圧が０Ｖから指数関数的に徐々に上昇するように制御される。そのため、電源投入時などに、ＰＷＭ信号のデューティーが急激に変化することで発生されるポップノイズを抑制することができる。
【００７６】
なお、上述では、再生装置１００が記録媒体に圧縮符号化されて記録された圧縮オーディオデータを再生するように説明したが、これはこの例に限定されない。例えば、この実施の第４の形態は、記録媒体に非圧縮で記録されたオーディオデータを再生するような再生装置に適用することもできる。例えば、ＣＤ−ＤＡ(Compact Disc-Digital Audio)を再生するような再生装置にこの発明を適用することが考えられる。この場合には、例えば図１５の構成からデコーダ部１０２を省略した構成が考えられる。
【００７７】
さらに、上述では、再生装置１００が記録媒体から圧縮または非圧縮のオーディオデータを再生するように説明したが、これはこの例に限定されない。例えば、再生装置１００は、インターネットなどを介して有線または無線で伝送された圧縮または非圧縮のオーディオデータを再生するような装置であってもよい。さらに、アナログまたはディジタル方式で入力されたオーディオ信号を増幅して出力するアンプ装置に。この発明を適用するようにできる。この場合には、例えば図１５の構成から再生部１０１およびデコーダ部１０２を省略した構成が考えられる。
【００７８】
上述では、この発明が単電源タイプの出力段を有するＤ級増幅回路に適用されるものとして説明したが、これはこの例に限定されない。すなわち、この発明は、Ｈｉサイドのトランジスタに正電源を供給し、Ｌｏサイドのトランジスタに負電源を供給する、両電源タイプの出力段を有するＤ級増幅回路にも適用可能なものである。両電源タイプの出力段では、ＨｉサイドにＮチャンネルのトランジスタを用い、ＬｏサイドにＰチャンネルのトランジスタを用いる。これらＮチャンネルのトランジスタとＰチャンネルのトランジスタでは特性が異なり、それぞれのゲート駆動電圧が同じではない。そこで、この発明を適用して、Ｎチャンネルのトランジスタの駆動と、Ｐチャンネルのトランジスタの駆動とにそれぞれ適するようにゲート駆動電圧を調整することで、出力特性を改善可能である。
【図面の簡単な説明】
【００７９】
【図１】この発明を概略的に説明するための略線図である。
【図２】発明の実施の第１の形態によるＤ級増幅回路の出力段における一例の構成を概略的に示す回路図である。
【図３】Ｄ級増幅回路の出力段における加算回路の一例の構成をより具体的に示す回路図である。
【図４】実施の第１の形態の構成において、電源電圧ＶＤＶを０Ｖから最大値まで変化させた場合の、各トランジスタにおけるゲート−ソース間電圧Ｖｓｇの変化をシミュレートした一例の結果を示す略線図である。
【図５】実施の第１の形態の構成における、電源電圧ＶＤＶと出力される信号の歪率との実測値に基づく一例の関係を示す略線図である。
【図６】電源投入時に発生するポップノイズについて概略的に説明するための図である。
【図７】発明の実施の第２の形態によるゲート駆動電圧の一例の制御方法を示す略線図である。
【図８】実施の第２の形態による制御を実現するための一例の構成を示す回路図である。
【図９】実施の第２の形態による制御を説明するための略線図である。
【図１０】実施の第２の形態による制御を実現するためのより具体的な構成例を示す回路図である。
【図１１】実施の第２の形態による、電圧ＶＧの変化と電圧ＶＧにより駆動されるゲート駆動回路の１ビットディジタル信号出力の変化とをシミュレートした一例の結果を示す略線図である。
【図１２】実施の第２の形態による、電圧ＶＧを漸増させて変化させた際のゲート駆動電圧の変化をしミュートした一例の結果を示す略線図である。
【図１３】実施の第２の形態による、電圧ＶＧを漸増させて変化させた際のゲート駆動電圧の変化をしミュートした一例の結果を示す略線図である。
【図１４】発明の実施の第３の形態によるＤ級増幅回路の出力段における一例の構成を概略的に示す回路図である。
【図１５】発明の実施の第４の形態に適用できる再生装置の一例の構成を概略的に示すブロック図である。
【図１６】従来の技術によるＤ級増幅回路の一例の構成を概略的に示す回路図である。
【図１７】従来の技術によるＤ級増幅回路において、音量調整のために電源電圧ＶＤＤを可変とした場合について説明するための略線図である。
【図１８】従来の技術における、Ｈｉサイドのトランジスタに供給する電源電圧ＶＤＤと、出力される信号の歪率との、実測値に基づく一例の関係を示す略線図である。
【符号の説明】
【００８０】
１０，１０’  ＶＧ生成回路
１１  加算回路
１２  Ｈｉサイドのゲート駆動回路
１３  Ｌｏサイドのゲート駆動回路
２０  ランプ生成回路
１０１  再生部
１０２  デコーダ部
１０３  変調部
１０４  アンプ部
１０６  ボリュームコントローラ
Ｑ１０  Ｈｉサイドのトランジスタ
Ｑ１１  Ｌｏサイドのトランジスタ
Ｃ２  カップリングコンデンサ
【図１】
2009033335.tif 000003
【図２】
2009033335.tif 000004
【図３】
2009033335.tif 000005
【図４】
2009033335.tif 000006
【図５】
2009033335.tif 000007
【図６】
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【図７】
2009033335.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2009033335.tif 000016
【図１５】
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【図１６】
2009033335.tif 000018
【図１７】
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【図１８】
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