(57)【要約】【課題】読み出しマージンの向上や回路構成の縮小化を図ることができる強誘電体記憶装置等を提供する。【解決手段】本発明に係る強誘電体記憶装置は、メモリセル〔１０〕と、ビット線と電荷転送用ＭＩＳＦＥＴ〔ｐ４〕を介して接続された第１ノード〔ＶＭ〕と、第１ノードに第１端が接続された第１キャパシタ〔Ｃ９ｂ〕と、第１キャパシタの第２端に接続された第１スイッチングＭＩＳＦＥＴ〔ｎ７〕と、を有し、第１ノードを負電位とし得る電位生成回路〔５０〕と、第１キャパシタの第２端に接続されたセンスアンプ〔Ｓ／Ａ〕と、を有し、強誘電体キャパシタに蓄積された電荷を読み出す際に、電位生成回路は、第１ノードを負電位とした後、スイッチングＭＩＳＦＥＴ〔ｎ７〕をオフ状態とすることにより、第１キャパシタの第２端〔ＶＰ〕をフローティング状態とし、このフローティング状態の第１キャパシタの第２端の電位を増幅し、読み出しを行う。【選択図】図２
2009301658.tif 000002
【特許請求の範囲】
【請求項１】
プレート線とビット線との間に接続された強誘電体キャパシタを有するメモリセルと、
前記ビット線と電荷転送用ＭＩＳＦＥＴを介して接続された第１ノードと、
前記第１ノードに第１端が接続された第１キャパシタと、前記第１キャパシタの第２端に接続された第１スイッチングＭＩＳＦＥＴと、を有し、前記第１ノードを負電位とし得る電位生成回路と、
前記第１キャパシタの第２端に接続されたセンスアンプと、
を有し、
前記強誘電体キャパシタに蓄積された電荷を読み出す際に、
前記電位生成回路は、前記第１ノードを負電位とした後、前記第１スイッチングＭＩＳＦＥＴをオフ状態とすることにより、前記第１キャパシタの第２端をフローティング状態とし、
前記センスアンプによって、フローティング状態の前記第１キャパシタの第２端の電位を増幅し、読み出しを行うことを特徴とする強誘電体記憶装置。
【請求項２】
前記第１スイッチングＭＩＳＦＥＴは、接地電位と前記第１キャパシタの第２端に接続され、
前記電位生成回路は、電源電位と前記第１キャパシタの第２端に接続された第２スイッチングＭＩＳＦＥＴを有することを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
前記第１、第２スイッチングＭＩＳＦＥＴを、それぞれオフ、オンの状態から、オン、オフの状態とすることにより、前記第１ノードを負電位とし、
前記第１、第２スイッチングＭＩＳＦＥＴを、それぞれオフ、オフの状態とすることにより前記第１キャパシタの第２端をフローティング状態とすることを特徴とする請求項２記載の強誘電体記憶装置。
【請求項４】
前記電位生成回路は、第１インバータと、前記第１インバータの出力と前記第１ノードに接続された第２キャパシタを有することを特徴とする請求項１記載の強誘電体記憶装置。
【請求項５】
前記第１キャパシタの第２端と前記センスアンプとの間にソースフォロア回路を有することを特徴とする請求項１記載の強誘電体記憶装置。
【請求項６】
前記ソースフォロア回路は、前記第１キャパシタの第２端にゲート電極が接続され、電源電位と前記センスアンプとの間に接続された第１ＭＩＳＦＥＴと、
前記第１ノードにゲート電極が接続され、接地電位と前記センスアンプとの間に接続された第２ＭＩＳＦＥＴと、を有することを特徴とする請求項５記載の強誘電体記憶装置。
【請求項７】
前記電荷転送用ＭＩＳＦＥＴのゲート電極に接続された閾値電位発生回路を有することを特徴とする請求項１記載の強誘電体記憶装置。
【請求項８】
前記電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項９】
前記ビット線と前記電荷転送用ＭＩＳＦＥＴのゲート電極との間に接続され、前記ビット線の電位に応じて、前記ゲート電極に印加される電位を制御する制御回路を有することを特徴とする請求項１記載の強誘電体記憶装置。
【請求項１０】
前記制御回路は、前記ビット線と前記電荷転送用ＭＩＳＦＥＴのゲート電極との間に接続された第２インバータであって、その入力部と前記ビット線が第３キャパシタを介して接続され、その出力部と前記電荷転送用ＭＩＳＦＥＴのゲート電極が第４キャパシタを介して接続された第２インバータを有することを特徴とする請求項９記載の強誘電体記憶装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
【請求項１２】
プレート線とビット線との間に接続された強誘電体キャパシタを有するメモリセルと、
前記ビット線と電荷転送用ＭＩＳＦＥＴを介して接続された第１ノードと、
前記第１ノードに第１端が接続された第１キャパシタと、前記第１キャパシタの第２端に接続されたスイッチングＭＩＳＦＥＴと、を有する電位生成回路と、
前記第１キャパシタの第２端に接続されたセンスアンプと、
を有する強誘電体記憶装置の駆動方法であって、
前記第１キャパシタの第２端の電位を高電位レベルから低電位レベルに変化させ、前記第１ノードを負電位とする第１工程と、
前記第１工程の後、前記スイッチングＭＩＳＦＥＴをオフ状態とする第２工程と、
前記第１工程の後、前記プレート線を低電位レベルから高電位レベルに変化させ前記強誘電体キャパシタに蓄積された電荷を電荷転送用ＭＩＳＦＥＴを介して前記第１ノードに転送する第３工程と、
前記第２工程の後、前記センスアンプによって、前記第１キャパシタの第２端の電位を増幅することにより読み出し動作を行うことを特徴とする強誘電体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の読み出し技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）の読み出しには、ラッチ型のセンスアンプ回路を用いる方法があるが、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量（Ｃｓ）とビット線容量（Ｃｂｌ）に分圧される。したがって、ビット線容量（Ｃｂｌ）により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量（Ｃｂｌ）が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。
【０００３】
そこで、ビット線を仮想的に接地電位に固定できる読み出し回路が検討されている（ビット線ＧＮＤセンス方式）。かかる方式の強誘電体記憶装置は、例えば、下記特許文献１〜３に記載されている。
【特許文献１】特開２００２−１３３８５７号公報
【特許文献２】国際公開ＷＯ２００４／０９３０８８号公報
【特許文献３】特開２００５−２９３８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ビット線ＧＮＤセンス方式においては、ビット線への電荷の供給を制御するｐＭＯＳ（ＭＯＳ：Metal Oxide Semiconductor）およびビット線をグランド（ＧＮＤ）電位に固定するための負電荷蓄積用の容量Ｃｔａｎｋが用いられる。この容量Ｃｔａｎｋに蓄積した負電荷をｐＭＯＳを介してビット線に供給することにより、ビット線の電位を仮想的にグランドに固定することができる（上記特許文献１参照）。
【０００５】
この場合、読み出しは、容量Ｃｔａｎｋから供給された電荷量である容量Ｃｔａｎｋの他端の電位変化を検出することにより行われる。しかしながら、当該電位は、負電位であるため、正電位に変換した後、センスアンプに入力し、増幅する必要がある。
【０００６】
例えば、上記特許文献２の回路（図１）においては、負電位のノードＶＮＥＧをＣｔｒａｎｓを介してＳＡに入力している。また、上記特許文献３の回路（図３）においては、負電位のノードＭＩＮＳをレベルシフト回路２２を介して出力している。
【０００７】
しかしながら、負電位から正電位への電位の変換効率が低いと読み出しマージンが低下するため、電位の変換効率の更なる向上が望まれる。また、回路の構成の簡略化や小面積化が望まれる。
【０００８】
そこで、本発明に係る幾つかの態様は、読み出しマージンの向上や回路構成の縮小化を図ることができる強誘電体記憶装置等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明に係る強誘電体記憶装置は、プレート線とビット線との間に接続された強誘電体キャパシタを有するメモリセルと、前記ビット線と電荷転送用ＭＩＳＦＥＴを介して接続された第１ノードと、前記第１ノードに第１端が接続された第１キャパシタと、前記第１キャパシタの第２端に接続された第１スイッチングＭＩＳＦＥＴと、を有し、前記第１ノードを負電位とし得る電位生成回路と、前記第１キャパシタの第２端に接続されたセンスアンプと、を有し、前記強誘電体キャパシタに蓄積された電荷を読み出す際に、前記電位生成回路は、前記第１ノードを負電位とした後、前記第１スイッチングＭＩＳＦＥＴをオフ状態とすることにより、前記第１キャパシタの第２端をフローティング状態とし、前記センスアンプによって、フローティング状態の前記第１キャパシタの第２端の電位を増幅し、読み出しを行う。
【００１０】
かかる構成によれば、読み出し前に第１キャパシタにより第１ノードを負電位とし、また、読み出し時に第１ノードの電位を上記第１キャパシタにより正電位に変換できる。よって、別途正電位変換用のキャパシタを設ける必要がなく、回路の小面積化を図ることができる。また、負電位に叩くための大容量のキャパシタを用いて正電位変換を行うため、読み出しマージンの向上を図ることができる。
【００１１】
前記第１スイッチングＭＩＳＦＥＴは、接地電位と前記第１キャパシタの第２端に接続され、前記電位生成回路は、電源電位と前記第１キャパシタの第２端に接続された第２スイッチングＭＩＳＦＥＴを有する。
【００１２】
かかる構成によれば、２つのスイッチングＭＩＳＦＥＴのオン、オフにより、前記第１キャパシタの第２端の電位を変化させることができ、また、前記第１キャパシタの第２端をフローティング状態とすることができる。
【００１３】
例えば、前記第１、第２スイッチングＭＩＳＦＥＴを、それぞれオフ、オンの状態から、オン、オフの状態とすることにより、前記第１ノードを負電位とし、前記第１、第２スイッチングＭＩＳＦＥＴを、それぞれオフ、オフの状態とすることにより前記第１キャパシタの第２端をフローティング状態とする。
【００１４】
（２）前記電位生成回路は、第１インバータと、前記第１インバータの出力と前記第１ノードに接続された第２キャパシタを有する。
【００１５】
かかる構成によれば、第１、第２キャパシタの容量結合により、第１ノードを負電位とする際に、電位の低下を大きくすることができる。また、第２キャパシタにより第１ノードの電位をより安定化することができる。また、第２キャパシタにより第１ノードの電位の上昇を調整し読み出しマージンの向上を図ることができる。
【００１６】
（３）例えば、前記第１キャパシタの第２端と前記センスアンプとの間にソースフォロア回路を有する。
【００１７】
例えば、前記ソースフォロア回路は、前記第１キャパシタの第２端にゲート電極が接続され、電源電位と前記センスアンプとの間に接続された第１ＭＩＳＦＥＴと、前記第１ノードにゲート電極が接続され、接地電位と前記センスアンプとの間に接続された第２ＭＩＳＦＥＴと、を有する。
【００１８】
このように、ソースフォロア回路を用いることで、第１ノードに対する負荷を軽減でき、また、センスアンプに対する電流供給能力を向上させることができる。
【００１９】
（４）好ましくは、前記電荷転送用ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴである。
【００２０】
例えば、前記電荷転送用ＭＩＳＦＥＴのゲート電極に接続された閾値電位発生回路を有する。
【００２１】
例えば、前記ビット線と前記電荷転送用ＭＩＳＦＥＴのゲート電極との間に接続され、前記ビット線の電位に応じて、前記ゲート電極に印加される電位を制御する制御回路を有する。
【００２２】
例えば、前記制御回路は、前記ビット線と前記電荷転送用ＭＩＳＦＥＴのゲート電極との間に接続された第２インバータであって、その入力部と前記ビット線が第３キャパシタを介して接続され、その出力部と前記電荷転送用ＭＩＳＦＥＴのゲート電極が第４キャパシタを介して接続された第２インバータを有する。
【００２３】
上記構成によれば、ビット線の電位を電荷転送用ＭＩＳＦＥＴのゲート電極にフィードバックすることができる。
【００２４】
（５）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【００２５】
（６）本発明に係る強誘電体記憶装置の駆動方法は、プレート線とビット線との間に接続された強誘電体キャパシタを有するメモリセルと、前記ビット線と電荷転送用ＭＩＳＦＥＴを介して接続された第１ノードと、前記第１ノードに第１端が接続された第１キャパシタと、前記第１キャパシタの第２端に接続されたスイッチングＭＩＳＦＥＴと、を有する負電位生成回路と、前記第１キャパシタの第２端に接続されたセンスアンプと、を有する強誘電体記憶装置の駆動方法であって、前記第１キャパシタの第２端の電位を高電位レベルから低電位レベルに変化させ、前記第１ノードを負電位とする第１工程と、前記第１工程の後、前記スイッチングＭＩＳＦＥＴをオフ状態とする第２工程と、前記第１工程の後、前記プレート線を低電位レベルから高電位レベルに変化させ前記強誘電体キャパシタに蓄積された電荷を電荷転送用ＭＩＳＦＥＴを介して前記第１ノードに転送する第３工程と、前記第２工程の後、前記センスアンプによって、前記第１キャパシタの第２端の電位を増幅することにより読み出し動作を行う。
【００２６】
かかる方法によれば、読み出し前に第１キャパシタにより第１ノードを負電位とし、また、読み出し時に第１ノードの電位を上記第１キャパシタにより正電位に変換できる。よって、別途正電位変換用のキャパシタを設ける必要がなく、小面積な回路で、読み出しを行うことができる。また、負電位に叩くための大容量のキャパシタを用いて正電位変換を行うため、読み出しマージンの向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００２８】
＜実施の形態１＞
図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルＭＣは、ワード線ＷＬおよびビット線（ＢＬ、ＢＬＸ）の交点に配置される。なお、ここでは、２Ｔ２Ｃセルを例示する。この場合、ビット線ＢＬおよびＢＬＸにそれぞれ接続された２つのトランジスタと２つの強誘電体キャパシタによって１つのデータが記憶される。また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。例えば、ビット線制御部１４０に配置されるセンスアンプによって、２Ｔ２Ｃの場合、ビット線対（ＢＬ、ＢＬＸ）の各電位を比較、増幅してデータ（１又は０）を判定し、出力する。また、１Ｔ１Ｃの場合は、読み出し時のビット線の電位を参照電位と比較、増幅してデータ（１又は０）を判定し、出力する。
【００２９】
図２は、本実施の形態の強誘電体記憶装置の読み出し回路の構成を示す回路図である。この読み出し回路（駆動回路、ＢＧＳ回路２０）は、インバータアンプ３０、閾値電位生成回路（Ｖｔｈ生成回路）４０、負電位生成回路５０およびソースフォロア回路７０を有する。
【００３０】
前述したように、ワード線ＷＬとビット線ＢＬの交点にメモリセル１０が配置され、当該メモリセル１０は、プレート線ＰＬに一端が接続された強誘電体キャパシタＦ１と、この強誘電体キャパシタＦ１の他端とビット線ＢＬとの間に接続され、ゲート電極にワード線ＷＬが接続されたｎチャネル型ＭＩＳＦＥＴｎ１とを有する。
【００３１】
また、図示するように、ビット線ＢＬは、ｐチャネル型ＭＩＳＦＥＴ（電荷転送用ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）ｐ４を介してノードＶＭに接続されている。
【００３２】
上記ｐチャネル型ＭＩＳＦＥＴｐ４のゲート電極には、閾値電圧発生回路４０が接続され、所定のタイミングでｐチャネル型ＭＩＳＦＥＴｐ４に当該ＭＩＳＦＥＴの閾値電位を印加する。
【００３３】
上記閾値電圧発生回路４０は、ｐチャネル型ＭＩＳＦＥＴｐ４のゲート電極であるノードＶＴにゲート電極と一端が接続されたｐチャネル型ＭＩＳＦＥＴｐ５と、その他端と接地電位との間に接続されたスイッチング素子Ｓ５とからなるクランプ回路を有する。さらに、閾値電圧発生回路４０は、ノードＶＴに一端が接続されたキャパシタＣ３と、その他端（ノードＶＧＥＮＸ）に接続された回路とを有する。この回路は、電源電位（駆動電位、Ｖｃｃ、Ｖｄｄ）と接地電位（基準電位、ＧＮＤ、Ｖｓｓ）との間に直列に接続されたｐチャネル型ＭＩＳＦＥＴｐ６とｎチャネル型ＭＩＳＦＥＴｎ６とを有し、ｐチャネル型ＭＩＳＦＥＴｐ６のゲート電極には信号線ＶＧＥＮＰが、ｎチャネル型ＭＩＳＦＥＴｎ６のゲート電極には信号線ＶＧＥＮＮが接続される。これらのＭＩＳＦＥＴ（ｐ６、ｎ６）の接続ノードが、キャパシタＣ３の他端（ノードＶＧＥＮＸ）に接続される。
【００３４】
なお、信号線と信号名を同じ符号で示す場合がある。また、ノード名とノードの電位を同じ符号で示す場合がある。また、ＡとＡＸは、相補（反転）の関係にある信号（信号線）を示すものとする。また、キャパシタＣ３は、例えば、常誘電体キャパシタで構成される。なお、キャパシタＣ３を強誘電体キャパシタを用いて構成してもよい。
【００３５】
また、ビット線ＢＬとｐチャネル型ＭＩＳＦＥＴｐ４のゲート電極との間には、インバータアンプ（インバータアンプ回路、フィードバック回路、制御回路）３０が接続されている。インバータアンプ３０は、インバータｉｎｖ３、キャパシタＣ１、Ｃ２およびスイッチング素子Ｓ３で構成されている。なお、インバータｉｎｖ３は、ＣＭＯＳ（ComplementaryＭＯＳ）で構成され、インバータｉｎｖ３のｐチャネル型ＭＩＳＦＥＴ（図示せず）のソースは、ｐチャネル型ＭＩＳＦＥＴｐ３を介して電源電位に接続されている。インバータｉｎｖ３のｎチャネル型ＭＩＳＦＥＴ（図示せず）のソースは、ｎチャネル型ＭＩＳＦＥＴトｎ３を介して接地電位に接続されている。チャネル型ＭＩＳＦＥＴｐ３のゲート電極には信号線ＰＯＷＸが接続され、ｎチャネル型ＭＩＳＦＥＴｎ３のゲート電極には信号線ＰＯＷが接続されている。
【００３６】
また、ビット線ＢＬとインバータｉｎｖ３の入力部ＩＩＮとは、キャパシタＣ１を介して接続され、ｐチャネル型ＭＩＳＦＥＴｐ４のゲート電極とインバータｉｎｖ３の出力部ＩＯＵＴとは、キャパシタＣ２を介して接続されている。また、インバータｉｎｖ３の入力部と出力部とは、スイッチング素子Ｓ３を介して接続されている。ここでは、キャパシタＣ１、Ｃ２として常誘電体キャパシタを用いているが、強誘電体キャパシタを用いてもよい。このインバータアンプ３０は、ビット線ＢＬの電位をｐチャネル型ＭＩＳＦＥＴｐ４のゲート電極にフィードバックすることにより、ビット線ＢＬをより強固に接地電位に固定する役割を果たす。
【００３７】
なお、ビット線ＢＬにはディスチャージ回路が接続されている。具体的には、ビット線ＢＬと接地電位との間に、ｎチャネル型ＭＩＳＦＥＴｎ２が接続され、このＭＩＳＦＥＴのゲート電極は、信号線ＢＧＮＤと接続される。
【００３８】
一方、ノードＶＭには、負電位生成回路５０が接続されている。負電位生成回路５０は、２つのキャパシタ（容量）Ｃ９ａ、Ｃ９ｂ、ｐチャネル型ＭＩＳＦＥＴｐ７、ｎチャネル型ＭＩＳＦＥＴ（スイッチングＭＩＳＦＥＴ）ｎ７およびインバータｉｎｖ７を有している。ｐチャネル型ＭＩＳＦＥＴｐ７およびｎチャネル型ＭＩＳＦＥＴｎ７は、電源電位と接地電位との間に直列に接続され、ｐチャネル型ＭＩＳＦＥＴｐ７のゲート電極には、信号線ＭＧＥＮが接続され、ｎチャネル型ＭＩＳＦＥＴｎ７のゲート電極には、信号線ＵＣＵＴが接続されている。
【００３９】
キャパシタＣ９ｂの一端は、ノードＶＭに接続され、他端（ノードＶＰ）は、ｐチャネル型ＭＩＳＦＥＴｐ７とｎチャネル型ＭＩＳＦＥＴｎ７の接続ノードに接続されている。また、キャパシタＣ９ａの一端は、ノードＶＭに接続され、他端は、インバータｉｎｖ７の出力部（ノードＭＧＥＮＸ）に接続されている。このインバータｉｎｖ７の入力部には、信号線ＭＧＥＮが接続されている。
【００４０】
この負電位生成回路５０によって、２つのキャパシタＣ９ａ、Ｃ９ｂの他端をＨレベル（高電位レベル、電源電位、駆動電位）からＬレベル（低電位レベル、接地電位）に変化させることによって、ノードＶＭを負電位とすることができる。言い換えれば、負電位生成回路５０中のキャパシタＣ９ａ、Ｃ９ｂに負電荷をチャージする。これにより、ビット線ＢＬに、メモリセル１０から電位が転送されても、負電位生成回路５０中のキャパシタＣ９ａ、Ｃ９ｂに蓄積された負電荷をｐチャネル型ＭＩＳＦＥＴｐ４を介して転送することで、ビット線ＢＬを仮想的に接地電位に固定することができる。よって、プレート線ＰＬに印加された読み出し電圧の大部分をメモリセル１０の強誘電体キャパシタＦ１に印加することができ、読み出しマージンを向上させることができる。また、読み出し速度を向上させることができる。さらに、ビット線容量の影響を低減できるため、メモリの大容量化によりビット線長が増加しても、上記良好な特性を維持できる。
【００４１】
また、この負電位生成回路５０によって、ノードＶＭの電位を正電位に変換することができる。即ち、キャパシタＣ９ｂの他端をフローティング状態とすることによって、メモリセル１０からの電位の転送によるノードＶＭの電位の上昇を、キャパシタＣ９ｂの他端（ノードＶＰ）においてＬレベルからの電位上昇として検出することができる。
【００４２】
このように、負電位発生回路５０は、読み出し前にノードＶＭを負電位とし、また、読み出し時にノードＶＭの電位を正電位に変換する、電位発生回路としての役割を果たす。よって、別途正電位変換用のキャパシタを設ける必要がなく、回路の小面積化を図ることができる。また、通常負電位変換回路として用いるキャパシタは、正電位変換回路（例えば、図５のＣｔｒａｎｓ）に用いるキャパシタより大容量であり、このような大容量のキャパシタを用いて正電位変換を行うため、読み出しマージンの向上を図ることができる。この読み出しマージンの向上については、追って詳細に説明する。
【００４３】
なお、本実施の形態においては、２つのキャパシタＣ９ａ、Ｃ９ｂを用いたが、キャパシタＣ９ａおよびインバータｉｎｖ７を省略し、キャパシタＣ９ｂのみでも同様の動作、即ちキャパシタＣ９ｂによる負電位変換および正電位変換を行うことが可能である。但し、キャパシタＣ９ａを用いて容量を調整することにより、ノードＶＭの電位の上昇幅を最適化し読出しマージンの向上を図ることができる。
【００４４】
ソースフォロア回路７０は、電源電位とセンスアンプＳ／Ａの第１入力端子（ノードＳＦ）との間に接続されたｎチャネル型ＭＩＳＦＥＴｎ９を有し、このＭＩＳＦＥＴのゲート電極は、ノードＶＰに接続されている。また、ソースフォロア回路７０は、接地電位とセンスアンプＳ／Ａの第１入力端子との間に接続されたｐチャネル型ＭＩＳＦＥＴｐ９を有し、このＭＩＳＦＥＴのゲート電極は、ノードＶＭに接続されている。なお、センスアンプＳ／Ａの第２入力端子には、参照電位Ｖｒｅｆが接続されている。ソースフォロア回路７０を用いることで、ノードＶＰに対する負荷を軽減でき、また、センスアンプに対する電流供給能力を向上させることができる。
【００４５】
センスアンプＳ／Ａは、第１入力端子に入力されるノードＳＦの電位と、参照電位Ｖｒｅｆとを比較・増幅し、読み出し信号を出力する。
【００４６】
次いで、上記読み出し回路を有する強誘電体記憶装置の読み出し動作を説明する。図３および図４に、強誘電体記憶装置の読み出し時のタイミングチャート（電位のシミュレーション）を示す。
【００４７】
図３（Ａ）および（Ｂ）に示すように、時刻ｔ１において、インバータアンプ３０の制御信号である信号ＰＯＷをＨレベル、信号ＰＯＷＸをＬレベルとし、インバータｉｎｖ３を動作状態とする。
【００４８】
次いで、図３（Ｅ）および（Ｆ）に示すように、時刻ｔ２において、閾値電位発生回路４０の制御信号である信号ＶＧＥＮＰおよび信号ＶＧＥＮＮをＬレベルからＨレベルに変化させる。この際、スイッチング素子Ｓ５は、オン状態（ＯＮ状態、導通状態）である。したがって、ノードＶＧＥＮＸの電位は、ＨレベルからＬレベルに変化し、ノードＶＴの電位が低下するとともに、クランプ回路により規定される電位、この場合、ｐチャネル型ＭＩＳＦＥＴｐ４の閾値電位にセットされる。
【００４９】
次いで、時刻ｔ３において、スイッチング素子Ｓ３およびＳ５をオフ状態（ＯＦＦ状態、非導通状態）とする。以上の工程により、インバータアンプ３０の動作準備が完了する。なお、これまでスイッチング素子Ｓ３は、オン状態であったため（図３（Ｄ））、インバータｉｎｖ３の入出力ノードは接続され、これらのノードの電位は、電源電位の約半分の電位（１／２Ｖｃｃ程度）に維持されている。
【００５０】
一方、時刻ｔ３において、ワード線ＷＬをＬレベルからＨレベルとする（図４：ＷＬ参照）。また、ビット線ＢＬのディスチャージ回路の制御信号である信号ＢＧＮＤをＨレベルからＬレベルに変化させることにより（図３（Ｃ））、Ｌレベルに固定されていたビット線ＢＬをフローティング状態とする。
【００５１】
次いで、図３（Ｇ）および（Ｈ）に示すように、時刻ｔ４において、負電位生成回路５０の制御信号である信号ＭＧＥＮおよび信号ＵＣＵＴをＬレベルからＨレベルに変化させ、ｐチャネル型ＭＩＳＦＥＴｐ７およびｎチャネル型ＭＩＳＦＥＴｎ７を、それぞれオン、オフ状態からオフ、オン状態とし、ノードＭＧＥＮＸおよびノードＶＰの電位をＨレベルからＬレベルに変化させる。当該電位の変化がキャパシタＣ９ａおよびＣ９ｂを介してノードＶＭに伝達され、ノードＶＭの電位は、Ｌレベルから負電位に変化する（図４：ＶＭ参照）。言い換えれば、キャパシタＣ９ａおよびＣ９ｂに負電荷がチャージされる。この際、ノードＶＭの電位を−Ｖｄｄ程度まで下げることが望ましい。
【００５２】
次いで、時刻ｔ５において、プレート線ＰＬを立ち上げる、即ち、ＬレベルからＨレベルに変化させ、メモリセル１０の強誘電体キャパシタＦ１に蓄積された電荷（データ）を読み出す。当該電荷は、ｎチャネル型ＭＩＳＦＥＴｎ１を介してビット線ＢＬに転送される。
【００５３】
ここで、本実施の形態においては、時刻ｔ５において、負電位生成回路５０の制御信号である信号ＵＣＵＴをＨレベルからＬレベルに変化させ、ｎチャネル型ＭＩＳＦＥＴｎ７をオフ状態とし、ノードＶＰをフローティング状態とする。信号ＵＣＵＴの立ち下げは、プレート線ＰＬの立ち上げと同時である必要はなく、その前後であってもよい。但し、信号ＵＣＵＴの立ち下げを、プレート線ＰＬの立ち上げの前もしくは同時とすることで、読み出し特性を向上させることができる。
【００５４】
上記読み出し動作により、ビット線ＢＬの電位が上昇すると、当該電位の上昇をインバータアンプ３０によって逆位相で増幅することにより、ノードＶＴの電位が低下する。なお、予めインバータｉｎｖ３の入出力ノードを１／２Ｖｃｃ程度に維持しているため、ビット線の電位の変化に即座に反応することができる。上記電位の変化量（下げ幅）は、上記ビット線ＢＬの電位の変化量（上昇量）に依存する。つまり、メモリセル１０の強誘電体キャパシタＦ１に蓄積された”０”データと”１”データの電荷量の差に依存する。なお、シミュレーションにおいては、各ノードにおける、”０”データと”１”データの場合の電位の変化を示す。
【００５５】
ここで、ノードＶＴの電位が下がると、ｐチャネル型ＭＩＳＦＥＴｐ４がオンする。よって、負電位にチャージされたキャパシタＣ９ａおよびＣ９ｂに、ビット線ＢＬから電荷が転送され、ノードＶＭの電位が上昇する（図４：ＶＭ参照）。メモリセル１０の電荷が全てキャパシタＣ９ａおよびＣ９ｂに転送されると、ビット線ＢＬの電位が下降しノードＶＴの電位を上昇させる。これによりｐチャネル型ＭＩＳＦＥＴｐ４がオフし、ノードＶＭの電位上昇が止まる。
【００５６】
一方、ノードＶＭの電位の上昇に応じて、当該電位の変化がキャパシタＣ９ｂを介してノードＶＰに伝達され、ノードＶＰの電位は、Ｌレベルから正電位に上昇する（図４：ＶＰ参照）。このように、ノードＶＭの電位をキャパシタＣ９ｂによって正電位に変換することができる。よって、別途、正電位変換用のキャパシタを設ける必要がなく、また、負電位に叩くための大容量のキャパシタを用いて正電位変換を行うため、読み出しマージンの向上を図ることができる。
【００５７】
ノードＶＰの電位上昇により、ソースフォロア回路７０が動作し、ノードＳＦの電位が上昇する（図４：ＳＦ参照）。即ち、ノードＶＰの電位上昇によりｎチャネル型ＭＩＳＦＥＴｎ９のゲート電圧が大きくなり、当該電位に対応してソースフォロア回路４０のｎチャネル型ＭＩＳＦＥＴｎ９がオン状態となり、ノードＳＦの電位が上昇する。一方、ソースフォロア回路４０のｐチャネル型ＭＩＳＦＥＴｐ９のゲート電極は、ノードＶＭに接続され、ノードＶＭの上昇によりオフ状態となる。
【００５８】
この後、センスアンプＳ／Ａが活性化され、ノードＳＦと参照電位Ｖｒｅｆとを比較することにより、”０”データか”１”データかを判定することができる。当該電位差を、増幅し、読み出し信号（出力ＯＵＴ）として出力する。
【００５９】
以下に、比較回路（図５）を参照しながら、本実施の形態の効果について、さらに詳細に説明する。
【００６０】
図５は、正電位変換回路６０を用いた場合の読み出し回路を示す回路図である。なお、図２と同一箇所には同じ符号を付し、その詳細な説明を省略する。
【００６１】
図５に示す回路においては、ノードＶＭに接続された正電位変換回路６０を有する。この正電位変換回路６０は、ノードＶＭに一端が接続されたキャパシタＣｔｒａｎｓを有する。このキャパシタＣｔｒａｎｓの他端（ノードＶＰ２）と電源電位との間には、ｐチャネル型ＭＩＳＦＥＴｐ８が接続され、当該ＭＩＳＦＥＴのゲート電極は、信号線ＲＥＳ１と接続されている。また、このキャパシタＣｔｒａｎｓの他端（ノードＶＰ２）と接地電位との間には、ｎチャネル型ＭＩＳＦＥＴｎ８が接続され、当該ＭＩＳＦＥＴのゲート電極は、信号線ＲＥＳ２と接続されている。
【００６２】
さらに、このキャパシタＣｔｒａｎｓの他端（ノードＶＰ２）には、ソースフォロア回路が接続されている。当該回路は、電源電位とセンスアンプＳ／Ａの第１入力端子（ノードＳＦ）との間に接続されたｎチャネル型ＭＩＳＦＥＴｎ９を有し、このＭＩＳＦＥＴのゲート電極は、ノードＶＰ２に接続されている。また、接地電位とセンスアンプＳ／Ａの第１入力端子との間に接続されたｐチャネル型ＭＩＳＦＥＴｐ９を有し、このＭＩＳＦＥＴのゲート電極は、ノードＶＭに接続されている。なお、センスアンプＳ／Ａの第２入力端子には、参照電位Ｖｒｅｆが入力されている。また、図５においては、キャパシタＣ９ｂの他端のノードをノードＭＨＩＺＸとする。
【００６３】
図６および図７に、図５に示す回路の読み出し時のタイミングチャート（電位のシミュレーション）を示す。
【００６４】
図６（Ａ）〜（Ｈ）は、図３（Ａ）〜（Ｈ）と同じであるため、図６のノードＶＭは、図２の回路と類似の動きとなる。但し、図５においては、ノードＶＭにキャパシタＣｔｒａｎｓが接続されているため、ノードＶＭの電位がキャパシタＣｔｒａｎｓによって正電位に変換される。
【００６５】
即ち、正電位変換回路６０の制御信号である信号ＲＥＳ１およびＲＥＳ２は、時刻ｔ１において、双方ともＬレベルであり（図６（Ｉ）（Ｊ））、ノードＶＰ２に電源電位が供給されている。この後、時刻ｔ２において、信号ＲＥＳ１がＨレベルに変化し（図６（Ｉ））、ノードＶＰ２がフローティング状態となり、当該ノードの電位は、ノードＶＭの電位に応じた変化をする。つまり、負電位生成回路５０の動作によるノードＶＭの電位の低下に応じて、電位が低下し（ｔ４）、その後、メモリセル１０の読み出し動作によるノードＶＭの電位の上昇に応じて、電位が上昇する（図７：ＶＰ２参照）。
【００６６】
このように、図５の回路においても本実施の形態（図２）の場合と同様の読み出し動作が可能であるが、図４と図７との比較から分かるように、ＳＦ”０”とＳＦ”１”との差（センスマージン）が小さい。例えば、４５ｎｓにおけるセンスマージンを比較する。図４に示す本実施の形態の場合は、ＳＭ１が約１．０５Ｖであるのに対し、図５に示す比較例においては、ＳＭ２が約０．９Ｖである。
【００６７】
図８に、各回路における各ノードの電位差（マージン）を示す。図８（Ａ）は、図５（比較例）の場合、図８（Ｂ）は、図２（本実施の形態）の場合である。即ち、ノードＶＭ→ノードＶＰ又はノードＶＰ２→ノードＳＦにおける１データと０データの電位差（”１”−”０”）を示す。図示するように、本実施の形態の方が、各ノードにおける電位差の低下が小さく、変換ロスが小さいことがわかる。このように、本実施の形態においては、変換ロスを抑制でき、センスマージンを大きく確保できる。
【００６８】
＜実施の形態２＞
実施の形態１においては、ソースフォロア回路７０を用いたが、この回路を省略してもよい。
【００６９】
図９は、本実施の形態の強誘電体記憶装置の読み出し回路の構成を示す回路図である。実施の形態１（図２）と同一の箇所には同一の符号を付しその説明を省略する。
【００７０】
図９に示すように、本実施の形態においては、ソースフォロア回路７０を省略し、ノードＶＰを直接センスアンプＳ／Ａの第１入力端子に接続している。なお、本実施の形態においては、メモリセル構成を２Ｔ２Ｃセルとし、ビット線対（ＢＬ、ＢＬＸ）のうち、ＢＬＸにも同様のＢＧＳ回路２０が接続されている。よって、ノードＶＰに対応するノードＶＰＸをセンスアンプＳ／Ａの第２入力端子に接続し、これらの電位を比較増幅することで、読み出しが行われる。なお、第２入力端子に参照電位Ｖｒｅｆを印加し、１Ｔ１Ｃセルに適用してもよい。
【００７１】
図１０および図１１に、本実施の形態の強誘電体記憶装置の読み出し時のタイミングチャート（電位のシミュレーション）を示す。
【００７２】
図１０の各信号の変化は、実施の形態１（図３）の場合と同じである。この場合、ソースフォロア回路７０による変換ロス、即ち、ノードＶＰからノードＳＦへの電位の変換（伝達）によるロスがないため、センスマージン（ＶＰ”１”−ＶＰ”０”の電位差）を大きくすることができる（図１１）。
【００７３】
図１２に、本実施の形態の回路（図９）における各ノードの電位差（マージン）を示す。この場合、比較例（図８（Ａ））や実施の形態１（図８（Ｂ））と比較し、さらに変換ロスを低減することができる。
【００７４】
なお、上記実施の形態１においては、メモリセル構成が１Ｔ１Ｃの強誘電体記憶装置について説明したが、メモリセル構成が２Ｔ２Ｃの強誘電体記憶装置に適用してもよい。この場合、実施の形態２と同様に、ノードＶＰＸをセンスアンプＳ／Ａの第２入力端子に接続すればよい（図９参照）。
【００７５】
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【図面の簡単な説明】
【００７６】
【図１】強誘電体記憶装置の構成を示すブロック図である。
【図２】実施の形態１の強誘電体記憶装置の読み出し回路の構成を示す回路図である。
【図３】実施の形態１の強誘電体記憶装置の読み出し時のタイミングチャートである。
【図４】実施の形態１の強誘電体記憶装置の読み出し時のタイミングチャートである。
【図５】正電位変換回路６０を用いた場合の読み出し回路を示す回路図である。
【図６】図５に示す回路の読み出し時のタイミングチャートである。
【図７】図５に示す回路の読み出し時のタイミングチャートである。
【図８】図５および図２の回路における各ノードの電位差を示す図である。
【図９】実施の形態２の強誘電体記憶装置の読み出し回路の構成を示す回路図である。
【図１０】実施の形態２の強誘電体記憶装置の読み出し時のタイミングチャートである。
【図１１】実施の形態２の強誘電体記憶装置の読み出し時のタイミングチャートである。
【図１２】実施の形態２の回路（図９）における各ノードの電位差を示す図である。
【符号の説明】
【００７７】
１０…メモリセル、２０…ＢＧＳ回路、３０…インバータアンプ、４０…閾値電位生成回路、５０…負電位生成回路、６０…正電位変換回路、７０…ソースフォロア回路、１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ、ＢＬＸ…ビット線、ＢＧＮＤ…信号（線）、Ｃ１、Ｃ２、Ｃ３…キャパシタ、Ｃ９ａ、Ｃ９ｂ…キャパシタ、Ｃｔｒａｎｓ…キャパシタ、Ｆ１…強誘電体キャパシタ、ｉｎｖ３、ｉｎｖ７…インバータ、ＩＩＮ…インバータｉｎｖ３の入力部、ＩＯＵＴ…インバータｉｎｖ３の出力部、ＭＣ…メモリセル、ＭＨＩＺＸ…ノード、ＭＧＥＮ…信号（線）、ｎ１、ｎ２、ｎ３、ｎ６、ｎ７、ｎ８、ｎ９…ｎチャネル型ＭＩＳＦＥＴ、ｐ３、ｐ４、ｐ５、ｐ６、ｐ７、ｐ８、ｐ９…ｐチャネル型ＭＩＳＦＥＴ、ＰＬ…プレート線、ＰＯＷ、ＰＯＷＸ…信号（線）、ＲＥＳ１、ＲＥＳ２…信号（線）、Ｓ５、Ｓ３…スイッチング素子、Ｓ／Ａ…センスアンプ、ＳＦ…ノード、ＳＭ１、ＳＭ２…センスマージン、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５…時刻、ＵＣＵＴ…信号（線）、ＶＭ…ノード、ＶＰ…ノード、ＶＰ２…ノード、ＶＴ…ノード、ＶＧＥＮＸ…ノード、ＶＧＥＮＰ…信号（線）、ＶＧＥＮＮ…信号（線）、Ｖｒｅｆ…参照電位、ＷＬ…ワード線
【図１】
2009301658.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009301658.tif 000011
【図１０】
2009301658.tif 000012
【図１１】
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【図１２】
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