(57)【要約】【課題】  不純物が導入された半導体膜を均一に加熱し、不純物の活性化と不純物が導入された領域の再結晶化を均一に行なうことの可能な光処理方法及び光処理装置を提供すること。【解決手段】  光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記光透過性基板の裏面から前記光透過性基板を通して前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする。【選択図】    図４
2009152546.tif 000002
【特許請求の範囲】
【請求項１】
光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする光処理方法。
【請求項２】
光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記光透過性基板の裏面から前記光透過性基板を通して前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする光処理方法。
【請求項３】
前記エキシマレーザは、波長３００ｎｍ以上であることを特徴とする請求項１又は２に記載の光処理方法。
【請求項４】
光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、このゲート絶縁膜上に形成されたゲート電極、及び前記半導体膜及びゲート電極を覆うように形成された絶縁膜を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、下記不等式を満たす膜厚ｄを有する前記絶縁膜を通して前記半導体膜に１８０ｎｓ以上のパルス幅のエキシマレーザを照射し、前記半導体膜を熱処理することを特徴とする光処理方法。
ｃｏｓ（４ｎπｄ／λ）≦ｃｏｓ（４ｎπ（ｄ＋ｄＧＩ／λ））
（式中、λは光源の波長、ｎは光源波長での絶縁膜の屈折率、ｄＧＩはゲート絶縁膜の膜厚）
【請求項５】
光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記ゲート電極の表面は凹凸状であり、前記半導体膜に１８０ｎｓ以上のパルス幅のエキシマレーザを照射し、前記半導体膜を熱処理することを特徴とする光処理方法。
【請求項６】
前記エキシマレーザのパルス幅は１μｓ以下であることを特徴とする請求項１〜５のいずれかに記載の光処理方法。
【請求項７】
光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する装置において、１８０ｎｓ以上のパルス幅のエキシマレーザを発する光源、及び前記光源から前記エキシマレーザを前記光透過性基板の裏面から前記光透過性基板を通して前記半導体膜に照射し、前記半導体膜を熱処理する手段を具備することを特徴とする光処理装置。
【請求項８】
前記エキシマレーザは、波長３００ｎｍ以上であることを特徴とする請求項７に記載の光処理装置。
【請求項９】
前記エキシマレーザのパルス幅は１μｓ以下であることを特徴とする請求項７又は８に記載の光処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光処理方法及び光処理装置に係り、特に、液晶表示装置のような表示装置に用いる薄膜半導体装置の製造のための光処理方法及び光処理装置に関する。
【背景技術】
【０００２】
トランジスタの製造においては、ドナー，アクセプタ等の不純物原子をシリコン中に添加し、ｐ型、ｎ型領域を形成する不純物ドーピングと呼ばれる工程がある。この不純物ドーピングは、熱拡散やイオン注入により行なわれる。
【０００３】
特に、イオン注入は、濃度分布及びドープ量が、加速電圧及びイオンビーム電流の電気的測定により容易にモニターし、制御することができるため、多用されている。また、イオン注入は、低濃度の浅いドーピングにも適するので、ソース・ドレイン領域の形成以外に、チャネル領域のドーピングによるスレッシュフォールド電圧（Ｖｔｈ）の制御等にも用いられる。
【０００４】
しかし、一方で、イオン注入は、原理上、打ち込まれたイオンがシリコン原子と衝突し、エネルギーをシリコン原子と交換するため、衝突時に格子原子を変位させ、シリコンに結晶欠陥を引き起こす。
【０００５】
イオン注入されたシリコンは、この欠陥の存在と、注入されたイオンのほとんどが、結晶格子中で置換位置になく、キャリアになっていないことにより、非常に高い電気抵抗を示す。
【０００６】
そこで、結晶欠陥とキャリアの回復のため、イオン注入後に、８００〜１０００℃程度のアニール処理が行われる。このアニール処理は、通常、活性化処理と呼ばれる。活性化処理が不十分な場合、抵抗が下がらないこと以外に、欠陥が接合部等に残留すると、逆方向リーク電流や雑音の増加を引き起こしてしまう。
【０００７】
トランジスタには、ＬＳＩ等の結晶質シリコン基板に作製されるものと、石英基板やガラス基板上にシリコン薄膜を堆積し、このシリコン薄膜に作製されるものがあり、後者は薄膜トランジスタ（ＴＦＴ）と呼ばれている。
【０００８】
液晶ディスプレイ等の大型基板に用いられる薄膜トランジスタは、通常、安価なガラス基板上に作製される。しかし、ガラス基板は、シリコン基板や石英基板と比較して、耐熱性が低く、結晶質シリコンにトランジスタを作製する際の活性化処理に用いる８００〜１０００℃程度のアニール処理を行うことができないため、通常の炉内処理等によるアニール処理温度は、６００℃以下の程度に制約されている。
【０００９】
しかし、現在、ＴＦＴにおいても、ＬＳＩと同様に、微細化、高速動作の要求が高まってきており、より高温での活性化処理により高い活性化率を得ることが望まれている。そこで、ガラス基板の損傷を伴うことなく、より高い活性化率を達成する手法が求められている。
【００１０】
その手法として、非定常加熱による瞬間アニール技術が注目されている。これについては、半導体プロセス関連の書籍、例えば、非特許文献１に記載されている。
【００１１】
この瞬間アニール技術は、高出力のレーザ光、電子ビーム、フラッシュ光等を半導体薄膜表面に照射し、瞬間的に表面層をアニールする技術であり、イオン注入で損傷を受けた半導体膜の結晶性を回復し、更に、注入された不純物を電気的に活性化する方法として開発された。
【００１２】
特に、レーザ光は、大気中での処理が可能であり、エネルギー制御による加熱量の制御や波長選択による加熱層の厚さ制御が容易であるため、研究開発が盛んに行われている。レーザ光は、照射時間により大別すると、連続波発振（ＣＷ）方式とＱスイッチ等によるパルス方式とがある。
【００１３】
瞬間アニール技術の特徴としては、短時間の加熱であること（ＣＷ方式：〜ｍｓ、パルス方式：ｎｓ〜μｓ）、熱処理領域を制御する局部的加熱であること、表面層のみの加熱であること、半導体膜融点近くの高温加熱が可能であること、〜１０９℃／ｓの急速冷却が可能であること、〜ｍ／ｓで液体から固体に変化する速い結晶成長速度が可能であること、等が挙げられる。
【００１４】
このような特徴により、例えば表面層のみの加熱が可能であるためガラス基板のような耐熱性の低い基板を用いることができるとともに、短時間の加熱であるため、熱拡散が起こらず、イオン注入で制御した不純物濃度分布を維持したままでの活性化が可能となる。
【００１５】
また、パルス方式のレーザとしては、シリコンに対する吸収効率が高い紫外領域で高出力が得られるエキシマレーザが多用されている。通常のエキシマレーザのパルス幅は、〜３０ｎｓ程度であるが、近年、パルス幅の延長が検討され、ロングパルスと呼ばれる２００ｎｓ程度のパルス幅を持つエキシマレーザが実用化されている。ロングパルスのエキシマレーザは、例えば、アモルファスシリコンの結晶化の手段として使用することが知られている（例えば、特許文献１参照）。
【００１６】
しかし、レーザ等の照射による光加熱の場合、加熱対象物の上部にその波長域で光学的に不透明な材料が存在すると、その領域近傍において熱勾配が生じ、例えばＳ／Ｄ領域の一部が加熱不足になる場合がある。例えば、トップゲート型のＴＦＴにおいて、ゲート電極を形成した後にチャネル領域の活性化を行う場合である。ゲート電極には通常、金属材料が用いられるため、一般的なレーザの波長領域では、ゲート電極において反射と吸収が存在し、その下のシリコン層に十分な熱が伝わらない。そのため、レーザの照射時間にもよるが、ゲート電極近傍のシリコン層において、十分な加熱を行うことができないという問題が生ずる。
【００１７】
この問題を解決するための従来技術として、例えば、特許文献２に記載されている技術がある。この文献には、２つの方法が記載されており、一つは、図１７に示すように、レーザ照射を基板裏面から行い、ゲート電極下のチャネル領域の加熱を行う方法である。この方法によると、ゲート電極の下の領域に対しても他の部分と同様の光照射を行うことができる。もう一つの方法は、図１８に示すように、レーザ光を基板面に対して、斜めに照射する方法である。この方法によると、照射されたレーザ光の一部は基板裏面或いは鏡面に加工された基板ステージ表面で反射され、その反射光がゲート電極の下のチャネル領域にも照射され、再度加熱に利用される。
【非特許文献１】ＬＳＩプロセス工学（右高正俊編著）オーム社
【特許文献１】特表２００２−５４１６７９公報
【特許文献２】特開２００５−７９３１２公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、レーザ照射を基板裏面から行なったとしても、その効果は不十分であり、ゲート電極近傍のシリコン層の領域は加熱不足になることが、非定常熱伝導解析の結果から明らかとなった。
【００１９】
また、非定常熱伝導解析の結果、パルス幅を伸ばすことにより加熱不足が改善されることもわかったが、光源波長での材料に依存する反射率の相違、シリコン層上のゲート絶縁膜の多重反射による反射率の変化等により、入射エネルギーに面内分布が生じ、シリコン層を均一に加熱することができないという問題がある。
【００２０】
一方、基板に対して、斜め照射を行う場合、基板とレーザ光軸とを角度を設けて配置するため、装置構成及び調整が複雑になるという問題がある。また、基板裏面，ステージ表面での反射を用いる場合、界面状態，基板−ステージ間ギャップ等の変動により、均一な反射を行うことは困難であり、反射光自体も平均的な拡散反射光のようになり、可干渉性の高い高価なレーザ光源を用いるメリットが小さい。
【００２１】
本発明は、以上のような事情の下になされ、不純物が導入された半導体膜を均一に加熱し、不純物の活性化と不純物が導入された領域の再結晶化を均一に行なうことの可能な光処理方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するため、本発明の第１の態様は、光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする光処理方法。
【００２３】
本発明の第２の態様は、光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記光透過性基板の裏面から前記光透過性基板を通して前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする光処理方法を提供する。
【００２４】
前記エキシマレーザとして、波長３００ｎｍ以上のものを用いることができる。
【００２５】
本発明の第３の態様は、光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、このゲート絶縁膜上に形成されたゲート電極、及び前記半導体膜及びゲート電極を覆うように形成された絶縁膜を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、下記不等式を満たす膜厚ｄを有する前記絶縁膜を通して前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする光処理方法を提供する。
【００２６】
ｃｏｓ（４ｎπｄ／λ）≦ｃｏｓ（４ｎπ（ｄ＋ｄＧＩ／λ））
（式中、λは光源の波長、ｎは光源波長での絶縁膜の屈折率、ｄＧＩはゲート絶縁膜の膜厚）
本発明の第４の態様は、光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する方法において、前記ゲート電極の表面は凹凸状であり、前記半導体膜にエキシマレーザのパルスを１８０ｎｓ以上、継続照射し、前記半導体膜を熱処理することを特徴とする光処理方法を提供する。
【００２７】
本発明の第５の態様は、光透過性基板上に形成された半導体膜、この半導体膜上に形成されたゲート絶縁膜、及びこのゲート絶縁膜上に形成されたゲート電極を具備し、前記ゲート電極をマスクとして不純物が導入された前記半導体膜を光処理する装置において、１８０ｎｓ以上パルスを継続照射するエキシマレーザを発する光源、及び前記光源から前記エキシマレーザを前記光透過性基板の裏面から前記光透過性基板を通して前記半導体膜に照射し、前記半導体膜を熱処理する手段を具備することを特徴とする光処理装置を提供する。
【００２８】
以上の本発明の第１〜第５の態様において、パルス幅が１μｓ以下のエキシマレーザを用いることができる。
【発明の効果】
【００２９】
本発明によると、不純物が導入された半導体膜を均一に加熱し、不純物の活性化と不純物が導入された領域の再結晶化を均一に行なうことを可能とする光処理方法及び光処理装置が提供される。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について、図面を参照して説明する。
【００３１】
本発明は、結晶質半導体膜、例えばポリシリコン膜の所定の領域に導入された不純物、例えばソース・ドレイン形成予定領域に導入された不純物を活性化するため及び損傷した結晶性を回復するための熱処理として、１８０ｎｓ以上のパルス幅のエキシマレーザを照射することを特徴の１つとしている。
【００３２】
本発明者は、そのようなロングパルスのエキシマレーザの照射による効果、及び、ショートパルスの場合に生じる問題点を、非定常熱伝導解析により求め、解析結果の確認のため、レーザのパルス幅の時間領域では、ＴＦＴと熱的に等価であるＳＯＩ−ＭＯＳＦＥＴトランジスタの試作を行った。
【００３３】
非定常熱伝導解析においては、波長３０８ｎｍのＸｅＣｌエキシマレーザのシリコンの吸収係数は大きいので、シリコンの表面では、すべての光が熱に変換されることを仮定した。パルス形は矩形とした。また、実際の照射時には、必ずしも１つの波形よりなるパルスを照射する必要は無い。そこで、波形を変化させた場合の到達温度の比較を非定常熱伝導解析により、行った。
【００３４】
トランジスタの製造に用いた６インチのＳＯＩ基板については、ＢＯＸ層を厚さを１μｍとし、シリコン層の厚さを１００ｎｍとした。シリコン層上に３０ｎｍの厚さのＳｉＯ２からなるゲート絶縁膜をＰＥ−ＣＶＤにより形成し、更に、ゲート絶縁膜上に２００ｎｍの厚さのＭｏＷ層をスパッタリングにより形成し、このＭｏＷ層をパターニングしてゲート電極を形成した。
【００３５】
その後、ソース・ドレインへのドーピングのため、ゲート電極をマスクとしてセルフアラインで、ＢＦ２＋を、５０ｋｅＶの加速電圧、２×１０１５ｃｍ−２のドーズ量でイオン注入した。
【００３６】
次に、層間絶縁膜を形成する前に、レーザーによる不純物の活性化を行った。これは、層間絶縁膜のように波長と同程度或いは波長以上の膜厚を成膜する場合、面内の膜厚分布の絶対値が大きくなり、多重反射による面内の反射率変化が増大するからである。レーザーとしてはＸｅＣｌエキシマレーザを用い、パルス幅を３０ｎｓ及び２４０ｎｓとした。レーザーのワンショットの照射領域は２ｍｍ四方であった。パルス幅３０ｎｓの場合、レーザーのワンショットは、１５０ｍＪ／ｃｍ２まで照射した。
【００３７】
四端子法により、線幅５μｍ、線長１６４μｍのパターンのシート抵抗を測定した。また、ＴＦＴのドレイン電流−ゲート電圧特性、ドレイン電流−ドレイン電圧特性を測定した。
【００３８】
図１は、それぞれのパルス幅でのレーザーアニール直後のＴＦＴ（ゲート長Ｌ＝１μｍ）の温度分布の計算結果を示す。図１において、曲線Ａは，パルス幅２４０ｎｓのレーザーアニールを施した場合、曲線Ｂは、パルス幅３０ｎｓのレーザーアニールを施した場合の温度分布をそれぞれ示す。図１に示す結果から、パルス幅３０ｎｓのレーザーアニールを施した場合、ゲートの端部におけるソース・ドレインの温度が５００℃も低下していることがわかる。これは、ゲートの単位面積当たりの熱容量が、Ｓｉ膜の単位面積当たりの熱容量より大きいこと、及び、ゲート表面とゲート絶縁膜が成膜されたＳｉ膜表面との反射率の違いによるためと考えられる。パルス幅２４０ｎｓのレーザーアニールを施した場合の計算結果から、パルス幅を延長することにより、温度分布が均一となっていることがわかる。
【００３９】
また、図２は、６０ｎｓの時間領域において、１つの矩形波の場合と、同一強度の２つの波形の組合せの場合の、到達温度の比較を計算した結果である。波形が異なっても、ほぼ同様の加熱が可能になることがわかる。この結果より、ロングパルスについては、パルス幅で限定するのではなく、複数のパルスでもその時間、継続照射されたものも、ロングパルスとして定義する。
【００４０】
レーザーアニールを施されたＳｉ膜のシート抵抗は、パルス幅の短長にかかわらず、    Ｐ＋ドープのＳｉ及びＢＦ２＋ドープのＳｉのいずれにおいても、２００Ω／□のオーダーであった。ＢＦ２＋ドープのＳｉのシート抵抗は、５００℃で2時間の加熱炉によるアニールを施した場合のＳｉ膜のシート抵抗７００Ω／□に比較し、大幅に減少した。
【００４１】
図３は、レーザーアニールを施した場合と加熱炉によるアニールを施した場合の、ゲート長１μｍのＴＦＴのドレイン電流−ゲート電圧特性を示し、図４は、ゲート長１μｍのｎ−ｃｈＴＦＴのドレイン電流−ドレイン電圧特性を示す。いずれのグラフも、実線はレーザーアニール、破線は加熱炉によるアニールを示す。
【００４２】
図３及び図４から、レーザーアニールを施した場合のゲート長１μｍのＴＦＴのオン電流は、６００℃で2時間、加熱炉によるアニールを施した場合に比較し、１０％減少した。また、移動度は２０％減少し、耐圧は５０％増加した。
【００４３】
これらの結果は、アニールが不十分な領域が、高抵抗領域のように挙動することを示している。
【００４４】
以上、説明したように、本発明者は、非定常熱伝導解析により、ロングパルスのレーザーアニールは、加熱炉によるアニール及びショートパルスのアニールよりも、熱処理の均一性及びＴＦＴの特性において、優れた効果を示すことを見出した。本発明者は、更に検討を重ねた結果、ロングパルスのレーザーアニールに、以下のような要件を組み合わせることで、特に良好な効果が得られることを見出した。
【００４５】
即ち、本発明者は、エキシマレーザのパルス幅をパラメータとして、エキシマレーザを基板の裏面から照射した場合の半導体膜の表面温度の面内均一性を評価した。その結果、裏面照射において、エキシマレーザのパルスを１８０ｎｓ以上、継続照射することで、面内均一性の高い加熱を行うことができることを見出した。
【００４６】
また、基板の表面からの照射において、照射面に反射率差を低減するように設定された膜厚の絶縁膜を成膜した状態で、エキシマレーザのパルスを１８０ｎｓ以上、継続照射することにより、面内均一性の高い加熱を行うことができることを見出した。
【００４７】
更に、基板の表面からの照射において、ゲート表面に微細凹凸を形成することにより反射率差の低減が可能であり、その状態でエキシマレーザのパルスを１８０ｎｓ以上、継続照射することにより、面内均一性の高い加熱を行うことができることを見出した。
【００４８】
即ち、本発明は、結晶質半導体膜、例えばポリシリコン膜の所定の領域に導入された不純物、例えばソース・ドレイン形成予定領域に導入された不純物を活性化するため及び損傷した結晶性を回復するための熱処理として、エキシマレーザのパルスを１８０ｎｓ以上継続照射すること、更に、基板裏面からの照射、反射率差を低減する膜厚の絶縁膜を介しての照射、及び凹凸面を有するゲート電極を設けた構造への照射の４つの態様のいずれかを採用することを特徴とする。
【００４９】
このようなロングパルスのエキシマレーザの照射を用いる本発明の４つの態様によれば、ゲート電極近傍での温度勾配を低減し、ソース／ドレイン領域に均一な加熱を行うことが可能である。第１の態様による手法では、従来工程への導入が容易である。第２の態様における裏面照射による手法では、表面照射の場合に生ずる、光源に対するゲートの反射率とゲート絶縁膜を介した半導体膜の反射率とが異なることによる加熱ムラを防ぐこともできる。また、表面照射による手法でも、第３の態様における反射率差を低減する膜厚の絶縁膜を形成するか、第４の態様におけるゲート電極表面に微細な凹凸を形成して、反射率差を低減することで、半導体膜の均一な加熱を行うことができる。
【００５０】
なお、裏面照射の場合には、厚い基板を通しての照射であるため、エキシマレーザの波長は３００ｎｍ以上であることが望ましい。
【００５１】
また、エキシマレーザのパルス幅は、広すぎると半導体膜の温度が上昇し過ぎてしまうため、１μｓ以下であることが望ましい。
【００５２】
以下、以上の本発明の４つの態様に対応する３つの実施形態について説明する。
【００５３】
（第１の実施形態）
図５は、本発明の第１の実施形態に係る光処理方法を用いて製造された薄膜半導体素子を示す断面図である。図５において、ガラス基板１上に、アンダーコート膜（ＳｉＯ２／ＳｉＮ）２を介して、１００ｎｍの膜厚のポリシリコンアイランド３が形成されている。このポリシリコンアイランド３上に、３０ｎｍの膜厚のＳｉＯ２からなるゲート絶縁膜４が形成され、更にその上に、膜厚２００ｎｍのＭｏＷからなるゲート電極５が形成されている。そして、このような構造を覆って、層間絶縁膜６が形成されている。
【００５４】
本実施形態では、ゲート電極５をマスクとして不純物が導入された後、ガラス基板１の裏面からポリシリコンアイランド３にロングパルスのエキシマレーザ７が照射されて、不純物の活性化、及び不純物の導入により生じた結晶性の損傷の回復、再結晶化が行われ、ソース領域８ａ及びドレイン領域８ｂが形成されている。
【００５５】
次に、図５に示す構造の薄膜トランジスタの製造プロセスの一例について、図６及び図７を参照して説明する。
【００５６】
まず、被処理基板３１を用意する。この実施形態では、被処理基板３１としてガラス基板３２上にアンダーコート膜（ＳｉＯ２／ＳｉＮ）３３が形成された基板を用いている。このガラス基板３１上（アンダーコート膜３３上）の略全面に層厚が例えば５０ｎｍとなるように、プラズマＣＶＤ等によりアモルファスシリコン層３４を形成する。その後、温度５００℃の雰囲気中でアニール処理を施し、このアモルファスシリコン層３４中の水素を離脱させる（図６（ａ））。
【００５７】
次いで、例えばＥＬＡ（Excimer Laser Anneal）法により、このアモルファスシリコン層３４を結晶化して、ポリシリコン層３５とする（図６（ｂ））。
【００５８】
次に、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）によりポリシリコン層３５上に所定の形状のレジストマスクを形成し、このレジストマスクをマスクとして、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングによりポリシリコン層３５を島形状に加工し、ＰＭＯＳ、ＮＭＯＳ領域を形成する（図６（ｃ））。そして、閾値制御のため、ＰＭＯＳ領域にはＰ、ＮＭＯＳ領域にはＢのチャネルドーピングを行う。
【００５９】
その後、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて、島形状に加工されたポリシリコンアイランド（島状多結晶半導体薄膜）３５及びアンダーコート膜３３を覆うように、ＳｉＯ２からなるゲート絶縁膜３６を形成する（図６（ｄ））。
【００６０】
次に、例えば、スパッタ法によりゲート電極材料、例えばＭｏＷ層３７を成膜する（図７（ａ））。次いで、ＲＩＥ等のドライエッチングによりＭｏＷ層３７をパターニングし、ゲート電極３８を形成する。即ち、ＭｏＷ層３７上にＰＥＰにより所定の形状のレジストマスクを形成した後、このレジストマスクをマスクとしてＲＩＥ法により、ＭｏＷ層３７の不要部分を除去し、ゲート電極３８を形成する（図７（ｂ））。
【００６１】
その後、レジストによるマスキングを利用し、ゲート電極層３８をマスクとして、ポリシリコンアイランド３５に不純物領域、例えばソース領域及びドレイン領域形成のために、ＰＭＯＳ領域にはＢ，ＮＭＯＳ領域にはＰを注入する（図７（ｃ））。
【００６２】
そして、イオン注入で損傷を受けた半導体膜の結晶性を回復し、更に、注入された不純物を電気的に活性化するため、被処理基板３１の表面または、裏面より、パルス幅１８０ｎｓ以上のロングパルスのレーザ照射を行う（図７（ｃ）、図７（ｄ））。レーザ照射による不純物の活性化は、その後の工程である層間絶縁膜形成後でも可能であるが、クラック等が生じることがあるため、膜構成，膜材料，膜応力等を考慮して適宜選択することになる。
【００６３】
イオン注入後の構造に対し、被処理基板３１の裏面よりロングパルスのレーザ照射を行うと、ポリシリコンアイランド３５全体に対し、均一な加熱を行うことが出来る。即ち、ゲート電極側からのレーザ照射のように、ゲート電極３８とポリシリコンアイランド３５の反射率の相違による加熱ムラが生ずることがないため、ポリシリコンアイランド３５全体に対し、均一な加熱を行うことが出来る。
【００６４】
レーザ照射によるポリシリコンアイランド３５中の不純物の活性化の後、全面にＳｉＯ２からなる層間絶縁膜４０を形成する（図７（ｅ））。
【００６５】
その後は、通常の薄膜トランジスタの製造工程に従って、ソース領域の一部及びドレイン領域の一部を露出させるように、コンタクトホールを形成し、次いで、コンタクトホールを埋めるように金属の配線層を形成しパターニングすることにより、ソース電極及びドレイン電極を形成して、ＴＦＴが完成する。
【００６６】
図８は、ＴＦＴパターンを模した非定常熱解析モデルのメッシュ配置と面内の温度分布を示したものである。
【００６７】
解析モデルでは、ゲート電極をＭｏ、基板を石英（ＳｉＯ２）により構成し、膜厚は、Ｍｏ膜を２００ｎｍ、Ｓｉ（ポリシリコン）アイランドを１００ｎｍとした。また、物性値としては、下記表１に示す値を用いた。
【表１】
2009152546.tif 000003
【００６８】
熱流束は、表面から（ゲート電極側から）の照射の場合、Ｍｏ膜、Ｓｉアイランドの面のみに流入するとし、裏面照射の場合、Ｓｉアイランドの面のみに流入するとした。また、表面照射の場合、Ｍｏ膜とゲート絶縁膜／Ｓｉアイランドとの反射率の違いを考慮し、熱流束値をそれぞれの膜で変更した。
【００６９】
レーザパルス幅は、３０ｎｓ、１８０ｎｓ、２４０ｎｓとし、最高温度が１４００℃付近になるように、各パルス幅での熱流束値を調整した。タイムステップは、５ｎｓとした。
【００７０】
各パルス幅での照射直後の温度分布（裏面照射、表面照射）を図９、１０に示す。
【００７１】
図１０のグラフからわかるように、裏面照射を行っても、パルス幅が３０ｎｓでは、ゲート下部との間の温度差が４００℃程度生じてしまう。一方、表面照射においては、パルス幅を３０ｎｓから１８０ｎｓに変更することで、前述の温度差は低減するが、Ｍｏ膜とゲート絶縁膜／Ｓｉアイランドとの反射率の差により、やはり３００℃程度の温度差が生じてしまう。
【００７２】
しかし、パルス幅１８０ｎｓのロングパルスレーザにより裏面照射を行うことで、前述の温度差は、２００℃程度まで低減された。シリコン表面のイオン注入によるアモルファス領域と結晶領域との融点差は、２００℃程度と言われているので、この場合、イオン注入を行い、アモルファス化した領域全体を溶融させることができるので、イオン注入を行ったソース／ドレイン領域の均一な再結晶化が可能となる。また、図９のグラフからわかるように、表面照射においても、パルス幅を２４０ｎｓに変更することで、前述の温度差を２００℃程度まで低減することができる。この場合も、イオン注入を行い、アモルファス化した領域全体を溶融させることができるので、イオン注入を行ったソース／ドレイン領域の均一な再結晶化が可能となる。
【００７３】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る光処理方法の対象となる薄膜半導体素子を示す断面図である。図１１において、ガラス基板１上に、アンダーコート膜（ＳｉＯ２／ＳｉＮ）２を介して、１００ｎｍの膜厚のポリシリコンアイランド３が形成されている。このポリシリコンアイランド３上に、３０ｎｍの膜厚のＳｉＯ２からなるゲート絶縁膜４が形成され、更にその上に、膜厚２００ｎｍのＭｏＷからなるゲート電極５が形成されている。そして、このような構造を覆って、絶縁膜１６が形成されている。
【００７４】
本実施形態では、ゲート電極５をマスクとして不純物が導入された後、ゲートの反射率とゲート絶縁膜を介した半導体膜の反射率との差を低減するように設定された膜厚ｄの絶縁膜１６を形成し、この絶縁膜１６を介して、ポリシリコンアイランド３にロングパルスのエキシマレーザ７が照射されて、不純物の活性化、及び不純物の導入により生じた結晶性の損傷の回復、再結晶化が行われ、ソース領域８ａ及びドレイン領域８ｂが形成されている。
【００７５】
次に、図１１に示す構造の薄膜トランジスタの製造プロセスの一例について、図１２を参照して説明する。
【００７６】
図６（ａ）から図７（ｃ）に示す工程までは、第１の実施形態における薄膜トランジスタの製造プロセスと同様であり、その説明は省略する。
【００７７】
その後、全面に絶縁膜５０を形成する（図１２（ａ））。絶縁膜５０は、膜厚ｄが下記の不等式を満たすように形成されている。
【００７８】
ｃｏｓ（４ｎπｄ／λ）≦ｃｏｓ（４ｎπ（ｄ＋ｄＧＩ／λ））
（式中、λは光源の波長、ｎは光源波長での絶縁膜の屈折率、ｄＧＩはゲート絶縁膜の膜厚）
そして、イオン注入で損傷を受けた半導体膜の結晶性を回復し、更に、注入された不純物を電気的に活性化するため、被処理基板３１の上面よりロングパルスのレーザ照射を行う（図１２（ｂ））。
【００７９】
図１２（ａ）に示すプロセスにより、膜厚ｄの絶縁膜５０を成膜したときの、Ｍｏ膜、Ｓｉ膜の表面における反射率を計算した例を、図１３に示す。この時のゲート絶縁膜の厚さｄＧＩを３０ｎｍとしたが、この値に限定されるものではない。前述の式を満たす膜厚で、Ｍｏ膜上とＳｉ膜上での反射率をほぼ等しくすることができる。
【００８０】
反射率を等しくし、パルス幅２００ｎｓのレーザがＭｏ膜とＳｉ膜とに入射した場合の非定常熱伝導解析結果を図１４のグラフに示す。図１４のグラフから、反射率を等しくし、パルス幅２００ｎｓのレーザがＭｏ膜とＳｉ膜とに入射した場合には、パルス幅２００ｎｓのレーザが基板の裏面からＭｏ膜とＳｉ膜とに入射した場合と同様に、均一な温度分布を示すことがわかる。
【００８１】
即ち、Ｓｉ膜とゲート下部との温度差が、２３０℃まで低減されているので、実施の形態１と同様に膜全体がシリコンの融点以下の状態で、イオン注入を行いアモルファス化した領域全体を溶融させることができ、イオン注入を行ったＳ／Ｄ領域の均一な再結晶化が可能となる。
【００８２】
以下、第１の実施形態における方法と同様の工程で、ＴＦＴが完成する。
【００８３】
以上説明した本発明の第２の実施形態においては、図１２（ａ）に示す工程で、上記不等式を満たすような膜厚ｄの絶縁膜５０が形成されている。そのため、ゲート電極３８とＳｉＯ２／Ｓｉ膜との間の反射率の差が低減し、図１２（ｂ）における構造の表面の反射率がほぼ均一となり、イオン注入を行ったＳ／Ｄ領域の均一な再結晶化が可能となる。
【００８４】
（第３の実施形態）
図１５は、本発明の第３の実施形態に係る光処理方法の対象となる薄膜半導体素子を示す断面図である。図１５において、ガラス基板１上に、アンダーコート膜（ＳｉＯ２／ＳｉＮ）２を介して、１００ｎｍの膜厚のポリシリコンアイランド３が形成されている。このポリシリコンアイランド３上に、３０ｎｍの膜厚のＳｉＯ２からなるゲート絶縁膜４が形成され、更にその上に、膜厚２００ｎｍのＭｏＷからなるゲート電極１５が形成されている。この場合、ゲート電極１５の表面は、凹凸状となっている。
【００８５】
本実施形態では、表面が凹凸状のゲート電極１５をマスクとして不純物が導入された後、ポリシリコンアイランド３にロングパルスのエキシマレーザ７が照射されて、不純物の活性化、及び不純物の導入により生じた結晶性の損傷の回復、再結晶化が行われ、ソース領域８ａ及びドレイン領域８ｂが形成されている。
【００８６】
次に、図１５に示す構造の薄膜トランジスタの製造プロセスの一例について、図１６を参照して説明する。
【００８７】
図６（ａ）から図７（ａ）に示す工程までは、第１の実施形態における薄膜トランジスタの製造プロセスと同様であり、その説明は省略する。
【００８８】
図７（ａ）に示す工程においてＭｏＷ層３７を成膜した後、図１６（ａ）に示すように、ＭｏＷ層３７の表面を凹凸化する。凹凸化は、例えば、次の方法により行なうことができる。
【００８９】
（１）凹凸に対応するパターンを有するフォトマスクを用いてレジストパターンを形成し、このレジストパターンをマスクとして用いてＭｏＷ層３７の表面をエッチング処理する方法。
【００９０】
（２）複数のレーザを用いた干渉露光による周期構造形成法によりマスクレスでレジストパターンを形成し、このレジストパターンをマスクとして用いてＭｏＷ層３７の表面をエッチング処理する方法。
【００９１】
以上のようにして、ＭｏＷ層３７の表面を凹凸化した後、ＲＩＥ等のドライエッチングによりＭｏＷ層３７をパターニングし、ゲート電極３８を形成する。即ち、ＭｏＷ層３７上にＰＥＰにより所定の形状のレジストマスクを形成した後、このレジストマスクをマスクとしてＲＩＥ法により、ＭｏＷ層３７の不要部分を除去し、ゲート電極３８を形成する（図１６（ｂ））。
【００９２】
以下、図７（ｄ）に示すレーザアニール工程が裏面からのレーザの照射ではなく、基板表面側からのレーザの照射であることを除いて、第１の実施形態における方法と同様の工程で、ＴＦＴが完成する。
【００９３】
以上説明した本発明の第３の実施形態においては、図１６（ａ）に示す工程でのＭｏＷ層３７表面の凹凸化により、ＭｏＷ層３７の反射率が低下する。そのため、ゲート電極３８とＳｉＯ２／Ｓｉ膜との間の反射率の差が低減し、図１６（ｂ）における構造の表面の反射率がほぼ均一となる。
【００９４】
反射率を等しくし、パルス幅２００ｎｓのレーザがＭｏ膜とＳｉ膜とに入射した場合の非定常熱伝導解析結果を図１４のグラフに示す。図１４のグラフから、反射率を等しくし、パルス幅２００ｎｓのレーザがＭｏ膜とＳｉ膜とに入射した場合には、パルス幅２００ｎｓのレーザが基板の裏面からＭｏ膜とＳｉ膜とに入射した場合と同様に、均一な温度分布を示すことがわかる。
【００９５】
即ち、Ｓｉ膜とゲート下部との温度差が、２３０℃まで低減されているので、実施の形態１と同様に膜全体がシリコンの融点以下の状態で、イオン注入を行いアモルファス化した領域全体を溶融させることができ、イオン注入を行ったＳ／Ｄ領域の均一な再結晶化が可能となる。
【００９６】
本発明は、低温ポリシリコンを用いたＴＦＴ素子作製のための活性化処理装置に用いることができる。また、レーザ結晶化装置には、容易に本発明の機能を付加することができる。
【００９７】
（第４の実施形態）
図１９は、本発明の第４の実施形態において、活性化処理に用いたレーザ装置の概略図である。この実施形態では、レーザ発信器から発振されたパルスレーザ光を、分割し、互いに光路長の異なる光路を進んだ後に合成したパルスレーザ光により、不純物の活性化を行った。
【００９８】
図１９に示す結晶化装置は、レーザ光源、７枚の部分透過ミラーＲ１〜Ｒ７、全反射ミラー、照明光学系、位相変調素子、投影光学系、及び基板ステージを備えている。基板ステージ上には、非単結晶半導体膜を有する被処理基板が載置されている。レーザ光源からのパルスレーザ光が、部分透過ミラー及び全反射ミラー、照明光学系、位相変調素子、及び投影光学系を通って、被処理基板に照射されるようになっている。レーザ発振器により発振されるパルスレーザ光としては、波長３０８ｎｍ、半値全幅約２５ｎｓのＸｅＣｌエキシマレーザを使用した。
【００９９】
レーザ発振器から発振したレーザ光は、７枚の部分透過ミラーと１枚の全反射ミラーと、これらの光学素子の互いの距離と光路を好適に設定するための全反射凹面鏡からなる光学装置に導入される。部分透過ミラーの反射率Ｒｎは、光路上の位置がレーザに近い順に、Ｒ１＝０．４０、Ｒ２＝０．０７、Ｒ３＝０．０８５、Ｒ４＝０．０９５、Ｒ５＝０．１２５、Ｒ６＝０．１７、Ｒ７＝０．２５とした。反射率Ｒ７の部分透過ミラーの後段には全反射ミラーを設置した。隣のミラーとの光路長は、４５００ｍｍとした。
【０１００】
なお、本実施形態では、全反射の凹面鏡の間に部分透過ミラーを設けたが、凹面鏡の代わりに平板のミラーを使用してもよいし、図１９に示すように、これらのミラーを用いずに部分透過ミラーを直線的に配置してもよい。
【０１０１】
以上のような図１９に示す結晶化装置において、７枚の部分透過ミラーによるパルスレーザ光の透過・反射は、次のようにして行われる。即ち、１番目の部分透過ミラーＲ１を透過した光は２番目の部分透過ミラーＲ２へ入射され、１番目の部分透過ミラーＲ１で反射した光は照明光学系へ導入され、２番目の部分透過ミラーＲ２を透過した光は３番目の部分透過ミラーＲ３へ入射され、２番目の部分透過ミラーＲ２で反射した光は１番目の部分透過ミラーＲ１を経て照明光学系へ導入され、以下、ｎ番目の部分透過ミラーを透過した。光はｎ＋１番目の部分透過ミラーヘ入射され、ｎ番目の部分透過ミラーで反射した光はｎ−１、ｎ−２…、１番目の部分透過ミラーＲ１を経て照明光学系へ導入される。
【０１０２】
なお、７番目の部分透過ミラーＲ７を透過した光は全反射ミラーで反射されて７、６、…、１番目の部分透過ミラーを経て照明光学系へ導入される。
【０１０３】
このような透過・反射の繰り返しにより、パルス幅は拡張され、被処理基板への照射時間は延長される。その結果シリコン膜の温度が最高に達した時刻において、パルス幅を拡張しない場合よりも多くの熱をシリコン膜に供給できる。これにより、加熱対象となる微細パターンの単位面積当たりの熱容量差による加熱ムラを改善することができる。具体的には、ゲート近傍の半導体膜の加熱不足の改善を図ることができる。また、ミラーの組み合わせによりパルス幅を制御することができ、光源として固定パルス幅のパルスレーザしかない場合でも、パワーだけでなく、加熱時間を含めた最適条件での活性化を行うことが可能となる。
【図面の簡単な説明】
【０１０４】
【図１】３０ｎｓ及び２００ｎｓのパルス幅でのレーザーアニール直後の薄膜半導体素子の温度分布の計算結果を示す特性図である。
【図２】６０ｎｓの時間領域において、１つの矩形波の場合と、同一強度の２つの波形の組合せの場合の、到達温度の比較を計算した結果を示す図である。
【図３】レーザーアニールを施した場合と加熱炉によるアニールを施した場合の薄膜半導体素子のドレイン電流とゲート電圧の関係を示す特性図である。
【図４】レーザーアニールを施した場合と加熱炉によるアニールを施した場合の薄膜半導体素子のドレイン電流とドレイン電圧の関係を示す特性図である。
【図５】本発明の第１の実施形態に係る光処理方法を用いて製造された薄膜半導体素子を示す断面図である。
【図６】本発明の第１の実施形態に係る薄膜半導体素子の製造方法を工程順に示す断面図である。
【図７】本発明の第１の実施形態に係る薄膜半導体素子の製造方法を工程順に示す断面図である。
【図８】薄膜半導体素子パターンを模した非定常熱解析モデルのメッシュ配置と面内の温度分布を示す図である。
【図９】各パルス幅での照射直後の温度分布（裏面照射、表面照射）を示す特性図である。
【図１０】各パルス幅での照射直後の温度分布（裏面照射、表面照射）を示す特性図である。
【図１１】本発明の第２の実施形態に係る光処理方法の対象となる薄膜半導体素子を示す断面図である。
【図１２】本発明の第２の実施形態に係る薄膜半導体素子の製造工程の一部を示す断面図である。
【図１３】図１２（ａ）に示す工程により膜厚ｄの絶縁膜を成膜したときの、Ｍｏ膜、Ｓｉ膜の表面における反射率を示す特性図である。
【図１４】反射率を等しくし、各パルス幅のレーザがＭｏ膜とＳｉ膜とに入射した場合の非定常熱伝導解析結果を示す特性図である。
【図１５】本発明の第３の実施形態に係る光処理方法の対象となる薄膜半導体素子を示す断面図である。
【図１６】本発明の第３の実施形態に係る薄膜半導体素子の製造工程の一部を示す断面図である。
【図１７】従来技術である、レーザ照射を基板裏面から行いゲート電極の下のチャネル領域の加熱を行う方法を示す図である。
【図１８】従来技術である、レーザ光を基板面に対して斜めに照射する方法を示す図である。
【図１９】本発明の第４の実施形態に用いる結晶化装置を示す構成ブロック図である。
【符号の説明】
【０１０５】
１，３２…ガラス基板、２，３３…アンダーコート膜（ＳｉＯ２／ＳｉＮ）、３,３５…ポリシリコンアイランド、４,３６…ゲート絶縁膜、５,３８…ゲート電極、６,３９…ダミーパターン、７…レーザ光、４０,５０…層間絶縁膜、３１…処理基板、３４…アモルファスシリコン層、３７…ＭｏＷ層。
【図１】
2009152546.tif 000004
【図２】
2009152546.tif 000005
【図３】
2009152546.tif 000006
【図４】
2009152546.tif 000007
【図５】
2009152546.tif 000008
【図６】
2009152546.tif 000009
【図７】
2009152546.tif 000010
【図８】
2009152546.tif 000011
【図９】
2009152546.tif 000012
【図１０】
2009152546.tif 000013
【図１１】
2009152546.tif 000014
【図１２】
2009152546.tif 000015
【図１３】
2009152546.tif 000016
【図１４】
2009152546.tif 000017
【図１５】
2009152546.tif 000018
【図１６】
2009152546.tif 000019
【図１７】
2009152546.tif 000020
【図１８】
2009152546.tif 000021
【図１９】
2009152546.tif 000022