(57)【要約】      （修正有）【課題】垂直型フローティングボディーセル(Ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｃｅｌｌ)を備えた半導体素子及びその製造方法を提供する。【解決手段】フローティングゲートセルは、素子分離構造を備えた半導体基板２１０に画成された垂直チューブ構造のチャンネル領域と、チャンネル領域の上部に形成されたリセスと、チャンネル領域の上部に形成され、前記リセスを埋め込み、サラウンド構造に形成されたシリコンゲルマニウム層を含むゲート電極２５０と、チャンネル領域の内側に形成されるバイアス電極２４０と、ソース線２２０とビット線２６０を含む。【選択図】図２
2009033103.tif 000002
【特許請求の範囲】
【請求項１】
フローティングボディーセル構造を有する半導体素子において、
半導体基板の上部に形成され、第1及び第2導電ラインと連結されるチューブ型チャンネルと、
前記チューブ型チャンネルの内側に形成され、前記半導体基板と連結されるバイアス電極と、
前記チューブ型チャンネルと前記バイアス電極との間に位置する絶縁膜と、
前記チューブ型チャンネルの外側に形成されるサラウンドゲート電極を含むことを特徴とする半導体素子。
【請求項２】
前記チューブ型チャンネルの下部と連結される前記第1導電ラインをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記チューブ型チャンネルの上部と連結される前記第2導電ラインをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記チューブ型チャンネルの上部面は円形または多角形であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
半導体基板の上部に導電性ピラーを形成する段階と、
前記導電性ピラーの内側とその下部の前記半導体基板の一部を食刻して導電性チューブを形成する段階と、
前記導電性チューブの内部側壁に絶縁膜を形成する段階と、
前記導電性チューブを埋め込み、その下部の前記半導体基板と連結されるバイアス電極を形成する段階と、
前記導電性チューブの外部側壁にゲート絶縁膜を形成する段階と、
前記導電性チューブの外側にサラウンドゲート電極を形成する段階と
を含むことを特徴とする半導体素子の製造方法。
【請求項６】
前記導電性ピラーを形成する段階は、
前記半導体基板の上部に導電層を形成する段階と、
前記導電層の上部にハードマスク層を形成する段階と、
活性領域マスクに前記ハードマスク層を選択食刻してハードマスク層パターンを形成する段階と、
前記ハードマスク層パターンの側壁にスペーサを形成する段階と、
前記ハードマスク層パターン及び前記スペーサを食刻マスクに前記導電層を選択食刻し、前記導電性ピラーを形成する段階と
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記導電層はp型またはアンドープドシリコン層で形成し、その厚さは500〜5,000Åであることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記導電層は、シリコン層の成長時にボロン(B)を注入して形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記ハードマスク層は酸化膜、シリコン窒化膜及びこれらの組合せからなるグループのうち選択されたいずれか1つで形成し、その厚さは500〜5,000Åであることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１０】
前記スペーサはシリコン窒化膜で形成し、その厚さは100〜500Åであることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１１】
前記絶縁膜はシリコン酸化膜で形成し、その厚さは1〜100nmであることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１２】
前記バイアス電極は単結晶シリコン層、多結晶シリコン層、チタン窒化(TiN)膜、タンタル窒化(TaN)膜、タングステン(W)層及びこれらの組合せでなるグループから選択された何れか1つで形成することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１３】
前記ゲート絶縁膜はシリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、ハフニウムシリコン窒化酸化膜、シリコン窒化膜及びこれらの組合せでなるグループから選択された何れか1つで形成し、その厚さは1〜100nmであることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１４】
前記ゲート電極は多結晶シリコン、チタン(Ti)層、チタン窒化(TiN)膜、タンタル窒化(TaN)膜、タングステン(W)層、アルミニウム(Al)層、銅(Cu)層、タングステンシリサイド(WSix)層及びこれらの組合せでなる一群から選択された何れか1つで形成することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１５】
前記導電性チューブの上部と連結される第2の導電ラインを形成する段階をさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１６】
前記半導体基板と前記導電性チューブとの間に第1の導電ラインを形成する段階をさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１７】
前記第1の導電ラインは、シリコン成長方法を利用してシリコン単結晶層で形成し、その厚さは100〜5,000Åであることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第1の導電ラインは、シリコン成長時にホスフィン(PH3)を注入してn型シリコン単結晶層で形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、垂直型フローティングボディーセル(Floating body cell)を備えた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
現在、1つのトランジスタと1つのキャパシタからなるセル構造の限界を克服しようとする努力等が試みられている。これらのうちメモリの高集積化の最大の制約要素中の1つであるキャパシタを無くし、1つのトランジスタでメモリセルを構成しようとする試みが最も代表的であると言える。これをフローティングボディーセル(Floating Body Cell: 以下「FBC」と記す)という。フローティングボディーセル(FBC)は、トランジスタのチャンネル底に電荷が積み重なることになれば、しきい値電圧が変化することになる現象を利用したものである。
【０００３】
特に、NMOSに正孔(hole)を注入/蓄積(injection/accumulation)させれば、フローティングボディー効果(floating body effect)が発生してチャンネルのしきい値電圧が低くなり、トランジスタの電流が増加する。このとき、チャンネル底の正孔をできる限り長い時間のあいだ留まることができるようシリコンオン絶縁膜(Silicon-on-insulator: SOI)基板を用いなければならない。一方、フローティングボディーセル(FBC)はT. Shino et al.、「Floating body RAM technology and its scalability to 32nm node and beyond」、IEDM、2006に開示されており、詳しい構造及び動作の説明はこれを参照することにする。
【０００４】
DRAMの場合、1つのセルトランジスタ(Cell Tr)にキャパシタ1つが連結されているので、これを形成するため非常に複雑な工程を行なう。さらに、トランジスタの特性の向上のため、高温熱処理工程を行なわなければならない。FBC技術は、このような複雑な工程を避けることができるので、素子をさらに高集積化することができる。さらに、FBC技術はキャパシタのないロジック(LOGIC)回路等と合わされたエンベッデッドDRAM(Embedded DRAM)の具現を容易にする。したがって、多様なアプリケーションを形成することができる。
【０００５】
しかし、FBCが平面トランジスタに具現されチャンネル長が短くなると、電荷を蓄積することができる面積が減少することになる。さらに、生成された電荷等がソース/ドレーン領域に戻るリコンビネーション(Recombination)が活発になり、データを長く保存することに問題が発生する。したがって、トランジスタの大きさを減少させるのが容易でない。さらに、シリコンオンインシュレータ(SOI)ウェハの使用による素子の製造コストが増加し、FBCの常用化を制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、FBCを備えた半導体素子に関するものである。本発明の一実施形態によれば、FBCはチューブチャンネル、チャンネル内に半導体基板と連結されるバイアス電極、チャンネル外側に形成されたサラウンドゲート(Surrounding gate)電極を含む。したがって、本発明に係るFBCは電荷の蓄積に十分な面積を確保し、素子の集積度を向上させることができる。さらに、素子のデータリテンション時間を改善し、性能を向上させることができる。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る半導体素子は、
フローティングボディーセル(FBC)構造を有する半導体素子であって、半導体基板の上部に形成され、第1及び第2導電ラインと連結されるチューブ型チャンネルと、チューブ型チャンネルの内側に形成され、半導体基板と連結されるバイアス電極と、チューブ型チャンネルとバイアス電極との間に位置する絶縁膜と、チューブ型チャンネルの外側に形成されるサラウンドゲート電極を含む。
【０００８】
本発明の他の実施形態に係る半導体素子の製造方法は、
半導体基板の上部に導電性ピラー(Pillar)を形成する段階と、導電性ピラーの内側とその下部の半導体基板の一部を食刻して導電性チューブを形成する段階と、導電性チューブの内部側壁に絶縁膜を形成する段階と、導電性チューブを埋め込み、その下部の半導体基板と連結されるバイアス電極を形成する段階と、導電性チューブの外部側壁にゲート絶縁膜を形成する段階と、導電性チューブの外側にサラウンドゲート電極を形成する段階とを含む。
【発明の効果】
【０００９】
本発明に係る半導体素子及びその製造方法は、垂直型フローティングボディーセル(FBC)を具現することができ、セル面積が減少しても一定のチャンネル長を確保することができるという利点がある。さらに、SOIウェハを用いなくともフローティングボディーセルを具現することができるので、原価を節減することができる。なお、論理回路と共に具現することができるので、1つのチップにマイクロプロセッサとメモリを同時に具現することができる。さらに、垂直型フローティングボディーセルを具現することにより、電荷を蓄積させるのに十分な面積を確保することができる。これによりデータリテンション時間を向上させることができる。特に、チャンネルの内側に半導体基板と連結されるバイアス電極を形成し、データリテンション時間を増加させることができる。なお、チャンネルの外側をチャンネル領域に用いて十分な電流を確保することができる。さらに、格納しようとする電荷を効率的に生成させることができるので、読取り/書込み動作速度を向上させることができる。併せて、チャンネルがトランジスタ別に完全に孤立し、しきい値電圧が隣接したチャンネルのポテンシャルに伴い変化する現象が抑制される。したがって、優れた信号対ノイズの比率特性を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図1は、本発明の一実施形態に係る半導体素子のレイアウトである。半導体素子は、素子分離領域120により画成されるチャンネル領域102、バイアス電極領域104、ソースライン領域106、ワードライン領域108及びビットライン領域110を含む。ソースライン領域106は、半導体基板の上部に一側方向に延長される。チャンネル領域102はソースライン領域106の上部に位置し、垂直チューブ構造に形成する。さらに、バイアス電極領域104はチャンネル領域102の内側に位置するように形成する。
【００１１】
チャンネル領域102の外側の線幅は、Fであるのが好ましい(但し、Fは隣接した2つのチャンネル領域102間の距離である)。さらに、チャンネル領域102の上部面は円形または多角形の構造にも形成することができる。一方、本発明のチャンネル領域102の上部面は長方形に具現するものと開示されているが、これはその説明のためのもので、制限するためのものではないことに注意しなければならない。
【００１２】
ワードライン領域108は、ソースライン領域106と交差するよう一側に延長され、チャンネル領域102の外側にサラウンドゲート構造に形成する。さらに、ビットライン領域110はチャンネル領域102の上部に位置し、ソースライン領域106と重畳し、一側に延長される。一方、ワードライン領域108の線幅はチャンネル領域102を十分覆うようにチャンネル領域102の線幅より大きいのが好ましい。
【００１３】
図2は、本発明の一実施形態に係る半導体素子の斜視図である。半導体素子は半導体基板210、ソースライン220、チャンネル構造230、 バイアス電極240、ワードライン250及びビットライン260を含む。ソースライン220は、半導体基板210の上部に一側に延長されて形成する。
【００１４】
チャンネル構造230は、ソースライン220の上部に垂直チューブ構造に形成する。このとき、チャンネル構造230の内部側壁に絶縁膜(図示省略)を形成しチャンネル構造230内にシリコンオンインシュレータ(Silicon-on-Insulator: 以下「SOI」と記す)構造を形成する。さらに、チャンネル構造230の外部側壁にゲート絶縁膜(図示省略)を形成する。バイアス電極240は、半導体基板210と連結されるよう絶縁膜が備えられたチャンネル構造230の内側に形成する。このとき、バイアス電極240はボディー電圧(Body voltage)を印加してチャンネル構造230内にキャリア(例えば、 正孔または電子)を閉じ込める役割を果たす。したがって、バイアス電極240でデータリテンション時間を増加させることができる。一方、本発明のチャンネル構造230は円筒構造に具現するように開示されているが、これはその説明のためのもので、制限するためのものではないことに注意しなければならない。
【００１５】
さらに、ゲート電極250はゲート絶縁膜を含むチャンネル構造230の外側にサラウンドゲート構造に形成し、ソースライン220と交差するよう一側に延長されて形成する。このとき、ゲート電極250の線幅はチャンネル構造230を十分覆うようにチャンネル構造230の外側の線幅より大きくなければならない。ビットライン260はソースライン220と並び、チャンネル構造230の上部に形成する。このとき、ビットライン260とチャンネル構造230を連結するよう、その間にビットラインコンタクトプラグ270をさらに形成することができる。
【００１６】
図3a〜図3sは、本発明の一実施形態に係る半導体素子の製造方法を示した断面図等である。図3a(i)〜図3s(i)は、図1のI-I'に沿う断面図等であり、図3a(ii)〜図3s(ii)は図1のII-II'に沿う断面図等である。半導体基板310の表面に洗浄工程を行なって表面の残留酸化膜を除去する。以後、半導体基板310上に第1型の不純物がドーピングされた第1シリコン層312を形成する。 次に、第1シリコン層312の上部に第2型の不純物がドーピングされた第2シリコン層314を形成する。次に、第2シリコン層314の上部に第1ハードマスク層316を形成する。
【００１７】
このとき、第1シリコン層312は400〜1,000℃の温度と1〜760mTorrの圧力の下でSiCl4/SiH4及びSiH2Cl2を含むソースガスと、HClまたはH2を含む添加ガスを利用してシリコン単結晶層で形成するのが好ましい。第1シリコン層312の厚さは100〜5,000Åであるのが好ましい。さらに、第1シリコン層312はn型シリコン層で形成するのが好ましい。このとき、n型シリコン層は単結晶層にホスフィン(PH3)を注入して形成するか、単結晶層の形成時にPH3を同時に注入して形成することができる。一方、第1シリコン層312は半導体基板310に第1型の不純物イオンを注入して形成することもできる。第1シリコン層312の形成時に注入された第1型の不純物はリン(P)であり、注入された濃度は1E18〜1E21ion/cm3であるのが好ましい。
【００１８】
さらに、第2シリコン層314は400〜1,000℃の温度と1〜760mTorrの圧力の下でSiCl4/SiH4及びSiH2Cl2を含む原料ガスと、HClまたはH2を含む添加ガスを利用してアンドープド単結晶層を形成するのが好ましい。なお、第2シリコン層314に注入された第2型の不純物はボロン(B)を含むp型不純物であるのが好ましい。一方、第2シリコン層314は単結晶層の形成時にボロン(B)を含むp型不純物を共に注入してp型シリコン層で形成することができる。さらに、第2シリコン層314をチャンネルに用いるため、シリコン層にボロン(B)を含むp型不純物を注入しなければならない。なお、第2シリコン層314に注入された第2型の不純物濃度は1E17〜1E19ions/cm3であるのが好ましい。一方、本発明は垂直型チャンネル構造を第2シリコン層で具現する。しかし、チャンネル構造はこれに制限されるのではなく、チタン窒化膜(TiN)、タンタル窒化膜(TaN)及びタングステン層(W)を含む金属層で形成することができる。
【００１９】
さらに、第1ハードマスク層316は酸化膜、窒化膜及びこれらの組合せでなる一群から選択された何れか1つであるのが好ましい。このとき、酸化膜はTEOS(Si(OC2H5)4))またはSiH4を含むソースガスを利用するプラズマCVD方法で形成するのが好ましい。なお、窒化膜はSiH2Cl2とNH3を含むソースガスを利用した低圧化学蒸着(LPCVD)方法で形成するのが好ましい。さらに、第1ハードマスク層316の厚さは500〜5,000Åであるのが好ましい。一方、第1ハードマスク層316はシリコン層より食刻選択比の差が大きいのが好ましく、食刻時の食刻速度がシリコン層のそれより半分以下の物質であるのが好ましい。
【００２０】
図3bに示されているように、第1ハードマスク層316を図1のチャンネル領域102を画成するマスクで食刻し第1ハードマスクパターン(図示省略)を形成する。第1ハードマスクパターンを等方性食刻し大きさが減少した第2ハードマスクパターン316aを形成する。以後、第2シリコン層314の上部及び第2ハードマスクパターン316aの上部に第2ハードマスクパターン(図示省略)を形成する。次に、第2ハードマスク層を選択食刻し第2ハードマスクパターン316aの側壁に第1スペーサ318を形成する。本発明の一実施形態によれば、チャンネル領域102を画成するマスクは上下左右の幅がFを有する長方形であるのが好ましい(但し、Fは隣接したチャンネル構造間の距離である)。一方、本発明の活性領域102は長方形に具現するためのものであるが、これはこれに限定されるものではない。さらに、本発明のさらに他の実施形態によれば、活性領域102は円形または多角形に具現することもできる。
【００２１】
なお、第2ハードマスク層はSiH2Cl2とNH3をソースガスに利用した低圧化学蒸着(LPCVD)方法でシリコン窒化膜を形成するのが好ましい。さらに、第1スペーサ318の厚さは100〜500Åであるのが好ましい。一方、第2ハードマスク層はシリコン層との食刻選択比の差が大きいのが好ましく、食刻時の食刻速度がシリコン層のそれより半分以下の物質であるのが好ましい。さらに、第2ハードマスク層は第1ハードマスク層との食刻選択比の差が大きいのが好ましく、 食刻時の食刻速度が第1ハードマスク層のそれより半分以下の物質であるのが好ましい。
【００２２】
図3c及び図3dに示されているように、第1スペーサ318と第2ハードマスクパターン316aを食刻マスクに第2シリコン層314を食刻しシリコンピラー322を形成する。半導体基板310、例えば第1シリコン層312、 シリコンピラー322、第1スペーサ318及び第2ハードマスクパターン316aの上部に第1絶縁膜324を形成しシリコンピラー322を埋め込む。以後、第2ハードマスクパターン316aを露出するまで第1絶縁膜324を平坦化食刻する。次に、図1のソースライン領域106を画成するマスクで第1絶縁膜324、第1シリコン層312及び半導体基板310の一部を食刻し、ソースラインに予定された第1シリコンパターン320を形成する。以後、半導体基板310、例えば半導体基板310、第1シリコンパターン320及び第1絶縁膜324の上部に第2絶縁膜326を形成し、第1シリコンパターン320を電気的に分離させる。
【００２３】
このとき、第1絶縁膜324はシリコン酸化膜で形成するのが好ましい。さらに、第1シリコンパターン320はライン形に形成するのが好ましい。なお、第1シリコンパターン320の形成のための食刻工程はスペーサパターニング技術(Spacer Patterning Technology: 以下「SPT」と記す)のような食刻方法で行なうのが好ましい。例えば、ピッチ(パターンと隣接したスペースの線幅)が最小線幅の二倍以上であるが、スペースが最小線幅より小さい場合、最小線幅でパターンを形成した後、その側壁にスペーサを形成し最小線幅より狭いスペースを画成して食刻することができる。一方、本発明で最小線幅より狭い領域を食刻する工程はSPT食刻方法で具現することができるが、これに限定されるものではない。
【００２４】
さらに、隣接した第1シリコンパターン320等の間の距離はGであるのが好ましい(但し、0.5F<G<0.7F)。また、第1絶縁膜324に対する平坦化食刻工程は CMP方法やエッチバック方法で行なうのが好ましい。本発明の他の実施形態によれば、第2絶縁膜326はCVD方法やALD方法を利用してシリコン酸化膜で形成するのが好ましい。
【００２５】
図3e〜図3hに示されているように、第2ハードマスクパターン316aを除去しその下部のシリコンピラー322を露出する。このとき、第2ハードマスクパターン316aの除去工程時に第1絶縁膜324と第2絶縁膜326を食刻して第1絶縁膜324と第2絶縁膜326の高さを低めることができる。以後、露出したシリコンピラー322、第1シリコンパターン320及び半導体基板310の一部を食刻しチャンネル領域に予定されたシリコンチューブ330を形成する。シリコンチューブ330の内側に第3絶縁膜328を形成する。このとき、第3絶縁膜328はSOI構造のバリア酸化膜のような役割を果たす。以後、第3絶縁膜328を選択食刻しシリコンチューブ330の下部の半導体基板310を露出する。
【００２６】
このとき、第2ハードマスクパターン316aに対する除去工程はHFを含む湿式食刻方法で除去するのが好ましい。さらに、第2ハードマスクパターン316aに対する除去工程は第1スペーサ318との食刻選択比の差が優れた食刻方法を利用して除去することもできる。特に、このような食刻方法は炭化フッ化水素(CHF)、酸素(O2)、塩酸(HCl)、アルゴン(Ar)、ヘリウム(He)及びこれらの組合せでなるグループから選択された何れか1つを利用した直接(Direct)または遠隔プラズマ(Remote plasma)食刻方法を利用するのが好ましい。一方、炭化フッ化水素(CHF)のC、H、Fの割合は適宜選択することができる。
【００２７】
さらに、第3絶縁膜328はシリコン表面を200〜1,000℃の温度下でO2、H2O、H2、O3及びこれらの組合せでなる一群から選択された雰囲気に露出させてシリコン酸化膜で形成するのが好ましい。一方、シリコンチューブ330に多様なシリコン結晶面が存在するので、第3絶縁膜328の厚さを一定に維持するためラジカルシリコン酸化(Radical silicon oxidation)方法で第3絶縁膜328を形成するのが好ましい。さらに、第3絶縁膜328の厚さは1〜100nmであるのが好ましい。なお、第3絶縁膜328に対する選択食刻工程は乾式食刻方法で行なうのが好ましい。
【００２８】
図3i〜図3kに示されているように、半導体基板310、例えばシリコンチューブ330の内側、第1絶縁膜324、第2絶縁膜326及び第1スペーサ318の上部に第1導電層332を形成してシリコンチューブ330の内側を埋め込む。以後、第1導電層332を選択食刻しシリコンチューブ330の内部に孤立したバイアス電極340を形成する。次に、第1シリコンパターン320を露出するまで第1絶縁膜324を選択食刻しシリコンチューブ330の外側を露出する。次に、半導体基板310、例えば第1シリコンパターン320、シリコンチューブ330及びバイアス電極340の上部にゲート絶縁膜342を形成する。
【００２９】
このとき、バイアス電極340が半導体基板310と電気的によく連結されるよう半導体基板310の表面を洗浄する工程を、第1導電層332の形成前に行なうのが好ましい。さらに、第1導電層332はp型不純物がドーピングされたポリシリコン層で形成するのが好ましい。p型ポリシリコン層は、ポリシリコン層の形成時にp型不純物を共に注入する化学蒸着(CVD)方法で形成するのが好ましい。なお、第1導電層332にボロン(B)の拡散を防止するためのプラズマ窒化工程をさらに行なうのが好ましい。さらに、第1導電層332の上部にシリコン窒化膜をさらに形成することもできる。一方、第1導電層332に対する選択食刻工程はエッチバック方法で行なうのが好ましい。
【００３０】
さらに、第1絶縁膜324に対する選択食刻は乾式または湿式エッチバック方法で行なうのが好ましい。なお、ゲート絶縁膜342はシリコン表面を200〜1,000℃の温度下でO2、H2O、H2、O3及びこれらの組合せでなる一群から選択された雰囲気に露出させてシリコン酸化膜で形成するのが好ましい。一方、シリコンチューブ330に多様なシリコン結晶面が存在するので、ゲート絶縁膜342の厚さを一定に維持するためラジカルシリコン酸化(Radical silicon oxidation)方法でゲート絶縁膜342を形成するのが好ましい。さらに、ゲート絶縁膜342の厚さは1〜100nmであるのが好ましい。また、ゲート絶縁膜342の形成後ゲート絶縁膜342にプラズマを利用して窒化させることができる。
【００３１】
なお、ゲート絶縁膜342はシリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜、ハフニウムシリコン窒化酸化膜、シリコン窒化膜及びこれらの組合せでなる一群から選択された何れか1つであるのが好ましい。さらに、ゲート絶縁膜342の厚さは1〜20nmであるのが好ましい。
【００３２】
図3l〜図3nに示されているように、半導体基板310、例えばゲート絶縁膜342、第2絶縁膜326及び第1スペーサ318の上部に第2導電層344を形成してシリコンチューブ330の間を埋め込む。第2導電層344を選択食刻しシリコンチューブ330の外側にサラウンドゲート電極346を形成する。半導体基板310、例えばサラウンドゲート電極346及び第1スペーサ318の上部に第4絶縁膜348を形成し、サラウンドゲート電極346、バイアス電極340及び第1スペーサ318を埋め込む。
【００３３】
このとき、第2導電層344は下部導電層(図示省略)と上部導電層(図示省略)の積層構造に形成するのが好ましい。さらに、下部導電層は不純物がドーピングされたポリシリコン層で形成するのが好ましい。なお、上部導電層はチタン(Ti)層、チタン窒化(TiN)膜、タンタル窒化(TaN)膜、タングステン(W)層、アルミニウム(Al)層、銅(Cu)層、タングステンシリサイド(WSix)層及びこれらの組合せでなる一群から選択された何れか1つであるのが好ましい。一方、下部導電層はポリシリコン層の形成時にリン(P)またはボロン(B)を共に注入するCVD方法で形成するのが好ましい。
【００３４】
さらに、第2導電層344に対する選択食刻工程はエッチバック方法で行なうのが好ましい。本発明の他の実施形態によれば、第1スペーサ318の側壁に第2導電層344が残らないよう湿式食刻を含む洗浄工程をさらに行なうのが好ましい。このとき、ゲート電極346の上部面の高さはシリコンチューブ330の内側に形成されたバイアス電極340と電気的に分離されるために、シリコンチューブ330の上部面より低く位置するように形成するのが好ましい。一方、第4絶縁膜348はシリコン酸化膜で形成するのが好ましい。
【００３５】
図3o及び図3pに示されているように、図1のワードライン領域108を画成するマスクで第4絶縁膜348及びゲート電極346をパターニングしてゲート電極346が分離されたワードライン350を形成する。以後、半導体基板310、即ちワードライン350及び第4絶縁膜348の上部に第5絶縁膜352を形成する。次に、第5絶縁膜352及び第4絶縁膜348を選択食刻し第1スペーサ318を露出する。
【００３６】
このとき、第5絶縁膜352はシリコン酸化膜で形成するのが好ましい。さらに、図1のワードライン領域108を画成するマスクはライン形に形成するのが好ましい。一方、ワードライン350の形成に対するパターニング工程はSPT食刻方法で具現することができるが、これに限定されるものではない。さらに、隣接したワードライン間の距離はHであるのが好ましい(但し、 0.5F<H<0.7F)。なお、第4絶縁膜348及び第5絶縁膜352に対する選択食刻工程はCMP方法で行なうのが好ましい。
【００３７】
図3q〜図3sに示されているように、第1スペーサ318を除去してシリコンチューブ330の上部面を露出する。以後、半導体基板310、例えばシリコンチューブ330の上部面と第4絶縁膜348の上部に第3導電層(図示省略)を形成する。第4絶縁膜348を露出するまで第3導電層を食刻してビットラインコンタクトプラグ370を形成する。半導体基板310、例えばビットラインコンタクトプラグ370と第4絶縁膜348の上部に第4導電層372を形成する。次に、図1のビットライン領域110を画成するマスクで第4導電層372をパターニングしてビットライン360を形成する。一方、前述の本発明の一実施形態に係る半導体素子は4F2のセル面積を具現することができるが、これに限定されるものではない。
【００３８】
このとき、第1スペーサ318の除去工程は湿式食刻方法で行なうのが好ましい。さらに、第1スペーサ318の除去工程はリン酸を含む湿式食刻方法で行なうのが好ましい。なお、露出したシリコンチューブ330の上部面にフッ酸(HF)を含む洗浄工程をさらに行なうのが好ましい。一方、第3導電層及び第4導電層372はn+ポリシリコン層、チタン窒化(TiN)膜、タングステン(W)層、アルミニウム(Al)層、銅(Cu)層及びこれらの組合せでなる一群から選択された何れか1つであるのが好ましい。さらに、第1スペーサ318が除去された空間にポリシリコン層を埋め込んだ後、ポリシリコン層と第4絶縁膜の上部に第4導電層372を形成して界面抵抗を低めるのが好ましい。本発明の他の実施形態によれば、ビットライン領域を画成するマスクはライン形に形成するのが好ましい。さらに、隣接したビットライン360間の距離はIであるのが好ましい(但し、0.9F<I<1.1F)。
【００３９】
図4a〜図4dは、本発明の他の実施形態に係る半導体素子の製造方法を示した断面図等である。シリコンピラーの上部に側壁スペーサを形成した後、これをマスクにシリコンピラーを食刻してシリコンチューブを形成する。このような方法は、第1ハードマスクパターンに対するトリミング工程を省略することができる。
【００４０】
図4a及び図4bに示されているように、第1ハードマスクパターン416で第2シリコン層をパターニングしてシリコンチューブ422を形成する。半導体基板410、即ち第1シリコン層412、シリコンチューブ422及び第1ハードマスクパターン416の上部に第6絶縁膜424を形成してシリコンチューブ422を埋め込む。第1ハードマスクパターン416を露出するまで第6絶縁膜424を平坦化食刻する。次に、図1のソースライン領域106を画成するマスクで第6絶縁膜424、第1シリコン層412及び半導体基板410の一部を食刻し、ソースラインに予定された第1シリコンパターン420を形成する。以後、半導体基板410、即ち半導体基板410、第1シリコンパターン420及び第6絶縁膜424の上部に第7絶縁膜426を形成して第1シリコンパターン420を電気的に分離させる。
【００４１】
このとき、第6絶縁膜424はシリコン酸化膜で形成するのが好ましい。さらに、第6絶縁膜424に対する平坦化食刻はCMP方法で行なうのが好ましい。なお、ソースライン領域を画成するマスクはライン形に形成するのが好ましい。一方、第1シリコンパターン420の形成に対する食刻工程はSPT食刻方法で具現することができるが、これに限定されるものではない。さらに、隣接した第1シリコンパターン420間の距離はGであるのが好ましい(但し、0.5F<G<0.7F)。一方、第7絶縁膜426はCVD方法やALD方法を利用してシリコン酸化膜で形成するのが好ましい。
【００４２】
図4c及び図4dに示されているように、第1ハードマスクパターン416を除去してシリコンピラー422を露出する空間432を形成する。以後、空間432の側壁に第2スペーサ434を形成する。次に、第2スペーサ434を食刻マスクに空間432の下部に露出したシリコンピラー422、第1シリコンパターン420及び半導体基板410の一部を食刻してチャンネル領域に予定されたシリコンチューブ430を形成する。
【００４３】
このとき、第1ハードマスクパターン416の除去工程は湿式食刻方法で除去するのが好ましい。さらに、シリコン窒化膜で形成された第1ハードマスクパターン416はリン酸を含む湿式食刻方法で除去するのが好ましい。なお、空間432の側壁に第2スペーサ434を形成するために半導体基板410、例えばシリコンピラー422、第6絶縁膜424及び第7絶縁膜426の上部に第8絶縁膜(図示省略)を形成する。以後、第8絶縁膜を乾式食刻方法で食刻し空間の側壁に第2スペーサ434を形成する。このとき、第8絶縁膜はCVD方法またはALD方法で形成されたシリコン窒化膜であるのが好ましい。以後の工程は図3g〜図3sのような工程を行ない垂直型フローティングボディーセル(FBC)の素子を形成することができる。
【００４４】
本発明の一実施形態に係るフローティングボディーセルの動作特性は次の通りである。データの状態はシリコンチューブポテンシャルの形態で格納される。「1」状態で用いるため、ビットラインに高い電圧を印加すれば、衝撃イオン化が発生し、正孔がシリコンチューブに積み重なることになる。このとき、シリコンチューブポテンシャルは「1」状態に変化する。一方、「0」状態で用いるため、ビットラインにマイナス電圧を印加すれば、シリコンチューブから正孔が抽出され、シリコンチューブのポテンシャルは「0」状態に変化する。
【００４５】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る半導体素子のレイアウトである。
【図２】本発明の一実施形態に係る半導体素子の斜視図である。
【図３ａ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｂ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｃ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｄ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｅ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｆ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｇ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｈ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｉ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｊ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｋ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｌ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｍ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｎ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｏ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｐ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｑ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｒ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｓ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ａ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｃ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｄ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００４７】
102: チャンネル領域
104: バイアス電極領域
106: ソースライン領域
108: ワードライン領域
110: ビットライン領域
120: 素子分離領域
210、310、410: 半導体基板
220: ソースライン
230: チャンネル構造
240、340: バイアス電極
250: ゲート電極
260、360: ビットライン
270、370: ビットラインコンタクトプラグ
312、412: 第1シリコン層
314: 第2シリコン層
316: 第1ハードマスク層
316a: 第2ハードマスクパターン
318: 第1スペーサ
320、420: 第1シリコン層パターン
322: シリコンピラー
324: 第1絶縁膜
326: 第2絶縁膜
328: 第3絶縁膜
330、422、430: シリコンチューブ
332: 第1導電層
342: ゲート絶縁膜
344: 第2導電層
346: サラウンドゲート電極
348: 第4絶縁膜
350: ワードライン
352: 第5絶縁膜
372: 第4導電層
416: 第1ハードマスクパターン
424: 第6絶縁膜
426: 第7絶縁膜
432: 空間
434: 第2スペーサ
【図１】
2009033103.tif 000003
【図２】
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【図３ａ】
2009033103.tif 000005
【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
2009033103.tif 000009
【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図３ｉ】
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【図３ｊ】
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【図３ｋ】
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【図３ｌ】
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【図３ｍ】
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【図３ｎ】
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【図３ｏ】
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【図３ｐ】
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【図３ｑ】
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【図３ｒ】
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【図３ｓ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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