(57)【要約】【課題】キャリアの移動度が高い歪ＳＯＩ構造を、結晶欠陥少なく且つ安価に形成できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】Ｓｉ基板１上にＳｉＧｅ層とＳｉ層５とを順次形成し、その上にＳｉ3Ｎ4膜９、１３を形成する。次に、Ｓｉ3Ｎ4膜９、１３と、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴ｈを形成する。そして、支持体穴ｈを埋め込むようにＳｉＯ2膜２１を形成する。次に、ＳｉＯ2膜２１とＳｉ層５とを部分的にエッチングして、ＳｉＧｅ層を露出させる溝Ｈを形成する。そして、この溝Ｈを介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成し、空洞部２５を埋め込むようにＳｉＯ2膜を形成する。この際、Ｓｉ3Ｎ4膜９が有する圧縮応力と、Ｓｉ3Ｎ4膜１３が有する引っ張り応力とをＳｉ層５にそれぞれ作用させてＳｉ層５の歪を増大させる。【選択図】図８
2009152485.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に、前記第２半導体層に歪を生じさせるための表面絶縁膜を形成する工程と、
前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層をエッチングして、前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝内に支持体を形成する工程と、
前記表面絶縁膜と前記第２半導体層とをエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記表面絶縁膜が有する力を前記第２半導体層に作用させる工程と、
前記空洞部に絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に、前記第２半導体層に歪を生じさせるための表面絶縁膜を形成する工程と、
前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層をエッチングして、前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第１溝内に支持体を形成する工程と、
前記表面絶縁膜と前記第２半導体層とをエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記表面絶縁膜が有する力を前記第２半導体層に作用させる工程と、
前記空洞部を残しつつ、当該空洞部の内部に面する前記半導体基板の上面と前記第２半導体層の下面とに絶縁膜を形成する工程と、
前記絶縁膜が形成された前記空洞部に導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記空洞部を形成する工程と、前記表面絶縁膜が有する力を前記第２半導体層に作用させる工程とを並行して行うことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記空洞部を形成する工程の後に、
前記表面絶縁膜に熱処理を施して当該表面絶縁膜が有する力を変化させ、変化後の力を前記第２半導体層に作用させる工程をさらに含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上にｐＭＯＳトランジスタが形成される領域とｎＭＯＳトランジスタが形成される領域とを有し、
前記表面絶縁膜を形成する工程は、
前記ｐＭＯＳトランジスタが形成される領域の前記第２半導体層上に圧縮応力を有する第１表面絶縁膜を形成する工程と、
前記ｎＭＯＳトランジスタが形成される領域の前記第２半導体層上に引っ張り応力を有する第２表面絶縁膜を形成する工程と、を有することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２半導体層上から前記表面絶縁膜を除去する工程と、
前記表面絶縁膜が除去された前記表面絶縁膜上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極両側の前記第２半導体層に不純物を導入してソース又はドレインを形成する工程と、をさらに含むことを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、前記半導体基板上に第１絶縁膜を介して形成された半導体層と、
ｐＭＯＳトランジスタが形成される領域の前記半導体層と、ｎＭＯＳトランジスタが形成される領域の前記半導体層とをそれぞれ平面視で囲むように前記半導体基板上に設けられた第２絶縁膜と、を有し、
前記ｐＭＯＳトランジスタが形成される領域の前記半導体層は圧縮歪を有し、
前記ｎＭＯＳトランジスタが形成される領域の前記半導体層は引っ張り歪を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来から、チャネル領域を有する半導体層に歪を与えることにより、電子とホールの移動度を向上させ、半導体層に形成された電界効果トランジスタを高速化する方法が知られている。ここで、非特許文献１には、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造において、埋め込み絶縁層（即ち、ＢＯＸ層）上のＳｉ薄膜層（即ち、ＳＯＩ層）全体に歪を与える方法が開示されている。
【０００３】
一方、特許文献１には、バルクのＳｉ基板上にＳＯＩ構造を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できる方法（いわゆる、ＳＢＳＩ法）が開示されている。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成し、この空洞部内に絶縁層を形成する。このようにして、絶縁層と、Ｓｉ層とからなるＳＯＩ構造をＳｉ基板上に形成する。上記のＳＢＳＩ法によれば、Ｓｉ層（即ち、ＳＯＩ層）の膜厚を制度良く制御すると共に薄膜化することができ、ＳＯＩ構造を安価に形成することができるという利点がある。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｋ．Ｒｉｍ，Ｋ．Ｃｈａｎ，Ｄ．Ｂｏｙｄ，Ｊ．Ｏｔｔ，Ｎ．Ｋｉｙｍｋｏ，Ｆ．Ｃａｓｄｏｎｅ，Ｌ．Ｔａｉ，Ｓ．Ｋｏｅｓｔｅｒ，Ｍ．Ｃｏｂｂ，Ｄ．Ｃａｎａｐｅｒｉ，Ｂ．Ｔｏ，Ｅ．Ｄｕｃｈ，Ｉ．Ｂａｂｉｃｈ，Ｒ．Ｃａｒｒｕｔｈｅｒｓ，Ｐ．Ｓａｕｎｄｅｒｓ，Ｇ．Ｗａｌｋｅｒ，Ｙ．Ｚｈａｎｇ，Ｍ．Ｓｔｅｅｎ，ａｎｄ  Ｍ．Ｉｅｏｎｇ  “Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｍｏｂｉｌｉｔｙ  Ｃｈａｒａｃｒｅｒｉｓｔｉｃｓ  ｏｆ  Ｕｌｔｒａ−ｔｈｉｎ  Ｓｔｒａｉｎｅｄ  Ｓｉ  Ｄｉｒｅｃｔｌｙ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＳＤＯＩ）ＭＯＳＦＥＴｓ”２００３  ＩＥＥＥ  ３．１．１−３．１．４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献１に開示されたような従来の製造方法は、高価なＳＯＩウエーハを用いており、また、ＳｉＧｅ層を厚くエピタキシャル成長させたり、高温の酸化プロセスを行ったりする必要があった。このため、コスト高で且つ、ＳＯＩ層（即ち、ＳＯＩ構造の上層をなすＳｉ層）の結晶欠陥を制御することが難しいという問題があった。
また、従来の製造方法では、ウエーハ全面に同一の歪ＳＯＩ層を形成していたが、２次元引っ張り歪により電子とホールの移動度向上させた場合、接合耐圧劣化、接合リーク増加など、歪によりトレードオフ関係にある特性を全て満足させることができなかった。特に、電子とホールでは、移動度の歪依存が異なるため、ＰｃｈとＮｃｈのトランジスタ性能を同時に向上することができなかった。
本発明はこのような事情に鑑みてなされたものであって、ＰｃｈとＮｃｈ、或いは、低電圧駆動デバイスと低電圧駆動デバイスなど、種々のデバイスに応じた最適な歪を与え、キャリアの移動度が高い歪ＳＯＩ構造を、結晶欠陥少なく且つ安価に形成できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層上に、前記第２半導体層に歪を生じさせるための表面絶縁膜を形成する工程と、前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層をエッチングして、前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝内に支持体を形成する工程と、前記表面絶縁膜と前記第２半導体層とをエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記表面絶縁膜が有する力を前記第２半導体層に作用させる工程と、前記空洞部に絶縁膜を形成する工程と、を含むことを特徴とするものである。
【０００６】
ここで、本発明の「半導体基板」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えば単結晶のＳｉ層である。ＳｉＧｅ層及びＳｉ層は、例えばエピタキシャル成長法によって形成することができる。また、本発明の「支持体」は例えばシリコン酸化（ＳｉＯ2）膜若しくはシリコン窒化（Ｓｉ3Ｎ4）膜、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）等の半導体膜からなる。「歪」とは、結晶格子の歪のことである。
【０００７】
さらに、本発明の「表面絶縁膜」は、例えばＳｉ3Ｎ4膜若しくはＳｉＯ2膜、又は、これらを積層した膜からなり、少なくとも第２半導体層に作用させる力（例えば、応力）を有する膜である。「表面絶縁膜が有する力を第２半導体層に作用させる」とは、即ち、表面絶縁膜が有する応力の向きと大きさに応じた荷重を当該表面絶縁膜から第２半導体層に働かせる、という意味である。例えば、図２０（ａ）に示すように、表面絶縁膜（例えば、Ｓｉ3Ｎ4膜９）が圧縮応力を有する場合は、表面絶縁膜と接する第２半導体層（例えば、Ｓｉ層５）に圧縮応力の向きと大きさに応じた圧縮荷重が働く。また図２０（ｂ）に示すように、表面絶縁膜（例えば、Ｓｉ3Ｎ4膜１３）が引っ張り応力を有する場合は、表面絶縁膜と接する第２半導体層（例えば、Ｓｉ層５）に引っ張り応力の向きと大きさに応じた引っ張り荷重が働く。このように、「表面絶縁膜が有する力を第２半導体層に作用させる」ことにより、第２半導体層の歪を増大させる。また、第２半導体層の歪量がゼロ（０）の場合は、「表面絶縁膜が有する力を第２半導体層に作用させる」ことにより、当該第２半導体層に歪を生じさせる。
また、本発明の「絶縁膜」は例えばＳｉＯ2膜若しくはＳｉ3Ｎ4膜、又は、これらを積層した膜からなる。
【０００８】
発明１の半導体装置の製造方法によれば、キャリアの移動度（Ｍｏｂｉｌｉｔｙ）が高い歪ＳＯＩ構造を半導体基板上の必要な場所にのみ形成することができる。例えば、ｐＭＯＳトランジスタが形成される領域、及び／又は、ｎＭＯＳトランジスタが形成される領域にのみ、歪ＳＯＩ構造を形成することができる。また、圧縮や引っ張りの反対の歪を各々の領域に独立に与えることができる。基板上の全面に歪ＳＯＩ構造を有する高価なＳＯＩウエーハを用いる必要がなくなるので、半導体装置の製造コストを安価に抑えることができる。また、歪ＳＯＩ構造を形成する際に、例えばＳｉＧｅ層を厚く形成したり、高温の酸化プロセスを行ったりする必要がないので、ＳＯＩ層（即ち、第２半導体層）における結晶欠陥の発生を抑制することができる。
【０００９】
〔発明２〕  発明２の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層上に、前記第２半導体層に歪を生じさせるための表面絶縁膜を形成する工程と、前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層をエッチングして、前記表面絶縁膜と、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第１溝内に支持体を形成する工程と、前記表面絶縁膜と前記第２半導体層とをエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、前記表面絶縁膜が有する力を前記第２半導体層に作用させる工程と、前記空洞部を残しつつ、当該空洞部の内部に面する前記半導体基板の上面と前記第２半導体層の下面とに絶縁膜を形成する工程と、前記絶縁膜が形成された前記空洞部に導電膜を形成する工程と、を含むことを特徴とするものである。
【００１０】
このような方法によれば、発明１と同様、半導体装置の製造コストを安価に抑えることができると共に、ＳＯＩ層（即ち、第２半導体層）における結晶欠陥の発生を抑制することができる。また、導電膜を例えばバックゲート電極として使用することができ、その場合は、バックゲートバイアスによりＭＯＳトランジスタの閾値電圧を制御することができる。
【００１１】
〔発明３、４〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記空洞部を形成する工程と、前記表面絶縁膜が有する力を前記第２半導体層に作用させる工程とを並行して行うことを特徴とするものである。
発明４の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記空洞部を形成する工程の後に、前記表面絶縁膜に熱処理を施して当該表面絶縁膜が有する力を変化させ、変化後の力を前記第２半導体層に作用させる工程をさらに含むことを特徴とするものである。
発明３、４の半導体装置の製造方法によれば、第２半導体層の歪を増大させる際に、第２半導体層下には空洞部が存在し、第２半導体層の下面は他の膜によって固定されていないので、比較的小さな力で歪を増大させることができる。
【００１２】
〔発明５〕  発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記半導体基板上にｐＭＯＳトランジスタが形成される領域とｎＭＯＳトランジスタが形成される領域とを有し、前記表面絶縁膜を形成する工程は、前記ｐＭＯＳトランジスタが形成される領域の前記第２半導体層上に圧縮応力を有する第１表面絶縁膜を形成する工程と、前記ｎＭＯＳトランジスタが形成される領域の前記第２半導体層上に引っ張り応力を有する第２表面絶縁膜を形成する工程と、を有することを特徴とするものである。
発明５の半導体装置の製造方法によれば、ｐＭＯＳトランジスタが形成される領域（以下、ｐＭＯＳ領域ともいう。）の半導体基板上に圧縮歪を有する第２半導体層を形成すると共に、ｎＭＯＳトランジスタが形成される領域（以下、ｎＭＯＳ領域ともいう。）の半導体基板上に引っ張り歪を有する第２半導体層を形成することができる。
【００１３】
なお、「圧縮歪」とは、圧縮荷重を受けて生じる歪のことであり、結晶格子における格子間距離が縮小された歪のことである。表面絶縁膜が圧縮応力を有する場合、表面絶縁膜から第２半導体層に圧縮荷重が働き、この圧縮荷重を受けて第２半導体層では圧縮歪が生じる。また、「引っ張り歪」とは、引っ張り荷重を受けて生じる歪のことであり、結晶格子における格子間距離が拡大された歪のことである。表面絶縁膜が引っ張り応力を有する場合、表面絶縁膜から第２半導体層に引っ張り荷重が働き、この引っ張り荷重を受けて第２半導体層では引っ張り歪が生じる。
【００１４】
〔発明６〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記第２半導体層上から前記表面絶縁膜を除去する工程と、前記表面絶縁膜が除去された前記表面絶縁膜上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極両側の前記第２半導体層に不純物を導入してソース又はドレインを形成する工程と、をさらに含むことを特徴とするものである。
【００１５】
このような方法によれば、例えば、ｐＭＯＳ領域の半導体基板上に、圧縮歪を有する第２半導体層を形成することができ、ホールの移動度を向上したｐＭＯＳトランジスタを形成することができる。また、例えば、ｎＭＯＳ領域の半導体基板上に、引っ張り歪を有する第２半導体層を形成することができ、電子の移動度を向上したｎＭＯＳトランジスタを形成することができる。
【００１６】
〔発明７〕  発明７の半導体装置は、半導体基板と、前記半導体基板上に第１絶縁膜を介して形成された半導体層と、ｐＭＯＳトランジスタが形成される領域の前記半導体層と、ｎＭＯＳトランジスタが形成される領域の前記半導体層とをそれぞれ平面視で囲むように前記半導体基板上に設けられた第２絶縁膜と、を有し、前記ｐＭＯＳトランジスタが形成される領域の前記半導体層は圧縮歪を有し、前記ｎＭＯＳトランジスタが形成される領域の前記半導体層は引っ張り歪を有することを特徴とするものである。すなわち、種々のデバイスごと最適な歪を持った第２半導体層を形成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、図面の説明において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
〔半導体装置の製造方法、構成の一例〕
図１〜図１２は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図１２（ａ）は平面図、図１（ｂ）〜図１２（ｂ）は図１（ａ）〜図１２（ａ）をＸ１−Ｘ´１〜Ｘ１２−Ｘ´１２線でそれぞれ切断したときの断面図である。
【００１８】
まず始めに、図１（ａ）及び（ｂ）に示すように、ｐＭＯＳトランジスタが形成される領域（以下、ｐＭＯＳ領域という。）と、ｎＭＯＳトランジスタが形成される領域（以下、ｎＭＯＳ領域という。）とを有するバルクのＳｉ基板１上に、図示しない単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層３を形成し、その上に単結晶のシリコン（Ｓｉ）層５を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層３、Ｓｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、Ｓｉ層５上にシリコン酸化（ＳｉＯ2）膜７を形成し、その上にシリコン窒化（Ｓｉ3Ｎ4）膜９を形成する。ここで、Ｓｉ3Ｎ4膜９は水平方向（即ち、平面視で縦方向及び横方向）への圧縮応力を有する膜である。ＳｉＯ2膜７及びＳｉ3Ｎ4膜９は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成する。
【００１９】
次に、図２（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術により、Ｓｉ3Ｎ4膜９を部分的にエッチング（即ち、パターニング）して、ｎＭＯＳ領域のＳｉＯ2膜７上からＳｉ3Ｎ4膜９を除去すると共に、ｐＭＯＳ領域のＳｉＯ2膜７上にＳｉ3Ｎ4膜９を残す。このようなＳｉ3Ｎ4膜９のパターニングはドライエッチング又はウェットエッチングのどちらで行っても良く、何れの場合でも、Ｓｉ3Ｎ4膜９下のＳｉＯ2膜７がエッチングストッパとして機能する。
【００２０】
次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ3Ｎ4膜９をパターニングした後のＳｉ基板１上にＳｉＯ2膜１１を形成する。そして、ＳｉＯ2膜１１を形成した後のＳｉ基板１上にＳｉ3Ｎ4膜１３を形成する。ここで、Ｓｉ3Ｎ4膜１３は水平方向への引っ張り応力を有する膜である。ＳｉＯ2膜１１及びＳｉ3Ｎ4膜１３は、例えばＣＶＤで形成する。
次に、図４（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術により、Ｓｉ3Ｎ4膜１３を部分的にエッチングして、ｐＭＯＳ領域のＳｉＯ2膜７上からＳｉ3Ｎ4膜１３を除去すると共に、ｎＭＯＳ領域のＳｉＯ2膜７上にＳｉ3Ｎ4膜１３を残す。このようなＳｉ3Ｎ4膜１３のパターニングはドライエッチング又はウェットエッチングのどちらで行っても良く、何れの場合でも、Ｓｉ3Ｎ4膜１３下のＳｉＯ2膜７、１１がエッチングストッパとして機能する。
【００２１】
Ｓｉ3Ｎ4膜９、１３のパターニング後は、Ｓｉ3Ｎ4膜９が有する圧縮応力の向きと大きさに応じた圧縮荷重がＳｉ3Ｎ4膜９からｐＭＯＳ領域のＳｉ層５に働くと共に、Ｓｉ3Ｎ4膜１３が有する引っ張り応力の向きと大きさに応じた引っ張り荷重がＳｉ3Ｎ4膜１３からｎＭＯＳ領域のＳｉ層５に働くこととなる。これにより、ｐＭＯＳ領域のＳｉ層５には圧縮歪が生じると共に、ｎＭＯＳ領域のＳｉ層５には引っ張り歪が生じる。但し、この図４（ａ）及び（ｂ）に示す段階では、Ｓｉ層５はＣｕｂｉｃ構造を持ち、且つその下側はＳｉＧｅ層３と接してその結晶構造が固定されているので、上記の圧縮歪及び引っ張り歪はそれぞれ無視できる程度となっている。
【００２２】
次に、図５（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術により、ＳｉＯ2膜７、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ基板１を底面とする支持体穴ｈを形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
【００２３】
次に、図６（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上にＳｉＯ2膜２１を形成する。このＳｉＯ2膜２１は例えばＣＶＤで形成する。そして、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術により、ＳｉＯ2膜２１、７、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ順次、部分的にエッチングする。これにより、ＳｉＯ2膜２１からなる支持体を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝Ｈを形成する。この溝Ｈを形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしても良い。
【００２４】
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図８（ａ）及び（ｂ）に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成後、Ｓｉ層５は支持体２１により支えられることとなる。また、図８（ａ）及び（ｂ）に示す段階では、Ｓｉ層５はその下側が他の膜と接触していない（つまり、支持されていない）ので、Ｓｉ3Ｎ4膜９、１３からＳｉ膜５に働く荷重により、Ｓｉ膜５の歪は増大する。つまり、ｐＭＯＳ領域のＳｉＧｅ層３では圧縮歪が増大し、ｎＭＯＳのＳｉＧｅ層３では引っ張り歪が増大する。
【００２５】
なお、上記のＳｉＧｅ層３をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層３を選択的に除去することが可能である。
次に、図９（ａ）及び（ｂ）に示すように、Ｓｉ基板１上にＳｉＯ2膜２７を形成して空洞部を完全に埋め込む。このＳｉＯ2膜２７の形成は例えば熱酸化又はＣＶＤ、或いは、熱酸化とＣＶＤとを組み合わせた成膜処理で行う。ＳｉＯ2膜２７をＣＶＤ、或いは、熱酸化とＣＶＤとを組み合わせた成膜処理で形成する場合は、ＳｉＯ2膜２７を厚く形成することができ、空洞部と溝Ｈの両方を完全に埋め込むことができる。
【００２６】
図８（ａ）及び（ｂ）に示す空洞部２５の形成工程、及び、図９（ａ）及び（ｂ）に示す空洞部２５の埋め込み工程では、Ｓｉ3Ｎ4膜９、１３からＳｉ層５に応力が転与され（即ち、荷重がかかり）、ｐＭＯＳ領域のＳｉ層５では圧縮歪が増大し、ｎＭＯＳ領域のＳｉ層５では引っ張り歪が増大する。そして、この増大した歪は、Ｓｉ層５下に形成された空洞部２５をＳｉＯ2膜２７で埋め込むことにより、保持することができる。即ち、空洞部２５をＳｉＯ2膜２７で埋め込むことにより、Ｓｉ層５の下側はＳｉＯ2膜２７と接触した状態となり、Ｓｉ層５の歪はＳｉＯ2膜２７により固定される。
【００２７】
次に、ＳｉＯ2膜２７及び支持体２１を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により平坦化しながら除去して、図１０（ａ）及び（ｂ）に示すように、Ｓｉ3Ｎ4膜９、１３の表面を露出させる。この平坦化工程では、Ｓｉ3Ｎ4膜９、１３がＣＭＰの研磨パッドに対するストッパーとして機能する。続いて、Ｓｉ3Ｎ4膜９、１３を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ2膜７を例えば希フッ酸溶液を用いたウェットエッチングで除去して、Ｓｉ層５の表面を露出させる。これにより、図１０（ａ）及び（ｂ）に示すように、バルクのＳｉ基板１上に、ＳｉＯ2膜（即ち、ＢＯＸ層）２７と、Ｓｉ層５（即ち、ＳＯＩ層）とからなるＳＯＩ構造を有するＳＯＩ基板１０が完成する。上述したように、ｐＭＯＳ領域のＳｉ層５の圧縮歪と、ｎＭＯＳ領域のＳｉ層５の引っ張り歪は、ＳｉＯ2膜２７により下側から固定されているので、Ｓｉ3Ｎ4膜の除去後も上記の圧縮歪と引っ張り歪とをそれぞれ保持することができる。
【００２８】
なお、図１１（ａ）に示すように、ｐＭＯＳ領域のＳｉ層５の周囲には、当該Ｓｉ層５を平面視で囲むＳｉＯ2膜２１、２７が形成されており、これらＳｉＯ2膜２１、２７が素子分離層として機能することとなる。また、ｎＭＯＳ領域のＳｉ層５の周囲にも、当該Ｓｉ層５を平面視で囲むＳｉＯ2膜２１、２７が形成されており、これらＳｉＯ2膜２１、２７が素子分離層として機能することとなる。
【００２９】
次に、図１２（ａ）及び（ｂ）に示すＳＯＩ基板１０に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを形成する。即ち、図１３（ａ）及び（ｂ）に示すように、Ｓｉ層５の表面にゲート絶縁膜３１を形成する。ゲート絶縁膜３１は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ2）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜３１が形成されたＳＯＩ基板１０上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
【００３０】
具体的には、ｎＭＯＳ領域全体をフォトレジストで覆った状態で、ｐＭＯＳ領域のポリシリコン膜にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態で、ｎＭＯＳ領域のポリシリコン膜にｎ型不純物をイオン注入する。その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐＭＯＳ領域のポリシリコン膜にｐ型の導電性を持たせると共に、ｎＭＯＳ領域のポリシリコン膜にｎ型の導電性を持たせることができる。
次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングする。これにより、ｐＭＯＳ領域のゲート絶縁膜３１上にゲート電極３３を形成すると共に、ｎＭＯＳ領域のゲート絶縁膜３１上にゲート電極３３を形成する。
【００３１】
次に、これらゲート電極３３、３４をマスクにＳｉ層５に不純物をイオン注入し、熱処理を施して、ｐＭＯＳ領域のＳｉ層５にｐ型のソース又はドレイン（以下、Ｓ／Ｄ層という。）３５を形成すると共に、ｎＭＯＳ領域のＳｉ層５にｎ型のＳ／Ｄ層３６を形成する。具体的には、ｎＭＯＳ領域全体をフォトレジストで覆った状態で、ｐＭＯＳ領域のＳｉ層５にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態で、ｎＭＯＳ領域のＳｉ層５にｎ型不純物をイオン注入する。その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐＭＯＳ領域のＳｉ層５にｐ型のＳ／Ｄ層３５を形成すると共に、ｎＭＯＳ領域のＳｉ層５にｎ型のＳ／Ｄ層３６を形成することができる。
【００３２】
次に、ＳＯＩ基板１０上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜を部分的にエッチングして、ゲート電極３３、３４を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層３５、３６を底面とする第２のコンタクトホール（図示せず）とを形成する。そして、コンタクトホールの内部にＡｌ配線又はプラグ電極等を形成する。このようにして、ｐＭＯＳトランジスタ６０とｎＭＯＳトランジスタ７０とを完成させる。
【００３３】
なお、図１２（ａ）及び（ｂ）では、いわゆるＬＤＤ層（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を図示していないが、本実施の形態ではＬＤＤ層を形成しても良い。その場合は、Ｓ／Ｄ層３５を形成する前に、ゲート電極３３をマスクにＳｉ層５にｐ型不純物をイオン注入することで、ｐＭＯＳ領域のＳｉ層５にｐ型のＬＤＤ層を形成することができる。同様に、Ｓ／Ｄ層３６を形成する前に、ゲート電極３４をマスクにＳｉ層５にｎ型不純物をイオン注入することで、ｎＭＯＳ領域のＳｉ層５にｎ型のＬＤＤ層を形成することができる。そして、ＬＤＤ層の形成後、ゲート電極３３、３４の側壁に絶縁膜からなるサイドウォール（図示せず）を形成し、このサイドウォール及びゲート電極３３、３４をマスクに、ｐ型不純物及びｎ型不純物をそれぞれ選択的にイオン注入する。これにより、ＬＤＤ層に隣接してＳ／Ｄ層３５、３６を形成することができる。
【００３４】
〔応力と移動度との関係〕
次に、表面絶縁膜（例えば、Ｓｉ3Ｎ4膜９、１３）が有する応力と、ＭＯＳトランジスタの移動度との関係について説明する。
図１８は、表面絶縁膜が有する応力［ＭＰａ］と、ＭＯＳトランジスタの移動度向上の比率［％］との関係を模式的に示す図である。平面方向の二軸引っ張り応力において電子の移動度が向上し、平面方向ニ軸圧縮応力によりホールの移動度が向上していることを模式的に示している。図１８の横軸は表面絶縁膜が有する応力を示す。横軸において、（＋）に近いほど圧縮応力が大きい状態であり、（−）に近いほど引っ張り応力が大きい状態である。また、図１８の縦軸は、移動度向上の比率を示す。縦軸において、（＋）に近いほど移動度が高く、（−）に近いほど移動度が低い状態である。なお、図１８の縦軸では、ＳＯＩ層の結晶格子に歪が生じていないときの移動度を基準値（即ち、０％）としている。
【００３５】
図１８に示すように、ｐＭＯＳトランジスタでは、表面絶縁膜が有する圧縮応力が増大するほど移動度が向上する。これは、表面絶縁膜が有する圧縮応力が、圧縮荷重としてＳＯＩ層（例えば、Ｓｉ層５）に働き、この圧縮荷重を受けてＳＯＩ層に圧縮歪が生じるからである。ＳＯＩ層に圧縮歪が生じると、格子間距離が縮小しホールが移動し易くなる。このため、ｐＭＯＳトランジスタの移動度が向上する。
【００３６】
一方、ｎＭＯＳトランジスタでは、表面絶縁膜が有する引っ張り応力が増大するほど移動度が向上する。これは、表面絶縁膜が有する引っ張り応力が、引っ張り荷重としてＳＯＩ層（例えば、Ｓｉ層５）に働き、この引っ張り荷重を受けてＳＯＩ層（例えば、Ｓｉ層５）に圧縮歪が生じるからである。ＳＯＩ層に引っ張り歪が生じると、格子間距離が拡大し、電子が移動し易くなる。このため、ｎＭＯＳトランジスタの移動度が向上する。
従って、本発明では、ｐＭＯＳトランジスタ６０の設計段階で、予め実験又はシミュレーション等を行ってＳｉ3Ｎ4膜９とｐＭＯＳトランジスタ６０の移動度との関係を調べておき、所望の移動度に対応した圧縮応力を求めておくことが望ましい。同様に、本発明では、ｎＭＯＳトランジスタ７０の設計段階で、予め実験又はシミュレーション等を行ってＳｉ3Ｎ4膜１３とｐＭＯＳトランジスタ７０の移動度との関係を調べておき、所望の移動度に対応した引っ張り応力を求めておくことが望ましい
【００３７】
さらに、表面絶縁膜の応力特性は、その成膜条件等によって変動する。例えば、Ｓｉ3Ｎ4膜９、１３をＣＶＤで形成する場合は、成膜する際のプラズマの有無、使用するガス種、ガスの混合比、チャンバ内の圧力等によって、Ｓｉ3Ｎ4膜９、１３の応力特性は引っ張り方向又は圧縮方向に変動する。また、この変動の傾向は、使用する成膜装置のタイプによっても異なる。従って、例えばＳｉ3Ｎ4膜９、１３について、成膜装置のタイプごとに予め実験又はシミュレーション等を行って、目標とする応力特性（即ち、所望の移動度に対応した応力特性）が得られるような最適な成膜条件を見出しておくことが望ましい。これにより、ｐＭＯＳトランジスタ６０とｎＭＯＳトランジスタ７０の両方の移動度をそれぞれ向上させた半導体装置を再現性高く製造することができる。
【００３８】
以上説明したように、本発明の第１実施形態によれば、キャリアの移動度が高い歪ＳＯＩ構造をＳｉ基板１上の必要な場所（例えば、ｐＭＯＳ領域及びｎＭＯＳ領域）にのみ形成することができる。Ｓｉ基板１上の全面に歪ＳＯＩ構造を有する高価なＳＯＩウエーハを用いる必要がなくなるので、半導体装置の製造コストを安価に抑えることができる。
また、歪ＳＯＩ構造を形成する際に、例えばＳｉＧｅ層を厚く形成したり、高温の酸化プロセスを行ったりする必要がなく、歪ＳＯＩ層は、ウエーハ全面ではなく、ウエーハ全体に島状に形成するため、Ｓｉ層５における結晶欠陥の発生を抑制することができる。
【００３９】
この第１実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、Ｓｉ3Ｎ4膜９が本発明の「第１表面絶縁膜」に対応し、Ｓｉ3Ｎ4膜１３が本発明の「第２表面絶縁膜」に対応している。さらに、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。また、ＳｉＯ2膜２７が本発明の「絶縁膜」又は「第１絶縁膜」に対応し、ＳｉＯ2膜２１とＳｉＯ2膜２７との組み合わせが本発明の「第２絶縁膜」に対応している。
【００４０】
（２）第２実施形態
上述の第１実施形態では、Ｓｉ基板１上にＳｉＯ2膜２７を介してＳｉ層５を配置する場合について説明した。しかしながら、本発明のＳＯＩ構造に限られることはない。例えば、Ｓｉ基板１上に、ＳｉＯ2膜５１と、ポリシリコン膜５３と、ＳｉＯ2膜５１と、Ｓｉ層５とを順次配置したＳＯＩ構造であっても良い。このような構造であれば、ポリシリコン膜５３をバックゲート電極に用いることができる。
【００４１】
図１３〜図１７は、本発明の第２実施形態に係る半導体装置の製造方法を示す図であり、図１３（ａ）〜図１７（ａ）は平面図、図１３（ｂ）〜図１７（ｂ）は図１３（ａ）〜図１７（ａ）をＸ１３−ｘ´１３〜Ｘ１７−Ｘ´１７線でそれぞれ切断したときの断面図である。
図１３（ａ）及び（ｂ）において、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する工程までは、第１実施形態と同じである。この第２実施形態では、空洞部２５の形成後、Ｓｉ基板１を熱酸化して空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層５の下面にそれぞれＳｉＯ2膜５１を形成する。続いて、図１４（ａ）及び（ｂ）に示すように、例えば、Ｓｉ基板１上にポリシリコン膜５３を形成して空洞部を完全に埋め込むと共に、ポリシリコン膜５３にｐ型不純物又はｎ型不純物を導入する。ポリシリコン膜５３の形成は例えばＣＶＤで行い、ポリシリコン膜５３へのｐ型不純物又はｎ型不純物の導入は例えばｉｎ−Ｓｉｔｕで行う。
【００４２】
上記の空洞部２５の形成工程、及び、空洞部２５の埋め込み工程では、Ｓｉ3Ｎ4膜９、１３からＳｉ層５に応力が転与され（即ち、荷重がかかり）、ｐＭＯＳ領域のＳｉ層５では圧縮歪が増大し、ｎＭＯＳ領域のＳｉ層５では引っ張り歪が増大する。そして、この増大した歪は、Ｓｉ層５下に形成された空洞部２５をポリシリコン膜５３で埋め込むことにより、保持することができる。即ち、空洞部２５をポリシリコン膜５３で埋め込むことにより、Ｓｉ層５の下側はＳｉＯ2膜５１を介してポリシリコン膜５３と接触した状態となり、Ｓｉ層５の歪はポリシリコン膜５３により固定される。
なお、本発明では、ポリシリコン膜の代わりに、例えば金属膜を用いて空洞部２５を埋め込んでも良い。これにより、空洞部２５内にポリシリコン膜５３又は金属膜からなるバックゲート電極を形成することができる。
【００４３】
次に、ポリシリコン膜５３に対して例えば異方性のエッチングを行い、空洞部以外のＳｉ基板１上からポリシリコン膜５３を取り除く。そして、Ｓｉ基板１上にＳｉＯ2膜５５（図１５（ａ）参照）を形成して溝Ｈを完全に埋め込む。次に、Ｓｉ基板１上のＳｉＯ2膜５５、２１を例えばＣＭＰにより平坦化しながら除去して、Ｓｉ3Ｎ4膜９、１３の表面を露出させる。この平坦化工程では、Ｓｉ3Ｎ4膜９、１３がＣＭＰの研磨パッドに対するストッパーとして機能する。続いて、Ｓｉ3Ｎ4膜９、１３を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ2膜７を例えば希フッ酸溶液を用いたウェットエッチングで除去して、図１５（ａ）及び（ｂ）に示すように、Ｓｉ層５の表面を露出させる。これにより、バルクのＳｉ基板１上に、Ｓｉ基板１上に、ＳｉＯ2膜５１と、ポリシリコン膜５３と、ＳｉＯ2膜（即ち、ＢＯＸ層）５１と、Ｓｉ層（即ち、ＳＯＩ層）５とからなるＳＯＩ構造を有するＳＯＩ基板１０´が完成する。
【００４４】
上述したように、ｐＭＯＳ領域のＳｉ層５の圧縮歪と、ｎＭＯＳ領域のＳｉ層５の引っ張り歪は、ポリシリコン膜５３により下側から固定されているので、Ｓｉ3Ｎ4膜９、１３の除去後も上記の圧縮歪と引っ張り歪とをそれぞれ保持することができる。
なお、図１５（ａ）に示すように、ｐＭＯＳ領域のＳｉ層５の周囲には、当該Ｓｉ層５を平面視で囲むＳｉＯ2膜２１、５５が形成されており、これらのＳｉＯ2膜２１、５５が素子分離層として機能することとなる。また、ｎＭＯＳ領域のＳｉ層５の周囲にも、当該Ｓｉ層５を平面視で囲むＳｉＯ2膜２１、５５が形成されており、これらのＳｉＯ2膜２１、５５が素子分離層として機能することとなる。
【００４５】
次に、図１５（ａ）及び（ｂ）に示すＳＯＩ基板１０´にｐＭＯＳトランジスタとｎＭＯＳトランジスタとを形成する。即ち、図１６（ａ）及び（ｂ）に示すように、Ｓｉ層５の表面にゲート絶縁膜３１を形成する。次に、このゲート絶縁膜３１が形成されたＳＯＩ基板１０´上の全面にポリシリコン膜を形成する。第１実施形態と同様、例えばフォトリソグラフィーを用いた選択的イオン注入により、ｐＭＯＳ領域のポリシリコン膜にはｐ型不純物を導入し、ｎＭＯＳ領域のポリシリコン膜にはｎ型不純物を導入する。
【００４６】
次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングして、ｐＭＯＳ領域のゲート絶縁膜３１上にゲート電極３３を形成すると共に、ｎＭＯＳ領域のゲート絶縁膜３１上にゲート電極３４を形成する。その後、第１実施形態と同様、例えばゲート電極３３、３４をマスクにＳｉ層５に不純物をイオン注入し、熱処理を施して、ｐＭＯＳ領域のＳｉ層５にｐ型のＳ／Ｄ層３５を形成すると共に、ｎＭＯＳ領域のＳｉ層５にｎ型のＳ／Ｄ層３６を形成する。なお、図１６（ａ）及び（ｂ）ではＬＤＤ層を図示していないが、第１実施形態と同様、ｐＭＯＳ領域とｎＭＯＳ領域とにそれぞれＬＤＤ層を形成しても良い。ＬＤＤの形成方法は例えば第１実施形態と同じである。
【００４７】
次に、図１６（ａ）及び（ｂ）に示すように、フォトリソグラフィー及びエッチング技術により、Ｓ／Ｄ層３５、３６のうちの少なくとも一方を部分的にエッチングして、ポリシリコン膜５３を底面の一部とする開口部ｈ１を形成する。次に、図１７（ａ）及び（ｂ）に示すように、この開口部を埋め込むようにＳＯＩ基板１０´上に層間絶縁膜６１を形成する。層間絶縁膜６１は例えばＳｉＯ2膜である。そして、層間絶縁膜６１の表面を例えばＣＭＰにより平坦化する。次に、層間絶縁膜６１を部分的にエッチングして、ゲート電極３３、３４を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層３５、３６を底面とする第２のコンタクトホール（図示せず）と、ポリシリコン膜５３を底面とする第３のコンタクトホールＨ１とを形成する。その後、コンタクトホールＨ１等の内部にＡｌ配線又はプラグ電極等を形成する。これにより、ポリシリコン膜５３を層間絶縁膜６１上に引き出すことができ、Ａｌ配線又はプラグ電極を介して、ポリシリコン膜５３の電位を所望の値に設定することができる。
【００４８】
このように、本発明の第２実施形態によれば、第１実施形態と同様、キャリアの移動度が高い歪ＳＯＩ構造をＳｉ基板１上の必要な場所にのみ形成することができ、高価なＳＯＩウエーハを用いる必要がないので、半導体装置の製造コストを安価に抑えることができる。
また、歪ＳＯＩ構造を形成する際に、例えばＳｉＧｅ層を厚く形成したり、高温の酸化プロセスを行ったりする必要がないので、Ｓｉ層５における結晶欠陥の発生を抑制することができる。さらに、ポリシリコン膜５３を例えばバックゲート電極として使用することができ、その場合は、バックゲートバイアスによりＭＯＳトランジスタ６０、７０の閾値電圧を制御することができる。
この第２実施形態では、ＳｉＯ2膜５１が本発明の「絶縁膜」又は「第１絶縁膜」に対応し、ＳｉＯ2膜２１とＳｉＯ2膜５５との組み合わせが本発明の「第２絶縁膜」に対応している。また、ポリシリコン膜５３が本発明の「導電膜」に対応している。その他の対応関係は第１実施形態と同じである。
【００４９】
（３）その他
なお、上記の第１、第２実施形態では、空洞部２５の形成工程及び空洞部２５の埋め込み工程で、Ｓｉ層５に歪を生じさせたり、歪を増大させたりする場合について説明した。しかしながら、表面絶縁膜（例えば、Ｓｉ3Ｎ4膜９、１３）の応力特性はプロセスの熱履歴によって変動する場合がある。
図１９は、Ｓｉ3Ｎ4膜の応力特性の変動の一例を示す図である。図１９の横軸は半導体装置の製造工程を示す。また、図１９の縦軸はＳｉ3Ｎ4膜が有する応力特性を示す。縦軸において、（＋）に近いほど圧縮応力が大きい状態であり、（−）に近いほど引っ張り応力が大きい状態である。
【００５０】
図１９に示すように、Ｓｉ3Ｎ4膜を例えば４５０℃で成膜した場合、成膜直後の応力が圧縮応力であったとしても、その後１０００℃の熱処理を行うことによって、圧縮応力が増大したり、圧縮応力から引っ張り応力に変化したりする場合がある。また、成膜直後の応力がゼロ（０）であったとしても、１０００℃の熱処理を行うことによって圧縮応力が生じたり、引っ張り応力が生じたりする場合もある。このような応力特性の変動は、Ｓｉ3Ｎ4膜に例示される表面絶縁膜の種類や、膜質によってその傾向が異なる。従って、本発明においては、半導体装置の設計又は試作の段階で実験又はシミュレーション等を行い、各々の表面絶縁膜について熱履歴と応力特性との関係を予め把握しておくことが好ましい。
【００５１】
また、上記の第１、第２実施形態では、上記の熱履歴による応力特性の変動を利用して、応力特性の合わせ込みを行うようにしても良い。即ち、表面絶縁膜の応力特性をその成膜工程ではなく、それ以降の熱を伴う工程（但し、空洞部の埋め込み工程の前）で合わせ込むようにしても良い。例えば、上記の第１、第２実施形態において、空洞部２５の形成工程と空洞部２５の埋め込み工程との間に熱処理工程を設け、この熱処理工程において、Ｓｉ3Ｎ4膜９、１３の応力特性をそれぞれ目標とする応力特性に合わせ込むようにしても良い。このような方法であれば、Ｓｉ3Ｎ4膜について成膜条件の自由度を高めることができ、応力特性の制御性を高めることもできる。
【００５２】
また、上記の第１、第２実施形態では、Ｓｉ層５上に圧縮応力又は引っ張り応力を有する表面絶縁膜を形成する場合について説明した。しかしながら、本発明ではこれに加えて、空洞部２５内に圧縮応力又は引っ張り応力を有するＳｉＯ2膜２７（又は、ＳｉＯ2膜５１及びポリシリコン膜５３）を形成しても良い。例えば、ｐＭＯＳ領域の空洞部２５内に圧縮応力を有するＳｉＯ2膜２７を形成し、ｎＭＯＳ領域の空洞部２５内に引っ張り応力を有するＳｉＯ2膜２７を形成する。このような方法を用いた場合は、第２半導体層に対して上側及び下側の両方からそれぞれ応力を転与する（即ち、荷重をかける）ことができるので、各々の領域に移動度の高い歪ＳＯＩ構造を実現することができ、高性能なＣＭＯＳ半導体装置を提供することができる。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】第１実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１４】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図１５】第２実施形態に係る半導体装置の製造方法を示す図（その３）。
【図１６】第２実施形態に係る半導体装置の製造方法を示す図（その４）。
【図１７】第２実施形態に係る半導体装置の製造方法を示す図（その５）。
【図１８】応力と移動度との関係を模式的に示す図。
【図１９】Ｓｉ3Ｎ4膜の応力特性の変動の一例を示す図。
【図２０】応力と荷重との関係を模式的に示す図。
【符号の説明】
【００５４】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層、７、１３、２７、５１、５５  ＳｉＯ2膜、９  （圧縮応力を有する）Ｓｉ3Ｎ4膜、１０、１０´  ＳＯＩ基板、１３  （引っ張り応力を有する）Ｓｉ3Ｎ4膜、２１  ＳｉＯ2膜（支持体）、３１  ゲート絶縁膜、３３、３４  ゲート電極、３５  ｐ型のＳ／Ｄ層、３６  ｎ型のＳ／Ｄ層、５３  ポリシリコン膜、６０  ｐＭＯＳトランジスタ、６１  層間絶縁膜、７０  ｎＭＯＳトランジスタ、ｈ  支持体穴、ｈ１  開口部、Ｈ  溝、Ｈ１  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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