(57)【要約】【課題】狭額縁化が可能な表示装置及び表示装置の製造方法を提供する。【解決手段】表示装置１０は、表示部１１と、画素基板１２と、封止基板１３と、走査ドライバ１４と、出力配線１５と、データドライバ１６と、データ端子１７と、封止部１８と、を備える。表示装置１０の走査ドライバ１４と走査ラインＬｓとは、導通部ＬＰと、封止基板１３の画素基板１１と対向する面に形成された接続配線と、導通部ＤＰとによって接続される。これにより、走査ラインＬｓと走査ドライバ１４とを接続する配線を画素基板１２の表示部１１の周辺に形成する必要がなく、表示部１１外に必要とされるスペースを狭くすることができ狭額縁化が可能となる。【選択図】図１
2009212013.tif 000002
【特許請求の範囲】
【請求項１】
画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板上に設けられ、前記配線に信号を出力するドライバと、
前記画素基板上に形成され、前記ドライバに接続された出力配線と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板の前記画素基板と対向する面に形成された接続配線と、
前記出力配線と前記接続配線とを接続する第一導通部と、
前記接続配線と配線とを接続する第二導通部と、
を備えることを特徴とする表示装置。
【請求項２】
前記第一導通部及び前記第二導通部は、前記画素基板と前記対向基板との間に配置された前記発光素子の周囲を囲んで封止する封止部に設けられていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記画素基板は一方の辺及び前記一方の辺と対向する他方の辺を有し、
前記第一導通部は、前記一方の辺及び前記他方の辺にそれぞれ複数設けられ、
前記配線は、一端が前記一方の辺の前記第一導通部に導通する第一配線と、一端が前記他方の辺の前記第一導通部に導通する第二配線と、を有することを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記画素基板上に、前記発光素子を動作するトランジスタを有する画素回路が設けられ、
前記ドライバは、前記画素回路を駆動するための信号を出力することを特徴とする請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記第一導通部及び前記第一導通部は、ゲート電極となる導電層をパターニングしてなる層と、前記ソース電極及び前記ドレイン電極となる導電層をパターニングしてなる層と、を含むことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記配線は前記ゲート電極に接続されていることを特徴とする請求項４に記載の表示装置。
【請求項７】
画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板上に設けられたドライバと、
前記対向基板上に形成され、前記ドライバに接続された接続配線と、
前記対向基板の前記接続配線と前記画素基板の前記配線とを導通する導通部と、
を備えることを特徴とする表示装置。
【請求項８】
配線と、発光素子と、前記配線に信号を出力するドライバと、前記ドライバに接続された出力配線と、が設けられた画素基板と、
前記画素基板と対向する面に形成された接続配線が設けられた対向基板とを、
前記出力配線と前記接続配線とを接続する第一導通部と、前記接続配線と配線とを接続する第二導通部と、を有する封止部を介して挟んで封止する工程、
を備えることを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（electroluminescence）素子を用いた表示装置及び表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置（ＬＣＤ）に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）等の自発光素子を２次元配列した発光素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。
【０００３】
有機ＥＬ素子は、アノード電極と、カソード電極と、例えば、これらの電極間に形成された電子注入層、発光層、正孔注入層、等を備える。有機ＥＬ素子では、発光層において正孔注入層から供給された正孔と電子注入層から供給された電子とが再結合することによって発生するエネルギーによって発光する。また、このような有機ＥＬ素子は特許文献１に開示されているように、表示装置として用いられる。従来、水分によって有機ＥＬ層が劣化することを防ぐため、有機ＥＬ素子が形成された基板を、ガラス基板とシール材によって外気と遮断するための封止を行っている。
【特許文献１】特開２０００−６８０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような有機ＥＬ素子を用いた表示装置では、基板上に有機ＥＬ素子を配列して表示領域を形成し、基板上の表示領域を囲む領域に有機ＥＬ素子の配線を形成している。このため表示領域外に配線のためのスペースを設けなければならず、いわゆる額縁と呼ばれるパネルの周辺領域の寸法が大きくなる問題があった。
【０００５】
本発明は上述した実情に鑑みてなされたものであって、狭額縁化が可能な表示装置及び表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の観点に係る表示装置は、
画素基板と
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板上に設けられ、前記配線に信号を出力するドライバと、
前記画素基板上に形成され、前記ドライバに接続された出力配線と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板の前記画素基板と対向する面に形成された接続配線と、
前記出力配線と前記接続配線とを接続する第一導通部と、
前記接続配線と配線とを接続する第二導通部と、
を備えることを特徴とする。
【０００７】
前記第一導通部及び前記第二導通部は、前記画素基板と前記対向基板との間に配置された前記発光素子の周囲を囲んで封止する封止部に設けられていてもよい。
【０００８】
前記画素基板は一方の辺及び前記一方の辺と対向する他方の辺を有し、
前記第一導通部は、前記一方の辺及び前記他方の辺にそれぞれ複数設けられ、
前記配線は、一端が前記一方の辺の前記第一導通部に導通する第一配線と、一端が前記他方の辺の前記第一導通部に導通する第二配線と、を有してもよい。
【０００９】
前記画素基板上に、前記発光素子を動作するトランジスタを有する画素回路が設けられ、
前記ドライバは、前記画素回路を駆動するための信号を出力するようにしてもよい。
【００１０】
前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記第一導通部及び前記第一導通部は、ゲート電極となる導電層をパターニングしてなる層と、前記ソース電極及び前記ドレイン電極となる導電層をパターニングしてなる層と、を含むようにしてもよい。
【００１１】
前記トランジスタは、ゲート電極、ソース電極、ドレイン電極を備え、
前記配線は前記ゲート電極に接続されているようにしてもよい。
【００１２】
上記目的を達成するため、本発明の第２の観点に係る表示装置は、
画素基板と、
前記画素基板上に形成された配線と、
前記画素基板上に形成された発光素子と、
前記画素基板と対向するように設置された対向基板と、
前記対向基板上に設けられたドライバと、
前記対向基板上に形成され、前記ドライバに接続された接続配線と、
前記対向基板の前記接続配線と前記画素基板の前記配線とを導通する導通部と、
を備えることを特徴とする。
【００１３】
上記目的を達成するため、本発明の第３の観点に係る表示装置の製造方法は、
配線と、発光素子と、前記配線に信号を出力するドライバと、前記ドライバに接続された出力配線と、が設けられた画素基板と、
前記画素基板と対向する面に形成された接続配線が設けられた対向基板とを、
前記出力配線と前記接続配線とを接続する第一導通部と、前記接続配線と配線とを接続する第二導通部と、を有する封止部を介して挟んで封止する工程、
を備えることを特徴とする。
【００１４】
前記配線は、方形状の前記画素基板上に、前記画素基板の一方の辺側から延びる方向と、前記一方の辺と対向する辺から延びる方向とに前記配線を交互に形成してもよい。
【発明の効果】
【００１５】
本発明によれば、封止基板上に形成された接続配線と、導通部とを用いることによって狭額縁化された表示装置及び表示装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態に係る表示装置及び表示装置の製造方法について図を用いて説明する。本実施形態では、ボトムエミッション型の有機ＥＬ（electroluminescence）素子を用いたアクティブ駆動方式の表示装置を例に挙げて説明する。
【００１７】
図１は、本実施形態に係る表示装置を示す平面図である。また、図２（ａ）は、図１に示すIIＡ−IIＡ線断面図であり、図２（ｂ）はIIＢ−IIＢ線断面図である。また、図３は画素基板１２を示す図であり、図４は封止基板１３を示す図である。更に、図５は、表示装置の構成例を示す平面図であり、図６は表示装置の有機ＥＬ素子の等価回路図である。また、図７は有機ＥＬ素子の平面図であり、図８は、図７に示すVIII−VIII線断面図であり、図９は図７に示すIX−IX線断面図である。なお、封止基板１３を示す図４は接続配線Ｌｃの配置の説明の便宜のため、画素基板１２と対向する面とは反対側の面からみた図としている。
【００１８】
本実施形態の表示装置１０は、例えば携帯電話等のディスプレイに適用でき、図１に示すように、表示部１１と、画素基板１２と、封止基板１３と、走査ドライバ１４と、出力配線１５と、データドライバ１６と、データラインＬｄと、封止部１８と、を備える。
【００１９】
表示部１１は、封止部１８に囲まれた領域であり、表示部１１内の画素基板１２上には、図５に示すように赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の画素３０を一組として、この組が行方向（図１の左右方向）に繰り返し複数配列されるとともに、列方向（図１の上下方向）に同一色の画素が複数配列されている。ＲＧＢの各色を発する画素がマトリクス状に配列される。また、各画素３０はＲＧＢそれぞれの光を発する有機ＥＬ素子ＯＬＥＤと、有機ＥＬ素子をアクティブ動作させる画素回路ＤＳとを備える。
【００２０】
画素基板１２は、透光性を備える材料から形成され、例えばガラス基板である。また、画素基板１２には、それぞれ所定行に配列された複数の画素回路ＤＳに接続された複数のアノードラインＬａと、複数の有機ＥＬ素子のカソード電極４０と、それぞれ所定列に配列された複数の画素回路に接続されたデータラインＬｄと、それぞれ所定行に配列された複数の画素回路のトランジスタＴｒ１１を選択する複数の走査ラインＬｓと、が形成されている。また、画素基板１２上には、例えばＬＳＩ（Large Scale Integration）からなる走査ドライバ１４が出力配線１５上にチップオングラスによって実装されている。同様に例えばＬＳＩからなるデータドライバ１６が、画素基板１２のデータラインＬｄ上にチップオングラスによって実装されている。走査ドライバ１４及びデータドライバ１６は、クロック信号やデータ信号等の外部信号を走査ドライバ１４やデータドライバ１６に出力する配線を有する図示しないフレキシブルプリント基板に接続されている。
【００２１】
画素回路ＤＳは、トランジスタ（選択トランジスタ）Ｔｒ１１と、トランジスタ（発光駆動トランジスタ）Ｔｒ１２と、キャパシタＣｓと、を備える。図６に示すトランジスタＴｒ１１及びトランジスタＴｒ１２は、いずれもｎチャネル型アモルファスシリコン薄膜トランジスタであるが、これに限らず、少なくとも一方がｐチャネル型でもよく、ポリシリコン薄膜トランジスタであってもよい。
【００２２】
図６に示すようにトランジスタＴｒ１１のゲート端子は走査ラインＬｓに、ドレイン端子が画素基板１２の列方向に配設されたデータラインＬｄに、ソース端子が接点Ｎ１１にそれぞれ接続される。また、トランジスタＴｒ１２のゲート端子は接点Ｎ１１に接続されており、ドレイン端子はアノードラインＬａに、ソース端子は接点Ｎ１２にそれぞれ接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子及びソース端子に接続されている。なお、キャパシタＣｓは、トランジスタＴｒ１２のゲート−ソース間に付加的に設けられた補助容量、もしくはこれらの寄生容量と補助容量からなる容量成分である。また、有機ＥＬ素子ＯＬＥＤは、アノード端子（アノード電極）が接点Ｎ１２に接続され、カソード電極４０に所定の電圧Ｖｓｓ、例えば接地電位が印加されている。
【００２３】
なお、トランジスタＴｒ１１及びトランジスタＴｒ１２がｐチャネル型の電界効果型トランジスタの場合は、それぞれソース端子及びドレイン端子が図６とは逆に接続される。
【００２４】
各行ごとに配列された複数のトランジスタＴｒ１２が、当該トランジスタＴｒ１２に接続された有機ＥＬ素子ＯＬＥＤの画素電極（例えばアノード電極）に表示データに応じた発光駆動電流を流す状態に設定するように、複数のアノードラインＬａ（供給電圧ライン）は、いずれも所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインＬａは、有機ＥＬ素子ＯＬＥＤのカソード電極４０に印加される基準電圧Ｖssより十分電位の高い所定の高電位（供給電圧Ｖdd）が印加される。また、カソード電極４０は、絶縁性の画素基板１２上に２次元配列された全ての表示画素に対して単一の電極層により形成された対向電極であり、所定の低電位電源Ｖss（例えば接地電位ＧＮＤ）に直接又は間接的に接続されるように設定されている。
【００２５】
各データラインＬｄは、図１に示すように画素基板１２の周縁部に配置されたデータドライバ１６に接続され、上記表示画素の選択状態に同期するタイミングで表示データに応じたデータ電圧（階調信号）Ｖdataが印加される。
【００２６】
各走査ラインＬｓは、画素基板１２の周縁部に配置された走査ドライバ１４に接続されており、所定タイミングで画素基板１２の行方向に配列された複数の表示画素を選択状態に設定するためのゲート制御電圧信号Ｓgが印加される。
【００２７】
このように各画素において、直列に接続されたトランジスタＴｒ１２と有機ＥＬ素子ＯＬＥＤの組の両端（トランジスタＴｒ１２のドレイン端子と有機ＥＬ素子ＯＬＥＤのカソード端子）にそれぞれ、供給電圧Ｖddと基準電圧Ｖssを印加して有機ＥＬ素子ＯＬＥＤに順バイアスを付与して、トランジスタＴｒ１２のゲート−ソース間に所望の電圧が印加されたときにトランジスタＴｒ１２のドレイン−ソース間に電流が流れる状態にし、更に階調信号Ｖdataに応じて流れる発光駆動電流の電流値を画素駆動回路により制御している。
【００２８】
なお、本実施形態では特に走査ラインＬｓ（Ｌｓ１、Ｌｓ２、……Ｌｓｎ）と走査ドライバ１４とは、封止部１８の形成領域において走査ラインＬｓに接続する導通部ＬＰ（ＬＰ１、ＬＰ２、……ＬＰｎ）と、封止基板１３に形成された接続配線Ｌｃ（Ｌｃ１、Ｌｃ２、……Ｌｃｎ）と、封止部１８の形成領域において出力配線１５に接続するドライバ側の導通部ＤＰ（ＤＰ１、ＤＰ２、……ＤＰｎ）と、出力配線１５と、を介して接続されている。接続配線Ｌｃは、図２（ａ）及び（ｂ）、図４に示すように封止基板１３における画素基板１２の表示部１１に対向する領域に形成されている。
【００２９】
走査ラインＬｓ側に設けられた導通部ＬＰは、図１に示すように走査ラインＬｓの本数に応じ、ＬＰ１〜ＬＰｎのｎ個設けられる（ｎは２以上の偶数）。また、本実施の形態では、図１に示すように、走査ラインＬｓは、奇数番の走査ラインＬｓ（Ｌｓ１、Ｌｓ３、Ｌｓ５、……、Ｌｓ（ｎ−１））及び偶数番の走査ラインＬｓ（Ｌｓ２、Ｌｓ４、Ｌｓ６、……、Ｌｓｎ）を有し、奇数番の走査ラインＬｓが画素基板１２の封止部１８の形成領域の一方の辺から対向する他方の辺に対して延びるように形成され、偶数番の走査ラインＬｓが画素基板１２の封止部１８の形成領域の他方の辺から対向する一方の辺へと延びるように形成されている。このため、この走査ラインに対応し導通部ＬＰは交互に設けられている。具体的には、画素基板１２の一方の辺に沿って奇数番の導通部ＬＰ１、ＬＰ３…ＬＰｎ−１が並び、この辺に対向する当該他方の辺に沿って偶数番の導通部ＬＰ２、ＬＰ４…ＬＰｎが並ぶ。走査ラインＬｓは、後述するソース−ドレインメタル層をパターニングすることによってその一部が形成されている。走査ドライバ１４は、走査ラインＬｓ１、Ｌｓ２、Ｌｓ３、……の順に、これら走査ラインＬｓに接続される画素３０を選択するため、ｎ本の出力配線１５が図１中、左から右に、第１、第２、第３、……、第ｎ番目と配列している場合に、第ｎ／２、第（ｎ／２＋１）、第（ｎ／２−１）、第（ｎ／２＋２）、第（ｎ／２―２）、第（ｎ／２＋３）、……、第２、第（ｎ−１）、第１、第ｎ番目の順にゲート制御電圧信号Ｓgのパルスを出力する。
【００３０】
導通部ＬＰ１〜ＬＰｎは、いずれも同一の構成である。具体的には、導通部ＬＰ１の断面図である図２（ａ）に示すように、各導通部ＬＰ１は、後述するゲートメタル層をパターニングすることによって形成された下地部８４と、走査ラインＬｓの一端において、走査ラインＬｓと一体的に形成され、下地部８４上に形成された下側コンタクト部８１と、導電性ギャップ材８２と、接続配線Ｌｃ１の一端において接続配線Ｌｃ１と一体的に形成された上側コンタクト部８３と、を備える。下側コンタクト部８１と、上側コンタクト部８３とは図１に示すように平面形状は方形に形成される。下側コンタクト部８１は、走査ラインＬｓ１に接続されており、上側コンタクト部８３は、接続配線Ｌｃ１に接続されている。導電性ギャップ材８２は、導電性を備える材料から形成された微粒子であり、カソード電極４０が接続配線Ｌｃ及び封止基板１３と接しないように画素基板１２と封止基板１３との間の距離が所定の間隔となるような径を有し、例えばＡｕから形成される。導電性ギャップ材８２は例えば球形に形成されており、封止部１８中に分散されている。封止部１８に分散された導電性ギャップ材８２は、下側コンタクト部８１と上側コンタクト部８３とに挟まれ、プレスされる。これにより、導電性ギャップ材が下側コンタクト部８１と上側コンタクト部８３と接触して導通を図ることが可能となる。
【００３１】
走査ドライバ側に設けられた導通部ＤＰは図１に示すように、走査ラインＬｓの本数に応じてＤＰ１〜ＤＰｎのｎ個設けられる。なお、上述したように、本実施形態では走査ラインＬｓは交互に配線されており、走査ライン側の導通部ＬＰも交互に設けられている。このため、封止基板１３上に形成された接続配線Ｌｃの並びに応じて、走査ドライバ側の導通部ＤＰの配列も変わる。例えば、本実施形態では図４に示すように封止基板１３には、中心領域から左へと奇数番の接続配線Ｌｃが、Ｌｃ１からＬｃｎ−１の順に並び、中心領域から右へと偶数番の接続配線Ｌｃが、Ｌｃ２からＬｃｎの順に並ぶ。これに応じて、走査ドライバ側の導通部ＤＰも、図１及び図３に示すように走査ドライバの中心から左へＤＰ１、ＤＰ３、…ＤＰｎ−１、走査ドライバの中心から右側へとＤＰ２、ＤＰ４、…ＤＰｎと並ぶ。
【００３２】
なお、走査ドライバ側に設けられた複数の導通部ＤＰ１〜ＤＰｎは、いずれも同一の構成である。導通部ＤＰ１は、具体的に導通部ＤＰ１の断面図である図２（ｂ）に示すように、出力配線１５の一端部１５’と、出力配線１５の一端部１５’上に堆積され、ソース−ドレインメタル層をパターニングすることによってその一部が形成されている下側コンタクト部８６と、導電性ギャップ材８７と、接続配線Ｌｃ１の他端において接続配線Ｌｃ１と一体的に形成された上側コンタクト部８８と、を備える。下側コンタクト部８６と、上側コンタクト部８８とは、導電性を備える材料から形成され、図１に示すように平面形状は方形に形成される。下側コンタクト部８６は、出力配線１５に接続されており、上側コンタクト部８８は、接続配線Ｌｃに接続されている。導通部ＤＰでも、導電性ギャップ材８７が、下側コンタクト部８６と上側コンタクト部８８とに挟まれ、プレスされることによって、導電性ギャップ材８７が上側コンタクト部８８と下側コンタクト部８６と接触して導通を図ることが可能となる。
【００３３】
このように導通部ＬＰ及び導通部ＤＰと、これらを結ぶ接続配線Ｌｃを介して、走査ドライバ１４と走査ラインＬｓとを接続しているので、画素基板１２の封止部１８の外側或いは表示部１１内の表示領域外の領域に走査ドライバ１４と走査ラインＬｓと接続する配線を引き回す必要がないため、これら配線の配置のための表示領域外のスペースを拡張しなくて済み、つまり狭額縁化が可能となる。走査ラインＬｓの本数はデータラインＬｄの本数よりも少ないため、封止部１８における導通部ＤＰ全体の形成領域は、封止部１８におけるデータラインＬｄ全体の形成領域よりも幅が狭い。またデータラインＬｄは、有機ＥＬ素子ＯＬＥＤを所望の輝度階調に制御するための信号が印加されるため、データラインＬｄの長さに著しいばらつきがあるとデータラインＬｄの寄生容量による電圧降下にも著しいばらつきが生じて所望の輝度階調に発光できなくなる恐れがある。したがって、データラインＬｄを接続配線Ｌｃのように封止基板１３側に設けられた接続配線によって引き回すより、走査ラインＬｓを封止基板１３側に設けられた接続配線Ｌｃによって引き回す方が、データドライバ１６からデータラインＬｄの末端までの距離のばらつきを抑えることができるので好ましい。
【００３４】
また、本実施形態の画素３０を図７〜図９に示す。上述したように画素３０は画素基板１２上に形成され、封止部１８と封止基板１３とによって封止されている。
【００３５】
画素基板１２上には、ゲートメタル層をフォトリソグラフィによりパターニングしてなるゲート電極５６ｂ、データラインＬｄが形成されており、更にこれらを覆うようにゲート絶縁膜である絶縁膜３２が形成される。
【００３６】
絶縁膜３５２は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から構成されであり、データラインＬｄとゲート電極５６ｂとを覆うように画素基板１２上に形成される。また、絶縁膜３２上には、ソース−ドレインメタル層をフォトリソグラフィによってパターニングしてなる走査ラインＬｓと、アノードラインＬａと、絶縁膜３２下に形成されたデータラインＬｄとトランジスタＴｒ１１のドレイン電極とを結ぶ配線Ｌｄｘが形成される。詳細に後述するように走査ラインＬｓは導体層Ｌｓａ、Ｌｓｂ、Ｌｓｃの三層構造であり、アノードラインＬａも同様に導体層Ｌａａ、Ｌａｂ、Ｌａｃの三層構造である。また、配線Ｌｄｘは導体層Ｌｄｘａ、Ｌｄｘｂの２層構造である。下側コンタクト部８１は、走査ラインＬｓと一体的に形成されているので、導体層Ｌｓａ、Ｌｓｂ、Ｌｓｃと同じ導体層をパターニングして形成されている。同様に導通部ＤＰの下側コンタクト部８６も導体層Ｌｓａ、Ｌｓｂ、Ｌｓｃと同じ導体層をパターニングして形成されている。
【００３７】
トランジスタＴｒ１１及びＴｒ１２は、例えば、それぞれｎチャネル型の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。トランジスタＴｒ１１及びＴｒ１２は、図示するようにそれぞれ画素基板１２上に形成される。トランジスタＴｒ１２は、半導体層５１ｂと、絶縁膜３２と、ドレイン電極５３ｄと、ソース電極５３ｓと、オーミックコンタクト層５４ｂ，５５ｂと、ゲート電極５６ｂと、半導体層保護膜５７ｂと、を備える。オーミックコンタクト層５４ｂ，５５ｂは、半導体層５１ｂと同じ半導体に不純物が混在したものであり、半導体層５１ｂより低抵抗である。また、トランジスタＴｒ１２のドレイン電極５３ｄは配線ＬａｘによってアノードラインＬａに接続されており、トランジスタＴｒ１２のソース電極５３ｓは画素電極３４に接続される。更にトランジスタＴｒ１１はトランジスタＴｒ１２と同様の構成を有している。トランジスタＴｒ１１における各構成要素のうち、トランジスタＴｒ１２における対応する構成要素の符号の末尾が”ｂ”のものに対してこの”ｂ”を”ａ”と置き換えた符号を付す。トランジスタＴｒ１１は、半導体層５１ａと、ドレイン電極５２ｄと、ソース電極５２ｓと、オーミックコンタクト層５４ａ、５５ａと、ゲート電極５６ａと、半導体層保護膜５７ａと、を備える。
【００３８】
トランジスタＴｒ１１，Ｔｒ１２において、ゲート電極５６ａ，５６ｂは、例えば、アルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）またはクロム（Ｃｒ）から形成される。また、ドレイン電極５２ｄ，５３ｄ、ソース電極５２ｓ，５３ｓはそれぞれ例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒから形成されている。また、ドレイン電極５３ｄ及びソース電極５３ｓと半導体層５１ｂとの間にはそれぞれ低抵抗性接触のため、オーミックコンタクト層５４ｂ，５５ｂが形成される。図示は省略しているが、トランジスタＴｒ１１も同様に形成される。
【００３９】
配線Ｌｄｘは、絶縁膜３２に設けられた開口部であるコンタクトホール６１を介して下方のデータラインＬｄに接続されている。
走査ラインＬｓは、各画素３０におけるトランジスタＴｒ１１のゲート電極５６ａの形成領域において断線しており、その端部は、絶縁膜３２に設けられた開口部であるコンタクトホール６２、６３を介して下方のゲート電極５６ａに接続されている。
トランジスタＴｒ１１のソース電極５２ｓは、絶縁膜３２に設けられた開口部であるコンタクトホール６４を介して下方のトランジスタＴｒ１２のゲート電極５６ｂに接続されている。
【００４０】
絶縁膜３２上に形成される画素電極（アノード電極）３４は、透光性を備える導電材料、例えばＩＴＯ（Indium Tin Oxide）、ＺｎＯ等から構成される。各画素電極３４は隣接する他の画素３０の画素電極３４と離間しており、その周縁部が層間絶縁膜３５に覆われている。
【００４１】
層間絶縁膜３５は、絶縁材料、例えばＳｉＮ、ポリイミド等から形成される。隣接する画素電極３４、３４間を絶縁する。また、層間絶縁膜３５はトランジスタＴｒ１１及びＴｒ１２を覆うように形成される。層間絶縁膜３５上には更に絶縁膜４２及び隔壁４３が形成される。層間絶縁膜３５及び絶縁膜４２には、周縁部を除く各画素電極３４の上面を開口している、平面形状が略方形の開口３５ａが形成されており、この開口によって画素３０の発光領域が画される。更に隔壁４３はデータラインＬｄと重なっており、列方向（図７の上下方向）に延びているために、データラインＬｄと対向電極（カソード電極）４０と間の距離を十分長くしているのでデータラインＬｄは、対向電極４０の電界の影響を受けにくい構造となっている。隔壁４３は、層間絶縁膜３５より幅狭であるため、層間絶縁膜３５との段差が生じる溝４３ｂが列方向に延びるように形成されている。
【００４２】
正孔注入層３６は、画素電極３４上に形成され、発光層３７に正孔を供給する機能を有する。正孔注入層３６は正孔（ホール）注入、輸送が可能な有機高分子系の材料から構成される。
【００４３】
インターレイヤ３７は正孔注入層３６上に形成される。インターレイヤ３７は、正孔注入層３６の正孔注入性を抑制して発光層３８内において電子と正孔とを再結合させやすくする機能を有し、発光層３８の発光効率を高めるために設けられている。
【００４４】
発光層３８は、インターレイヤ３７上に形成されている。発光層３７は、アノード電極とカソード電極との間に所定の電圧を印加することにより光を発生する機能を有する。発光層３７は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色にそれぞれ発光する各発光材料の少なくともいずれかを画素３０の赤（Ｒ）、緑（Ｇ）、青（Ｂ）のパターンに応じて適宜含んでいる。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解（又は分散）した溶液（分散液）をノズルコート法やインクジェット法等により塗布し、溶媒を揮発させることによって形成する。
【００４５】
また、対向電極（カソード電極）４０は、導電材料、例えばＣａ，Ｂａ等仕事関数の低い材料からなる層と、仕事関数の低い材料の酸化を抑えるために仕事関数の低い材料の層を覆うとともに全体のシート抵抗を下げるためのＡｌ等の光反射性導電層からなる２層構造である。本実施形態では、対向電極４０は複数の画素３０に跨って形成される単一の電極層から構成され、電圧Ｖｓｓが印加されている。
【００４６】
本実施形態では、上述したように導通部ＬＰ，ＤＰを用いて封止基板１３上に走査ラインＬｓと走査ドライバ１４とを結ぶ接続配線Ｌｃを形成することにより、表示装置１０を狭額縁化することが可能である。
【００４７】
従来、走査ドライバとｎ本の走査ラインとを結ぶ配線は表示領域の外側の領域に形成されていた。つまり、ｎ本の配線が表示領域の周辺領域に形成されており、表示領域の周辺にこれらの配線を形成する十分な面積を設ける必要があった。これに対し、本実施形態では、走査ドライバ１４と走査ラインＬｓとを結ぶ接続配線Ｌｃを封止基板１３に形成することによって、走査ドライバ１４と走査ラインＬｓとを接続することが可能である。これにより、表示領域外に従来必要であった配線用のスペースを省略することができ、表示装置を狭額縁化させることが可能となる。また、本実施形態では有機ＥＬ素子は画素基板１２側から表示光を出射するいわゆるボトムエミッション型であるため、このような接続配線Ｌｃを不透明な部材で封止基板１４上に形成しても表示に支障は生じない。なお、接続配線ＬｃをＩＴＯ等の透明な部材で形成することによって封止基板１３側から表示光を出射するいわゆるトップエミッション型に転用することも可能である。このとき、対向電極４０は、１０ｎｍ程度厚さのＣａ、Ｂａ等の低仕事関数の電子注入層と、シート抵抗を下げるＩＴＯ等の透明導電層との積層構造として全体として光透過性のあるように設定される。また画素電極３４は光反射性の導電膜を含むことが好ましい。
【００４８】
更に、本実施形態では、奇数番の走査ラインを基板の一方の辺から他方の辺に延びる（図１中左から右に延びる）ように形成し、偶数番の走査ラインを基板の他方の辺から一方の辺に延びる（図１中右から左に延びる）ように形成することで、走査ラインを交互に配列させている。このように走査ラインを交互に配列されることによって導通部ＬＰにおける上側及び下側コンタクト部の面積を、同一方向に配列させた場合と比較して広く形成することが可能となる。
【００４９】
例えば比較例として図１０（ａ）及び（ｂ）に模式的に示すように、走査ラインを同一方向のみに配列させ、走査ラインの配線ピッチをＰ、上側コンタクト部及び下側コンタクト部の長さをＬ、幅をｗ、離間する幅をｓ、走査ラインを同じ方向に配列させる。この場合、上側コンタクト部及び下側コンタクト部の面積はＬ×ｗである。
【００５０】
これに対し、図１１（ａ）及び（ｂ）に示すように走査ラインを交互に配列させ、配線ピッチと上側及び下側コンタクト部の離間する幅は、所望の絶縁性を得るため所定の間隔を設ける必要があるため図９（ａ）及び（ｂ）と同じ値とすると、コンタクト部の幅を最大２ｗ＋ｓとすることができる。つまり、コンタクト部の面積をＬ×（２ｗ＋ｓ）とすることができる。同一方向に配列させた場合と比較し、面積をＬ×ｗ＋Ｌ×ｓだけ増加させることができ、２倍以上の面積とすることができる。このように走査ラインを交互に配列されることによって上側及び下側コンタクト部の面積を、同一方向に配列させた場合と比較して２倍以上広く形成することが可能となる。
また、走査ドライバと各走査ラインＬｓとを結ぶ配線Ｌｃの配置は、従来の配線のように封止部１８の外側或いは表示部１１内の表示領域外の領域という限られた狭い領域に限定されず、表示部１１内全域を利用できるので、比較的配線Ｌｃ間の間隔を広げる或いは配線Ｌｃの幅を広げることが可能である。
【００５１】
次に、本発明の実施形態に係る表示装置の製造方法について図１２〜図１５を用いて説明する。なお、図１２（ａ）及び図１２（ｂ）、図１３（ａ）、図１４（ａ）、図１５（ａ）は、図８に相当する断面図であり、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）は、図９に相当する断面図である。
【００５２】
まず、ガラス基板等からなる画素基板１２を用意する。次にこの画素基板１２上に、スパッタ法、真空蒸着法等によりゲートメタル層を形成し、これを図１２（ａ）に示すようにフォトリソグラフィによってトランジスタＴｒ１１及びＴｒ１２のゲート電極５６ａ，５６ｂ、データラインＬｄ、導通部ＬＰ形成領域における下地部８４、及び一端部１５’を含む出力配線１５の形状にパターニングする。
【００５３】
続いて、図１２（ｂ）に示すようにＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極５６ａ及び５６ｂ上に絶縁膜３２を形成する。次に、スパッタ法、蒸着等により、ＩＴＯ等の導電膜を堆積し、フォトリソグラフィによって、絶縁膜３２上に画素電極３４をパターニング形成する。なお、導通部ＬＰの下地部８４と下側コンタクト部８１との間に、画素電極３４となる導電膜をパターニングしてなる層を介在するようにしてもよい。この場合、導通部ＬＰ形成領域には絶縁膜３２を残さないようにするか、或いは導通部ＬＰ形成領域に絶縁膜３２が残っていればＩＴＯ等の導電膜を堆積前に導通部ＬＰ形成領域の絶縁膜３２にコンタクトホールを形成する。同様に、出力配線１５の一端部１５’と導通部ＤＰの下側コンタクト部８６との間に画素電極３４となる導電膜をパターニングしてなる層を介在するようにしてもよい。この場合、導通部ＤＰ形成領域には絶縁膜３２を残さないようにするか、或いは導通部ＤＰ形成領域に絶縁膜３２が残っていればＩＴＯ等の導電膜を堆積前に導通部ＤＰ形成領域の絶縁膜３２にコンタクトホールを形成する。次に絶縁膜３２上に、半導体層５１ａ，５１ｂをフォトリソグラフィによりパターニング形成する。
【００５４】
更に半導体層５１ａ，５１ｂの上面に半導体層保護膜５７ａ，５７ｂをフォトリソグラフィによりパターニング形成してから、絶縁膜３２をフォトリソグラフィによりエッチングしてコンタクトホール６１〜６４を形成する。導通部ＬＰ形成領域に絶縁膜３２が残っていればコンタクトホール６１〜６４とともに導通部ＬＰ形成領域の絶縁膜３２にコンタクトホールを形成する。そしてアモルファスシリコンにｎ型不純物が含まれた半導体層及びソース−ドレインメタル層を連続して堆積する。
【００５５】
ｎ型不純物が含まれた半導体層は、ＣＶＤ法、ソース−ドレインメタル層はスパッタ法、真空蒸着法等により成膜する。そして、フォトリソグラフィのレジストマスクを用いたエッチングによって、ソース−ドレインメタル層をパターニングしてドレイン電極５２ｄ，５３ｄ及びソース電極５２ｓ，５３ｓ、走査ラインＬｓの導体層Ｌｓｂ、アノードラインＬａの導体層Ｌａｂ、配線Ｌｄｘの導体層Ｌｄｘｂ、導通部ＬＰの下側コンタクト部８１の中階層及び導通部ＤＰの下側コンタクト部８６の中階層を形成する。
【００５６】
引き続き上記レジストマスクを用いて、ｎ型不純物が含まれた半導体層を連続してエッチングして、ｎ＋オーミックコンタクト層５４ａ，５４ｂ，５５ａ，５５ｂ、走査ラインＬｓの導体層Ｌｓａ、アノードラインＬａの導体層Ｌａａ、及び配線Ｌｄｘの導体層Ｌｄｘａ、導通部ＬＰの下側コンタクト部８１の下階層、及び導通部ＤＰの下側コンタクト部８６の下階層をパターニング形成し、図１３（ａ）及び図１３（ｂ）に示す構造となる。このとき、走査ラインＬｓの導体層Ｌｓａはコンタクトホール６２、６３を介してゲート電極５６ａ上に堆積され、トランジスタＴｒ１１のソース電極５２ｓはコンタクトホール６４を介してトランジスタＴｒ１２のゲート電極５６ｂ上に堆積され、配線Ｌｄｘの導体層Ｌｄｘａはコンタクトホール６１を介してデータラインＬｄ上に堆積され、導通部ＬＰの下側コンタクト部８１の中階層は下側コンタクト部８１の下階層上に堆積されている。なお、走査ラインＬｓ、アノードラインＬａ、配線Ｌｄｘとして、画素電極３４となる導電層を含んでもよい。この場合、図１２（ｂ）に示す工程において、画素電極３４とともにパターニング形成すればよい。
【００５７】
続いて、トランジスタＴｒ１１，Ｔｒ１２等を覆うようにシリコン窒化膜からなる層間絶縁膜３５をＣＶＤ法等により形成する。
【００５８】
次に、フォトリソグラフィ、エッチング等によって、層間絶縁膜３５の走査ラインＬｓ、アノードラインＬａ、配線Ｌａｘが形成される領域を除去してコンタクトホールを形成する。なお、導通部ＬＰ形成領域及び導通部ＤＰ形成領域に絶縁膜３２が形成されていれば、同様にコンタクトホールを形成する。
続いて、このコンタクトホールを充填するように、層間絶縁膜３５上に金属膜を形成し、これをフォトリソグラフィで所定のパターンに加工することによって、図１４（ａ）及び図１４（ｂ）に示すように走査ラインＬｓの導体層Ｌｓｃ、アノードラインＬａの導体層Ｌａｃ、配線Ｌａｘを形成すると同時に、導通部ＬＰの下側コンタクト部８１の上階層及び導通部ＤＰの下側コンタクト部８６の上階層を形成する。
【００５９】
このようにして、走査ラインＬｓ、アノードラインＬａは三層構造となり、配線Ｌａｘは二層構造となり、画素基板１２側の導通部ＬＰは、三層構造の下側コンタクト部８１と下地部８４の計四層構造となり、画素基板１２側の導通部ＤＰは、三層構造の下側コンタクト部８６と出力配線１５の一端部１５’の計四層構造となる。
【００６０】
次に、層間絶縁膜３５上に開口３５ａが形成された絶縁膜４２を形成する。更に感光性樹脂を堆積後パターニングして溝４３ｂが形成された隔壁４３を形成する。
【００６１】
続いて、窒素雰囲気中に、正孔注入材料を含む有機化合物含有液をノズルプリンティング装置によって露出した画素電極３４上に塗布する。続いて、基板を大気雰囲気、窒素雰囲気或いは真空雰囲気下で乾燥し、正孔注入層３６を形成する。
【００６２】
続いて、窒素雰囲気下或いは真空雰囲気下でノズルプリンティング装置を用いてインターレイヤ３７となる材料を含有する有機化合物含有液を塗布してから加熱乾燥を行い、残留溶媒の除去を行う。
【００６３】
次に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素３０にそれぞれ発光ポリマー材料（Ｒ，Ｇ，Ｂ）を同様にノズルプリンティング法により塗布して発光層３８を形成し、窒素雰囲気中でアニールし、残留溶媒の除去を行う。
【００６４】
発光層３８まで形成した画素基板１２に真空蒸着やスパッタリングで、Ｃａ，Ｂａ等仕事関数の低い材料からなる層と、Ａｌ等の光反射性導電層からなる２層構造の対向電極４０を図１５（ａ）及び図１５（ｂ）に示すように形成する。
【００６５】
次に、封止基板１３の画素基板１２と対向する面上に、スパッタ法、真空蒸着法等を用いて堆積後、フォトリソグラフィによりパターニングして、図４に示すように接続配線Ｌｃ、導通部ＬＰの上側コンタクト部８３、導通部ＤＰの上側コンタクト部８８を形成する。
【００６６】
次に、例えば金（Ａｕ）からなるミクロパール等の導電性ギャップ材が分散されたＵＶ硬化接着剤又は熱硬化接着剤を図３に示す画素基板１２上の封止部形成領域に塗布し、封止基板１３を画素基板１２上に載置し、両基板を貼り合わせる。次に紫外線もしくは熱によって接着剤を硬化させて封止部１８を形成し、出力配線１５、導通部ＤＰ、接続配線Ｌｃ、導通部ＬＰ、走査ラインＬｓを導通する。続いて、出力配線１５に走査ドライバ１４をボンディングし、データラインＬｄにデータドライバ１６をボンディングし、図１に示す表示装置１０を完成させる。
【００６７】
上述したように、本実施形態の表示装置の製造方法では、導通部ＬＰ，ＤＰを形成し、更に封止基板１３の画素基板１２と対向する面上に走査ラインＬｓと走査ドライバ１４とを結ぶ接続配線Ｌｃを形成する。これにより、従来、表示領域の周辺に形成する必要があった配線のための領域を省略することができ、表示装置１０を狭額縁化することが可能である。
【００６８】
本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。
例えば、上述した実施形態では、ゲートドライバとデータドライバとが別々に設けられる構成を例に挙げて説明したが、これに限られず１つのＩＣチップとすることも可能である。
【００６９】
また、上述した実施形態では、走査ラインＬｓ、アノードラインＬａが３層構造であり、配線Ｌｄｘが２層構造である場合を例に挙げたがこれに限られず、製造方法に応じて適宜変更することが可能である。
【００７０】
また、上述した実施形態では、封止基板に設ける配線の太さを全て同じとしたが、配線の太さは配線の長さに応じて等適宜調節することが可能である。また、コンタクト部に関しても、平面形状は方形に限られず円形等であってもよい。
【００７１】
また、上述した実施形態では各画素３０が２個のトランジスタを有して構成されるものとしたが、一例を示したに過ぎず、３個以上のトランジスタを有して構成されるものであってもよく、１個のトランジスタを有して構成されるものであってもよい。
また上述した実施形態では、導通部ＬＰにおいて、導電性ギャップ材８２と電気的接続をする上側コンタクト部８３及び下側コンタクト部８１を、それぞれ接続配線Ｌｃと同じ材料、走査ラインＬｓと同じ材料で形成したが、上側コンタクト部８３及び下側コンタクト部８１がクロムを含む材料で形成される場合、接触抵抗がばらつくので、図１６（ａ）に示すように、上側コンタクト部８３と導電性ギャップ材８２との間にＩＴＯ等の上側コンタクト部９１を介在させ、下側コンタクト部８１と導電性ギャップ材８２との間にＩＴＯ等の下側コンタクト部９２を介在させることによって接触抵抗のばらつきを改善することができる。この場合、画素電極３４をＩＴＯ等で形成するのであれば、トランジスタＴｒ１２のドレイン電極５３ｄ及びソース電極５３ｓをパターニング形成した後、ＩＴＯ等のクロムを含まない導電膜を堆積しフォトリソグラフィによってパターニングして画素電極３４及び下側コンタクト部９２を一括して形成することが好ましい。
【００７２】
そして、導通部ＤＰにおいて、導電性ギャップ材８７と電気的接続をする上側コンタクト部８８及び下側コンタクト部８６を、それぞれ接続配線Ｌｃと同じ材料、走査ラインＬｓと同じ材料で形成したが、上側コンタクト部８８及び下側コンタクト部８６がクロムを含む材料で形成される場合、接触抵抗がばらつくので、図１６（ｂ）に示すように、上側コンタクト部８８と導電性ギャップ材８７との間にＩＴＯ等の上側コンタクト部９３を介在させ、下側コンタクト部８６と導電性ギャップ材８７との間にＩＴＯ等の下側コンタクト部９４を介在させることによって接触抵抗のばらつきを改善することができる。この場合、画素電極３４をＩＴＯ等で形成するのであれば、トランジスタＴｒ１２のドレイン電極５３ｄ及びソース電極５３ｓをパターニング形成した後、ＩＴＯ等のクロムを含まない導電膜を堆積しフォトリソグラフィによってパターニングして画素電極３４及び下側コンタクト部９４を一括して形成することが好ましい。
【００７３】
また、上述した実施形態では、導通部ＤＰ及び出力配線１５を用いて、画素基板１２に設けられた走査ドライバ１４と接続したが、これに限らず、導通部ＤＰ及び出力配線１５を設けることなく、封止基板１３の表示部１１内の接続配線Ｌｃを封止部１８の外側まで引き回し、封止部１８の外側で接続配線Ｌｃと、外部ドライバと接続されたＦＰＣと接続するようにしてもよい。
【００７４】
また、上述した実施形態では走査ドライバ１４を画素基板１２上に設ける構成を例に挙げて説明したが、これに限られず図１７及び図１８に示すように、走査ドライバ１４を封止基板１３上に設けることも可能である。図１７は画素基板１２を示す図であり、図１８は封止基板１３を示す図である。この場合、封止基板１３上に設けた走査ドライバ１４と、画素基板１２上に設けられた外部信号線１９とは、導通部ＤＰと、接続配線Ｌｃ’とによって接続される。また、上述した実施形態と同様に走査ラインＬｓは画素基板１２上に交互に設けられるため、走査ドライバ１４と走査ラインＬｓとを接続する接続配線Ｌｃは、奇数番の接続配線Ｌｃは走査ドライバ１４から画素基板の一方の辺（図１８に示す左方向）に延びるように設けられ、偶数番の接続配線Ｌｃは走査ドライバ１４から画素基板１２の他方の辺（図１８に示す右方向）に延びるように設けられている。このように走査ドライバ１４を封止基板１３上に設けることにより、画素基板１２上に走査ドライバ１４を設けるためのスペースを省略することが可能である。外部信号線１９は、走査ドライバ１４を動作制御するためにクロック信号等の外部信号を走査ドライバ１４に出力する配線である。外部信号線１９は図示しないフレキシブルプリント基板に接続されている。
【００７５】
更に、図１９及び図２０に示すように走査ドライバ１４を封止基板１３上に設けた上で、導通部ＤＰを省略し、外部信号配線１９を封止基板上に形成することも可能である。図１９は画素基板１２を示す図であり、図２０は封止基板１３を示す図である。本実施形態では走査ラインＬｓが交互に配線されているため、奇数番の接続配線Ｌｃは走査ドライバ１４から画素基板の一方の辺（図１８に示す左方向）に延びるように設けられ、偶数番の接続配線Ｌｃは走査ドライバ１４から画素基板１２の他方の辺（図１８に示す右方向）に延びるように設けられている。外部信号配線１９は、図示する例では、封止基板１３の右の辺に沿って複数本形成されている。また、封止基板１３は例えば図１８に示す封止基板と比較し、外部信号配線１９を形成する領域分だけ広い。なお、図２０では、偶数番の接続配線Ｌｃが設けられる辺に外部信号配線１９を形成する構成を例に挙げて説明しているが、外部信号配線１９は奇数番の接続配線Ｌｃが設けられる辺に沿って形成されても良いし、図２０に示す封止基板１３の上側の辺、もしくは下側の辺に沿って形成することも可能である。
【００７６】
また、走査ドライバ１４を封止基板１３上に設けた上で、図１７及び図１８に示すように導通部ＤＰと接続配線Ｌｃ’とを用いる構成と、図１９及び図２０に示すように外部信号配線１９を封止基板１３上に設け導通部ＤＰを省略する構成と、を組み合わせることも可能である。この場合、走査ドライバ１４は一つであっても、複数であっても良い。このように、走査ドライバ１４は、封止基板１３における画素基板１２との対向面に配置するために薄い方が好ましく、走査ドライバ１４のトランジスタを、例えば、ポリシリコンやアモルファスシリコンの薄膜トランジスタで構成することによって、表示装置１０の厚さを薄くすることができる。
また、封止基板１３上に設けられるドライバは、走査ドライバ１４に限らずデータドライバ１６でもよく、或いは走査ドライバ１４及びデータドライバ１６でもよく、走査ドライバ１４及びデータドライバ１６を１チップ化したドライバであってもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る表示装置の構成例を示す平面図である。
【図２】（ａ）は図１に示すIIＡ−IIＡ線断面図である。（ｂ）は図１に示すIIＢ−IIＢ線断面図である。
【図３】画素基板を示す図である。
【図４】封止基板を示す図である。
【図５】表示装置の構成例を示す平面図である。
【図６】有機ＥＬ素子の駆動回路を示す等価回路図である。
【図７】画素の配列を示す平面図である。
【図８】図７に示すVIII−VIII線断面図である。
【図９】図７に示すIX−IX線断面図である。
【図１０】（ａ）は同一方向で走査ラインを形成した場合の例を示す平面図である。（ｂ）は走査ラインとコンタクト部の面積とを示す図である。
【図１１】（ａ）は本実施形態に係る走査ライン及びコンタクト部を示す平面図である。（ｂ）は本実施形態に係る走査ラインとコンタクト部の面積とを示す図である。
【図１２】本発明の実施形態にかかる製造方法を示す図である。
【図１３】本発明の実施形態にかかる製造方法を示す図である。
【図１４】本発明の実施形態にかかる製造方法を示す図である。
【図１５】本発明の実施形態にかかる製造方法を示す図である。
【図１６】本発明の変形例を示す図である。
【図１７】本発明の変形例を示す図である。
【図１８】本発明の変形例を示す図である。
【図１９】本発明の変形例を示す図である。
【図２０】本発明の変形例を示す図である。
【符号の説明】
【００７８】
１０・・・表示装置、１１・・・表示部、１２・・・画素基板、１３・・・封止基板、１４・・・走査ドライバ、１５・・・出力配線、１６・・データドライバ、１８・・・封止部、３０・・・画素、３４・・・画素電極、３５・・・層間絶縁膜、３６・・・正孔注入層、３７・・・インターレイヤ、３８・・・発光層、４０・・・対向電極、４２・・・絶縁膜、４３・・隔壁、Ｃｓ・・・キャパシタ、Ｌａ・・・アノードライン、Ｌｃ・・・接続配線、Ｌｄ・・・データライン、Ｌｓ・・・走査ライン、Ｔｒ１１，Ｔｒ１２・・・トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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