(57)【要約】 【課題】  データのフレーム構造に容易に対応でき、かつフレーム構造を容易に変更することができる半導体試験装置を提供する。【解決手段】  パターン発生部１が発生するパターン信号がピン選択部２でＤＵＴ５の各ピンに対応付けられた信号に基づいて、テスト信号が前記ＤＵＴに与えられる半導体試験装置において、パターン信号をＤＵＴ５に対応したフレーム構造に再構成してピン選択部２に出力するフレーム生成部８を備えたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
パターン発生部が発生するパターン信号がピン選択部でＤＵＴの各ピンに対応付けられた信号に基づいて、テスト信号が前記ＤＵＴに与えられる半導体試験装置において、
前記パターン信号を前記ＤＵＴに対応したフレーム構造に再構成して前記ピン選択部に出力するフレーム生成部を備えたことを特徴とする半導体試験装置。
【請求項２】
前記フレーム生成部は前記パターン信号がフレーム構造で書き込まれるフレームメモリを有することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記フレーム生成部は前記フレームメモリから読み出されたデータが書き込まれるＦＩＦＯメモリを有し、
前記ＦＩＦＯメモリのＦＵＬＬ信号により前記パターン発生部が停止され、前記ＦＩＦＯメモリを中心として、その両側の回路が非同期で動作できるように構成した
ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記フレーム生成部は、
内部に変換テーブルを持ち、前記パターン発生部からのコマンドを前記ＤＵＴのコマンド形式に変換するコマンド発生器と、
前記ＤＵＴに対応した生成多項式で前記パターン発生部からのデータにＣＲＣ演算を行うＣＲＣ生成部と、
前記パターン発生部からのアドレス，データ、前記コマンド発生器の出力及び前記ＣＲＣ生成部の出力を入力する選択回路と、
この選択回路からの各出力が所定の領域にフレーム構造で書き込まれるフレームメモリと、
このフレームメモリから読み出されたデータが書き込まれるＦＩＦＯメモリと、
このＦＩＦＯメモリから出力されたパラレルデータをシリアルデータに変換して前記ピン選択部に出力するＰ／Ｓ変換部と
を有することを特徴とする請求項１記載の半導体試験装置。
【請求項５】
前記パターン発生部、前記フレームメモリ及び書き込み時の前記ＦＩＦＯメモリを駆動する第１のクロックと、
前記ＦＩＦＯメモリの読み出し及び前記Ｐ／Ｓ変換部を駆動する第２のクロックと
を備えたことを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記フレーム生成部は構築データに基づいて再構築可能な論理デバイスで構成されたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体試験装置。
【請求項７】
前記フレーム生成部の、各種ＤＵＴに対応した各種構築データを保存するメモリと、
このメモリより読み出した構築データで前記フレーム生成部の構築データを書き換える制御部と
を備えたことを特徴とする請求項６記載の半導体試験装置。
【請求項８】
前記再構築可能な論理デバイスはＦＰＧＡ（Field Programmable Gate Array）であることを特徴とする請求項６又は請求項７に記載の半導体試験装置。
【請求項９】
前記ＤＵＴはメモリ又はそのインタフェースであることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリテスタなど、メモリと、そのインタフェースを主な試験対象とする半導体試験装置に関し、特にその試験パターン信号を発生する回路に関する。
【背景技術】
【０００２】
図４はこのようなメモリデバイス及びそのインタフェースを試験する従来の半導体試験装置の回路ブロック図を示す。パターン発生器１は、制御コントローラ６のプログラムに従い、ＤＵＴ（被試験デバイス）５に印加するコマンド，アドレス，データからなるパターン信号を発生する。パターン発生器１は、クロック７をタイミング基準として動作する。パターン発生部１が発生した上記パターン信号は、被測定メモリであるＤＵＴ５に対応するピンへの対応付けがピン選択部２で行われる。ピン選択部２で選択された各パターン信号は、タイミング発生部３１〜３ｎでタイミング波形に変換され、ドライバ４１〜４ｎでＤＵＴ５に対応した電気レベルに変換され、テスト信号としてＤＵＴ５に印加される。
【０００３】
図５は図４の半導体試験装置（のドライバ４１〜４ｎ）から出力されるテスト信号の一例で、ＤＤＲ−ＳＤＲＡＭのデータ書き込みの様子を示すタイムチャートである。ＤＤＲ−ＳＤＲＡＭ等のメモリデバイスは、外部からのコマンドによりメモリの動作モードが決定され、アドレス入力部に行／列アドレス（ＲＡＳ／ＣＡＳアドレス）が与えられ、データ入出力部にデータが与えられることによりデータの書き込みを行う。これらはメモリデバイスのピンにパラレル信号として与えられる。
【０００４】
図５では１つのアドレスを指定するだけで、次に続くアドレスのデータを連続して転送する、バースト転送の場合を示す。すなわち、コマンドピンへのＡＣＴ信号で動作が開始され、同時にアドレスピンへのＲＯＷ信号で行アドレスが与えられる。２クロック後にコマンドピンにＷＲＩＴＥ信号が、アドレスピンにＣｏｌｕｍｎ信号が与えられ、１クロック後から順次Ｄ０，Ｄ１，Ｄ２，・・・データが与えられ、行、列で指定されたアドレスから開始してこれに続くアドレスへのバーストモードでの書き込みが行われる。
【０００５】
半導体試験装置の試験パターン信号を発生する装置に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開平１１−２４８８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したＤＤＲ−ＳＤＲＡＭ等、従来のメモリでは、ピンによって機能が決まっているので、大容量化と高速化への対応に限界がある。
【０００８】
近年、ＰＣＩ−ＥｘｐｒｅｓｓやＳＡＴＡに代表されるようにＰＣ（パーソナルコンピュータ）内のインタフェースにシリアル転送バスが利用されている。このインタフェースは、いずれもデータの構造がフレーム（パケット）形態をとっている。メモリにおいてもＦＢ−ＤＩＭＭがインタフェースにシリアル転送とフレーム構造を採用している。大容量化と高速化に伴い、今後、メモリにも、シリアルインタフェースやフレーム構造をとるものが多くなると考えられる。
【０００９】
しかし、現状のメモリテスタにおいては、通常のアドレスやデータを発生することは、非常に高速で効率よく行うことができるが、フレーム構造のデータを取り扱うことはできない。仮に、現状のメモリテスタでフレーム構造のデータを構成しようとすると、プログラムにおいて多大な労力と時間を消費することとなる。
【００１０】
本発明はこのような課題を解決しようとするもので、メモリのインタフェースへの適用が予想される、データのフレーム構造に容易に対応でき、かつフレーム構造を容易に変更することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パターン発生部が発生するパターン信号がピン選択部でＤＵＴの各ピンに対応付けられた信号に基づいて、テスト信号が前記ＤＵＴに与えられる半導体試験装置において、
前記パターン信号を前記ＤＵＴに対応したフレーム構造に再構成して前記ピン選択部に出力するフレーム生成部を備えたことを特徴とする。
【００１２】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記フレーム生成部は前記パターン信号がフレーム構造で書き込まれるフレームメモリを有することを特徴とする。
【００１３】
請求項３記載の発明は、
請求項２記載の半導体試験装置において、
前記フレーム生成部は前記フレームメモリから読み出されたデータが書き込まれるＦＩＦＯメモリを有し、
前記ＦＩＦＯメモリのＦＵＬＬ信号により前記パターン発生部が停止され、前記ＦＩＦＯメモリを中心として、その両側の回路が非同期で動作できるように構成した
ことを特徴とする。
【００１４】
請求項４記載の発明は、
請求項１記載の半導体試験装置において、
前記フレーム生成部は、
内部に変換テーブルを持ち、前記パターン発生部からのコマンドを前記ＤＵＴのコマンド形式に変換するコマンド発生器と、
前記ＤＵＴに対応した生成多項式で前記パターン発生部からのデータにＣＲＣ演算を行うＣＲＣ生成部と、
前記パターン発生部からのアドレス，データ、前記コマンド発生器の出力及び前記ＣＲＣ生成部の出力を入力する選択回路と、
この選択回路からの各出力が所定の領域にフレーム構造で書き込まれるフレームメモリと、
このフレームメモリから読み出されたデータが書き込まれるＦＩＦＯメモリと、
このＦＩＦＯメモリから出力されたパラレルデータをシリアルデータに変換して前記ピン選択部に出力するＰ／Ｓ変換部と
を有することを特徴とする。
【００１５】
請求項５記載の発明は、
請求項４記載の半導体試験装置において、
前記パターン発生部、前記フレームメモリ及び書き込み時の前記ＦＩＦＯメモリを駆動する第１のクロックと、
前記ＦＩＦＯメモリの読み出し及び前記Ｐ／Ｓ変換部を駆動する第２のクロックと
を備えたことを特徴とする。
【００１６】
請求項６記載の発明は、
請求項１乃至請求項５のいずれかに記載の半導体試験装置において、
前記フレーム生成部は構築データに基づいて再構築可能な論理デバイスで構成されたことを特徴とする。
【００１７】
請求項７記載の発明は、
請求項６記載の半導体試験装置において、
前記フレーム生成部の、各種ＤＵＴに対応した各種構築データを保存するメモリと、
このメモリより読み出した構築データで前記フレーム生成部の構築データを書き換える制御部と
を備えたことを特徴とする。
【００１８】
請求項８記載の発明は、
請求項６又は請求項７に記載の半導体試験装置において、
前記再構築可能な論理デバイスはＦＰＧＡ（Field Programmable Gate Array）であることを特徴とする。
【００１９】
請求項９記載の発明は、
請求項１乃至請求項８のいずれかに記載の半導体試験装置において、
前記ＤＵＴはメモリ又はそのインタフェースであることを特徴とする。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば、パターン発生部が発生するパターン信号がＤＵＴの各ピンに対応付けられた信号に基づいて、テスト信号が前記ＤＵＴに与えられる半導体試験装置において、前記パターン信号を前記ＤＵＴに対応したフレーム構造に再構成して前記ピン選択部に出力するフレーム生成部を備えたことにより、データのフレーム構造に容易に対応でき、かつフレーム構造を容易に変更することができる半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２２】
図１は本発明の実施の形態に係る、半導体試験装置の一実施例を示す構成ブロック図である。図４と同じ部分は同一の記号を付してある。パターン発生部１では、従来技術と同様に制御コントローラ６のプログラムに従い、ＤＵＴ５に印加するコマンド，アドレス，データを発生し、パターン発生部１の動作状態を示すプログラムカウンタ信号であるＰＣとともにフレーム生成部８に受け渡す。フレーム生成部８では、データフレームの組み立てを行う。ピン選択部２では、フレーム生成部８から出力されるデータを、被測定メモリであるＤＵＴ５に対応するピンへ振り分ける（ＤＵＴ５の各ピンに対応付ける）。ピン選択部２で選択されたパターン信号は、タイミング発生部３１〜３ｎでタイミング波形に変換され、ドライバ４１〜４ｎでＤＵＴ５に対応した電気レベルに変換され、テスト信号としてＤＵＴ５に印加される。
【００２３】
パターン発生部１及びフレーム生成部８の前半部（書き込み動作）は第１のクロック７１によるＣＬＫ１．ＣＬＫ２で一定周期で動作する。フレーム生成部８の後半以降（読み出し動作）は、タイミング発生部３１〜３ｎのクロックＣＬＫ３１〜３ｎも含め、第２のクロック７２で動作する。クロック７２は、制御コントローラ６により制御され、ＤＵＴ５に対応する任意の周波数が設定可能である。
【００２４】
フレーム生成部８は、再構成可能なＦＰＧＡ(Field Programmable Gate Array)等のデバイスで構築され、この部分を再構築することにより、ＤＵＴの各種デバイスに対応することが可能である。メモリ９は、再構築可能なフレーム生成部８の各種構築データを保存する。予め、制御コントローラ６により構築データを、制御部９を介しメモリ１０に保存する測定対象であるＤＵＴ５の種類が変更された場合、制御コントローラ６は、制御部９にフレーム生成部８を再構築するよう命令を出し、制御部９はメモリ１０より構築データを読み出してフレーム生成部８の構築データ内容を書き換える。
【００２５】
図２は、図１におけるフレーム生成部８の詳細を示す要部構成ブロック図である。
コマンド発生器８１は、内部に変換テーブルを持ち、パターン発生部１からのコマンドをＤＵＴ５のコマンド形式に変換する。
【００２６】
ＣＲＣ生成部８２は、ＤＵＴ５に対応した生成多項式でパターン発生部１からのデータに対してＣＲＣ演算を行う（ＣＲＣ：Cyclic Redundancy Check「巡回冗長検査」の略。連続して出現する誤り(バースト誤り)の検出が可能な誤り検出方式。冗長ビットの付加等を行う）。
【００２７】
コマンド発生器８１の出力，パターン発生部１からのアドレス，同データ，ＣＲＣ生成部８２の出力の信号線は、選択回路８３によりフレームメモリ８４の所定の位置に接続される。
【００２８】
図３はフレームメモリ８４内のフレーム構成の一例を示す説明図である。例えば、コマンド発生器８１の出力ビットであれば図３のＧ０〜Ｇ３とＫ０〜Ｋ３ではさまれた領域内のビットに対応するよう選択回路８３で接続される。
【００２９】
また、フレームメモリ８４への書き込みタイミングは、タイミング制御部８７より受信するタイミング信号による。タイミング制御部８７では、パターン発生部１からの動作状態信号であるプログラムカウンタ出力ＰＣにより制御タイミングを生成している。ただし、書き込みは、パターン発生部１側のクロックである第１のクロック７１によるＣＬＫ２と同期した動作となる。
【００３０】
フレームメモリ８４の所定領域に記憶されたデータはタイミング制御部８７により指定されるタイミングでＦＩＦＯメモリ８５に書き込まれる。書き込みは、第１のクロック７１によるＣＬＫ２と同期して行われる。すなわち、ＦＩＦＯメモリ８５まではパターン発生部１と同期して動作することとなる。
【００３１】
ＦＩＦＯメモリ８５は、一定以上の記憶容量（記憶内容量）になると、ＦＵＬＬ信号を出力する。このＦＵＬＬ信号はタイミング制御部８７で受信され、パターン発生部１にスタート／ストップ信号として出力される。スタート／ストップ信号により、パターン発生部１は動作を一旦停止し、ＦＩＦＯメモリ８５のＦＵＬＬ信号がディセーブル（Ｄｉｓａｂｌｅ）になり、スタート／ストップ信号により開始が通知されるまで停止状態を保つ。すなわち、ＦＩＦＯメモリを中心として、その両側の回路が非同期で動作できるように構成したので、パターン発生部１を一定速度で動作させることと、ＤＵＴ５側をＤＵＴ５の動作速度にあわせて動作させることが共に可能となる。
【００３２】
ＦＩＦＯメモリ８５から出力されたデータは、Ｐ／Ｓ変換部８６でパラレルデータからシリアルデータに変換され、ピン選択部２を介して各ピンに割り当てたデータが出力される。ＦＩＦＯメモリ８５及びＰ／Ｓ変換部８６は、第２のクロック７２によるＣＬＣＫ４によって読み出し動作を行う。ピン選択部２の各ピン出力は第２のクロック７２によるクロックＣＬＫ３１〜３ｎのタイミングでそれぞれタイミング発生部３１〜３ｎに入力される。
【００３３】
上記のような構成の半導体試験装置によれば、フレーム生成部によりパターン信号をＤＵＴに対応したフレーム構造に再構成することにより、メモリのインタフェースにおけるデータのフレーム（パケット）構造に容易に対応することができる。
【００３４】
また、再構築可能な論理デバイスでフレーム生成部を構成することにより、フレーム構造を容易に変更することができるので、汎用性の高い、フレキシブルな半導体試験装置を実現することができる。
【００３５】
また、多品種のデバイスを試験するためのプログラムに多大な労力と時間を消費する必要がなくなるので、試験コストを低減することができる上、新製品や特殊な用途のＩＣにも容易に対応することができる。
【００３６】
なお、本発明による半導体試験装置は、フレーム構造を持つメモリやインタフェースに対する試験のみに限られず、従来型のメモリやインタフェースに対する試験にも適用することができる。
【００３７】
また、本発明には、本発明の範囲から逸脱しない様々な変形が含まれる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態に係る、半導体試験装置の一実施例を示す構成ブロック図である。
【図２】図１におけるフレーム生成部８の詳細を示す要部構成ブロック図である。
【図３】図２におけるフレームメモリ８４内のフレーム構成の一例を示す説明図である。
【図４】従来の半導体試験装置の回路ブロック図である。
【図５】ＤＤＲ−ＳＤＲＡＭのデータ書き込みの様子を示すタイムチャートである。
【符号の説明】
【００３９】
１  パターン発生部
２  ピン選択部
５  ＤＵＴ
８  フレーム生成部
９  制御部
１０  メモリ
３１〜３ｎ  タイミング発生部
４１〜４ｎ  ドライバ
７１  第１のクロック
７２  第２のクロック
８１  コマンド発生器
８２  ＣＲＣ生成部
８３  選択回路
８４  フレームメモリ
８５  ＦＩＦＯメモリ
８６  Ｐ／Ｓ変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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