(57)【要約】【課題】電源にノイズが発生した場合でも、トランジスタが誤動作するのを抑制することが可能な表示装置を提供する。【解決手段】この表示装置は、低電圧の電位ＶＬにソースが接続される複数のトランジスタＮＴ１、ＮＴ６およびＮＴ７を含むシフトレジスタ回路４１を備え、低電圧の電位ＶＬに接続される複数のトランジスタＮＴ１、ＮＴ６およびＮＴ７は、それぞれ、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定の電位にソース／ドレインの一方が接続される複数のトランジスタを含むシフトレジスタ回路を備え、
前記所定の電位に接続される前記複数のトランジスタは、それぞれ、２つのトランジスタが直列に接続され、前記２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている、表示装置。
【請求項２】
前記シフトレジスタ回路は、第１回路部と第２回路部とを含み、
前記複数のトランジスタは、前記第１回路部に設けられる第１トランジスタと、前記第２回路部に設けられ、前記第１回路部にゲートが接続されるとともに、第１出力信号線と前記所定の電位との間に接続される第２トランジスタ、および、前記第１回路部にゲートが接続されるとともに、第２出力信号線と前記所定の電位との間に接続される第３トランジスタとを含む、請求項１に記載の表示装置。
【請求項３】
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、同一の導電型のトランジスタにより構成されている、請求項２に記載の表示装置。
【請求項４】
高電圧の電位と、低電圧の電位とをさらに備え、
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ｎチャネルトランジスタにより構成されており、
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタに接続される前記所定の電位は、前記低電圧の電位である、請求項３に記載の表示装置。
【請求項５】
前記高電圧の電位と、前記第１トランジスタとの間に接続されるｎチャネルトランジスタからなる第４トランジスタをさらに備え、
前記第４トランジスタは、１つのトランジスタにより構成されている、請求項４に記載の表示装置。
【請求項６】
高電圧の電位と、低電圧の電位とをさらに備え、
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、ｐチャネルトランジスタにより構成されており、
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタに接続される前記所定の電位は、前記高電圧の電位である、請求項３に記載の表示装置。
【請求項７】
前記低電圧の電位と、前記第１トランジスタとの間に接続されるｐチャネルトランジスタからなる第４トランジスタをさらに備え、
前記第４トランジスタは、１つのトランジスタにより構成されている、請求項６に記載の表示装置。
【請求項８】
前記第１トランジスタのソース／ドレインの一方に接続される第１容量をさらに備える、請求項２〜７のいずれか１項に記載の表示装置。
【請求項９】
前記第２トランジスタおよび前記第３トランジスタのそれぞれのソース／ドレインの一方と前記第１出力信号線とに接続される第２容量をさらに備える、請求項２〜８のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来、シフトレジスタ回路を備えた表示装置が知られている（たとえば、特許文献１参照）。上記特許文献１には、スタート信号線に接続され、負側電位に接続されているｎチャネルトランジスタを有する第１回路部と、第１回路部に接続され、負側電位に接続されているｎチャネルトランジスタを有する第２回路部とを含むシフトレジスタ回路を備える表示装置が開示されている。この表示装置では、ｎチャネルトランジスタをオフ状態にするのに、負側電位を使用している。また、負側電位に接続されているｎチャネルトランジスタの代りに、正側電位に接続されているｐチャネルトランジスタを用いたシフトレジスタ回路を備える表示装置も開示されている。
【０００３】
【特許文献１】特開２００５−１７９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の表示装置では、負側電位および正側電位には、様々な信号の影響により、ノイズが発生している。これにより、たとえば、負側電位に−ΔＶのノイズが発生した場合、ｎチャネルトランジスタのゲートとソースとの間の電圧Ｖｇｓは、＋ΔＶだけ上昇するので、ｎチャネルトランジスタが完全にオフしないという不都合がある。また、正側電位に＋ΔＶのノイズが発生した場合、ｐチャネルトランジスタのゲートとソースとの間の電圧Ｖｇｓは、−ΔＶだけ下降するので、ｐチャネルトランジスタが完全にオフしないという不都合がある。これにより、電源（正側電位または負側電位）にノイズが発生した場合に、トランジスタが誤動作するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電源にノイズが発生した場合でも、トランジスタが誤動作するのを抑制することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
この発明の一の局面による表示装置は、所定の電位にソース／ドレインの一方が接続される複数のトランジスタを含むシフトレジスタ回路を備え、所定の電位に接続される複数のトランジスタは、それぞれ、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている。
【０００７】
この一の局面による表示装置では、上記のように、所定の電位に接続される複数のトランジスタが、それぞれ、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続するように構成されていることによって、電源（正側電位または負側電位）にノイズが発生し、トランジスタのソースとドレインとの間の電位差が大きくなった場合でも、トランジスタが１つのトランジスタにより構成されている場合に比べて、トランジスタのソースとドレインとの間の抵抗が大きいので、ソースとドレインとの間に流れる電流の増加を小さくすることができる。なお、この点は後述する本願発明者による実験により確認済みである。これにより、トランジスタがオフ状態を維持できなくなるのを抑制することができる。その結果、トランジスタが誤動作するのを抑制することができる。
【０００８】
上記一の局面による表示装置において、シフトレジスタ回路は、第１回路部と第２回路部とを含み、複数のトランジスタは、第１回路部に設けられる第１トランジスタと、第２回路部に設けられ、第１回路部にゲートが接続されるとともに、第１出力信号線と所定の電位との間に接続される第２トランジスタ、および、第１回路部にゲートが接続されるとともに、第２出力信号線と所定の電位との間に接続される第３トランジスタとを含んでもよい。
【０００９】
この場合、好ましくは、第１トランジスタ、第２トランジスタおよび第３トランジスタは、同一の導電型のトランジスタにより構成されている。このように構成すれば、第１トランジスタ、第２トランジスタおよび第３トランジスタを異なる導電型のトランジスタで構成する場合と異なり、第１トランジスタの製造プロセスを簡略化することができる。
【００１０】
上記第１トランジスタ、第２トランジスタおよび第３トランジスタが同一の導電型のトランジスタにより構成されている表示装置において、好ましくは、高電圧の電位と、低電圧の電位とをさらに備え、第１トランジスタ、第２トランジスタおよび第３トランジスタは、ｎチャネルトランジスタにより構成されており、第１トランジスタ、第２トランジスタおよび第３トランジスタに接続される所定の電位は、低電圧の電位である。このように構成すれば、容易に、第１トランジスタ、第２トランジスタおよび第３トランジスタをオフ状態にする電位として低電圧の電位を用いることができる。
【００１１】
この場合、好ましくは、高電圧の電位と、第１トランジスタとの間に接続されるｎチャネルトランジスタからなる第４トランジスタをさらに備え、第４トランジスタは、１つのトランジスタにより構成されている。このように構成すれば、第４トランジスタを２つのトランジスタにより構成する場合と異なり、トランジスタの構成を簡略化することができる。なお、ｎチャネルトランジスタからなる第４トランジスタが、高電圧の電位に接続されている場合には、高電圧の電位にノイズが発生した場合にも、ゲートとソースとの間の電位Ｖｇｓの電圧の変動に起因してトランジスタが誤作動することがないので、２つのトランジスタで構成する必要がない。
【００１２】
上記第１トランジスタ、第２トランジスタおよび第３トランジスタが同一の導電型のトランジスタにより構成されている表示装置において、好ましくは、高電圧の電位と、低電圧の電位とをさらに備え、第１トランジスタ、第２トランジスタおよび第３トランジスタは、ｐチャネルトランジスタにより構成されており、第１トランジスタ、第２トランジスタおよび第３トランジスタに接続される所定の電位は、高電圧の電位である。このように構成すれば、容易に、第１トランジスタ、第２トランジスタおよび第３トランジスタをオフ状態にする電位として高電圧の電位を用いることができる。
【００１３】
この場合、好ましくは、低電圧の電位と、第１トランジスタとの間に接続されるｐチャネルトランジスタからなる第４トランジスタをさらに備え、第４トランジスタは、１つのトランジスタにより構成されている。このように構成すれば、第４トランジスタを２つのトランジスタにより構成する場合と異なり、トランジスタの構成を簡略化することができる。なお、ｐチャネルトランジスタからなる第４トランジスタが、低電圧の電位に接続されている場合には、低電圧の電位にノイズが発生した場合にも、ゲートとソースとの間の電位Ｖｇｓの電圧の変動に起因してトランジスタが誤作動することがないので、２つのトランジスタで構成する必要がない。
【００１４】
上記第１トランジスタ、第２トランジスタおよび第３トランジスタを含む表示装置において、好ましくは、第１トランジスタのソース／ドレインの一方に接続される第１容量をさらに備える。このように構成すれば、第１トランジスタのオン／オフの状態が変わっても、第１容量に蓄積された電荷により、オン／オフの状態が変わる以前の電位を保持することができる。
【００１５】
上記第１トランジスタ、第２トランジスタおよび第３トランジスタを含む表示装置において、好ましくは、第２トランジスタおよび第３トランジスタのそれぞれのソース／ドレインの一方と第１出力信号線とに接続される第２容量をさらに備える。このように構成すれば、容易に、第２容量に蓄積された電荷により、第１出力信号線の電位を上昇させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態による表示装置の平面図である。まず、図１を参照して、第１実施形態による表示装置の構成について説明する。
【００１８】
第１実施形態による表示装置は、図１に示すように、ガラス基板１上に、ゲート線（走査線）およびデータ線の交差に対応して設けられた薄膜トランジスタと、この薄膜トランジスタに対応して設けられた画素電極からなる表示部２と、プリチャージ用スイッチ３と、Ｖドライバ４と、Ｈスイッチ５と、ドライバＩＣ６とが形成されている。プリチャージ用スイッチ３と、Ｖドライバ４と、Ｈスイッチ５とは、表示部２に接続されている。また、ドライバＩＣ６は、プリチャージ用スイッチ３と、Ｖドライバ４と、Ｈスイッチ５とに接続されているとともに、外部信号が入力される。なお、プリチャージ用スイッチ３、Ｖドライバ４、Ｈスイッチ５は、低温ポリシリコンＴＦＴプロセスによりガラス基板１上に駆動に必要な回路機能を集積するシステム・オン・グラス（ＳＯＧ）技術により形成されている。これにより、半導体部品点数の削減、組立の簡便化ができ、外部回路基板も縮小でき、全体として小型・軽量化・低コスト化を実現することができる。
【００１９】
図２は、本発明の第１実施形態による表示装置のＶドライバ内部の回路図である。図３および図４は、本発明の第１実施形態による表示装置のシフトレジスタ回路の回路図である。次に、図２〜図４を参照して、第１実施形態による表示装置のＶドライバ４の構成について説明する。
【００２０】
図２に示すように、Ｖドライバ４は、Ｖドライバ４の内部に、シフトレジスタ回路部４０と、出力部５０と、入力部６０とが設けられている。なお、図２では、図面の簡略化のため、４段分のシフトレジスタ回路４１〜４４のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路が設けられている。
【００２１】
図３に示すように、１段目のシフトレジスタ回路４１は、第１回路部４１ａと第２回路部４１ｂとによって構成されている。第１回路部４１ａは、ｎチャネルトランジスタＮＴ１〜ＮＴ３と、ダイオード接続されたｎチャネルトランジスタＮＴ４と、容量Ｃ１とを含む。なお、ｎチャネルトランジスタＮＴ１は、本発明の「第１トランジスタ」の一例である。また、容量Ｃ１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタは、トランジスタと称する。
【００２２】
また、第１回路部４１ａにおいて、トランジスタＮＴ１のソースは、低電圧の電位ＶＬに接続されているとともに、ドレインは、トランジスタＮＴ２のソースに接続されている。このトランジスタＮＴ１のゲートは、クロック信号線（ＣＫＶ）に接続されている。ここで、第１実施形態では、トランジスタＮＴ１は、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている。また、トランジスタＮＴ２のドレインは、ノードＮＤ１に接続されているとともに、ゲートは、入力信号線ＩＮに接続されている。なお、入力信号線ＩＮは、図２に示す、トランジスタＮＴ６５に接続されている。ここで、第１実施形態では、容量Ｃ１の一方電極は、低電圧の電位ＶＬに接続されているとともに、トランジスタＮＴ１のソースに接続されている。また、容量Ｃ１の他方電極は、ノードＮＤ１に接続されている。
【００２３】
また、トランジスタＮＴ３のソースは、トランジスタＮＴ４を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ）に接続されている。このトランジスタＮＴ３のゲートは、入力信号線ＳＲ２に接続されている。なお、入力信号線ＳＲ２は、図２に示す、トランジスタＮＴ６２に接続されている。
【００２４】
また、トランジスタＮＴ２のドレインとＮＴ４のソースとの間には、後述するトランジスタＮＴ６１を介して、高電圧の電位ＶＨが接続されている。
【００２５】
また、第２回路部４１ｂは、ｎチャネルトランジスタＮＴ５〜ＮＴ８と、ダイオード接続されたｎチャネルトランジスタＮＴ９と、容量Ｃ２およびＣ３とを含む。なお、ｎチャネルトランジスタＮＴ６およびＮＴ７は、それぞれ、本発明の「第２トランジスタ」および「第３トランジスタ」の一例である。また、容量Ｃ２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタは、トランジスタと称する。
【００２６】
第２回路部４１ｂにおいて、トランジスタＮＴ５のソースは、ノードＮＤ３に接続されているとともに、ドレインは、ブートストラップ信号線（ＶＢＰ１）に接続されている。このトランジスタＮＴ５のゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＬに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ６のゲートは、第１回路部４１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ７のソースは、低電圧の電位ＶＬに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ７のゲートは、第１回路部４１ａのノードＮＤ１に接続されている。ここで、第１実施形態では、ソースが低電圧の電位ＶＬに接続されているトランジスタＮＴ６およびＮＴ７は、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている。
【００２７】
このように、第１実施形態では、１段目のシフトレジスタ回路４１に設けられたトランジスタＮＴ１〜ＮＴ９は、すべてｎチャネルトランジスタ（電界効果型トランジスタ）により構成されている。
【００２８】
また、第１実施形態では、容量Ｃ２の一方電極は、トランジスタＮＴ７のドレインと出力信号線Ｓ  Ｒｏｕｔ１に接続されるとともに、他方電極は、トランジスタＮＴ６のドレインに接続されている。なお、出力信号線Ｓ  Ｒｏｕｔ１は、本発明の「第１出力信号線」の一例である。
【００２９】
また、トランジスタＮＴ８のソースは、トランジスタＮＴ９を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ）に接続されている。このトランジスタＮＴ８のゲートは、第１回路部４１ａの入力信号線ＩＮに接続されている。また、トランジスタＮＴ８のゲートとソースとの間には、容量Ｃ３が接続されている。
【００３０】
また、ノードＮＤ３には、シフトレジスタ回路４１の出力信号線（ＳＲ１）が接続されている。なお、出力信号線（ＳＲ１）は、本発明の「第２出力信号線」の一例である。また、出力信号線（ＳＲ１）は、シフトレジスタ回路４１の後段に位置するシフトレジスタ回路部４２の入力信号線ＩＮとして機能する。
【００３１】
また、シフトレジスタ回路部４２は、第１回路部４２ａと第２回路部４２ｂとによって構成されている。第１回路部４２ａは、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１０３と、ダイオード接続されたｎチャネルトランジスタＮＴ１０４と、容量Ｃ１１とを含む。なお、ｎチャネルトランジスタＮＴ１０１は、本発明の「第１トランジスタ」の一例である。また、容量Ｃ１は、本発明の「第１容量」の一例である。
【００３２】
また、第１回路部４２ａの接続は、上記第１回路部４１ａの接続と同様であるが、トランジスタＮＴ１０１のゲートとトランジスタＮＴ１０３のドレインが、クロック信号線（ＣＫＶ）の反転信号であるクロック信号線（ＸＣＫＶ）に接続されている点が異なる。
【００３３】
また、第２回路部４２ｂは、ｎチャネルトランジスタＮＴ１０５〜ＮＴ１０８と、ダイオード接続されたｎチャネルトランジスタＮＴ１０９と、容量Ｃ１２およびＣ１３とを含む。なお、ｎチャネルトランジスタＮＴ１０６およびＮＴ１０７は、それぞれ、本発明の「第２トランジスタ」および「第３トランジスタ」の一例である。また、容量Ｃ１２は、本発明の「第２容量」の一例である。
【００３４】
また、第２回路部４２ｂの接続は、上記第２回路部４１ｂの接続と同様であるが、トランジスタＮＴ１０８のドレインが、クロック信号線（ＣＫＶ）の反転信号であるクロック信号線（ＸＣＫＶ）に接続されている点と、トランジスタＮＴ１０５のドレインが、ブートストラップ信号線（ＶＢＰ１）よりも位相がＣＫＶおよびＸＣＫＶの半周期分ずれているブートストラップ信号線（ＶＢＰ２）に接続されている点とが異なる。
【００３５】
また、図４に示すように、シフトレジスタ回路４３および４４は、それぞれ、上記シフトレジスタ回路４１および４２と、同様の構成である。
【００３６】
また、図２に示すように、出力部５０は、４段の出力回路５１〜５４を含んでいる。出力回路５１は、ｎチャネルトランジスタＮＴ５１〜ＮＴ５５と、容量Ｃ５１とから構成されている。トランジスタＮＴ５１のソースは低電圧の電位ＶＬに接続されているとともに、ドレインはＮＴ５４のソースに接続されている。このトランジスタＮＴ５１のゲートは、容量Ｃ５１に接続されている。また、トランジスタＮＴ５２のソースは、低電圧の電位ＶＬに接続されているとともに、ドレインは、容量Ｃ５１に接続されている。このトランジスタＮＴ５２のゲートは、ゲート線１に接続されている。また、トランジスタＮＴ５３のソースは、トランジスタＮＴ５２のドレインに接続されている。また、トランジスタＮＴ５３のドレインとゲートとは、ダイオード接続されているとともに、イネーブル信号線（ＸＶＥＮＢ）に接続されている。また、トランジスタＮＴ５４のソースは、トランジスタＮＴ５１のドレインに接続されているとともに、ドレインは、トランジスタ５５のソースに接続されている。このトランジスタＮＴ５４のゲートは、シフトレジスタ回路４１の出力信号線Ｓ  Ｒｏｕｔ１（図３参照）に接続されている。また、トランジスタＮＴ５５のソースは、トランジスタ５４のドレインに接続されているとともに、ドレインは、イネーブル信号線（ＶＥＮＢ）に接続されている。このトランジスタＮＴ５２のゲートは、前段のシフトレジスタ回路の出力信号線に接続されている。
【００３７】
なお、出力回路５２〜５４の構成は、上記出力回路５１の構成と同様である。
【００３８】
また、図２に示すように、シフトレジスタ回路４１に入力する入力部６０は、ｎチャネルトランジスタＮＴ６１〜ＮＴ６５により構成されている。トランジスタＮＴ６１のソースは、シフトレジスタ回路４１のノードＮＤ１に接続されているとともに、ドレインは、高電圧の電位ＶＨに接続されている。このトランジスタＮＴ６１のゲートは、スタート信号線（ＳＴＶ）に接続されている。トランジスタＮＴ６２のソースは、シフトレジスタ回路４１のトランジスタＮＴ３のゲートに接続されているとともに、ドレインは、前段のシフトレジスタ回路の出力信号線に接続されている。このトランジスタＮＴ６２のゲートは、スキャン方向切替信号線（ＸＣＳＶ）に接続されている。トランジスタＮＴ６３のソースは、シフトレジスタ回路４１のトランジスタＮＴ３のゲートに接続されているとともに、ドレインは、シフトレジスタ回路４１の出力信号線ＳＲ１に接続されている。このトランジスタＮＴ６３のゲートは、スキャン方向切替信号線（ＣＳＶ）に接続されている。トランジスタＮＴ６４のソースは、後段のシフトレジスタ回路の入力を制御するトランジスタＮＴ１６４に接続されているとともに、ドレインは、図示しない前段のシフトレジスタ回路の入力を制御するトランジスタに接続されている。このトランジスタＮＴ６４のゲートは、スキャン方向切替信号線（ＸＣＳＶ）に接続されている。トランジスタＮＴ６５のソースは、後段のシフトレジスタ回路４２の入力を制御するトランジスタＮＴ１６５に接続されているとともに、ドレインは、図示しない前段のシフトレジスタ回路の入力を制御するトランジスタに接続されている。このトランジスタＮＴ６５のゲートは、スキャン方向切替信号線（ＣＳＶ）に接続されている。
【００３９】
なお、シフトレジスタ回路４２〜４４の入力を制御する入力部６０の構成は、シフトレジスタ回路４１の入力を制御する入力部６０の構成と同様である。
【００４０】
図５は、本発明の第１実施形態のＶドライバの動作を説明するための波形図である。次に、図２〜図５を参照して、本発明の第１実施形態によるＶドライバ４の動作について説明する。
【００４１】
ここでは、Ｖドライバ４の走査方向が順方向である場合について説明する。つまり、スキャン方向切替信号線（ＣＳＶ）の電位をＨレベルに設定した場合について説明する。これにより、スキャン方向切替信号線（ＣＳＶ）がゲートに接続されるトランジスタＮＴ６５、ＮＴ１６５、ＮＴ２６５、ＮＴ３６５、ＮＴ６３、ＮＴ１６３、ＮＴ２６３およびＮＴ３６３がオン状態になる。また、スキャン方向切替信号線（ＸＣＳＶ）がゲートに接続されるトランジスタＮＴ６４、ＮＴ１６４、ＮＴ２６４、ＮＴ３６４、ＮＴ６２、ＮＴ１６２、ＮＴ２６２およびＮＴ３６２がオフ状態になる。
【００４２】
まず、初期状態では、シフトレジスタ回路４１〜４４のノードＮＤ１、ＮＤ１１、ＮＤ２１およびＮＤ３１の電位は、ＨレベルとＬレベルとの間の不安定な電位となっている。この状態において、スタート信号線（ＳＴＶ）の信号が、リセットトランジスタとしての機能を有するトランジスタＮＴ６１、ＮＴ１６１、ＮＴ２６１およびＮＴ３６１に入力される。これにより、トランジスタＮＴ６１、ＮＴ１６１、ＮＴ２６１およびＮＴ３６１がオン状態となり、トランジスタＮＴ６１、ＮＴ１６１、ＮＴ２６１およびＮＴ３６１を介してＨレベルの電位（ＶＨ）が、ノードＮＤ１、ＮＤ１１、ＮＤ２１およびＮＤ３１に供給される。これにより、トランジスタＮＴ６、ＮＴ１０６、ＮＴ２０６およびＮＴ３０６と、ＮＴ７、ＮＴ１０７、ＮＴ２０７およびＮＴ３０７がオン状態となることにより、ノードＮＤ７、ＮＤ１７、ＮＤ２７およびＮＤ３７の電位がＬレベルの電位になる。
【００４３】
次に、ａの時点において、ノードＮＤ４にＨレベルの電位が供給される。これにより、トランジスタＮＴ２およびＮＴ８がオン状態となる。このとき、クロック信号線（ＣＫＶ）の電位は、ＬレベルであるのでトランジスタＮＴ１およびＮＴ９は、オフ状態である。その結果、ノードＮＤ１は、容量Ｃ１により、初期状態のＨレベルの電位を維持するとともに、ノードＮＤ６およびＮＤ７は、初期状態のＬレベルの電位を維持する。
【００４４】
次に、ｂの時点において、クロック信号線（ＣＫＶ）の電位がＨレベルに立ち上げられると、トランジスタＮＴ１およびＮＴ９のゲートにＨレベルの電位が入力されるので、トランジスタＮＴ１およびＮＴ９は、オン状態となる。これにより、ノードＮＤ１の電位がＬレベルとなる。その結果、トランジスタＮＴ６およびＮＴ７がオフ状態となる。同時に、ノードＮＤ７には、トランジスタＮＴ９を介して、クロック信号線（ＣＫＶ）のＨレベルの電位が供給される。また、トランジスタＮＴ５がオン状態になることにより、ノードＮＤ６には、ブートストラップ信号線（ＶＢＰ１）のＬレベルの電位が供給される。このとき、容量Ｃ２の両端には、ノードＮＤ７のＨレベルの電位と、ノードＮＤ６のＬレベルの電位が供給される。
【００４５】
次に、ｃの時点において、ブートストラップ信号線（ＶＢＰ１）の電位がＨレベルに立ち上げられる。これにより、トランジスタＮＴ５は、オン状態となり、ノードＮＤ６の電位は、Ｈレベルに上昇する。これにともなって、容量Ｃ２は、両端の電位差をＶＨ−ＶＬのままに保持しようとするので、容量Ｃ２に接続されるノードＮＤ７の電位は、ＶＨ＋ＶＨ−ＶＬへ変化する（ブートストラップ効果）。このように、トランジスタＮＴ５のゲートに接続されているノードＮＤ７の電位がＨレベルの電位（ＶＨ）よりも十分に高い電位に変化する。これにより、トランジスタＮＴ５は、オン状態を継続する。
【００４６】
この後、ノードＮＤ６は、トランジスタＮＴ１６４を介して、後段のシフトレジスタ回路４２の入力部であるノードＮＤ１４に信号を転送する。図５では、この様子が、破線枠と矢印とで示されている。なお、後段のシフトレジスタ回路４２は、前段のシフトレジスタ回路４１とは異なり、クロック信号線（ＸＣＫＶ）とブートストラップ信号線（ＶＢＰ２）とに接続されている。
【００４７】
また、後段のシフトレジスタ回路４２は、前段のシフトレジスタ回路４１と同様に動作し、ノードＮＤ１７から信号が出力される。また、ノードＮＤ１６からは、シフトレジスタ回路４３の入力信号が出力されるとともに、シフトレジスタ回路４１への第２信号として、シフトレジスタ回路４１のノードＮＤ５に入力される。図５では、この様子が、破線枠と矢印とで示されている。
【００４８】
ノードＮＤ５に第２信号としてＨレベルの電位が供給されると、トランジスタＮＴ３がオン状態となる。このとき、クロック信号線（ＣＫＶ）の電位は、Ｌレベルのであるので、トランジスタＮＴ４は、オフ状態である。
【００４９】
次に、ｄの時点において、ブートストラップ信号線（ＶＢＰ１）の電位が、Ｌレベルに立ち下げらると、トランジスタＮＴ５を介して、ノードＮＤ６の電位は、Ｌレベルになる。このとき、容量Ｃ２によって、ノードＮＤ７は、ブートストラップ効果で上昇した電位の分だけ電位が降下する。
【００５０】
次に、ｅの時点において、クロック信号線（ＣＫＶ）の電位がＨレベルに立ち上げられると、トランジスタＮＴ３を介して、トランジスタＮＴ４がオン状態となり、ノードＮＤ１の電位は、Ｈレベルに上昇する。これにより、トランジスタＮＴ６およびＮＴ７は、オン状態となるので、ノードＮＤ７の電位は、Ｌレベルに降下する。
【００５１】
最後に、ノードＮＤ５の電位がＬレベルに下降することにより、トランジスタＮＴ３およびＮＴ４がオフ状態となる。また、ノードＮＤ１の電位は、容量Ｃ１によってＨレベルを保持することにより、シフトレジスタ回路４１は、動作前の初期状態に戻る。
【００５２】
これらの動作をシフトレジスタ回路４１〜４４において繰り返すことにより、クロック信号に同期して、信号をシフトしていくことが可能となる。なお、図５に示すように、奇数段のシフトレジスタ回路４１および４３と、偶数段のシフトレジスタ回路４２および４４とは、同一の構成である。また、奇数段のシフトレジスタ回路４１および４３と、偶数段のシフトレジスタ回路４２および４４との違いは、クロック信号線（ＣＫＶ）がクロック信号線（ＸＣＫＶ）に変わり、ブートストラップ信号線（ＶＢＰ１）がブートストラップ信号線（ＶＢＰ２）に変わることである。
【００５３】
また、シフトレジスタ回路４１のノードＮＤ７は、出力部５０のトランジスタＮＴ１５５と、トランジスタＮＴ５４とに接続されており、出力信号は、イネーブル信号線（ＶＥＮＢ）とノードＮＤ７の論理和をとることにより、ゲート線１に出力される。シフトレジスタ回路４２〜４４についても同様に、出力信号がゲート線２〜４に出力される。
【００５４】
第１実施形態では、上記のように、低電圧の電位ＶＬに接続されるトランジスタＮＴ１、ＮＴ６、ＮＴ７、ＮＴ１０１、ＮＴ１０６、ＮＴ１０７、ＮＴ２０１、ＮＴ２０６、ＮＴ２０７、ＮＴ３０１、ＮＴ３０６およびＮＴ３０７が、それぞれ、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続するように構成されていることによって、低電圧の電位ＶＬにノイズが発生し、トランジスタのソースとドレインとの間の電位差が大きくなった場合でも、トランジスタが１つのトランジスタにより構成されている場合に比べて、トランジスタのソースとドレインとの間の抵抗が大きいので、ソースとドレインとの間に流れる電流の増加を小さくすることができる。これにより、トランジスタがオフ状態を維持できなくなるのを抑制することができる。その結果、トランジスタが誤動作するのを抑制することができる。
【００５５】
また、第１実施形態では、上記のように、トランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）、ＮＴ６（ＮＴ１０６、ＮＴ２０６、ＮＴ３０６）およびＮＴ７（ＮＴ１０７、ＮＴ２０７、ＮＴ３０７）を、同一の導電型のｎチャネルトランジスタにより構成することによって、トランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）、ＮＴ６（ＮＴ１０６、ＮＴ２０６、ＮＴ３０６）およびＮＴ７（ＮＴ１０７、ＮＴ２０７、ＮＴ３０７）を異なる導電型のトランジスタで構成する場合と異なり、トランジスタの製造プロセスを簡略化することができる。
【００５６】
また、第１実施形態では、上記のように、高電圧の電位ＶＨと、低電圧の電位ＶＬとを備え、トランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）、ＮＴ６（ＮＴ１０６、ＮＴ２０６、ＮＴ３０６）およびＮＴ７（ＮＴ１０７、ＮＴ２０７、ＮＴ３０７）に接続される電位を、低電圧の電位ＶＬにすることによって、容易に、トランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）、ＮＴ６（ＮＴ１０６、ＮＴ２０６、ＮＴ３０６）およびＮＴ７（ＮＴ１０７、ＮＴ２０７、ＮＴ３０７）をオフ状態にする電位として低電圧の電位を用いることができる。
【００５７】
また、第１実施形態では、上記のように、高電圧の電位ＶＨと、ｎチャネルトランジスタからなるトランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）との間に接続されるトランジスタＮＴ６１（ＮＴ１６１、ＮＴ２６１、ＮＴ３６１）を備え、トランジスタＮＴ６１（ＮＴ１６１、ＮＴ２６１、ＮＴ３６１）を、１つのトランジスタにより構成することによって、トランジスタＮＴ６１（ＮＴ１６１、ＮＴ２６１、ＮＴ３６１）を２つのトランジスタにより構成する場合と異なり、トランジスタの構成を簡略化することができる。なお、ｎチャネルトランジスタからなるトランジスタＮＴ６１（ＮＴ１６１、ＮＴ２６１、ＮＴ３６１）が、高電圧の電位に接続されている場合には、高電圧の電位にノイズが発生した場合にも、ゲートとソースとの間の電位Ｖｇｓの電圧の変動に起因してトランジスタが誤作動することがないので、２つのトランジスタで構成する必要がない。
【００５８】
また、第１実施形態では、上記のように、トランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）のソースに接続される容量Ｃ１（Ｃ１１、Ｃ２１、Ｃ３１）を備えることによって、トランジスタＮＴ１（ＮＴ１０１、ＮＴ２０１、ＮＴ３０１）のオン／オフの状態が変わっても、容量Ｃ１（Ｃ１１、Ｃ２１、Ｃ３１）に蓄積された電荷により、オン／オフの状態が変わる以前の電位を保持することができる。
【００５９】
また、第１実施形態では、上記のように、ＮＴ６（ＮＴ１０６、ＮＴ２０６、ＮＴ３０６）およびトランジスタＮＴ７（ＮＴ１０７、ＮＴ２０７、ＮＴ３０７）のそれぞれのソースと出力信号線Ｓ  Ｒｏｕｔ１（Ｓ  Ｒｏｕｔ２、Ｓ  Ｒｏｕｔ３、Ｓ  Ｒｏｕｔ４）とに接続される容量Ｃ２を備えることによって、容量Ｃ２により、容量Ｃ２に接続される出力信号線Ｓ  Ｒｏｕｔ１（Ｓ  Ｒｏｕｔ２、Ｓ  Ｒｏｕｔ３、Ｓ  Ｒｏｕｔ４）の電位を引き上げることができる（ブートストラップ効果）。
【００６０】
（実験）
図６は、ゲートの数が１つ（シングルゲート）のトランジスタにおける、ゲート／ソース間の電圧Ｖｇｓと、ドレイン／ソース間に流れる電流Ｉｄｓとの関係を表す図である。図７は、２つのトランジスタにより構成されるゲートの数が２つ（ダブルゲート）のトランジスタにおける、ゲート／ソース間の電圧Ｖｇｓと、ドレイン／ソース間に流れる電流Ｉｄｓとの関係を表す図である。図６および図７を参照して、ドレイン／ソース間の電圧Ｖｄｓを変化させた場合の、ゲート／ソース間の電圧Ｖｇｓと、ドレイン／ソース間に流れる電流Ｉｄｓとの変化を計測した実験について説明する。
【００６１】
図６に示すように、シングルゲートの場合、ドレイン／ソース間の電圧Ｖｄｓを約０．１Ｖ、約５．１Ｖ、約１０．１Ｖ、約１５．１Ｖ、約２０．１Ｖおよび約２５．１Ｖに変化させた場合、たとえば、ゲート／ソース間の電圧Ｖｇｓが０．５Ｖのときに、ドレイン／ソース間に流れる電流Ｉｄｓは、約１．１×１０−９から、約８．０×１０−７に、変化していることが確認された。
【００６２】
また、図７に示すように、ダブルゲートの場合、ドレイン／ソース間の電圧Ｖｄｓを約０．１Ｖ、約５．１Ｖ、約１０．１Ｖ、約１５．１Ｖ、約２０．１Ｖおよび約２５．１Ｖに変化させた場合、たとえば、ゲート／ソース間の電圧Ｖｇｓが０．５Ｖのときにドレイン／ソース間に流れる電流Ｉｄｓは、約８．０×１０−１０から、約６．０×１０−９に、変化していることが確認された。これにより、ドレイン／ソース間の電圧Ｖｄｓが変化しても、ダブルゲートのトランジスタでは、シングルゲートのトランジスタに比べて、ドレイン／ソース間に流れる電流Ｉｄｓの変化が小さいので、ダブルゲートのトランジスタは、シングルゲートのトランジスタに比べて、誤動作しにくいことが判明した。
【００６３】
（第２実施形態）
図８および図９は、本発明の第２実施形態による表示装置のシフトレジスタ回路の回路図である。次に、図８および図９を参照して、この第２実施形態では、上記第１実施形態と異なり、ｐチャネルトランジスタを用いたシフトレジスタ回路４５〜４８について説明する。
【００６４】
図８および図９に示すシフトレジスタ回路４５〜４８の構成は、上記第１実施形態によるシフトレジスタ回路４１〜４４において、ｎチャネルトランジスタをｐチャネルトランジスタに置き換えたものである。なお、図２に示す、Ｖドライバ４の構成においても、ｎチャネルトランジスタをｐチャネルトランジスタに置き換えた構成となる。ここで、第２実施形態では、ｐチャネルトランジスタＰＴ１（ＰＴ１０１、ＰＴ２０１、ＰＴ３０１）、ｐチャネルトランジスタＰＴ６（ＰＴ１０６、ＰＴ２０６、ＰＴ３０６）およびｐチャネルトランジスタＰＴ７（ＰＴ１０７、ＰＴ２０７、ＰＴ３０７）は、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続するように構成されているとともに、高電圧の電位ＶＨに接続されている。また、第２実施形態では、低電圧の電位ＶＬと、ｐチャネルトランジスタＰＴ１（ＰＴ１０１、ＰＴ２０１、ＰＴ３０１）との間に接続されるトランジスタＰＴ６１（ＰＴ１６１、ＰＴ２６１、ＰＴ３６１）を備え、トランジスタＰＴ６１（ＰＴ１６１、ＰＴ２６１、ＰＴ３６１）は、１つのトランジスタにより構成されている。
【００６５】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００６６】
第２実施形態では、上記のように、チャネルトランジスタからなるトランジスタＰＴ１（ＰＴ１０１、ＰＴ２０１、ＰＴ３０１）、トランジスタＰＴ６（ＰＴ１０６、ＰＴ２０６、ＰＴ３０６）およびトランジスタＰＴ７（ＰＴ１０７、ＰＴ２０７、ＰＴ３０７）は、高電圧の電位ＶＨに接続されていることによって、容易に、トランジスタＰＴ１（ＰＴ１０１、ＰＴ２０１、ＰＴ３０１）、トランジスタＰＴ６（ＰＴ１０６、ＰＴ２０６、ＰＴ３０６）およびトランジスタＰＴ７（ＰＴ１０７、ＰＴ２０７、ＰＴ３０７）をオフ状態にする電位として高電圧の電位ＶＨを用いることができる。
【００６７】
また、第２実施形態では、上記のように、低電圧の電位ＶＬと、ｐチャネルトランジスタからなるＰＴ１（ＰＴ１０１、ＰＴ２０１、ＰＴ３０１）との間に接続されるトランジスタＰＴ６１（ＰＴ１６１、ＰＴ２６１、ＰＴ３６１）を備え、トランジスタＰＴ６１（ＰＴ１６１、ＰＴ２６１、ＰＴ３６１）は、１つのトランジスタにより構成することによって、トランジスタＰＴ６１（ＰＴ１６１、ＰＴ２６１、ＰＴ３６１）を２つのトランジスタにより構成する場合と異なり、トランジスタの構成を簡略化することができる。なお、ｐチャネルトランジスタからなるトランジスタＰＴ６１（ＰＴ１６１、ＰＴ２６１、ＰＴ３６１）が、低電圧の電位に接続されている場合には、低電圧の電位にノイズが発生した場合にも、ゲートとソースとの間の電位Ｖｇｓの電圧の変動に起因してトランジスタが誤作動することがないので、２つのトランジスタで構成する必要がない。
【００６８】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００６９】
（第３実施形態）
図１０は、本発明の第３実施形態による表示装置のシフトレジスタ回路の回路図である。次に、図１０を参照して、この第２実施形態では、上記第１実施形態と異なり、第１回路部４１ａおよび第２回路部４２ａが設けられないシフトレジスタ回路７１および７２について説明する。
【００７０】
第３実施形態によるシフトレジスタ回路７１は、図１０に示すように、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０７と、容量Ｃ５０１とを含む。
【００７１】
トランジスタＮＴ５０１のソース／ドレインの一方は、後段のシフトレジスタ回路７２に接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ５０１のゲートに接続されている。これにより、トランジスタＮＴ５０１は、ダイオード接続されている。また、トランジスタＮＴ５０２のソース／ドレインの一方は、出力信号線ＳＲ１に接続されているとともに、ソース／ドレインの他方は、トランジスタＮＴ５０２のゲートに接続されている。これにより、トランジスタＮＴ５０２は、ダイオード接続されている。
【００７２】
また、トランジスタＮＴ５０３のソース／ドレインの一方は、トランジスタＮＴ５０１およびＮＴ５０２のソース／ドレインの他方に接続されているとともに、ソース／ドレインの他方は、クロック信号線（ＣＫＶ）に接続されている。このトランジスタＮＴ５０３のゲートは、トランジスタＮＴ５０４のソース／ドレインの一方に接続されている。また、トランジスタＮＴ５０３のソース／ドレインの一方と、ゲートとの間には、容量Ｃ５０１が接続されている。なお、トランジスタＮＴ５０３のゲートと、容量Ｃ５０１の一方電極は、出力信号線Ｓ  Ｒｏｕｔ１に接続されている。また、トランジスタＮＴ５０４のソース／ドレインの一方には、トランジスタＮＴ５０３のゲートが接続されているとともに、ソース／ドレインの他方には、入力信号線ＩＮが接続されている。このトランジスタＮＴ５０４のゲートには、高電圧の電位ＶＨが接続されている。
【００７３】
ここで、第３実施形態では、トランジスタＮＴ５０５は、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている。また、トランジスタＮＴ５０５のソースは、低電圧の電位ＶＬに接続されているとともに、ドレインは、後段のシフトレジスタ回路７２に接続されている。このトランジスタＮＴ５０５のゲートは、入力信号線ＩＮに接続されている。また、第３実施形態では、トランジスタＮＴ５０６は、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている。また、トランジスタＮＴ５０６のソースは、低電圧の電位ＶＬに接続されているとともに、ドレインは、入力信号線ＩＮに接続されている。このトランジスタＮＴ５０６のゲートは、信号線ＳＲ２に接続されている。
【００７４】
また、トランジスタＮＴ５０７のソース／ドレインの一方は、ＲＥＳＥＴ信号線に接続されているとともに、ソース／ドレインの他方は、信号線ＳＲ２に接続されている。このトランジスタＮＴ５０７のゲートは、ＲＥＳＥＴ信号線に接続されている。
【００７５】
次に、図１０を参照して、本発明の第３実施形態によるシフトレジスタ回路７１および７２の動作について説明する。
【００７６】
まず、トランジスタＮＴ５０４のゲートには、高電圧の電位ＶＨが印加されているので、オン状態となり、出力信号線Ｓ  Ｒｏｕｔ１には入力信号線ＩＮの電位がそのまま出力される。これにより、出力信号線Ｓ  Ｒｏｕｔ１の電位は、Ｈレベルの電位となる。
【００７７】
次に、クロック信号線（ＣＫＶ）の電位がＨレベルに立ち上げられる。これにより、トランジスタＮＴ５０２は、オン状態となる。また、容量Ｃ５０１により、出力信号線Ｓ  Ｒｏｕｔ１の電位は、ブートストラップされて、ＶＨ＋αに持ち上げられる。このとき、トランジスタＮＴ５０４のゲートの電位は、ＶＨであるので、トランジスタＮＴ５０４は、オフ状態となる。
【００７８】
次に、ノードＮＤ５０１の電位（クロック信号線（ＣＫＶ）の信号）は、トランジスタＮＴ５０１を介して、後段のシフトレジスタ回路７２にシフトされる。
【００７９】
なお、トランジスタＮＴ５０６は、後段のトランジスタＮＴ６０２の出力に基づいて、出力信号線Ｓ  Ｒｏｕｔ１をリセットする機能を有する。また、トランジスタＮＴ５０５は、後段のトランジスタＮＴ６０６をオフ状態にセットする機能を有する。
【００８０】
第３実施形態では、上記のように、低電圧の電位ＶＬに接続されるトランジスタＮＴ５０５、ＮＴ５０６、ＮＴ６０５、および、ＮＴ６０６が、それぞれ、２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続するように構成されていることによって、低電圧の電位ＶＬにノイズが発生し、トランジスタのソースとドレインとの間の電位差が大きくなった場合でも、トランジスタが１つのトランジスタにより構成されている場合に比べて、トランジスタのソースとドレインとの間の抵抗が大きいので、ソースとドレインとの間に流れる電流の増加を小さくすることができる。これにより、トランジスタがオフ状態を維持できなくなるのを抑制することができる。その結果、トランジスタが誤動作するのを抑制することができる。
【００８１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８２】
たとえば、上記第１および第３実施形態では、低電圧の電位ＶＬに接続されるｎチャネルトランジスタの全てを２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている例を示したが、本発明はこれに限らず、低電圧の電位ＶＬに接続されるｎチャネルトランジスタのうち、一部分を２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成してもよい。
【００８３】
また、上記第２実施形態では、高電圧の電位ＶＨに接続されるｐチャネルトランジスタの全てを２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成されている例を示したが、本発明はこれに限らず、高電圧の電位ＶＨに接続されるｐチャネルトランジスタのうち、一部分を２つのトランジスタが直列に接続され、２つのトランジスタのゲート電極が互いに電気的に接続されるように構成してもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施形態による表示装置の平面図である。
【図２】本発明の第１実施形態による表示装置のＶドライバ内部の回路図である。
【図３】本発明の第１実施形態による表示装置のＶドライバ内部の回路図である。
【図４】本発明の第１実施形態による表示装置のシフトレジスタ回路の回路図である。
【図５】本発明の第１実施形態のＶドライバの動作を説明するための波形図である。
【図６】ゲートの数が１つ（シングルゲート）のトランジスタにおける、ゲート／ソース間の電圧Ｖｇｓと、ドレイン／ソース間に流れる電流Ｉｄｓとの関係を表す図である。
【図７】２つのトランジスタにより構成されるゲートの数が２つ（ダブルゲート）のトランジスタにおける、ゲート／ソース間の電圧Ｖｇｓと、ドレイン／ソース間に流れる電流Ｉｄｓとの関係を表す図である。
【図８】本発明の第２実施形態による表示装置のシフトレジスタ回路の回路図である。
【図９】本発明の第２実施形態による表示装置のシフトレジスタ回路の回路図である。
【図１０】本発明の第３実施形態による表示装置のシフトレジスタ回路の回路図である。
【符号の説明】
【００８５】
４１、４２、４３、４４、４５、４６、４７、４８、７１、７２  シフトレジスタ回路
４１ａ、４２ａ、４３ａ、４４ａ、４５ａ、４６ａ、４７ａ、４８ａ  第１回路部
４１ｂ、４２ｂ、４３ｂ、４４ｂ、４５ｂ、４６ｂ、４７ｂ、４８ｂ  第２回路部
ＮＴ１、ＮＴ１０１、ＮＴ２０１、ＮＴ３０１、ＰＴ１、ＰＴ１０１、ＰＴ２０１、ＰＴ３０１  トランジスタ（第１トランジスタ）
ＮＴ６、ＮＴ１０６、ＮＴ２０６、ＮＴ３０６、ＰＴ６、ＰＴ１０６、ＰＴ２０６、ＰＴ３０６  トランジスタ（第２トランジスタ）
ＮＴ７、ＮＴ１０７、ＮＴ２０７、ＮＴ３０７、ＰＴ７、ＰＴ１０７、ＰＴ２０７、ＰＴ３０７  トランジスタ（第３トランジスタ）
ＮＴ６１、ＮＴ１６１、ＮＴ２６１、ＮＴ３６１、ＰＴ６１、ＰＴ１６１、ＰＴ２６１、ＰＴ３６１  トランジスタ（第４トランジスタ）
Ｃ１、Ｃ１１、Ｃ２１、Ｃ３１  容量（第１容量）
Ｃ２、Ｃ１２、Ｃ２２、Ｃ３２  容量（第２容量）
【図１】
2009069187.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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