(57)【要約】【課題】簡単な構造で加工が容易な低インダクタンスのビアホールを有した半導体ＩＣ実装基板を提供する。【解決手段】半導体ＩＣ実装基板１はビアホール３，４を基板本体２に設けた構造を成す。基板本体２の裏面２４ｂに、パッド５，６と電源供給ライン５１とグランドライン６１とが設けられ、二端子コンデンサ２１０がパッド５，６に接続されている。ビアホール３，４は撚り対線形状を成し、基板本体２の表面２１ａから裏面２４ｂに貫通している。ビアホール３，４の上端部３１ａ，４１ａは基板本体２の表面２１ａに露出し、半導体ＩＣ２００の電源端子２０１，グランド端子２０２を接続することができる。また、下端部３４ｂ，４４ｂはパッド５，６に接続されている。ビアホール３（４）は、各層２１〜２４で傾斜する４個のビアホール部３１〜３４（４１〜４４）で構成され、基板本体２の積層方向に螺旋状を成す。【選択図】図１
2009152241.tif 000002
【特許請求の範囲】
【請求項１】
表面に半導体ＩＣが実装可能な基板本体と、この基板本体の表面から裏面に向けて貫通する少なくとも１対のビアホールとを備える半導体ＩＣ実装基板であって、
上記１対のビアホールを、撚り対線形状に形成した、
ことを特徴とする半導体ＩＣ実装基板。
【請求項２】
請求項１に記載の半導体ＩＣ実装基板において、
上記基板本体を、ｎ（ｎは自然数）層の多層構造にし、
それぞれが各層を厚さ方向に斜めに貫通するｎ個のビアホール部を、各層の境界で連結することにより、積層方向に螺旋状を成す上記１対のビアホールの一方のビアホールを形成し、
それぞれが同一層の上記一方のビアホールの各ビアホール部に対してねじれの位置を成し且つ各層を厚さ方向に斜めに貫通するｎ個のビアホール部を、各層の境界で連結することにより、上記一方のビアホールと同方向の螺旋状を成す上記他方のビアホールを形成した、
ことを特徴とする半導体ＩＣ実装基板。
【請求項３】
請求項２に記載の半導体ＩＣ実装基板において、
上記各ビアホール部の各層に対する傾斜角を、４５°に設定した、
ことを特徴とする半導体ＩＣ実装基板。
【請求項４】
請求項１に記載の半導体ＩＣ実装基板において、
上記基板本体を、ｎ（ｎは自然数）層の多層構造にし、
それぞれが各層を垂直に貫通するｎ個のビアホール部を、各層の境界に形成した線状の導体パターンで連結することにより、積層方向に螺旋状を成す上記１対のビアホールの一方のビアホールを形成し、
それぞれが各層を垂直に貫通するｎ個のビアホール部を、各層の境界に形成した線状の導体パターンで連結することにより、上記一方のビアホールと同方向の螺旋状を成す上記他方のビアホールを形成した、
ことを特徴とする半導体ＩＣ実装基板。
【請求項５】
請求項１ないし請求項４のいずれかに記載の半導体ＩＣ実装基板において、
半導体ＩＣの電源端子を、上記１対のビアホールの一方のビアホールの一方端に接続すると共に、グランド端子を、他方のビアホールの一方端に接続し、
直流電源と二端子コンデンサの一方端とを、上記１対のビアホールの一方のビアホールの他方端に接続すると共に、グランドと上記二端子コンデンサの他方端とを、他方のビアホールの他方端に接続した、
ことを特徴とする半導体ＩＣ実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、低インダクタンスのビアホールを有した半導体ＩＣ実装基板に関するものである。
【背景技術】
【０００２】
図９は、従来の半導体ＩＣ実装基板を示す断面図である。
この種の半導体ＩＣ（Integrated Circuit）実装基板としては、図９に示すように、同軸ビアホール１１０を基板本体１０１に有した半導体ＩＣ実装基板１００がある（例えば、特許文献１及び特許文献２等）。
すなわち、貫通孔１１１を基板本体１０１に穿設し、円筒状の外側導体１１２と内側導体１１３とをこの貫通孔内に形成し、これら外側導体１１２及び内側導体１１３内に絶縁体１１４を充填することで、同軸ビアホール１１０を形成している。
これにより、半導体ＩＣ２００の電源端子２０１を同軸ビアホール１１０の内側導体１１３に接続すること共に、グランド端子２０２を外側導体１１２に接続することで、電源３００からの直流電圧を同軸ビアホール１１０の内側導体１１３を通じて半導体ＩＣ２００に供給することができる。
このとき、電源電流は同軸ビアホール１１０の内側導体１１３から半導体ＩＣ２００内に供給され、外側導体１１２を通じてグランド３０１に流出される。したがって、外側導体１１２と内側導体１１３とを流れる電流は互いに逆向きであるため、外側導体１１２と内側導体１１３とで生じた磁界が互いに打ち消し合う。この結果、外側導体１１２と内側導体１１３との間のインダクタンスが減少し、同軸ビアホール１１０に発生するノイズが抑制されるようになっている。
なお、符号２１０は、半導体ＩＣ２００への安定した電源電圧を供給するため、デカップリングコンデンサであり、同軸ビアホール１１０の外側導体１１２と内側導体１１３との間に接続される。
【０００３】
【特許文献１】特開２００１−３０８４７９号公報
【特許文献２】特開２００６−１９０９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来の半導体ＩＣ実装基板では、次のような問題がある。
上記した半導体ＩＣ実装基板１００では、同軸ビアホール１１０が複雑な構造を有しているので、半導体ＩＣ実装基板１００を製造するために多数の工程を必要とし、その分製造コストが高くなる。また、外側導体１１２，内側導体１１３及び絶縁体１１４を、μｍ単位の非常に小さな貫通孔１１１内に形成するので、その加工が実際上困難である。
【０００５】
この発明は、上述した課題を解決するためになされたもので、簡単な構造で加工が容易な低インダクタンスのビアホールを有した半導体ＩＣ実装基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、表面に半導体ＩＣが実装可能な基板本体と、この基板本体の表面から裏面に向けて貫通する少なくとも１対のビアホールとを備える半導体ＩＣ実装基板であって、１対のビアホールを、撚り対線形状に形成した構成とする。
かかる構成により、１対のビアホールが撚り対線形状に形成されているので、互いに逆方向の電流が１対のビアホールに流れると、互いの磁束を打ち消し合う相互インダクタンスが発生し、その結果、１対のビアホール全体のインダクタンスが減少する。
【０００７】
請求項２の発明は、請求項１に記載の半導体ＩＣ実装基板において、基板本体を、ｎ（ｎは自然数）層の多層構造にし、それぞれが各層を厚さ方向に斜めに貫通するｎ個のビアホール部を、各層の境界で連結することにより、積層方向に螺旋状を成す１対のビアホールの一方のビアホールを形成し、それぞれが同一層の一方のビアホールの各ビアホール部に対してねじれの位置を成し且つ各層を厚さ方向に斜めに貫通するｎ個のビアホール部を、各層の境界で連結することにより、一方のビアホールと同方向の螺旋状を成す他方のビアホールを形成した構成とする。
【０００８】
請求項３の発明は、請求項２に記載の半導体ＩＣ実装基板において、各ビアホール部の各層に対する傾斜角を、４５°に設定した構成とする。
【０００９】
請求項４の発明は、請求項１に記載の半導体ＩＣ実装基板において、基板本体を、ｎ（ｎは自然数）層の多層構造にし、それぞれが各層を垂直に貫通するｎ個のビアホール部を、各層の境界に形成した線状の導体パターンで連結することにより、積層方向に螺旋状を成す１対のビアホールの一方のビアホールを形成し、それぞれが各層を垂直に貫通するｎ個のビアホール部を、各層の境界に形成した線状の導体パターンで連結することにより、一方のビアホールと同方向の螺旋状を成す他方のビアホールを形成した構成とする。
【００１０】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体ＩＣ実装基板において、半導体ＩＣの電源端子を、１対のビアホールの一方のビアホールの一方端に接続すると共に、グランド端子を、他方のビアホールの一方端に接続し、直流電源と二端子コンデンサの一方端とを、１対のビアホールの一方のビアホールの他方端に接続すると共に、グランドと二端子コンデンサの他方端とを、他方のビアホールの他方端に接続した構成とする。
かかる構成により、直流電源からの電源電圧が１対のビアホールの一方のビアホールを通じて電源端子から半導体ＩＣに供給される。このとき、半導体ＩＣのオンオフ動作による間歇電流によって、逆起電力が発生し、電圧が変動しようとするが、二端子コンデンサが、そのデカップリング機能によって、この間歇電流による電圧の変動を抑えて、安定した電源電圧を半導体ＩＣに供給する。しかも、１対のビアホールが撚り対線形状に形成され、インダクタンスが小さくなっているので、間歇電流によって生じる逆起電力も小さく抑圧され、その分、二端子コンデンサのデカップリング効果が高まる。
【発明の効果】
【００１１】
以上詳しく説明したように、この発明の半導体ＩＣ実装基板によれば、１対のビアホールが撚り対線形状に形成して、低インダクタンス化を図ったので、ビアホールが簡単な構造でしかも加工が容易になり、その分、製造コストの低減化を図ることができるという優れた効果がある。
特に、請求項５の発明によれば、二端子コンデンサのデカップリング効果をさらに高めることができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００１３】
図１は、この発明の第１実施例に係る半導体ＩＣ実装基板の要部を透過して示す斜視図であり、図２は、図１に示す半導体ＩＣ実装基板の断面図である。
【００１４】
この実施例の半導体ＩＣ実装基板１は、複数対のビアホール３，４を基板本体２に設けた構造になっている。なお、複数対のビアホール３，４を基板本体２に表示すると、煩雑になり、ビアホールの識別が難しくなるので、図１及び図２においては、理解を容易にするため、１対のビアホール３，４のみを基板本体２に表示した。
【００１５】
基板本体２は、半導体ＩＣ２００を表面２１ａに実装可能な絶縁体基板であり、４層の絶縁層２１〜２４で構成される多層基板である。このような基板本体２の裏面２４ｂには、後述する二端子コンデンサ２１０を実装するためのパッド５，６と、これらのパッド５，６に接続された電源供給ライン５１とグランドライン６１とが設けられている。
【００１６】
ビアホール３，４は、撚り対線形状を成し、基板本体２の表面２１ａから裏面２４ｂに向けて貫通している。
図３は、半導体ＩＣ実装基板１の表面を示す平面図であり、図４は、半導体ＩＣ実装基板１の裏面を示す平面図である。
すなわち、図１及び図３に示すように、半導体ＩＣ２００の電源端子２０１を接続するための一方のビアホール３の上端部３１ａが、基板本体２の表面２１ａに露出し、グランド端子２０２を接続するための他方のビアホール４の上端部４１ａが、上端部３１ａに近接した状態で、表面２１ａに露出している。そして、図２及び図４に示すように、ビアホール３の下端部３４ｂがパッド５に接続し、ビアホール４の下端部４４ｂがパッド６に接続している。
【００１７】
図５は、ビアホール３，４の形状を部分的に拡大して示す斜視図である。
ここで、ビアホール３，４を詳細に説明する。
図１及び図５に示すように、各ビアホール３（４）は、４個のビアホール部３１〜３４（４１〜４４）で構成され、基板本体２の積層方向に螺旋状を成す。
つまり、ビアホール部３１〜３４（４１〜４４）が、各絶縁層２１〜２４を厚さ方向に傾斜角４５°（θ＝４５°）で貫通し、各層２１，２２（２２，２３、２３，２４）の境界で連結して、ビアホール３（４）が、絶縁層２１〜２４の積層方向に螺旋状を成す。
【００１８】
具体的には、図５の二点鎖線で示すように、基板本体２の絶縁層２１〜２４内にそれぞれ立方体Ａ１〜Ａ４を仮想すると、ビアホール３のビアホール部３１が立方体Ａ１の側面の対角線上に位置し、ビアホール部３２が、ビアホール部３１と連結した状態で、立方体Ａ２の側面であって立方体Ａ１の上記側面と垂直な側面の対角線上に位置する。そして、ビアホール部３３が、ビアホール部３２と連結した状態で、立方体Ａ３の側面であって立方体Ａ２の上記側面と垂直な側面の対角線上に位置し、ビアホール部３４が、ビアホール部３３と連結した状態で、立方体Ａ４の側面であって立方体Ａ３の上記側面と垂直な側面の対角線上に位置する。つまり、ビアホール３は、４つの立方体Ａ１〜Ａ４の側面に絡みつくようにして、基板本体２を表面２１ａから裏面２４ｂに向かって螺旋状に貫通している。
【００１９】
一方、ビアホール４も、ビアホール３と同様に、４つの立方体Ａ１〜Ａ４の側面に絡みつくようにして、基板本体２を表面２１ａから裏面２４ｂに向かって螺旋状に貫通しているが、ビアホール部４１〜４４が、同一層のビアホール部３１〜３４に対してねじれの位置になるように設定されている。つまり、立方体Ａ１（Ａ２〜Ａ４）においては、ビアホール部４１（４２〜４４）が、ビアホール部３１（３２〜３４）の側面と対向する側面に設けられ、ビアホール部３１（３２〜３４）の向きと逆向きに４５°傾斜している。
【００２０】
図１に示すように、電源供給ライン５１は、直流電源を供給するためのラインであり、最下層の絶縁層２４の裏面２４ｂに形成され、パッド５を通じて、ビアホール３に接続されている。
一方、グランドライン６１は、アース用のラインであり、絶縁層２４の裏面２４ｂに形成され、パッド６を通じて、ビアホール４に接続されている。
【００２１】
半導体ＩＣ２００は、ＢＧＡ(Ball Grid Array)タイプのＩＣであり、その底面に多数の端子を有している。図１では、電源端子２０１及びグランド端子２０２を黒塗りで示している。半導体ＩＣにおける電源端子及びグランド端子は、それぞれ複数設けられているが、この実施例では、理解を容易にするため、１対の電源端子２０１及びグランド端子２０２のみを表示した。
半導体ＩＣ２００は、基板本体２の表面２１ａに実装される。具体的には、図２に示すように、電源端子２０１をビアホール３の上端部３１ａに接続すると共に、電源端子２０１をビアホール４の上端部４１ａに半田付けすることで、実装することができる。
【００２２】
二端子コンデンサ２１０は、デカップリング用のコンデンサであり、その外部端子２１１，２１２をパッド５，６にそれぞれ半田付けすることで、基板本体２の裏面２４ｂに実装することができる。
このように、二端子コンデンサ２１０を実装することで、二端子コンデンサ２１０の外部端子２１１が、ビアホール３の下端部３４ｂに電気的に接続し、外部端子２１２が、ビアホール４の下端部４４ｂに電気的に接続した状態になる。
【００２３】
次に、この実施例の半導体ＩＣ実装基板１が示す作用及び効果について説明する。
図６は、半導体ＩＣ実装基板１の作用及び効果を説明するための概略断面図であり、図７は、図６の等価回路図である。
図６及び図７に示すように、半導体ＩＣ２００を基板本体２の表面２１ａ上に実装すると共に二端子コンデンサ２１０をパッド５，６上に接続した状態で、電源供給ライン５１を電源３００に接続すると共にグランドライン６１をグランド３０１に接地する。
これにより、電源３００からグランドライン６１に供給された電流Ｉは、パッド５を通じてビアホール３に入力され、電源端子２０１から半導体ＩＣ２００内に供給される。そして、半導体ＩＣ２００のグランド端子２０２からビアホール４に出力された電流Ｉは、パッド６及びグランドライン６１を通じてグランド３０１に流出される。
このとき、半導体ＩＣ２００のオンオフ動作によって、電流Ｉが間歇電流になり、ビアホール３，４に逆起電力が発生して、半導体ＩＣ２００に供給される電圧が変動しようとするが、二端子コンデンサ２１０がパッド５，６の間に接続されているので、そのデカップリング機能によってこの間歇電流Ｉによる電圧の変動が抑えられる。
【００２４】
しかし、ビアホール３，４全体のインダクタンスが大きいと、間歇電流Ｉによる逆起電力が非常に大きくなり、二端子コンデンサ２１０のデカップリング機能だけでは、電圧の変動を抑えることができない事態が発生する。
しかしながら、この実施例では、ビアホール３，４が撚り対線形状に形成され、基板本体２の積層方向に螺旋状を成すように形成されており、そして、電流Ｉ，Ｉがビアホール３，４を逆方向に流れるので、ビアホール３，４に生じる互いの磁束が打ち消し合い、ビアホール３，４全体のインダクタンスを減少させる相互インダクタンスが生じる。例えば、ビアホール３，４が螺旋状を成さず、直線的に基板本体２を貫通する場合におけるインダクタンス値をＬとすると、この実施例のビアホール３，４では、各ビアホール部３１〜３４（４１〜４４）が各絶縁層２１〜２４で４５°の傾斜角を成すので（図５参照）、螺旋状を成すこの実施例のビアホール３，４では、そのインダクタンスが上記インダクタンス値Ｌの約７０パーセントに減少する。
このように、インダクタンスが減少することで、ビアホール３，４に生じる逆起電力も小さくなり、二端子コンデンサ２１０によって、電圧変動を十分抑圧することができる。
【００２５】
以上のように、この実施例の半導体ＩＣ実装基板１によれば、ビアホール３，４の低インダクタンス化が図られているので、半導体ＩＣ２００への安定した電圧供給を実現することができる。しかも、ビアホール３，４が撚り対線形状という簡単な構造であるので、ビアホール３，４の加工も容易であり、その分、半導体ＩＣ実装基板１の製造コストの低減化を図ることができる。
【実施例２】
【００２６】
次に、この発明の第２実施例について説明する。
図８は、この発明の第２実施例に係る半導体ＩＣ実装基板１の要部であるビアホールを部分的に拡大して示す斜視図である。
この実施例は、ビアホールの形状が、上記第１実施例と異なる。
図８に示すように、各ビアホール３（４）は、４個の垂直状のビアホール部３１〜３４（４１〜４４）と３個の導体パターン３５〜３７（４５〜４７）で構成され、基板本体２の積層方向に螺旋状を成す。
つまり、ビアホール部３１〜３４（４１〜４４）が、各絶縁層２１〜２４を厚さ方向に垂直に貫通し、各層２１，２２（２２，２３、２３，２４）の境界で、導体パターン３５〜３７（４５〜４７）により連結して、ビアホール３，４が、絶縁層２１〜２４の積層方向に螺旋状を成す。
【００２７】
具体的には、図８の二点鎖線で示すように、基板本体２の絶縁層２１〜２４内にそれぞれ立方体Ａ１〜Ａ４を仮想すると、ビアホール３のビアホール部３１が立方体Ａ１の垂直辺上に位置し、導体パターン３５がビアホール部３１の下端と連結した状態で立方体Ａ１の水平辺上に位置する。そして、ビアホール部３２が、導体パターン３５と連結した状態で、立方体Ａ２の垂直辺に位置し、導体パターン３６がビアホール部３２の下端と連結した状態で立方体Ａ２の水平辺上に位置する。さらに、ビアホール部３３が、導体パターン３６と連結した状態で、立方体Ａ３の垂直辺に位置し、導体パターン３７がビアホール部３３の下端と連結した状態で立方体Ａ３の水平辺上に位置する。そして、最後に、ビアホール部３４が、導体パターン３７と連結した状態で、立方体Ａ４の垂直辺に位置している。つまり、ビアホール３は、４つの立方体Ａ１〜Ａ４の垂直辺と水平辺とを沿うようにして、基板本体２を表面２１ａから裏面２４ｂに向かって螺旋状に貫通している。
【００２８】
一方、ビアホール４も、ビアホール３と同様に、４つの立方体Ａ１〜Ａ４の垂直辺と水平辺とを沿うようにして、基板本体２を表面２１ａから裏面２４ｂに向かって螺旋状に貫通しているが、ビアホール部４１〜４４が、同一層のビアホール部３１〜３４に対して対向し、導体パターン４５〜４７が導体パターン３５〜３７に対向するように設定されている。つまり、ビアホール３，４は、同方向に螺旋を描くように設定されている。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【００２９】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、図５に示したように、各ビアホール部３１〜３４（４１〜４４）の各層２１〜２４に対する傾斜角を４５°に設定したが、これに限るのものではなく、各ビアホール部３１〜３４（４１〜４４）の各層２１〜２４に対する傾斜角θは任意である。
また、上記実施例では、基板本体２の積層数を４層として、ビアホール３，４の巻き数をそれぞれ１巻きとしたが、基板本体２の積層数を増やして、ビアホール３，４の巻き数を増やすこともできることは勿論である。
【図面の簡単な説明】
【００３０】
【図１】この発明の第１実施例に係る半導体ＩＣ実装基板の要部を透過して示す斜視図である。
【図２】図１に示す半導体ＩＣ実装基板の断面図である。
【図３】半導体ＩＣ実装基板の表面を示す平面図である。
【図４】半導体ＩＣ実装基板の裏面を示す平面図である。
【図５】ビアホールの形状を部分的に拡大して示す斜視図である。
【図６】半導体ＩＣ実装基板の作用及び効果を説明するための概略断面図である。
【図７】図６の等価回路図である。
【図８】この発明の第２実施例に係る半導体ＩＣ実装基板の要部であるビアホールを部分的に拡大して示す斜視図である。
【図９】従来の半導体ＩＣ実装基板を示す断面図である。
【符号の説明】
【００３１】
１…半導体ＩＣ実装基板、  ２…基板本体、  ３，４…ビアホール、  ５，６…パッド、  ２１ａ…表面、  ２１〜２４…絶縁層、  ２４ｂ…裏面、  ３１〜３４…ビアホール部、  ３１ａ，４１ａ…上端部、  ３４ｂ，４４ｂ…下端部、  ３５…導体パターン、  ３５〜３７，４１〜４７…導体パターン、  ５１…電源供給ライン、  ６１…グランドライン、  ２００…半導体ＩＣ、  ２０１…電源端子、  ２０２…グランド端子、  ２１０…二端子コンデンサ、  ２１１，２１２…外部端子、  ３００…電源、  ３０１…グランド。
【図１】
2009152241.tif 000003
【図２】
2009152241.tif 000004
【図３】
2009152241.tif 000005
【図４】
2009152241.tif 000006
【図５】
2009152241.tif 000007
【図６】
2009152241.tif 000008
【図７】
2009152241.tif 000009
【図８】
2009152241.tif 000010
【図９】
2009152241.tif 000011