(57)【要約】【課題】チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供すること。【解決手段】本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。【選択図】図４Ｂ
2009152588.tif 000002
【特許請求の範囲】
【請求項１】
複数の柱パターンと、
各々の前記柱パターンを囲むゲート絶縁膜と、
各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜と、を備え、
該導電膜が、ゲート電極及び配線として機能することを特徴とする半導体素子。
【請求項２】
前記導電膜が、１つのライン形態で形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記導電膜が、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記柱パターンの幅が、一定方向に延長された前記導電膜と交差する方向に５ｎｍ〜５０ｎｍの範囲であり、前記柱パターンの側壁面が、垂直形状を有することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記導電膜で形成されるチャネルが、上下方向に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記柱パターンの上部領域及び柱パターンの下部領域の基板に形成されるソース及びドレインを更に備えることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記柱パターンの下部領域の基板に形成されるソース及びドレインを埋め込みビットラインとして用いることを特徴とする請求項６に記載の半導体素子。
【請求項８】
複数の柱パターンと、
各々の前記柱パターンを囲むゲート絶縁膜と、
各々の前記ゲート絶縁膜を囲むゲート電極と、
該ゲート電極を囲み、かつ、隣接する前記ゲート電極間を連接する配線膜と
を備えることを特徴とする半導体素子。
【請求項９】
前記配線膜が、１つのラインで形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ゲート電極及び前記配線膜が、同種の導電膜で形成されるか、又は、異種の導電膜で形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記ゲート電極及び前記配線膜が、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記柱パターンの幅が、一定方向に延長された前記導電膜と交差する方向に５ｎｍ〜５０ｎｍの範囲であり、前記柱パターンの側壁面が、垂直形状を有することを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記ゲート電極で形成されるチャネルが、上下方向に形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記柱パターンの上部領域及び柱パターンの下部領域の基板に形成されるソース及びドレインを更に備えることを特徴とする請求項８に記載の半導体素子。
【請求項１５】
前記柱パターンの下部領域の基板に形成されるソース及びドレインを埋め込みビットラインとして用いることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
基板に複数の柱パターンを形成するステップと、
各々の前記柱パターンを囲むゲート絶縁膜を形成するステップと、
各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜を形成するステップとを含み、
該導電膜が、ゲート電極及び配線として機能することを特徴とする半導体素子の製造方法。
【請求項１７】
前記導電膜を１つのライン形態で形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記導電膜が、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
一定方向に延長された前記導電膜と交差する方向を基準に、前記柱パターンを５ｎｍ〜５０ｎｍの範囲の幅で形成し、前記柱パターンの側壁面が、垂直形状を有することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２０】
前記導電膜で形成されるチャネルが、上下方向に形成されることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２１】
前記柱パターンを形成するステップ後に、前記柱パターンの上部領域及び柱パターンの下部領域の基板にソース及びドレインを形成するステップを更に含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２２】
前記柱パターンの下部領域の基板に形成されるソース及びドレインを埋め込みビットラインとして用いることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２３】
前記柱パターンを形成するステップが、
前記基板の上に第１ハードマスク膜及び第２ハードマスクパターンを順次に形成するステップと、
前記第２ハードマスクパターンをエッチングバリアとして、前記第１ハードマスク膜をエッチングして、第１ハードマスクパターンを形成するステップと、
前記第１ハードマスクパターンの幅を減少させるステップと、
前記幅が減少された第１ハードマスクパターンをエッチングバリアとして、前記基板をエッチングして、側壁が垂直形状を有する柱パターンを形成するステップと
を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２４】
前記第１ハードマスクパターンの幅を減少させるステップが、前記第１ハードマスクパターンを形成するステップに比べて、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度からなる群の中から選ばれた少なくとも何れか１つを増加させて行うことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記第１ハードマスクパターンの幅を減少させるステップが、前記第１ハードマスクパターンを形成するステップに比べて、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度を増加させて行うことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２６】
前記第１ハードマスクパターンの幅を減少させるステップが、前記第１ハードマスクパターンを形成するステップに比べて、バイアスパワーを減少させて行うことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２７】
基板に複数の柱パターンを形成するステップと、
各々の前記柱パターンを囲むゲート絶縁膜を形成するステップと、
各々の前記ゲート絶縁膜を囲むゲート電極を形成するステップと、
前記ゲート電極を囲み、かつ、隣接する前記ゲート電極間を連接する配線膜を形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２８】
前記配線膜を１つのラインで形成することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記ゲート電極及び前記配線膜が、同種の導電膜で形成されるか、又は、異種の導電膜で形成されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３０】
前記ゲート電極及び前記配線膜が、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３１】
一定方向に延長された前記導電膜と交差する方向を基準に、前記柱パターンを５ｎｍ〜５０ｎｍの範囲の幅で形成し、前記柱パターンの側壁面が、垂直形状を有するように製造することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３２】
前記ゲート電極で形成されるチャネルが、上下方向に形成されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３３】
前記柱パターンを形成するステップ後に、前記柱パターンの上部領域及び柱パターンの下部領域の基板にソース及びドレインを形成するステップを更に含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３４】
前記柱パターンの下部領域の基板に形成されるソース及びドレインを埋め込みビットラインとして用いることを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３５】
前記柱パターンを形成するステップが、
前記基板の上に第１ハードマスク膜及び第２ハードマスクパターンを順次に形成するステップと、
前記第２ハードマスクパターンをエッチングバリアとして、前記第１ハードマスク膜をエッチングして、第１ハードマスクパターンを形成するステップと、
前記第１ハードマスクパターンの幅を減少させるステップと、
前記幅が減少された第１ハードマスクパターンをエッチングバリアとして、前記基板をエッチングして、側壁が垂直形状を有する柱パターンを形成するステップと
を含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３６】
前記第１ハードマスクパターンの幅を減少させるステップが、前記第１ハードマスクパターンを形成するステップに比べて、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度からなる群の中から選ばれた少なくとも何れか１つを増加させて行うことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記第１ハードマスクパターンの幅を減少させるステップが、前記第１ハードマスクパターンを形成するステップに比べて、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度を増加させて行うことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３８】
前記第１ハードマスクパターンの幅を減少させるステップが、前記第１ハードマスクパターンを形成するステップに比べて、バイアスパワーを減少させて行うことを特徴とする請求項３５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、特に、チャネルが上下方向に形成される半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子のデザインルールの減少に伴って、単位メモリセルが占める平面積も減少している。
【０００３】
このような単位メモリセルの平面積の減少に対応して、ソース及びドレインを活性領域内の上下に配置させて、チャネルが上下方向に形成されるトランジスタが提案されている。
【０００４】
図１Ａ及び図１Ｂは、従来技術に係る上下方向に形成されるトランジスタアレイの構造図である。特に、図１Ａは断面構造図であり、図１Ｂは平面構造図である。そして、図１Ｂは、配線パターン及びゲートパターンを強調して示す図面である。
【０００５】
図１Ａ及び図１Ｂに示すように、トランジスタアレイは、チャネルが上下方向に形成された複数のトランジスタを備え、各々のトランジスタは、個別に対応し、上下方向に延伸した形状の柱パターン（ピラーパターン）１１と、柱パターン１１の側壁に形成されるゲートパターン１２とを含む。ここで、ゲートパターン１２は、ゲート絶縁膜１２Ｂとゲート電極１２Ａとからなる。また、ゲートパターン１２の上部及び下部と接し、柱パターン１１に形成されるソース及びドレインと、ゲートパターン１２間を連接する配線パターン１３とを含む。一般に、柱パターンとは、半導体素子の製造技術によって半導体基板上に形成される柱状の部分である。
【０００６】
一方、配線パターン１３は、一定の線幅ＣＤ１を有し、当該線幅ＣＤ１は、デザインルールによって定められるため、それ以上の縮小や拡大が困難な状態である。これと同様に、トランジスタの幅を画定する柱パターン１１の幅も露光技術の限界によって、それ以上の縮小が困難な状態である。すなわち、柱パターン１１を形成するためのフォトレジストパターンのＤＩＣＤ（Ｄｅｖｅｌｏｐ  Ｉｎｓｐｅｃｔｉｏｎ  Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）が５０ｎｍ以下であると、フォトレジストパターンの崩壊現象が生じる。
【０００７】
図２は、フォトレジストパターンの崩壊現象を撮影した電子顕微鏡写真である。
【０００８】
同図を参照すると、５０ｎｍ以下のＤＩＣＤを有する複数のフォトレジストパターン２１のうち、崩壊現象が生じたフォトレジストパターン２１Ａが確認できる。
【０００９】
したがって、フォトレジストパターン２１の幅は制限され、柱パターン１１の幅とゲートパターン１２の幅とを合わせた幅ＣＤ２、更に、柱パターン１１と同じ幅を有するゲートパターン１２の幅も制限される。ここで、幅ＣＤ２は、配線パターン１３と交差する方向の柱パターンの幅とゲートパターンの幅とを合わせたものである。
【００１０】
図１Ｂを参照すると、上記のような処理環境のため、配線パターン１３が１つのラインで形成されていないことが確認できる。そして、配線パターン１３と配線パターン１３との間には、ゲートパターン１２のゲート電極１２Ａが存在して、ワードラインとして作用していることが確認できる。ここで、ワードラインは、トランジスタの駆動電圧が印加される配線を意味する。
【００１１】
図３は、上記ワードラインを示す平面図である。
【００１２】
同図を参照すると、ワードライン３１が局部的に微細な線幅ＣＤ３を含んでいることが確認できる。当該微細な線幅ＣＤ３は、ゲート電極の幅に該当する。
【００１３】
配線の抵抗が表面積に反比例することを勘案すると、微細な線幅ＣＤ３を含むワードライン３１が、トランジスタの駆動電圧の伝達効率を妨害する要因として作用することが分かる。
【００１４】
また、ワードライン３１を構成する物質が金属膜（配線パターン１３）だけでなく、金属膜よりも抵抗の高いポリシリコン膜（ゲート電極１２Ａ）を備えているため、ワードライン３１の抵抗は、更に増加する。更に、配線パターン１３とゲート電極１２Ａとの接触面積が不足して、接触抵抗が増加する。すなわち、ゲート電極１２Ａの一部と配線パターン１３とが接触するため、接触面積が不足する。したがって、接触抵抗が増加するようになり、これによって、ワードライン３１（ゲート電極１２Ａと配線パターン１３とを含む）の抵抗は、更に増加するようになる。
【００１５】
結果的に、ワードライン３１の抵抗の増加は、トランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を減少させ、更に、信頼性及び安定性を悪化させる問題として作用する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供することにある。
【００１７】
また、本発明の他の目的は、柱パターンの崩壊現象を防止することができる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。
【００１９】
また、上記目的を達成するための本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲むゲート電極と、該ゲート電極を囲み、かつ、隣接する前記ゲート電極間を連接する配線膜とを備える。
【００２０】
また、上記目的を達成するための本発明の半導体素子の製造方法は、基板に複数の柱パターンを形成するステップと、各々の前記柱パターンを囲むゲート絶縁膜を形成するステップと、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜を形成するステップとを含み、前記導電膜は、ゲート電極及び配線として機能することを含む。
【００２１】
また、上記目的を達成するための本発明の半導体素子の製造方法は、基板に複数の柱パターンを形成するステップと、各々の前記柱パターンを囲むゲート絶縁膜を形成するステップと、各々の前記ゲート絶縁膜を囲むゲート電極を形成するステップと、前記ゲート電極を囲み、かつ、隣接する前記ゲート電極間を連接する配線膜を形成するステップとを含む。
【発明を実施するための最良の形態】
【００２２】
実施形態を説明する前に、平面（ｐｌａｎａｒ）トランジスタを備える半導体素子においてワードラインとは、配線であり、かつ、トランジスタのゲートである導電膜を意味する。これに基づいて、実施形態では、トランジスタのゲート電極及び配線をワードラインと通称するということを明示する。
【００２３】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態について添付する図面を参照して説明する。
［第１実施形態］
図４Ａ及び図４Ｂは、本発明の第１実施形態に係る半導体素子の構造図である。特に、図４Ａは断面構造図であり、図４Ｂは平面構造図である。
【００２４】
図４Ａ及び図４Ｂに示すように、半導体素子は、チャネルが上下方向に形成された複数のトランジスタ１００を備え、各々のトランジスタ１００は、個別に対応する柱パターン４２と、柱パターン４２の側壁に形成されるゲート絶縁膜４３と、ゲート絶縁膜４３の側壁に形成されて、ゲート電極及び配線として作用する導電膜４４とを備える。換言すると、トランジスタ１００は、柱パターン４２と、柱パターン４２の周囲を囲むゲート絶縁膜４３と、ゲート絶縁膜４３の周囲を囲み且つ隣接するゲート絶縁膜４３同士をつなぐ（接続する）導電膜４４と、を備えている。また、導電膜４４の上部及び下部と接し、柱パターン４２に形成されるソース及びドレインを備える。更に、柱パターン４２の下に形成される埋め込みビットライン（ｂａｒｉｅｄ  ｂｉｔ  ｌｉｎｅ）４５を備える。
【００２５】
柱パターン４２は、基板４１をエッチングするか、又は、蒸着及びパターニングして形成する。柱パターン４２は、シリコン（Ｓｉ）柱であって、平面視において四角形又は円形に形成される（例えば、角柱や円柱）。また、側壁は、基板に対して垂直形状を有する。
【００２６】
柱パターン４２は、５０ｎｍ以下、例えば、５ｎｍ〜５０ｎｍの範囲の幅ＣＤ４を有する。これは、トリミングを行って柱パターン４２を形成するためであって、トリミングについては後述する。そして、柱パターン４２の幅ＣＤ４の基準は、一定方向に延長された導電膜４４と交差する方向の幅を意味する。
【００２７】
導電膜４４は、トランジスタのゲート電極として作用して、上下方向に延伸した上下チャネルＣＨＬを形成させる。また、複数のトランジスタに駆動電圧を伝達する配線としても作用する。そして、導電膜４４は、単一物質で形成される単一導電膜４４であり得、柱パターン４２を囲む形態を有する。すなわち、導電膜４４は、１つのラインで形成されて駆動電圧を伝達する。これは、柱パターン４２の幅が減少したためである。
【００２８】
そして、導電膜４４を形成することによって、接触抵抗と関係のないワードラインを形成することができる。ワードラインは、１つの連続したライン形態で形成されている。このように、ワードラインは、ゲート電極及び配線の役割を担う一体型単一薄膜であるため、上記作用効果を得ることができる。
【００２９】
また、導電膜４４は、ポリシリコン膜、シリコンゲルマニウム（ＳｉＧｅ）膜、及び金属膜からなる群の中から選ばれた何れか１つで形成される。特に、金属膜で形成される場合、抵抗の低いワードラインが形成されて、駆動電圧の伝達効率を向上させることができる。
【００３０】
そして、埋め込みビットライン４５は、不純物をドーピングして形成する。
【００３１】
このように、チャネルが上下方向に形成されるトランジスタを備える半導体素子の製造方法は、以下のとおりである。
【００３２】
図５Ａないし図５Ｆは、上記半導体素子の製造方法を説明するための断面図である。
【００３３】
図５Ａに示すように、半導体素子は、チャネルが上下方向に形成される複数のトランジスタを備えるが、まず、トランジスタを製造するために、基板５１の上にゲートハードマスク膜５２及び複数のハードマスク膜を形成する。
【００３４】
ゲートハードマスク膜５２は、窒化膜、特に、シリコン窒化膜（Ｓｉ３Ｎ４）で形成する。
【００３５】
複数のハードマスク膜は、第１ハードマスク膜５３と第２ハードマスク膜５４とが積層された構造を有する。そして、第２ハードマスク膜５４の上には反射防止膜５５とフォトレジストパターン５６とを形成する。
【００３６】
第１ハードマスク膜５３は、非晶質カーボン膜で形成し、第２ハードマスク膜５４は、シリコン酸化窒化膜（ＳｉＯＮ）で形成する。
【００３７】
次に、フォトレジストパターン５６をエッチングバリアとして、反射防止膜５５、第２ハードマスク膜５４、第１ハードマスク膜５３、及びゲートハードマスク膜５２をエッチング５７する。第１ハードマスク膜５３をエッチングするとき、フォトレジストパターン５６と反射防止膜５５とが除去される。また、ゲートハードマスク膜５２をエッチングするとき、第２ハードマスク膜５４が除去される。エッチングバリアとは、エッチング工程においてエッチングされない膜（層）であって、表面が露出している部分のエッチングを停止させる機能を有する。
【００３８】
図５Ｂに示すように、トリミングを行ってゲートハードマスク膜５２の幅を減少させる。以下では、幅が減少されたゲートハードマスク膜５２の図面符号を５２Ａに変更して示す。
【００３９】
そして、ゲートハードマスク膜５２の幅が５０ｎｍ以下、例えば、５ｎｍ〜５０ｎｍの範囲になるようにトリミングを行う。
【００４０】
トリミングは、エッチング対象物の幅を減少させるために行う処理である。このために、トリミングは、ゲートハードマスク膜５２を形成する処理に比べて、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度からなる群の中から選ばれた少なくとも何れか１つを増加させて行う。例えば、エッチングガスの流量及びソースパワーを増加させて行うか、又は、エッチングガスの流量、ソースパワー、及び基板温度を増加させて行う。又は、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度を全て増加させて行う。ここで、ソースパワーは、エッチングガスに基づいて、エッチングプラズマを発生させるために印加されるパワー（電力）である。また、トリミングは、他の方法として、ゲートハードマスク膜５２を形成する処理に比べて、バイアスパワーを減少させて行う。バイアスパワーは、発生されたプラズマを基板方向に誘導させるために印加されるパワー（電力）である。
【００４１】
上記条件の中から選ばれた少なくとも何れか１つの条件下でエッチングを行う場合、チャンバ内のエッチングプラズマの密度が増加したり、エッチングプラズマの活動性が弱くなる。したがって、エッチング対象物の側壁がエッチングされて、幅が減少する。
【００４２】
本実施形態では、ゲートハードマスク膜５２を窒化膜で形成するため、これに対応するエッチングガス、すなわち、ＳＦ６、ＣＨＦ、及びＡｒの混合ガスの流量を増加させて、ゲートハードマスク膜５２の幅を減少させる。又は、ソースパワーを増加させるか又はバイアスパワーを減少させて、ゲートハードマスク膜５２の幅を減少させる。
【００４３】
例えば、ゲートハードマスク膜５２のエッチングを、２０ｓｃｃｍ〜３００ｓｃｃｍの範囲の流量のＳＦ６、ＣＨＦ３、及びＡｒが混合されたエッチングガス、８０Ｗ〜１０００Ｗの範囲のソースパワー、１００Ｗ〜１０００Ｗの範囲のバイアスパワー、−３０ｍＴｏｒｒ〜０ｍＴｏｒｒ（−４．００Ｐａ〜０Ｐａ）の範囲のチャンバ圧力、及び−１００℃〜−５０℃の範囲の基板温度の条件で行ったのであれば、トリミングは、４５ｓｃｃｍ〜５００ｓｃｃｍの範囲の流量のＳＦ６、ＣＨＦ３、及びＡｒが混合されたエッチングガス、２００Ｗ〜２０００Ｗの範囲のソースパワー、０Ｗ〜２００Ｗの範囲のバイアスパワー、１ｍＴｏｒｒ〜１００ｍＴｏｒｒ（０．１３Ｐａ〜１３．３Ｐａ）の範囲のチャンバ圧力、及び−３０℃〜１００℃の範囲の基板温度の条件で行う。そして、トリミングのエッチングガスは、ＣＨＦ３、ＣＦ４、及びＡｒが混合されたエッチングガスを用いることもできる。このときの流量は、６０ｓｃｃｍ〜６００ｓｃｃｍの範囲である。ここで、ＣＨＦ３は、エッチングによって露出する窒化膜の側壁を保護するためのガスであり、ＣＦ４及びＳＦ６は、窒化膜をエッチングするためのガスである。なお、ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｕｂｉｃ  ｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  ｍｉｎｕｔｅ）は、流量の単位であって、０℃１気圧状態におけるｃｃ／ｍｉｎである。
【００４４】
また、ゲートハードマスク膜５２のトリミング前に、基板５１の損失を防止するための酸化処理を更に行うことができる。
【００４５】
図６は、上記トリミングにおいて、時間の経過にしたがって幅が減少するゲートハードマスク膜５２を撮影した電子顕微鏡写真である。
【００４６】
同図を参照すると、時間の変化（０秒から１１０秒まで）にしたがってゲートハードマスク膜５２の幅が減少することが確認できる。
【００４７】
上記では、ゲートハードマスク膜５２のトリミングについて説明したが、同じ方法によって、反射防止膜５５、第２ハードマスク膜５４、又は第１ハードマスク膜５３の幅を減少させることができる。
【００４８】
例えば、非晶質カーボン膜で形成された第１ハードマスク膜５３のエッチングを、５ｓｃｃｍ〜５０ｓｃｃｍの範囲の流量のＯ２を含むエッチングガス、８０Ｗ〜１０００Ｗの範囲のソースパワー、５０Ｗ〜１０００Ｗの範囲のバイアスパワー、−３０ｍＴｏｒｒ〜０ｍＴｏｒｒ（−４．００Ｐａ〜０Ｐａ）の範囲のチャンバ圧力、及び−２００℃〜−１００℃の範囲の基板温度の条件で行ったのであれば、トリミングは、１０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量のＯ２を含むエッチングガス、２００Ｗ〜２０００Ｗの範囲のソースパワー、０Ｗ〜５００Ｗの範囲のバイアスパワー、１ｍＴｏｒｒ〜１００ｍＴｏｒｒ（０．１３Ｐａ〜１３．３Ｐａ）の範囲のチャンバ圧力、及び−１００℃〜−３０℃の範囲の基板温度の条件で行う。ここで、Ｏ２を含むエッチングガスは、Ｏ２、ＨＢｒ、及びＡｒが混合されたエッチングガス、又は、Ｏ２及びＮ２が混合されたエッチングガスである。
【００４９】
次に、第１ハードマスク膜５３を除去する。
【００５０】
図５Ｃに示すように、ゲートハードマスクパターン５２Ａをエッチングバリアとして基板５１をエッチングする。このときのエッチングは、ドライエッチングで行う。これによって、複数の柱パターン５８が形成される。
【００５１】
以下では、エッチングされた基板５１の図面符号を５１Ａに変更して示す。
【００５２】
柱パターン５８は、シリコン（Ｓｉ）柱であって、平面視において四角形又は円形に形成される。また、側壁は、垂直形状を有する。
【００５３】
また、ゲートハードマスクパターン５２Ａをエッチングバリアとして用いるため、柱パターン５８は、５０ｎｍ以下、すなわち、５ｎｍ〜５０ｎｍの範囲の幅を有する。すなわち、フォトレジストパターンの崩壊現象のため、５０ｎｍ以下にすることができなかった柱パターンの幅を、トリミングによって５０ｎｍ以下に形成したのである。
【００５４】
図５Ｄに示すように、基板５１Ａに不純物をドーピング５９する。これによって、柱パターン５８と柱パターン５８との間の基板５１Ａに不純物領域６０が形成される。また、柱パターン５８の上部領域にまた他の不純物領域が形成される。
【００５５】
このように形成された不純物領域は、後続のソース及びドレインとして作用する。
【００５６】
図５Ｅに示すように、不純物領域６０を分離するための処理を行う。これによって、各柱パターン５８の両側に埋め込みビットライン６０Ａが形成される。
【００５７】
不純物領域６０の分離処理は、まず、不純物領域６０を二分するトレンチ６１を形成する。トレンチ６１の深さは、不純物領域６０を十分に二分できる程度でなければならない。また、幅は、分離された埋め込みビットライン６０Ａが互いに干渉しない程度でなければならない。
【００５８】
次に、トレンチ６１及び基板５１Ａの表面上に分離膜６２を形成する。
【００５９】
分離膜６２は、酸化膜で形成し、蒸着及びエッチバックによって形成される。
【００６０】
エッチバックは、ダマシンワードラインマスクを用いて、柱パターン５８の側壁面が露出するように行う。ここで、ダマシンワードラインマスクは、ワードラインが形成される領域のみ開口されたマスクパターンを意味する。
【００６１】
そして、エッチバックは、ウェット、ドライ、又は、ウェットとドライとを混合して行うことができる。
【００６２】
図５Ｆに示すように、柱パターン５８の側壁にゲート絶縁膜６３を形成する。
【００６３】
ゲート絶縁膜６３は、蒸着処理又は酸化処理によって形成する。
【００６４】
次に、柱パターン５８の一部を囲む導電膜６４を形成する。導電膜６４は、蒸着及びエッチバックによって形成する。
【００６５】
導電膜６４は、トランジスタのゲート電極として作用して、上下方向のチャネルを形成させる。また、複数のトランジスタに駆動電圧を伝達する配線としても作用する。また、導電膜６４は、ポリシリコン膜、シリコンゲルマニウム膜、及び金属膜からなる群の中から選ばれた何れか１つで形成される。
【００６６】
これによって、トランジスタアレイを備える半導体素子が形成され、導電膜６４、すなわち、ワードライン及びビットライン６０Ａが形成される。
【００６７】
図７は、図５Ｆに示す半導体素子の製造方法を説明するための平面図である。
【００６８】
同図を参照すると、個別トランジスタ２００が複数存在し、ワードライン及びゲート電極として作用する導電膜６４と、導電膜６４と交差するビットライン６０Ａとが形成されていることが確認できる。
【００６９】
そして、導電膜６４は、個別トランジスタ２００の柱パターン５８を囲んでいることが確認できる。
【００７０】
図１Ｂと対照すると、図１Ｂでは、配線パターン１３が１つのラインで形成されていないが、図７では、導電膜６４が１つのラインで形成されていることが確認できる。また、図１Ｂでは、ワードラインとして配線パターン１３とゲート電極１２Ａとを備えるが、図７では、１つの導電膜６４で形成されていることが確認できる。
【００７１】
すなわち、図１Ｂでは、配線パターン１３とゲート電極１２Ａとの接触抵抗がワードラインにおける主な抵抗として作用するが、図７では、接触抵抗と関係のないワードラインが形成されていることを意味する。
【００７２】
上記第１実施形態（図７を引用して説明）は、ワードラインの抵抗を減少させるために、配線及びゲート電極として作用する導電膜６４を形成する。そして、導電膜６４は、１つのラインで形成する。これによって、接触抵抗（配線とゲート電極との接触抵抗）と関係のない導電膜６４、すなわち、ワードラインが形成される。
【００７３】
そして、１つのラインで連接されることで抵抗が減少したワードラインは、柱パターン５８の幅を減少させることによって可能になる。すなわち、変化し難いワードラインの幅は固定した状態で、柱パターン５８の幅を減少させて、１つのラインでワードラインを形成する。ワードラインは、平面視において、図３のような凹凸のない直線形状となっている。
【００７４】
図７を参照すると、幅が減少された柱パターン５８と隣接するワードラインの幅ＣＤ５が増加していることが確認できる。これは、図３と対照すると、ＣＤ５＞ＣＤ３であって、ワードラインの面積が増加したことを意味し、更に、ワードラインの抵抗が減少したことを意味する。
【００７５】
上記内容に基づいて、ワードラインの抵抗が減少し、これによって、トランジスタの駆動電圧の伝達効率を向上させることができる。
【００７６】
図８は、従来技術に係る柱首部と柱頭部とを備える柱パターンを説明するための断面図である。
【００７７】
同図に示すように、柱パターンの形成において、従来技術は、柱首部６５と柱頭部６６とを備える。このとき、柱首部６５の幅は、柱頭部６６の幅より小さい。すなわち、仮分数形態を有する。
【００７８】
そして、柱首部６５の形成は、ウェットエッチングで行われるが、安定した幅を確保し難く、ウェットエッチング中に柱パターンが崩壊する問題が生じる。
【００７９】
しかし、第１実施形態では、トリミングによって柱パターン５８を形成するが、柱パターン５８は、垂直方向に一定の幅を維持する。また、柱パターン５８は、ドライエッチングで形成する。したがって、上記問題を解決することができる。
［第２実施形態］
図９Ａ及び図９Ｂは、本発明の第２実施形態に係る半導体素子の構造図である。特に、図９Ａは断面構造図であり、図９Ｂは平面構造図である。
【００８０】
図９Ａ及び図９Ｂに示すように、半導体素子は、チャネルが上下方向に形成された複数のトランジスタ３００を備え、各々のトランジスタ３００は、個別に対応する柱パターン７２と、柱パターン７２の側壁に形成されるゲート絶縁膜７３と、ゲート絶縁膜７３の側壁を囲むゲート電極７４と、ゲート電極７４の側壁を囲み、かつ、柱パターン７２間を連接する配線膜７５とを備える。また、ゲート電極７４の上部及び下部と接し、柱パターン７２に形成されるソース及びドレインを備える。更に、柱パターン７２の下部に形成される埋め込みビットライン７６を備える。
【００８１】
柱パターン７２は、基板７１をエッチングするか、又は、蒸着及びパターニングして形成する。柱パターン７２は、シリコン柱であって、平面視において四角形又は円形に形成される。また、側壁は、垂直形状を有する。
【００８２】
柱パターン７２は、５０ｎｍ以下、例えば、５ｎｍ〜５０ｎｍの範囲の幅ＣＤ５を有する。これは、トリミングを行って柱パターン７２を形成するためであって、トリミングについては後述する。そして、柱パターン７２の幅ＣＤ５の基準は、一定方向に延長された配線膜７５と交差する方向の幅を意味する。
【００８３】
ゲート電極７４は、配線膜７５を介して伝達される駆動電圧によって上下チャネルＣＨＬを形成させる。
【００８４】
配線膜７５は、１つのラインで形成される。これは、ワードラインとして作用するゲート電極７４と配線膜７５との接触面積を増加させることを意味する。すなわち、配線膜７５がゲート電極７４を囲むため、最大接触面積を有し、これによって、接触抵抗を減少させることができる。
【００８５】
ゲート電極７４及び配線膜７５は、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成される。ここえ、ゲート電極７４及び配線膜７５は、同種の導電膜で形成するか、又は、異種の導電膜で形成することができる。ゲート電極７４及び配線膜７５は、抵抗を考慮すると、同種の導電膜で形成するのが好ましい。一方で、トランジスタのしきい電圧の分布を考慮すると、ゲート電極７４には、形成が容易で且つ設定されているしきい電圧に容易に接近できる導電膜を用いるのが好ましい。また、配線膜７５を金属膜で形成する場合、抵抗の低いワードラインが形成されて、駆動電圧の伝達効率を向上させることができる。
【００８６】
そして、埋め込みビットライン７６は、不純物をドーピングして形成する。
【００８７】
このように、チャネルが上下方向に形成されるトランジスタを備える半導体素子の製造方法は、以下のとおりである。
【００８８】
図１０Ａないし図１０Ｈは、上記半導体素子の製造方法を説明するための断面図である。
【００８９】
図１０Ａに示すように、半導体素子は、チャネルが上下方向に形成される複数のトランジスタを備えるが、まず、トランジスタを製造するために、基板８１の上にゲートハードマスク膜８２及び複数のハードマスク膜を形成する。
【００９０】
ゲートハードマスク膜８２は、窒化膜、特に、シリコン窒化膜（Ｓｉ３Ｎ４）で形成する。
【００９１】
複数のハードマスク膜は、第１ハードマスク膜８３と第２ハードマスク膜８４とが積層された構造を有する。そして、第２ハードマスク膜８４の上には反射防止膜８５とフォトレジストパターン８６とを形成する。
【００９２】
第１ハードマスク膜８３は、非晶質カーボン膜で形成し、第２ハードマスク膜８４は、シリコン酸化窒化膜（ＳｉＯＮ）で形成する。
【００９３】
次に、フォトレジストパターン８６をエッチングバリアとして、反射防止膜８５、第２ハードマスク膜８４、第１ハードマスク膜８３、及びゲートハードマスク膜８２をエッチング８７する。第１ハードマスク膜８３をエッチングするとき、フォトレジストパターン８６と反射防止膜８５とが除去される。また、ゲートハードマスク膜８２をエッチングするとき、第２ハードマスク膜８４が除去される。
【００９４】
図１０Ｂに示すように、トリミングを行ってゲートハードマスク膜８２の幅を減少させる。以下では、幅が減少されたゲートハードマスク膜８２の図面符号を８２Ａに変更して示す。
【００９５】
そして、ゲートハードマスク膜８２の幅が５０ｎｍ以下、例えば、５ｎｍ〜５０ｎｍの範囲になるようにトリミングを行う。
【００９６】
トリミングは、エッチング対象物の幅を減少させるために行う処理である。このために、ゲートハードマスク膜８２を形成する処理に比べて、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度からなる群の中から選ばれた少なくとも何れか１つを増加させて行う。例えば、エッチングガスの流量及びソースパワーを増加させて行うか、又は、エッチングガスの流量、ソースパワー、及び基板温度を増加させて行う。又は、エッチングガスの流量、ソースパワー、チャンバ圧力、及び基板温度の全てを増加させて行う。ここで、ソースパワーは、エッチングガスに基づいて、エッチングプラズマを発生させるために印加されるパワーである。他の方法として、ゲートハードマスク膜８２を形成する処理に比べて、バイアスパワーを減少させて行う。バイアスパワーは、発生されたプラズマを基板方向に誘導させるために印加されるパワーである。
【００９７】
上記条件の中から選ばれた何れか１つの条件下でエッチングを行う場合、チャンバ内のエッチングプラズマの密度が増加したり、エッチングプラズマの活動性が弱くなる。したがって、エッチング対象物の側壁がエッチングされて、幅が減少する。
【００９８】
本実施形態では、ゲートハードマスク膜８２を窒化膜で形成したため、これに対応するエッチングガス、すなわち、ＳＦ６、ＣＨＦ、及びＡｒの混合ガスの流量を増加させて、ゲートハードマスク膜８２の幅を減少させる。又は、ソースパワーを増加させるか又はバイアスパワーを減少させて、ゲートハードマスク膜８２の幅を減少させる。
【００９９】
例えば、ゲートハードマスク膜８２のエッチングを、２０ｓｃｃｍ〜３００ｓｃｃｍの範囲の流量のＳＦ６、ＣＨＦ３及び、Ａｒが混合されたエッチングガス、８０Ｗ〜１０００Ｗの範囲のソースパワー、１００Ｗ〜１０００Ｗの範囲のバイアスパワー、−３０ｍＴｏｒｒ〜０ｍＴｏｒｒ（−４．００Ｐａ〜０Ｐａ）の範囲のチャンバ圧力、及び−２００℃〜−１００℃の範囲の基板温度の条件で行ったのであれば、トリミングは、４５ｓｃｃｍ〜５００ｓｃｃｍの範囲の流量のＳＦ６、ＣＨＦ３、及びＡｒが混合されたエッチングガス、２００Ｗ〜２０００Ｗの範囲のソースパワー、０Ｗ〜２００Ｗの範囲のバイアスパワー、１ｍＴｏｒｒ〜１００ｍＴｏｒｒ（０．１３Ｐａ〜１３．３Ｐａ）の範囲のチャンバ圧力、及び−１００℃〜−３０℃の範囲の基板温度の条件で行う。そして、トリミングのエッチングガスは、ＣＨＦ３、ＣＦ４、及びＡｒが混合されたエッチングガスを用いることもできる。このときの流量は、６０ｓｃｃｍ〜６００ｓｃｃｍの範囲である。ここで、ＣＨＦ３は、エッチングによって露出する窒化膜の側壁を保護するためのガスであり、ＣＦ４及びＳＦ６は、窒化膜をエッチングするためのガスである。
【０１００】
また、ゲートハードマスク膜８２のトリミング前に、基板８１の損失を防止するための酸化処理を更に行うことができる。
【０１０１】
上記では、ゲートハードマスク膜８２のトリミングについて説明したが、同じ方法によって、反射防止膜８５、第２ハードマスク膜８４、又は第１ハードマスク膜８３の幅を減少させることができる。
【０１０２】
例えば、非晶質カーボン膜で形成された第１ハードマスク膜８３のエッチングを、５ｓｃｃｍ〜５０ｓｃｃｍの範囲の流量のＯ２を含むエッチングガス、８０Ｗ〜１０００Ｗの範囲のソースパワー、５０Ｗ〜１０００Ｗの範囲のバイアスパワー、−３０ｍＴｏｒｒ〜０ｍＴｏｒｒ（−４．００Ｐａ〜０Ｐａ）の範囲のチャンバ圧力、及び−２００℃〜−１００℃の範囲の基板温度の条件で行ったのであれば、トリミングは、１０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量のＯ２を含むエッチングガス、２００Ｗ〜２０００Ｗの範囲のソースパワー、０Ｗ〜５００Ｗの範囲のバイアスパワー、１ｍＴｏｒｒ〜１００ｍＴｏｒｒ（０．１３Ｐａ〜１３．３Ｐａ）の範囲のチャンバ圧力、及び−１００℃〜−３０℃の範囲の基板温度の条件で行う。ここで、Ｏ２を含むエッチングガスは、Ｏ２、ＨＢｒ、及びＡｒが混合されたエッチングガス、又は、Ｏ２及びＮ２が混合されたエッチングガスである。
【０１０３】
次に、第１ハードマスク膜８３を除去する。
【０１０４】
図１０Ｃに示すように、ゲートハードマスクパターン８２Ａをエッチングバリアとして基板８１をエッチングする。このときのエッチングは、ドライエッチングで行う。これによって、複数の柱パターン８８が形成される。
【０１０５】
以下では、エッチングされた基板８１の図面符号を８１Ａに変更して示す。
【０１０６】
柱パターン８８は、シリコン柱であって、平面視において四角形又は円形に形成される。また、側壁は、垂直形状を有する。
【０１０７】
また、ゲートハードマスクパターン８２Ａをエッチングバリアとして用いたため、柱パターン８８は、５０ｎｍ以下、すなわち、５ｎｍ〜５０ｎｍの範囲の幅を有する。すなわち、フォトレジストパターンの崩壊現象のため、５０ｎｍ以下にすることができなかった柱パターン８８の幅を、トリミングによって５０ｎｍ以下に形成したのである。
【０１０８】
図１０Ｄに示すように、基板８１Ａに不純物をドーピング８９する。これによって、柱パターン８８と柱パターン８８との間の基板８１Ａに不純物領域９０が形成される。また、柱パターン８８の上部領域にまた他の不純物領域が形成される。
【０１０９】
このように形成された不純物領域は、後続のソース及びドレインとして作用する。
【０１１０】
図１０Ｅに示すように、不純物領域９０を分離するための処理を行う。これによって、各柱パターン８８の両側に埋め込みビットライン９０Ａが形成される。
【０１１１】
不純物領域９０の分離処理は、まず、不純物領域９０を二分するトレンチ９１を形成する。トレンチ９１の深さは、不純物領域９０を十分に二分できる程度でなければならない。また、幅は、分離された埋め込みビットライン９０Ａが互いに干渉しない程度でなければならない。
【０１１２】
次に、トレンチ９１及び基板８１Ａの表面上に分離膜９２を形成する。
【０１１３】
分離膜９２は、酸化膜で形成し、蒸着及びエッチバックによって形成される。
【０１１４】
エッチバックは、ダマシンワードラインマスクを用いて、柱パターン５８の側壁面が露出するように行う。ここで、ダマシンワードラインマスクは、ワードラインが形成される領域のみ開口されたマスクパターンを意味する。
【０１１５】
そして、エッチバックは、ウェット、ドライ、又は、ウェットとドライとを混合して行うことができる。
【０１１６】
図１０Ｆに示すように、柱パターン８８の側壁にゲート絶縁膜９３を形成する。
【０１１７】
ゲート絶縁膜９３は、蒸着処理又は酸化処理によって形成する。
【０１１８】
次に、柱パターン８８の一部を埋め込むゲート電極９４を形成する。ゲート電極９４は、蒸着及びエッチバックによって形成する。
【０１１９】
ゲート電極９４は、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成される。
【０１２０】
図１０Ｇに示すように、ゲート電極９４をエッチング９６して、柱パターン８８の側壁を囲むゲート電極パターン９４Ａを形成する。
【０１２１】
ゲート電極９４のエッチング９６は、柱パターン８８と隣接するゲート電極９４の上にマスクパターン９５を形成した後、これをエッチングバリアとして行う。
【０１２２】
エッチングが完了した後、マスクパターン９５を除去する。
【０１２３】
図１０Ｈに示すように、ゲート電極パターン９４Ａを囲み、かつ、柱パターン８８間を連接する配線膜９７を形成する。
【０１２４】
配線膜９７は、各トランジスタに駆動電圧を伝達する配線である。このために、ポリシリコン膜、シリコンゲルマニウム、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、及びチタニウムシリサイド膜からなる群の中から選ばれた何れか１つで形成する。
【０１２５】
このとき、ゲート電極９４及び配線膜９７は、同種の導電膜で形成するか、又は、異種の導電膜で形成することができる。これは、抵抗を考慮すると、ゲート電極９４及び配線膜９７は、同種の導電膜で形成するのが好ましく、トランジスタのしきい電圧の分布を考慮すると、ゲート電極９４は形成が容易で、設定されているしきい電圧に容易に接近できる導電膜を用いるのが好ましいためである。また、配線膜９７を金属膜で形成する場合、抵抗の低いワードラインが形成されて、駆動電圧の伝達効率を向上させることができる。
【０１２６】
これによって、トランジスタアレイを備える半導体素子が形成され、ゲート電極パターン９４Ａ及び配線膜９７を通称するワードラインと、ビットライン９０Ａが形成される。
【０１２７】
図１１は、図１０Ｈに示す半導体素子の製造方法を説明するための平面図である。
【０１２８】
同図を参照すると、個別トランジスタ４００が複数存在し、ゲート電極パターン９４Ａ及び配線膜９７を備えるワードライン、ワードラインと交差するビットライン９０Ａとが形成されていることが確認できる。
【０１２９】
そして、配線膜９７は、ゲート電極パターン９４Ａを囲んでいることが確認できる。
【０１３０】
図１Ｂと対照すると、図１Ｂでは、配線パターン１３が１つのラインで形成されていないが、図１１では、配線膜９７が１つのラインで形成されていることが確認できる。
【０１３１】
すなわち、図１Ｂでは、配線パターン１３とゲート電極１２Ａの一部とが接触するため、接触面積が不足する。しかし、図１１では、配線膜９７がゲート電極パターン９４Ａを囲むため、接触面積を十分に確保することができる。
【０１３２】
上記第２実施形態（図１１を引用して説明）は、ワードラインの抵抗を減少させるために、配線膜９７でゲート電極パターン９４Ａを囲む。これによって、接触面積の増加（配線膜９７とゲート電極パターン９４Ａとの接触面積の増加）によってワードラインの抵抗が減少する。
【０１３３】
そして、１つのラインで連接されて抵抗が減少したワードラインは、柱パターン８８の幅を減少させることによって可能になる。すなわち、変化し難いワードラインの幅は固定した状態で、柱パターン８８の幅を減少させて、１つのラインでワードラインを形成する。
【０１３４】
図１１を参照すると、幅が減少された柱パターン８８と隣接するワードラインの幅ＣＤ６が増加していることが確認できる。これは、図３と対照すると、ＣＤ６＞ＣＤ３であって、ワードラインの面積が増加したことを意味する。
【０１３５】
上記内容に基づいて、ワードラインの抵抗が減少し、これによって、各トランジスタに伝達される駆動電圧の伝達効率を向上させることができる。
【０１３６】
また、柱パターンの形成において、従来技術は、図８のように柱首部６５と柱頭部６６とを備える。このとき、柱首部６５の幅は、柱頭部６６の幅より小さい。すなわち、仮分数形態を有する。
【０１３７】
そして、柱首部６５の形成は、ウェットエッチングで行うが、安定した幅を確保し難く、ウェットエッチング中に柱パターンが崩壊する問題が生じる。
【０１３８】
しかし、第２実施形態では、トリミングによって柱パターン８８を形成し、柱パターン８８は、垂直方向に一定の幅を維持する。また、柱パターン８８は、ドライエッチングで形成する。したがって、上記問題を解決することができる。
【０１３９】
本発明は、チャネルが上下方向に形成されるトランジスタアレイのワードラインの抵抗を減少させる。これによって、トランジスタの駆動電圧の伝達効率を向上させる。
【０１４０】
また、柱パターンの崩壊現象を防止して、トランジスタの安定性及び信頼性を向上させることができ、更に、歩留まりを増加させることができる効果を有する。第１実施形態および第２実施形態において、柱パターンとそのゲートパターン（ゲート絶縁膜およびゲート電極）は、導電膜（ワードライン）の線幅内に収まっている。
【０１４１】
以上で説明した本発明は、上記第１実施形態及び第２実施形態、添付する図面によって限定されるのではなく、本発明の技術的思想から逸脱しない範囲内で様々な置換、変形、及び変更が可能なことが本発明の属する技術分野における通常の知識を有する者に明らかである。なお、上述において、上下方向に重なる膜は、層と称することもできる。
【図面の簡単な説明】
【０１４２】
【図１Ａ】従来技術に係る上下方向に形成されるトランジスタアレイの断面構造図である。
【図１Ｂ】従来技術に係る上下方向に形成されるトランジスタアレイの平面構造図である。
【図２】フォトレジストパターンの崩壊現象を撮影した電子顕微鏡写真である。
【図３】ワードラインを示す平面図である。
【図４Ａ】本発明の第１実施形態に係る半導体素子の断面構造図である。
【図４Ｂ】本発明の第１実施形態に係る半導体素子の平面構造図である。
【図５Ａ】半導体素子の製造方法を説明するための断面図である。
【図５Ｂ】半導体素子の製造方法を説明するための断面図である。
【図５Ｃ】半導体素子の製造方法を説明するための断面図である。
【図５Ｄ】半導体素子の製造方法を説明するための断面図である。
【図５Ｅ】半導体素子の製造方法を説明するための断面図である。
【図５Ｆ】半導体素子の製造方法を説明するための断面図である。
【図６】トリミングにおいて、時間によって幅が減少するゲートハードマスク膜５２を撮影した電子顕微鏡写真である。
【図７】図５Ｆに示す半導体素子の製造方法を説明するための平面図である。
【図８】従来技術に係る柱首部と柱頭部とを備える柱パターンを説明するための断面図である。
【図９Ａ】本発明の第２実施形態に係る半導体素子の断面構造図である。
【図９Ｂ】本発明の第２実施形態に係る半導体素子の平面構造図である。
【図１０Ａ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｂ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｃ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｄ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｅ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｆ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｇ】半導体素子の製造方法を説明するための断面図である。
【図１０Ｈ】半導体素子の製造方法を説明するための断面図である。
【図１１】図１０Ｈに示す半導体素子の製造方法を説明するための平面図である。
【符号の説明】
【０１４３】
１００      個別トランジスタ
４１        基板
４２        柱パターン
４３        ゲート絶縁膜
４４        導電膜
４５        埋め込みビットライン
【図１Ａ】
2009152588.tif 000003
【図１Ｂ】
2009152588.tif 000004
【図３】
2009152588.tif 000005
【図４Ａ】
2009152588.tif 000006
【図４Ｂ】
2009152588.tif 000007
【図５Ａ】
2009152588.tif 000008
【図５Ｂ】
2009152588.tif 000009
【図５Ｃ】
2009152588.tif 000010
【図５Ｄ】
2009152588.tif 000011
【図５Ｅ】
2009152588.tif 000012
【図５Ｆ】
2009152588.tif 000013
【図７】
2009152588.tif 000014
【図９Ａ】
2009152588.tif 000015
【図９Ｂ】
2009152588.tif 000016
【図１０Ａ】
2009152588.tif 000017
【図１０Ｂ】
2009152588.tif 000018
【図１０Ｃ】
2009152588.tif 000019
【図１０Ｄ】
2009152588.tif 000020
【図１０Ｅ】
2009152588.tif 000021
【図１０Ｆ】
2009152588.tif 000022
【図１０Ｇ】
2009152588.tif 000023
【図１０Ｈ】
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【図１１】
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【図２】
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【図６】
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【図８】
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