(57)【要約】【課題】コンタクトプラグの上部に形成するヴィアプラグを形成する場合に、ヴィアホールの上端開口をシュリンクさせるスペーサを設けるときの不具合を解消する。【解決手段】ＮＡＮＤフラッシュメモリのメモリセル領域は、シリコン基板１がＳＴＩ２により活性領域３に分離形成されている。一対の選択ゲート線の間にシリコン酸化膜４に千鳥配置されたコンタクトプラグ６が形成されている。コンタクトプラグ４の上部にはボイドに起因した凹部６ａが発生している。上部のシリコン酸化膜７にヴィアプラグ１０が形成され、この凹部６ａの形状に対応した凸部１０ａにより電気的に良好に接触した状態となっている。ヴィアホール８の上端開口部はスペーサ９により径がシュリンクされている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ上面から下面まで貫通するコンタクトホールを備えた第１の絶縁膜と、
前記コンタクトホール内に埋め込み形成され上面に凹部を有する下部プラグと、
前記第１の絶縁膜上に形成され上面から下面まで貫通するヴィアホールを備えた第２の絶縁膜と、
前記ヴィアホールの内面に上端部から所定深さまで上面開口部の断面積を縮小するように形成された第３の絶縁膜と、
前記ヴィアホール内に埋め込み形成され前記下部プラグと電気的に接触するように下面に前記凹部に対応する形状に形成された凸部を有する上部プラグと
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ヴィアホールは、上端部から下端部に向かって断面積が減少するように側壁が順テーパーとなるように形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第１の絶縁膜を上面から下面まで貫通するコンタクトホールを形成し、当該コンタクトホール内に導電性材料を埋め込んで下部プラグを形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を上面から下面まで貫通し前記下部プラグの上面が露出するようにヴィアホールを形成する工程と、
アッシング処理可能なダミー膜を前記ヴィアホール内を埋め込み可能な膜厚で形成する工程と、
エッチバック処理により前記ダミー膜を前記ヴィアホール内の所定高さまで除去する工程と、
前記ヴィアホール内に第３の絶縁膜を形成しスペーサ加工する工程と、
前記ダミー膜をアッシング処理により除去する工程と、
前記ヴィアホール内に導電性材料を埋め込み上部プラグを形成する工程と、
研磨処理により前記第２の絶縁膜上の前記導電性材料を研削するとともに前記第２の絶縁膜を所定量研削して前記ヴィアホールの上端開口部の断面積を縮小させる前記第３の絶縁膜が露出するように形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記ダミー膜は、ＣＶＤ法により形成するカーボン膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記第３の絶縁膜は、シリコン窒化膜もしくはＳＯＧ（spin on glass）膜により形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に複数のプラグを積層する構成を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえばＮＡＮＤ型フラッシュメモリ装置においては、微細化が進められるにしたがってメモリセル領域におけるビット線の線幅や配置間隔も狭くなってきている。このため、リソグラフィ処理工程でコンタクトホールやヴィアホールを形成する場合でも、微細な開口パターンを形成するのが厳しい状況になってきている。
【０００３】
そこで、ヴィアホールの加工工程では、絶縁膜にリソグラフィ処理で可能な大きさの開口パターンを形成した後に、ヴィアホールの上端部内壁面に断面積を縮小（シュリンク）させるためのスペーサを形成することが行われている（たとえば特許文献１の図２参照）。
【０００４】
しかしながら、上記の方法を採用した場合には、次のような不具合があった。
ヴィアプラグの下に形成しているコンタクトプラグの内部に埋め込み形成時にボイドが発生している場合には、ヴィアホールの形成時に、エッチングがコンタクトプラグの上面に達したときにコンタクトプラグの材料もエッチングすることになるので、ボイドを拡張してボイド内部が露出する形状となってしまうことがある。この状態では、ヴィアホールをシュリンクするための絶縁膜を形成してスペーサ加工をしたときに、コンタクトプラグの上面部分では凹部内の表面に絶縁膜が残ってしまうことがあり、導通不良などにつながる恐れがあった。
【特許文献１】特開平１０−２３３４４５号公報（図２参照）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ヴィアホールを縮小するための絶縁膜を形成する場合でも、導通不良が発生することのないプラグを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、前記半導体基板上に設けられ上面から下面まで貫通するコンタクトホールを備えた第１の絶縁膜と、前記コンタクトホール内に埋め込み形成され上面に凹部を有する下部プラグと、前記第１の絶縁膜上に形成され上面から下面まで貫通するヴィアホールを備えた第２の絶縁膜と、前記ヴィアホールの内面に上端部から所定深さまで上面開口部の断面積を縮小するように形成された第３の絶縁膜と、前記ヴィアホール内に埋め込み形成され前記下部プラグと電気的に接触するように下面に前記凹部に対応する形状に形成された凸部を有する上部プラグとを備えたところに特徴を有する。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜を上面から下面まで貫通するコンタクトホールを形成し、当該コンタクトホール内に導電性材料を埋め込んで下部プラグを形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を上面から下面まで貫通し前記下部プラグの上面が露出するようにヴィアホールを形成する工程と、アッシング処理可能なダミー膜を前記ヴィアホール内を埋め込み可能な膜厚で形成する工程と、エッチバック処理により前記ダミー膜を前記ヴィアホール内の所定高さまで除去する工程と、前記ヴィアホール内に第３の絶縁膜を形成しスペーサ加工する工程と、前記ダミー膜をアッシング処理により除去する工程と、前記ヴィアホール内に導電性材料を埋め込み上部プラグを形成する工程と、研磨処理により前記第２の絶縁膜上の前記導電性材料を研削するとともに前記第２の絶縁膜を所定量研削して前記ヴィアホールの上端開口部の断面積を縮小させる前記第３の絶縁膜が露出するように形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、ヴィアホールをシュリンク形成するためのスペーサ用絶縁膜を形成する場合でも、導通不良が発生することのないプラグを形成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１１を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離した状態に形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１３】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢａ、ＣＢｂがそれぞれ形成されている。ビット線コンタクトＣＢａ、ＣＢｂは、隣接する活性領域３に交互に配置され、このうち、ビット線コンタクトＣＢａは、一対の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置され、ビット線コンタクトＣＢｂは、他方の選択ゲート線ＳＧＬ１側に寄せて配置されている。いわゆる千鳥状に配置された状態である。
【００１４】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、上述同様にして、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ２が形成されている。そして、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳａ、ＣＳｂが同じく千鳥状に配置形成されている。
ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、ビット線コンタクトＣＢａ上を選択ゲート線ＳＧＬ１方向に沿って切断して模式的に示したものである。この図３において、シリコン基板１は、前述したように表層部がＳＴＩ２によって活性領域３に分離形成されている。ＳＴＩ２は、シリコン基板１の表層部に所定間隔で形成したトレンチの内部にシリコン酸化膜などの絶縁膜を埋め込み形成したものである。
シリコン基板１の上面には、図示はしていないが、前述したゲート電極ＭＧおよび選択ゲート電極ＳＧを構成するための各種の膜が積層形成され、ゲート電極ＭＧ、ＳＧのパターンにエッチング加工することで形成されている。また、図３に示した部分は、ゲート電極の積層膜構造がエッチングにより除去された部分を示している。
【００１６】
シリコン基板１の上面には、一対の選択ゲート線ＳＧＬ１間を埋めるように第１の絶縁膜としてシリコン酸化膜４が所定膜厚で形成されている。シリコン酸化膜４の上面から下面まで（図中上下方向）貫通するようにコンタクトホール５が形成されている。コンタクトホール５は、シリコン基板１の活性領域３上面の幅とほぼ同じ径で、活性領域３を１個おきに露出させる位置に、シリコン基板１に対してほぼ垂直な側面となるように形成されている。なお、コンタクトホール５は、図３に示す活性領域３のすべてについて形成されており、図３の断面では現れていないが、図２に示したビット線コンタクトＣＢｂに対応する部分にも形成されている。
【００１７】
コンタクトホール５内には、窒化チタン（ＴｉＮ）膜などのバリアメタルを介してタングステン（Ｗ）などの導電性材料が埋め込まれ下部プラグとしてのコンタクトプラグ６が形成されている（ビット線コンタクトＣＢａ、ＣＢｂに相当）。コンタクトプラグ６の上面部には、埋め込み時に発生したボイド６ｂ（図４参照）に起因してそのボイド６ｂの上部と連通するようにすり鉢状に開口した凹部６ａを有している。
【００１８】
シリコン酸化膜４の上部には、第２の絶縁膜としてのシリコン酸化膜７が所定膜厚で形成されている。このシリコン酸化膜７のコンタクトプラグ６に対応する位置に、シリコン酸化膜７を上面から下面まで貫通するヴィアホール８が形成されている。ヴィアホール８は下端部から上端部にかけて断面積が増加するように側面が順テーパーとなるようにエッチング形成されている。
【００１９】
ヴィアホール８の内周側面の上部には上端部から所定深さまで開口面積を縮小させるためのスペーサ９が形成されている。スペーサ９はたとえばシリコン窒化膜により形成されている。スペーサ９は、後述するようにＲＩＥ（reactive ion etching）処理においてシリコン酸化膜７に対して選択比を確保できる材料であれば良く、たとえばＳＯＧ（spin on glass）膜によっても形成することができる。
【００２０】
ヴィアホール８内には、窒化チタン（ＴｉＮ）膜などのバリアメタルを介してタングステン（Ｗ）などの導電性材料が埋め込まれ上部プラグとしてのヴィアプラグ１０が形成されている。ヴィアプラグ１０の下面部は、コンタクトプラグ６の上面の凹部６ａ内の形状に沿うように凸部１０ａを有した形状に形成されている。また、ヴィアプラグ１０の上面部は、スペーサ９により狭められた（シュリンクされた）径寸法に形成されている。
【００２１】
シリコン酸化膜７の上面には、配線層用のシリコン酸化膜１１が所定膜厚で形成されている。このシリコン酸化膜１１のヴィアプラグ１０に対応する位置を通るように、ビット線用の溝のパターンが形成されており、その溝内に銅（Ｃｕ）などの導電性材料が埋め込まれビット線１２が形成されている。このビット線１２の幅寸法はヴィアプラグ１０の上面の径に対応する幅寸法のラインパターンで、図２中Ｙ方向すなわち活性領域３の方向に形成されている。また、ビット線１２は、図示されていないコンタクトプラグ６にも対応して形成されるので、配置間隔は図２に示した活性領域３のパターンとほぼ同じパターンとなる。
【００２２】
上記構成では、コンタクトプラグ６とヴィアプラグ１０とが、界面にシリコン窒化膜などが介在しない状態で、直接接触する構成となっているので、電気的に接続不良となることなく良好な状態に形成されている。この場合、コンタクトプラグ６の上面にはタングステン（Ｗ）の埋め込みに際して発生したボイド６ｂに起因して凹部６ａが発生しているが、この凹部６ａの形状に沿うように内部にヴィアプラグ１０の下部の凸部１０ａが充填された状態に形成されており、両者の界面にはスペーサ９の形成に使用したシリコン窒化膜が残っていないので、接触不良や電気的抵抗の増大を招くことなくヴィアプラグ１０を形成することができている。
【００２３】
次に、上記構成についてその製造工程を図４〜図１１を参照して説明する。なお、ここでは、ヴィアプラグ１０の形成工程を中心として説明し、コンタクトプラグ６の形成工程までについては説明を簡略的に行う。
【００２４】
図４はシリコン基板１にＳＴＩ２を形成して活性領域３を分離形成し、ゲート電極ＭＧおよびＳＧをエッチングにより分離形成してコンタクトプラグ６を形成した状態を示している。ここまでの工程を簡単に説明すると、まず、シリコン基板１に図示しないゲート酸化膜および多結晶シリコン膜、シリコン窒化膜などを積層形成した状態でＳＴＩ２を形成するためのトレンチをＲＩＥ処理により形成する。トレンチ内部にＳＯＧ膜あるいは埋め込み性の良好なシリコン酸化膜によりＳＴＩ２を形成する。前述のシリコン窒化膜を剥離し、ゲート間絶縁膜およびシリコン多結晶膜、シリコン酸化膜などを積層形成してゲート電極となる膜構成を形成する。続いて、ＲＩＥ処理によりゲート電極ＭＧ、ＳＧのパターンとなるようにエッチングを行い、ワード線ＷＬ、選択ゲート線ＳＧＬ１、ＳＧＬ２などを形成する。
【００２５】
この後、これらの間に第１の絶縁膜であるシリコン酸化膜４を埋め込み形成し、一対の選択ゲート線ＳＧＬ１間の活性領域３に対応して、図２に示したように選択ゲート線ＳＧＬ１のいずれかに近づいた位置となるように千鳥状に配置されたコンタクトホール５を形成する。コンタクトホール５は、上端部の開口部から下端部にいくにしたがって断面積がやや縮小する順テーパーを有するが、ほぼ垂直に近い側面が形成されている。
【００２６】
このコンタクトホール５内に導電性材料として窒化チタン（ＴｉＮ）などのバリアメタルおよびタングステン（Ｗ）を埋め込むように成膜する。この後、シリコン酸化膜４の上面に堆積したタングステン膜をＣＭＰ（chemical mechanical polishing）処理などで除去すると共に、シリコン酸化膜４を研削して除去することでコンタクトプラグ６を形成する。このとき、コンタクトプラグ６の上部では、充填したタングステンが成膜条件の都合などでボイド６ｂを発生していることがある。このため、ＣＭＰ処理を行った後では、コンタクトプラグ６の上部にボイド６ｂの一部が露出することがある。
【００２７】
次に、図５に示すように、上記の構成の上面に第２の絶縁膜であるシリコン酸化膜７を成膜する。この後、フォトリソグラフィ処理によりコンタクトプラグ６に対応する位置にヴィアホール８を形成するためのレジストパターンを形成し、ＲＩＥ処理によりシリコン酸化膜７をエッチングしてヴィアホール８を形成する。このとき、ＲＩＥ処理でシリコン酸化膜７のエッチングが進んで、下端部まで貫通してヴィアホール８が形成されると、この後、確実にヴィアホール８を形成するためにＲＩＥ処理が継続されたときに、コンタクトプラグ６の上面がエッチングに晒され、ボイド６ｂの上端部につながる部分で大きくエッチングされてしまい、図示のような上部がすり鉢状の斜面となるように拡張された形状の凹部６ａが発生する。
【００２８】
次に、図６に示すように、ヴィアホール８の内部を埋め込むようにダミー膜としてのカーボン（Ｃ）膜１３を成膜する。カーボン膜１３の成膜に際しては、たとえばＣＶＤ技術を用いて５５０℃で堆積する。これにより、コンタクトプラグ６の凹部６ａおよびヴィアホール８内にカーボン膜１３が充填されると共に、シリコン酸化膜７の上面に堆積する。
続いて、図７に示すように、上記構成の上面から全面ＲＩＥ処理によりカーボン膜１３をエッチバック処理する。このときのエッチング量は、カーボン膜１３の残量がヴィアホール８の下端部から例えば５０ｎｍ程度上がった位置までとする。この全面ＲＩＥ処理により図示のようにカーボン膜１３ａがヴィアホール８の底部およびコンタクトプラグ６の上面の凹部６ａに残った状態となる。
【００２９】
次に、ヴィアホール８の上端部開口の径をシュリンクさせるためのスペーサ９を形成する工程について説明する。図８はスペーサ９となる絶縁膜としてシリコン窒化膜９ａを成膜した状態を示している。シリコン窒化膜９ａはたとえば５５０℃でＣＶＤ技術を用いて成膜する。この成膜温度は、カーボン膜１３の成膜時の温度と同等あるいはそれ以下であることが好ましい。また、スペーサ用の絶縁膜としては、シリコン窒化膜９ａ以外にＳＯＧ膜を用いることもできる。
【００３０】
続いて、図９に示すように、シリコン窒化膜９ａを全面ＲＩＥ処理で選択的にエッチングすることで、シリコン窒化膜９ａをヴィアホール８内の側壁面のみに残すようにスペーサ加工をする。この状態では、図示のように、シリコン窒化膜９ａは、ヴィアホール８の内周壁面にスペーサ９として残存され、カーボン膜１３ａの上面部分およびシリコン酸化膜７の上面部分が除去される。また、シリコン窒化膜９ａは、ヴィアホール８の内周壁面の上部においては上端から若干下がった高さまで除去されている。
【００３１】
次に、図１０に示すように、ヴィアホール８内に残存しているカーボン膜１３ａをアッシング処理により除去する。この結果、ヴィアホール８内において、スペーサ９が上端より少し下がった位置から途中部位まで形成された状態となり、それより下の部分ではシリコン酸化膜７の表面が露出すると共に、コンタクトプラグ６の凹部６ａの表面が露出した状態となる。
【００３２】
そして、図１１に示すように、ヴィアプラグ１０を形成すべく、導電性材料として窒化チタン（ＴｉＮ）などのバリアメタル膜およびタングステン（Ｗ）膜１０ａを埋め込み形成する。これにより、コンタクトプラグ６の凹部６ａ内にも導電性材料が充填され、電気的に良好な接触状態を得ることができる。
【００３３】
続いて、図３に示すように、タングステン膜１０ａを除去するためのＣＭＰ処理を実施する。ここで、ＣＭＰ処理では、シリコン酸化膜７上のタングステン膜１０ａを研削するとともに、シリコン酸化膜７をヴィアホール８内のタングステン膜１０ａとともに所定量だけ研削する。このときヴィアホール８の内周壁上部に形成されているスペーサ９も同時に研削されて、研削面に露出するヴィアホール８の上端にはスペーサ９が内周壁面に積層された構成となる。この結果、ヴィアホール８の開口部はシュリンクされた径となる。また、このＣＭＰ処理では、ヴィアホール８の内周壁の形状が順テーパー状態となる角度に形成されていることから、研削量を多くするとヴィアホール８の上面開口の径寸法が小さくなる。換言すれば、研削量を調整することで上面開口の径寸法を調整することが可能となるものである。
【００３４】
この後、層間配線層として図３に示したシリコン酸化膜１１を成膜し、フォトリソグラフィ処理によりビット線パターンに対応した溝を形成し、ダマシン処理により溝内に配線用導体として銅（Ｃｕ）を埋め込み形成し、ビット線１２を形成する。ビット線１２は、すべてのコンタクトプラグ６に対応して形成されるので、図３に示すコンタクトプラグ６が示された部分とそれらの間の部分にも対応して形成されている。また、ヴィアプラグ１０の上面の径は、スペーサ９によりシュリンクされているので、ヴィアホール８の形成時に大きく形成された場合でもヴィアプラグ１０を小さい径で形成することができる。
【００３５】
上記のような製造工程を採用しているので、ヴィアプラグ１０の上面に露出している部分の径を縮小できるので、上部に形成するビット線１２を形成する際に、隣接するヴィアプラグ１０と接触する不具合が発生するのを低減して工程能力を高めることができる。また、このようにヴィアホール８内にスペーサ９を形成して上面開口部の径をシュリンクする加工を行う場合でも、スペーサ９のシリコン窒化膜９ａがコンタクトプラグ６の凹部６ａに残存することを抑制することができ、良好な電気的接触状態を得ることができる。
また、上記製造工程を採用することで、ヴィアホール８形成時の側壁面を順テーパーを有する形状に形成しているので、タングステン膜１０ａを埋め込んだ後のＣＭＰ処理で、研削量を増やすとヴィアホール８の上端開口の径をさらにシュリンクすることができる。
【００３６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
スペーサ用の絶縁膜は、シリコン窒化膜、ＳＯＧ膜以外の材料でも良く、スペーサ加工時に第２の絶縁膜に対して選択比が得られる材料であれば良い。
スペーサは、ヴィアホール８の上端開口から途中部位までの寸法に形成する場合を示したが、上面開口部にスペーサが位置することを必須構成としている以外は、コンタクトプラグ６の凹部６ａにさしかからない程度まで延びた寸法に形成しても良いし、開口部付近のみに残る寸法に形成しても良い。
【００３７】
ダミー膜は、カーボン膜以外にもアッシング可能な膜であれば適用可能である。
コンタクトプラグ６およびヴィアプラグ１０は、共にバリアメタル膜とタングステン膜とで形成した場合を示したが、アルミニウム膜や銅膜などの他の導電性材料を用いても良い。さらには、不純物を高濃度でドープした多結晶シリコン膜を導電性材料として用いることもできる。
【００３８】
ヴィアホール８を順テーパーを有する形状に加工した例で示したが、必ずしも順テーパーを有する形状に形成する必要はない。
ビット線コンタクトＣＢの場合で説明したが、ソース線コンタクトＣＳのコンタクトプラグについても同様にして適用することができる。
【００３９】
ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリ装置あるいは他のコンタクトプラグおよびヴィアプラグを有する構成の半導体装置全般に適用することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【符号の説明】
【００４１】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、３は活性領域、４はシリコン酸化膜（第１の絶縁膜）、５はコンタクトホール、６はコンタクトプラグ（下部プラグ）、６ａは凹部、７はシリコン酸化膜（第２の絶縁膜）、８はヴィアホール、９はスペーサ、１０はヴィアプラグ（上部プラグ）、１０ａは凸部、１２はビット線、１３はダミー膜である。
【図１】
2009152361.tif 000003
【図２】
2009152361.tif 000004
【図３】
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【図４】
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【図５】
2009152361.tif 000007
【図６】
2009152361.tif 000008
【図７】
2009152361.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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