(57)【要約】【課題】薄膜トランジスタの性能を向上させる。【解決手段】基板ＳＵＢ１上に、狭いギャップＧＰ１で離間されたゲート電極ＧＥ２と補助パターンＡＰ２を含む導体パターンＣＰ３を形成してから、それを覆うようにゲート絶縁膜用の絶縁膜ＧＩＦ２を形成し、その上にレジスト膜ＲＰ４を形成し、基板ＳＵＢ１の裏面側からレジスト膜ＲＰ４を露光する。露光の際、導体パターンＣＰ３をマスクとして機能させるが、レジスト膜ＲＰ４がギャップＧＰ１の寸法を解像できないような低解像度にしておき、現像後のレジストパターンＲＰ４ａが、ギャップＧＰ１に相当する部分を生じないようにする。このレジストパターンＲＰ４ａを用いたリフトオフ法により、ゲート電極ＧＥ２に整合したソース・ドレイン電極を形成する。補助パターンＡＰ２の形状を調整することで、ソース・ドレイン電極の形状を任意形状に調整できる。【選択図】図５４
2009152368.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ギャップを介して互いに離間された第１パターンおよび第２パターンを有する第１導体パターンと、
前記基板上に、前記第１導体パターンを覆うように形成された絶縁膜と、
前記絶縁膜上に形成された第２導体パターンと、
を具備する半導体装置であって、
前記第２導体パターンは、前記第１導体パターンが形成されていない領域上に前記第１導体パターンと整合して形成され、かつ、前記ギャップ上には前記第２導体パターンは形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１パターンは電極または配線として機能するパターンであり、
前記第２パターンは、孤立パターンであり、浮遊電位とされるパターンであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記基板および前記絶縁膜は透光性を有していることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１パターンはゲート電極用のパターンを含み、
前記絶縁膜はゲート絶縁膜として機能する絶縁膜であり、
前記第２導体パターンは、ソース電極用のパターンとドレイン電極用のパターンとを含み、
前記ギャップの寸法は、前記ゲート電極用のパターンのゲート長よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ソース電極用のパターンと前記ドレイン電極用のパターンとの間の前記絶縁膜上に形成された半導体層を更に有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ゲート電極用のパターンのうち、前記ソース電極用のパターンと前記ドレイン電極用のパターンとの間に位置する部分のチャネル幅方向の寸法よりも、前記半導体層の前記チャネル幅方向の寸法の方が大きいことを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記第１パターンはソース電極のパターンとドレイン電極用のパターンとを含み、
前記絶縁膜はゲート絶縁膜として機能する絶縁膜であり、
前記第２導体パターンは、ゲート電極用のパターンを含み、
前記ギャップの寸法は、前記ゲート電極用のパターンのゲート長よりも小さいことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ソース電極用のパターンと前記ドレイン電極用のパターンとの間の前記基板上に形成された半導体層を更に有し、
前記絶縁膜は、前記基板上に前記第１導体パターンおよび前記半導体層を覆うように形成されていることを特徴とする半導体装置。
【請求項９】
（ａ）基板を準備する工程、
（ｂ）前記基板上に、ギャップを介して互いに離間された第１パターンおよび第２パターンを有する第１導体パターンを形成する工程、
（ｃ）前記基板上に、前記第１導体パターンを覆うように絶縁膜を形成する工程、
（ｄ）前記絶縁膜上に第１レジスト膜を形成する工程、
（ｅ）前記基板の前記第１導体パターンを形成した側とは反対側の主面側から前記第１レジスト膜を露光してから、前記第１レジスト膜を現像することで、第１レジストパターンを形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１レジストパターンで覆われていない前記絶縁膜上に第１金属膜を形成してから前記第１レジストパターンを除去することで、前記第１レジストパターンで覆われていなかった領域の前記絶縁膜上に前記第１金属膜からなる第２導体パターンを形成する工程、
を有し、
前記第１レジストパターンは、前記第１パターンと前記第２パターンとを前記ギャップを無くして連結した場合の前記第１導体パターンに対応するパターン形状を有していることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程で、露光用の光は、前記基板および前記絶縁膜を透過して前記第１レジスト膜に照射されるが、前記第１導体パターンが露光のマスクとして機能することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１パターンは電極または配線として機能するパターンであり、
前記第２パターンは、孤立パターンであり、浮遊電位とされるパターンであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第１レジスト膜はポジ型のレジスト膜であり、
前記第１レジストパターンは、前記第１導体パターン上と前記ギャップ上とに形成され、
前記第２導体パターンは、前記第１導体パターンと整合して形成され、かつ前記ギャップ上には前記第２導体パターンは形成されないことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記ギャップの寸法よりも、前記レジスト膜の解像限界寸法が大きいことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記第１パターンがゲート電極用のパターンを含み、かつ前記第２導体パターンがソース電極用のパターンとドレイン電極用のパターンとを含むか、あるいは、前記第１パターンがソース電極用のパターンとドレイン電極用のパターンとを含み、かつ前記第２導体パターンがゲート電極用のパターンを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記基板上に第２金属膜を形成する工程、
（ｂ２）前記第２金属膜上に第２レジスト膜を形成する工程、
（ｂ３）前記第２レジスト膜を露光し、現像することで、第２レジストパターンを形成する工程、
（ｂ４）前記第２レジストパターンをエッチングマスクとして用いたエッチングにより前記第２金属膜をパターニングして、前記第１導体パターンを形成する工程、
を有し、
前記第１レジスト膜は前記第２レジスト膜よりも低解像度であることを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）基板を準備する工程、
（ｂ）前記基板上に、第３パターンと第４パターンと前記第３および第４パターンを連結する第１接続パターンとを有する第１導体パターンを形成する工程、
（ｃ）前記基板上に、前記第１導体パターンを覆うように絶縁膜を形成する工程、
（ｄ）前記絶縁膜上に第１レジスト膜を形成する工程、
（ｅ）前記基板の前記第１導体パターンを形成した側とは反対側の主面側から前記第１レジスト膜を露光してから、前記第１レジスト膜を現像することで、第１レジストパターンを形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１レジストパターンで覆われていない前記絶縁膜上に第１金属膜を形成してから前記第１レジストパターンを除去することで、前記第１レジストパターンで覆われていなかった領域の前記絶縁膜上に前記第１金属膜からなる第２導体パターンを形成する工程、
を有し、
前記第１レジストパターンは、前記第３パターンと前記第４パターンとを前記第１接続パターンを無くして分離した場合の前記第１導体パターンに対応するパターン形状を有していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｅ）工程で、露光用の光は、前記基板および前記絶縁膜を透過して前記第１レジスト膜に照射されるが、前記第１導体パターンが露光のマスクとして機能することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第３パターンおよび前記第４パターンは電極または配線として機能するパターンであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記第１レジスト膜はポジ型のレジスト膜であり、
前記第１レジストパターンは、前記第１導体パターン上に形成されるが、前記第１接続パターン上には形成されず、
前記第２導体パターンは、前記第１導体パターンと整合して形成され、かつ前記第１接続パターン上にも前記第２導体パターンが形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記第１接続パターンの幅よりも、前記レジスト膜の解像限界寸法が大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、透光性の基板上に形成した薄膜トランジスタおよびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ユビキタスネットワーク化が進み、持ち運びが容易な情報端末機器の重要性が増している。このような情報端末機器には、情報処理速度や表示特性といった性能だけでなく、「薄型軽量」や「衝撃を受けても破損しにくい」といった持ち運ぶ際の容易性なども必要とされる。そのため、情報端末機器に使用される表示素子の基板に、従来使用されてきた比較的重くて割れやすいガラス基板に代わり、軽くフレキシブルで壊れにくい樹脂基板を使用することが検討されている。しかし、樹脂基板はガラス基板と比べて耐熱性が低いため、従来のシリコンプロセスで使用することは難しい。
【０００３】
そのため、低温で作製可能なトランジスタ回路作製技術として、有機半導体を用いたトランジスタ回路作製技術が研究されている。この技術を用いれば、プロセス温度を１５０℃程度とシリコンプロセスと比べて低温化することができるため、耐熱性が低い樹脂基板が使用できる。また，原理的には印刷技術で作製可能であるため、製造コストの大幅な低価格化が期待できる。
【０００４】
国際公開ＷＯ２００５／０２４９５６号公報（特許文献１）や特開２００６−２６９７０９号公報（特許文献２）には、裏面露光を用いる技術が記載されている。
【特許文献１】国際公開ＷＯ２００５／０２４９５６号公報
【特許文献２】特開２００６−２６９７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
印刷技術による製造プロセスは、一般にリソグラフィやドライエッチングなどを用いた従来のシリコンプロセスと比べ、加工寸法や位置合わせ精度などが劣る。特に、樹脂基板は熱歪が大きいため、デバイスの配線層間の位置合わせは、大きな問題となる。
【０００７】
このような樹脂基板に有機トランジスタ回路を作製する際に生じる位置合わせの問題を解決するため、上記国際公開ＷＯ２００５／０２４９５６号公報（上記特許文献１）では、裏面露光と感光性撥液膜を用いることで、ゲート電極と位置が整合したソース・ドレイン電極を作製する手法が報告されている。この方法は、基板の裏面からゲート絶縁膜上に塗布した感光性撥液膜に光を照射することで、ゲート絶縁膜上に撥液領域を作製する。その後、導電性インクを塗布することにより撥液領域以外の場所に導電電極パターンを作り出す。その際、ゲート電極パターンがフォトマスクとして作用して、ゲート電極直下の部分以外の撥水膜は感光除去されるため、ゲート電極とソース・ドレイン電極の位置が自動的に整合する。
【０００８】
このような裏面露光と感光性撥液膜を用いた自己整合による有機トランジスタ回路作製法を用いると、基板に熱歪があっても、ゲート電極とソース・ドレイン電極の位置が自動的に整合することや、プロセス工程数を減らすことといった利点がある。しかし、上記国際公開ＷＯ２００５／０２４９５６号公報（特許文献１）記載の方法では、ゲート電極構造が特殊であるため、電気容量成分が大きく、また、チャネル幅を一定にするためにリソグラフィ技術を用いて半導体を縞状に加工したり、下地基板の撥液領域を加工する必要があり、半導体が劣化しやすい。また、ソース・ドレイン電極を作製する際に導電性インクの「架橋作用」と「非浸透作用」の両方を使用するため、パターン形状やインク粘性に制限があった。
【０００９】
また、基板上に層が異なりかつ平面的に交差するような２つの導体パターンを形成しようとする場合、単に裏面露光を用いるだけでは、２つの導体パターンが交差する領域では、基板に近い側の導体パターンがマスクとなってしまい、基板から遠い側の導体パターンをうまく形成できない。これは、基板上に形成するトランジスタ回路の構成を制限し、半導体装置の小型化や高性能化に不利となる。
【００１０】
また、裏面露光の際に別途用意したフォトマスクを用いてソース・ドレイン電極を形成した場合、ソース電極およびドレイン電極の互いに対向する端部にゲート電極の端部を整合させることはできても、露光時のフォトマスクと基板との位置合わせのずれに起因して、ゲート電極に対するソース・ドレイン電極の外形位置がずれてしまう可能性がある。このずれを見越して基板上の電極や配線の配置を設計すると、マージンをとる必要が生じる分、半導体装置が大型化（大面積化）してしまう。半導体装置の小型化（小面積化）のためには、ソース電極およびドレイン電極の互いに対向する端部とゲート電極の端部とを整合させるだけでなく、ゲート電極に対するソース・ドレイン電極の外形位置のずれ（変動）を、できるだけ抑制することが望まれる。また、半導体装置の更なる高性能化のためにも、ゲート電極に対するソース・ドレイン電極の外形位置のずれ（変動）を、できるだけ抑制することが望まれる。
【００１１】
また、露光時にフォトマスクと基板との精密な位置合わせが必要であると、位置あわせ機構を有する高価な露光装置を必要となり、これは、半導体装置の製造コストを増大させる。
【００１２】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１３】
また、本発明の他の目的は、半導体装置を小型化することができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体装置は、基板と、前記基板上に形成され、ギャップを介して互いに離間された第１パターンおよび第２パターンを有する第１導体パターンと、前記基板上に前記第１導体パターンを覆うように形成された絶縁膜と、前記絶縁膜上に形成された第２導体パターンとを具備する半導体装置であって、前記第２導体パターンは、前記第１パターンと前記第２パターンとを前記ギャップを無くして連結した場合の前記第１導体パターンと平面的に重ならないようにかつ整合して形成され、前記ギャップ上には前記第２導体パターンは形成されていないものである。
【００１７】
また、他の代表的な実施の形態による半導体装置の製造方法は、基板上にギャップを介して互いに離間された第１パターンおよび第２パターンを有する第１導体パターンを形成してから、前記基板上に前記第１導体パターンを覆うように絶縁膜し、前記絶縁膜上に第１レジスト膜を形成する。それから、前記基板の裏面側から前記第１レジスト膜を露光してから、前記第１レジスト膜を現像することで、第１レジストパターンを形成する。形成された前記第１レジストパターンは、前記第１パターンと前記第２パターンとを前記ギャップを無くして連結した場合の前記第１導体パターンに対応するパターン形状を有する。そして、前記第１レジストパターンで覆われていない領域の前記絶縁膜上に第２導体パターンを形成する。
【００１８】
また、他の代表的な実施の形態による半導体装置の製造方法は、基板上に第１パターンと第２パターンと前記第１および第２パターンを接続する第１接続パターンとを有する第１導体パターンを形成してから、前記基板上に前記第１導体パターンを覆うように絶縁膜を形成し、前記絶縁膜上に第１レジスト膜を形成する。それから、前記基板の裏面側から前記第１レジスト膜を露光してから、前記第１レジスト膜を現像することで、第１レジストパターンを形成する。形成された前記第１レジストパターンは、前記第１パターンと前記第２パターンとを前記第１接続パターンを無くして分離した場合の前記第１導体パターンに対応するパターン形状を有する。そして、前記第１レジストパターンで覆われていない領域の前記絶縁膜上に第２導体パターンを形成する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【００２１】
また、半導体装置を小型化することができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２５】
（実施の形態１）
まず、本発明者が検討したボトムゲート構造の薄膜トランジスタについて説明する。ここで、ボトムゲート構造とは、ソース電極およびドレイン電極よりもゲート電極が基板側（すなわち下層側）に位置した構造を言う。一方、トップゲート構造とは、ゲート電極よりもソース電極およびドレイン電極が基板側（すなわち下層側）に位置した構造を言う。
【００２６】
図１は、本発明者が検討した第１の検討例のボトムゲート構造の薄膜トランジスタを示す平面図（要部平面図）であり、図２は、その断面図（要部断面図）である。なお、図２は、図１のＡ１−Ａ１線の断面図にほぼ対応する。
【００２７】
図１および図２に示されるボトムゲート構造の薄膜トランジスタＴＲ１０１は、基板ＳＵＢ１０１上に、ゲート電極ＧＥ１０１を有する最下層電極層、ゲート絶縁膜ＧＩＦ１０１、ソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１を有する上部電極層、および半導体層ＳＭ１０１が下から順に積層された構造を有している。ソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１は、互いに離間しており、それらの間が半導体層ＳＭ１０１で満たされている。ソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１間の半導体層ＳＭ１０１に、チャネル領域が形成される。
【００２８】
通常のボトムゲート構造の薄膜トランジスタは、図１および図２に示されるように、ゲート電極ＧＥ１０１とソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１とが、部分的に重なっている（オーバーラップしている）。すなわち、図２に示される重なり領域１０２では、平面的（基板ＳＵＢ１０１の主面に平行な平面）にみて、ゲート電極ＧＥ１０１とソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１とが重なっている。
【００２９】
ゲート電極ＧＥ１０１とソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１とが平面的に重なっている領域、すなわち重なり領域１０２が生じる理由は、次のようなものである。ボトムゲート構造の薄膜トランジスタＴＲ１０１を作製する際に、通常のリソグラフィや印刷技術を用いてソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１を形成すると、ソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１の合わせずれ（実際形成された位置が本来形成すべき位置からずれてしまうこと）が生じやすい。ソース電極ＳＥ１０１またはドレイン電極ＤＥ１０１がゲート電極ＳＥ１０１から離間して形成されてしまうと、薄膜トランジスタＴＲ１０１がトランジスタとしてうまく動作しなくなる可能性がある。このため、ソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１形成時に合わせずれが生じたとしても、トランジスタとして動作できるように、合わせずれを見込んで、ゲート電極ＧＥ１０１とソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１とが平面的に重なる重なり領域１０２を設計の段階で設ける必要がある。重なり領域１０２を設けておけば、たとえソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１形成時に合わせずれが生じたとしても、ソース電極ＳＥ１０１またはドレイン電極ＤＥ１０１がゲート電極ＳＥ１０１から離間することがなく、薄膜トランジスタＴＲ１０１をトランジスタとして動作させることができる。
【００３０】
しかしながら、重なり領域１０２は薄膜トランジスタＴＲ１０１の動作速度を遅くする電気容量が生じる原因となる。すなわち、重なり領域１０２において、ゲート電極ＧＥ１０１とソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１とが、間にゲート絶縁膜ＧＩＦ１０１を介して近接して対向することで、ゲート電極ＧＥ１０１とソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１との間に寄生容量が生じ、これが薄膜トランジスタＴＲ１０１の動作速度を遅くするように作用する。このため、トランジスタを高性能化するには、重なり領域１０２が少ないほうがよい。
【００３１】
次に、本発明者が検討した、上記重なり領域１０２がほとんど無い構造の薄膜トランジスタＴＲ２０１の作製方法について、図３〜図１２を参照して説明する。
【００３２】
図３〜図１２は、本発明者が検討した第２の検討例のボトムゲート構造の薄膜トランジスタＴＲ２０１の製造工程中の平面図（要部平面図）または断面図（要部断面図）、あるいは薄膜トランジスタＴＲ２０１の製造工程中で使用したマスクＭＫ２０１の平面図である。図３〜図１２のうち、図３、図７、図９および図１１は薄膜トランジスタＴＲ２０１の製造工程中の平面図（要部平面図）であり、図４、図５、図８、図１０および図１２は薄膜トランジスタＴＲ２０１の製造工程中の断面図（要部断面図）であり、図６はマスクＭＫ２０１の平面図である。また、図３と図４とは同じ工程段階に対応し、図３のＡ２−Ａ２線の断面図が図４に対応し、図７と図８とは同じ工程段階に対応し、図７のＡ２−Ａ２線の断面図が図８に対応し、図９と図１０とは同じ工程段階に対応し、図９のＡ２−Ａ２線の断面図が図１０に対応し、図１１と図１２とは同じ工程段階に対応し、図１１のＡ２−Ａ２線の断面図が図１２に対応する。
【００３３】
なお、図３、図６、図７、図９および図１１は平面図であるが、図面を見易くするために、図３ではゲート電極ＧＥ２０１にハッチングを付し、図６はマスクＭＫ２０１の遮光領域にハッチングを付し、図７はレジストパターンＲＰ２０１ａにハッチングを付し、図９はソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１にハッチングを付し、図１１は半導体層ＳＭ２０１にハッチングを付してある。
【００３４】
まず、図３および図４に示されるように、ポリエチレンテレフタレートなどからなる基板ＳＵＢ２０１を準備する。それから基板ＳＵＢ２０１上にアルミニウム膜を成膜した後、通常のリソグラフィ技術とエッチング技術を用いてアルミニウム膜をパターニングしてゲート電極ＧＥ２０１を形成する。
【００３５】
次に、図５に示されるように、基板ＳＵＢ２０１の全面上に、ゲート電極ＧＥ２０１を覆うように、ポリビニルフェノールなどからなるゲート絶縁膜ＧＩＦ２０１を形成する。それから、ゲート絶縁膜ＧＩＦ２０１上に、ポジ型のレジスト膜ＲＰ２０１を形成する。
【００３６】
次に、ソース・ドレイン電極用のマスク（フォトマスク）ＭＫ２０１を基板ＳＵＢ２０１の裏面側に配置し、基板ＳＵＢ２０１の裏面側から基板ＳＵＢ２０１に光を照射してレジスト膜ＲＰ２０１を露光する。基板の裏面側から光を照射して行う露光を、以下では裏面露光とも言う。図５では、露光時に基板ＳＵＢ２０１の裏面側から基板ＳＵＢ２０１に照射される光を矢印で模式的に示してある。
【００３７】
図６に示されるように、マスクＭＫ２０１は、開口部ＭＫ２０１ａを有しており、開口部ＭＫ２０１ａで光を通過させ、開口部ＭＫ２０１ａ以外で光を遮蔽するように機能する。図６は、マスクＭＫ２０１の平面図であるが、図面を見やすくするためにマスクＭＫ２０１の遮光部にハッチングを付しており、図６のマスク２０１において、ハッチングが施されていない部分（開口部ＭＫ２０１ａ）で光が通過する。また、マスクＭＫ２０１の開口部ＭＫ２０１ａの位置が分かりやすいように、図６では露光時のゲート電極ＧＥ２０１の位置を点線で示してある。
【００３８】
基板ＳＵＢ２０１およびゲート絶縁膜ＧＩＦ２０１は透光性を有し、基板ＳＵＢ２０１の裏面側から照射された光は、マスクＭＫ２０１の開口部ＭＫ２０１ａを通過し、更に基板ＳＵＢ２０１およびゲート絶縁膜ＧＩＦ２０１を透過して、レジスト膜ＲＰ２０１に照射される。この際、金属膜からなるゲート電極ＧＥ２０１は、光を透過せずにマスクとして機能する。従って、マスクＭＫ２０１の開口部ＭＫ２０１ａを通過し、かつゲート電極ＧＥ２０１によって遮光されなかった光が、レジスト膜ＲＰ２０１に照射される。
【００３９】
その後、レジスト膜ＲＰ２０１を現像することで、図７に示されるように、レジストパターンＲＰ２０１ａがゲート絶縁膜ＧＩＦ２０１上に形成される。
【００４０】
マスクＭＫ２０１の開口部ＭＫ２０１ａのパターン形状は、後で形成されるソース電極ＳＥ２０１とドレイン電極ＤＥ２０１とが一つに結合（連結）した形状である。マスクＭＫ２０１の開口部ＭＫ２０１ａの形状を所望の任意形状にすることにより、後で形成されるソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１の形状を所望の任意形状にすることができる。マスクＭＫ２０１を介して裏面露光を行うと、マスクＭＫ２０１だけでなく、ゲート電極ＧＥ２０１もフォトマスクとして働き、レジスト膜ＲＰ２０１の露光領域が、ゲート電極ＧＥ２０１によってソース電極領域ＲＰ２０１ｂとドレイン電極領域ＲＰ２０１ｃとに分離する。このため、自動的に上記重なり領域１０２がほとんど無く、ゲート電極ＧＥ２０１と、ソース電極領域ＲＰ２０１ｂおよびドレイン電極領域ＲＰ２０１ｃの位置が整合する。レジスト膜ＲＰ２０１はポジ型であるため、図７の現像後のレジストパターンＲＰ２０１ａは、図６の工程で露光された領域に対応するソース電極領域ＲＰ２０１ｂおよびドレイン電極領域ＲＰ２０１ｃが開口されたパターンとなる。
【００４１】
次に、基板ＳＵＢ２０１の全面上に、すなわちレジストパターンＲＰ２０１ａ上とレジストパターンＲＰ２０１ａで覆われていない領域のゲート絶縁膜ＧＩＦ２０１上とに金属膜を形成してから、レジストパターンＲＰ２０１ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ２０１ａ上の金属膜も一緒に除去される。しかしながら、レジストパターンＲＰ２０１ａの開口領域の底部で露出するゲート絶縁膜ＧＩＦ２０１上に形成されていた金属膜は、除去されずに残存し、図９および図１０に示されるように、ソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１となる。
【００４２】
このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ２０１ａで覆われていなかった領域のゲート絶縁膜ＧＩＦ２０１上に、ソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１が形成される。なお、ソース電極領域ＲＰ２０１ｂにソース電極ＳＥ２０１が形成され、ドレイン電極領域ＲＰ２０１ｃにドレイン電極ＤＥ２０１が形成される。
【００４３】
その後、図１１および図１２に示されるように、ソース電極ＳＥ２０１とドレイン電極ＤＥ２０１の間のゲート絶縁膜ＧＩＦ２０１上に、半導体層ＳＭ２０１を形成する。
【００４４】
このようにして、図１２に示されるように、ゲート電極ＧＥ２０１とソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１との重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、ゲート電極ＧＥ２０１とソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１との位置が整合した薄膜トランジスタＴＲ２０１を、基板ＳＵＢ２０１上に形成することができる。
【００４５】
図１３および図１４は、上記図１１に比べて、半導体層ＳＭ２０１の形成位置がずれた場合を示す平面図であり、図１３と図１４では、半導体層ＳＭ２０１の形成位置のずれ方が異なる平面図がそれぞれ示されている。
【００４６】
薄膜トランジスタＴＲ２０１では、チャネル幅はソース電極ＳＥ２０１およびドレイン電極ＤＥ２０１のパターン形状によって規定され、図１３や図１４のように半導体層ＳＭ２０１の形成位置がずれても、チャネル幅は変わらない。このため、インクジェット印刷法のような着弾精度（塗布位置の精度）が悪い手法を使用して半導体層ＳＭ２０１を形成しても、均一性能の薄膜トランジスタＴＲ２０１を形成することができる。
【００４７】
次に、このような薄膜トランジスタを用いた回路について説明する。
【００４８】
一般に、液晶デバイスや電子ペーパーを高速に表示させるためには、アクティブマトリクスと言われるマトリクス状のトランジスタ回路が使用される。図１５にその代表的な回路図を示す。図１５の回路では、トランジスタＴＲがマトリクス状に配置され、各トランジスタＴＲのゲート電極が行ごとに走査線ＧＬに接続されている。各トランジスタＴＲのソース電極は列ごとに信号線ＳＬに接続され、各トランジスタＴＲのドレイン電極は画素につながる画素電極に接続される。
【００４９】
図１５のような回路を基板上に形成しようとすると、走査線ＧＬと信号線ＳＬとが平面的に交差する領域が生じてしまう。このため、上記第２の検討例の製造方法をそのまま適用することはできない。これは、走査線ＧＬと信号線ＳＬとで、走査線ＧＬが基板に近い側に位置していたとすると、裏面露光の際に走査線ＧＬがマスクとして機能するので、走査線ＧＬに重なる位置では信号線ＳＬを形成できないためである。
【００５０】
そこで、上記薄膜トランジスタＴＲ２０１のようなゲート電極とソース電極およびドレイン電極との位置が整合したトランジスタで図１５のようなアクティブマトリクス回路を形成できるようにした、本実施の形態の半導体装置の製造方法について図１６〜図２９を用いて説明する。
【００５１】
図１６〜図２９は、トランジスタ単体としては上記薄膜トランジスタＴＲ２０１とほぼ同様の構造を有するボトムゲート構造の薄膜トランジスタＴＲ１を用いたアクティブマトリクス回路の製造工程中の平面図（要部平面図）または断面図（要部断面図）、あるいは薄膜トランジスタＴＲ１の製造工程中で使用したマスクＭＫ１，ＭＫ２の平面図である。図１６〜図２９のうち、図１６、図２１、図２４および図２７は薄膜トランジスタＴＲ１の製造工程中の平面図（要部平面図）であり、同じ領域の異なる工程段階が示されている。また、図１６〜図２９のうち、図１７、図１８、図２２、図２３、図２５、図２６、図２８および図２９は薄膜トランジスタＴＲ１の製造工程中の断面図（要部断面図）であり、図１９はマスクＭＫ１の平面図であり、図２０はマスクＭＫ２の平面図である。また、図１６と図１７とは同じ工程段階に対応し、図１６のＡ３−Ａ３線の断面図が図１７に対応し、図２１〜図２３は同じ工程段階に対応し、図２１のＡ３−Ａ３線の断面図が図２２に対応し、図２１のＢ３−Ｂ３線の断面図が図２３に対応する。また、図２４〜図２６は同じ工程段階に対応し、図２４のＡ３−Ａ３線の断面図が図２５に対応し、図２４のＢ３−Ｂ３線の断面図が図２６に対応する。また、図２７および図２８は同じ工程段階に対応し、図２７のＡ３−Ａ３線の断面図が図２８に対応する。また、図２９は、図２８に続く製造工程中の断面図であり、図２８と同じ断面領域が示されている。
【００５２】
なお、図１６、図１９〜図２１、図２４および図２７は平面図であるが、図面を見易くするために、図１６は導体パターンＣＰ１にハッチングを付し、図１９はマスクＭＫ１の遮光領域にハッチングを付し、図２０はマスクＭＫ２の遮光領域にハッチングを付し、図２１はレジストパターンＲＰ１ａにハッチングを付し、図２４は導体パターンＣＰ２にハッチングを付し、図２７は半導体層ＳＭ１にハッチングを付してある。
【００５３】
まず、図１６および図１７に示されるように、基板ＳＵＢ１を準備する。基板ＳＵＢ１は、透光性を有しており、好ましくは樹脂基板である。例えばポリエチレンテレフタレート（ＰＥＴ：Polyethylene terephthalate）などにより基板ＳＵＢ１を形成することができる。それから基板ＳＵＢ１の表面（上面）ＳＵＢ１ａ上にアルミニウム膜などの金属膜を例えば２００ｎｍ程度の膜厚で成膜した後、通常のリソグラフィ技術とエッチング技術を用いてこの金属膜をパターニングすることで、ゲート電極ＧＥ１および走査線ＧＬ１を含む導体パターン（金属パターン）ＣＰ１を形成する。走査線ＧＬ１は、上記図１５の回路図の走査線ＧＬに対応するものであり、ゲート電極ＧＥ１は、上記図１５の回路図のトランジスタＴＲのゲート電極に対応するものである。上記図１５の回路図からも分かるように、ゲート電極ＧＥ１と走査線ＧＬ１とは電気的に接続されている必要があるので、ゲート電極ＧＥ１および走査線ＧＬ１は互いに連結された一体的パターンとして基板ＳＵＢ１上に形成される。
【００５４】
次に、図１８に示されるように、基板ＳＵＢ１の全面上に、導体パターンＣＰ１（ゲート電極ＧＥ１および走査線ＧＬ１）を覆うように、透光性のゲート絶縁膜ＧＩＦ１を例えば膜厚３００ｎｍ程度に形成する。ゲート絶縁膜ＧＩＦ１として、例えばポリビニルフェノール（ＰＶＰ）などの有機絶縁膜を用いることができる。
【００５５】
次に、基板ＳＵＢ１の全面上に、すなわちゲート絶縁膜ＧＩＦ１上に、ポジ型のレジスト膜（フォトレジスト膜）ＲＰ１を形成する。ここまでの工程は、上記ゲート電極ＧＥ２０１のパターンが、ゲート電極ＧＥ１および走査線ＧＬ１のパターンとなったこと以外は、上記第２の検討例とほぼ同様である。
【００５６】
次に、図１８に示されるように、ソース・ドレイン電極用のマスク（フォトマスク）ＭＫ１を基板ＳＵＢ１の裏面（下面）ＳＵＢ１ｂ側に配置し、信号線交差部用のマスク（フォトマスク）ＭＫ２を基板ＳＵＢ１の表面（上面）ＳＵＢ１ａ側に配置し、基板ＳＵＢ１の表面ＳＵＢ１ａ側と裏面ＳＵＢ１ｂ側の両方から光を照射し、それによってレジスト膜ＲＰ１を露光する。マスクＭＫ１は、図１９のような平面形状を有し、マスクＭＫ２は、図２０のような平面形状を有している。なお、図１８では、露光時に基板ＳＵＢ１の裏面ＳＵＢ１ｂ側および表面ＳＵＢ１ａ側から基板ＳＵＢ１に照射される光を矢印で模式的に示してある。
【００５７】
なお、本実施の形態および以下の実施の形態２〜６では、基板ＳＵＢ１において、導体パターンＣＰ１（後述の実施の形態２〜６では導体パターンＣＰ３，５，７，９，１１）およびそれより上層の構造が形成される側の主面を基板ＳＵＢ１の表面ＳＵＢ１ａと呼び、表面ＳＵＢ１ａとは反対側の主面を、基板ＳＵＢ１の裏面ＳＵＢ１ｂと呼ぶものとする。
【００５８】
その後、レジスト膜ＲＰ１を現像することで、図２１〜図２３に示されるように、ソース電極領域ＲＰ１ｂ、ドレイン電極領域ＲＰ１ｃおよび信号線領域ＲＰ１ｄが開口されたレジストパターン（フォトレジストパターン）ＲＰ１ａがゲート絶縁膜ＧＩＦ１上に形成される。
【００５９】
図１９および図２０に示されるように、マスクＭＫ１，ＭＫ２は、それぞれ開口部（光を通過させる部分）ＭＫ１ａ，ＭＫ２ａを有しており、開口部ＭＫ１ａ，ＭＫ２ａで光を通過させ、開口部ＭＫ１ａ，ＭＫ２ａ以外で光を遮蔽するように機能する。図１９および図２０は、それぞれマスクＭＫ１，ＭＫ２の平面図であるが、図面を見やすくするためにマスクＭＫ１，ＭＫ２の遮光部（光を遮蔽する部分）にハッチングを付しており、図１９および図２１のマスクＭＫ１，ＭＫ２において、ハッチングが施されていない部分（開口部ＭＫ１ａ，ＭＫ２ａ）で光が通過する。また、図１９および図２０は、マスクＭＫ１，ＭＫ２の開口部ＭＫ１ａ，ＭＫ２ａの位置が分かりやすいように、露光時のゲート電極ＧＥ１および走査線ＧＬ１の位置を点線で示してある。
【００６０】
ここで、ソース・ドレイン電極用のマスクＭＫ１を基板ＳＵＢ１の裏面ＳＵＢ１ｂ側に配置したのは、上記図５に関連して説明したのと同様の理由である。すなわち、基板ＳＵＢ１およびゲート絶縁膜ＧＩＦ１は、透光性（光を透過する性質）を有しているため、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、マスクＭＫ１の開口部ＭＫ１ａを通過し、更に基板ＳＵＢ１およびゲート絶縁膜ＧＩＦ１を透過して、レジスト膜ＲＰ１に照射される。この際、導体パターンＣＰ１は金属膜からなり、光を透過せずに反射する性質を有しているので、露光時のマスクとして機能する。従って、マスクＭＫ１の開口部ＭＫ１ａを通過し、かつ導体パターンＣＰ１（ゲート電極ＧＥ１および走査線ＧＬ１）によって遮光されなかった光が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ１に照射されることになる。
【００６１】
図１５の回路図に示されるようなアクティブマトリクス回路では、薄膜トランジスタだけでなくゲート電極が接続された走査線ＧＬと、ソース電極が接続された信号線ＳＬがあり、走査線ＧＬと信号線ＳＬとは交差し、交差した場所では走査線ＧＬと信号線ＳＬとはゲート絶縁膜ＧＩＦ１を介して電気的に絶縁される。マスクＭＫ１だけでなく、マスクＭＫ２も使用するのは、交差した場所で走査線ＧＬと信号線ＳＬとの両方を形成するためである。
【００６２】
マスクＭＫ１は、図１９に示されるように、ソース・ドレイン電極用の開口パターンＭＫ１ｂと信号線用の開口パターンＭＫ１ｃとを有しており、ソース・ドレイン電極用の開口パターンＭＫ１ｂと信号線用の開口パターンＭＫ１ｃとが連結されて開口部ＭＫ１ａが形成されている。
【００６３】
マスクＭＫ１の開口部ＭＫ１ａのパターン形状は、形成すべきソース電極ＳＥ１とドレイン電極ＤＥ１と信号線ＳＬ１とが一つに結合（連結）した形状である。マスクＭＫ１の開口部ＭＫ１ａの形状を所望の任意形状にすることにより、後で形成されるソース電極ＳＥ１とドレイン電極ＤＥ１と信号線ＳＬ１との形状を所望の任意形状にすることができる。これは、マスクＭＫ１を介して基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からポジ型のレジスト膜ＲＰ１に光を照射した場合、マスクＭＫ１だけでなく、導体パターンＣＰ１もフォトマスクとして働き、レジスト膜ＲＰ１の露光領域が導体パターンＣＰ１のゲート電極ＧＥ１によって、ソース電極領域ＲＰ１ｂおよび信号線領域ＲＰ１ｄとドレイン電極領域ＲＰ１ｃとに分離するためである。この際、自動的に上記重なり領域１０２がほとんど無く、ゲート電極ＧＥ１と、ソース電極領域ＲＰ１ｂおよびドレイン電極領域ＲＰ１ｃの位置が整合する。レジスト膜ＲＰ１はポジ型であったため、図２１〜図２３の現像後のレジストパターンＲＰ１ａは、図１８の露光工程で露光された領域に対応するソース電極領域ＲＰ１ｂおよび信号線領域ＲＰ１ｄとドレイン電極領域ＲＰ１ｃとが開口されたパターンとなっている。なお、ソース電極領域ＲＰ１ｂは、後でソース電極ＳＥ１が形成される領域に対応し、ドレイン電極領域ＲＰ１ｃは、後でドレイン電極ＤＥ１が形成される領域に対応し、信号線領域ＲＰ１ｄは、後で信号線ＳＬ１が形成される領域に対応する。
【００６４】
しかしながら、マスクＭＫ１の開口部ＭＫ１ａは、信号線用の開口パターンＭＫ１ｃも含んでいるが、信号線用の開口パターンＭＫ１ｃのうち、走査線ＧＬ１と交差する領域は、走査線ＧＬ１がマスクとなって、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ１に光を照射できない。このため、このマスクＭＫ１で裏面露光を行うだけだと、ポジ型のレジスト膜ＲＰ１に形成される信号線の潜像パターンは、走査線ＧＬ１との交差部分に光を照射できずに、切断されてしまう。従って、信号線ＳＬ（後述の信号線ＳＬ１）と走査線ＧＬ（ＧＬ１）の交差部にも光を照射する必要があるため、本実施の形態では、基板ＳＵＢ１の表面ＳＵＢ１ａ側に信号線交差部用のマスクＭＫ２を配置し、基板ＳＵＢ１の表面ＳＵＢ１ａ側からも光を照射する。
【００６５】
マスクＭＫ２は、図２０に示されるように、信号線用の開口パターンＭＫ１ｃ（すなわち信号線ＳＬ１を形成すべき領域）と走査線ＧＬ１が形成された領域との交差部に対応する領域に開口部ＭＫ２ａを有している。すなわち、マスクＭＫ２の開口部ＭＫ２ａは、露光時に、マスクＭＫ１の信号線用の開口パターンＭＫ１ｃと走査線ＧＬ１とが平面的に重なる領域を含むように形成されている。このため、図１８のように、マスクＭＫ２を介して基板ＳＵＢ１の表面ＳＵＢ１ａ側からもレジスト膜ＲＰ１を露光することで、マスクＭＫ２の開口部ＭＫ２ａを介して、レジスト膜ＲＰ１に光が照射される。この基板ＳＵＢ１の表面ＳＵＢ１ａ側から照射された光は、レジスト膜ＲＰ１において、信号線ＳＬ（ＳＬ１）を形成すべき領域と走査線ＧＬ１が形成された領域とが交差する部分にのみ照射されることになる。
【００６６】
従って、信号線ＳＬ１を形成すべき領域のうち、走査線ＧＬ１と交差する領域には、基板ＳＵＢ１の表面ＳＵＢ１ａ側からマスクＭＫ２を介して光を照射することができ、交差領域以外には、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からマスクＭＫ１を介して光を照射することができる。これにより、現像後のレジストパターンＲＰ１ａは、形成すべき信号線ＳＬ１に対応した開口部（すなわち信号線領域ＲＰ１ｄ）を有したものとなり、この信号線領域ＲＰ１ｄは、走査線ＧＬ１と交差する領域でも断線していないものとなる。
【００６７】
図１８の露光工程で基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射する光の波長は、ポジ型のレジスト膜ＲＰ１内に潜像が形成される波長領域で、かつ、基板ＳＵＢ１およびゲート絶縁膜ＧＩＦ１を透過する波長でなくてはいけない。例えば、水銀灯のｇ線、ｉ線、ｈ線の混合線の平行光を使用することができる。また、図１８の露光工程で基板ＳＵＢ１の表面ＳＵＢ１ａ側から照射する光の波長は、ポジ型のレジスト膜ＲＰ１内に潜像が形成される波長領域であればよい。但し、図１８の露光工程において、基板ＳＵＢ１の表面ＳＵＢ１ａ側から照射する光の波長が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射する光の波長と同じであれば、露光工程を簡略にしたり、露光装置を簡素化したりすることができるので、より好ましい。このことは、以下の図３４の露光工程についても同様であるが、以下の図３４の露光工程の場合は、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射する光の波長は、基板ＳＵＢ１および後述のゲート絶縁膜ＧＩＦ１ａだけでなく、後述の半導体層ＳＭ１ａも透過する波長でなくてはいけない。
【００６８】
また、図１８の露光工程では、マスクＭＫ１，ＭＫ２を基板ＳＵＢ１に密着させて光（平行光）を基板ＳＵＢ１の裏面ＳＵＢ１ｂ側および表面ＳＵＢ１ａ側から照射することができるが、マスクＭＫ１，ＭＫ２を基板ＳＵＢ１と近接させて（すなわち間にわずかな隙間を介在させて）、近接露光装置を用いて光を照射することもできる。また、マスクＭＫ１，ＭＫ２と基板ＳＵＢ１とを離して配置して、投影露光装置を用いて光を照射してもよい。これらの場合も、ほぼ同様の効果を得ることができる。このことは、後述の図３４の露光工程についても同様である。
【００６９】
その後の工程は、上記図９〜図１２を参照して説明したのとほぼ同様である。
【００７０】
レジストパターンＲＰ１ａの形成後、基板ＳＵＢ１の全面上に、すなわちレジストパターンＲＰ１ａ上とレジストパターンＲＰ１ａで覆われていない領域のゲート絶縁膜ＧＩＦ１上とに金属膜を形成してから、レジストパターンＲＰ１ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ１ａ上の金属膜も一緒に除去されるが、レジストパターンＲＰ１ａの開口領域（ソース電極領域ＲＰ１ｂ、ドレイン電極領域ＲＰ１ｃおよび信号線領域ＲＰ１ｄ）の底部で露出するゲート絶縁膜ＧＩＦ１上に形成されていた金属膜は、除去されずに残存し、図２４〜図２６に示されるように、ソース電極ＳＥ１、ドレイン電極ＤＥ１および信号線ＳＬ１を含む導体パターン（金属パターン）ＣＰ２となる。信号線ＳＬ１が、図１５の回路図の信号線ＳＬに対応するものであり、ソース電極ＳＥ１およびドレイン電極ＤＥ１は、それぞれ上記図１５の回路図のトランジスタＴＲのソース電極およびドレイン電極に対応するものである。
【００７１】
このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ１ａで覆われていなかった領域（ソース電極領域ＲＰ１ｂ、ドレイン電極領域ＲＰ１ｃおよび信号線領域ＲＰ１ｄ）のゲート絶縁膜ＧＩＦ１上に、ソース電極ＳＥ１、ドレイン電極ＤＥ１および信号線ＳＬ１を形成するのである。導体パターンＣＰ２形成用の金属膜としては、例えば、膜厚５ｎｍ程度のクロム（Ｃｒ）膜とそのクロム膜上に形成された膜厚１００ｎｍ程度の金（Ａｕ）膜との積層膜を用いることができ、例えば蒸着法などにより形成することができる。
【００７２】
次に、図２７および図２８に示されるように、ソース電極ＳＥとドレイン電極ＤＥの間のゲート絶縁膜ＧＩＦ１上に、半導体層（半導体パターン）ＳＭ１を形成する。半導体層ＳＭ１の形成法と材料については、後述の実施の形態２の半導体層ＳＭ２と同様とすることができる。
【００７３】
このようにして、ゲート電極ＧＥ１とソース電極ＳＥ１およびドレイン電極ＤＥ１との重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、正確にゲート電極ＧＥ１とソース電極ＳＥ１およびドレイン電極ＤＥ１との位置が整合した薄膜トランジスタＴＲ１を、基板ＳＵＢ１上に形成することができる。この薄膜トランジスタＴＲ１が、上記図１５の回路図のトランジスタＴＲが対応する。
【００７４】
次に、図２９に示されるように、基板ＳＵＢ１上に、すなわちゲート絶縁膜ＧＩＦ１上に導体パターンＣＰ２（ソース電極ＳＥ１、ドレイン電極ＤＥ１および信号線ＳＬ１）と半導体層７とを覆うように、絶縁体からなる保護膜（絶縁膜）ＰＴ１を形成する。保護膜ＰＴ１は、例えば、ポリビニルアルコールをスクリーン印刷法で塗布し（この際、所定の位置にビアを有するパターンに塗布する）、これを乾燥することで、形成することができる。保護膜ＰＴ１は、ドレイン電極ＤＥ１上に位置するビア（孔、開口部）ＰＴ１ａを有している。
【００７５】
その後、保護膜ＰＴ１上に、画素電極ＰＥ１を、例えば銀インクを用いたスクリーン印刷法などで形成する。画素電極ＰＥ１を構成する導電材料は、保護膜ＰＴ１のビアＰＴ１ａ内にも充填され、それによって、画素電極ＰＥ１はドレイン電極ＤＥ１と電気的に接続される。この画素電極ＰＥ１が電子ペーパーなどの表示素子と接続される。また，画素電極ＰＥ１を、銀インクの代わりに、ポリ（３，４−エチレンジオキシチオフェン）−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）のような透明導電性インクを用いて形成すれば、ここで形成した薄膜トランジスタＴＲ１を液晶ディスプレイなどの透過型ディスプレイに使用することができる。これは、以下の実施の形態４，５でも同様である。
【００７６】
以上、ボトムゲート型構造の薄膜トランジスタ１に関して説明したが、同様にトップゲート型構造の薄膜トランジスタＴＲ１ａも作製することができる。以下に、トップゲート型構造の薄膜トランジスタＴＲ１ａについて説明する。
【００７７】
図３０〜図４２は、トップゲート構造の薄膜トランジスタＴＲ１ａを用いたアクティブマトリクス回路（上記図１５の回路）の製造工程中の平面図（要部平面図）または断面図（要部断面図）、あるいは薄膜トランジスタＴＲ１ａの製造工程中で使用したマスクＭＫ３，ＭＫ４の平面図である。図３０〜図４２のうち、図３０、図３２、図３７および図４０は薄膜トランジスタＴＲ１ａの製造工程中の平面図（要部平面図）であり、同じ領域の異なる工程段階が示されている。また、図３０〜図４２のうち、図３１、図３３、図３４、図３８、図３９、図４１および図４２は薄膜トランジスタＴＲ１ａの製造工程中の断面図（要部断面図）であり、図３５はマスクＭＫ３の平面図であり、図３６はマスクＭＫ４の平面図である。また、図３０と図３１とは同じ工程段階に対応し、図３０のＡ４−Ａ４線の断面図が図３１に対応し、図３２および図３３は同じ工程段階に対応し、図３２のＡ４−Ａ４線の断面図が図３３に対応する。また、図３７〜図３９は同じ工程段階に対応し、図３７のＡ４−Ａ４線の断面図が図３８に対応し、図３７のＢ４−Ｂ４線の断面図が図３８に対応する。また、図４０〜図４２は同じ工程段階に対応し、図４０のＡ４−Ａ４線の断面図が図４１に対応し、図４０のＢ４−Ｂ４線の断面図が図４２に対応する。
【００７８】
なお、図３０、図３２、図３５〜図３７および図４０は平面図であるが、図面を見易くするために、図３０は導体パターンＣＰ１ａにハッチングを付し、図３２は半導体層ＳＭ１ａにハッチングを付し、図３５はマスクＭＫ３の遮光領域にハッチングを付し、図３６はマスクＭＫ４の遮光領域にハッチングを付し、図３７はレジストパターンＲＰ２ａにハッチングを付し、図４０は導体パターンＣＰ２ａにハッチングを付してある。
【００７９】
まず、図３０および図３１に示されるように、上記基板ＳＵＢ１を準備する。それから基板ＳＵＢ１上に金属膜を２００ｎｍ程度の膜厚で成膜した後、通常のリソグラフィ技術とエッチング技術を用いてこの金属膜をパターニングすることで、ソース電極ＳＥ１ａ、ドレイン電極ＤＥ１ａおよび信号線ＳＬ１ａを含む導体パターン（金属パターン）ＣＰ１ａを形成する。信号ＳＬ１ａは、上記図１５の回路図の信号線ＳＬに対応するものであり、ソース電極ＳＥ１ａおよびドレイン電極ＤＥ１ａは、それぞれ上記図１５の回路図のトランジスタＴＲのソース電極およびドレイン電極に対応する。
【００８０】
上記図１５の回路図からも分かるように、ソース電極ＳＥ１ａと信号線ＳＬ１ａとは電気的に接続されている必要があるため、ソース電極ＳＥ１ａおよび信号線ＳＬ１ａは互いに連結された一体的パターンとして基板ＳＵＢ１上に形成される。導体パターンＣＰ１ａ形成用の金属膜としては、例えば膜厚５ｎｍ程度のクロム（Ｃｒ）膜とそのクロム膜上に形成された膜厚１００ｎｍ程度の金（Ａｕ）膜との積層膜を用いることができる。
【００８１】
次に、図３２および図３３に示されるように、ソース電極ＳＥ１ａとドレイン電極ＤＥ１ａの間の基板ＳＵＢ１上に半導体層（半導体パターン）ＳＭ１ａを形成する。半導体層ＳＭ１ａの形成法と材料については、後述の実施の形態２の半導体層ＳＭ２と同様とすることができる。
【００８２】
次に、図３４に示されるように、基板ＳＵＢ１の全面上に、導体パターンＣＰ１ａ（ソース電極ＳＥ１ａ、ドレイン電極ＤＥ１ａおよび信号線ＳＬ１ａ）と半導体層ＳＭ１ａとを覆うように、透光性のゲート絶縁膜ＧＩＦ１ａを例えば膜厚３００ｎｍ程度に形成する。ゲート絶縁膜ＧＩＦ１ａの材料には、上記ゲート絶縁膜ＧＩＦ１と同様のものを用いることができる。
【００８３】
次に、基板ＳＵＢ１の全面上に、すなわちゲート絶縁膜ＧＩＦ１ａ上に、ポジ型のレジスト膜ＲＰ２を形成する。
【００８４】
次に、図３４に示されるように、ゲート電極用のマスクＭＫ３を基板ＳＵＢ１の裏面ＳＵＢ１ｂ側に配置し、走査線交差部用のマスクＭＫ４を基板ＳＵＢ１の表面ＳＵＢ１ａ側に配置し、基板ＳＵＢ１の表面ＳＵＢ１ａ側と裏面ＳＵＢ１ｂ側の両面から光を照射し、それによってレジスト膜ＲＰ２を露光する。マスクＭＫ３は図３５のような平面形状を有し、マスクＭＫ２は図３６のような平面形状を有している。なお、図３４では、露光時に基板ＳＵＢ１の裏面ＳＵＢ１ｂ側および表面ＳＵＢ１ａ側から基板ＳＵＢ１に照射される光を矢印で模式的に示してある。
【００８５】
その後、レジスト膜ＲＰ２を現像することで、図３７〜図３９に示されるように、ゲート電極領域ＲＰ２ｂおよび走査線領域ＲＰ２ｃが開口されたレジストパターン（レジスト膜）ＲＰ２ａがゲート絶縁膜ＧＩＦ１ａ上に形成される。
【００８６】
図３５および図３６に示されるように、マスクＭＫ３，ＭＫ４は、それぞれ開口部ＭＫ３ａ，ＭＫ４ａを有しており、開口部ＭＫ３ａ，ＭＫ４ａで光を通過させ、開口部ＭＫ３ａ，ＭＫ４ａ以外で光を遮蔽するように機能する。図３５および図３６は、それぞれマスクＭＫ３，ＭＫ４の平面図であるが、図面を見やすくするためにマスクＭＫ３，ＭＫ４の遮光部（光を遮蔽する部分）にハッチングを付しており、図３５および図３６のマスクＭＫ３，ＭＫ４において、ハッチングが施されていない部分（開口部ＭＫ３ａ，ＭＫ４ａ）で光が通過する。また、図３５および図３６は、マスクＭＫ３，ＭＫ４の開口部ＭＫ３ａ，ＭＫ４ａの位置が分かりやすいように、露光時のソース電極ＳＥ１ａ、ドレイン電極ＤＥ１ａおよび信号線ＳＬ１ａの位置を点線で示してある。
【００８７】
基板ＳＵＢ１、ゲート絶縁膜ＧＩＦ１ａおよび半導体層ＳＭ１ａは、透光性を有するため、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、マスクＭＫ３の開口部ＭＫ３ａを通過し、更に基板ＳＵＢ１、半導体層ＳＭ１ａおよびゲート絶縁膜ＧＩＦ１ａを透過（通過）して、レジスト膜ＲＰ２に照射される。この際、導体パターンＣＰ１ａは金属膜からなり、光を透過せずに反射する性質を有しているので、露光時のマスクとして機能する。従って、マスクＭＫ３の開口部ＭＫ３ａを通過し、かつ導体パターンＣＰ１ａ（ソース電極ＳＥ１ａ、ドレイン電極ＤＥ１ａおよび信号線ＳＬ１ａ）によって遮光されなかった光が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ２に照射されることになる。
【００８８】
マスクＭＫ３は、図３５に示されるように、ゲート電極用の開口パターンＭＫ３ｂと、走査線用の開口パターンＭＫ３ｃとを有しており、ゲート電極用の開口パターンＭＫ３ｂと走査線用の開口パターンＭＫ３ｃとが連結されて開口部ＭＫ３ａが形成されている。
【００８９】
マスクＭＫ３の開口部ＭＫ３ａのパターン形状は、形成すべきゲート電極ＧＥ１ａと走査線ＧＬ１ａとが一つに結合（連結）した形状であり、開口部ＭＫ３ａの形状を所望の任意形状にすることにより、後で形成されるゲート電極ＧＥ１ａと走査線ＧＬ１ａとの形状を所望の任意形状にすることができる。
【００９０】
また、マスクＭＫ３を介して裏面露光した場合、マスクＭＫ３だけでなく、導体パターンＣＰ１ａもフォトマスクとして働くため、自動的に上記重なり領域１０２に相当するものがほとんど無く、ゲート電極領域ＲＰ２ｂが、ソース電極ＳＥ１ａおよびドレイン電極ＤＥ１ａの位置に整合する。レジスト膜ＲＰ２はポジ型であったため、図３７〜図３９に示される現像後のレジストパターンＲＰ２ａは、図３４の露光工程で露光された領域に対応するゲート電極領域ＲＰ２ｂおよび走査線領域ＲＰ２ｃが開口されたパターンとなっている。なお、ゲート電極領域ＲＰ２ｂは、後でゲート電極ＧＥ１ａが形成される領域に対応し、走査線領域ＲＰ２ｃは、後で走査線ＧＬ１ａが形成される領域に対応する。
【００９１】
マスクＭＫ３で裏面露光を行うだけだと、レジスト膜ＲＰ２に形成される走査線の潜像パターンは、信号線ＳＬ１ａとの交差部分に光を照射できず、切断されてしまう。このため、信号線ＳＬ１ａと走査線ＧＬの交差部にも光を照射するために、走査線交差部用のマスクＭＫ４を配置して基板ＳＵＢ１の表面ＳＵＢ１ａ側からも光を照射する。
【００９２】
マスクＭＫ４は、図３６に示されるように、走査線用の開口パターンＭＫ３ｃ（すなわち走査線ＧＬ１ａを形成すべき領域）と信号線ＳＬ１ａが形成された領域との交差部に対応する領域に開口部ＭＫ４ａを有している。すなわち、マスクＭＫ４の開口部ＭＫ４ａは、露光時に、マスクＭＫ３の走査線用の開口パターンＭＫ３ｃと信号線ＳＬ１ａとが平面的に重なる領域を含むように形成されている。このため、図３４のように、マスクＭＫ４を介して基板ＳＵＢ１の表面ＳＵＢ１ａ側からもレジスト膜ＲＰ１を露光することで、マスクＭＫ４の開口部ＭＫ４ａを介してレジスト膜ＲＰ２に光が照射される。この基板ＳＵＢ１の表面ＳＵＢ１ａ側から照射された光は、レジスト膜ＲＰ２において、走査線ＧＬ（ＧＬ１ａ）を形成すべき領域と信号線ＳＬ１ａが形成された領域とが交差する部分にのみ照射されることになる。
【００９３】
従って、走査線ＧＬ１ａを形成すべき領域のうち、信号線ＳＬ１ａと交差する領域には、基板ＳＵＢ１の表面ＳＵＢ１ａ側からマスクＭＫ４を介して光を照射することができ、交差領域以外には、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からマスクＭＫ３を介して光を照射することができる。これにより、現像後のレジストパターンＲＰ２ａは、形成すべき走査線ＧＬ１ａに対応した開口部（すなわち走査線領域ＲＰ２ｃ）を有したものとなり、この走査線ＧＬ１ａに対応した開口部（走査線領域ＲＰ２ｃ）は、信号線ＳＬ１ａと交差する領域でも断線していないものとなる。
【００９４】
このようにしてレジストパターンＲＰ２ａを形成した後、基板ＳＵＢ１の全面上に、すなわちレジストパターンＲＰ２ａ上とレジストパターンＲＰ２ａで覆われていない領域のゲート絶縁膜ＧＩＦ１ａ上とに、アルミニウム（Ａｌ）膜などからなる金属膜を形成してから、レジストパターンＲＰ２ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ２ａ上の金属膜も一緒に除去されるが、レジストパターンＲＰ２ａの開口領域（ゲート電極領域ＲＰ２ｂおよび走査線領域ＲＰ２ｃ）の底部で露出するゲート絶縁膜ＧＩＦ１ａ上に形成されていた金属膜は、除去されずに残存し、図４０〜図４２に示されるように、ゲート電極ＧＥ１ａおよび走査線ＧＬ１ａを含む導体パターンＣＰ２ａとなる。このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ２ａで覆われていなかった領域（ゲート電極領域ＲＰ２ｂおよび走査線領域ＲＰ２ｃ）のゲート絶縁膜ＧＩＦ１ａ上に、導体パターンＣｐ２ａ、ここではゲート電極ＧＥ１ａおよび走査線ＧＬ１ａを形成する。走査線ＧＬ１ａは、上記図１５の回路図の走査線ＧＬに対応するものであり、ゲート電極ＧＥ１ａは、上記図１５の回路図のトランジスタＴＲのゲート電極に対応する。
【００９５】
このようにして、ゲート電極ＧＥ１ａとソース電極ＳＥ１ａおよびドレイン電極ＤＥ１ａとの重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、正確にゲート電極ＧＥ１ａとソース電極ＳＥ１ａおよびドレイン電極ＤＥ１ａとの位置が整合した薄膜トランジスタＴＲ１ａを、基板ＳＵＢ１上に形成することができる。
【００９６】
その後、基板ＳＵＢ１上に、すなわちゲート絶縁膜ＧＩＦ１ａ上に導体パターンＣＰ１ａ（ゲート電極ＧＥ１ａおよび走査線ＧＬ１ａ）を覆うように、上記保護膜ＰＴ１のような保護膜を形成し、この保護膜上に上記画素電極ＰＥ１のような画素電極を形成することができるが、ここではその図示および説明は省略する。
【００９７】
（実施の形態２）
上記実施の形態１では、別途用意したフォトマスクを用いてソース・ドレイン電極を所望の形状に形成することで、ゲート電極とソース・ドレイン電極とが整合した薄膜トランジスタを作製していた。しかしながら、フォトマスクを用いてソース・ドレイン電極を形成した場合、ソース電極およびドレイン電極の互いに対向する端部にゲート電極の端部を整合させることはできても、露光時のフォトマスクと基板との位置合わせのずれに起因して、ゲート電極に対するソース・ドレイン電極の外形位置（ゲート電極に整合する端部以外の端部の位置）がずれてしまう（変動してしまう）可能性がある。トランジスタの平面寸法を縮小（微細化）するためには、ゲート電極をソース・ドレイン電極に整合させるだけでなく、ゲート電極に対するソース・ドレイン電極の外形位置のずれ（変動）を、できるだけ抑制することが望まれる。また、露光時にフォトマスクと基板との精密な位置合わせが必要であると、位置あわせ機構を有する高価な露光装置を必要となり、これは、半導体装置の製造コストを増大させる。
【００９８】
そこで、本実施の形態および以下の実施の形態３〜６では、電極または配線形成用の第１導体パターンおよび第２導体パターンを、層間に絶縁膜を介して、基板ＳＵＢ１上の異なる層に形成して半導体装置を製造する。そして、上層側の第２導体パターン（後述の導体パターンＣＰ４，ＣＰ６，ＣＰ８，ＣＰ１０，ＣＰ１２に対応）を形成するためのフォトマスクパターンを、下層側の第１導体パターン（後述の導体パターンＣＰ３，ＣＰ５，ＣＰ７，ＣＰ９，ＣＰ１１に対応）に内在させるのである。本実施の形態では、ゲート電極おびそれと同層に形成した導体パターン（後述の補正パターンＡＰ２に対応）を用いて、それよりも上層にソース・ドレイン電極を所望の形状に形成することで、ゲート電極とソース・ドレイン電極とが整合した薄膜トランジスタを作製する。
【００９９】
本実施の形態の半導体装置、ここではボトムゲート型構造の薄膜トランジスタＴＲ２の製造工程について図面を参照して説明する。
【０１００】
図４３〜図６２は、ボトムゲート構造の薄膜トランジスタＴＲ２の製造工程中の平面図（要部平面図）または断面図（要部断面図）、あるいは説明図（グラフ）である。図４３〜図６２のうち、図４４、図４６、図５０、図５２、図５７および図６１は薄膜トランジスタＴＲ２の製造工程中の平面図（要部平面図）であり、同じ領域の異なる工程段階が示されている。また、図４３〜図６２のうち、図４３、図４５、図４７〜図４９、図５１、図５３〜図５５、図５８〜図６０および図６２は薄膜トランジスタＴＲ２の製造工程中の断面図（要部断面図）である。また、図５６は、レジスト膜の膜厚とレジスト膜の解像可能な最小寸法の関係を示す説明図（グラフ）である。また、図４４と図４５とは同じ工程段階に対応し、図４４のＡ５−Ａ５線の断面図が図４５に対応する。また、図４６〜図４９は同じ工程段階に対応し、図４６のＡ５−Ａ５線の断面図が図４７に対応し、図４６のＢ５−Ｂ５線の断面図が図４８に対応し、図４６のＣ５−Ｃ５線の断面図が図４９に対応する。また、図５０と図５１とは同じ工程段階に対応し、図５０のＡ５−Ａ５線の断面図が図５１に対応する。また、図５２〜図５５は同じ工程段階に対応し、図５２のＡ５−Ａ５線の断面図が図５３に対応し、図５２のＢ５−Ｂ５線の断面図が図５４に対応し、図５２のＣ５−Ｃ５線の断面図が図５５に対応する。また、図５７〜図６０は同じ工程段階に対応し、図５７のＡ５−Ａ５線の断面図が図５８に対応し、図５７のＢ５−Ｂ５線の断面図が図５９に対応し、図５７のＣ５−Ｃ５線の断面図が図６０に対応する。また、図６１と図６２とは同じ工程段階に対応し、図６１のＡ５−Ａ５線の断面図が図６２に対応する。
【０１０１】
なお、図４４、図４６、図５０、図５２、図５７および図６１は平面図であるが、図面を見易くするために、図４４はレジストパターンＲＰ３ａにハッチングを付し、図４４は導体パターンＣＰ３にハッチングを付し、図５０はレジスト膜ＲＰ４にハッチングを付し、図５２はレジストパターンＲＰ４ａにハッチングを付し、図５７は導体パターンＣＰ４にハッチングを付し、図６１は半導体層ＳＭ２にハッチングを付してある。
【０１０２】
薄膜トランジスタＴＲ２を製造するには、まず、図４３に示されるように、基板ＳＵＢ１を準備する。基板ＳＵＢ１は、透光性を有し、好ましくは樹脂基板である。例えばポリエチレンテレフタレート（ＰＥＴ）などにより基板ＳＵＢ１を形成することができる。それから、基板ＳＵＢ１の表面ＳＵＢ１ａ上に金属膜２を成膜する。金属膜２には、アルミニウム膜などを用いることができ、その膜厚は例えば２００ｎｍ程度とすることができ、例えば蒸着法などにより形成することができる。それから、金属膜２上の全面にレジスト膜（フォトレジスト膜）ＲＰ３を形成する。
【０１０３】
次に、レジスト膜ＲＰ３を図示しないフォトマスクを用いて露光してから、現像することで、図４４および図４５に示されるように、レジストパターン（フォトレジストパターン）ＲＰ３ａを形成する。レジスト膜ＲＰ３を露光してレジストパターンＲＰ３ａを形成する際には、基板ＳＵＢ１上にはまだパターンを形成していないので、レジスト膜ＲＰ３露光用のフォトマスクは、基板ＳＵＢ１に対して精密に位置合わせしなくともよい。また、同じフォトマスクを用いて後述するゲート電極ＧＥ２と補助パターンＡＰ２とを含む導体パターンＣＰ３を形成することになるので、ゲート電極ＧＥ２と補助パターンＡＰ２との相対的な位置はほとんどずれない。
【０１０４】
次に、図４６〜図４９に示されるように、レジストパターンＲＰ３ａをエッチングマスクとしたエッチングにより、金属膜２をパターニングして、ゲート電極（第１パターン）ＧＥ２および補助パターン（補正パターン、第２パターン）ＡＰ２を含む導体パターン（金属パターン、第１導体パターン）ＣＰ３を形成する。その後、レジストパターンＲＰ３ａを除去する。なお、図４６〜図４９は、レジストパターンＲＰ３ａを除去した段階に対応する。導体パターンＣＰ３とレジストパターンＲＰ３ａとは、同じパターン形状を有している。
【０１０５】
導体パターンＣＰ３は、電極または配線形成用の導体パターンであり、パターニングされた金属膜２により形成されているが、ゲート電極ＧＥ２と補助パターンＡＰ２とを有しており、ゲート電極ＧＥ２と補助パターンＡＰ２とは、狭いギャップＧＰ１により互いに離間されて電気的に絶縁されている。ギャップＧＰ１は導体パターンＣＰ３が形成されていない領域である。換言すれば、ゲート電極ＧＥ２と補助パターンＡＰ２とにより、導体パターンＣＰ３が形成されており、ゲート電極ＧＥ２と補助パターンＡＰ２とは、同層の導体層（導体パターン）からなる。なお、後述の導体パターンＣＰ４〜ＣＰ１２も、電極または配線形成用の導体パターンである。
【０１０６】
ゲート電極ＧＥ２と補助パターンＡＰ２との間のギャップＧＰ１の寸法（間隔、幅）ＧＳ１は、ゲート電極ＧＥ２のゲート長Ｌ１よりも小さい（狭い）、すなわちＧＳ１＜Ｌ１である。後述するレジスト膜ＲＰ４がギャップＧＰ１に対応する部分を解像できず、かつゲート電極ＧＥ２に対応する領域を的確に解像できるようにするためには、ギャップＧＰ１の寸法ＧＳ１は、ゲート長Ｌ１の二分の一以下であることが好ましく、四分の一以下であれば更に好ましい。なお、あるパターンと他のパターンとの間のギャップの寸法は、そのギャップを介して対向する両パターンの端部同士の間隔（距離）に対応し、これは、本実施の形態および以下の実施の形態３〜６でも同様である。
【０１０７】
ゲート電極ＧＥ２（第１パターン）は、トランジスタＴＲ２のゲート電極用のパターンである。従って、ゲート電極ＧＥ２（第１パターン）は、電極または配線として機能するパターンとみなすことができる。
【０１０８】
補助パターンＡＰ２（第２パターン）は、後で形成するソース電極ＳＥ２およびドレイン電極ＤＥ２の外形形状を規定するために設けたパターン（露光時のフォトマスクとして機能するパターン）であるが、電気的には不要な導体パターンである。このため、補助パターンＡＰ２とゲート電極ＧＥ２との間に狭いギャップＧＰ１を設けることにより、補助パターンＡＰ２がゲート電極ＧＥ２に電気的に接続されてしまうのを防止し、ゲート電極ＧＥ２に不要な寄生成分などが生じるのを防止できる。このため、補助パターンＡＰ２は、電極や配線に接続されない孤立パターンであり、浮遊電位とされるパターンである。製造後に半導体装置を使用する際にも、補助パターンＡＰ２および後述の実施の形態３〜５の補助パターンＡＰ３，ＡＰ４，ＡＰ５は、浮遊電位となっている。
【０１０９】
導体パターンＣＰ３の形成後、レジストパターンＲＰ３ａを除去してから、図５０および図５１に示されるように、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、導体パターンＣＰ３（ゲート電極ＧＥ２および補助パターンＡＰ２）を覆うように、透光性の絶縁膜（ゲート絶縁膜）ＧＩＦ２を塗布法などを用いて例えば膜厚３００ｎｍ程度に形成する。絶縁膜ＧＩＦ２は、ゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩＦ２のうち、ゲート電極ＧＥ２上に位置する部分がゲート絶縁膜として機能する。絶縁膜ＧＩＦ２として、例えばポリビニルフェノール（ＰＶＰ）などの有機絶縁膜を用いることができる。ギャップＧＰ１内も絶縁膜ＧＩＦ２で埋められる。
【０１１０】
次に、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわち絶縁膜ＧＩＦ２上に、ポジ型のレジスト膜（フォトレジスト膜）ＲＰ４を形成する。
【０１１１】
次に、図５１に示されるように、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から光を照射してレジスト膜ＲＰ４を露光する、いわゆる裏面露光を行う。この裏面露光の際には、基板ＳＵＢ１上に形成している導体パターンＣＰ３のみをマスクとして機能させ、上記図５、図１８および図３４の露光工程とは異なり、露光用のフォトマスクを別途用いない。また、この裏面露光の際には、基板ＳＵＢ１の表面ＳＵＢ１ａ側からの露光は行わない。図５１では、裏面露光時に基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から基板ＳＵＢ１に照射される光を矢印（矢印の向きが光が進む向き）で模式的に示してある。
【０１１２】
基板ＳＵＢ１および絶縁膜ＧＩＦ２は、透光性（光を透過する性質）を有しており、裏面露光工程において、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、基板ＳＵＢ１および絶縁膜ＧＩＦ２を透過して、レジスト膜ＲＰ４に照射される。この際、導体パターンＣＰ３は金属膜からなり光を透過せずに反射する性質を有しているので、導体パターンＣＰ３はマスク（フォトマスク、露光のマスク、遮光部）として機能する。従って、導体パターンＣＰ３（ゲート電極ＧＥ２および補助パターンＡＰ２）によって遮光されなかった光が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ４に照射されることになる。
【０１１３】
なお、本実施の形態および以下の実施の形態３〜６においては、裏面露光工程でレジスト膜ＲＰ４（後述の実施の形態３〜６ではレジスト膜ＲＰ６，ＲＰ７，ＲＰ８，ＲＰ１１）に照射する光の波長は、ポジ型のレジスト膜ＲＰ４（後述の実施の形態３〜６ではレジスト膜ＲＰ６，ＲＰ７，ＲＰ８，ＲＰ１１）内に潜像が形成される波長領域で、かつ、基板ＳＵＢ１と絶縁膜ＧＩＦ２（後述の実施の形態３〜６では絶縁膜ＧＩＦ３，ＧＩＦ４，ＧＩＦ５，ＧＩＦ１１）とを透過する波長でなくてはいけない。また、後述の実施の形態３，５では、後述の半導体層ＳＭ３，ＳＭ５も透過する波長でなくてはいけない。例えば、水銀灯のｇ線、ｉ線、ｈ線の混合線の平行光を使用することができる。
【０１１４】
このような裏面露光工程の後、レジスト膜ＲＰ４を現像することで、図５２〜図５５に示されるようなレジストパターン（フォトレジストパターン）ＲＰ４ａが絶縁膜ＧＩＦ２上に形成される。図４６と図５２とを比較して参照すると分かるように、形成されたレジストパターンＲＰ４ａは、以下に説明する理由により、ゲート電極ＧＥ２（第１パターン）と補助パターンＡＰ２（第２パターン）とをギャップＧＰ１を無くして連結した場合の導体パターンＣＰ３に対応する（同じ）パターン形状を有したものとなる。すなわち、導体パターンＣＰ３においてギャップＧＰ１にも導体パターンを配置した場合と実質的に同じパターン形状に、レジストパターンＲＰ４ａがなるのである。このため、レジストパターンＲＰ４ａは、導体パターンＣＰ３上とギャップＧＰ１上とに形成されており、それ以外の領域には形成されていない。
【０１１５】
本実施の形態では、レジスト膜ＲＰ３とレジスト膜ＲＰ４との解像度を同じにはしない。すなわち、導体パターンＣＰ３加工用のレジスト膜ＲＰ３を高解像度にして、レジスト膜Ｒ３がギャップＧＰ１の寸法ＧＳ１を解像できるようにする。これにより、ギャップＧＰ１に対応する部分がレジストパターンＲＰ３ａに形成されるようにし、それによって、導体パターンＣＰ３においてゲート電極ＧＥ２と補助パターンＡＰ２との間に狭いギャップを形成できるようにする。一方、裏面露光するレジスト膜ＲＰ４はレジスト膜３よりも低解像度にして、レジスト膜Ｒ４がギャップＧＰ１の寸法ＧＳ１を解像できないようにする。これにより、ギャップＧＰ１に対応する部分がレジストパターンＲＰ４ａに形成されないようにし、それによってレジストパターンＲＰ４ａのパターン形状を、ゲート電極ＧＥ２と補助パターンＡＰ２とをギャップＧＰ１を無くして連結した場合の導体パターンＣＰ３のパターン形状と実質的に同じにするのである。
【０１１６】
一般に、レジスト膜の解像度はレジスト材料とレジスト膜厚に依存する。レジスト膜は材料により解像度が異なるが、同じ材料を用いても膜厚を変えることで解像度を変えることができる。このため、本実施の形態のようにレジスト膜ＲＰ３を高解像度にしかつレジスト膜ＲＰ４をレジスト膜ＲＰ３よりも低解像度にするためには、レジスト材料を調整する手法と、レジスト膜厚を調整する手法とがある。
【０１１７】
上記レジスト材料を調整する手法では、レジスト膜の材料を調整することで、レジスト膜の解像度を調整する。具体的には、レジスト膜ＲＰ３を高解像度材料により形成し、かつそれとは異なる低解像度材料でレジスト膜ＲＰ４を形成することで、レジスト膜ＲＰ４をレジスト膜ＲＰ３よりも低解像度にする。
【０１１８】
一方、上記レジスト膜厚を調整する手法では、レジスト膜厚を調整することで、レジスト膜の解像度を調整する。図５６は、レジスト膜の膜厚とそのレジスト膜の解像可能な最小寸法（解像限界寸法）との相関関係が示されており、グラフの横軸は、レジスト膜の膜厚（arbitrary unit：任意単位）に対応し、グラフの縦軸は、そのレジスト膜の解像可能な最小寸法（arbitrary unit：任意単位）に対応する。なお、レジスト膜の解像可能な最小寸法を、そのレジスト膜の解像限界寸法と称する。
【０１１９】
図５６に模式的に示されるように、レジスト膜は、膜厚が厚くなるほど、解像可能な最小寸法（解像限界寸法）が大きくなり、逆に、膜厚が薄くなるほど、そのレジスト膜を解像可能な最小寸法（解像限界寸法）が小さくなる。このため、上記レジスト膜厚を調整する手法では、レジスト膜ＲＰ３とレジスト膜ＲＰ４とに同じレジスト材料を用い、レジスト膜ＲＰ３の膜厚を比較的薄くして高解像度にし、レジスト膜ＲＰ４の膜厚をレジスト膜ＲＰ３よりも厚くすることで、レジスト膜ＲＰ４をレジスト膜ＲＰ３よりも低解像度にする。なお、レジスト膜ＲＰ３，ＲＰ４の膜厚は、レジスト膜ＲＰ３，ＲＰ４の形成（塗布）工程にレジスト膜ＲＰ３，ＲＰ４の形成膜厚（塗布膜厚）を調節することで、所望の膜厚に制御することができる。
【０１２０】
本実施の形態では、レジスト膜ＲＰ３を高解像度にしかつレジスト膜ＲＰ４をレジスト膜ＲＰ３よりも低解像度にするのに、上記レジスト材料を調整する手法、上記レジスト膜厚を調整する手法、およびそれらを組合わせたレジスト材料とレジスト膜厚の両方を調整する手法のいずれも用いることができる。但し、上記レジスト膜厚を調整する手法を用いれば、レジスト膜ＲＰ３とレジスト膜ＲＰ４とに同じレジスト材料を用いることができるので、半導体装置の製造工程や製造装置を簡略化できるという効果を得られる。このため、以下では上記レジスト膜厚を調整する手法を用いた場合について主に説明する。従って、レジスト膜ＲＰ３とレジスト膜ＲＰ４とに同じ材料（レジスト材料）を用い、かつレジスト膜ＲＰ４の厚みをレジスト膜ＲＰ３の厚みよりも厚くしている。このことは以下の実施の形態３〜６でも同様であるが、本実施の形態のレジスト膜ＲＰ４に対応するのは、後述のレジスト膜ＲＰ６，ＲＰ７，ＲＰ８，ＲＰ１１であり、レジスト膜ＲＰ３に対応するのは、後述のレジスト膜ＲＰ５と、後述の導体パターンＣＰ７，ＣＰ９，ＣＰ１１加工用のレジスト膜である。
【０１２１】
導体パターンＣＰ３加工用のレジスト膜ＲＰ３を高解像度にするのは、レジスト膜Ｒ３がギャップＧＰ１の寸法ＧＳ１を解像できるようにするためであり、レジスト膜ＲＰ３の解像限界寸法は、ギャップＧＰ１の寸法ＧＳ１よりも小さくする。本実施の形態とは異なり、もしレジスト膜ＲＰ３がギャップＧＰ１の寸法ＧＳ１を解像できなければ、レジストパターンＲＰ３ａは、ギャップＧＰ１に相当する開口部が無いレジストパターンとなってしまう。この場合、そのレジストパターンをエッチングマスクとしたエッチングによりゲート電極ＧＥ２と補助パターンＡＰ２とを形成すると、両者は分離されずに電気的に接続されてしまう。
【０１２２】
このため、本実施の形態では、導体パターンＣＰ３加工用のレジスト膜ＲＰ３の膜厚を、図５６のグラフの厚みＴ１以下に調整しておく。ここで、図５６のグラフから分かるように、レジスト膜の解像可能な最小寸法がＳ１であるときのレジスト膜の膜厚がＴ１に対応し、レジスト膜の解像可能な最小寸法がＳ２であるときのレジスト膜の膜厚がＴ２に対応する。本実施の形態の場合、図５６のグラフの縦軸のＳ１は、ギャップＧＰ１の寸法ＧＳ１に対応し（すなわちＳ１＝ＧＳ１）、グラフの縦軸のＳ２は、ゲート電極ＧＥ２のゲート長Ｌ１に対応する（すなわちＳ２＝Ｌ１）。
【０１２３】
これにより、レジスト膜ＲＰ３の解像限界寸法は、ギャップＧＰ１の寸法ＧＳ１よりも小さくなるので、レジスト膜ＲＰ３を露光、現像することにより形成されたレジストパターンＲＰ３ａは、図４４からも分かるように、ゲート電極ＧＥ２に対応するパターンと補助パターンＡＰ２に対応するパターンとを有したものとなり、両パターンは連結されずにギャップＧＰ１に対応するギャップによって分離されたものとなる。このレジストパターンＲＰ３ａを用いて金属膜２をパターニングすることで、連結されずにギャップＧＰ１で分離されたゲート電極ＧＥ２と補助パターンＡＰ２とを有する導体パターンＣＰ３を形成することができる。
【０１２４】
一方、裏面露光するレジスト膜ＲＰ４を低解像度にするのは、レジスト膜Ｒ４がゲート電極ＧＥ２のゲート長ＧＬ１は解像可能であるが、ギャップＧＰ１の寸法ＧＳ１を解像できないようにするためである。本実施の形態とは異なり、レジスト膜ＲＰ４がギャップＧＰ１の寸法ＧＳ１を解像できる場合、形成されたレジストパターンＲＰ４ａは、レジストパターンＲＰ３ａと同じパターンとなってしまい、ギャップＧＰ１上にも後述する導体パターンＣＰ４が形成されてしまう。
【０１２５】
また、本実施の形態とは異なり、レジスト膜ＲＰ４の解像度を低くしすぎて、ギャップＧＰ１の寸法ＧＳ１だけでなく、ゲート電極ＧＥ２のゲート長ＧＬ１も解像できないようにした場合、形成されたレジストパターンＲＰ４ａは、ゲート電極ＧＥ２によって分離された開口パターンは形成されず、ソース電極領域ＲＰ４ｓとドレイン電極領域ＲＰ４ｄとが分離されずに連結されてしまったパターンとなってしまう。この場合、本実施の形態とは異なり、後で形成されるソース電極ＳＥ２とドレイン電極ＤＥ２とが連結されてしまう。
【０１２６】
そこで、本実施の形態では、レジスト膜Ｒ４がゲート電極ＧＥ２のゲート長ＧＬ１は解像可能であるが、ギャップＧＰ１の寸法ＧＳ１を解像できないようにする。すなわち、レジスト膜ＲＰ４の解像限界寸法を、ギャップＧＰ１の寸法ＧＳ１よりも大きくし、かつゲート電極ＧＥ２のゲート長ＧＬ１以下にする。このため、レジスト膜ＲＰ４の膜厚を、図５６のグラフの厚みＴ１よりも厚くかつ厚みＴ２以下になるように調整しておく。
【０１２７】
これにより、レジスト膜ＲＰ４は、ギャップＧＰ１に相当する部分を解像できず、現像後のレジストパターンＲＰ４ａは、ギャップＧＰ１に相当する部分が生じず、ゲート電極ＧＥ２と補助パターンＡＰ２とをギャップＧＰ１を無くして連結した場合の導体パターンＣＰ３に対応する（実質的に同じ）パターン形状を有したものとなる。
【０１２８】
また、レジスト膜ＲＰ４はゲート電極ＧＥ２のゲート長ＧＬ１を解像できるため、ゲート電極ＧＥ２が裏面露光時のマスクとして働き、レジスト膜ＲＰ４の露光領域が、ゲート電極ＧＥ２によってソース電極領域ＲＰ４ｓとドレイン電極領域ＲＰ４ｄに分離し、現像後のレジストパターンＲＰ４ａでは、図５２のようにソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄが開口部となる。このため、レジストパターンＲＰ４ａの開口部ＲＰ４ｂは、ゲート電極ＧＥ２によって、ソース電極領域（ソース電極形成用開口部）ＲＰ４ｓとドレイン電極領域（ドレイン電極形成用開口部）ＲＰ４ｄとに分離されたパターンとなる。
【０１２９】
具体的な数値の一例を挙げると、ゲート電極ＧＥ２のゲート長ＧＬ１を１０μｍとし、ギャップＧＰ１の寸法（幅）ＧＳ１を１μｍとし、レジスト膜ＲＰ４として、例えば膜厚１０μｍのノボラック樹脂系レジストを用いることができる。
【０１３０】
このようにして、本実施の形態では、ギャップＧＰ１を介して分離されたゲート電極ＧＥ２および補助パターンＡＰ２をマスク（フォトマスク、遮光部）として機能させて裏面露光を行っても、ギャップＧＰ１に相当する部分が無いレジストパターンＲＰ４ａを得ることができる。すなわち、あたかもギャップＧＰ１を無くしてゲート電極ＧＥ２と補助パターンＡＰ２とを連結した場合の導体パターンＣＰ３をマスクとしてレジスト膜ＲＰ４を裏面露光した場合と同様のパターンを有するレジストパターンＲＰ４ａを得ることができるのである。
【０１３１】
従って、本実施の形態では、レジストパターンＲＰ４ａは、ギャップＧＰ１に相当するギャップは生じず、かつ、後で形成されるソース電極ＳＥ２に対応するソース電極領域ＲＰ４ｓと、後で形成されるドレイン電極ＤＥ２に対応するドレイン電極領域ＲＰ４ｄとが開口されたパターンとなる。すなわち、レジストパターンＲＰ４ａは、互いに離間したソース電極領域ＲＰ４ｓとドレイン電極領域ＲＰ４ｄとにレジスト膜が存在せず、ソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄ以外にはレジスト膜が存在するパターンとなり、ギャップＧＰ１上にもレジストパターンＲＰ４ａが存在する。
【０１３２】
ゲート電極ＧＥ２が裏面露光時のマスクとして機能してソース電極領域ＲＰ４ｓの開口とドレイン電極領域ＲＰ４ｄの開口とが形成されるので、自動的かつ正確に、ゲート電極ＧＥ２とソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄとの位置が整合し、上記重なり領域１０２のような重なりはほとんど生じない。このため、後でソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄに形成されるソース電極ＳＥ２およびドレイン電極ＤＥ２が正確にゲート電極ＧＥ２と整合することになる。また、ゲート電極ＧＥ２とともに補助パターンＡＰ２が裏面露光時のマスクとして機能する。このため、上記マスクＭＫ２０１のような別途準備したフォトマスクを使用せずとも、補助パターンＡＰ２のパターン形状を所望の任意形状に調整しておくことにより、レジストパターンＲＰ４ａのソース電極領域ＲＰ４ｓとドレイン電極領域ＲＰ４ｄの開口形状（すなわち後で形成されるソース電極ＳＥ２およびドレイン電極ＤＥ２の平面形状）を所望の任意形状に調整することができる。また、補助パターンＡＰ２は、ギャップＧＰ１でゲート電極ＧＥ２とは絶縁されているので、ゲート電極ＧＥ２に悪影響を与えることなく、補助パターンＡＰ２のパターン形状を調整できる。
【０１３３】
このようにしてレジストパターンＲＰ４ａを形成した後、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわちレジストパターンＲＰ４ａ上とレジストパターンＲＰ４ａで覆われていない領域の絶縁膜ＧＩＦ２（すなわちレジストパターンＲＰ４ａの開口領域ＲＰ４ｂの底部で露出する絶縁膜ＧＩＦ２）上とに、金属膜を形成してから、レジストパターンＲＰ４ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ４ａとともにレジストパターンＲＰ４ａ上の金属膜も一緒に除去されるが、レジストパターンＲＰ４ａの開口領域ＲＰ４ｂ（ソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄ）の底部で露出する絶縁膜ＧＩＦ２上に形成されていた金属膜は、除去されずに残存する。この残存した金属膜が、図５７〜図６０に示されるように、ソース電極（ソース電極パターン）ＳＥ２およびドレイン電極（ドレイン電極パターン）ＤＥ２を含む導体パターン（金属パターン、第２導体パターン）ＣＰ４となる。導体パターンＣＰ４形成用の金属膜としては、例えば、膜厚５ｎｍ程度のクロム（Ｃｒ）膜とそのクロム膜上に形成された膜厚１００ｎｍ程度の金（Ａｕ）膜との積層膜を用いることができ、例えば蒸着法などにより形成することができる。
【０１３４】
このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ４ａで覆われていなかった領域（ソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄ）の絶縁膜ＧＩＦ２上に、導体パターンＣＰ４（ソース電極ＳＥ２およびドレイン電極ＤＥ２）を形成することができる。本実施の形態では、ソース電極領域ＲＰ４ｓに形成されたソース電極ＳＥ２と、ドレイン電極領域ＲＰ４ｄに形成されたドレイン電極ＤＥ２とにより、導体パターンＣＰ４が形成されており、ソース電極ＳＥ２とドレイン電極ＤＥ２とは同層の導体層（導体パターン）からなる。ソース電極ＳＥ２およびドレイン電極ＤＥ２は、それぞれトランジスタＴＲ２のソース電極用のパターンおよびドレイン電極用のパターンである。従って、ソース電極ＳＥ２およびドレイン電極ＤＥ２は、電極または配線として機能するパターンとみなすことができる。
【０１３５】
上記のように、レジストパターンＲＰ４ａは、導体パターンＣＰ３上（直上）とギャップＧＰ１上（直上）とに形成され、このレジストパターンＲＰ４ａで覆われなかった領域に導体パターンＣＰ４が形成される。このため、導体パターンＣＰ４は、平面的に見て導体パターンＣＰ３が形成されていない領域上に導体パターンＣＰ３と整合して形成されるが、ギャップＧＰ１上（直上）には導体パターンＣＰ４は形成されない。そして、導体パターンＣＰ４は、導体パターンＣＰ３上（直上）には形成されない。本実施の形態では、平面的に見て導体パターンＣＰ３が形成されていない領域は、ギャップＧＰ１以外の全領域で、導体パターンＣＰ４が形成される。なお、本実施の形態および以下の実施の形態で「平面的に見て」という場合は、基板ＳＵＢ１の表面ＳＵＢ１ａに平行な平面で見た場合に対応する。
【０１３６】
導体パターンＣＰ４の形成後、図６１および図６２に示されるように、ソース電極ＳＥ２とドレイン電極ＤＥ２の間の絶縁膜ＧＩＦ２上（すなわちゲート電極ＧＥ２の上方の絶縁膜ＧＩＦ２上）に、半導体層（半導体パターン）ＳＭ２を形成する。
【０１３７】
半導体層ＳＭ２は、例えば、インクジェット印刷法などで半導体材料（塗布半導体）を塗布し、これを乾燥させることで形成することができ、上記実施の形態１および以下の実施の形態３〜６の半導体層ＳＭ１，ＳＭ１ａ，ＳＭ３，ＳＭ４，ＳＭ５，ＳＭ６，ＳＭ１１も同様の手法で形成できる。また、半導体層ＳＭ２形成用の材料には、例えばポリ（３−ヘキシルチオフェン）を用いることができ、上記実施の形態１および以下の実施の形態３〜６の半導体層ＳＭ１，ＳＭ１ａ，ＳＭ３，ＳＭ４，ＳＭ５，ＳＭ６，ＳＭ１１の材料にもポリ（３−ヘキシルチオフェン）を用いることができる。なお、ポリ（３−ヘキシルチオフェン）はＰ３ＨＴと称され、以下ではＰ３ＨＴとも呼ぶものとする。
【０１３８】
このようにして、ゲート電極ＧＥ２とソース電極ＳＥ２およびドレイン電極ＤＥ２との重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、正確にゲート電極ＧＥ２とソース電極ＳＥ２およびドレイン電極ＤＥ２との位置が整合した薄膜トランジスタＴＲ２を、基板ＳＵＢ１上に形成することができる。
【０１３９】
導体パターンＣＰ３をどのようなパターンにするかを設計するには、例えば、基板ＳＢＵ１の表面ＳＵＢ１ａにおいて、形成すべきゲート電極ＧＥ２の位置および形状を決め、それから形成すべきソース電極ＳＥ２とドレイン電極ＤＥ２の位置および形状を決め、それらが配置されない残りの領域に補助パターンＡＰ２を配置すればよい。この際、補助パターンＡＰ２がゲート電極ＧＥ２に電気的に接続されるのを防ぐために、補助パターンＡＰ２とゲート電極ＧＥ２との間に狭いギャップＧＰ１を設ける。これにより、ゲート電極ＧＥ２を所望の（最適な）形状とすることができるとともに、ゲート電極ＧＥ２および補助パターンＡＰ２を裏面露光時のフォトマスクとして機能させて、所望の（最適な）形状のソース電極ＳＥ２とドレイン電極ＤＥ２を形成することができる。
【０１４０】
上記図１３および図１４を参照して説明したように、半導体層（上記図１３および図１４では半導体層ＳＭ２０１、本実施の形態では半導体層ＳＭ２に相当）の形成位置がずれやすい。しかしながら、本実施の形態では、チャネル幅はゲート電極ＧＥ２、ソース電極ＳＥ２およびドレイン電極ＤＥ２のパターン形状によって規定され、上記図１３や図１４のように半導体層の形成位置がずれても、チャネル幅は変わらない。このため、半導体層ＳＭ２の形成にインクジェット印刷法のような着弾精度（塗布位置の精度）が悪い手法を使用しても、均一性能の薄膜トランジスタＴＲ２を形成することができる。
【０１４１】
なお、ソース電極ＳＥ２およびドレイン電極ＤＥ２のパターン形状によってチャネル幅が規定されるためには、図６１に示されるように、ゲート電極ＧＥ２のうち、ソース電極ＳＥ２とドレイン電極ＤＥ２との間に位置する部分のチャネル幅方向の寸法Ｈ１よりも、半導体層ＳＭ２のチャネル幅方向の寸法Ｈ２を大きしておく必要がある(すなわちＨ１＜Ｈ２)。ここで、チャネル幅方向とは、チャネル幅に沿った方向であり、ゲート幅に沿った方向と同じである。これにより、ゲート電極ＧＥ２のうち、ソース電極ＳＥ２とドレイン電極ＤＥ２との間に位置する部分は、全て半導体層ＳＭ２で覆われることになり、チャネル幅は、半導体層ＳＭ２の寸法Ｈ２ではなく、上記寸法Ｈ１で規定されることになる。この寸法Ｈ１は上記寸法Ｈ２よりも十分正確に形成できるので、均一なチャネル幅を有する薄膜トランジスタＴＲ２を形成できる。
【０１４２】
この半導体層ＳＭ２の形成に精度が悪い手法を使用しても、均一性能の薄膜トランジスタを形成できるという効果は、本実施に形態だけではなく、後述の実施の形態３〜６でも同様に得ることができる。但し、後述の実施の形態３〜６の場合は、関連して説明した半導体層ＳＭ２を、後述の半導体装置ＳＭ３,ＳＭ４,ＳＭ５,ＳＭ１１に読み替え、ソース電極ＳＥ２を、後述のソース電極ＳＥ３，ＳＥ４，ＳＥ５，ＳＥ１４，ＳＥ１５，ＳＥ１６に読み替え、ドレイン電極ＤＥ２を、後述のドレイン電極ＤＥ３，ＤＥ４，ＤＥ５，ＤＥ１４，ＤＥ１５，ＤＥ１６に読み替え、ゲート電極ＧＥ２を、後述のゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ１４，ＧＥ１５，ＧＥ１６に読み替えればよい。
【０１４３】
また、本実施の形態では、導体パターンＣＰ３が裏面露光時のマスクとして機能するので、ゲート電極ＧＥ２とともに補助パターンＡＰ２がレジストパターンＲＰ４ａのソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄの開口形状を規定するように機能し、それによって、ソース電極ＳＥ２およびドレイン電極ＤＥ２の形状を規定することができる。このため、裏面露光工程で、上記マスクＭＫ２０１のような、ソース電極領域ＲＰ４ｓおよびドレイン電極領域ＲＰ４ｄの開口形状を規定するためのフォトマスクを別途使用する必要が無い。従って、上記マスクＭＫ２０１のようなフォトマスクと基板ＳＵＢ１とを精密に位置合わせする必要が生じないため、位置あわせ機構を有する高価な露光装置を必要としない。このため、半導体装置の製造コストを低減できる。
【０１４４】
また、上記図３〜図１２を参照して説明した第２の検討例では、ゲート電極ＧＥ２０１が裏面露光時のマスクとして機能することでソース電極ＳＥ２０１とドレイン電極ＤＥ２０１の互いに対向する端部がゲート電極ＧＥ２０１の端部と整合する。しかしながら、上記マスクＭＫ２０１と基板ＳＵＢ２０１との位置合わせのずれに起因して、ゲート電極ＧＥ２０１に対してソース電極ＳＥ２０１とドレイン電極ＤＥ２０１の外形位置（ゲート電極ＧＥ２０１に整合する端部以外の端部の位置）がずれてしま可能性がある。
【０１４５】
それに対して、本実施の形態では、レジスト膜ＲＰ４の裏面露光時には、導体パターンＣＰ３をマスクとして機能させる。導体パターンＣＰ３は、同じフォトマスクを用いて形成されたレジストパターンＲＰ３ａにより形成されており、基板ＳＵＢ１と導体パターンＣＰ３との合わせずれは生じても、ゲート電極ＧＥ２と補助パターンＡＰ２との相対的な位置はほとんどずれない。このため、相対的な位置のずれ（変動）が生じないゲート電極ＧＥ２と補助パターンＡＰ２とを露光時のマスクとして用いて形成したレジストパターンＲＰ４ａを用いてソース電極ＳＥ２およびドレイン電極ＤＥ２を形成することになる。
【０１４６】
従って、本実施の形態では、ソース電極ＳＥ２とドレイン電極ＤＥ２の互いに対向する端部がゲート電極ＧＥ２の端部と整合するだけでなく、ゲート電極ＧＥ２に対してソース電極ＳＥ２とドレイン電極ＳＥ２の外形位置（ゲート電極ＧＥ２に整合する端部以外の端部の位置）が、合わせずれによりずれてしまうことがない。これにより、ゲート電極ＧＥ２に対するソース電極ＳＥ２およびドレイン電極ＤＥ２の形成位置および形状（寸法）を、所望の位置および形状に的確に形成することができる。このため、半導体装置の性能を向上させることができる。また、トランジスタの平面寸法を縮小（微細化）させることができ、半導体装置を小型化（小面積化）することができる。
【０１４７】
また、本実施の形態および以下の実施の形態３〜６の半導体装置では、電極または配線形成用の第１導体パターンおよび第２導体パターンが、層間に絶縁膜を介して、基板ＳＵＢ１上の異なる層に形成されている。そのうちの上層側の第２導体パターンは、下層側の第１導体パターンが形成されていない領域上に、その第１導体パターンと整合するように形成されている。このため、下層側の第１導体パターンと上層側の第２導体パターンとが平面的に重ならず（後述の接続パターン１３，２３，３１は除く）、第１導体パターンと第２導体パターンとの間に不要な寄生成分（寄生容量）が生じるのを抑制または防止できる。従って、下層側の第１導体パターンによって形成された電極や配線と、上層側の第２導体パターンによって形成された電極や配線との間の寄生成分を抑制または防止できるので、半導体装置の性能を向上させることができる。なお、ここで言う第１導体パターンは、本実施の形態では導体パターンＣＰ３が対応し、以下の実施の形態３〜６では後述の導体パターンＣＰ５，ＣＰ７，ＣＰ９，ＣＰ１１がそれぞれ対応し、また、ここで言う第２導体パターンは、本実施の形態では導体パターンＣＰ４が対応し、以下の実施の形態３〜６では後述の導体パターンＣＰ６，ＣＰ８，ＣＰ１０，ＣＰ１２がそれぞれ対応する。なお、基板ＳＵＢ１上に互いに異なる層に形成したあるパターン（第１導体パターン）と他のパターン（第２導体パターン）とが整合するとは、両パターンの端部の位置が、上下方向（基板ＳＵＢ１の表面ＳＵＢ１ａに垂直な方向）に実質的に一致していることを意味する。
【０１４８】
また、ガラス基板に比べて樹脂基板は軽くかつ衝撃に強いなどの利点があるが、耐熱性が低く、熱歪が大きいため、フォトマスクを用いて露光したときに合わせずれが生じやすい。しかしながら、本実施の形態では、位置合わせが必要なフォトマスクを用いることなく、基板ＳＵＢ１上に形成した導体パターンＣＰ３をフォトマスクとして機能させて導体パターンＣＰ４を形成する。このため、たとえ基板ＳＵＢ１が熱歪を生じたとしても、導体パターンＣＰ３に含まれるゲート電極ＧＥ２と導体パターンＣＰ４に含まれるソース電極ＳＥ２およびドレイン電極ＤＥ２との相対的な位置はほとんどずれない（変動しない）。従って、基板ＳＵＢ１に樹脂（プラスチック）からなる樹脂基板（プラスチック基板）を用いた場合に、本実施の形態を適用すれば効果が大きい。同様のことは、以下の実施の形態３〜６についても当てはまる。すなわち、実施の形態２〜６は、基板ＳＵＢ１として樹脂基板（プラスチック基板）を用いた場合に、特に効果が大きい。
【０１４９】
また、本実施の形態の上記説明では、基板ＳＵＢ１上に成膜した金属膜をリソグラフィ法およびエッチング法によりパターニングして導体パターンＣＰ３を形成したが、銀インクなどの導電性インクを用いて、インクジェット印刷、グラビア印刷、オフセット印刷またはパッド印刷などの印刷手法で、導体パターンＣＰ３を形成することもできる。このことは、上記実施の形態１および以下の実施の形態３〜６の導体パターンＣＰ１，ＣＰ１ａ，ＣＰ５，ＣＰ７，ＣＰ９，ＣＰ１１の形成法についても同様である。
【０１５０】
また、本実施の形態の上記説明では、クロム膜と金膜との積層膜などの金属膜を蒸着し、リフトオフプロセスで導体パターンＣＰ４を形成したが、この金属膜の代わりに銀インクを基板ＳＵＢ１上の表面ＳＵＢ１ａの全面上に塗布した後、リフトオフプロセスを行うことで、銀インクからなる導体パターンＣＰ４を形成することもできる。このことは、上記実施の形態１および以下の実施の形態３〜６の導体パターンＣＰ２，ＣＰ２ａ，ＣＰ６，ＣＰ８，ＣＰ１０，ＣＰ１２の形成法についても同様である。
【０１５１】
また、本実施の形態の上記説明では、絶縁膜ＧＩＦ２にポリビニルフェノールを用いたが、ポリビニルフェノールの代わりに、ポリイミドまたは酸化シリコンなどを使用することもできる。このことは、上記実施の形態１および以下の実施の形態３〜６の絶縁膜ＧＩＦ１，ＧＩＦ１ａ，ＧＩＦ３，ＧＩＦ４，ＧＩＦ５，ＧＩＦ１１の材料についても同様である。
【０１５２】
また、本実施の形態の上記説明では、半導体層ＳＭ２としてＰ３ＨＴを用いたが、Ｐ３ＨＴの代わりに、ポリフルオレン−チオフェン共重合体（Ｆ８Ｔ２）、ペンタセン誘導体、またはポリトリアリルアミン（ＰＴＡＡ）などを用いることもできる。このことは、上記実施の形態１および以下の実施の形態３〜６の半導体層ＳＭ１ａ，ＳＭ１ｂ，ＳＭ３，ＳＭ４，ＳＭ５，ＳＭ１１の材料についても同様である。
【０１５３】
また、本実施の形態の上記説明では、半導体層ＳＭ２をインクジェット印刷法で形成したが、インクジェット印刷法の代わりに、グラビア印刷、オフセット印刷またはパッド印刷などの印刷手法を用いることもできる。このことは、上記実施の形態１および以下の実施の形態３〜６の半導体層ＳＭ１ａ，ＳＭ１ｂ，ＳＭ３,ＳＭ４,ＳＭ５,ＳＭ１１の形成法についても同様である。
【０１５４】
また、本実施の形態で述べた薄膜トランジスタは、半導体層ＳＭ２として塗布半導体を用いたが、塗布半導体の代わりにアモルファスシリコン半導体を用いることで、シリコン薄膜トランジスタを作製することができる。しかしながら、その場合には、アモルファスシリコン半導体の成膜プロセスのプロセス温度に合わせて、基板ＳＵＢ１に耐熱性の高い材料を使用する必要がある。このことは、上記実施の形態１および以下の実施の形態３〜６についても同様であるが、本実施の形態の半導体層ＳＭ２に相当するのは、記実施の形態１および以下の実施の形態３〜６では半導体層ＳＭ１ａ，ＳＭ１ｂ，ＳＭ３,ＳＭ４,ＳＭ５,ＳＭ１１である。
【０１５５】
（実施の形態３）
上記実施の形態２では、ボトムゲート型構造の薄膜トランジスタＴＲ２について説明したが、本実施の形態ではトップゲート型構造の薄膜トランジスタＴＲ３について説明する。
【０１５６】
本実施の形態の半導体装置、ここではトップゲート型構造の薄膜トランジスタＴＲ３の製造工程について図面を参照して説明する。
【０１５７】
図６３〜図７７は、トップゲート構造の薄膜トランジスタＴＲ３の製造工程中の平面図（要部平面図）または断面図（要部断面図）である。図６３〜図７７のうち、図６３、図６５、図６８、図７０、図７２および図７５は薄膜トランジスタＴＲ３の製造工程中の平面図（要部平面図）であり、同じ領域の異なる工程段階が示されている。また、図６３〜図７７のうち、図６４、図６６、図６７、図６９、図７１、図７３、図７４、図７６および図７７は薄膜トランジスタＴＲ３の製造工程中の断面図（要部断面図）である。また、図６３と図６４とは同じ工程段階に対応し、図６３のＡ６−Ａ６線の断面図が図６４に対応する。また、図６５〜図６７は同じ工程段階に対応し、図６５のＡ６−Ａ６線の断面図が図６６に対応し、図６５のＢ６−Ｂ６線の断面図が図６７に対応する。また、図６８と図６９とは同じ工程段階に対応し、図６８のＡ６−Ａ６線の断面図が図６９に対応する。また、図７０と図７１とは同じ工程段階に対応し、図７０のＡ６−Ａ６線の断面図が図７１に対応する。また、図７２〜図７４は同じ工程段階に対応し、図７２のＡ６−Ａ６線の断面図が図７３に対応し、図７３のＢ６−Ｂ６線の断面図が図７４に対応する。また、図７５〜図７７は同じ工程段階に対応し、図７５のＡ６−Ａ６線の断面図が図７６に対応し、図７５のＢ６−Ｂ６線の断面図が図７７に対応する。
【０１５８】
なお、図６３、図６５、図６８、図７０、図７２および図７５は平面図であるが、図面を見易くするために、図６３はレジストパターンＲＰ５ａにハッチングを付し、図６５は導体パターンＣＰ５にハッチングを付し、図６８は半導体層ＳＭ３にハッチングを付し、図７０はレジスト膜６にハッチングを付し、図７２はレジストパターンＲＰ６ａにハッチングを付し、図７５は導体パターンＣＰ６にハッチングを付してある。
【０１５９】
薄膜トランジスタＴＲ３を製造するには、まず、図６３および図６４に示されるように、上記実施の形態２と同様の基板ＳＵＢ１を準備する。それから、基板ＳＵＢ１の表面ＳＵＢ１ａ上に金属膜３を成膜する。この金属膜３には、例えば膜厚５ｎｍ程度のクロム（Ｃｒ）膜とそのクロム膜上に形成された膜厚１００ｎｍ程度の金（Ａｕ）膜との積層膜を用いることができ、例えば蒸着法などにより形成することができる。それから、金属膜３上の全面にレジスト膜（フォトレジスト膜）ＲＰ５を形成する。
【０１６０】
次に、レジスト膜ＲＰ５を図示しないフォトマスクを用いて露光してから、現像することで、図６３および図６４に示されるようなレジストパターン（フォトレジストパターン）ＲＰ５ａを形成する。レジスト膜ＲＰ５を露光してレジストパターンＲＰ５ａを形成する際には、基板ＳＵＢ１上にはまだパターンを形成していないので、レジスト膜ＲＰ５露光用のフォトマスクは、基板ＳＵＢ１に対して精密に位置合わせしなくともよい。また、同じフォトマスクを用いて後述するソース電極ＧＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３とを含む導体パターンＣＰ５を形成することになるので、ソース電極ＧＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３との相対的な位置はほとんどずれない。
【０１６１】
次に、図６５〜図６７に示されるように、レジストパターンＲＰ５ａをエッチングマスクとしたエッチングにより、金属膜３をパターニングして、ソース電極（ソース電極用のパターン、第１パターン）ＳＥ３、ドレイン電極（ドレイン電極用のパターン、第１パターン）ＤＥ３および補助パターン（第２パターン、補正パターン）ＡＰ３を含む導体パターン（金属パターン、第１導体パターン）ＣＰ５を形成する。その後、レジストパターンＲＰ５ａを除去する。なお、図６５〜図６７は、レジストパターンＲＰ５ａを除去した段階に対応する。導体パターンＣＰ５とレジストパターンＲＰ５ａとは、同じパターン形状を有している。
【０１６２】
導体パターンＣＰ５は、パターニングされた金属膜３により形成されているが、ソース電極ＳＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３とを有しており、補助パターンＡＰ３は、ソース電極ＳＥ３およびドレイン電極ＤＥ３と、狭いギャップＧＰ２により離間されて電気的に絶縁されている。ギャップＧＰ２は導体パターンＣＰ５が形成されていない領域である。換言すれば、ソース電極ＳＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３とにより導体パターンＣＰ５が形成されており、ソース電極ＳＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３とは、同層の導体層（導体パターン）からなる。
【０１６３】
また、ソース電極ＳＥ２とドレイン電極ＤＥ２とは、ギャップＧＰ２よりも広い間隔を空けて離間されている。すなわち、補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３との間のギャップＧＰ２の寸法（間隔、幅）ＧＳ２は、ソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａよりも小さい（狭い）、すなわちＧＳ２＜Ｌ２ａである。なお、ソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａは、後で形成されるゲート電極ＧＥ３のゲート長Ｌ２と同じ（すなわちＬ２ａ＝Ｌ２）になり、上記実施の形態２のゲート電極ＧＥ２のゲート長Ｌ１と同程度である。また、補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３との間のギャップＧＰ２の寸法ＧＳ２は、上記実施の形態２のギャップＧＰ１の寸法ＧＳ１と同程度である。また、後述するレジスト膜ＲＰ６がギャップＧＰ２に対応する部分を解像できず、かつソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａを的確に解像できるようにするためには、ギャップＧＰ２の寸法ＧＳ２は、上記間隔Ｌ２ａの二分の一以下であることが好ましく、四分の一以下であれば更に好ましい。
【０１６４】
ソース電極ＳＥ３およびドレイン電極ＤＥ３（第１パターン）は、それぞれトランジスタＴＲ３のソース電極用のパターンおよびドレイン電極用のパターンである。従って、ソース電極ＳＥ３およびドレイン電極ＤＥ３（第１パターン）は、電極または配線として機能するパターンとみなすことができる。
【０１６５】
補助パターンＡＰ３（第２パターン）は、後で形成するゲート電極ＧＥ３の外形形状を規定するために設けたパターン（露光時のフォトマスクとして機能するパターン）であるが、電気的には不要な導体パターンである。このため、補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３との間に狭いギャップＧＰ２を設けることにより、補助パターンＡＰ３がソース電極ＳＥ３やドレイン電極ＤＥ３に電気的に接続されてしまうのを防止し、ソース電極ＳＥ３やドレイン電極ＤＥ３に不要な寄生成分などが生じるのを防止できる。このため、補助パターンＡＰ３は電極や配線に接続されない孤立パターンであり、浮遊電位とされるパターンである。
【０１６６】
導体パターンＣＰ５の形成後、レジストパターンＲＰ５ａを除去してから、図６８および図６９に示されるように、ソース電極ＳＥ３とドレイン電極ＤＥ３の間の基板ＳＵＢ１上（すなわち後で形成されるゲート電極ＧＥ３の下方の基板ＳＵＢ１上）に、上記半導体層ＳＭ２と同様の手法で、透光性の半導体層（半導体パターン）ＳＭ３を形成する。半導体層ＳＭ３形成用の材料については、上記実施の形態２の半導体層ＳＭ２と同様のものを用いることができる。但し、上記実施の形態２の半導体層ＳＭ２および後述の実施の形態４の半導体層ＳＭ４は裏面露光の後に形成するので、透光性は必須ではないが、本実施の形態の半導体層ＳＭ３および後述の実施の形態５の半導体層ＳＭ５は、裏面露光の前に形成するので、透光性を有する必要がある。
【０１６７】
半導体層ＳＭ３の形成後、図７０および図７１に示されるように、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、導体パターンＣＰ５（ソース電極ＳＥ３、ドレイン電極ＤＥ３および補助パターンＡＰ３）と半導体層ＳＭ３とを覆うように、透光性の絶縁膜（ゲート絶縁膜）ＧＩＦ３を例えば膜厚３００ｎｍ程度に形成する。絶縁膜ＧＩＦ３はゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩＦ３のうち、後電形成されるゲート電極ＧＥ３の下に位置する部分がゲート絶縁膜として機能する。絶縁膜ＧＩＦ３用の材料には、上記実施の形態２の絶縁膜ＧＩＦ２と同様のものを用いることができる。ギャップＧＰ２内も絶縁膜ＧＩＦ３で埋められる。
【０１６８】
次に、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわち絶縁膜ＧＩＦ３上に、ポジ型のレジスト膜（フォトレジスト膜）ＲＰ６を形成する。
【０１６９】
次に、図７１に示されるように、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から光を照射してレジスト膜ＲＰ６を露光する、いわゆる裏面露光を行う。この裏面露光の際には、基板ＳＵＢ１上に形成している導体パターンＣＰ５のみをマスクとして機能させ、上記図５、図１８および図３４の露光工程とは異なり、露光用のフォトマスクを別途用いない。また、この裏面露光の際には、基板ＳＵＢ１の表面ＳＵＢ１ａ側からの露光は行わない。図７１では、露光時に基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から基板ＳＵＢ１に照射される光を矢印（矢印の向きが光が進む向き）で模式的に示してある。
【０１７０】
基板ＳＵＢ１、半導体層ＳＭ３および絶縁膜ＧＩＦ３は、透光性（光を透過する性質）を有しており、裏面露光工程において、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、基板ＳＵＢ１、半導体層ＳＭ３および絶縁膜ＧＩＦ３を透過して、レジスト膜ＲＰ６に照射される。この際、導体パターンＣＰ５は金属膜からなり光を透過せずに反射する性質を有しているので、導体パターンＣＰ５はマスク（フォトマスク、露光のマスク、遮光部）として機能する。従って、導体パターンＣＰ５（ソース電極ＳＥ３、ドレイン電極ＤＥ３および補助パターンＡＰ３）によって遮光されなかった光が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ６に照射されることになる。
【０１７１】
このような裏面露光工程の後、レジスト膜ＲＰ６を現像することで、図７２〜図７４に示されるようなレジストパターン（フォトレジストパターン）ＲＰ６ａが絶縁膜ＧＩＦ２上に形成される。上記実施の形態２のレジストパターンＲＰ４ａと同様の理由により、図６５と図７２とを比較して参照すると分かるように、形成されたレジストパターンＲＰ６ａは、補助パターンＡＰ３（第２パターン）をソース電極ＳＥ３およびドレイン電極ＤＥ３（第１パターン）にギャップＧＰ２を無くして連結した場合の導体パターンＣＰ５に対応する（同じ）パターン形状を有したものとなる。すなわち、導体パターンＣＰ５においてギャップＧＰ２にも導体パターンを配置した場合と実質的に同じパターン形状に、レジストパターンＲＰ６ａがなるのである。このため、レジストパターンＲＰ６ａは、導体パターンＣＰ５上とギャップＧＰ２上とに形成されており、それ以外の領域には形成されていない。
【０１７２】
すなわち、上記実施の形態２のレジスト膜ＲＰ３と同様に、本実施の形態でも、導体パターンＣＰ５加工用のレジスト膜ＲＰ５を高解像度にして、レジスト膜ＲＰ５の解像限界寸法をギャップＧＰ２の寸法ＧＳ２よりも小さくすることで、レジスト膜Ｒ５がギャップＧＰ２の寸法ＧＳ２を解像できるようにする。このため、導体パターンＣＰ５加工用のレジスト膜ＲＰ５の膜厚を、図５６のグラフの厚みＴ１以下に調整しておく。なお、本実施の形態の場合、図５６のグラフの縦軸のＳ１は、ギャップＧＰ２の寸法ＧＳ２に対応し（すなわちＳ２＝ＧＳ２）、グラフの縦軸のＳ２は、ソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａに対応する（すなわちＳ２＝Ｌ２ａ）に対応する。
【０１７３】
これにより、レジスト膜ＲＰ５の解像限界寸法は、ギャップＧＰ２の寸法ＧＳ２よりも小さくなるので、ギャップＧＰ２に相当する部分が形成されたレジストパターンＲＰ５ａを形成することができる。このレジストパターンＲＰ５ａを用いて金属膜３をパターニングすることで、連結されずにギャップＧＰ２で分離された補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３とを有する導体パターンＣＰ５を形成できる。
【０１７４】
一方、上記実施の形態２のレジスト膜ＲＰ４と同様に、本実施の形態のレジスト膜ＲＰ６をレジスト膜５よりも低解像度にして、レジスト膜６がソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａは解像可能であるが、ギャップＧＰ２の寸法ＧＳ２は解像できないようにする。すなわち、裏面露光工程におけるレジスト膜ＲＰ６の解像限界寸法を、ギャップＧＰ２の寸法ＧＳ２よりも大きくし、かつソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａ以下にする。このため、レジスト膜ＲＰ６の膜厚を、図５６のグラフの厚みＴ１よりも厚く、かつ図５６のグラフの厚みＴ２以下になるように調整しておく。
【０１７５】
これにより、レジスト膜ＲＰ６の解像限界寸法は、ギャップＧＰ２の寸法ＧＳ２よりも大きくなるので、ギャップＧＰ２に相当する部分は解像できず、現像後のレジストパターンＲＰ６ａは、ギャップＧＰ２に相当する部分が生じず、補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３とをギャップＧＰ２を無くして連結した場合の導体パターンＣＰ５に対応する（実質的に同じ）パターン形状を有したものとなる。
【０１７６】
また、レジスト膜ＲＰ６はソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａを解像できるため、ソース電極ＳＥ３およびドレイン電極ＤＥ３が裏面露光時のマスクとして働き、レジスト膜ＲＰ６の露光領域（ゲート電極領域ＲＰ６ｂ）が、平面的に見てソース電極ＳＥ３とドレイン電極ＤＥ３との間の領域に形成される。現像後には、この露光領域であるゲート電極領域ＲＰ６ｂが、図７２のようにレジストパターンＲＰ６ａの開口部となる。このため、形成されたレジストパターンＲＰ６ａの開口部であるゲート電極領域ＲＰ６ｂは、平面的に見てソース電極ＳＥ３とドレイン電極ＤＥ３との間に形成され、ソース電極ＳＥ３およびドレイン電極ＤＥ３に整合されたパターンとなる。
【０１７７】
具体的な数値の一例を挙げると、ギャップＧＰ２の寸法ＧＳ２を１μｍとし、ソース電極ＳＥ３とドレイン電極ＤＥ３との間の間隔Ｌ２ａを１０μｍとし、レジスト膜ＲＰ６として、例えば膜厚１０μｍのノボラック樹脂系レジストを用いることができる。
【０１７８】
このようにして、本実施の形態では、ギャップＧＰ２を介して分離された補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３とをマスクとして機能させて裏面露光を行っても、ギャップＧＰ２に相当する部分が無いレジストパターンＲＰ６ａを得ることができる。すなわち、あたかもギャップＧＰ２を無くして補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３とを連結した場合の導体パターンＣＰ５をマスクとしてレジスト膜ＲＰ６を裏面露光した場合と同様のパターンを有するレジストパターンＲＰ６ａを得ることができるのである。
【０１７９】
従って、本実施の形態では、レジストパターンＲＰ６ａは、ギャップＧＰ２に相当するギャップは生じず、かつ、後で形成されるゲート電極ＧＥ３に対応するゲート電極領域ＲＰ６ｂが開口されたパターンとなる。すなわち、レジストパターンＲＰ６ａは、ゲート電極領域ＲＰ６ｂにレジスト膜が存在せず、ゲート電極領域ＲＰ６ｂ以外にはレジスト膜が存在するパターンとなり、ギャップＧＰ２上にもレジストパターンＲＰ６ａが存在する。
【０１８０】
ソース電極ＳＥ３およびドレイン電極ＤＥ３が裏面露光時のマスクとして機能してゲート電極領域ＲＰ６ｂの開口が形成されるので、自動的かつ正確に、ゲート電極領域ＲＰ６ｂとソース電極ＳＥ３およびドレイン電極ＤＥ３との位置が整合し、上記重なり領域１０２のような重なりはほとんど生じない。このため、後でゲート電極領域ＲＰ６に形成されるゲート電極ＧＥ３が、正確にソース電極ＳＥ２およびドレイン電極ＤＥ２と整合することになる。また、ソース電極ＳＥ３およびドレイン電極ＤＥ３とともに、補助パターンＡＰ３が裏面露光時のマスクとして機能する。このため、上記マスクＭＫ２０１のような別途準備したフォトマスクを使用せずとも、補助パターンＡＰ３のパターン形状を所望の任意形状に調整しておくことにより、レジストパターンＲＰ６ａのゲート電極領域ＲＰ６の開口形状（すなわち後で形成されるゲート電極ＧＥ２の平面形状）を所望の任意形状に調整することができる。また、補助パターンＡＰ３は、ギャップＧＰ２でソース電極ＳＥ３およびドレイン電極ＤＥ３とは絶縁されているので、ソース電極ＳＥ３およびドレイン電極ＤＥ３に悪影響を与えることなく、補助パターンＡＰ２のパターン形状を調整できる。
【０１８１】
このようにしてレジストパターンＲＰ６ａを形成した後、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわちレジストパターンＲＰ６ａ上とレジストパターンＲＰ６ａで覆われていない領域の絶縁膜ＧＩＦ３（すなわちレジストパターンＲＰ６ａの開口領域の底部で露出する絶縁膜ＧＩＦ３）上とに、アルミニウム膜などからなる金属膜を例えば蒸着法などで形成してから、レジストパターンＲＰ６ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ６ａとともにレジストパターンＲＰ６ａ上の金属膜も一緒に除去されるが、レジストパターンＲＰ６ａの開口領域（ゲート電極領域ＲＰ６ｂ）の底部で露出する絶縁膜ＧＩＦ３上に形成されていた金属膜は、除去されずに残存し、図７５〜図７７に示されるように、ゲート電極（ゲート電極パターン）ＧＥ３を含む導体パターン（金属パターン、第２導体パターン）ＣＰ６となる。ゲート電極領域ＲＰ６ｂに形成された導体パターンＣＰ６がゲート電極ＧＥ３となる。
【０１８２】
このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ６ａで覆われていなかった領域（ゲート電極領域ＲＰ６ｂ）の絶縁膜ＧＩＦ３上に、導体パターンＣＰ６、ここではゲート電極ＧＥ３を形成することができる。ゲート電極ＧＥ３は、トランジスタＴＲ３のゲート電極用のパターンである。従って、ゲート電極ＧＥ３は、電極または配線として機能するパターンとみなすことができる。
【０１８３】
上記のように、レジストパターンＲＰ６ａは、導体パターンＣＰ５上（直上）とギャップＧＰ２上（直上）とに形成され、このレジストパターンＲＰ６ａで覆われなかった領域に導体パターンＣＰ６が形成される。このため、導体パターンＣＰ６は、平面的に見て導体パターンＣＰ５が形成されていない領域上に導体パターンＣＰ５と整合して形成されるが、ギャップＧＰ２上（直上）には導体パターンＣＰ６は形成されない。そして、導体パターンＣＰ６は、導体パターンＣＰ５上（直上）には形成されない。本実施の形態では、平面的に見て導体パターンＣＰ５が形成されていない領域は、ギャップＧＰ２以外の全領域に導体パターンＣＰ６が形成される。
【０１８４】
このようにして、ゲート電極ＧＥ３とソース電極ＳＥ３およびドレイン電極ＤＥ３との重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、正確にゲート電極ＧＥ３とソース電極ＳＥ３およびドレイン電極ＤＥ３との位置が整合した薄膜トランジスタＴＲ３を、基板ＳＵＢ１上に形成することができる。
【０１８５】
導体パターンＣＰ５をどのようなパターンにするかを設計するには、例えば、基板ＳＢＵ１の表面ＳＵＢ１ａにおいて、形成すべきソース電極ＳＥ３およびドレイン電極ＤＥ３の位置および形状を決め、それから形成すべきゲート電極ＧＥ３の位置および形状を決め、それらが配置されない残りの領域に補助パターンＡＰ３を配置すればよい。この際、補助パターンＡＰ３がソース電極ＳＥ３およびドレイン電極ＤＥ３に電気的に接続されるのを防ぐために、補助パターンＡＰ３とソース電極ＳＥ３およびドレイン電極ＤＥ３との間に狭いギャップＧＰ２を設けるようにする。
【０１８６】
本実施の形態では、導体パターンＣＰ５が裏面露光時のマスクとして機能するので、ソース電極ＳＥ３およびドレイン電極ＤＥ３とともに補助パターンＡＰ３がレジストパターンＲＰ６ａのゲート電極領域ＲＰ６ｂの開口形状を規定するように機能し、それによって、ゲート電極ＧＥ２の形状を規定することができる。このため、裏面露光工程でフォトマスクを別途使用する必要が無い。従って、フォトマスクと基板ＳＵＢ１とを精密に位置合わせする必要が生じないので、位置あわせ機構を有する高価な露光装置を必要としない。このため、半導体装置の製造コストを低減できる。
【０１８７】
また、上記実施の形態２の導体パターンＣＰ３と同様、導体パターンＣＰ５は、基板ＳＵＢ１との合わせずれは生じても、ソース電極ＳＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３との相対的な位置はほとんどずれない。このため、相対的な位置のずれ（変動）が生じないソース電極ＳＥ３とドレイン電極ＤＥ３と補助パターンＡＰ３とを露光時のマスクとして用いて形成したレジストパターンＲＰ６ａを用いてゲート電極ＧＥ３を形成することになる。従って、本実施の形態では、ソース電極ＳＥ３とドレイン電極ＤＥ３の互いに対向する端部がゲート電極ＧＥ３の端部と整合するだけでなく、ソース電極ＳＥ３およびドレイン電極ＳＥ３に対してゲート電極ＧＥ３の外形位置（ソース電極ＳＥ３およびドレイン電極ＳＥ３に整合する端部以外の端部の位置）が、合わせずれによりずれてしまうことがない。これにより、ソース電極ＳＥ３およびドレイン電極ＳＥ３に対するゲート電極ＧＥ３の形成位置および形状（寸法）を、所望の位置および形状に的確に形成することができる。このため、半導体装置の性能を向上させることができる。また、トランジスタの平面寸法を縮小（微細化）させることができ、半導体装置を小型化（小面積化）することができる。
【０１８８】
（実施の形態４）
本実施の形態は、上記実施の形態２のボトムゲート構造の薄膜トランジスタＴＲ２を用いて上記図１５のようなアクティブマトリクス回路を形成する場合について説明する。
【０１８９】
図７８〜図８９は、本実施の形態の半導体装置、ここではトランジスタ単体としては上記実施の形態２の薄膜トランジスタＴＲ２とほぼ同様の構造を有するボトムゲート構造の薄膜トランジスタＴＲ４を用いたアクティブマトリクス回路の製造工程中の平面図（要部平面図）または断面図（要部断面図）である。図７８〜図８９のうち、図７８、図８０、図８４、図８８は薄膜トランジスタＴＲ４を用いたアクティブマトリクス回路の製造工程中の平面図（要部平面図）であり、同じ領域の異なる工程段階が示されている。なお、図７８、図８０、図８４、図８８には、基板ＳＵＢ１上に複数行×複数列にトランジスタが配置されたアクティブマトリクス回路のうち、２行×２列の合計４つのトランジスタが形成される領域が示されている。また、図７８〜図８９のうち、図７９、図８１および図８５は、図７８の点線で囲まれた領域１０に相当する領域の部分拡大平面図（要部平面図）であり、互いに同じ領域の異なる工程段階が示されている。また、図７８と図７９とは同じ工程段階に対応し、図７８の領域１０を拡大したものが図７９に対応する。また、図８０〜図８３は同じ工程段階に対応し、図８０の一部（図７９の領域１０に相当する領域）を拡大したものが図７９に対応し、図８０のＡ７−Ａ７線の断面図が図８２に対応し、図８１のＢ７−Ｂ７線の断面図が図８３に対応する。また、図８４〜図８７は同じ工程段階に対応し、図８４の一部（図７９の領域１０に相当する領域）を拡大したものが図８５に対応し、図８４のＡ７−Ａ７線の断面図が図８６に対応し、図８４のＢ７−Ｂ７線の断面図が図８７に対応する。また、図８８および図８９は同じ工程段階に対応し、図８８のＡ７−Ａ７線の断面図が図８９に対応する。
【０１９０】
なお、図７８〜図８１、図８４、図８５および図８８は平面図であるが、図面を見易くするために、図７８および図７９は導体パターンＣＰ７に相当するものにハッチングを付し、図８０および図８１はレジストパターンＲＰ７ａにハッチングを付し、図８４および図８５は導体パターンＣＰ８に相当するものにハッチングを付し、図８８は半導体層ＳＭ４にハッチングを付してある。
【０１９１】
まず、図７８および図７９に示されるように、上記基板ＳＵＢ１を準備する。それから、基板ＳＵＢ１の表面ＳＵＢ１ａ上に上記実施の形態２の金属膜２と同様の金属膜を成膜してから、上記レジスト膜ＲＰ３，ＲＰ５と同様のレジスト膜（ここでは図示せず）を金属膜上に形成し、このレジスト膜をフォトマスクを用いて露光、現像してレジストパターン（ここでは図示せず）を形成する。そして、このレジストパターンをエッチングマスクとしたエッチングにより、金属膜をパターニングして、図７８および図７９にハッチングを付して示したような導体パターン（金属パターン、第１導体パターン）ＣＰ７を形成する。なお、導体パターンＣＰ７形成用のレジストパターンは、導体パターンＣＰ７と同じパターンを有するものである。その後、このレジストパターンは除去する。なお、以下では、金属膜をパターニングして導体パターンＣＰ７を形成するのに用いた上記レジスト膜を、導体パターンＣＰ７加工用のレジスト膜と呼ぶものとする。
【０１９２】
導体パターンＣＰ７は、ゲート電極（ゲート電極用のパターン、第１パターン）ＧＥ４と走査線（走査線用のパターン、第１パターン）ＧＬ４と補助パターン（補正パターン、第２パターン）ＡＰ４とを有しており、補助パターンＡＰ４は、ゲート電極ＧＥ４および走査線ＧＬ４と、狭いギャップＧＰ３により離間されて電気的に絶縁されている。ギャップＧＰ３は導体パターンＣＰ７が形成されていない領域である。換言すれば、ゲート電極ＧＥ４と走査線ＧＬ４と補助パターンＡＰ４とにより、導体パターンＣＰ７が形成されており、ゲート電極ＧＥ４と走査線ＧＬ４と補助パターンＡＰ４ゲート電極３ｂとは、同層の導体層（導体パターン）からなる。補助パターンＡＰ４とゲート電極ＧＥ４および走査線ＧＬ４との間のギャップＧ３の寸法（間隔、幅）ＧＳ３は、ゲート電極ＧＥ４のゲート長Ｌ３よりも小さい（狭い）、すなわちＧＳ３＜Ｌ３である。
【０１９３】
ゲート電極ＧＥ４（第１パターン）は、トランジスタＴＲ４のゲート電極用のパターンであり、走査線ＧＬ４（第１パターン）は、複数のトランジスタＴＲ４のゲート電極同士を接続する配線（走査線）用のパターンである。従って、ゲート電極ＧＥ４および走査線ＧＬ４（第１パターン）は、電極または配線として機能するパターンとみなすことができる。
【０１９４】
補助パターンＡＰ４（第２パターン）は、後で形成するソース電極ＳＥ４とドレイン電極ＤＥ４と信号線ＳＬ４との外形形状を規定するために設けたパターン（露光時のフォトマスクとして機能するパターン）であるが、電気的には不要な導体パターンである。このため、補助パターンＡＰ４とゲート電極ＧＥ４および走査線ＧＬ４との間に狭いギャップＧＰ３を設けることにより、補助パターンＡＰ４がゲート電極ＧＥ４や走査線ＧＬ４に電気的に接続されてしまうのを防止できる。このため、補助パターンＡＰ４は、電極や配線に接続されない孤立パターンであり、浮遊電位とされるパターンである。
【０１９５】
走査線ＧＬ４は、上記図１５の回路図の走査線ＧＬに対応するものであり、ゲート電極ＧＥ４は、上記図１５の回路図のトランジスタＴＲのゲート電極に対応するものである。上記図１５の回路図からも分かるように、ゲート電極ＧＥ４と走査線ＧＬ４とは電気的に接続されている必要があるので、ゲート電極ＧＥ４および走査線ＧＬ４は互いに連結された一体的パターンとして基板ＳＵＢ１上に形成される。すなわち、基板ＳＵＢ１の表面ＳＵＢ１ａ上において、Ｘ方向に延在する走査線ＧＬ４が互いに平行に複数配置され、各走査線ＧＬ４に対して、Ｙ方向に延在する複数のゲート電極３ｄの端部が連結された構成となっている。ここで、Ｘ方向とＹ方向とは互いに交差する方向であり、好ましくは互いに直交する方向であり、これは以下の実施の形態５でも同様である。
【０１９６】
しかしながら、本実施の形態では、上記実施の形態１で使用したマスクＭＫ１，ＭＫ２を用いずとも、走査線ＧＬ４と後で形成される信号線ＳＬ４とが交差する領域にも信号線ＳＬ４のパターンを形成可能とするために、走査線ＧＬ４のパターン形状（平面形状）に次のように工夫を凝らしている。
【０１９７】
図７８および図７９に示されるように、各走査線ＧＬ４は、Ｘ方向に延在する比較的幅広のパターンとして形成された主パターン（主部、第３パターン、第４パターン）１１と、Ｘ方向に隣り合う主パターン１１同士を連結（接続）する細い線幅のラインパターン（線状のパターン）として形成された接続パターン（接続用パターン、接続部）１３とにより構成されている。主パターン１１と接続パターン１３とは一体的に形成されている。従って、導体パターンＣＰ７が含む各走査線ＧＬ４は、主パターン１１（第３パターン）と、それとＸ方向に隣接する他の主パターン１１（第４パターン）と、それら隣接する主パターン１１同士を連結（接続）する接続パターン１３とを有しており、これが繰り返されてＸ方向に延在しているのである。
【０１９８】
各走査線ＧＬ４において、接続パターン１３は、走査線ＧＬ４と後で形成される信号線ＳＬ４とが平面的に交差する領域に設けられ、主パターン１１は、後で形成される信号線ＳＬ４と平面的に交差する領域以外の領域に設けられている。各走査線ＧＬ４は、複数の主パターン１１の間が接続パターン１３で接続されて、全体としてＸ方向に延在しているが、１つの主パターン１１に対して１つのゲート電極ＧＥ４が接続されている。Ｘ方向に延在する各走査線ＧＬ４において、Ｘ方向に隣り合う主パターン１１同士が、接続パターン１３を介して電気的に接続され、主パターン１１および接続パターン１３からなる各走査線ＧＬ４がＸ方向に延在する導体パターンとなることで、複数のゲート電極ＧＥ４同士を走査線ＧＬ４によって電気的に接続することができる。
【０１９９】
走査線ＧＬ４の主パターン１１は、ほぼ同じ幅（Ｙ方向寸法）Ｗ１でＸ方向に延在しているが、主パターン１１の端部（Ｘ方向の端部）１１ａは、主パターン１１の他の部分よりも幅（Ｙ方向寸法）が広くなっている。すなわち、走査線ＧＬ４の主パターン１１の端部１１ａの幅（Ｙ方向寸法）Ｗ２は、他の部分の幅（Ｙ方向寸法）Ｗ１よりも大きい（すなわちＷ２＞Ｗ１）。
【０２００】
走査線ＧＬ４において、接続パターン１３は、Ｘ方向に隣り合う主パターン１１(の端部１１ａ）同士を連結して電気的に接続する部分であるが、主パターン１１と同じ幅のパターンで形成されているのではなく、主パターン１１よりも幅の細い線状のパターンとなっている。すなわち、接続パターン１３の幅（Ｙ方向寸法）Ｗ３は、主パターン１１の幅（Ｙ方向寸法）Ｗ１および主パターン１１の端部１１ａの幅（Ｙ方向寸法）Ｗ２よりも小さい（すなわちＷ３＜Ｗ１，Ｗ２）。
【０２０１】
より具体的に説明すると、図７９に示されるように、接続パターン１３は、Ｘ方向に隣り合う２つの主パターン１１の端部１１ａの間において、Ｘ方向に延在しており、かつＹ方向に所定の間隔（好ましくは等間隔）で並んで複数配置されており、各接続パターン１３の両端は、主パターン１１の端部１１ａに連続して設けられて連結（接続）されている。また、Ｙ方向に隣り合う接続パターン１３同士の間隔（Ｙ方向寸法）Ｗ４は、接続パターン１３の幅（Ｙ方向寸法）Ｗ３よりも大きい（すなわちＷ４＞Ｗ３）ことが必須であるが、接続パターン１３の幅Ｗ３よりも十分に大きいことが好ましく、例えばゲート電極ＧＬ４のゲート長Ｌ３と同程度以上であることが好ましい(すなわちＷ４≧Ｌ３)。接続パターン１３のＸ方向の寸法は、Ｘ方向に隣り合う主パターン１１（の端部１１ａ）の間隔（Ｘ方向寸法）Ｗ５に対応するが、接続パターン１３の幅Ｗ３よりも大きい（すなわちＷ５＞Ｗ３）。また、後で形成される信号線ＳＬ４の幅（Ｘ方向寸法）は、間隔Ｗ５にほぼ等しいものとなる。また、接続パターン１３の幅Ｗ３は、ゲート電極ＧＥ４のゲート長Ｌ３よりも小さい（すなわちＷ３＜Ｌ３）。また、ギャップＧＰ３の寸法ＧＳ３と接続パターン１３の幅Ｗ３とは同程度の寸法であり（すなわちＧＳ３＝Ｗ３）、いずれも上記実施の形態２，３のギャップＧＰ１，ＧＰ２の寸法ＧＳ１，ＧＳ２と同程度である。ここで、図７９からも分かるように、接続パターン１３の幅Ｗ３は、隣接する主パターン１１の間で両者を連結するように延在する接続パターン１３の延在方向（ここではＸ方向）に対して交差（好ましくは直交）する方向（ここではＹ方向）の寸法に対応する。
【０２０２】
従って、ギャップＧＰ３の寸法ＧＳ３と接続パターン１３の幅Ｗ３とは、上記ゲート長Ｌ３と上記幅Ｗ１，Ｗ２と上記間隔Ｗ４，Ｗ５とよりも小さく（すなわちＧＳ３，Ｗ３＜Ｌ３，Ｗ１，Ｗ２，Ｗ４，Ｗ５）なるが、これは、後述するレジスト膜ＲＰ７がギャップＧＰ３および接続パターン１３に対応する部分を解像できず、かつ他の領域を解像できるようにするためである。また、後述するレジスト膜ＲＰ７がギャップＧＰ３および接続パターン１３に対応する部分を解像できず、かつ他の領域を的確に解像できるようにするためには、ギャップＧＰ３の寸法ＧＳ３と接続パターン１３の幅Ｗ３は、上記ゲート長ＧＬ３、上記幅Ｗ１，Ｗ２および上記間隔Ｗ４，Ｗ５の二分の一以下であることが好ましく、四分の一以下であればさらに好ましい。
【０２０３】
具体的な数値の一例を挙げると、ギャップＧＰ３の寸法ＧＳ３を１μｍとし、ゲート電極ＧＥ４のゲート長ＧＬ３を４μｍとし、走査線ＧＬ４の主パターン１１の幅Ｗ１を１０μｍとし、走査線ＧＬ４の主パターン１１の端部１１ａの幅Ｗ２を４０μｍとし、走査線ＧＬ４の接続パターン１３の幅Ｗ３を１μｍとし、走査線ＧＬ４の接続パターン１３の間隔Ｗ４を５μｍとすることができる。また、後述するレジスト膜ＲＰ７として、例えば膜厚１０μｍのノボラック樹脂系レジストを用いることができる。
【０２０４】
後で形成される信号線ＳＬ４と交差する領域において、走査線ＧＬ４を主パターン１１に比べて細い幅の接続パターン１３により形成した理由は、後で形成される信号線ＳＬ４が走査線ＧＬ４の影で分断されないようにするためである。そして、この細い幅の接続パターン１３を複数（例えば数本）平行に並べて複数の接続パターン１３で主パターン１１同士を連結した理由は、この接続パターン１３で走査線ＧＬ４の電気抵抗が極端に上がることによる発熱を抑えるためである。また、主パターン１１の端部１１ａの幅Ｗ２を端部１１ａ以外の主パターン１１の幅Ｗ１よりも大きく（Ｗ２＞Ｗ１）し、その幅が広い端部１１ａに接続パターン１３を連結することで、一対の主パターン１１同士を接続する接続パターン１３の数（本数）を増やすことができ、接続パターン１３での発熱を更に的確に防止できるようになる。一対の主パターン１１同士を接続する複数本の接続パターン１３の幅Ｗ３の合計（幅Ｗ３に接続パターン１３の本数を掛けたもの）が、主パターン１１の幅Ｗ１の８０％以上であれば、接続パターン１３での発熱抑制の点で、更に好ましい。
【０２０５】
導体パターンＣＰ７の形成後、図８０〜図８３に示されるように、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、導体パターンＣＰ７（ゲート電極ＧＥ４、走査線ＧＬ４および補助パターンＡＰ４）を覆うように、透光性の絶縁膜（ゲート絶縁膜）ＧＩＦ４を例えば膜厚３００ｎｍ程度に形成する。絶縁膜ＧＩＦ４はゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩＦ４のうち、ゲート電極ＧＥ４上に位置する部分がゲート絶縁膜として機能する。絶縁膜ＧＩＦ４用の材料には、上記実施の形態２の絶縁膜ＧＩＦ２と同様のものを用いることができる。ギャップＧＰ３内も絶縁膜ＧＩＦ４で埋められる。
【０２０６】
次に、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわち絶縁膜ＧＩＦ４上に、ポジ型のレジスト膜（フォトレジスト膜）ＲＰ７を形成する。
【０２０７】
次に、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から光を照射してレジスト膜ＲＰ７を露光する、いわゆる裏面露光を行う。この裏面露光の際には、基板ＳＵＢ１上に形成している導体パターンＣＰ７のみをマスクとして機能させ、上記図５、図１８および図３４の露光工程とは異なり、露光用のフォトマスクを別途用いない。また、この裏面露光の際には、基板ＳＵＢ１の表面ＳＵＢ１ａ側からの露光は行わない。
【０２０８】
基板ＳＵＢ１および絶縁膜ＧＩＦ４は、透光性を有しており、裏面露光工程において、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、基板ＳＵＢ１および絶縁膜ＧＩＦ４を透過して、レジスト膜ＲＰ７に照射される。この際、導体パターンＣＰ７は金属膜からなり光を透過せずに反射する性質を有しているので、導体パターンＣＰ７はマスク（フォトマスク、露光のマスク、遮光部）として機能する。従って、導体パターンＣＰ７（ゲート電極ＧＥ４、走査線ＧＬ４および補助パターンＡＰ４）によって遮光されなかった光が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ７に照射されることになる。
【０２０９】
このような裏面露光工程の後、レジスト膜ＲＰ７を現像することで、図８０〜図８３に示されるようなレジストパターン（フォトレジストパターン）ＲＰ７ａが絶縁膜４ｂ上に形成される。
【０２１０】
図７８，７９と図８０，８１とを比較して参照すると、その理由は後述するが、レジストパターンＲＰ７ａのパターン形状が次のようになっていることが分かる。すなわち、形成されたレジストパターンＲＰ７ａは、補助パターンＡＰ４（第２パターン）をゲート電極ＧＥ４や走査線ＧＬ４（第１パターン）にギャップＧＰ３を無くして連結し、かつＸ方向に隣り合う走査線ＧＬ４の主パターン１１同士（第３パターンおよび第４パターン）を接続パターン１３（第１接続パターン）を無くして分離した場合の導体パターンＣＰ７に対応する（同じ）パターン形状を有したものとなる。換言すれば、導体パターンＣＰ７においてギャップＧＰ３にも導体パターンを配置し、かつ接続パターン１３を除去した場合と実質的に同じパターン形状に、レジストパターンＲＰ７ａがなるのである。このため、レジストパターンＲＰ７ａは、導体パターンＣＰ７上とギャップＧＰ３上とに形成され、それ以外の領域には形成されていないが、更に、接続パターン１３（第１接続パターン）上には形成されていない。
【０２１１】
すなわち、上記実施の形態２，３のレジスト膜ＲＰ３，ＲＰ５と同様に、本実施の形態でも、導体パターンＣＰ７加工用のレジスト膜を高解像度にして、そのレジスト膜がギャップＧＰ３の寸法ＧＳ３と走査線ＧＬ４の接続パターン１３の幅Ｗ３とを解像できるようにする。このため、上記実施の形態２，３のレジスト膜ＲＰ３，ＲＰ５と同様に、導体パターンＣＰ７加工用のレジスト膜の膜厚を、図５６のグラフの厚みＴ１以下に調整しておく。なお、本実施の形態の場合、図５６のグラフの縦軸のＳ１は、ギャップＧＰ３の寸法ＧＳ３と走査線ＧＬ４の接続パターン１３の幅Ｗ３とに対応し（すなわちＳ１＝ＧＳ３，Ｗ３）、グラフの縦軸のＳ２は、ゲート電極ＧＥ４のゲート長Ｌ３および上記幅Ｗ１，Ｗ２および間隔Ｗ４，Ｗ５のうちの最小のものに対応する。
【０２１２】
これにより、導体パターンＣＰ７加工用のレジスト膜の解像限界寸法は、ギャップＧＰ３の寸法ＧＳ３および接続パターン１３の幅Ｗ３よりも小さくなるので、導体パターンＣＰ７加工用のレジスト膜を露光、現像して形成されたレジストパターンは、ギャップＧＰ３に相当する部分と接続パターン１３に相当する部分とが形成されたものとなる。これにより、導体パターンＣＰ７にギャップＧＰ３と接続パターン１３とを形成することができる。
【０２１３】
一方、上記実施の形態２，３のレジスト膜ＲＰ４，ＲＰ６と同様に、本実施の形態のレジスト膜ＲＰ７については、導体パターンＣＰ７加工用のレジスト膜よりも低解像度にして、レジスト膜ＲＰ７が、上記ゲート長Ｌ３、上記幅Ｗ１，Ｗ２および上記間隔Ｗ４，Ｗ５は解像可能であるが、ギャップＧＰ３の寸法ＧＳ３と接続パターン１３の幅Ｗ３とは解像できないようにする。すなわち、裏面露光工程におけるレジスト膜ＲＰ７の解像限界寸法を、ギャップＧＰ３の寸法ＧＳ３よりも大きくし、接続パターン１３の幅Ｗ３よりも大きくし、かつ、上記ゲート長Ｌ３、上記幅Ｗ１，Ｗ２および上記間隔Ｗ４，Ｗ５以下にする。このため、レジスト膜ＲＰ７の膜厚を、上記図５６のグラフの厚みＴ１よりも厚く、かつ上記図５６のグラフの厚みＴ２以下になるように調整しておく。
【０２１４】
これにより、レジスト膜ＲＰ７はギャップＧＰ３に相当する部分は解像できず、現像後のレジストパターンＲＰ７ａは、ギャップＧＰ３に相当する部分が生じず、補助パターンＡＰ４をゲート電極ＧＥ４や走査線ＧＬ４にギャップＧＰ３を無くして連結した場合の導体パターンＣＰ７に対応する（実質的に同じ）パターン形状を有したものとなる。
【０２１５】
更に、レジスト膜ＲＰ７は、走査線ＧＬ４の接続パターン１３に相当する部分は解像できず、現像後のレジストパターンＲＰ７ａは、走査線ＧＬ４の接続パターン１３に相当する部分が生じず、Ｘ方向に隣接する走査線ＧＬ４の主パターン１１同士を、接続パターン１３を無くして分離した場合の導体パターンＣＰ７に対応する（実質的に同じ）パターン形状を有したものとなる。
【０２１６】
このようにして、本実施の形態では、狭いギャップＧＰ３と細い線幅の接続パターン１３とを有する導体パターンＣＰ７をマスクとして機能させて裏面露光を行っても、ギャップＧＰ３および接続パターン１３に相当する部分が無いレジストパターンＲＰ７ａを得ることができる。すなわち、あたかもギャップＧＰ３を無くして補助パターンＡＰ４とゲート電極ＧＥ４および走査線ＧＬ４とを連結し、かつ接続パターン１３を無くして走査線ＧＬ４の主パターン１１同士を分離した導体パターンＣＰ７をマスクとして、レジスト膜ＲＰ７を裏面露光した場合に得られるのと同様のパターンを、レジストパターンＲＰ７ａが有することになるのである。
【０２１７】
従って、レジストパターンＲＰ７ａは、ギャップＧＰ３に相当するギャップと接続パターン１３に対応する細線部は生じず、かつ、後でソース電極ＳＥ４が形成される領域に対応するソース電極領域ＲＰ７ｂと、後でドレイン電極ＤＥ４が形成される領域に対応するドレイン電極領域ＲＰ７ｃと、後で信号線ＳＬ４が形成される領域に対応する信号線領域ＲＰ７ｄとが開口されたパターンとなる。すなわち、レジストパターンＲＰ７ａは、ソース電極領域ＲＰ７ｂ、ドレイン電極領域ＲＰ７ｃおよび信号線領域ＲＰ７ｄにレジスト膜が存在せず、それ以外にはレジスト膜が存在するパターンとなり、ギャップＧＰ３上にもレジストパターンＲＰ７ａが存在しかつ接続パターン１３上にはレジストパターンＲＰ７ａが存在しない。
【０２１８】
ゲート電極ＧＥ４が裏面露光時のマスクとして機能してソース電極領域ＲＰ７ｃおよびドレイン電極領域ＲＰ７ｃの開口が形成されるので、自動的かつ正確に、ゲート電極ＧＥ４とソース電極領域ＲＰ７ｂおよびドレイン電極領域ＲＰ７ｃとの位置が整合し、上記重なり領域１０２のような重なりはほとんど生じない。このため、後でソース電極領域ＲＰ７ｃおよびドレイン電極領域ＲＰ７ｃに形成されるソース電極ＳＥ４およびドレイン電極ＤＥ４が、正確にゲート電極ＧＥ４と整合することになる。
【０２１９】
また、ゲート電極ＧＥ４および走査線ＧＬ４とともに、補助パターンＡＰ４が裏面露光時のマスクとして機能する。このため、上記マスクＭＫ１，ＭＫ２のような別途準備したフォトマスクを使用せずとも、補助パターンＡＰ４のパターン形状を所望の任意形状に調整しておくことにより、ソース電極領域ＲＰ７ｂ、ドレイン電極領域ＲＰ７ｃおよび信号線領域ＲＰ７ｄの開口形状を所望の任意形状にすることができる。これにより、後でソース電極領域ＲＰ７ｂ、ドレイン電極領域ＲＰ７ｃおよび信号線領域ＲＰ７ｄに形成されるソース電極ＳＥ４、ドレイン電極ＤＥ４および信号線ＳＬ４の平面形状を、所望の任意形状に調整することができる。また、補助パターンＡＰ４はギャップＧＰ３でゲート電極ＧＥ４および走査線ＧＬ４とは絶縁されているので、ゲート電極ＧＥ４および走査線ＧＬ４に悪影響を与えることなく、補助パターンＡＰ４のパターン形状を調整できる。
【０２２０】
このようにしてレジストパターンＲＰ７ａを形成した後、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわちレジストパターンＲＰ７ａ上とレジストパターンＲＰ７ａで覆われていない領域の絶縁膜ＧＩＦ４（すなわちレジストパターンＲＰ７ａの開口領域の底部で露出する絶縁膜ＧＩＦ４）上とに、金属膜を形成してから、レジストパターンＲＰ７ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ７ａとともに、レジストパターンＲＰ７ａ上の金属膜も一緒に除去されるが、レジストパターンＲＰ７ａの開口領域（ソース電極領域ＲＰ７ｂ、ドレイン電極領域ＲＰ７ｃおよび信号線領域ＲＰ７ｄ）の底部で露出する絶縁膜ＧＩＦ４上に形成されていた金属膜は、除去されずに残存する。残存した金属膜が、図８４〜図８７に示されるように、ソース電極ＳＥ４とドレイン電極ＤＥ４と信号線ＳＬ４とを含む導体パターン（金属パターン、第２導体パターン）ＣＰ８となる。導体パターンＣＰ８形成用の金属膜は、上記実施の形態２の導体パターンＣＰ４形成用の金属膜と同様のものを用いることができる。
【０２２１】
このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ７ａで覆われていなかった領域（ソース電極領域ＲＰ７ｂ、ドレイン電極領域ＲＰ７ｃおよび信号線領域ＲＰ７ｄ）の絶縁膜ＧＩＦ４上に、導体パターンＣＰ８（ソース電極ＳＥ４、ドレイン電極ＤＥ４および信号線ＳＬ４）を形成することができる。
【０２２２】
上記のように、レジストパターンＲＰ７ａは、導体パターンＣＰ７上（直上）とギャップＧＰ３上（直上）とに形成されるが、接続パターン１３上（直上）には形成されず、このレジストパターンＲＰ７ａで覆われなかった領域に導体パターンＣＰ８が形成される。このため、導体パターンＣＰ８は、平面的に見て導体パターンＣＰ７が形成されていない領域上に導体パターンＣＰ７と整合して形成されるが、ギャップＧＰ３上（直上）には導体パターンＣＰ８は形成されない。そして、導体パターンＣＰ８は、接続パターン１３を除く導体パターンＣＰ７上（直上）には形成されないが、接続パターン１３上（直上）には導体パターンＣＰ８が形成される。本実施の形態では、平面的に見て導体パターンＣＰ７が形成されていない領域は、ギャップＧＰ３以外の全領域に導体パターンＣＰ８が形成され、かつ、平面的に見て導体パターンＣＰ７が形成されている領域で導体パターンＣＰ８が形成されているのは、接続パターン１３上（直上）だけである。
【０２２３】
本実施の形態では、ソース電極領域ＲＰ７ｂに形成されたソース電極ＳＥ４と、ドレイン電極領域ＲＰ７ｃに形成されたドレイン電極ＤＥ４と、信号線領域ＲＰ７ｄに形成された信号線ＳＬ４とにより、導体パターンＣＰ８が形成されており、ソース電極ＳＥ４とドレイン電極ＤＥ４と信号線ＳＬ４とは同層の導体層（導体パターン）からなる。信号線ＳＬ４は、上記図１５の回路図の信号線ＳＬに対応するものであり、ソース電極ＳＥ４は、上記図１５の回路図のトランジスタＴＲのソース電極に対応するものであり、ドレイン電極ＤＥ４は、上記図１５の回路図のトランジスタＴＲのドレイン電極に対応するものである。
【０２２４】
本実施の形態とは異なり、走査線ＧＬ４において、細い幅の接続パターン１３の代わりに、主パターン１１と同じパターンを延長させた場合（すなわち接続パターン１３の幅Ｗ３を主パターン１１の幅Ｗ１と同程度の幅とした場合）、レジスト膜７の裏面露光工程において、走査線ＧＬ４によって遮光されることで、走査線ＧＬ４に平面的に交差する位置で、信号線領域ＲＰ７ｄの開口が途切れてしまう。この場合、形成された信号線ＳＬ４は、走査線ＧＬ４との交差部で断線してしまう。Ｘ方向に延在する走査線ＧＬ４とＹ方向に延在する信号線ＳＬ４とは、両者の交差部でも断線しないように形成する必要がある。
【０２２５】
それに対して、本実施の形態では、走査線ＧＬ４と信号線ＳＬ４とが交差する領域において、走査線ＧＬ４に細線パターンからなる接続パターン１３を設けている。この接続パターン１３が有るために、走査線ＧＬ４は、信号線ＳＬ４と交差する領域でも断線せずに、Ｘ方向に延在することができる。そして、走査線ＧＬ４の接続パターン１３の幅Ｗ３を、裏面露光工程におけるレジスト膜ＲＰ７の解像限界寸法よりも小さくしておくことで、レジストパターンＲＰ７ａには、走査線ＧＬ４の接続パターン１３に対応するパターンは生じないようにし、接続パターン１３の上方（直上）には、レジストパターンＲＰ７ａが存在しないようにすることができる。このため、レジストパターンＲＰ７ａの信号線領域ＲＰ７ｄの開口は、走査線ＧＬ４と交差する領域でも分離されることなくＹ方向に連続的に形成される。このため、信号線ＳＬ４は、走査線ＧＬ４の接続パターン１３の上方にも形成され、走査線ＧＬ４と交差する領域でも断線しない。従って、走査線ＧＬ４はＸ方向に延在し、信号線ＳＬ４は、Ｘ方向と交差（好ましくは直交）するＹ方向に延在するが、走査線ＧＬ４と信号線ＳＬ４とが交差する領域において、走査線ＧＬ４も信号線ＳＬ４も断線しない。これにより、上記実施の形態１で使用したマスクＭＫ１，ＭＫ２のようなフォトマスクを用いなくとも、走査線ＧＬ４と信号線ＳＬ４とを、互いに交差する領域でも断線させずに形成することができる。
【０２２６】
このようにして絶縁膜ＧＩＦ４上にソース電極ＳＥ４、ドレイン電極ＤＥ４および信号線ＳＬ４が形成されるが、各ゲート電極ＧＥ４に対して一対のソース電極ＳＥ４およびドレイン電極ＤＥ４が位置を整合して配置される。そして、信号線ＳＬ４は、走査線ＧＬ４との交差部でも断線することなくＹ方向に延在しかつ互いに平行に複数配置され、各信号線ＳＬ４に対して、複数のソース電極ＳＥ４の端部が連結された構成となっている。このため、ソース電極ＳＥ４同士を信号線ＳＬ４を介して電気的に接続することができる。
【０２２７】
導体パターンＣＰ８を形成した後、図８８および図８９に示されるように、ソース電極ＳＥ４とドレイン電極ＤＥ４の間の絶縁膜ＧＩＦ４上（すなわちゲート電極ＧＥ４の上方の絶縁膜ＧＩＦ４上）に、上記半導体層ＳＭ２と同様の手法で、半導体層（半導体パターン）ＳＭ４を形成する。半導体層ＳＭ４形成用の材料は、上記実施の形態２の半導体層ＳＭ２と同様のものを用いることができる。
【０２２８】
このようにして、ゲート電極ＧＥ４とソース電極ＳＥ４およびドレイン電極ＤＥ４との重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、正確にゲート電極ＧＥ４とソース電極ＳＥ４およびドレイン電極ＤＥ４との位置が整合した薄膜トランジスタＴＲ４を、基板ＳＵＢ１上に形成することができる。薄膜トランジスタＴＲ４は、上記図１５の回路図のトランジスタＴＲに対応するものである。ソース電極ＳＥ４はトランジスタＴＲ４のソース電極用のパターンであり、ドレイン電極ＤＥ４はトランジスタＴＲ４のドレイン電極用のパターンであり、信号線ＳＬ４は、複数のトランジスタＴＲ４のソース電極同士を接続する配線（信号線）用のパターンである。従って、ソース電極ＳＥ４、ドレイン電極ＤＥ４および信号線ＳＬ４は、電極または配線として機能するパターンとみなすことができる。
【０２２９】
その後、絶縁膜ＧＩＦ４上に導体パターンＣＰ８（ソース電極ＳＥ４、ドレイン電極ＤＥ４および信号線ＳＬ４）および半導体層ＳＭ４を覆うように、上記実施の形態１の保護膜ＰＴ１のような保護膜を形成し、この保護膜上にドレイン電極ＤＥ４に電気的に接続された上記画素電極ＰＥ１のような画素電極を形成することができるが、ここではその図示および説明は省略する。
【０２３０】
なお、本実施の形態では、最も単純な形状の補助パターンＡＰ４を使用してアクティブマトリクス回路を作製する場合について説明したが、補助パターンＡＰ４は、必要に応じて任意の形状にすることができる。
【０２３１】
例えば、導体パターンＣＰ７をどのようなパターンにするかを設計するには、基板ＳＢＵ１の表面ＳＵＢ１ａにおいて、形成すべきゲート電極ＧＥ４および走査線ＧＬ４の位置および形状を決め、それから形成すべきソース電極ＳＥ４とドレイン電極ＤＥ４と信号線ＳＬ４との位置および形状を決め、それらが配置されない領域（残りの領域）に補助パターンＡＰ４を配置すればよい。この際、補助パターンＡＰ４がゲート電極ＧＥ４や走査線ＧＬ４に電気的に接続されるのを防ぐために、補助パターンＡＰ４とゲート電極ＧＥ４および走査線ＧＬ４との間に狭いギャップＧＰ３を設けるようにする。また、走査線ＧＬ４と信号線ＳＬ４との交差領域では、走査線ＧＬ４が細い幅の接続パターン１３で構成されているようにする。
【０２３２】
本実施の形態では、導体パターンＣＰ７が裏面露光時のマスクとして機能するので、ゲート電極ＧＥ４および走査線ＧＬ４とともに補助パターンＡＰ４がレジストパターンＲＰ７ａのソース電極領域ＲＰ７ｂとドレイン電極領域ＲＰ７ｃと信号線領域ＲＰ７ｄとの開口形状を規定するように機能し、それによって、ソース電極ＳＥ４とドレイン電極ＤＥ４と信号線ＳＬ４との形状を規定することができる。このため、裏面露光工程で、上記マスクＭＫ１，ＭＫ２のようなフォトマスクを別途使用する必要が無い。従って、フォトマスクと基板ＳＵＢ１とを精密に位置合わせする必要が生じないので、位置あわせ機構を有する高価な露光装置を必要としない。このため、半導体装置の製造コストを低減できる。
【０２３３】
また、上記実施の形態２，３の導体パターンＣＰ３，ＣＰ５と同様、導体パターンＣＰ７は、基板ＳＵＢ１と導体パターンＣＰ７との合わせずれは生じても、ゲート電極ＧＥ４と走査線ＧＬ４と補助パターンＡＰ４との相対的な位置はほとんどずれない。このため、相対的な位置のずれ（変動）が生じないゲート電極ＧＥ４と走査線ＧＬ４と補助パターンＡＰ４とを露光時のマスクとして用いて形成したレジストパターンＲＰ７ａを用いてソース電極ＳＥ４とドレイン電極ＤＥ４と信号線ＳＬ４とを形成することになる。従って、本実施の形態では、ソース電極ＳＥ４とドレイン電極ＤＥ４の互いに対向する端部がゲート電極ＧＥ４の端部と整合するだけでなく、ゲート電極ＧＥ４および走査線ＧＬ４に対してソース電極ＳＥ４とドレイン電極ＳＥ４と信号線ＳＬ４との外形位置（ゲート電極ＧＥ４に整合する端部以外の端部の位置）が、合わせずれによりずれてしまうことがない。これにより、ゲート電極ＧＥ４および走査線ＧＬ４に対するソース電極ＳＥ４、ドレイン電極ＳＥ４および信号線ＳＬ４の形成位置および形状（寸法）を、所望の位置および形状に的確に形成することができる。このため、半導体装置の性能を向上させることができる。また、トランジスタの平面寸法を縮小（微細化）させることができ、半導体装置を小型化（小面積化）することができる。
【０２３４】
（実施の形態５）
上記実施の形態４は、ボトムゲート構造の薄膜トランジスタを用いてアクティブマトリクス回路を形成する場合について説明したが、本実施の形態では、上記実施の形態３のトップムゲート構造の薄膜トランジスタＴＲ３を用いて上記図１５のようなアクティブマトリクス回路を形成する場合について説明する。
【０２３５】
図９０〜図１０１は、本実施の形態の半導体装置、ここではトランジスタ単体としては上記実施の形態３の薄膜トランジスタＴＲ３とほぼ同様の構造を有するボトムゲート構造の薄膜トランジスタＴＲ５を用いたアクティブマトリクス回路の製造工程中の平面図（要部平面図）または断面図（要部断面図）である。図９０〜図１０１のうち、図９０、図９２、図９４および図９８は薄膜トランジスタＴＲ５を用いたアクティブマトリクス回路の製造工程中の平面図（要部平面図）であり、同じ領域の異なる工程段階が示されている。なお、図９０、図９２、図９４および図９８には、基板ＳＵＢ１上に複数行×複数列にトランジスタが配置されたアクティブマトリクス回路のうち、２行×２列の合計４つのトランジスタが形成される領域が示されている。また、図９０〜図１０１のうち、図９１、図９５および図９９は、図９０の点線で囲まれた領域１０ａに相当する領域の部分拡大平面図（要部平面図）であり、互いに同じ領域の異なる工程段階が示されている。また、図９０と図９１とは同じ工程段階に対応し、図９０の領域１０ａを拡大したものが図９１に対応する。また、図９２および図９３は同じ工程段階に対応し、図９２のＡ８−Ａ８線の断面図が図９３に対応する。また、図９４〜図９７は同じ工程段階に対応し、図９４の一部（図９０の領域１０ａに相当する領域）を拡大したものが図９５に対応し、図９４のＡ８−Ａ８線の断面図が図９６に対応し、図９５のＢ８−Ｂ８線の断面図が図９７に対応する。また、図９８〜図１０１は同じ工程段階に対応し、図９８の一部（図９０の領域１０ａに相当する領域）を拡大したものが図９９に対応し、図９８のＡ８−Ａ８線の断面図が図１００に対応し、図９９のＢ８−Ｂ８線の断面図が図１０１に対応する。
【０２３６】
なお、図９０〜図９２、図９４、図９５、図９８および図９９は平面図であるが、図面を見易くするために、図９０および図９１は導体パターンＣＰ９に相当するものにハッチングを付し、図９２半導体層ＳＭ５にハッチングを付し、図９４および図９５はレジストパターンＲＰ８ａにハッチングを付し、図９８および図９９は導体パターンＣＰ１０に相当するものにハッチングを付してある。
【０２３７】
まず、図９０および図９１に示されるように、上記基板ＳＵＢ１を準備する。それから、基板ＳＵＢ１の表面ＳＵＢ１ａ上に上記実施の形態３の金属膜３と同様の金属膜を成膜してから、上記レジスト膜ＲＰ３，ＲＰ５と同様のレジスト膜（ここでは図示せず）を金属膜上に形成し、このレジスト膜をフォトマスクを用いて露光、現像してレジストパターン（ここでは図示せず）を形成する。そして、このレジストパターンをエッチングマスクとしたエッチングにより、金属膜をパターニングして、図９０および図９１にハッチングを付して示したような導体パターン（金属パターン、第１導体パターン）ＣＰ９を形成する。なお、導体パターンＣＰ９形成用のレジストパターンは、導体パターンＣＰ９と同じパターンを有するものである。その後、このレジストパターンは除去する。なお、以下では、金属膜をパターニングして導体パターンＣＰ９を形成するのに用いた上記レジスト膜を、導体パターンＣＰ９加工用のレジスト膜と呼ぶものとする。
【０２３８】
導体パターンＣＰ９は、ソース電極（ソース電極パターン、第１パターン）ＳＥ５とドレイン電極（ドレイン電極パターン、第１パターン）ＤＥ５と補助パターン（補正パターン、第２パターン）ＡＰ５とを有しており、補助パターンＡＰ５は、ソース電極ＳＥ５およびドレイン電極ＤＥ５と、狭いギャップＧＰ４により離間されて電気的に絶縁されている。ギャップＧＰ４は導体パターンＣＰ９が形成されていない領域である。換言すれば、ソース電極ＳＥ５とドレイン電極ＤＥ５と補助パターンＡＰ５とにより、導体パターンＣＰ９が形成されており、ソース電極ＳＥ５とドレイン電極ＤＥ５と補助パターンＡＰ５とは、同層の導体層（導体パターン）からなる。
【０２３９】
ドレイン電極ＤＥ５（第１パターン）はトランジスタＴＲ５のドレイン電極用のパターンであり、ソース電極ＳＥ５（第１パターン）はトランジスタＴＲ５のソース電極と複数のソース電極間を接続する配線（信号線）とを兼ねたパターンである。従って、ソース電極ＳＥ５およびドレイン電極ＤＥ５（第１パターン）は、電極または配線として機能するパターンとみなすことができる。
【０２４０】
補助パターンＡＰ５（第２パターン）は、後で形成するゲート電極ＧＥ５および走査線ＧＬ５の外形形状を規定するために設けたパターン（露光時のフォトマスクとして機能するパターン）であるが、電気的には不要な導体パターンである。このため、補助パターンＡＰ５とソース電極ＳＥ５およびドレイン電極ＤＥ５との間に狭いギャップＧＰ４を設けることにより、補助パターンＡＰ５がソース電極ＳＥ５やドレイン電極ＤＥ５に電気的に接続されてしまうのを防止できる。このため、補助パターンＡＰ５は電極や配線に接続されない孤立パターンであり、浮遊電位とされるパターンである。
【０２４１】
ドレイン電極ＤＥ５およびソース電極ＳＥ５は、それぞれ、上記図１５の回路図のトランジスタＴＲのドレイン電極に対応するものである。但し、上記図１５の回路図からも分かるように、トランジスタＴＲのソース電極は信号線ＳＬと電気的に接続されている必要がある。このため、ソース電極ＳＥ５は、信号線ＳＬを兼ねてＹ方向に延在し、ドレイン電極ＤＥ５と対向する部分が各薄膜トランジスタのソース電極として機能し、複数の薄膜トランジスタのソース電極（ソース電極ＳＥ５のうちドレイン電極ＤＥ５に対向する部分）同士が、Ｙ方向に延在するソース電極ＳＥ５で接続された構成となっている。従って、Ｙ方向に延在するソース電極ＳＥ５全体をソース電極配線（ソース配線）または信号線ＳＬとみなし、そのうちの各ドレイン電極ＤＥ５に対向する部分をソース電極とみなすこともできる。基板ＳＵＢ１上において、Ｙ方向に延在するソース電極ＳＥ５は、互いに平行に複数配置されている。また、同じトランジスタを構成するソース電極ＳＥ５とドレイン電極ＤＥ５とは、ゲート電極形成予定領域において、ギャップＧＰ４の寸法ＧＳ４よりも広い間隔Ｌ４ａ（すなわちＬ４ａ＞ＧＳ４）を空けて離間されている。ソース電極ＳＥ５とドレイン電極ＤＥ５との間の間隔Ｌ４ａは、後で形成されるゲート電極ＧＥ５のゲート長Ｌ４と同じ（すなわちＬ４ａ＝Ｌ４）になる。
【０２４２】
上記実施の形態４と同様に、本実施の形態でも、ソース電極ＳＥ５と後で形成される走査線ＧＬ５とが交差する領域にも走査線ＧＬ５のパターンを形成可能とするために、ソース電極ＳＥ５のパターン形状（平面形状）に対して工夫を凝らしている。
【０２４３】
すなわち、図９０および図９１に示されるように、各ソース電極ＳＥ５は、Ｙ方向に延在する比較的幅広のパターンとして形成された主パターン（主部、第３パターン、第４パターン）２１と、Ｙ方向に隣り合う主パターン２１同士を連結（接続）する細い線幅のラインパターン（線状のパターン）として形成された接続パターン（接続用パターン、接続部）２３とにより構成されている。主パターン２１と接続パターン２３とは一体的に形成されている。従って、導体パターンＣＰ９が含む各ソース電極ＳＥ５は、主パターン２１（第３パターン）と、それとＹ方向に隣接する他の主パターン２１（第４パターン）と、それら隣接する主パターン２１同士を連結（接続）する接続パターン２３とを有しており、これが繰り返されてＹ方向に延在しているのである。各ソース電極ＳＥ５において、接続パターン２３は、ソース電極ＳＥ５と後で形成される走査線ＧＬ５とが平面的に交差する領域に設けられ、主パターン２１は、後で形成される走査線ＧＬ５と平面的に交差する領域以外の領域に設けられている。１つの主パターン２１により、１つのトランジスタＴＲのソース電極となる部分が形成され、Ｘ方向に隣り合う主パターン１１同士が接続パターン１３を介して電気的に接続されることで、複数のトランジスタＴＲのソース電極同士を電気的に接続することができる。
【０２４４】
ソース電極ＳＥ５の主パターン２１は、ほぼ同じ幅（Ｘ方向寸法）Ｗ１ａでＹ方向に延在している。一方、ソース電極ＳＥ５において、接続パターン２３は、Ｙ方向に隣り合う主パターン２１(の端部）同士を連結して電気的に接続する部分であるが、主パターン２１と同じ幅のパターンで形成されているのではなく、主パターン２１よりも細い幅の線状のパターンとなっている。すなわち、接続パターン２３の幅（Ｘ方向寸法）Ｗ３ａは、主パターン２１の幅（Ｘ方向寸法）Ｗ１ａよりも小さい（すなわちＷ３ａ＜Ｗ１ａ）。
【０２４５】
より具体的に説明すると、図９１に示されるように、接続パターン２３は、Ｙ方向に隣り合う２つの主パターン１１（の端部）の間において、Ｙ方向に延在しており、かつＸ方向に所定の間隔（好ましくは等間隔）で並んで複数配置されており、各接続パターン２３の両端は、主パターン２１の端部に連続して設けられて連結（接続）されている。また、Ｘ方向に隣り合う接続パターン２３同士の間隔（Ｘ方向寸法）Ｗ４ａは、接続パターン２３の幅（Ｘ方向寸法）Ｗ３ａよりも大きい（すなわちＷ４ａ＞Ｗ３ａ）。接続パターン２３のＹ方向の寸法は、Ｙ方向に隣り合う主パターン２１の間隔（Ｙ方向寸法）Ｗ５ａに対応するが、接続パターン２３の幅Ｗ３ａよりも大きい（すなわちＷ５ａ＞Ｗ３ａ）。また、後で形成される走査線ＧＬ５の幅（Ｙ方向寸法）は、間隔Ｗ５ａにほぼ等しいものとなる。また、接続パターン２３の幅Ｗ３ａは、ソース電極ＳＥ５とドレイン電極ＤＥ５との間の間隔Ｌ４ａ、すなわち後で形成されるゲート電極ＧＥ５のゲート長Ｌ４よりも小さい（すなわちＷ３ａ＜Ｌ４ａ＝Ｌ４）。また、ギャップＧＰ４の寸法ＧＳ４と接続パターン２３の幅Ｗ３ａとは同程度の寸法であり（すなわちＧＳ３＝Ｗ３ａ）、いずれも上記実施の形態２，３，４のギャップＧＰ１，ＧＰ２、ＧＰ３の寸法ＧＳ１，ＧＳ２，ＧＳ３や接続パターン１３の幅Ｗ３と同程度である。ここで、図９１からも分かるように、接続パターン２３の幅Ｗ３ａは、隣接する主パターン２１の間で両者を連結するように延在する接続パターン２３の延在方向（ここではＹ方向）に対して交差（好ましくは直交）する方向（ここではＸ方向）の寸法に対応する。
【０２４６】
従って、ギャップＧＰ４の寸法ＧＳ４と接続パターン２３の幅Ｗ３ａとは、上記間隔Ｌ４ａ、上記ゲート長Ｌ４、上記幅Ｗ１ａおよび上記間隔Ｗ４ａ，Ｗ５ａよりも小さく（すなわちＧＳ４，Ｗ３ａ＜Ｌ４ａ，Ｌ４，Ｗ１ａ，Ｗ４ａ，Ｗ５ａ）なるが、これは、後述するレジスト膜ＲＰ８がギャップＧＰ４および接続パターン２３に対応する部分を解像できず、かつ他の領域を解像できるようにするためである。また、後述するレジスト膜ＲＰ８がギャップＧＰ４および接続パターン２３に対応する部分を解像できず、かつ他の領域を的確に解像できるようにするためには、ギャップＧＰ４の寸法ＧＳ４と接続パターン２３の幅Ｗ３ａは、上記間隔Ｌ４ａ、上記ゲート長Ｌ４、上記幅Ｗ１ａおよび上記間隔Ｗ４ａ，Ｗ５ａの二分の一以下であることが好ましく、四分の一以下であれば更に好ましい。
【０２４７】
具体的な数値の一例を挙げると、ギャップＧＰ４寸法ＧＳ４を１μｍとし、ソース電極ＳＥ５とドレイン電極ＤＥ５との間隔Ｌ４ａを４μｍとし、ソース電極ＳＥ５の主パターン２１の幅Ｗ１ａを１９μｍとし、ソース電極ＳＥ５の接続パターン２３の幅Ｗ３ａを１μｍとし、接続パターン２３同士の間隔Ｗ４ａを５μｍとすることができる。また、後述のレジスト膜ＲＰ８として、例えば膜厚１０μｍのノボラック樹脂系レジストを用いることができる。
【０２４８】
また、本実施の形態において、上記実施の形態４の主パターン１１よりも幅広となった端部１１ａに相当する部分を設けていないが、これは、後で形成するゲート電極ＧＥ５の幅（Ｘ方向の寸法）が部分的に狭くなってゲート電極ＧＥ５と走査線ＧＬ５との間の接続抵抗が増加するのを防止するためである。一方、ゲート電極のＸ方向の寸法に比べてソース電極のＹ方向の寸法は大きいため、上記実施の形態４では、走査線ＧＬ４の主パターン１１にＹ方向寸法が大きな端部１１ａを設けても、ソース電極ＳＥ４の機能に影響しない。
【０２４９】
導体パターンＣＰ９の形成後、図９２および図９３に示されるように、ドレイン電極ＤＥ５とそれに対向する部分のソース電極ＳＥ５との間の基板ＳＵＢ１上（すなわち後で形成されるゲート電極ＧＥ５の下方の基板ＳＵＢ１上）に、上記半導体層ＳＭ２と同様の手法で、透光性の半導体層（半導体パターン）ＳＭ５を形成する。半導体層ＳＭ５形成用の材料は、上記実施の形態２の半導体層ＳＭ２と同様のものを用いることができる。
【０２５０】
次に、図９４〜図９７に示されるように、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、導体パターンＣＰ９（ソース電極ＳＥ５、ドレイン電極ＤＥ５および補助パターンＡＰ５）および半導体層ＳＭ５を覆うように、透光性の絶縁膜（ゲート絶縁膜）ＧＩＦ５を例えば膜厚３００ｎｍ程度に形成する。絶縁膜ＧＩＦ５はゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩＦ５のうち、後で形成されるゲート電極ＧＥ５の下に位置する部分がゲート絶縁膜として機能する。絶縁膜ＧＩＦ５形成用の材料には、上記実施の形態２のゲート絶縁膜ＧＩＦ２と同様のものを用いることができる。ギャップＧＰ４内も絶縁膜ＧＩＦ５で埋められる。
【０２５１】
次に、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわち絶縁膜ＧＩＦ５上に、ポジ型のレジスト膜（フォトレジスト膜）ＲＰ８を形成する。
【０２５２】
次に、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から光を照射してレジスト膜ＲＰ８を露光する、いわゆる裏面露光を行う。この裏面露光の際には、基板ＳＵＢ１上に形成している導体パターンＣＰ９のみをマスクとして機能させ、上記図５、図１８および図３４の露光工程とは異なり、露光用のフォトマスクを別途用いない。また、この裏面露光の際には、基板ＳＵＢ１の表面ＳＵＢ１ａ側からの露光は行わない。
【０２５３】
基板ＳＵＢ１、半導体層ＳＭ５および絶縁膜ＧＩＦ５は、透光性を有しており、裏面露光工程において、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、基板ＳＵＢ１、半導体層ＳＭ５および絶縁膜ＧＩＦ５を透過して、レジスト膜ＲＰ８に照射される。この際、上記導体膜ＣＰ３，ＣＰ５，ＣＰ７と同様、導体パターンＣＰ９はマスク（フォトマスク、露光のマスク、遮光部）として機能する。従って、導体パターンＣＰ９（ソース電極ＳＥ５、ドレイン電極ＤＥ５および補助パターンＡＰ５）によって遮光されなかった光が、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側からレジスト膜ＲＰ８に照射されることになる。
【０２５４】
このような裏面露光工程の後、レジスト膜ＲＰ８を現像することで、図９４〜図９７に示されるようなレジストパターン（フォトレジストパターン）ＲＰ８ａが絶縁膜ＧＩＦ５上に形成される。
【０２５５】
図９０，９１と図９４，９５とを比較して参照すると、上記実施の形態４の場合と同様の理由により、レジストパターンＲＰ８ａのパターン形状が次のようになっていることが分かる。すなわち、形成されたレジストパターンＲＰ８ａは、補助パターンＡＰ５（第２パターン）をソース電極ＳＥ５やドレイン電極ＤＥ５（第１パターン）にギャップＧＰ４を無くして連結し、かつＹ方向に隣り合うソース電極ＳＥ５の主パターン２１同士（第３パターンおよび第４パターン）を接続パターン２３（第１接続パターン）を無くして分離した場合の導体パターンＣＰ９に対応する（同じ）パターン形状を有したものとなる。換言すれば、導体パターンＣＰ９においてギャップＧＰ４にも導体パターンを配置し、かつ接続パターン２３を除去した場合と実質的に同じパターン形状に、レジストパターンＲＰ８ａがなるのである。このため、レジストパターンＲＰ８ａは、導体パターンＣＰ９上とギャップＧＰ４上とに形成され、それ以外の領域には形成されていないが、更に、接続パターン２３（第１接続パターン）上には形成されていない。
【０２５６】
すなわち、上記実施の形態２〜４のレジスト膜ＲＰ３，ＲＰ５および導体パターンＣＰ７加工用のレジスト膜と同様に、本実施の形態でも、導体パターンＣＰ９加工用のレジスト膜を高解像度にして、そのレジスト膜がギャップＧＰ４の寸法ＧＳ４とソース電極ＳＥ５の接続パターン２３の幅Ｗ３ａとを解像できるようにする。このため、上記レジスト膜ＲＰ３，ＲＰ５と同様、導体パターンＣＰ９加工用のレジスト膜の膜厚を、上記図５６のグラフの厚みＴ１以下に調整しておく。なお、本実施の形態の場合、図５６のグラフの縦軸のＳ１は、ギャップＧＰ４の寸法ＧＳ４とソース電極ＳＥ５の接続パターン２３の幅Ｗ３ａとに対応し（すなわちＳ１＝ＧＳ４，Ｗ３ａ）、グラフの縦軸のＳ２は、上記間隔Ｌ４ａ、上記幅Ｗ１ａおよび上記間隔Ｗ４ａ，Ｗ５ａのうちの最小のものに対応する。
【０２５７】
これにより、導体パターンＣＰ９加工用のレジスト膜の解像限界寸法は、ギャップＧＰ４の寸法ＧＳ４およびソース電極ＳＥ５の接続パターン２３の幅Ｗ３ａよりも小さくなるので、導体パターンＣＰ９加工用のレジスト膜を露光、現像して形成されたレジストパターンは、ギャップＧＰ４に相当する部分とソース電極ＳＥ５の接続パターン２３に相当する部分とが形成されたものとなる。これにより、導体パターンＣＰ９に、ギャップＧＰ４とソース電極ＳＥ５の接続パターン２３とを形成することができる。
【０２５８】
一方、上記実施の形態４のレジスト膜ＲＰ７と同様に、本実施の形態のレジスト膜ＲＰ８については、導体パターンＣＰ９加工用のレジスト膜よりも低解像度にして、上記間隔Ｌ４ａ、上記幅Ｗ１ａおよび上記間隔Ｗ４ａ，Ｗ５ａは解像可能であるが、ギャップＧＰ４の寸法ＧＳ４と接続パターン２３の幅Ｗ３ａとは解像できないようする。すなわち、裏面露光工程におけるレジスト膜ＲＰ８の解像限界寸法を、ギャップＧＰ４の寸法ＧＳ４よりも大きくし、接続パターン２３の幅Ｗ３ａよりも大きくし、かつ、上記間隔Ｌ４ａ、上記幅Ｗ１ａおよび上記間隔Ｗ４ａ，Ｗ５ａ以下にする。このため、レジスト膜ＲＰ８の膜厚を、上記図５６のグラフの厚みＴ１よりも厚く、かつ上記図５６のグラフの厚みＴ２以下になるように調整しておく。
【０２５９】
これにより、レジスト膜ＲＰ８は、ギャップＧＰ４に相当する部分は解像できず、現像後のレジストパターンＲＰ８ａは、ギャップＧＰ４に相当する部分が生じず、補助パターンＡＰ５をソース電極ＳＥ５やドレイン電極ＤＥ５にギャップＧＰ４を無くして連結した場合の導体パターンＣＰ９に対応する（実質的に同じ）パターン形状を有したものとなる。
【０２６０】
更に、レジスト膜ＲＰ８は接続パターン２３の幅Ｗ３ａを解像できないので、現像後のレジストパターンＲＰ８ａは、ソース電極ＳＥ５の接続パターン２３に相当する部分が生じず、Ｙ方向に隣接するソース電極ＳＥ５の主パターン２１同士を、接続パターン２３を無くして分離した場合の導体パターンＣＰ９に対応する（実質的に同じ）パターン形状を有したものとなる。
【０２６１】
このようにして、本実施の形態では、狭いギャップＧＰ４と細い線幅の接続パターン２３とを有する導体パターンＣＰ９をマスク（フォトマスク）として機能させて裏面露光を行っても、ギャップＧＰ４および接続パターン２３に相当する部分が無いレジストパターンＲＰ８ａを得ることができる。すなわち、あたかもギャップＧＰ４を無くして補助パターンＡＰ５とソース電極ＳＥ５およびドレイン電極ＤＥ５とを連結し、かつ接続パターン２３を無くしてソース電極ＳＥ５の主パターン２１同士を分離した導体パターンＣＰ９をマスクとして、レジスト膜ＲＰ８を裏面露光した場合に得られるのと同様のパターンを、レジストパターンＲＰ８ａが有することになるのである。
【０２６２】
従って、レジストパターンＲＰ８ａは、ギャップＧＰ４に相当するギャップと接続パターン２３に対応する細線部は生じず、かつ、後でゲート電極ＧＥ５が形成される領域に対応するゲート電極領域ＲＰ８ｂと、後で走査線ＧＬ５が形成される領域に対応する走査線領域ＲＰ８ｃとが開口されたパターンとなる。すなわち、レジストパターンＲＰ８ａは、ゲート電極領域ＲＰ８ｂおよび走査線領域ＲＰ８ｃにレジスト膜が存在せず、それ以外にはレジスト膜が存在するパターンとなり、ギャップＧＰ４上にもレジストパターンＲＰ８ａが存在しかつ接続パターン２３上にはレジストパターンＲＰ８ａが存在しない。
【０２６３】
ソース電極ＳＥ５およびドレイン電極ＤＥ５が裏面露光時のマスクとして機能してゲート電極領域ＲＰ８ｂが形成されるので、自動的かつ正確に、ゲート電極領域ＲＰ８ｂとソース電極ＳＥ５およびドレイン電極ＤＥ５との位置が整合し、上記重なり領域１０２のような重なりはほとんど生じない。このため、後でゲート電極領域ＲＰ８ｂに形成されるゲートＧＥ５が、正確にゲート電極ＧＥ４と整合することになる。
【０２６４】
また、ソース電極ＳＥ５およびドレイン電極ＤＥ５とともに、補助パターンＡＰ５が裏面露光時のマスクとして機能する。このため、上記マスクＭＫ３，ＭＫ４のような別途準備したフォトマスクを使用せずとも、補助パターンＡＰ５のパターン形状を所望の任意形状にすることにより、ゲート電極領域ＲＰ８ｂおよび走査線領域ＲＰ８ｃの開口形状（平面形状）を所望の任意形状にすることができる。これにより、後でゲート電極領域ＲＰ８ｂおよび走査線領域ＲＰ８ｃに形成されるゲート電極ＧＥ５および走査線ＧＬ５の平面形状を所望の任意形状に調整することができる。また、補助パターンＡＰ５はギャップＧＰ４によってソース電極ＳＥ５およびドレイン電極ＤＥ５と絶縁されているので、ソース電極ＳＥ５およびドレイン電極ＤＥ５に悪影響を与えることなく、補助パターンＡＰ５のパターン形状を調整できる。
【０２６５】
このようにしてレジストパターンＲＰ８ａを形成した後、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわちレジストパターンＲＰ８ａ上とレジストパターンＲＰ８ａで覆われていない領域の絶縁膜ＧＩＦ５上とに、金属膜を形成してから、レジストパターンＲＰ８ａを有機溶媒などで溶解して除去する。この際、レジストパターンＲＰ８とともに、レジストパターンＲＰ８ａ上の金属膜も一緒に除去されるが、レジストパターンＲＰ８ａの開口領域（ゲート電極領域ＲＰ８ｂおよび走査線領域ＲＰ８ｃ）の底部で露出する絶縁膜ＧＩＦ５上に形成されていた金属膜は、除去されずに残存し、図９８〜図１０１に示されるように、ゲート電極ＧＥ５と走査線ＧＬ５とを含む導体パターン（金属パターン、第２導体パターン）ＣＰ１０となる。導体パターンＣＰ１０形成用の金属膜には、例えば上記実施の形態３の導体パターンＣＰ６形成用の金属膜と同様のものを用いることができる。
【０２６６】
このように、いわゆるリフトオフプロセスを行うことにより、レジストパターンＲＰ８ａで覆われていなかった領域（ゲート電極領域ＲＰ８ｂおよび走査線領域ＲＰ８ｃ）の絶縁膜ＧＩＦ５上に、導体パターンＣＰ１０（ゲート電極ＧＥ５および走査線ＧＬ５）を形成することができる。
【０２６７】
上記のように、レジストパターンＲＰ８ａは、導体パターンＣＰ９上（直上）とギャップＧＰ４上（直上）とに形成されるが、接続パターン２３上（直上）には形成されず、このレジストパターンＲＰ８ａで覆われなかった領域に導体パターンＣＰ１０が形成される。このため、導体パターンＣＰ１０は、平面的に見て導体パターンＣＰ９が形成されていない領域上に導体パターンＣＰ９と整合して形成されるが、ギャップＧＰ４上（直上）には導体パターンＣＰ１０は形成されない。そして、導体パターンＣＰ１０は、接続パターン２３を除く導体パターンＣＰ９上（直上）には形成されないが、接続パターン２３上（直上）には導体パターンＣＰ１０が形成される。本実施の形態では、平面的に見て導体パターンＣＰ９が形成されていない領域は、ギャップＧＰ４以外の全領域に導体パターンＣＰ１０が形成され、かつ、平面的に見て導体パターンＣＰ９が形成されている領域で導体パターンＣＰ１０が形成されているのは、接続パターン２３上（直上）だけである。
【０２６８】
本実施の形態では、ゲート電極領域ＲＰ８ｂに形成されたゲート電極（ゲート電極用のパターン）ＧＥ５と、走査線領域ＲＰ８ｃに形成された走査線（走査線用のパターン）ＧＬ５とにより、導体パターンＣＰ１０が形成されており、ゲート電極ＧＥ５と走査線ＧＬ５とは同層の導体層（導体パターン）からなる。走査線ＳＬ５は、上記図１５の回路図の走査線ＧＬに対応するものであり、ゲート電極ＧＥ５は、上記図１５の回路図のトランジスタＴＲのゲート電極に対応するものである。
【０２６９】
本実施の形態では、ソース電極ＳＥ５と走査線ＧＬ５とが交差する領域において、ソース電極ＳＥ５に細線パターンからなる接続パターン２３を設けている。この接続パターン２３が有るために、ソース電極ＳＥ５は、走査線ＧＬ５と交差する領域でも断線せずに、Ｙ方向に延在することができる。そして、ソース電極ＳＥ５の接続パターン２３の幅Ｗ３ａを、裏面露光工程におけるレジスト膜ＲＰ８の解像限界寸法よりも小さくしておくことで、レジストパターンＲＰ８ａには、ソース電極ＳＥ５の接続パターン２３に対応するパターンは生じないようにすることができる。このため、レジストパターンＲＰ８ａの走査線領域ＲＰ８ｃの開口は、ソース電極ＳＥ５と交差する領域でも分離されることなくＸ方向に連続的に形成されるので、走査線ＧＬ５は、ソース電極ＳＥ５の接続パターン２３の上方（直上）にも形成され、ソース電極ＳＥ５と交差する領域でも断線しない。従って、ソース電極ＳＥ５および走査線ＧＬ５は、それぞれＸ方向およびＹ方向に延在するが、両者が交差する領域において、ソース電極ＳＥ５も走査線ＧＬ５も断線しない。従って、上記実施の形態１で使用したマスクＭＫ３，ＭＫ４のようなフォトマスクを用いなくとも、ソース電極ＳＥ５および走査線ＧＬ５を、互いに交差する領域でも断線させずに形成することができる。
【０２７０】
このようにして絶縁膜ＧＩＦ５上にゲート電極ＧＥ５および走査線ＧＬ５が形成されるが、各ドレイン電極ＤＥ５とそれに対向する部分のソース電極ＳＥ５との対に対して、各ゲート電極ＧＥ５が位置を整合して配置される。そして、走査線ＧＬ５は、ソース電極ＳＥ５との交差部でも断線することなくＸ方向に延在しかつ互いに平行に複数配置され、各走査線ＧＬ５に対して、複数のゲート電極ＧＥ５の端部が連結された構成となっている。このため、ゲート電極ＧＥ５同士を走査線ＧＬ５を介して電気的に接続することができる。
【０２７１】
このようにして、ゲート電極ＧＥ５とソース電極ＳＥ５およびドレイン電極ＤＥ５との重なり領域（上記重なり領域１０２に相当するもの）がほとんど無く、正確にゲート電極ＧＥ５とソース電極ＳＥ５およびドレイン電極ＤＥ５との位置が整合した薄膜トランジスタＴＲ５を、基板ＳＵＢ１上に形成することができる。薄膜トランジスタＴＲ５は、上記図１５の回路図のトランジスタＴＲに対応するものである。ゲート電極ＧＥ５はトランジスタＴＲ５のゲート電極用のパターンであり、走査線ＧＬ５は、複数のトランジスタＴＲ５のゲート電極同士を接続する配線（走査線）用のパターンである。ゲート電極ＧＥ５および走査線ＧＬ５は、電極または配線として機能するパターンとみなすことができる。
【０２７２】
その後、絶縁膜ＧＩＦ５上に導体パターンＣＰ１０（ゲート電極ＧＥ５および走査線ＧＬ５）を覆うように、上記実施の形態１の保護膜ＰＴ１のような保護膜を形成し、この保護膜上にドレイン電極ＤＥ５に電気的に接続された上記画素電極ＰＥ１のような画素電極を形成することができるが、ここではその図示および説明は省略する。
【０２７３】
なお、本実施の形態では、最も単純な形状の補助パターンＡＰ５を使用してアクティブマトリクス回路を作製する場合について説明したが、補助パターンＡＰ５は、必要に応じて任意の形状にすることができる。
【０２７４】
例えば、導体パターンＣＰ９をどのようなパターンにするかを設計するには、基板ＳＢＵ１の表面ＳＵＢ１ａにおいて、形成すべきソース電極ＳＥ５およびドレイン電極ＤＥ５の位置および形状を決め、それから形成すべきゲート電極ＧＥ５および走査線ＧＬ５の位置および形状を決め、それらが配置されない残りの領域に補助パターンＡＰ５を配置すればよい。この際、補助パターンＡＰ５がソース電極ＳＥ５やドレイン電極ＤＥ５に電気的に接続されるのを防ぐために、補助パターンＡＰ５とソース電極ＳＥ５およびとドレイン電極ＤＥ５との間に狭いギャップＧＰ４を設けるようにする。また、ソース電極ＳＥ５と信号線ＳＬ５との交差領域では、ソース電極ＳＥ５が細い幅の接続パターン２３で構成されているようにする。
【０２７５】
本実施の形態により、ボトムゲート構造の薄膜トランジスタを用いてアクティブマトリクス回路を形成することができ、上記実施の形態４とほぼ同様の効果を得ることができる。
【０２７６】
また、上記実施の形態４および本実施の形態では、次のような効果も得ることができる。すなわち、上記実施の形態４および本実施の形態では、下層の導体パターンＣＰ７，ＣＰ９において、あるパターンと他のパターン（上記実施の形態４ではＸ方向に隣り合う主パターン１１同士に対応し、本実施の形態ではＹ方向に隣り合う主パターン２１同士に対応）を接続パターン１３，２３で連結している。そして、接続パターン１３，２３の幅Ｗ３，Ｗ３ａを、裏面露光工程におけるレジスト膜ＲＰ７，ＲＰ８の解像限界寸法よりも小さくしておくことで、接続パターン１３，２３が裏面露光時のマスクとしては実質的に機能しないようにしている。これにより、裏面露光で形成されたレジストパターンＲＰ７ａ，ＲＰ８ａが接続パターン１３，２３の上方（直上）には形成されないようにし、それによって、接続パターン１３の上方（直上）にも導体パターンＣＰ８，ＣＰ１０を形成している。このため、別途フォトマスクを使用しなくとも、裏面露光により、下層の導体パターンＣＰ７，ＣＰ９とそれよりも上層の導体パターンＣＰ８，ＣＰ１０とを、両者が部分的に重なるように形成することができる。これにより、導体パターンＣＰ７，ＣＰ８，ＣＰ９，ＣＰ１０により形成する電極や配線のパターンの設計の自由度を飛躍的に高めることができる。例えば、走査線ＧＬ４，ＧＬ５と信号線ＳＬ４，ＳＬ５とを交差するように形成することができる。配線を交差させることができるので、交差を避けるような配線の引き回しや上層配線への接続などをしなくともよくなり、半導体装置を小型化することができる。また、基板ＳＵＢ１上に複雑な回路構成を形成でき、高性能の半導体装置を得ることができる。
【０２７７】
（実施の形態６）
本実施の形態では、薄膜トランジスタを用いた回路の他の例として、リングオシレータ回路の作製方法について説明する。
【０２７８】
図１０２は、飽和ＭＯＳ付加型インバータを用いた３段のリングオシレータ回路の回路図である。図１０２のようなリングオシレータ回路を上記実施の形態２で説明した薄膜トランジスタＴＲ２と同様のトランジスタを用いて作製する方法について、図１０３〜図１１４を参照して説明する。
【０２７９】
図１０３〜図１１４は、本実施の形態の半導体装置、ここではトランジスタ単体としては上記実施の形態２の薄膜トランジスタＴＲ２とほぼ同様の構造を有するボトムゲート構造の薄膜トランジスタを用いたリングオシレータ回路の製造工程中の平面図（要部平面図）または断面図（要部断面図）である。図１０３〜図１１４のうち、図１０３、図１０５、図１０７、図１０９、図１１１および図１１３は、同じ領域の異なる工程段階を示す平面図である。また、図１０４、図１０６、図１０８、図１１０、図１１２および図１１４は、それぞれ図１０３、図１０５、図１０７、図１０９、図１１１および図１１３のＡ９−Ａ９線の断面図に対応する。
【０２８０】
なお、図１０４、図１０６、図１０８、図１１０、図１１２および図１１４は平面図であるが、図面を見易くするために、図１０４は導体パターンＣＰ１１に相当するものにハッチングを付し、図１０５はレジストパターンＲＰ１１ａにハッチングを付し、図１０７は導体パターンＣＰ１２に相当するものにハッチングを付してある。また、図１０９は導体パターンＣＰ１２および孔５１から露出した導体パターン１１に相当するものにハッチングを付し、図１１１は導体パターン５２に相当するものにハッチングを付し、図１１３は半導体層ＳＭ１１にハッチングを付してある。
【０２８１】
まず、上記基板ＳＵＢ１を準備する。それから、上記実施の形態２〜５で導体パターンＣＰ３，ＣＰ５，ＣＰ７，ＣＰ９を形成するのと同様、基板ＳＵＢ１上にアルミニウムなどからなる金属膜を形成し、この金属膜をフォトリソグラフィ法およびエッチング法を用いてパターニングすることで、図１０３および図１０４に示されるように、基板ＳＵＢ１上に導体パターンＣＰ１１を形成する。
【０２８２】
導体パターンＣＰ１１は、初段付加用のトランジスタＴＲ１１のゲート電極ＧＥ１１と、２段目付加用のトランジスタＴＲ１２のゲート電極ＧＥ１２と、３段目付加用のトランジスタＴＲ１３のゲート電極ＧＥ１３と、電源線ＶＤＬと、初段駆動用のトランジスタＴＲ１４のゲート電極ＧＥ１４と、２段目駆動用のトランジスタＴＲ１５のゲート電極ＧＥ１５と、３段目駆動用のトランジスタＴＲ１６のゲート電極１ＧＥ１６と、信号線ＳＧＬとを有している。
【０２８３】
付加用のトランジスタＴＲ１１，ＴＲ１２，ＴＲ１３のゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３は、電源線ＶＤＬと接続されて電気的に接続されている。初段駆動用のトランジスタＴＲ１４のゲート電極ＧＥ１４（第３パターン）は、上記実施の形態４．５の接続パターン１３，２３のような細い線幅のラインパターン（線状のパターン）からなる接続パターン（接続部）３１によって信号線ＳＧＬ（第４パターン）と接続されている。接続パターン３１の構成は、上記実施の形態４．５の接続パターン１３，２３とほぼ同様であるのでここではその説明は省略する。
【０２８４】
導体パターンＣＰ１１には、上記ギャップＧＰ１〜ＧＰ４に対応するギャップＧＰ５が設けられている。ギャップＧＰ５は導体パターンＣＰ１１が形成されていない領域である。すなわち、ゲート電極ＧＥ１１とゲート電極ＧＥ１２との間、ゲート電極ＧＥ１２とゲート電極ＧＥ１３との間、電極ＧＥ１３と信号線ＳＧＬとの間、電源線ＶＤＬと信号線ＳＧＬの間、ゲート電極ＧＥ１４とゲート電極ＧＥ１５との間、およびゲート電極ＧＥ１５とゲート電極ＧＥ１６との間に、それぞれ狭いギャップＧＰ５が設けられている。また、ゲート電極ＧＥ１６と信号線ＳＧＬとの間、ゲート電極ＧＥ１１とゲート電極ＧＥ１４の間、ゲート電極ＧＥ１２とゲート電極ＧＥ１５との間、およびゲート電極ＧＥ１３とゲート電極ＧＥ１６との間にも、それぞれ狭いギャップＧＰ５が設けられている。上記実施の形態２〜５と同様に、本実施の形態においても、各ギャップＧＰ５の寸法（間隔、幅）は、ゲート電極ＧＥ１１〜ＧＥ１６のゲート長よりも小さい（狭い）。
【０２８５】
導体パターンＣＰ１１の形成後、図１０５および図１０６に示されるように、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、導体パターンＣＰ１１を覆うように、透光性の絶縁膜（ゲート絶縁膜）ＧＩＦ１１を形成する。絶縁膜ＧＩＦ１１はゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩＦ１１用の材料には、上記実施の形態２の絶縁膜ＧＩＦ２と同様のものを用いることができる。
【０２８６】
次に、基板ＳＵＢ１の表面ＳＵＢ１ａの全面上に、すなわち絶縁膜ＧＩＦ１１上に、ポジ型のレジスト膜（フォトレジスト膜）ＲＰ１１を形成する。
【０２８７】
次に、上記実施の形態２〜５でレジスト膜ＲＰ４，ＲＰ６，ＲＰ７，ＲＰ８を露光するのと同様に、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から光を照射してレジスト膜ＲＰ１１を露光（裏面露光）する。この裏面露光工程では、基板ＳＵＢ１上に形成している導体パターンＣＰ１１のみをマスクとして機能させ、露光用のフォトマスクを別途用いることはせず、また、基板ＳＵＢ１の表面ＳＵＢ１ａ側からの露光は行わない。
【０２８８】
その後、レジスト膜ＲＰ１１を現像することで、図１０５および図１０６に示されるようなレジストパターン（フォトレジストパターン）ＲＰ１１ａが絶縁膜ＧＩＦ１１上に形成される。
【０２８９】
レジスト膜ＲＰ１１の裏面露光時には、基板ＳＵＢ１の裏面ＳＵＢ１ｂ側から照射された光は、基板ＳＵＢ１および絶縁膜ＧＩＦ１１を透過して、レジスト膜ＲＰ１１に照射されるが、上記実施の形態２〜５と同様に、導体パターンＣＰ１１がマスクとして機能する。
【０２９０】
上記実施の形態２〜５のレジスト膜ＲＰ４，ＲＰ６，ＲＰ７，ＲＰ８と同様、レジスト膜ＲＰ１１は、ゲート電極ＧＥ１１〜ＧＥ１６のゲート長は解像可能であるが、ギャップＧＰ５の寸法と接続パターン３１の幅とは解像できないように調整しておく。すなわち、裏面露光工程におけるレジスト膜ＲＰ１１の解像限界寸法を、ギャップＧＰ５の寸法および接続パターン３１の幅よりも大きくし、ゲート電極ＧＥ１１〜ＧＥ１６のゲート長以下にする。このため、レジスト膜ＲＰ１１の膜厚を、上記図５６のグラフの厚みＴ１よりも厚く、かつ上記図５６のグラフの厚みＴ２以下になるように調整しておく。なお、本実施の形態の場合、図５６のグラフの縦軸のＳ１は、ギャップＧＰ５の寸法と接続パターン３１の幅とに対応し、グラフの縦軸のＳ２は、ゲート電極ＧＥ１１〜ＧＥ１６のゲート長うちの最小のものに対応する。
【０２９１】
これにより、上記実施の形態２〜５と同様の理由により、レジストパターンＲＰ１１ａは、ギャップＧＰ５と接続パターン３１とを無くした場合の導体パターンＣＰ１１（すなわち、導体パターンＣＰ１１においてギャップＧＰ５にも導体パターンを配置しかつ接続パターン３１の導体パターンを除去した場合）と同じパターンになる。すなわち、レジストパターンＲＰ１１ａは、ゲート電極ＧＥ１１，ＧＥ１２，ＧＥ１３，ＧＥ１４，ＧＥ１５，ＧＥ１６、信号線ＳＧＬおよび電源線ＶＤＬ（第１および第２パターン）をギャップＧＰ５を無くして連結し、かつ、ゲート電極ＧＥ１４（第３パターン）と信号線ＳＧＬ（第４パターン）とを接続パターン３１を無くして分離した場合の導体パターンＣＰ１１に対応する（同じ）パターン形状を有したものとなる。
【０２９２】
レジストパターンＲＰ１１ａは、トランジスタＴＲ１１、ＴＲ１２，ＴＲ１３，ＴＲ１４，ＴＲ１５，ＴＲ１６のドレイン電極領域４１，４２，４３，４４，４５，４６と、トランジスタＴＲ１４，ＴＲ１５，ＴＲ１６のソース電極領域４７,４８，４９と、グランド線領域５０とに開口を有したパターンである。
【０２９３】
次に、上記実施の形態２〜５で導体パターンＣＰ４，ＣＰ６，ＣＰ８，ＣＰ１０を形成するのと同様、リフトオフプロセスを行うことにより、レジストパターンＲＰ１１ａで覆われていなかった領域の絶縁膜ＧＩＦ１１上に、ドレイン電極ＤＥ１１，ＤＥ１２，ＤＥ１３，ＤＥ１４，ＤＥ１５，ＤＥ１６とソース電極ＳＥ１４，ＳＥ１５，ＳＥ１６とグランド線ＧＤＬとを含む導体パターンＣＰ１２を形成する。ドレイン電極ＤＥ１１，ＤＥ１２，ＤＥ１３，ＤＥ１４，ＤＥ１５，ＤＥ１６は、それぞれトランジスタＴＲ１１、ＴＲ１２，ＴＲ１３，ＴＲ１４，ＴＲ１５，ＴＲ１６のドレイン電極であり、それぞれ上記ドレイン電極領域４１，４２，４３，４４，４５，４６に形成される。また、ソース電極ＳＥ１４，ＳＥ，１５，ＳＥ１６は、それぞれトランジスタＴＲ１４，ＴＲ１５，ＴＲ１６のソース電極であり、それぞれ上記ソース電極領域４７，４８，４９に形成される。また、グランド線ＧＤＬは、上記グランド線領域５０に形成される。ソース電極ＳＥ１４，ＳＥ，１５，ＳＥ１６は、グランド線ＧＤＬと接続されて電気的に接続されている。また、ドレイン電極ＤＥ１１，ＤＥ１２，ＤＥ１３は、それぞれトランジスタＴＲ１１、ＴＲ１２，ＴＲ１３のソース電極も兼ねている。
【０２９４】
次に、現在の基板ＳＵＢの表面側で露出している電極（導体パターン１２からなる電極）と、絶縁膜ＧＩＦ１１の下にある電極（導体パターン１１からなる電極）とを電気的に接続できるようにする。このため、図１０９および図１１０に示されるように、絶縁膜ＧＩＦ１１の一部にレーザなどで孔（開口部、貫通孔）３１を形成し、その孔３１から絶縁膜ＧＩＦ１１の下にある電極（導体パターン１１からなる電極）を露出させる。ここでは、ドレイン電極ＤＥ１１と電源線ＶＤＬとの接続用の孔５１ａと、ドレイン電極ＤＥ１２と電源線ＶＤＬとの接続用の孔５１ｂと、ドレイン電極ＤＥ１３と電源線ＶＤＬとの接続用の孔５１ｃと、ドレイン電極ＤＥ１４とゲート電極ＧＥ１５との接続用の５１ｄと、ドレイン電極ＤＥ１５とゲート電極ＧＥ１６との接続用の孔５１ｅと、ドレイン電極ＤＥ１６と信号線ＳＧＬとの接続用の孔５１ｆとを形成する。更に、電源線ＶＤＬおよび信号線ＳＧＬを取り出すために、それぞれ孔５１ｇ，５１ｈを形成する。
【０２９５】
次に、図１１１および図１１２に示されるように、基板ＳＵＢの表面側で露出している電極（導体パターン１２からなる電極）と、孔５１から露出する電極（導体パターン１１からなる電極）とを電気的に接続する導体パターン（接続線）５２を形成する。導体パターン５２は、例えば銀インクを用いインクジェット印刷法などで形成することができる。導体パターン５２により、ドレイン電極ＤＥ１１と電源線ＶＤＬとが接続され、ドレイン電極ＤＥ１２と電源線ＶＤＬとが接続され、ドレイン電極ＤＥ１３と電源線ＶＤＬとが接続され、ドレイン電極ＤＥ１４とゲート電極ＧＥ１５とが接続され、ドレイン電極ＤＥ１５とゲート電極ＧＥ１６とが接続され、ドレイン電極ＤＥ１６と信号線ＳＧＬとが接続される。
【０２９６】
その後、図１１３および図１１４に示されるように、各ゲート電極ＧＥ１１〜ＧＥ１６の上方に、上記半導体層ＳＭ２と同様の手法で、半導体層（半導体パターン）ＳＭ１１を形成する。半導体層ＳＭ１１形成用の材料については、上記実施の形態２の半導体層ＳＭ２と同様のものを用いることができる。このようにして、基板ＳＵＢ１上に図１０２のようなリングオシレータ回路を形成することができる。
【０２９７】
本実施の形態では、電気的に不要な孤立パターンである補助パターンは形成していないが、下層の導体パターン１１に上記実施の形態２〜５のギャップＧＰ１〜ＧＰ４および接続パターン１３，２３と同様のギャップＳ５および接続パターン３１を設け、この導体パターン１１を裏面露光時のマスクとして機能させてレジストパターンＲＰ１１ａを形成し、それによって上層の導体パターンＣＰ１２を形成している。このため、導体パターン１１は、各パターンを回路的な必要に応じてギャップＳ５で分離（絶縁）したり接続パターン３１で接続したりすることができる。一方、レジストパターンＲＰ１１ａおよびそれを用いて形成される導体パターンＣＰ１２は、ギャップＧＰ５と接続パターン３１とを無くした場合の導体パターンＣＰ１１と同じパターンにすることができ、導体パターンＣＰ１１がギャップＳ５や接続パターン３１を有していても導体パターンＣＰ１２の外形を上手く規定することができる。これにより、導体パターンＣＰ１２で形成された電極や配線を、導体パターンＣＰ１１で形成された電極や配線と整合させることができ、また、両者ができるだけ重ならないようにして、不要な寄生成分を抑制できる。
【０２９８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２９９】
本発明は、半導体装置およびその製造方法に適用して好適なものである。
【図面の簡単な説明】
【０３００】
【図１】第１の検討例の薄膜トランジスタを示す要部平面図である。
【図２】図１のＡ１−Ａ１線の断面図である。
【図３】第２の検討例の薄膜トランジスタの製造工程中の要部平面図である。
【図４】図３のＡ２−Ａ２線の断面図である。
【図５】図４に続く薄膜トランジスタの製造工程中の断面図である。
【図６】図５の露光工程で使用したマスクの平面図である。
【図７】図５に続く薄膜トランジスタの製造工程中の要部平面図である。
【図８】図７のＡ２−Ａ２線の断面図である。
【図９】図７に続く薄膜トランジスタの製造工程中の要部平面図である。
【図１０】図９のＡ２−Ａ２線の断面図である。
【図１１】図９に続く薄膜トランジスタの製造工程中の要部平面図である。
【図１２】図１１のＡ２−Ａ２線の断面図である。
【図１３】薄膜トランジスタにおいて、半導体層の形成位置がずれた例を示す平面図である。
【図１４】薄膜トランジスタにおいて、半導体層の形成位置がずれた他の例を示す平面図である。
【図１５】アクティブマトリクス回路を示す回路図である。
【図１６】本発明の実施の形態１の半導体装置の製造工程中における要部平面図である。
【図１７】図１６の半導体装置のＡ３−Ａ３線の断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８の露光工程で使用したマスクの平面図である。
【図２０】図１８の露光工程で使用した他のマスクの平面図である。
【図２１】図１８に続く半導体装置の製造工程中における要部平面図である。
【図２２】図２１のＡ３−Ａ３線の断面図である。
【図２３】図２１のＢ３−Ｂ３線の断面図である。
【図２４】図２１に続く半導体装置の製造工程中における要部平面図である。
【図２５】図２４のＡ３−Ａ３線の断面図である。
【図２６】図２４のＢ３−Ｂ３線の断面図である。
【図２７】図２４に続く半導体装置の製造工程中における要部平面図である。
【図２８】図２７のＡ３−Ａ３線の断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】本発明の実施の形態１の半導体装置の他の製造工程中における要部平面図である。
【図３１】図３０のＡ４−Ａ４線の断面図である。
【図３２】図３０に続く半導体装置の製造工程中における要部平面図である。
【図３３】図３２のＡ４−Ａ４線の断面図である。
【図３４】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４の露光工程で使用したマスクの平面図である。
【図３６】図３４の露光工程で使用した他のマスクの平面図である。
【図３７】図３４に続く半導体装置の製造工程中における要部平面図である。
【図３８】図３７のＡ４−Ａ４線の断面図である。
【図３９】図３７のＢ４−Ｂ４線の断面図である。
【図４０】図３７に続く半導体装置の製造工程中における要部平面図である。
【図４１】図４０のＡ４−Ａ４線の断面図である。
【図４２】図４０のＢ４−Ｂ４線の断面図である。
【図４３】本発明の実施の形態２の半導体装置の製造工程中における要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中における要部平面図である。
【図４５】図４４のＡ５−Ａ５線の断面図である。
【図４６】図４４に続く半導体装置の製造工程中における要部平面図である。
【図４７】図４６のＡ５−Ａ５線の断面図である。
【図４８】図４６のＢ５−Ｂ５線の断面図である。
【図４９】図４６のＣ５−Ｃ５線の断面図である。
【図５０】図４６に続く半導体装置の製造工程中における要部平面図である。
【図５１】図５０のＡ５−Ａ５線の断面図である。
【図５２】図５０に続く半導体装置の製造工程中における要部平面図である。
【図５３】図５２のＡ５−Ａ５線の断面図である。
【図５４】図５２のＢ５−Ｂ５線の断面図である。
【図５５】図５２のＣ５−Ｃ５線の断面図である。
【図５６】レジスト膜の膜厚とレジスト膜の解像可能な最小寸法の関係を示す説明図である。
【図５７】図５２に続く半導体装置の製造工程中における要部平面図である。
【図５８】図５７のＡ５−Ａ５線の断面図である。
【図５９】図５７のＢ５−Ｂ５線の断面図である。
【図６０】図５７のＣ５−Ｃ５線の断面図である。
【図６１】図５７に続く半導体装置の製造工程中における要部平面図である。
【図６２】図６１のＡ５−Ａ５線の断面図である。
【図６３】本発明の実施の形態３の半導体装置の製造工程中における要部平面図である。
【図６４】図６３のＡ６−Ａ６線の断面図である。
【図６５】図６３に続く半導体装置の製造工程中における要部平面図である。
【図６６】図６５のＡ６−Ａ６線の断面図である。
【図６７】図６５のＢ６−Ｂ６線の断面図である。
【図６８】図６５に続く半導体装置の製造工程中における要部平面図である。
【図６９】図６８のＡ６−Ａ６線の断面図である。
【図７０】図６８に続く半導体装置の製造工程中における要部平面図である。
【図７１】図７０のＡ６−Ａ６線の断面図である。
【図７２】図７０に続く半導体装置の製造工程中における要部平面図である。
【図７３】図７２のＡ６−Ａ６線の断面図である。
【図７４】図７２のＢ６−Ｂ６線の断面図である。
【図７５】図７２に続く半導体装置の製造工程中における要部平面図である。
【図７６】図７５のＡ６−Ａ６線の断面図である。
【図７７】図７６のＢ６−Ｂ６線の断面図である。
【図７８】本発明の実施の形態４の半導体装置の製造工程中における要部平面図である。
【図７９】図７８の部分拡大平面図である。
【図８０】図７８に続く半導体装置の製造工程中における要部平面図である。
【図８１】図８０の部分拡大平面図である。
【図８２】図８０のＡ７−Ａ７線の断面図である。
【図８３】図８１のＢ７−Ｂ７線の断面図である。
【図８４】図８０に続く半導体装置の製造工程中における要部平面図である。
【図８５】図８４の部分拡大平面図である。
【図８６】図８４のＡ７−Ａ７線の断面図である。
【図８７】図８５のＢ７−Ｂ７線の断面図である。
【図８８】図８４に続く半導体装置の製造工程中における要部平面図である。
【図８９】図８４のＡ７−Ａ７線の断面図である。
【図９０】本発明の実施の形態５の半導体装置の製造工程中における要部平面図である。
【図９１】図９０の部分拡大平面図である。
【図９２】図９０に続く半導体装置の製造工程中における要部平面図である。
【図９３】図９２のＡ８−Ａ８線の断面図である。
【図９４】図９０に続く半導体装置の製造工程中における要部平面図である。
【図９５】図９４の部分拡大平面図である。
【図９６】図９４のＡ８−Ａ８線の断面図である。
【図９７】図９５のＢ８−Ｂ８線の断面図である。
【図９８】図９４に続く半導体装置の製造工程中における要部平面図である。
【図９９】図９８の部分拡大平面図である。
【図１００】図９８のＡ８−Ａ８線の断面図である。
【図１０１】図９９のＢ８−Ｂ８線の断面図である。
【図１０２】リングオシレータ回路を示す回路図である。
【図１０３】本発明の実施の形態６の半導体装置の製造工程中における要部平面図である。
【図１０４】図１０３のＡ９−Ａ９線の断面図である。
【図１０５】図１０３に続く半導体装置の製造工程中における要部平面図である。
【図１０６】図１０５のＡ９−Ａ９線の断面図である。
【図１０７】図１０５に続く半導体装置の製造工程中における要部平面図である。
【図１０８】図１０７のＡ９−Ａ９線の断面図である。
【図１０９】図１０７に続く半導体装置の製造工程中における要部平面図である。
【図１１０】図１０９のＡ９−Ａ９線の断面図である。
【図１１１】図１０９に続く半導体装置の製造工程中における要部平面図である。
【図１１２】図１１１のＡ９−Ａ９線の断面図である。
【図１１３】図１１１に続く半導体装置の製造工程中における要部平面図である。
【図１１４】図１１３のＡ９−Ａ９線の断面図である。
【符号の説明】
【０３０１】
２，３  金属膜
１０,１０ａ  領域
１１，２１  主パターン
１３，２３，３１  接続パターン
４１〜４６  ドレイン電極領域
４７〜４９  ソース電極領域
５０  グランド線領域
５１，５１ａ〜５１ｈ  孔
５２  導体パターン
１０２  重なり領域
ＡＰ２〜ＡＰ５  補助パターン
ＣＰ１，ＣＰ１ａ，ＣＰ２〜ＣＰ１２  導体パターン
ＤＥ１、ＤＥ１ａ，ＤＥ２〜ＤＥ５，ＤＥ１１〜ＤＥ１６，ＤＥ１０１，ＤＥ２０１  ドレイン電極
ＧＥ１、ＧＥ１ａ，ＧＥ２〜ＧＥ５，ＧＥ１１〜ＧＥ１６，ＧＥ１０１,ＧＥ２０１  ゲート電極
ＧＤＬ  グランド線
ＧＩＦ１〜ＧＩＦ５，ＧＩＦ１１，ＧＩＦ１０１，ＧＩＦ２０１  絶縁膜（ゲート絶縁膜）
ＧＬ，ＧＬ１，ＧＬ１ａ，ＧＬ４，ＧＬ５  走査線
ＧＰ１〜ＧＰ５  ギャップ
ＧＳ１〜ＧＳ４  寸法
Ｌ１，Ｌ２，Ｌ３，Ｌ４  ゲート長
Ｌ２ａ，Ｌ４ａ  間隔
ＭＫ１〜ＭＫ４，ＭＫ２０１  マスク（フォトマスク）
ＭＫ１ａ〜ＭＫ４ａ，ＭＫ２０１ａ  開口部
ＰＥ１  画素電極
ＰＴ１  保護膜
ＰＴ１ａ  ビア
ＲＰ１〜ＲＰ８，ＲＰ１１，ＲＰ２０１  レジスト膜
ＲＰ１ａ〜ＲＰ８ａ，ＲＰ１１，ＲＰ２０１ａ  レジストパターン
ＲＰ１ｂ，ＲＰ４ｓ，ＲＰ７ｂ，ＲＰ２０１ｂ  ソース電極領域
ＲＰ１ｃ，ＲＰ４ｄ，ＲＰ７ｃ，ＲＰ２０１ｃ  ドレイン電極領域
ＲＰ１ｄ  信号線領域
ＲＰ２ｂ，ＲＰ６ｂ，ＲＰ８ｂ  ゲート電極領域
ＲＰ２ｃ，ＲＰ８ｃ  走査線領域
ＲＰ７ｄ  信号線領域
ＳＥ１、ＳＥ１ａ，ＳＥ２〜ＳＥ５，ＳＥ１４〜ＳＥ１６，ＳＥ１０１，ＳＥ２０１  ソース電極
ＳＬ，ＳＬ１，ＳＬ１ａ，ＳＬ４，ＳＧＬ  信号線
ＳＭ１，ＳＭ１ａ，ＳＭ２〜ＳＭ５，ＳＭ１１，ＳＭ１０１，ＳＭ２０１  半導体層
ＳＵＢ１，ＳＵＢ１０１，ＳＵＢ２０１  基板
ＴＲ，ＴＲ１〜ＴＲ６，ＴＲ１１〜ＴＲ１６，ＴＲ１０１，ＴＲ２０１  トランジスタ（薄膜トランジスタ）
ＶＤＬ  電源線
Ｗ１，Ｗ１ａ，Ｗ２，Ｗ３，Ｗ３ａ  幅
Ｗ４，Ｗ４ａ，Ｗ５，Ｗ５ａ  間隔
【図１】
2009152368.tif 000003
【図２】
2009152368.tif 000004
【図３】
2009152368.tif 000005
【図４】
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【図５】
2009152368.tif 000007
【図６】
2009152368.tif 000008
【図７】
2009152368.tif 000009
【図８】
2009152368.tif 000010
【図９】
2009152368.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2009152368.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2009152368.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2009152368.tif 000029
【図２８】
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【図２９】
2009152368.tif 000031
【図３０】
2009152368.tif 000032
【図３１】
2009152368.tif 000033
【図３２】
2009152368.tif 000034
【図３３】
2009152368.tif 000035
【図３４】
2009152368.tif 000036
【図３５】
2009152368.tif 000037
【図３６】
2009152368.tif 000038
【図３７】
2009152368.tif 000039
【図３８】
2009152368.tif 000040
【図３９】
2009152368.tif 000041
【図４０】
2009152368.tif 000042
【図４１】
2009152368.tif 000043
【図４２】
2009152368.tif 000044
【図４３】
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【図４４】
2009152368.tif 000046
【図４５】
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【図４６】
2009152368.tif 000048
【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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