(57)【要約】      （修正有）【課題】上部ピラーを取り囲むハードマスクパターン及びスペーサの損失を最小化して上部ピラーへのアタックを防止できる垂直チャネルトランジスタを備える半導体素子の製造方法の提供。【解決手段】上方にハードマスクパターンを有する上部ピラーＰａ及び下部ピラーＰｂＡを半導体基板上に形成するステップと、下部ピラーを取り囲むサラウンドゲート電極３０４を形成するステップと、前記ピラー間を埋め込む絶縁膜を形成するステップと、ワードライン形成用マスクパターンを用いて、上部ピラーの一部が露出するまで前記絶縁膜を１次エッチングして初期トレンチを形成するステップと、該初期トレンチを含む結果物の全面にバッファ層３０９を形成するステップと、前記初期トレンチの底面の前記バッファ層を除去するステップと、前記サラウンドゲート電極が露出するまで前記絶縁膜を２次エッチングして最終トレンチを形成するステップとを含む。【選択図】図３Ｈ
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【特許請求の範囲】
【請求項１】
上方にハードマスクパターンを有する上部ピラーと前記上部ピラーの下方の下部ピラーとで構成された複数個のピラーを半導体基板上に形成するピラー形成ステップと、
前記下部ピラーを取り囲むサラウンドゲート電極を形成するサラウンドゲート電極形成ステップと、
前記ピラー間を埋める絶縁膜を形成する絶縁膜形成ステップと、
ワードライン形成用マスクパターンを用いて、前記上部ピラーの一部が露出するまで前記絶縁膜を１次エッチングして初期トレンチを形成する初期トレンチ形成ステップと、
該初期トレンチを含む結果物の全面にバッファ層を形成するバッファ層形成ステップと、
前記初期トレンチの底面の前記バッファ層を除去する底面バッファ層除去ステップと、
前記サラウンドゲート電極が露出するまで前記絶縁膜を２次エッチングして最終トレンチを形成する最終トレンチ形成ステップと
を含むことを特徴とする垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項２】
前記ピラー形成ステップは、前記ハードマスクパターン及び前記上部ピラーの側壁にスペーサを形成する過程を含むことを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項３】
前記ハードマスクパターン及び前記スペーサが、窒化膜を含むことを特徴とする請求項２に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項４】
前記サラウンドゲート電極形成ステップは、
等方性エッチングによって前記下部ピラーを所定の幅リセスするステップと、
結果物の全体構造上にゲート電極用導電膜を形成するステップと、
前記半導体基板が露出するまで前記ゲート電極用導電膜をエッチバックするステップと
を含むことを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項５】
前記下部ピラーと前記サラウンドゲート電極との間にゲート絶縁膜が介在することを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項６】
前記絶縁膜形成ステップは、
前記ピラー及び前記サラウンドゲート電極が形成された結果物の全体構造上に前記絶縁膜を形成するステップと、
前記ハードマスクパターンが露出するまで前記絶縁膜を平坦化するステップと
を含むことを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項７】
前記絶縁膜が、酸化膜で形成されることを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項８】
前記ワードライン形成用マスクパターンが、非晶質炭素膜で形成されることを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項９】
前記初期トレンチ形成ステップの後に、ストリップ工程によって前記ワードライン形成用マスクパターンを除去するステップを更に含むことを特徴とする請求項８に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項１０】
前記初期トレンチ形成ステップは、前記上部ピラーの半分が露出するまで行われることを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項１１】
前記バッファ層が、絶縁物質からなることを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項１２】
前記バッファ層が、Ｏ３−ＵＳＧ膜、ＢＰＳＧ膜、又はＰＥＴＥＯＳ膜のうちから選択される１つの膜からなることを特徴とする請求項１１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項１３】
前記底面バッファ層除去ステップは、ウェットエッチングで行われることを特徴とする請求項１又は１２に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【請求項１４】
前記最終トレンチ形成ステップの後に、
前記バッファ層を除去するステップと、
前記最終トレンチの一部に導電膜を埋め込んでワードラインを形成するステップと
を更に含むことを特徴とする請求項１に記載の垂直チャネルトランジスタを備える半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、特に、垂直チャネルトランジスタ（ｖｅｒｔｉｃａｌ  ｃｈａｎｎｅｌ  ｔｒａｎｓｉｓｔｏｒ）を備える半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度の増加に伴い、トランジスタのチャネル長が次第に減少しながら発生する短チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）によって素子の特性が低下する問題が発生している。このような問題を解決するために、接合領域の深さを減少させるか、又は、トランジスタのチャネル領域にリセスを形成して、相対的にチャネル長を増加させる方法が種々考えられている。
【０００３】
しかし、近年、ＤＲＡＭのような半導体メモリ素子の集積密度がギガビット（ｇｉｇａ  ｂｉｔ）に近づくにつれて、より小さなサイズのトランジスタの製造が求められている。これにより、近年、ＤＲＡＭ素子のトランジスタは、４Ｆ２程度（Ｆ：ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）の素子面積が求められている。したがって、ゲート電極が半導体基板上に形成され、ゲート電極の両側に接合領域が形成される現在のプラナ（ｐｌａｎａｒ）トランジスタ構造では、チャネル長をスケーリング（縮小）したとしても、求められる素子面積を満たすことは困難である。
【０００４】
このような問題を解決するために、垂直チャネルトランジスタ構造が提案されており、以下、図１を参照して更に詳細に説明する。
【０００５】
図１は、従来の技術に係る垂直チャネルトランジスタ構造を示す斜視図及びそのレイアウトを示す図である。
【０００６】
同図に示すように、半導体基板１００上には、半導体基板物質からなり、第１の方向（ｘ−ｘ´）と、当該第１の方向と交差する第２の方向（ｙ−ｙ´）に配列される複数個のピラーＰとが形成される。このようなピラーＰは、ハードマスクパターン（図示せず）を利用した半導体基板１００のエッチング工程で形成され、円柱形の構造（ｃｙｌｉｎｄｒｉｃａｌ  ｓｔｒｕｃｔｕｒｅ）を有し得る。
【０００７】
前記第１の方向に配列されるピラーＰの列間の半導体基板１００内には、ピラーＰを取り囲みながら前記第１の方向に延長される埋め込みビットライン（ｂｕｒｉｅｄ  ｂｉｔｌｉｎｅ）１０１が形成される。この埋め込みビットライン１０１は、素子分離用トレンチＴによって互いに分離される。
【０００８】
前記ピラーＰの外周面には、ピラーＰを取り囲むサラウンドゲート電極（図示せず）が形成され、このサラウンドゲート電極と電気的に接続されて、前記第２の方向に延長されるワードライン１０２が形成される。
【０００９】
上部ピラーＰにはストレージ電極１０４が形成される。このとき、ピラーＰとストレージ電極１０４との間にはコンタクトプラグ１０３が介在し得る。
【００１０】
このような半導体素子の製造の際、チャネルが半導体基板の表面に対して垂直な方向に形成されるため、面積にかかわらず、チャネル長を増加させることができ、短チャネル効果を防止することができる。
【００１１】
しかし、上記のワードライン１０２を形成する過程において、工程上の問題の発生により、素子の不良を引き起こす。これについては、以下の図２Ａ〜図２Ｃを参照して詳細に説明する。
【００１２】
図２Ａ〜図２Ｃは、従来の技術に係る垂直チャネルトランジスタを備える半導体素子の製造方法及びその問題点を説明するための断面図である。特に、本図面は、図１を第２の方向に沿って切断した断面図、すなわち、ｙ−ｙ´断面図を基準として示されており、それにしたがい、図１と同一又は類似した部分を同じ図面符号で表示する。
【００１３】
また、本図面は、ワードライン１０２の形成過程の問題点を説明するためのものであって、関連していない部分については、その詳細な説明を省略する。
【００１４】
図２Ａに示すように、第１の方向と、当該第１の方向と交差する第２の方向に配列される複数個のピラーＰとを有する半導体基板１００と、このピラーＰ上に形成された第１のハードマスクパターン２０１と、上部ピラーＰ及び第１のハードマスクパターン２０１の側壁に形成されたスペーサ２０２と、下部ピラーＰの外周面を取り囲むサラウンドゲート電極２０３と、前記第１の方向に配列されるピラーＰ間の半導体基板１００内に、ピラーＰを取り囲みながら前記第１の方向に延長され、素子分離用トレンチＴによって互いに分離される埋め込みビットライン１０１が形成された構造物を提供する。
【００１５】
次いで、結果物の全体構造上に酸化膜２０４を形成した後、第１のハードマスクパターン２０１が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のような平坦化工程を行う。
【００１６】
次に、平坦化された結果物上に第２のハードマスク２０５を形成した後、その上にワードラインの形成のためのフォトレジストパターン２０７を形成する。このとき、フォトレジストパターン２０７の下には、露光工程の際の反射防止のための反射防止膜２０６が介在し得る。
【００１７】
図２Ｂに示すように、フォトレジストパターン２０７をエッチングバリアとして、第２のハードマスク２０５をエッチングして、ワードラインが形成される領域を露出させる第２のハードマスクパターン２０５Ａを形成する。ところが、前述したフォトレジストパターン２０７の形成工程におけるマスクのオーバーレイ（ｏｖｅｒｌａｙ）不良のため、第２のハードマスクパターン２０５Ａと、ピラーＰ及び第１のハードマスクパターン２０１との間にミスアライメント（ｍｉｓａｌｉｇｎｍｅｎｔ：ずれ）が生じることがある（点線部分参照）。このような現象は、近年、半導体素子の集積化及び微細化にしたがい、更に増加している傾向にある。
【００１８】
図２Ｃに示すように、第２のハードマスクパターン２０５Ａをエッチングバリアとして、サラウンドゲート電極２０３の上部が露出するまで前記酸化膜２０４をドライエッチングしてワードライン用トレンチを形成する。
【００１９】
続いて、結果物の全体構造上にワードライン用導電膜を形成した後、ピラーＰの最上面から所定程度まで下がった地点で前記ワードライン用導電膜をエッチバックして、前記ワードライン用トレンチの一部を埋め込むワードライン１０２を形成する。このワードラインは、前記第２の方向に延長されて、サラウンドゲート電極２０３と電気的に接続される。
【００２０】
ところが、このような酸化膜２０４のドライエッチング過程及びワードライン用導電膜のエッチバック工程の際、第２のハードマスクパターン２０５Ａと、ピラーＰ及び第１のハードマスクパターン２０１との間のミスアライメントのため、第１のハードマスクパターン２０１及びスペーサ２０２に損失が発生する可能性があり、そのため、上部ピラーＰがアタック（ａｔｔａｃｋ）されて損失を受ける問題が生じる可能性がある（図２Ｃの「Ａ」参照）。
【００２１】
したがって、マスクのオーバーレイ不良に起因したミスアライメントが発生しても、第１のハードマスクパターン２０１及びスペーサ２０２の損失を最小化してピラーＰへのアタックを最小化できる技術の開発が求められている。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ワードライン用トレンチ形成工程を２段階に分けて行い、その間にバッファ層形成工程を介在させることによって、上部ピラーを取り囲むハードマスクパターン及びスペーサの損失を最小化して上部ピラーへのアタックを防止できる垂直チャネルトランジスタを備える半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
そこで、上記の目的を達成するための本発明による垂直チャネルトランジスタを備える半導体素子の製造方法は、半導体基板上に、上方にハードマスクパターンを有する上部ピラー及び下部ピラーで構成された複数個のピラーを形成するステップと、下部ピラーを取り囲むサラウンドゲート電極を形成するステップと、前記ピラー間を埋め込む（満たす）絶縁膜を形成するステップと、ワードライン形成用マスクパターンを用いて、上部ピラーの一部が露出するまで前記絶縁膜を１次エッチングして初期トレンチを形成するステップと、該初期トレンチを含む結果物の全面にバッファ層を形成するステップと、前記初期トレンチの底面の前記バッファ層を除去するステップと、前記サラウンドゲート電極が露出するまで前記絶縁膜を２次エッチングして最終トレンチを形成するステップとを含む 。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の属する技術分野における通常の知識を有した者が、本発明の技術的思想を容易に実施できる程度に、詳細に説明するために、本発明の最も好ましい実施形態を添付した図面を参照して説明する。
【００２５】
図３Ａ〜図３Ｊは、本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。特に、本図面は、前述した図１を第２の方向に沿って切断した断面図、すなわち、ｙ−ｙ´断面図を基準として示した。
【００２６】
図３Ａに示すように、半導体基板３００上に第１の方向と、当該第１の方向に交差する第２の方向に配列される複数個の第１のハードマスクパターン３０１とを形成する。このとき、第１のハードマスクパターン３０１は、酸化膜３０１Ａ及び窒化膜３０１Ｂの積層構造からなることが好ましい。
【００２７】
次いで、第１のハードマスクパターン３０１をエッチングバリアとして、半導体基板３００を所定の深さにエッチングして上部ピラーＰａを形成する。
【００２８】
図３Ｂに示すように、第１のハードマスクパターン３０１及び上部ピラーＰａの側壁にスペーサ３０２を形成する。このとき、スペーサ３０２は窒化膜からなることが好ましい。
【００２９】
次に、第１のハードマスクパターン３０１及びスペーサ３０２をエッチングバリアとして、露出した半導体基板３００を所定の深さにエッチングし、上部ピラーＰａの下に延長される（下方に延伸する）下部ピラーＰｂを形成する。
【００３０】
本図面の工程の結果、上部ピラーＰａ及び下部ピラーＰｂからなる活性領域としてのピラーＰが形成される。ピラーＰは、前記第１の方向及び前記第２の方向に複数個配列され、第１のハードマスクパターン３０１が平面状の四角形状であっても、エッチング工程が行われて、実質的に円柱形の構造を有することができる。
【００３１】
図３Ｃに示すように、第１のハードマスクパターン３０１及びスペーサ３０２をエッチングバリアとして、露出した半導体基板３００を等方性エッチングし、下部ピラーＰｂを所定幅Ａ程度にリセスさせる（下部ピラーＰｂを深さＡ程度へこませる）。
【００３２】
図３Ｄに示すように、等方性エッチングを行った後、露出した半導体基板３００の表面にゲート絶縁膜３０３を形成する。
【００３３】
次いで、結果物の全体構造上にゲート電極用導電膜（例えば、ポリシリコン膜）を形成した後、ゲート絶縁膜３０３が露出するまでゲート電極用導電膜をエッチバックして、下部ピラーＰｂの外周面を取り囲むサラウンドゲート電極３０４を形成する。
【００３４】
図３Ｅに示すように、ピラーＰ間の半導体基板３００内に不純物をドーピング（ｄｏｐｉｎｇ）して埋め込みビットライン形成のための不純物領域を形成した後、第１の方向に配列されるピラーＰ列間の半導体基板３００内に前記不純物領域を貫通する深さに、前記第１の方向に延長される（延伸する）素子分離トレンチＴを形成する。これにより、ピラーＰを覆って前記第１の方向に延長される埋め込みビットライン３０５を形成する。
【００３５】
図３Ｆに示すように、結果物の全体構造上に酸化膜３０６を形成した後、第１のハードマスクパターン３０１が露出するまでＣＭＰなどのような平坦化工程を行う。
【００３６】
続いて、平坦化された結果物上に第２のハードマスクを形成した後、フォトレジストパターン（図示せず）を利用して第２のハードマスクをパターニングすることにより、ワードラインが形成される領域を露出させる第２のハードマスクパターン３０７を形成する。このとき、第２のハードマスクパターン３０７は、非晶質炭素膜からなることが好ましい。
【００３７】
図３Ｇに示すように、第２のハードマスクパターン３０７をエッチングバリアとして、上部ピラーＰａの一部（望ましくは、上部ピラーＰａの半分程度）が露出するまで酸化膜３０６を１次ドライエッチングしてワードライン用の初期トレンチ３０８を形成する。サラウンドゲート電極が露出するまで酸化膜をドライエッチングする従来の技術に比べて、酸化膜３０６のエッチング程度は大きく減少する。このため、上記１次ドライエッチングの際、第１のハードマスクパターン３０１及びその側壁のスペーサ３０２の損失程度が小さく、上部ピラーＰａが攻撃（浸食）を受けない状態になる。後の工程で上部ピラーＰａがダメージを受けたり損失することは抑えられる。
【００３８】
次いで、第２のハードマスクパターン３０７を除去する。第２のハードマスクパターン３０７が非晶質炭素膜からなる場合には、Ｏ２プラズマを用いたストリップ工程によって容易に除去することができる。
【００３９】
図３Ｈに示すように、初期トレンチ３０８が形成された結果物の全面に、第１のハードマスクパターン３０１及びその側壁のスペーサ３０２を保護するバッファ層３０９を形成する。このとき、バッファ層３０９は絶縁膜からなり、特に、Ｏ３−ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、又はＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜を用いることが好ましい。このようなバッファ層３０９は、初期トレンチ３０８の底面に比べて相対的に、第１のハードマスクパターン３０１の上部及び初期トレンチ３０８の側壁でより厚く形成される。
【００４０】
図３Ｉに示すように、初期トレンチ３０８の底面に薄く形成されたバッファ層３０９を除去することによって酸化膜３０６を露出させる。このとき、バッファ層３０９の除去は、ＢＯＥ溶液などを用いたウェットエッチングにより行われることが好ましい。
【００４１】
図３Ｊに示すように、サラウンドゲート電極３０４の上部が露出するまで酸化膜３０６を２次ドライエッチングすることによってワードライン用の最終トレンチ３０８´を形成する。このとき、バッファ層３０９によってハードマスクパターン３０１及びスペーサ３０２の上部が保護されるため、上部ピラーＰａへのアタックを防止することができる。
【００４２】
次いで、バッファ層３０９を除去する。
【００４３】
続いて、本明細書では図示していないが、最終トレンチ３０８´の一部に導電膜を埋め込んで、前記第２の方向に延長されて（延伸させて）、サラウンドゲート電極３０４と電気的に接続されるワードライン（図示せず）を形成する。１段階目のドライエッチング（第１ドライエッチング）で形成されるトレンチを初期トレンチとし、初期トレンチ形成後の２段階目のドライエッチングで形成されるトレンチを最終トレンチとしている。最終トレンチがワードライン用トレンチとなる。
【００４４】
このように、ワードライン用トレンチ形成工程を２段階に分けて行い、かつ、初期トレンチ３０８の形成後、バッファ層３０９を形成してハードマスクパターン３０１及びスペーサ３０２を保護した状態で最終トレンチ３０８´を形成することにより、効果的に上部ピラーＰａへのアタックを防止することができる。
【００４５】
上述した本発明による垂直チャネルトランジスタを備える半導体素子の製造方法は、ワードライン用トレンチ形成工程を２段階に分けて行い、その間にバッファ層形成工程を介在させることによって、上部ピラーを取り囲むハードマスクパターン及びスペーサの損失を最小化して、上部ピラーへのアタックを防止することができる。
【００４６】
本発明の技術思想は前記好ましい実施形態によって具体的に記録されたが、上記の実施形態は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【図面の簡単な説明】
【００４７】
【図１】従来の技術に係る垂直チャネルトランジスタ構造を示す斜視図及びそのレイアウトを示す図である。
【図２Ａ】従来の技術に係る垂直チャネルトランジスタを備える半導体素子の製造方法及びその問題点を説明するための断面図である。
【図２Ｂ】従来の技術に係る垂直チャネルトランジスタを備える半導体素子の製造方法及びその問題点を説明するための断面図である。
【図２Ｃ】従来の技術に係る垂直チャネルトランジスタを備える半導体素子の製造方法及びその問題点を説明するための断面図である。
【図３Ａ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｃ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｄ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｅ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｆ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｇ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｈ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｉ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【図３Ｊ】本発明の一実施形態に係る垂直チャネルトランジスタを備える半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００４８】
３００        半導体基板
３０１        第１のハードマスクパターン
３０２        スペーサ
３０３        ゲート絶縁膜
３０４        サラウンドゲート電極
３０５        埋め込みビットライン
３０６        酸化膜
３０７        第２のハードマスクパターン
３０８        初期トレンチ
３０８´      最終トレンチ
３０９        バッファ層
Ｐ            ピラー
Ｔ            素子分離用トレンチ
【図１】
2009152585.tif 000003
【図２Ａ】
2009152585.tif 000004
【図２Ｂ】
2009152585.tif 000005
【図２Ｃ】
2009152585.tif 000006
【図３Ａ】
2009152585.tif 000007
【図３Ｂ】
2009152585.tif 000008
【図３Ｃ】
2009152585.tif 000009
【図３Ｄ】
2009152585.tif 000010
【図３Ｅ】
2009152585.tif 000011
【図３Ｆ】
2009152585.tif 000012
【図３Ｇ】
2009152585.tif 000013
【図３Ｈ】
2009152585.tif 000014
【図３Ｉ】
2009152585.tif 000015
【図３Ｊ】
2009152585.tif 000016