(57)【要約】【課題】スイッチト・キャパシタ回路では、ＭＯＳスイッチがオンしているとき、熱雑音が発生する。【解決手段】オペアンプＯＰ３は、入力信号を受ける第１入力端子と、参照電圧を受ける第２入力端子と、出力端子とを有する。スイッチＳＷ１は、容量Ｃ１と並列に設けられ、オペアンプＯＰ３の第１入力端子と出力端子とを短絡させる。スイッチＳＷ４、ＳＷ５は、容量Ｃ１の出力側端子を、オペアンプＯＰ３の出力端子または所定の電圧源に選択的に接続する。【選択図】図７
2009033634.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受ける第１入力端子と、参照電圧を受ける第２入力端子と、出力端子とを有するオペアンプと、
前記第１入力端子と前記出力端子とをつなぐ経路に設けられる容量と、
前記容量と並列に設けられ、前記第１入力端子と前記出力端子とを短絡させるための短絡スイッチと、
前記容量の出力側端子を、前記出力端子または所定の電圧源に選択的に接続する切替スイッチと、
を備えることを特徴とするスイッチト・キャパシタ回路。
【請求項２】
前記短絡スイッチがオンしている期間、前記切替スイッチは、前記出力端子を選択し、
前記短絡スイッチがオフしている期間、前記切替スイッチは、先に、前記出力端子を選択して前記容量に前記入力信号を記憶させ、後に、前記所定の電圧源を選択し、前記容量の入力側端子に現れる電圧と前記参照電圧とを前記オペアンプに比較させることを特徴とする請求項１に記載のスイッチト・キャパシタ回路。
【請求項３】
前記短絡スイッチがオフし、かつ前記切替スイッチが前記所定の電圧源を選択している期間、前記第２入力端子および前記容量の出力側端子のいずれかに、段階的に上昇または下降する電圧が印加されることを特徴とする請求項１または２に記載のスイッチト・キャパシタ回路。
【請求項４】
前記容量の出力側端子が前記所定の電圧源に接続されているときと、前記オペアンプの出力端子に接続されているときとで、前記オペアンプに異なる動作電流を供給することを特徴とする請求項１から３のいずれかに記載のスイッチト・キャパシタ回路。
【請求項５】
前記入力信号の伝達経路に直列に接続され、前記入力信号をサンプリングする別の容量と、
前記別の容量の出力側端子と前記第１入力端子とを電気的に分離するための入力スイッチと、
をさらに備えることを特徴とする請求項１から４のいずれかに記載のスイッチト・キャパシタ回路。
【請求項６】
入力信号を受ける第１入力端子と、第１参照電圧を受ける第２入力端子と、第１出力端子とを有する第１オペアンプと、
前記第１入力端子と前記第１出力端子とをつなぐ経路に設けられる容量と、
前記容量と並列に設けられ、前記第１入力端子と前記第１出力端子とを短絡させるための第１短絡スイッチと、
前記容量の出力側端子を、前記第１出力端子または所定の電圧源に選択的に接続する出力側切替スイッチと、
前記容量の入力側端子に現れる電圧を受ける第３入力端子と、第２参照電圧を受ける第４入力端子と、第２出力端子とを有する第２オペアンプと、
前記第３入力端子と前記第２出力端子とを短絡させるための第２短絡スイッチと、
前記容量の入力側端子を、前記第１入力端子または前記第３入力端子に選択的に接続する入力側切替スイッチと、
を備えることを特徴とするスイッチト・キャパシタ回路。
【請求項７】
撮像素子の出力信号を受け、デジタル信号に変換して出力する信号処理回路であって、
前記出力信号を前記第１入力端子で受ける請求項１から６のいずれかに記載のスイッチト・キャパシタ回路を備えることを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサなどが出力するアナログ信号を処理するスイッチト・キャパシタ回路、およびそれを搭載した信号処理回路に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルムービーカメラが広く普及してきている。これらのカメラには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサやＣＣＤ（Charge Coupled Devices）センサなどの撮像素子とデジタル信号処理部との間に、アナログフロントエンド回路が搭載されることが一般的である。
【０００３】
アナログフロントエンド回路には、アナログデジタル変換器が搭載され、その他、ＣＤＳ（Correllated Double Sampling)回路、チャージアンプ回路、ＡＧＣ（Automatic Gain Control）回路、クランプ回路などのうちのいくつかが搭載される。これらアナログフロントエンド回路に搭載される回路素子は、センサからの連続時間データを高精度に処理するため、スイッチト・キャパシタ回路で構成されることが多い。スイッチト・キャパシタ回路は、連続時間データの瞬間値を容量にサンプルすることができる。
【０００４】
特許文献１は、シングルスロープ型のアナログデジタル変換器の構成を開示する。
【特許文献１】特開平７−８６９３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
スイッチト・キャパシタ回路において、ＭＯＳ（Metal Oxide Semiconductor）スイッチがオンしているとき、そのスイッチは抵抗とみなせるため、熱雑音が発生する。熱雑音は、抵抗体の内部にある多数の伝導電子が絶対温度に比例した運動エネルギーを持ってランダムに振る舞うことに起因し、上記スイッチがオフしたときの電位がばらつく原因となる。
【０００６】
本発明はこうした状況に鑑みなされたものであり、ノイズが低減されたスイッチト・キャパシタ回路、およびそれを搭載した信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のある態様のスイッチト・キャパシタ回路は、入力信号を受ける第１入力端子と、参照電圧を受ける第２入力端子と、出力端子とを有するオペアンプと、第１入力端子と出力端子とをつなぐ経路に設けられる容量と、容量と並列に設けられ、第１入力端子と出力端子とを短絡させるための短絡スイッチと、容量の出力側端子を、出力端子または所定の電圧源に選択的に接続する切替スイッチと、を備える。
【発明の効果】
【０００８】
本発明によれば、ノイズを低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１０】
図１は、本発明の実施の形態１と比較すべき従来技術１に係るスイッチト・キャパシタ回路５０の構成を示す回路図である。当該スイッチト・キャパシタ回路５０は、ＣＤＳ回路１０およびシングルスロープアナログデジタル変換回路（以下、シングルスロープＡＤ変換回路と表記する）２０を備える。
【００１１】
ＣＤＳ回路１０には、たとえば、ＡＰＳ（Active Pixel Sensor）型ＣＭＯＳイメージセンサの画素信号や、ＣＣＤイメージセンサから電荷電圧変換後の画素信号が電圧信号として入力される。この場合、ＣＤＳ回路１０は、これらＣＭＯＳイメージセンサやＣＣＤセンサでのアンプノイズ、リセットノイズおよび素子ばらつきによる固定ノイズを除去する。
【００１２】
ＣＤＳ回路１０は、第１オペアンプＯＰ１、第１容量Ｃ１、第３容量Ｃ３および第１スイッチＳＷ１を含む。第３容量Ｃ３の入力側端子はスイッチト・キャパシタ回路５０の入力端子に接続され、出力側端子は第１オペアンプＯＰ１の反転入力端子に接続される。なお、本明細書では、回路全体の入力側の端子を入力側端子と表記し、回路全体の出力側の端子を出力側端子と表記する。よって、図中では容量やスイッチの左側の端子を入力側端子、右側の端子を出力側端子とする。
【００１３】
第１オペアンプＯＰ１の非反転入力端子には、所定の参照電圧Ｖｒが印加される。参照電圧Ｖｒは固定電位であり、設計者が任意のレベルに設計することができる。たとえば、第１オペアンプＯＰ１の反転入力端子に入力されるべき入力アナログ信号Ｖｉｎの上限値と下限値との中間電位に設定してもよい。第１オペアンプＯＰ１の反転入力端子と第１オペアンプＯＰ１の出力端子との間に、第１容量Ｃ１および第１スイッチＳＷ１が並列に接続される。
【００１４】
第１スイッチＳＷ１がオンすると、第１オペアンプＯＰ１はユニティ・ゲイン・バッファ状態、すなわちオートゼロ状態となる。このとき、第１ノードＮ１および第２ノードＮ２の電位は参照電圧Ｖｒとなり、入力アナログ信号Ｖｉｎを第３容量Ｃ３でサンプリングしている状態となる。一次元に整列された各画素出力信号は、この入力アナログ信号Ｖｉｎの単位期間ごとの変化分で表現されてもよい。なお、第１オペアンプＯＰ１がユニティ・ゲイン・バッファ状態のとき、第１オペアンプＯＰ１のオフセット電圧も第３容量Ｃ３に記憶される。なお、オートゼロ期間に、第１ノードＮ１と第１オペアンプＯＰ１の出力端子を短絡するのではなく、外部から電圧、たとえば参照電圧Ｖｒを第１ノードＮ１に印加してもよい。
【００１５】
一方、第１スイッチＳＷ１がオフした後、入力アナログ信号Ｖｉｎが変化すると、第１オペアンプＯＰ１の反転入力端子は仮想接地電位であるため、第３容量Ｃ３に蓄積された電荷が第１容量に転送される。なお、第１オペアンプＯＰ１のオフセット電圧は、ユニティ・ゲイン・バッファ状態のときに第３容量Ｃ３に記憶された電圧と打ち消しあうため、除去される。
【００１６】
なお、第１容量Ｃ１の容量値と、第３容量Ｃ３の容量値との比を調整することにより、入力アナログ信号Ｖｉｎを増幅させることも可能である。すなわち、ＣＤＳ回路１０の出力電圧＝−（Ｃ３／Ｃ１）＊Ｖｉｎであるため、第３容量Ｃ３の容量値を第１容量Ｃ１の容量値より大きくすれば、入力アナログ信号Ｖｉｎを反転増幅させることができる。
【００１７】
シングルスロープＡＤ変換回路２０は、ＣＤＳ回路１０から入力されるアナログ信号と所定のランプ信号Ｖｒａｍｐとを比較することにより、当該アナログ信号をデジタル信号に変換するための信号を出力する。ランプ信号Ｖｒａｍｐは、図示しないカウンタの出力信号などから生成され、時間の経過と共に段階的に上昇または下降する。段階的に変化するランプ信号Ｖｒａｍｐのワンステップが量子化幅に対応する。シングルスロープＡＤ変換回路２０の出力信号Ｖｏｕｔが変化したときのランプ信号Ｖｒａｍｐのレベルに応じて、図示しないコード変換回路は、デジタル値を出力する。
【００１８】
シングルスロープＡＤ変換回路２０は、第２オペアンプＯＰ２、第２容量Ｃ２および第２スイッチＳＷ２を含む。第２容量Ｃ２の入力側端子はＣＤＳ回路１０の出力端子に接続され、出力側端子は第２オペアンプＯＰ２の反転入力端子に接続される。第２オペアンプＯＰ２の非反転入力端子には、ランプ信号Ｖｒａｍｐが印加される。
【００１９】
第２オペアンプＯＰ２の反転入力端子と第２オペアンプＯＰ２の出力端子との間に、第２スイッチＳＷ２が接続される。第２オペアンプＯＰ２の出力端子電圧がスイッチト・キャパシタ回路５０の出力電圧Ｖｏｕｔとなる。
【００２０】
第２スイッチＳＷ２がオンすると、第２オペアンプＯＰ２はユニティ・ゲイン・バッファ状態、すなわちオートゼロ状態となる。このとき、第３ノードＮ３および第４ノードＮ４の電位はランプ信号Ｖｒａｍｐの起点とすべき電位となる。なお、このとき第２オペアンプＯＰ２のオフセット電圧も第２容量Ｃ２に記憶される。
【００２１】
一方、第２スイッチＳＷ２がオフすると、第２オペアンプＯＰ２は、コンパレータとして動作する。すなわち、第２容量Ｃ２の出力側端子に現れる電圧とランプ信号Ｖｒａｍｐとを比較し、ハイレベル信号またはローレベル信号を出力信号Ｖｏｕｔとして出力する。なお、第２オペアンプＯＰ２のオフセット電圧は、ユニティ・ゲイン・バッファ状態のときに第２容量Ｃ２に記憶された電圧と打ち消しあうため、除去される。なお、第２オペアンプＯＰ２を電圧比較器としても同様の機能を実現できる。
【００２２】
以下、タイミングチャートを参照しながらスイッチト・キャパシタ回路５０の動作をより具体的に説明する。
図２は、本発明の実施の形態１と比較すべき従来技術１に係るスイッチト・キャパシタ回路５０の動作を示すタイミングチャートである。まず、第１スイッチＳＷ１および第２スイッチＳＷ２が共にオンのとき、第３容量Ｃ３は入力アナログ信号Ｖｉｎのサンプリング中である。第３ノードＮ３の電位およびランプ信号Ｖｒａｍｐは低電位側参照電圧を維持する。シングルスロープＡＤ変換回路２０の出力信号Ｖｏｕｔはハイレベルおよびローレベルのうちローレベルを維持する。
【００２３】
第２スイッチＳＷ２がオフし、つぎに第１スイッチＳＷ１がオフすると、ＣＤＳ回路１０のオートゼロＡＺ期間が終わり、そのときのサンプリング電圧が第３容量Ｃ３に記憶される。その後、つぎの画素出力の電圧が第３容量Ｃ３の入力側端子に印加される。
【００２４】
その後、第３容量Ｃ３に蓄積された電荷が徐々に第１容量Ｃ１に注入され、それに従い第１オペアンプＯＰ１の出力電圧が上昇する。それと共に、第２スイッチＳＷ２がオフであるため、第３ノードＮ３の電位も上昇する。第３容量Ｃ３から第１容量Ｃ１への電荷転送が終了すると、第３ノードＮ３の電位の上昇も終了し、その電位に固定される。
【００２５】
その後、ランプ信号Ｖｒａｍｐが低電位側参照電圧から高電位側参照電圧に上昇していく。図２ではランプ信号Ｖｒａｍｐが線形に上昇するように描いているが、実際は階段状に上昇させることが一般的である。もちろん、線形に上昇させてもよい。シングルスロープＡＤ変換回路２０は、第３ノードＮ３の電位とランプ信号Ｖｒａｍｐの電位とを比較し、前者が高い間はローレベル信号を出力し、後者が高くなるとハイレベル信号を出力する。このハイレベル信号に転換されたときのランプ信号Ｖｒａｍｐの電位に応じて、入力アナログ信号Ｖｉｎの単位期間ごとの電位差がデジタル信号に変換される。
【００２６】
図３は、本発明の実施の形態１に係るスイッチト・キャパシタ回路１００の構成を示す回路図である。当該スイッチト・キャパシタ回路１００は、図１に示したＣＤＳ回路１０およびシングルスロープＡＤ変換回路２０の機能を合わせ持つ回路である。スイッチト・キャパシタ回路１００は、第３オペアンプＯＰ３、第１容量Ｃ１、第３容量Ｃ３、第１スイッチＳＷ１、第３スイッチＳＷ３、第４スイッチＳＷ４および第５スイッチＳＷ５を含む。
【００２７】
第３容量Ｃ３は、入力信号Ｖｉｎの伝達経路に直列に接続され、入力信号Ｖｉｎをサンプリングする。第３スイッチＳＷ３は、第３容量Ｃ３の出力側端子と第３オペアンプＯＰ３の反転入力端子との間に設けられ、第３容量Ｃ３と第３オペアンプＯＰ３とを電気的に分離可能とする。
【００２８】
第３オペアンプＯＰ３の非反転入力端子には、所定の参照電圧Ｖｒまたは所定のランプ信号Ｖｒａｍｐのいずれかが入力される。第１容量Ｃ１は、第３オペアンプＯＰ３の反転入力端子と第３オペアンプＯＰ３の出力端子とをつなぐ経路に設けられる。第１スイッチＳＷ１は、第１容量Ｃ１と並列に設けられ、第３オペアンプＯＰ３の反転入力端子と第３オペアンプＯＰ３の出力端子とを短絡可能とする。
【００２９】
第１容量Ｃ１の出力側端子には、第４スイッチＳＷ４および第５スイッチＳＷ５が並列に接続される。第４スイッチＳＷ４の出力側端子は第３オペアンプＯＰ３の出力端子に接続し、第５スイッチＳＷ５の出力側端子は所定の電圧源に接続される。この電圧源は、上記参照電圧Ｖｒと同レベルの電圧を出力する。第４スイッチＳＷ４および第５スイッチＳＷ５は相補的にオンオフし、第１容量Ｃ１の出力側端子を端子を、第３オペアンプＯＰ３の出力端子または所定の電圧源に選択的に接続する。
【００３０】
第３スイッチＳＷ３および第４スイッチＳＷ４がオン状態、第５スイッチＳＷ５がオフ状態、ならびに第３オペアンプＯＰ３の非反転入力端子に参照電圧Ｖｒが印加された状態では、スイッチト・キャパシタ回路１００は図１に示したＣＤＳ回路１０として機能する。
【００３１】
一方、第３スイッチＳＷ３、第４スイッチＳＷ４および第１スイッチＳＷ１がオフ状態、第５スイッチＳＷ５がオン状態、ならびに第３オペアンプＯＰ３の非反転入力端子にランプ信号Ｖｒａｍｐが印加された状態では、スイッチト・キャパシタ回路１００は図１に示したシングルスロープＡＤ変換回路２０として機能する。
【００３２】
第３オペアンプＯＰ３は、第１容量Ｃ１の出力側端子が所定の電圧源に接続されているときと、自己の出力端子に接続されているときとで、異なる動作電流が供給されてもよい。すなわち、スイッチト・キャパシタ回路１００がＣＤＳ回路１０として動作するモードと、シングルスロープＡＤ変換回路２０として動作するモードとで、それぞれの要求仕様に合わせて、異なる動作電流が供給されてもよい。たとえば、第３オペアンプＯＰ３内の差動増幅回路に供給すべき直流バイアス電流を、前者モードのときより後者モードのときで大きくしてもよい。後者モードでコンパレータとして動作するときの特性を向上させつつ、前者モードで積分回路として動作するときの消費電力を低減することができる。よって、精度向上と消費電力低減の両方の要請を満たすことができる。
【００３３】
以下、タイミングチャートを参照しながらスイッチト・キャパシタ回路１００の動作をより具体的に説明する。
図４は、本発明の実施の形態１に係るスイッチト・キャパシタ回路１００の動作を示すタイミングチャートである。まず、第１スイッチＳＷ１、第３スイッチＳＷ３および第４スイッチＳＷ４が共にオンで、第５スイッチＳＷ５がオフのとき、第３容量Ｃ３は入力アナログ信号Ｖｉｎのサンプリング中である。第３オペアンプＯＰ３の非反転入力端子には、参照電圧Ｖｒが印加されている。よって、第５ノードＮ５の電位も参照電圧Ｖｒと同電位となる。本実施の形態では、参照電圧Ｖｒは高電位側参照電圧に設定している。
【００３４】
第１スイッチＳＷ１がオフした後、入力アナログ信号Ｖｉｎが変化すると、第３オペアンプＯＰ３のオートゼロＡＺ期間が終わり、そのときのサンプリング電圧が第３容量Ｃ３に記憶される。その後、第３容量Ｃ３に蓄積された電荷が徐々に第１容量Ｃ１に注入され、それに従い第３オペアンプＯＰ３の出力電圧が上昇する。第３容量Ｃ３から第１容量Ｃ１への電荷転送が終了すると、第３オペアンプＯＰ３の出力電圧の上昇も終了し、その電圧に固定される。
【００３５】
その後、第３スイッチＳＷ３がオフ、つぎに第４スイッチＳＷ４がオフ、つぎに第５スイッチＳＷ５がオンすると、第１容量Ｃ１の出力側端子に参照電圧Ｖｒが印加される。よって、第１容量Ｃ１でサンプリングされた入力アナログ信号Ｖｉｎの単位期間における電位差が第５ノードＮ５に現れる。それと共に、第３オペアンプＯＰ３の非反転入力端子に、ランプ信号Ｖｒａｍｐが入力される。本実施の形態では、ランプ信号Ｖｒａｍｐは高電位側参照電圧から低電位側参照電圧へ下降していく。このとき、第３スイッチＳＷ３をオフすることにより、第３オペアンプＯＰ３の反転入力端子に付く容量値を小さくできるため、第１容量Ｃ１の入力側端子電圧の変化が当該反転入力端子に伝達されやすくなる。
【００３６】
第３オペアンプＯＰ３は、第５ノードＮ５の電位とランプ信号Ｖｒａｍｐの電位とを比較し、後者が高い間はローレベル信号を出力し、前者が高くなるとハイレベル信号を出力する。このハイレベル信号に転換されたときのランプ信号Ｖｒａｍｐの電位に応じて、入力アナログ信号Ｖｉｎの単位期間における電位差がデジタル信号に変換される。
【００３７】
以上説明したように実施の形態１によれば、容量の数を低減し、容量に電圧をサンプルする回数を低減させることができるため、スイッチの抵抗成分および容量で発生する熱ノイズを低減することができる。ここで、熱ノイズは√（ｋＴ／Ｃ）で表される。ｋはボルツマン定数、Ｔは絶対温度、およびＣは容量値である。このように、熱ノイズは抵抗値に関係なく容量値で決定される。
【００３８】
図１に示した従来技術１に係るスイッチト・キャパシタ回路５０では、第１スイッチＳＷ１および第１容量Ｃ１によるサンプリング動作と、第２スイッチＳＷ２および第２容量Ｃ２によるサンプリング動作の両方で熱ノイズが発生する。これに対し、図３に示した実施の形態１に係るスイッチト・キャパシタ回路１００では、第１スイッチＳＷ１および第１容量Ｃ１によるサンプリング動作で熱ノイズが発生するだけである。これにより、実施の形態１では従来技術１と比較し、熱ノイズの影響を約半分に抑えることができる。
【００３９】
また、実施の形態１では従来技術１と比較し、容量とオペアンプの数を減らすことができるため、回路面積を縮小することができる。また、消費電力を低減することもできる。
【００４０】
図５は、本発明の実施の形態２と比較すべき従来技術２に係るスイッチト・キャパシタ回路６０の構成を示す回路図である。当該スイッチト・キャパシタ回路６０は、チャージアンプ回路１５およびシングルスロープＡＤ変換回路２０を備える。
【００４１】
チャージアンプ回路１５には、たとえば、ＰＰＳ（Passive Pixel Sensor）型ＣＭＯＳイメージセンサの画素信号や、ＣＣＤイメージセンサからの画素信号が電荷信号として入力される。この場合、チャージアンプ回路１５は、これらＣＭＯＳイメージセンサやＣＣＤセンサから入力される電荷を電圧に変換する。
【００４２】
チャージアンプ回路１５の構成は、ＣＤＳ回路１０における第３容量Ｃ３を除いた構成である。スイッチト・キャパシタ回路６０のその他の構成は、図１に示したスイッチト・キャパシタ回路５０の構成と同様であるため、説明を省略する。
【００４３】
図６は、本発明の実施の形態２と比較すべき従来技術２に係るスイッチト・キャパシタ回路６０の動作を示すタイミングチャートである。以下、図２に示したタイミングチャートとの相違点を中心に説明する。従来技術２に係るスイッチト・キャパシタ回路６０は、従来技術１に係るスイッチト・キャパシタ回路５０と比較し、第３容量Ｃ３が設けられないため、入力アナログ信号Ｑｉｎの極性が反転しない。したがって、入力アナログ信号Ｑｉｎ、第１オペアンプＯＰ１の出力電圧および第３ノードＮ３の電位がすべて同位相となる。
【００４４】
ランプ信号Ｖｒａｍｐは、図２と反対に、高電位側参照電圧から低電位側参照電圧に下降していく。シングルスロープＡＤ変換回路２０は、第３ノードＮ３の電位とランプ信号Ｖｒａｍｐの電位とを比較し、前者が低い間はローレベル信号を出力し、後者が低くなるとハイレベル信号を出力する。このハイレベル信号に転換されたときのランプ信号Ｖｒａｍｐの電位に応じて、入力アナログ信号Ｑｉｎの単位期間ごとの電荷量がデジタル信号に変換される。
【００４５】
図７は、本発明の実施の形態２に係るスイッチト・キャパシタ回路１２０の構成を示す回路図である。当該スイッチト・キャパシタ回路１２０は、図５に示したチャージアンプ回路１５およびシングルスロープＡＤ変換回路２０の機能を合わせ持つ回路である。実施の形態２に係るスイッチト・キャパシタ回路の構成は、実施の形態１に係るスイッチト・キャパシタ回路１００における第３容量Ｃ３を除いた構成である。その他の構成は同様であるため、説明を省略する。
【００４６】
図８は、本発明の実施の形態２に係るスイッチト・キャパシタ回路１２０の動作を示すタイミングチャートである。以下、図４に示したタイミングチャートとの相違点を中心に説明する。実施の形態２に係るスイッチト・キャパシタ回路は、実施の形態１に係るスイッチト・キャパシタ回路と比較し、第３容量Ｃ３が設けられないため、入力アナログ信号Ｑｉｎの極性が反転しない。したがって、入力アナログ信号Ｑｉｎと、積分回路として動作としているときの第３オペアンプＯＰ３の出力電圧が同位相となる。なお、第３スイッチＳＷ３をオフすることにより、第３オペアンプＯＰ３の反転入力端子に付く容量値を小さくできるため、第１容量Ｃ１の入力側端子電圧の変化が当該反転入力端子に伝達されやすくなる。
【００４７】
ランプ信号Ｖｒａｍｐは、図４と反対に、低電位側参照電圧から高電位側参照電圧に上昇していく。コンパレータとして動作しているときの第３オペアンプＯＰ３は、第５ノードＮ５の電位とランプ信号Ｖｒａｍｐの電位とを比較し、前者が高い間はローレベル信号を出力し、後者が高くなるとハイレベル信号を出力する。このハイレベル信号に転換されたときのランプ信号Ｖｒａｍｐの電位に応じて、入力アナログ信号Ｑｉｎの単位期間ごとの電荷量がデジタル信号に変換される。
【００４８】
以上説明したように実施の形態２によれば、実施の形態１と同様の効果を奏する。すなわち、チャージアンプ回路とシングルスロープＡＤ変換回路との組み合わせでも、ＣＤＳ回路とシングルスロープＡＤ変換回路との組み合わせと同様の効果を奏する。
【００４９】
図９は、本発明の実施の形態３に係るスイッチト・キャパシタ回路１３０の構成を示す回路図である。当該スイッチト・キャパシタ回路１３０は、図７に示した実施の形態２に係るスイッチト・キャパシタ回路１２０と比較し、オペアンプは共有せず、容量のみを共有した構成である。
【００５０】
実施の形態３に係るスイッチト・キャパシタ回路１３０は、チャージアンプ回路１６およびシングルスロープＡＤ変換回路２１を備える。チャージアンプ回路１６は、図７に示したチャージアンプ回路１５と比較し、第６スイッチＳＷ６が追加された構成である。第６スイッチＳＷ６は、第１容量Ｃ１の入力側端子と第２オペアンプＯＰ２の反転入力端子との間に接続される。第３スイッチＳＷ３および第６スイッチＳＷ６は、第１容量Ｃ１の入力側端子を、第１オペアンプＯＰ１の反転入力端子および第２オペアンプＯＰ２の反転入力端子に選択的に接続する。
【００５１】
また、第３スイッチＳＷ３の位置は、入力信号Ｑｉｎが伝達される信号経路と第１オペアンプＯＰ１の反転入力端子との間ではなく、当該信号経路と当該反転入力端子との間のノードと、第１容量Ｃ１との間に接続される。その他の構成は図７に示したチャージアンプ回路１５と同様である。
【００５２】
シングルスロープＡＤ変換回路２１は、図３に示したシングルスロープＡＤ変換回路２０と比較し、第２容量Ｃ２が除去された構成である。その他の構成は図３に示したシングルスロープＡＤ変換回路２０と同様である。
【００５３】
実施の形態３に係るスイッチト・キャパシタ回路１３０の動作タイミングは、基本的に、図８に示したタイミングチャートと図６に示したタイミングチャートを組み合わせたものである。ランプ信号Ｖｒａｍｐは図６のタイミングを採用する。第６スイッチＳＷ６は第３スイッチＳＷ３と逆位相で動作する。
【００５４】
以上説明したように実施の形態３によれば、容量の数を低減することができるため、スイッチの抵抗成分および容量で発生する熱ノイズを低減することができる。また、容量の数を低減することができるため、回路面積を縮小することができる。
【００５５】
また、オペアンプのモードが固定のため、チャージアンプ回路として機能させるモードとシングルスロープＡＤ変換回路として機能させるモードとの間で、それぞれのモードの要求仕様に合わせてオペアンプの動作電流を切り替える必要もない。よって、各オペアンプの構成を簡素化することができ、また、各オペアンプの仕様を最適化することも容易である。
【００５６】
図１０は、本発明の実施の形態４に係るスイッチト・キャパシタ回路１４０の構成を示す回路図である。当該スイッチト・キャパシタ回路１４０は、上述したランプ信号Ｖｒａｍｐを用いない構成である。
【００５７】
実施の形態４に係るスイッチト・キャパシタ回路１４０は、チャージアンプ回路およびＡＤ変換回路の機能を合わせ持つ回路である。図５に示したスイッチト・キャパシタ回路１２０と比較し、第３オペアンプＯＰ３が増幅期間の間に、第１容量Ｃ１の出力側端子が高電位側基準電圧ＶＲＴ（Reference Voltage Top Level）または低電位側基準電圧ＶＢＴ（Reference Voltage Bottom Level）が選択的に印加される構成である。
【００５８】
より具体的には、第１ａ容量Ｃ１ａの出力側端子は、第４ａスイッチＳＷ４ａ、高電位側第５ａスイッチＳＷ５ａｔ、および低電位側第５ａスイッチＳＷ５ａｂが接続される。第４ａスイッチＳＷ４ａの出力側端子は第３オペアンプＯＰ３の出力端子に接続される。高電位側第５ａスイッチＳＷ５ａｔの出力側端子には高電位側基準電圧ＶＲＴが印加される。低電位側第５ａスイッチＳＷ５ａｂの出力側端子には低電位側基準電圧ＶＢＴが印加される。
【００５９】
オートゼロ期間のとき、第４ａスイッチＳＷ４ａがオンし、高電位側第５ａスイッチＳＷ５ａｔおよび低電位側第５ａスイッチＳＷ５ａｂがオフする。増幅期間のとき、第４ａスイッチＳＷ４ａがオフし、高電位側第５ａスイッチＳＷ５ａｔおよび低電位側第５ａスイッチＳＷ５ａｂの一方がオンし、他方がオフする。
【００６０】
第１ａ容量Ｃ１ａ、第４ａスイッチＳＷ４ａ、高電位側第５ａスイッチＳＷ５ａｔ、および低電位側第５ａスイッチＳＷ５ａｂを組み合わせた回路ブロックが、第３オペアンプＯＰ３の反転入力端子と出力端子との間に、並列に少なくとも一組以上設けられる。図１０では二組設けた例を描いている。
【００６１】
第３オペアンプＯＰ３の非反転入力端子には、オートゼロ期間も増幅期間も固定の参照電圧Ｖｒが印加される。これに対し、増幅期間では、高電位側第５ａスイッチＳＷ５ａｔおよび低電位側第５ａスイッチＳＷ５ａｂのオンオフ状態を変化させることにより、第１ａ容量Ｃ１ａの出力側端子の電位を変化させる。これにより、第３オペアンプＯＰ３の非反転入力端子にランプ信号Ｖｒａｍを入力して、参照信号のレベルを変化させるのではなく、サンプリングした電圧に段階的に電圧を加算または減算していくことにより、上述したシングルスロープＡＤ変換回路と同様に機能させることができる。
【００６２】
図１０では、第１容量Ｃ１を二つ設け、それぞれの出力側端子に二種類の電圧を印加可能であるため、四種類の電圧をサンプリングした電圧に加算または減算することができる。第１容量Ｃ１を三つ設けた場合、八種類の電圧をサンプリングした電圧に加算または減算することができる。
【００６３】
実施の形態４に係るスイッチト・キャパシタ回路１３０の動作タイミングは、基本的に、図８に示したタイミングチャートと同様である。相違点は、ランプ信号Ｖｒａｍｐがなくなる点、増幅期間において、複数の第５スイッチＳＷ５のオンオフ状態が順次切り換えられる点、第５ノードＮ５の電位が階段状に上昇または下降する点である。
【００６４】
第３オペアンプＯＰ３は、第５ノードＮ５の電位と参照電圧Ｖｒとを比較し、後者が高い間はローレベル信号またはハイレベル信号を出力し、前者が高くなるとハイレベル信号またはローレベル信号を出力する。このレベルが転換されたときの第５ノードＮ５の電位に応じて、入力アナログ信号Ｑｉｎの単位期間における電荷量がデジタル信号に変換される。
【００６５】
以上説明したように実施の形態４によれば、ランプ信号を生成しなくても、実施の形態２と同様の効果を奏する。したがって、ランプ信号を生成するための回路を設ける必要がなく、回路面積を削減することができる。
【００６６】
図１１は、実施の形態１に係るスイッチト・キャパシタ回路１００を搭載したアナログフロントエンド回路２２０を備える撮像装置２００の構成を示すブロック図である。撮像装置２００は、撮像素子２１０、アナログフロントエンド回路２２０およびデジタル信号処理部２３０を備える。撮像素子２１０は、ＣＣＤセンサやイメージセンサを備え、画素信号を電荷または電圧でアナログフロントエンド回路２２０に出力する。アナログフロントエンド回路２２０は、少なくともスイッチト・キャパシタ回路１００を搭載する。なお、実施の形態２〜４のいずれかのスイッチト・キャパシタ回路を搭載してもよい。アナログフロントエンド回路２２０は、撮像素子２１０の出力信号をデジタル信号に変換して、デジタル信号処理部２３０に出力する。デジタル信号処理部２３０は、エンコーダや各種画像処理回路を含む。当該撮像装置２００は、ノイズが低減されたアナログフロントエンド回路２２０を備えることにより、画質を向上させることができる。
【００６７】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６８】
上述した実施の形態１、２、３では、増幅期間に、第３オペアンプＯＰ３の非反転入力端子にランプ信号Ｖｒａｍｐを入力し、第１容量Ｃ１の出力側端子に参照電圧Ｖｒを入力した。変形例ではこの逆でもよい。すなわち、増幅期間に、第３オペアンプＯＰ３の非反転入力端子に参照電圧Ｖｒを入力し、第１容量Ｃ１の出力側端子にランプ信号Ｖｒａｍｐを入力してもよい。実施の形態４と同様の動作となる。これにより、第３オペアンプＯＰ３の非反転入力端子に入力する参照電圧をオートゼロ期間と増幅期間とで切り替える必要がなくなる。
【００６９】
上述した実施の形態３、４では、チャージアンプ回路とＡＤ変換回路の組み合わせを説明したが、入力端子に容量を直列に接続して、ＣＤＳ回路とＡＤ変換回路の組み合わせを構成してもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１と比較すべき従来技術１に係るスイッチト・キャパシタ回路の構成を示す回路図である。
【図２】本発明の実施の形態１と比較すべき従来技術１に係るスイッチト・キャパシタ回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態１に係るスイッチト・キャパシタ回路の構成を示す回路図である。
【図４】本発明の実施の形態１に係るスイッチト・キャパシタ回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態２と比較すべき従来技術２に係るスイッチト・キャパシタ回路の構成を示す回路図である。
【図６】本発明の実施の形態２と比較すべき従来技術２に係るスイッチト・キャパシタ回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態２に係るスイッチト・キャパシタ回路の構成を示す回路図である。
【図８】本発明の実施の形態２に係るスイッチト・キャパシタ回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態３に係るスイッチト・キャパシタ回路の構成を示す回路図である。
【図１０】本発明の実施の形態４に係るスイッチト・キャパシタ回路の構成を示す回路図である。
【図１１】実施の形態１に係るスイッチト・キャパシタ回路を搭載したアナログフロントエンド回路を備える撮像装置の構成を示すブロック図である。
【符号の説明】
【００７１】
Ｃ１  第１容量、  ＳＷ１  第１スイッチ、  ＯＰ１  第１オペアンプ、  Ｃ２  第２容量、  ＳＷ２  第２スイッチ、  ＯＰ２  第２オペアンプ、  Ｃ３  第３容量、  ＳＷ３  第３スイッチ、  ＯＰ３  第３オペアンプ、  ＳＷ４  第４スイッチ、  ＳＷ５  第５スイッチ、  ＳＷ６  第６スイッチ、  １０  ＣＤＳ回路、  １５  チャージアンプ回路、  ２０  シングルスロープＡＤ変換回路、  １００  スイッチト・キャパシタ回路、  ２００  撮像装置、  ２１０  撮像素子、  ２２０  アナログフロントエンド回路、  ２３０  デジタル信号処理部。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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