(57)【要約】【課題】キャパシタレスＤＲＡＭ及びその製造方法及び動作方法を提供する。【解決手段】ソース、ドレイン及びチャンネル層を備える基板；チャンネル層上に備えられた電荷保存層；チャンネル層及び電荷保存層と接するゲートを備えることを特徴とするキャパシタレスＤＲＡＭ。前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔している。前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられている。【選択図】図２
2009033149.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン及びチャンネル層を備える基板と、
前記チャンネル層上に備えられた電荷保存層と、
前記チャンネル層及び前記電荷保存層と接するゲートと、を備えることを特徴とするキャパシタレスＤＲＡＭ。
【請求項２】
前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔したことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項３】
前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられたことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項４】
前記チャンネル層の前記両側面の下段上に絶縁層が備えられたことを特徴とする請求項３に記載のキャパシタレスＤＲＡＭ。
【請求項５】
前記ゲートは、前記チャンネル層の対向する両側面と、前記電荷保存層の対向する両側面及び上面上に備えられたことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項６】
前記電荷保存層の価電子帯は前記チャンネル層の価電子帯より高いことを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項７】
前記基板は、
絶縁層と、
前記絶縁層上に形成された、前記ソース、前記ドレイン及び前記チャンネル層を備える半導体層と、を備えることを特徴とする請求項１に記載のキャパシタレスＤＲＡＭ。
【請求項８】
請求項１ないし請求項７のうちの何れか１項に記載のキャパシタレスＤＲＡＭを設けるステップと、
前記ソース、前記ドレイン及び前記ゲートそれぞれに電圧を印加するステップと、を含むことを特徴とするキャパシタレスＤＲＡＭの動作方法。
【請求項９】
前記電圧は、データ書き込み電圧、データ読み出し電圧及びデータ消去電圧のうちの１つであることを特徴とする請求項８に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項１０】
前記チャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔したことを特徴とする請求項８に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項１１】
前記電荷保存層の価電子帯は、前記チャンネル層の価電子帯より高いことを特徴とする請求項８に記載のキャパシタレスＤＲＡＭの動作方法。
【請求項１２】
上端部に電荷保存層を持つ半導体パターン層が上面上に備えられたベース基板を設けるステップと、
前記ベース基板上に前記半導体パターン層を覆うゲート物質層を形成するステップと、
前記ゲート物質層をパターニングして前記半導体パターン層の両側部を露出させるステップと、
前記半導体パターン層の前記両側部の一部の厚さを除去するステップと、
前記半導体パターン層の前記両側部の一部の厚さが除去された部分にそれぞれソース及びドレインを形成するステップと、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法。
【請求項１３】
前記ソースと前記ドレインとの間に存在するチャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔したことを特徴とする請求項１２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１４】
前記電荷保存層の価電子帯は、前記ソースと前記ドレインとの間に存在するチャンネル層の価電子帯より高いことを特徴とする請求項１２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１５】
前記半導体パターン層を備えた前記ベース基板を設けるステップは、
絶縁層及び前記絶縁層上の半導体層を備える基板を設けるステップと、
前記半導体層の上端部を前記電荷保存層に変化させるステップと、
前記電荷保存層及び前記半導体層をパターニングするステップと、を含むことを特徴とする請求項１２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１６】
前記電荷保存層は、前記半導体層の前記上端部にｐ型不純物をイオン注入して形成することを特徴とする請求項１５に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１７】
前記半導体層はシリコン層であり、
前記電荷保存層は前記半導体層の前記上端部にＧｅイオンを注入した後、前記Ｇｅイオンが注入された前記半導体層をアニーリングすることで形成することを特徴とする請求項１５に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１８】
前記電荷保存層及び前記半導体層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記マスク層の両側の前記電荷保存層及びその下の前記半導体層の一部をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項１５に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項１９】
前記半導体層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、
前記マスク層の両側に残留した前記半導体層を酸化させるステップをさらに含むことを特徴とする請求項１８に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２０】
前記電荷保存層及び前記半導体層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記半導体層をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項１５に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２１】
前記半導体パターン層を備えた前記ベース基板を設けるステップは、
絶縁層及び前記絶縁層上のシリコン層を備える基板を設けるステップと、
前記シリコン層上にＳｉＧｅからなる前記電荷保存層を形成するステップと、
前記電荷保存層及び前記シリコン層をパターニングするステップと、を含むことを特徴とする請求項１２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２２】
前記電荷保存層及び前記シリコン層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層の一部をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項２１に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２３】
前記シリコン層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、
前記マスク層の両側に残留した前記シリコン層を酸化させるステップをさらに含むことを特徴とする請求項２２に記載のキャパシタレスＤＲＡＭの製造方法。
【請求項２４】
前記電荷保存層及び前記シリコン層をパターニングするステップは、
前記電荷保存層上にマスク層を形成するステップと、
前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層をエッチングするステップと、
前記マスク層を除去するステップと、を含むことを特徴とする請求項２１に記載のキャパシタレスＤＲＡＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造及び動作方法に係り、より詳細にはキャパシタレスＤＲＡＭ及びその製造及び動作方法に関する。
【背景技術】
【０００２】
一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（以下、既存のＤＲＡＭ）のメモリセルは、１つのトランジスタ及び１つのキャパシタを備える１Ｔ／１Ｃ構造である。トランジスタ及びキャパシタをいずれも備える既存のＤＲＡＭのセル面積を縮めるのは非常に困難である。
【０００３】
このようなスケールダウン問題を考慮して、キャパシタなしにトランジスタだけでもデータを保存できるＤＲＡＭ、いわゆる、キャパシタレス１Ｔ ＤＲＡＭが提案された。提案されたキャパシタレス１Ｔ ＤＲＡＭ（以下、従来のキャパシタレスＤＲＡＭ）は電気的にフローティングされたチャンネルを持つ。
【０００４】
図１Ａ及び図１Ｂは、従来のキャパシタレスＤＲＡＭ及びその動作方法を示す。
【０００５】
図１Ａ及び図１Ｂを参照すれば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１００上にゲート１１０が形成されている。基板１００は、第１シリコン層１０、酸化物層２０及び第２シリコン層３０が順次に積層された構造であり、ゲート１１０は、ゲート絶縁層４０とゲート導電層５０とが順次に積層された構造である。ゲート１１０の両側の第２シリコン層３０内にソース３０ａ及びドレイン３０ｂが形成されている。ソース３０ａとドレイン３０ｂとの間に、第１シリコン層１０と電気的に隔離したフローティングチャンネルボディ３０ｃが存在する。
【０００６】
図１Ａに示したように、ゲート導電層５０、ソース３０ａ及びドレイン３０ｂそれぞれに０．６Ｖ、０Ｖ及び２．３Ｖの電圧を印加すれば、ソース３０ａからフローティングチャンネルボディ３０ｃを通じてドレイン３０ｂに電子（ＥＬＥＣＴＲＯＮ）が移動する。この過程でフローティングチャンネルボディ３０ｃ内で、電子衝突による電子−正孔対が発生する。この時に発生した正孔は、フローティングチャンネルボディ３０ｃの外部に抜け出せずにその内部に蓄積される。かかる正孔を過剰正孔５という。このように、フローティングチャンネルボディ３０ｃに過剰正孔５が蓄積された状態を第１状態という。
【０００７】
図１Ｂに示したように、ゲート導電層５０、ソース３０ａ及びドレイン３０ｂそれぞれに０．６Ｖ、０Ｖ及び−２．３Ｖの電圧を印加すれば、フローティングチャンネルボディ３０ｃとドレイン３０ｂとの間に順方向バイアスが印加される。このようにすれば、過剰正孔５がフローティングチャンネルボディ３０ｃから除去され、フローティングチャンネルボディ３０ｃ内に電子７が過多になる。このように、フローティングチャンネルボディ３０ｃに電子７が過多に存在する状態を第２状態という。
【０００８】
フローティングチャンネルボディ３０ｃは、前記第１及び第２状態で相異なる電気抵抗を表すために、前記第１及び第２状態はそれぞれデータ‘１’及び‘０’に対応できる。
【０００９】
しかし、従来のキャパシタレスＤＲＡＭでは、フローティングチャンネルボディ３０ｃのデータ保有特性がよくない。具体的に説明すれば、従来のキャパシタレスＤＲＡＭで、フローティングチャンネルボディ３０ｃの広い領域がソース３０ａ及びドレイン３０ｂと接しているため、それらの接合領域で多量の電荷が漏れる。したがって、フローティングチャンネルボディ３０ｃでのデータ保存時間が短くなりうる。
【００１０】
さらに、スケールダウンのためにフローティングチャンネルボディ３０ｃの長さを短縮させれば、しきい電圧の確保のために、フローティングチャンネルボディ３０ｃ内のドーピング濃度を上昇させねばならない。ところが、このようにすれば、フローティングチャンネルボディ３０ｃとソース／ドレイン３０ａ、３０ｂとの接合漏れ電流が増加してデータ保有特性がさらに低下する。
【００１１】
また従来のキャパシタレスＤＲＡＭは平面形であるため、フローティングチャンネルボディ３０ｃの長さが臨界値以下に短縮されれば、ソース３０ａとドレイン３０ｂとの間に所望しない干渉効果、いわゆる、短チャンネル効果が発生して素子の動作特性が劣化する恐れがある。したがって、従来のキャパシタレスＤＲＡＭのスケールダウンは容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、データ保有特性を改善でき、短チャンネル効果を抑制できるキャパシタレスＤＲＡＭを提供するところにある。
【００１３】
本発明が解決しようとする他の技術的課題は、前記キャパシタレスＤＲＡＭの製造方法を提供するところにある。
【００１４】
本発明が解決しようとするさらに他の技術的課題は、前記キャパシタレスＤＲＡＭの動作方法を提供するところにある。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するために、本発明はソース、ドレイン及びチャンネル層を備える基板と、前記チャンネル層上に備えられた電荷保存層と、前記チャンネル層及び前記電荷保存層と接するゲートと、を備えることを特徴とするキャパシタレスＤＲＡＭを提供する。
【００１６】
前記チャンネル層は、前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔する。
【００１７】
前記ゲートは、前記チャンネル層の対向する両側面の上端、前記電荷保存層の対向する両側面及び上面上に備えられうる。このとき、前記チャンネル層の前記両側面の下段上に絶縁層が備えられうる。
【００１８】
前記ゲートは、前記チャンネル層の対向する両側面と、前記電荷保存層の対向する両側面及び上面上に備えられうる。
【００１９】
前記電荷保存層の価電子帯は、前記ソースと前記ドレインとの間に存在するチャンネル層の価電子帯より高い。
【００２０】
前記チャンネル層は、真性半導体層またはｐ型半導体層でありうる。
【００２１】
前記電荷保存層は、ｐ型半導体層または化合物半導体層でありうる。
【００２２】
前記化合物半導体層はＳｉＧｅ層でありうる。
【００２３】
前記基板は、絶縁層と、前記絶縁層上に形成された、前記ソース、前記ドレイン及び前記チャンネル層を備える半導体層と、を備える。
【００２４】
前記基板は、ＳＯＩ基板でありうる。
【００２５】
前記他の技術的課題を達成するために、本発明は、上端部に電荷保存層を持つ半導体パターン層が上面上に備えられたベース基板を設けるステップと、前記ベース基板上に前記半導体パターン層を覆うゲート物質層を形成するステップと、前記ゲート物質層をパターニングして前記半導体パターン層の両側部を露出させるステップと、前記半導体パターン層の前記両側部の一部の厚さを除去するステップと、前記半導体パターン層の前記両側部の一部の厚さが除去された部分にそれぞれソース及びドレインを形成するステップと、を含むことを特徴とするキャパシタレスＤＲＡＭの製造方法を提供する。
【００２６】
前記ソースと前記ドレインとの間に存在するチャンネル層は前記ソース及び前記ドレインより突出しており、前記電荷保存層は前記ソース及び前記ドレインと離隔している。
【００２７】
前記電荷保存層の価電子帯は、前記ソースと前記ドレインとの間に存在するチャンネル層の価電子帯より高い。
【００２８】
前記チャンネル層は、真性半導体層またはｐ型半導体層でありうる。
【００２９】
前記電荷保存層は、ｐ型半導体層または化合物半導体層でありうる。
【００３０】
前記化合物半導体層はＳｉＧｅ層でありうる。
【００３１】
本発明の第１実施形態によれば、絶縁層及び前記絶縁層上の半導体層を備える基板を設けるステップと、前記半導体層の上端部を前記電荷保存層に変化させるステップと、前記電荷保存層及び前記半導体層をパターニングするステップと、を含む。
【００３２】
前記電荷保存層は、前記半導体層の前記上端部にｐ型不純物をイオン注入して形成できる。
【００３３】
前記半導体層はシリコン層であり、前記電荷保存層は前記半導体層の前記上端部にＧｅイオンを注入した後、前記Ｇｅイオンが注入された前記半導体層をアニーリングすることで形成できる。
【００３４】
前記基板は、ＳＯＩ基板でありうる。
【００３５】
前記電荷保存層及び前記半導体層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記マスク層の両側の前記電荷保存層及びその下の前記半導体層の一部をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
【００３６】
前記半導体層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、前記マスク層の両側に残留した前記半導体層を酸化させるステップをさらに含むことができる。
【００３７】
前記電荷保存層及び前記半導体層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記半導体層をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
【００３８】
本発明の第２実施形態によれば、前記半導体パターン層を備えた前記ベース基板を設けるステップは、絶縁層及び前記絶縁層上のシリコン層を備える基板を設けるステップと、前記シリコン層上にＳｉＧｅからなる前記電荷保存層を形成するステップと、前記電荷保存層及び前記シリコン層をパターニングするステップと、を含む。
【００３９】
前記基板は、ＳＯＩ基板でありうる。
【００４０】
前記電荷保存層及び前記シリコン層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層の一部をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
【００４１】
前記シリコン層の一部をエッチングするステップと前記マスク層を除去するステップとの間に、前記マスク層の両側に残留した前記シリコン層を酸化させるステップをさらに含むことができる。
【００４２】
前記電荷保存層及び前記シリコン層をパターニングするステップは、前記電荷保存層上にマスク層を形成するステップと、前記絶縁層が露出されるまで前記マスク層の両側の前記電荷保存層及びその下の前記シリコン層をエッチングするステップと、前記マスク層を除去するステップと、を含むことができる。
【００４３】
前記さらに他の技術的課題を達成するために、本発明は、前述した本発明のキャパシタレスＤＲＡＭ、すなわち、ソースとドレイン及びチャンネル層とを備える基板、前記チャンネル層上に備えられた電荷保存層、前記チャンネル層及び前記電荷保存層と接するゲートを備えるキャパシタレスＤＲＡＭを設けるステップと、前記ソース、前記ドレイン及び前記ゲートそれぞれに電圧を印加するステップと、を含むキャパシタレスＤＲＡＭの動作方法を提供する。
【００４４】
前記電圧は、データ書き込み電圧、データ読み出し電圧及びデータ消去電圧のうちの１つでありうる。
【発明の効果】
【００４５】
本発明のキャパシタレスＤＲＡＭは、ソース及びドレインと離隔した電荷保存層を持つところ、優秀なデータ保有特性を表すことができる。特に、本発明を利用すれば、電荷保存層の高さを高める方法でキャパシタレスＤＲＡＭのデータ保有時間を容易に長くすることができる。
【００４６】
また、本発明のキャパシタレスＤＲＡＭは、ソース及びドレインより突出したチャンネル層を持つところ、すなわち、フィントランジスタ構造を持つところ、短チャンネル効果によって動作特性が劣化することを抑制できる。したがって、本発明のキャパシタレスＤＲＡＭは高集積化に有利である。
【００４７】
さらに、本発明のキャパシタレスＤＲＡＭは、単一ゲート構造を持つため、既存のダブルゲート構造を持つＤＲＡＭより容易に製造できる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の望ましい実施形態によるキャパシタレスＤＲＡＭ及びその製造及び動作方法を、添付した図面を参照して詳細に説明する。この過程で図面に示した層や領域の厚さは、明細書の明確性のために多少誇張して図示したものである。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を表す。
【００４９】
図２は、本発明の一実施形態によるキャパシタレスＤＲＡＭの斜視図であり、図３は、図２のＩ−Ｉ’線の断面図であり、図４は、図２のＩＩ−ＩＩ’線の平面図である。
【００５０】
図２ないし図４を参照すれば、基板２００に互いに離隔したソースＳ１及びドレインＤ１が備えられている。ソースＳ１及びドレインＤ１は、ｎ＋半導体層、例えば、ｎ＋シリコン層でありうる。ソースＳ１とドレインＤ１との間にチャンネル層Ｃ１が存在する。チャンネル層Ｃ１は、ソースＳ１及びドレインＤ１よりＺ軸方向に多少突出しているのが望ましい。チャンネル層Ｃ１とソースＳ１との高さ差は２０ｎｍ程度でありうる。チャンネル層Ｃ１がソースＳ１及びドレインＤ１より突出することによって、電荷の移動経路であるチャンネルの有効長は長くなりうる。したがって、本発明を利用すれば、短チャンネル効果を抑制できる。
【００５１】
チャンネル層Ｃ１上に電荷保存層Ｈ１が備えられる。チャンネル層Ｃ１がソースＳ１及びドレインＤ１より突出することによって、電荷保存層Ｈ１は、ソースＳ１及びドレインＤ１から離隔できる。電荷保存層Ｈ１は、チャンネル層Ｃ１の価電子帯より高い価電子帯を持つ物質でありうる。例えば、チャンネル層Ｃ１は、真性半導体層またはｐ−半導体層であり、電荷保存層Ｈ１は、チャンネル層Ｃ１よりドーピング濃度の高いｐ型半導体層（例えば、ｐ＋半導体層）であるか、ＳｉＧｅ層のような化合物半導体層でありうる。このように電荷保存層Ｈ１の価電子帯チャンネル層Ｃ１の価電子帯より高いため、電荷保存層Ｈ１内にホールが容易に蓄積されうる。電荷保存層Ｈ１の高さを高めて電荷保存層Ｈ１の体積を増加させれば、電荷保存層Ｈ１の保存容量は増大し、電荷保存層Ｈ１でのデータ保有時間は長くなる。ＳｉＧｅ層の価電子帯はｐ＋半導体層の価電子帯より高いために、ＳｉＧｅ層を電荷保存層Ｈ１として使用すれば、データ保有時間を長くするのにさらに有利である。また、電荷保存層Ｈ１は、ソースＳ１及びドレインＤ１と離隔しているために、接合漏れ電流に起因したデータ保有特性の劣化が防止される。したがって、本発明を利用すれば、キャパシタレスＤＲＡＭのデータ保有特性を改善できる。
【００５２】
チャンネル層Ｃ１及び電荷保存層Ｈ１と接するゲート２１０が存在する。ゲート２１０は、順次に積層されたゲート絶縁層４５及びゲート導電層５５を備える。ゲート２１０は、チャンネル層Ｃ１の対向する両側面の上端、電荷保存層Ｈ１の対向する両側面及び上面上に備えられうる。ここで、チャンネル層Ｃ１及び電荷保存層Ｈ１それぞれの前記両側面は、ＹＺ平面と平行した面である。ゲート２１０下のチャンネル層Ｃ１の下段部上には絶縁層２５’が備えられうる。絶縁層２５’は、ソースＳ１及びドレインＤ１側に延びうる。ゲート２１０がチャンネル層Ｃ１及び電荷保存層Ｈ１それぞれの少なくとも一部と接するという条件を満たす限り、ゲート２１０の形態は多様に変更される。例えば、図５に示したように、ゲート２１０はチャンネル層Ｃ１の下段部まで延びうる。この場合、絶縁層２５’は備えられなくてもよい。図２と図５との差はゲート２１０の形態及び絶縁層２５’の有無にある。
【００５３】
図２及び図５に詳細に図示していないが、基板２００は、絶縁層及び前記絶縁層上に形成された半導体層を備えることができる。前記半導体層内にソースＳ１、ドレインＤ１及びチャンネル層Ｃ１が備えられうる。前記半導体層はシリコン層であり、基板２００はＳＯＩ基板でありうる。
【００５４】
かかる構造を持つ本発明の実施形態によるキャパシタレスＤＲＡＭを利用したデータの記録または消去は、電荷保存層Ｈ１に過剰正孔を蓄積するか、電荷保存層Ｈ１に蓄積された過剰正孔を除去することによって行われる。電荷保存層Ｈ１に前記過剰正孔を蓄積する過程は、第１及び第２メカニズムに分けることができる。前記第１メカニズムは、電子の衝突による電子−正孔対の生成であり、前記第２メカニズムは、電子のトンネリングによる正孔の生成である。電荷保存層Ｈ１に前記過剰正孔が蓄積された状態は、データ‘１’が記録された状態と見なすことができる。
【００５５】
電荷保存層Ｈ１から前記過剰正孔が除去された状態、あるいは、電荷保存層Ｈ１に電子が過多に存在する時、データ‘０’が記録されたと見なすことができる。電荷保存層Ｈ１に記録されたデータによってチャンネル層Ｃ１の電気抵抗は変わる。したがって、チャンネル層Ｃ１の電気抵抗を測定することによって電荷保存層Ｈ１に記録されたデータを読み出すことができる。
【００５６】
図６は、本発明によるキャパシタレスＤＲＡＭの電流−電圧（Ｉ−Ｖ）特性を示すグラフである。
【００５７】
図６の結果は、図２のキャパシタレスＤＲＡＭに対するシミュレーションを通じて得られたものである。前記シミュレーションでチャンネル層Ｃ１のＸ軸方向による厚さ及び高さは、それぞれ６３ｎｍ及び４０ｎｍとし、電荷保存層Ｈ１のＺ軸方向による厚さは６０ｎｍとした。図６で横軸は、ゲート２１０に印加される電圧（以下、ゲート電圧）Ｖｇであり、縦軸は、ドレイン電流Ｉｄである。
【００５８】
図６で第１曲線Ｇ１は、電荷保存層Ｈ１に過剰正孔が蓄積された状態、すなわちデータ‘１’が記録された時（以下、‘１’状態）の電流−電圧特性を示し、第２曲線Ｇ２は、電荷保存層Ｈ１から過剰正孔が除去された状態、すなわち、データ‘０’が記録された時（以下、‘０’状態）の結果を示す。
【００５９】
電荷保存層Ｈ１を前記‘１’状態にするために、ゲート電圧Ｖｇ、ドレインＤ１に印加される電圧（以下、ドレイン電圧）Ｖｄ及びソースＳ１に印加される電圧（以下、ソース電圧）Ｖｓにそれぞれ−２．５Ｖ、１．０Ｖ及び０Ｖを印加できる。かかる書き込み動作時に利用されるメカニズムは、前述した第２メカニズムに従う。前述した第１メカニズムを利用して電荷保存層Ｈ１を前記‘１’状態にするためには、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓにそれぞれ１．０Ｖ、３．０Ｖ及び０Ｖを印加できる。そして、電荷保存層Ｈ１を前記‘０’状態にするために、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓにそれぞれ１．０Ｖ、−１．０Ｖ及び０Ｖを印加できる。電荷保存層Ｈ１を前記‘０’状態にする原理は、電荷保存層Ｈ１の価電子帯を強制的に低めて、電荷保存層Ｈ１に蓄積されたホールを除去することである。本発明のキャパシタレスＤＲＡＭは、既存キャパシタレスＤＲＡＭに比べて中性状態でも高濃度の正孔を保存しているため、電荷保存層Ｈ１を前記‘０’状態にする時、過剰正孔だけではなく、本来保存された既存の正孔も枯渇させて、前記‘０’状態をさらに強化できる。
【００６０】
本発明者は図６に示したように、ゲート電圧Ｖｇを０Ｖから１．０Ｖまで高めつつドレイン電流Ｉｄの変化を測定した。
【００６１】
図６を参照すれば、ゲート電圧Ｖｇが０．２５Ｖ以上に高くなるにつれて、前記‘１’状態のドレイン電流Ｉｄと前記‘０’状態のドレイン電流Ｉｄとの差が順次に大きくなるということが分かる。また、ゲート電圧Ｖｇが０．８Ｖ程度である時、前記‘１’状態のドレイン電流Ｉｄと前記‘０’状態のドレイン電流Ｉｄとの差が６．５μＡ程度であり、読み出し動作のための高いセンシングマージンが確保されるということが分かる。前記読み出し動作時に、ドレイン電圧Ｖｄは０．２Ｖ程度とすることができる。
【００６２】
図７は、本発明による他のキャパシタレスＤＲＡＭの電流−電圧（Ｉ−Ｖ）特性を示す。図６と図７との差は、チャンネル層Ｃ１の厚さから起因する。図７の結果を得るために行ったシミュレーションで、チャンネル層Ｃ１のＸ軸方向による厚さは２０ｎｍであった。チャンネル層Ｃ１の厚さを除外した残りの条件は、図６を得るために行ったシミュレーション条件と同一である。図７で第１曲線Ｇ１’は、電荷保存層Ｈ１に過剰正孔が蓄積された‘１’状態の電流−電圧特性を示し、第２曲線Ｇ２’は、電荷保存層Ｈ１から過剰正孔が除去された‘０’状態の結果を示す。
【００６３】
図７を参照すれば、チャンネル層Ｃ１の厚さが２０ｎｍ程度と非常に薄いとしても、ゲート電圧Ｖｇが０．６Ｖ程度である時、前記‘１’状態のドレイン電流Ｉｄと前記‘０’状態のドレイン電流Ｉｄとの差が２．５μｍ程度であって、読み出し動作のためのセンシングマージンが確保されることが分かる。これを通じて、本発明の実施形態によるキャパシタレスＤＲＡＭは、小型化されても優秀な読み出し／書き込み性能を維持するということが分かる。
【００６４】
表１は、電荷保存層Ｈ１を前記‘１’状態及び‘０’状態にするためのゲート電圧Ｖｇ、ドレイン電圧Ｖｄ及びソース電圧Ｖｓを整理したものである。表１で‘読み出し’は、電荷保存層Ｈ１の状態を読み出すための電圧を表す。データの消去は、データの書き込み原理と同じ原理で行われうる。例えば、電荷保存層Ｈ１の状態を‘１’状態から‘０’状態にすることによって、電荷保存層Ｈ１に記録されたデータ‘１’を消去できる。
【００６５】
【表１】
2009033149.tif 000003
【００６６】
図８Ａないし図８Ｈは、本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す。
【００６７】
図８Ａを参照すれば、第１シリコン層１５、酸化物層２５及び第２シリコン層３５が順次に積層されたＳＯＩ基板２００’を設ける。この時、第２シリコン層３５は、真性シリコン層またはｐ−シリコン層でありうる。
【００６８】
図８Ｂを参照すれば、第２シリコン層３５の上層部を電荷保存層Ｈ１に変化させる。電荷保存層Ｈ１を形成する方法は多様である。例えば、第２シリコン層３５の前記上層部にｐ型不純物を高濃度でドーピングして、ｐ＋シリコンからなる電荷保存層Ｈ１を形成できる。または、第２シリコン層３５の前記上層部にＧｅイオンを注入した後、前記上層部をアニーリングしてＧｅを隔離（ｓｅｇｒｅｇａｔｉｏｎ）させることによって、ＳｉＧｅからなる電荷保存層Ｈ１を形成できる。ここで、図示していないが、第２シリコン層３５の前記上層部を電荷保存層Ｈ１に変化させる代わりに、第２シリコン層３５上に電荷保存層を形成することもできる。すなわち、第２シリコン層３５上にエピタキシャル成長法でＳｉＧｅ層を形成して、それを電荷保存層として使用できる。
【００６９】
次いで、電荷保存層Ｈ１上に第１マスク層Ｍ１を形成する。第１マスク層Ｍ１により電荷保存層Ｈ１のＸ軸方向による両側部が露出される。第１マスク層Ｍ１の両側の電荷保存層Ｈ１及びその下の第２シリコン層３５の一部をエッチングする。その結果が図８Ｃに図示されている。
【００７０】
第１マスク層Ｍ１をイオン注入マスクとして使用して、第１マスク層Ｍ１の両側の第２シリコン層３５内にＯ２イオンを注入した後、Ｏ２イオンが注入された第２シリコン層３５をアニーリングして酸化させる。その結果、図８Ｄに示したように、第１マスク層Ｍ１の両側の酸化物層２５上に他の酸化物層（以下、第２酸化物層）２５’が形成される。その後、第１マスク層Ｍ１を除去する。
【００７１】
図８Ｅを参照すれば、電荷保存層Ｈ１及び第２シリコン層３５の露出された表面上にゲート絶縁層４５を形成する。ゲート絶縁層４５は、熱酸化法によるシリコン酸化物で形成するか、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるシリコン酸化物で形成できる。次いで、ゲート絶縁層４５及び第２酸化物層２５’上にゲート導電層５５を形成する。ゲート絶縁層４５及びゲート導電層５５は２層構造のゲート物質層を構成する。次いで、ゲート導電層５５上に第２マスク層Ｍ２を形成する。第２マスク層Ｍ２は、Ｘ軸と平行したライン形態として第２シリコン層３５の中央部を横切ることができる。すなわち、第２マスク層Ｍ２により、ゲート導電層５５のＹ軸方向による両側部が露出されうる。
【００７２】
次いで、第２マスク層Ｍ２の両側のゲート導電層５５とゲート絶縁層４５とを順次にエッチングする。その結果が図８Ｆに図示されている。図８Ｆを参照すれば、前記エッチングの結果、ゲート絶縁層４５とゲート導電層５５とを備えるゲート２１０が形成され、電荷保存層Ｈ１の両側部が露出される。
【００７３】
次いで、第２マスク層Ｍ２を除去し、ゲート２１０をエッチングマスクとして利用して、電荷保存層Ｈ１及びその下の第２シリコン層３５の一部の厚さをエッチングする。この時、エッチングガスとしてＨＣｌガス及びＨＦガスなどを使用できる。前記エッチングの結果、図８Ｇのような結果物を得ることができる。
【００７４】
図８Ｈを参照すれば、第２シリコン層３５の前記両側部のエッチングされた部分にｎ型不純物を高濃度にドーピングして、ソースＳ１及びドレインＤ１を形成する。ソースＳ１とドレインＤ１との間の第２シリコン層３５はチャンネル層Ｃ１になる。チャンネル層Ｃ１は、ソースＳ１及びドレインＤ１よりＺ軸方向に多少突出できる。
【００７５】
図示していないが、ソースＳ１及びドレインＤ１を形成する前に、ゲート２１０、電荷保存層Ｈ１及び露出されたチャンネル層Ｃ１のＹ軸方向による両側壁に絶縁スペーサを形成できる。
【００７６】
本発明によるキャパシタレスＤＲＡＭの製造方法は多様に変更される。例えば、図８Ｂステップで、第１マスク層Ｍ１の両側の電荷保存層Ｈ１及びその下の第２シリコン層３５の全部をエッチングできる。この場合、図５の構造が得られる。
【００７７】
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、図２の構造でゲート２１０の形態は変わることができ、ソースＳ１とドレインＤ１との役割は互いに変わることができ、図２及び図８Ａの基板２００、２００’の構造は変わることができるということが理解できるであろう。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００７８】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００７９】
【図１Ａ】従来のキャパシタレスＤＲＡＭの構造及び動作方法を示す断面図である。
【図１Ｂ】従来のキャパシタレスＤＲＡＭの構造及び動作方法を示す断面図である。
【図２】本発明の一実施形態によるキャパシタレスＤＲＡＭの斜視図である。
【図３】図２のＩ−Ｉ’線の断面図である。
【図４】図２のＩＩ−ＩＩ’線の断面図である。
【図５】本発明の他の実施形態によるキャパシタレスＤＲＡＭの斜視図である。
【図６】本発明の実施形態によるキャパシタレスＤＲＡＭの電流−電圧特性を示すグラフである。
【図７】本発明の実施形態によるキャパシタレスＤＲＡＭの電流−電圧特性を示すグラフである。
【図８Ａ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｂ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｃ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｄ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｅ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｆ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｇ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【図８Ｈ】本発明の一実施形態によるキャパシタレスＤＲＡＭの製造方法を示す斜視図である。
【符号の説明】
【００８０】
２５’  絶縁層
４５  ゲート絶縁層
５５  ゲート導電層
２００  基板
２１０  ゲート
Ｃ１  チャンネル層
Ｄ１  ドレイン
Ｈ１  電荷保存層
Ｓ１  ソース
【図１Ａ】
2009033149.tif 000004
【図１Ｂ】
2009033149.tif 000005
【図２】
2009033149.tif 000006
【図３】
2009033149.tif 000007
【図４】
2009033149.tif 000008
【図５】
2009033149.tif 000009
【図６】
2009033149.tif 000010
【図７】
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【図８Ａ】
2009033149.tif 000012
【図８Ｂ】
2009033149.tif 000013
【図８Ｃ】
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【図８Ｄ】
2009033149.tif 000015
【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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