(57)【要約】【課題】撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる信号処理回路およびデジタルカメラを提供する。【解決手段】遅延回路２は、撮像素子からのアナログ信号から、各々、遅延量の異なる複数のアナログ信号を出力する。サンプルホールド回路３のスイッチ３０は、遅延回路２からの複数のアナログ信号を入力とし、撮像素子の１画素に対応する信号区間内の任意のタイミングにてオン・オフする。ホールド容量３１は、スイッチ３０の出力端に共通して接続される。【選択図】図１
2009060531.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子からのアナログ信号から、各々、遅延量の異なる複数のアナログ信号を出力する遅延回路と、
該遅延回路からの複数のアナログ信号をサンプルホールドするサンプルホールド回路とを有し、
前記サンプルホールド回路は、
前記遅延回路からの複数のアナログ信号を入力とし、前記撮像素子の１画素に対応する信号区間内の任意のタイミングにてオン・オフする複数のスイッチと、
該複数のスイッチの出力端に共通して接続されるコンデンサと、
を有することを特徴とする信号処理回路。
【請求項２】
撮像素子からのアナログ信号から、各々、遅延量の異なる複数のアナログ信号を生成する遅延回路と、
該遅延回路からの複数のアナログ信号を入力とし、前記撮像素子の１画素に対応する信号区間内の任意のタイミングにて各アナログ信号をサンプルホールドする複数のサンプルホールド回路と、
前記複数のサンプルホールド回路からの出力を加算する加算回路と、
を有することを特徴とする信号処理回路。
【請求項３】
前記サンプルホールド回路の数に対応して前記アナログ信号を除算する除算回路を前記加算回路の前段または後段に有することを特徴とする請求項２に記載の信号処理回路。
【請求項４】
前記遅延回路は、前記アナログ信号を所定の遅延量だけ遅延させる複数の遅延ブロックが直列に接続されてなり、前記サンプルホールド回路に入力されるアナログ信号が各遅延ブロックの接続点から出力されることを特徴とする請求項１〜請求項３のいずれかに記載の信号処理回路。
【請求項５】
前記撮像素子と、請求項１〜請求項４のいずれかに記載の信号処理回路とを有することを特徴とするデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関し、特に、撮像素子から出力されたアナログ信号を処理しデジタル信号を出力する信号処理回路に関する。また、本発明は、本信号処理回路を備えたデジタルカメラにも関する。
【背景技術】
【０００２】
近年、撮像素子を用いた映像機器として、アナログ映像信号をデジタル映像信号に変換してメモリ等に記憶し、静止画および動画の少なくとも一方を撮影／記録することが可能なカメラ一体型デジタルＶＴＲおよびデジタルスチルカメラ（以下、これらを総称してデジタルカメラと略する）が開発されている。このような映像機器において取り扱われる撮像素子は、多画素数化に伴い１画素あたりの面積を小さくする傾向にある。また、それによって１画素あたりの受光量も少なくなってくるため、撮像素子から出力される信号の信号対ノイズ（S／N）特性が悪くなる傾向にある。そのため、そのような信号を扱う信号処理回路においては、１画素あたりのノイズを抑圧させることが必要となってきており、さらに多画素の信号を一定期間内に転送するために信号処理の高速化も必要となってきている。
【０００３】
従来におけるＳ／Ｎ特性の改善方法が、例えば特許文献１に記載されている。図１１は、特許文献１に記載されている信号処理回路の構成を示している。この信号処理回路は、撮像素子（ＣＣＤ１９）の出力信号に含まれる、撮像素子内のリセットトランジスタで発生するリセットノイズと増幅回路などで発生するランダムノイズの両方のノイズを抑圧することを目的としている。この信号処理回路は、ＣＣＤ１９、前置増幅器２０、Ａ／Ｄ変換器２１、加算器２２、記憶回路２３、保持回路２４，２５、および減算器２６を備えている。
【０００４】
図１２は、ＣＣＤ１９が備えるゲート付電荷積分型出力回路の一例を示している。１つの転送電極１２の近傍には、ＣＣＤ１１によって転送されてくる信号電荷を出力電圧に変換するための検知用ダイオード１３が設けられている。転送クロック電圧φ1，φ２が印加された転送電極１４によって転送されてきた信号電荷は検知用ダイオード１３に流れ込み、その電位を変化させる。この電位変化をバッファ回路１５で受け、出力を外部に取り出す。リセットトランジスタ１６のゲート１７に一定周期でリセットパルスφRを印加し、リセットトランジスタ１６をオンにすることにより、検知用ダイオード１３の電位が基準電位にリセットされる。
【０００５】
具体的な動作は以下のようになる。図１１において、ＣＣＤ１９から得られる出力信号（以下、ＣＣＤ出力信号と記す）が前置増幅器２０で増幅された後、Ａ／Ｄ変換器２１に供給される。Ａ／Ｄ変換器２１でデジタル信号に変換された出力信号は、加算器２２と記憶回路２３で構成される平均回路に供給される。加算器２２の出力は記憶回路２３に記憶される。一方、記憶回路２３に記憶されたデジタル信号は加算器２２にフィードバックされ、次のＡ／Ｄ変換動作の結果としてＡ／Ｄ変換器２１から得られるデジタル信号と加算されて平均化される。
【０００６】
以下、図１３を参照しながら、ＣＣＤ出力信号に重畳するノイズを抑圧する動作を説明する。図１３（ａ）は、ＣＣＤ１９のゲート付電荷積分型出力回路に印加されるリセットパルスφＲの波形を示している。図１３（ｂ）はＣＣＤ出力信号の波形を示している。また、図１３（ｂ）の出力波形において、バッファ回路１５などで発生するランダムノイズを波線で示している。図１３（ｃ）は、Ａ／Ｄ変換器２１がＡ／Ｄ変換動作を行う周期を決定するクロックの波形を示している。図１３（ｃ）に示されるように、リセットパルスφＲの１周期内においてＡ／Ｄ変換動作が複数回行われるようになっている。 
【０００７】
図１３（ｄ）は、加算器２２と記憶回路２３で構成される平均回路の動作のタイミングを示している。時間Ｔ１の間に複数回Ａ／Ｄ変換されて得られるデジタル信号は加算器２２で加え合わされる。加算器２２で加え合わされたデジタル信号は記憶回路２３に記憶される。記憶回路２３は、Ａ／Ｄ変換器２１が時間Ｔ１の間で第ｍ回目のＡ／Ｄ変換を行っているときに、第ｍ−１回目までのＡ／Ｄ変換で得られたデジタル信号の加算結果を記憶するように記憶動作を行っている。
【０００８】
したがって、図１１に示すように記憶回路２３で記憶された第ｍ−1回目までの加算結果を加算回路２２ヘフイードバックし、Ａ／Ｄ変換器２１から得られる第ｍ回目のＡ／Ｄ変換で得られたデジタル信号と加え合わせると、第ｍ回目までの加算結果が加算回路２２から得られる。この第ｍ回目までの加算結果が記憶回路２３に記憶される。この動作が時間Ｔ１の間に繰り返し行われる。
【０００９】
続いて、時刻ｔ２で加算結果が保持回路２４で保持される。時刻ｔ２で保持回路２４に保持された加算結果は、図１３（ｂ）に示すＣＣＤ出力信号の基準電位Ｖ０の平均値である。続いて、時間Ｔ２の間で同様にして出力電圧ＶＳの加算が行われ、時刻ｔ４で加算結果が保持回路２５に保持される。  
【００１０】
続いて、保持回路２５に保持された加算結果から、保持回路２４に保持された加算結果を減算する処理が減算器２６で行われる。上述したとおり保持回路２４，２５には、それぞれ基準電位Ｖ０と出力電圧ＶＳの平均値が保持されているが、複数回の加算を行ったことにより、ＣＣＤ出力信号に含まれているランダムノイズの平均値が１／√Ｎ倍（Ｎ：加算回数）に改善される。また、減算を行うことにより、リセットトランジスタが発生するリセットノイズも同様に改善され、その結果、リセットノイズとランダムノイズが抑圧されたＣＣＤ出力信号が減算器２６から得られることとなる。
【００１１】
以上のように、ＣＣＤ出力信号に含まれるノイズ成分を除去する際に、ＣＣＤ出力信号中の基準電位Ｖ０と出力電圧ＶＳとを、ＣＣＤ１９を駆動する転送クロックの１周期内で複数回Ａ／Ｄ変換し、Ａ／Ｄ変換結果を相加平均することによってＳ／Ｎが改善される。
【特許文献１】特開昭６３−８６９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この信号処理回路では、ＣＣＤ出力信号のデータ部とフィードスルー部を複数回Ａ／Ｄ変換する必要があるため、図１４ に示すようにＣＣＤ出力信号のデータ部とフィードスルー部の信号波形が劣化している場合、データ部とフィードスルー部の電圧値の差分として表されるデータレベルに対するノイズ成分の影響が大きくなるタイミング（例えば図１４の時刻ｔａ，ｔｂ）でＡ／Ｄ変換を行うことがある。そのため、ランダムノイズを十分に抑圧することができない。
【００１３】
本発明は、上述した課題に鑑みてなされたものであって、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる信号処理回路およびデジタルカメラを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記の課題を解決するためになされたもので、撮像素子からのアナログ信号から、各々、遅延量の異なる複数のアナログ信号を出力する遅延回路と、該遅延回路からの複数のアナログ信号をサンプルホールドするサンプルホールド回路とを有し、前記サンプルホールド回路は、前記遅延回路からの複数のアナログ信号を入力とし、前記撮像素子の１画素に対応する信号区間内の任意のタイミングにてオン・オフする複数のスイッチと、該複数のスイッチの出力端に共通して接続されるコンデンサとを有することを特徴とする信号処理回路である。
【００１５】
また、本発明は、撮像素子からのアナログ信号から、各々、遅延量の異なる複数のアナログ信号を生成する遅延回路と、該遅延回路からの複数のアナログ信号を入力とし、前記撮像素子の１画素に対応する信号区間内の任意のタイミングにて各アナログ信号をサンプルホールドする複数のサンプルホールド回路と、前記複数のサンプルホールド回路からの出力を加算する加算回路とを有することを特徴とする信号処理回路である。
【００１６】
また、本発明の信号処理回路は、前記サンプルホールド回路の数に対応して前記アナログ信号を除算する除算回路を前記加算回路の前段または後段に有することを特徴とする。
【００１７】
また、本発明の信号処理回路において、前記遅延回路は、前記アナログ信号を所定の遅延量だけ遅延させる複数の遅延ブロックが直列に接続されてなり、前記サンプルホールド回路に入力されるアナログ信号が各遅延ブロックの接続点から出力されることを特徴とする。
【００１８】
また、本発明は、前記撮像素子と、上記の信号処理回路とを有することを特徴とするデジタルカメラである。
【発明の効果】
【００１９】
本発明によれば、サンプルホールド回路が遅延回路からの複数のアナログ信号を、撮像素子の１画素に対応する信号区間内の任意のタイミングにてサンプルホールドすることによって、ノイズ成分の影響が小さいタイミングで複数のアナログ信号をサンプルホールドすることが可能となるので、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができるという効果が得られる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による信号処理回路の概略構成を示している。撮像素子から出力されたアナログ信号はフィードスルークランプ回路１に入力される。このアナログ信号はリセット部、フィードスルー部、およびデータ部からなり、フィードスルー部がフィードスルークランプ回路１によって基準電位にクランプされる。
【００２１】
フィードスルークランプ回路１から出力されたアナログ信号は遅延回路２に入力される。遅延回路２は、各々、遅延量の異なる複数の遅延ブロック２０で構成されている。各遅延ブロック２０に対して、フィードスルークランプ回路１から同一のアナログ信号が入力される。フィードスルークランプ回路１および遅延回路２からのアナログ信号はサンプルホールド回路３に入力される。サンプルホールド回路３は、複数の遅延ブロック２０の出力に接続された複数のスイッチ３０と、複数のスイッチ３０の出力端子に共通して接続されたホールド容量３１とで構成されている。
【００２２】
複数の遅延ブロック２０からのアナログ信号は複数のスイッチ３０に入力される。各スイッチ３０に対して、タイミングジェネレータ４からサンプルホールドパルスが供給され、各サンプルホールドパルスにより、各遅延ブロック２０の遅延時間に対応した時間ずつずれたタイミングで各スイッチ３０がオン・オフする。このスイッチ３０の動作によって、複数のアナログ信号のそれぞれが、撮像素子の１画素に対応する信号区間内でサンプリングされる。各スイッチ３０によってサンプリングされたアナログ信号はホールド容量３１に入力され、単一出力のアナログ信号となる。これによって、後述するように、波形が劣化したアナログ信号に重畳したノイズが抑圧される。単一出力化されたアナログ信号はＡ／Ｄ変換器５によってデジタル信号に変換される。
【００２３】
図２は、Ａ／Ｄ変換器を除く信号処理回路の詳細構成を示している。また、図３は信号処理回路の動作タイミングを示している。以下、図２および図３を参照しながら、信号処理回路の動作を説明する。
【００２４】
撮像素子からのアナログ信号Ｖｉｎ（ＣＣＤ出力）は、コンデンサＣ１、スイッチＳＷ１から構成されるフィードスルークランプ回路１へ増幅回路１００を介して入力される。図３に示されるように、アナログ信号Ｖｉｎは、リセット部、フィードスルー部、およびデータ部から構成され、フィードスルークランプ回路１は、図３（ｉ）に示すパルスＴ１によりスイッチＳＷ１をオンにし、アナログ信号のフィードスルー部を基準電位Ｖｃにクランプするように動作する。
【００２５】
フィードスルー部を基準電位Ｖｃにクランプされたアナログ信号は、増幅回路１０１を介してスイッチ３０たるスイッチＳＷ２の入力端子および遅延ブロック２０たる遅延ブロックＤＬ１，ＤＬ２，ＤＬ３の入力端子へ入力される。各遅延ブロックには異なる遅延量が設定されており、各遅延ブロックの出力端子からは遅延量の異なるアナログ信号が出力される。遅延量の異なるアナログ信号は、それぞれスイッチＳＷ３，ＳＷ４，ＳＷ５に入力される。増幅回路１０１および遅延ブロックＤＬ１，ＤＬ２，ＤＬ３からのアナログ信号が入力されたスイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、タイミングジェネレータ４から出力されるサンプルホールドパルスＳ１，Ｓ２，Ｓ３，Ｓ４により、アナログ信号をサンプリングおよびホールドする制御を行う。
【００２６】
タイミングジェネレータ４から出力されるサンプルホールドパルスは、図３に示されるように、所定の時間ずつずらしたパルスとなっている。アナログ信号のデータ部をサンプルホールドするためのパルスは、図３（ｅ）のサンプルホールドパルスＳＨ５、図３（ｆ）のサンプルホールドパルスＳＨ６、図３（ｇ）のサンプルホールドパルスＳＨ７、図３（ｈ）のサンプルホールドパルスＳＨ８である。
【００２７】
サンプルホールドパルスＳＨ６は、遅延ブロックＤＬ１の遅延量ｄｔに対応した時間Ｔ／ＮだけサンプルホールドパルスＳＨ５よりも遅れている。サンプルホールドパルスＳＨ７は、遅延ブロックＤＬ２の遅延量２ｄｔに対応した時間２Ｔ／ＮだけサンプルホールドパルスＳＨ５よりも遅れている。サンプルホールドパルスＳＨ８は、遅延ブロックＤＬ３の遅延量３ｄｔに対応した時間３Ｔ／ＮだけサンプルホールドパルスＳＨ５よりも遅れている。図３において、ｄｔとＴ／Ｎはほぼ等しい時間であるが、ｄｔ≠Ｔ／Ｎであることが望ましい。
【００２８】
これらのサンプルホールドパルスがそれぞれ図２のサンプルホールドパルスＳ１，Ｓ２，Ｓ３，Ｓ４としてスイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５に与えられる。各スイッチは、各サンプルホールドパルスがオンのタイミングではオンとなり、各サンプルホールドパルスがオフのタイミングではオフとなる。
【００２９】
ここで、撮像素子からのアナログ信号ＶｉｎのデータレベルＶｓは、以下の（１）式で表される。ただし、Ｖｄはデータ部の電圧レベル（図３に示されるＶｄ１，Ｖｄ２，Ｖｄ３，Ｖｄ４）である。
Ｖｓ＝Ｖｄ−Ｖｃ  ・・・（１）
【００３０】
フィードスルークランプ回路１によりフィードスルー部が基準電位Ｖｃでクランプされているため、アナログ信号ＶｉｎのデータレベルＶｓを抽出するには、データ部をサンプルホールドし、そのデータ部のホールド出力値から基準電位Ｖｃを減算すればよい。
【００３１】
続いて、図３に示される所定の時間ずつずらしたサンプルホールドパルスＳＨ５，ＳＨ６，ＳＨ７，ＳＨ８により、アナログ信号のデータ部が順にスイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５でサンプリングされる。各アナログ信号について見ると、サンプリングのタイミングは、撮像素子の１画素に対応する信号区間内に収まっている。サンプリングされた各アナログ信号は、ホールドコンデンサ３１へ順次印加される。
【００３２】
図３に示されるように、ホールドコンデンサ３１の保持電圧ＶＨＯＬＤとして、オンとなっているスイッチを通したアナログ信号の電圧が保持され、全てのスイッチがオフの場合は、スイッチがオフする直前のアナログ信号の電圧が出力される。図３（ａ）のサンプルホールドパルスＳＨ５をスイッチＳＷ２に与え、図３（ｆ）のサンプルホールドパルスＳＨ６をスイッチＳＷ３に与え、図３（ｇ）のサンプルホールドパルスＳＨ７をスイッチＳＷ４に与え、図３（ｈ）のサンプルホールドパルスＳＨ８をスイッチＳＷ５に与えれば、ホールドコンデンサ３１のホールド電圧の波形は、ＶＨＯＬＤに示すようにアナログ信号のデータ部がほぼ平坦な波形となる。この平坦化したアナログ信号のデータ部を複数回Ａ／Ｄ変換して平均化処理すれば、ノイズ成分が平均化されることになる。このため、Ｓ／Ｎの平均値は、波形が劣化した状態と比較して改善されることになる。
【００３３】
遅延ブロックＤＬ１，ＤＬ２，ＤＬ３の遅延量をそれぞれｄｔ，２ｄｔ，３ｄｔとし、スイッチＳＷ２のサンプルホールドタイミングに対する各スイッチＳＷ３，ＳＷ４，ＳＷ５のサンプルホールドタイミングの遅延量を、各スイッチが接続されている遅延ブロックＤＬ１〜ＤＬ３の遅延量とほぼ等しいタイミングとした場合、各スイッチのサンプルホールドタイミングは、図３に示すようにデータ部が最大値（Ｖｄ１，Ｖｄ２，Ｖｄ３，Ｖｄ４）をとるタイミングにほぼ一致する。このため、ホールドコンデンサ３１のデータ部の出力を図３（ｊ）のパルスＴ２のタイミングでＡ／Ｄ変換すると、Ａ／Ｄ変換後のサンプリングデータ値はそれぞれ以下の（２）式〜（５）式となる。ここで、Δａ，Δｂ，Δｃ，Δｄは各サンプルホールドタイミングで発生しているランダムノイズ成分である。
ＶＡ１＝Ｖｄ１＋Δａ  ・・・（２）
ＶＡ２＝Ｖｄ１＋Δｂ  ・・・（３）
ＶＡ３＝Ｖｄ１＋Δｃ  ・・・（４）
ＶＡ４＝Ｖｄ１＋Δｄ  ・・・（５）
【００３４】
Ｖｄ≒Ｖｄ１≒Ｖｄ２≒Ｖｄ３≒Ｖｄ４となるので、これらの信号を加算した結果は以下の（６）式で表される。
Ｖｓｕｍ＝ＶＡ１＋ＶＡ２＋ＶＡ３＋ＶＡ４
＝（Ｖｄ１＋Δａ）＋（Ｖｄ２+Δｂ）＋（Ｖｄ３＋Δｃ）＋（Ｖｄ４＋Δｄ）
≒４Ｖｄ+（Δａ＋Δｂ＋Δｃ＋Δｄ）  ・・・（６）
【００３５】
この加算結果から、データ値（Ｓ）とノイズ（Ｎ）の比であるＳ／Ｎを計算すると、以下の（７）式となり、ノイズ成分が平均化されることになるため、Ｓ／Ｎの平均値は４／√４倍すなわち２倍改善されることとなる。
Ｓ／Ｎ≒４Ｖｄ／（Δａ＋Δｂ＋Δｃ＋Δｄ）  ・・・（７）
【００３６】
上述したように、本実施形態によれば、遅延回路２からの複数のアナログ信号を、撮像素子の１画素に対応する信号区間内の任意のタイミングにてサンプルホールドすることによって、ノイズ成分の影響が小さいタイミングで複数のアナログ信号をサンプルホールドすることが可能となる。したがって、アナログ信号自体の信号波形の劣化、あるいは回路や配線等による高周波成分の遮断特性による信号波形の劣化が生じた場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図４は、本実施形態による信号処理回路の概略構成を示している。本実施形態では、フィードスルークランプ回路１および遅延回路２からのアナログ信号は複数のサンプルホールド回路３によってサンプルホールドされ、加算回路６へ出力される。加算回路６は、複数のサンプルホールド回路３から出力された複数のアナログ信号を加算することによって単一出力化し、図示せぬＡ／Ｄ変換器へ出力する。これによって、後述するように、波形が劣化したアナログ信号に重畳したノイズが抑圧される。
【００３８】
図５は、Ａ／Ｄ変換器を除く信号処理回路の詳細構成を示している。また、図６は信号処理回路の動作タイミングを示している。以下、図５および図６を参照しながら、信号処理回路の動作を説明する。
【００３９】
撮像素子からのアナログ信号Ｖｉｎ（ＣＣＤ出力）は、コンデンサＣ１、スイッチＳＷ１から構成されるフィードスルークランプ回路１へ増幅回路１００を介して入力される。フィードスルークランプ回路１は、第１の実施形態と同様にアナログ信号のフィードスルー部を基準電位Ｖｃにクランプするように動作する。
【００４０】
フィードスルー部を基準電位Ｖｃにクランプされたアナログ信号は、増幅回路１０１を介してサンプルホールド回路３たるサンプルホールド回路１０２のスイッチＳＷ２の入力端子および遅延ブロック２０たる遅延ブロックＤＬ１，ＤＬ２，ＤＬ３の入力端子へ入力される。第１の実施形態と同様に各遅延ブロックには異なる遅延量が設定されており、各遅延ブロックの出力端子からは遅延量の異なるアナログ信号が出力される。遅延量の異なるアナログ信号は、それぞれサンプルホールド回路３たるサンプルホールド回路 １０３，１０４，１０５のスイッチＳＷ３，ＳＷ４，ＳＷ５の入力端子に入力される。
【００４１】
本実施形態における各サンプルホールド回路は、スイッチ（ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５）、コンデンサ（Ｃ２，Ｃ３，Ｃ４，Ｃ５）、バッファ増幅回路（Ａ１，Ａ２，Ａ３，Ａ４）から構成され、タイミングジェネレータ４から出力されるサンプルホールドパルス（Ｓ１，Ｓ２，Ｓ３，Ｓ４）により、アナログ信号をサンプリングおよびホールドする制御を行う。
【００４２】
タイミングジェネレータ４から出力されるサンプルホールドパルスは、図６に示されるように、所定の時間ずつずらしたパルスとなっている。アナログ信号のデータ部をサンプルホールドするためのパルスは、図６（ｅ）のサンプルホールドパルスＳＨ５、図６（ｆ）のサンプルホールドパルスＳＨ６、図６（ｇ）のサンプルホールドパルスＳＨ７、図６（ｈ）のサンプルホールドパルスＳＨ８である。
【００４３】
サンプルホールドパルスＳＨ６は、遅延ブロックＤＬ１の遅延量ｄｔに対応した時間Ｔ／ＮだけサンプルホールドパルスＳＨ５よりも遅れている。サンプルホールドパルスＳＨ７は、遅延ブロックＤＬ２の遅延量２ｄｔに対応した時間２Ｔ／ＮだけサンプルホールドパルスＳＨ５よりも遅れている。サンプルホールドパルスＳＨ８は、遅延ブロックＤＬ３の遅延量３ｄｔに対応した時間３Ｔ／ＮだけサンプルホールドパルスＳＨ５よりも遅れている。図６において、ｄｔとＴ／Ｎはほぼ等しい時間であるが、ｄｔ≠Ｔ／Ｎであることが望ましい。
【００４４】
これらのサンプルホールドパルスがそれぞれ図５のサンプルホールドパルスＳ１，Ｓ２，Ｓ３，Ｓ４としてスイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５に与えられる。各スイッチは、各サンプルホールドパルスがオンのタイミングではオンとなり、各サンプルホールドパルスがオフのタイミングではオフとなる。
【００４５】
ここで、撮像素子からのアナログ信号ＶｉｎのデータレベルＶｓは、以下の（８）式で表される。ただし、Ｖｄはデータ部の電圧レベル（図６に示されるＶｄ１，Ｖｄ２，Ｖｄ３，Ｖｄ４）である。
Ｖｓ＝Ｖｄ−Ｖｃ  ・・・（８）
【００４６】
フィードスルークランプ回路１によりフィードスルー部が基準電位Ｖｃでクランプされているため、アナログ信号ＶｉｎのデータレベルＶｓを抽出するには、データ部をサンプルホールドし、そのデータ部のホールド出力値から基準電位Ｖｃを減算すればよい。
【００４７】
続いて、図６に示される所定の時間ずつずらしたサンプルホールドパルスＳＨ５，ＳＨ６，ＳＨ７，ＳＨ８により、アナログ信号のデータ部が順にサンプルホールドされる。各アナログ信号について見ると、サンプルホールドのタイミングは、撮像素子の１画素に対応する信号区間内に収まっている。
【００４８】
サンプルホールドされた各アナログ信号は、バッファ回路Ａ１からアナログ信号ＶＡ１として出力され、バッファ回路Ａ２からアナログ信号ＶＡ２として出力され、バッファ回路Ａ３からアナログ信号ＶＡ３として出力され、バッファ回路Ａ４からアナログ信号ＶＡ４として出力される。各バッファ回路から出力された各アナログ信号は、それぞれ加算部６たる加算回路１０６の入力抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５へ入力される。加算回路１０６の出力Ｖｓｕｍは、以下の（９）式で表される。
Ｖｓｕｍ＝ＶＡ１×（Ｒ１／Ｒ２）＋ＶＡ２×（Ｒ１／Ｒ３）＋ＶＡ３×（Ｒ１／Ｒ４）＋ＶＡ４×（Ｒ１／Ｒ５）  ・・・（９）
【００４９】
サンプルホールド回路１０２，１０３，１０４，１０５でのサンプルホールドタイミングを少しずつずらしているため、各サンプルホールド回路のサンプルホールドタイミングを、図６に示すようにデータ部が最大値（Ｖｄ１，Ｖｄ２，Ｖｄ３，Ｖｄ４）をとるタイミングにほぼ一致させることが可能である。各サンプルホールド回路によりサンプルホールドされる信号は、以下の（１０）式〜（１３）式のように、データ値とノイズ成分Δａ，Δｂ，Δｃ，Δｄから成り立つこととなる。ここで、Δａ，Δｂ，Δｃ，Δｄは各サンプルホールドタイミングに発生しているランダムノイズ成分である。
ＶＡ１＝Ｖｄ１＋Δａ  ・・・（１０）
ＶＡ２＝Ｖｄ１＋Δｂ  ・・・（１１）
ＶＡ３＝Ｖｄ１＋Δｃ  ・・・（１２）
ＶＡ４＝Ｖｄ１＋Δｄ  ・・・（１３）
【００５０】
また、Ｖｄ≒Ｖｄ１≒Ｖｄ２≒Ｖｄ３≒Ｖｄ４とし、加算回路１０６の抵抗値について、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５とすれば、これらの信号を加算回路１０６が加算した結果は以下の（１４）式で表される。
Ｖｓｕｍ＝ＶＡ１＋ＶＡ２＋ＶＡ３＋ＶＡ４
＝（Ｖｄ１＋Δａ）＋（Ｖｄ２+Δｂ）＋（Ｖｄ３＋Δｃ）＋（Ｖｄ４＋Δｄ）
≒４Ｖｄ+（Δａ＋Δｂ＋Δｃ＋Δｄ）  ・・・（１４）
このＶｓｕｍは、図６（ｊ）のＴ２に示すタイミングにてサンプルホールド回路１０７に保持され、出力される。
【００５１】
この加算結果から、データ値（Ｓ）とノイズ（Ｎ）の比であるＳ／Ｎを計算すると、以下の（１５）式となり、ノイズ成分が平均化されることになるため、Ｓ／Ｎの平均値は４／√４倍すなわち２倍改善されることとなる。したがって、本実施形態によれば、第１の実施形態と同様に、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。
Ｓ／Ｎ＝４Ｖｄ／（Δａ＋Δｂ＋Δｃ＋Δｄ）  ・・・（１５）
【００５２】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図７は、本実施形態による信号処理回路の詳細構成を示している。本実施形態では、第２の実施形態の構成に対して、並列に接続したサンプルホールド回路１０２〜１０５の数（本実施形態では４つ）に対応してアナログ信号を除算する（１／４倍する）除算回路１１５が加算回路１０６の後段に設けられている。
【００５３】
前述した第２の実施形態による信号処理回路では、（１４）式に示したように、アナログ信号のデータレベルＶｄの４倍のレベルを有する信号が加算回路１０６の後段の回路（サンプルホールド回路１０７およびＡ／Ｄ変換器）へ入力される。このため、サンプルホールド回路１０７およびＡ／Ｄ変換器の最大入力電圧範囲を超えるレベルを有する信号がサンプルホールド回路１０７およびＡ／Ｄ変換器へ入力される恐れが生じる。並列に接続するサンプルホールド回路の数が多くなればなるほど、加算回路１０６の出力レベルが後段の回路の最大入力電圧範囲を超える可能性が高まる。
【００５４】
これに対して、本実施形態による信号処理回路では、入力信号のレベルを１／４倍にする除算回路１１５が加算回路１０６の後段に設けられているので、以下の（１６）式に示すように、加算回路１０６の出力Ｖｓｕｍのレベルをサンプルホールド回路１０７およびＡ／Ｄ変換器の最大入力電圧範囲を超えないように設定することが可能となる。
Ｖｓｕｍ≒４Ｖｄ＋（Δａ＋Δｂ＋Δｃ＋Δｄ）＝Ｖｄ＋（Δａ＋Δｂ＋Δｃ＋Δｄ）／４  ・・・（１６）式
【００５５】
図７では除算回路１１５が加算回路１０６の後段に設けられているが、加算回路１０６の前段（点Ｐ１，Ｐ２，Ｐ３，Ｐ４の位置）に除算回路を設けても同様の効果が得られる。また、加算回路１０６内の抵抗値を以下の（１７）式のように設定することにより、除算回路１１５の効果を持たせることも可能である。
Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝４×Ｒ１  ・・・（１７）
【００５６】
本実施形態によれば、第１の実施形態と同様に、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。図８は、本実施形態による信号処理回路の概略構成を示している。本実施形態の遅延回路２では、複数の遅延ブロック２０が直列に接続されており、各遅延ブロック２０の接続点がサンプルホールド回路３のスイッチ３０の入力端子に接続されている。
【００５８】
図９は、本実施形態による信号処理回路の詳細構成を示している。遅延ブロック２０たる遅延ブロックＤＬ１，ＤＬ２，ＤＬ３は直列に接続されている。増幅回路１０１から出力されたアナログ信号は、スイッチ３０たるスイッチＳＷ２および遅延ブロックＤＬ１に入力される。遅延ブロックＤＬ１から出力されたアナログ信号は遅延ブロックＤＬ２およびスイッチＳＷ３に入力され、遅延ブロックＤＬ２から出力されたアナログ信号は遅延ブロックＤＬ３およびスイッチＳＷ４に入力され、遅延ブロックＤＬ３から出力されたアナログ信号はスイッチＳＷ５に入力される。
【００５９】
このように各遅延ブロックを直列に接続した場合、各遅延ブロックの遅延量に同一の遅延量を設定すればよい。各遅延ブロックの出力端子からは、第１の実施形態と同様に遅延量の異なるアナログ信号が出力されるため、本実施形態によれば、第１の実施形態と同様に、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。
【００６０】
（第５の実施形態）
次に、本発明の第５の実施形態を説明する。図１０は、本実施形態による信号処理回路を備えたデジタルカメラの構成を示している。このデジタルカメラは、レンズを含む撮像光学系１１０、ＣＣＤ１１１（撮像素子）、第１の実施形態と同様の信号処理回路１１２を有している。図１０では信号処理回路１１２の構成として第１の実施形態と同様の構成を採用しているが、当然、第２〜第４の実施形態で示した信号処理回路の構成を採用してもよい。このように構成されたデジタルカメラによれば、第１の実施形態と同様に、撮像素子からのアナログ信号の波形が劣化した場合でも、アナログ信号に重畳するノイズを効果的に抑圧することができる。したがって、Ｓ／Ｎ特性が良好な画像を撮影することができる。
【００６１】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態による信号処理回路の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態による信号処理回路の詳細構成を示すブロック図である。
【図３】本発明の第１の実施形態による信号処理回路の動作タイミングを示すタイミング図である。
【図４】本発明の第２の実施形態による信号処理回路の概略構成を示すブロック図である。
【図５】本発明の第２の実施形態による信号処理回路の詳細構成を示すブロック図である。
【図６】本発明の第２の実施形態による信号処理回路の動作タイミングを示すタイミング図である。
【図７】本発明の第３の実施形態による信号処理回路の詳細構成を示すブロック図である。
【図８】本発明の第４の実施形態による信号処理回路の概略構成を示すブロック図である。
【図９】本発明の第４の実施形態による信号処理回路の詳細構成を示すブロック図である。
【図１０】本発明の第５の実施形態による信号処理回路を備えたデジタルカメラの構成を示すブロック図である。
【図１１】従来の信号処理回路の構成を示すブロック図である。
【図１２】従来のＣＣＤ出力回路の構成を示す構成図である。
【図１３】従来の信号処理回路の動作タイミングを示すタイミング図である。
【図１４】従来の信号処理回路の問題点を説明するためのタイミング図である。
【符号の説明】
【００６３】
１・・・フィードスルークランプ回路、２・・・遅延回路、３，１０２，１０３，１０４，１０５，１０７・・・サンプルホールド回路、４・・・タイミングジェネレータ、６，１０６・・・加算回路、５・・・Ａ／Ｄ変換器、２０・・・遅延ブロック、３０・・・スイッチ、３１・・・ホールド容量、１００，１０１・・・増幅回路、１１０・・・撮像光学系、１１１・・・ＣＣＤ、１１２・・・信号処理回路、１１５・・・除算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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