(57)【要約】【課題】LSI チップ内に互いに独立した電源を使用する複数の領域が混在する場合、両領域で発生する信号の相対的な遅延差を補償し、信号のタイミングマージンを余計に確保する必要をなくし、チップの面積や消費電力の増大を抑制する。【解決手段】同一チップ内に互いに独立した電源を使用する複数の領域11,12 が混在するLSI において、複数の領域で発生する信号の相対的な遅延差をチップ内に保持されている設定情報に応じて補償し、複数の領域相互で信号のタイミングを調整する手段13,14 を具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
同一チップ内に互いに独立した電源を使用する複数の領域が混在する半導体集積回路であって、前記複数の領域で発生する信号の相対的な遅延差をチップ内に保持されている設定情報に応じて補償し、複数の領域相互で信号のタイミングを調整するタイミング調整手段を具備することを特徴とする半導体集積回路。
【請求項２】
前記複数の領域のうちの一部の領域は、電源電圧が切り替えられるＶＩＤ対応領域であり、残りの領域は電源電圧が切り替えられないＶＩＤ非対応領域であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記タイミング調整手段は、前記ＶＩＤ対応領域のＶＩＤを設定するための情報に基づいて信号の遅延量を調整する遅延調整回路を有することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記ＶＩＤ対応領域からＶＩＤ非対応領域への信号供給経路、および／または、前記ＶＩＤ非対応領域からＶＩＤ対応領域への信号供給経路に前記遅延調整回路が配置されることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記複数の領域は、共通のクロック発生源からそれぞれ異なるクロックツリー回路を介してクロック信号が供給され、前記クロックツリー回路の少なくとも１つの入力側に前記遅延調整回路が配置されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（LSI ）に係り、特にＶＩＤ（Ｖｏｌｔａｇｅ  ＩＤ）適用領域とＶＩＤ非適用領域とが同一チップ内に混在するLSI において両領域で生じる相対的な性能差を補償するシステムに関するもので、LSI 全般に使用されるものである。
【背景技術】
【０００２】
最近のLSI チップにおいては、同一チップ内に互いに独立した電源を仕様する複数の領域が混在するものがある。例えば、電源電圧ＶＤＤ１が供給されるＣＰＵなどのコア回路部（ｃｏｒｅ部）と、電源電圧ＶＤＤ２が供給される入出力回路部（ＩＯ部）とが混在するチップがある。そして、プロセスのばらつきに起因したチップ毎の性能／消費電力のばらつきを補償し、決められた仕様を満たすように、チップ毎の使用電圧を調整することで、性能／消費電力によって決まる歩留り（収率）を向上させる技術（Ｖｏｌｔａｇｅ  ＩＤ；ＶＩＤ）を採用したチップがある。このようなチップでは、コア回路部のＶＤＤ１を切り替えることで、チップの性能／消費電力の向上を図るようにしたものがある。
【０００３】
このようにＶＩＤが適用されるＶＩＤ対応領域（ｃｏｒｅ部）とＶＩＤが適用されないＶＩＤ非対応領域（ＩＯ部）とが同一チップ内に混在する場合、両領域で信号の相対的な遅延差が生じる。
【０００４】
したがって、例えば両領域相互で信号の授受を行う際に、信号のタイミング関係の仕様（setup/hold等）を満たすために信号のタイミングマージンを余計に確保する必要があるが、これに伴い、チップの面積や消費電力が増大するという問題がある。
【０００５】
なお、特許文献１には、電源電圧が異なる２つのブロックでゲート遅延を揃えるために、プログラマブル遅延回路を設け、テスト結果に基づいてトリミングする技術が開示されている。
【特許文献１】特開２００６−２８７１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した従来の問題点を解決すべくなされたもので、同一チップ内に互いに独立した電源を使用する複数の領域が混在する場合、両領域で発生する信号の相対的な遅延差を補償でき、信号のタイミングマージンを余計に確保する必要がなくなり、チップの面積や消費電力の増大を抑制することが可能になる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路は、同一チップ内に互いに独立した電源を使用する複数の領域が混在する半導体集積回路であって、前記複数の領域で発生する信号の相対的な遅延差をチップ内に保持されている設定情報に応じて補償し、複数の領域相互で信号のタイミングを調整するタイミング調整手段を具備することを特徴とする。
【発明の効果】
【０００８】
本発明の半導体集積回路によれば、同一チップ内に互いに独立した電源を使用する複数の領域が混在する場合、複数の領域で発生する信号の相対的な遅延差を補償でき、信号のタイミングマージンを余計に確保する必要がなくなり、チップの面積や消費電力の増大を抑制することが可能になる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るLSI の構成の一例を外部電源とともに示している。このLSI は、同一チップ内に互いに独立した電源、例えば相異なる電源電圧を使用する複数の領域が混在する場合の一例として、チップの性能／消費電力の向上を図るためにＶＩＤが適用されるＶＩＤ対応領域11とＶＩＤが適用されないＶＩＤ非対応領域12とが混在する場合を示している。ここで、ＶＩＤ対応領域11は、例えばＣＰＵなどのコア回路部（ｃｏｒｅ部）であり、ＶＩＤ非対応領域12は入出力回路部（ＩＯ部）である。
【００１１】
ＶＩＤ対応領域11は、外部電源21から電源電圧ＶＤＤ１および接地電位ＶＳＳ１が供給される。この場合、ＶＩＤ対応領域11は、チップに対して要求される性能を得るために電源電圧ＶＤＤが切り替えられる。この外部電源21は、例えば電圧レギュレータモジュール（ＶＲＭ１）が用いられており、予め設定される複数の電圧値の中からＶＤＤ１を選択的に出力可能である。
【００１２】
また、ＶＩＤ非対応領域12は、外部電源22から電源電圧ＶＤＤ２および接地電位ＶＳＳ２が供給される。この外部電源22は、例えば電圧レギュレータモジュール（ＶＲＭ２）が用いられており、予め設定される固定の電圧値ＶＤＤ２を出力可能である。
【００１３】
なお、ＶＩＤ対応領域11とＶＩＤ非対応領域12とは、相互間で信号の授受が行われて両領域が同期動作を行う場合を想定しているが、相互間で信号の授受が行われない（両領域が非同期動作を行う）場合であってもよい。
【００１４】
ＶＩＤ対応領域11の近傍には、チップ性能として要求される各段階を設定するためのＩＤ情報（ＶＩＤ設定情報）を格納保持するための手段として、例えばフューズブロック（Ｆｕｓｅ）13が配設されている。このフューズブロック13のＩＤ情報は、LSI チップの最終的な使用段階（フィールド段階）までにプログラムされている。
【００１５】
上記構成において、ＶＤＤ１を例えば５段階で切り替える５ステップＶＩＤ方式を採用した場合、図２（ａ）に示すように、ＶＩＤ非対応領域ではＶＤＤが一定であるが、ＶＩＤ対応領域ではＶＤＤが５段階で低下するように切り替えられる。
【００１６】
さらに、本発明では、ＶＩＤ非対応領域とＶＩＤ対応領域とで生じる信号の相対的な遅延差を補償するように、例えば両領域の境界領域上（あるいはＶＩＤ対応領域内またはＶＩＤ非対応領域内でもよい）に遅延調整回路14が配設されている。この場合、両領域で生じる信号の相対的な遅延差は、両領域の電源電圧差に依存するので、この電源電圧差を示す情報に基づいて遅延調整回路14を制御する。なお、両領域の電源電圧差は、直接に実測して検出してもよいが、例えばパフォーマンスモニターなどにより間接的に検出してもよい。
【００１７】
本例では、ＶＩＤ設定情報に基づいてＶＩＤ対応領域またはＶＩＤ非対応領域のいずれか一方の信号遅延量（遅延調整回路14を含めたパスの信号遅延量）を調整して信号の遅延差を補償し、例えば図２（ｂ）に示すように両領域で信号の相対的な遅延差が発生しないようにしている。
【００１８】
なお、上記した信号遅延量の調整方法は、ＶＩＤ非対応領域をＶＩＤ対応領域と同等の速度にする場合以外にも、ＶＩＤ対応領域をＶＩＤ非対応領域と同等の速度にする場合や、ＶＩＤ非対応領域およびＶＩＤ対応領域の速度を変えて両者の速度を一致させる場合もある。
【００１９】
図３（ａ）あるいは図３（ｂ）は、図１中に示した遅延(delay) 調整回路14の配置の一例を示す。ここでは、LSI 内のクロック発生源、例えば位相同期ループ発振回路（ＰＬＬ）30から第１のクロックツリー回路(Clock tree)31／第２のクロックツリー回路(Clock tree)32をそれぞれ介してＶＩＤ対応領域（ＶＤＤ１領域）11／ＶＩＤ非対応領域（ＶＤＤ２領域）12に同期動作用のクロック信号を供給する場合を想定する。この場合、第１のクロックツリー回路31の入力側あるいは第２のクロックツリー回路32の入力側に配置する。
【００２０】
また、ＶＩＤ対応領域とＶＩＤ非対応領域との相互間で信号の授受が行われて両領域が同期動作を行う場合には、図４（ａ）に示すように、ＶＩＤ対応領域（ＶＤＤ１領域）11からＶＩＤ非対応領域（ＶＤＤ２領域）12への信号供給経路、および／または、図４（ｂ）に示すように、ＶＩＤ非対応領域（ＶＤＤ２領域）12からＶＩＤ対応領域（ＶＤＤ１領域）11への信号供給経路に遅延調整回路14を配置してもよい。
【００２１】
図５は、図１中などに示した遅延調整回路14の一実施例を示す回路図である。この遅延調整回路14は、入力信号を互いに異なる遅延時間を有する複数の遅延経路510 〜515に入力し、それぞれの遅延出力の中から択一的に選択して出力するように、ＶＩＤ設定情報に基づいてマルチプレクサ回路（ＭＵＸ）52を制御する。これにより、入力信号に対する遅延量を調整するものである。なお、複数の遅延経路510 〜515 は、例えば遅延ゲート50の使用の有無、遅延ゲート50の直列接続段数を異ならせることにより実現可能である。
【００２２】
図６は、図１中などに示した遅延調整回路14の他の実施例を示す回路図である。この遅延調整回路14は、電源電位ＶＤＤノードと接地電位ＶＳＳノードとの間にP 型とN 型のMOSFET（電界効果トランジスタ）が直列接続されてなるＣＭＯＳインバータ回路60を信号経路に挿入している。そして、PMOSFET61 のバックゲート電位を供給するための第１のバイアス調整回路63の出力バイアス（Ｖｂｓ１）をＶＩＤ設定情報に基づいて制御し、NMOSFET62 のバックゲート電位を供給するための第２のバイアス調整回路64の出力バイアス（Ｖｂｓ２）をＶＩＤ設定情報に基づいて制御する。このようにMOSFETの特性を調整することにより、入力信号に対する遅延量を調整するものである。
【００２３】
上記構成のLSI によれば、ＶＩＤ対応領域／ＶＩＤ非対応領域の両領域で生じる信号の相対的な遅延差を補償するために、ＶＩＤ設定情報に基づいてＶＩＤ対応領域またはＶＩＤ非対応領域のいずれか一方の信号遅延量を調整するものである。これにより、両領域相互での信号のタイミング関係の仕様（setup/hold等）を満たすために信号のタイミングマージンを余計に確保する必要がなくなり、チップの面積や消費電力の増大を招かなくて済む。したがって、低電力仕様のモバイル機器用LSI などに好適である。
【００２４】
なお、本発明は、同一チップ内に互いに独立した電源を使用する複数の領域が混在し、各領域が互いに独立に制御され、互いに独立に変動を発生するLSI に適用可能である。
【００２５】
例えば、動的に変化するLSI チップへの要求性能に対して、クロック周波数・ＶＤＤを必要最小限の値に動的に設定することによって消費電力の削減を行う（ＦＶ制御などと称される）LSI に適用可能である。このLSI において、ＦＶ制御を適用するＦＶ制御適用領域と非適用領域とが混在する場合、両領域の相対的な信号遅延差が発生するので、前述したＶＩＤの適用と同様に、ＶＤＤの値に応じて遅延調整回路の設定を動的に変化させることが可能である。そして、ＦＶ制御適用領域のＶＤＤに応じて信号遅延量を調整することにより、信号のタイミングマージンを余計に確保する必要がなくなり、チップの面積や消費電力の増大を抑制することが可能になる。この際、ＶＤＤの直接的な測定結果あるいはＦＶ制御を司る回路部からの情報に基づいて信号遅延量の調整量を決定することができる。
【００２６】
また、LSI チップの消費電流（負荷電流）の値に応じてＶＤＤの設定値を変える電源（Ｄｒｏｏｐ制御付き電源）を使用するLSI に適用することも可能である。このLSI において、負荷の大／小に対応してＶＤＤを低く／高くすることにより、負荷が変動した際の電圧の変動量（ノイズ）を低減することが可能である。この際、前述したＶＩＤ／ＦＶ制御の適用と同様に、複数の電源が混在する場合には、ＶＤＤに応じて信号の遅延量を調整し、各電源領域間の信号の遅延差を補償することにより、信号のタイミングマージンを余計に確保する必要がなくなる。この際、ＶＤＤの直接的な測定結果あるいはLSI チップの消費電流（負荷）をモニターする回路部からの情報に基づいて信号遅延量の調整量を決定することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係るLSI の構成の一例を外部電源とともに示すブロック図。
【図２】図１のLSI にＶＤＤ１を５段階で切り替える５ステップＶＩＤ方式を採用した場合においてＶＩＤ非対応領域とＶＩＤ対応領域とで生じる信号の相対的な遅延差を補償する様子を示す特性図。
【図３】図１中に示した遅延調整回路の配置箇所の一例を示すブロック図。
【図４】図１中に示した遅延調整回路の配置箇所の他の例を示すブロック図。
【図５】図１中に示した遅延調整回路の一実施例を示す回路図。
【図６】図１中に示した遅延調整回路の他の実施例を示す回路図。
【符号の説明】
【００２８】
11…ＶＩＤ対応領域、12…ＶＩＤ非対応領域、13…ＶＩＤ設定情報格納用のフューズブロック（Ｆｕｓｅ）、14…遅延調整回路、21 ,22, …外部電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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