(57)【要約】【課題】良好な界面特性を有する強誘電体積層構造、及びかかる強誘電体積層構造を用いた、優れた電気特性を有する電界効果トランジスタ又は強誘電体キャパシタを提供することにある。【解決手段】多結晶又は非晶質の基板上に、多結晶からなる第１の強誘電体膜３ａを形成した後、第１の強誘電体膜３ａの表面を平滑化処理し、平滑化処理された第１の強誘電体膜３ａ上に、第１の強誘電体膜３ａと同一の結晶構造を有する薄膜の第２の強誘電体膜３ｂを積層して、強誘電体積層構造を製造する。かかる強誘電体積層構造をゲート絶縁膜又は容量膜として、電界効果トランジスタ又は強誘電体キャパシタを形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
多結晶又は非晶質の基板上に、多結晶からなる第１の強誘電体膜を形成する工程（ａ）と、
前記第１の強誘電体膜の表面を平滑化処理する工程（ｂ）と、
前記平滑化処理された第１の強誘電体膜上に、該第１の強誘電体膜と同一の結晶構造を有する薄膜の第２の強誘電体膜を積層する工程（ｃ）と
を含む、強誘電体積層構造の製造方法。
【請求項２】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、結晶方位が揃っている、請求項１に記載の強誘電体積層構造の製造方法。
【請求項３】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、同一の構成元素からなる、請求項１に記載の強誘電体積層構造の製造方法。
【請求項４】
前記第２の強誘電体膜の膜厚は、１〜６０ｎｍの範囲にある、請求項１に記載の強誘電体積層構造の製造方法。
【請求項５】
前記第２の強誘電体膜は、前記平滑化処理された第１の強誘電体膜表面の結晶欠陥によるキャリア捕獲準位を低減する機能を有する、請求項１に記載の強誘電体積層構造の製造方法。
【請求項６】
前記工程（ｂ）において、平滑化処理後の前記第１の強誘電体膜の表面ラフネスは、ＲＭＳ値で１ｎｍ以下である、請求項１に記載の強誘電体積層構造の製造方法。
【請求項７】
前記基板は、該基板の表面に多結晶又は非晶質の膜が形成されたものを含む、請求項１に記載の強誘電体積層構造の製造方法。
【請求項８】
前記工程（ａ）は、前記基板上に非晶質の前記第１の強誘電体膜を形成した後、該第１の強誘電体膜を熱処理して結晶化する工程を含む、請求項１に記載の強誘電体積層構造の製造方法。
【請求項９】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、ペロブスカイト構造の強誘電体材料からなる、請求項１に記載の強誘電体積層構造の製造方法。
【請求項１０】
多結晶又は非晶質の基板上に形成された強誘電体積層構造であって、
前記強誘電体積層構造は、
多結晶からなる第１の強誘電体膜と、
前記第１の強誘電体膜上に積層された薄膜の第２の強誘電体膜と
からなり、
前記第１の強誘電体膜は、平滑化処理された表面を有し、
前記第２の強誘電体膜は、前記第１の強誘電体膜と同一の結晶構造を有する、強誘電体積層構造。
【請求項１１】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、結晶方位が揃っている、請求項１０に記載の強誘電体積層構造。
【請求項１２】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、同一の構成元素からなる、請求項１０に記載の強誘電体積層構造。
【請求項１３】
前記第２の強誘電体膜の膜厚は、１〜６０ｎｍの範囲にある、請求項１０に記載の強誘電体積層構造。
【請求項１４】
前記第２の強誘電体膜は、前記平滑化処理された第１の強誘電体膜表面の結晶欠陥によるキャリア捕獲準位を低減する機能を有する、請求項１０に記載の強誘電体積層構造。
【請求項１５】
基板上にゲート電極を形成する工程（ａ）と、
前記基板上に、前記ゲート電極を覆うように、多結晶からなる第１の強誘電体膜を形成する工程（ｂ）と、
前記第１の強誘電体膜の表面を平滑化処理する工程（ｃ）と、
前記平滑化処理された第１の強誘電体膜上に、該第１の強誘電体膜と同一の結晶構造を有する薄膜の第２の強誘電体膜を積層する工程（ｄ）と、
前記第２の強誘電体膜上に、半導体膜を形成する工程（ｅ）と、
前記半導体膜上に、ソース、ドレイン電極を形成する工程（ｆ）と
を含み、
前記第１の強誘電体膜及び前記第２の強誘電体膜からなる強誘電体積層構造が、トランジスタのゲート絶縁膜を構成している、電解効果トランジスタの製造方法。
【請求項１６】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、結晶方位が揃っている、請求項１５に記載の電界効果トランジスタの製造方法。
【請求項１７】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、同一の構成元素からなる、請求項１５に記載の電界効果トランジスタの製造方法。
【請求項１８】
前記第２の強誘電体膜の膜厚は、１〜６０ｎｍの範囲にある、請求項１５に記載の電界効果トランジスタの製造方法。
【請求項１９】
基板上に第１の導電膜を形成する工程（ａ）と、
前記第１の導電膜上に、多結晶からなる第１の強誘電体膜を形成する工程（ｂ）と、
前記第１の強誘電体膜の表面を平滑化処理する工程（ｃ）と、
前記平滑化処理された第１の強誘電体膜上に、該第１の強誘電体膜と同一の結晶構造を有する薄膜の第２の強誘電体膜を積層する工程（ｄ）と、
前記第２の強誘電体膜上に、第２の導電膜を形成する工程（ｅ）と
を含み、
前記第１の強誘電体膜及び前記第２の強誘電体膜からなる強誘電体積層構造が、キャパシタの容量膜を構成している、強誘電体キャパシタの製造方法。
【請求項２０】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、結晶方位が揃っている、請求項１９に記載の強誘電体キャパシタの製造方法。
【請求項２１】
前記第１の強誘電体膜及び前記第２の強誘電体膜は、同一の構成元素からなる、請求項１９に記載の強誘電体キャパシタの製造方法。
【請求項２２】
前記第２の強誘電体膜の膜厚は、１〜６０ｎｍの範囲にある、請求項１９に記載の強誘電体キャパシタの製造方法。
【請求項２３】
ゲート絶縁膜が強誘電体積層構造で構成された電界効果トランジスタであって、
前記強誘電体積層構造は、
多結晶からなる第１の強誘電体膜と、
前記第１の強誘電体膜上に積層された薄膜の第２の強誘電体膜と
からなり、
前記第１の強誘電体膜は、平滑化処理された表面を有し、
前記第２の強誘電体膜は、前記第１の強誘電体膜と同一の結晶構造を有し、
前記第２の強誘電体膜上に、半導体膜がさらに形成されており、
前記第２の強誘電体膜と前記半導体膜との界面が、トランジスタのチャネルを構成している、電界効果トランジスタ。
【請求項２４】
容量膜が強誘電体積層構造で構成された強誘電体キャパシタであって、
前記強誘電体積層構造は、
多結晶からなる第１の強誘電体膜と、
前記第１の強誘電体膜上に積層された薄膜の第２の強誘電体膜と
からなり、
前記第１の強誘電体膜は、平滑化処理された表面を有し、
前記第２の強誘電体膜は、前記第１の強誘電体膜と同一の結晶構造を有する、強誘電体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体積層構造及びその製造方法、並びに強誘電体積層構造をゲート絶縁膜又は容量膜に用いた電界効果トランジスタ又は強誘電体キャパシタ、及びそれらの製造方法に関する。
【背景技術】
【０００２】
強誘電体膜を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１状態を区別する。情報を読み出す際に、記憶されていた情報を破壊してしまうため、情報の再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例してキャパシタサイズを小さくすることは困難であり、大容量化には不適である。
【０００４】
一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。そのため、キャパシタ型に比べて飛躍的に微細化することが可能である。
【０００５】
従来、シリコン基板上にゲート絶縁膜となる強誘電体膜を形成し、シリコンをチャネルとするＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。しかしながら、キャパシタ型の強誘電体メモリは１０年程度のデータ保持が可能であるのに対して、従来のＭＦＳＦＥＴでは、数日程度でデータが消失してしまう。これは、良好なシリコン基板と強誘電体膜との界面が得られていないことが原因と考えられる。すなわち、シリコン基板上に強誘電体膜を形成するときに、強誘電体膜の形成温度が高いため、シリコン基板表面の酸化やシリコンへの元素拡散が容易に起こるためと考えられる。
【０００６】
この問題を解決する方法として、半導体層に酸化物半導体を用いたＭＦＳＦＥＴからなる強誘電体メモリが提案されている（非特許文献１、２を参照）。通常、強誘電体膜が酸化物で構成されていることを踏まえると、チャネルに酸化物半導体を用いた積層構造の場合は、シリコンをチャネルとして用いた積層構造と比較して、二酸化シリコンのような酸化層が形成されることはない。そのため、安定した界面状態を得ることが期待できる。
【０００７】
図２４は、チャネルに酸化物半導体を用いたＭＦＳＦＥＴの一般的な構成を示した断面図で、（ａ）は、ゲート電極１０２がチャネル（酸化物半導体膜）１０４の下方に形成されたバックゲート構造のＭＦＳＦＥＴ、（ｂ）は、ゲート電極１０２がチャネル１０４の上方に形成されたトップゲート構造のＭＦＳＦＥＴの構成をそれぞれ示す。ここで、１０１は基板、１０３は強誘電体膜、１０５、１０６はソース、ドレイン電極である。
【０００８】
なお、強誘電体膜１０３の成長温度は、通常６００℃〜８００℃の高い温度が必要であるのに対し（非特許文献３、４を参照）、酸化物半導体膜１０４の成長温度は、室温〜５００℃程度の低い温度でも可能であるため（非特許文献５、６を参照）、元素拡散等を抑止して安定な界面状態を得るためには、バックゲート構造が望ましい。
【０００９】
図２５、図２６を参照しながら、ＭＦＳＦＥＴの動作について、バックゲート構造を例に説明する。
【００１０】
図２５は、ＭＦＳＦＥＴのサブスレショルド特性を測定する方法を示した図である。ゲート電極１０２の端子１１０にゲート電圧Ｖｇを印加し、ソース電極１０５の端子１１１を接地し、ドレイン電極１０６の端子１１２にドレイン電圧Ｖｄを印加して、ドレイン電流Ｉｄ（界面電流）の変調を検出する。
【００１１】
図２６（ａ）に示すように、ゲート電極１０２に負電圧を印加したとき、強誘電体膜１０３の分極は下向きとなり、分極に反発してキャリアが追い払われ、半導体膜１０４（チャネル）全体が空乏化して高抵抗（オフ状態）になる。それに対して、図２６（ｂ）に示すように、ゲート電極１０２に正電圧を印加したとき、強誘電体膜１０３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起され、電荷蓄積状態となって低抵抗（オン状態）になる。このドレイン電流（界面電流）の大、小を２値データ”１”、”０”に対応させることにより、メモリとして機能させることができる。そして、電圧を切断した状態であっても、強誘電体膜の残留分極は保存されるため、不揮発性メモリを実現できる。
【００１２】
バックゲート構造のＭＦＳＦＥＴにおいて、酸化物半導体膜１０４として、非特許文献１では、酸化スズ（ＳｎＯ２）を、非特許文献２では、酸化インジウム錫（ＩＴＯ）を用いている。前者の場合、６０倍のオン・オフ比が得られており、後者の場合には、１０４倍のオン・オフ比を得ている。しかし、いずれの場合も、長時間のデータ保持特性は得られていない。
【００１３】
一方、非特許文献７には、酸化物エピタキシャル成長技術を用いて、超平坦な酸化物半導体／強誘電体界面を有するＭＦＳＦＥＴを形成する技術が記載されている。すなわち、（１００）面に切り出されたチタン酸ストロンチウム（ＳｒＴｉＯ３；ＳＴＯ）単結晶基板上に、ゲート電極としてルテニウム酸ストロンチウム（ＳｒＲｕＯ３）、強誘電体膜としてジルコンチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３；ＰＺＴ）をそれぞれエピタキシャル成長させ、原子層単位に近いレベルの平坦な強誘電体膜表面を得ている。さらに、強誘電体膜上に、酸化物半導体として酸化亜鉛（ＺｎＯ）を強誘電体膜より低い成長温度で形成して、急峻な酸化物半導体／強誘電体界面を形成している。これにより、１０４倍のオン・オフ比で、かつ長時間のデータ保持特性を有するＭＦＳＦＥＴが得られている。
【非特許文献１】アプライド・フィジックス・レターズ（Applied Physics Letters）Vol.68、1996年6月、p.3650〜3652
【非特許文献２】アプライド・フィジックス・レターズ（Applied Physics Letters）Vol.86、2005年4月、p.16290-1〜-3
【非特許文献３】ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Japanese Journal of Applied Physics）、Vol. 43, No. 5A, 2004, p.2651〜2654
【非特許文献４】ジャーナル・オブ・アプライド・フィジックス(Journal of Applied Physics) Vol.89、2001年5月、p.6370
【非特許文献５】アプライド・フィジックス・レターズ（Applied Physics Letters）Vol.85、2004年9月、p.2541〜2543
【非特許文献６】アプライド・フィジックス・レターズ（Applied Physics Letters）Vol.89、2006年7月、p.41109-1〜-3
【非特許文献７】Extended Abstract of 2007 on International Conference of Solid State Devices and Materials、2007年、p.1156〜1156
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、酸化物エピタキシャル成長技術を用いることにより、平滑でかつ良好な酸化物半導体／強誘電体界面が形成できることから、長時間のデータ保持特性が得られることが期待できるが、ＳＴＯ単結晶は、大口径での結晶育成が困難であるため、せいぜい２０ｍｍ角程度のＳＴＯ単結晶基板しか得られず、量産には向かない。また、メモリ素子をＣＭＯＳに混載する場合や、ガラス基板上に透明なメモリ素子を形成する場合には、層間絶縁膜（例えば、二酸化シリコン膜）等の非晶質膜上にメモリ素子を形成する必要があるため、エピタキシャル成長技術を使うことは困難である。
【００１５】
本願発明者等は、良好な酸化物半導体／強誘電体界面を有するＭＦＳＦＥＴを、非晶質膜上（又は多結晶膜上）に形成する技術の検討を行っていたところ、以下のような知見を得た。
【００１６】
まず、図１に示すように、Ｓｉ基板１０１ａ上にＳｉＯ２膜１０１ｂを形成し、その上にＭＦＳＦＥＴを形成したときの界面電流を調べた。なお、ＳｉＯ２膜１０１ｂの膜厚は３０ｎｍで、ゲート電極１０２を、ＳＲＯ（３０ｎｍ）／白金（２００ｎｍ）／チタン（３０ｎｍ）からなる積層膜、強誘電体膜１０３を、膜厚が４５０ｎｍのＰＺＴ膜、半導体膜１０４を、膜厚が３０ｎｍのＺｎＯ膜、ソース、ドレイン電極１０５、１０６を、白金（３０ｎｍ）／チタン（３０ｎｍ）からなる積層膜とした。
【００１７】
図２（ａ）は、ＳｉＯ２膜１０１ｂ上に形成したＰＺＴ膜１０３のＳＥＭ写真で、（１１１）配向した多結晶膜であり、表面ラフネスは、図２（ｂ）に示すように大きく、ＲＭＳ値で１０〜１２ｎｍ程度であった。図２（ｃ）は、ゲート電圧を印加したときのソース、ドレイン電極間に流れる界面電流（Ｉｄｓ−Ｖｇ特性）の測定結果を示したグラフである。ゲート漏れ電流が大きいことに加え、界面を流れる電流が小さく、オン・オフ動作しなかった。これは、ＰＺＴ膜１０３の表面凹凸が大きく、ゲート電圧印加時に、凹部に電界集中し、ゲートリーク電流が大きくなったことに加え、凹凸が大きいため、界面を走行するキャリアの散乱が大きくなり、移動度が低下したためと考えられる。
【００１８】
そこで、凹部への電界集中を抑制すべく、図３に示すように、ＰＺＴ膜１０３の表面を化学機械研磨（ＣＭＰ）して平滑化した後、ＰＺＴ膜１０３上に半導体膜１０４を形成する方法で、ＭＦＳＦＥＴを形成した。
【００１９】
図４（ａ）は、研磨後のＰＺＴ膜１０３のＳＥＭ写真で、表面が平滑化されており、表面ラフネスは、図４（ｂ）に示すように、ＲＭＳ値で０．５〜０．７ｎｍ程度と、極めて平滑なＰＺＴ膜１０３が得られた。これは、エピタキシャル成長により得られるＰＺＴ膜の平滑性と同等レベルである。図４（ｃ）は、ゲート電圧を印加したときのソース、ドレイン電極間に流れる界面電流（Ｉｄｓ−Ｖｇ特性）の測定結果を示したグラフである。ゲートリーク電流が１桁以上低減され、オン・オフの変調も観測された。しかし、メモリウインドウが閉じており、ゲートゼロバイアスではオン・オフ比が得られなかったため、保持特性を測定するまでには至らなかった。
【００２０】
本願発明者等は、ＰＺＴ膜１０３の表面が、表面研磨によりエピタキシャル成長と同等レベルの平滑性を有しているにも関わらず、メモリウインドウが閉じている原因が、研磨によりＰＺＴ膜１０３表面に結晶欠陥などのダメージが導入され、これがキャリアの捕獲準位になったことに起因するものと考えた。すなわち、ゲート電圧印加時にキャリアが捕獲されると、これによりＭＦＳＦＥＴの閾値電圧がシフトし、その結果、メモリウンドウが閉じたものと考えられる。
【００２１】
なお、本願発明者等は、研磨により導入されたＰＺＴ膜１０３表面の結晶欠陥を低減する目的で、研磨後のＰＺＴ膜１０３の熱処理を試みたが、メモリウインドウの改善は得られなかった。図５（ａ）〜（ｃ）は、研磨後のＰＺＴ膜１０３の熱処理を行った場合の界面電流の測定結果を示したグラフで、５００℃の熱処理では改善が見られず、６００℃以上の熱処理を加えると、ゲートリーク電流の発生が見られた。これは、低温の熱処理では、界面準位を形成するような結晶欠陥を低減しきれず、また、高温の熱処理では、ＰＺＴ膜１０３の構成元素の鉛などが抜け始めるため、膜質が低下しゲートリークが支配的になってしまうためだと考えられる。
【００２２】
本発明は、かかる知見に基づきなされたもので、その主な目的は、良好な界面特性を有する強誘電体膜、及びかかる界面特性を有する強誘電体膜を用いた、優れた電気特性を有する電界効果トランジスタ又は強誘電体キャパシタを提供することにある。
【課題を解決するための手段】
【００２３】
本発明に係わる強誘電体積層構造の製造方法は、多結晶又は非晶質の基板上に多結晶からなる第１の強誘電体膜を形成する工程（ａ）と、第１の強誘電体膜の表面を平滑化処理する工程（ｂ）と、平滑化処理された第１の強誘電体膜上に、第１の強誘電体膜と同一の結晶構造を有する薄膜の第２の強誘電体膜を積層する工程（ｃ）とを含むことを特徴とする。
【００２４】
このような方法により、平滑化された第１の強誘電体膜上に形成された第２の強誘電体膜は、平滑な表面を有し、かつ、平滑化処理で第１の強誘電体膜表面に発生した結晶欠陥が表面に露出していないため、キャリアの捕獲準位が低減された良好な界面特性を有する強誘電体積層構造を実現することができる。
【００２５】
また、かかる良好な界面特性を有する強誘電体積層構造を、ゲート絶縁膜又は容量膜に用いることによって、優れた電気特性を有する電界効果トランジスタ又は強誘電体キャパシタを実現することができる。
【００２６】
ある好適な実施形態において、第１の強誘電体膜及び第２の強誘電体膜は、結晶方位が揃っている。これにより、強誘電体積層構造のどの部分も分極が等しくなるため、素子を微細化しても、分極のバラツキに起因した素子特性のバラツキを低減することができる。
【００２７】
ある好適な実施形態において、第１の強誘電体膜及び第２の強誘電体膜は、同一の構成元素からなる。また、第２の強誘電体膜の膜厚は、１〜６０ｎｍの範囲にあることが好ましい。
【００２８】
本発明に係わる強誘電体積層構造は、多結晶又は非晶質の基板上に形成された強誘電体積層構造であって、強誘電体積層構造は、多結晶からなる第１の強誘電体膜と、第１の強誘電体膜上に積層された薄膜の第２の強誘電体膜とからなり、第１の強誘電体膜は平滑化処理された表面を有し、第２の強誘電体膜は第１の強誘電体膜と同一の結晶構造を有することを特徴とする。
【００２９】
本発明に係わる電解効果トランジスタの製造方法は、基板上に第１の導電膜からなるゲート電極を形成する工程（ａ）と、基板上にゲート電極を覆うように多結晶からなる第１の強誘電体膜を形成する工程（ｂ）と、第１の強誘電体膜の表面を平滑化処理する工程（ｃ）と、平滑化処理された第１の強誘電体膜上に、第１の強誘電体膜と同一の結晶構造を有する薄膜の第２の強誘電体膜を積層する工程（ｄ）と、第２の強誘電体膜上に半導体膜を形成する工程（ｅ）と、半導体膜上にソース、ドレイン電極を形成する工程（ｆ）とを含み、第１の強誘電体膜及び第２の強誘電体膜からなる強誘電体積層構造が、トランジスタのゲート絶縁膜を構成していることを特徴とする。
【００３０】
本発明に係わる強誘電体キャパシタの製造方法は、基板上に第１の導電膜を形成する工程（ａ）と、第１の導電膜上に多結晶からなる第１の強誘電体膜を形成する工程（ｂ）と、第１の強誘電体膜の表面を平滑化処理する工程（ｃ）と、平滑化処理された第１の強誘電体膜上に、第１の強誘電体膜と同一の結晶構造を有する薄膜の第２の強誘電体膜を積層する工程（ｄ）と、第２の強誘電体膜上に第２の導電膜を形成する工程（ｅ）とを含み、第１の強誘電体膜及び第２の強誘電体膜からなる強誘電体積層構造が、キャパシタの容量膜を構成していることを特徴とする。
【００３１】
本発明に係わる電界効果トランジスタは、ゲート絶縁膜が強誘電体積層構造で構成された電界効果トランジスタであって、強誘電体積層構造は、多結晶からなる第１の強誘電体膜と、第１の強誘電体膜上に積層された薄膜の第２の強誘電体膜とからなり、第１の強誘電体膜は平滑化処理された表面を有し、第２の強誘電体膜は第１の強誘電体膜と同一の結晶構造を有し、第２の強誘電体膜上に半導体膜がさらに形成されており、第２の強誘電体膜と半導体膜との界面がトランジスタのチャネルを構成していることを特徴とする。
【００３２】
本発明に係わる強誘電体キャパシタは、容量膜が強誘電体積層構造で構成された強誘電体キャパシタであって、強誘電体積層構造は、多結晶からなる第１の強誘電体膜と、第１の強誘電体膜上に積層された薄膜の第２の強誘電体膜とからなり、第１の強誘電体膜は平滑化処理された表面を有し、第２の強誘電体膜は第１の強誘電体膜と同一の結晶構造を有することを特徴とする。
【発明の効果】
【００３３】
本発明によれば、平滑化された第１の強誘電体膜上に形成された第２の強誘電体膜は、平滑かつ結晶欠陥のない表面をなしているため、キャリアの捕獲準位が低減された良好な界面特性を有する強誘電体積層構造を実現することができる。また、かかる良好な界面特性を有する強誘電体積層構造を、ゲート絶縁膜又は容量膜に用いることによって、優れた電気特性を有する電界効果トランジスタ又は強誘電体キャパシタを実現することができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は、平滑化された第１の強誘電体膜、及び表面に結晶欠陥のない第２の強誘電体膜からなる強誘電体積層構造を基本とするものであるが、以下の実施形態では、かかる強誘電体積層構造をゲート絶縁膜又は容量膜等に適用したデバイスを例に説明を行う。また、本発明は以下の実施形態に限定されない。
【００３５】
（第１の実施形態）
図６は、本発明の第１の実施形態における電界効果トランジスタの構成を模式的に示した断面図である。
【００３６】
図６に示すように、本実施形態における電界効果トランジスタは、ゲート絶縁膜３が強誘電体積層構造３ａ、３ｂで構成されたもので、電界効果トランジスタの基本的な構成は、図１に示した構成と同じである。
【００３７】
ここで、強誘電体積層構造は、多結晶からなる第１の強誘電体膜３ａと、第１の強誘電体膜３ａ上に積層された薄膜の第２の強誘電体膜３ｂとからなる。そして、第１の強誘電体膜３ａは、平滑化処理された表面を有し、第２の強誘電体膜３ｂは、第１の強誘電体膜３ａと同一の結晶構造を有する。
【００３８】
以下、本実施形態における電界効果トランジスタの具体的な構成について説明する。
【００３９】
図６に示すように、シリコン基板１ａ上にシリコン酸化膜１ｂが形成され、シリコン酸化膜１ｂ上に、チタン（Ｔｉ）からなる密着層を介して、ルテニウム酸ストロンチウム(ＳｒＲｕＯ３：ＳＲＯ)／白金(Ｐｔ)の積層膜からなるゲート電極２が形成されている。このときのゲート電極２は多結晶であるため、表面ラフネスはＲＭＳ値で５ｎｍ以上と大きい。
【００４０】
ゲート電極２上に、ＰＺＴからなる多結晶の第１の強誘電体膜３ａが形成されており、その表面は、ＲＭＳ値で０．５〜０．７ｎｍ程度に平滑化されている。さらにその上に、ＰＺＴからなる薄膜（例えば、膜厚が１５〜４０ｎｍ程度）の第２の強誘電体膜３ｂが形成され、第１及び第２の強誘電体膜３ａ、３ｂで強誘電体積層構造３が構成されている。強誘電体積層構造３の上には、ＺｎＯからなる半導体膜４が形成され、さらにその上に、ＳＲＯ／Ｐｔの積層膜からなるソース電極５、ドレイン電極６が形成されている。
【００４１】
本実施形態において、平滑化された第１の強誘電体膜３ａ上に形成された第２の強誘電体膜３ｂは、平滑な表面を有し、かつ、平滑化処理で第１の強誘電体膜３ａ表面に発生した結晶欠陥が表面に露出していないため、キャリアの捕獲準位が低減された良好な界面特性を有する。そのため、リーク電流が低く、閾値電圧のシフトのない、オン・オフ比や保持特性の良好な電界効果トランジスタを実現することができる。
【００４２】
なお、本実施形態において、強誘電体積層構造を構成する第１の強誘電体膜３ａ及び第２の強誘電体膜３ｂは、同一の結晶構造を有するものであれば、特に材料は限定されない。強誘電体膜として、ＰＺＴ膜以外に、例えば、ビスマスチタネート（Ｂｉ４Ｔｉ３Ｏ１２）、ビスマスランタチタネート（Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）、ストロンチウムビスマスタンタレート（Ｓｒ（Ｂｉ,Ｔａ）２Ｏ９）、ビスマスフェライト（ＢｉＦｅＯ３）、イットリウムマンガナイト（ＹＭｎＯ３）等を用いてもよい。
【００４３】
また、第１の強誘電体膜３ａと第２の強誘電体膜３ｂとの結晶方位は揃っていることが好ましい。配向の揃った強誘電体積層構造３を用いて形成される電界効果トランジスタは、微細化してもトランジスタ毎の分極ばらつきを極めて少なく抑えられるため、オン・オフ電流のばらつきを小さくすることができる。なお、強誘電体膜として、ペロブスカイト構造の材料を用いた場合、電極として用いられるＰｔ、Ｉｒ、ＳＲＯに対して配向を揃えやすくすることができる。
【００４４】
また、第１の強誘電体膜３ａ及び第２の強誘電体膜３ｂは、必ずしも同一の構成元素からなる材料でなくてもよく、一部の構成元素が異なるものを用いてもよい。これにより、導電膜、半導体膜、または絶縁膜に対して、強誘電体膜のバリアハイトをコントロールすることができ、強誘電体膜を介したリーク電流を低減することができる。また、導電膜、半導体膜、または絶縁膜と強誘電体膜との反応や相互拡散をコントロールすることができ、界面でのキャリアの捕獲準位を低減することができる。
【００４５】
また、例えば、強誘電体膜がＰＺＴの場合、ランタン（Ｌａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、プラセオジウム（Ｐｒ）、サマリウム（Ｓｍ）等の元素を添加したものを用いてもよい。他元素の添加により、結晶化温度が下げられるため、低温形成が可能になるとともに、繰り返し分極反転疲労を低減する効果も得られる。
【００４６】
また、第２の強誘電体膜３ｂの膜厚は、１〜６０ｎｍの範囲にあることが好ましい。１ｎｍ以下だと第１の強誘電体膜３ａの表面凹凸を完全に覆うことができず、６０ｎｍ以上だと、図７に示すように、研磨なしの強誘電体膜の表面ラフネスと同程度になってしまうからである。
【００４７】
なお、本発明における「強誘電体積層構造」は、単一の機能を発揮するものであり、例えば、「単一層からなる強誘電体膜」がデバイスの構成要素の一部として使われていた場合に、「単一層からなる強誘電体膜」を本発明における「強誘電体積層構造」に置き換えたとき、当該デバイスにおける「単一層からなる強誘電体膜」が発揮する機能と同一の機能を発揮するものをいう。
【００４８】
次に、本実施形態における電界効果トランジスタの製造方法を、図８（ａ）〜図９（ｃ）に示した断面図を参照しながら説明する。
【００４９】
まず、図８（ａ）に示すように、（１００）面に切り出されたＳｉ基板１ａの表面に、プラズマＣＶＤ法により、厚さ５００ｎｍ程度のＳｉＯ２膜１ｂを形成する。
【００５０】
次に、図８（ｂ）に示すように、基板温度を２００℃に加熱して、ＳｉＯ２膜１ｂ上に、スパッタ法を用いて、厚さ３０ｎｍ程度のＴｉ膜、厚さ２００ｎｍ程度のＰｔ膜を形成した後、基板温度を７００℃に加熱して、パルスレーザ堆積（ＰＬＤ）法を用いて、１０ｍＴｏｒｒの酸素分圧で、３０ｎｍ程度のＳＲＯ膜を堆積し、ゲート電極２を形成する
次に、図８（ｃ）に示すように、ゲート電極２上に、ＰＬＤ法を用いて、７００℃の基板温度、１００ｍＴｏｒｒの酸素分圧で、厚さ８５０ｎｍ程度のＰＺＴからなる第１の強誘電体膜３ａを形成する。
【００５１】
ここで、ＰＬＤのターゲット焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.３０：０.７０である。ゲート電極２の最上層にＳＲＯ膜を形成するのは、ＰＺＴ膜３ａと接する層に導電性酸化物を用いることで、ＰＺＴ膜３ａの分極疲労劣化が抑制できるからである。また、Ｐｔ膜、ＳＲＯ膜、及びＰＺＴ膜の格子定数の関係は、概ね、３．９１Å（Ｐｔ膜）＜３．９３Å（ＳＲＯ膜）＜４．０４Å（ＰＺＴ膜）程度であることから、Ｐｔ膜上に直接ＰＺＴ膜を成長するよりも、ＳＲＯ膜を介して成長するほうが、格子定数差が少なくなるので、結晶性が優れたＰＺＴ膜３ａが得られる。実際、図１０に示したＸ線回折の結果からわかるように、ＳＲＯ膜を介して成長したＰＺＴ膜３ａは完全に（１１１）配向している。同じ方位に配向した結晶の分極量は等しいことから、配向の揃ったＰＺＴ膜３ａを用いて形成される電界効果トランジスタは、微細化してもトランジスタ毎の分極ばらつきを極めて少なく抑えられるため、オン・オフ電流のばらつきを小さくすることができる。なお、このときのＰＺＴ膜３ａの表面ラフネスは、ＲＭＳ値で８〜１２ｎｍ程度である。
【００５２】
次に、図８（ｄ）に示すように、ＰＺＴ膜３ａの表面を平滑化処理する。具体的には、水酸化カリウムのｐＨ値１０に調製された強アルカリ溶液に、コロイダルシリカ（粒径〜４０ｎｍ）を混ぜたスラリーを用いて、ＰＺＴ膜３ａの表面を、化学機械研磨（ＣＭＰ）法により、研磨レート９０ｎｍ／ｍｉｎとなるよう荷重を加えながら、膜厚が４００ｎｍ程度になるまで、５分程度研磨する。研磨後のＰＺＴ膜３ａの表面ラフネスは、ＲＭＳ値で、０．６ｎｍ以下である。この値は、表面を平坦化処理したＳＴＯ基板上に、ＳＲＯ膜及びＰＺＴ膜をヘテロエピタキシャル成長させたときに得られる、ＰＺＴ膜の表面平滑性を超えており、多結晶のＰＺＴ膜３ａ表面の凹凸はほぼ完全に除去される。
【００５３】
次に、図９（ａ）に示すように、基板を７００度まで再び加熱して、ＰＺＴ膜３ａ上に、ＰＬＤ法を用いて、１００ｍＴｏｒｒの酸素分圧で、ＰＺＴ膜３ａと成膜時と同一条件で、厚さ３０ｎｍ程度のＰＺＴ膜３ｂを成長させる。このときのＰＺＴ膜３ｂの表面ラフネスは、ＲＭＳ値で１．０〜１．５ｎｍ程度である。この値は、ＰＺＴ膜をヘテロエピタキシャル成長させてときに得られる、ＰＺＴ膜の表面平坦性とほぼ同等である。
【００５４】
次に、図９（ｂ）に示すように、基板温度を４００℃にした状態で、ＰＬＤ法を用いて、厚さ３０ｎｍ程度のキャリアタイプがｎ型のＺｎＯ膜４を形成する。ＺｎＯ膜４の膜厚を３０ｎｍ程度とすると、結晶性を劣化させずに形成が可能となり、キャリア濃度を低減することができる。キャリア濃度が低い膜では、イントリンシックに高い抵抗値となるため、トランジスタを動作させたとき、オフ時の電流が低減できる。そのため、高いオン・オフ比を得ることが期待できる。
【００５５】
次に、図９（ｃ）に示すように、素子領域以外のＺｎＯ膜４をエッチングに除去した後、リフトオフ法を用いて、ＺｎＯ膜４上に、Ｔｉ膜（厚さ３０ｎｍ程度）／Ｐｔ膜（厚さ６０ｎｍ程度）の積層膜からなるソース電極５、ドレイン電極６を形成する。
【００５６】
ここで、ＺｎＯ膜４は、マグネシウム（Ｍｇ）、ガリウム（Ｇａ）、Ａｌ（アルミニウム）等の元素を添加したものを用いてもよい。これにより、バンドギャップ、キャリア濃度が自由に制御でき、スイッチング状態を制御できるようになる。また、ＺｎＯ膜以外に、二酸化スズ（ＳｎＯ２）、酸化インジウム錫（ＩＴＯ）、スズ、インジウム、ガリウム、亜鉛、酸素から構成されるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ）を用いてもよい。また、ＳＲＯ膜２、ＰＺＴ膜３ａ、３ｂ、ＺｎＯ膜４の堆積方法として、ＰＬＤ法以外に、有機金属化学気相堆積（ＭＯＣＶＤ）法やスパッタ法、分子線エピタキシー（ＭＢＥ）法などを用いてもよい。
【００５７】
図１１は、本実施形態における電界効果トランジスタの界面電流（Ｉｄｓ−Ｖｇ特性）の特性を示したグラフで、ソース電極５を接地し、ドレイン電圧Ｖｄ＝０．１Ｖを印加したときの、ゲート電圧Ｖｇに対するドレイン電流（界面電流）Ｉｄの値を示したものである。ゲート電圧Ｖｇを、−１０Ｖから＋１０Ｖにスキャンした場合と、＋１０Ｖから−１０Ｖにスキャンした場合で、ドレイン電流が異なる軌跡（ヒステリシス）を描く。Ｖｇ＝０Ｖにおける各ドレイン電流は、１００ｐＡ以下、及び１μＡ以上であり、４桁以上の電流比が得られている。
【００５８】
ゲート電圧Ｖｇを切断した状態でも電流値に違いが生じているのは、ＰＺＴ膜（強誘電体膜）３の残留分極によって界面電荷の空乏／蓄積が保持されているからである。すなわち、図２６（ａ）に示したように、ゲート電極２に負電圧を印加したとき、ＰＺＴ膜３の分極は下向きとなり、分極に反発してキャリアが追い払われ、ＺｎＯ膜（チャネル）４全体が空乏化して高抵抗になっているのに対し（オフ状態）、図２６（ｂ）に示したように、ゲート電極２に正電圧を印加したとき、ＰＺＴ膜３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起され、電荷蓄積状態となって低抵抗になっているからである（オン状態）。
【００５９】
ここで、ドレイン電流（界面電流）の大、小を２値データ”１”、”０”に対応させることにより、電界効果トランジスタをメモリ素子として機能させることができる。なお、電圧を切断した状態であっても、強誘電体膜の残留分極は保存されるため、不揮発性メモリとして用いることができる。
【００６０】
図１２は、オン・オフ比の保持時間を示したグラフで、曲線Ａは電界効果トランジスタがオフ状態の場合、曲線Ｂはオフ状態の場合をそれぞれ示す。なお、オン・オフ比は、ゲート電極に＋１０Ｖ、−１０Ｖをそれぞれ印加した後、ゲート電圧＝０Ｖで、０．１Ｖのドレイン電圧を印加して、ドレイン電流を測定したものである。図１２に示すように、室温下で１０の５乗秒間放置した後でも、４桁以上のオン・オフ比を維持しており、これはエピタキシャル成長により強誘電体の平滑化を行った素子と同等レベルの保持特性である。
【００６１】
（第２の実施形態）
図１３は、本発明の第２の実施形態における強誘電体キャパシタの構成を模式的に示した断面図で、容量膜１３が強誘電体積層構造１３ａ、１３ｂで構成されたものである。
【００６２】
ここで、強誘電体積層構造は、多結晶からなる第１の強誘電体膜１３ａと、第１の強誘電体膜１３ａ上に積層された薄膜の第２の強誘電体膜１３ｂとからなり、第１の強誘電体膜１３ａは、平滑化処理された表面を有し、第２の強誘電体膜１３ｂは、第１の強誘電体膜１３ａと同一の結晶構造を有する。
【００６３】
以下、本実施形態における強誘電体キャパシタの具体的な構成について説明する。なお、強誘電体キャパシタの下部電極１２、上部電極１５以外の構成は、図６に示した電界効果トランジスタの構成と基本的に同じであるため、共通する構成については、詳細な説明は省略する。
【００６４】
図１３に示すように、表面にＳｉＯ２膜１１ｂが形成されたＳｉ基板１１ａ上に、Ｔｉ／Ｐｔ／ＳＲＯの積層膜からなる下部電極１２が形成されている。そして、下部電極１２の上に、ＰＺＴからなる多結晶の第１の強誘電体膜１３ａが形成されており、その表面は、ＲＭＳ値で０．５〜０．７ｎｍ程度に平滑化されている。さらにその上に、ＰＺＴからなる薄膜（例えば、膜厚が１５〜４０ｎｍ程度）の第２の強誘電体膜１３ｂが形成され、第１及び第２の強誘電体膜１３ａ、１３ｂで強誘電体積層構造１３が構成されている。強誘電体積層構造１３の上には、ＳＴＯ／Ｐｔの積層膜からなる上部電極１５が形成されている。
【００６５】
本実施形態において、平滑化された第１の強誘電体膜３ａ上に形成された第２の強誘電体膜３ｂは、平滑な表面を有し、かつ、平滑化処理で第１の強誘電体膜３ａ表面に発生した結晶欠陥が表面に露出していないため、キャリアの捕獲準位が低減された良好な界面特性を有する。そのため、リーク電流が低く、分極反転による疲労劣化のない良好な特性を有する強誘電体キャパシタを実現することができる。
【００６６】
次に、本実施形態における強誘電体キャパシタの製造方法を、図１４（ａ）〜図１５（ｂ）に示した断面図を参照しながら説明する。なお、図８（ａ）〜図９（ｃ）に示した電界効果トランジスタの製造方法と共通する工程については、詳細な説明は省略する。
【００６７】
まず、図１４（ａ）に示すように、（１００）面に切り出されたＳｉ基板１１ａの表面に、厚さ５００ｎｍ程度のＳｉＯ２膜１１ｂを形成する。
【００６８】
次に、図１４（ｂ）に示すように、ＳｉＯ２膜１１ｂ上に、スパッタ法を用いて、Ｔｉ膜（厚さ３０ｎｍ程度）／Ｐｔ膜（厚さ２００ｎｍ程度）を形成した後、ＰＬＤ法を用いて、ＳＲＯ膜（厚さ３０ｎｍ程度）を堆積し、下部電極１２を形成する。
【００６９】
次に、図１４（ｃ）に示すように、下部電極１２上に、ＰＬＤ法を用いて、厚さ８５０ｎｍ程度のＰＺＴからなる第１の強誘電体膜１３ａを形成する。ここで、ＰＬＤのターゲット焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.３０：０.７０である。また、ＳＲＯ膜を介して成長したＰＺＴ膜１３ａは完全に（１１１）配向しているため、強誘電体キャパシタを微細化してもキャパシタ毎の分極ばらつきを極めて少なく抑えられる。なお、このときのＰＺＴ膜３ａの表面ラフネスは、ＲＭＳ値で８〜１２ｎｍ程度である。
【００７０】
次に、図１４（ｄ）に示すように、ＰＺＴ膜１３ａの表面を、ＣＭＰ法を用いて平滑化処理する。研磨後のＰＺＴ膜１３ａの膜厚は４００ｎｍ程度で、表面ラフネスは、ＲＭＳ値で、０．６ｎｍ以下である。
【００７１】
次に、図１５（ａ）に示すように、ＰＺＴ膜１３ａ上に、ＰＬＤ法を用いて、ＰＺＴ膜１３ａの成膜時と同一条件で、厚さ３０ｎｍ程度のＰＺＴ膜１３ｂを成長させる。このときのＰＺＴ膜１３ｂの表面ラフネスは、ＲＭＳ値で１．０〜１．５ｎｍ程度である。
【００７２】
次に、図１５（ｂ）に示すように、シャドウマスクパターンを用いて、電子線蒸着法により、ＰＺＴ膜１３ｂ上に、Ｐｔ膜（厚さ１００ｎｍ程度）からなる上部電極１５を形成する。
【００７３】
ここで、ＰＺＴ膜３ａ、３ｂは、ランタン（Ｌａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、プラセオジウム（Ｐｒ）、サマリウム（Ｓｍ）等の元素を添加したものを用いてもよい。他元素の添加により、結晶化温度が下げられるため、低温形成が可能になるとともに、繰り返し分極反転疲労を低減する効果も得られる。また、ＰＺＴ膜以外に、ビスマスチタネート（Ｂｉ４Ｔｉ３Ｏ１２）、ビスマスランタチタネート（Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）、ストロンチウムビスマスタンタレート（Ｓｒ（Ｂｉ,Ｔａ）２Ｏ９）、ビスマスフェライト（ＢｉＦｅＯ３）、イットリウムマンガナイト（ＹＭｎＯ３）等の強誘電体膜を用いてもよい。
【００７４】
図１６は、本実施形態における強誘電体キャパシタの電流−電圧特性を示したグラフである。図中Ａの曲線が、本実施形態における強誘電体キャパシタの特性を示し、図中Ｂの曲線は、比較のために、表面の平滑化処理をしていない、厚さ４５０ｎｍの単層のＰＺＴ膜からなる強誘電体キャパシタの特性を示している。本実施形態における強誘電体キャパシタは、従来のものと比較して、漏れ電流が約１桁低減されている。これは、表面が平坦化されたＰＺＴ膜１３ｂと上部電極１５との界面の凹凸が少なくなり、電界集中が低減されたためである。
【００７５】
図１７は、本実施形態における強誘電体キャパシタの分極−電圧特性を示したグラフである。図中Ａの曲線が、本実施形態における強誘電体キャパシタの特性を示し、図中Ｂの曲線は、比較のために、表面の平滑化処理をしていない、厚さ４５０ｎｍの単層のＰＺＴ膜からなる強誘電体キャパシタの特性を示している。本実施形態における強誘電体キャパシタは、従来のものと比較して、高電圧側でヒステリシスカーブの開きが少なく、角型性も良い。これは、ＰＺＴ膜１３ｂと上部電極１５との界面状態が良く、漏れ電流が少ないキャパシタが得られていることを示している。
【００７６】
（第３の実施形態）
図１８（ａ）は、本発明の第３の実施形態における半導体メモリ素子の構成を模式的に示した断面図で、図１８（ｂ）は、その等価回路を示す。本実施形態における半導体メモリ素子は、第１の実施形態における電界効果トランジスタ３１をメモリセルとして用い、それに、スイッチング素子３２を接続した構成をなすものである。
【００７７】
以下、本実施形態における半導体メモリ素子の具体的な構成について説明する。なお、電界効果トランジスタ３１の構成は、図６に示した電界効果トランジスタの構成と基本的に同じであるため、共通する構成については、詳細な説明は省略する。
【００７８】
図１８（ａ）に示すように、石英基板２１上に、厚さ３０ｎｍの亜鉛ドープインジウム錫酸化物（ＺＩＴＯ）膜からなる第１のゲート電極２２が形成され、石英基板２１上に、第１のゲート電極２２を覆うように、厚さ４００ｎｍのＰＺＴ膜（強誘電体膜）２３が形成されている。ここで、ＰＺＴ膜２３は、多結晶からなる第１の強誘電体膜２３ａと、第１の強誘電体膜２３ａ上に積層された薄膜の第２の強誘電体膜２３ｂとからなり、第１の強誘電体膜２３ａは、平滑化処理された表面を有し、第２の強誘電体膜２３ｂは、第１の強誘電体膜１３ａと同一の結晶構造を有する。
【００７９】
ＰＺＴ膜２３上には、ｎ型の厚さ３０ｎｍのＺｎＯ膜（半導体膜）２４が形成され、ＺｎＯ膜２４上には、厚さ６０ｎｍのＩＴＯ膜からなるソース電極２５、ドレイン電極２６が形成されている。そして、ＺｎＯ膜２４上には、ソース電極２５、ドレイン電極２６を覆うように、厚さ５０ｎｍの窒化シリコン（ＳｉＮｘ）膜（常誘電体膜）２７が形成されている。そして、ＳｉＮｘ膜２７上には、厚さ６０ｎｍのＺＩＴＯ膜からなる第２のゲート電極２８が形成されている。
【００８０】
本実施形態における半導体メモリ素子は、図１８（ｂ）に示すように、第１のゲート電極２２、ＰＺＴ膜２３からなる強誘電性ゲート絶縁膜、ＺｎＯ膜２４をチャネルとするボトムゲート型のＭＦＳＦＥＴ３１と、第２のゲート電極２８、ＳｉＮｘ膜２７からなる常誘電性ゲート絶縁膜、ＺｎＯ膜２４をチャネルとするトップゲート型のＭＩＳＦＥＴ３２とで構成され、チャネルを共通として直列接続されている。そして、並べて配置された両ＦＥＴの外側に、ソース電極２５、ドレイン電極２６が形成されている。
【００８１】
なお、本実施形態における半導体メモリ素子は、基板２１も含め、全て可視光に対して、９０％以上の透過率を有する透明な酸化物で形成されているため、例えば、電子ペーパーなど透明性が要求される用途に適用すれば、メモリ機能・スイッチング機能を付加することができる。
【００８２】
次に、本実施形態における半導体メモリ素子の製造方法を、図１９（ａ）〜図２０（ｄ）に示した断面図を参照しながら説明する。なお、図８（ａ）〜図９（ｃ）に示した電界効果トランジスタの製造方法と共通する工程については、詳細な説明は省略する。
【００８３】
まず、石英基板２１上に、パターニングされたレジスト（不図示）を形成した後、ＰＬＤ法により、基板温度は室温で、１０ｍＴｏｒｒの酸素分圧の雰囲気中で、厚さ３０ｎｍのＺＩＴＯ膜を成膜する。その後、リフトオフ法を用いて、レジストを除去することにより、第１のゲート電極２２を形成する。
【００８４】
次に、第１のゲート電極２２を、１気圧の酸素雰囲気中で熱処理する。続いて、７００℃の基板温度で、厚さ５００ｎｍのＰＺＴ膜２３ａを形成する。ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成比で形成したＰＺＴ膜２３ａからなる強誘電体ゲート絶縁膜は、リーク電流が低減される。
【００８５】
次に、図１９（ｃ）に示すように、ＰＺＴ膜２３ａの表面を、ＣＭＰ法を用いて平滑化処理する。研磨後のＰＺＴ膜２３ａの膜厚は２００ｎｍ程度である。
【００８６】
次に、図１９（ｄ）に示すように、ＰＺＴ膜２３ａ上に、ＰＬＤ法を用いて、ＰＺＴ膜２３ａの成膜時と同一条件で、厚さ３０ｎｍ程度のＰＺＴ膜２３ｂを成長させる。
【００８７】
次に、図２０（ａ）に示すように、基板温度を４００℃にした状態で、ＰＬＤ法を用いて、厚さ３０ｎｍのＺｎＯ膜２４を形成する。
【００８８】
次に、図２０（ｂ）に示すように、チャネル領域以外のＺｎＯ膜２４をエッチングに除去した後、リフトオフ法を用いて、ＺｎＯ膜２４上に、厚さ６０ｎｍのＩＴＯ膜からなるソース電極２５、ドレイン電極２６を形成する。
【００８９】
次に、図２０（ｃ）に示すように、ＺｎＯ膜２４上に、スパッタ法を用いて、厚さ５０ｎｍのＳｉＮｘ膜２７を形成する。
【００９０】
最後に、図２０（ｄ）に示すように、リフトオフ法を用いて、ＳｉＮｘ膜２７上に、厚さ６０ｎｍのＺＩＴＯ膜からなる第２のゲート電極２８を形成する。
【００９１】
次に、図２１を参照しながら、本実施形態における半導体メモリ素子の動作について説明する。
【００９２】
非アクセス状態では、第１のゲート電極２２、第２のゲート電極２８、及びソース電極２５を接地する。第２のゲート電極２８を接地することで、ＭＩＳＦＥＴ３２はオフとなっており、ドレイン電極２６に任意の電圧を印加しても、ＭＦＳＦＥＴ３１に誤書き込みは生じない。
【００９３】
データの書き込み動作では、第２のゲート電極２８に正電圧（例えば１２Ｖ）を印加してＭＩＳＦＥＴ３２をオンさせた状態で、ドレイン電極２６及び第１のゲート電極２２に電圧を印加し、チャネルと第１のゲート電極２２間に書き込み電圧を印加する。すなわち、データ”１”の場合、ドレイン電極２６を接地し、第１のゲート電極２２に正電圧（例えば１０Ｖ）を印加する。データ“０”の場合、第１のゲート電極２２を接地し、ドレイン電極２６に正電圧（例えば1１０Ｖ）を印加する。これにより、データ“０”の場合には、図２２（ａ）に示すように、ＰＺＴ膜２３の分極は上方向（第１のゲート電極２２方向）を向き、データ“０”の場合には、ＰＺＴ膜２３の分極は下方向（チャネル２４方向）を向く。
【００９４】
次に、データの読み出しは、第１のゲート電極２２を接地し、第２のゲート電極２８に正電圧を印加して、ＭＩＳＦＥＴ３２をオンさせた状態で、ドレイン電極２６、ソース電極２５間に電圧を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。
【００９５】
なお、書き込み動作中、ソース電極２５は、フローティングあるいは接地としてもよい。前者の場合、第１のゲート電極２２上のＰＺＴ膜２３全体が分極反転する。これに対し、後者の場合、ソース電極２５近傍のＰＺＴ膜２３はパルス印加に関係なく、常に上向きの分極となっている。それ故、ソース電極２５近傍のチャネル２４は、常に電荷蓄積状態となって低抵抗ではあるが、ＭＦＳＦＥＴ３１のチャネル長に対して電荷蓄積領域が短ければ、書き込み動作および読み出し動作には問題ない。
【００９６】
次に、本実施形態における半導体メモリ素子をアレイ状（４×４）に配置した回路図を図２３に示す。各メモリ素子の第１のゲート電極２２は、ローデコーダ側の第１のワード線４１に接続され、第２のゲート電極２８は、第２のワード線４２に接続され、ドレイン電極２６は、カラムデコーダ側のビット線４３に接続され、ソース電極２５は、ソース線４４に接続されている。なお、メモリ素子を縦方向に交互に反転して配置すれば、上下に隣り合うメモリ素子がソース電極２５及びドレイン電極２６を共有することができるため、メモリセルの占有面積を縮小することができる。
【００９７】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、本実施形態において、強誘電体積層構造を、電界効果トランジスタや強誘電体キャパシタに適用したが、強誘電体膜表面にプローブを当接して、情報の書き込み、読み込みを行うプローブ型メモリ等にも適用することができる。
【産業上の利用可能性】
【００９８】
本発明は、強誘電体を用いた高集積メモリやスイッチング素子に有用である。
【図面の簡単な説明】
【００９９】
【図１】本発明の課題を説明するための電界効果トランジスタの構成を示した断面図である。
【図２】（ａ）はＰＺＴ膜の表面ＳＥＭ像を示した図、（ｂ）はＰＺＴ膜の表面ラフネスを示した図、（ｃ）は界面電流の特性を示したグラフである。
【図３】本発明の課題を説明するための電界効果トランジスタの構成を示した断面図である。
【図４】（ａ）ＰＺＴ膜の表面ＳＥＭ像を示した図、（ｂ）はＰＺＴ膜の表面ラフネスを示した図、（ｃ）は界面電流の特性を示したグラフである。
【図５】研磨後に熱処理を行ったＰＺＴ膜の界面電流の特性を示したグラフである。
【図６】本発明の第１の実施形態における電界効果トランジスタの構成を示した断面図である。
【図７】本発明の第１の実施形態における第２の強誘電体膜の膜厚と表面ラフネスとの関係を示したグラフである。
【図８】（ａ）〜（ｄ）は、本発明の第１の実施形態における電界効果トランジスタの製造方法を示した断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第１の実施形態における電界効果トランジスタの製造方法を示した断面図である。
【図１０】本発明の第１の実施形態における強誘電体積層構造のＸ線回折パターンを示した図である。
【図１１】本発明の第１の実施形態における電界効果トランジスタの電流−電圧特性を示したグラフである。
【図１２】本発明の第１の実施形態における電界効果トランジスタの電荷保持特性を示したグラフである。
【図１３】本発明の第２の実施形態における強誘電体キャパシタの構成を示した断面図である。
【図１４】（ａ）〜（ｄ）は、本発明の第２の実施形態における強誘電体キャパシタの製造方法を示した断面図である。
【図１５】（ａ）〜（ｂ）は、本発明の第２の実施形態における強誘電体キャパシタの製造方法を示した断面図である。
【図１６】本発明の第２の実施形態における強誘電体キャパシタの電流−電圧特性を示したグラフである。
【図１７】本発明の第２の実施形態における強誘電体キャパシタの分極−電圧特性を示したグラフである。
【図１８】（ａ）は、本発明の第３の実施形態における半導体メモリ素子の構成を示した断面図で、（ｂ）は、その等価回路図である。
【図１９】（ａ）〜（ｄ）は、本発明の第３の実施形態における半導体メモリ素子の製造方法を示した断面図である。
【図２０】（ａ）〜（ｄ）は、本発明の第３の実施形態における半導体メモリ素子の製造方法を示した断面図である。
【図２１】本発明の第３の実施形態における半導体メモリ素子の動作を説明した図である。
【図２２】（ａ）、（ｂ）は、本発明の第３の実施形態における半導体メモリ素子の書き込み動作を説明した図である。
【図２３】本発明の第３の実施形態における半導体メモリ素子のアレイ構造を示した図である。
【図２４】従来のＭＦＳＦＥＴの構成を示した図で、（ａ）はバックゲート型構造の断面図、（ｂ）はトップゲート型構造の断面図である。
【図２５】ＭＦＳＦＥＴのサブスレショルド特性を測定する方法を示した図である。
【図２６】ＭＦＳＦＥＴの書き込み動作を示した図で、（ａ）は空乏状態を形成した図、（ｂ）は蓄積状態を形成した図である。
【符号の説明】
【０１００】
１ａ    シリコン基板
１ｂ    シリコン酸化膜
２      ゲート電極
３      ＰＺＴ膜（強誘電体積層構造）
３ａ    ＰＺＴ膜（第１の強誘電体膜）
３ｂ    ＰＺＴ膜（第２の強誘電体膜）
４      ＺｎＯ膜（半導体膜）
５      ソース電極
６      ドレイン電極
１１ａ    Ｓｉ基板
１１ｂ    ＳｉＯ２膜
１２      下部電極
１３      容量膜（強誘電体積層構造）
１３ａ    ＰＺＴ膜（第１の強誘電体膜）
１３ｂ    ＰＺＴ膜（第２の強誘電体膜）
１５      上部電極
２１      石英基板
２２      第１のゲート電極
２３ａ    ＰＺＴ膜（第１の強誘電体膜）
２３ｂ    ＰＺＴ膜（第２の強誘電体膜）
２４      ＺｎＯ膜（チャネル）
２５      ソース電極
２６      ドレイン電極
２７      ＳｉＮｘ膜（常誘電性絶縁ゲート）
２８      第２のゲート電極
３１      ＭＦＳＦＥＴ
３２      ＭＩＳＦＥＴ
４１      第１のワード線
４２      第２のワード線
４３      ビット線
４４      ソース線
【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２】
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【図４】
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