(57)【要約】【課題】  消費電流の低減と可変抵抗体の発熱効率の向上との両立が可能な可変抵抗素子を提供する。【解決手段】  半導体基板上に、第１電極３、第２電極４、及び両電極の間に形成される可変抵抗体５を有し、両電極３及び４間への電圧パルスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子であり、可変抵抗体５を構成する表面の内、前記第１電極３及び第２電極４との接触面を除く少なくとも一の表面を被覆する第１絶縁膜６を有し、この第１絶縁膜６がシリコン酸化膜よりも熱伝導率が低い材料で構成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１電極、第２電極、及び前記両電極の間に形成される可変抵抗体を有し、前記両電極間への電圧パルスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子であって、
前記可変抵抗体を構成する表面の内、前記第１及び第２電極との接触面を除く少なくとも一の表面を被覆する第１絶縁膜を有し、
前記第１絶縁膜が、シリコン酸化膜よりも熱伝導率が低い材料で構成されることを特徴とする可変抵抗素子。
【請求項２】
前記第１絶縁膜が、多孔質の絶縁性材料で構成されることを特徴とする請求項１に記載の可変抵抗素子。
【請求項３】
前記第１絶縁膜が、多孔質のシリコン酸化膜で構成されることを特徴とする請求項２に記載の可変抵抗素子。
請求項
【請求項４】
前記第１絶縁膜が、前記第１及び第２電極との接触面を除く前記可変抵抗体の全ての表面を被覆することを特徴とする請求項１〜３の何れか１項に記載の可変抵抗素子。
【請求項５】
半導体基板上に形成された前記第１電極と、
前記第１電極の上層に形成され、一部に前記第１電極上面に達する空隙を有してなる前記第１絶縁膜と、
前記空隙内において、前記第１絶縁膜の一部の内側壁及び前記第１電極に接するよう、前記第１電極の上層に形成された前記可変抵抗体と、
前記空隙内において、前記第１絶縁膜の一部の内側壁及び前記可変抵抗体に接するよう、前記可変抵抗体の上層に形成された前記第２電極と、
前記空隙内において、前記第１電極の上層に形成されると共に、前記可変抵抗体及び前記第２電極に接して前記空隙内を充填する第２絶縁膜と、を備えることを特徴とする請求項１〜３の何れか１項に記載の可変抵抗素子。
【請求項６】
前記第２絶縁膜が、シリコン酸化膜よりも熱伝導率が低い材料で構成されることを特徴とする請求項５に記載の可変抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子に関し、特に両端に電圧が印加されることで印加電圧に応じて抵抗値を変化させる２端子構造の可変抵抗素子に関する。
【背景技術】
【０００２】
近年、低消費電力動作、高速書き込みが可能な不揮発性メモリ素子として、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Resistive Random Access Memory）（登録商標）への関心が高まっている。この構成を図７に示す。
【０００３】
図７に示されるように、可変抵抗素子は、下部電極１０１と可変抵抗体１０３と上部電極１０２とが順に積層された構造となっており、上部電極１０２及び下部電極１０１間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００４】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図８に示す。
【０００５】
図８は１Ｔ／１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。又、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００６】
図９は、図８におけるメモリセルアレイ１０４を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜１１３、ゲート電極１１４、及びドレイン拡散層領域１１５とソース拡散層領域１１６から構成されており、素子分離領域１１２を形成した半導体基板１１１の上面に形成される。又、可変抵抗素子Ｒは、下部電極１１８と可変抵抗体１１９と上部電極１２０とから構成されている。
【０００７】
又、トランジスタＴのゲート電極１１４がワード線を構成しており、ソース線配線１２４はコンタクトプラグ１２２を介してトランジスタＴのソース拡散層領域１１６と電気的に接続している。又、ビット線配線１２３はコンタクトプラグ１２１を介して可変抵抗素子Ｒの上部電極１２０と電気的に接続している一方で、可変抵抗素子Ｒの下部電極１１８はコンタクトプラグ１１７を介してトランジスタＴのドレイン拡散層領域１１５と電気的に接続している。
【０００８】
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【０００９】
図１０は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、又他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１３３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１３２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１３１内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。
【００１０】
図１１は図１０におけるメモリセルアレイ１３１を構成するメモリセルの一例を示す斜視構造模式図である。図１１に示されるように、上部電極配線１４３と下部電極配線１４１とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。又、各電極の交点（通常、「クロスポイント」と称される）に可変抵抗体１４２を配した構造となっている。図１１の例では便宜上、上部電極１４３と可変抵抗体１４２を同じ形状に加工しているが、可変抵抗体１４２のスイッチング動作に対して電気的に寄与する部分は上部電極１４３と下部電極１４１の交差するクロスポイントの領域になる。
【００１１】
尚、上記図９中の可変抵抗体２１９或いは図１１中の可変抵抗体２４２に利用される可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１２】
又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。
【００１３】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特表２００２−５３７６２７号公報
【非特許文献１】Liu,S.Q.他、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films",Applied Physics Letter, Vol.76,pp.2749-2751,2000年
【非特許文献２】H.Pagnia他、"Bistable Switching in Electroformed Metal-Insulator-Metal Devices",Phys.Stat.Sol.(a),vol.108,pp.11-65,1988年
【非特許文献３】Baek,I.G.他、"Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses",IEDM 04,pp.587-590,2004年
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ここで、上述した不揮発性記憶装置の情報の書き換え動作の際に、即ち、上部電極と下部電極の間に電気的パルスを印加して可変抵抗体の抵抗を所定の抵抗値に到達させるまでの間に、可変抵抗素子Ｒには過渡電流が流れる。この電流は、抵抗の変化方向によって、書込電流或いは消去電流と称される。例えば、可変抵抗体の材料として遷移金属元素の酸化物を用いた場合、ＮｉＯを用いた上記非特許文献２では、０．３×０．７μｍ２の電極面積で、書込電流及び消去電流は１ｍＡ程度であると報告されている。この電流の多寡は可変抵抗体の電気的に寄与する領域の面積に応じているので、当該面積を縮小すれば書込電流及び消去電流を抑制することができ、不揮発性記憶装置としての消費電流を抑制することができる。
【００１５】
又、一般に可変抵抗体の結晶性が良いと安定したスイッチング動作のメモリ素子を再現性良く達成できるが、この結晶性の向上は可変抵抗体の抵抗値を相対的に下げてしまう。可変抵抗体の抵抗値は可変抵抗体の電気的に寄与する領域の面積に反比例するので、当該面積が大きいと可変抵抗素子Ｒの抵抗は小さくなる。この場合、１Ｔ／１Ｒ型のメモリセルでは、制御トランジスタＴのオン抵抗よりも可変抵抗素子Ｒの抵抗が著しく小さくなると、可変抵抗体に十分な電圧が印加されず、書き込みがなされない等の問題が発生する。又、１Ｒ型のメモリセルでも、選択されたビット配線若しくはワード配線に接続された非選択セルに流れる寄生電流が大きくなり、当該配線に供給される電圧が不十分となり書き込みがなされないという同様の問題が発生する。
【００１６】
従って、可変抵抗体の電気的に寄与する領域の面積を小さくできれば、消費電流を抑制でき、かつ書込不能とならない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【００１７】
しかしながら、電気的に寄与する領域の面積を一定以上小さくすると、スイッチング動作が安定的に起こらなくなることが近年の研究により分かってきた。即ち、このことは、従来構成の可変抵抗素子では、電気的に寄与する領域の面積を小さくすることができる範囲に限界があり、消費電流を更に抑制することが困難であることを示唆するものである。
【００１８】
本発明は、上記の問題点に鑑み、安定的なスイッチング動作を担保しつつ、従来構成よりも消費電流の低減が可能な可変抵抗素子を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る可変抵抗素子は、半導体基板上に、第１電極、第２電極、及び前記両電極の間に形成される可変抵抗体を有し、前記両電極間への電圧パルスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子であって、前記可変抵抗体を構成する表面の内、前記第１及び第２電極との接触面を除く少なくとも一の表面を被覆する第１絶縁膜を有し、前記第１絶縁膜が、シリコン酸化膜よりも熱伝導率が低い材料で構成されることを第１の特徴とする。
【００２０】
本発明に係る可変抵抗素子の上記第１の特徴構成によれば、可変抵抗体に接触する第１絶縁膜がシリコン酸化膜よりも熱伝導率の低い材料で構成されていることより、従来のように可変抵抗体に接触する絶縁膜を全てシリコン酸化膜で構成した場合と比べ、両電極間にパルス電圧が印加されることで可変抵抗体内で発生したジュール熱が放熱されにくくなり、可変抵抗体の発熱効率が向上する。
【００２１】
近年の研究により、可変抵抗体を遷移金属元素の酸化物又は酸窒化物で形成し、この両端に電気パルスを印加した場合、当該電気パルスによって発生する電界並びにジュール熱の寄与によって、可変抵抗体の電気的抵抗が変化することが分かってきた。
【００２２】
スイッチング動作時の消費電流を低下させるためには、可変抵抗体と電極との接触面積を小さくする必要があるが、当該接触面積を小さくした場合、発生するジュール熱も低下してしまう。このため、従来構成の下では、消費電流を低下させるべく前記の接触面積を小さくしても、スイッチング動作に必要なジュール熱も低下してしまうため、スイッチング動作を安定的に行うためには接触面積をある程度確保する必要があり、それ以下に低下させることができなかった。
【００２３】
しかし、本発明の構成とすることで、可変抵抗体内で発生したジュール熱を絶縁膜を介して外部に放熱されにくくすることができるため、従来よりも可変抵抗体と電極との接触面積を小さくしたとしても、安定的にスイッチング動作を実現することができる。即ち、本発明に係る可変抵抗素子の構成によって、消費電流の低減と可変抵抗体の発熱効率の向上との両立を実現することができる。
【００２４】
更に、本発明の構成は、従来の可変抵抗素子と同一形状の構造の下、絶縁膜の材料を異ならせることのみで実現することができる。つまり、製造プロセスに大幅な変更を加えることなく、消費電流の低減と可変抵抗体の発熱効率の向上との両立が可能な可変抵抗素子を実現することができる。
【００２５】
又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記第１絶縁膜が、多孔質の絶縁性材料で構成されることを第２の特徴とする。
【００２６】
又、本発明に係る可変抵抗素子は、上記第２の特徴構成に加えて、前記第１絶縁膜が、多孔質のシリコン酸化膜で構成されることを第３の特徴とする。
【００２７】
本発明に係る可変抵抗素子の上記第２又は第３の特徴構成によれば、第１絶縁膜をシリコン酸化膜よりも熱伝導率の低い材料で実現することができ、消費電流の低減と可変抵抗体の発熱効率の向上との両立を実現することができる。
【００２８】
又、本発明に係る可変抵抗素子は、上記第１〜第３の何れか一の特徴構成に加えて、前記第１絶縁膜が、前記第１及び第２電極との接触面を除く前記可変抵抗体の全ての表面を被覆することを第４の特徴とする。
【００２９】
本発明に係る可変抵抗素子の上記第４の特徴構成によれば、第１及び第２電極との接触面を除く可変抵抗体の全ての表面が、シリコン酸化膜よりも熱伝導率の低い絶縁膜で覆われているため、パルス電圧印加時に可変抵抗体内で発生するジュール熱が更に外部に放熱されにくく、発熱効率を更に高めることができる。これにより、安定的なスイッチング動作を確保しつつ、従来構成と比べて可変抵抗体と電極との接触面積を更に小さくすることができる。
【００３０】
又、本発明に係る可変抵抗素子は、上記第１〜第３の何れか一の特徴構成に加えて、半導体基板上に形成された前記第１電極と、前記第１電極の上層に形成され、一部に前記第１電極上面に達する空隙を有してなる前記第１絶縁膜と、前記空隙内において、前記第１絶縁膜の一部の内側壁及び前記第１電極に接するよう、前記第１電極の上層に形成された前記可変抵抗体と、前記空隙内において、前記第１絶縁膜の一部の内側壁及び前記可変抵抗体に接するよう、前記可変抵抗体の上層に形成された前記第２電極と、前記空隙内において、前記第１電極の上層に形成されると共に、前記可変抵抗体及び前記第２電極に接して前記空隙内を充填する第２絶縁膜と、を備えることを第５の特徴とする。
【００３１】
又、本発明に係る可変抵抗素子は、上記第５の特徴構成に加えて、前記第２絶縁膜が、シリコン酸化膜よりも熱伝導率が低い材料で構成されることを第６の特徴とする。
【００３２】
本発明に係る可変抵抗素子の上記第６の特徴構成によれば、第１及び第２電極との接触面を除く可変抵抗体の全ての表面が、シリコン酸化膜よりも熱伝導率の低い絶縁膜で覆われるため、パルス電圧印加時に可変抵抗体内で発生するジュール熱を更に外部に放熱させにくくすることができ、発熱効率を更に高めることができる。これにより、安定的なスイッチング動作を確保しつつ、従来構成と比べて可変抵抗体と電極との接触面積を更に小さくすることができる。
【発明の効果】
【００３３】
本発明の構成によれば、消費電流の低減と可変抵抗体の発熱効率の向上との両立が可能な可変抵抗素子を実現することができる。
【発明を実施するための最良の形態】
【００３４】
以下において、本発明に係る可変抵抗素子（以下、「本発明素子」と称する）の実施形態について図１〜図６の各図を参照して説明する。
【００３５】
図１は、本実施形態に係る本発明素子の構造の一例を示した概略構成図である図１（ａ）は、本発明素子の断面図を示しており、図１（ｂ）は一部の平面図を模式的に示している。
【００３６】
図１に示されるように、本発明素子１は、下地絶縁膜２が形成された半導体基板１０上に、第１電極３、第２電極４、可変抵抗体５、第１絶縁膜６、第２絶縁膜７を備えて構成される。尚、図１に示される概略断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００３７】
図１に示される本発明装置１は、半導体基板２０上の下地絶縁膜２上に形成された第１電極３の上層に、一部において第１電極３の上面が露出するような空隙１０を有する第１絶縁膜６を備える。そして、この第１絶縁膜６の上層及び空隙１０内に係る第１絶縁膜６の内側壁に接するように第２電極４を有する。そして、この第２電極４の先端部において、第１電極３と接触するように可変抵抗体５が形成されている。更に、第２電極４の上層及び空隙１０内に係る第２電極４の内側において、当該空隙１０を充填するように第２絶縁膜７を有する。
【００３８】
図１のように構成されるとき、可変抵抗体５は空隙１０内において環状に形成され、その底面において第１電極３と接触し、上面において第２電極４と接触する。又、第２電極４は、空隙１０内においては筒状に形成され、その筒状の第２電極４の内側を充填するように第２絶縁膜７が形成される。
【００３９】
ここで、可変抵抗体５を遷移金属元素の酸化物又は酸窒化物で形成し、この両端に電気パルスを印加した場合、当該電気パルスによって発生する電界並びにジュール熱の寄与によって、可変抵抗体５の電気的抵抗が変化することが近年の研究により分かってきた。
【００４０】
可変抵抗体５が高抵抗状態の時に電気パルスが印加されると、可変抵抗体５を構成する小領域に高電界がかかることにより、可変抵抗体５の内部で酸素空孔とキャリアが発生し、これによって電気的パスが生じる。これにより、可変抵抗体５の抵抗値が低下する（高抵抗状態から低抵抗状態への遷移）。
【００４１】
一方、可変抵抗体５が低抵抗状態の時に電気パルスが印加されると、高密度電流が流れてジュール熱が発生することにより、可変抵抗体５の内部では酸素空孔とキャリアの結合・消滅が発生する。これにより、可変抵抗体５の抵抗値が上昇する（低抵抗状態から高抵抗状態への遷移）。
【００４２】
即ち、この電気的パルスの印加によって、可変抵抗体５の抵抗状態を遷移させることができるため、可変抵抗体５の抵抗状態に応じて異なる情報を関連付けることで、可変抵抗体５を含む可変抵抗素子を記憶素子として用いることができる。この場合、前記のように電気的パルスを印加することで、記憶する情報の書き換えを行う。従って、書き換えに際し、消費電力を抑制するためには、可変抵抗体５と電極（第１電極３、第２電極４）との接触面積を小さくし、消費電流を低減することが有用である。しかしながら、一方で、消費電流が低減されると、発生するジュール熱が低下し、これによってスイッチング動作が起こりにくくなるという問題が新たに浮上する。
【００４３】
このため、スイッチング動作を促進させるためには、発生したジュール熱を可変抵抗体５内にできるだけ留まらせることが有用である。
【００４４】
図２及び図３は、図１の構造において空隙１０の内径を異ならせて製造した可変抵抗素子に対して電気パルスを印加したときの温度分布を示す結果である。図２は空隙１０の内径を０．２μｍとした場合、図３は０．０６５μｍとした場合における温度分布を示している（内径比は約１０：３）。尚、各可変抵抗素子ともに第１電極３及び第２電極４の材料を窒化チタン膜、可変抵抗体５の材料を酸化チタン膜、第１絶縁膜６及び第２絶縁膜７の材料をシリコン酸化膜として構成した。又、図２及び図３では、室温状態の下で、第１電極３と第２電極４の間に２．０Ｖの電圧パルスをパルス幅３５ｎｓで印加したときの温度分布を示している。尚、図２、図３、並びに後述する図４、図５では、何れも場所における温度の高低を色の濃淡で表しており、最も温度が高い場所が最も白色に近い色で表示されている。
【００４５】
図２及び図３によれば、内径０．２μｍの可変抵抗素子では最大１４５１Ｋ（１１７８℃）まで上昇するのに対し、内径０．０６５μｍ径の可変抵抗素子では最大１１９９Ｋ（９２６℃）までしか上昇しないことが分かる。空隙の内径を細くするほど可変抵抗体５と電極（３，４）との接触面積が小さくなることから、可変抵抗体５と電極（３，４）との接触面積が小さくなると、発生するジュール熱も低下することが分かる。
【００４６】
従って、低消費電流で動作する可変抵抗素子を構成するためには、接触面積を小さくすると同時に、可変抵抗体５の発熱効率を高める構造にすることが必要である。可変抵抗体５の発熱効率を高めるためには、可変抵抗体５から外部に放熱されるのをできるだけ抑制することが有用である。
【００４７】
可変抵抗体５で発生した熱は、当該可変抵抗体５に接触する膜を介して放熱される。このため、可変抵抗体５に接触する絶縁膜（第１絶縁膜６，第２絶縁膜７）を、熱伝導率の低い材料で構成することで、可変抵抗体５の温度を高めることが可能となる。本発明素子１は、可変抵抗体５に接触する絶縁膜を、従来のシリコン酸化膜よりも熱伝導率の低い材料で構成することを特徴とする。
【００４８】
図４は、空隙１０の内径は図２の場合と同様に０．２μｍとし、第１絶縁膜６及び第２絶縁膜７を、シリコン酸化膜よりも熱伝導率の低い多孔質シリコン酸化膜によって構成した場合の温度分布を示している。尚、評価方法は、図２及び図３と同様、室温状態の下で、第１電極３と第２電極４の間に２．０Ｖの電圧パルスをパルス幅３５ｎｓで印加した。尚、シリコン酸化膜の熱伝導率が１．４（Ｗ／ｍ・Ｋ）であるのに対し、図４の評価で用いた本発明素子１が備える第１絶縁膜６及び第２絶縁膜７を構成する多孔質シリコン酸化膜の熱伝導率は０．１４（Ｗ／ｍ・Ｋ）であり、熱伝導率比は１０：１である。
【００４９】
図２及び図４によれば、シリコン酸化膜を用いた従来構成の可変抵抗素子では最大１４５１Ｋ（１１７８℃）まで上昇するのに対し、熱伝導率の低い多孔質シリコン酸化膜を用いた本発明素子では１７７５Ｋ（１５０２℃）まで上昇していることが分かる。これにより、本発明素子１は、従来構成よりも発熱効率が高く、より低い電流でスイッチング動作に十分な温度に到達することが可能であることが分かる。
【００５０】
又、図５は、第１絶縁膜６のみを熱伝導率の低い多孔質シリコン酸化膜で構成し、第２絶縁膜７は従来と同様、熱伝導率の高いシリコン酸化膜で構成した場合の温度分布を示している。尚、その他の条件については図２並びに図４と同一である。
【００５１】
図５によれば、第１絶縁膜６のみを熱伝導率の低い多孔質シリコン酸化膜で構成した場合、第１及び第２絶縁膜の双方を多孔質シリコン酸化膜で構成した図４の場合よりは低温を示すものの、双方の絶縁膜をシリコン酸化膜で構成した図２の場合と比較すると高い温度を示している。従って、第１電極３並びに第２電極４と接触する接触面を除く可変抵抗体５の表面の内、何れか一の表面をシリコン酸化膜よりも熱伝導率の低い絶縁膜で覆うことで、可変抵抗素子の発熱効率を高める効果を有することが分かる。従って、可変抵抗体５と両電極（３，４）との接触面積を小さくしながらも、発熱効率を高めることができるため、安定したスイッチング動作が可能となる。無論、図５と図４とを比較して明らかなように、電極との接触面を除く可変抵抗体５の全ての表面をシリコン酸化膜よりも熱伝導率の低い絶縁膜で完全に覆う方が、より可変抵抗体５の発熱効率を高める効果を有する。
【００５２】
尚、図１に示される本発明素子１の製造工程としては、下地絶縁膜２を成膜後、その上層に第１電極３を形成する。次に、第１電極３の上層に多孔質シリコン酸化膜で構成した第１絶縁膜６を成膜した後、第１電極３の上面が露出するように一部領域に空隙１０を形成する。その後、空隙１０内の第１絶縁膜６の内壁に接するように第２電極３の材料膜を全面に成膜する。このとき、空隙１０内において底面に近付くほど第１絶縁膜６の内壁に接触する膜厚が薄くなるようなオーバーハング形状となるように成膜を行う。その後、パターニングを行った後、酸化性雰囲気下で第２絶縁膜７を成膜する。これにより、空隙１０内の底面付近の第２電極３が酸化され、可変抵抗体５に変化する。
【００５３】
このように構成した本発明素子１をを備える複数のメモリセルそれぞれを行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成し、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置することで、書き換えエラー及び消費電力の少ない不揮発性半導体記憶装置を実現することができる。尚、メモリセルの構成としては、図８に示す１Ｔ／１Ｒ型や図１０に示す１Ｒ型のメモリセルを採用することができる。
【００５４】
尚、上述の実施形態では、図１に示す形状を有する可変抵抗素子を例に挙げて説明を行ったが、電極との接触面を除く可変抵抗体の表面の内、何れか一の表面をシリコン酸化膜よりも熱伝導率の低い絶縁膜で覆う構成であれば、図１に示す形状に限定されるものではない。
【００５５】
図６は、図１とは異なる形状を有する本発明素子の構造例である。これらの構造で可変抵抗素子を実現する場合であっても、電極との接触面を除く可変抵抗体の表面に接触する絶縁膜の内の少なくとも一の絶縁膜をシリコン酸化膜よりも熱伝導率の低い絶縁膜（多孔質シリコン酸化膜等）で構成することで、発熱効率が高く安定したスイッチング動作が可能な可変抵抗素子を実現することができる。例えば、図６（ａ）、（ｂ）の構成の場合、第１及び第２絶縁膜（６，７）の内の少なくとも何れか一を多孔質シリコン酸化膜で構成すれば良い。図６（ｃ）の構成の場合は、第１絶縁膜６を多孔質シリコン酸化膜で構成すれば良い。図６（ｄ）、（ｅ）の構成の場合は、可変抵抗体５との接触面積が特に大きい第２絶縁膜７を多孔質シリコン酸化膜で構成することで発熱効率を高めることができる。
【００５６】
尚、図６（ａ）〜（ｃ）では、第１電極３を、異なる形状の２つの電極３ａ及び３ｂによって構成することで、第１電極３の先端部の形状を突出させ、これによって可変抵抗体５との接触面積を低減させている。又、図６（ｄ）における２１はメタル配線を表している。図６（ｄ）及び（ｅ）は半導体基板の基板面に平行な方向に第１電極３及び第２電極４を有する構成例である。
【００５７】
尚、上述の実施形態において、シリコン酸化膜よりも熱伝導率が低い絶縁膜として多孔質シリコン酸化膜を用いるものとしたが、シリコン酸化膜よりも熱伝導率が低い絶縁膜を構成する材料であれば多孔質シリコン酸化膜に限定されるものではない。
【００５８】
又、上述の実施形態において、第１及び第２電極（３，４）の構成材料を窒化チタン膜と記載したが、これに限られず、Ｃｕ、Ｎｉ，Ｖ、Ｚｎ、Ｎｂ、Ｔｉ、Ｗ、Ｃｏ等の遷移金属、若しくは遷移金属の窒化物で形成するものとして良い。この場合、熱伝導率が比較的低い電極材料を用いることで、可変抵抗体５の発熱効率を向上させる効果を更に高めることができる（窒化チタン等）。
【００５９】
又、上述の実施形態において、可変抵抗体５の構成材料を酸化チタン膜と記載したが、印加された電気パルスに対して可逆的な抵抗変化を示す材料であればこれに限られるものではなく、例えばＴｉ、Ｃｏ、Ｎｉ、Ｃｕ、Ｔａ、Ｗの内、少なくとも一つを含む遷移金属元素の酸化物または酸窒化物で構成することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明素子の構造の一例を示した概略構成図
【図２】空隙の内径を０．２μｍ、第１及び第２絶縁膜をシリコン酸化膜として製造された可変抵抗素子に対して電気パルスを印加したときの温度分布図
【図３】空隙の内径を０．０６５μｍ、第１及び第２絶縁膜をシリコン酸化膜として製造された可変抵抗素子に対して電気パルスを印加したときの温度分布図
【図４】空隙の内径を０．２μｍ、第１及び第２絶縁膜を多孔質シリコン酸化膜として製造された可変抵抗素子に対して電気パルスを印加したときの温度分布図
【図５】空隙の内径を０．２μｍ、第１絶縁膜を多孔質シリコン酸化膜、第２絶縁膜をシリコン酸化膜として製造された可変抵抗素子に対して電気パルスを印加したときの温度分布図
【図６】本発明素子の構造の別の一例を示した概略構成図
【図７】可変抵抗素子を用いた不揮発性半導体記憶装置の概略断面構成図
【図８】可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図９】１Ｔ／１Ｒ型メモリセルの構造の従来の一構成例を示す断面模式図
【図１０】可変抵抗素子を備えた１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図１１】１Ｒ型メモリセルの構造の従来の一構成例を模式的に示す斜視図
【符号の説明】
【００６１】
１：    本発明に係る可変抵抗素子
２：    下地絶縁膜
３（３ａ，３ｂ）：    第１電極
４：    第２電極
５：    可変抵抗体
６：    第１絶縁膜
７：    第２絶縁膜
１０：    空隙
２０：    半導体基板
２１：    メタル配線
１０１：    下部電極
１０２：    上部電極
１０３：    可変抵抗体
１０４：    メモリセルアレイ
１０６：    ワード線デコーダ
１０７：    ソース線デコーダ
１１１：    半導体基板
１１２：    素子分離領域
１１３：    ゲート絶縁膜
１１４：    ゲート電極
１１５：    ドレイン拡散層領域
１１６：    ソース拡散層領域
１１７：    コンタクトプラグ
１１８：    下部電極
１１９：    可変抵抗体
１２０：    上部電極
１２１：    コンタクトプラグ
１２３：    ビット線配線
１２４：    ソース線配線
１３１：    メモリセルアレイ
１３２：    ビット線デコーダ
１３３：    ワード線デコーダ
１４１：    下部電極配線
１４２：    可変抵抗体
１４３：    上部電極配線
ＢＬ１〜ＢＬｍ：    ビット線
Ｒ：    可変抵抗素子
ＳＬ１〜ＳＬｎ：    ソース線
Ｔ：    選択トランジスタ
ＷＬ１〜ＷＬｎ：    ワード線
【図１】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図２】
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【図３】
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【図４】
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【図５】
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