(57)【要約】【課題】ストレスの集中に起因する結晶欠陥の発生を防止することができる、半導体装置およびその製造方法を提供する。【解決手段】第１シリコン層５上には、第２シリコン層６が積層されている。第１シリコン層５と第２シリコン層６との界面には、たとえば、ＳｉＯ２からなる応力緩和層７が形成されている。第２シリコン層６には、その上面から掘り下がったトレンチ８が形成され、このトレンチ８は、応力緩和層７を貫通している。トレンチ８の内面には、ＳｉＯ２膜９が被着されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１シリコン層と、
前記第１シリコン層上に積層された第２シリコン層と、
前記第１シリコン層と前記第２シリコン層との界面に形成された応力緩和層と、
前記第２シリコン層の上面から掘り下がって形成され、前記応力緩和層を貫通するトレンチと、
前記トレンチの内面に被着されたＳｉＯ２膜とを備える、半導体装置。
【請求項２】
前記応力緩和層は、ＳｉＯ２からなる、請求項１に記載の半導体装置。
【請求項３】
第１シリコン層を形成する工程と、
前記第１シリコン層上に、応力緩和層を選択的に形成する工程と、
前記第１シリコン層および前記応力緩和層上に第２シリコン層を積層する工程と、
前記第２シリコン層をその上面から掘り下げることにより、前記応力緩和層をその積層方向に貫通するトレンチを形成する工程と、
前記トレンチの内面にＳｉＯ２膜を被着させる工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの高耐圧素子と他の素子とを半導体基板上に混載する場合に、高耐圧素子が形成される領域を他の素子が形成される領域と電気的に分離する素子分離技術として、ＤＴＩ（Deep Trench Isolation）技術が知られている。
図３は、高耐圧素子が形成される半導体基板の構造を示す模式的な断面図である。
【０００３】
半導体基板は、たとえば、厚膜ＳＯＩ（Silicon On Insulator）基板１０２からなる。厚膜ＳＯＩ基板１０２は、Ｐ型またはＮ型のシリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＮ型のエピタキシャル層１０５を積層した構造を有している。
エピタキシャル層１０５には、平面視四角環状のディープトレンチ１０６がその表面から掘り下げて形成されている。ディープトレンチ１０６の最深部は、ＢＯＸ層１０４に達している。ディープトレンチ１０６内は、ＳｉＯ２からなる酸化膜１０７を介して、ポリシリコン１０８で埋め尽くされている。ディープトレンチ１０６に囲まれた領域には、高耐圧ＭＯＳＦＥＴなどの高耐圧素子（図示せず）が形成される。
【０００４】
このように、ＤＴＩ技術が適用された半導体装置では、ポリシリコン１０８で埋め尽くされたディープトレンチ１０６に囲まれた領域が、その周囲から絶縁分離（誘電体分離）された素子形成領域となっている。
【特許文献１】特開２００７−２５８５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程では、素子形成領域に不純物拡散領域（たとえば、高耐圧ＭＯＳＦＥＴのソース領域など）を形成するために、エピタキシャル層１０５の内部に不純物が注入され、その後、不純物を活性化するための熱処理が行われる。また、酸化膜を形成するための熱処理が行われる。これらの熱処理が行われると、ＳｉとＳｉＯ２との熱膨張係数の違いにより、エピタキシャル層１０５の膨張量と酸化膜１０７の膨張量とに差が生じ、この差に起因する応力（ストレス）がエピタキシャル層１０５におけるディープトレンチ１０６の上端付近および下端付近に集中する。そのため、熱処理が繰り返し行われると、エピタキシャル層１０５におけるディープトレンチ１０６の上端付近および下端付近に、ストレスの集中による結晶欠陥が生じるおそれがあった。
【０００６】
そこで、本発明の目的は、ストレスの集中に起因する結晶欠陥の発生を防止することができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、第１シリコン層と、前記第１シリコン層上に積層された第２シリコン層と、前記第１シリコン層と前記第２シリコン層との界面に形成された応力緩和層と、前記第２シリコン層の上面から掘り下がって形成され、前記応力緩和層を貫通するトレンチと、前記トレンチの内面に被着されたＳｉＯ２膜とを備える、半導体装置である。
【０００８】
この構成によれば、第１シリコン層上には、第２シリコン層が積層されている。第１シリコン層と第２シリコン層との界面には、応力緩和層が形成されている。第２シリコン層には、その上面から掘り下がったトレンチが形成され、このトレンチは、応力緩和層を貫通している。トレンチの内面には、ＳｉＯ２膜が被着されている。
半導体装置の製造工程では、不純物の活性化のための熱処理や酸化膜の形成のための熱処理（熱酸化処理）が行われる。このような熱処理時には、第１シリコン層、第２シリコン層、応力緩和層およびＳｉＯ２膜が膨張／収縮する。このとき、第１シリコン層および第２シリコン層の材料であるＳｉの熱膨張係数とＳｉＯ２膜の材料であるＳｉＯ２の熱膨張係数との差に起因し、第１シリコン層および第２シリコン層の膨張量とＳｉＯ２膜の膨張量とに差が生じる。しかし、第１シリコン層と第２シリコン層との間にＳｉＯ２からなる応力緩和層が介在されていることにより、その膨張量の差は、応力緩和層の膨張により吸収（緩和）される。そのため、第１シリコン層および第２シリコン層に、第１シリコン層および第２シリコン層の膨張量とＳｉＯ２膜の膨張量との差に起因するストレスが生じることを防止することができる。
【０００９】
また、第１シリコン層におけるＳｉＯ２膜との界面と、第２シリコン層におけるＳｉＯ２膜との界面とは、応力緩和層により分断されている。そのため、たとえ第１シリコン層および第２シリコン層の膨張量とＳｉＯ２膜の膨張量との差を応力緩和層により吸収しきれなくても、その膨張量の差に起因するストレスは、第１シリコン層の表層部および基層部におけるＳｉＯ２膜との界面付近、ならびに、第２シリコン層の表層部および基層部におけるＳｉＯ２膜との界面付近に分散して加わる。
【００１０】
よって、第１シリコン層および第２シリコン層におけるストレスの集中に起因する結晶欠陥の発生を防止することができる。
請求項２に記載のように、前記応力緩和層は、ＳｉＯ２からなることが好ましい。
この場合、第１シリコン層の表面を選択的に酸化させることにより、応力緩和層を簡単に形成することができる。
【００１１】
請求項１に記載の半導体装置は、請求項３に記載の製造方法により得ることができる。
請求項３に記載の発明は、第１シリコン層を形成する工程と、前記第１シリコン層上に、応力緩和層を選択的に形成する工程と、前記第１シリコン層および前記応力緩和層上に第２シリコン層を積層する工程と、前記第２シリコン層をその上面から掘り下げることにより、前記応力緩和層をその積層方向に貫通するトレンチを形成する工程と、前記トレンチの内面にＳｉＯ２膜を被着させる工程とを含む、半導体装置の製造方法である。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、Ｐ型またはＮ型のシリコン基板３上に、ＳｉＯ２からなるＢＯＸ層４を介して、ＳｉからなるＮ型の第１シリコン層５および第２シリコン層６をシリコン基板３側からこの順に積層した構造を有している。第１シリコン層５および第２シリコン層６の界面には、ＳｉＯ２からなる応力緩和層７が選択的に形成されている。具体的には、応力緩和層７は、平面視において、次に述べるトレンチ８が形成される領域を含む四角環状の領域に形成されている。
【００１３】
第１シリコン層５、応力緩和層７および第２シリコン層６には、平面視四角環状のトレンチ８が層厚方向に貫通して形成されている。すなわち、平面視において、応力緩和層７が形成されている四角環状の領域には、第２シリコン層６の表面からＢＯＸ層４に至る深さを有し、応力緩和層７よりも幅狭な四角環状のトレンチ８が形成されている。トレンチ８の内面は、ＳｉＯ２膜９で覆われている。ＳｉＯ２膜９の内側は、ポリシリコン１０で埋め尽くされている。これにより、トレンチ８に囲まれる領域は、ＢＯＸ層４およびＳｉＯ２膜９により、その周囲から絶縁分離（誘電体分離）される素子形成領域１１となっている。この素子形成領域１１には、次に述べるように、高耐圧ＭＯＳＦＥＴが形成されている。
【００１４】
素子形成領域１１において、第２シリコン層６の表層部には、平面視で中央部に、Ｐ型のドレインバッファ領域１２が形成されている。ドレインバッファ領域１２の表層部には、ドレインバッファ領域１２よりも高いＰ型不純物濃度を有するＰ型のドレインコンタクト領域１３が形成されている。
ドレインバッファ領域１２の周囲には、Ｐ型のドリフト領域１４が形成されている。ドリフト領域１４は、ドレインバッファ領域１２に接している。
【００１５】
また、第２シリコン層６の表層部には、ディープトレンチ８とドリフト領域１４との間に、それらと間隔を空けて、Ｎ型のボディ領域１５が形成されている。ボディ領域１５の表層部には、Ｐ型のソース領域１６と、ボディ領域１５よりも高いＮ型不純物濃度を有するＮ型のボディコンタクト領域１７とが互いに隣接して形成されている。
ドリフト領域１４の全域上には、ＬＯＣＯＳ酸化膜１８が形成されている。ソース領域１６とＬＯＣＯＳ酸化膜１８との間において、第２シリコン層６の表面上には、ゲート酸化膜１９が形成されている。ゲート酸化膜１９上には、ゲート電極２０が形成されている。また、ＬＯＣＯＳ酸化膜１８上には、フィールドプレート２１がゲート電極２０と一体的に形成されている。
【００１６】
また、厚膜ＳＯＩ基板２上は、ＳｉＯ２からなる層間絶縁膜２２で覆われている。層間絶縁膜２２には、ドレインコンタクト領域１３に臨むドレインコンタクトホール２３と、ソース領域１６およびボディコンタクト領域１７に臨むソースコンタクトホール２４とが貫通して形成されている。
層間絶縁膜２２上には、ドレイン配線２５およびソース配線２６が形成されている。ドレイン配線２５は、ドレインコンタクトホール２３を介して、ドレインコンタクト領域１３に接続されている。ソース配線２６は、ソースコンタクトホール２４を介して、ソース領域１６およびボディコンタクト領域１７に接続されている。
【００１７】
図２Ａ〜２Ｇは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、ＢＯＸ層４を有するシリコン基板３が用意され、エピタキシャル成長法により、ＢＯＸ層４上に第１シリコン層５が形成される。
次いで、図２Ｂに示すように、第１シリコン層５上に、応力緩和層７が形成されるべき部分に対向する開口を有するハードマスク３０が形成される。そして、第１シリコン層５におけるハードマスク３０の開口から露出する部分が熱酸化されることにより、応力緩和層７が形成される。応力緩和層７の形成後、ハードマスク３０は除去される。
【００１８】
その後、図２Ｃに示すように、エピタキシャル成長法により、第１シリコン層および応力緩和層７上に、第２シリコン層６が形成される。
次いで、図２Ｄに示すように、第２シリコン層６上に、ＳｉＮ層３２およびＳｉＯ２層３３が半導体基板側からこの順に積層される。その後、ＳｉＯ２層３３上に、トレンチ８が形成されるべき部分に対向する開口を有するレジスト膜３１が形成される。
【００１９】
このレジスト膜３１をマスクとして、ＳｉＮ層３２およびＳｉＯ２層３３がドライエッチングされることにより、図２Ｅに示すように、トレンチ８が形成されるべき部分に対向する開口を有するハードマスク３４が形成される。ハードマスク３４の形成後、レジスト膜３１は、除去される。
その後、ハードマスク３４を介して、第２シリコン層６、応力緩和層７および第１シリコン層５がドライエッチングされることにより、図２Ｆに示すように、トレンチ８が形成される。このとき、第２シリコン層６、応力緩和層７および第１シリコン層５は、適当なタイミングで反応ガス（エッチャント）を切り換えることによって連続的にエッチングされる。第１シリコン層５のエッチングは、ＢＯＸ層３が露出した時点で停止される。
【００２０】
その後、図２Ｇに示すように、熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、トレンチ８の側面および底面に、ＳｉＯ２膜９が形成される。
次いで、ＣＶＤ法により、ＳｉＯ２膜９上に、ポリシリコン１０が堆積される。このポリシリコン１０は、トレンチ８を埋め尽くす厚さに形成される。その後、ポリシリコン１０が全面ドライエッチングされる。この全面ドライエッチングは、トレンチ６外に存在するポリシリコン１０がすべて除去されて、トレンチ６内に残るポリシリコン１０の表面が第２シリコン層６の表面と同じ高さになるまで続けられる。その後、ＳｉＯ２層３３の表面洗浄、および全面ドライエッチングを行い、ＳｉＯ２層３３を取り除く。この全面ドライエッチングは、ＳｉＮ層３２の表面が露出するまで続けられる。その後、ウェットエッチングにより、ＳｉＮ層３２が除去される。これにより、図２Ｈに示すように、ＳｉＯ２膜９を介してトレンチ８に埋設され、第２シリコン層６の表面とほぼ面一な表面を有するポリシリコン１０が得られる。
【００２１】
その後、ＬＯＣＯＳ酸化法により、第２シリコン層６の表層部にＬＯＣＯＳ酸化膜１８が選択的に形成される。また、素子形成領域１１における第２シリコン層６の表層部への不純物注入処理および熱処理が繰り返し行われることによって、ドレインバッファ領域１２、ドレインコンタクト領域１３、ドリフト領域１４、ボディ領域１５、ソース領域１６およびボディコンタクト領域１７が形成される。さらに、ＣＶＤ法、フォトリソグラフィ技術およびエッチング技術などを用いて、ゲート酸化膜１９、ゲート電極２０、フィールドプレート２１、層間絶縁膜２２、ドレインコンタクトホール２３、ソースコンタクトホール２４、ドレイン配線２５およびソース配線２６が形成されることにより、図１に示す半導体装置１が得られる。
【００２２】
以上のように、第１シリコン層５上には、第２シリコン層６が積層されている。第１シリコン層５と第２シリコン層６との界面には、応力緩和層７が形成されている。第２シリコン層６には、その上面から掘り下がったトレンチ８が形成され、このトレンチ８は、応力緩和層７を貫通している。トレンチ８の内面には、ＳｉＯ２膜９が被着されている。
半導体装置１の製造工程では、不純物の活性化のための熱処理や酸化膜の形成のための熱処理（熱酸化処理）が行われる。このような熱処理時には、第１シリコン層５、第２シリコン層６、応力緩和層７およびＳｉＯ２膜９が膨張／収縮する。このとき、第１シリコン層５および第２シリコン層６の材料であるＳｉの熱膨張係数とＳｉＯ２膜９の材料であるＳｉＯ２の熱膨張係数との差に起因し、第１シリコン層５および第２シリコン層６の膨張量とＳｉＯ２膜９の膨張量とに差が生じる。しかし、第１シリコン層５と第２シリコン層６との間にＳｉＯ２からなる応力緩和層７が介在されていることにより、その膨張量の差は、応力緩和層７の膨張により吸収（緩和）される。そのため、第１シリコン層５および第２シリコン層６に、第１シリコン層５および第２シリコン層６の膨張量とＳｉＯ２膜９の膨張量との差に起因するストレスが生じることを防止することができる。
【００２３】
また、第１シリコン層５におけるＳｉＯ２膜９との界面と、第２シリコン層６におけるＳｉＯ２膜９との界面とは、応力緩和層７により分断されている。そのため、たとえ第１シリコン層５および第２シリコン層６の膨張量とＳｉＯ２膜９の膨張量との差を応力緩和層７により吸収しきれなくても、その膨張量の差に起因するストレスは、第１シリコン層５の表層部および基層部におけるＳｉＯ２膜９との界面付近、ならびに、第２シリコン層６の表層部および基層部におけるＳｉＯ２膜９との界面付近に分散して加わる。
【００２４】
よって、第１シリコン層５および第２シリコン層６におけるストレスの集中に起因する結晶欠陥の発生を防止することができる。
また、応力緩和層７は、ＳｉＯ２からなるため、第１シリコン層５の表面を選択的に酸化させることにより、応力緩和層７を簡単に形成することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【００２５】
たとえば、前述の実施形態では、応力緩和層７は、平面視において、トレンチ８が形成される領域を含む四角環状の領域に形成されているとしたが、これに限らず、トレンチ８が形成される四角環状の領域の周方向に間隔を空けた複数の位置に設けられていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態をに係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図３】従来の高耐圧素子を備える半導体基板の構造を示す図解的な断面図である。
【符号の説明】
【００２７】
１      半導体装置
５      第１シリコン層
６      第２シリコン層
７      応力緩和層
８      トレンチ
９      ＳｉＯ２膜
【図１】
2009152401.tif 000003
【図２Ａ】
2009152401.tif 000004
【図２Ｂ】
2009152401.tif 000005
【図２Ｃ】
2009152401.tif 000006
【図２Ｄ】
2009152401.tif 000007
【図２Ｅ】
2009152401.tif 000008
【図２Ｆ】
2009152401.tif 000009
【図２Ｇ】
2009152401.tif 000010
【図２Ｈ】
2009152401.tif 000011
【図３】
2009152401.tif 000012