(57)【要約】【課題】帰還回路網と演算増幅回路を有する負帰還回路において、帰還回路網内の帰還抵抗の値が大きい場合は、寄生容量と帰還抵抗による極により回路の安定性を損なう。この結果、利得の周波数特性にピークが生じる、異常発振する、などの現象が起こる【解決手段】反転入力端子と非反転入力端子と出力端子とを備える演算増幅回路と、反転入力端子と出力端子とを接続する帰還回路網とを備える信号処理回路であって、帰還回路網が持つ極のうち最も低い周波数の極を、演算増幅回路の持つ複数の極よりも低い周波数にする。これにより、帰還回路網の極を主要極として利用するため、使用可能な帯域を帰還回路網の極の周波数によらず広げることができる。【選択図】図１
2009212669.tif 000002
【特許請求の範囲】
【請求項１】
反転入力端子と非反転入力端子と出力端子とを備える演算増幅回路と、前記反転入力端子と前記出力端子とを接続する帰還回路網と、を備えた信号処理回路において、
前記帰還回路網が持つ極のうち最も低い周波数の極を、前記演算増幅回路の持つ複数の極よりも低い周波数とすることを特徴とする信号処理回路。
【請求項２】
請求項１に記載の信号処理回路において、
前記演算増幅回路は、それ自身の持つ極の配置を調整するための位相補償容量を備えず、
前記帰還回路網は帰還抵抗と寄生容量とを備え、
前記帰還回路網で定まる前記極は、前記帰還抵抗と前記寄生容量とによって決定されると共に、前記演算増幅回路の持つ複数の極よりも低い周波数であることを特徴とする信号処理回路。
【請求項３】
請求項１または２に記載の信号処理回路において、
前記帰還回路網は、前記演算増幅回路の反転入力端子と直流電位との間に接続される第１の位相補償容量を有することを特徴とする信号処理回路。
【請求項４】
請求項１から３のいずれか一項に記載の信号処理回路において、
前記演算増幅回路は、前記反転入力端子と前記非反転入力端子との電位差情報を出力する差動増幅段と、この差動増幅段の出力信号を増幅し、出力負荷へのドライブ能力を強化するバッファ段と、を備えることを特徴とする信号処理回路。
【請求項５】
請求項４に記載の信号処理回路において、
前記差動増幅段は、テイル電流源としての第１のトランジスタと、差動入力のための第２、第３のトランジスタと、これら第２、第３のトランジスタの負荷としての第４、第５のトランジスタと、を備え、
これら第４、第５のトランジスタは、それぞれダイオード接続されていることを特徴とする信号処理回路。
【請求項６】
請求項１から５のいずれか一項に記載の信号処理回路において、
前記演算増幅回路の出力端子と直流電位との間に第１の位相補償抵抗と第２の位相補償容量とが接続されることを特徴とする信号処理回路。
【請求項７】
請求項１から６のいずれか一項に記載の信号処理回路において、
前記帰還回路網内は、前記演算増幅回路の前記反転入力端子と前記出力端子間を接続する帰還抵抗を備えることで電流電圧変換機能を有することを特徴とする信号処理回路。
【請求項８】
請求項７に記載の信号処理回路において、
前記反転入力端子に接続する入力抵抗を備えることで、この入力抵抗の２端子のうち、前記反転入力端子に接続されていない端子を入力とした反転増幅機能を有することを特徴とする信号処理回路。
【請求項９】
請求項７に記載の信号処理回路において、
前記演算増幅回路の反転入力端子−出力端子間に帰還抵抗が接続され、さらに、
前記非反転入力端子を入力とし、前記反転入力端子とアナログ基準電位とを接続する抵抗を備えることで非反転増幅機能を有することを特徴とする信号処理回路。
【請求項１０】
請求項１から９に記載の信号処理回路を用いて、圧電振動子に印加される角速度を検出
することを特徴とする振動型ジャイロセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算増幅回路を用いた信号処理回路と、この信号処理回路を用いた振動型ジャイロセンサに関する。
【背景技術】
【０００２】
演算増幅回路は、負帰還をかけることにより、利得の一部を犠牲にするかわりに、利得や周波数特性を安定化させて使用される。図６は、非反転増幅回路のブロック図である。これを用いて、負帰還の原理を簡単に説明する。
【０００３】
出力ｖｏｕｔは帰還回路網６０３でｆ倍され、減算器６０１において入力ｖｉｎから減算された後、利得Ａの増幅回路６０２で増幅されるが、これはｖｏｕｔそのものである。従って、Ａ・（ｖｉｎ−（ｖｏｕｔ・ｆ））＝ｖｏｕｔとなり、ｖｏｕｔについて整理すると、ｖｏｕｔ＝ｖｉｎ・Ａ／（１＋Ａ・ｆ）となる。ここで、Ａ・ｆは開ループ利得と呼ばれる。
【０００４】
この式において、開ループ利得Ａ・ｆが１より充分大きければ、ｖｏｕｔ＝（１／ｆ）・ｖｉｎとなり、増幅回路６０２の利得Ａに関係なく、帰還回路網６０３の特性のみで、回路全体の利得をほぼ決定できる。つまり、温度や製造ばらつきなどの原因で、増幅回路６０２の利得Ａが変動したとしても、ｆが一定であれば回路全体の利得はほとんど変動しない。これが、負帰還による利得安定化の原理である。なお、図６において、減算器６０１と増幅回路６０２は、演算増幅回路に置き換えることができる。
【０００５】
次に、図６の周波数特性について説明する。なお、ここでは帰還回路網６０３は抵抗のみで構成されており、周波数依存性が無いものと仮定する。一般に負帰還を用いた回路の開ループ利得は、図７（ａ）に示すような周波数依存性を持っており、この周波数特性は、理想増幅回路と、複数のＬＰＦと、で近似できる。このＬＰＦ群のカットオフ周波数について、周波数の低い順に、主要極ｆｐ１、第２極ｆｐ２、と呼ぶことにする。ＬＰＦは、カットオフ周波数を超えると信号が−２０ｄＢ／ｄｅｃで減衰し、最大９０度の位相遅れを生ずる。
【０００６】
このような周波数特性を持つ増幅回路と帰還回路網を負帰還に用いた場合、増幅回路と帰還回路網で位相がφ度遅れると、それが減算器において入力信号から減算され、さらに位相が反転し、あわせて（１８０＋φ）度位相が回転して増幅回路の入力に戻ることになる。
【０００７】
位相遅れφが１８０度となる周波数では、増幅回路の入力信号が、増幅回路と帰還回路網を介して、同位相で戻ってくることになる。この周波数における開ループ利得Ａ・ｆが１に近い場合、これが繰り返されることで入力信号が過剰に増幅され、帰還回路網で設定した以上の利得となる。これは、利得の周波数特性におけるピークとして現れる。
【０００８】
また、この周波数において、開ループ利得Ａ・ｆが１以上の場合、入力信号が同位相かつ元より大きな振幅で戻ってくることになる。これにより入力信号が際限なく増幅されるため、雑音を過剰に増幅して異常発振を起こす。
【０００９】
以上のようなピークの発生や発振を防ぐためには、位相遅れφが１８０度になる周波数において、開ループ利得Ａ・ｆをある程度以下に抑えればよい。この利得は、利得余裕と呼ばれる。異常発振を起こしたり、利得の周波数特性にピークを生じたりさせないための
、利得余裕の目安は−１０ｄＢ程度である。
【００１０】
続いて、利得余裕を確保する方法について、図７を用いて説明する。ＬＰＦはカットオフ周波数を超えると最大９０度の位相遅れを生ずるので、開ループ利得の位相遅れφが１８０度になる周波数は、低い周波数から数えて２番目のカットオフ周波数、つまり第２極ｆｐ２を超えたあたりになる。
【００１１】
図７（ｂ）は、図７（ａ）における主要極ｆｐ１を、より低い周波数ｆｐ１’に移したときの、開ループ利得を表す図である。この場合、図７（ａ）より低い周波数から利得の低下が始まるため、位相遅れφが１８０度に達する周波数における利得を下げることができる。１つのＬＰＦによる利得の減衰は−２０ｄＢ／ｄｅｃで一定である。したがって第２極ｆｐ２を主要極ｆｐ１から周波数的に離すことで、第２極ｆｐ２における利得を下げ、利得余裕を稼ぐことができる。
【００１２】
図７（ｂ）では主要極ｆｐ１を低周波化する例を示したが、代わりに第２極ｆｐ２を高周波化しても、同様に位相遅れφが１８０度になる周波数における利得を低下させることが出来る。
【００１３】
このように、主要極ｆｐ１と第２極ｆｐ２とを離すことが、ピークの発生や異常発振を防ぐために有効である。このような極の調整を、位相補償と呼ぶ。このとき、使用可能な周波数帯域は、おおよそ第２極ｆｐ２の周波数で決まる。従って、広帯域化のためには第２極ｆｐ２を高周波化する必要がある。
【００１４】
次に、従来の演算増幅回路における位相補償について、説明する。図８に、従来の２段演算増幅回路の一例を示す。図８において、ｉｎｐは非反転入力端子、ｉｎｎは反転入力端子、ｏｕｔは出力端子をあらわしている。また、帰還回路網の極は、演算増幅回路の極にくらべて充分高い周波数にあり、無視できる状況について考える。
【００１５】
この演算増幅回路は、差動増幅段８０１とバッファ段８０２とを有し、差動増幅段８０１はＰＭＯＳ−ＦＥＴであるＭ８０１とＮＭＯＳ−ＦＥＴであるＭ８０２〜Ｍ８０３とを有する。バッファ段は、ＰＭＯＳ−ＦＥＴであるＭ８０６とＮＭＯＳ−ＦＥＴであるＭ８０４とを有する。これらのＦＥＴはすべて、飽和領域で動作するように設計されている。また、Ｍ８０３ｂのドレインと、Ｍ８０４のドレインの間には容量Ｃ８０１が接続されている。
【００１６】
差動増幅段の部分の動作について説明する。Ｍ８０１のゲートはある電圧にバイアスされており、ほぼ定電流源として動作する。この電流を、Ｍ８０２ａ、Ｍ８０３ａのパスと、Ｍ８０２ｂ、Ｍ８０３ｂのパスで取り合う。Ｍ８０２ａのゲート電圧、つまりｉｎｎが下がると、Ｍ８０２ａ、Ｍ８０３ａのパスに流れる電流が増えるため、Ｍ８０２ｂ、Ｍ８０３ｂのパスに流れる電流が減る。
【００１７】
同様に、Ｍ８０２ｂのゲート電圧、つまりｉｎｐが下がると、Ｍ８０２ｂ、Ｍ８０３ｂのパスに流れる電流が増えるため、Ｍ８０２ａ、Ｍ８０３ａのパスに流れる電流が減る。
【００１８】
Ｍ８０３ａとＭ８０３ｂはカレントミラーを構成しているので、Ｍ８０２ａ、Ｍ８０３ａのパスの電流がＭ８０３ｂにコピーされる。従って、Ｍ８０３ｂのドレインのノードから、Ｍ８０４のゲートやＣ８０１に流れ出す電流は、２つのパスに流れる電流の差となる。この電流は、Ｍ８０２ｂおよびＭ８０３ｂのドレインコンダクタンスで電圧に変換される。従って、差動増幅段では、入力電圧のｉｎｐ、ｉｎｎの差に応じた電圧をバッファ段へ出力する。
【００１９】
バッファ段８０２では、Ｍ８０４のゲートに入力された電圧を、定電流動作するＭ８０６を負荷としたソース接地増幅回路で増幅し、ｏｕｔへ出力する。
【００２０】
この構成の演算増幅回路において、位相補償容量Ｃ８０１は、主要極と第２極を調整する目的で、Ｍ８０３ｂのドレイン、つまり差動増幅段の出力と、ｏｕｔとの間に接続されている。前述したように、ｏｕｔの電圧は、差動増幅段の出力電圧をＭ８０４で反転増幅したものである。
【００２１】
従って、差動増幅段８０１の出力ノードからみると、Ｃ８０１はミラー効果によりＭ８０４の利得倍だけ大きく見える。これにより、差動増幅段８０１の出力ノードにおける極の時定数は、Ｍ８０２ｂ、Ｍ８０３ｂのドレインコンダクタンスの並列和の逆数と、Ｍ８０４の利得倍されたＣ８０１の積となり、演算増幅回路のなかでは最も低周波な極、つまり主要極となる。
【００２２】
また、ｏｕｔノードにおける極の時定数は、Ｍ８０４、Ｍ８０６のドレインコンダクタンスの並列和の逆数と、Ｃ８０１の積となる。Ｃ８０１の容量が回路を構成するＦＥＴの寄生容量に比べて大きければ、この極は演算増幅回路の中では２番目に低周波な極、つまり第２極になる。
【００２３】
従って、位相補償容量Ｃ８０１によって主要極と第２極を制御することが出来、この２つの極を離すことで演算増幅回路の周波数安定性を高めることが出来る。以上、説明した位相補償は例えば特許文献１に開示されている。なお、図８は、ＰＭＯＳとＮＭＯＳを置き換えても成立する。また、以上の内容はＦＥＴを用いた演算増幅回路に限らず、ＢＪＴやＪ−ＦＥＴを用いた演算増幅回路についてもほぼ同様である。
【００２４】
以上の説明は、負帰還において、帰還回路網が周波数依存性を持たないという条件であったが、実際には、帰還回路網に用いる素子の寄生容量や、演算増幅回路の入力容量などにより、帰還回路網も周波数依存性を持つ。
【００２５】
特に、前記出力端子と前記反転入力端子の間に接続される帰還抵抗の値が大きい場合は、寄生容量と帰還抵抗による極が、前記演算増幅回路の第２極の近くに生じることがある。すると、この極により開ループ利得の位相遅れが大きくなり、位相遅れφが１８０度となる周波数が低くなる。従って利得余裕が悪化し、利得の周波数特性にピークが生じる、異常発振する、などの現象が起こることが知られている。
【００２６】
このように、帰還抵抗値を大きくすると回路は不安定になりやすいが、それでも帰還抵抗値を大きくとりたいケースについて２つ説明する。
【００２７】
ひとつは、演算増幅回路を電流電圧変換回路として使用する場合である。この場合、前記演算増幅回路に帰還抵抗を接続し、非反転入力端子を直流電位とすることで、反転入力端子に外部から入力された電流が、電圧に変換される。電流電圧変換回路は、たとえば圧電素子やフォトダイオードなどのように、電流を出力する素子に接続して使用される。
【００２８】
この回路のＳＮ比は帰還抵抗値を大きくするほど向上するため、高ＳＮ比化のためには帰還抵抗の高抵抗化が必要となる。また、振動型ジャイロセンサなど、圧電素子を用いたセンサについて、その感度やＳＮ比を上げるためには、帰還抵抗の大きな電流電圧変換回路を用いる必要がある。
【００２９】
もうひとつは、演算増幅回路を用いた回路の消費電力を小さくしたい場合である。帰還
抵抗は演算増幅回路の出力の負荷となるので、帰還抵抗値が高いほど、演算増幅回路のドライブ能力を下げることができ、演算増幅回路の消費電力を抑えることができる。
【００３０】
【特許文献１】特開平５−１０２７５４号（第７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかし、周波数特性に生じるピークは、第２極の周波数付近であり、この回路を使用できるのは第２極の周波数以下に限定される。帰還抵抗値が高い場合、前述のように帰還回路網の極が第２極に近づくため、帰還抵抗値をあげるほど回路が不安定になるという問題があった。
【００３２】
また、演算増幅回路が電流電圧変換回路として使用される場合は、演算増幅回路の反転入力端子は電流を出力する素子と接続する。そのため、配線の引き回し、ワイヤボンディングのためのパッド、さらにＩＣを実装するパッケージ等による寄生容量が、反転入力端子の入力容量として追加されることになる。これらは配線や実装の状態によって変化するため、回路の安定性もその影響をうけて変化してしまうという問題があった。
【００３３】
また、前記電流電圧変換回路をジャイロセンサの電流検出回路に用いる場合、ジャイロセンサの圧電振動子の振動周波数が、演算増幅回路の極に加え、帰還回路網の極でも制限される。従って、圧電振動子の振動周波数に上限が生じる。一方、ジャイロセンサを小さくするためには圧電振動子の小型化が必要であるが、これにより振動周波数は高くなる。従ってジャイロセンサの小型化は、回路の安定性の点から制限されるという問題があった。
【００３４】
本発明は、上述した従来技術による問題点を解決するためになされたものであり、高い帰還抵抗値において安定して動作する信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【００３５】
上記の課題を解決するために、本発明にかかる信号処理回路は、反転入力端子と非反転入力端子と出力端子とを備える演算増幅回路と、反転入力端子と出力端子とを接続する帰還回路網とを備える信号処理回路であって、帰還回路網が持つ極のうち最も低い周波数の極を、演算増幅回路の持つ複数の極よりも低い周波数とすることを特徴とする
【００３６】
この構成によれば、帰還回路網の極を主要極として利用するため、帰還回路網の極を演算増幅回路の極より高くしなければならない従来の位相補償に比べて、使用可能な帯域を帰還回路網の極の周波数によらず広げることができる。
【００３７】
また、本発明にかかる信号処理回路は、演算増幅回路が、それ自身の持つ極の配置を調整するための位相補償容量を備えず、帰還回路網は帰還抵抗と寄生容量とを備え、帰還回路網で定まる極は、帰還抵抗と寄生容量とによって決定されると共に、演算増幅回路の持つ複数の極よりも低い周波数であることが望ましい。
【００３８】
この構成によれば、帰還抵抗の高抵抗化に伴い増大する寄生容量を利用し、さらに帰還回路網の極を主要極とするため、寄生容量がつくことによって回路が不安定になっていた従来の方式と比べ、寄生容量値によらず安定した回路を提供できる。
【００３９】
また、本発明にかかる信号処理回路は、帰還回路網の一部として、演算増幅回路の反転入力端子と直流電位との間に接続される第１の位相補償容量を有することが望ましい。この構成によれば、主要極を低周波側に移動させることができ、利得余裕を増すことができ
る。
【００４０】
また、本発明にかかる信号処理回路は、演算増幅回路が、反転入力端子と非反転入力端子との電位差情報を出力する差動増幅段と、これを増幅し、出力負荷へのドライブ能力を強化するバッファ段と、を備えることが望ましい。
【００４１】
この構成によれば、バッファ段にも利得をもたせることで差動増幅段の高出力インピーダンスノードを減らし、演算増幅回路の極を高周波化することができるため、信号処理回路の広帯域化が可能になる。
【００４２】
また、本発明にかかる信号処理回路は、差動増幅段を有し、入力トランジスタの負荷としてダイオード接続されたトランジスタを用いることが望ましい。この構成によれば、差動増幅段の極を高周波化でき、回路の広帯域化が可能になる。
【００４３】
また、本発明にかかる信号処理回路は、出力端子と直流電位との間に第１の位相補償抵抗と第２の位相補償容量とが接続されていることが望ましい。この構成によれば、第２極を任意に設定できるため、最適な位相補償が可能になる。
【００４４】
また、本発明にかかる信号処理回路は、帰還回路網の一部として、演算増幅回路の反転入力端子−出力端子間を接続する帰還抵抗を備えることが望ましい。この構成によれば、高い帰還抵抗値での電流電圧変換が可能となり、高いＳＮ比を得られる。
【００４５】
また、本発明にかかる信号処理回路は、演算増幅回路の反転入力端子−出力端子間に帰還抵抗が接続され、さらに、反転入力端子に入力抵抗が接続され、入力抵抗の２端子のうち、反転入力端子に接続されていない端子を入力とすることが望ましい。この構成によれば、演算増幅回路が駆動すべき負荷を軽くすることができ、反転増幅回路の消費電力を低減できる。
【００４６】
また、本発明にかかる信号処理回路は、演算増幅回路の反転入力端子−出力端子間に帰還抵抗が接続され、さらに、非反転入力端子を入力とし、反転入力端子とアナログ基準電位とを接続する抵抗と、を備えることが望ましい。この構成によれば、演算増幅回路が駆動すべき負荷を軽くすることができ、非反転増幅回路の消費電力を低減できる。
【００４７】
また、本発明にかかる振動型ジャイロセンサは、コリオリ力を検出する圧電振動子の出力電流を、本発明の信号処理回路を用いて電圧に変換する。信号処理回路は、演算増幅回路を使った電流電圧変換回路で電圧に変換することが望ましい。この構成によれば、圧電振動子の出力電流を高いＳＮ比で電圧に変換することができ、ジャイロセンサの雑音を低減できる。
【発明の効果】
【００４８】
本発明によれば、高い帰還抵抗値において安定して動作する信号処理回路を提供することができる。また、雑音の小さな振動型ジャイロセンサを提供できる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の最適な実施形態について、図１〜５を用いて説明する。
【００５０】
（第１の実施形態）
図１は、本発明を実施するための第１の実施形態を示す図である。図１は、減算器１００と増幅回路１０１と帰還回路網１０２とを有する。図中のグラフは、負帰還回路のそれぞれの位置における周波数特性を表している。
【００５１】
増幅回路１０１の周波数特性を、理想増幅回路１１１とＬＰＦ１１２、１１３とであらわしている。ＬＰＦ１１２、１１３で表される極をそれぞれｆＡ１、ｆＡ２とする。ここで、ｆＡ１のほうがｆＡ２より周波数が低いものとする。同様に、帰還回路網１０２の周波数特性を、理想増幅回路１２１とＬＰＦ１２２であらわしており、ＬＰＦ１２２で表される極をｆＦＢとする。
【００５２】
本実施形態では、図１に示すように、帰還回路網１０２の極ｆＦＢが、増幅回路１０１の極ｆＡ１、ｆＡ２よりも低い周波数となるように極配置を行う。従って、この負帰還回路における主要極はｆＦＢ、第２極はｆＡ１となり、この２つの極により位相補償をかけることができる。
【００５３】
従来は増幅回路１０１の極のみでの位相補償、つまりｆＡ１を主要極、ｆＡ２を第２極とする位相補償を行っていた。そのため、帰還回路網１０２の極ｆＦＢはそれらより高い周波数に設定しなければならなかった。これに対し本実施形態では、帰還回路網１０２の極ｆＦＢを主要極とするため、ｆＦＢの周波数を、増幅回路１０１の極に制限されずに低くすることができる。
【００５４】
この結果、低い周波数に極を持つ帰還回路網１０２を用いても、安定した負帰還回路を提供することができる。
【００５５】
図２は、本実施形態の演算増幅回路を示す図である。この演算増幅回路は、図１の減算器１００と、増幅回路１０１を合わせたものに相当する。まず、この演算増幅回路の回路構成について説明する。
【００５６】
図２は、Ｍ２０１〜２０３ｂから成る差動増幅段と、Ｍ２０４ａ〜Ｍ２０６から成るバッファ段と、を有し、さらに反転入力端子ｉｎｎに第１の位相補償容量Ｃ２０１が接続されている。図２では、位相補償容量Ｃ２０１の片端子はＶｓｓに接続されているが、これは一例であり、一定電位であればどこに接続しても良い。たとえば、Ｖｓｓのほかに、ＶｄｄやアナログＧＮＤ、Ｍ２０１のゲートバイアス電圧などに接続してもよい。
【００５７】
次に、この演算増幅回路の動作について説明する。反転入力端子ｉｎｎと、非反転入力端子ｉｎｐと、に電圧が入力されると、前記差動増幅段により、ｉｎｎとｉｎｐの電位差に対応した電圧が、Ｍ２０３ａのドレイン電流と、Ｍ２０３ｂのドレイン電流と差として現れる。Ｍ２０３ａのドレイン電流は、Ｍ２０３ａ−Ｍ２０４ａ、およびＭ２０５−Ｍ２０６のカレントミラーによって増幅され、出力端子ｏｕｔから出力される。
【００５８】
一方Ｍ２０３ｂのドレイン電流は、Ｍ２０３ｂ−Ｍ２０４ｂのカレントミラーによって増幅され、出力端子ｏｕｔから出力される。この演算増幅回路について、高い抵抗値の帰還抵抗Ｒｆをｉｎｎ−ｏｕｔ間に接続した場合、主要極はｉｎｎで生じる時定数ＲｆｘＣ２０１の極となる。
【００５９】
この演算増幅回路は、すべてのトランジスタのゲートが、ダイオード接続された他のトランジスタと接続されている。従って第２極は、トランジスタの寄生容量と、トランジスタのトランスコンダクタンスの逆数の積程度の小さな時定数を持ち、トランスコンダクタンスよりも小さなドレインコンダクタンスが時定数に現れない。
【００６０】
前述のとおり、負帰還の安定動作のためには主要極と第２極を離すことが重要であり、かつ使用可能な帯域は第２極でほぼ決まるため、本実施形態の演算増幅回路は広帯域での安定動作が実現できる。
【００６１】
図３は、図２で説明した演算増幅回路の別の形態を示す図である。まず、この演算増幅回路の回路構成について説明する。
【００６２】
図３は、Ｍ３０１〜３０３ｂから成る差動増幅段３０１と、Ｍ３０４〜Ｍ３０６から成るバッファ段３０２と、を有し、さらに反転入力端子ｉｎｎに第１の位相補償容量Ｃ３０１が接続され、出力端子ｏｕｔには位相補償抵抗Ｒ３０１と第２の位相補償容量Ｃ３０２が接続されている。
【００６３】
図３では、Ｃ３０１、Ｃ３０２の片端子はＶｓｓに接続されているが、これは一例であり、一定電位であればどこに接続しても良い。たとえば、Ｖｓｓのほかに、ＶｄｄやアナログＧＮＤ、Ｍ３０１のゲートバイアス電圧などに接続してもよい。
【００６４】
図３では、Ｒ３０１の片端子はアナログＧＮＤに接続されているが、これは一例であり、一定電位であればどこに接続しても良い。たとえば、アナログＧＮＤのほかに、ＶｄｄやＶｓｓ、Ｍ３０１のバイアス電圧などに接続してもよい。ただし、バッファ段３０２のドライブ能力の観点から、想定される出力電圧振幅の中心電位に固定されることが望ましい。
【００６５】
次に、この演算増幅回路の動作について説明する。反転入力端子ｉｎｎと、非反転入力端子ｉｎｐと、に電圧が入力されると、差動増幅段により、ｉｎｎとｉｎｐの電位差に対応した電圧が、Ｍ３０２ａのドレイン電流と、Ｍ３０２ｂのドレイン電流と差として現れる。
【００６６】
Ｍ３０２ａのドレイン電流は、Ｍ３０３ａ−Ｍ３０３ｂのカレントミラーによって、Ｍ３０３ｂへコピーされるため、差動増幅段からの出力電圧は、Ｍ３０３ａのドレイン電流と、Ｍ３０３ｂのドレイン電流との差を、Ｍ３０２ｂとＭ３０３ｂのドレインコンダクタンスの並列和で割った値となる。
【００６７】
差動増幅段３０１の出力電圧は、バッファ段３０２を構成するＭ３０４のソース接地増幅回路により増幅され、ｏｕｔより出力される。このソース接地増幅回路の負荷は、定電流源動作しているＭ３０６である。入力信号は差動増幅段３０１とバッファ段３０２の２段で増幅されるため、全体の利得が同じ場合は１段あたりの増幅率を下げることができる。
【００６８】
差動増幅段３０１の増幅率は出力インピーダンスに比例し、出力ノードの極の周波数は出力インピーダンスに反比例するので、差動増幅段３０１の増幅率をさげることで、その出力ノードの極を、位相補償に影響しない程度まで高周波化することができる。
【００６９】
この演算増幅回路について、高い抵抗値の帰還抵抗Ｒｆをｉｎｎ−ｏｕｔ間に接続した場合、主要極はｉｎｎで生じる時定数Ｒｆ×Ｃ３０１の極となる。この演算増幅回路について、第２極がＣ３０２とＲ３０１で決まるようにこれらの値を選ぶ。具体的には、Ｍ３０４やＭ３０６のドレインコンダクタンスの並列和の逆数よりも小さいＲ３０１を選択する。
【００７０】
このように第２の位相補償容量Ｃ３０２と位相補償抵抗Ｒ３０１を決めることで、主要極と第２極の両方を明示的に設定することができるため、寄生素子にたいする感度が下がり、また最適な位相補償をかけることができる。一般に、主要極と第２極を離すことによって負帰還回路としての安定性は増すが、離しすぎると、ステップ応答が悪化する。
【００７１】
本発明における位相補償は、このように第２極を適当な周波数に調整する必要がある場合に有効である。第２極の位置を最適化する必要が無ければ、第２の位相補償容量Ｃ３０２と位相補償抵抗Ｒ３０１は無くてもよい。この場合、第２極は演算増幅回路の持つ極のうち、最も低周波なものとなる。
【００７２】
上述した図２，３の演算増幅回路について、ｉｎｎに接続する第１の位相補償容量Ｃ２０１ないしＣ３０１として、たとえばＩＣの外部との接続に使用するパッドなどで生じる寄生容量を利用することができる。寄生容量は数ｐＦ程度になることが多い。これをそのまま第１の位相補償容量Ｃ２０１ないしＣ３０１として利用した場合、帰還抵抗が１Ｍオーム以上であれば位相補償容量と帰還抵抗による極が１００ｋＨｚ以下になり、主要極として使うのに現実的な値となる。
【００７３】
従来の演算増幅回路を高抵抗の帰還抵抗とともに用いた場合には、ｉｎｎにつく寄生容量によって回路の安定性が大きく変化するため、寄生容量の大小に応じて位相補償を工夫する必要があった。本発明における演算増幅回路では、寄生容量を主要極として積極的に利用することで、回路の安定性の寄生容量に対する感度を鈍くすることが出来る。
【００７４】
（第２の実施形態）
図４に、第２の実施形態として第１の実施形態で説明した演算増幅回路を電流電圧変換回路、反転増幅回路、非反転増幅回路に用いた場合の回路構成を示す。ただし、ここでは演算増幅回路を二等辺三角形で表示し、反転入力端子ｉｎｎを記号−で、非反転入力端子を記号＋で、出力端子を三角形の二等辺の接する頂点であらわす。
【００７５】
図４（ａ）に、本実施形態の演算増幅回路Ｕ４０１を用いた電流電圧変換回路の回路構成を示す。ｉｎｎ−ｏｕｔ間に帰還抵抗Ｒ４０１を接続し、ｉｎｐをアナログＧＮＤに接続した構成であり、ｉｎｎが電流入力端子、ｏｕｔが電圧出力端子となる。
【００７６】
従来の演算増幅回路を用いた電流電圧変換回路では、帰還抵抗を高抵抗化するほど回路が不安定になるため、ＳＮ比と回路安定性の間にトレードオフが存在した。しかし、本実施形態では帰還抵抗Ｒ４０１の抵抗値が高いほど、主要極と第２極が離れるため安定となり、従来のトレードオフが解消できるという優れた構成を備えている。
【００７７】
図４（ａ）の電流電圧変換回路を、フォトダイオードに接続することで、光電変換回路として使用することができる。この場合、従来よりも広帯域の信号を変換することが出来ることから、高速な光電変換回路を構成できる。また、同一の特性を持つ光電変換回路を作る場合には、低コスト化が可能となる。
【００７８】
図４（ｂ）に、本実施形態の演算増幅回路Ｕ４０２を用いた反転増幅回路の回路構成を示す。ｉｎｎ−ｏｕｔ間に帰還抵抗Ｒ４０２を接続し、ｉｎｐをアナログＧＮＤに接続し、さらにｉｎｎに入力抵抗Ｒ４０３を接続した構成である。Ｒ４０３の２端子のうちｉｎｎに接続されていない方の端子が入力端子、ｏｕｔが出力端子となる。
【００７９】
図４（ｃ）に、本実施形態の演算増幅回路Ｕ４０３を用いた非反転増幅回路の回路構成を示す。ｉｎｎ−ｏｕｔ間に帰還抵抗Ｒ４０４を接続し、さらにｉｎｎ−アナログＧＮＤ間に抵抗Ｒ４０５を接続した構成であり、ｉｎｐが入力端子、ｏｕｔが出力端子となる。
【００８０】
これらの反転増幅回路、および非反転増幅回路は、ｉｎｎとｉｎｐとがイマジナリショートになっているので、演算増幅回路は少なくとも、抵抗性負荷としてＲ４０２ないしＲ４０４程度を駆動できなくてはならない。したがって、Ｒ４０２ないしＲ４０４の抵抗値を高くすることで、演算増幅回路の抵抗性負荷を軽くすることができ、演算増幅回路のバ
ッファ段の消費電流を下げることが出来る。
【００８１】
一般に演算増幅回路の消費電流はバッファ段の消費電流が支配的であるので、帰還抵抗Ｒ４０２およびＲ４０４の高抵抗化は、演算増幅回路の低消費電力化に有効である。
【００８２】
従来の演算増幅回路を用いた反転増幅回路では、帰還抵抗を高抵抗化するほど回路が不安定になるため、消費電力と回路安定性の間にトレードオフが存在した。しかし、本実施形態では帰還抵抗の抵抗値が高いほど、主要極と第２極が離れるため安定となり、従来のトレードオフが解消できるという優れた構成を備える。
【００８３】
（第３の実施形態）
図５に、第３の実施形態として第２の実施形態で説明した電流電圧変換回路を用いたジャイロセンサの例を示す。ジャイロセンサは、圧電振動子５００と、圧電振動子の発振回路５０１と、圧電振動子の検出電極からの出力電流を検出する検出回路５０２を有する。発振回路５０１は、電流電圧変換回路５０３と増幅回路５０４と自動利得制御増幅回路５０５とフィルタ回路５０６とを有する。
【００８４】
回路を発振させるためには、利得条件と位相条件の両方を満たす必要がある。発振回路５０１では、振幅条件を増幅回路５０４と自動利得制御増幅回路５０５とで、位相条件をフィルタ回路５０６で、それぞれ調整することにより、圧電振動子５００を正弦波発振させている。
【００８５】
検出回路５０２は、圧電振動子５００の検出電極にそれぞれ接続された電流電圧変換回路５１１と、電流電圧変換回路の出力の差分を増幅する差動増幅回路５１２と、差動増幅回路５１２の出力信号を検波する検波回路５１３と、発振回路５０１から検波のためのスイッチング信号を生成するための移相回路５１４と、検波後の信号から不要な周波数成分を取り除くＬＰＦ回路５１５とを有する。
【００８６】
圧電振動子５００の検出電極から出力される電流の振幅は、圧電振動子５００に印加された角速度に比例する。従って、検波回路５１３により、検出電極の出力電流の振幅情報を取り出すことで、角速度に比例した信号を得ることが出来る。
【００８７】
本発明における電流電圧変換回路は、帰還抵抗値を高くしても安定した動作が出来るため、検出電極の出力電流を、高いＳＮ比で電圧に変換でき、ジャイロセンサとしてのＳＮ比を向上させることができる。
【００８８】
また、本発明における電流電圧変換回路は、入力端子につく寄生容量に鈍感であるため、接続される電流信号源やパッケージ等の寄生容量の変化に対して安定な動作が可能となる。
【００８９】
さらに、本発明における電流電圧変換回路は、広帯域動作が可能であるため、圧電振動子５００の発振周波数を従来よりも高くすることが出来る。これにより圧電振動子５００を小型化することができ、ジャイロセンサのサイズを小型化することが可能となる。
【００９０】
なお、発振回路５０１および検出回路５０２における電流電圧変換回路以外の部分の構成は、上述の構成に限定されるものではない。
【図面の簡単な説明】
【００９１】
【図１】本発明にかかる負帰還回路の第１の実施形態を示す図である。
【図２】本発明にかかる第１の実施形態の演算増幅回路を示す図である。
【図３】図２に示した演算増幅回路の別形態を示す図である。
【図４】本発明にかかる第２の実施形態を示す図であり、（ａ）は電流電圧変換回路を示す図である。（ｂ）は反転増幅回路を示し（ｃ）は非反転増幅回路を示す図である。
【図５】本発明にかかる第３の実施形態を示す図であり、ジャイロセンサの回路を示す図である。
【図６】負帰還の回路の構成を示すブロック図である。
【図７】位相補償について示す、開ループ利得の周波数特性の図である。
【図８】従来の位相補償を用いた演算増幅回路を示す図である。
【符号の説明】
【００９２】
１００  減算器
１０１  増幅回路
１０２  帰還回路網
１１１  理想増幅回路
１１２、１１３  ＬＰＦ
１２１  理想増幅回路
１２２  ＬＰＦ
３０１  差動増幅段
３０２  バッファ段
３００  圧電振動子
５０１  発振回路
５０２  検出回路
５０３  電流電圧変換回路
５０４  増幅回路
５０５  自動利得制御増幅回路
５０６  フィルタ
５１１  電流電圧変換回路
５１２  差動増幅回路
５１３  検波回路
５１４  移相回路
６０１  減算器
６０２  増幅回路
６０３  帰還回路網
８０１  差動増幅段
８０２  バッファ段
Ｍ２０１〜８０６  トランジスタ
Ｒ３０１〜４０５  抵抗
Ｃ２０１〜８０１  容量
Ｕ４０１〜４０３  演算増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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