(57)【要約】【課題】ザッピング方法及び受信装置において、デジタル圧縮画像データを受信する場合に比較的安価、且つ、比較的簡単な構成でザッピングを可能とすることを目的とする。【解決手段】デジタル圧縮画像データを受信する第１チューナ及び第２チューナと、第１チューナが受信したデジタル圧縮画像データについて全画像をデコードする第１デコーダと、第２チューナが受信したデジタル圧縮画像データについて画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダと、ザッピング指示に応答して、第２デコーダでデコードされた参照画像を用いて第１デコーダによるデコードを行うように第１デコーダ及び第２デコーダを制御する制御回路とを備えるように構成する。【選択図】図１
2009212958.tif 000002
【特許請求の範囲】
【請求項１】
デジタル圧縮画像データを受信する複数のチューナを有する受信装置におけるザッピング方法であって、
前記受信装置は、第１チューナが受信したデジタル圧縮画像データについてのみ全画像をデコードする第１デコーダと、第２チューナが受信したデジタル圧縮画像データについては画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダを有し、
ザッピング指示に応答して、該第２デコーダでデコードされた前記参照画像を用いて該第１デコーダによるデコードを行う、ザッピング方法。
【請求項２】
デジタル圧縮画像データを受信する第１チューナ及び第２チューナと、
該第１チューナが受信したデジタル圧縮画像データについて全画像をデコードする第１デコーダと、
該第２チューナが受信したデジタル圧縮画像データについて画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダと、
ザッピング指示に応答して、該第２デコーダでデコードされた参照画像を用いて該第１デコーダによるデコードを行うように該第１デコーダ及び該第２デコーダを制御する制御回路とを備えた、受信装置。
【請求項３】
該制御回路は、該第２デコーダによるデコード処理中に該ザッピング指示が発生すると、該第２デコーダでのデコード処理の終了を待ってから該デコード処理で得られた参照画像を用いて該第１デコーダによるデコードを行うように該第１デコーダ及び該第２デコーダを制御する、請求項２記載の受信装置。
【請求項４】
該第１チューナは現在選択されているチャンネルのデジタル圧縮画像データを受信し、該第２チューナはザッピングにより選択されると予測されるチャンネルのデジタル圧縮画像データを受信する、請求項２又は３記載の受信装置。
【請求項５】
該デジタル圧縮画像データはＭＰＥＧ圧縮画像データであり、該第１デコーダはＩピクチャ、Ｐピクチャ及びＢピクチャをデコードし、該第２デコーダはＩピクチャ及びＰピクチャのみをデコードする、請求項２乃至４のいずれか１項記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ザッピング方法及び受信装置に係り、特に受信したデジタル圧縮画像データのチャンネルを高速に切り替えるザッピング方法及び受信装置に関する。
【背景技術】
【０００２】
アナログテレビジョン放送の受信装置では、チャンネルを高速に切り替えるザッピングが行われている。サッピングが行われると、表示がサッピング前に受信していたチャンネルの画像からサッピングの後に受信したチャンネルの画像に瞬時に切り替わる。しかし、例えばデジタルテレビジョン放送等のデジタル圧縮画像データの受信装置では、所定の条件が揃わないと画像を出力して表示することができないため、アナログテレビジョン放送の場合のようなサッピングを行うことはできない。
【０００３】
ＩＳＯ／ＩＥＣで規定されているＭＰＥＧ方式で圧縮されたデジタル圧縮画像データの場合、Ｉ，Ｐ、Ｂの３種類のピクチャがある。Ｉピクチャは、基準ピクチャであり、このＩピクチャだけあれば元の画像を構築できる。一方、Ｐピクチャは、前のＩピクチャ或いはＰピクチャとの差分を示し、このＰピクチャ（差分）を送ることで画像データを圧縮可能である。又、Ｂピクチャは、前後のＩピクチャ及びＰピクチャとの差分を示す。例えば、ＭＰＥＧ方式に準拠したデジタル圧縮画像データの場合、チャンネルが切り替えられると、Ｉピクチャ及びＰピクチャがないとＭＰＥＧデコード処理、即ち、伸張処理を開始することができない。Ｉピクチャは、一般的には０．５秒毎に到来するような運用となっているので、最悪の場合は０．５秒待たないと、ＭＰＥＧデコード処理を開始できない可能性がある。
【０００４】
又、デジタルテレビジョン放送では、複数の映像ストリームが一本のＭＰＥＧ−ＴＳストリームに時分割多重されて放送されるが、これらの映像ストリームが番号で区別されるＭＰＥＧ−ＴＳストリームの何処に存在するかを判別するのに時間がかかる。この区別に用いる情報は、ＭＰＥＧ−ＴＳストリーム自体に存在し、一定間隔で到来する。具体的には、番組インデックス情報（ＰＡＴ）パケットの到来は０．１秒毎であり、番組情報（ＰＭＴ）パケットの到来は０．１秒毎である。このため、最悪の場合は０．２秒待たないと、これらの映像ストリームを識別できない可能性がある。
【０００５】
更に、デジタルテレビジョン放送の放送電波はＯＦＤＭ変調されているので、受信したデジタル圧縮画像データを復調する際の同期合わせに時間がかかる。ＯＦＤＭ復調部のイニシャライズ時間が例えば０．５秒であると、０．５秒待たないとＯＦＤＭ復調を開始できない。
【０００６】
このように、上記の例の場合、合計で０．５秒＋０．１秒（最大値）＋０．１秒（最大値）＋０．５秒（最大値）＋α＝１．２秒（最大値）＋α待たないと上記所定の条件が揃わないということになる。ここで、αは受信装置に固有の時間である。上記所定の条件が揃わないと、ＭＰＥＧデコード処理を開始できないので、チャンネルを高速に切り替えるザッピングを行うことはできない。つまり、デジタル圧縮画像データの場合、チャンネル切り替え時に画像を出力するための準備が必要であり、上記所定の条件が揃うまでの準備期間中は、例えば黒画面が表示されてしまい、ユーザには違和感を与えてしまう。
【０００７】
特許文献１、特許文献２及び特許文献３には、受信装置内に２つの独立したチューナを設け、チューナを切り替えることでチャンネル切り替え時の表示の途切れの影響を抑制することが提案されている。
【特許文献１】特開２００３−８７６６８号公報
【特許文献２】特開２００６−１９１２６７号公報
【特許文献３】特開平１１−３３１７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献１乃至３にて提案されている構成では、受信装置に２つの独立したチューナを設けているので、テレビジョン装置等ではＭＰＥＧデコーダ等のハードウェアを２系統搭載する必要があり、これに伴い演算処理で用いる比較的大容量のメモリを設ける必要があるため、受信装置の構成が複雑になると共にコストが比較的高くなってしまうという問題があった。一方、チューナを備えたパーソナルコンピュータ等ではＭＰＥＧデコーダ等の機能をソフトウェアで実現するが、この場合もプロセッサに２系統分の処理を実行させる必要があるため、演算処理で用いる比較的大容量のメモリを設ける必要があると共に、プロセッサへの負荷が大きくなってしまい、処理速度の低下を招くため、ザッピングを行うことは難しいという問題があった。
【０００９】
そこで、本発明は、デジタル圧縮画像データを受信する場合に比較的安価、且つ、比較的簡単な構成でザッピングを可能とするザッピング方法及び受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、デジタル圧縮画像データを受信する複数のチューナを有する受信装置におけるザッピング方法であって、前記受信装置は、第１チューナが受信したデジタル圧縮画像データについてのみ全画像をデコードする第１デコーダと、第２チューナが受信したデジタル圧縮画像データについては画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダを有し、ザッピング指示に応答して、該第２デコーダでデコードされた前記参照画像を用いて該第１デコーダによるデコードを行うザッピング方法が提供される。
【００１１】
本発明の一観点によれば、デジタル圧縮画像データを受信する第１チューナ及び第２チューナと、該第１チューナが受信したデジタル圧縮画像データについて全画像をデコードする第１デコーダと、該第２チューナが受信したデジタル圧縮画像データについて画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダと、ザッピング指示に応答して、該第２デコーダでデコードされた参照画像を用いて該第１デコーダによるデコードを行うように該第１デコーダ及び該第２デコーダを制御する制御回路とを備えた受信装置が提供される。
【発明の効果】
【００１２】
開示のザッピング方法及び受信装置によれば、デジタル圧縮画像データを受信する場合に比較的安価、且つ、比較的簡単な構成でザッピングを可能とすることができる。
【発明を実施するための最良の形態】
【００１３】
開示のザッピング方法及び受信装置では、テレビジョン装置等の受信装置に複数のチューナを設け、デジタル圧縮画像データをデコードするデコーダは、１つのチューナ（又は、第１チューナ）についてのみ全画像をデコードするフルデコーダ（又は、第１デコーダ）を接続し、他のチューナ（又は、第２チューナ）については参照画像のみをデコードする簡易デコーダ（又は、第２デコーダ）を接続する。簡易デコーダは、画像を出力して表示するための所定の条件を揃えるのに必要なデコードのみを行う構成を有し、フルデコーダと比べてハードウェア構成が簡単であり安価である。又、簡易デコーダが演算処理で用いるメモリの記憶容量は、フルデコーダが演算処理で用いるメモリの記憶容量と比べて少なくて済む。
【００１４】
フルデコーダのデコード結果に基づいて画像を出力して表示している状態でザッピングが行われると、出力が簡易デコーダのデコード結果に切り替えられるので、表示は遅延なくザッピング後のチャンネルの画像に切り替わる。
【００１５】
チューナを備えたパーソナルコンピュータ等では、デコーダ等の機能をソフトウェアで実現する。この場合、プロセッサがフルデコーダのデコード処理を実行し、デコード処理の結果を出力して表示している状態でザッピングが行われると、プロセッサが並行して実行している簡易デコーダのデコード処理の結果に出力が切り替えられるので、演算処理で用いるメモリの容量を比較的小さく抑えると共に、プロセッサへの負荷の増大を抑制できるので、処理速度の低下を招くことなくザッピングを行うことができる。
【００１６】
以下に、本発明のザッピング方法及び受信装置の各実施例を、図面と共に説明する。
【実施例１】
【００１７】
図１は、本発明の第１実施例における受信装置の構成を示すブロック図である。本実施例では、一例として、本発明がデジタルテレビジョン放送等のＭＰＥＧ方式で圧縮されたデジタル圧縮画像データを受信するテレビジョン装置の受信装置に適用されている。
【００１８】
ＭＰＥＧ圧縮画像データには、３種類の画像データ（以下、ピクチャと言う）が存在する。Ｉピクチャは、基準ピクチャであり、このＩピクチャだけあれば元の画像を構築できる。一方、Ｐピクチャは、前のＩピクチャ或いはＰピクチャとの差分を示し、直前のＩピクチャ或いはＰピクチャがないと構成できない。一般的に、連続する画像間には相関があることが多いので、このＰピクチャ（差分）を送ることで画像データを圧縮可能である。又、Ｂピクチャは、前後のＩピクチャ及びＰピクチャとの差分を示す。Ｂピクチャは、前後のＩピクチャ或いはＰピクチャのうち都合の良い方との差分なので、圧縮率が高い。
【００１９】
受信装置１は、図１に示す如く接続されたチューナ１１−１，１１−２、ストリームセレクタ１２，１３−１、メモリ１４，１５、フルＭＰＥＧデコーダ１６、簡易ＭＰＥＧデコーダ１７−１、ＣＰＵやＭＰＵ等で構成されたプロセッサ１８、Ｉピクチャ及びＰピクチャ（以下、単にＩ，Ｐピクチャと言う）セレクタ１９，２０、及びメモリ２１，２２−１，２３を有する。メモリ１４，１５，２１，２２−１，２３は、単一のメモリの異なる記憶領域により構成されていても、夫々別体のメモリで構成されていても良い。又、２以上のメモリの記憶領域をメモリ１４，１５，２１，２２−１，２３として用いても良い。
【００２０】
各チューナ１１−１，１１−２は、ＭＰＥＧ圧縮画像データを入力され、選択されたチャンネルに合わせられると、各チューナ１１−１，１１−２内のＯＦＤＭ復調部のイニシャライズ時間が経過した後に選択されたチャンネルのＭＰＥＧ−ＴＳストリームを出力する周知の構成を有する。ＭＰＥＧ−ＴＳストリームは、ＭＰＥＧ規格に準拠した固定長のＭＰＥＧパケットの集合体であり、その中にＡＶストリーム等が時分割多重されている。ＡＶストリームは、オーディオビジュアル（ＡＶ）関係のＭＰＥＧ−ＴＳパケットの集合体である。本実施例では説明の便宜上、初期状態でストリームセレクタ１２は、選択されたチャンネルに合わせられたチューナ１１−１から出力されたＭＰＥＧ−ＴＳストリームからＡＶストリームを選択するものとする。ＡＶストリームを選択する際、ストリームセレクタ１２は、ＭＰＥＧ−ＴＳストリームに時分割多重されて含まれている番組情報パケット群をメモリ１４に格納して参照する。番組情報パケット群には、ＭＰＥＧ−ＴＳストリームに含まれるテレビジョン（ＴＶ）番組に関する情報（例えば、複数番組のタイトルや放送時間等）が含まれると共に、番組の本体であるＡＶストリームのパケット番号も含まれる。ストリームセレクタ１２は、ＡＶ関係のパケット（基本的にはデジタル圧縮画像データ、即ち、ＭＰＥＧ圧縮画像データ）を抽出し、フルＭＰＥＧデコーダ１６に出力する。フルＭＰＥＧデコーダ１６は、ＭＰＥＧ圧縮画像データのＩピクチャ、Ｐピクチャ及びＢピクチャのデコード、即ち、伸張を行い、伸張後の画像データを出力して表示部（図示せず）に表示する。具体的には、フルＭＰＥＧデコーダ１６は、Ｉ，ＰピクチャをＩ，Ｐピクチャセレクタ１９を介してメモリ２１又はメモリ２２−１に格納すると共に、Ｂピクチャをメモリ２３に格納し、これらの格納されたＩ，Ｐ，Ｂピクチャを含むフルデコード結果を表示部に出力する。このようにして、チャンネルが選択されているチューナを含む系統のチューナ動作が行われる。
【００２１】
一方、ザッピングにより選択されると予測されるチャンネルに合わせられたチューナの系統のチューナ動作は、以下のように行われる。ユーザがザッピングにより次に選択するチャンネルは、各種方法で予測可能である。例えば、ユーザがリモコン（図示せず）によりチャンネル番号を順次増加させる操作を行っているザッピングの場合であれば、次に選択されるチャンネル番号は現在選択されているチャンネル番号より大きくて存在するチャンネル番号であると予測可能であり、チャンネル番号を順次減少させる操作を行っているザッピングの場合であれば、次に選択されるチャンネル番号は現在選択されているチャンネル番号より小さくて存在するチャンネル番号であると予測可能である。又、ユーザがザッピングによりチャンネルを選択する際の選択パターンを学習しておき、ザッピングにより次に選択されるチャンネル番号を予測することも可能である。
【００２２】
本実施例では説明の便宜上、初期状態でストリームセレクタ１３−１は、ザッピングにより選択されると予測されたチャンネルに合わせられたチューナ１１−２から出力されたＭＰＥＧ−ＴＳストリームからＡＶストリームを選択する。ＡＶストリームを選択する際、ストリームセレクタ１３−１は、ＭＰＥＧ−ＴＳストリームに時分割多重されて含まれている番組情報パケット群をメモリ１５に格納して参照する。ストリームセレクタ１３−１は、ＡＶ関係のパケットを抽出し、簡易ＭＰＥＧデコーダ１７−１に出力する。簡易ＭＰＥＧデコーダ１７−１は、ＭＰＥＧ圧縮画像データのＩピクチャ及びＰピクチャのみのデコード、即ち、伸張を行い、伸張後の画像データ（即ち、Ｉ，Ｐピクチャ）をＩ，Ｐピクチャセレクタ２０を介してメモリ２２−１又はメモリ２１に格納する。
【００２３】
ユーザがリモコンでザッピング操作を行うと、リモコンからのザッピング指示（又は、信号）が周知の構成のリモコンインタフェース（図示せず）等を介してプロセッサ１８に入力される。尚、ザッピング指示は、リモコンからのものに限定されず、受信装置１の操作パネルを含む入力部から受信されるものであれば良い。プロセッサ１８は、ザッピング指示に応答して切り替え指示（又は、信号）をストリームセレクタ１２，１３−１及びＩ，Ｐピクチャセレクタ１９，２０に出力する。切り替え指示を受け取ったストリームセレクタ１２，１３−１は、選択出力するチューナ１１−１，１１−２からのＭＰＥＧ−ＴＳストリームを切り替える。又、切り替え指示を受け取ったＩ，Ｐピクチャセレクタ１９は、フルＭＰＥＧデコーダ１６のフルデコードで用いるＩ，Ｐピクチャをメモリ２２−１から読み出すように読み出しメモリの切り替えを行う。更に、切り替え指示を受け取ったＩ，Ｐピクチャセレクタ２０は、簡易ＭＰＥＧデコーダ１７−１の簡易デコードで用いるＩ，Ｐピクチャをメモリ２１に格納するように書き込みメモリの切り替えを行う。このようにして、ザッピング指示が発生する毎に、フルＭＰＥＧデコーダ１６は既に簡易ＭＰＥＧデコーダ１７−１により既に求められているＩ，Ｐピクチャを格納している方のメモリ２２−１又はメモリ２１からＩ，Ｐピクチャを読み出してフルデコードを行うので、ザッピングにより選択されたチャンネルに対して新たにＩ，Ｐピクチャを求めるのに要する時間だけフルデコードが待たされるようなことがない。
【００２４】
本実施例では、簡易ＭＰＥＧデコーダ１７−１は、ＭＰＥＧ圧縮画像データの中のＩ，Ｐピクチャのみをデコードする。ＭＰＥＧデコーダの実現方法に依存するため、一概に言うことは出来ないが、フルＭＰＥＧデコーダ１６の場合には現画像と、前の画像（Ｉ或いはＰピクチャ）と後の画像（Ｐピクチャ）の３つの画像を保存する必要があり、メモリが３画像分必要である、しかし、簡易ＭＰＥＧデコーダ１７−１は、前後のＩピクチャ或いはＰピクチャだけで済み、その分画像を保存するためのメモリ容量はフルＭＰＥＧデコーダ１６の場合と比べて少なくて済む。又、簡易ＭＰＥＧデコーダ１７−１は、前後の画像から現画像を作成する必要がないため、回路規模が小さくて済む。更に、ザッピング指示が発生する毎に、簡易ＭＰＥＧデコーダ１７−１の簡易デコードで用いたＩ，Ｐピクチャを格納するメモリの切り替えをＩ，Ｐピクチャセレクタ２０により行うため、ザッピング後に用いるＩ，Ｐピクチャを常に更新できる。又、Ｉ，Ｐピクチャ、Ｂピクチャのデータ量の比を１対１とすると、Ｉ，Ｐピクチャのみのデコードに必要な処理性能は、一般的にＩ，Ｐ，Ｂピクチャのデコードに必要な処理性能の約１／２で済み、デコード用のメモリ容量も約２／３で済む。
【００２５】
Ｉピクチャは、一般的には０．５秒毎に到来するような運用となっているので、最悪の場合は０．５秒待たないとフルデコードを開始できない可能性がある。又、デジタルテレビジョン放送では、複数の映像ストリームが一本のＭＰＥＧ−ＴＳストリームに時分割多重されて放送されるが、これらの映像ストリームが番号で区別されるＭＰＥＧ−ＴＳストリームの何処に存在するかを判別するのに時間がかかる。この区別に用いる情報は、ＭＰＥＧ−ＴＳストリーム自体に存在し、一定間隔で到来する。具体的には、番組インデックス情報（ＰＡＴ）パケットの到来は０．１秒毎であり、番組情報（ＰＭＴ）パケットの到来は０．１秒毎である。このため、最悪の場合は０．２秒待たないと、これらの映像ストリームを識別できない可能性がある。
【００２６】
つまり、番組インデックス情報（ＰＡＴ）のパケット番号は、国際規格で「０」と決まっているので、このパケットの番号は最初から既知という前提で処理を行うことができる。このＰＡＴパケットの中に、ＭＰＥＧ−ＴＳパケット群に含まれる番組の数、番組の番号、その番組に関するパケットの番号（ＰＭＴパケットに相当）が存在する。この番組に関するパケットの番号（ＰＭＴ番号）を使い、ＰＭＴパケットを抽出する。このＰＭＴパケットの中に、番組の本体であるＡＶパケット群の番号等が記載されているので、これを抽出してＡＶパケットの抽出を開始する。ここまでの番組抽出に係る処理時間が最悪０．２秒になる。
【００２７】
更に、デジタルテレビジョン放送の放送電波はＯＦＤＭ変調されているので、受信したデジタル圧縮画像データを復調する際の同期合わせに時間がかかる。ＯＦＤＭ復調部のイニシャライズ時間が例えば０．５秒であると、０．５秒待たないとＯＦＤＭ復調を開始できない。
【００２８】
このように、合計で０．５秒＋０．１秒（最大値）＋０．１秒（最大値）＋０．５秒（最大値）＋α＝１．２秒（最大値）＋α待たないとフルＭＰＥＧデコーダ１６によるフルデコードを行うための所定の条件が揃わないということになる。ここで、αは受信装置１に固有の時間である。
【００２９】
図２は、本実施例におけるザッピングを説明する図である。図２に示すように、例えば最初にチャンネルＣｈ１が選択されると、便宜上α＝０であるとすると、フルＭＰＥＧデコードを行うための所定の条件が揃うまでの１．２秒（最大値）の間は表示部に例えば黒画面が表示され、その後にチャンネルＣｈ１の画面が表示される。しかし、この１．２秒の間にザッピング後の例えばチャンネルＣｈ２に対する簡易ＭＰＥＧデコードが行われてフルＭＰＥＧデコードを行うための所定の条件の一部（即ち、Ｉ，Ｐピクチャ）が揃っているので、ザッピングが発生すると直ちに表示画面をザッピング後のチャンネルＣｈ２の画面の表示に切り替えることができる。このザッピングの後、更にザッピングが発生すると、前回のザッピングから１．２秒後であれば直ちにザッピング後の例えばチャンネルＣｈ３の画面の表示に切り替えることができる。以下同様にして、ザッピングが発生する度に例えばチャンネルＣｈ４，Ｃｈ５，Ｃｈ６，Ｃｈ７，．．．の画面が表示される。このようにして、ザッピングの度に黒画面が表示されることを防止し、ザッピング後のチャンネルの画面を直ちに表示することができるので、ユーザに違和感を与えることがない。
【００３０】
このように、図２において２系統のチューナ１１−１，１１−２毎にＭＰＥＧ表示準備に最悪１．２秒必要であれば、チューナ１１−１が表示中にチューナ１１−２がＭＰＥＧ表示準備を開始すると、１．２秒後に直ちにチューナ１１−２でのＭＰＥＧ表示が可能になる。
【００３１】
図３は、単一のチューナＴＵ１を用いる従来技術におけるザッピングを説明する図である。図３の場合、例えば最初にチャンネルＣｈ１が選択されると、便宜上α＝０であるとすると、フルＭＰＥＧデコードを行うための所定の条件が揃うまでの１．２秒（最大値）の間は表示部に例えば黒画面が表示され、その後にチャンネルＣｈ１の画面が表示される。ザッピングが発生すると、ザッピング後の例えばチャンネルＣｈ２の画面の表示に切り替わるまでに、再度フルＭＰＥＧデコードを行うための所定の条件が揃うまでの１．２秒の間黒画面が表示される。
【００３２】
図２及び図３の比較からもわかるように、本実施例によれば、ザッピングにより選択されるチャンネルの予測が正しいという前提条件の下で、ユーザに違和感を与える黒画面の表示を極力減らすことが出来る。又、上記特許文献１乃至３にて提案されている構成と比べると、安価、且つ、簡単なハードウェア構成でザッピングを可能とすることができる。
【００３３】
尚、フルＭＰＥＧデコードを行うための所定の条件が揃うまでの間表示される黒画面は、任意の色の画面であれば良く、黒画面である必要はない。又、黒画面の代わりに、何も表示しないようにしても良い。要は、フルＭＰＥＧデコードを行うための所定の条件が揃うまでのの間は、選択されたチャンネルの画像以外の任意の情報が表示されれば良い。
【実施例２】
【００３４】
図４は、本発明の第２実施例における受信装置の構成を示すブロック図である。本実施例では、一例として、本発明がデジタルテレビジョン放送等のＭＰＥＧ方式で圧縮されたデジタル圧縮画像データを受信するパーソナルコンピュータ（ＰＣ）の受信装置に適用されている。又、フルＭＰＥＧデコーダ及び簡易ＭＰＥＧデコーダの機能は、ソフトウェアにより実現する。チューナの機能は、ソフトウェアではなくハードウェア、即ち、チューナにより実現する。
【００３５】
受信装置３１は、図４に示す如く接続されたチューナ１１−１〜１１−Ｎ（Ｎは２以上の整数）、リモコンインタフェース（ＩＦ）４２、ＣＰＵやＭＰＵ等で構成されたプロセッサ４３、グラフィックＬＳＩ４４、主メモリ４５、ビデオＲＡＭ４６、表示部４８及びＰＣＩ又はＰＣＩＥｘｐｒｅｓｓ等のＰＣバス４８を有する。
【００３６】
チューナ１１−１〜１１−Ｎは、例えば周知の構成を有するチューナカードで構成されており、ＰＣバス４８を介してＰＣのプロセッサ４３に接続されている。チューナ１１−１〜１１−Ｎの制御は、プロセッサ４３がチューナ制御プログラムを実行することにより行う。リモコン（図示せず）からの指示は、リモコンＩＦ４２及びＰＣバス４８を介してプロセッサ４３に送られる。尚、指示は、リモコンからのものに限定されず、受信装置３１の操作パネルやＰＣのキーボードを含む入力部から受信されるものであれば良い。
【００３７】
主メモリ４５は、プロセッサ４３が実行する各種プログラムやデータを格納する。これらの各種プログラムには、上記チューナ制御プログラム、ストリームセレクタプログラム、フルＭＰＥＧデコーダの機能を実現するためのフルデコードプログラム、簡易ＭＰＥＧデコーダの機能を実現するための簡易デコードプログラム等が含まれる。プロセッサ４３は、主メモリ４５に格納された複数のプログラムを、例えばウィンドウズ（登録商標）のマルチタスク環境で実行する。表示部４７に表示する画像データは、グラフィックＬＳＩ４４がプロセッサ４３の指示に従ったグラフィック処理を行うことで作成してビデオＲＡＭ４６に格納する。ビデオＲＡＭ４６に格納された画像データは、表示部４７に表示される。グラフィックＬＳＩ４４には、周知の構成のＬＳＩを使用可能である。
【００３８】
本実施例の動作は、図１のチューナ以外の動作がプロセッサ４３及びグラフィックＬＳＩ４４により実行される点を除けば、基本的には上記第１実施例の動作と同じである。
【００３９】
図５は、第２実施例における受信装置の動作を説明するフローチャートである。図５に示す処理は、主メモリ４５に格納されているチューナ制御プログラム、ストリームセレクタプログラム、フルデコードプログラム、ザッピング準備プログラム、簡易デコードプログラム等がプロセッサ３２に実行させるものである。
【００４０】
図５の処理が開始されると、チューナ制御プログラムは、ステップＳ１でリモコンからの視聴開始指示（又は、信号）をリモコンＩＦ４２及びＰＣバス４８を介して受信する。これにより、チューナ制御プログラムは、チューナ１１−１〜１１−Ｎの設定を行い、０．５秒後にＭＰＥＧ−ＴＳパケット群がチューナ１１−１〜１１−Ｎ及びＰＣバス４８を介してプロセッサ４３のストリームセレクタプログラムに入力される。ストリームセレクタプログラムは、ステップＳ２でＭＰＥＧ−ＴＳパケット群を解析し、ＰＡＴ，ＰＭＴパケット内の番組選択情報を識別すると共に、ＡＶパケット群の番号を抽出し、ＭＰＥＧ圧縮映像パケット群を抽出する。ストリームセレクタプログラムは、ステップＳ３で例えばＡＶストリーム１を選択する。フルデコーダプログラムは、ステップＳ４で選択されたＡＶストリーム１に対してフルＭＰＥＧデコードを開始する。このように、ＡＶストリーム１は、現在視聴する番組なのでフルデコーダプログラムで処理される。フルデコーダプログラムは、ステップＳ５でＡＶストリーム１をデコードして得られたＩ，Ｐ，ＢピクチャをビデオＲＡＭ４６に格納する。フルデコードプログラムは、ステップＳ６でグラフィックＬＳＩ４４を用いてビデオＲＡＭ４６に格納されたＩ，Ｐ，Ｂピクチャからなる動画像を出力して表示部４７に表示する。
【００４１】
上記ステップＳ１〜Ｓ６の処理が行われると同時に、ザッピングの準備も行われる。このザッピングの準備は、ウィンドウズ（登録商標）のマルチタスク環境で２以上のプログラムを並行して実行する等して実現できる。
【００４２】
ザッピング準備プログラムは、ステップＳ７でザッピングの準備を開始し、ユーザがザッピングにより次に選択するチャンネルを予測し、ステップＳ８でチューナ制御プログラムに予測したチャンネルをチューナ１１−ｎ（ｎ＝１〜Ｎ）に設定させて、０．５秒後にＭＰＥＧ−ＴＳパケット群がチューナ１１−ｎ及びＰＣバス４８を介してプロセッサ４３のストリームセレクタプログラムに入力される。ストリームセレクタプログラムは、ステップＳ９でＭＰＥＧ−ＴＳパケット群を解析し、ＰＡＴ，ＰＭＴパケット内の番組選択情報を識別すると共に、ＡＶパケット群の番号を抽出し、ＭＰＥＧ圧縮映像パケット群を抽出する。ストリームセレクタプログラムは、ステップＳ１０でＡＶストリームｎを選択する。このＡＶストリームｎを抽出するのに０．２秒（最大値）かかる。簡易デコーダプログラムは、ステップＳ１１でＡＶストリームｎに対して簡易ＭＰＥＧデコードを開始する。このように、ＡＶストリームｎは、現在視聴する番組ではなく次回視聴されると予測される番組なので、簡易デコーダプログラムで処理される。簡易デコーダプログラムは、ステップＳ１２でＡＶストリーム１をデコードして得られたＩ，ＰピクチャをビデオＲＡＭ４６に格納する。簡易デコードプログラムは、Ｉ，Ｐピクチャのみを処理するので、Ｉ，Ｐピクチャを格納するメモリ容量だけが必要であり、その分ビデオＲＡＭ４６のメモリ容量が少なくて済む。又、簡易デコードプログラムはＩ，Ｐピクチャのみを処理するので、ＰＣ内のプロセッサ４３のデータ処理量が大幅に減少する。データ処理量の減少の程度はＩ，Ｐ，Ｂピクチャの頻度に依存するが、通常のＭＰＥＧ画像圧縮データの場合、ＭＰＥＧエンコーダの運用にもよるが、Ｉ／ＰピクチャとＢピクチャのデータ量の比は１：１であると考えられるので、この場合はデータ処理量が半減する。ザッピング準備プログラムは、ステップＳ１３でザッピングの準備を完了する。
【００４３】
次に、ステップＳ１〜Ｓ１３の処理が終了すると、チューナ制御プログラムは、ステップＳ１４で準備ストリームの視聴を開始する。チューナ制御プログラムは、ステップＳ１５でリモコンからのザッピング指示（又は、信号）をリモコンＩＦ４２及びＰＣバス４８を介して受信する。これにより、チューナ制御プログラムは、予測したチャンネルをチューナ１１−ｎに設定し、０．５秒後にＭＰＥＧ−ＴＳパケット群がチューナ１１−ｎ及びＰＣバス４８を介してプロセッサ４３のストリームセレクタプログラムに入力される。ストリームセレクタプログラムは、ステップＳ１６でＭＰＥＧ−ＴＳパケット群を解析し、ＰＡＴ，ＰＭＴパケット内の番組選択情報を識別すると共に、ＡＶパケット群の番号を抽出し、ＭＰＥＧ圧縮映像パケット群を抽出する。尚、既にザッピング準備の段階で盤ぐむ選択情報を確認済みであれば、実際に確認する必要はなく、ＡＶストリームｎが受信されていることを確認するだけで良い。ストリームセレクタプログラムは、ステップＳ３で例えばＡＶストリームｎを選択する。フルデコーダプログラムは、ステップＳ１８でフルＭＰＥＧデコードに用いるＩ，Ｐピクチャをザッピング準備の段階でビデオＲＡＭ４６に格納したＩ，Ｐピクチャに切り替えるために、使用するビデオＲＡＭ４６のメモリ領域を切り替える。
【００４４】
尚、ＡＶストリームｎを選択する時にＩ，Ｐピクチャを受信している場合には、Ｉ，ＰピクチャのデコードとビデオＲＡＭ４６内のＩ、Ｐピクチャの更新を待ってからＡＶビデオストリームｎへの切り替えを行う必要がある。そうしないと、ビデオＲＡＭ４６内のＩ，Ｐピクチャを最新のものに保つことができないからである。又、Ｉ，Ｐピクチャの更新を待っても、待つ時間は１／３０秒程度である。人間の目には、０．１秒程度の切り替え時間は十分に瞬時な出来事にしか見えず、ユーザに違和感を与えることはないため、このようなＩ，Ｐピクチャの更新を待つ時間を設けても特に問題は生じない。
【００４５】
フルデコーダプログラムは、ステップＳ１９で選択されたＡＶストリームｎに対してザッピング準備の段階でビデオＲＡＭ４６に格納されているＩ，Ｐピクチャを用いてフルＭＰＥＧデコードを開始する。フルデコーダプログラムは、ステップＳ２０でＡＶストリームｎをデコードして得られたＩ，Ｐ，ＢピクチャをビデオＲＡＭ４６に格納すると共に、グラフィックＬＳＩ４４を用いてビデオＲＡＭ４６に格納されたＩ，Ｐ，Ｂピクチャからなる動画像を出力して表示部４７に表示する。
【００４６】
上記ステップＳ１４〜Ｓ２０の処理が行われると同時に、次のザッピングの準備も行われる。この次のザッピングの準備は、ウィンドウズ（登録商標）のマルチタスク環境で２以上のプログラムを並行して実行する等して実現できる。
【００４７】
次のザッピングの準備は、次に予測されるチャンネルに対して、即ち、例えばＡＶストリームｎ＋１に対して行われる点と、ステップＳ２５が行われる点以外は、上記ステップＳ７〜１３のザッピング準備と同様である。つまり、ステップＳ２１〜Ｓ２４，Ｓ２６〜Ｓ２８は、上記ステップＳ７〜Ｓ１３と同様の処理であるため、その説明は省略する。簡易デコードプログラムは、ステップＳ２５で簡易ＭＰＥＧデコードにより求めたＩ，Ｐピクチャを格納するビデオＲＡＭ４６のメモリ領域を、ステップＳ１８で用いていない未使用領域に切り替える。
【００４８】
ステップＳ１４〜Ｓ２８の処理が終了すると、チューナ制御プログラムはステップＳ１４の準備ストリームの視聴を開始し、ザッピング準備プログラムは及びステップＳ２１の次のザッピングの準備を開始する。その後は、上記と同様の処理が繰り返される。
【００４９】
本実施例におけるザッピングは、上記第１実施例と共に説明した図２と同様になる。図２及び図３の比較からもわかるように、本実施例によれば、ザッピングにより選択されるチャンネルの予測が正しいという前提条件の下で、ユーザに違和感を与える黒画面の表示を極力減らすことが出来る。又、上記特許文献１乃至３にて提案されている構成をソフトウェアで実現する場合と比べると、演算処理で用いるメモリの容量を比較的小さく抑えると共に、プロセッサへの負荷の増大を抑制できるので、処理速度の低下を招くことなくザッピングを可能とすることができる。
【実施例３】
【００５０】
図６は、本発明の第３実施例における受信装置の構成を示すブロック図である。図６中、図１と同一部分には同一符号を付し、その説明は省略する。本実施例では、一例として、本発明がデジタルテレビジョン放送等のＭＰＥＧ方式で圧縮されたデジタル圧縮画像データを受信するテレビジョン装置の受信装置に適用されている。上記第１実施例では、ザッピングにより選択されるチャンネルを１つ予測しているが、複数予測するようにしても良く、本実施例では一例としてザッピング後のチャンネルを３つ予測する。このように、予測するチャンネル数を２以上にすることで、ザッピング後のチャンネルの予測が外れる確率を小さくすることができる。又、予測チャンネル数を視聴可能なチャンネル数に設定すれば、ザッピング後のチャンネルを常に正確に予測可能である。尚、ザッピング後のチャンネルの予測方法は特に限定されない。
【００５１】
図６において、各ストリームセレクタ１３−１〜１３−３は、ザッピングにより選択されると予測されたチャンネルに合わせられた対応するチューナ１１−２〜１１−４から出力されたＭＰＥＧ−ＴＳストリームからＡＶストリームを選択する。ＡＶストリームを選択する際、各ストリームセレクタ１３−１〜１３−３は、ＭＰＥＧ−ＴＳストリームに時分割多重されて含まれている番組情報パケット群をメモリ（図示せず）に格納して参照する。各ストリームセレクタ１３−１〜１３−３は、ＡＶ関係のパケットを抽出し、対応する簡易ＭＰＥＧデコーダ１７−１〜１７−３に出力する。各簡易ＭＰＥＧデコーダ１７−１〜１７−３は、ＭＰＥＧ圧縮画像データのＩピクチャ及びＰピクチャのみのデコード、即ち、伸張を行い、伸張後の画像データ（即ち、Ｉ，Ｐピクチャ）を対応するメモリ２２−１〜２２−３に格納する。
【００５２】
ユーザがリモコンでザッピング操作を行うと、リモコンからのザッピング指示（又は、信号）が周知の構成のリモコンインタフェース（図示せず）等を介してプロセッサ１８に入力される。プロセッサ１８は、ザッピング指示に応答して切り替え指示（又は、信号）をストリームセレクタ１２，１３−１〜１３−３及びＩ，Ｐピクチャセレクタ１９に出力する。切り替え指示を受け取ったストリームセレクタ１２，１３−１〜１３−３は、選択出力するチューナ１１−１〜１１−４からのＭＰＥＧ−ＴＳストリームを切り替える。又、切り替え指示を受け取ったＩ，Ｐピクチャセレクタ１９は、フルＭＰＥＧデコーダ１６のフルデコードで用いるＩ，Ｐピクチャをメモリ２１，２２−１〜２２−３のいずれかから読み出すように読み出しメモリの切り替えを行う。このようにして、ザッピング指示が発生する毎に、フルＭＰＥＧデコーダ１６は既に簡易ＭＰＥＧデコーダ１７−１〜１７−３のいずれかにより既に求められているＩ，Ｐピクチャを格納しているメモリ２２−１〜２２−３のいずれかからＩ，Ｐピクチャを読み出してフルデコードを行うので、ザッピングにより選択されたチャンネルに対して新たにＩ，Ｐピクチャを求めるのに要する時間だけフルデコードが待たされるようなことがない。又、ザッピングの後は、プロセッサ１８によるストリームセレクタ１３−１〜１３−３の制御により、簡易ＭＰＥＧデコーダ１７−１〜１７−３のうち、少なくともフルＭＰＥＧデコーダ１６のフルデコードで用いたＩ，Ｐピクチャを格納していたメモリに接続された簡易ＭＰＥＧデコーダは、次に予測されるチャンネルに対して簡易デコードを行い、以下上記と同様の処理が繰り返される。
【００５３】
図７は、第３実施例におけるザッピングを説明する図である。上記第１実施例と共に説明したように、合計で０．５秒＋０．１秒（最大値）＋０．１秒（最大値）＋０．５秒（最大値）＋α＝１．２秒（最大値）＋α待たないとフルＭＰＥＧデコーダ１６によるフルデコードを行うための所定の条件が揃わない。
【００５４】
図７に示すように、例えば最初にチャンネルＣｈ１が選択されると、便宜上α＝０であるとすると、フルＭＰＥＧデコードを行うための所定の条件が揃うまでの１．２秒（最大値）の間は表示部に例えば黒画面が表示され、その後にチャンネルＣｈ１の画面が表示される。しかし、この１．２秒の間にザッピング後の例えば各予測チャンネルＣｈ２，Ｃｈ３，Ｃｈ４に対する簡易ＭＰＥＧデコードが行われてフルＭＰＥＧデコードを行うための所定の条件の一部（即ち、Ｉ，Ｐピクチャ）が揃っているので、ザッピングが発生すると直ちに表示画面をザッピング後の例えばチャンネルＣｈ２の画面の表示に切り替えることができる。このザッピングの後、更にザッピングが発生すると、前回のザッピングから０．４秒後であれば直ちにザッピング後の例えばチャンネルＣｈ３の画面の表示に切り替えることができる。以下同様にして、ザッピングが発生する度に例えばチャンネルＣｈ４，Ｃｈ５，Ｃｈ６，Ｃｈ７，．．．の画面が表示される。このようにして、ザッピングの度に黒画面が表示されることを防止し、ザッピング後のチャンネルの画面を直ちに表示することができるので、ユーザに違和感を与えることがない。
【００５５】
このように、図７において４系統のチューナ１１−１，１１−２，１１−３，１１−４毎にＭＰＥＧ表示準備に最悪１．２秒必要であれば、チューナ１１−１，１１−２，１１−３が表示中にチューナ１１−４がＭＰＥＧ表示準備を開始すると、１．２秒後に直ちにチューナ１１−４でのＭＰＥＧ表示が可能になる。３つのチューナ１１−１，１１−２，１１−３で表示する時間は合計１．２秒であり、チューナ１１−１，１１−２，１１−３毎に表示する時間は０．４秒である。つまり、チューナ１１−１，１１−２，１１−３，１１−４で０．４秒ずつ表示とザッピングを繰り返すと、各チューナ１１−１，１１−２，１１−３，１１−４はＭＰＥＧ表示準備の時間を１．２秒確保でき、順番に黒画面を表示することなく直ちにＭＰＥＧ表示が可能になる。
【００５６】
尚、本実施例においても、上記第２実施例の場合のように、フルＭＰＥＧデコーダ及び簡易ＭＰＥＧデコーダの機能をソフトウェアにより実現するようにしても良い。
【実施例４】
【００５７】
図８は、本発明の第４実施例における受信装置の構成を示すブロック図である。本実施例では、一例として、本発明がデジタルテレビジョン放送等のＭＰＥＧ方式で圧縮されたデジタル圧縮画像データを受信するテレビジョン装置の受信装置に適用されている。図８中、図１と同一部分には同一符号を付し、その説明は省略する。
【００５８】
便宜上、チャンネルＣｈ１の画像を表示している状態でチャンネルＣｈ２の画像を表示する状態に切り替える際の動作を説明する。又、切り替えの後の処理として、チャンネルＣｈ１の画像を表示する状態に再び切り替えることを想定しており、チャンネルＣｈ１の画像を表示している状態からチャンネルＣｈ２の画像を表示する状態に再切り替えが可能であるものとする。
【００５９】
受信装置９１は、図８に示す如く接続されたチューナ１１−１，１１−２、フルＭＰＥＧデコーダ１６、簡易ＭＰＥＧデコーダ１７−１、プロセッサ１８、バッファ５１−１，５１−２、スイッチ回路５２−１，５２−２，５３〜５７，６１〜６５、及びメモリ７１−１，７１−２，７２−１，７２−２，７３−１，７３−２を有する。
【００６０】
メモリ７１−１，７１−２，７２−１，７２−２，７３−１，７３−２は、単一のメモリの異なる記憶領域により構成されていても、夫々別体のメモリで構成されていても良い。又、２以上のメモリの記憶領域をメモリ７１−１，７１−２，７２−１，７２−２，７３−１，７３−２として用いても良い。
【００６１】
２系統のチューナ１１−１，１１−２の出力には、バッファ５１−１，５１−２が接続されており、チューナ１１−１，１１−２からのＭＰＥＧ圧縮画像データは対応するバッファ５１−１，５１−２に一時的に格納される。各バッファ５１−１，５１−２からＭＰＥＧ圧縮画像データを出力する場合は、ＭＰＥＧデコーダ１６，１７−１からの指示信号ｃ１ｂｆ、ｃ２ｂｆが必要である。指示信号ｃ１ｂｆ、ｃ２ｂｆは、チャンネル切り替えの際にＭＰＥＧデコーダ１６，１７−１が入れ替わるので、入れ替え用のスイッチ回路８１が設けられている。スイッチ回路８１は、プロセッサ１８からの制御信号ｃ１に基づいて、フルＭＰＥＧデコーダ１６からの指示信号ｃ１ｂｆ又は簡易ＭＰＥＧデコーダ１７−１からの指示信号ｃ２ｂｆを指示信号ｃｂｆ１として出力すると共に、指示信号ｃｂｆ１の反転信号を指示信号ｃｂｆ２として出力する。
【００６２】
スイッチ回路５２−１，５２−２は、制御信号ｃ１に基づいて、２入力のうちの一方を対応するＭＰＥＧデコーダ１６，１７−１に出力する。
【００６３】
フルＭＰＥＧデコーダ１６は、実際のＭＰＥＧ画像を生成するＭＰＥＧデコーダ１６１と、ＭＰＥＧデコード後の画像を表示部（図示せず）に出力する出力回路１６２とで構成されている。デコード動作には、Ｂピクチャメモリ７１−１，７１−２の２系統と、Ｉ，Ｐピクチャメモリ７２−１，７２−２の２系統を用いる。
【００６４】
一方、簡易ＭＰＥＧデコーダ１７−１は、実際にＭＰＥＧ画像を生成するＭＰＥＧデコーダのみで構成されている。又、簡易ＭＰＥＧデコーダ１７−１は、Ｉ，Ｐピクチャしか生成しないので、Ｂピクチャメモリを用いずに、Ｉ，Ｐピクチャメモリ７３−１，７３−２の２系統のみを用いる。
【００６５】
Ｂピクチャメモリ７１−１，７１−２の２系統を切り替えてフルＭＰＥＧデコーダ１６で用いるために、スイッチ回路６１が設けられている。スイッチ回路６１は、フルＭＰＥＧデコーダ１６からの制御信号ｃ１１に基づいて、１入力（フルＭＰＥＧデコーダ１６からのデータＤ１）をＢピクチャメモリ７１−１，７１−２のうち一方に出力する。
【００６６】
チャンネルＣｈ１の画像を表示中にチャンネルＣｈ２の画像の表示に切り替える場合に備え、Ｉ，Ｐピクチャメモリ７２−１，７２−２とＩ，Ｐピクチャメモリ７３−１，７３−２の４系統をフルＭＰＥＧデコーダ１６と簡易ＭＰＥＧデコーダ１７−１との間で切り替えて使用するためのスイッチ回路６２〜６５が設けられている。スイッチ回路６２は、制御信号ｃ１に基づいて、フルＭＰＥＧデコーダ１６からのデータＤ１と簡易ＭＰＥＧデコーダ１７−１からのデータＤ２のうち一方をＩ，Ｐピクチャメモリ７２−１側のパスに出力し、他方をＩ，Ｐピクチャメモリ７２−２側のパスに出力する。又、スイッチ回路６３は、制御信号ｃＩＰＭ１に基づいて、スイッチ回路６３の出力の一方をＩ，Ｐピクチャメモリ７２−１に出力し、他方をＩ，Ｐピクチャメモリ７２−２に出力する。スイッチ回路６４は、制御信号ｃ１に基づいて、フルＭＰＥＧデコーダ１６からのデータＤ１と簡易ＭＰＥＧデコーダ１７−１からのデータＤ２のうち一方をＩ，Ｐピクチャメモリ７３−１側のパスに出力し、他方をＩ，Ｐピクチャメモリ７３−２側のパスに出力する。又、スイッチ回路６５は、制御信号ｃＩＰＭ２に基づいて、スイッチ回路６５の出力の一方をＩ，Ｐピクチャメモリ７３−１に出力し、他方をＩ，Ｐピクチャメモリ７３−２に出力する。
【００６７】
ＭＰＥＧデコーダ１６，１７−１の間でチャンネル切り替え時に接続するＩ，Ｐピクチャメモリが変わるので、その切り替えを行うためにスイッチ回路８２が設けられている。制御信号ｃＩＰＭ１，ｃＩＰＭ２は、このスイッチ回路８２により生成される。スイッチ回路８２は、制御信号ｃ１に基づいて、フルＭＰＥＧデコーダ１６からの制御信号ｃ１ＩＰＭ又は簡易ＭＰＥＧデコーダ１７−１からの制御信号ｃ２ＩＰＭを制御信号ｃＩＰＭ１として出力すると共に、制御信号ｃＩＰＭ１の反転信号を制御信号ＣＩＰＭ２として出力する。
【００６８】
又、切り替え前後でＭＰＥＧ画像を格納したＩ，Ｐピクチャメモリ７２−１，７２−３，７３−１，７３−２、Ｂピクチャメモリ７１−１，７１−２からＭＰＥＧ画像を出力する必要があるが、出力回路１６２でどのメモリからＭＰＥＧ画像を出力するべきかを判断して出力を切り替えるためのスイッチ回路５３〜５７が設けられている。スイッチ回路５３〜５７は、フルＭＰＥＧデコーダ１６からの制御信号ｃ１３〜ｃ１７に基づいて、２入力のうちの一方を出力する。
【００６９】
チャンネル切り替えの全体制御を行う制御信号ｃ１は、１画面の処理の終了等を待ってプロセッサ１８から出力される。この制御信号ｃ１が切り替わると、Ｉ，Ｐピクチャメモリ用の制御信号ｃＩＰＭ１，ｃＩＰＭ２が生成され、バッファ用の制御信号ｃｂｆ１，ｃｂｆ２が生成され、チューナ１１−１，１１−２が接続されるＭＰＥＧデコーダ１６，１７−１が切り替わり、ＭＰＥＧデコーダ１６，１７−１からのデータＤ１，Ｄ２が出力されるメモリ群が切り替わる。
【００７０】
図９は、第４実施例における受信装置の動作を説明するタイムチャートである。図９中、ＢＰＭ１Ａ，ＢＰＭ１Ｂは、Ｂピクチャメモリ７１−１，７１−２を示し、ＩＰＭ１Ａ，ＩＰＭ１ＢはＩ，Ｐピクチャメモリ７２−１，７２−２を示し、ＩＰＭ２Ａ，ＩＰＭ２ＢはＩ，Ｐピクチャメモリ７３−１，７３−２を示す。
【００７１】
先ず、ユーザがリモコンからのリモコン指示等により視聴中のチャンネルＣｈ１からチャンネルＣｈ２への切り替えをチャンネル切替指示（又は、ザッピング指示）により指示する。このチャンネル切替指示（又は、信号）は、プロセッサ１８を介してフルＭＰＥＧデコーダ１６に入力される。この状態で、フルＭＰＥＧデコーダ１６はチャンネルＣｈ１を処理中で、チューナ１１−１からのチャンネルＣｈ１のＭＰＥＧ圧縮画像データのデコード処理をＭＰＥＧデコーダ１６１で、表示部に画像データを表示するための表示処理を出力回路１６２で実施中である。
【００７２】
ＭＰＥＧ圧縮画像データには、基本画像情報であるＩピクチャ及びＰピクチャと、そうでないＢピクチャが存在するが、先ずは図９の左端に示すように、Ｉ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）にＩピクチャのデコード結果を格納し、続いてＩ，Ｐピクチャメモリ７２−２（ＩＰＭ１Ｂ）にＩ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）のＩピクチャを参照画像とするＰピクチャのデコード結果を格納する。その後、Ｂピクチャメモリ７１−２（ＢＰＭ１Ｂ）にＩ，Ｐピクチャメモリ７２−１，７２−２（ＩＰＭ１Ａ，ＩＰＭ１Ｂ）を参照画像としてデコードしたＢピクチャを格納する。このＢピクチャの格納と同時に、出力回路１６２はスイッチ回路５４〜５６の制御でＩ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）に格納されたＩピクチャを選択して出力する。出力回路１６２は、Ｉ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）に格納されたＩピクチャの選択する際、このＩピクチャがＹｃｂＣｒ形式の画像なので、表示部に表示可能なＲＧＢ形式に変換する等の処理を行う。出力回路１６２は、更にＹｃｂＣｒ形式のＩピクチャに対して高画質化処理を施すようにしても良い。
【００７３】
Ｂピクチャメモリ７１−２（ＢＰＭ１Ｂ）に格納されたＢピクチャは、Ｉ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）に格納されたＩピクチャを表示した後に出力回路１６２が選択して出力することで表示部に表示される。Ｂピクチャメモリ７１−２（ＢＰＭ１Ｂ）に格納されたＢピクチャを表示中に、Ｂピクチャメモリ７１−１（ＢＰＭ１Ａ）に次のＢピクチャを格納する。Ｂピクチャメモリ７１−１，７１−２（ＢＰＭ１Ａ，ＢＰＭ１Ｂ）を交互に表示用、格納用として使用することで、連続したＢピクチャ処理を実現できる。Ｉ＆Ｐピクチャメモリ７２−１，７２−２（ＩＰＭ１Ａ，ＩＰＭ１Ｂ）も同様にして交互に使用し、連続したＩ，Ｐピクチャ処理を行うことで、連続したＭＰＥＧデコード処理を実現できる。即ち、Ｉ，Ｐピクチャメモリ７２−２（ＩＰＭ１Ｂ）への格納後は、Ｉ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）を表示用に使用し、表示用に使った後でＩ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）を最新のＩ，Ｐピクチャ格納領域として使用する。そして、Ｉ，Ｐピクチャメモリ７２−１（ＩＰＭ１Ａ）への格納後は、Ｉ，Ｐピクチャメモリ７２−２（ＩＰＭ１Ｂ）を表示用に使用する。
【００７４】
このような処理の最中に、ユーザからのチャンネル切替指示がプロセッサ１８を介してフルＭＰＥＧデコーダ１６に入力されると、フルＭＰＥＧデコーダ１６は、チャンネル切り替えの全体制御を行う制御信号ｃ１を出力する。ただし、直ちに制御信号ｃ１を出力すると画像乱れ等が発生する可能性もあるので、出力タイミングを調整することが望ましい。出力タイミングの調整は、本実施例では例えば以下の通りに行うが、言うまでもなく、出力タイミングの調整方法はこれに限定されない。要は、画像乱れを発生することなく、且つ、スムーズで迅速なチャンネル切替を実現できれば良い。
【００７５】
本実施例では、制御信号ｃ１の出力タイミングの調整は、次の如きステップＳＴ１〜ＳＴ５を含む。
【００７６】
ステップＳＴ１：フルＭＰＥＧデコーダ１６でデコード中のＭＰＥＧ圧縮画像データのデコード処理の終了を待って、一旦、フルＭＰＥＧデコーダ１６のデコード処理を中断する。更に、制御信号ｃｂｆ１を出力し、バッファ５１−１からのＭＰＥＧ圧縮画像データの出力を停止する。バッファ５１−１には、チューナ１１−１のからのＭＰＥＧ圧縮画像データが一時的に格納されるが、バッファ５１−１の出力を停止することで、フルＭＰＥＧデコーダ１６のデコード処理が中断しても、その間のＭＰＥＧ圧縮画像データが失われないようにする。バッファ５１−１には、チューナ１１−１からのＭＰＥＧ圧縮画像データが、バッファ５１−１が出力停止中であっても順次入力される。バッファ５１−１内の格納可能領域が満杯になるまでにフルＭＰＥＧデコーダ１６のデコード処理を再開しないとＭＰＥＧ圧縮画像データが失われるので、その後早急な切り替え処理が必要である。
【００７７】
ステップＳＴ２：次に、簡易ＭＰＥＧデコーダ１７−１のデコード処理の終了を待つ。簡易ＭＰＥＧデコーダ１７−１は、Ｉピクチャ或いはＰピクチャの処理専用に設けられているので、Ｉピクチャ及びＰピクチャが到来していない時期であれば、待つ必要はない。しかし、簡易ＭＰＥＧデコーダ１７−１がＩピクチャ或いはＰピクチャを処理中であれば、処理の終了を待ち、制御信号ｃｂｆ２を出力してバッファ５１−２の出力を停止した上で、制御信号ｃ１を出力する。これにより、Ｉピクチャ或いはＰピクチャが不完全になるのを防ぐ。簡易ＭＰＥＧデコーダ１７−１の処理を待ち、制御信号ｃ１を出力することで、スイッチ回路群を上記の如く制御して系全体が切り替わる。基本的には、チューナ１１−１（チャンネルＣｈ１）が簡易ＭＰＥＧデコーダ１７−１に接続され、チューナ１１−２（チャンネルＣｈ２）がフルＭＰＥＧデコーダ１６に接続される。又、Ｉ，Ｐピクチャメモリ７３−１，７３−２（ＩＰＭ２Ａ，ＩＰＭ２Ｂ）がフルＭＰＥＧデコーダ１６に接続され、Ｉ，Ｐピクチャメモリ７２−１，７２−２（ＩＰＭ１Ａ，ＩＰＭ１Ｂ）が簡易ＭＰＥＧデコーダ１７−１に接続される。この結果、チャンネルＣｈ１からチャンネルＣｈ２への切り替え準備が整う。
【００７８】
ステップＳＴ３：フルＭＰＥＧデコーダ１６のデコード処理を中断し、簡易ＭＰＥＧデコーダ１７−１のデコード処理が終了するまでの間は、フルＭＰＥＧデコーダ１６の出力回路１６２から
ＭＰＥＧデコーダ１６１が処理を終了した画像データのうち最新の画像データを出力する。その間の時間が長い場合は、その間は繰り返し最新の画像データを表示し続ける。図９は、最新の画像データ（ＢＰＭ１Ｂ）が２度繰り返し表示される例を示す。このような繰り返し表示が行われる時間は１／１５秒程度であり、画像データの繰り返し表示を行っても人間の目には違和感のない連続した映像に見える。
【００７９】
ステップＳＴ４：制御信号ｃ１が出力されると、チューナ１１−２（チャンネルＣｈ２）の出力は、フルＭＰＥＧデコードが可能なフルＭＰＥＧデコーダ１６に接続される。チャンネルＣｈ２の表示を開始する必要があるが、そのために制御信号ｃｂｆ２を出力し、チューナ１１−２からの最新画像データ（本実施例では、ＢＰＭ１Ａ画像）の到来と（チューナ１１−１の最後のＢＰＭ１Ｂ画像）の表示終了を待って、チューナ１１−２のＢＰＭ１Ａ画像のＭＰＥＧデコードを開始する。ＢＰＭ１Ａ画像のデコード完了まで１ピクチャ（１／３０秒）の時間が必要なので、それまでは、再度（チューナ１１−１の最後のＢＰＭ１Ｂ画像）の表示を行う。ＢＰＭ１Ａ画像のデコード終了後は、チューナ１１−２からのＢＰＭ１Ａ画像を表示し、ＢＰＭ１Ｂ画像のデコードを行う。以下、同様の処理を繰り返す。
【００８０】
ステップＳＴ５：ステップＳＴ４と同時に、簡易ＭＰＥＧデコーダ１７−１のデコード処理も再開する。そのために、制御信号ｃｂｆ１を出力し、Ｉピクチャ或いはＢピクチャが到来した際は、Ｉピクチャ或いはＢピクチャの処理を行う。又、Ｉピクチャ或いはＰピクチャ以外が到来した際（即ち、Ｂピクチャが到来した際）は、当該ＭＰＥＧ圧縮画像データを破棄する。
【００８１】
以下、ステップＳＴ１〜ＳＴ５の処理を繰り返す。
【００８２】
尚、本実施例をハードウェアイメージで説明したが、ＰＣ上のソフトウェア実装もあり得る。その場合は、チューナ１１−１，１１−２、バッファ５１−１，５１−２等は、ＰＣの周辺機器ボードに実装されるハードウェアで実現されるが、それ以外の回路（ＭＰＥＧデコーダ１６１、出力回路１６２、ＭＰＥＧデコーダ１７−１、Ｂピクチャメモリ７１−１，７１−２、Ｉ，Ｐピクチャメモリ７２−１，７２−２，７３−１，７３−２等）はソフトウェア実装が可能である。ソフトウェア実装の際には、バッファ５１−１，５１−２の出力は、ＰＣＩバス等の汎用バスを経由してＰＣ上のソフトウェアモジュールに伝達されれば良い。
【００８３】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）
デジタル圧縮画像データを受信する複数のチューナを有する受信装置におけるザッピング方法であって、
前記受信装置は、第１チューナが受信したデジタル圧縮画像データについてのみ全画像をデコードする第１デコーダと、第２チューナが受信したデジタル圧縮画像データについては画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダを有し、
ザッピング指示に応答して、該第２デコーダでデコードされた前記参照画像を用いて該第１デコーダによるデコードを行う、ザッピング方法。
（付記２）
デジタル圧縮画像データを受信する第１チューナ及び第２チューナと、
該第１チューナが受信したデジタル圧縮画像データについて全画像をデコードする第１デコーダと、
該第２チューナが受信したデジタル圧縮画像データについて画像を出力して表示するための所定の条件を揃えるのに必要な参照画像のデコードのみを行う第２デコーダと、
ザッピング指示に応答して、該第２デコーダでデコードされた参照画像を用いて該第１デコーダによるデコードを行うように該第１デコーダ及び該第２デコーダを制御する制御回路とを備えた、受信装置。
（付記３）
該第１デコーダによりデコードされた画像を格納する第１のメモリと、
該第２デコーダによりデコードされた画像を格納する第２のメモリとを更に備え、
該制御回路は、該ザッピング指示に応答して、該第２のメモリに格納されている参照画像を用いて該第１デコーダによるデコードを行うように該第１及び第２のメモリと該第１デコーダ及び該第２デコーダとの接続を切替制御する、付記２記載の受信装置。
（付記４）
該制御回路は、該第２デコーダによるデコード処理中に該ザッピング指示が発生すると、該第２デコーダでのデコード処理の終了を待ってから該デコード処理で得られた参照画像を用いて該第１デコーダによるデコードを行うように該第１デコーダ及び該第２デコーダを制御する、付記２又は３記載の受信装置。
（付記５）
該第１デコーダ及び該第２デコーダは、ハードウェアで構成されている、付記２乃至４のいずれか１項記載の受信装置。
（付記６）
該第１デコーダ及び該第２デコーダの機能は、ソフトウェアで実現される、付記２乃至４のいずれか１項記載の受信装置。
（付記７）
該第１チューナは現在選択されているチャンネルのデジタル圧縮画像データを受信し、該第２チューナはザッピングにより選択されると予測されるチャンネルのデジタル圧縮画像データを受信する、付記２乃至６のいずれか１項記載の受信装置。
（付記８）
該デジタル圧縮画像データはＭＰＥＧ圧縮画像データであり、該第１デコーダはＩピクチャ、Ｐピクチャ及びＢピクチャをデコードし、該第２デコーダはＩピクチャ及びＰピクチャのみをデコードする、付記２乃至７のいずれか１項記載の受信装置。
【００８４】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施例における受信装置の構成を示すブロック図である。
【図２】第１実施例におけるザッピングを説明する図である。
【図３】従来技術におけるザッピングを説明する図である。
【図４】本発明の第２実施例における受信装置の構成を示すブロック図である。
【図５】第２実施例における受信装置の動作を説明するフローチャートである。
【図６】本発明の第３実施例における受信装置の構成を示すブロック図である。
【図７】第３実施例におけるザッピングを説明する図である。
【図８】本発明の第４実施例における受信装置の構成を示すブロック図である。
【図９】第４実施例における受信装置の動作を説明するタイムチャートである。
【符号の説明】
【００８６】
１  受信装置
１１−１，１１−２      チューナ
１２，１３−１      ストリームセレクタ
１４，１５      メモリ
１６      フルＭＰＥＧデコーダ
１７−１      簡易ＭＰＥＧデコーダ
１８      プロセッサ
１９，２０      セレクタ
２１，２２−１，２３      メモリ
【図１】
2009212958.tif 000003
【図２】
2009212958.tif 000004
【図３】
2009212958.tif 000005
【図４】
2009212958.tif 000006
【図５】
2009212958.tif 000007
【図６】
2009212958.tif 000008
【図７】
2009212958.tif 000009
【図８】
2009212958.tif 000010
【図９】
2009212958.tif 000011