(57)【要約】【課題】複数種類の入出力回路（Ｉ／Ｏセル）が搭載された半導体装置において、コア回路を配置可能な面積を増大させた半導体装置並びにその設計方法及び設計装置を提供する。【解決手段】回路が集積されたコア回路部１３が中央部に配置され、前記コア回路部１３の周辺に複数配置され、前記コア回路部１３と同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域１２ｂと別電圧で動作する素子が設けられたＩ／Ｏ第二電源領域１２ａとを有するＩ／Ｏセル１２を具備する半導体装置であって、前記コア回路部１３及び前記Ｉ／Ｏ第１電源領域１２ｂに、連続的に形成された格子状の第１電源配線１７を設ける。【選択図】図１
2009152456.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、
前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、
前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続的に形成された第１電源配線と、
前記Ｉ／Ｏ第２電源領域に形成された第２電源配線と、
を具備すること特徴とする半導体装置。
【請求項２】
前記第１電源配線は、格子構造の配線からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｉ／Ｏセルが複数隣接して配置された部分と前記コア回路部との境界が屈曲していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、
前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、を具備する半導体装置の設計方法であって、
前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続した第１電源配線を配置するステップと、
前記Ｉ／Ｏ第２電源領域に第２電源配線を配置するステップと、
を有すること特徴とする半導体装置の設計方法。
【請求項５】
半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、
前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、を具備する半導体装置の設計装置であって、
前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続した第１電源配線を配置する処理と、
前記Ｉ／Ｏ第２電源領域に、第２電源配線を配置する処理と、
を行うことを特徴とする半導体装置の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数種類の入出力回路が搭載された半導体装置並びにその設計方法及び設計装置に関する。
【背景技術】
【０００２】
近年、大規模集積回路（ＬＳＩ）などの半導体装置では、低消費電力化及び高速動作を実現するために内部のコア回路の動作電圧が低下しており、外部の機器と動作電圧が異なる場合が多くなっている。このため、外部の機器との接続を可能とすべく、信号の電圧レベルを変換する機能を備えたＩ／Ｏセル（入出力回路）が複数設けられている。図１６は従来の半導体装置の一例を示す模式図である。従来の半導体装置６０ａでは、図１６に示すように、半導体チップ６１の周辺には高さ及び幅の等しいＩ／Ｏセル６２が複数配置され、半導体チップ６１の中央部にはコア回路が集積されたコア回路部６３が配置されている。尚、本明細書においてＩ／Ｏセルの幅というときは、Ｉ／Ｏセルが隣接する方向（幅方向）の長さをいい、Ｉ／Ｏセルの高さというときは、半導体チップの辺（近接する辺）に直交する方向の長さをいうものとする。すなわち、図１６に示すＩ／Ｏ（Ａ）セルの場合には、Ｉ／Ｏセルの幅はｂであり、Ｉ／Ｏセルの高さはａである。
【０００３】
半導体装置６０ａではＩ／Ｏセル６２には外部電源配線６４によって電力が供給され、コア回路６３へは電源リング６５から電力供が供給されるように構成されている。この電源リング６５はコア回路部６３用の電源領域とＩ／Ｏセル６２用の電源領域とを仕切るものであり、コア回路部６３はこの電源リング６５の内側に形成されていた。
【０００４】
その他、本発明に関連すると思われる文献として、例えば特許文献１乃至４がある。特許文献１には、半導体装置に格子状の電源配線を設けることが記載されている。特許文献２は、半導体装置の設計方法に関し、特に他の機能ブロックのための空き領域を内部に有するハードマクロを有する半導体集積回路の設計手法を開示する。特許文献３は、回路要素が形成されていない空き領域に、ノイズを低減する容量セルを配置した半導体集積回路を開示する。特許文献４には、セルを配置する領域を作成する領域作成方法が記載されている。
【特許文献１】特開２００６−８６２９９号公報
【特許文献２】特開２００２−２８９６９３号公報
【特許文献３】特開２００２−９４００５号公報
【特許文献４】特開平５−１４３６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年、半導体装置（半導体集積回路等）の用途が拡大し、半導体装置の多機能化及び多様なインターフェース規格への対応が求められるようになった。このため、半導体装置のＩ／Ｏセル（入出力回路）にも多様な機能や多様な負荷ドライブ能力等への対応が求められ、半導体装置に搭載されるＩ／Ｏセルの種類が多様化し、一つの半導体装置に搭載されるＩ／Ｏセルの占有面積の差が拡大している。
【０００６】
しかし、回路規模（占有面積）が相違するＩ／Ｏセルを複数搭載する場合には、半導体装置には高さの異なるＩ／Ｏセルが搭載され、Ｉ／Ｏセルとコア回路部との間に“隙間”が生じる。図１７は、Ｉ／Ｏセルとコア回路部との間に隙間が発生した半導体装置の例を示す模式図である。
【０００７】
図１７に示す半導体装置６０ｂでは、電源リング６５は、Ｉ／Ｏセル６３のうち最も高いセルに合わせた大きさの矩形状に形成され、この電源リング６５の内部のみにコア回路部６３が形成されていた。しかしながら、高さの異なるＩ／Ｏセル６２がある場合には、図１７に斜線部として示すように、電源リング６５と高さの小さなＩ／Ｏセル６２との間に隙間が生ずる。この斜線で示す領域（隙間）にはコア回路及びＩ／Ｏセルが形成されず無駄になってしまう。
【０００８】
本発明は、複数種類のＩ／Ｏセル（入出力回路）が搭載された半導体装置において、コア回路を配置可能な面積を増大させた半導体装置並びにその設計方法及び設計装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続的に形成された第１電源配線と、前記Ｉ／Ｏ第２電源領域に形成された第２電源配線と、を具備すること特徴とする半導体装置が提供される。
【００１０】
上記観点によれば、コア回路部及びＩ／Ｏ第１電源領域に第１電源配線が連続的に形成される。このため、コア回路部とＩ／Ｏセルとの間に隙間なくコア回路の電力を供給する電源配線が形成され、コア回路をＩ／Ｏセルの近傍まで配置可能となりコア回路を配置可能な領域が増大する。
【００１１】
上記観点において、第１電源配線を格子状に形成することができる。これによりＩ／Ｏ第１電源領域とコア回路部とに連続的に形成された第１電源配線の配線経路探索処理を容易に行うことができる。
【００１２】
また、上記観点の思想は前記Ｉ／Ｏセルが複数隣接して配置された部分と前記コア回路部との境界が屈曲した構成の半導体装置にも適用できる。この場合には、異なる高さのＩ／Ｏセルが複数隣接して配置された部分の中央側の境界部分に凹凸を有する場合であっても、従来のように最も高いＩ／Ｏセルを回避するよう電源リングを形成しその内部のみにコア回路部を配置する必要が無く、Ｉ／Ｏセルとコア回路部との境界に隙間無く連続的に電源配線が形成される。このため、高さの小さなＩ／Ｏセルの近傍にも動作するコア回路を配置することができ、半導体チップ上でコア回路を配置可能な面積を増大させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００１４】
図１は、本発明の実施形態に係る半導体装置の電源配線層を示す上面図である。尚、以下の説明において、便宜上、横方向というときは図のＸ方向を指し、縦方向というときはＹ方向を指すものとする。図１は半導体装置１０の電源配線が形成された層を示すものであるが、本実施形態の半導体装置１０はこの他にも、特に図には示さないが、各種半導体素子や配線等が形成された複数の層が含まれる。
【００１５】
図１に示すように、本実施形態の半導体装置１０は、矩形状の半導体チップ１１上に形成されている。半導体チップ１１の縁部には、Ｉ／Ｏセル１２が複数隣接して配置されている。それぞれのＩ／Ｏセル１２は、後述するようにコア回路部１３に形成される回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域１２ｂ（図１の網がけ部）と、その回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域１２ａとを有している。半導体チップ１１の中央部であってＩ／Ｏセル１２（入出力部）に囲まれた部分には各種の回路（コア回路）が集積されたコア回路部１３（図１の斜線部）が設けられている。コア回路部１３及びＩ／Ｏ第１電源領域１２ｂには格子状の第１電源配線１７が連続的に形成されている（図１の太実線）。また、Ｉ／Ｏ第２電源領域１２ａが複数隣接した部分には、格子状の第２電源配線１４（図１の破線）が連続的に形成されている。以下、上記各部についてさらに説明する。
【００１６】
図２は、実施形態に係る半導体装置のＩ／Ｏセルの一例を示すブロック図である。
【００１７】
図２に示すＩ／Ｏセル１２は、コア回路２０と出力端子２４との間で信号レベルを変換するレベルコンバータ２１と、負荷をドライブするための出力回路２２とにより構成されている。この他、Ｉ／Ｏセル１２には静電気や過剰な電力の入力等から半導体装置１０を保護する保護回路を設けてもよい。尚、本実施形態のＩ／Ｏセル１２は図２に示したものに限られず、出力回路２２をコア回路２０とレベルコンバータ２１との間に設けて入力回路としたものや、入出力を兼用とした回路も含まれる。
【００１８】
図２に示すように、Ｉ／Ｏセル１２には、例えばＶＤＤ及びＶＤＥといった２種類の異なる電圧の電源が供給される。電圧ＶＤＤは内部のコア回路２０にも供給される電圧に等しく、電圧ＶＤＥは出力端子と接続される外部機器の電圧と等しい。Ｉ／Ｏセル１２のＩ／Ｏ第１電源領域１２ｂは、電圧ＶＤＤで動作する素子が形成される領域であり、Ｉ／Ｏ第２電源領域１２ａは、電圧ＶＤＥで動作する素子が形成される領域である。図１に示すように第１電源領域１２ａはＩ／Ｏセル１２のコア回路部１３側に配置され、第２電源領域１２ｂは半導体チップ１１の縁部側に配置される。
【００１９】
Ｉ／Ｏセル１２は、図１に示すように、その幅が一定に形成され（例えば３０μｍ〜１００μｍ程度）、その高さはＩ／Ｏセル１２の回路規模（占有面積）に応じて種々のサイズ（例えば１００μｍ〜５００μｍ程度）に形成されている。半導体装置１０では、高さの異なるＩ／Ｏセル１２が搭載されており、Ｉ／Ｏセル１２が複数隣接して配置された部分とコア回路部１３との境界が屈曲している。
【００２０】
第１電源配線１７は、図１に示すように、横方向（Ｘ方向）に伸びる横方向第１電源配線１８と縦方向（Ｙ方向）に延びる縦方向第１電源配線１９とによって構成される。それぞれの配線１８，１９は一様な太さの直線状に形成され、コア回路部１３及びＩ／Ｏ第１電源領域１２ａの境界部で連続して配置されている。横方向第１電源配線１８と縦方向第１電源配線１９との交差部分は電気的に接続されている。横方向第１電源配線１８（又は縦方向第１電源配線１９）は所定のピッチ（例えば１０μｍ〜１００μｍ）で配置され、その配線幅は例えば０．１μｍ〜１０μｍ程度である。
【００２１】
第２電源配線１４は図１に破線として示すように、横方向（Ｘ方向）に伸びる横方向第２電源配線１５と縦方向（Ｙ方向）に伸びる縦方向第２電源配線１６で構成される。これらの配線１５，１６の交差する部分は電気的に接続されている。尚、第２電源配線１４（横方向第２電源配線１５及び縦方向第２電源配線１６）の配線幅及び配線ピッチは、第１電源配線１７と同様とすることができる。
【００２２】
以上のように、本実施形態の半導体装置１０では、コア回路部１３及びＩ／Ｏ第１電源領域１２ａに格子状の第１電源配線１７が連続的に形成されている。これにより、コア回路部１３とＩ／Ｏ第１電源領域１２ｂとの境界にも隙間無く第１電源配線１７を配置することができる。さらに、異なる高さのＩ／Ｏセル１２が複数隣接して配置され、この部分とコア回路部１３との境界が屈曲している場合でも、コア回路部１３に隙間無く電源配線が配置されているため、コア回路２０を配置できる領域が増大する。従って、同じ数の回路を搭載した半導体装置であれば、必要とする半導体チップの面積を従来よりも小さくでき、半導体装置をより小型化できる。
【００２３】
次に、上述の半導体装置１０を設計するための設計装置３０について図３を参照しつつ説明する。図３は、本発明の実施形態に係る半導体装置の設計装置を示すブロック図である。
【００２４】
半導体装置の設計装置３０は、図３に示すように、入出力装置３１と、各種処理を行う制御部３２と、記憶部３６とを備えている。
【００２５】
入出力装置３１は、例えば、マウス、キーボード、ディスプレイ等で構成され、半導体装置の設計に必要な情報の入力及び各種処理結果等の表示を行う。
【００２６】
制御部３２は、フレーム生成部３２ａ、Ｉ／Ｏマクロ配置部３２ｂ、Ｉ／Ｏ電源領域座標抽出部３２ｃ及び電源配線経路探索部３２ｄを備える。
【００２７】
記憶部３６は、ハードディスク装置や半導体メモリ装置等で構成され、フレームライブラリ３３、Ｉ／Ｏマクロライブラリ３５、及びＩ／Ｏ電源領域座標ライブラリ３４を有する。
【００２８】
次に、図４〜図１５を参照しつつ、本実施形態の半導体装置の設計方法について、上述の設計装置３０の動作と共に説明する。ここに、図４は実施形態に係る半導体装置の設計方法の概要を示すフロー図であり、図５は実施形態に係る半導体装置の設計方法において、フレーム上にＩ／Ｏマクロを配置した直後の状態を説明する模式図であり、図６は、本発明の実施形態に係る半導体装置の設計方法において、Ｉ／Ｏ電源領域の検出方法の一例を示す模式図であり、図７はＩ／Ｏ電源領域座標ライブラリの一例を説明する模式図である。
【００２９】
図４に示すように、実施形態に係る半導体装置１０の設計は、順に、フレーム生成及びＩ／Ｏ領域の配置（ステップＳ１０）、Ｉ／Ｏマクロの配置（ステップＳ２０）、Ｉ／Ｏ電源領域座標の抽出及びＩ／Ｏ電源領域座標ライブラリの作成（ステップＳ３０）、電源配線経路探索（ステップＳ４０）、回路セルの配置（ステップＳ５０）、回路配線経路探索（ステップＳ６０）、及びタイミング調整（ステップＳ７０）を行う。以下、上記の各手順について説明する。
【００３０】
（フレーム生成及びＩ／Ｏ領域の配置）
まず、各種回路ブロックに対応するマクロを配置すべき領域を規定するフレーム１１０を作成し、このフレーム１１０の上にＩ／Ｏマクロ１２０（図５参照）を配置すべき領域（以下Ｉ／Ｏ領域）を確保する（ステップＳ１０、図４）。フレーム１１０の生成及びＩ／Ｏ領域の確保は、制御装置３２のフレーム生成部３２ａによって行われる。図５に示すように、フレーム１１０は、マクロが配置可能な領域であり、半導体チップ１１に対応する。フレーム１１０は例えば、Ｘ座標についてＸｍｉｎ〜Ｘｍａｘの範囲で、またＹ座標についてＹｍｉｎ〜Ｙｍａｘの範囲の矩形状の領域として生成される。そして、Ｉ／Ｏ領域は、矩形状のフレーム１１０の角部１３５を除いた縁部に確保される。
【００３１】
（Ｉ／Ｏマクロの配置）
次に、図４に示すように、Ｉ／Ｏマクロ１２０をフレーム１１０のＩ／Ｏ領域上に配置する（ステップＳ２０、図４）。Ｉ／Ｏマクロライブラリ３５に格納されたＩ／Ｏマクロ１２０には、回路構成や電源仕様等の情報が含まれ、Ｉ／Ｏマクロ１２０には、コア領域（後述）に形成される素子と同電圧で動作する素子が形成される領域であるＩ／Ｏ第１電源領域１２０ｂ（第１電源領域１２ｂに対応する）及び、コア領域に形成される素子と異なる電圧で動作する素子が形成される領域であるＩ／Ｏ第２電源領域１２０ａ（第２電源領域１２ａに対応する）の座標が含まれる。Ｉ／Ｏマクロ１２０をフレーム１１０上に配置することにより、図６に示すように、Ｉ／Ｏ第１電源領域１２０ｂ及びＩ／Ｏ第２電源領域１２０ａの座標がフレーム１１０上に変換される。
【００３２】
この処理は、制御部３２のＩ／Ｏマクロ配置部３２ｂがＩ／Ｏマクロライブラリ３５からＩ／Ｏマクロ１２０を読み込み、フレーム１１０のＩ／Ｏ領域上にＩ／Ｏマクロ１２０を配置することにより行われる。尚、フレーム１１０のＩ／Ｏマクロ１２０が貼り付けられていない領域であって、角部１３５以外の領域はコア領域１３０とされる。コア領域１３０はコア回路部１３に対応する。
【００３３】
（Ｉ／Ｏ電源領域座標ライブラリの作成）
次に、Ｉ／Ｏマクロ１２０毎にＩ／Ｏ第１電源領域１２０ｂ及びＩ／Ｏ第２電源領域１２０ａのフレーム１１０上の座標を抽出し、Ｉ／Ｏ電源領域座標ライブラリ３４を作成する（ステップＳ３０、図４）。これらの領域の座標の抽出は、矩形状のＩ／Ｏ電源領域の対角の２点の座標を検出することで行うことができる。例えば、図６のＩ／Ｏマクロ（Ａ）の場合には、Ｉ／Ｏ第２電源領域１２０ａの座標は、その左下及び右上の対角の２点の座標（X1,Y1）及び(X2,Y1)として抽出する。同様にして、全てのＩ／Ｏマクロ１２０のＩ／Ｏ第２電源領域１２０ａ及びＩ／Ｏ第１電源領域１２０ｂの座標を抽出する。抽出された座標は、例えば図７に示すデータ構造のＩ／Ｏ電源領域座標ライブラリ３４に順次格納する。Ｉ／Ｏ第１電源領域１２０ｂ及びＩ／Ｏ第２電源領域１２０ａの座標抽出及びＩ／Ｏ電源領域座標ライブラリ３４の作成は、制御部３２のＩ／Ｏ電源領域座標抽出部３２ｃによって行われる。
【００３４】
（電源配線経路探索）
次に、第１電源配線１７及び第２電源配線１４の配線経路を探索する（ステップＳ４０、図４）。以下、電源配線経路探索（ステップＳ４０）について図８〜図１５を参照しつつ更に詳しく説明する。
【００３５】
（１）横方向第２電源配線の探索
電源配線経路探索（ステップＳ４０）ではまず横方向第２電源配線１５０の探索を行う。ここに、図８は横方向第２電源配線の探索手順の具体例を示すフロー図であり、図９は、図８に示す手順で設定された横方向第２電源配線の一例を示す模式図である。尚、横方向第２電源配線１５０はフレーム１１０上での仮想的な配線であり、横方向電源配線１５に対応する。
【００３６】
横方向第２電源配線１５０の探索では、最初に横方向（Ｘ方向）に探索を行うべきＹ座標を設定する（ステップＳ４１１、図８）。例えば、Ｙ座標の最小値ＹｍｉｎにピッチＬ１を加えたＹ座標を設定する（図８）。次に、設定されたＹ座標上で、Ｘ座標（Ｘｍｉｎ〜Ｘｍａｘ）を探索する。この探索は図９では破線１５０ａ上を矢印ａ方向（Ｘ座標が増加する方向）に行う。そして、Ｉ／Ｏ第２電源領域１２０ａ上の部分（図９では斜線部以外の領域）に横方向第２電源配線１５０（破線１５０ａ）を配置する（ステップＳ４１２、図８）。
【００３７】
次に、ステップＳ４１１で設定されたＹ座標（Ｙｍｉｎ＋Ｌ１）をピッチＬ１増加させる（ステップＳ４１３）。これにより、図９では配線探索すべきＹ座標がＬ１だけ縦方向（Ｙ方向）に増加する。その後、ステップ４１２に戻り（ステップＳ４１４）、そのＹ座標（Ｙｍｉｎ＋２×Ｌ１）上でＸ座標（Ｘｍｉｎ〜Ｘｍａｘ）を探索する（ステップＳ４１３）。この探索は図９では破線１５０ｂ上を矢印ｂ方向（Ｘ座標が増加する方向）に探索が行われ、第２電源領域１２０ａ上に２番目の横方向第２電源配線１５０（破線１５０ｂ）が配置される（ステップＳ４１２）。
【００３８】
更に、Ｙ座標にピッチＬ１を加え（ステップＳ４１３）、Ｙ座標（Ｙｍｉｎ＋３×Ｌ１）上を矢印ｃ方向に探索を行う（ステップＳ４１２）。図９に示すように、Ｙ座標（Ｙｍｉｎ＋３×Ｌ１）では、点Ａ〜点Ｂまでの範囲のみがＩ／Ｏ第２電源領域１２０ａであるので、点Ａ〜点Ｂの部分に横方向第２電源配線１５０（破線１５０ｃ）が配置される（ステップＳ４１２）。
【００３９】
以後、同様に探索すべきＹ座標をピッチＬ１ずつ増加させながらＸ座標を増加させる方向に探索を行い、Ｉ／Ｏ第２電源領域１２０ａ上に横方向第２電源配線１５０を配置する処理を繰り返す（ステップＳ４１２〜４１４）。Ｙ座標がフレーム１１０のＹ座標の最大値Ｙｍａｘを超えたら探索を終了する（ステップＳ４１４）。ここで、ピッチＬ１は、横方向第２電源配線１５０のピッチであり、横方向第２電源配線１５の配線幅（例えば１０μｍ程度）と、その配線間隔（例えば１０μｍ程度）との和として定められる。
【００４０】
以上の処理により図９に示すように第２電源配線１５０（例えば破線１５０ａや１５０ｂ等）がフレーム１１０上に配置される。
【００４１】
（２）横方向第１電源配線の探索
次に、横方向第１電源配線１８０の探索を行う。ここに、図１０は、横方向第１電源配線の配線経路探索の具体的処理の一例を示すフロー図であり、図１１は、図１０の処理で設定された横方向第１電源配線の一例を示す模式図である。尚、横方向第１電源配線１８０はフレーム１１０上での仮想的な配線であり、横方向第１電源配線１８に対応する。
【００４２】
横方向第１電源配線１８０の探索は、探索方向および配線のピッチＬ１は上述の横方向第２電源配線１５０の探索と同様である。
【００４３】
まず、最初に探索を行うＹ座標としてＹｍｉｎ＋Ｌ１を設定する（ステップＳ４２１）。次に、Ｘ座標（Ｘｍｉｎ〜Ｘｍａｘ）を増加させる方向に探索して、Ｉ／Ｏ第１電源領域１２０ｂ又はフレーム１１０に何も配置されていない空白領域（コア領域１３０）の上に第１電源配線１８０を配置する（ステップＳ４２２）。図１１では、Ｙ座標（Ｙｍｉｎ＋Ｌ１）で、Ｉ／Ｏ第１電源領域１２０ｂ又はコア領域１３０が存在しないので横方向第１電源配線１８０は配置されない。尚、フレーム１１０の角部１３５には第１電源配線１８０を配置しないため、角部１３５は探索するＸ座標から除かれる。
【００４４】
次に、Ｙ座標にピッチＬ１を加える（ステップＳ４２３）。これにより、図１１では、探索すべきＹ座標が（Ｙｍｉｎ＋２×Ｌ１）に移る。そして、ステップ４２２に戻り（ステップＳ４２４）そのＹ座標（Ｙｍｉｎ＋２×Ｌ１）で、Ｘ座標（Ｘｍｉｎ〜Ｘｍａｘ）を増加させる方向に探索して、Ｉ／Ｏ第１電源領域１２０ｂ又はコア領域１３０の上に横方向第１電源配線１８０を配置する（ステップＳ４２２）。図１１では、Ｙ座標（Ｙｍｉｎ＋２×Ｌ１）でＩ／Ｏ第１電源領域１２０ａ又はコア領域１３０（図１１では斜線部以外の部分）が存在しないので横方向第１電源配線１８０は配置されない。
【００４５】
以上のようにＹ座標をＬ１ずつ増加させながらＸ座標を探索して横方向第１電源配線１８０を配置していく。例えば図１１のＹ座標（Ｙｍｉｎ＋３×Ｌ１）では矢印ａ方向に探索が行われ、左端から点Ｂ１の範囲及び点Ｂ２から右端までの範囲がＩ／Ｏ第１電源領域１２０ｂの上であるため、この部分には横方向第１配線１８０（実線１８０ａ及び実線１８０ｂ）が配置される。
【００４６】
また、Ｙ座標（Ｙｍｉｎ＋４×Ｌ１）で矢印ｂ方向に探索が行われ、左端から点Ｂ３の範囲及び点Ｂ４から右端までの範囲がコア領域１３０又はＩ／Ｏ第１電源領域１２０ｂであるため、これらの部分に横方向第１電源配線１８０（実線１８０ｃ及び実線１８０ｄ）が配置される。以後同様な手順でＸ座標上の探索をＹ方向にピッチＬ１を加えながら繰り返す。探索する領域がフレーム１１０を超えた場合（Ｙ座標がＹｍａｘを超えた場合）には探索を終了する（ステップＳ４２４）。
【００４７】
以上の処理により、Ｉ／Ｏ第１電源領域１２０ｂ及びコア領域１３０に連続するように直線状の横方向第１電源配線領域１８０（例えば実線１８０ａ、１８０ｂ等）が配置される。
【００４８】
（３）縦方向第２電源配線の探索
次に、縦方向第２電源配線１６０の探索を行う。ここに、図１２は縦方向第２電源配線の配線経路探索処理の一例を示すフロー図であり、図１３は、図１２の処理で設定された縦方向第２電源配線の一例を示す模式図である。尚、縦方向第２電源配線１６０はフレーム１１０上での仮想的な配線であり、縦方向第２電源配線１６に対応する。
【００４９】
縦方向第２電源配線１６０の探索は、探索方向が異なる以外は横方向第２電源配線１５０の探索（ステップＳ４１１〜Ｓ４１４）と同様である。まず、フレーム１１０上で最初に探索するＸ座標（Ｘ＋Ｌ２）を設定し（ステップＳ４３１、図１２）、Ｙ座標（Ｙｍｉｎ〜Ｙｍａｘ）を増加させる方向に探索を行う。
【００５０】
そして、Ｉ／Ｏ第２電源領域１２０ａ上（図１３では斜線部以外の部分）に縦方向第２電源配線１６０を配置する（ステップＳ４３２、図１２）。以後、同様に、Ｘ座標をピッチＬ２ずつ増加させながらＹ座標（Ｙｍｉｎ〜Ｙｍａｘ）の探索を行い、Ｉ／Ｏ第２電源領域１２０ａ上（図１３では斜線部以外の部分）に縦方向第２電源配線１６０を配置する処理を繰り返す（ステップＳ４３２〜４３４）。Ｘ座標がフレーム１１０の範囲を超えた場合（Ｘ座標がＸｍａｘを超えた場合）には縦方向第２電源配線１６０の探索を終了する（ステップＳ４３４）。尚、ピッチＬ２は、縦方向第２電源配線１６の配線幅とその配線間隔との和として定められる。
【００５１】
以上の処理（ステップＳ４３１〜Ｓ４３４）で図１３に示すように、Ｉ／Ｏ第２電源領域１２０ａにピッチＬ２で縦方向第２電源配線１６０が配置される。
【００５２】
（４）縦方向第１電源配線の探索
最後に、縦方向第１電源配線１９０の探索を行う。ここに、図１４は、縦方向第１電源配線の配線経路探索処理の一例を示すフロー図であり、図１５は、図１４の処理で設定された縦方向第１電源配線の一例を示す模式図である。尚、縦方向第１電源配線１９０はフレーム１１０上の仮想的な配線であり縦方向第１電源配線１９に対応する。
【００５３】
縦方向第２電源配線１９０の探索は、探索方向及びピッチは縦方向第１電源配線１６０の探索（ステップＳ４２１〜Ｓ４２４）のときと同様である。まず、フレーム１１０上で最初に探索するＸ座標（Ｘｍｉｎ＋Ｌ２）を設定し（ステップＳ４４１、図１４）、Ｙ座標（Ｙｍｉｎ〜Ｙｍａｘ）を増加させる方向に探索を行う。そして、Ｉ／Ｏ第１電源領域１２０ｂ又はコア領域１３０上（図１５では斜線部以外の部分）に縦方向第１電源配線１９０を配置する（ステップＳ４４２、図１４）。
【００５４】
以後、Ｘ座標をピッチＬ２増加させ、Ｙ座標（Ｙｍｉｎ〜Ｙｍａｘ）を増加させる方向に探索を行い、Ｉ／Ｏ第１電源領域１２０ｂ又はコア領域１３０上（図１５では斜線部以外の部分）に縦方向第１電源配線１９０を配置する処理を繰り返す（ステップＳ４４２〜Ｓ４４４、図１４）。Ｘ座標がフレーム１１０の範囲を超えた場合（Ｘ座標がＸｍａｘを超えた場合）には縦方向第１電源配線１９０の探索を終了する（ステップＳ４４４）。
【００５５】
以上の処理（ステップＳ４４１〜Ｓ４４４）で図１５に示すように、Ｉ／Ｏ第１電源領域１２０ｂにピッチＬ２で縦方向第１電源配線１９０が配置される。
【００５６】
上述の例に示すような手順により第１電源配線１７（横方向第１電源配線１８０及び縦方向第１電源配線１９０）及び第２電源配線１４（横方向第２電源配線１５０及び縦方向第２電源配線１６０）の配置が完了する。尚、本実施形態の電源配線経路探索の順序は上述の例に限られず、任意の順番で行うことができる。
【００５７】
電源配線経路探索は、制御部３２の電源配線探索部３２ｄが、フレーム１１０データ及びＩ／Ｏ電源領域座標ライブラリ３４を参照しつつ上述の手順で行うことができる。配置された仮想的な配線は、例えば、第２電源配線である旨の属性情報及び始点／終点座標としてフレーム１１０に追加される。
【００５８】
尚、半導体装置１０は、フレーム１１０に基づいてマスク用パターンを作成する処理（図示せず）の際に、内部及びＩ／Ｏ第２電源領域１２０ａ及び１２０ｂ間に設計規則で定められたギャップが自動的に形成される。このため、本構成例で設計された半導体装置１０では、第１電源配線１４と第２電源配線１７との絶縁が確保される。
【００５９】
（回路セルの配置）
図４に戻って以後の処理について説明する。電源配線経路探索処理（ステップＳ４０）の完了後、セル配置処理（ステップＳ５０）を行う。セル配置処理（ステップＳ５０）では、フレーム１１０のコア領域１３０上であって、格子状の第１電源配線領域１７０が設定された部分に、各種機能を有するコア回路（図示せず）を配置していく。
【００６０】
上述のように、本実施形態では、Ｉ／Ｏ第１電源領域１２０ｂ及びコア領域１３０を同一の電源領域として、連続的に格子状の第１電源配線領域１７０が設定されているため、コア領域１３０とＩ／Ｏマクロ１２０との境界部分に途切れることなく格子状の第１電源配線１７０が配置される。このため、Ｉ／Ｏマクロ１２０の高さが異なっていてもコア回路をコア領域１３０の境界部付近まで隙間無く配置を行うことができる。
【００６１】
（回路配線探索及びタイミング調整）
その後、回路の配線探索処理（ステップＳ６０）及びタイミング調整処理（ステップＳ７０）を行って、半導体装置１０の設計が完了する。
【００６２】
以上のように、本実施形態の半導体装置の設計方法によれば、Ｉ／Ｏマクロ１２０のＩ／Ｏ第１電源領域１２０ｂとコア領域１３０とを同一の領域として第１電源配線１７を配置する。このため、Ｉ／Ｏマクロ１２０とコア領域１３０との境界に隙間無く電源配線を配置するこができる。また、Ｉ／Ｏマクロ１２０の高さが異なる場合であっても、コア領域１３０側の第１電源配線をＩ／Ｏマクロ１２０を回避するように配置する必要がないため、Ｉ／Ｏマクロ１２０との境界部分に隙間無く電源配線を配置できる。このため、コア領域１３０のＩ／Ｏマクロ１２０との境界近傍にもコア回路セルを配置することができ、半導体チップにコア回路を配置可能な面積が増大する。また、第１電源配線１７及び第２電源配線１８は、直線状の配線のみで構成されるため容易に配線経路を作成することができる。
【００６３】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００６４】
（付記１）半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続的に形成された第１電源配線と、前記Ｉ／Ｏ第２電源領域に形成された第２電源配線と、を具備すること特徴とする半導体装置。
【００６５】
（付記２）前記第１電源配線は、格子構造の配線からなることを特徴とする付記１に記載の半導体装置。
【００６６】
（付記３）前記Ｉ／Ｏセルが複数隣接して配置された部分と前記コア回路部との境界が屈曲していることを特徴とする付記１又は２に記載の半導体装置。
【００６７】
（付記４）前記Ｉ／Ｏ第１電源領域は前記Ｉ／Ｏセルの前記コア回路部側に配置され、前記Ｉ／Ｏ第２電源領域は前記半導体チップの辺側に配置されていることを特徴とする付記１に記載の半導体装置。
【００６８】
（付記５）前記第２電源配線は、前記Ｉ／Ｏ第２電源領域が複数隣接した部分に配置され、格子状に連続的に形成されていることを特徴とする付記１に記載の半導体装置。
【００６９】
（付記６）半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、を具備する半導体装置の設計方法であって、前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続した第１電源配線を配置するステップと、前記Ｉ／Ｏ第２電源領域に第２電源配線を配置するステップと、を有すること特徴とする半導体装置の設計方法。
【００７０】
（付記７）前記第１電源配線を連続的に配置するステップは、前記Ｉ／Ｏ第１電源領域と前記コア領域とを同一の領域として電源配線の探索を行うことを特徴とする付記６に記載の半導体装置の設計方法。
【００７１】
（付記８）前記Ｉ／Ｏ第１電源領域は矩形状であって、前記Ｉ／Ｏ第１電源領域を矩形状の対角二点の座標を用いて検出することで、前記第１電源配線を配置する部分を決定することを特徴とする付記６に記載の半導体装置の設計方法。
【００７２】
（付記９）前記第１電源配線を配置する部分の決定に先立って、複数の前記Ｉ／Ｏセルの前記Ｉ／Ｏ第１電源領域の座標を抽出したＩ／Ｏ電源領域座標ライブラリを作成することを特徴とする付記８に記載の半導体装置の設計方法。
【００７３】
（付記１０）前記第１電源配線は格子状であって、前記第１電源配線を配置するステップは、直線状に伸びる複数の横方向第１電源配線を前記第１電源領域及び前記コア領域上に一定間隔で平行に配置するステップと、前記横方向第１電源配線と直交する方向に直線状に伸びる複数の縦方向第１電源配線を前記第１電源領域及び前記コア領域上に一定間隔で平行に配置するステップとを有することを特徴とする付記６に記載の半導体装置の設計方法。
【００７４】
（付記１１）前記第２電源配線は格子状であって、前記第２電源配線を配置するステップは、直線状に伸びる横方向第２電源配線を前記第２電源領域上に一定間隔で平行に配置するステップと、前記横方向第２電源配線と直交する方向に直線状に伸びる複数の縦方向第２電源配線を前記第２電源領域上に一定間隔で平行に配置するステップとを有することを特徴とする付記６に記載の半導体装置の設計方法。
【００７５】
（付記１２）半導体チップの中央部に配置された回路セルにより構成されるコア回路部と、前記半導体チップの周辺側に配置され、前記回路セルと同電圧で動作する素子が設けられたＩ／Ｏ第１電源領域と、前記回路セルと異なる電圧で動作する素子が設けられたＩ／Ｏ第２電源領域とを有するＩ／Ｏセルと、を具備する半導体装置の設計装置であって、前記コア回路部及び前記Ｉ／Ｏ第１電源領域に連続した第１電源配線を配置する処理と、前記Ｉ／Ｏ第２電源領域に、第２電源配線を配置する処理と、を行うことを特徴とする半導体装置の設計装置。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の実施形態に係る半導体装置の電源配線の様子を示す断面図である。
【図２】図２は、本発明の実施形態に係る半導体装置に用いられるＩ／Ｏセルの一例を示すブロック図である。
【図３】図３は、本発明の実施形態に係る半導体装置の設計装置を示すブロック図である。
【図４】図４は、本発明の実施形態に係る半導体装置の設計方法の概要を示すフロー図である。
【図５】図５は、本発明の実施形態に係る半導体装置の設計方法を説明する図であり、配置領域上にＩ／Ｏマクロした直後の様子を説明する模式図である。
【図６】図６は、本発明の実施形態に係る半導体装置の設計方法において、Ｉ／Ｏ電源領域座標の抽出方法の一例を示す模式図である。
【図７】図７は、Ｉ／Ｏ電源領域座標ライブラリの一例を説明する模式図である。
【図８】図８は、横方向第２電源配線の配線経路探索処理の一例を示すフロー図である。
【図９】図９は、図８の処理で設定された横方向第２電源配線の一例を示す模式図である。
【図１０】図１０は、横方向第１電源配線の配線経路探索処理の一例を示すフロー図である。
【図１１】図１１は、図１０の処理で設定された横方向第１電源配線の一例を示す模式図である。
【図１２】図１２は、縦方向第２電源配線の配線経路探索処理の一例を示すフロー図である。
【図１３】図１３は、図１２の処理で設定された縦方向第２電源配線の一例を示す模式図である。
【図１４】図１４は、縦方向第１電源配線の配線経路探索処理の一例を示すフロー図である。
【図１５】図１５は、図１４の処理で設定された縦方向第１電源配線の一例を示す模式図である。
【図１６】図１６は、従来の半導体装置の配線層を示す模式図である。
【図１７】図１７は、Ｉ／Ｏセルとコア回路部との間に隙間が発生した半導体装置の例を示す模式図である。
【符号の説明】
【００７７】
１０…半導体装置、１１…半導体チップ、１２…Ｉ／Ｏセル、１２ａ…Ｉ／Ｏ第２電源領域、１２ｂ…Ｉ／Ｏ第２電源領域、１３…コア回路部、１４…第２電源配線、１５…横方向第２電源配線、１６…縦方向第２電源配線、１７…第１電源配線、１８…横方向第１電源配線、１９…縦方向第１電源配線、２０…コア回路、２１…レベルコンバータ、２２…出力回路、２４…出力端子、３０…半導体装置の設計装置、３１…入出力装置、３２…制御部、３２ａ…フレーム生成部、３２ｂ…Ｉ／Ｏマクロ配置部、３２ｃ…Ｉ／Ｏ電源領域座標抽出部、３２ｄ…電源配線経路探索部、３３…フレームライブラリ、３４…Ｉ／Ｏマクロライブラリ、３５…Ｉ／Ｏ電源領域座標ライブラリ、１１０…フレーム、１２０…Ｉ／Ｏマクロ、１２０ａ…Ｉ／Ｏ第２電源領域、１２０ｂ…Ｉ／Ｏ第１電源領域、１３０…コア領域、１３５…角部、６０ａ、６０ｂ…半導体装置、６１…半導体チップ、６２…Ｉ／Ｏセル、６３…コア回路部、６４…外部電源配線、６５…電源リング。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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