(57)【要約】【課題】動作速度が向上し、信頼性の高い半導体記憶装置を提供する。【解決手段】基板１上に所定間隔を空けて形成された複数のワードラインＷＬと、前記複数のワードラインの両端に１つずつ配置された選択トランジスタＳＴと、前記ワードライン側面、前記選択トランジスタ側面、及び前記ワードライン間の前記基板表面を覆うように形成された絶縁膜１１と、前記絶縁膜１１上に形成された高誘電率膜１２と、前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜２０と、前記ワードライン間に位置し、前記高誘電率膜及び前記層間絶縁膜に囲まれた第１の空洞部１９と、選択トランジスタＳＴに隣接するワードラインＷＬ１の選択トランジスタＳＴに対向する側壁部に絶縁膜１１及び高誘電率膜１２を介して形成され、上部が層間絶縁膜２０に覆われた第２の空洞部１９と、を備える。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、
前記複数のワードラインの両端にそれぞれ１つずつ配置された選択トランジスタと、
前記ワードラインの側面、前記選択トランジスタの側面、及び前記ワードライン間の前記半導体基板表面を覆うように形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成され、金属酸化物を含み、前記第３の絶縁膜より高い誘電率を持つ高誘電率膜と、
前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、
前記ワードライン間に位置し、前記高誘電率膜及び前記層間絶縁膜に囲まれた第１の空洞部と、
前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に前記第３の絶縁膜及び前記高誘電率膜を介して形成され、上部が前記層間絶縁膜に覆われた第２の空洞部と、
を備える半導体記憶装置。
【請求項２】
前記選択トランジスタの側壁部に前記第３の絶縁膜及び前記高誘電率膜を介して形成され、上部が前記層間絶縁膜に覆われた第３の空洞部をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の絶縁膜の膜厚をｄＳ、比誘電率をεＳ、前記高誘電率膜の膜厚をｄＨ、比誘電率をεＨ、前記第１の空洞部の幅をｄＡ、比誘電率をεＡとした場合、ｄＡ／εＡ＋２×ｄＨ／εＨ＋２×ｄＳ／εＳ＞（ｄＡ＋２×ｄＨ＋２×ｄＳ）／εＳとなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置された選択トランジスタとをそれぞれ有する複数のメモリ領域を隣接して形成する工程と、
前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第１の酸化膜を形成する工程と、
前記第１の酸化膜上に、金属酸化物を含み、前記第１の酸化膜より高い誘電率を持つ高誘電率膜を形成する工程と、
前記ワードライン間を埋め込むように前記高誘電率膜上に第２の酸化膜を形成する工程と、
互いに隣接する前記選択トランジスタの間の前記半導体基板表面と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間の前記半導体基板表面が露出するように前記第２の酸化膜、前記高誘電率膜、及び前記第１の酸化膜を除去して、前記選択トランジスタの側壁部、及び前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に、前記第１の酸化膜、前記高誘電率膜及び前記第２の酸化膜からなる側壁膜を形成する工程と、
前記側壁膜及び前記半導体基板を覆うように窒化膜を形成する工程と、
前記選択トランジスタ間と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間とを埋め込むように第３の酸化膜を形成する工程と、
前記制御ゲート電極上面及び前記第２の酸化膜上面が露出するように前記第３の酸化膜及び前記窒化膜を除去する工程と、
前記第２の酸化膜を除去する工程と、
前記第２の酸化膜が除去された領域の上部を覆うように第４の酸化膜を形成する工程と、
を備える半導体記憶装置の製造方法。
【請求項５】
前記第１の酸化膜及び前記第３の酸化膜は前記第２の酸化膜より膜密度が高いことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置では、トンネル酸化膜、浮遊ゲート電極、インターポリ絶縁膜、及び制御ゲート電極の積層構造を有するワードラインのワードライン間は酸化膜又は窒化膜により埋め込まれていた。しかし、素子の微細化に伴いワードライン間隔が短くなり、隣接するワードラインの浮遊ゲート電極間に発生する寄生容量による浮遊ゲート電極の閾値電圧のばらつき増大、浮遊ゲート−拡散層間に発生する寄生容量による書き込み速度の低下が問題になっている。また、電極間に印加される高電界により、電極間埋め込み材が破壊されるという問題があった。
【０００３】
このような問題を解決するため、ワードライン間にエアギャップ（空洞）を設けて寄生容量を低減し、浮遊ゲート電極の閾値電圧のばらつきや書き込み速度の低下を抑制することが提案されている。
【０００４】
例えば、犠牲膜として有機系材料を用い、犠牲膜を灰化により除去することでエアギャップを形成する方法が知られている（例えば特許文献１参照）。しかし、このような方法をワードライン間におけるエアギャップ形成に適用した場合、有機系材料に含まれる炭素などがトンネル酸化膜を劣化させるという問題がある。
【０００５】
また、ワードラインを覆うシリコン窒化膜からなるスペーサを形成し、ワードライン間に所定の高さまでシリコン酸化膜からなる犠牲膜を形成し、この犠牲膜上にシリコン窒化膜からなるミニスペーサを形成し、犠牲膜をシリコン窒化膜との選択比を確保しながら除去することでエアギャップを形成する方法が知られている（例えば非特許文献１参照）。
【０００６】
しかし、スペーサにシリコン窒化膜を用いるとホットキャリアが発生するという問題がある。また、加熱工程時にシリコン窒化膜に含まれる水素がトンネル酸化膜を劣化させるという問題がある。
【０００７】
このように従来のエアギャップの形成方法ではトンネル酸化膜を劣化させ半導体記憶装置の信頼性を低下させるという問題を有していた。
【特許文献１】特開平１−１３７６５１号公報
【非特許文献１】Daewoong Kang et al, The Air Spacer Technology for Improving the Cell Ditribution in 1 Giga Bit NAND Flash Memory, IEEE NVSMW2006, p36-p37
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は動作速度が向上し、信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置された選択トランジスタと、前記ワードラインの側面、前記選択トランジスタの側面、及び前記ワードライン間の前記半導体基板表面を覆うように形成された第３の絶縁膜と、前記第３の絶縁膜上に形成され、金属酸化物を含み、前記第３の絶縁膜より高い誘電率を持つ高誘電率膜と、前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、前記ワードライン間に位置し、前記高誘電率膜及び前記層間絶縁膜に囲まれた第１の空洞部と、前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に前記第３の絶縁膜及び前記高誘電率膜を介して形成され、上部が前記層間絶縁膜に覆われた第２の空洞部と、を備えるものである。
【００１０】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置された選択トランジスタとをそれぞれ有する複数のメモリ領域を隣接して形成する工程と、前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第１の酸化膜を形成する工程と、前記第１の酸化膜上に、金属酸化物を含み、前記第１の酸化膜より高い誘電率を持つ高誘電率膜を形成する工程と、前記ワードライン間を埋め込むように前記高誘電率膜上に第２の酸化膜を形成する工程と、互いに隣接する前記選択トランジスタの間の前記半導体基板表面と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間の前記半導体基板表面が露出するように前記第２の酸化膜、前記高誘電率膜、及び前記第１の酸化膜を除去して、前記選択トランジスタの側壁部、及び前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に、前記第１の酸化膜、前記高誘電率膜及び前記第２の酸化膜からなる側壁膜を形成する工程と、前記側壁膜及び前記半導体基板を覆うように窒化膜を形成する工程と、前記選択トランジスタ間と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間とを埋め込むように第３の酸化膜を形成する工程と、前記制御ゲート電極上面及び前記第２の酸化膜上面が露出するように前記第３の酸化膜及び前記窒化膜を除去する工程と、前記第２の酸化膜を除去する工程と、前記第２の酸化膜が除去された領域の上部を覆うように第４の酸化膜を形成する工程と、を備えるものである。
【発明の効果】
【００１１】
本発明によれば、動作速度を向上させ、信頼性を高くすることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
図１乃至図８に本発明の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面を示す。
【００１４】
図１に示すように、半導体基板１上にシリコン酸化膜からなるトンネル酸化膜２、ポリシリコン膜からなる浮遊ゲート電極３を形成する。
【００１５】
そして、第１の方向（ビット線方向）に沿って所定間隔を空けて浮遊ゲート電極３、トンネル酸化膜２、及び半導体基板１を除去して溝を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。
【００１６】
そして、浮遊ゲート電極３及び素子分離領域を覆うようにインターポリ絶縁膜４を形成し、インターポリ絶縁膜４上に第１のポリシリコン膜を形成する。選択トランジスタＳＴ及び周辺トランジスタ（図示せず）が形成される領域の第１のポリシリコン膜及びインターポリ絶縁膜４の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。
【００１７】
メモリセルアレイ部では制御ゲート電極５は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタＳＴ及び周辺トランジスタではインターポリ絶縁膜４の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。
【００１８】
そして、制御ゲート電極５上にシリコン窒化膜６を形成する。続いて、第１の方向に直交する第２の方向（ワードライン方向）に沿って所定間隔を空けてシリコン窒化膜６、制御ゲート電極５、インターポリ絶縁膜４、浮遊ゲート電極３、及びトンネル酸化膜２を除去することでワードラインＷＬ及び選択トランジスタＳＴを加工する。選択トランジスタＳＴは複数のワードラインＷＬの両端にそれぞれ１つずつ配置される。
【００１９】
図２に示すように、ワードラインＷＬ、選択トランジスタＳＴ、及び半導体基板１を覆うようにシリコン酸化膜１１をＣＶＤ（Chemical Vapor Deposition）法により形成する。シリコン酸化膜１１は高温（例えば７５０℃以上）で成膜され、成膜後に高温で所定時間熱処理（デンシファイ処理）される。これによりシリコン酸化膜１１は高密度な膜となる。デンシファイ処理は通常の炉を用いて行っても良いし、ＲＴＡ（Rapid Thermal Annealing）によって行ってもよい。
【００２０】
そして、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間の半導体基板１表面部に例えばヒ素を注入して拡散層（図示せず）を形成する。
【００２１】
そして、シリコン酸化膜１１上にシリコン酸化膜より誘電率の高い高誘電率膜１２をＡＬＤ（Atomic Layer Deposition）法で形成する。高誘電率膜１２の材料としては、例えばＺｒＯ２やＰｂＺｒＯ２、ＢａＺｒＯ３などのＺｒ系酸化物、ＨｆＯ２やＨｆＯＮ、ＨｆＡｌＯなどのＨｆ系酸化物、ＬａＯ３などのＬａ系酸化物、Ａｌ２Ｏ３やＡｌＺｒＯ５などのＡｌ系酸化物、Ｔａ２Ｏ５などのＴａ系酸化物、ＴｉＯ２などのＴｉ系酸化物、Ｙ２Ｏ３などのＹ系酸化物などの金属酸化物を用いることができる。
【００２２】
続いて、高誘電率膜１２上にワードラインＷＬ間を埋め込むようにシリコン酸化膜からなる犠牲膜１３をＣＶＤ法により形成する。犠牲膜１３はシリコン酸化膜１１より低い温度（例えば６５０℃以下）で成膜される。そのため、犠牲膜１３はシリコン酸化膜１１より密度が低い膜となる。
【００２３】
図３に示すように、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間の半導体基板１表面が露出するようにＲＩＥ（反応性イオンエッチング）によるエッチバックを行い、犠牲膜１３、高誘電率膜１２及びシリコン酸化膜１１を除去する。
【００２４】
これにより、選択トランジスタＳＴの側壁部、及びワードラインＷＬ１の選択トランジスタＳＴ側の側壁部に、犠牲膜１３、高誘電率膜１２及びシリコン酸化膜１１からなるサイドウォール（側壁膜）ＳＷが形成される。このサイドウォールＳＷをマスクにして例えばヒ素の注入を行い、選択トランジスタＳＴ間の半導体基板１表面部に高濃度拡散層（図示せず）を形成し、ＬＤＤ（Lightly Doped Drain）構造にする。
【００２５】
図４に示すように、ワードラインＷＬ、選択トランジスタＳＴ、サイドウォールＳＷ、及び半導体基板１を覆うようにシリコン窒化膜１５をＡＬＤ法により形成する。
【００２６】
そして、選択トランジスタＳＴ間、及び選択トランジスタとワードラインＷＬ１との間を埋め込むようにシリコン酸化膜１６を前記犠牲膜１３に対して２倍くらいの選択比がとれる高密度プラズマＣＶＤ技術により形成する。高密度プラズマＣＶＤ技術を用いるため、シリコン酸化膜１６は犠牲膜１３よりも高密度な膜となる。
【００２７】
続いて、シリコン窒化膜６をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化処理を行う。
【００２８】
図５に示すように、制御ゲート電極５の上面が露出するようにシリコン窒化膜６をＣＤＥ（Chemical Dry Etching）により除去する。シリコン窒化膜６の除去の際、シリコン酸化膜１６、シリコン窒化膜１５等も多少除去される。また、このとき犠牲膜１３の上面が露出される。
【００２９】
図６に示すように、制御ゲート電極５の一部又はすべてをシリサイド１７にする。シリサイド金属材料にはＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。
【００３０】
そしてレジスト膜１８を形成し、選択トランジスタＳＴを覆い、メモリセルアレイ部を開口するようにリソグラフィ処理を行い、パターン加工する。
【００３１】
図７に示すようにワードラインＷＬ間の犠牲膜１３及びワードラインＷＬ１の選択トランジスタＳＴ側の側壁部の犠牲膜１３を高誘電率膜１２と選択比のとれるエッチングにより除去する。例えばＢＨＦ（フッ化アンモニウム：ＮＨ４Ｆ／ＨＦ）やＤＨＦ（希フッ酸）等のフッ酸系の薬液を用いたウェットエッチングにより犠牲膜１３と高誘電率膜１２の選択比をとることができる。
【００３２】
また、シリコン酸化膜１１及び１６は犠牲膜１３よりも高密度な酸化膜であるため、エッチングレートが低い。従って、シリコン酸化膜１１及び１６と犠牲膜１３とで選択比をとることができる。
【００３３】
続いてレジスト膜１８をＡｓｈｉｎｇ（灰化）及びウェットエッチングにより除去する。
【００３４】
図８に示すように、プラズマＣＶＤ法によりシリコン酸化膜２０を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、犠牲膜１３の除去された領域が埋め込まれず、その部分を空洞（エアギャップ）１９にすることができる。
【００３５】
このようにして形成された半導体記憶装置は、ワードラインＷＬ間、選択ゲートトランジスタＳＴに隣接するワードラインＷＬ１の選択ゲートトランジスタＳＴ側の側壁部に空洞１９を有するものとなる。
【００３６】
これにより、ワードライン間に発生する寄生容量を低減することができ、動作速度を向上させることができる。また、スペーサや空洞を形成するための犠牲膜に窒化膜でなくシリコン酸化膜を用いているため、ホットキャリアの発生やトンネル酸化膜の劣化を抑制することができ、信頼性の高い半導体記憶装置となる。
【００３７】
ここで、ワードラインＷＬ間の距離、シリコン酸化膜１１の膜厚、高誘電率膜１２の膜厚が以下の関係を満たすようにすることに留意すべきである。
【数１】
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【００３８】
空洞が形成されたワードライン間は図９に示すような平行平板に近似することができる。シリコン酸化膜１１及び高誘電率膜１２を、この数式１を満たすような膜厚にすることで、ワードラインＷＬ間をシリコン酸化膜で埋め込む場合よりもワードラインＷＬ間に発生する寄生容量を低減することができる。
【００３９】
上記実施形態では図６、図７に示すように、メモリセルアレイ部を開口させたレジスト膜１８を形成し、ワードラインＷＬ間及びワードラインＷＬ１の選択トランジスタＳＴ側の側壁部の犠牲膜１３を除去して、この部分を空洞にしていたが、レジスト膜１８を形成せず、図１０に示すように、選択トランジスタＳＴ側壁部の側壁に存在する犠牲膜１３も除去するようにしてもよい。
【００４０】
その後、図１１に示すようにプラズマＣＶＤ法によりシリコン酸化膜２２を形成することで、選択トランジスタＳＴ側壁部にも空洞２１を形成することができる。上記実施形態と比較してリソグラフィ処理工程（図６）を省略できる分、製造コストを低減することができる。
【００４１】
上記実施形態による半導体記憶装置は制御ゲート電極／インターポリ絶縁膜／浮遊ゲート電極／トンネル酸化膜のスタック・ゲート型メモリセル構造であったが、ＭＯＮＯＳ構造にも適用することができる。
【００４２】
上記実施形態によるエアギャップ（空洞）の形成方法をＭＯＮＯＳ構造に適用した場合、図１２及び図１３に示すような半導体記憶装置が得られる。図１２に示す半導体記憶装置はワードラインＷＬ間及び端部ワードラインＷＬ１の選択トランジスタ側の側壁部に空洞１１０を有するものであり、図１３に示す半導体記憶装置は選択トランジスタＳＴの側壁部にも空洞１１０を有するものである。空洞１１０は上部がシリコン酸化膜１０６で塞がれている。
【００４３】
ここでワードラインＷＬは順に積層されたトンネル酸化膜１０１、トラップ窒化膜１０２、インターポリ絶縁膜（高誘電体膜）１０３、及び制御ゲート電極１０４を有する。制御ゲート電極１０４は部分シリサイドでもフルシリサイドでも良い。
【００４４】
選択トランジスタＳＴのゲート電極１０５は制御ゲート電極１０４と同じ工程で形成される。ゲート電極１０５は上部がシリサイド（部分シリサイド）になっている。
【００４５】
このようなＭＯＮＯＳ構造の半導体記憶装置でも上記実施形態と同様に動作速度が向上し、信頼性の高いものとなる。
【００４６】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図２】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図３】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図４】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図５】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図６】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図７】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図８】同実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図９】ワードライン間を平行平板に近似した図である。
【図１０】変形例による半導体記憶装置の製造方法を説明する工程断面図である。
【図１１】変形例による半導体記憶装置の製造方法を説明する工程断面図である。
【図１２】変形例による半導体記憶装置の概略構成図である。
【図１３】変形例による半導体記憶装置の概略構成図である。
【符号の説明】
【００４８】
１  半導体基板
２  トンネル酸化膜
３  浮遊ゲート電極
４  インターポリ絶縁膜
５  制御ゲート電極
６、１５  シリコン窒化膜
１１、１６、２０、２２  シリコン酸化膜
１２  高誘電率膜
１３  犠牲膜
１７  シリサイド
１８  レジスト膜
１９、２１  空洞
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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