(57)【要約】【課題】本発明は薄膜トランジスタとその製造方法と、それを用いた電子機器に関するもので、薄膜トランジスタの生産性を向上することを目的とするものである。【解決手段】そしてこの目的を達成するために本発明は、基板１と、この基板１上に所定間隔を置いて配置した複数のソース／ドレイン電極２と、これら複数のソース／ドレイン電極２を覆うごとく前記基板１上に設けた半導体層３と、この半導体層３を覆った絶縁層４と、この絶縁層４上で、前記半導体層３のチャネル領域対応部分に設けたゲート電極６とを備え、前記ソース／ドレイン電極２上面と、前記半導体層３のチャネル領域５両側のソース／ドレイン領域８との間には、結晶化誘導金属のシリサイド層９を介在させたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、この基板上に所定間隔を置いて配置した複数のソース／ドレイン電極（一方がソース電極なら、他方はドレイン電極であり、本書において以降も同じ意味を示す）と、これら複数のソース／ドレイン電極を覆うごとく前記基板上に設けた半導体層と、この半導体層を覆った絶縁層と、この絶縁層上で、前記半導体層のチャネル領域対応部分に設けたゲート電極とを備え、前記ソース／ドレイン電極上面と、前記半導体層のチャネル領域両側のソース／ドレイン領域（一方がソース領域なら、他方はドレイン領域であり、本書において以降も同じ意味を示す）との間には、結晶化誘導金属のシリサイド層を介在させた薄膜トランジスタ。
【請求項２】
半導体層はシリコンを主体として構成され、シリサイド層は、シリコンと、結晶化誘導金属（Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つ）との合金により構成された請求項１に記載の薄膜トランジスタ。
【請求項３】
半導体層のチャネル領域上面は、基板側に窪んだ形状とした請求項１、または２に記載の薄膜トランジスタ。
【請求項４】
絶縁層の半導体層のチャネル領域対応部分上面は、基板側に窪んだ形状とした請求項３に記載の薄膜トランジスタ。
【請求項５】
ゲート電極の半導体層のチャネル領域対応部分上面は、基板側に窪んだ形状とした請求項４に記載の薄膜トランジスタ。
【請求項６】
シリサイド層の上面に対応する半導体層のソース／ドレイン領域に、ｎ型、またはｐ型アモルファスシリコンの結晶層を設けた請求項１〜５のいずれか一つに記載の薄膜トランジスタ。
【請求項７】
上面に、結晶化誘導金属層を有する複数のソース／ドレイン電極を、基板上に所定間隔で配置し、次にこれら複数のソース／ドレイン電極を覆うごとく前記基板上に半導体層を設け、その後この半導体層を覆った絶縁層を設け、次に加熱することにより前記ソース／ドレイン電極上に結晶化誘導金属のシリサイド層を形成し、その後前記絶縁層上で、前記半導体層のチャネル領域対応部分にゲート電極を設ける薄膜トランジスタの製造方法。
【請求項８】
上面に、結晶化誘導金属層を有する複数のソース／ドレイン電極を、基板上に所定間隔で配置し、次にこれら複数のソース／ドレイン電極を覆うごとく前記基板上に半導体層を設け、その後加熱することにより前記ソース／ドレイン電極上に結晶化誘導金属のシリサイド層を形成し、次に前記半導体層を覆った絶縁層を設け、その後前記絶縁層上で、前記半導体層のチャネル領域対応部分にゲート電極を設ける薄膜トランジスタの製造方法。
【請求項９】
半導体層のチャネル領域上面は、基板側に窪んだ形状とする請求項７、または８に記載の薄膜トランジスタの製造方法。
【請求項１０】
半導体層はシリコンを主体として形成し、結晶化誘導金属層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つを主体として形成する請求項７〜９のいずれか一つに記載の薄膜トランジスタの製造方法。
【請求項１１】
基板上にソース／ドレイン電極層を設け、次にこのソース／ドレイン電極層上に結晶化誘導金属層を設け、その後この結晶化誘導金属層上にｎ型、またはｐ型アモルファスシリコン層を設け、次に前記基板上において多重構造となっているソース／ドレイン電極層、結晶化誘導金属層、ｎ型、またはｐ型アモルファスシリコン層の多重体を、パターンニングすることにより、基板上において所定間隔離れた複数のソース／ドレイン電極を形成し、その後これら複数のソース／ドレイン電極を覆うごとく前記基板上にノンドープアモルファスシリコン層を設け、次にこのノンドープアモルファスシリコン層を覆った絶縁層を設け、その後第一の温度で加熱することにより前記ソース／ドレイン電極上に結晶化誘導金属のシリサイド層を形成し、次に前記第一の温度よりも高い第二の温度で加熱することにより前記ｎ型、またはｐ型アモルファスシリコン層と、ノンドープアモルファスシリコン層との結晶化を行い、その後前記絶縁層上で、前記半導体層のチャネル領域対応部分にゲート電極を設ける薄膜トランジスタの製造方法。
【請求項１２】
基板上にソース／ドレイン電極層を設け、次にこのソース／ドレイン電極層上に結晶化誘導金属層を設け、その後この結晶化誘導金属層上にｎ型、またはｐ型アモルファスシリコン層を設け、次に前記基板上において多重構造となっているソース／ドレイン電極層、結晶化誘導金属層、ｎ型、またはｐ型アモルファスシリコン層の多重体を、パターンニングすることにより、基板上において所定間隔離れた複数のソース／ドレイン電極を形成し、その後これら複数のソース／ドレイン電極を覆うごとく前記基板上にノンドープアモルファスシリコン層を設け、次に第一の温度で加熱することにより前記ソース／ドレイン電極上に結晶化誘導金属のシリサイド層を形成し、その後前記第一の温度よりも高い第二の温度で加熱することにより前記ｎ型、またはｐ型アモルファスシリコン層と、ノンドープアモルファスシリコン層との結晶化を行い、次に結晶化したノンドープアモルファスシリコン層を覆った絶縁層を設け、その後前記絶縁層上で、前記半導体層のチャネル領域対応部分にゲート電極を設ける薄膜トランジスタの製造方法。
【請求項１３】
ノンドープアモルファスシリコン層のチャネル領域上面は、基板側に窪んだ形状とする請求項１１、または１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
結晶化誘導金属層は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つを主体とするものにより形成する請求項１１〜１３のいずれか一つに記載の薄膜トランジスタの製造方法。
【請求項１５】
請求項１〜６に記載の薄膜トランジスタを、マトリックス配置された表示素子の駆動回路として用いる電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器に関するものである。
【背景技術】
【０００２】
例えば、有機エレクトロルミネッセンス表示装置や液晶表示装置を用いた電子機器（例えばテレビジョン受信機）においては、前記有機エレクトロルミネッセンス表示装置や液晶表示装置を構成すべくマトリックス状に配置された表示素子を、複数の薄膜トランジスタにより駆動している。
【０００３】
また、上記薄膜トランジスタの構造としては、下記のような構造となっていた。
【０００４】
すなわち、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域上に設けたソース／ドレイン電極とを備えた構造となっていた。
【０００５】
（これに類似する技術は例えば下記特許文献１に記載されている。）
【特許文献１】特開２００６−１０８６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来例における課題は、生産性が低いものになるということであった。
【０００７】
すなわち、従来のものでは、半導体層の結晶化を図るため、基板上にゲート電極、絶縁層、半導体層を順次設けた後、前記半導体層のチャネル領域両側のソース／ドレイン領域上に、結晶化誘導金属層を設け、次に加熱を行うようにしている。
【０００８】
そして、この加熱により、結晶化誘導金属層で半導体層の結晶化を促進した後、上記結晶化誘導金属層を除去し、次に半導体層のチャネル領域両側のソース／ドレイン領域上に、ソース／ドレイン電極を形成している。
【０００９】
つまり従来例では、半導体層の結晶化を図るために設けた結晶化誘導金属層は、ソース／ドレイン電極を形成前に除去するようになっており、この除去工程が必要となる分、生産性が低いものになるのであった。
【００１０】
そこで本発明は、生産性を高くすることを目的とするものである。
【課題を解決するための手段】
【００１１】
そしてこの目的を達成するために本発明は、基板と、この基板上に所定間隔を置いて配置した複数のソース／ドレイン電極と、これら複数のソース／ドレイン電極を覆うごとく前記基板上に設けた半導体層と、この半導体層を覆った絶縁層と、この絶縁層上で、前記半導体層のチャネル領域対応部分に設けたゲート電極とを備え、前記ソース／ドレイン電極上面と、前記半導体層のチャネル領域両側のソース／ドレイン領域との間には、結晶化誘導金属のシリサイド層を介在させ、これにより所期の目的を達成するものである。
【発明の効果】
【００１２】
以上のごとく本発明は、基板と、この基板上に所定間隔を置いて配置した複数のソース／ドレイン電極と、これら複数のソース／ドレイン電極を覆うごとく前記基板上に設けた半導体層と、この半導体層を覆った絶縁層と、この絶縁層上で、前記半導体層のチャネル領域対応部分に設けたゲート電極とを備え、前記ソース／ドレイン電極上面と、前記半導体層のチャネル領域両側のソース／ドレイン領域との間には、結晶化誘導金属のシリサイド層を介在させたものである。
【００１３】
すなわち、本発明においては、ソース／ドレイン電極上面に、結晶化誘導金属のシリサイド層を形成するようにしているので、結晶化誘導金属の除去工程が不要となる分、生産性が向上するものである。
【００１４】
また、半導体層のソース／ドレイン領域と、ソース／ドレイン電極との間には結晶化誘導金属のシリサイド層が介在しているので、この部分における抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。
【００１５】
すなわち、結晶化誘導金属のシリサイド層には金属原子が含まれているので、その金属原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。
【００１６】
また、半導体層のソース／ドレイン領域と、ソース／ドレイン電極との間に結晶化誘導金属のシリサイド層が介在しておれば、結晶化誘導金属がソース／ドレイン領域に拡散し、このソース／ドレイン領域の抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。
【発明を実施するための最良の形態】
【００１７】
以下本発明の一実施形態を、添付図面を用いて説明する。
【００１８】
図１は本発明の一実施形態の薄膜トランジスタを示し、この薄膜トランジスタは、基板１と、この基板１上に所定間隔を置いて配置した複数のソース／ドレイン電極２（一方がソース電極なら、他方はドレイン電極）と、これら複数のソース／ドレイン電極を覆うごとく前記基板１上に設けた半導体層３と、この半導体層３を覆った絶縁層４と、この絶縁層４上で、前記半導体層３のチャネル領域５対応部分に設けたゲート電極６と、このゲート電極６を覆った平坦化層７とを備えている。
【００１９】
また、前記ソース／ドレイン電極２上面と、前記半導体層３のチャネル領域５両側のソース／ドレイン領域８（一方がソース領域なら、他方はドレイン領域）との間には、結晶化誘導金属のシリサイド層９と、ｎ型、またはｐ型アモルファスシリコンの結晶層１０が、下方から上方へと順番に介在している。
【００２０】
この薄膜トランジスタの構造をさらに詳述すると、先ず基板１は例えばガラスにより構成されており、その上面に酸化珪素層１１を設け、この酸化珪素層１１の上面に、例えばＭｏをスパッタすることで上記ソース／ドレイン電極２が形成されている。
【００２１】
また、半導体層３は、ノンドープアモルファスシリコンを結晶化させたものであるが、ソース／ドレイン領域８においては、ｎ型、またはｐ型アモルファスシリコンの結晶層１０から、ｎ型またはｐ型不純物が拡散した状態となっている。
【００２２】
結晶化誘導金属のシリサイド層９については、下記製造方法で詳述するが、このシリサイド層９は、結晶化誘導金属（Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄの少なくとも一つであるが、本実施形態では代表してＮｉを用いる）と、ｎ型、またはｐ型アモルファスシリコンの結晶層１０のシリコンとが、加熱により結合し、形成されたものである。
【００２３】
なお、左右のソース／ドレイン電極２は、一方がソース電極、他方がドレイン電極となっている。
【００２４】
また、半導体層３のチャネル領域５は、この図１に示すように、左右のソース／ドレイン電極２間において、その下面が基板１に当接した状態となっており、これによりその上面が基板１側に窪んだ状態となっている。
【００２５】
また、この半導体層３のチャネル領域５の窪みにより、その上面に設けられている絶縁層４のチャネル領域５対応部分上面も基板１側に窪み、さらにこの絶縁層４の窪みにより、その上面に設けられているゲート電極６のチャネル領域５対応部分上面も、基板１側に窪んだ形状となっている。
【００２６】
図１では図示していないが、左右のソース／ドレイン電極２と、ゲート電極６は、図１における後方に引き出され、これらの引き出し部が接続部となる。
【００２７】
つまり、図１に示した本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）にマトリックス配置された表示素子と接続され、それらを駆動することとなる。
【００２８】
次に本実施形態の薄膜トランジスタの製造方法について説明する。
【００２９】
先ず、図２に示すごとく基板１上に酸化珪素層１１をスパッタにより形成し、次にこの酸化珪素層１１上に、Ｍｏをスパッタすることにより、ソース／ドレイン電極層２ａを形成し、その後このソース／ドレイン電極層２ａ上に、結晶化誘導金属（例えばＮｉ）をスパッタすることによりにより結晶化誘導金属層９ａを形成する。
【００３０】
そして最後に、結晶化誘導金属層９ａ上にｎ型、またはｐ型アモルファスシリコン層１０ａをプラズマＣＶＤにより形成する。
【００３１】
次に図３に示すように基板１上において四重合体となっている酸化珪素層１１、ソース／ドレイン電極層２ａ、結晶化誘導金属層９ａ、ｎ型、またはｐ型アモルファスシリコン層１０ａを、リソグラフィ法、エッチング法などのよりパターンニングを行い、左右に所定間隔離れたソース／ドレイン電極２を形成する。なお、この時にはまだ加熱処理が行われていないので、結晶化誘導金属層９ａ、ｎ型、またはｐ型アモルファスシリコン層１０ａはそのままの状態を保っている。
【００３２】
次に図４に示すように左右に所定間隔離れたソース／ドレイン電極２を覆うように基板１上に、ノンドープアモルファスシリコン層３ａを設け、その後図５に示すようにリソグラフィ法、エッチング法などによりノンドープアモルファスシリコン層３ａのパターンニングを行う。
【００３３】
なお、図４に示す状態では、基板１上において左右のソース／ドレイン電極２は所定間隔離れているので、ノンドープアモルファスシリコン層３ａのチャネル領域５下面は基板１に当接するように下方に下がり、その結果としてノンドープアモルファスシリコン層３ａのチャネル領域５上面は基板１側に窪んだ形状となる。
【００３４】
次に図６に示すように、ノンドープアモルファスシリコン層３ａ上にプラズマＣＶＤにより絶縁層４を形成するが、ノンドープアモルファスシリコン層３ａのチャネル領域５上面が基板１側に窪んでいることから、この絶縁層４のチャネル領域５上面も基板１側に窪んだ形状となっている。
【００３５】
次に図６の状態の基板１を、電気炉入り口側から奥へと、その内部を移動させる。
【００３６】
この電気炉において基板１は移動にしたがって徐々に加熱されることになるが、その移動初期時において電気炉において基板１が３００度〜３５０度となった状態を模式的に示すと図７の状態となる。
【００３７】
すなわち、この図７においては、ｎ型、またはｐ型アモルファスシリコン層１０ａの不純物（Ｐ原子やＢ原子）はノンドープアモルファスシリコン層３ａ中に一部拡散し、さらにこの図７に示すごとく、結晶化誘導金属層９ａ中のＮｉがｎ型、またはｐ型アモルファスシリコン層１０ａ、ノンドープアモルファスシリコン層３ａへと拡散移動を開始することになる。
【００３８】
そしてこの図７の加熱により、結晶化誘導金属層９ａ中のＮｉと、ｎ型、またはｐ型アモルファスシリコン層１０ａのシリコンとが、加熱により結合し、これにより図８のごとく前記ソース／ドレイン電極２上面と、前記半導体層３のソース／ドレイン領域８との間には、結晶化誘導金属のシリサイド層９が介在形成されることになる。
【００３９】
また、結晶化誘導金属層９ａの外周方向では、この結晶化誘導金属層９ａ中のＮｉとノンドープアモルファスシリコン層３ａのシリコンとが加熱により結合し、ここにもわずかながらシリサイド層が形成される。ただし、こちら側では、結晶化誘導金属層９ａの層厚さが薄いので、わずかしかシリサイド層は形成されず、よって図示していない。
【００４０】
図８は、電気炉内における基板１の搬送にともない５００度以上の加熱状態となった状態を示しており、図７のノンドープアモルファスシリコン層３ａ、ｎ型、またはｐ型アモルファスシリコン層１０ａ中のシリコンは、上記拡散したＮｉが結晶化促進の触媒として作用することで、結晶化が大きく進行し、これにより半導体層３と、結晶層１０が形成される。
【００４１】
ここで重要なことは、図７において、ノンドープアモルファスシリコン層３ａのチャネル領域５下面が基板１に当接するように下方に下がり、その結果としてノンドープアモルファスシリコン層３ａのチャネル領域５上面は基板１側に窪んだ形状となること、およびそれにともなって絶縁層４のチャネル領域５上面も基板１側に窪んだ形状となっていることである。
【００４２】
つまり、ノンドープアモルファスシリコン層３ａのチャネル領域５上面が基板１側に窪んだで、絶縁層４のチャネル領域５も基板１側に窪んだ形状となっていると、上記結晶化誘導金属層９ａ上のノンドープアモルファスシリコン層３ａは、この結晶化誘導金属層９ａをドーム状に覆う形状となる。
【００４３】
その結果、結晶化誘導金属層９ａから、ノンドープアモルファスシリコン層３ａのソース／ドレイン領域８へのＮｉ拡散はスムーズとなり、このことによりソース／ドレイン領域８における結晶化もスムーズに行え、また図８の半導体層３となった時には、このソース／ドレイン領域８の抵抗値を下げることが出来る。すなわち、Ｎｉが拡散すると、Ｎｉ原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。
【００４４】
勿論、結晶化誘導金属のシリサイド層９にはＮｉが含まれているので、ここでもＮｉ原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来る状態となっている。
【００４５】
これに対して、図７のノンドープアモルファスシリコン層３ａのチャネル領域５へのＮｉ拡散は、薄い結晶化誘導金属層９ａの側面からが主体的となるので、図７の状態においては、Ｎｉの拡散量は、ソース／ドレイン領域８に比べてはるかに少ないものとなる。
【００４６】
しかしながら、図８においては、図７よりも高温となるので、この少ないＮｉでもノンドープアモルファスシリコン層３ａのチャネル領域５は、それを触媒として十分に結晶化できるものとなる。
【００４７】
しかも、この結晶後において、半導体層３のチャネル領域５に存在するＮｉが少ないということは、このチャネル領域５における漏れ電流を小さく出来るということにもなる。
【００４８】
さて、このような基板１の加熱後には、図９のごとく半導体層３上面に、プラズマＣＶＤによりゲート電極層６ａを形成し、次に図１０のごとくリソグラフィ法、エッチング法などのよりパターンニングを行い、ゲート電極６を形成する。
【００４９】
そして最後に、図１０のゲート電極６上、および絶縁層４上に図１のごとく平坦化層７を設けて完成品となる。
【００５０】
なお、半導体層３上面が窪むことで、この半導体層３上面の窪みに絶縁層４の下面が入り込み、また絶縁層４上面の窪みにゲート電極６下面が入り込むことで、この部分における機械的結合強度も高くなる。
【００５１】
なお上記実施形態では、図６のごとく、ノンドープアモルファスシリコン層３ａ上に絶縁層４を形成した後に加熱し、シリサイド層９を形成したが、例えば図５のように絶縁層４をノンドープアモルファスシリコン層３ａ上に設ける前の状態で加熱（図７に対応する３００度〜３５０度、図８に対応する５００度以上の加熱を意味する）してもよい。
【００５２】
そしてこの場合には、シリサイド層９が形成されるだけでなく、ｎ型、またはｐ型アモルファスシリコン層１０ａは結晶層１０に、またノンドープアモルファスシリコン層３ａは結晶化して半導体層３になるので、その後この結晶化された半導体層３上に、絶縁層４を形成することになる。
【産業上の利用可能性】
【００５３】
以上のごとく本発明は、基板と、この基板上に所定間隔を置いて配置した複数のソース／ドレイン電極と、これら複数のソース／ドレイン電極を覆うごとく前記基板上に設けた半導体層と、この半導体層を覆った絶縁層と、この絶縁層上で、前記半導体層のチャネル領域対応部分に設けたゲート電極とを備え、前記ソース／ドレイン電極上面と、前記半導体層のチャネル領域両側のソース／ドレイン領域との間には、結晶化誘導金属のシリサイド層を介在させたものである。
【００５４】
すなわち、本発明においては、ソース／ドレイン電極上面に、結晶化誘導金属のシリサイド層を形成するようにしているので、結晶化誘導金属の除去工程が不要となる分、生産性が向上するものである。
【００５５】
また、半導体層のソース／ドレイン領域と、ソース／ドレイン電極との間には結晶化誘導金属のシリサイド層が介在しているので、この部分における抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。
【００５６】
すなわち、結晶化誘導金属のシリサイド層には金属原子が含まれているので、その金属原子の自由電子によりキャリアが増加し、その結果として抵抗値が小さくなり、薄膜トランジスタとしての効率を高めることが出来るのである。
【００５７】
また、半導体層のソース／ドレイン領域と、ソース／ドレイン電極との間に結晶化誘導金属のシリサイド層が介在しておれば、結晶化誘導金属がソース／ドレイン領域に拡散し、このソース／ドレイン領域の抵抗値を下げることができ、これによって薄膜トランジスタとしての効率を高めることも出来る。
【００５８】
したがって本発明の薄膜トランジスタを用いた、各種電子機器の低価格化や効率化にも貢献できるものとなる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態の薄膜トランジスタの断面図
【図２】本発明の一実施形態の製造方法を示す断面図
【図３】本発明の一実施形態の製造方法を示す断面図
【図４】本発明の一実施形態の製造方法を示す断面図
【図５】本発明の一実施形態の製造方法を示す断面図
【図６】本発明の一実施形態の製造方法を示す断面図
【図７】本発明の一実施形態の製造方法を示す断面図
【図８】本発明の一実施形態の製造方法を示す断面図
【図９】本発明の一実施形態の製造方法を示す断面図
【図１０】本発明の一実施形態の製造方法を示す断面図
【符号の説明】
【００６０】
１    基板
２    ソース／ドレイン電極
２ａ    ソース／ドレイン電極層
３    半導体層
３ａ    ノンドープアモルファスシリコン層
４    絶縁層
５    チャネル領域
６    ゲート電極
６ａ    ゲート電極層
７      平坦化層
８    ソース／ドレイン領域
９    シリサイド層
９ａ    結晶化誘導金属層
１０    結晶層
１０ａ    ｎ型、またはｐ型アモルファスシリコン層
１１    酸化珪素層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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