(57)【要約】【課題】簡単な構成で起動時間の短縮化を実現したマイクロコンピュータシステムを提供する。【解決手段】マイクロコンピュータシステムは、信号処理装置と上記中央処理装置との間で信号配線を通して信号のやり取りを行う複数の周辺装置を有する。上記信号配線は、上記信号のやり取りが行われない状態での上記信号配線の電圧を動作電圧の一方のレベルにする第１抵抗手段と、上記周辺装置に対応して、上記信号のやり取りが行われない状態での上記信号配線の電圧を上記一方のレベルと異なるレベルに設定する電圧設定手段とが設けられる。上記信号処理装置は、上記電圧設定手段により設定された上記信号配線の電圧に基づいて、上記信号配線に接続された複数の周辺装置の存在認識を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号処理装置と、上記中央処理装置との間で信号配線を通して信号のやり取りを行う複数の周辺装置とを有し、
上記信号配線は、
上記信号のやり取りが行われない状態での上記信号配線の電圧を動作電圧の一方のレベルにする第１抵抗手段と、
上記周辺装置に対応して、上記信号のやり取りが行われない状態での上記信号配線の電圧を上記一方のレベルと異なるレベルに設定する電圧設定手段とが設けられ、
上記信号処理装置は、上記電圧設定手段により設定された上記信号配線の電圧に基づいて、上記信号配線に接続された１ないし複数の周辺装置の存在認識を行うマイクロコンピュータシステム。
【請求項２】
請求項１において、
上記信号配線に接続される中央処理装置と各周辺装置のインターフェイス回路は、ＣＭＯＳ回路により構成されるマイクロコンピュータシステム。
【請求項３】
請求項２において、
上記電圧設定手段は、各周辺装置に一対一に対応して設けられ、上記信号のやり取りが行われない状態での上記各周辺装置に割り当てられた信号配線の電圧を上記他方のレベルに設定する抵抗手段であり、
上記信号処理装置は、電源投入時に上記信号のやり取りが行われない状態での信号配線の電圧レベルを認識して各周辺装置の存在を認識する中央処理装置であるマイクロコンピュータシステム。
【請求項４】
請求項３において、
上記信号配線には、電源投入時に上記信号のやり取りが行われない状態での信号配線の電圧レベルを記憶するラッチ回路を更に有し、
上記中央処理装置は、上記ラッチ回路の記憶情報を読み出して信号配線に接続された各周辺装置の存在を認識するマイクロコンピュータシステム。
【請求項５】
請求項２において、
上記信号配線には、電圧判定回路を更に有し、
上記電圧設定手段は、
上記信号配線に接続された周辺装置にそれぞれ対応して設けられて異なる抵抗値にされた抵抗手段と、
上記信号配線のうち特定の信号配線に設けられた上記抵抗手段と動作電圧の他方のレベルとの間に上記信号配線に接続された周辺装置に対応して設けられた抵抗手段を直列形態に接続する配線手段からなり、
上記電圧判定回路は、上記信号のやり取りが行われない状態での上記特定の信号配線の電圧を判定し、
上記信号処理装置は、上記電圧判定回路で形成されたデジタル信号を上記信号配線を通して読み出して各周辺装置の存在を認識する中央処理装置であるマイクロコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロコンピュータシステムに関し、マイクロコンピュータシステムのハードウェアの構成認識技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平７−１８２０８１号公報においては、拡張基板種別認識や拡張基板スロット一認識のために、制御信号線のうちのアクノリッジ信号線により各拡張基板へ順次トリガ信号を送信し、このトリガ信号に応じて拡張基板（スロット）から基板種別をシステム本体に送信することが開示されている。
【特許文献１】特開平７−１８２０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＬＩＮＵＸなどのＯＳ（オペレーティングシステム；基本ソフト）では、電源起動時にハードウェア構成を知るためのデバイスサーチを行っている。デバイスによっては、アクセスに対して一定時間無応答であることを待った上で存在の有無を判定する。つまり、可能性のある全てのデバイスに対してアクセスし、期待する値であればデバイスは存在するので、以降のイニシャライズ処理を実施する。期待する値でなければ、リトライして一定期間反応がなければ当該デバイスは存在しないと認識して次のデバイス候補に対してアクセスを実施する。このため、このようなＯＳを搭載したマイクロコンピュータシステムにおいては、電源投入時のような起動時において、約３分以上もの起動時間を要するという問題がある。前記特許文献１は、拡張基板種別認識に関するものであり、基本システムに関しては前記問題を残している。特許文献１のシステム構成においては、何が基本システムで何が拡張基板かを決めておく必要があり、様々なシステム構成に合わせたアクノリッジ信号線の組み合わせが必要となり、システム柔軟性に欠けて使い勝手が悪い。
【０００４】
この発明の目的は、簡単な構成で起動時間の短縮化を実現したマイクロコンピュータシステムを提供することにある。ここの発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される１つの実施例は、以下の通りである。マイクロコンピュータシステムは、信号処理装置と上記中央処理装置との間で信号配線を通して信号のやり取りを行う１ないし複数の周辺装置を有する。上記信号配線は、上記信号のやり取りが行われない状態での上記信号配線の電圧を動作電圧の一方のレベルにする第１抵抗手段と、上記周辺装置に対応して、上記信号のやり取りが行われない状態での上記信号配線の電圧を上記一方のレベルと異なるレベルに設定する電圧設定手段とが設けられる。上記信号処理装置は、上記電圧設定手段により設定された上記信号配線の電圧に基づいて、上記信号配線に接続された１ないし複数の周辺装置の存在認識を行う。
【発明の効果】
【０００６】
上記信号配線の電圧レベルの判定により１ないし複数の周辺装置の存在認識を短時間で実施できる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るマイクロコンピュータシステムの一実施例の概略ブロック図が示されている。この実施例のマイクロコンピュータシステムは、信号処理装置としての中央処理装置ＣＰＵと、それを中心にした周辺装置から構成される。中央処理装置ＣＰＵと、周辺装置としてのモジュールＭＯＪ１〜ＭＯＪ３とは、データバスＤＢを介して信号のやり取りが行われる。上記データバスＤＢには、拡張用コネクタＥＸＣＮを介して拡張ボード（基板）の同様なデータバスと接続され、かかる拡張ボードにも周辺装置としてのモジュールＭＯＪｍが接続される。
【０００８】
この実施例のマイクロコンピュータシステムは、上記中央処理装置ＣＰＵと前記モジュールＭＯＪ１ないしＭＯＪｍにより構成される。上記中央処理装置ＣＰＵと前記モジュールＭＯＪ１ないしＭＯＪｍとは、上記代表として示されているデータバスＤＢの他に、実際には公知のようにアドレス信号や各種制御信号を伝えるアドレスバスやコントロールバスにも接続されているが、同図においてはこれらのバスが省略されている。
【０００９】
上記データバスＤＢは、例えば１６ビット又は３２ビット等のような複数ビットのデータをパラレルにやり取りができるよう複数（ｎ＋１）本から構成される。特に制限されないが、上記中央処理装置ＣＰＵと上記各周辺装置を構成するモジュールＭＯＪ１ないしＭＯＪｍのそれぞれのインターフェイス回路は、ＣＭＯＳ回路により構成されており、上記データバスＤＢには、不定レベル状態を避けるために、電源電圧ＶＤＤ側に設にプルアップ抵抗Ｒ１０（Ｒ１１〜Ｒｎ）が接続されている。つまり、同図に代表として示されているようにデータビットＤ０に対応した信号線と電源電圧ＶＤＤとの間にプルアップ抵抗Ｒ０が接続される。他のデータビットＤ１〜Ｄｎに対応した信号線にも、同様なプルアップ抵抗Ｒ１１〜Ｒｎが接続される。これらのプルアップ抵抗Ｒ１０〜Ｒ１ｎの抵抗値は、それぞれが約１００ＫΩのようにされる。
【００１０】
この実施例では、上記データバスＤＢに設けられたプルアップ抵抗Ｒ１０〜Ｒ１ｎは、上記不定レベル状態の解消の他に各モジュールＭＯＪ１〜ＭＯＪｍの存在有無の識別にも利用される。例えばモジュールＭＯＪ１は、データビットＤ０に対応した信号端子と接地電位ＶＳＳとの間に抵抗Ｒ２１が接続される。この抵抗Ｒ２１は、その抵抗値が上記プルアップ抵抗Ｒ１０に比べて十分小さな例えば１０ＫΩにされる。これにより、モジュールＭＯＪ０が接続された状態では、上記データビットＤ０は、回路の接地電位ＶＳＳ側のロウレベルにされる。
【００１１】
同様に、他のモジュールＭＯＪ２は、上記データビットＤ０と異なる例えばデータビットＤ１に対応した信号端子と接地電位ＶＳＳとの間に前記同様な抵抗Ｒ２２が接続される。以下同様に、更に他のモジュールＭＯＪ３は、例えばデータビットＤ２に対応した信号端子と接地電位ＶＳＳとの間に前記同様な抵抗Ｒ２３が接続され、拡張ボードのモジュールＭＯＪｍは、例えばデータビットＤ３に対応した信号端子と接地電位ＶＳＳとの間に前記同様な抵抗Ｒ２ｍが接続される。この実施例においては、上記のように、データバスＤＢがｎ＋１本から構成される場合、最大搭載可能なモジュール数は、ｎ＋１から構成される。つまり、ｎ＋１≧ｍの関係にされ、上記のようにデータバスＤＢが３２ビット構成なら最大３２個の周辺装置まで搭載したマイクロコンピュータシステムが構成できる。
【００１２】
図１の実施例では、データバスＤＢが３２ビット構成の場合、中央処理装置ＣＰＵが各モジュールＭＯＪ１〜ＭＯＪｍの選択信号を非アクティブとして、データビットＤ０〜Ｄ３１を読み出すと、データビットＤ０〜Ｄ３がロウレベルで、他のデータビットＤ４〜Ｄ３１がハイレベルを取り出すことができる。上記データビットＤ０〜Ｄ３１について、例えばＤ０がＵＳＢ機能ボード（モジュールＭＯＪ０）、Ｄ１がＰＣＩ機能ボード（モジュールＭＯＪ１）、Ｄ２がＲＳ２３２Ｃ機能ボード（モジュールＭＯＪ２）、グラフィック機能ボード（モジュールＭＯＪｍ）のように決められる。他の機能ボードあるいはデバイスとしては、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、フラッシュメモリ（一括消去形不揮発性メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＡＤＣ（アナログ・デジタル・コンバータ）、ＤＡＣ（デジタル・アナログ・コンバータ）等にも、それぞれ他とは異なる特定のデータビットを割り当てられる。
【００１３】
この実施例では、上記周辺装置が中央処理装置ＣＰＵが搭載される基本ボードに搭載される場合でも、あるいは拡張ボードに搭載される場合でも関係なく、自己に割り当てられてデータビットに対して特定のデータビットに対応した信号線に上記プルダウン抵抗を設けるだけでよいので、様々なマイクロコンピュータシステムに柔軟に適用することができる。上記プルダウン抵抗Ｒ２１〜Ｒ２ｍは、データバスＤＢに出力信号を送出する出力回路の出力インターフェイスピーダンスに比べて前記のように大きな抵抗値を持つので、データバスＤＢを用いた前記信号のやり取りには問題ない。
【００１４】
この実施例のマイクロコンピュータシステムでは、電源投入時のような起動時において上記データバスＤＢのレベルを判定するという簡単な信号処理により周辺装置を存在有無を識別することができるので初期化イニシャライズを短時間で完了となり、ＯＳ起動時間を大幅に短縮することが可能となる。
【００１５】
図２には、この発明に係るマイクロコンピュータシステムの他の一実施例の概略ブロック図が示されている。この実施例でも、前記データバスＤＢに対して前記図１と同様なモジュールＭＯＪ１〜ＭＯＪｍ及び抵抗Ｒ２１〜Ｒ２ｍが設けられる。また、上記データバスＤＢにはバスラッチ回路ＬＡＴが設けられる。このバスラッチ回路ＬＡＴは、リセット中のバス状態、つまりは前記周辺装置に対応して設けられる抵抗Ｒ２１〜２ｍの有無に対応した各データビットＤ０〜Ｄ３１のハイレベル／ロウレベルを中央処理装置ＣＰＵがリセット解除するトリガにて取り込み保持する。バスラッチ回路ＬＡＴは、データバスＤＢの各データビットＤ０〜Ｄｎに対応したフリップフロップ回路ＦＦ０〜ＦＦ３１等から構成される。中央処理装置ＣＰＵは、バスラッチ回路ＬＡＴの状態を上記データバスＤＢを介して読み出して、搭載されている周辺装置の構成を認識する。この構成では、中央処理装置ＣＰＵは、前記図１のよう逐一各モジュールＭＯＪ１〜ＭＯＪｍの選択信号を非アクティブにすることなく、必要に応じて上記バスラッチ回路ＬＡＴの状態（周辺装置の構成）を読み出すことができる。
【００１６】
図３には、この発明に係るマイクロコンピュータシステムの更に他の一実施例の概略ブロック図が示されている。この実施例は、特定のデータビットＤ０のプルアップ抵抗Ｒ０に対して、搭載されたモジュールＭＯＪ１，ＭＯＪ２に設けられた抵抗Ｒ２１、Ｒ２２が直接形態に接続される。各モジュールＭＯＪ１，ＭＯＪ２に設けられた抵抗Ｒ２１、Ｒ２２は、それぞれの抵抗値が異なるようにされる。つまり、最大で３２個のモジュールが搭載されるなら、３２通りの抵抗値を持つように各モジュールに割り当てられる抵抗値が設定される。接続される抵抗の数と抵抗値の組み合わせにより、上記データビットＤ０の電圧ＶＳは様々に変化する。電圧判定回路ＶＤＥＣは、上記電圧を判定して搭載されたモジュールに対応したデジタル信号を生成する。
【００１７】
中央処理装置ＣＰＵは、上記電圧判定回路ＶＤＥＣで生成されたデジタル信号をデータバスＤＢを取り出して読み出して前記同様にマイクロコンピュータシステムを構成する周辺装置の構成を判別する。例えば、前記図１と同様なモジュールＭＯＪ１と２が接続されているなら、電圧判定回路ＶＤＥＣは、データビットＤ０とＤ１をロウレベルに、他はハイレベルのデジタル信号を生成する。これにより、中央処理装置ＣＰＵは、前記図２の実施例と同様に周辺装置の構成を読み出すことができる。
【００１８】
図４には、この発明に係るマイクロコンピュータシステムの一実施例の基板構成図が示されている。この実施例では、本体システム（基板）と、拡張システム（基板）１ないし拡張システム（基板）３から構成される。上記本体システムと拡張システム１とは、拡張コネタクＥＸＣＮ１により接続される。拡張システム１と拡張システム２とは、拡張コネタクＥＸＣＮ２により接続される。また、拡張システム２と拡張システム３とは、拡張コネタクＥＸＣＮ３により接続される。基本システムには、中央処理装置ＣＰＵと、モジュールＭＯＪ１〜ＭＯＪ３が搭載される。拡張システム１ないし拡張システム３は、それぞれモジュールＭＯＪ４ないしＭＯＪｍが搭載されている。
【００１９】
図１ないし図３の実施例に適用する場合、基本システムには、前記データバスＤＢに対応した前記プルアップ抵抗Ｒ０〜Ｒｎと、各モジュールＭＯＪ１〜ＭＯＪ３に対応しプルダウン抵抗Ｒ２１〜Ｒ２３が設けられる。また、拡張システム１ないし拡張システム３には、それぞれモジュールＭＯＪ４ないしＭＯＪｍに対応したプルダウン抵抗Ｒ２４，Ｒ２５，Ｒ２ｍが設けられる。また、前記図２や図３の実施例に適用する場合、基本システムに前記データラッチ回路ＬＡＴ、電圧判定回路ＶＤＥＣがそれぞれ設けられる。
【００２０】
図５には、この発明に係るマイクロコンピュータシステムの他の一実施例の基板構成図が示されている。この実施例では、本体システムボード（基板）と、拡張システムボード１ないし拡張システムボード２及びＬＣＤパネルから構成される。上記本体システムボードには、中央処理装置ＣＰＵと、周辺装置（モジュール）として前記ＳＤＲＡＭ、ＦＬＳＨ（フラッシュメモリ）、ＲＪ４５（ネットワークインターフェイス）及びフラットケーブルを介してＬＣＤ（液晶表示）パネルが設けられる。また、ＰＯＷは電源装置である。拡張システムボード１には、前記周辺装置（モジュール）としてＨＵＤＩ（ハイパフォーマンスユーザーデバッグインターフェイス）／ＡＵＤ（アドバンストユーザーデバッガ）、ＳＣＩＦ１，２（シリアルコミュニケーションインターフェイス）等のインターフェイスが設けられ、拡張システムボード２には、無線ＬＡＮが設けられる。ＨＵＤＩ／ＡＵＤは、エミュレータ対応用のインターフェイスである。
【００２１】
この実施例では、ある周辺装置は、基本システムボードに搭載される場合でも、あるいは拡張システムボードに搭載される場合でも、それに割り当てられたデータビットが同じくされている。中央処理装置ＣＰＵは、どのデータビットがロウレベルであるかを判定することにより、それが搭載されたボードに関係なく、正しく当該周辺装置（モジュール）あるいはデバイスを認識することができる。これより、中央処理装置ＣＰＵは、起動時において様々なマイクロコンピュータシステム構成に柔軟に対応して短時間でのデバイス（周辺装置）の存在有無の認識を行うことが可能となる。
【００２２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記抵抗Ｒ２１〜Ｒ２ｍの接続が、前記中央処理装置ＣＰＵと各周辺装置（モジュール）との間のデータのやり取りを遅くするなら、前記図１や図２では各抵抗Ｒ２１〜Ｒ２ｍにスイッチを直列に設けて、電源投入直後等のようにシステム構成を認識する必要があるとき以外はスイッチをオフ状態にするようにしてもよい。このことは、前記図３の実施例でも同様である。前記データバスＤＢに設けられる抵抗は、前記プルアップ抵抗Ｒ１０〜Ｒ１ｎに代えて、接地電位側に設けるプルダウン抵抗としてもよい。この場合には、各モジュールに対応して設けられる抵抗Ｒ２１〜Ｒ２ｍは、電源電圧側に設けるプルアップ抵抗にすればよい。
【産業上の利用可能性】
【００２３】
この発明は、中央処理装置とそれに接続される各種周辺装置、デバイスあるいはモジュールを有するマイクロコンピュータシステムに広く利用することができる。
【図面の簡単な説明】
【００２４】
【図１】この発明に係るマイクロコンピュータシステムの一実施例の概略ブロック図である。
【図２】この発明に係るマイクロコンピュータシステムの他の一実施例の概略ブロック図である。
【図３】この発明に係るマイクロコンピュータシステムの更に他の一実施例の概略ブロック図である。
【図４】この発明に係るマイクロコンピュータシステムの一実施例の基板構成図である。
【図５】この発明に係るマイクロコンピュータシステムの他の一実施例の基板構成図である。
【符号の説明】
【００２５】
ＣＰＵ…中央処理装置、ＭＯＪ１〜ＭＯＪｍ…モジュール（デバイス又は周辺装置）、ＤＢ…データバス、Ｒ１０〜Ｒ１ｍ，Ｒ２１〜Ｒ２ｍ…抵抗、ＬＡＴ…データラッチ回路、ＶＤＥＣ…電圧判定回路、ＥＸＣＮ，ＥＸＣＮ１〜３…拡張コネタク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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