(57)【要約】【課題】抵抗素子の抵抗値バラツキを低減する。【解決手段】半導体層３の上面に溝５ａ，５ｂ，５ｃが形成されている。半導体層３の上面に、溝５ａ，５ｂ，５ｃの深さよりも小さい厚みで形成された上層抵抗体７ａ，７ｂが形成されている。半導体層３の溝５ａ，５ｂ，５ｃの底部に、上層抵抗層７ａ，７ｂと同じ厚みで形成された下層抵抗体９ａ，９ｂ，９ｃが形成されている。上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃが直列に接続されて抵抗素子を形成している。溝５ａ，５ｂ，５ｃは半導体層３の上面に対して垂直な側壁をもつ。上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃは、半導体層３への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつ。【選択図】図１
2009033022.tif 000002
【特許請求の範囲】
【請求項１】
抵抗素子を含む半導体装置において、
半導体層と、前記半導体層の上面に形成された１本以上の溝と、前記半導体層の上面に前記溝の深さよりも小さい厚みで形成された上層抵抗体と、前記半導体層の前記溝の底部に前記上層抵抗層と同じ厚みで形成された下層抵抗体を備え、
前記上層抵抗体と前記下層抵抗体が直列に接続されて抵抗素子を形成しており、
前記溝は前記半導体層の上面に対して垂直な側壁をもち、
前記上層抵抗体と前記下層抵抗体は、前記半導体層への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつことを特徴とする半導体装置。
【請求項２】
前記溝の側壁に絶縁膜が形成されており、前記上層抵抗層、前記下層抵抗層間の前記溝の側壁の前記半導体層部分には前記上層抵抗層及び前記下層抵抗層と同じ導電型の不純物イオンが導入されていない請求項１に記載の半導体装置。
【請求項３】
前記半導体層は前記上層抵抗体及び前記下層抵抗体の部分を除いて不純物イオンを含んでいない請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体層は第１導電型であり、前記上層抵抗体及び前記下層抵抗体は第２導電型である請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
抵抗素子を含む半導体装置の製造方法において、
以下の工程（Ａ）〜（Ｃ）をその順に含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体層の上面に、前記半導体層の上面に対して垂直な側壁をもつ溝を１本以上形成する溝形成工程、
（Ｂ）前記半導体層に上方から前記半導体層の上面に対して垂直方向に不純物イオンを、その分布が前記溝の深さよりも浅くなる加速エネルギーでイオン注入して、前記半導体層の上面に前記溝の深さよりも小さい厚みで上層抵抗体を形成し、前記半導体層の前記溝の底部に前記上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程、
（Ｃ）前記半導体層上に層間絶縁膜を形成し、前記上層抵抗体及び前記下層抵抗体を直列に接続するための接続孔を前記層間絶縁膜に形成し、前記接続孔内及び前記層間絶縁膜上に導電性材料を形成して前記上層抵抗体と前記下層抵抗体を直列に接続して抵抗素子を形成する配線工程。
【請求項７】
前記溝形成工程（Ａ）と前記抵抗層形成工程（Ｂ）の間に、前記溝の側壁に絶縁膜を形成する側壁絶縁膜形成工程（Ａ’）を含む請求項６に記載の製造方法。
【請求項８】
前記半導体層として不純物イオンを含んでいないものを用いる請求項６又は７に記載の製造方法。
【請求項９】
前記半導体層として第１導電型のものを用い、前記上層抵抗体及び前記下層抵抗体として第２導電型のものを形成する請求項６又は７に記載の製造方法。
【請求項１０】
前記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている請求項６から９のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に抵抗素子を含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）等の能動素子と、抵抗素子、容量素子等の受動素子を同一基板上に形成し、これらの素子をメタル配線で接続することにより形成されるアナログ集積回路において、近年、高精度化、特に抵抗素子の抵抗値バラツキ抑制の要求がある。
【０００３】
抵抗素子の抵抗値バラツキを低減する方法として、例えば抵抗素子のパターン加工精度を向上させる方法がある。抵抗素子のパターン加工精度の向上を図る方法として、抵抗素子が上層抵抗体と下層抵抗体からなる２層構造であり、下層抵抗体が上層抵抗体に対して自己整合的に形成されて画定されており、かつ、上層抵抗体と下層抵抗体が直列に接続されているものがある（例えば特許文献１〜６を参照。）。
【０００４】
このような構造にすることにより、加工バラツキにより、例えば上層抵抗体の幅が大きくなって抵抗値が低下する場合には、下層抵抗体の幅が小さくなって抵抗値が増加する方向に作用する。したがって、この従来技術のように、上層抵抗体及び下層抵抗体を直列に接続すると、加工バラツキに起因する抵抗値の変化が相殺され、抵抗値のバラツキを低減することができる。
【０００５】
【特許文献１】特開２００３−１２４３２３号公報
【特許文献２】特開２０００−１５０７８７号公報
【特許文献３】特開昭５９−１９１３６８号公報
【特許文献４】特開昭６１−１９１０６０号公報
【特許文献５】特開昭６３−２０２９５５号公報
【特許文献６】特開平９−９７８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上層抵抗体及び下層抵抗体が直列に接続されてなる抵抗素子を備えた従来の半導体装置において、上層抵抗体が形成されている膜と下層抵抗体が形成されている膜は別々に形成された膜である。例えば、特許文献１に開示された抵抗素子を形成するための製造方法では、下地絶縁膜上に不純物イオンを含有していないポリシリコン膜又はアモルファスシリコン膜からなる下層抵抗体用パターンと、その下層抵抗体用パターンの上面に絶縁膜を形成し、さらに絶縁膜上にポリシリコン膜又はアモルファスシリコン膜からなる上層抵抗体用パターンを形成している。その後、上層抵抗体用パターンをマスクにして、下層抵抗体用パターン上の絶縁膜の一部を選択的に除去し、上層抵抗体用パターン及び下層抵抗体用パターンに不純物イオンの導入を行なって、上層抵抗体用パターンに上層抵抗体を形成し、同時に下層抵抗体用パターンに自己整合的に下層抵抗体を形成する工程を含んでいる。
【０００７】
このように従来の半導体装置では、下層抵抗体と上層抵抗体を同じ材料であるポリシリコン膜又はアモルファスシリコン膜で形成している場合であっても、これらの半導体膜は同時に形成したものではなく、下層抵抗体用の薄膜を形成した後に、その上面に上層抵抗体用の薄膜を形成している。それぞれの半導体膜形成の際のプロセス条件（温度やガス、圧力など）を同じにすることにより、同じ膜質の半導体膜が形成されるはずであるが、先に形成される下層抵抗体用の半導体膜は後に形成される上層抵抗体用の半導体膜に比べて、多くの熱履歴を経ることになるので、下層抵抗体用の半導体膜と上層抵抗体用の半導体膜で膜質（微結晶や多結晶の結晶粒の大きさなど）が相違することとなる。
【０００８】
このように膜質の異なる抵抗体用の半導体膜を用いているので、抵抗値や温度安定性、印加電圧による抵抗値変動などに違いが生じ、抵抗値バラツキの原因になるという不具合があった。
さらに上層抵抗体と下層抵抗体を個別に形成すること自体、製造工程が長大化するという問題があった。
【０００９】
本発明は、抵抗素子を含む半導体装置及びその製造方法において、抵抗素子の抵抗値バラツキをより低減できる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置は、抵抗素子を含む半導体装置であって、半導体層と、前記半導体層の上面に形成された１本以上の溝と、上記半導体層の上面に上記溝の深さよりも小さい厚みで形成された上層抵抗体と、上記半導体層の上記溝の底部に上記上層抵抗層と同じ厚みで形成された下層抵抗体を備え、上記上層抵抗体と上記下層抵抗体が直列に接続されて抵抗素子を形成しており、上記溝は上記半導体層の上面に対して垂直な側壁をもち、上記上層抵抗体と上記下層抵抗体は、上記半導体層への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつものである。
【００１１】
本発明の半導体装置において、上記溝の側壁に絶縁膜が形成されており、上記上層抵抗層、上記下層抵抗層間の上記溝の側壁の上記半導体層部分には上記上層抵抗層及び上記下層抵抗層と同じ導電型の不純物イオンが導入されていない例を挙げることができる。
【００１２】
また、上記半導体層は上記上層抵抗体及び上記下層抵抗体の部分を除いて不純物イオンを含んでいない例を挙げることができる。
また、上記半導体層は第１導電型であり、上記上層抵抗体及び上記下層抵抗体は第２導電型である例を挙げることができる。
【００１３】
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている例を挙げることができる。
【００１４】
本発明にかかる半導体装置の製造方法は、抵抗素子を含む半導体装置の製造方法であって、以下の工程（Ａ）〜（Ｃ）をその順に含む。
（Ａ）半導体層の上面に、上記半導体層の上面に対して垂直な側壁をもつ溝を１本以上形成する溝形成工程、
（Ｂ）上記半導体層に上方から上記半導体層の上面に対して垂直方向に不純物イオンを、その分布が上記溝の深さよりも浅くなる加速エネルギーでイオン注入して、上記半導体層の上面に上記溝の深さよりも小さい厚みで上層抵抗体を形成し、上記半導体層の上記溝の底部に上記上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程、
（Ｃ）上記半導体層上に層間絶縁膜を形成し、上記上層抵抗体及び上記下層抵抗体を直列に接続するための接続孔を上記層間絶縁膜に形成し、上記接続孔内及び上記層間絶縁膜上に導電性材料を形成して上記上層抵抗体と上記下層抵抗体を直列に接続して抵抗素子を形成する配線工程。
【００１５】
本発明の半導体装置の製造方法において、上記溝形成工程（Ａ）と上記抵抗層形成工程（Ｂ）の間に、上記溝の側壁に絶縁膜を形成する側壁絶縁膜形成工程（Ａ’）を含むようにしてもよい。
【００１６】
また、上記半導体層として不純物イオンを含んでいないものを用いる例を挙げることができる。
また、上記半導体層として第１導電型のものを用い、上記上層抵抗体及び上記下層抵抗体として第２導電型のものを形成する例を挙げることができる。
【００１７】
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されている例を挙げることができる。
【発明の効果】
【００１８】
本発明の半導体装置では、抵抗素子を構成する上層抵抗体と下層抵抗体は、上層抵抗体と下層抵抗体が形成される半導体層への不純物イオン注入によって同時に形成されたものであり、かつ、同じ抵抗率をもつので、上層抵抗体と下層抵抗体は同一の半導体層に形成され、まったく同じ膜質をもっている。したがって、上層抵抗体と下層抵抗体は、抵抗値や温度安定性、印加電圧による抵抗値変動などの特性が同じになる。これにより、上層抵抗体及び下層抵抗体を形成するための溝の加工バラツキに起因する抵抗値の変動を相殺することができ、抵抗素子の抵抗値バラツキを低減することができる。
また、上層抵抗体の厚みは上記溝の深さよりも小さいので、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
【００１９】
本発明の半導体装置において、上記溝の側壁に絶縁膜が形成されており、上層抵抗層、下層抵抗層間の上記溝の側壁の半導体層部分には上層抵抗層及び下層抵抗層と同じ導電型の不純物イオンが導入されていないようにすれば、上層抵抗体と下層抵抗体を半導体層内で短絡するのを防止できる。また、上記溝の側壁に形成された絶縁膜は、上層抵抗体と下層抵抗体を形成するために半導体層へ不純物イオン注入を行なう際に、溝側壁からの半導体層への不純物イオンの注入を防止する膜として機能する。
【００２０】
また、半導体層は上層抵抗体及び下層抵抗体の部分を除いて不純物イオンを含んでいないようにすれば、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
【００２１】
また、上記半導体層は第１導電型であり、上記上層抵抗体及び上記下層抵抗体は第２導電型であるようにしても、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
【００２２】
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されているようにすれば、既存の半導体装置製造技術を用いて、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を容易に形成することができる。
【００２３】
本発明の半導体装置の製造方法では、半導体層の上面に、半導体層の上面に対して垂直な側壁をもつ溝を１本以上形成する溝形成工程（Ａ）、半導体層に上方から半導体層の上面に対して垂直方向に不純物イオンを、その分布が上記溝の深さよりも浅くなる加速エネルギーでイオン注入して、半導体層の上面に上記溝の深さよりも小さい厚みで上層抵抗体を形成し、半導体層の上記溝の底部に上層抵抗層と同じ厚みで下層抵抗体を形成する抵抗層形成工程（Ｂ）、半導体層上に層間絶縁膜を形成し、上層抵抗体及び下層抵抗体を直列に接続するための接続孔を層間絶縁膜に形成し、接続孔内及び層間絶縁膜上に導電性材料を形成して上層抵抗体と下層抵抗体を直列に接続して抵抗素子を形成する配線工程（Ｃ）をその順に含むようにしたので、本発明の半導体装置の抵抗素子を形成することができる。また、溝形成工程（Ａ）で上記溝の側壁を半導体層の上面に対して垂直に形成し、抵抗層形成工程（Ｂ）で不純物イオン注入を半導体層の上面に対して垂直方向から行なっているので、溝の側壁から半導体層へ不純物イオンが導入されるのを抑制し、上層抵抗体と下層抵抗体を半導体層内で短絡するのを防止できる。
【００２４】
本発明の半導体装置の製造方法において、溝形成工程（Ａ）と抵抗層形成工程（Ｂ）の間に、上記溝の側壁に絶縁膜を形成する側壁絶縁膜形成工程（Ａ’）を含むようにすれば、抵抗層形成工程（Ｂ）で上層抵抗体と下層抵抗体を形成するために半導体層へ不純物イオン注入を行なう際に、側壁絶縁膜形成工程（Ａ’）で形成された絶縁膜が上記溝の側壁からの半導体層への不純物イオンの注入を防止するので、上層抵抗体と下層抵抗体を半導体層内で短絡するのを防止できる。
【００２５】
また、上記半導体層として不純物イオンを含んでいないものを用いるようにすれば、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
【００２６】
また、上記半導体層として第１導電型のものを用い、上記上層抵抗体及び上記下層抵抗体として第２導電型のものを形成するようにしても、上層抵抗体と下層抵抗体を半導体層内で短絡させることなく、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を形成できる。
【００２７】
また、上記半導体層は、ポリシリコン、アモルファスシリコン又は単結晶シリコンによって形成されているようにすれば、既存の半導体装置製造技術を用いて、上層抵抗体と下層抵抗体を直列に接続した抵抗素子を容易に形成することができる。
【発明を実施するための最良の形態】
【００２８】
図１は半導体装置の一実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。図１を参照しながら半導体装置の一実施例を説明する。
【００２９】
例えば半導体基板上に形成された絶縁膜からなる絶縁性基板１上に、不純物イオンが導入されていないノンドープのポリシリコン膜（半導体層）３が形成されている。ポリシリコン膜３の上面に、少なくとも１つ以上の並行な溝、ここでは３本の溝５ａ，５ｂ，５ｃが形成されている。溝５ａ，５ｂ，５ｃの深さは同じであり、溝５ａ，５ｂ，５ｃの底部はポリシリコン膜３と絶縁性基板１の界面までは達していない。また、溝５ａ，５ｂ，５ｃはポリシリコン膜３の上面に対して垂直な側壁と水平な底面を備えている。
【００３０】
溝５ａ，５ｂ間及び溝５ｂ，５ｃ間のポリシリコン膜３表面部分（ここをメサ部と呼ぶこととする）にＮ型不純物イオン又はＰ型不純物イオンによる不純物層でできた上層抵抗体７ａ，７ｂが形成されている。溝５ａ，５ｂ，５ｃの底部にＮ型不純物イオン又はＰ型不純物イオンによる不純物層でできた下層抵抗体９ａ，９ｂ，９ｃが形成されている。抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは、メサ部の表面、溝５ａ，５ｂ，５ｃの底部の表面から一定の深さをもって形成されており、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは互いに分離して形成されている。抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは同一のイオン注入工程により同時に形成されたものであり、同じ種類の不純物イオンをもち、かつ同じ不純物イオン濃度をもつ。
【００３１】
抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの両端部に、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃに比べて高濃度の不純物イオンを含有する高濃度不純物層１１が形成されている。抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの両端部にそれぞれ設けられた高濃度不純物層１１は、メサ部の表面、溝５ａ，５ｂ，５ｃの底部の表面から一定の深さをもって形成されており、互いに分離して形成されている。
【００３２】
絶縁性基板１上にポリシリコン膜３を覆って層間絶縁膜１３が形成されている。層間絶縁膜１３には、高濃度不純物層１１上の所定位置で接続孔１５が形成されている。接続孔１５内に導電性材料１７が埋め込まれている。導電性材料１７上及び層間絶縁膜１３上に導電性材料からなるメタル配線１９が形成されている。抵抗体９ａ、７ａ、９ｂ、７ｂ、９ｃは高濃度不純物層１１、導電性材料１７及びメタル配線１９を介して直列に接続されて、抵抗素子が形成されている。
【００３３】
図２は、製造方法の一実施例であって図１に示した半導体装置の製造工程を説明するための工程断面図である。図１及び図２を参照しながら製造方法の一実施例を説明する。
【００３４】
（１）絶縁性基板１上に不純物を含まないポリシリコン膜を形成し、そのポリシリコン膜をフォトリソグラフィ工程及びエッチング工程を経てパターニングし、ポリシリコン膜３を形成する（図２（Ａ）参照）。
【００３５】
（２）フォトリソグラフィ工程及びエッチング工程を経てポリシリコン膜３に溝５ａ，５ｂ，５ｃを形成する（図２（Ｂ）参照）。溝５ａ，５ｂ，５ｃの幅Ｌと、溝と溝の間隔（すなわちメサ部の幅）Ｓは、等しいことが望ましい。この時、溝５ａ，５ｂ，５ｃの深さは、その底部がポリシリコン膜３と絶縁性基板１の界面までは達しない状態にする。さらに溝５ａ，５ｂ，５ｃの側壁は垂直であることが好ましい。
【００３６】
（３）矢印に示すように、ポリシリコン膜３の上面に対して垂直方向にポリシリコン膜３に不純物イオンを注入する。ポリシリコン膜３の溝５ａ，５ｂ，５ｃの底部表面、及びメサ部表面に、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成する。抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの深さは、溝５ａ，５ｂ，５ｃの深さよりも浅く形成し、かつ、溝５ａ，５ｂ，５ｃの底部から絶縁性基板１までの距離よりも浅く形成する（図２（Ｃ）参照）。
【００３７】
（４）フォトリソグラフィ工程により、溝５ａ，５ｂ，５ｃの両端部及びメサ部の両端部（高濃度不純物層１１の形成領域）のみに開口をもつフォトレジストパターンを形成し、そのレジストパターンをマスクにして、ポリシリコン膜３の上面に対して垂直方向にポリシリコン膜３（抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの両端部）に不純物イオンを注入する。これにより、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの両端部に、比較的濃度の濃い高濃度不純物層１１を形成する。高濃度不純物層１１の深さは、溝５ａ，５ｂ，５ｃの深さよりも浅く形成し、かつ、溝５ａ，５ｂ，５ｃの底部から絶縁性基板１までの距離よりも浅く形成する。その後、レジストパターンを除去する（図２（Ｄ）参照）。図１のＡ−Ａ’断面図で示した領域は、図２（Ｃ）で示したままの状態である。
【００３８】
（５）通常の半導体装置製造工程に従い、層間絶縁膜１３を形成した後、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃをメタル配線と接続するための接続孔１５を層間絶縁膜１３に形成する。接続孔１５は、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの両端部に形成された高濃度不純物層１１上に形成する（図２（Ｅ）参照）。
【００３９】
（６）通常の半導体装置製造工程に従い、接続孔１５内に導電性材料１７を埋め込む。導電性材料１７上及び層間絶縁膜１３上に導電性材料からなるメタル配線１９を形成し、抵抗体９ａ、７ａ、９ｂ、７ｂ、９ｃを高濃度不純物層１１、導電性材料１７及びメタル配線１９を介して直列に接続して抵抗素子を形成する（図１参照）。
【００４０】
図１に示した抵抗素子では、上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃは、ポリシリコン膜３への不純物イオン注入によって同時に形成されたものである。したがって、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは同じ抵抗率をもつ。さらに、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは、同一のポリシリコン膜３に形成され、まったく同じ膜質をもっているので、抵抗値や温度安定性、印加電圧による抵抗値変動などの特性が同じになる。これにより、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するための溝５ａ，５ｂ，５ｃの加工バラツキに起因する抵抗値の変動を相殺することができ、抵抗素子の抵抗値バラツキを低減することができる。
【００４１】
さらに、上層抵抗体７ａ，７ｂの厚みは溝５ａ，５ｂ，５ｃの深さよりも小さいので、上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃをポリシリコン膜３内で短絡させることなく、抵抗体９ａ、７ａ、９ｂ、７ｂ、９ｃを直列に接続した抵抗素子を形成できる。
【００４２】
上記実施例では、半導体層としてポリシリコン膜３を用いたが、半導体層の結晶状態はこれに限らず、アモルファスシリコンなどでもよい。また、ポリシリコン膜３は不純物イオンを含まないノンドープのものとしたが、ポリシリコン膜３にＮ型不純物イオンを導入し、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃ及び高濃度不純物層１１としてＰ型不純物イオンの不純物層からなるものを形成してもよい。またその逆導電型でもよい。
また、不純物イオンとしては、リン、ヒ素などのＮ型不純物イオンや、ボロン、ＢＦ2などのＰ型不純物イオンなどを用いる。
【００４３】
また、溝５ａ，５ｂ，５ｃの幅Ｌとメサ部の幅Ｓは等しいことが望ましいが、フォトリソグラフィ工程やエッチング工程におけるバラツキや誤差などにより、溝５ａ，５ｂ，５ｃの幅Ｌの方が広くなったり、逆にメサ部幅Ｓが広くなったりしまうことも考えられる。しかしながら、前述のように、溝５ａ，５ｂ，５ｃ及びメサ部に形成された抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを直列に接続して使用する場合、溝５ａ，５ｂ，５ｃの底部の下層抵抗体９ａ，９ｂ，９ｃがメサ部の上層抵抗体７ａ，７ｂに対して自己整合的に形成されて画定されているので、寸法バラツキによる抵抗値の変化が相殺され、抵抗素子の抵抗値のバラツキを低減することができる。
【００４４】
図２（Ａ）で示したポリシリコン膜３の膜厚をＴ、図２（Ｂ）で示した溝５ａ，５ｂ，５ｃの深さをＤ、図２（Ｃ）で示した抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの深さをＲ、図（Ｄ）で示した高濃度不純物層１１の深さをＧとすると、
Ｒ＜Ｄ  かつ  Ｒ＜Ｔ−Ｄ
Ｇ＜Ｄ  かつ  Ｇ＜Ｔ−Ｄ
なる関係が成り立つように、膜厚や不純物層深さを設計すればよい。
【００４５】
ところで、図２（Ｃ）及び図２（Ｄ）を参照して説明した工程（３），（４）では、不純物イオンをポリシリコン膜３の上面に対して垂直に注入することにより、溝５ａ，５ｂ，５ｃの底部及びメサ部に不純物層を形成しているが、溝５ａ，５ｂ，５ｃの側壁にわずかながら不純物イオンが入り込むことがある。これは図２（Ｂ）を参照して説明した工程（２）でのエッチング工程において、溝５ａ，５ｂ，５ｃの側壁を垂直にエッチングする際に、加工精度の問題やエッチングばらつきなどの影響により、溝５ａ，５ｂ，５ｃの側壁にわずかにテーパーがついてしまうことがあるためである。また、たとえ溝５ａ，５ｂ，５ｃの側壁が垂直にエッチング加工されたとしても、溝５ａ，５ｂ，５ｃの側壁の微小な凸部に不純物イオンが注入されてしまうこともあり、更には注入角度そのものにもバラツキがあり、イオン注入角度も垂直からずれることが考えられる。
【００４６】
このように溝５ａ，５ｂ，５ｃの側壁にイオンが注入されると、溝５ａ，５ｂ，５ｃの底部に形成された不純物層と、メサ部に形成された不純物層との間に、溝５ａ，５ｂ，５ｃの側壁の不純物イオン注入層を介してポリシリコン膜３内で電気的に短絡状態になってしまう不具合がある。
このような不具合を防止するための実施例を以下に説明する。
【００４７】
図３は半導体装置の他の実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００４８】
この半導体装置の実施例では、溝５ａ，５ｂ，５ｃの側壁及び底面を含むポリシリコン膜３の表面に絶縁膜２１が形成されている。その他の部分は図１を参照して説明した実施例と同じである。
【００４９】
絶縁膜２１の材料として、例えばシリコン酸化膜やシリコン窒化膜を挙げることができる。絶縁膜２１を形成する時期は、ポリシリコン膜３に溝５ａ，５ｂ，５ｃの形成工程（図２（Ｂ）参照）の後であって、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するためのイオン注入工程（図２（Ｃ）参照）の前である。絶縁膜２１の膜厚は、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するためのイオン注入工程及び高濃度不純物層１１を形成するためのイオン注入工程において、メサ部の上面及び溝５ａ，５ｂ，５ｃの底面で注入イオン種が充分に突き抜けるだけの膜厚であればよい。これにより、図４に示すように、絶縁膜２１を介して抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するための不純物イオンをポリシリコン膜３に注入することができる。
【００５０】
図５は半導体装置のさらに他の実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００５１】
この半導体装置の実施例では、溝５ａ，５ｂ，５ｃの側壁及びポリシリコン膜３の側壁に絶縁膜２３が形成されている。その他の部分は図１を参照して説明した実施例と同じである。
【００５２】
絶縁膜２３の材料として、例えばシリコン酸化膜やシリコン窒化膜を挙げることができる。絶縁膜２３を形成する時期は、ポリシリコン膜３に溝５ａ，５ｂ，５ｃの形成工程（図２（Ｂ）参照）の後であって、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するためのイオン注入工程（図２（Ｃ）参照）の前である。絶縁膜２３の形成方法は、溝５ａ，５ｂ，５ｃの側壁及び底面を含むポリシリコン膜３の表面に絶縁膜を形成した後、エッチバック処理を施して、ポリシリコン膜３の上面及び溝５ａ，５ｂ，５ｃの底面の絶縁膜を除去する方法を挙げることができる。絶縁膜２３の膜厚は、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するためのイオン注入工程及び高濃度不純物層１１を形成するためのイオン注入工程において、溝５ａ，５ｂ，５ｃの側壁からポリシリコン膜３内部へ向かう注入イオン種が突き抜けない膜厚であればよい。図６に示すように、ポリシリコン膜３において抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成する位置には絶縁膜２３は形成されていないので、絶縁膜２３の膜厚にかかわらず、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するための不純物イオンをポリシリコン膜３に注入することができる。
【００５３】
図３及び図５に示した実施例においては、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するためのイオン注入工程の前に、絶縁膜２１又は２３を形成しておくことにより、溝５ａ，５ｂ，５ｃの側壁からポリシリコン膜３内部へ向かう不純物イオンは絶縁膜２１又は２３中に留まることとなり、ポリシリコン膜３には不純物イオンは到達しない。これにより、溝５ａ，５ｂ，５ｃの側壁からポリシリコン膜３内へ不純物イオンが導入されるのを防止することができ、上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃのポリシリコン膜３内での短絡を防ぐことができる。
【００５４】
上記実施例では、抵抗素子は絶縁性基板１１上に形成されたポリシリコン膜３に形成されているが、抵抗素子が形成される半導体層は単結晶シリコン層であってもよい。
【００５５】
図７は半導体装置のさらに他の実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５６】
例えばＰ型半導体基板２５の表面に素子分離絶縁膜２７が形成されて抵抗素子の形成領域が画定されている。素子分離絶縁膜２７で囲まれた領域の半導体基板２５の表面に、少なくとも１つ以上の並行な溝、ここでは３本の溝５ａ，５ｂ，５ｃが形成されている。
【００５７】
溝５ａ，５ｂ間及び溝５ｂ，５ｃ間のポリシリコン膜３表面部分（メサ部）にＮ型不純物イオンによる不純物層でできた上層抵抗体７ａ，７ｂが形成されている。溝５ａ，５ｂ，５ｃの底部にＮ型不純物イオンによる不純物層でできた下層抵抗体９ａ，９ｂ，９ｃが形成されている。抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃの両端部にＮ型不純物イオンによる不純物層でできた高濃度不純物層１１が形成されている。
【００５８】
抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃ上、高濃度不純物層１１上及び素子分離絶縁膜２７上に層間絶縁膜１３が形成されている。層間絶縁膜１３には、高濃度不純物層１１上の所定位置で接続孔１５が形成されている。接続孔１５内に導電性材料１７が埋め込まれている。導電性材料１７上及び層間絶縁膜１３上に導電性材料からなるメタル配線１９が形成されている。抵抗体９ａ、７ａ、９ｂ、７ｂ、９ｃは高濃度不純物層１１、導電性材料１７及びメタル配線１９を介して直列に接続されて、抵抗素子が形成されている。
【００５９】
この実施例の製造工程は、図１及び図２を参照して説明した製造工程に対し、溝５ａ，５ｂ，５ｃ、抵抗体９ａ、７ａ、９ｂ、７ｂ、９ｃ及び高濃度不純物層１１を形成する対象をポリシリコン膜３からＰ型半導体基板２５に替えることにより、同様に形成することができる。
【００６０】
この実施例の抵抗素子では、上層抵抗体７ａ，７ｂと下層抵抗体９ａ，９ｂ，９ｃは、Ｐ型半導体基板２５への不純物イオン注入によって同時に形成されたものである。したがって、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは同じ抵抗率をもつ。さらに、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃは、同一のＰ型半導体基板２５に形成され、まったく同じ膜質をもっているので、抵抗値や温度安定性、印加電圧による抵抗値変動などの特性が同じになる。これにより、抵抗体７ａ，７ｂ，９ａ，９ｂ，９ｃを形成するための溝５ａ，５ｂ，５ｃの加工バラツキに起因する抵抗値の変動を相殺することができ、抵抗素子の抵抗値バラツキを低減することができる。
【００６１】
また、図３、図５にそれぞれ示した実施例と同様に、溝５ａ，５ｂ，５ｃの側壁に絶縁膜を形成するようにすれば、図３、図５にそれぞれ示した実施例と同様の作用及び効果を得ることができる。
また、図７に示した実施例では、Ｐ型半導体基板２５を用いているが、Ｎ型半導体基板を用い、抵抗体及び高濃度不純物層をＰ型不純物層によって形成するようにしてもよい。
【００６２】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００６３】
【図１】半導体装置の一実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。
【図２】製造方法の一実施例であって図１に示した半導体装置の製造工程を説明するための工程断面図である。
【図３】半導体装置の他の実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。
【図４】製造方法の他の実施例であって図３に示した半導体装置の製造工程の一部を説明するための工程断面図である。
【図５】半導体装置のさらに他の実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。
【図６】製造方法のさらに他の実施例であって図５に示した半導体装置の製造工程の一部を説明するための工程断面図である。
【図７】半導体装置のさらに他の実施例の抵抗素子部分を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【符号の説明】
【００６４】
３  ポリシリコン膜（半導体層）
５ａ，５ｂ，５ｃ  溝
７ａ，７ｂ  上層抵抗体
９ａ，９ｂ，９ｃ  下層抵抗体
２１，２３  絶縁膜
２５  Ｐ型半導体基板（半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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