(57)【要約】      （修正有）【課題】高誘電率ゲート誘電体を有するＭＯＳＦＥＴトランジスタの製造方法の提供。【解決手段】デュアル仕事関数半導体デバイスの製造方法であって、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うようにゲート誘電体２を形成する工程と、該ゲート誘電体２を覆うように金属ゲート層３を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層３を形成する工程と、第１領域の上の金属ゲート層３の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択し、第１領域の上の金属ゲート層３を覆うように第１歪導電層４を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせる工程とを含む方法を提供する。この方法により得られるデュアル仕事関数半導体デバイスも記載される。【選択図】図５
2009152562.tif 000002
【特許請求の範囲】
【請求項１】
デュアル仕事関数半導体デバイスの製造方法であって、
第１領域と第２領域とを有する基板を提供する工程と、
第１領域と第２領域とを覆うようにゲート誘電体を形成する工程と、
第１領域と第２領域との上のゲート誘電体を覆うように金属ゲート層を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層を形成する工程と、
第１領域の上の金属ゲート層の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択し、第１領域の上の金属ゲート層を覆うように第１歪導電層を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせる工程と、を含む。
【請求項２】
選択的に第１歪導電層を形成する工程が、
第１領域と第２領域の上の金属ゲート層を覆うようにポリシリコン層を形成する工程と、
ポリシリコン、金属ゲート層、およびゲート誘電体をパタ−ニングして、第１領域と第２領域の双方の上にゲート構造を形成する工程と、
ゲート構造の側壁を覆うように誘電体スペーサを形成する工程と、
第１領域の上のポリシリコンを第１歪導電層で置き換える工程を含む、第１領域上のゲート置き換えプロセスを行う工程と、を含む請求項１に記載の方法。
【請求項３】
第１歪導電層を選択的に形成する工程が、
第１領域と第２領域の上の金属ゲート層を覆うように第１歪導電層を形成する工程と、
第２領域の上に金属ゲート層に対して選択的に第１歪導電層を除去する工程と、を含む請求項１に記載の方法。
【請求項４】
更に、第２領域の上の金属ゲート層の（堆積したままの）第１仕事関数に、第２の予め決められた仕事関数シフト（ΔＷＦ２）を導入するように第２歪を選択し、第２領域の上の金属層を覆うように第２歪導電層を選択的に形成して、第２歪導電層が金属ゲート層に選択された第２歪を働かせる工程を含む請求項１〜３のいずれかに記載の方法。
【請求項５】
更に、第１領域と第２領域の少なくとも１つの上の、金属ゲート層の（堆積したままの）第１仕事関数に、第３の予め決められた仕事関数シフト（ΔＷＦ３）を導入する第３歪を選択し、第１領域と第２領域の少なくとも１つの上のゲート構造とスペーサを覆うように第３歪導電層を選択的に形成して、第３歪導電層が金属ゲート層を含むゲート構造に選択された第３歪を働かせる工程を含む請求項２または４のいずれかに記載の方法。
【請求項６】
更に、第３歪導電層と両側で接触する誘電体層を形成し、誘電体−歪金属−誘電体スタック（サンドイッチ）を形成する工程を含む請求項５に記載の方法。
【請求項７】
金属ゲート層は、ミッドギャップの堆積したままの仕事関数を有し、第１の予め決められた仕事関数シフト（ΔＷＦ１）と第２の予め決められた仕事関数シフト（ΔＷＦ２）とは、ミッドギャップに関して反対の符号を有する請求項４〜６のいずれかに記載の方法。
【請求項８】
更に、第１、第２、または第３の歪導電層の１つを形成した後に、熱処理を行う工程を含み、
熱処理工程は、金属ゲート層に働く第１、第２、および／または第３の歪を調整して、金属ゲートの（堆積されたままの）第１仕事関数中に第１、第２、および／または第３の仕事関数シフトを誘起する請求項１〜７のいずれかに記載の方法。
【請求項９】
第１および第３の歪導電層は、同じ材料から形成される請求項５〜８のいずれかに記載の方法。
【請求項１０】
金属ゲート層は、金属または金属シリサイドを含む請求項１〜９のいずれかに記載の方法。
【請求項１１】
金属ゲート層は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、および同時にスパッタされたＮｉシリサイドの少なくとも１つを含む請求項１０に記載の方法。
【請求項１２】
金属ゲート層の膜厚は、１０ｎｍより薄い請求項１０または１１に記載の方法。
【請求項１３】
第１歪導電層は、金属炭化物、金属窒化物、金属シリサイド、またはそれらの組み合わせを含む請求項１〜１２のいずれかに記載の方法。
【請求項１４】
第１歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびその組み合わせからなる組から選択され、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である請求項１３にかかる方法。
【請求項１５】
更に、Ｃ、Ｎ、およびＯからなる組から選択される１またはそれ以上の種を、第１歪導電層に導入する工程を含む請求項１３または１４に記載の方法。
【請求項１６】
第２歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびその組み合わせからなる組から選択され、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である請求項４にかかる方法。
【請求項１７】
所定の仕事関数を有する第１トランジスタと、異なる仕事関数を有する第２トランジスタを含み、請求項１〜１６のいずれかに記載の方法により得られるデュアル仕事関数半導体デバイス。
【請求項１８】
第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである請求項１７に記載のデュアル仕事関数半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳデバイスの製造方法に関する。特に、本発明は、金属ゲート電極を含むゲートスタックを有するＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
特性を改良するためのＭＯＳＦＥＴトランジスタの小型化は、ＳｉＯ２ゲート誘電体がより薄くなるため、ゲートリークが大きくなる。この問題に対して、ＳｉＯ２ゲート誘電体が、ｈｉｇｈ−ｋ（高誘電率）材料（ｋ値＞ｋＳｉＯ２）で置き換えられた。ｈｉｇｈ−ｋ材料の導入に伴い、新しい問題が発生した。即ち、フェルミレベルのピンニングである。フェルミレベルのピンニングの影響は、ポリシリコン（ｐｏｌｙＳｉ）／金属酸化物の界面で発生し、ＭＯＳＦＥＴデバイスで高い閾値電圧を招く。
【０００３】
この問題の知られた解決法は、金属ゲートの導入である。しかしながら、ＣＭＯＳ製造プロセスと互換性のあるバンドエッジ材料（ｎ型またはｐ型のいずれかの仕事関数（ＷＦ）を有する材料）を決めるのは困難である。ＣＭＯＳは、シングルまたはデュアルの誘電体を有するデュアル金属ゲートを用いて形成される。いずれか場合も、金属ゲートの１つを選択的に除去する必要があり、製造プロセスが実質的に複雑かつ高価となる。
【０００４】
ＣＭＯＳ製造の他の知られた解決法は、フルシリサイド（Fully Silicided: FUSI）ゲートを用いることものであり、電極またはゲート電極の選択的な除去を必要としない。しかしながら、ＦＵＳＩゲートは、ｎＭＯＳおよびｐＭＯＳの上で、異なったシリサイド相であることを要する。小型デバイスでは、ＦＵＳＩゲートの相や組成が不均一になりやすく、ウエハ内での閾値電圧（Ｖｔ）が不均一になる。
【発明の概要】
【０００５】
本発明の一の形態は、仕事関数を変調するための歪導電層（strained conductive layer）を有するデュアル仕事関数半導体デバイスの製造方法を開示する
【０００６】
本発明の他の形態は、従来技術の方法の、少なくとも１つの欠点を克服するデュアル仕事関数半導体デバイスの製造方法を提供する。本発明の他の形態は、良好な特性を有するデュアル仕事関数半導体デバイスに関する。
【０００７】
本発明は、デュアル仕事関数半導体デバイスの製造方法であって、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うようにゲート誘電体を形成する工程と、第１領域と第２領域との上のゲート誘電体を覆うように金属ゲート層を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層を形成する工程と、第１領域の上の金属ゲート層を覆うように第１歪導電層を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせることにより、第１領域の上の金属ゲート層の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入する工程とを含む製造方法を提供する。
【０００８】
上述の方法において、選択的に第１歪導電層を形成する工程は、第１領域と第２領域の上の金属ゲート層を覆うようにポリシリコン層を形成する工程と、ポリシリコン、金属ゲート層、およびゲート誘電体をパターニングして、第１領域と第２領域の双方の上にゲート構造を形成する工程と、ゲート構造の側壁を覆うように誘電体スペーサを形成する工程と、第１領域の上のポリシリコンを第１歪導電層で置き換える工程を含む、第１領域上のゲート置き換えプロセスを行う工程とを含む。
【０００９】
上述の方法において、第１歪導電層を選択的に形成する工程は、第１領域と第２領域の上の金属ゲート層を覆うように第１歪導電層を形成する工程と、第２領域の上に金属ゲート層に対して選択的に第１歪導電層を除去する工程とを含む。
【００１０】
上述の方法は、更に、第２領域の上の金属層を覆うように第２歪導電層を選択的に形成して、第２歪導電層が金属ゲート層に選択された第２歪を働かせることにより、第２領域の上の金属ゲート層の（堆積したままの）第１仕事関数に、第２の予め決められた仕事関数シフト（ΔＷＦ２）を導入する工程を含む。
【００１１】
上述の方法は、更に、第１領域と第２領域の少なくとも１つの上にゲート構造とスペーサを覆うように第３歪導電層を選択的に形成して、第３歪導電層が金属ゲート層を含むゲート構造に選択された第３歪を働かせることにより、第１領域または第２領域の少なくとも１つに、金属ゲート層の（堆積したままの）第１仕事関数に第３の予め決められた仕事関数シフト（ΔＷＦ３）を導入する方法を含む。
【００１２】
上述の方法は、更に、第３歪導電層と両側で接触する誘電体層を形成することにより、誘電体−歪金属―誘電体スタック（サンドイッチ）を形成する工程を含む。
【００１３】
上述の方法では第１領域がＮＭＯＳ領域であり、第２領域はＰＭＯS領域である。
【００１４】
上述の方法では、金属ゲート層は、ミッドギャップの堆積したままの仕事関数を有し（ミッドギャップは明細書中で定義される）、第１の予め決められた仕事関数シフト（ΔＷＦ１）と第２の予め決められた仕事関数シフト（ΔＷＦ２）とは、ミッドギャップに関して反対の符号を有する。
【００１５】
上述の方法では、更に、第１、第２、または第３の歪導電層の１つを形成した後に、熱処理を行う工程を含み、熱処理工程は、金属ゲート層に働く第１、第２、および／または第３の歪を調整して、金属ゲートの（堆積されたままの）第１仕事関数中に第１、第２、および／または第３の仕事関数シフトを誘起する。
【００１６】
上述の方法では、第１および第３の歪導電層は、同じ材料から形成される。
【００１７】
上述の方法では、基板は、Ｓｉ、Ｇｅ、ＳｉＧe、ＳＯＩ、ＧｅＯＩ、ＩＩＩ−Ｖ材料、およびそれらの組み合わせを含む。
【００１８】
上述の方法では、ゲート誘電体層は、ＳｉＯ２、ＳｉＯＮ、ｈｉｇｈ−ｋ材料、およびその組み合わせを含む。
【００１９】
上述の方法では、金属ゲート層は、金属または金属シリサイドを含む。
【００２０】
上述の方法では、金属ゲート層は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、および同時にスパッタされたＮｉシリサイドの少なくとも１つを含む。
【００２１】
上述の方法では、金属ゲート層の膜厚は、１０ｎｍより薄い。
【００２２】
上述の方法では、第１歪導電層は、金属炭化物、金属窒化物、金属シリサイド、またはそれらの組み合わせを含む。
【００２３】
上述の方法では、第１歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびその組み合わせからなる組から選択され、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である。
【００２４】
上述の方法では、更に、Ｃ、Ｎ、およびＯからなる組から選択される１またはそれ以上の種を、第１歪導電層に導入する工程を含む。
【００２５】
上述の方法では、第２歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびその組み合わせからなる組から選択され、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である。
【００２６】
上述の方法では、第３歪導電層は、金属炭化物、金属窒化物、またはその組み合わせを含む。
【００２７】
本発明は、また、上述の方法で得られた半導体デバイスを提供する。
【００２８】
本発明は、また、第１基板領域上の第１トランジスタと、第２基板領域上の第２トランジスタとを含むデュアル仕事関数半導体デバイスであって、第１トランジスタのゲート誘電体は、第２トランジスタのゲート誘電体と、実質的に同じ組成および膜厚を有するそれぞれのゲート誘電体と、その上に誘起された歪により変えられる（堆積されたままの）第１仕事関数を有する金属ゲート層であって、第１トランジスタの金属ゲート層は、第２トランジスタの金属ゲート層と同じ組成および膜厚を有する、金属ゲート層とを含み、第１トランジスタは、更に、金属ゲート層を覆う第１歪導電層を含み、第１歪導電層は金属ゲート層に選択された第１歪を働かせ、これにより金属ゲート層の（堆積されたままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するデュアル仕事関数半導体デバイスを提供する。
【００２９】
上述の半導体デバイスでは、第２トランジスタは、更に、金属層を覆う第２歪導電層を含み、第２歪導電層は金属ゲート層に選択された第２歪を働かせ、これにより金属ゲート層の（堆積されたままの）第１仕事関数に、第２の予め決められた仕事関数シフト（ΔＷＦ２）を導入する。
【００３０】
上述の半導体デバイスでは、更に、第１トランジスタおよび第２トランジスタの少なくとも１つのゲート構造とスペーサとを覆うように、第３歪導電層を選択的に形成する工程を含み、これにより金属ゲート層の（堆積されたままの）第１仕事関数に、第３の予め決められた仕事関数シフト（ΔＷＦ３）を導入する。
【００３１】
上述の半導体デバイスでは、第１トランジスタは、更に、第３歪導電層の両側と接触する誘電体層を含み、これにより誘電体−歪金属−誘電体のスタック（サンドイッチ）を形成する。
【００３２】
上述の半導体デバイスでは、第１トランジスタがＮＭＯSであり、第２トランジスタがＰＭＯSである。
【００３３】
上述の半導体デバイスでは、金属ゲート層がミッドギャップの堆積されたままの仕事関数を有し、第１の予め決められた仕事関数シフト（ΔＷＦ１）と第２の予め決められた仕事関数シフト（ΔＷＦ２）とは、ミッドギャップに関して反対の符号を有する。
【００３４】
上述の半導体デバイスでは、第１および第３の歪導電層は、同じ材料から形成される。
【００３５】
上述の半導体デバイスでは、基板は、Ｓｉ、Ｇｅ、ＳｉＧe、ＳＯＩ、ＧｅＯＩ、ＩＩＩ−Ｖ材料、およびそれらの組み合わせを含む。
【００３６】
上述の半導体デバイスでは、ゲート誘電体層は、ＳｉＯ２、ＳｉＯＮ、ｈｉｇｈ−ｋ材料、およびその組み合わせを含む。
【００３７】
上述の半導体デバイスでは、金属ゲート層は、金属または金属シリサイドを含む。
【００３８】
上述の半導体デバイスでは、金属ゲート層は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、および同時にスパッタされたＮｉシリサイドの少なくとも１つを含む。
【００３９】
上述の半導体デバイスでは、金属ゲート層の膜厚は、１０ｎｍより薄い。
【００４０】
上述の半導体デバイスでは、第１歪導電層は、金属炭化物、金属窒化物、金属シリサイド、またはそれらの組み合わせを含む。
【００４１】
上述の半導体デバイスでは、第１歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびその組み合わせからなる組から選択され、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である。
【００４２】
上述の半導体デバイスでは、更に、Ｃ、Ｎ、およびＯからなる組から選択される１またはそれ以上の種を含む。
【００４３】
上述の半導体デバイスでは、第２歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびその組み合わせからなる組から選択され、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である。
【図面の簡単な説明】
【００４４】
全ての図面は、本発明の幾つかの形態と具体例を示すことを意図する。記載された図面は、概略的なものであり、限定的なものではない。
【００４５】
【図１】Ｔａ（１１０）層に与えられた歪（％）の関数として、計算された仕事関数のシフト（ｅＶ）を示す。ここで、◆（ダイアモンド）は一軸の歪、■（スクエア）は二軸の歪を表す。
【図２】Ｓｉ上のＴｉＮ層の応力（ｄｙｎｅｓ／ｃｍ２）に対する熱処理の影響を示す。ここで、（１）は堆積したまま（as deposited）、（２）はプレアニール（３００℃〜６５０℃）、（３）はＲＴＰアニール（６５０℃）、（４）はスパイクアニール（１０５０℃）である。
【図３】膜の内在的な歪（ＧＰａ）の関数として、チャネル歪（ＭＰａ）を示す。ここで、◆（ダイアモンド）は金属充填（歪金属層）、■（スクエア）は膜厚５ｎｍの仕事関数（ＷＦ）金属、▲（三角）は膜厚５０ｎｍのコンタクトストップエッチング層（ＣＥＳＬ）を表す。
【図４ａ】少なくとも１つの歪導電層を含む半導体デバイスを製造するための、異なるプロセス工程を示す。
【図４ｂ】少なくとも１つの歪導電層を含む半導体デバイスを製造するための、異なるプロセス工程を示す。
【図４ｃ】少なくとも１つの歪導電層を含む半導体デバイスを製造するための、異なるプロセス工程を示す。
【図４ｄ】少なくとも１つの歪導電層を含む半導体デバイスを製造するための、異なるプロセス工程を示す。
【図４ｅ】少なくとも１つの歪導電層を含む半導体デバイスを製造するための、異なるプロセス工程を示す。
【図４ｆ】少なくとも１つの歪導電層を含む半導体デバイスを製造するための、異なるプロセス工程を示す。
【図５】第１歪導電層（４）と第２歪導電層（１０）とを含む半導体デバイスを模式的に表す。
【図６】本発明にかかる方法を表すフローチャートである。
【発明を実施するための形態】
【００４６】
本発明は、特定の具体例について、所定の図面を参酌しながら説明されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。特許請求の範囲中の参照記号は、範囲を限定するように解釈すべきでない。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。
【００４７】
発明の詳細や請求の範囲中「含む（comprising）」の用語が使用された場合、これは他の要素や工程を排除しない。単数の名詞について、例えば、”ａ”や”ａｎ”、”ｔｈｅ”のような冠詞または定冠詞が使用された場合、これは特に言及しない場合は、複数のその名詞を含む。
【００４８】
更に、説明や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順序や他の方法による、時間的、空間的な順序を表す必要はない。そのように使用された用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００４９】
より深い（deeper）やより高い（higher）の用語は、基板中の元素の相対位置を示すのに使用される。より深くは、測定が行われる側から見た、基板の主表面からの距離がより大きいことを意味する。
【００５０】
本発明の多くの具体例は、閾値電圧、仕事関数（ＷＦ）、または、（堆積したままの）仕事関数、フェルミレベル等を有する材料の物理的特性のような、半導体デバイスのパラメ−タに関する。この文献を通して使用される定義について、以下に要約する。
【００５１】
ＭＯＳＦＥＴデバイスにおいて、ゲートは、チャネルを導電性にする閾値電圧（Ｖｔ）を必要とする。相補型ＭＯＳプロセスは、ｎチャネルおよびｐチャネル（ＮＭＯＳおよびＰＭＯＳ）トランジスタの双方を形成する。閾値電圧は、いわゆる仕事関数の差に影響される。閾値電圧（Ｖｔ）値を決めるために、それぞれのＰＭＯＳおよびＮＭＯＳのゲート材料（ゲートスタック）の仕事関数の差と、それに対応するチャネル領域が、チャネルプロセスおよびゲートプロセスを通して独立して決められる。換言すれば、（主な誘電体層と異なったキャップ層からなる）ゲート誘電体と、（少なくとも１つの金属層からなる）ゲート電極との双方は、ゲートスタック（トランジスタ）の仕事関数を決定する。更に、（一連の異なった工程および／または与えられる熱処理のような）ゲートプロセス自身が、ゲートスタック（トランジスタ）の仕事関数に影響する。
【００５２】
ゲートスタック（トランジスタ）の仕事関数は、ゲート誘電体材料、ゲート電極材料の選択により、および行われるゲートプロセスにより変調（調整／修正）可能なパラメータである。一方、堆積されたままの、（時に金属ゲート電極／金属層と呼ばれる）ゲート電極の仕事関数は、材料固有の特性である。一般に、所定の材料（即ち、金属層）の仕事関数は、電子が最初にフェルミレベルにあるとした場合に、材料中の電子を、材料原子の外部に真空順位まで取り出すのに必要とする、エレクトロンボルト（ｅＶ）で表されるエネルギーとして測定される。
【００５３】
シリコン基板に対して、ｎチャネルＭＯＳＦＥＴ（またはＮＭＯＳ）トランジスタのゲート電極は、約４．１ｅＶ（＋／−０．３Ｖ）のｎ型仕事関数を有し、ｐチャネルＭＯＳＦＥＴ（またはＰＭＯＳ）トランジスタのゲート電極は、約５．２ｅＶ（＋／−０．３Ｖ）のｐ型仕事関数を有する。一般的な「ミッドギャップ」材料は、約４．６ｅＶ〜４．７ｅＶの仕事関数を有する。
【００５４】
最新技術では、他の歪拡大技術（例えば、絶縁層上の歪シリコン（ＳＳＯＩ）や、ＳｉＧｅ再成長）とともに、歪層についても開示され、これらは、デバイス特性を良くするために、ＣＭＯＳＦＥＴ（相補型金属酸化物半導体電界効果トランジスタ）技術で用いられる。導入された歪はチャネルに伝わり、バンドダイアグラムを変え、駆動電流を増加させる。歪層は、除去されるとともにその利益は歪記憶技術（ＳＭＴ）により保持され、または、保持されて、例えばコンタクトエッチングストップ層（ＣＥＳＬ）として使用される。
【００５５】
本発明の多くの具体例は、仕事関数を変調するための歪導電層を用いたデュアル仕事関数半導体デバイスの製造方法を含む。
【００５６】
本発明は、更に、本発明の多くの特定の具体例の詳細な説明により開示される。本発明の他の具体例は、本発明の真実の精神や具術的教示から離れることなく、当業者の知識により行えることは明らかである。
【００５７】
ここで、特定の化学名または化学式が与えられた場合、材料は、化学名により特定された化学量論的に正確な式の、非化学量論的変化を含む。式中の元素の下付き数字が無い場合は、数字「１」を表す。正確な化学量論的な数字に対して、プラス／マイナス２０％の範囲の変化は、この目的ではその化学名や化学式に含まれる。代数的な下付き文字が与えられた場合、プラス／マイナス２０％の範囲の変化は、それぞれの下付き文字の値に比例して含まれる。そのように変化した値は、加えて整数にする必要はなく、そのずれが意図される。そのような変化は、プロセスの意図した選択や制御のいずれかにより発生し、または意図しないプロセスの変形により発生する。
【００５８】
本発明の第１の形態では、デュアル仕事関数半導体デバイスの製造方法が開示され、この方法は、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うゲート誘電体を形成する工程と、第１領域と第２領域との上のゲート誘電体を覆う金属ゲート層を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層を形成する工程と、第１領域の上の金属ゲート層の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択して、第１領域の上の金属ゲート層を覆うように第１歪導電層を選択的に形成して、第１歪導電層は、金属ゲート層に、選択された第１歪を働かせる工程と、を含む。
【００５９】
ゲート誘電体は、１またはそれ以上の誘電体材料、例えばＳｉＯ２、ＳｉＯＮ、またはｈｉｇｈ−ｋ誘電体材料を含んでも良い。
【００６０】
ゲート電極は、ゲート誘電体を覆う金属ゲート層と、金属ゲート層を覆う１またはそれ以上の導電層とを含む。ゲート誘電体と接触する金属ゲート層の仕事関数は、デバイスの閾値電圧を決定する。金属ゲート層は、金属または同時にスパッタされた金属シリサイドを含んでも良い。
【００６１】
金属ゲート層を覆う導電層は、金属、ポリシリコン、またはシリサイドから形成されても良い。導電層の物理的性質（例えば、材料、膜厚、堆積方法）は、金属ゲート層に選択された歪が導入されるように選択され、これにより、金属ゲート層の仕事関数に、予め決めた仕事関数のシフトを誘起する。有利なことには、導電層は、ゲート電極のコンタクト抵抗を低下させる。
【００６２】
この方法の長所は、金属ゲート層の仕事関数が、歪導電層の導入より変化することである。この方法の他に利点は、チャネルに与えられる応力による歪導電層により移動度が向上することである。
【００６３】
本発明の第１の形態の１の具体例は、図４ａ〜図４ｅに模式的に示されたゲートラスト（gate-last）アプロ−チにより、第１歪導電層を選択的に形成する工程を示し、この工程は、
第１領域と第２領域の上の金属ゲート層（３）を覆うように、ポリシリコン（８）の層を形成する工程と、
ポリシリコン（８）、金属ゲート層（３）、およびゲート誘電体（２）をパタ−ニングして、第１領域と第２領域の双方の上にゲート構造を形成する工程と、
ゲート構造の側壁を覆う誘電体スペーサ（５）を形成する工程と、
第１領域の上のポリシリコン層（８）を、第１歪導電層（４）で置き換える工程を含む、第１領域の上の置き換えゲートプロセスを行う工程と、
を含む。
【００６４】
本発明の第１の形態の他の具体例は、「ゲートファースト（gate-first）」アプロ−チにより、第１歪導電層を選択的に形成する工程を示し、この工程は、
第１領域と第２領域の上の金属ゲート層を覆うように、第１歪導電層を形成する工程と、
第１歪導電層を、第２領域の上の金属ゲート層に対して選択的に除去する工程と、
を含む。
【００６５】
第１の発明の形態の具体例は、デュアル仕事関数半導体デバイスの製造方法を示し、かかる方法は、更に、第２領域の上の金属ゲート層の（堆積したままの）第１仕事関数に、第２の予め決められた仕事関数シフト（ΔＷＦ２）を導入するように第２歪を選択して、第２領域の上の金属層（３）の上に横たわるように第２歪導電層（１０）を選択的に形成して、第２歪導電層は、金属ゲート層に、選択された第２歪を働かせる工程と、を含む。この具体例は、図５に模式的に示される。
【００６６】
第２の形態の他の具体例は、デュアル仕事関数半導体デバイスの製造方法を示し、かかる方法は、更に、第１領域と第２領域の少なくとも１つの上の、金属ゲート層の（堆積したままの）第１仕事関数に、第３の予め決められた仕事関数シフト（ΔＷＦ３）を導入するように第３歪を選択して、第１領域と第２領域の少なくとも１つの上のゲート構造とスペーサの上に横たわるように第３歪導電層（７）を選択的に形成して、第３歪導電層は、金属ゲート層（３）を含むゲート構造に、選択された第３歪を働かせる工程と、を含む。この具体例は、図４ｆに模式的に示される。
【００６７】
図６のフローチャートは、本発明にかかる方法を模式的に表す。
【００６８】
第１、第２、および第３の仕事関数シフト（ΔＷＦ１、ΔＷＦ２、ΔＷＦ３）は、同じまたは反対の符号（例えば、双方との引っ張り、双方との圧縮、または１つが引っ張りで他方が圧縮）を有しても良い。異なった具体例では、デュアル仕事関数半導体デバイスは、ＮＭＯＳおよびＰＭＯＳトランジスタを含むＣＭＯＳデバイスであり、金属ゲート材料は、ミッドギャップ仕事関数を有する。この場合、ΔＷＦ１、ΔＷＦ２は、略等しい大きさで、反対の符号を有する。好ましい第１、第２、または第３の歪層の選択は、それぞれの場合、予め決められた仕事関数シフトに必要な歪を導入するのに適した材料、組成、堆積技術、および膜厚の選択を含む。
【００６９】
本発明の第１の形態の１の特定の具体例では、第３歪導電層（７）が、ゲート構造とスペーサを覆うように形成される集積スキ−ムが示される。この集積されたスキ−ムは、以下のプロセスを含む。
（１）活性領域と浅いトレンチ分離（ＳＴＩ）の限定、およびウエル注入を含む標準ＣＭＯＳプロセス。
（２）例えば、ＳｉＯ２、ＳｉＯＮ、または他のｈｉｇｈ−ｋ材料（誘電率ｋ＞ｋＳｉＯ２）のようなゲート誘電体の形成。
（３）ゲート電極形成およびゲート構造のパタ−ニング。ゲート電極は、金属層（例えばＴａ、ＴａＮ、ＴａＣ）またはフルシリサイド（ＦＵＳＩ）ゲートに変えられるポリシリコン層を含む。
（４）接合の形成、スペーサの限定、ソース／ドレイン急速熱アニール（ＲＴＡ）、およびソース／ドレインシリサイド化。
（５）ゲート構造とスペーサを覆う第３の歪導電層の形成。第３の歪導電層は、例えば、ＴｉＮ、Ｗを含んでも良い。
（６）領域（ＮＭＯＳまたはＰＭＯＳのいずれか）の１つからの、第３歪導電層の選択的除去。堆積されたままの金属ゲート層の仕事関数と、予め決められた値に堆積されたままの仕事関数を変える（シフトする）ために必要とされる応力に依存して、第３歪導電層は、ＮＭＯＳまたはＰＭＯＳのいずれかの上に保持される。
【００７０】
堆積されたままの仕事関数を決める歪の符号（引っ張り／圧縮）および内在的なレベル（大きさ）は、使用される金属の型、金属層の膜厚、堆積方法（例えば、ＡＬＤ、ＣＶＤ、ＡＶＤ、ＰＶＤ）、および異なった熱処理の温度量の関数である。好適には、金属層の膜厚は、約０．５ｎｍと１０ｎｍの間であり、より好適には、約５ｎｍと１０ｎｍとの間である。
【００７１】
有利には、第３の歪導電層（７）は、２つの誘電体層の間に挟まれる。誘電体層は、第３歪む導電層の接着を改良し、リ−ク経路の形成を防止する。
【００７２】
本発明の第１の形態の他の具体例では、Ｃ、Ｎ、またはＯのような元素が、堆積中または堆積後（例えば、注入やプラズマド−ピングにより）に、第１、第２、および／または第３の歪導電層に導入される。
【００７３】
本発明の第１の形態の異なった具体例では、更に、第１歪導電層（４）、第２歪導電層（１０）、または第３歪導電層（７）の１つの堆積後に熱処理を行う工程を含み、熱処理は、金属ゲート層（３）に影響する第１、第２、および／または第３歪を変化させて、これにより金属ゲートの（堆積されたままの）第１仕事関数中に、第１、第２、および／または第３の仕事関数のシフトを誘起させる方法が開示されている。
【００７４】
本発明の第２の形態では、第１基板領域上の第１トランジスタと、第２基板領域上の第２トランジスタとを含むデュアル仕事関数半導体デバイスであって、
第１トランジスタのゲート誘電体は、第２トランジスタのゲート誘電体と、実質的に同じ組成および膜厚を有する、ゲート誘電体（２）と、
その上に誘起された歪により変えられる（堆積されたままの）第１仕事関数を有する金属ゲート層（３）であって、第１トランジスタの金属ゲート層は、第２トランジスタの金属ゲート層と同じ組成および膜厚を有する、金属ゲート層（３）とを含み、
第１トランジスタは、更に、金属ゲート層を覆う第１歪導電層（４）を含み、第１歪導電層は金属ゲート層に選択された第１歪を働かせ、これにより金属ゲート層の（堆積されたままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するデュアル仕事関数半導体デバイス、
が記載されている。
【００７５】
第２の形態の１の具体例では、第２トランジスタは、更に、金属ゲート層（３）を覆う第２歪導電層（１０）を含み、第２歪導電層は金属ゲート層に選択された第２歪を働かせ、これにより金属ゲート層の（堆積されたままの）第１仕事関数に、第２の予め決められた仕事関数シフト（ΔＷＦ２）を導入する。
【００７６】
第２の形態の他の具体例では、更に、第１トランジスタおよび第２トランジスタの少なくとも１つのゲート構造とスペーサとを覆うように、第３歪導電層（７）を選択的に形成する工程を含み、第３歪導電層は、金属ゲート層を含むゲート構造に選択された第３歪を働かせ、これにより金属ゲート層の（堆積されたままの）第１仕事関数に、第３の予め決められた仕事関数シフト（ΔＷＦ３）を導入する半導体デバイスが記載されている。
【００７７】
第２の形態の更なる具体例では、第１、第２、および／または第３歪導電層は、更に、Ｃ、Ｎ、およびＯからなるグル−プから選択される１またはそれ以上の種を含む。
【００７８】
第２の形態の他の具体例では、第１トランジスタは、更に、第３の歪導電層の両側に接続された誘電体層を含む、これにより、誘電体−歪金属−誘電体のスタック（サンドイッチ）を形成する。
【００７９】
本発明の異なった具体例では、第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである。
【００８０】
本発明の他の具体例では、第１トランジスタはＰＭＯＳトランジスタであり、第２トランジスタはＮＭＯＳトランジスタである。
【００８１】
本発明の特定の具体例では、金属ゲート層（３）は、ミッドギャップの堆積されたままの仕事関数を有し、一方、第１の予め決められた仕事関数シフト（ΔＷＦ１）と、第２の予め決められた仕事関数シフト（ΔＷＦ２）とは、ミッドギャップに対して反対の符号を有する。
【００８２】
本発明の他の具体例では、第１トランジスタと第２トランジスタが、双方とも、異なった仕事関数を有するＮＭＯＳまたはＰＭＯＳである。
【００８３】
本発明の特定の具体例では、第１の歪導電層（４）と第３の歪導電層（７）は、同じ材料から形成される。
【００８４】
本発明のいずれかの具体例では、基板は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳＯＩ、ＧｅＯＩ、ＩＩＩ−Ｖ材料、およびこれらの組み合わせを含む。
【００８５】
本発明のいずれかの具体例では、誘電体層（２）は、ＳｉＯ２、ＳｉＯＮ、ｈｉｇｈ−ｋ材料、およびこれらの組み合わせを含む。
【００８６】
本発明のいずれかの具体例では、金属ゲート層（３）は、金属または同時にスパッタされた金属シリサイドを含む。
【００８７】
本発明の多くの具体例では、金属ゲート層（３）は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、および同時にスパッタされたＮｉシリサイドのグル−プから選択された、少なくとも１つの材料を含む。有利には、金属ゲート層の膜厚は、１０ｎｍより薄い。
【００８８】
本発明の具体例では、第１歪導電層（４）は、金属炭化物、金属窒化物、金属シリサイド、またはそれらの組み合わせを含む。
【００８９】
本発明の特別の具体例では、第１歪導電層は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびそれらの組み合わせからなるグル−プから選択される。ここで、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である。
【００９０】
本発明の他の具体例では、第２歪導電層（１０）は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙ、ＴｉＡｌＮ、ＴａＡｌＮ、およびそれらの組み合わせからなるグル−プから選択される。ここで、ｘ、ｙは、０＜ｘ、ｙ≦１の実数である。
【００９１】
本発明の他の具体例では、第３歪導電層（７）は、金属炭化物、金属窒化物、またはそれらの組み合わせを含む。
【００９２】
シミュレーションデータは、純Ｔａ（１１０）層に所定の歪が誘起された場合に、仕事関数のシフトが得られることを示す。驚くことに、約５〜１０％の歪は、約３００ｍｅＶの仕事関数（ＷＦ）シフトを誘起し、これは例えばＰＭＯＳ型からＮＭＯＳ型にデバイスをスイッチするのに十分であることが見出された（図１）。集積ル−トで、金属ゲート層（３）の選択に依存して、同じ予め決められた仕事関数シフトを誘起するために必要とされる歪の大きさや符号（圧縮または引っ張り）を、予め決めることができる。
【００９３】
図２に示すように、異なった熱処理は、更に、存在する歪を変えて、与えられる熱量に応じて、Ｓｉ上のＴｉＮ層中で、１１ＧＰａまで変化する。
【００９４】
記載されたような歪んだ金属層を用いる他の利点は、図３に示すような、チャネル応力変調である。
【００９５】
図４は、少なくとも１つの歪導電層を含む半導体デバイスの製造の、異なったプロセス工程を表す。図４ａは、金属挿入ポリシリコン（ＭＩＰＳ）ゲートの形成と、スペーサの形成工程、図４ｂは、ＣＭＰ（化学的機械研磨）の前の誘電体（６）の堆積工程、図４ｃは、誘電体（６）のＣＭＰ工程、図４ｄはポリシリコンゲート（８）の１つの選択的除去工程、図４ｅは、第１歪導電層（４）の充填およびＣＭＰ工程、図４ｆは、薄いバッファ誘電体層（６’）を覆う第３の歪導電層（７）の堆積工程である。
【００９６】
金属ゲート層（３）は、金属の型、金属層の膜厚、堆積方法、および与えられた熱量に応じた、堆積されたままの（内在的な）仕事関数を有する。金属ゲート層は、Ｍｏ、Ｒｕ、Ｗ、Ａｌ、同時にスパッタされたシリサイド（ＮｉおよびＳｉ）を含んでも良い。
【００９７】
ゲート誘電体（２）は、ＳｉＯ２、ＳｉＯＮ、またはいずれかのｈｉｇｈ−ｋ材料を含む。ｈｉｇｈ−ｋの選択は、ｈｉｇｈ−ｋ／金属ゲートスタックの応力の挙動に影響する。
【００９８】
図４ａ〜図４ｅに示すように、第１歪導電層（４）は、置き換えのゲートプロセスにより金属ゲート層（３）の上に堆積され、歪を変える高温工程を避ける。
【００９９】
第１歪導電層（４）は、ＴａｘＣｙ、ＷｘＣｙ、ＴｉｘＮｙ、ＴａｘＮｙのような金属炭化物または金属窒化物を含む。第１歪導電層の材料、膜厚、および堆積方法は、金属ゲート層（３）の中に、予め決められたレベルの歪が誘起されるように、加えて、金属ゲート層との接着が更なるプロセスと整合するように、選択される。
【０１００】
置き換えゲートプロセスは、更に、図４ｂおよび図４ｃに模式的に示すように、誘電体（例えばＳｉ酸化物）堆積工程および誘電体の化学的機械研磨（ＣＭＰ）工程と、これに続く、第１領域をマスク／保護しながら、第２領域でポリシリコンゲート（８）の湿式除去を行う工程と、図４ｅに示すように第１歪導電層（４）を形成する工程と、を含む。
【０１０１】
特別な具体例では、置き換えゲートがＰＭＯＳ領域上で使用された場合、ＦＵＳＩゲートは、ＮＭＯＳ領域の上に形成される。
【０１０２】
加えて、スペーサの上に、誘電体バッファ層（６）が堆積され、続いて、第３歪導電層（ＴｉＮ、Ｗ）が堆積される。
【０１０３】
図５は、第１歪導電層（４）を有するＰＭＯＳ金属ゲートと、第２歪導電層（１０）を有するＮＭＯＳ金属ゲートを、模式的に示す。
【０１０４】
先の記載は、本発明の所定の具体例を詳述する。しかしながら、以下に詳細に本文中に記載されても、本発明は多くの方法で実施できることが認識される。なお、本発明の所定の特徴または形態を記載した場合、特定の用語の使用は、その用語が関連する本発明の特徴や形態の特定の特徴を含むように限定されたものに、その用語がここで再定義されたものと考えるべきでない。
【０１０５】
上記詳細な説明では、多くの具体例に適用された本発明の新規な特徴について示され、記載され、そして指摘されたが、記載されたデバイスまたはプロセスの形態や細部における、多くの省略、代理、および変化は、本発明の精神から離れることなく、この技術の当業者により行えることを理解すべきである。
【図６】
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【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図５】
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【外国語明細書】
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