(57)【要約】【課題】伝送レートが高速であって、かつ符号長が長い符号によって符号化された信号に対しても、低速クロック信号で相関して復号化することが可能である。【解決手段】制御信号生成部16と、復号部14とを具えて構成される並列型復号器12である。符号化されて送信されてきた光信号9は、O/E変換器10で入力電気信号11に変換されて、並列型復号器に入力される。入力電気信号は、2分岐スイッチ20で第1電気信号21-1と第2電気信号21-2に分岐されて、それぞれ第1速度変換器22と第2速度変換器26に入力されて、ビットレートが1/2に低減されて第1 MF入力信号23と第2 MF入力信号27に変換されて出力される。第1及び第2MF入力信号は、それぞれ第1 MF 24及び第2 MF 28で相関処理され、第1相関信号25-1及び第2相関信号29として出力される。この第1及び第2相関信号が判定部30で加算処理及び閾値処理されて復号信号35が生成される。【選択図】図５
2009033631.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される符号化された入力電気信号からクロック信号を抽出して、該クロック信号の1/2周波数の1/2分周クロック信号、及び該1/2分周クロック信号に遅延が与えられた遅延1/2分周クロック信号を生成して出力する制御信号生成部と、
前記入力電気信号を入力して、該入力電気信号を復号化して出力する復号部と
を具え、
前記復号部が、
前記1/2分周クロック信号に同期して、時間軸上に並ぶ前記入力電気信号のチップパルスを順次1つずつ交互に分岐して、一方の分岐チップパルス列を第1電気信号とし、かつ他方の分岐チップパルス列を第2電気信号として出力する2分岐スイッチと、
前記遅延1/2分周クロック信号に同期して、前記第1電気信号のビットレート周波数を1/2に低減して第1マッチドフィルタ入力信号を生成して出力する第1速度変換器と、
前記遅延1/2分周クロック信号に同期して、前記第2電気信号のビットレート周波数を1/2に低減して第2マッチドフィルタ入力信号を生成して出力する第2速度変換器と、
前記第1マッチドフィルタ入力信号を入力して、該第1マッチドフィルタ入力信号を相関処理して第1相関信号を生成して出力する第1マッチドフィルタと、
前記第2マッチドフィルタ入力信号を入力して、該第2マッチドフィルタ入力信号を相関処理して第2相関信号を生成して出力する第2マッチドフィルタと、
前記第1相関信号と前記第2相関信号との合成信号を生成し、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えること特徴とする並列型復号器。
【請求項２】
外部から入力される符号化された入力電気信号からクロック信号を抽出して、該クロック信号の1/2周波数の1/2分周クロック信号、及び該1/2分周クロック信号に遅延が与えられた遅延1/2分周クロック信号を生成して出力する制御信号生成部と、
前記入力電気信号を入力して、該入力電気信号を復号化して出力する復号部と
を具え、
前記復号部が、
前記1/2分周クロック信号に同期して、時間軸上に並ぶ前記入力電気信号のチップパルスを順次1つずつ交互に分岐して、一方の分岐チップパルス列を第1電気信号とし、かつ他方の分岐チップパルス列を第2電気信号として出力する2分岐スイッチと、
前記遅延1/2分周クロック信号に同期して、前記第1電気信号のビットレート周波数を1/2に低減して第1マッチドフィルタ入力信号を生成して出力する第1速度変換器と、
前記遅延1/2分周クロック信号に同期して、前記第2電気信号のビットレート周波数を1/2に低減して第2マッチドフィルタ入力信号を生成して出力する第2速度変換器と、
前記第1マッチドフィルタ入力信号を入力して、該第1マッチドフィルタ入力信号を相関処理して第1相関信号を生成して出力する第1マッチドフィルタと、
前記第2マッチドフィルタ入力信号を入力して、該第2マッチドフィルタ入力信号を相関処理して第2相関信号を生成して出力する第2マッチドフィルタと、
前記第1相関信号を入力して、前記第1相関信号に、1チップパルス分の位相遅延を加えて遅延第1相関信号を生成して出力する第1相関信号遅延器と、
前記遅延第1相関信号と前記第2相関信号との合成信号を生成し、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えること特徴とする並列型復号器。
【請求項３】
前記制御信号生成部が、
前記入力電気信号から前記クロック信号を抽出して出力するクロック信号抽出部と、
該クロック信号を入力して、該クロック信号の1/2周波数の1/2分周クロック信号を生成して出力する1/2分周器と、
該1/2分周クロック信号に遅延を与えて遅延1/2分周クロック信号を生成して、前記第1及び第2電気信号と、前記第1及び第2マッチドフィルタ入力信号とにそれぞれ同期したクロック信号として出力するタイミング調整器と、
出力する遅延器と
を具えることを特徴とする請求項1又は2に記載の並列型復号器。
【請求項４】
外部から入力される符号化された入力電気信号からクロック信号を抽出して、該クロック信号の1/2N周波数の1/2N分周クロック信号、及び該1/2N分周クロック信号に遅延が与えられた遅延1/2N分周クロック信号を生成して出力する制御信号生成部と、
前記入力電気信号を入力して、該入力電気信号を復号化して出力する復号部と
を具え、
前記復号部が、
前記1/2N分周クロック信号に同期して、時間軸上に並ぶ前記入力電気信号のチップパルスを順次1つずつ、2N個分のチップパルスを1周期として、分岐して得られる第1〜第2N番目の分岐チップパルス列を、第1〜第2N電気信号として、それぞれ出力する2N分岐スイッチと、
前記遅延1/2N分周クロック信号に同期して、前記第k電気信号のビットレート周波数を1/2Nに低減して第kマッチドフィルタ入力信号を生成して出力する第k速度変換器と、
前記第kマッチドフィルタ入力信号を入力して、該第kマッチドフィルタ入力信号を相関処理して第k相関信号を生成して出力する第kマッチドフィルタと、
前記第1相関信号から前記第2N相関信号の合成信号を生成し、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えること特徴とする並列型復号器。
ここで、Nは2以上の整数であり、kは1〜2Nの全ての整数である。
【請求項５】
外部から入力される符号化された入力電気信号からクロック信号を抽出して、該クロック信号の1/2N周波数の1/2N分周クロック信号、及び該1/2N分周クロック信号に遅延が与えられた遅延1/2N分周クロック信号を生成して出力する制御信号生成部と、
前記入力電気信号を入力して、該入力電気信号を復号化して出力する復号部と
を具え、
前記復号部が、
前記1/2N分周クロック信号に同期して、時間軸上に並ぶ前記入力電気信号のチップパルスを順次1つずつ、2N個分のチップパルスを1周期として、分岐して得られる第1〜第2N番目の分岐チップパルス列を、第1〜第2N電気信号として、それぞれ出力する2N分岐スイッチと、
前記遅延1/2N分周クロック信号に同期して、前記第k電気信号のビットレート周波数を1/2Nに低減して第kマッチドフィルタ入力信号を生成して出力する第k速度変換器と、
前記第kマッチドフィルタ入力信号を入力して、該第kマッチドフィルタ入力信号を相関処理して第k相関信号を生成して出力する第kマッチドフィルタと、
第j相関信号を入力して、前記第j相関信号に1チップパルスのj倍分の位相遅延を加えて遅延第j相関信号を生成して出力する第j相関信号遅延器と、
遅延第1相関信号から遅延第(2N-1)相関信号及び第2N相関信号の合成信号を生成し、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えること特徴とする並列型復号器。
ここで、Nは2以上の整数であり、jは1〜(2N-1)の全ての整数であり、kは1〜2Nの全ての整数である。
【請求項６】
前記制御信号生成部が、
前記入力電気信号からクロック信号を抽出して出力するクロック信号抽出部と、
該クロック信号を入力して、該クロック信号の1/2N周波数の1/2N分周クロック信号を生成して出力する1/2N分周器と、
該1/2N分周クロック信号に遅延を与えて遅延1/2N分周クロック信号を生成し、前記第k電気信号及び前記第kマッチドフィルタ入力信号の双方に同期したクロック信号として出力するタイミング調整器と、
を具えることを特徴とする請求項4又は5に記載の並列型復号器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、符号分割多重（CDM: Code Division Multiplexing）を利用して通信する、光アクセスシステムの復号器、特に並列型復号器に関する。
【背景技術】
【０００２】
事業者とユーザーとの間でCDMを利用する通信方法であるCOF(CDM on Fiber)が、光アクセスネットワークの分野において注目されている。COFによる光アクセス方法は、時分割多重方法(TDM: Time Division Multiplexing)による光アクセス方法に比べて、長距離伝送が可能であるという特長がある。また、COFによる光アクセス方法は、同一波長を用いた双方向通信が行われる方法であるため、波長分割多重方法(WDM: Wavelength Division Multiplexing)による光アクセスシステムにも適用が容易であるという特長がある。そこで、最近WDMとCDMとが共存して実現されるPON（Passive Optical Network）システムである、WDM-CDM-PONシステムが提案されている（非特許文献1参照）。
【０００３】
光アクセスネットワークの分野では、近年更なる伝送レートの高速化及び多重数の増加が求められている。
【０００４】
まず、伝送レートを高速化するためには、高速な符号拡散レートに同期したクロック信号で動作するマッチドフィルタが必要となる。現状は、COFの復号回路にマッチドフィルタが使われている（例えば、非特許文献1〜3及び特許文献1参照）。これは、アナログ方式のマッチドフィルタが、その動作速度の点、消費電力、及びチップサイズの大きさ等の点でデジタル方式のマッチドフィルタより勝っているためである。従って、現状は、高速動作が特に必要とされる場合にはアナログ方式のマッチドフィルタが利用されているが、将来、上述の問題点が解消された高速度なデジタル方式のマッチドフィルタが実現されれば、その量産性の良さあるいはコスト面から積極的に利用されることも十分想定される。
【０００５】
アナログ方式のマッチドフィルタは、フリップフロップ回路を用いて、符号拡散レートに同期したクロック信号によって、符号拡散された信号をラッチして、アナログ加算器によりこれらの信号を加算することによって復号動作を行う（例えば、非特許文献4及び特許文献1参照）。
【０００６】
一方、多重数を増加させるためには、符号パターンの長さ、すなわち符号長を長くする必要がある。アナログ方式のマッチドフィルタを復号器として利用する場合、符号長が長い符号に対応するため、マッチドフィルタ内のシフトレジスタの段数を増やす必要がある。シフトレジスタの段数を増やすと、シフトレジスタ内の残留電荷の増大、すなわち転送効率が低下するという問題がある。
【０００７】
復号回路に、アナログ方式のマッチドフィルタあるいは、デジタル方式のマッチドフィルタの何れを採用するにしても、近年の伝送レートの高速化及び多重数の増加に対する要求に対応可能である復号回路が求められている。
【非特許文献１】玉井、他、「次世代光アクセスシステムCOF-PONの研究開発−長距離ハイブリッドWDM-CDM-PON−」沖電気研究開発  第210号、Vol.74、No.2、2007年4月
【非特許文献２】鹿嶋、他、「高QoSマルチメディア光配信システムの研究開発−COFトランシーバー−」沖電気研究開発  第200号、Vol.71、No.4、2004年10月
【非特許文献３】笹瀬、「光通信システムにおける光符号分割多元接続技術」技術情報誌  TELECOMFRONTIER、2004年11月
【非特許文献４】T. Sugiyama el al., "HEMT CCD MF for Spread Spectrum Communication", 6 Topical Workshop on Heterostructure Microelectronics, TuB4, Aug. 2005.
【特許文献１】特開2003-317026号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、この発明の目的は、伝送レートが高速であって、かつ符号長が長い符号によって符号化された信号に対しても、低速クロック信号で相関し復号化することが可能である復号器を提供することにある。
【課題を解決するための手段】
【０００９】
この発明は、複数のマッチドフィルタを用いて復号器を構成し、それぞれのマッチドフィルタに相関処理を分割することによって、符号化された信号を、低速クロック信号で相関して復号化する構成とした復号器を提供する。すなわち、復号化に必要とされる相関処理をマッチドフィルタの個数に等しく分割して分配し、各マッチドフィルタに分割された相関処理を時間的に並列して実行させる構成とする。このことによって、各マッチドフィルタは、分配された相関処理を、マッチドフィルタの個数分の1の低速クロック信号で実行することが可能とななる。その結果、復号器を構成するマッチドフィルタの動作速度を高速化しなくとも、伝送レートの高速化及び多重数の増加に対する要求に対応可能である復号器が実現可能となる。
【００１０】
そこで、この発明の要旨によれば、以下の構成の並列型復号器が提供される。
【００１１】
第1発明の並列型復号器は、制御信号生成部と、入力電気信号を入力して復号化して出力する復号部とを具えて構成される。
【００１２】
制御信号生成部は、外部から入力される符号化された入力電気信号からクロック信号を抽出して、このクロック信号の1/2周波数の1/2分周クロック信号、及びこの1/2分周クロック信号に遅延が与えられた遅延1/2分周クロック信号を生成して出力する。
【００１３】
復号部は、2分岐スイッチと、第1速度変換器と、第2速度変換器と、第1マッチドフィルタと、第2マッチドフィルタと、判定部とを具えている。
【００１４】
2分岐スイッチは、1/2分周クロック信号に同期して、時間軸上に並ぶ入力電気信号のチップパルスを順次1つずつ交互に分岐して、一方の分岐チップパルス列を第1電気信号とし、かつ他方の分岐チップパルス列を第2電気信号として出力する。
【００１５】
第1速度変換器は、遅延1/2分周クロック信号に同期して、第1電気信号のビットレート周波数を1/2に低減して第1マッチドフィルタ入力信号を生成して出力する。第2速度変換器は、遅延1/2分周クロック信号に同期して、第2電気信号のビットレート周波数を1/2に低減して第2マッチドフィルタ入力信号を生成して出力する。
【００１６】
第1マッチドフィルタは、第1マッチドフィルタ入力信号を入力して、第1マッチドフィルタ入力信号を相関処理して第1相関信号を生成して出力する。第2マッチドフィルタは、第2マッチドフィルタ入力信号を入力して、第2マッチドフィルタ入力信号を相関処理して第2相関信号を生成して出力する。
【００１７】
判定部は、第1相関信号と第2相関信号との合成信号を生成し、合成信号の閾値判定処理をして、復号信号として出力する。
【００１８】
第1発明の並列型復号器において、更に、第1マッチドフィルタの後段に、第1相関信号を入力して、第1相関信号に、1チップパルス分の位相遅延を加えて遅延第1相関信号を生成して出力する第1相関信号遅延器を具え、判定部が具える合成回路において、遅延第1相関信号と第2相関信号との合成信号を生成し、この合成信号の閾値判定処理をして、復号信号として出力する構成とするのが良い。
【００１９】
また、第1発明の並列型復号器において、制御信号生成部を、クロック信号抽出部と、1/2分周器と、タイミング調整器とを具えて構成するのが良い。クロック信号抽出部は、入力電気信号からクロック信号を抽出して出力する。1/2分周器は、このクロック信号を入力して、クロック信号の1/2周波数の1/2分周クロック信号を生成して出力する。タイミング調整器は、1/2分周クロック信号に遅延を与えることによって1/2分周クロック信号のタイミングを調整して、第1及び第2速度変換器と、第1及び第2マッチドフィルタとに、それぞれ第1及び第2電気信号と、第1及び第2マッチドフィルタ入力信号とに同期したクロック信号を供給する。
【００２０】
第2発明の並列型復号器は、制御信号生成部と、入力電気信号を入力して復号化して出力する復号部とを具えて構成される。
【００２１】
制御信号生成部は、外部から入力される符号化された入力電気信号からクロック信号を抽出して、このクロック信号の1/2N周波数の1/2N分周クロック信号、及びこの1/2N分周クロック信号に遅延が与えられた遅延1/2N分周クロック信号を生成して出力する。ここで、Nは2以上の整数である。
【００２２】
復号部は、2N分岐スイッチと、第k速度変換器と、第kマッチドフィルタと、判定部とを具えている。
【００２３】
2N分岐スイッチは、1/2N分周クロック信号に同期して、時間軸上に並ぶ入力電気信号のチップパルスを順次1つずつ、2N個分のチップパルスを1周期として、分岐して得られる第1〜第2N番目の分岐チップパルス列を、第1〜第2N電気信号として、それぞれ出力する。
【００２４】
すなわち、第1番目のチップパルスを第1分岐チップパルス列のチップパルスとして分岐し、第2番目のチップパルスを第2分岐チップパルス列のチップパルスとして分岐するという動作を順次実行し、第2N番目のチップパルスを第2N分岐チップパルス列のチップパルスとして分岐するまでの動作が1周期分の動作である。2周期目の動作は、第(2N+1)番目のチップパルスを第(2N+1)分岐チップパルス列のチップパルスとして分岐し、第(2N+2)番目のチップパルスを第(2N+2)分岐チップパルス列のチップパルスとして分岐するという動作を順次実行し、第(2N+2N)番目のチップパルス、すなわち第(2N+1)番目のチップパルスを第(2N+1)分岐チップパルス列のチップパルスとして分岐するまでの動作である。2N分岐スイッチは、このような動作を3周期目以降も続ける機能を有している。
【００２５】
第k速度変換器は、遅延1/2N分周クロック信号に同期して、第k電気信号のビットレート周波数を1/2Nに低減して第kマッチドフィルタ入力信号を生成して出力する。
【００２６】
第kマッチドフィルタは、第kマッチドフィルタ入力信号を入力して、第kマッチドフィルタ入力信号を相関処理して第k相関信号を生成して出力する。
【００２７】
判定部は、第1相関信号から第2N相関信号の合成信号を生成し、合成信号の閾値判定処理をして、復号信号として出力する。ここで、kは1〜2Nの全ての整数である。
【００２８】
第2発明の並列型復号器において、更に、第jマッチドフィルタの後段に、第j相関信号を入力して、第j相関信号に1チップパルスのj倍分の位相遅延を加えて遅延第j相関信号を生成して出力する第j相関信号遅延器を具え、この第j相関信号遅延器で、遅延第1相関信号から遅延第(2N-1)相関信号及び第2N相関信号の合成信号を生成し、判定部において、合成信号の閾値判定処理をして、復号信号として出力する構成とするのが良い。ここで、jは1〜(2N-1)の全ての整数である。
【００２９】
また、第2発明の並列型復号器において、制御信号生成部を、クロック信号抽出部と、1/2N分周器と、タイミング調整器とを具えて構成するのが良い。クロック信号抽出部は、入力電気信号からクロック信号を抽出して出力する。1/2N分周器は、クロック信号を入力して、クロック信号の1/2N周波数の1/2N分周クロック信号を生成して出力する。タイミング調整器は、第k電気信号及び第kマッチドフィルタ入力信号の双方に同期したクロック信号を供給する。
【発明の効果】
【００３０】
第1発明の並列型復号器によれば、外部から入力される符号化された入力電気信号は、2分岐スイッチによって第1電気信号と第2電気信号とに分岐される。第1電気信号及び第2電気信号は、それぞれ第1速度変換器と第2速度変化部によって、ビットレート周波数が1/2に低減される。
【００３１】
ここで、ビットレート周波数とは、一般的には、符号化されていない電気信号の1ビットに割り当てられるタイムスロットの逆数として定義されるが、ここでは、符号化された電気信号の1チップパルスに割り当てられるタイムスロットの逆数を意味するものとする。以下の説明においても同様に、特に断らない限り、ビットレート周波数とは、1チップパルスに割り当てられるタイムスロットの逆数を意味するものとする。
【００３２】
こうして、第1電気信号と第2電気信号とは、ビットレート周波数が1/2に低減されて、それぞれ第1及び第2マッチドフィルタに入力される。第1及び第2マッチドフィルタでは、ビットレート周波数が1/2に低減されて生成された第1及び第2マッチドフィルタ入力信号を、それぞれ相関処理をすればよいので、第1及び第2マッチドフィルタは、第1電気信号と第2電気信号のビットレート周波数、すなわち外部から入力される符号化された入力電気信号のビットレート周波数の半分の周波数で規定される速度で相関処理を行えばよいことになる。
【００３３】
すなわち、入力電気信号は、入力電気信号のビットレート周波数の半分の周波数で動作するマッチドフィルタによって相関処理され、復号化されることとなる。このことによって、入力電気信号の伝送レートが高速であって、かつ符号長が長い符号によって符号化された信号に対しても、入力電気信号のビットレート周波数に相当する周波数の半分の周波数の低速クロック信号で相関し復号化することが可能である復号器が実現される。
【００３４】
第1発明の並列型復号器において、更に、第1マッチドフィルタの後段に、第1相関信号遅延器を具えることによって、判定部が具える合成回路において、第1相関信号と第2相関信号の両者の位相を完全に合致させることが可能となる。このことによって、合成回路における合成信号の生成動作の信頼性が高まり、復号化されて生成される受信信号のエラーを低減できる。
【００３５】
第2発明の並列型復号器によれば、外部から入力される符号化された入力電気信号は、2N分岐スイッチによって第1〜第2N電気信号に分岐される。第1〜第2N電気信号は、それぞれ第k速度変換器によって、ビットレート周波数が1/2Nに低減される。
【００３６】
こうして、第1〜第2N電気信号は、ビットレート周波数が1/2Nに低減されて、それぞれ第kマッチドフィルタに入力される。第kマッチドフィルタでは、ビットレート周波数が1/2Nに低減されて生成された第kマッチドフィルタ入力信号を、それぞれ相関処理をすればよいので、第kマッチドフィルタは、第1〜第2Nのビットレート周波数、すなわち外部から入力される符号化された入力電気信号のビットレート周波数の1/2Nの周波数で規定される速度で相関処理を行えばよいことになる。すなわち、Nの値を2以上とすることによって、上述の第1発明の並列型復号器に比較して、いっそう低速度でで動作するマッチドフィルタによって相関処理が可能となり、従って、復号化が可能となる。
【００３７】
また、第2発明の並列型復号器において、更に、第jマッチドフィルタの後段に、第j相関信号遅延器を具えることによって、判定部が具える合成回路において、遅延第1相関信号から遅延第(2N-1)相関信号及び第2N相関信号の合成信号の位相を完全に合致させることが可能となる。このことによって、合成回路における合成信号の生成動作の信頼性が高まり、復号化されて生成される受信信号のエラーを低減できることは、上述の第1発明の並列型復号器と同様である。
【発明を実施するための最良の形態】
【００３８】
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、この発明に係る一構成例を示し、この発明が理解できる程度に各構成要素の配置関係等を概略的に示しているに過ぎず、この発明を図示例に限定するものではない。また、以下の説明において、特定の電気回路および条件等を用いることがあるが、これら電気回路及び条件は好適例の一つに過ぎず、したがって、何らこれらに限定されない。各図において同様の構成要素については、同一の番号を付して示し、その重複する説明を省略することもある。
【００３９】
まず、第1及び第2実施形態の並列型復号器の構成及び動作の説明の前提となる、符号化処理、復号化処理の原理について説明し、アナログマッチドフィルタによる具体的な復号化処理について説明する。この説明に基づいて、アナログマッチドフィルタを用いる場合を一例にとり、第1及び第2実施形態の並列型復号器の構成及び動作について説明する。
【００４０】
なお、第1及び第2実施形態の並列型復号器は、デジタルマッチドフィルタを用いても、同様に実現される。しかしながら、動作速度が高速であるアナログマッチドフィルタを利用する場合についての一例が知られれば、当業者にとって、デジタルマッチドフィルタを用いて、第1及び第2実施形態の並列型復号器を実現させることは容易である。従って、デジタルマッチドフィルタを用いて構成される第1及び第2実施形態の並列型復号器については、アナログマッチドフィルタを利用する場合についての一例の説明の中で、必要に応じて補足する形で付随的に説明する。
【００４１】
＜符号化処理＞
第1及び第2チャンネルにそれぞれ異なる符号を割り当てて、符号分割多重伝送を行う場合を想定して、図1(A1)から(C)を参照し、送信信号を符号化する過程について、説明する。図1(A1)から(C)において、横軸及び縦軸は省略してあるが、横軸の方向は時間軸の方向を示し、縦軸の方向は信号の強度を示している。図1(A1)及び(A2)は、それぞれ第1チャンネルの送信信号及び符号化送信信号を示し、図1(B1)及び(B2)は、それぞれ第2チャンネルの送信信号及び符号化送信信号を示している。そして、図1(C)は、第1チャンネルの符号化送信信号と第2チャンネルの符号化送信信号とが合波された符号分割多重信号の時間波形を示している。図1(A1)から(C)において、信号の0レベルを一点破線で示してある。そして、0レベル以上を「1」とし、0レベル以下を「-1」と表してある。
【００４２】
図1(A1)に示す第1チャンネルの送信信号は、（1, 0, 1,...）である場合を想定しその時間波形を示している。図1(A2)は、符号長が4である（1, 0, 0, 1）で与えられる符号を想定し、この符号によって符号化されて生成された第1チャンネルの符号化送信信号の時間波形を示している。また、図2(B1)に示す第2チャンネルの送信信号は、（1, 1, 0,...）である場合を想定しその時間波形を示している。図2(B2)は、符号長が4である（1, 0, 1, 0）で与えられる符号を想定し、この符号によって符号化されて生成された第2チャンネルの符号化送信信号の時間波形を示している。
【００４３】
ここで、符号長とは、符号を規定する「0」及び「1」からなる数列の項数を指すものとする。この例では、符号を規定する数列が（1, 0, 0, 1）あるいは（1, 0, 1, 0）であり、この数列の項数が4であるから符号長は4であることになる。また、符号を与える数列を符号列といい、符号列の各項「0」及び「1」をチップといい、このチップを電気パルスあるいは光パルスで表現する場合は、この電気あるいは光パルスをチップパルスということもある。そして、0及び1そのものを符号値ということもある。
【００４４】
符号値「0」に対しては、電気あるいは光パルスの不存在を対応させ、符号値「1」に対しては、電気あるいは光パルスの存在を対応させる。あるいは、この逆に、符号値「1」に対しては、電気あるいは光パルスの不存在を対応させ、符号値「0」に対しては、電気あるいは光パルスの存在を対応させてもよい。
【００４５】
符号化するにあたっては、符号化される前の送信信号の1ビットに割り当てられる時間スロットに対して、符号を構成する4チップが割り当てられる。すなわち、時間軸上で、符号化される前の送信信号の1ビット内に、符号を規定する数列（1, 0, 0, 1）あるいは（1, 0, 1, 0）に対応する符号信号が完全に収まるように、時間軸上に配置される。すなわち、この場合には、送信信号の符号化される前のビットレートに対して、符号信号のビットレートは4倍となる。
【００４６】
送信信号を符号長4の符号で符号化するという意味は、送信信号（以後「D」と表すこともある。）と符号化送信信号（以後「C」と表すこともある。）との積D×Cを求めることに相当する。また、以下の説明において、どのチャンネルに対応するDであるかCであるかを区別する必要があるときは、チャンネル数を添えて示す。例えば第1チャンネルのDで及びCであることをそれぞれD1及びC1と示す。第2チャンネル等についても同様である。
【００４７】
積D×Cを求めるための符号化処理回路には、具体的には、排他的論理和演算EXOR（エクスクルシーブ・オア）ゲートの出力にインバータを接続したゲート回路であるEXNOR（エクスクルシーブ・ノア）回路を用いる。この場合には、1と0との2値信号として表した送信信号及び符号化送信信号等を、1と-1の2値信号に変換する。具体的には、送信信号及び符号化送信信号のバイアス電圧を調整して、これらの信号の振幅の中心を0 Vの水準に変更すればよい。
【００４８】
図1(A1)に示す第1チャンネルの送信信号は、（1, 0, 1,...）であるので、これを1と-1の2値信号に変換すると（1, -1, 1,...）となる。第1チャンネルの送信信号を符号化するために利用する符号は、（1, 0, 0, 1）であるので、これを1と-1の2値信号に変換すると（1, -1, -1, 1）となる。
【００４９】
第1チャンネルの送信信号の第1番目のビットは「1」であり、第2番目のビットは「0」であり、第3番目のビットは「1」である。ここで、第1チャンネルの送信信号が、（1, -1, -1, 1）で与えられる符号で符号化されるとは、第1番目のビットである「1」が（1, -1, -1, 1）で与えられる符号で符号化され、第2番目のビットである「-1」が（1, -1, -1, 1）で与えられる符号で符号化され、第3番目のビットである「1」が（1, -1, -1, 1）で与えられる符号で符号化されることを意味する。図示はしていないが、第4番目以降のビットが符号化されることも同様である。
【００５０】
送信信号Dを符号Cで符号化するということは、積D×Cを求めることに相当するから、送信信号の第1番目のビットである「1」は、(Dの第1番目のビット(1))×C(1, -1, -1, 1）＝（1×1, 1×(-1), 1×(-1), 1×1）＝（1, -1, -1, 1）と符号化される。送信信号の第2番目のビットである「-1」は、(Dの第2番目のビット（-1）)×C(1, -1, -1, 1）＝（(-1)×1, (-1)×(-1), (-1)×(-1), (-1)×1）＝（-1, 1, 1, -1）と符号化される。第3番目のビットについても同様である。したがって、図1(A1)に示す第1チャンネルの送信信号が符号化されて得られる符号化送信信号は、上述の説明のように（（1, -1, -1, 1）,（-1, 1, 1, -1）,（1, -1, -1, 1））＝（1, -1, -1, 1、-1, 1, 1, -1, 1, -1, -1, 1,...）となる。
【００５１】
また、図1(B1)に示す第2チャンネルの送信信号が符号（1, 0, 1, 0）を1と-1の2値信号に変換した（1, -1, 1, -1）で符号化する場合も、上記の第1チャンネルの場合と同様である。送信信号の第1番目のビットである「1」は、(Dの第1番目のビット(1))×C（1, -1, 1, -1）＝（1×1, 1×(-1), 1×1, 1×(-1）＝（1, -1, 1, -1）と符号化される。送信信号の第2番目のビットも「1」であるからDの第2番目のビットも（1, -1, 1, -1）と符号化される。
【００５２】
第3番目のビットは「-1」であるから(Dの第3番目のビット(-1))×C（1, -1, 1、-1）＝（(-1)×1, (-1)×(-1), (-1)×1, (-1)×(-1）＝（-1, 1, -1, 1）と符号化される。したがって、図1(B1)に示す第2チャンネルの送信信号が符号化されて得られる符号化送信信号は、上述の説明のように（（1, -1, 1, -1）,（1, -1, 1, -1）,（-1, 1, -1, 1））＝（1, -1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1,...）となる。
【００５３】
第1チャンネルの符号化送信信号（1, -1, -1, 1, -1, 1, 1, -1, 1, -1, -1, 1,...）と第2チャンネルの符号化送信信号（1, -1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1,...）との和で与えられる符号分割多重信号は、（1+1, -1-1, -1+1, 1-1, -1+1, 1-1, 1+1、-1-1, 1-1, -1+1, -1-1, 1+1）＝（+2, -2, 0, 0, 0, 0, 2, -2, 0, 0, -2, 2）となり、図1(C)にこの符号分割多重信号の時間波形を示す。
【００５４】
図1(C)に示す符号分割多重信号は、例えば、光信号に変換されて光ファイバ伝送路を伝送される。そして、伝送されてきた符号分割多重信号は受信されると、再び電気信号に変換されて復号化されて受信信号が抽出される。したがって、図1(C)に示す符号分割多重信号の時間波形の振幅の絶対値は、光ファイバ伝送中に受ける減衰等が考慮されていないので、本質的な意味を持っていない。したがって、図1(C)に示す符号分割多重信号は、振幅の最大値と最小値の中心を0レベルに設定して、振幅の値を1に規格化して（+1, -1, 0, 0, 0, 0, 1, -1, 0, 0, -1, 1）と表現しても、復号化処理の説明には何ら不都合は生じない。
【００５５】
＜復号化処理＞
図2(A)から(D)を参照して符号分割多重信号を復号化する過程について、第1チャンネルを例にとって、説明する。図2(A)及び(B)において、横軸は時間軸の方向を示し、縦軸は省略してあるが縦軸の方向は信号の強度を示している。図2(A)は、アナログマッチドフィルタに入力される符号分割多重信号の時間波形を示す。上述の図1(C)に示す符号分割多重信号の振幅の最大値と最小値の中心を0レベルに設定し、振幅の値を1に規格化して示してある。図2(B)は、アナログマッチドフィルタで復号化されて出力される信号の時間波形を示している。アナログマッチドフィルタから出力される信号は、受信したチャンネルの光端末装置の受信信号成分である自己相関波成分と、それ以外の成分である相互相関波成分との和となっている。すなわち、相互相関波成分は、雑音成分である。
【００５６】
図2(C1)は、判定回路で閾値判定がなされて出力された信号の時間波形を示す。図2(C2)は、図2(C1)に示す信号をラッチするためのクロック信号の時間波形を示す。また、図2(D)は、図2(C1)に示す閾値判定がなされて出力された信号を図2(C2)に示すクロック信号でラッチして得られる信号の時間波形を示す。この図2(D)に示す信号が受信信号である。図2(C1)、(C2)及び(D)の横軸及び縦軸は省略してあるが、横軸の方向が時間軸の方向を示し、縦軸の方向が信号の強度を示してある。また、信号の0レベルを一点破線で示してある。
【００５７】
送信信号を符号化するという意味は、上述したように送信信号Dと符号信号Cとの積D×Cを求めることに相当する。一方、符号化されて送信されてきた符号分割多重信号を受信して、この符号分割多重信号を復号化することは、符号分割多重信号を再度同一の符号で符号化することに対応する。
【００５８】
符号分割多重信号は、第1チャンネルの符号化送信信号（D1×C1）、第2チャンネルの符号化送信信号（D2×C2）、第3チャンネルの符号化送信信号（D3×C3）等、多重される全ての符号化送信信号の和となっている。したがって、符号分割多重信号は、（D1×C1）+（D2×C2）+（D3×C3）+....で表される。この符号分割多重信号を第1チャンネルに割り当てられた符号C1で復号化するとは、{(D1×C1)+(D2×C2)+(D3×C3)+....}×C1を求めること、すなわち符号分割多重信号を符号C1で符号化することに相当する。
【００５９】
すなわち、復号化されて出力される信号の時間波形は、{(D1×C1)+(D2×C2)+(D3×C3)+....}×C1＝(D1×C1)×C1+(D2×C2)×C1+(D3×C3)×C1+....＝D1×C12+ (D2×C2×C1) + (D3×C3×C1) + ....を反映した信号である。ここで、C12＝1である。なぜならば、同一符号の積であるから、両者の符号を構成するチップは全て同一の値、すなわち「1」あるいは「-1」である。すなわち、C12の演算を符号のチップごとに見ると、1×1＝1あるいは(-1)×(-1)＝1と必ず「１」となるからである。したがって、復号化されて出力される信号の時間波形を表す第1項D1×C12は、D1となり、第1チャンネルの送信信号を構成する各ビットのパルスD1が再生される。すなわち、この成分がアナログマッチドフィルタで復号化されて出力される信号の、第1チャンネルの送信信号に対する自己相関波成分に相当する。
【００６０】
一方、復号化されて出力される信号の時間波形を表す第2項以下の項は、C1×Ci≠1（ここで、i＝2, 3,...である。）であるので、(D2×C2)×C1及び(D3×C3)×C1の項からは、第2、第3チャンネルの送信信号を構成する各ビットのパルスD2及びD3は再生されない。すなわち、これらの成分が復号化されて出力される信号の、第1チャンネルの送信信号に対する相互相関波成分に相当する。
【００６１】
図2(B)において、時間軸上に示すパルス成分（図2(B)でP及びQで示してある。）が自己相関波成分である。また、相互相関波成分は、時間軸を挟んで上下に示す破線の間に収まる雑音成分である。図2(B)では、相互相関波成分はその形状が極めて複雑であるので、その最大値と最小値のレベルを、時間軸を挟んで上下に示す破線で示し、その詳細な形状は省略してある。
【００６２】
図2(B)に示すアナログマッチドフィルタで復号化されて出力される信号の時間波形を、判定回路で処理して自己相関波成分のみが抽出されて出力された信号が図2(C1)に示されている。図2(C1)に示されている信号が図2(C2)に示されているクロック信号によってラッチされて、図2(D)に示す受信信号が得られる。
【００６３】
次に、判定回路でのラッチ処理の内容を、図2(C1)、(C2)及び(D)を参照して説明する。ラッチ処理を行うためのラッチ回路には、周知のDフリップフロップ回路等を利用することができるので、ラッチ回路そのものの説明は省略する。ラッチ回路としては、Dフリップフロップ回路を利用して実現可能であり、例えば、MC100LVEL31(ON semiconductor 社製)等を適宜利用できる。
【００６４】
図2(C1)に示す時間波形は、後述するように閾値処理回路によって、図2(B)に示す、復号化されて出力された信号を処理して生成される。すなわち、閾値処理回路は、図2(B)に示すアナログ復号信号を、図2(C1)に示すデジタル復号信号に変換する役割を果たす。したがって、図2(C1)に示す時間波形は、図2(B)に示す復号化されて出力された信号の自己相関波成分に対応して矩形波（矩形パルス）が現れるのが特徴である。この矩形パルスの振幅の大きさは、閾値処理回路によって規定され、図2(C1)に現れている矩形パルス全ての振幅の大きさは一定である。図2(C1)ではこの矩形パルスの一例を、a、bをそれぞれ付した2本の下向きの矢印で挟んで示してある。閾値処理回路には、周知のコンパレータから好適なものを適宜選択して利用でき、例えば、MAX9600（MAXIM Integrated Products社製）を適宜利用することができる。
【００６５】
図2(C1)に示すデジタル復号信号と図2(C2)に示すクロック信号とが、ラッチ回路として機能するDフリップフロップ回路に入力されると、次のような処理が行われて、図2(D)に示す受信信号が得られる。
【００６６】
図2(C2)に示すクロック信号の立ち上がりの瞬間（例えば、図2(C2)にXと示してある瞬間）が、デジタル復号信号の自己相関波形のピークに対応する矩形パルス（例えば、図2(C2)にa、bをそれぞれ付した2本の下向きの矢印で挟んで示してある。）が存在している場合には、Dフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され始める。そして、再びクロック信号の次の立ち上がりの瞬間（図2(C2)にYと示してある瞬間）まで、Dフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され続け、この瞬間にDフリップフロップ回路の出力端子から「-1」に相当する強度の信号に変化する。
【００６７】
同様に、次にDフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され始めるのは、図2(C2)にZと示すクロック信号の立ち上がりの瞬間である。そして、Dフリップフロップ回路の出力端子からの出力信号が「-1」に相当する強度の信号に変化するのは、再びクロック信号が立ち上がる瞬間である（この瞬間は、図2(C2)から外れている。）。
【００６８】
以上説明したように、デジタル復号信号の自己相関波形のピークに対応する矩形パルスの存在時間内に、クロック信号の立ち上がり信号がDフリップフロップ回路に入力されると、図2(D)に示す受信信号の「1」に相当する強度の矩形パルスが生成される。一方、デジタル復号信号の自己相関波形のピークに対応する矩形パルスの存在時間外に、クロック信号の立ち上がり信号がDフリップフロップ回路に入力された場合には、Dフリップフロップ回路の出力端子からは「-1」に相当する信号が出力されたままである。
【００６９】
このように、クロック信号の立ち上がりの瞬間にデジタル復号信号の自己相関波形のピークに対応する矩形パルスが存在するか否かに対応して、Dフリップフロップ回路の出力端子からは「1」に相当する信号が出力されたり、「-1」に相当する信号が出力されたりする。このことによって、受信信号が再生される。図2(D)に示す受信信号は、図1(A1)に示す送信信号（1, -1, 1,...）の一部である（1, -1, 1,...）の部分が再生されたものとなっている。図2(D)で（1, -1, 1,...）に相当する部分を明示するために、信号の値である「1」及び「-1」を括弧で括って示してある。
【００７０】
上述の説明から明らかなように、クロック信号の立ち上がりの瞬間にデジタル復号信号の自己相関波形のピークに対応する矩形パルスが存在していなければ、図2(D)に示す受信信号を生成することができない。したがって、必ず図2(C1)に示すデジタル復号信号と図2(C2)に示すクロック信号との時間軸上での相対的な位置関係を調整する必要がある。この調整は、図2(C1)に示す信号をラッチするためのクロック信号に対して、遅延時間を調整することで実現できる。
【００７１】
＜アナログマッチドフィルタ＞
図3(A)及び(B)を参照して、アナログマッチドフィルタの構成及びその動作について説明する。図3(A)及び(B)は、アナログマッチドフィルタの概略的ブロック構成図である。図3(A)は、第1チャンネルの信号を復号化するためのアナログマッチドフィルタの回路であり、(B)は、第2チャンネルの信号を復号化するためのアナログマッチドフィルタの回路である。ここでは、1チャンネルに対して1つのアナログマッチドフィルタを用いて復号化する、従来の復号方法を説明する。
【００７２】
アナログマッチドフィルタは、アナログシフトレジスタ140と、プラス信号用加算器142と、マイナス信号用加算器144と、このプラス信号用加算器142及びこのマイナス信号用加算器144からそれぞれ出力された出力信号を加算するアナログ加算器146と、ローパスフィルタ148とを具えている。プラス信号用加算器142及びマイナス信号用加算器144は、それぞれ増幅器150及び反転増幅器152を具えている。増幅器150及び反転増幅器152は、その周辺回路を省略して示してある。
【００７３】
データ入力と示す入力端子には、符号分割多重信号が入力される。また、クロック入力と示す入力端子には、送信信号の伝送レート周波数のクロック信号が入力される。
【００７４】
図3(A)に示すアナログマッチドフィルタは、数列（1, 0, 0, 1）で与えられる符号によって復号することを想定して設計されている。すなわち、数列（1, 0, 0, 1）で与えられる符号は、「1」と「-1」の2値表示すると数列（1, -1, -1, 1）で与えられる符号といってもよい。
【００７５】
ここでは、簡単のために、まず符号分割多重信号のうち、第1チャンネルの成分のみを取り上げて、説明する。符号分割多重信号には、第2チャンネルの符号化された送信信号も混入しているが、これは、第1チャンネルに割り当てられた符号とは別の符号で符号化されているので、再生されない。
【００７６】
図1(A2)に示された第1チャンネルの符号化送信信号が、アナログマッチドフィルタによって、図1(A1)に示された時間波形を持つ第1チャンネルの送信信号と同一の時間波形である受信信号として再生されることについて説明する。
【００７７】
アナログシフトレジスタ140としては、4段（入力側から順に1, 2, 3, 4と示してある。）の電荷結合型素子CCD（Charge Coupled Device）によって形成されるシフトレジスタ（以後、「CCDシフトレジスタ」という。）が使われる。すなわち、アナログシフトレジスタ140は、4ビットのCCDシフトレジスタである。ここでは、チップ数が4の符号（符号長が4である符号）によって符号化する場合を想定しているので、4段のCCDシフトレジスタが使われる。実際には、チップ数が16あるいは32の符号等、符号長が長い符号が使われるので、16あるいは32段のCCDシフトレジスタ等段数の多いCCDシフトレジスタが使われるが、以下に説明する原理は同様である。
【００７８】
CCDシフトレジスタ140のクロック入力端子には、伝送レート周波数のクロック信号が入力される。また、CCDシフトレジスタ140のデータ入力端子には、符号分割多重信号（図1(A2)に示す符号化送信信号）が入力される。図3(A)及び(B)に示すCCDシフトレジスタ140の第1段の入力端子をD1、出力端子をQ1、と示してある。また、第2、第3及び第4段の入力端子を、それぞれD2、D3、D4と示し、出力端子を、それぞれQ2、Q3、Q4と示してある。CCDシフトレジスタ140のデータ入力端子は、第1段の入力端子D1に接続されている。
【００７９】
図3(A)を参照して、符号（1, -1, -1, 1）で符号化された第1チャンネルの符号分割多重信号が復号化される原理を説明する。
【００８０】
まず、CCDシフトレジスタ140の第１段のデータ入力端子D1に、符号分割多重信号、すなわち、ここでは、図1(A2)に示された第1チャンネルの符号化送信信号の「1」（図1(A2)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第1チャンネルの符号化送信信号の「-1」（図1(A2)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【００８１】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力端子からの出力値
（Q1、Q2、Q3、Q4）は、（1,-1,-1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、CCDシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【００８２】
位置Fの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Gの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）が正の電圧値に変換されて出力される。
【００８３】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、ローパルフィルタ148に入力される。
【００８４】
ローパスフィルタ148は、アナログ加算器146から出力される信号のうち、ベースレート周波数の信号を濾しとって、高周波の雑音成分を遮断する役割を果たす。
【００８５】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）となるので、電気信号合波器154では、F及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、G及びHの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【００８６】
したがって、増幅器150からは電位2に比例する電位（ここでは、簡単のため増幅率を1とする。）の信号が出力され、反転増幅器152からは、電位-2が反転（ここでは、簡単のため増幅率を-1とする。）された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である信号として、ローパスフィルタ148のデータ出力端子から出力される。
【００８７】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となるのは、CS9からCS12までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にローパスフィルタ148のデータ出力端子から、電位4である信号が出力される。
【００８８】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）とは異なる出力となっているときは、CCDシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。これは、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1,-1, -1, 1）とは異なる、例えば（-1, -1, 1, 1）等の状態となる場合を、上記の説明と同様に検討すれば明らかである。
【００８９】
次に、図3(B)を参照して、符号（1, -1, 1, -1）で符号化された第2チャンネルの符号分割多重信号が復号化される原理を説明する。図3(A)に示したアナログマッチドフィルタと図3(B)に示すアナログマッチドフィルタとの相違は、増幅器150と反転増幅器152に入力する信号を、F、G、H、Iのいずれの位置から取り出すかの相違である。図3(A)に示したアナログマッチドフィルタでは、増幅器150への入力信号をF及びIの位置から取り出し、反転増幅器152への入力信号をG及びHの位置から取り出している。これに対して、図3(B)に示したアナログマッチドフィルタでは、増幅器150への入力信号をG及びIの位置から取り出し、反転増幅器152への入力信号をF及びHの位置から取り出している。このように、増幅器150と反転増幅器152に入力する信号をF、G、H、Iのいずれから取り出すかによって、符号長が4である任意の符号を設定することができる。
【００９０】
符号分割多重信号には、第2チャンネル以外のチャンネルの符号化された送信信号も混入しているが、これらは、第2チャンネルに割り当てられた符号とは別の符号で符号化されているので、再生されない。
【００９１】
図1(B2)に示された第2チャンネルの符号化送信信号が、アナログマッチドフィルタによって、図1(B1)に示された時間波形を持つ第2チャンネルの送信信号と同一の時間波形である受信信号として再生されることについて説明する。図3(B)に示したアナログマッチドフィルタにおいても、復号化の動作は基本的に図3(A)に示したアナログマッチドフィルタと同様である。
【００９２】
まず、CCDシフトレジスタ140の第１段のデータ入力端子D1に、符号分割多重信号、すなわち、ここでは、図1(B2)に示された第2チャンネルの符号化送信信号の「1」（図1(B2)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第2チャンネルの符号化送信信号の「-1」（図1(B2)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【００９３】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力端子からの出力値
（Q1, Q2, Q3, Q4）は、（-1, 1, -1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【００９４】
位置Gの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Gの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Fの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Fの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）を正の電圧値に変換されて出力される。
【００９５】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、ローパルフィルタ148に入力される。
【００９６】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（-1, 1, -1, 1）となるので、電気信号合波器154では、G及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、F及びHの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【００９７】
したがって、増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である信号として、ローパスフィルタ148を介して、CCDシフトレジスタ140のデータ出力端子から出力される。
【００９８】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, -1, 1）となるのは、CS5からCS8までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にCCDシフトレジスタ140のデータ出力端子から、電位4である信号が出力される。
【００９９】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, -1, 1）とは異なる出力となっているときは、CCDシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。
【０１００】
以上説明したように、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、CCDシフトレジスタ140のデータ出力端子から、電位4である信号が出力される。これが、自己相関波形に相当する信号である。例えば、図2(B)に示した、第1チャンネルの符号化送信信号を復号化されて得られた信号の時間波形では、P及びQとして示されているピークは、CCDシフトレジスタ140のデータ出力端子から、電位4である信号が出力された瞬間に現れたピークである。
【０１０１】
＜判定回路＞
アナログマッチドフィルタから出力された信号を判定処理する判定回路は、後述する判定回路が相当する。
【０１０２】
図4(A)から(C)を参照して、判定回路の構成及びその動作について説明する。図4(A)は、判定回路の概略的ブロック構成図であり、図4(B)は、アナログマッチドフィルタから出力された復号化された信号の時間波形を示している。また、図4(C)は、閾値判定がなされて出力された信号の時間波形を示している。図4(B)及び(C)において、横軸の方向は時間を任意スケールで示し、縦軸は省略してあるが縦軸方向に信号強度を任意スケールで示してある。
【０１０３】
図4(B)に示す時間波形は、図2(B)に示した、アナログマッチドフィルタで復号化されて出力される信号の時間波形に相当する。図4(B)と図2(B)とは、見かけ上異なるが、それぞれの図は説明の便宜のために抽象化して示しており、現実の信号の時間波形は、図4(B)に近い。
【０１０４】
判定回路は、コンパレータ86とDフリップフロップ回路88とを具えて構成される。判定回路のアナログデータ入力端子からコンパレータ86の入力端子(IN)に図4(B)に示すアナログマッチドフィルタから出力された復号化された信号を入力する。一方閾値レベル入力端子(REF)からは、閾値として設定する電位の信号を入力する。この電位は、図4(B)に閾値と表記されている電位に相当する。
【０１０５】
コンパレータ86の出力端子(OUT)からは、入力端子(IN)から入力された信号のレベルが閾値を超えている場合には、1に相当する電位の信号が出力される。一方入力端子(IN)から入力された信号のレベルが閾値を下回っている場合には、0に相当する電位の信号が出力される。したがって、コンパレータ86の出力端子（OUT）から出力される信号の時間波形は、図4(C)に示す時間波形となる。図4(C)に示す時間波形が、上述した図2(C1)に示した時間波形と対応する。
【０１０６】
図4(C)に示す時間波形の信号が、Dフリップフロップ回路88の入力端子(D)に入力される。一方Dフリップフロップ回路88のクロック信号入力端子(CLK)には、クロック信号が入力される。クロック信号入力端子(CLK)に入力されるクロック信号は、図2(C2)に示すクロック信号である。すなわち、このクロック信号によって、入力端子(D)に入力される閾値判定がなされて出力された信号をラッチすることになる。ラッチ動作の原理については既に説明したので、ここでは繰り返さない。
【０１０７】
図2(C1)では、矩形パルスの幅を等しく表してあるが、実際には、図4(C)に示す時間波形のように、矩形パルスの幅は等しくない。しかしながら、この矩形パルスの幅の範囲内に、クロック信号の立ち上がりの瞬間が含まれればよいので、この矩形パルスの幅は、必ずしも等しい必要はない。ただし、クロック信号入力端子(CLK)に入力されるクロック信号の立ち上がりの瞬間が、図4(C)に示す矩形パルスの幅（W1及びW2）の範囲内に収まるように、遅延回路等によってクロック信号の時間軸上での位置を調整する必要がある。
【０１０８】
このように、判定回路によって、閾値判定処理が行われ、判定回路に入力される信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする信号として出力される。この判定回路が、後述する第1及び第2実施形態の並列型復号器の判定部に具えられており、復号信号の生成に利用される。
【０１０９】
＜第1実施形態の並列型復号器＞
図5を参照して、第1実施形態の並列型復号器の構成及びその動作について説明する。図5は、第1実施形態の並列型復号器の概略的ブロック構成図である。
【０１１０】
［構成］
第1実施形態の並列型復号器12は、制御信号生成部16と、入力電気信号11を入力して復号化して出力する復号部14とを具えて構成される。
【０１１１】
外部から入力される、符号化されて送信されてきた光信号9は、光電変換器（O/E変換器）10で受信され、入力電気信号11として生成されて、第1実施形態の並列型復号器12に入力される。入力電気信号11は、分岐器18によって、入力電気信号11-1及び入力電気信号11-2に2分岐されて、入力電気信号11-1は復号部14に、入力電気信号11-2は制御信号生成部16に入力される。
【０１１２】
制御信号生成部16は、クロック信号抽出部40と、1/2分周器42と、タイミング調整器44とを具えている。クロック信号抽出部40は、入力電気信号11-2からクロック信号41を抽出して出力する。クロック信号抽出部40は、例えば、特開2005-252942号公報、特開2006-49967号公報等に開示されている周知のクロック信号抽出装置を適宜選択して利用することが可能である。
【０１１３】
1/2分周器42は、このクロック信号41を入力して、クロック信号の1/2周波数の1/2分周クロック信号43を生成して出力する。タイミング調整器44は、1/2分周クロック信号43に遅延を与えることによって、第1速度変換器22及び第2速度変換器26と、第1アナログマッチドフィルタ24及び第2アナログマッチドフィルタ28に供給する1/2分周クロック信号のタイミングを調整して、第1アナログマッチドフィルタ24及び第2アナログマッチドフィルタ28にそれぞれ第1及び第2電気信号と同期したクロック信号を供給する。
【０１１４】
図5においては、簡略化して見やすくするために、タイミング調整器44から出力される遅延1/2分周クロック信号45が、単純に分岐器38-1及び38-2で分岐されて第1速度変換器22、第2速度変換器26、第1マッチドフィルタ24及び第2マッチドフィルタ28に供給されるように示してある。しかしながらこの部分の実際の構成は、第1速度変換器22、第2速度変換器26、第1マッチドフィルタ24及び第2マッチドフィルタ28に対して、個別にタイミング量が調整されて供給される構成となっているものと了解されたい。
【０１１５】
すなわち、制御信号生成部16は、入力電気信号11-2からクロック信号41を抽出して、このクロック信号41の1/2周波数の1/2分周クロック信号43、及びこの1/2分周クロック信号に遅延が与えられた遅延1/2分周クロック信号45を生成して出力する機能を有している。
【０１１６】
1/2分周クロック信号43は、2分岐スイッチ20に供給される。また、遅延1/2分周クロック信号45は、分岐器38-1及び38-2によって、遅延1/2分周クロック信号45-1、45-2、45-3、及び45-4に分岐されて、それぞれ、復号部14が具える、第1速度変換器22、第2速度変換器26、第1マッチドフィルタ24及び第2マッチドフィルタ28に供給される。
【０１１７】
復号部14は、2分岐スイッチ20と、第1速度変換器22と、第2速度変換器26と、第1マッチドフィルタ(第1 MF)24と、第2マッチドフィルタ(第2 MF)28と、判定部30とを具えている。
【０１１８】
2分岐スイッチ20は、1/2分周クロック信号43に同期して、時間軸上に並ぶ入力電気信号11-1のチップパルスを順次1つずつ交互に分岐して、一方の分岐チップパルス列を第1電気信号21-1とし、かつ他方の分岐チップパルス列を第2電気信号21-2として出力する。
【０１１９】
2分岐スイッチ20は、1/2分周クロック信号43をトリガーにして、入力電気信号11-1を、第1電気信号21-1及び第2電気信号21-2にパラレル化して出力する機能を有している。このような機能を有するスイッチとして、例えば、商品名「シリアル制御の8チャンネルSPSTスイッチMAX335」（マキシム・ジャパン株式会社）を適宜利用して構成することができる。
【０１２０】
また、2分岐スイッチ20は、1/2分周クロック信号43で、2分岐スイッチ20が具えている出力ゲートを制御することによって、入力電気信号11-1を制御して、第1電気信号21-1及び第2電気信号21-2を生成して出力する構成とすることも可能である。この構成とするには、例えば、商品名「マルチプレクサ/スイッチMAX4524あるいはMAX4525」（マキシム・ジャパン株式会社）を適宜利用して構成することができる。
【０１２１】
第1速度変換器22は、遅延1/2分周クロック信号45-1に同期して、第1電気信号21-1のビットレート周波数を1/2に低減して第1 MF 24への入力信号である第1 MF入力信号23を生成して出力する。第2速度変換器26は、遅延1/2分周クロック信号45-2に同期して、第2電気信号21-2のビットレート周波数を1/2に低減して第2 MF 28への入力信号である第2 MF入力信号27を生成して出力する。第1速度変換器22及び第2速度変換器26は、1/2分周器を適宜利用することができ、例えば、Dフリップフロップを利用して周知の方法で構成できる。
【０１２２】
第1 MF 24は、第1 MF入力信号23を入力して、第1 MF入力信号23を相関処理して第1相関信号25-1を生成して出力する。第2 MF 28は、第2 MF入力信号27を入力して、第2 MF入力信号27を相関処理して第2相関信号29を生成して出力する。
【０１２３】
図5においては、第1 MF 24の出力段に、第1相関信号遅延器36が具えてあるが、この第1相関信号遅延器36は、必ず具えなければならない構成要素ではない。第1相関信号遅延器36は、第1相関信号25-1に第1相関信号25-1の1チップパルス分の位相遅延を加えて遅延第1相関信号25-2を生成して出力する機能を有している。詳細は後述するが、第1相関信号遅延器36を具えることによって、判定部30が具える合成回路32において、第1相関信号(すなわち、遅延第1相関信号25-2)と、第2相関信号29の両者の位相を完全に合致させることが可能となる。
【０１２４】
以後の説明においては、まず、第1相関信号遅延器36を具えていないことを前提に説明し、その後で、第1相関信号遅延器36を具えた場合について説明する。従って、以下の説明において、特に、第1相関信号遅延器36について言及するまでは、第1相関信号遅延器36が具えられていないものと了解されたい。
【０１２５】
判定部30は、合成回路32と判定回路34とを具えている。合成回路32は、第1相関信号25-1と第2相関信号29との合成信号33を生成して出力する。そして、合成信号33は判定回路34に入力されて閾値判定処理が施され、復号信号35が生成されて出力される。
【０１２６】
［動作］
図6(A)〜(G)を参照して、第1実施形態の並列型復号器の動作について説明する。図6(A)〜(G)は、第1実施形態の並列型復号器の動作の説明に供するタイミングチャートである。説明の便宜上、図6(A)〜(G)では、伝送信号は（1, 1, 0,...）であると想定してある。従って、この伝送信号をを1と-1の2値信号に変換すると（1, 1, -1,...）となる。また、伝送信号（1, 1, 0,...）が、符号長が8である（1, 0, 0, 1, 0, 1, 1, 0）で与えられる符号によって符号化されて伝送されているものと想定してある。
【０１２７】
従って、外部から第1実施形態の並列型復号器の入力の前段に具えられているO/E変換器10に入力される光信号9は、伝送信号（1, 1, 0,...）が符号（1, 0, 0, 1, 0, 1, 1, 0）によって符号化された光信号である。すなわち、光パルスの存在を「1」で与えられるチップに対応させ、光パルスの不存在を「0」で与えられるチップに対応させる、光チップパルス列として受信されることになる。
【０１２８】
上述の伝送信号及び符号は、説明の便宜のために仮に想定したものであり、以下の説明は、これらの条件に限らず成立することは明らかである。
【０１２９】
図6(A)〜(G)において、最上段に示す(A)から最下段に示す(G)までに示す時間波形は、それぞれ次の通りである。ここで、それぞれの時間波形は、1と-1の2値信号で示してある。
【０１３０】
時間波形(A)は、符号化される前の伝送信号（1, 1, 0,...）の時間波形である。伝送信号の「1」を示すビットに対してはパルスが存在することに対応させ、伝送信号の「-1」を示すビットに対してはパルスが存在しないことに対応させてある。
【０１３１】
時間波形(B)は、送信側で符号化のために使用した符号を示す時間波形である。従って、時間波形(B)は、（1, 0, 0, 1, 0, 1, 1, 0）で与えられる符号列を示す矩形パルス列が、1周期として繰り返し現れている。この1周期分が、符号化される前の伝送信号（1, 1, 0,...）の1ビット分に対応する。すなわち、符号化される前の伝送信号の1ビットの時間スロットに、符号長8に対応して、チップパルス8個分が収まっている。ここで、符号値「1」を示すチップに対してはチップパルスが存在することに対応させ、符号値「0」を示すチップに対してはチップパルスが存在しないことに対応させてある。
【０１３２】
時間波形(C-1)は、第1電気信号21-1の時間波形を示し、時間波形(C-2)は、第2電気信号21-2の時間波形を示している。
【０１３３】
第1電気信号21-1及び第2電気信号21-2は、2分岐スイッチ20によって、時間軸上に並ぶ入力電気信号11-1のチップパルスを順次1つずつ交互に分岐されて生成された信号である。そこで、時間波形(B)、(C-1)及び(C-2)において、第2電気信号21-2を構成するチップパルスに対して、その符号値「1」及び「-1」に括弧をつけることによって、第1電気信号21-1を構成するチップパルスと区別して示してある。
【０１３４】
時間波形(C-1)上に並ぶチップパルスは、時間波形(B)において、括弧がつけられていない符号値をスイッチして並べて構成されるので、符号列（1, -1, -1, 1, -1, 1, 1, -1）を1周期とする符号列（1, -1, -1, 1, -1, 1, 1, -1, 1, -1, -1, 1, -1, 1, 1, -1,...）から1つ置きにチップを取り出して並べた符号列（1, -1, -1, 1）を1周期とする符号列（1, -1, -1, 1, 1, -1, -1, 1,...）となっている。一方、時間波形(C-2)上に並ぶチップパルスは、時間波形(B)において、括弧がつけられた符号値をスイッチして並べて構成されるので、符号列（-1, 1, 1, -1）を1周期とする符号列（-1, 1, 1, -1, -1, 1, 1,-1,...）となっている。
【０１３５】
また、時間波形(C-1)及び(C-2)において、チップパルス1つ分が占める時間軸上での幅は、時間波形(B)において、チップパルス1つ分が占める時間軸上での幅の2倍となっている点が特徴である。すなわち、例えば、時間波形(C-1)において先頭のチップは、その符号値が「1」であるが、これは、時間波形(B)において先頭のチップが時間軸上で占める2倍の幅を持って存在していることが分かる。時間波形(B)においては、チップパルス1ビット分の時間幅は、縦の破線で示した平行線の1幅分であるのに対して、時間波形(C-1)においては、チップパルス1ビット分の時間幅は、縦の破線で示した平行線の2幅分となっている。これは、時間波形(C-1)及び(C-2)におけるビットレートが、時間波形(B)におけるビットレートの半分になっていることを意味している。
【０１３６】
このように、時間波形(C-1)及び(C-2)において、チップパルス1つ分が占める時間軸上での幅は、時間波形(B)において、チップパルス1つ分が占める時間軸上での幅の2倍となる理由は、次のとおりである。すなわち、分岐後の1つのチップパルスは、分岐前のチップパルスが時間軸上に占めていた時間スロットの2倍の幅を占有できることに起因する。つまり、時間波形(C-1)及び(C-2)で表される第1電気信号21-1及び第2電気信号21-2は、2分岐スイッチ20によって、時間軸上に並ぶ入力電気信号11-1のチップパルスを順次1つずつ交互に分岐されて生成された信号であるから、第1電気信号21-1及び第2電気信号21-2を構成するチップパルスの1つ1つは、分岐前の入力電気信号11-1のチップパルスの1つ1つが時間軸上に占めていた時間スロットの2倍の幅を占有できることになる。
【０１３７】
時間波形(D)は、2分岐スイッチ20に同期信号として入力される1/2分周クロック信号43の時間波形を示している。
【０１３８】
時間波形(E-1)及び(E-2)は、それぞれ第1 MF入力信号23及び第2 MF入力信号29の時間波形を示している。時間波形(E-1)及び(E-2)は、それぞれ第1電気信号21-1及び第2電気信号21-2が、第1速度変換器22及び第2速度変換器26によって1/2のビットレートに分周されているので、第1電気信号21-1及び第2電気信号21-2に比べて、時間波形(E-1)及び(E-2)のビットレートは1/2となっている。
【０１３９】
時間波形(F-1)及び時間波形(F-2)は、それぞれ第1相関信号25-1及び第2相関信号29の時間波形を示している。第1相関信号25-1及び第2相関信号29は、それぞれ第1 MF 24及び第2 MF 28から出力されて、判定部30に入力される。
【０１４０】
また、時間波形(G)は、判定部30から出力される復号信号35の時間波形を示している。時間波形(A)が表す信号は、NRZ (Non-Return to Zero)フォーマットの信号であるのに対して、時間波形(G)が表す信号は、RZ (Return to Zero)フォーマットの信号であるとの相違はあるが、この時間波形(G)は、時間波形(A)に示されている、2値デジタル信号である伝送信号（1, 1, -1, ...）が復号されたものであることが分かる。
【０１４１】
以上、図6(A)〜(G)に示すタイミングチャートを参照して説明した内容を、整理すると以下の通りとなる。
【０１４２】
光信号9は、O/E変換器10に入力されて入力電気信号11に変換されて出力される。入力電気信号11は、分岐器18で入力電気信号11-1と入力電気信号11-2とに分岐され、入力電気信号11-1は第1速度変換器22に、入力電気信号11-2は第2速度変換器26に入力される。第1速度変換器22及び第2速度変換器26からそれぞれ出力される第1 MF入力信号23及び第2 MF入力信号27のビットレートが、入力電気信号11のビットレートの半分になっていることから、第1速度変換器22及び第2速度変換器26は、1/2分周器を利用して構成できることが分かる。
【０１４３】
第1 MF入力信号23及び第2 MF入力信号27は、それぞれ第1 MF 24及び第2 MF 28に入力されて、第1相関信号25-1及び、第2相関信号29として生成されて、合成回路32に入力されて合成信号33として生成されて出力される。
【０１４４】
ここで、第1 MF 24及び第2 MF 28として、デジタルマッチドフィルタを利用する場合には、合成回路32は論理積回路（AND回路）によって形成できる。また、第1 MF 24及び第2 MF 28として、アナログマッチドフィルタを利用する場合には、合成回路32はアナログ加算器によって形成できる。以下の第1及び第2アナログマッチドフィルタによる復号化処理に関する説明では、第1 MF 24及び第2 MF 28として、アナログマッチドフィルタを利用することを想定する。従って、合成回路32にはアナログ加算器を使うものとして説明する。
【０１４５】
＜第1及び第2アナログマッチドフィルタによる復号化処理＞
図7を参照して、第1 MF 24、第2 MF 28及び判定部30の具体的な構成、及び第1及び第2アナログマッチドフィルタによる復号化処理について説明する。ここでは、上述したように、第1 MF 24及び第2 MF 28としてアナログマッチドフィルタを利用する。図7は、第1実施形態の並列型復号器の第1 MF、第2 MF及び判定部の概略的なブロック構成図である。
【０１４６】
図7に示す第1 MF 24及び第2 MF 28は、それぞれ図3(A)及び(B)に示す第1チャンネルの信号を復号化するためのアナログマッチドフィルタ、及び第2チャンネルの信号を復号化するためのアナログマッチドフィルタと対応している。すなわち、従来は、1チャンネル分の信号を復号するのに、1つのアナログマッチドフィルタが使われているのに対して、第1実施形態の並列型復号器は、1チャンネル分の信号を復号するのに、2つのアナログマッチドフィルタが使われていることが特徴である。
【０１４７】
このように、第1実施形態の並列型復号器は、1チャンネル分の信号を2分岐して、2つのアナログマッチドフィルタに復号処理を分割することによって、入力信号のビットレートの半分の動作速度で、入力信号を復号化することを可能としている。すなわち、2つのアナログマッチドフィルタを用いることによって、第1実施形態の並列型復号器は、入力信号のビットレートの半分の周期の低速クロック信号に同期させた相関処理を行うことによって、入力信号を復号化することを可能にしている。
【０１４８】
一般に、2N個のアナログマッチドフィルタを用いることによって、入力信号のビットレートの1/2N周期の低速クロック信号に同期させた相関処理を行うことによって、入力信号を復号化することが可能である。2N個（Nは2以上の整数である。）のアナログマッチドフィルタを用いて構成される並列型復号器が、後述する、第2実施形態の並列型復号器である。第2実施形態の並列型復号器においても、以下に説明する復号化動作については、2つのアナログマッチドフィルタによって構成される第1実施形態の並列型復号器と原理的に同様である。従って、ここでは、第1実施形態の並列型復号器の復号化動作の説明を行い、第2実施形態の並列型復号器による復号化については、その詳細な動作説明を省略する。
【０１４９】
第1 MF 24は、従来例の復号器の説明に供するために図3(A)に示した第1チャンネルの信号を復号化するためのマッチドフィルタの回路と同様の回路である。ただし、第1 MF 24に設定されている復号化のための符号は、図6(B)に示した入力信号を符号化した符号（1, 0, 0, 1, 0, 1, 1, 0）とは異なり、図6(E-1)に示した第1 MF入力信号21-1を復号化するための符号（1, -1, -1, 1）である。図3(A)を参照して説明した復号器においては、第1チャンネルの入力信号を符号化するために用いた符号が、符号長が4である（1, -1, -1, 1）であったので、同じく図6(E-1)に示した第1 MF入力信号21-1を復号化するための符号（1, -1, -1, 1）と、たまたま一致するが、装置としての意味合いは全く異なる。
【０１５０】
一方、第2 MF 28は、従来例の復号器の説明に供するために図3(B)に示した第2チャンネルの信号を復号化するためのマッチドフィルタの回路と同様の回路である。ただし、第2 MF 28に設定されている復号化のための符号は、図3(B)に示した入力信号を符号化した符号（1, -1, 1, -1）とは異なり、図6(E-2)に示した第2 MF入力信号23を復号化するための符号（-1, 1, 1, -1）である。図3(B)を参照して説明した復号器においては、第2チャンネルの入力信号を符号化するために用いた符号が、符号長が4である（-1, 1, -1, 1）であったので、第2 MF入力信号21-2を復号化するための符号（-1, 1, 1, -1）とは異なっている。
【０１５１】
一般に、符号長が8である符号（c1, c2, c3, c4, c5, c6, c7, c8）で符号化された入力電気信号11を、第1実施形態の並列型復号器で復号するために、第1 MF 24及び第2 MF 28に設定する符号は、それぞれ符号（c1, c3, c5, c7,）及び符号（c2, c4, c6, c8）である。すなわち、第1 MF 24に設定される符号は、入力電気信号11を符号化するために使われた符号の、奇数チップの符号値だけを順次並べて構成される。一方、第2 MF 28に設定される符号は、入力電気信号11を符号化するために使われた符号の、偶数チップの符号値だけを順次並べて構成される。入力電気信号11を符号化するために使われた符号の符号長が16等であっても同様である。
【０１５２】
第1 MF 24のQと示す入力端子には、第1 MF入力信号23が入力される。また、Rと示す入力端子には、遅延1/2分周クロック信号45-3が入力される。
【０１５３】
図6(E-1)に示された第1 MF入力信号23が、第1 MF 24によって、符号(1, -1, -1, 1)で相関されて、第1相関信号25−1が生成される過程を説明する。
【０１５４】
CCDシフトレジスタ140のクロック入力端子Rには、上述したように、遅延1/2分周クロック信号45-1（図6(B)に示す）が入力される。また、CCDシフトレジスタ140のデータ入力端子Qには、第1 MF入力信号23（図6(E-1)に示す）が入力される。
【０１５５】
まず、CCDシフトレジスタ140の第１段のデータ入力端子D1に、第1 MF入力信号23の「1」（図6(E-1)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第1 MF入力信号23の「-1」（図6(E-1)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１５６】
第1 MF入力信号23の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子D1から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力端子からの出力値（Q1、Q2、Q3、Q4）は、（1,-1,-1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、CCDシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１５７】
位置Fの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Gの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）が正の電圧値に変換されて出力される。
【０１５８】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、合成回路32に入力される。
【０１５９】
第1 MF入力信号23の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）となるので、電気信号合波器154では、F及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、G及びHの位置での電位である電位-1と電位-1とが入力されて、電位-2となって反転増幅器152に入力される。
【０１６０】
したがって、増幅器150からは電位2に比例する電位（ここでは、簡単のため増幅率を1とする。）の信号が出力され、反転増幅器152からは、電位-2が反転（ここでは、簡単のため増幅率を-1とする。）された電位2の信号が出力され、両者はアナログ加算器146で合波されて、合成回路32に入力される。
【０１６１】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となるのは、CS9からCS12までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にCCDシフトレジスタ140のデータ出力端子から、電位4である第1相関信号25-1として生成されて、合成回路32に入力される。
【０１６２】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）とは異なる出力となっているときは、CCDシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。これは、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1,-1, -1, 1）とは異なる、例えば（-1, -1, 1, 1）等の状態となる場合を、上記の説明と同様に検討すれば明らかである。
【０１６３】
第1 MF 24のCCDシフトレジスタ140のデータ出力端子から出力される信号が、第1相関信号25-1である。図6(F-1)に、電位を1に規格化して、第1相関信号25-1の時間波形を示してある。図6(F-1)において、「1」と示してあるパルスは、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となった瞬間である。また、図6(F-1)において、「-1」と示してあるパルスは、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となった瞬間である。
【０１６４】
次に、図6(E-2)に示された第2 MF入力信号27が、第2 MF 28によって、符号(-1, 1, 1, -1)で相関されて、第2相関信号25−2が生成される過程を説明する。
【０１６５】
CCDシフトレジスタ140のクロック入力端子Tには、上述したように、遅延1/2分周クロック信号45-4（図6(B)に示す）が入力される。また、CCDシフトレジスタ140のデータ入力端子Sには、第2 MF入力信号27（図6(E-2)に示す）が入力される。
【０１６６】
第1 MF 24と第2 MF 28との相違は、増幅器150と反転増幅器152に入力する信号を、F、G、H、Iのいずれの位置から取り出すかの相違である。第1 MF 24では、増幅器150への入力信号をF及びIの位置から取り出し、反転増幅器152への入力信号をG及びHの位置から取り出している。これに対して、第2 MF 28では、増幅器150への入力信号をG及びHの位置から取り出し、反転増幅器152への入力信号をF及びIの位置から取り出している。
【０１６７】
まず、CCDシフトレジスタ140の第１段のデータ入力端子D1に、第2 MF入力信号27の「-1」（図6(E-2)のCS1と示された時間スロットが-1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「-1」が出力される。次に、第１段のデータ入力端子D1に第2 MF入力信号27の「1」（図6(E-2)のCS2と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「1」が出力され第2段の出力端子Q2からは「-1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１６８】
第2 MF入力信号27の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）は、（-1, 1, 1, -1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、CCDシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１６９】
位置Gの電圧値と位置Hの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する信号となって出力される。一方、位置Fの電圧値と位置Iの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する電圧値（負の値である。）を正の電圧値に変換されて出力される。
【０１７０】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて合成回路32に入力される。
【０１７１】
第2 MF入力信号27の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てCCDシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）となるので、電気信号合波器154では、G及びHの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、F及びIの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１７２】
したがって、増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である第2相関信号29として生成されて合成回路32に入力される。
【０１７３】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となるのは、CS5からCS8までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様に、電位4である第2相関信号29として合成回路32に入力される。
【０１７４】
CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）とは異なる出力となっているときは、CCDシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。
【０１７５】
以上説明したように、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、CCDシフトレジスタ140のデータ出力端子から、電位4である第2相関信号29として出力され、合成回路32に入力される。
【０１７６】
図6(F-2)に、電位を1に規格化して、第2相関信号29の時間波形を示してある。図6(F-2)において、「1」と示してあるパルスは、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となった瞬間である。また、図6(F-2)において、「-1」と示してあるパルスは、CCDシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となった瞬間である。
【０１７７】
第2 MF 28のCCDシフトレジスタ140においても、上記第1 MF入力信号23のCCDシフトレジスタ140における場合と同様に、出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、CCDシフトレジスタ140のデータ出力端子から、電位4である第2相関信号29として出力され、合成回路32に入力される。
【０１７８】
図6(F-1)に示す時間波形を有する第1相関信号25-1と、図6(F-2)に示す時間波形を有する第2相関信号29とが、合成回路32に入力されて、両者の強度の和として与えられる合成信号33が生成される。合成信号33は、判定回路34に入力されて、閾値処理が施されて、図6(G)に示す復号信号35が生成されて出力される。すなわち、判定回路34には合成信号33が入力され、閾値判定処理が行われて、合成信号33の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号33の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として生成されて出力される。
【０１７９】
ここでは、第1実施形態の並列型復号器が、アナログマッチドフィルタを用いて構成される場合を想定して説明したので、第1相関信号25-1と第2相関信号29とはアナログ信号として出力される。従って、図6(F-1)及び(F-2)に示すべき時間波形は、矩形波ではなく、本来は複雑な形状を持つパルス波形である。しかしながら、説明を分かり易くするために、図6(F-1)及び(F-2)に示す時間波形は、実際の波形を矩形波によって単純化して示したものである。
【０１８０】
第1相関信号25-1と第2相関信号29とはアナログ信号として出力されるが、判定回路34によって閾値処理が施されることによって、第1実施形態の並列型復号器によって生成される復号信号35は、矩形のパルスからなる2値デジタル信号となる。
【０１８１】
アナログマッチドフィルタを用いて、第1実施形態の並列型復号器を構成すれば、第1相関信号25-1と第2相関信号29とは2値デジタル信号として出力されるので、判定回路34によって閾値処理を施さなくとも、判定部30では、閾値処理を省略して、論理積を生成して出力するAND回路だけで簡単に復号信号35が生成できる。しかしながら、現状では、アナログマッチドフィルタの方が、デジタルマッチドフィルタに比べて高速動作に優れているので、アナログマッチドフィルタを用いて並列型復号器を構成する利点は存在する。
【０１８２】
図6(F-1)に示す第1相関信号25-1の時間波形と、図6(F-2)に示す第2相関信号29とは、位相が1チップパルス分ずれていることが分かる。すなわち、第1相関信号25-1に対して第2相関信号29の位相が1チップパルス分進んでいる。
これは、第1電気信号21-1及び第2電気信号21-2は、2分岐スイッチ20によって、時間軸上に並ぶ入力電気信号11-1のチップパルスを順次1つずつ交互に分岐されて生成された信号であるため、第1電気信号21-1の最初のチップパルスに対して、第2電気信号21-2の最初のチップパルスが、時間軸上で1チップパルス分進んでいることによる。また、第1電気信号21-1及び第2電気信号21-2の第2番目以降のチップパルス同士においても同様であるから、第1相関信号25-1に対して第2相関信号29の位相が1チップパルス分進むことになる。
【０１８３】
そこで、第1 MF 24の後段に、第1相関信号25-1を入力して、第1相関信号25-1に、1チップパルス分の位相遅延を加えて遅延第1相関信号25-2を生成して出力する第1相関信号遅延器36を具え、第1相関信号と第2相関信号の位相をそろえることが好ましいことが分かる。
【０１８４】
図6(F-1)において、第1相関信号遅延器36から出力される遅延第1相関信号25-2
を表す時間波形を、破線で示してある。また、図6(G)において、判定部30が具える合成回路32によって、遅延第1相関信号25-2と第2相関信号29とを合成して生成される合成信号33の時間波形を、破線で示してある。このように、第1相関信号と第2相関信号の位相を合致させる手段である第1相関信号遅延器36を具えることによって、第1実施形態の並列型復号器が何らかの原因で、第1相関信号あるいは第2相関信号の位相に変動が生じても、第1相関信号と第2相関信号の合成信号の生成に支障が生じにくい状態となることが分かる。
【０１８５】
第1相関信号と第2相関信号の位相を合致させた上で、判定部30が具える合成回路32において、遅延第1相関信号25-2と第2相関信号29との合成信号33を生成し、この合成信号33の閾値判定処理をして、復号信号35として出力する構成とすることで、一層確実に復号化処理が行われる。すなわち、第1 MF 24の後段に第1相関信号遅延器36を具える構成とすることで、合成回路32における合成信号33の生成動作の信頼性が高まり、復号化されて生成される受信信号のエラーを低減することが可能となる。
【０１８６】
＜第2実施形態の並列型復号器＞
図8を参照して、第2実施形態の並列型復号器の構成及びその動作について説明する。図8は、第2実施形態の並列型復号器の概略的ブロック構成図である。以下の説明においては、上述の第1実施形態の並列型復号器と同様の効果が得られる構成部分について、その効果の内容も含めて、重複する記載を省略する。
【０１８７】
［構成］
第2実施形態の並列型復号器52は、制御信号生成部56と、入力電気信号51を入力して復号化して出力する復号部54とを具えて構成される。
【０１８８】
外部から入力される、符号化されて送信されてきた光信号49は、O/E変換器50で受信され、入力電気信号51として生成されて、第2実施形態の並列型復号器52に入力される。入力電気信号51は、分岐器58によって、入力電気信号51-1及び入力電気信号51-2に2分岐されて、入力電気信号51-1は復号部54に、入力電気信号51-2は制御信号生成部56に入力される。
【０１８９】
制御信号生成部56は、クロック信号抽出部80と、1/2N分周器82と、タイミング調整器84とを具えている。クロック信号抽出部80は、入力電気信号51-2からクロック信号81を抽出して出力する。
【０１９０】
1/2N分周器82は、このクロック信号81を入力して、クロック信号の1/2N周波数の1/2N分周クロック信号83を生成して出力する。タイミング調整器84は、1/2N分周クロック信号83に遅延を与えることによって、1/2N分周クロック信号のタイミングを調整して、第1速度変換器62-1〜第2N速度変換器62-2Nと、第1 MF 64-1〜第2N MF 64-2Nにそれぞれ第1〜第2N電気信号と同期したクロック信号を供給する。
【０１９１】
1/2N分周クロック信号83は、2N分岐スイッチ60にも供給される。また、遅延1/2N分周クロック信号85は、分岐器78によって、遅延1/2N分周クロック信号85-1〜85-2N及び87-1〜87-2Nに分岐されて、それぞれ、復号部54が具える、第1速度変換器62-1、第2速度変換器62-2、...、第2N速度変換器62-2N、及び、第1 MF 64-1、第2 MF 64-2、...、第2N MF 64-2Nに供給される。
【０１９２】
図8においては、簡略化して見やすくするために、タイミング調整器84から出力される遅延1/2N分周クロック信号85が、単純に分岐器78で分岐されて第1速度変換器62-1〜第2N速度変換器62-2Nと、第1 MF 64-1〜第2N MF 64-2Nに供給されるように示してある。しかしながらこの部分の実際の構成は、第1速度変換器62-1〜第2N速度変換器62-2Nと、第1 MF 64-1〜第2N MF 64-2Nに対して、個別にタイミング量が調整されて供給される構成となっているものと了解されたい。
【０１９３】
制御信号生成部56は、上述したように、入力電気信号51-2からクロック信号81を抽出して、このクロック信号81の1/2N周波数の1/2N分周クロック信号83、及びこの1/2N分周クロック信号に、同期が取れるために必要とされる遅延が与えられた遅延1/2N分周クロック信号85を生成して出力する機能を有している。
【０１９４】
復号部54は、2N分岐スイッチ60と、第1速度変換器62-1、第2速度変換器62-2、...、第2N速度変換器62-2N、及び、第1 MF 64-1、第2 MF 64-2、...、第2N MF  64-2N、及び、判定部70を具えている。
【０１９５】
2N分岐スイッチ60は、1/2N分周クロック信号83に同期して、時間軸上に並ぶ入力電気信号51-1のチップパルスを順次1つずつ、2N個分のチップパルスを1周期として、分岐して得られる第1〜第2N番目の分岐チップパルス列を、第1〜第2N電気信号61-1〜61-2Nとして、それぞれ出力する。
【０１９６】
例えば、N＝2の場合であって、符号長が16である符号（c1, c2, c3, c4, c5, c6, c7, c8, c9, c10, c11, c12, c13, c14, c15, c16）で符号化された入力電気信号51-1を、22分岐スイッチ（4分岐スイッチ）で4分岐する場合を説明すると次のようになる。すなわち、第1電気信号61-1は、（c1, c5, c9, c13）となり、第2電気信号61-2は、（c2, c6, c10, c14）となり、第3電気信号61-3は、（c3, c7, c11, c15）となり、第4電気信号61-4は、（c4, c8, c12, c16）となる。
【０１９７】
2N分岐スイッチ60も、2分岐スイッチ20と同様に、1/2N分周クロック信号83をトリガーにして、入力電気信号51-1を、第1〜第2N電気信号にパラレル化して出力する機能を有している。このような機能を有するスイッチとして、例えば、商品名「シリアル制御の8チャンネルSPSTスイッチMAX335」（マキシム・ジャパン株式会社）を適宜組み合わせて利用して構成することができる。
【０１９８】
また、2N分岐スイッチ60は、1/2N分周クロック信号83で、2N分岐スイッチ60が具えている出力ゲートを制御することによって、入力電気信号51-1を制御して、第1〜第2N電気信号を生成して出力する構成とすることも可能である。この構成とするには、例えば、商品名「マルチプレクサ/スイッチMAX4524あるいはMAX4525」（マキシム・ジャパン株式会社）を適宜組み合わせて利用して構成することができる。
【０１９９】
第1速度変換器62-1は、遅延1/2N分周クロック信号85-1に同期して、第1電気信号61-1のビットレート周波数を1/2Nに低減して第1 MF 64-1への入力信号である第1 MF入力信号63-1を生成して出力する。以下同様に、第2N速度変換器62-2Nは、遅延1/2N分周クロック信号85-2Nに同期して、第2N電気信号61-2Nのビットレート周波数を1/2Nに低減して第2NMF 64-2Nへの入力信号である第2N MF入力信号63-2Nを生成して出力する。
【０２００】
第1 MF 64-1は、第1 MF入力信号63-1を入力して、第1 MF入力信号63-1を相関処理して第1相関信号65-1を生成して出力する。以下同様に、第2N MF  64-2Nは、第2N MF入力信号63-2Nを入力して、第2NMF入力信号63-2Nを相関処理して第2N相関信号65-2Nを生成して出力する。
【０２０１】
図8においては、第2NMF 64-2Nの後段を除いて、第1 MF 64-1〜第2N-1 MF 64-2N-1の後段に、それぞれ第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1が具えてある（第2N-1相関信号遅延器76-2N-1は図示を省略してある。）。すなわち、第j MFの後段に、第j相関信号を入力して、第j相関信号に1チップパルスのj倍分の位相遅延を加えて遅延第j相関信号を生成して出力する第j相関信号遅延器を具える。次に、判定部70において、遅延第1相関信号〜遅延第(2N-1)相関信号及び第2N相関信号の合成信号を生成し、合成信号の閾値判定処理をして、復号信号として出力する構成となっている。ここで、jは1〜(2N-1)の全ての整数である。
【０２０２】
言い換えると、第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1は、それぞれ、第1相関信号65-1から第2N-1相関信号65-2N-1に1チップパルス分〜2N-1チップパルス分の位相遅延を加えて遅延第1相関信号77-1〜遅延第2N-1相関信号77-2N-1を生成して出力する機能を有している。詳細は後述するが、第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1を具えることによって、判定部70が具える合成回路72において、第1から第2N相関信号の全ての位相を完全に合致させることが可能となる。
【０２０３】
しかしながら、これら上述した相関信号遅延器（第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1）は、必ず具えなければならない構成要素ではない。
【０２０４】
そこで、以後の説明においては、まず、第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1を具えていないことを前提に説明し、その後で、第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1を具えた場合について説明する。従って、以下の説明において、特に、第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1について言及するまでは、第1相関信号遅延器76-1〜第2N-1相関信号遅延器76-2N-1が具えられていないものと了解されたい。
【０２０５】
判定部70は、合成回路72と判定回路74とを具えている。合成回路72は、第1相関信号65-1〜第2N相関信号65-2Nの合成信号73を生成して出力する。そして、合成信号73は判定回路74に入力されて閾値判定処理が施され、復号信号75が生成されて出力される。すなわち、判定回路74には合成信号73が入力され、閾値判定処理が行われて、合成信号73の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号73の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として生成されて出力される。
【０２０６】
［動作］
以下に示す第2実施形態の並列型復号器の動作の説明においては、N＝2の場合を想定している。すなわち、1チャンネル分の信号を復号するのに、第2実施形態の並列型復号器は、22(＝4)つのアナログマッチドフィルタが使われていることが特徴である。このように、以下に示す第2実施形態の並列型復号器は、1チャンネル分の信号を4分岐して、4つのアナログマッチドフィルタに復号処理を分割することによって、入力信号のビットレートの半分の動作速度で、入力信号を復号化することを可能としている。すなわち、以下に示す第2実施形態の並列型復号器は、4つのアナログマッチドフィルタを用いることによって、入力信号のビットレートの1/4の周期の低速クロック信号に同期させた相関処理を行うことによって、入力信号を復号化することを可能にしている。第1実施形態の並列型復号器よりも、更に低速のクロック信号に同期させた相関処理が可能とされている。
【０２０７】
もちろんN≧3である場合についても、以下の説明は同様に成立する。
【０２０８】
図9(A)〜(D)及び図10(D)〜(G)を参照して、第2実施形態の並列型復号器の動作について説明する。図9(A)〜(D)及び図10(D)〜(G)は、共に、第2実施形態の並列型復号器の動作の説明に供するタイミングチャートであるが、便宜的に2つの図面に分割してある。ただし、タイミングチャートとして見やすくするために、動作の基準となる、4分岐スイッチに同期信号として入力される1/4分周クロック信号の時間波形については、それぞれ図9(D)及び図10(D)として重複させて示してある。
【０２０９】
第1実施形態の並列型復号器の動作の説明と同様に、第2実施形態の並列型復号器の動作の説明においても、伝送信号は（1, 1, 0,...）であると想定し、2値信号に変換すると（1, 1, -1,...）であるものとして示している。また、伝送信号（1, 1, 0,...）は、符号長が16である（1, 0, 0, 1, 0, 1, 1, 0, 0, 1, 0, 1, 1, 0, 1, 0）で与えられる符号によって符号化されて伝送されているものと想定してある。
【０２１０】
外部から第2実施形態の並列型復号器52の入力の前段に具えられているO/E変換器50に入力される光信号49は、伝送信号（1, 1, 0,...）が符号（1, 0, 0, 1, 0, 1, 1, 0, 0, 1, 0, 1, 1, 0, 1, 0）によって符号化されたし光信号である。
【０２１１】
図9(A)〜(D)及び図10(D)〜(G)において、(A)〜(G)までに示す時間波形は、それぞれ次の通りである。ここで、それぞれの時間波形は、1と-1の2値信号で示してある。また、横軸は時間軸の方向を示し、縦軸は省略してあるが、縦軸の方向は信号の強度を示している。
【０２１２】
時間波形(A)は、符号化される前の伝送信号（1, 1, 0,...）の時間波形である。
【０２１３】
時間波形(B)は、送信側で符号化のために使用した符号を示す時間波形である。従って、時間波形(B)は、（1, 0, 0, 1, 0, 1, 1, 0, 0, 1, 0, 1, 1, 0, 1, 0）で与えられる符号列を示す矩形パルス列が、1周期として繰り返し現れている。この1周期分が、符号化される前の伝送信号（1, 1, 0,...）の1ビット分に対応する。すなわち、符号化される前の伝送信号の1ビットの時間スロットに、符号長16に対応して、チップパルス16個分が収まっている。
【０２１４】
時間波形(C-1)〜(C-4)は、それぞれ、第1電気信号61-1〜第4電気信号61-4の時間波形を示している。第1電気信号61-1〜第4電気信号61-4は、4分岐スイッチ60によって、時間軸上に並ぶ入力電気信号51-1のチップパルスを順次1つずつ、4個分のチップパルスを1周期として、分岐して得られる第1〜第4番目の分岐チップパルス列を、第1〜第4電気信号として、それぞれ出力する。
【０２１５】
すなわち、符号長が16である符号（1, 0, 0, 1, 0, 1, 1, 0, 0, 1, 0, 1, 1, 0, 1, 0）で符号化された入力電気信号51-1が、4分岐スイッチで4分岐されて、第1電気信号61-1〜第4電気信号61-4が生成される。すなわち、第1電気信号61-1は、（1, 0, 0, 1,...）となり、第2電気信号61-2は、（0, 1, 1, 0,...）となり、第3電気信号61-3は、（0, 1, 0, 1,...）となり、第4電気信号61-4は、（1, 0, 1, 0,...）となる。第1電気信号61-1から第4電気信号61-4を「1」と「-1」の2値デジタル信号として表示すると、第1電気信号61-1は、（1, -1, -1, 1,...）となり、第2電気信号61-2は、（-1, 1, 1, -1,...）となり、第3電気信号61-3は、（-1, 1, -1, 1,...）となり、第4電気信号61-4は、（1, -1, 1, -1,...）となる。
【０２１６】
時間波形(C-1)上に並ぶチップパルスは、符号列（1, -1, -1, 1）を1周期とする符号列（1, -1, -1, 1, 1, -1, -1, 1,...）となっている。時間波形(C-2)上に並ぶチップパルスは、符号列（-1, 1, 1, -1）を1周期とする符号列（-1, 1, 1, -1, -1, 1, 1, -1,...）となっている。時間波形(C-3)上に並ぶチップパルスは、符号列（-1, 1, -1, 1）を1周期とする符号列（-1, 1, -1, 1, -1, 1, -1, 1,...）となっている。時間波形(C-4)上に並ぶチップパルスは、符号列（1, -1, 1, -1）を1周期とする符号列（1, -1, 1, -1, 1, -1, 1, -1,...）となっている。
【０２１７】
また、時間波形(C-1)〜(C-4)において、チップパルス1つ分が占める時間軸上での幅は、時間波形(B)において、チップパルス1つ分が占める時間軸上での幅の4倍となっている点が特徴である。すなわち、例えば、時間波形(C-1)において先頭のチップは、その符号値が「1」であるが、これは、時間波形(B)において先頭のチップが時間軸上で占める4倍の幅を持って存在していることが分かる。時間波形(B)においては、チップパルス1ビット分の時間幅は、縦の破線で示した平行線の1幅分であるのに対して、時間波形(C-1)においては、チップパルス1ビット分の時間幅は、縦の破線で示した平行線の4幅分となっている。これは、時間波形(C-1)〜(C-4)におけるビットレートが、時間波形(B)におけるビットレートの1/4になっていることを意味している。
【０２１８】
時間波形(D)は、4分岐スイッチ60に同期信号として入力される1/4分周クロック信号83の時間波形を示している。
【０２１９】
時間波形(E-1)〜(E-4)は、それぞれ第1 MF入力信号63-1〜第4 MF入力信号63-4の時間波形を示している。時間波形(F-1)〜時間波形(F-4)は、それぞれ第1相関信号65-1〜第4相関信号65-4の時間波形を示している。第1相関信号65-1〜第4相関信号65-4は、それぞれ第1 MF 64-1〜第4 MF 64-4から出力されて、判定部70に入力される。
【０２２０】
第1 MF 64-1〜第4 MF 64-4に設定される復号化のための符号は、それぞれ、符号列で示すと、以下のとおりとなる。すなわち、第1 MF 64-1に設定される符号は、（1, 0, 0, 1）であり、第2 MF 64-2に設定される符号は、（0, 1, 1, 0）であり、第3 MF 64-3に設定される符号は、（0, 1, 0, 1）であり、第4 MF 64-4に設定される符号は、（1, 0, 1, 0）である。第1 MF 64-1〜第4 MF 64-4による復号化の動作は、それぞれに設定されている復号化のための符合が異なるだけであり、第1の実施形態の並列型復号器の第1 MF 24及び第2 MF 26による復号化の動作と同様であるので、重複する説明を省略する。なお、図6(E-1)及び(E-2)と、図10(E-1)〜(E-4)には、図1(A2)及び(B2)に示した、CS1からCS4までの時間スロットに対応する時間スロットに、同一の記号CS1からCS4を付してその対応関係を示してある。
【０２２１】
時間波形(G)は、判定部70から出力される復号信号75の時間波形を示している。時間波形(A)が表す信号は、NRZフォーマットの信号であるのに対して、時間波形(G)が表す信号は、RZフォーマットの信号であるとの相違はあるが、この時間波形(G)は、時間波形(A)に示されている、2値デジタル信号である伝送信号（1, 1, -1, ...）が復号化されたものであることが分かる。
【０２２２】
以上、図9(A)〜(D)及び図10(D)〜(G)に示すタイミングチャートを参照して説明した内容を、整理すると以下の通りとなる。
【０２２３】
光信号49は、O/E変換器50に入力されて入力電気信号51に変換されて出力される。入力電気信号51は、分岐器58で入力電気信号51-1〜入力電気信号51-4に4分岐されて、入力電気信号51-1〜入力電気信号51-4は、それぞれ第1速度変換器62-1〜第4速度変換器62-4に入力される。第1速度変換器62-1〜第4速度変換器62-4からそれぞれ出力される第1 MF入力信号63-1〜第4 MF入力信号63-4のビットレートが、入力電気信号51のビットレートの1/4になっていることから、第1速度変換器62-1〜第4速度変換器62-4は、1/4分周器を利用して構成できることが分かる。1/4分周器は、例えば、Dフリップフロップを2つ組み合わせて利用して周知の方法で構成できる。
【０２２４】
第1 MF入力信号63-1〜第4 MF入力信号63-4は、それぞれ第1 MF 64-1〜第4 MF 64-4に入力されて、第1相関信号65-1〜第4相関信号65-4として生成されて、合成回路72に入力されて合成信号73として生成されて出力される。ここで、第1 MF 64-1〜第4 MF 64-4として、デジタルマッチドフィルタを利用する場合には、合成回路72は論理積回路（AND回路）によって形成できる。また、第1 MF 64-1〜第4 MF 64-4として、アナログマッチドフィルタを利用する場合には、合成回路72はアナログ加算器によって形成できる。上述した実施の形態では、第1 MF 64-1〜第4 MF 64-4として、アナログマッチドフィルタを利用したので、合成回路72にはアナログ加算器を使用した。
【図面の簡単な説明】
【０２２５】
【図１】送信信号が符号化される過程の説明に供する図であり、(A1)及び(A2)は、それぞれ第1チャンネルの送信信号及び符号化送信信号を示し、(B1)及び(B2)は、それぞれ第2チャンネルの送信信号及び符号化送信信号を示し、(C)は、第1チャンネルの符号化送信信号と第2チャンネルの符号化送信信号とが合波された符号分割多重信号の時間波形を示す。
【図２】受信信号が復号化される過程の説明に供する図であり、(A)は、マッチドフィルタに入力される符号分割多重信号の時間波形を示し、(B)は、マッチドフィルタで復号化されて出力される信号の時間波形を示し、(C1)、は判定回路で閾値判定がなされて出力された信号の時間波形を示し、(C2)は、(C1)に示す信号をラッチするためのクロック信号の時間波形を示し、(D)は、(C1)に示す閾値判定がなされて出力された信号を(C2)に示すクロック信号でラッチして得られる受信信号の時間波形を示す。
【図３】マッチドフィルタの概略的ブロック構成図であり、(A)は、第1チャンネルの信号を復号化するための回路であり、(B)は、第2チャンネルの信号を復号化するための回路である。
【図４】判定回路の概略的ブロック構成図及びその動作原理の説明に供する図であるり、(A)は、判定回路の概略的ブロック構成図であり、(B)は、マッチドフィルタから出力された復号化された信号の時間波形を示し、(C)は、閾値判定がなされて出力された信号の時間波形を示す。
【図５】第1実施形態の並列型復号器の概略的ブロック構成図である。
【図６】第1実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)は、符号化される前の伝送信号（1, 1, 0,...）の時間波形を示し、(B)は、送信側で符号化のために使用した符号を示す時間波形を示し、(C-1)及び(C-2)は、それぞれ第1電気信号及び第2電気信号の時間波形を示し、(D)は、2分岐スイッチに同期信号として入力される1/2分周クロック信号の時間波形を示し、(E-1)及び(E-2)は、それぞれ第1 MF入力信号及び第2 MF入力信号の時間波形を示し、(F-1)及び(F-2)は、それぞれ第1相関信号及び第2相関信号の時間波形を示し、(G)は、判定部から出力される復号信号の時間波形を示す。
【図７】第1実施形態の並列型復号器の第1 MF、第2 MF及び判定部の概略的なブロック構成図である。
【図８】第2実施形態の並列型復号器の概略的ブロック構成図である
【図９】第2実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)は、符号化される前の伝送信号（1, 1, 0,...）の時間波形を示し、(B)は、送信側で符号化のために使用した符号を示す時間波形を示し、(C-1)〜(C-4)は、それぞれ第1〜第4電気信号の時間波形を示し、(D)は、4分岐スイッチに同期信号として入力される1/4分周クロック信号の時間波形を示す。
【図１０】第2実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(D)は、4分岐スイッチに同期信号として入力される1/4分周クロック信号の時間波形を示し、(E-1)〜(E-4)は、それぞれ第1〜第4 MF入力信号の時間波形を示し、(F-1)〜(F-4)は、それぞれ第1〜第4相関信号の時間波形を示し、(G)は、判定部から出力される復号信号の時間波形を示す。
【符号の説明】
【０２２６】
10、50：O/E変換器
12：第1実施形態の並列型復号器
14、54：復号部
16、56：制御信号生成部
18、38-1、38-2、、58、78：分岐器
20：2分岐スイッチ
22、62-1：第1速度変換器
24、64-1：第1マッチドフィルタ（第1 MF）
26、62-2：第2速度変換器
28、64-2：第2マッチドフィルタ（第2 MF）
30、70：判定部
32、72：合成回路
34、74：判定回路
36、76-1：第1相関信号遅延器
40、80：クロック信号抽出部
42：1/2分周器
44、84：タイミング調整器
52：第2実施形態の並列型復号器
60：2N分岐スイッチ
62-2N：第2N速度変換器
64-2N：第2Nマッチドフィルタ（第2NMF）
76-2：第2相関信号遅延器
82：1/2N分周器
86：コンパレータ
88：Dフリップフロップ回路
140：アナログシフトレジスタ
142：プラス信号用加算器
144：マイナス信号用加算器
146：アナログ加算器
148：ローパスフィルタ
150：増幅器
152：反転増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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