(57)【要約】【課題】ＣＶＤ装置を用いてジシランガスで基板上に半導体膜を成膜する際、工程数を増やすことなく、各結晶粒のグレインサイズが略均一となるととともに、各結晶粒の平均グレインサイズが適切な大きさとなるよう半導体膜を形成することができることにより、表示不良の少ない信頼性の高いトランジスタを製造できる半導体装置の製造方法を提供する。【解決手段】基板を、ＣＶＤ装置内に導入して、ヒータ上に載置するステップＳ１と、ヒータを、６００℃〜６３０℃に加熱することによって基板を設定された成膜温度まで加熱するステップＳ２と、ＣＶＤ装置内に、ジシランガスを１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入して、基板上に、ａ−ｓｉ膜を成膜するステップＳ３とを具備することを特徴とする。【選択図】図６
2009212330.tif 000002
【特許請求の範囲】
【請求項１】
基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法であって、
前記基板を、前記ＣＶＤ装置内に導入して、ヒータ上に載置する載置工程と、
前記ヒータを、６００℃〜６３０℃に加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、
前記ＣＶＤ装置内に、ジシランガスを１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入して、前記基板上に、非晶質の前記半導体膜を成膜する成膜工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＣＶＤ装置は、枚葉式の減圧ＣＶＤ装置であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、
前記成膜工程において、ヒータを６００℃〜６３０℃に加熱するとともに、ジシランガスを、１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入することにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径０．２μｍ〜０．６μｍに調整することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
周知のように、半導体装置、例えば電気光学装置、より具体的には、液晶装置は、ガラス基板、石英基板等からなる２枚の基板間に液晶が挟持されて構成されており、一方の基板に、例えば複数の薄膜トランジスタ(Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す)等のスイッチング素子及び画素電極をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に挟持した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能としている。
【０００３】
即ち、ＴＦＴ等のスイッチング素子によってマトリクス状に配列された複数の画素電極に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
ＴＦＴは、ゲート電極と、半導体膜である結晶化シリコン膜（以下、ポリシリコン（ｐ−ｓｉ）膜と称す）から構成された半導体層と、ゲート電極と半導体層とを絶縁するゲート絶縁膜とから主要部が構成されている。
【０００５】
また、半導体層は、ゲート電極からの電界によりチャネルが形成されるチャネル領域と、低濃度ソース領域と、低濃度ドレイン領域と、高濃度ソース領域と、高濃度ドレイン領域とを備えた既知のＬＤＤ（Lightly doped drain）構造を有している。
【０００６】
ＴＦＴは、走査線を介してゲート電極に走査信号を供給することによりオン状態となる。その後、ＴＦＴの低濃度及び高濃度ソース領域にデータ線を介して画像信号が供給されることにより、オン状態となったＴＦＴを介して画像信号が画素電極に供給され、画像表示が行われるようになっている。
【０００７】
ＴＦＴが配置された素子基板は、ＴＦＴ、走査線、データ線、容量線、画素電極等や、これらの間を絶縁する多くの層間絶縁膜からなる複数の層から構成されている。これらの各種膜は、減圧ＣＶＤやスパッタリング等を用いた成膜と、熱処理を繰り返しながら、素子基板に積層されている。
【０００８】
ここで、ＬＤＤ構造を有するＴＦＴの製造方法について簡単に説明すると、先ず、例えばガラス基板上に成膜されたシリコン酸化膜等からなる下地絶縁膜上に、非晶質な半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜が、例えば枚葉式の減圧ＣＶＤ装置によって成膜される。尚、枚葉式の減圧ＣＶＤ装置を用いることにより、縦型炉のＣＶＤ装置を用いるよりも速くａ−ｓｉ膜を成膜することができる。
【０００９】
その後、ａ−Ｓｉ膜が、例えば既知の固相成長法により、低温長時間、例えば、５５０〜７００℃、１〜１０時間の熱処理により結晶化されて、ｐ−Ｓｉ膜が得られる。次いで、ｐ−Ｓｉ膜が所定の形状にパターニングされ、該パターニングされたｐ−Ｓｉ膜上に、ゲート絶縁膜が成膜される。
【００１０】
最後に、パターニングされたｐ−ｓｉ膜のチャネル領域となる領域、ソース領域となる領域、ドレイン領域となる領域に、それぞれ既知の手法により不純物イオンが注入されることにより、ＬＤＤ構造を有するＴＦＴが製造される。
【００１１】
ところで、ｐ−ｓｉ膜を構成する多結晶の各粒径（以下、グレインサイズと称す）は、ＴＦＴの特性に大きく影響することから、高性能なＴＦＴを製造するには、各結晶粒のグレインサイズが大きくなるよう、ｐ−ｓｉ膜を成膜することが望ましい。尚、グレインサイズは、各結晶の直径を指している。
【００１２】
これは、多結晶の場合、結晶間は、欠陥箇所となり、電子が通過し難いことから、ｐ−ｓｉ膜を構成する各結晶粒のグレインサイズが大きい程、電子の移動度が高くなり、ＴＦＴ特性が向上するためである。言い換えれば、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、ＴＦＴ特性が低下するためである。
【００１３】
また、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくする手法としては、枚葉式の減圧ＣＶＤを用いたａ−ｓｉ膜の成膜の際、成膜ガスに、ジシラン(Si2H6)ガスを用いる手法が周知である。ジシランガスを用いれば、容易に、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくすることができることが分かっている。また、枚葉式の減圧ＣＶＤ装置を用いることにより、縦型炉のＣＶＤ装置を用いるよりも、効率良くａ−ｓｉ膜を成膜することができる。
【００１４】
しかしながら、ジシランガスを用いてａ−ｓｉ膜を成膜した後、結晶化させてｐ−ｓｉ膜を形成すると、ｐ−ｓｉ膜の面内において、各結晶粒のグレインサイズがばらついてしまい、その結果、ＴＦＴ特性がばらついてＴＦＴの信頼性低下し、液晶装置の表示に悪影響を及ぼすといった問題があった。尚、各結晶粒のグレインサイズがばらつくと、各結晶粒の平均グレインサイズが大きくなってしまうことも分かっている。
【００１５】
具体的には、図１６に、ジシランガスを用いて成膜したｐ−ｓｉ膜の各結晶粒のグレインサイズの一例を示す平面図と、図１７に、図１６の領域Ａを半導体層とした場合のＴＦＴのＩ−Ｖ曲線及び図１６の領域Ｂを半導体層とした場合のＴＦＴのＩ−Ｖ曲線を示すが、図１６に示すように、成膜後のｐ−ｓｉ膜において、領域Ａにおいては、各結晶粒３５０のグレインサイズが大きいのに対し、領域Ｂにおいては、各結晶粒３５０のグレインサイズが領域Ａの各結晶粒３５０よりも小さいことが分かる。さらに、領域Ｂの方が領域Ａよりも、グレインサイズが小さい分、結晶粒３５０の数が多いことが分かる。
【００１６】
よって、領域Ａを所定の大きさにパターニングして形成した第１のＴＦＴと、領域Ｂを所定の大きさにパターニングして形成した第２のＴＦＴとでは、図１７の曲線ａ、ｂに示すように、ＴＦＴ特性が異なってしまい、具体的には、電圧Ｖｇ＝０Ｖの際、第２のＴＦＴは、曲線ｂに示すように電流（Ｉ）が殆ど流れずにオフ状態となるが、第１のＴＦＴには、曲線ａに示すように多量の電流（Ｉ）が流れてしまい、オン状態となってしまう。
【００１７】
このことから、第１のＴＦＴを第１の画素用のＴＦＴとし、第２のＴＦＴを、第１の画素に隣り合う第２の画素用のＴＦＴとした場合、同じ電圧を付与しているにも関わらず、隣り合う画素同士で、片方は光が透過してしまうことから、輝点表示不良が発生してしまうといった問題があった。
【００１８】
さらに、素子基板を、該素子基板が複数構成される既知の大板基板で複数形成する場合においては、素子基板毎に、ＴＦＴ特性が変化してしまい、素子基板の製造信頼性が低下するといった問題もあった。
【００１９】
尚、ジシランガスを用いた場合であっても、ｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズを小さく形成すれば、各結晶粒のグレインサイズのばらつきはなくなるが、この場合、上述したように、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、ＴＦＴ特性が低下してしまうといった問題があった。
【００２０】
ここで、ｐ−ｓｉ膜の各結晶粒のグレインサイズを大きくする他の手法としては、減圧ＣＶＤを用いたａ−ｓｉ膜の成膜の際、成膜ガスに、モノシラン（SiH4）ガスを用いる手法も周知である。
【００２１】
モノシランガスを用いてｐ−ｓｉ膜を成膜すると、各結晶粒のグレインサイズは、ジシランガスを用いた場合よりは小さくなるが、各結晶粒のグレインサイズを均一に形成することができることが分かっている。即ち、各結晶粒の平均グレインサイズを、各結晶粒のグレインサイズがばらつかない、適切な大きさにすることができることが分かっている。
【００２２】
ところが、モノシランガスは、成膜の際の温度依存性が高いことから、成膜の際、ａ−−ｓｉ膜を成膜する基板を加熱するヒータの温度分布が、結晶後のｐ−ｓｉ膜の膜厚に影響してしまい、面内において、均一な膜厚にｐ−ｓｉ膜を成膜することができないため、使用し難いといった問題があった。
【００２３】
よって、ジシランガスを用いても、ｐ−ｓｉ膜の各結晶粒の平均グレインサイズを、基板の面内において大き過ぎず小さすぎない適切な大きさ、具体的には、モノシランガスを用いた場合と略同等の大きさに形成することができるとともに、各結晶粒を略均一な大きさに形成することのできる技術が望まれていた。
【００２４】
このような問題に鑑み、特許文献１には、ガラス基板上にｐ−ｓｉ膜を成膜するに先立って、ガラス基板上に、１０ｎｍ以下の膜厚を有するＳｉＯｘ（０＜ｘ≦２）の粒子状生成物を成膜した後、ＳｉＯｘの粒子状生成物を核として、ＳｉＯｘの粒子状生成物上にｐ−ｓｉ膜を成膜することにより、ｐ−ｓｉ膜の各結晶粒のグレインサイズが略均一となるよう、ＳｉＯｘの粒子状生成物の密度によって各結晶粒のグレインサイズをコントロールして成膜する技術が開示されている。
【特許文献１】特開平５−２７５３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、特許文献１に開示された技術においては、ｐ−ｓｉ膜下に、ＳｉＯｘの粒子状生成物を、１０ｎｍ以下の膜厚に成膜する工程を別途必要とすることから、大変煩雑である他、製造コストが増大してしまうといった問題があった。
【００２６】
また、液晶装置における表示領域の開口率アップのため、即ち、画素領域となる光の透過領域アップのため、ＴＦＴが配置される非開口領域の縮小化に伴うＴＦＴの小型化を図ると、ＴＦＴが小型化された分、ｐ−ｓｉ膜の各結晶粒のグレインサイズも従来よりも小さくする必要があるが、各結晶粒のグレインサイズを小さくする場合においても、ｐ−ｓｉ膜の面内において、特に各結晶粒のグレインサイズが略均一となるようｐ−ｓｉ膜を成膜する必要が生じる。
【００２７】
これは、ＴＦＴを小さく形成することによって限られたｐ−ｓｉ膜の面内において、各結晶粒のグレインサイズのバラツキによってグレインサイズの大きな領域が形成されてしまうと、ＴＦＴ特性が画素毎に極端に変化してしまうことにより表示不良が発生するためである。
【００２８】
以上から、ジシランガスを用いてｐ−ｓｉ膜を成膜する際、工程数を増やすことなく、ｐ−ｓｉ膜の各結晶粒のグレインサイズが略均一となるとともに、各結晶粒の平均グレインサイズが、適切なサイズ、具体的には、モノシランガスを用いて成膜した場合と略同等となるように、コントロールすることができる手法が望まれていた。
【００２９】
本発明は上記問題点に着目してなされたものであり、ＣＶＤ装置を用いてジシランガスで基板上に半導体膜を成膜する際、工程数を増やすことなく、各結晶粒のグレインサイズが略均一となるととともに、各結晶粒の平均グレインサイズが適切な大きさとなるよう半導体膜を形成することができることにより、表示不良の少ない信頼性の高いトランジスタを製造できる半導体装置の製造方法、電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記目的を達成するために本発明に係る半導体装置の製造方法は、基板上にトランジスタを構成する半導体膜をＣＶＤ装置で成膜する半導体装置の製造方法であって、前記基板を、前記ＣＶＤ装置内に導入して、ヒータ上に載置する載置工程と、前記ヒータを、６００℃〜６３０℃に加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、前記ＣＶＤ装置内に、ジシランガスを１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入して、前記基板上に、非晶質の前記半導体膜を成膜する成膜工程と、を具備することを特徴とする。
【００３１】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、ヒータを、６００℃〜６３０℃に加熱することによって基板を設定された成膜温度まで加熱するとともに、ＣＶＤ装置内にジシランガスを１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入して、基板上に非晶質の半導体膜を成膜することにより、工程数を増やすことなく、非晶質の半導体膜を結晶化させた後、半導体膜の面内において、各結晶粒が略均一なグレインサイズを有するとともに、適切な大きさのグレインサイズを有する半導体膜を成膜することができることから、表示不良の少ない信頼性の高いトランジスタを製造できるといった効果を有する。
【００３２】
また、前記ＣＶＤ装置は、枚葉式の減圧ＣＶＤ装置であることを特徴とする。
【００３３】
本発明によれば、枚葉式の減圧ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜することにより、効率良く、半導体膜の面内において、各結晶粒が略均一なグレインサイズを有するとともに、適切な大きさのグレインサイズを有する半導体膜を形成することができるといった効果を有する。
【００３４】
さらに、前記成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、前記成膜工程において、ヒータを６００℃〜６３０℃に加熱するとともに、ジシランガスを、１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入することにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径０．２μｍ〜０．６μｍに調整することを特徴とする。
【００３５】
本発明によれば、ＣＶＤ装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、ヒータを、６００℃〜６３０℃に加熱することによって基板を設定された成膜温度まで加熱するとともに、ＣＶＤ装置内にジシランガスを１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入して、基板上に非晶質の半導体膜を成膜することにより、工程数を増やすことなく、結晶化工程後、半導体膜の面内において、半導体膜を構成する各結晶の平均グレインサイズが適切な大きさである直径０．２μｍ〜０．６μｍとなる各結晶粒が略均一なグレインサイズを有する半導体膜を成膜することができることから、表示不良の少ない信頼性の高いトランジスタを製造できるといった効果を有する。
【００３６】
本発明に係る電気光学装置の製造方法は、請求項１〜３のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする。
【００３７】
本発明によれば、ＣＶＤ装置を用いて、電気光学装置に用いる基板上にトランジスタを構成する半導体膜を成膜する際、ヒータを、６００℃〜６３０℃に加熱することによって基板を設定された成膜温度まで加熱するとともに、ＣＶＤ装置内にジシランガスを１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入して、基板上に非晶質の半導体膜を成膜することにより、工程数を増やすことなく、非晶質の半導体膜を結晶化させた後、半導体膜の面内において、各結晶粒が略均一なグレインサイズを有するとともに、適切な大きさのグレインサイズを有する半導体膜を成膜することができることから、表示不良の少ない信頼性の高いトランジスタを製造できるといった効果を有する。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照にして本発明の実施の形態を説明する。尚、以下に示す実施の形態において半導体装置は、電気光学装置、より具体的には、液晶装置を例に挙げて説明する。また、液晶装置に用いる一対の基板の内、一方の基板は、素子基板（以下、ＴＦＴ基板と称す）を、また他方の基板は、ＴＦＴ基板に対向する対向基板を例に挙げて説明する。
【００３９】
先ず、本実施の形態の製造方法によって製造される液晶装置の全体の構成について説明する。図１は、本実施の形態の製造方法によって製造される液晶装置の平面図、図２は、図１中のＩＩ−ＩＩ線に沿って切断した液晶装置の断面図、図３は、一つの画素に着目した図１の液晶装置の模式的断面図である。
【００４０】
図１、図２に示すように、液晶装置１００は、例えば、石英基板、ガラス基板、シリコン基板を用いたＴＦＴ基板１０と、該ＴＦＴ基板１０に対向配置される、例えばガラス基板や石英基板を用いた対向基板２０との間の内部空間に、液晶５０が介在されて構成される。対向配置されたＴＦＴ基板１０と対向基板２０とは、シール材５２によって貼り合わされている。
【００４１】
ＴＦＴ基板１０の基板上の液晶５０と接する面側に、液晶装置１００の表示領域４０を構成するＴＦＴ基板１０の表示領域１０ｈが構成されている。また、表示領域１０ｈに、画素を構成する画素電極（ＩＴＯ）９ａがマトリクス状に配置されている。
【００４２】
また、対向基板２０の基板上の全面に、対向電極（ＩＴＯ）２１が設けられており、対向電極２１のＴＦＴ基板１０の表示領域１０ｈに対向する位置の液晶５０と接する面側に、液晶装置１００の表示領域４０を構成する対向基板２０の表示領域２０ｈが構成されている。
【００４３】
ＴＦＴ基板１０の画素電極９ａ上に、ラビング処理が施された配向膜１６が設けられており、また、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２６が設けられている。各配向膜１６，２６は、例えばポリイミド膜等の透明な有機膜からなる。
【００４４】
また、ＴＦＴ基板１０の画素領域においては、複数本の走査線１１ａ（図３参照）と複数本のデータ線６ａ（図３参照）とが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａとの各交差部分に対応してトランジスタであるＴＦＴ３０が設けられ、このＴＦＴ３０毎に画素電極９ａが電気的に接続されている。
【００４５】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。
【００４６】
対向基板２０に、ＴＦＴ基板１０の表示領域１０ｈ及び対向基板２０の表示領域２０ｈの外周を、画素領域において規定し区画することにより、表示領域を規定する額縁としての遮光膜５３が設けられている。
【００４７】
液晶５０がＴＦＴ基板１０と対向基板２０との間の空間に、既知の液晶注入方式で注入される場合、シール材５２は、シール材５２の１辺の一部において欠落して塗布されている。
【００４８】
シール材５２の欠落した箇所は、該欠落した箇所から貼り合わされたＴＦＴ基板１０及び対向基板２０との間に液晶５０を注入するための液晶注入口１０８を構成している。液晶注入口１０８は、液晶注入後、封止材１０９で封止される。
【００４９】
シール材５２の外側の領域に、ＴＦＴ基板１０のデータ線６ａに画像信号を所定のタイミングで供給して該データ線６ａを駆動するドライバであるデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２が、ＴＦＴ基板１０の一辺に沿って設けられている。
【００５０】
この一辺に隣接する二辺に沿って、ＴＦＴ基板１０の走査線１１ａ及びゲート電極３ａに、走査信号を所定のタイミングで供給することにより、ゲート電極３ａを駆動するドライバである走査線駆動回路１０３，１０４が設けられている。走査線駆動回路１０３，１０４は、シール材５２の内側の遮光膜５３に対向する位置において、ＴＦＴ基板１０上に形成されている。
【００５１】
また、ＴＦＴ基板１０上に、データ線駆動回路１０１、走査線駆動回路１０３，１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００５２】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成されている。そして、ＴＦＴ基板１０と対向基板２０相互間に、下端が上下導通端子１０７に接触し上端が対向電極２１に接触する上下導通材１０６が設けられており、該上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００５３】
また、図３に示すように、石英基板、ガラス基板、シリコン基板等のＴＦＴ基板１０上に、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。尚、この積層構造、及び積層された各層の機能は周知であるため、概略的に説明する。
【００５４】
この積層構造は、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを具備するＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。
【００５５】
また、第１層及び第２層間に下地層である下地絶縁膜１２が設けられ、第２層及び第３層間に第１層間絶縁膜４１が設けられ、第３層及び第４層間に第２層間絶縁膜４２が設けられ、第４層及び第５層間に第３層間絶縁膜４３が設けられ、第５層及び第６層間に第４層間絶縁膜４４が設けられており、前述の各要素間が短絡することを防止している。
【００５６】
第１層に、例えば、タングステンシリサイドからなる走査線１１ａが、平面形状がストライプ状となるようパターニングされて成膜されている。また、走査線１１ａは、ＴＦＴ３０に下側から入射しようとする光を遮る遮光機能をも有している。走査線１１ａ上に、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２が、例えば、常圧または減圧ＣＶＤ法等により成膜されている。
【００５７】
第２層に、ゲート電極３ａを含むＴＦＴ３０が設けられている。尚、ＴＦＴ３０は、ｎ型のトランジスタであれば、画素電極９ａがマトリクス状に配置されたＴＦＴ基板１０の画素領域に配置され、ｐ型のトランジスタであれば、画素領域の周辺領域に配置される。
【００５８】
ＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、半導体膜、例えばｐ−ｓｉ膜等の結晶化シリコン膜からなる半導体層１と、ゲート電極３ａと、ゲート電極３ａと半導体層１とを絶縁するゲート絶縁膜２とから主要部が構成されている。
【００５９】
半導体層１は、ゲート電極３ａからの電界によりチャネルが形成されるチャネル領域１ａと、低濃度ソース領域１ｂと、低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅとを備えている。そして、この第２層に、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。
【００６０】
下地絶縁膜１２に、平面的にみて半導体層１の両脇に、データ線６ａに沿って延びる半導体層１のチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られている。該コンタクトホール１２ｃｖにより、同一行の走査線１１ａとゲート電極３ａとは、同電位となる。
【００６１】
第３層に、容量部である蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに電気的に接続された下部電極７１と、容量電極３００とが、容量となる誘電体膜７５を介して対向配置されることにより形成されている。
【００６２】
ＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下に、例えば、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１が形成されている。
【００６３】
第１層間絶縁膜４１に、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するために介在されるコンタクトホール８１が、第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６４】
また、第１層間絶縁膜４１に、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するために介在されるコンタクトホール８３が開孔されている。
【００６５】
さらに、この第１層間絶縁膜４１に、下部電極７１と中継電極７１９とを電気的に接続するために介在されるコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１に、中継電極７１９と第２中継層６１とを電気的に接続するために介在されるコンタクトホール８８２が、第２層間絶縁膜４２を貫通しつつ開孔されている。
【００６６】
第４層に、データ線６ａが設けられている。このデータ線６ａは、下層より順に、アルミニウム層４１Ａ、窒化チタン層４１ＴＮ、窒化シリコン膜層４０１の三層構造を有する膜として形成されている。
【００６７】
また、この第４層に、データ線６ａと同一膜として、シールド層用中継層６０及び第２中継層６１が形成されている。また、第２層間絶縁膜４２に、シールド層用中継層６０と容量電極３００とを電気的に接続するために介在されるコンタクトホール８０１が開孔されている。
【００６８】
第５層に、シールド層４００が形成されている。また、第５層に、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。
【００６９】
第３層間絶縁膜４３に、シールド層４００とシールド層用中継層６０とを電気的に接続するために介在されるコンタクトホール８０３、及び、第３中継電極４０２と第２中継層６１とを電気的に接続するために介在されるコンタクトホール８０４がそれぞれ開孔されている。
【００７０】
第６層に、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下に、第４層間絶縁膜４４が形成されている。また、第４層間絶縁膜４４に、画素電極９ａ及び第３中継電極４０２間を電気的に接続するために介在されたコンタクトホール８９が開孔されている。
【００７１】
尚、上述した液晶装置の構成は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００７２】
次に、図３のＴＦＴ３０の半導体層１を構成するｐ−ｓｉ膜を形成する際用いられるＣＶＤ装置について、図４、図５を用いて説明する。図４は、ａ−ｓｉ膜を成膜するＣＶＤ装置の構成の概略を示す部分断面図、図５は、図４のＣＶＤ装置のヒータ上に載置された大板基板を示す平面図である。
【００７３】
図４に示すように、ａ−ｓｉ膜１’を成膜するＣＶＤ装置２００は、既知の枚葉式の減圧ＣＶＤ装置であり、ステージに載置された基板１０’を、ａ−ｓｉ膜１’の成膜温度まで加熱するヒータ２１０と、該ヒータ２１０のステージに載置された基板１０’に対して、ａ−ｓｉ膜１’を成膜する際用いられるジシランガスＧを、ＣＶＤ装置２００の内部２００ｉに導入するシャワープレート２２０とにより主要部が構成されている。
【００７４】
尚、図５に示すように、基板１０’は、上述したＴＦＴ基板１０が複数構成される、石英、ガラス等から構成された大板基板から構成されていても構わないし、上述したＴＦＴ基板１０が１つ構成される、石英、ガラス等から構成された基板から構成されていても構わない。
【００７５】
次に、このように構成されたＣＶＤ装置２００を用いた本実施の形態の液晶装置の製造方法、具体的には、上述した半導体層１を構成するｐ−ｓｉ膜の製造方法について、図６〜図１５を用いて説明する。
【００７６】
図６は、本実施の形態を示すｐ−ｓｉ膜の製造工程を示すフローチャート、図７は、図４のＣＶＤ装置を用いて基板にａ−ｓｉ膜を成膜する際におけるヒータ温度６００℃の際のジシランガスの流量と、結晶化されたｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズとの関係を示すグラフ、図８は、図４のＣＶＤ装置を用いて基板にａ−ｓｉ膜を成膜する際におけるジシランガスの流量２０ｓｃｃｍの際のヒータの温度と、結晶化されたｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズとの関係を示すグラフである。
【００７７】
また、図９は、図４のＣＶＤ装置を用いて、ジシランガスの流量、１００ｓｃｃｍ、ヒータの温度６００℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１０は、図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６００℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１１は、図４のＣＶＤ装置を用いて、モノシランガスの流量、３００ｓｃｃｍ、ヒータの温度６００℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００７８】
さらに、図１２は、図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６１０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１３は、図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６２０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００７９】
また、図１４は、図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６３０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図、図１５は、図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６４０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図である。
【００８０】
尚、液晶装置１００の製造方法において、半導体層１を構成するｐ−ｓｉ膜以外の製造方法は、周知であるため、その説明は省略する。
【００８１】
先ず、図６のステップＳ１において、図４に示すように、ＣＶＤ装置２００の内部２００ｉのヒータ２１０のステージに、図５に示す基板１０’を載置する載置工程を行う。
【００８２】
次いで、ステップＳ２において、ヒータ２１０を、６００℃〜６３０℃まで加熱することにより、基板１０’を、成膜温度、具体的には、基板表面が６００℃〜６３０℃よりも１０℃〜２０℃低い温度となるまで加熱する加熱工程を行う。
【００８３】
尚、ヒータ２１０を、６００℃〜６３０℃まで加熱するのは、図８、図１０、図１２〜図１４に示すように、ＣＶＤ装置２００を用いてａ−ｓｉ膜１’を、ジシランガスＧの流量を、２０ｓｃｃｍ(cc/min)の条件にて成膜した後、ａ−ｓｉ膜１’をｐ−ｓｉ膜に結晶化させた際のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲが、ヒータの温度が６００℃〜６３０℃であると、図１１に示すように、モノシランガスを用いて、流量３００ｓｃｃｍ、ヒータ温度６００℃で成膜した際の、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲ＝０．２〜０．６μｍに略一致するよう成膜条件を調整することができるためである。尚、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲは、より具体的には、０．４μｍ程度が好ましい。
【００８４】
また、ｐ−ｓｉ膜の各結晶粒３５０の平均グレインサイズＲを、モノシランガスを用いてｐ−ｓｉ膜を形成した場合における各結晶粒３５０の平均グレインサイズＲに一致させるのは、上述したように、モノシランガスを用いてａ−ｓｉ膜１’を形成した後、結晶化させてｐ−ｓｉ膜を形成すると、ｐ−ｓｉ膜を構成する各結晶粒３５０のグレインサイズが略均一となることが分かっているためである。
【００８５】
さらに、ｐ−ｓｉ膜の各結晶粒３５０の平均グレインサイズＲを、０．２〜０．６μｍとするのは、図８に示すように、ヒータ２１０の加熱温度が６００℃以下であると、ｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズＲが、０．８μｍ以上となってしまい、各結晶粒のグレインサイズがばらついて、上述したように、画素毎やＴＦＴ基板１０毎にＴＦＴ特性が変化し、ＴＦＴ３０の信頼性が低下するといった問題がある他、図８、図１５に示すように、ヒータ２１０の加熱温度が６３０℃以上であると、ｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズＲが、０．２μｍ以下となってしまい、各結晶粒のグレインサイズが小さくなりすぎて、上述したように、ＴＦＴ特性が低下してしまうといった問題があるためである。
【００８６】
図６に戻って、ヒータ２１０を、６００℃〜６３０℃まで加熱した後、ステップＳ３において、ＣＶＤ装置２００の内部２００ｉに、ジシランガスＧを、シャワープレート２２０を介して、１０ｓｃｃｍ〜３０ｓｃｃｍの流量で導入することにより、基板１０’に、ａ−ｓｉ膜１’を成膜する成膜工程を行う。尚、ａ−ｓｉ膜１’の膜厚は、ジシランガスＧの導入時間によって決定される。
【００８７】
また、ジシランガスＧの流量を、１０ｓｃｃｍ〜３０ｓｃｃｍとしたのは、図７に示すように、ＣＶＤ装置２００を用いてａ−ｓｉ膜１’を、ヒータ２１０の温度を、６００℃に固定した条件で成膜した後、ａ−ｓｉ膜１’をｐ−ｓｉ膜に結晶化させた際のｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲが、ジシランガスＧの流量が３０ｓｃｃｍ以下であると、図１１に示すように、モノシランガスを用いて、流量３００ｓｃｃｍ、ヒータ温度６００℃で成膜した際の、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲ＝０．２〜０．６μｍに略一致して、グレインサイズの調整が行いやすくなるためである。
【００８８】
言い換えれば、ジシランガスＧの流量が３０ｓｃｃｍ以上であると、図７に示すように、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲが、２点鎖線の領域９０に示すように、１．１μｍ以上となって各結晶粒３５０のグレインサイズが大幅にばらついてしまい、グレインサイズの調整が不可能となってしまうためである。
【００８９】
具体的には、図７、図９に示すように、ヒータ２１０の温度を６００℃として、ジシランガスＧの流量を、１００ｓｃｃｍの条件でａ−ｓｉ膜１’の成膜を行うと、結晶化後のｐ−ｓｉ膜の各結晶粒３５０の平均グレインサイズＲが、２．０μｍとなってしまい、各結晶粒３５０のグレインサイズがばらついて、画素毎またはＴＦＴ基板１０毎にＴＦＴ特性を変化させ、ＴＦＴ３０の信頼性が低下してしまうためである。
【００９０】
図６に戻って、成膜工程後、ステップＳ４において、ａ−ｓｉ膜１’を、上述した既知の固相成長法により結晶化させてｐ−ｓｉ膜にする結晶化工程を行う。このことにより、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲは、０．２〜０．６μｍとなるよう調整される。即ち、グレインサイズのばらつきの少ない、言い換えれば、略均一なグレインサイズの結晶粒３５０を有するｐ−ｓｉ膜を形成することができる。
【００９１】
尚、ｐ−ｓｉ膜形成後は、画素毎に、半導体層１を形成するため、ｐ−ｓｉ膜を、上述したように、パターニングした後、該パターニング後のｐ−ｓｉ膜に対して不純物イオンを注入することにより、ｐ−ｓｉ膜にチャネル領域１ａと、低濃度ソース領域１ｂと、低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄと、高濃度ドレイン領域１ｅとを形成して、半導体層１をそれぞれ形成する。
【００９２】
このように、本実施の形態においては、ＣＶＤ装置２００を用いて、基板１０’にａ−ｓｉ膜を形成する際、基板１０’が載置されるヒータ２１０の温度を、６００℃〜６３０℃に加熱するとともに、ジシランガスＧを、１０ｓｃｃｍ〜３０ｓｃｃｍの流量で、ＣＶＤ装置２００の内部２００ｉに導入して成膜を行うと示した。
【００９３】
このことによれば、成膜後のａ−ｓｉ膜１’を結晶化させて、ｐ−ｓｉ膜を形成した際、ｐ−ｓｉ膜を構成する各結晶粒３５０の平均グレインサイズＲを、モノシランガスを導入して成膜した場合の平均グレインサイズと略同じにすることができる、具体的には、０．２〜０．６μｍ、より具体的には、０．４μｍとすることができる。
【００９４】
よって、ＣＶＤ装置２００における成膜条件を変えるだけで良いことから、工程数を増やすことなく、ａ−ｓｉ膜１’を結晶化させた後、基板１０’上の面内において、各結晶粒３５０が略均一なグレインサイズを有するとともに、適切な大きさ、具体的には、０．２〜０．６μｍ、より具体的には、０．４μｍのグレインサイズを有するｐ−ｓｉ膜を形成することができるため、表示不良の少ない信頼性の高いＴＦＴを製造することができる。即ち、信頼性の高いＴＦＴを具備するＴＦＴ基板１０を製造することができる。
【産業上の利用可能性】
【００９５】
また、液晶パネルは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述した液晶パネルは、ＴＦＴ（薄膜トランジスタ）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の液晶表示モジュールを例に挙げて説明したが、これに限らず、ＴＦＤ（薄膜ダイオード）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の液晶表示モジュールであっても構わない。
【００９６】
さらに、本実施の形態においては、電気光学装置は、液晶装置を例に挙げて説明したが、本発明はこれに限定されず、エレクトロルミネッセンス装置、特に、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）装置、ＳＥＤ(Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ)装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管または液晶シャッター等を用いた装置などの各種の電気光学装置に適用できる。
【００９７】
また、電気光学装置は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Liquid Crystal On Silicon）等であっても構わない。ＬＣＯＳでは、素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には、反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
【００９８】
また、電気光学装置は、片側の基板の同一層に、一対の電極が形成される表示用デバイス、例えばＩＰＳ（In-Plane Switching）や、片側の基板において、絶縁膜を介して一対の電極が形成される表示用デバイスＦＦＳ（Fringe Field Switching）等であっても構わない。
【００９９】
さらに、半導体装置は、電気光学装置を例に挙げて示したが、トランジスタを有するものであれば、どのような装置であっても本実施の形態は適用可能である。
【図面の簡単な説明】
【０１００】
【図１】本実施の形態の製造方法によって製造される液晶装置の平面図。
【図２】図１中のＩＩ−ＩＩ線に沿って切断した液晶装置の断面図。
【図３】一つの画素に着目した図１の液晶装置の模式的断面図。
【図４】ａ−ｓｉ膜を成膜するＣＶＤ装置の構成の概略を示す部分断面図。
【図５】図４のＣＶＤ装置のヒータ上に載置された大板基板を示す平面図。
【図６】本実施の形態を示すｐ−ｓｉ膜の製造工程を示すフローチャート。
【図７】図４のＣＶＤ装置を用いて基板にａ−ｓｉ膜を成膜する際におけるヒータ温度６００℃の際のジシランガスの流量と、結晶化されたｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズとの関係を示すグラフ。
【図８】図４のＣＶＤ装置を用いて基板にａ−ｓｉ膜を成膜する際におけるジシランガスの流量２０ｓｃｃｍの際のヒータの温度と、結晶化されたｐ−ｓｉ膜を構成する各結晶粒の平均グレインサイズとの関係を示すグラフ。
【図９】図４のＣＶＤ装置を用いて、ジシランガスの流量、１００ｓｃｃｍ、ヒータの温度６００℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１０】図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６００℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１１】図４のＣＶＤ装置を用いて、モノシランガスの流量、３００ｓｃｃｍ、ヒータの温度６００℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１２】図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６１０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１３】図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６２０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１４】図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６３０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１５】図４のＣＶＤ装置を用いて、ジシランガスの流量、２０ｓｃｃｍ、ヒータの温度６４０℃でａ−ｓｉ膜を成膜した後、結晶化されたｐ−ｓｉ膜を構成する各結晶粒を示す図。
【図１６】ジシランガスを用いて成膜したｐ−ｓｉ膜の各結晶粒のグレインサイズの一例を示す平面図。
【図１７】図１６の領域Ａを半導体層とした場合のＴＦＴのＩ−Ｖ曲線及び図１６の領域Ｂを半導体層とした場合のＴＦＴのＩ−Ｖ曲線。
【符号の説明】
【０１０１】
１’…ａ−ｓｉ膜（非晶質の半導体膜）、１０…ＴＦＴ基板、１０’…大板基板、３０…ＴＦＴ（トランジスタ）、１００…液晶装置（半導体装置）、２００…ＣＶＤ装置、２１０…ヒータ、Ｇ…ジシランガス、Ｒ…平均グレインサイズ（平均粒径）。 
【図１】
2009212330.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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