(57)【要約】【課題】入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる場合において、そのトランスの結合係数が悪くても誤動作することがない信号伝達回路を提供することを目的とする。【解決手段】ｎｐｎバイポーラトランジスタ３、５と、ＭＯＳＦＥＴ４、６と、ダイオード７、８と、駆動回路９とを有する１次側回路２と、２次側回路６２と、トランス６３とを備える信号伝達回路１において、入力信号の立上りタイミング後、ＭＯＳＦＥＴ６のオン抵抗が徐々に上がるようにＭＯＳＦＥＴ６を駆動し、入力信号の立下りタイミング後、ＭＯＳＦＥＴ４のオン抵抗が徐々に上がるようにＭＯＳＦＥＴ４を駆動する。【選択図】図１
2009060275.tif 000002
【特許請求の範囲】
【請求項１】
１次側コイルと２次側コイルとを有するトランスと、
電源と前記１次側コイルの一方端との間に設けられる第１のスイッチング素子と、
前記第１のスイッチング素子と前記１次側コイルの一方端との接続点と、グランドとの間に設けられる第２のスイッチング素子と、
前記電源と前記１次側コイルの他方端との間に設けられる第３のスイッチング素子と、
前記第３のスイッチング素子と前記１次側コイルの他方端との接続点と、前記グランドとの間に設けられる第４のスイッチング素子と、
入力信号の立上りタイミングにおいて、前記第１及び第４のスイッチング素子をオン、前記第２及び第３のスイッチング素子をオフさせることにより、前記１次側コイルに所定極性の電圧を印加させ、前記入力信号の立下りタイミングにおいて、前記第１及び第４のスイッチング素子をオフ、前記第２及び第３のスイッチング素子をオンさせることにより、前記１次側コイルに前記所定極性と逆極性の電圧を印加させる駆動回路と、
前記２次側コイルに前記所定極性の電圧が印加されると、出力信号を立ち上がらせ、前記２次側コイルに前記逆極性の電圧が印加されると、前記出力信号を立ち下がらせる２次側回路と、
を備え、
前記駆動回路は、前記第４のスイッチング素子のオン期間、前記第４のスイッチング素子のオン抵抗が徐々に上がるように前記第４のスイッチング素子を駆動し、前記第２のスイッチング素子のオン期間、前記第２のスイッチング素子のオン抵抗が徐々に上がるように前記第２のスイッチング素子を駆動する、
ことを特徴とする信号伝達回路。
【請求項２】
請求項１に記載の信号伝達回路であって、
カソード端子が前記電源に接続され、アノード端子が前記トランスの１次側コイルの一方端に接続される第１のダイオードと、
カソード端子が前記電源に接続され、アノード端子が前記トランスの１次側コイルの他方端に接続される第２のダイオードと、
を備えることを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側と出力側とを電気的に絶縁した状態で、デジタル信号を入力側から出力側に伝達する信号伝達回路に関する。
【背景技術】
【０００２】
信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラを用いるものがある。（例えば、特許文献１参照）
しかしながら、フォトカプラは入出力間の伝送遅延が大きいため、上述の信号伝達回路では、デジタル信号の伝送遅延が大きくなってしまうという問題がある。また、フォトカプラは、１００℃以上の環境下で使用できないため、上述の信号伝達回路では、１００℃以上の環境下で使用できないという問題もある。
【０００３】
これらの問題を解決するために、例えば、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラの代わりにトランスを用いることが考えられる。
図６は、入力側と出力側とを電気的に絶縁状態にする部分としてトランスを用いた信号伝達回路を示す図である。
【０００４】
図６に示す信号伝達回路６０は、デジタル信号（入力信号）が入力される１次側回路６１と、デジタル信号（出力信号）を出力する２次側回路６２と、１次側回路６１から２次側回路６２へデジタル信号を電気的に絶縁して伝達するトランス６３とを備えて構成されている。
【０００５】
上記トランス６３は、１次側コイルと２次側コイルとを備えている。
上記１次側回路６１は、ｎチャネルのＭＯＳＦＥＴ６４、６５と、ｐチャネルのＭＯＳＦＥＴ６６、６７と、ＭＯＳＦＥＴ６４〜６７を駆動する駆動回路６８と、ダイオード６９〜７２とを備えている。
【０００６】
ＭＯＳＦＥＴ６６のソース端子は電圧ＶＤＤの電源及びダイオード６９のカソード端子に接続され、ＭＯＳＦＥＴ６６のドレイン端子はＭＯＳＦＥＴ６４のドレイン端子、ダイオード６９のアノード端子、ダイオード７０のカソード端子、及びトランス６３の１次側コイルの一方端に接続されている。ＭＯＳＦＥＴ６４のソース端子及びダイオード７０のアノード端子はそれぞれグランドに接続されている。
【０００７】
ＭＯＳＦＥＴ６７のソース端子は電圧ＶＤＤの電源及びダイオード７１のカソード端子に接続され、ＭＯＳＦＥＴ６７のドレイン端子はＭＯＳＦＥＴ６５のドレイン端子、ダイオード７１のアノード端子、ダイオード７２のカソード端子、及びトランス６３の１次側コイルの他方端に接続されている。ＭＯＳＦＥＴ６５のソース端子及びダイオード７２のアノード端子はそれぞれグランドに接続されている。
【０００８】
なお、トランス６３の１次側コイルの一方端（ＭＯＳＦＥＴ６４などに接続される点）をＡ点とし、トランス６３の１次側コイルの他方端（ＭＯＳＦＥＴ６５などに接続される点）をＢ点とする。
【０００９】
上記２次側回路６２は、抵抗７３と、コンパレータ（ヒステリシスコンパレータ）７４、７５と、フリップフロップ回路７６とを備えて構成されている。
コンパレータ７４のプラスの入力端子はトランス６３の２次側コイルの一方端、抵抗７３の一方端、及びコンパレータ７５のマイナスの入力端子に接続され、コンパレータ７４の出力端子はフリップフロップ回路７６のセット端子（Ｓ）に接続されている。
【００１０】
コンパレータ７５のプラスの入力端子はトランス６３の２次側コイルの他方端、抵抗７３の他方端、及びコンパレータ７４のマイナスの入力端子に接続され、コンパレータ７５の出力端子はフリップフロップ回路７６のリセット端子（Ｒ）に接続されている。
【００１１】
なお、トランス６３の２次側コイルの一方端（コンパレータ７４のプラスの入力端子に接続される点）をＣ点とし、トランス６３の２次側コイルの他方端（コンパレータ７５のプラスの入力端子に接続される点）をＤ点とする。
【００１２】
図７は、駆動回路６８を示す図である。
図７に示す駆動回路６８は、インバータ７７〜７９と、バッファ８０、８１と、ＡＮＤ回路８２、８３と、立上り遅延回路８４、８５とを備えて構成されている。
【００１３】
図８は、駆動回路６８内の各回路の出力タイミングチャートを示す図である。
立上りタイミング時の入力信号は、バッファ８１を介してＡＮＤ回路８３の一方の入力端子に入力されると共に、立上り遅延回路８５により所定時間遅延され、インバータ７９により反転され、ＡＮＤ回路８３の他方の入力端子に入力される。これにより、ＡＮＤ回路８３は、入力信号の立上りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路８３から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子に入力される。また、ＡＮＤ回路８２から出力されるローレベルの電圧はＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子に入力される。すると、ＭＯＳＦＥＴ６５、６６がＯＮ、ＭＯＳＦＥＴ６４、６７がＯＦＦになり、１次側回路６１のＢ点がグランドに繋がるため、１次側回路６１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）、Ｂ点の電圧がローレベル（Ｖ＝０）となる。
【００１４】
したがって、１次側回路６１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性のパルス電圧が発生する。そして、コンパレータ７４から出力されるハイレベルのパルス電圧がフリップフロップ回路７６のセット端子（Ｓ）に入力され、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００１５】
また、立下りタイミング時の入力信号は、インバータ７７により反転され、バッファ８０を介してＡＮＤ回路８２の一方の入力端子に入力されると共に、インバータ７７により反転され、立上り遅延回路８４により所定時間遅延され、インバータ７８により反転され、ＡＮＤ回路８２の他方の入力端子に入力される。これにより、ＡＮＤ回路８２は、入力信号の立下りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路８２から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子に入力される。また、ＡＮＤ回路８３から出力されるローレベルの電圧はＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子に入力される。すると、ＭＯＳＦＥＴ６４、６７がＯＮ、ＭＯＳＦＥＴ６５、６６がＯＦＦになり、１次側回路６１のＡ点がグランドに繋がるため、１次側回路６１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。
【００１６】
したがって、１次側回路６１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点―Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性のパルス電圧が発生する。そして、コンパレータ７５から出力されるハイレベルの電圧がフリップフロップ回路７６のリセット端子（Ｒ）に入力され、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。
【００１７】
このように、図６に示す信号伝達回路６０によれば、入力信号の立上りタイミングにおいてフリップフロップ回路７６から出力される電圧が立ち上がり、入力信号の立下りタイミングにおいてフリップフロップ回路７６から出力される電圧が立ち下がる。すなわち、１次側回路６１に入力される入力信号の立上りタイミング及び立下りタイミングと同じ立上りタイミング及び立下りタイミングの出力信号が２次側回路６２から出力される。図６に示す信号伝達回路６０によれば、トランス６３により１次側回路６１と２次側回路６２とを電気的に絶縁して入力信号を１次側回路６１から２次側回路６２へ伝達することができる。
【特許文献１】特開平５−３０８２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図６に示す信号伝達回路６０では、２次側回路６２のＣ点やＤ点に容量成分などが付き、かつ、トランス６３の結合係数が悪いと、誤動作するという問題がある。
【００１９】
図９は、信号伝達回路６０が誤動作する場合の信号伝達回路６０内の各回路の出力タイミングチャートを示す図である。
入力信号の立上りタイミングにおいて、ＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、ＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ６５、６６がＯＮ、ＭＯＳＦＥＴ６４、６７がＯＦＦになり、１次側回路６１のＢ点がグランドに繋がるため、図９に示すように、１次側回路６１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）、Ｂ点の電圧がローレベル（Ｖ＝０）となる。したがって、１次側回路６１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性のパルス電圧が発生する。
【００２０】
このとき、トランス６３の結合係数が悪いと、トランス６３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することにより、Ｃ点―Ｄ点間の電圧がＣ点の電圧よりＤ点の電圧が高いマイナス極性の電圧になってしまう。このような場合、コンパレータ７５からハイレベルのパルス電圧が出力されてフリップフロップ回路７６の出力電圧がハイレベルからローレベルになり、入力信号と出力信号とが一致しなくなってしまう。
【００２１】
また、入力信号の立下りタイミングにおいて、ＭＯＳＦＥＴ６４、６６のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、ＭＯＳＦＥＴ６５、６７のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ６４、６７がＯＮ、ＭＯＳＦＥＴ６５、６６がＯＦＦになり、１次側回路６１のＡ点がグランドに繋がるため、図９に示すように、１次側回路６１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。したがって、１次側回路６１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性のパルス電圧が発生する。
【００２２】
このとき、トランス６３の結合係数が悪いと、上述と同様に、トランス６３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することより、Ｃ点―Ｄ点間の電圧が、Ｄ点の電圧よりＣ点の電圧が高いプラス極性の電圧になってしまう。このような場合、コンパレータ７４からハイレベルのパルス電圧が出力されてフリップフロップ回路７６の出力電圧がローレベルからハイレベルになり、入力信号と出力信号とが一致しなくなってしまう。
【００２３】
このように、図６に示す信号伝達回路６０では、トランス６３の結合係数が悪いと、誤動作するという問題がある。
そこで、本発明では、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる場合において、そのトランスの結合係数が悪くても誤動作することがない信号伝達回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の信号伝達回路は、１次側コイルと２次側コイルとを有するトランスと、電源と前記１次側コイルの一方端との間に設けられる第１のスイッチング素子と、前記第１のスイッチング素子と前記１次側コイルの一方端との接続点と、グランドとの間に設けられる第２のスイッチング素子と、前記電源と前記１次側コイルの他方端との間に設けられる第３のスイッチング素子と、前記第３のスイッチング素子と前記１次側コイルの他方端との接続点と、前記グランドとの間に設けられる第４のスイッチング素子と、入力信号の立上りタイミングにおいて、前記第１及び第４のスイッチング素子をオン、前記第２及び第３のスイッチング素子をオフさせることにより、前記１次側コイルに所定極性の電圧を印加させ、前記入力信号の立下りタイミングにおいて、前記第１及び第４のスイッチング素子をオフ、前記第２及び第３のスイッチング素子をオンさせることにより、前記１次側コイルに前記所定極性と逆極性の電圧を印加させる駆動回路と、前記２次側コイルに前記所定極性の電圧が印加されると、出力信号を立ち上がらせ、前記２次側コイルに前記逆極性の電圧が印加されると、前記出力信号を立ち下がらせる２次側回路とを備え、前記駆動回路は、前記第４のスイッチング素子のオン期間、前記第４のスイッチング素子のオン抵抗が徐々に上がるように前記第４のスイッチング素子を駆動し、前記第２のスイッチング素子のオン期間、前記第２のスイッチング素子のオン抵抗が徐々に上がるように前記第２のスイッチング素子を駆動する。
【００２５】
このように構成される本発明の信号伝達回路によれば、入力信号の立上りタイミング後や立下りタイミング後、トランスの１次側コイルに蓄積されたエネルギーを第４のスイッチング素子や第２のスイッチング素子により消費させることができる。これにより、トランスの結合係数が悪くても、２次側回路における発振を防止することができる。このように、２次側回路における発振を防止することができるので、信号伝達回路を誤動作させないようにすることができる。
【００２６】
また、上記本発明の信号伝達回路は、カソード端子が前記電源に接続され、アノード端子が前記トランスの１次側コイルの一方端に接続される第１のダイオードと、カソード端子が前記電源に接続され、アノード端子が前記トランスの１次側コイルの他方端に接続される第２のダイオードとを備えるように構成してもよい。
【００２７】
このように構成される本発明の信号伝達回路によれば、入力信号の立上りタイミング及び立下りタイミングにおいて、トランスの１次側コイルに印加される電圧が電源電圧以上に上がると、第１のダイオードや第２のダイオードでもトランスの１次側コイルに蓄積されたエネルギーが消費されるので、より確実にトランスの２次側回路における発振を防止し、信号伝達回路が誤動作しないようにすることができる。
【発明の効果】
【００２８】
本発明によれば、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる信号伝達回路において、トランスの結合係数が悪くても誤動作することを防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の信号伝達回路を示す図である。なお、図６に示す従来の信号伝達回路６０の構成と同じ構成には同じ符号を付し、その構成の説明を省略する。
【００３０】
図１に示す信号伝達回路１は、１次側回路２と、２次側回路６２と、トランス６３とを備えて構成されている。
１次側回路２は、電圧ＶＤＤの電源とトランス６３の１次側コイルの一方端との間に設けられるｎｐｎバイポーラトランジスタ３（第１のスイッチング素子）と、ｎｐｎバイポーラトランジスタ３とトランス６３の１次側コイルの一方端との接続点と、グランドとの間に設けられるｎチャネルのＭＯＳＦＥＴ４（第２のスイッチング素子）と、電圧ＶＤＤの電源とトランス６３の１次側コイルの他方端との間に設けられるｎｐｎバイポーラトランジスタ５（第３のスイッチング素子）と、ｎｐｎバイポーラトランジスタ５とトランス６３の１次側コイルの他方端との接続点と、グランドとの間に設けられるｎチャネルのＭＯＳＦＥＴ６（第４のスイッチング素子）と、カソード端子が電圧ＶＤＤの電源に接続され、アノード端子がトランス６３の１次側コイルの一方端に接続されるダイオード７（第１のダイオード）と、カソード端子が電圧ＶＤＤの電源に接続され、アノード端子がトランス６３の１次側コイルの他方端に接続されるダイオード８（第２のダイオード）と、ｎｐｎバイポーラトランジスタ３、５及びＭＯＳＦＥＴ４、６を駆動する駆動回路９とを備えて構成されている。
【００３１】
なお、トランス６３の１次側コイルの一方端（ｎｐｎバイポーラトランジスタ３などに接続される点）をＡ点とし、トランス６３の１次側コイルの他方端（ｎｐｎバイポーラトランジスタ５などに接続される点）をＢ点とする。
【００３２】
駆動回路９は、ｎｐｎバイポーラトランジスタ３を駆動する駆動信号Ｍ１、ＭＯＳＦＥＴ４を駆動する駆動信号Ｍ２、ｎｐｎバイポーラトランジスタ５を駆動する駆動信号Ｍ３、ＭＯＳＦＥＴ６を駆動する駆動信号Ｍ４をそれぞれ生成する。
【００３３】
図２は、本実施形態の信号伝達回路１内の各回路の出力タイミングチャートを示す図である。なお、ｎｐｎバイポーラトランジスタ３および５のベース―エミッタ間電圧をＶｂｅとする。
【００３４】
図２に示すように、入力信号の立上りタイミングのとき、ｎｐｎバイポーラトランジスタ５のベース端子に入力される駆動信号Ｍ３がハイレベルからローレベルになり、ＭＯＳＦＥＴ６のゲート端子に入力される駆動信号Ｍ４がローレベルからハイレベルになる。（このとき、ｎｐｎバイポーラトランジスタ３のベース端子に入力される駆動信号Ｍ１はハイレベル、ＭＯＳＦＥＴ４のゲート端子に入力される駆動信号Ｍ２はローレベル）
すると、ｎｐｎバイポーラトランジスタ３とＭＯＳＦＥＴ６がＯＮ、ＭＯＳＦＥＴ４とｎｐｎバイポーラトランジスタ５がＯＦＦとなり、１次側回路２のＢ点がグランドに繋がり、１次側回路２のＡ点が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。
【００３５】
したがって、１次側回路２のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生する。そして、コンパレータ７４からフリップフロップ回路７６のセット端子（Ｓ）に出力される電圧がローレベルからハイレベルになる。これにより、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち上がる。
【００３６】
一方、入力信号の立下りタイミングのとき、ｎｐｎバイポーラトランジスタ３のベース端子に入力される駆動信号Ｍ１がハイレベルからローレベルになり、ＭＯＳＦＥＴ４のベース端子に入力される駆動信号Ｍ２がローレベルからハイレベルになる。（このとき、ｎｐｎバイポーラトランジスタ５のベース端子に入力される駆動信号Ｍ３はハイレベル、ＭＯＳＦＥＴ６のゲート端子に入力される駆動信号Ｍ４はローレベル）
すると、ＭＯＳＦＥＴ４とｎｐｎバイポーラトランジスタ５がＯＮ、ｎｐｎバイポーラトランジスタ３とＭＯＳＦＥＴ６がＯＦＦとなり、１次側回路２のＡ点がグランドに繋がり、１次側回路２のＢ点の電圧が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。
【００３７】
したがって、１次側回路２のＡ点−Ｂ点間にマイナス極性の電圧（―（ＶＤＤ−Ｖｂｅ））が発生し、トランス６３を介して２次側回路６２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧（―（ＶＤＤ−Ｖｂｅ））が発生する。そして、コンパレータ７５からフリップフロップ回路７６のリセット端子（Ｒ）に出力される電圧がローレベルからハイレベルになる。これにより、フリップフロップ回路７６の出力端子（Ｑ）から出力される電圧（出力信号）が立ち下がる。
【００３８】
このように、本実施形態の信号伝達回路１は、入力信号と同じ立上りタイミング及び立下りタイミングの出力信号を出力する。
入力信号の立上りタイミング後、本実施形態の信号伝達回路１では、駆動信号Ｍ３がローレベルになっている期間、駆動信号Ｍ４をローレベルになるまで徐々に下げる。そのため、少なくともＭＯＳＦＥＴ６がオンしている間、ＭＯＳＦＥＴ６のオン抵抗が徐々に上がる。これにより、入力信号の立上りタイミング後、トランス６３の１次側コイルに蓄積されたエネルギーは、ＭＯＳＦＥＴ６がオフするまでＭＯＳＦＥＴ６により消費される。また、入力信号の立上りタイミング後、１次側回路２のＢ点の電圧が電圧ＶＤＤを超えている期間は、ＭＯＳＦＥＴ６だけでなくダイオード８によってもトランス６３の１次側コイルに蓄積されたエネルギーが消費される。このとき、１次側回路２のＢ点の電圧は、電圧ＶＤＤを超えて上昇するが、電圧ＶＤＤとダイオード８により、電圧ＶＤＤとダイオード８の閾値電圧ＶＦとの合計電圧より大きくならないように制限される。なお、入力信号の立上りタイミング後、２次側回路６２で発振が起きないように、トランス６３の１次側コイルに蓄積されたエネルギーを十分に消費することが可能なＭＯＳＦＥＴ６やダイオード８が選定されることが望ましい。
【００３９】
以上のように、本実施形態の信号伝達回路１では、入力信号の立上りタイミング後、ＭＯＳＦＥＴ６のオン抵抗が上がり、駆動信号Ｍ３が立ち上がる前に、１次側回路２のＢ点の電圧が電圧ＶＤＤ以上に上昇するため、駆動信号Ｍ３が立ち上がる前に、１次側回路２のＡ点−Ｂ点間の電圧が０以下に下がる。そのため、駆動信号Ｍ３が立ち上がる前に、トランス６３の１次側コイルに流れる電流の上昇が止まる。したがって、駆動信号Ｍ４を徐々に下げない場合（駆動信号Ｍ４のパルスを矩形パルスにする場合）に比べて、トランス６３の１次側コイルに流れる電流を少なくすることができる。
【００４０】
また、入力信号の立上りタイミング後、１次側回路２のＢ点の電圧が電圧ＶＤＤを超えている期間、ダイオード８により１次側回路２のＡ点−Ｂ点間にマイナス極性の電圧（Ｖ＝−（ＶＦ＋Ｖｂｅ））がかかるため、トランス６３の１次側コイルに流れる電流をさらに少なくすることができる。
【００４１】
つまり、本実施形態の信号伝達回路１では、入力信号の立上りタイミング後、ＭＯＳＦＥＴ６やダイオード８によりトランス６３の１次側コイルに蓄積されたエネルギーを消費させ、かつ、トランス６３の１次側コイルに流れる電流を少なくさせているので、トランス６３の結合係数が悪くても、２次側回路６２における発振を抑えることができる。
【００４２】
一方、入力信号の立下りタイミング後も、本実施形態の信号伝達回路１では、駆動信号Ｍ１がローレベルになっている期間、駆動信号Ｍ２をローレベルになるまで徐々に下げる。そのため、少なくともＭＯＳＦＥＴ４がオンしている間、ＭＯＳＦＥＴ４のオン抵抗が徐々に上がる。これにより、入力信号の立下りタイミング後、トランス６３の１次側コイルに蓄積されたエネルギーは、ＭＯＳＦＥＴ４がオフするまでＭＯＳＦＥＴ４により消費される。また、入力信号の立下りタイミング後、１次側回路２のＡ点の電圧が電圧ＶＤＤを超えている期間は、ＭＯＳＦＥＴ４だけでなくダイオード７によってもトランス６３の１次側コイルに蓄積されたエネルギーが消費される。このとき、１次側回路２のＡ点の電圧は、電圧ＶＤＤを超えて上昇するが、電圧ＶＤＤとダイオード７により、電圧ＶＤＤとダイオード７の閾値電圧ＶＦとの合計電圧より大きくならないよう制限される。なお、入力信号の立下りタイミング後、２次側回路６２で発振が起きないように、トランス６３の１次側コイルに蓄積されたエネルギーを十分に消費することが可能なＭＯＳＦＥＴ４やダイオード７が選定されることが望ましい。
【００４３】
以上のように、本実施形態の信号伝達回路１では、入力信号の立下りタイミング後、ＭＯＳＦＥＴ４のオン抵抗が上がり、駆動信号Ｍ１が立ち上がる前に、１次側回路２のＡ点の電圧が電圧ＶＤＤ以上に上昇するため、駆動信号Ｍ１が立ち上がる前に、１次側回路２のＡ点−Ｂ点間の電圧が０以上に上がる。そのため、駆動信号Ｍ１が立ち上がる前に、トランス６３の１次側コイルに流れる電流の下降が止まる。したがって、駆動信号Ｍ２を徐々に下げない場合（駆動信号Ｍ２のパルスを矩形パルスにする場合）に比べて、トランス６３の１次側コイルに流れる電流を少なくすることができる。
【００４４】
また、入力信号の立下りタイミング後、１次側回路２のＡ点の電圧が電圧ＶＤＤを超えている期間、ダイオード７により１次側回路２のＡ点−Ｂ点間にプラス極性の電圧（Ｖ＝ＶＦ＋Ｖｂｅ））がかかるため、トランス６３の１次側コイルに流れる電流をさらに少なくすることができる。
【００４５】
つまり、本実施形態の信号伝達回路１では、入力信号の立下りタイミング後、ＭＯＳＦＥＴ４やダイオード７によりトランス６３の１次側コイルに蓄積されたエネルギーを消費させ、かつ、トランス６３の１次側コイルに流れる電流を少なくさせているので、トランス６３の結合係数が悪くても、２次側回路６２における発振を抑えることができる。
【００４６】
次に、本実施形態の信号伝達回路１における駆動回路９について説明する。
図３は、駆動回路９を示す図である。
図３に示す駆動回路９は、インバータ１０と、コンデンサ１１、１２と、抵抗１３、１４と、コンパレータ１５、１６と、電圧源１７、１８と、ＯＲ回路１９、２０と、ｎチャネルのＭＯＳＦＥＴ２１、２２とを備えて構成されている。
【００４７】
図４は、駆動回路９の出力タイミングチャートを示す図である。
入力信号が立ち上がると、抵抗１４に電圧がかかり、駆動信号Ｍ４がローレベルからハイレベルになる。その後、抵抗１４を通してコンデンサ１２が充電され、駆動信号Ｍ４が徐々に下がっていく。そして、抵抗１４にかかる電圧がコンパレータ１６のプラスの入力端子に接続される電圧源１８の電圧Ｖ１よりも小さくなると、コンパレータ１６からハイレベルの電圧が出力されると共に、ＯＲ回路２０からハイレベルの電圧が出力され、ＭＯＳＦＥＴ２２がオンし、駆動信号Ｍ４が急峻にローレベルになる。
【００４８】
したがって、ＭＯＳＦＥＴ６のオン抵抗を徐々に上げることができるとともに、駆動信号Ｍ４の電圧が所定電圧まで下がったら急峻にＭＯＳＦＥＴ６をオフすることができる。
また、入力信号が立ち上がると、抵抗１４に電圧がかかり、コンパレータ１６から出力される電圧がハイレベルからローレベルになり、駆動信号Ｍ３がハイレベルからローレベルになる。その後、抵抗１４にかかる電圧がコンパレータ１６のプラスの入力端子に入力される電圧Ｖ１よりも小さくなると、コンパレータ１６から出力される電圧がローレベルからハイレベルになり、駆動信号Ｍ３がローレベルからハイレベルになる。
【００４９】
したがって、少なくともＭＯＳＦＥＴ６がオンしている間は、ｎｐｎバイポーラトランジスタ５をオフし、ＭＯＳＦＥＴ６がオンするタイミングでｎｐｎバイポーラトランジスタ５をオンすることができる。
【００５０】
一方、入力信号が立ち下がると、インバータ１０により抵抗１３に電圧がかかる。すると、駆動信号Ｍ２がローレベルからハイレベルになる。その後、抵抗１３を通してコンデンサ１１が充電され、駆動信号Ｍ２が徐々に下がっていく。そして、抵抗１３にかかる電圧がコンパレータ１５のプラスの入力端子に接続される電圧源１７の電圧Ｖ１よりも小さくなると、コンパレータ１５からハイレベルの電圧が出力されると共に、ＯＲ回路１９からハイレベルの電圧が出力され、ＭＯＳＦＥＴ２１がオンし、駆動信号Ｍ２が急峻にローレベルになる。
【００５１】
したがって、ＭＯＳＦＥＴ４のオン抵抗を徐々に上げることができるとともに、駆動信号Ｍ２の電圧が所定電圧まで下がったら急峻にＭＯＳＦＥＴ４をオフすることができる。
また、入力信号が立ち下がると、インバータ１０により抵抗１３に電圧がかかる。すると、コンパレータ１５から出力される電圧がハイレベルからローレベルになり、駆動信号Ｍ１がハイレベルからローレベルになる。その後、抵抗１３にかかる電圧がコンパレータ１５のプラスの入力端子に入力される電圧Ｖ１よりも小さくなると、コンパレータ１５から出力される電圧がローレベルからハイレベルになり、駆動信号Ｍ１がローレベルからハイレベルになる。
【００５２】
したがって、少なくともＭＯＳＦＥＴ４がオンしている間は、ｎｐｎバイポーラトランジスタ３をオフし、ＭＯＳＦＥＴ４がオンするタイミングでｎｐｎバイポーラトランジスタ３をオンすることができる。
【００５３】
以上のように、本実施形態の信号伝達回路１では、入力信号の立上りタイミング後や立下りタイミング後において、２次側回路６２での発振を防止することができるので、信号伝達回路１を誤動作させないようにすることができる。
【００５４】
また、本実施形態の信号伝達回路１は、２次側回路６２での発振を防止することができるので、抵抗７３の抵抗値を小さくする必要がない。
さらに、本実施形態の信号伝達回路１は、トランス６３によりデジタル信号を１次側回路２から２次側回路６２に伝達させる構成であるので、高信頼性、高耐久性、高速性などの優れた特性を備えた信号伝達回路になっている。
【００５５】
なお、上記駆動信号Ｍ２、Ｍ４は、ＭＯＳＦＥＴ４、６のオン抵抗を徐々に上げることが可能なものであれば特に限定されず、例えば、図５（ａ）や図５（ｂ）に示すような駆動信号が考えられる。
【００５６】
また、上記２次側回路６２は、コンパレータ７４、７５及びフリップフロップ回路７６を備えているが、トランス６３の２次側コイルに所定極性の電圧が印加されると、出力信号を立ち上がらせ、トランス６３の２次側コイルに上記所定極性と逆極性の電圧が印加されると、出力信号を立ち下がらせることが可能な構成であれば、２次側回路６２の構成は限定されない。例えば、コンパレータ７４、７５及びフリップフロップ回路７６の代わりに、Ｃ点とプラスの入力端子とが接続され、Ｄ点とマイナスの入力端子とが接続されるヒステリシスコンパレータを備え、そのヒステリシスコンパレータの出力端子から出力信号を得るようにした２次側回路６２が考えられる。
【００５７】
また、上記実施形態では、ダイオード７、８によっても、入力信号の立上りタイミング後や立下りタイミング後において、トランス６３の１次側コイルに蓄積されたエネルギーを消費させる構成であるが、ダイオード７、８を省略して、入力信号の立上りタイミング後や立下りタイミング後において、トランス６３の１次側コイルに蓄積されたエネルギーをＭＯＳＦＥＴ４、６だけで消費させるように構成してもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態の信号伝達回路を示す図である。
【図２】本実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図３】駆動回路を示す図である。
【図４】駆動回路の出力タイミングチャートを示す図である。
【図５】駆動信号Ｍ２、Ｍ４の他の例を示す図である。
【図６】従来の信号伝達回路を示す図である。
【図７】駆動回路を示す図である。
【図８】駆動回路内の各回路の出力タイミングチャートを示す図である。
【図９】誤動作する場合の従来の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【符号の説明】
【００５９】
１  信号伝達回路
２  １次側回路
３、５  ｎｐｎバイポーラトランジスタ
４、６  ＭＯＳＦＥＴ
７、８  ダイオード
９  駆動回路
１０  インバータ
１１、１２  コンデンサ
１３、１４  抵抗
１５、１６  コンパレータ
１７、１８  電圧源
１９、２０  ＯＲ回路
２１、２２  ＭＯＳＦＥＴ
６０  信号伝達回路
６１  １次側回路
６２  ２次側回路
６３  トランス
６４〜６７  ＭＯＳＦＥＴ
６８  駆動回路
６９〜７２  ダイオード
７３  抵抗
７４、７５  コンパレータ
７６  フリップフロップ回路
７７〜７９  インバータ
８０、８１  バッファ
８２、８３  ＡＮＤ回路
８４、８５  立上り遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009060275.tif 000009
【図８】
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【図９】
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