(57)【要約】【課題】チップ面積を増大させることなく、かつ入力端子への流入電流がより少ないレベル変換回路を提供する。【解決手段】ゲート接地回路１０１の出力をソースフォロア回路１０２の入力にカスケード接続し、ソースフォロア回路１０２のソース端子には、レベルシフト回路１０３とソースフォロア負荷抵抗１０４を接続する。ソースフォロア回路１０２は、ハイインピーダンス入力であるため、小さなソースフォロア負荷抵抗を用いても入力端子１１１への流入電流を小さくすることができ、かつ小さなチップ面積を実現できる。【選択図】図１
2009033637.tif 000002
【特許請求の範囲】
【請求項１】
ゲート接地回路とソースフォロア回路とソースフォロア負荷抵抗とレベルシフト回路と入力端子と出力端子と電源端子とを備えたレベル変換回路であって、
前記ゲート接地回路の入力側を前記入力端子に接続し、
前記ゲート接地回路の出力側を前記ソースフォロア回路の入力にカスケード接続し、
前記ソースフォロア回路のソース端子を前記レベルシフト回路の一端に接続し、
前記レベルシフト回路の他端を前記ソースフォロア負荷抵抗の一端と前記出力端子に接続し、
前記ソースフォロア負荷抵抗の他端をグランドに接続し、
前記ソースフォロア回路のドレイン端子を前記電源端子に接続したことを特徴とするレベル変換回路。
【請求項２】
ゲート接地回路とソースフォロア回路とソースフォロア負荷抵抗とレベルシフト回路と入力端子と出力端子と電源端子と電圧レギュレータ回路とを備えたレベル変換回路であって、
前記ゲート接地回路の入力側を前記入力端子に接続し、
前記ゲート接地回路の出力側を前記ソースフォロア回路の入力にカスケード接続し、
前記ソースフォロア回路のソース端子を前記レベルシフト回路の一端に接続し、
前記レベルシフト回路の他端を前記ソースフォロア負荷抵抗の一端と前記出力端子に接続し、
前記ソースフォロア負荷抵抗の他端をグランドに接続し、
前記ソースフォロア回路のドレイン端子を前記電圧レギュレータ回路のソース端子に接続し、
前記電圧レギュレータ回路のドレイン端子を前記電源端子に接続したことを特徴とするレベル変換回路。
【請求項３】
ゲート接地回路とソースフォロア回路とソースフォロア負荷抵抗とレベルシフト回路と入力端子と出力端子と電源端子と電圧レギュレータ回路とレギュレータ抵抗とを備えたレベル変換回路であって、
前記ゲート接地回路の入力側を前記入力端子に接続し、
前記ゲート接地回路の出力側を前記ソースフォロア回路の入力にカスケード接続し、
前記ソースフォロア回路のソース端子を前記レベルシフト回路の一端に接続し、
前記レベルシフト回路の他端を前記ソースフォロア負荷抵抗の一端と前記出力端子に接続し、
前記ソースフォロア負荷抵抗の他端をグランドに接続し、
前記ソースフォロア回路のドレイン端子を前記レギュレータ抵抗の一端に接続し、
前記レギュレータ抵抗の他端を前記電圧レギュレータ回路のソース端子に接続し、
前記電圧レギュレータ回路のドレイン端子を前記電源端子に接続したことを特徴とするレベル変換回路。
【請求項４】
前記ゲート接地回路と前記ソースフォロア回路と前記電圧レギュレータ回路に、ＧａＡｓ ＭＥＳＦＥＴを用いたことを特徴とする請求項１〜３いずれか１項記載のレベル変換回路。
【請求項５】
前記レベルシフト回路として、ダイオードを用いたことを特徴とする請求項１〜３いずれか１項記載のレベル変換回路。
【請求項６】
前記レベルシフト回路として、ＧａＡｓ ＭＥＳＦＥＴのショットキーゲートをダイオードとして用いたことを特徴とする請求項１〜３いずれか１記載のレベル変換回路。
【請求項７】
請求項１〜６いずれか１項記載のレベル変換回路であって、接続される高周波信号切替装置を同一のチップに集積したことを特徴とするレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路で構成され、携帯電話機や無線通信機などの通信端末装置に用いられる高周波信号切替装置、あるいは、それに付随する論理回路に接続されるレベル変換回路に関するものである。
【背景技術】
【０００２】
近年、高周波信号切替装置に対して多入力多出力化の要望が高まっており、この場合、高周波信号切替装置には論理回路が必要となってくる。論理回路は、例えば２ｂｉｔの入力信号の組合せ（００，０１，１０，１１）に対し、出力端子４本のいずれかに信号を出力する。この論理回路の入力信号のＬｏｗ，Ｈｉｇｈ信号の電圧範囲と、その前に接続されている回路の出力電圧範囲とは必ずしも一致しているとは限らない。
【０００３】
例えば、ベースバンドＩＣの出力は高周波信号切替装置の論理回路に接続されるが、ベースバンドＩＣがＣ−ＭＯＳ出力の場合、Ｌｏｗレベルが０Ｖ、Ｈｉｇｈレベルが１．８Ｖ以上に対し、ＧａＡｓ ＭＥＳＦＥＴを用いた論理回路では、Ｌｏｗレベルが０Ｖ、Ｈｇｉｈレベルが約０．２〜０．３Ｖ以上である。このような状況の際に、レベル変換回路が必要となってくる。
【０００４】
図１１は一般的なレベル変換回路の構成を示すブロック図を示し、２０１はレベル変換回路、１１１は入力端子、１１２は出力端子である。ここで、入力端子１１１の端子電圧をＶｉ、流入電流をＩｉ、出力端子１１２の端子電圧をＶｏとする。入力端子１１１には、例えばベースバンドＩＣの出力端子が接続され、出力端子１１２には、例えば論理回路や高周波信号切替装置が接続される。
【０００５】
図１２は前記レベル変換回路２０１の入出力特性の一例を示す図であり、１１２ａ’は理想入出力特性、１１２ａは（実際の）入出力特性を示す。
【０００６】
レベル変換回路２０１に入力される（つまり、その前に接続されている回路の出力）論理の電圧範囲について、０≦Ｖｉ＜Ｖｉ（Ｌ）がＬｏｗレベル、Ｖｉ（Ｈ）＜ＶｉがＨｉｇｈレベルであるとする。レベル変換回路２０１が、この入力に対し正論理を出力するのであれば、０≦Ｖｉ＜Ｖｉ（Ｌ）に対し０Ｖ、Ｖｉ（Ｈ）＜Ｖｉに対しＶｏ（Ｈ）を出力することになる。
【０００７】
ただし、次に繋がる論理回路のＨｉｇｈ、Ｌｏｗの境界電圧があるので、これをしきい値電圧：Ｖｔｈとした場合、０Ｖ＜Ｖｔｈ＜Ｖｏ（Ｈ）、Ｖｉ（Ｌ）＜Ｖｉ（Ｖｔｈ）＜Ｖｉ（Ｈ）の関係が成立する。ここでＶｉ（Ｖｔｈ）は、ＶｏがＶｔｈとなる入力電圧のことである。
【０００８】
なお、一般的には、Ｖｉ（Ｌ）≠Ｖｉ（Ｈ）、Ｖｉ（Ｌ）＜Ｖｉ（Ｈ）と設定し、Ｖｉ（Ｌ）とＶｉ（Ｈ）の差は誤動作を防止するための論理電圧のマージンである。
【０００９】
前記特性を満足する入出力特性は幾つか考え得る。一例は、理想入出力特性１１２ａ’であり、Ｖｉ（Ｖｔｈ）で瞬時に出力電圧が切替わるが、このような回路は実現困難であって、実際には、入出力特性１１２ａのように、Ｖｉが０≦Ｖｉ＜Ｖｉ（Ｌ）に対しＶｏが０Ｖ、ＶｉがＶｉ＞Ｖｉ（Ｈ）に対しＶｏがＶｏ（Ｈ）、Ｖｉ（Ｌ）＜Ｖｉ（Ｈ）の間で０ＶからＶｏ（Ｈ）へと切替わるような入出力特性の方が設計が容易である。
【００１０】
そこで、入出力特性１１２ａを実現するようなレベル変換回路を考える。
【００１１】
図１３は従来のレベル変換回路の一例を示す回路図である。本例は、ブリーダ抵抗とレベルシフト回路を用いたレベル変換回路の一例であって、１１１は入力端子、１１２は出力端子、２１１はブリーダ抵抗Ｒ１、２１２はブリーダ抵抗Ｒ２、２１３はレベルシフト回路である。入力端子１１１の端子電圧をＶｉ、流入電流をＩｉ、出力端子１１２の端子電圧をＶｏとする。
【００１２】
回路動作の概略を説明する。ブリーダ抵抗Ｒ１ ２１１とブリーダ抵抗Ｒ２ ２１２の抵抗分割比により傾斜部の直線の傾きが決まる。抵抗分割比であるので、Ｖｏ＝Ｖｉ×Ｒ２／（Ｒ１＋Ｒ２）となる。レベルシフト回路２１３は、原点の位置をＶｉ（Ｌ）までシフトさせる（レベルシフト回路２１３がないと、入出力特性が原点を通るため、Ｌｏｗ振幅のマージンが小さくなる不都合が生じる）。レベルシフト回路２１３としては、例えばダイオードを用いると０．５Ｖ〜０．６Ｖ程度の値が得られる。
【００１３】
図１４は従来例の入出力特性を示す図であって、結果として、図１４に示すような入出力特性が実現できる。
【００１４】
図１５（ａ），（ｂ）は従来例におけるシミュレーション結果を示す図である。
【００１５】
ブリーダ抵抗Ｒ１ ２１１は３００ｋΩ、ブリーダ抵抗Ｒ２ ２１２は６００ｋΩとし、レベルシフト回路２１３として、ＧａＡｓ ＭＥＳＦＥＴのショットキーゲートをダイオードとして用いシミュレーションした。入力端子１１１の端子電圧をＶｉ、流入電流をＩｉ、出力端子１１２の端子電圧をＶｏとしている。
【００１６】
図１５（ａ）は従来例における入力端子１１１の端子電圧Ｖｉと出力端子１１２の端子電圧Ｖｏのシミュレーション結果（入出力特性：Ｖｉ ｖｓ． Ｖｏ）であって、図１５（ａ）により、入出力特性（Ｖｉ ｖｓ． Ｖｏ）は、図１４と同じ形状が得られていることが分る。ＧａＡｓ ＭＥＳＦＥＴのショットキーゲート（φｂ〜０．４Ｖ）をダイオードとして用いているので、予想通り約０．４Ｖ程度からＶｏが立ち上がっている。
【００１７】
例えば、次にエンハンスメント型のＧａＡｓ ＭＥＳＦＥＴを用いた論理回路が接続されるとして、そのしきい値Ｖｔｈが＋０．２Ｖであると仮定する。この場合、Ｖｉが０〜０．４Ｖ（＝Ｖｉ（Ｌ））程度まではＶｏが０Ｖであるため入力Ｌｏｗレベル、Ｖｉが１．５Ｖ（＝Ｖｉ（Ｈ））以上ではＶｏが０．６６Ｖ以上であるため入力Ｈｉｇｈと設定することにより、しきい値Ｖｔｈを越えて所望の出力電圧範囲を実現できている。
【００１８】
図１５（ｂ）は従来例の入力端子１１１の端子電圧Ｖｉと流入電流Ｉｉのシミュレーション結果（Ｖｉ ｖｓ． Ｉｉ）である。ＩｉはＶｉの立ち上がりと同時に流れ始め、例えば今回選定した抵抗値では、Ｖｉ＝１．５時に約１．１μＡ、Ｖｉ＝５．０Ｖ時には約４．９μＡの電流が流入することが分る。
【００１９】
前記従来例のシミュレーション結果をまとめると（表１）に示すようになる。
【００２０】
【表１】
2009033637.tif 000003
【特許文献１】特開平４−１０８２１６号公報
【特許文献２】特開平３−１９４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
今日、携帯端末に搭載されるＬＳＩの微細化が進んでおり、それに伴ってベースバンドＩＣなどのデジタル回路の低消費電力化が進んでいる。このような状況下において、ベースバンドＩＣの出力端子の許容電流値も低下する傾向にある。前記ブリーダ抵抗を用いた従来例では、レベル変換回路への流入電流を低減させるために、ブリーダ抵抗を大きくすればよい。
【００２２】
しかし、電流値を１／１０とするためには、抵抗値を１０倍とする必要がある。半導体プロセスにおいて、シート抵抗１ｋΩ□程度の抵抗値を用いる場合、数百ｋΩの抵抗はレベル変換回路や論理回路の他の素子に比べて大きく、抵抗値を増大させると、それに比例してチップ面積が増大するという課題があった。
【００２３】
本発明の目的は、前記従来の技術の課題を解決し、チップ面積を増大させることなく、かつ入力端子への流入電流がより少ないレベル変換回路を提供することである。
【課題を解決するための手段】
【００２４】
前記課題を解決するために、本発明のレベル変換回路は、基本的に、ゲート接地回路とソースフォロア回路とソースフォロア負荷抵抗とレベルシフト回路と入力端子と出力端子と電源端子を備え、ゲート接地回路の入力が入力端子に接続され、ゲート接地回路の出力がソースフォロア回路の入力にカスケード接続され、ソースフォロア回路のソース端子がレベルシフト回路の一端に接続され、レベルシフト回路の他端がソースフォロア負荷抵抗の一端と出力端子に接続され、ソースフォロア負荷抵抗の他端がグランド（ＧＮＤ）に接続され、ソースフォロア回路のドレイン端子が電源端子に接続される構成とする。
【００２５】
この構成によれば、チップ面積を増大させることなく、かつレベル変換回路への流入電流を極めて少なくすることが可能となる。
【００２６】
また、さらにソースフォロア回路のドレイン端子と電源の間に電圧レギュレータ回路を備える構成とする。
【００２７】
この構成によれば、チップ面積を増大させることなく、かつレベル変換回路への流入電流を極めて少なくしつつ、レベル変換回路の電源端子の消費電流を低減することが可能となる。
【００２８】
また、さらに電圧レギュレータ回路のソース端子とソースフォロア回路のドレイン端子との間にレギュレータ抵抗を備える構成とする。
【００２９】
この構成によれば、チップ面積を増大させることなく、かつレベル変換回路への流入電流を極めて少なくしつつ、レベル変換回路の電源端子の消費電流を更に低減することが可能となる。
【発明の効果】
【００３０】
本発明のレベル変換回路によれば、前記構成により、チップ面積を増大させることなく、かつ入力端子への流入電流がより少ないレベル変換回路を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態を、図面を参照しながら説明する。
【００３２】
（実施の形態１）
図１は本発明に係るレベル変換回路の実施の形態１の回路図であり、１０１はゲート接地回路、１０２はソースフォロア回路、１０３はレベルシフト回路、１０４はソースフォロア負荷抵抗、１１１は入力端子、１１２は出力端子、１１３は電源端子である。
【００３３】
図１において、ゲート接地回路１０１の入力側は入力端子１１１に接続され、ゲート接地回路１０１の出力側はソースフォロア回路１０２の入力にカスケード接続され、ソースフォロア回路１０２のソース端子はレベルシフト回路１０３の一端に接続され、レベルシフト回路１０３の他端はソースフォロア負荷抵抗１０４の一端と出力端子１１２に接続され、ソースフォロア負荷抵抗１０４の他端はグランド（ＧＮＤ）に接続され、ソースフォロア回路１０２のドレイン端子は電源端子１１３に接続されている。
【００３４】
また、入力端子１１１の端子電圧をＶｉ、流入電流をＩｉ、出力端子１１２の端子電圧をＶｏ、電源端子１１３の端子電圧をＶｄｄ、流入電流をＩｄｄとする。
【００３５】
回路動作の概略を説明する。ソースフォロア回路１０２は、ハイインピーダンス入力であり、かつＦＥＴを用いることにより流入電流はμＡオーダー以下になる。ゲート接地回路１０１は、入力電圧Ｖｉが高くなり過ぎた際に、ＦＥＴのＶｄｓ電圧として吸収して、ソースフォロア回路１０２の入力端子の電圧が必要以上に高くなるのを防ぐ。レベルシフト回路１０３はＶｏ電圧の立上がり箇所を適切にシフトさせる。
【００３６】
図２（ａ）〜（ｃ）は実施の形態１のレベル変換回路におけるシミュレーション結果を示す図である。ＦＥＴとしてはＧａＡｓ ＭＥＳＦＥＴを用い、ソースフォロア負荷抵抗１０４は１５０ｋΩ、レベルシフト回路１０３はＧａＡｓ ＭＥＳＦＥＴのショットキーゲートをダイオードとして用い、電源電圧Ｖｄｄは２．７Ｖとしてシミュレーションした。
【００３７】
図２（ａ）は実施の形態１のレベル変換回路における入力端子１１１の端子電圧Ｖｉと出力端子１１２の端子電圧Ｖｏのシミュレーション結果（入出力特性：Ｖｉ ｖｓ． Ｖｏ）を示す図である。図２（ａ）よりＶｉ ｖｓ． Ｖｏ特性は前記従来例と同様に、約０．４Ｖ程度からＶｏが立ち上がっていることが分る。
【００３８】
次に、例えばエンハンスメント型のＧａＡｓ  ＭＥＳＦＥＴを用いた論理回路が接続されるとし、そのしきい値Ｖｔｈが＋０．２Ｖであると仮定する。この場合、Ｖｉが０〜０．４Ｖ（＝Ｖｉ（Ｌ））程度まではＶｏが０Ｖなので入力Ｌｏｗレベル、Ｖｉが１．５Ｖ（＝Ｖｉ（Ｈ））以上ではＶｏが０．６６Ｖ以上なので入力Ｈｉｇｈと設定することにより、閾値Ｖｔｈを越えて所望の出力電圧範囲を実現できている。
【００３９】
なお、図２（ａ）においては、Ｖｉが１．５Ｖ以上でＶｏが飽和している。従来例では、図１５（ａ）に示すように、１．５Ｖ以上でもＶｏは増大し続ける。次に繋がる回路の入力電圧範囲の最大定格に問題がなければ、増大し続けても問題ないが、実際には、あまり高い電圧の印加は信頼性上良くないため、図２（ａ）のように飽和する入出力特性の方が好ましい。
【００４０】
図２（ｂ）は実施の形態１のレベル変換回路における入力端子１１１の端子電圧Ｖｉと流入電流Ｉｉのシミュレーション結果（Ｖｉ ｖｓ． Ｉｉ）を示す図である。Ｖｉ＝１．５Ｖ時のＩｉは約０．８ｐＡであり、従来の約１／１０００以下の少ない電流値が実現できている。かつＶｉ＝５．０Ｖ時でもＩｉは約５．３ｐＡであり、従来の１／１０００程度の少ない電流値が得られている。
【００４１】
図２（ｃ）は実施の形態１のレベル変換回路における入力端子１１１の端子電圧Ｖｉと電源端子１１３の流入電流Ｉｄｄのシミュレーション結果（Ｖｉ ｖｓ． Ｉｄｄ）を示す図である。本実施の形態では、電源端子１１３を有し、電源端子への流入電流Ｉｄｄを消費する点が従来とは異なる。図２（ｃ）より、Ｖｉ＝１．５Ｖ時のＩｄｄは約４．４ｕＡである。
【００４２】
実施の形態１のレベル変換回路におけるシミュレーション結果をまとめると（表２）に示すようになる。
【００４３】
【表２】
2009033637.tif 000004
（実施の形態２）
図３は本発明に係るレベル変換回路の実施の形態２の回路図であり、１０５は電圧レギュレータ回路であって、その他の構成は実施の形態１の構成と同様である。
【００４４】
図３において、電圧レギュレータ回路１０５はソースフォロア回路１０２のドレイン端子と電源端子１１３の間に配置され、そのソースがソースフォロア回路１０２のドレインに接続され、ゲートがＧＮＤに接地されている。
【００４５】
入力端子１１１の端子電圧をＶｉ、流入電流をＩｉ、出力端子１１２の端子電圧をＶｏ、電源端子１１３の端子電圧をＶｄｄ、流入電流をＩｄｄとする。
【００４６】
回路動作の概略を説明する。電圧レギュレータ回路１０５は、ソースフォロア回路１０２のドレイン端子の電圧値を適切に制限する。これにより、ソースフォロア回路１０２へ流入する電流を抑制することができる。
【００４７】
図４（ａ）〜（ｃ）は実施の形態２のレベル変換回路におけるシミュレーション結果を示す図である。ＦＥＴとしてはＧａＡｓ ＭＥＳＦＥＴを用い、ソースフォロア負荷抵抗１０４は１５０ｋΩ、レベルシフト回路１０３はＧａＡｓ ＭＥＳＦＥＴのショットキーゲートをダイオードとして用い、電源電圧Ｖｄｄは２．７Ｖとしてシミュレーションした。
【００４８】
図４（ａ）は実施の形態２のレベル変換回路における入力端子１１１の端子電圧Ｖｉと出力端子１１２の端子電圧Ｖｏのシミュレーション結果（入出力特性：Ｖｉ ｖｓ． Ｖｏ）を示す図である。図４（ａ）よりＶｉ ｖｓ． Ｖｏ特性は従来例と同様に、約０．４Ｖ程度からＶｏが立ち上がっていることが分る。
【００４９】
次に、例えばエンハンスメント型のＧａＡｓ ＭＥＳＦＥＴを用いた論理回路が接続されるとし、そのしきい値Ｖｔｈが＋０．２Ｖであると仮定する。この場合、Ｖｉが０〜０．４Ｖ（＝Ｖｉ（Ｌ））程度まではＶｏが０Ｖなので入力Ｌｏｗレベル、Ｖｉが１．５Ｖ（＝Ｖｉ（Ｈ））以上ではＶｏが０．５８Ｖ以上なので入力Ｈｉｇｈと設定することにより、しきい値Ｖｔｈを越えて所望の出力電圧範囲を実現できている。
【００５０】
図４（ｂ）は実施の形態２のレベル変換回路における入力端子１１１の端子電圧Ｖｉと流入電流Ｉｉのシミュレーション結果（Ｖｉ ｖｓ． Ｉｉ）を示す図である。Ｖｉ＝１．５Ｖ時のＩｉは１．０ｐＡであり、従来の約１／１０００以下の少ない電流値が実現できている。かつ、Ｖｉ＝５．０Ｖ時でもＩｉは約５．６ｐＡと、従来の１／１０００程度の少ない電流値が得られている。
【００５１】
図４（ｃ）は実施の形態２のレベル変換回路における入力端子１１１の端子電圧Ｖｉと電源端子１１３の流入電流Ｉｄｄのシミュレーション結果（Ｖｉ ｖｓ． Ｉｄｄ）を示す図である。Ｖｉ＝１．５Ｖ時のＩｄｄは約３．９μＡであり、実施の形態１で約４．４μＡと比較して０．５μＡ電流が低減されている。
【００５２】
図５は実施の形態２のレベル変換回路における変形例１の回路図であり、１０６は入力抵抗であって、その他の構成は実施の形態２と同一構成である。変形例１では、入力端子１１１とゲート接地回路１０１の間に入力抵抗１０６を配置している。この入力抵抗１０６はゲート接地回路１０１のサージ耐圧向上のために配置しており、抵抗値が高いほどサージ耐圧が高くすることができる。
【００５３】
図６（ａ）〜（ｃ）は変形例１のレベル変換回路におけるシミュレーション結果を示す図である。入力抵抗１０６は１００ｋΩとし、その他は実施の形態２と全く同一条件でシミュレーションした。
【００５４】
元々、ハイインピーダンスで電流が流れないため、入力抵抗１０６を配置してもシミュレーション結果が変化することはなく、図４（ａ）〜（ｃ）に示す実施の形態２のシミュレーション結果とほぼ同じ特性が得られている。
【００５５】
ただし、変形例１の方が実施の形態２と比較して、サージ耐圧の特性が優れるという特徴をもつ。
【００５６】
図７は実施の形態２のレベル変換回路における変形例２の回路図であり、１０７ａ，１０７ｂはゲート抵抗であり、その他の構成は変形例１と同一構成である。変形例２は、変形例１におけるゲート接地回路１０１のＦＥＴのゲートと電圧レギュレータ回路１０５のＦＥＴのゲートに対して、それぞれゲート抵抗１０７ａ，１０７ｂを配置した構成である。このゲート抵抗１０７ａ，１０７ｂは、それぞれゲート接地回路１０１と電圧レギュレータ回路１０５のサージ耐圧向上のために配置しており、抵抗値が高いほどサージ耐圧が高くすることができる。
【００５７】
図８（ａ）〜（ｃ）は変形例２のレベル変換回路におけるシミュレーション結果を示す図である。ゲート抵抗１０７ａ，１０７ｂは１ｋΩとし、その他は変形例２と全く同一条件でシミュレーションした。
【００５８】
元々、ハイインピーダンスで電流が流れないため、ゲート抵抗１０７ａ，１０７ｂを配置してもシミュレーション結果が変化することはなく、図４（ａ）〜（ｃ）に示す実施の形態２のシミュレーション結果とほぼ同じ特性が得られている。
【００５９】
実施の形態２のレベル変換回路におけるシミュレーション結果をまとめると（表３）に示すようになる。
【００６０】
【表３】
2009033637.tif 000005
（実施の形態３）
図９は本発明に係るレベル変換回路の実施の形態３の回路図である。１０８はレギュレータ抵抗であり、その他の構成は実施の形態２と同様の構成である。
【００６１】
レギュレータ抵抗１０８は電圧レギュレータ回路１０５のソース端子とソースフォロア回路１０２の間に配置され、レギュレータ抵抗１０８の一端にソースフォロア回路１０２のドレイン端子が接続され、レギュレータ抵抗１０８の他端に電圧レギュレータ回路１０５のソース端子が接続されている。
【００６２】
入力端子１１１の端子電圧をＶｉ、流入電流をＩｉ、出力端子１１２の端子電圧をＶｏ、電源端子１１３の端子電圧をＶｄｄ、流入電流をＩｄｄとする。
【００６３】
回路動作の概略を説明する。レギュレータ抵抗１０５を配置することにより、ソースフォロア回路１０２のドレイン端子の電圧値を実施の形態２より下げることができる。これにより、ソースフォロア回路１０２へ流入する電流を、実施の形態２よりさらに抑制することができる。
【００６４】
図１０（ａ）〜（ｃ）は実施の形態３のレベル変換回路におけるシミュレーション結果を示す図である。ＦＥＴとしてはＧａＡｓ ＭＥＳＦＥＴを用い、ソースフォロア負荷抵抗１０４は１５０ｋΩ、レギュレータ抵抗１０８は１００ｋΩ、レベルシフト回路１０３はＧａＡｓ ＭＥＳＦＥＴのショットキーゲートをダイオードとして用い、電源電圧Ｖｄｄは２．７Ｖとしてシミュレーションした。
【００６５】
図１０（ａ）は実施の形態３のレベル変換回路における入力端子１１１の端子電圧Ｖｉと出力端子１１２の端子電圧Ｖｏのシミュレーション結果（入出力特性：Ｖｉ ｖｓ． Ｖｏ）を示す図である。図１０（ａ）よりＶｉ ｖｓ． Ｖｏ特性は、従来例と同様に、約０．４Ｖ程度からＶｏが立ち上がっていることが分る。
【００６６】
次に、例えばエンハンスメント型のＧａＡｓ ＭＥＳＦＥＴを用いた論理回路が接続されるとし、そのしきい値Ｖｔｈが＋０．２Ｖであると仮定する。この場合、Ｖｉが０〜０．４Ｖ（＝Ｖｉ（Ｌ））程度まではＶｏが０Ｖなので入力Ｌｏｗレベル、Ｖｉが１．５Ｖ（＝Ｖｉ（Ｈ））以上ではＶｏが０．３７Ｖ以上なので入力Ｈｉｇｈと設定することにより、しきい値Ｖｔｈを越えて所望の出力電圧範囲を実現できている。
【００６７】
図１０（ｂ）は実施の形態３のレベル変換回路における入力端子１１１の端子電圧Ｖｉと流入電流Ｉｉのシミュレーション結果（Ｖｉ ｖｓ． Ｉｉ）を示す図である。Ｖｉ＝１．５Ｖ時のＩｉは約１１ｐＡであり、第１実施形態よりは大きいものの、従来と比較すると約１／１００の少ない電流値が実現できている。
【００６８】
図１０（ｃ）は本発明の実施の形態３のレベル変換回路における入力端子１１１の端子電圧Ｖｉと電源端子１１３の流入電流Ｉｄｄのシミュレーション結果（Ｖｉ ｖｓ． Ｉｄｄ）を示す図である。Ｖｉ＝１．５Ｖ時のＩｄｄは約２．５ｕＡであり、実施の形態１の約４．４μＡと比較して約２μＡ電流が低減されている。
【００６９】
実施の形態３のレベル変換回路におけるシミュレーション結果をまとめると（表４）に示すようになる。
【００７０】
【表４】
2009033637.tif 000006
【産業上の利用可能性】
【００７１】
本発明に係るレベル変換回路は、ブリーダ抵抗を用いた一般的な場合にレベル変換回路に比べ、チップ面積を増大させることなく、かつ入力端子への流入電流がより少ないレベル変換回路として有効である。
【図面の簡単な説明】
【００７２】
【図１】本発明に係るレベル変換回路の実施の形態１の回路図
【図２】（ａ）〜（ｃ）は実施の形態１のレベル変換回路におけるシミュレーション結果を示す図
【図３】本発明に係るレベル変換回路の実施の形態２の回路図
【図４】（ａ）〜（ｃ）は実施の形態２のレベル変換回路におけるシミュレーション結果を示す図
【図５】本実施の形態２のレベル変換回路における変形例１の回路図
【図６】（ａ）〜（ｃ）は変形例１のレベル変換回路におけるシミュレーション結果を示す図
【図７】本実施の形態２のレベル変換回路における変形例２の回路図
【図８】（ａ）〜（ｃ）は変形例２のレベル変換回路におけるシミュレーション結果を示す図
【図９】本発明に係るレベル変換回路の実施の形態３の回路図
【図１０】（ａ）〜（ｃ）は実施の形態３レベル変換回路におけるシミュレーション結果を示す図
【図１１】レベル変換回路の従来例の構成を示すブロック図
【図１２】図１１のレベル変換回路における入出力特性の一例を示す図
【図１３】従来のレベル変換回路の一例を示す回路図
【図１４】従来例の入出力特性を示す図
【図１５】（ａ），（ｂ）は従来例におけるシミュレーション結果を示す図
【符号の説明】
【００７３】
１０１  ゲート接地回路
１０２  ソースフォロア回路
１０３  レベルシフト回路
１０４  ソースフォロア回路負荷抵抗
１０５  電圧レギュレータ回路
１０６  入力抵抗
１０７ａ，１０７ｂ  ゲート抵抗
１０８  レギュレータ抵抗
１１１  入力端子
１１２  出力端子
１１３  電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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