(57)【要約】【課題】ゲートオフセットを最適化し、不要なエリアペナルティの発生を防止した高耐圧トランジスタを提供する。【解決手段】半導体基板と、半導体基板の上に形成されたゲート電極と、半導体基板に、ゲート電極を挟むように設けられた第１拡散層および第２拡散層であって、ゲート電極から第１ゲートオフセットだけ離れた第１拡散層と、ゲート電極から第２ゲートオフセットだけ離れた該第２拡散層とを含み、第１拡散層および該第２拡散層の一方がソース、他方がドレインとなるトランジスタであって、第１拡散層をドレインとした場合のソース・ドレイン間の動作時耐圧（Ｈ）と、第２拡散層をドレイン領域とした場合のソース・ドレイン間の動作時耐圧（Ｌ）が、動作時耐圧（Ｈ）＞動作時耐圧（Ｌ）となるように、第１ゲートオフセット、第２ゲートオフセットを決定した。【選択図】図１
2009212111.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の上に形成されたゲート電極と、
該半導体基板に、該ゲート電極を挟むように設けられた第１拡散層および第２拡散層であって、該ゲート電極から第１ゲートオフセットだけ離れた該第１拡散層と、該ゲート電極から第２ゲートオフセットだけ離れた該第２拡散層とを含み、
該第１拡散層および該第２拡散層の一方がソース、他方がドレインとなるトランジスタであって、
該第１拡散層をドレインとした場合のソース・ドレイン間の動作時耐圧（Ｈ）と、該第２拡散層をドレイン領域とした場合のソース・ドレイン間の動作時耐圧（Ｌ）が、
動作時耐圧（Ｈ）＞動作時耐圧（Ｌ）
となるように、第１ゲートオフセット、第２ゲートオフセットを決定したことを特徴とするトランジスタ。
【請求項２】
上記第１ゲートオフセットが、上記第２ゲートオフセットより大きいことを特徴とする請求項１に記載のトランジスタ。
【請求項３】
上記第１ゲートオフセットと上記第２ゲートオフセットとが等しいと仮定した場合に得られる上記動作時耐圧（Ｈ）の値ＢＶｄｏｎ（Ｈ）に対して、上記動作時耐圧（Ｌ）が得られるまで該第２ゲートオフセットを短くし、該動作時耐圧（Ｈ）をＢＶｄｏｎ（Ｈ）より大きな値ＢＶｄｏｎ（ＭＨ）まで増加させたことを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
更に、上記動作時耐圧（Ｈ）が、ＢＶｄｏｎ（ＭＨ）からＢＶｄｏｎ（Ｈ）になるように、第１ゲートオフセットを短くした請求項３に記載のトランジスタ。
【請求項５】
上記第１拡散層および上記第２拡散層が、ｎ型の拡散層である請求項１〜４のいずれかに記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに関し、特に、エリアペナルティの発生を防止した高耐圧トランジスタに関する。
【背景技術】
【０００２】
一般に、フラッシュメモリやＬＣＤドライバー等は、大きなエリアペナルティが許されないデバイスであり、素子面積を大きくすることなく高電圧を発生させる必要がある。例えば、高電圧発生回路や、発生した高電圧を伝達する回路、更には伝達された高電圧が最終的に印加される回路では、ソース、ドレイン間に、例えば３０Ｖ〜４０Ｖの高耐圧が要求される。
【０００３】
図４は、全体が５００で表される、従来のトランジスタの断面図である。トランジスタ５００は、半導体基板１を含む。半導体基板１には、素子分離領域２が設けられている。半導体基板１の表面には、ゲート絶縁膜３を介して、ゲート長Ｌｇのゲート電極４が設けられている。ゲート電極４の両側には、サイドウォールスペーサ７が設けられている。更に、半導体基板１には、ゲート電極４を挟んで、Ｎ−ソース／ドレイン５、６が設けられ、更にその両側にＮ＋ソース／ドレイン８、９が設けられている。半導体基板１の上面は層間絶縁膜１０に覆われている。層間絶縁膜１０にはコンタクトホール１１が開口され、コンタクトホール１１に埋め込まれた金属層１２で、Ｎ＋ソース／ドレイン８、９と金属配線層１３とが電気的に接続されている。
【０００４】
図４に示すように、トランジスタ５００において、Ｎ−ソース／ドレイン５とＮ＋ソース／ドレイン８とをあわせて拡散層領域１と呼び、Ｎ−ソース／ドレイン６とＮ＋ソース／ドレイン９とをあわせて拡散層領域２と呼ぶ。また、拡散層領域１方向のゲート電極４とＮ＋ソース／ドレイン８との距離をゲートオフセット１とし、拡散層領域２方向のゲート電極４とＮ＋ソース／ドレイン９との距離をゲートオフセット２とする。
【０００５】
トランジスタ５００では、拡散層領域２をソース、拡散層領域１をドレインとする使い方（ケース１：高動作時耐圧）と、拡散層領域１をソース、拡散層領域２をドレインとする使い方（ケース２：低動作時耐圧）があり、実際の回路動作では、双方の使い方が用いられる。一般には、ケース１の場合とケース２の場合とでは、要求されるソース、ドレイン間の動作時耐圧ＢＶｄｏｎが異なる。ここでは、表１に示すように、ケース１を高動作時耐圧での使用、ケース２を低動作時耐圧での使用とし、ケース１の場合の動作時耐圧ＢＶｄｏｎをＢＶｄｏｎ（Ｈ）、ケース２の場合の動作時耐圧ＢＶｄｏｎをＢＶｄｏｎ（Ｌ）（ただし、ＢＶｄｏｎ（Ｈ）＞ＢＶｄｏｎ（Ｌ））とする。
【０００６】
【表１】
2009212111.tif 000003
【０００７】
エリアペナルティが許される範囲で動作時耐圧ＢＶｄｏｎを高くするためには、ソース側のＮ−領域（ソース側のゲートオフセット）をなるべく長くして、ソース側でチャネルに印加される電位を降下させ、かつ、ドレイン側のＮ−領域（ドレイン側のゲートオフセット）をなるべく長くして、ドレイン側にかかる電界を緩和することが必要である。
従来のトランジスタ５００では、拡散層領域１側、拡散層領域２側の双方のゲートオフセットを、ケース１の場合のＢＶｄｏｎ（Ｈ）が確保できる距離Ｇｏｆｆとしていた。即ち、双方のゲートオフセットが等距離Ｇｏｆｆとなるように設計されていた。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のトランジスタ５００では、動作時耐圧ＢＶｄｏｎ（Ｈ）が必要となるケース１に合わせてＧｏｆｆが設計されていたため、ＢＶｄｏｎ（Ｈ）より低い動作時耐圧ＢＶｄｏｎ（Ｌ）でよいケース２では、ゲートオフセットＧｏｆｆは、必要なオフセット距離よりも大きく、このために様々な問題があった。
即ち、第１に、ケース２の場合、ＢＶｄｏｎ（Ｌ）を確保するのにゲートオフセットＧｏｆｆは長すぎ、不必要なエリアペナルティを伴っていた。第２に、ケース１の場合、ソース側のＮ−領域（または、ゲートオフセット）をなるべく長くしてソース側でチャネルに印加される電位を降下させているため、電流駆動能力が低下していた。第３に、特にケース１の場合、Ｎ−を長くすることにより、ビルトインポテンシャルの小さいＮ−／基板（または、Ｎ−／Ｐウェル）接合面が大きくなり、基板（または、Ｐウェル）を介して流れる電流が大きくなり、ＢＶｄｏｎを低下させていた。
【０００９】
そこで、本発明は、ゲートオフセットを最適化し、不要なエリアペナルティの発生を防止した高耐圧トランジスタの提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様では、半導体基板と、半導体基板の上に形成されたゲート電極と、半導体基板に、ゲート電極を挟むように設けられた第１拡散層および第２拡散層であって、ゲート電極から第１ゲートオフセットだけ離れた第１拡散層と、ゲート電極から第２ゲートオフセットだけ離れた該第２拡散層とを含み、第１拡散層および該第２拡散層の一方がソース、他方がドレインとなるトランジスタであって、第１拡散層をドレインとした場合のソース・ドレイン間の動作時耐圧（Ｈ）と、第２拡散層をドレイン領域とした場合のソース・ドレイン間の動作時耐圧（Ｌ）が、動作時耐圧（Ｈ）＞動作時耐圧（Ｌ）となるように、第１ゲートオフセット、第２ゲートオフセットを決定したことを特徴とするトランジスタである。
【発明の効果】
【００１１】
本発明にかかるトランジスタでは、動作時耐圧を増加させることなく、ゲートオフセットを縮小し、半導体装置の高集積化が可能となる。また、ゲートオフセットを増加させることなく、動作時耐圧を大きくすることも可能となる。
【発明を実施するための最良の形態】
【００１２】
図１は、全体が１００で表される、本発明の実施の形態にかかるＣＭＯＳトランジスタの断面図である。図１中、図４と同一符号は、同一または相当箇所を示す。
トランジスタ１００は、例えばシリコンからなるＰ型の半導体基板１を含む。半導体基板１にＰ型のウエルを形成しても構わない。半導体基板１には、例えば酸化シリコンからなる素子分離領域２が設けられている。半導体基板１の表面には、例えば酸化シリコンからなるゲート絶縁膜３を介して、ゲート長がＬｇのゲート電極４が設けられている。ゲート電極４は、例えば多結晶シリコンから形成される。ゲート電極４の両側には、例えば酸化シリコンからなるサイドウォールスペーサ７が設けられている。更に、半導体基板１には、ゲート電極４を挟んで、Ｎ−ソース／ドレイン５、６が設けられ、更にその両側にＮ＋ソース／ドレイン（第１、第２拡散層）８、９が設けられている。半導体基板１の上面は、例えば酸化シリコンからなる層間絶縁膜１０に覆われている。層間絶縁膜１０にはコンタクトホール１１が開口され、コンタクトホール１１は、例えばタングステンからなる金属層１２で埋め込まれている。Ｎ＋ソース／ドレイン８、９と、アルミ等の金属配線層１３とは、金属層１２を介して電気的に接続されている。また、Ｎ−ソース／ドレイン５とＮ＋ソース／ドレイン８とをあわせて拡散層領域１と呼び、Ｎ−ソース／ドレイン６とＮ＋ソース／ドレイン９とをあわせて拡散層領域２と呼ぶ。
【００１３】
図１に示すように、トランジスタ１００では、拡散層領域１方向のゲート電極４とＮ＋ソース／ドレイン（第１拡散層）８との距離をゲートオフセット１とし、拡散層領域２方向のゲート電極４とＮ＋ソース／ドレイン（第２拡散層）９との距離をゲートオフセット２とする。ゲートオフセット１は、図４に示す従来構造のトランジスタ５００のゲートオフセット１と同様の大きさ（Ｇｏｆｆ）である。一方、ゲートオフセット２は、トランジスタ５００のゲートオフセット２より短いＧｏｆｆｓとなっている。
【００１４】
表１に、本発明の実施の形態にかかるトランジスタ１００の仕様を表す。
【００１５】
【表２】
2009212111.tif 000004
【００１６】
従来のトランジスタ５００では、ゲートオフセット１、２が同じ距離Ｇｏｆｆであったため、ケース２（低動作時耐圧）の場合のＢＶｄｏｎ（Ｌ）を確保するには、ゲートオフセットが長すぎた。このため、特にケース１（高動作時耐圧）の場合、ビルトインポテンシャルの小さいＮ−／基板（または、Ｐウェル）の接合面積が大きくなり、基板（または、Ｐウェル）を介して流れる電流が大きくなり、ＢＶｄｏｎを悪化させている。
【００１７】
ここで、図２は、Ｎ−ソース／ドレインの濃度（Ｎ−層濃度）を変化させた場合の、ゲートオフセットと耐圧との関係である。横軸にゲートオフセット（Ｇｏｆｆ）の大きさ、縦軸に耐圧（ＢＶｄｏｎ）を示す。
【００１８】
図２から分かるように、比較的低い動作時耐圧を確保する場合（例えば、左側の点線で囲まれた領域）は、ゲートオフセットはそれほど長くなくてもよく、また、Ｎ−ソース／ドレイン５、６の濃度もそれほど薄くする必要がない。従来のトランジスタ５００では、ソース側において、Ｎ−層の抵抗による電位降下によるＢＶｄｏｎの改善が、ソースから基板（または、Ｐウェル）を介して流れる電流によるＢＶｄｏｎの劣化に勝っていた。このため、特にケース１で、より高い動作時耐圧（ＢＶｄｏｎ）であるＢＶｄｏｎ（Ｈ）を確保できるように、ゲート電極の両側において、ゲートオフセットを同等に長くして、Ｇｏｆｆとしていた。このゲートオフセットＧｏｆｆは、ケース２において低動作時耐圧ＢＶｄｏｎ（Ｌ）を確保するには、必要以上に長かった。
【００１９】
しかし、高動作時耐圧を確保する場合（例えば、右側の点線で囲まれた領域）は、ゲートオフセットを長くし、さらに、Ｎ−濃度もより薄くする必要がある。この場合、ソース側では、逆に、ソースから基板（または、Ｐウェル）を介して流れる電流によるＢＶｄｏｎ低下が、Ｎ−層の抵抗による電位降下によるＢＶｄｏｎの改善より勝ってくるため、ソース側のＮ−層を長くすることは、ＢＶｄｏｎを確保するためにはむしろ逆効果となる。
【００２０】
即ち、図２に示すように、高動作時耐圧を確保する場合には、耐圧（ＢＶｄｏｎ）とＮ−濃度／ゲートオフセット（Ｇｏｆｆ）との間に、最適化関係が存在する。発明者らは、かかる最適化関係が存在するとの知見に基づき、本発明を完成させた。
【００２１】
以上のように、本実施の形態にかかるトランジスタ１００では、動作時耐圧（ＢＶｄｏｎ）を改善するためには、ソースから基板（または、Ｐウェル）を介して流れる電流による耐圧劣化を抑制する。
このために、拡散層領域２側のゲートオフセットを、従来のＧｏｆｆからＧｏｆｆｓに小さくする。これにより、ケース１において、ソースから基板（または、Ｐウェル）を介して流れる電流による耐圧劣化が抑制される。この結果、動作時耐圧は、従来ＢＶｄｏｎ（Ｈ）からＢＶｄｏｎ（ＭＨ）へと高くすることができる。
【００２２】
ここで、Ｇｏｆｆｓは、ケース２の場合の拡散層領域２側であるドレイン側のゲートオフセットである。このため、Ｇｏｆｆｓの値は、ケース２においてＢＶｄｏｎ（Ｌ）が確保できるところまで、Ｇｏｆｆから小さくできる。
【００２３】
以上の結果、トランジスタピッチ（Ｐｎ）は、Ｌｇ＋２Ｍｏ＋Ｇｏｆｆ＋Ｇｏｆｆｓとなり、従来構造のピッチ（Ｐｃ）Ｌｇ＋２Ｍｏ＋２Ｇｏｆｆより、（Ｇｏｆｆ−Ｇｏｆｆｓ）だけ小さくできる。なお、Ｍｏは、１つのトランジスタの端部（ここでは、素子分離領域２の中央）から、Ｎ＋ソース／ドレイン（第１、第２拡散層）８、９のチャネル側端部までの距離である。
【００２４】
図３は、全体が２００で表される、本発明の実施の形態にかかる他のトランジスタの断面図である。図３中、図１と同一符号は、同一または相当箇所を示す。トランジスタ２００では、ケース１において、動作時耐圧を従来構造のＢＶｄｏｎ（Ｈ）からＢＶｄｏｎ（ＭＨ）まで大きくする必要がない場合、つまり、ケース１における動作時耐圧がＢＶｄｏｎ（Ｈ）のままでよい場合である。かかるトランジスタ２００では、ゲートオフセット２は、上述のトランジスタ１００と同様のＧｏｆｆｓであるが、ゲートオフセット１は、トランジスタ１００のＧｏｆｆより小さいＧｏｆｆｍｓとなっている。
【００２５】
即ち、図１に示すトランジスタ１００では、拡散層領域２側のゲートオフセットを、従来のＧｏｆｆからＧｏｆｆｓに小さくした結果、ケース１における耐圧（高動作時耐圧）は、従来のＢＶｄｏｎ（Ｈ）からＢＶｄｏｎ（ＭＨ）に大きくなっている。
しかしながら、高動作時耐圧がＢＶｄｏｎ（Ｈ）のままで良い場合もある。この場合、高動作時耐圧が低下してＢＶｄｏｎ（Ｈ）になるまで、拡散層領域１側（ケース１のドレイン側）のゲートオフセットをＧｏｆｆからＧｏｆｆｍｓまで短くできる。
【００２６】
表２に、本発明の実施の形態にかかる他のトランジスタ２００の仕様を表す。
【００２７】
【表３】
2009212111.tif 000005
【００２８】
表２から分かるように、トランジスタ２００では、トランジスタピッチ（Ｐｎｍ）は、Ｌｇ＋２Ｍｏ＋Ｇｏｆｆｍｓ＋Ｇｏｆｆｓとなり、従来構造のピッチ（Ｐｃ）Ｌｇ＋２Ｍｏ＋２Ｇｏｆｆより、（２Ｇｏｆｆ−Ｇｏｆｆｍｓ−Ｇｏｆｆｓ）だけ小さくできる。
これは、トランジスタ１００のピッチ（Ｐｎ）Ｌｇ＋２Ｍｏ＋Ｇｏｆｆ＋Ｇｏｆｆｓより、更にＧｏｆｆ−Ｇｏｆｆｓだけ小さい値となっている。
【００２９】
なお、高耐圧トランジスタでは、ソース、ドレイン間の動作時耐圧（ＢＶｄｏｎ）、ドレイン側接合耐圧（ＢＶｄｊ）に高耐圧が要求される。ここで、動作時耐圧（ＢＶｄｏｎ）は、ゲート電極がオン状態で、ソース、ドレイン間に、そのデバイスには許容されない過大な電流が流れるか否かで決まるドレイン電圧である。また、ドレイン側接合耐圧（ＢＶｄｊ）は、ゲート電極がオフ状態で、ドレインに、そのデバイスには許容されない過大な電流が流れるか否かで決まるドレイン電圧である。
一般に、動作時耐圧（ＢＶｄｏｎ）は、ドレイン側接合耐圧（ＢＶｄｊ）よりも小さい値となる。また、動作時耐圧（ＢＶｄｏｎ）は、ドレイン側接合耐圧（ＢＶｄｊ）と共に、Ｎ型トランジスタの方が、Ｐ型トランジスタより小さい。
従って、本実施の形態で検討したように、高耐圧トランジスタを実現するためには、Ｎ型トランジスタの動作時耐圧（ＢＶｄｏｎ）を改善するのが最も適している。
【産業上の利用可能性】
【００３０】
本発明は、外部供給電源（例えば、３．３Ｖ）よりも高い電源（例えば、３０Ｖ〜４０Ｖ）を回路内部で発生させるレベルスフ用の高耐圧トランジスタに適用できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態にかかるトランジスタの断面図である。
【図２】Ｎ−ソース／ドレインの濃度（Ｎ−層濃度）を変化させた場合の、ゲートオフセットと耐圧との関係である。
【図３】本発明の実施の形態にかかる他のトランジスタの断面図である。
【図４】従来のトランジスタの断面図である。
【符号の説明】
【００３２】
１  半導体基板、２  素子分離領域、３  ゲート絶縁膜、４  ゲート電極、５、６  Ｎ−ソース／ドレイン、７  サイドウォールスペーサ、８、９  Ｎ＋ソース／ドレイン、１０  層間絶縁膜、１１  コンタクトホール、１２  金属層、１３  金属配線層、１００  トランジスタ。
【図１】
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【図２】
2009212111.tif 000007
【図３】
2009212111.tif 000008
【図４】
2009212111.tif 000009