(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】この半導体素子は、第１素子、第１素子の上側に形成されるシリコンエピ層、シリコンエピ層上に形成される第２素子、第１素子と第２素子とを電気的に連結する連結ビアを含む。この半導体素子の製造方法は、第１素子が形成される段階、第１素子の上側にシリコンエピ層が形成される段階、シリコンエピ層を貫通する連結ビアが形成される段階、及びシリコンエピ層上に形成されて連結ビアと電気的に連結される第２素子が形成される段階を含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１素子と、
前記第１素子の上側に形成されるシリコンエピ層と、
前記シリコンエピ層上に形成される第２素子と、
前記第１素子と第２素子とを電気的に連結するように前記シリコンエピ層を貫通して形成される連結ビアと、
を含むことを特徴とする半導体素子。
【請求項２】
前記第１素子及び第２素子のそれぞれが、
基板上に形成された複数のトランジスタと、
前記複数のトランジスタの形成された基板上に形成された多層構造の層間絶縁膜と、
前記層間絶縁膜内に形成された複数の金属配線と、
前記複数の金属配線を連結するように前記層間絶縁膜内に形成されたコンタクトと、
を含むことを特徴とする、請求項１に記載の半導体素子。
【請求項３】
前記第２素子に含まれた複数のトランジスタのうち少なくとも一つが、前記連結ビアを通じて前記第１素子の複数の金属配線のうち少なくとも一つに連結されることを特徴とする、請求項２に記載の半導体素子。
【請求項４】
前記第１素子及び第２素子のそれぞれが、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、論理素子、パワーＩＣ、コントロールＩＣ、ＲＦ  ＩＣ、センサーチップのうち少なくともいずれか一つを含むことを特徴とする、請求項１に記載の半導体素子。
【請求項５】
前記シリコンエピ層と前記第１素子間に形成されるエッチストップ層をさらに含むことを特徴とする、請求項１に記載の半導体素子。
【請求項６】
前記エッチストップ層が、ＳｉＮ、ＳｉＣ系の物質から形成されることを特徴とする、請求項５に記載の半導体素子。
【請求項７】
第１素子を用意する段階と、
前記第１素子の上側にシリコンエピ層を形成する段階と、
前記シリコンエピ層を貫通する連結ビアを形成する段階と、
前記シリコンエピ層上に形成され、前記連結ビアと電気的に連結される第２素子を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記第１素子にシリコンエピ層を形成する前に前記第１素子の上面にエッチストップ層を形成する段階をさらに含むことを特徴とする、請求項７に記載の半導体素子の製造方法。
【請求項９】
前記シリコンエピ層を形成する段階が、
前記エッチストップ層上にシリコン単分子層を形成する段階と、
前記シリコン単分子層上にシリコンエピ層を成長させる段階と、
を含むことを特徴とする、請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記シリコン単分子層を形成する段階が、
ＣＶＤチャンバー内にシラン（ＳｉＨ４）ガスを注入し、シランガスによるソーキング工程を行う段階を含むことを特徴とする、請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第１素子を用意する段階が、
基板上に形成された複数のトランジスタ、前記複数のトランジスタの形成された基板上に形成された多層構造の層間絶縁膜、前記層間絶縁膜内に形成された複数の金属配線、及び前記複数の金属配線を連結するように前記層間絶縁膜内に形成されたコンタクトを形成する段階を含むことを特徴とする、請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記シリコンエピ層を貫通する連結ビアを形成する段階が、
前記シリコンエピ層上にフォトリソグラフィ工程を行い、前記複数の金属配線のうち少なくとも一つの金属配線に対応するシリコンエピ層を露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして前記シリコンエピ層及び前記エッチストップ層を順次にエッチングし、ビアホールを形成する段階と、
前記フォトレジストパターンを除去する段階と、
前記ビアホール内に金属を埋め立て、前記連結ビアを形成する段階と、
を含むことを特徴とする、請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記ビアホールに埋め立てる金属が、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及び銀（Ａｇ）のうちいずれか一つであることを特徴とする、請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第１素子及び第２素子のそれぞれが、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、論理素子、パワーＩＣ、コントロールＩＣ、ＲＦ  ＩＣ、センサーチップのうち少なくともいずれか一つを含むことを特徴とする、請求項７に記載の半導体素子の製造方法。
【請求項１５】
前記シリコンエピ層の厚さが２０００〜２００００Åに形成されることを特徴とする、請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記エッチストップ層が、ＣＶＤ方法によってＳｉＮ、ＳｉＣ系の物質が蒸着されてなることを特徴とする、請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、複数の素子を垂直に積層して一つのパッケージとして実装できる半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の軽薄短小化を実現するためには、実装部品のサイズを縮める技術と、複数個の個別素子をワンチップ（Ｏｎｅ  Ｃｈｉｐ）化するＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）技術と、複数個の個別素子を一つのパッケージ（Ｐａｃｋａｇｅ）として集積するＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）技術などが必要である。
【０００３】
なかでも、ＳＩＰ技術は、複数個のシリコンチップを水平、垂直に一つのパッケージとして実装する技術で、既存のＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｍｏｄｕｌｅ）概念の延長線上にあるものである。既存のＭＣＭではパッケージ製造時に水平実装が主な方向だったが、ＳＩＰでは複数個のチップを垂直に積層する技術が主に適用される。
【０００４】
一方、複数個のチップを垂直に積層する技術は、第１半導体基板及び第２半導体基板上に所定の半導体素子を形成し、これら第１半導体基板と第２半導体基板を接着剤を使って互いに付着する方法が用いられる。
【０００５】
そして、上記第１半導体基板と第２半導体基板に貫通穴を形成し、この貫通穴に貫通電極を形成することによって、第１半導体基板と第２半導体基板を電気的に連結する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＳＩＰ技術は、第１半導体基板と第２半導体基板とを付着し難いだけでなく、第２半導体基板のバックグラインド（Ｂａｃｋ  Ｇｒｉｎｄ）技術の限界によって第１半導体基板と第２半導体基板とを電気的に連結するための貫通穴及び貫通電極を形成し難いという不具合があった。
【０００７】
本発明は上記の点に鑑みてなされたもので、その目的は、複数の素子を垂直に積層して一つのパッケージとして実装できる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の実施例による半導体素子は、第１素子、第１素子の上側に形成されるシリコンエピ層、シリコンエピ層上に形成される第２素子、及び第１素子と第２素子とを電気的に連結する連結ビアを含む。
【０００９】
本発明の実施例による半導体素子の製造方法は、第１素子が形成される段階、第１素子の上側にシリコンエピ層が形成される段階、シリコンエピ層を貫通する連結ビアが形成される段階、及びシリコンエピ層上に形成されて連結ビアと電気的に連結される第２素子が形成される段階と、を含む。
【発明の効果】
【００１０】
本発明の実施例による半導体素子及びその製造方法によれば、複数の素子を垂直に積層して一つのパッケージとして実装することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、添付の図面を参照しつつ、本発明の実施例による半導体素子及びその製造方法について詳細に説明する。
【００１２】
本発明の実施例による半導体素子及びその製造方法は、第１素子が形成された第１半導体基板と第２素子が形成された第２半導体基板とを接着して一つのパッケージとして実装する従来の方法と違い、第１素子が形成された第１半導体基板上にエピ層を形成し、その上に第２素子を実装することによって、接着力に関る問題や貫通電極の形成に関る問題を解決する。
【００１３】
図１〜図６は、本発明の実施例による半導体素子及びその製造方法を説明する図である。図１に示すように、まず、第１素子１００を形成する。このため、半導体基板１１０上に複数の第１トランジスタ１２０を形成する。そして、複数の第１トランジスタの形成された半導体基板上に、複数の第１金属配線１４０、及び複数の第１金属配線１４０を連結する第１コンタクト１２５を含む多層構造の第１層間絶縁膜１３０を形成する。
【００１４】
図１には第１素子１００を簡略に示すが、この第１素子１００は、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、論理素子、パワーＩＣ、コントロールＩＣ、ＲＦ  ＩＣ、センサーチップのうち少なくともいずれか一つを構成することができる。なお、これらに限定されず、第１素子１００は任意の機能を持つ半導体素子を構成することができる。
【００１５】
この第１素子１００は、多層構造の第１層間絶縁膜１３０の上に形成される保護膜１５０をさらに含むことができる。この保護膜１５０は、第１層間絶縁膜１３０と同じ材質の絶縁膜とすれば良い。
【００１６】
次に、図２に示すように、第１素子１００の上面にエッチストップ層（Ｅｔｃｈ  ｓｔｏｐ  ｌａｙｅｒ）２１０を形成する。
【００１７】
エッチストップ層２１０は、ＳｉＮ、ＳｉＣ系列の物質をＣＶＤ方法によって蒸着してなることができる。このエッチストップ層２１０は、以降、第１素子１００の上側に形成される第２素子（図示せず）と第１素子１００とを電気的に連結する連結ビアの形成時に使われ、また、第２素子の電流が第１素子に流れるのを防止することもできる。
【００１８】
次に、図３に示すように、エッチストップ層２１０の上側にシリコン単分子層（Ｓｉ  ｍｏｎｏｌａｙｅｒ）２２０を形成する。このシリコン単分子層２２０は、以降形成されるシリコンエピ層のシード（ｓｅｅｄ）層の役割を果たす。
【００１９】
シリコン単分子層２２０は、ＣＶＤチャンバー内にシラン（ＳｉＨ４）ガスを注入し、シランガスによるソーキング（ｓｏａｋｉｎｇ）工程を行うことによってエッチストップ層２１０の表面に形成されることができる。
【００２０】
次に、図４に示すように、シリコン単分子層２２０の上側にエピタキシー（ｅｐｉｔａｘｙ）工程によってシリコンエピ層２３０を成長させる。この時、シリコンエピ層２３０の厚さは、２０００〜２００００Åとしても良く、シリコンエピ層２３０上に形成されるＳＴＩの厚さによって定められて良い。
【００２１】
次に、図５に示すように、シリコンエピ層２３０を貫通して第１素子１００と電気的に連結される連結ビア２４０を形成する。
【００２２】
例えば、シリコンエピ層２３０上にフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程によってフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、複数の第１金属配線のうち少なくとも一つの金属配線に対応するシリコンエピ層２３０を露出させる。続いて、フォトレジストパターンをエッチングマスクとしてシリコンエピ層２３０及びエッチストップ層２１０を順次にエッチングし、ビアホール（図示せず）を形成する。このフォトレジストパターンを除去した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＥＣＰ（Ｅｌｅｃｔｒｏ  Ｃｏｐｐｅｒ  Ｐｌａｔｉｎｇ）などの方法を用いてビアホールにタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）などの金属を埋め立てることによって連結ビア２４０を形成することができる。
【００２３】
連結ビア２４０の拡散防止膜には、ＴｉまたはＴａ系の物質が使われることができる。例えば、拡散防止膜にＴａＮ、ＴｉＮ、Ｔｉ、ＴｉＳｉＮなどが使われることができる。
【００２４】
次に、シリコンエピ層２３０上に第２素子２００を形成する。シリコンエピ層２３０上にゲートパターン、スペーサ及びソース／ドレイン領域２９０を含む第２トランジスタ２７０を形成する。
【００２５】
ソース／ドレイン領域２９０は、連結ビア２４０とオーバーラップするようにシリコンエピ層２３０に不純物イオン注入によって形成され、これによって第２トランジスタ２７０は連結ビア２４０と電気的に連結されることができる。また、第２トランジスタ２７０のソースまたはドレイン領域の表面は、連結ビア２４０との接触オーム抵抗を減らすべく実利サイド化して形成されることができる。
【００２６】
次に、図６に示すように、第２トランジスタの形成されたシリコンエピ層２３０上に、複数の第２金属配線２８０、及び複数の第２金属配線２８０を連結する第２コンタクト２６０を含む多層構造の第２層間絶縁膜２５０を形成する。要するに、図６に示すように、第２素子は、シリコンエピ層２３０上に形成された第２トランジスタ２７０、複数の第２金属配線２８０、複数のコンタクト２６０、及び多層構造の第２層間絶縁膜２５０を含む。
【００２７】
図６には第２素子２００を簡略に示すが、この第２素子２００は、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、論理素子、パワーＩＣ、コントロールＩＣ、ＲＦ  ＩＣ、センサーチップのうち少なくともいずれか一つを構成することができる。なお、これらに限定されず、第２素子２００は任意の機能を持つ半導体素子を構成することができる。
【００２８】
以上の如く、本発明の実施例による半導体素子及びその製造方法は、第１素子１００の上側にシリコンエピ層２３０を形成し、このシリコンエピ層２３０上に第２素子２００を形成する。この時、第１素子１００及び第２素子２００は、トランジスタ、金属配線、ＳＴＩなどを含んでなる半導体素子になりうる。
【００２９】
本発明の実施例による半導体素子及びその製造方法は、二つの素子を接着剤を使って付着せず、第１素子１００と第２素子２００間に連結ビア２４０を含むシリコンエピ層２３０を形成するので、別途の接着工程無しで連結ビア２４０を通じて第１素子１００と第２素子２００とが電気的に連結され、パッキングされることができる。
【００３０】
また、本発明の実施例による半導体素子及びその製造方法は、シリコンエピ層２３０の厚さを薄く形成することによって連結ビア２４０の長さを減少させることができ、第２素子２００の厚さを減少させるので、集積化に有利である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例による半導体素子及びその製造方法を説明する図である。
【図２】本発明の実施例による半導体素子及びその製造方法を説明する図である。
【図３】本発明の実施例による半導体素子及びその製造方法を説明する図である。
【図４】本発明の実施例による半導体素子及びその製造方法を説明する図である。
【図５】本発明の実施例による半導体素子及びその製造方法を説明する図である。
【図６】本発明の実施例による半導体素子及びその製造方法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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