(57)【要約】【課題】  妨害波成分を精度良く除去可能なフィルタ回路、これを用いた受信機及びフィルタリング方法を提供する。【解決手段】  フィルタ回路１００は、フィルタリングモードで、入力信号をサンプリングした離散時間信号を、アナログ・ディジタル変換器１２１でディジタル信号に変換し、ディジタルフィルタ１２２で所望帯域外の信号を抽出し、ディジタル・アナログ変換器でアナログ信号に変換し、妨害波アナログ信号を生成する。また、離散時間信号は、遅延器１４０で妨害波アナログ信号と等しい信号遅延を与えられる。信号遅延を与えられた離散時間信号から妨害波アナログ信号を減算し、出力信号を得る。また、補正モードでは、フィルタ回路１００の制御回路１８０は、信号発生器１７０に規定の離散時間信号を出力するよう制御し、規定の離散時間信号を入力とした場合のフィルタ回路１００の出力信号に基づき、ディジタルフィルタ１２２のフィルタ係数を補正する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力される第１のアナログ信号に含まれる所望帯域外の信号成分を除去するフィルタ回路であって、
前記第１のアナログ信号を第１のディジタル信号に変換するアナログ−ディジタル変換手段と、
前記第１のディジタル信号から所望帯域外の信号成分を抽出し、第２のディジタル信号を生成するディジタルフィルタと、
前記第２のディジタル信号を第２のアナログ信号に変換するディジタル−アナログ変換手段と、
前記第２のアナログ信号の信号遅延にあわせて前記第１のアナログ信号を遅延させる遅延手段と、
前記遅延された第１のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算手段と、
前記出力信号に残存する前記所望帯域外の信号成分を抽出するようディジタルフィルタを制御する制御手段と、
を具備することを特徴とするフィルタ回路。
【請求項２】
前記第１のアナログ信号として、規定信号を生成する信号生成手段をさらに具備し、
前記制御手段は、
前記規定信号を生成するよう前記信号生成手段を制御して、
前記出力信号の前記規定信号に対する周波数応答の誤差が小さくなるよう前記ディジタルフィルタのフィルタ特性を補正すること
を特徴とする請求項1に記載するフィルタ回路。
【請求項３】
前記制御手段は、前記遅延された第１のアナログ信号をディジタル変換した第３のディジタル信号の周波数応答と、前記第２のアナログ信号をディジタル変換した第４のディジタル信号の周波数応答との差分が一定値以下となるよう前記フィルタ特性を補正することを特徴とする請求項１に記載するフィルタ回路。
【請求項４】
前記制御手段は、前記遅延第３のディジタル信号の周波数応答をフーリエ変換した結果から、前記第４のディジタル信号の周波数応答をフーリエ変換した結果を除算し、除算結果を逆フーリエ変換したものを前記ディジタルフィルタのフィルタ係数とすることで、フィルタ特性を補正する請求項２に記載するフィルタ回路。
【請求項５】
前記時間信号は、インパルス信号またはステップ信号であることを特徴とする請求項３に記載するフィルタ回路。
【請求項６】
前記制御手段は、前記周波数応答の誤差が一定値以上の場合、前記ディジタルフィルタのフィルタ係数の少なくとも１つの値を変更することを特徴とする請求項１に記載するフィルタ回路。
【請求項７】
第１のアナログ信号から所望帯域外の信号を減衰させるアナログフィルタをさらに備えることを特徴とする請求項１に記載するフィルタ回路。
【請求項８】
前記制御手段は、前記アナログフィルタのフィルタ特性を調整してから、前記ディジタルフィルタの前記フィルタ特性を調整することを特徴とする請求項７に記載するフィルタ回路。
【請求項９】
前記入力信号をサンプリングして第１のアナログ信号を生成し、前記アナログ−ディジタル変換手段と前記遅延手段に前記第１のアナログ信号を与えるサンプリング手段をさらに具備することを特徴とする請求項１に記載するフィルタ回路。
【請求項１０】
無線信号を受信して受信信号を得るアンテナと、
前記受信信号を増幅し、増幅信号を出力する低雑音増幅器と、
前記増幅信号をダウンコンバートし、ベースバンド信号を生成する周波数変換器と、
前記ベースバンド信号を前記入力信号として受け、フィルタリング信号を前記出力信号として得る請求項１記載のフィルタ回路と、
前記フィルタリング信号をディジタル信号に変換するアナログ−ディジタル変換器と、
前記ディジタル信号を復調する復調部と、
を具備することを特徴とする受信機。
【請求項１１】
入力信号から所望帯域信号を抽出するフィルタリングモードと、フィルタ回路の特性を補正する補正モードを有するフィルタリング方法であって、
フィルタリングモードの場合、
前記入力信号をサンプリングして第１のアナログ信号を生成し、
前記第１のアナログ信号を第１のディジタル信号に変換し、
ディジタルフィルタによって前記第１のディジタル信号から所望帯域外の信号成分を抽出して第２のディジタル信号を生成し、
前記第２のディジタル信号を第２のアナログ信号に変換し、
前記第２のアナログ信号の信号遅延にあわせて前記第１のアナログ信号を遅延させて出力し、
前記遅延させた第１のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成し、
補正モードの場合、
離散時間信号を生成して、第４のディジタル信号に変換し、
前記ディジタルフィルタによって前記第４のディジタル信号に所定時間の遅延を与え、
前記遅延された第４のディジタル信号を第５のアナログ信号に変換し、
前記第５のアナログ信号の信号遅延にあわせて前記第４のアナログ信号を遅延させて出力し、
前記遅延された第４のアナログ信号及び前記第５のアナログ信号をディジタル変換したときの各周波数応答の差分が小さくなるよう、前記ディジタルフィルタのフィルタ特性を補正する
ことを特徴とするフィルタリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号から妨害波成分を除去するフィルタ回路、これを用いた受信機及びフィルタリング方法に関する。
【背景技術】
【０００２】
無線通信システムにおける受信機では、無線信号を受信するアンテナから得られる受信信号を低雑音増幅器で増幅し、さらに周波数変換器でダウンコンバートして受信ベースバンド信号が生成される。受信ベースバンド信号から、例えば低域通過型フィルタにより所望帯域の信号が抽出され、アナログ−ディジタル変換器でディジタル受信信号に変換される。このとき、アナログ−ディジタル変換器の前段に妨害波成分を除去するためのフィルタ回路を設けることがある。
【０００３】
ここで、妨害波成分とは受信信号に含まれる所望帯域外の不要な信号成分を指し、例えば他の送信機から送信される無線信号、送受信機本体から送信される無線信号または他のＩＣからの不要放射などを想定する。
【０００４】
非特許文献１に記載のフィルタ回路は、第１の自動利得制御回路、アナログ−ディジタル変換器、ノッチ・フィルタ、適応フィルタ、ディジタル−アナログ変換器、アナログ遅延素子、減算器及び第２の自動利得制御回路を含む。上記フィルタ回路は、第１の自動利得制 御回路、アナログ−ディジタル変換器、ノッチ・フィルタ、適応フィルタ及びディジタル−アナログ変換器で構成される第１の経路及びアナログ遅延素子で構成される第２の経路に入力信号を分岐する。
【０００５】
第１の経路を通る入力信号は、第１の自動利得制御回路で信号振幅を制御され、アナログ−ディジタル変換器でディジタル信号に変換される。ノッチ・フィルタ及び適応フィルタによってこのディジタル信号から妨害波成分が抽出され、妨害波成分はディジタル−アナログ変換器でアナログ信号に変換される。第２の経路では、アナログ遅延素子が入力信号に第１の経路による遅延時間に相当する時間分の信号遅延を与える。
【０００６】
第１及び第２の経路からの信号は減算器に入力され、減算器は第１の経路を通過した信号を第２の経路を通過した信号から減算することにより、妨害波成分を除去する。この妨害波成分が除去された信号は、第２の自動利得制御回路で信号振幅を調整され、後段のアナログ−ディジタル変換器に出力される。
【非特許文献１】Danijela et al, "Novel Radio Architectures for UWB, 60GHz, and Cognitive Wireless Systems," EURASIP Journal on Wireless Communications and Networking, Vol. 2006, Article ID 17957, pp. 1-18.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献１記載のフィルタ回路では、第１の経路ではディジタル信号処理が行われるため、回路の周波数特性には誤差が含まれにくい。一方、第２の経路ではアナログ遅延素子が含まれているため、周波数特性に誤差が含まれる。この周波数特性の誤差は、温度・プロセス条件などのパラメータによって変化する。
【０００８】
故に、第１及び第２の経路の周波数特性を正確に一致させることは困難であり、周波数特性のずれが生じる。両経路の周波数特性が一致していなければ、減算器は妨害波成分を正確に除去できない。
【０００９】
従って、本発明は妨害波成分を精度良く除去可能なフィルタ回路、これを用いた受信機及びフィルタリング方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のフィルタ回路は、入力される第１のアナログ信号に含まれる所望帯域外の信号成分を除去するフィルタ回路であって、前記第１のアナログ信号を第１のディジタル信号に変換するアナログ−ディジタル変換手段と、前記第１のディジタル信号から所望帯域外の信号成分を抽出し、第２のディジタル信号を生成するディジタルフィルタと、前記第２のディジタル信号を第２のアナログ信号に変換するディジタル−アナログ変換手段と、前記第２のアナログ信号の信号遅延にあわせて前記第１のアナログ信号を遅延させる遅延手段と、前記遅延された第１のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成する減算手段と、前記出力信号に残存する前記所望帯域外の信号成分を抽出するようディジタルフィルタを制御する制御手段と、を具備することを特徴とする。
【００１１】
また、本発明の受信機は、無線信号を受信して受信信号を得るアンテナと、前記受信信号を増幅し、増幅信号を出力する低雑音増幅器と、前記増幅信号をダウンコンバートし、ベースバンド信号を生成する周波数変換器と、前記ベースバンド信号を前記入力信号として受け、フィルタリング信号を前記出力信号として得る、上述するフィルタ回路と、前記フィルタリング信号をディジタル信号に変換するアナログ−ディジタル変換器と、前記ディジタル信号を復調する復調部と、を具備することを特徴とする。
【００１２】
また、本発明のフィルタリング方法は、入力信号から所望帯域信号を抽出するフィルタリングモードと、フィルタ回路の特性を補正する補正モードを有するフィルタリング方法であって、フィルタリングモードの場合、前記入力信号をサンプリングして第１のアナログ信号を生成し、前記第１のアナログ信号を第１のディジタル信号に変換し、ディジタルフィルタによって前記第１のディジタル信号から所望帯域外の信号成分を抽出して第２のディジタル信号を生成し、前記第２のディジタル信号を第２のアナログ信号に変換し、前記第２のアナログ信号の信号遅延にあわせて前記第１のアナログ信号を遅延させて出力し、前記遅延させた第１のアナログ信号から前記第２のアナログ信号を減算し、出力信号を生成し、補正モードの場合、離散時間信号を生成して、第４のディジタル信号に変換し、前記ディジタルフィルタによって前記第４のディジタル信号に所定時間の遅延を与え、前記遅延された第４のディジタル信号を第５のアナログ信号に変換し、前記第５のアナログ信号の信号遅延にあわせて前記第４のアナログ信号を遅延させて出力し、前記遅延された第４のアナログ信号及び前記第５のアナログ信号をディジタル変換したときの各周波数応答の差分が小さくなるよう、前記ディジタルフィルタのフィルタ特性を補正することを特徴とする。
【発明の効果】
【００１３】
本発明によると、本発明は妨害波成分を精度良く除去可能なフィルタ回路、これを用いた受信機及びフィルタリング方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を、図面を参照して説明する。
【実施例１】
【００１５】
図１乃至図６を用いて本発明の第１の実施例を説明する。図１は、本発明の第１の実施例に係るフィルタ回路１００を示す図である。
【００１６】
フィルタ回路１００は、前段の周波数変換器１０によってダウンコンバートされた受信信号に含まれる妨害波成分を除去する。フィルタ回路１００によって妨害波成分が除去された信号は、アナログ・ディジタル変換器１６０でディジタル信号に変換され、ディジタル処理部（図示せず）で復調される。
【００１７】
図１に示すフィルタ回路１００は、サンプラ１１０と、アナログ・ディジタル変換器１２１と、ディジタルフィルタ１２２と、ディジタル・アナログ変換器１３０と、遅延器１４０と、減算器１５０と、信号発生器１７０と、制御回路１８０と、を有している。
【００１８】
フィルタ回路１００の前段に設けられる周波数変換器１０は、図示しないアンテナが受信した受信信号をダウンコンバートして、ベースバンド信号を生成する。このベースバンド信号には、所望波成分のほかに当該所望波成分よりも振幅の大きな妨害波成分が含まれている。
【００１９】
サンプラ１１０は、周波数変換器１０からのベースバンド信号（入力信号）を、所定のサンプリング周波数でサンプリングし時間的に離散化させ、アナログ離散時間信号（第１のアナログ信号）を生成する。サンプラ１００からのアナログ離散時間信号は、アナログ・ディジタル変換器１２１、ディジタルフィルタ１２２及びディジタル・アナログ変換器１３０で構成される第１の経路、及び遅延器１４０で構成される第２の経路に分岐される。
【００２０】
アナログ・ディジタル変換器１２１は、サンプラ１１０からのアナログ離散時間信号をディジタル信号（第１のディジタル信号）に変換し、このディジタル信号をディジタルフィルタ１２２に渡す。
【００２１】
ディジタルフィルタ１２２は、アナログ・ディジタル変換器１２１からのディジタル信号のうち、所望帯域外の妨害波成分を抽出して、当該妨害波成分を含むディジタル信号（第２のディジタル信号。以下、妨害波ディジタル信号を称する）を生成する。ディジタル・アナログ変換器１３０は、ディジタルフィルタ１２２で生成された妨害波ディジタル信号をアナログ離散時間信号（第２のアナログ信号）に変換する。
【００２２】
ここで、ディジタルフィルタ１２２およびディジタル・アナログ変換器１３０によって、所望波成分の周波数帯に量子化雑音が発生する。従って、ディジタルフィルタ１２２及びディジタル・アナログ変換器１３０に必要とされるビット分解能（量子化ビット数）は、システムに必要な信号雑音比によって決まる。具体的には、１ビットに相当するダイナミックレンジは約６ｄＢであるから、所望帯域外の入力信号と所望帯域内の入力信号の比及び所望帯域内における信号雑音比の和の６ｄＢにつき、少なくとも１ビットが必要となる。
【００２３】
遅延器１４０は、第１の経路、即ちアナログ・ディジタル変換器１２１、ディジタルフィルタ１２２及びディジタル・アナログ変換器１３０で発生する遅延時間と等しい信号遅延を、サンプラ１１０からのアナログ離散時間信号に与え、遅延させたアナログ離散時間信号を得る（遅延された第１のアナログ信号）。第１の経路で発生する遅延時間は、アナログ・ディジタル変換器１２１、ディジタルフィルタ１２２及びディジタル・アナログ変換器１３０がクロック制御されるため、クロック周期を定数倍した離散値で求められる。従って、クロック数をカウントするカウンタなどの簡単なディジタル回路を用いることにより、遅延器１４０は、上記遅延時間を把握できる。
【００２４】
減算器１５０は、第１の経路を通過したアナログ離散時間信号から第２の経路を通過したアナログ離散時間信号を減算し、この減算結果をアナログ・ディジタル変換器１６０に渡す。ここで、第１の経路を通過したアナログ離散時間信号には所望波成分と妨害波成分の両方が含まれているが、第２の経路を通過したアナログ離散時間信号には妨害波成分が主に含まれているため、減算器１５０での減算によって妨害波成分を除去することができる。減算結果である妨害波成分が除去された信号を、所望アナログ信号と称する。
【００２５】
信号発生器１７０は、後述する補正モード動作時に、規定の離散時間信号（第４のアナログ信号）を発生し、アナログ・ディジタル変換器１２１及び遅延器１４０へ渡す。規定の離散時間信号には、インパルス入力やステップ入力等、広帯域かつ発生が容易な信号が適している。
【００２６】
制御回路１８０は、サンプラ１１０及び信号発生器１７０を制御することで、後述する補正モードとサンプリングモードを切り替える。さらに、補正モード動作時において、アナログ・ディジタル変換器１６０が変換したディジタル信号と、信号発生器１７０が発生する規定の離散時間信号をディジタル信号に変換した信号とを比較し、誤差を検出する。さらに、制御回路１８０は、検出した誤差が基準値以下となるようにディジタルフィルタ１２２の特性を調整する。
【００２７】
続いて、図２乃至図５を用いて、フィルタ回路１００の各部の構成例を説明する。まず、図２を用いて、サンプラ１１０の一例として、チャージ・サンプラについて説明する。
【００２８】
図２に示すチャージ・サンプラは、入力された電圧を電流に変換するトランスコンダクタンス増幅器ｇｍ１１１と、上記トランスコンダクタンス増幅器ｇｍ１１１の出力電流をチャージ・サンプルするキャパシタＣ１１２と、チャージ・サンプルを制御するスイッチＳＷ１１３−１と、キャパシタＣ１１２の電荷をリセットするスイッチＳＷ１１３−２を有する。
【００２９】
２つのスイッチＳＷ１１３−１，１１３−２は、相補的に動作し、一方がオンのとき他方がオフとなる。スイッチＳＷ１１３−１がオンの間、トランスコンダクタンス増幅器ｇｍ１１１の出力電流は、キャパシタＣ１１２によってチャージ・サンプルされる。スイッチＳＷ１１３−２がオンの間、キャパシタＣ１１２の電荷はリセットされる。尚、サンプラ１１０は、図２のチャージ・サンプラに限らず、例えば電圧サンプラであってもよい。
【００３０】
以下、図３を用いてディジタル・アナログ変換器１３０の一例について説明する。図３（ａ）に示すビット分解能Ｎのディジタル・アナログ変換器は、Ｎ個のキャパシタＣ１３１−１〜１３１−Ｎ及び当該キャパシタ１３１−１〜１３１−Ｎの接続を切り替えるスイッチＳＷ１３２−１〜１３２−Ｎを有する。
【００３１】
このキャパシタＣ１３１−１〜１３１−Ｎは、ディジタル・アナログ変換器１３０に入力されるディジタル信号の各ビットに対応する。即ち、キャパシタＣ１３１−１は最下位ビット、キャパシタＣ１３１−Ｎは最上位ビットにそれぞれ対応する。各キャパシタＣ１３１−１〜１３１−Ｎのキャパシタンスは、バイナリ・ウェイトで重み付けされている。キャパシタＣ１３１−２のキャパシタンスはキャパシタＣ１３１−１の２倍、キャパシタＣ１３１−ＮのキャパシタンスはキャパシタＣ１３１−１の２Ｎ−１倍となる。
【００３２】
スイッチＳＷ１３２−１〜１３２−Ｎは、図３（ｂ）に示すように２つのフェーズを１サイクルとして切り替え動作を繰り返す。フェーズ１において、各スイッチＳＷ１３２−１〜１３２−Ｎは、キャパシタＣ１３１−１〜１３１−Ｎを参照電圧Ｖｒｅｆ＋またはＶｒｅｆ−に接続する。
【００３３】
なお、フェーズ１において、参照信号Ｖｒｅｆ＋及びＶｒｅｆ−のいずれかに接続されるかは、当該キャパシタに対応するビットに関して、ディジタルフィルタ１２２の出力が「高（Ｈ）」レベル及び「低（Ｌ）」レベルのいずれかであるかによって決まる。このフェーズ１において、各キャパシタＣ１３１−１〜１３１−Ｎに、ディジタル入力に応じた電荷が蓄積される。一方、フェーズ２において、各スイッチＳＷ１３２−１〜１３２−Ｎは、キャパシタＣ１３１−１〜１３１−Ｎをディジタル・アナログ変換器１３０の出力Ｑｏｕｔに接続し、各キャパシタＣ１３１−１〜１３１−Ｎに蓄積されていた電荷が重畳されてアナログ離散時間信号として出力される。
【００３４】
以下、図４を用いて遅延器１４０の一例について説明する。  
図４（ａ）に示す遅延器は、２個のスイッチＳＷｉｎ及びＳＷｏｕｔ、スイッチＳＷｉｎとＳＷｏｕｔとの間に設けられたキャパシタＣを単位とする単位回路をＫ個並列に並べて構成されている（Ｋは、２以上の任意の整数とする）。図４（ａ）の遅延器は、１からＫ−１までの任意のクロック分の信号遅延を発生させることができる。
【００３５】
入力信号は、Ｋ個のスイッチＳＷｉｎ−１〜ＳＷｉｎ−ＫによってキャパシタＣ−１〜Ｃ−Ｋのいずれか１つに接続され、入力電荷が蓄積される。即ち、スイッチＳＷｉｎ−１〜ＳＷｉｎ−Ｋは排他的に動作し、１つのスイッチがオンの間、他のスイッチは全てオフになっている。なお、初期状態では、全てのキャパシタＣ−１〜Ｃ−Ｋに電荷が蓄積されていないものとする。以下、同様に入力電荷が蓄えられていないキャパシタに入力電荷が次々と蓄積される。
【００３６】
また、ＳＷｏｕｔ−１〜ＳＷｏｕｔ−Ｋも同様に排他的に動作し、対応するキャパシタに蓄えられた入力電荷をあらかじめ定める遅延時間経過時に出力する。例えば、図４（ｂ）を用いて遅延時間をＤクロックとした場合のＳＷｉｎ−ｊ及びＳＷｏｕｔ−ｊの動作について説明する。
【００３７】
まず、ＳＷｉｎ−ｊがオンとなり、キャパシタＣ−ｊに入力電荷が蓄えられる。同様に、（Ｄ−１）クロックが経過するまで、入力電荷が蓄えられていないキャパシタに入力電荷が次々と蓄積される。Ｄクロックが経過すると、ＳＷｏｕｔ−ｊがオンとなり、キャパシタＣ−ｊに蓄えられていた入力電荷が取り出され、その後キャパシタＣ−ｊの蓄積電荷は「０」にリセットされる。他のキャパシタも同様に、蓄積されてからＤクロック経過時に入力電荷が取り出され、蓄積電荷が「０」にリセットされる。入力電荷が取り出されている間に遅延器に入力される入力電荷は、蓄積電荷が「０」である（Ｎ−Ｄ）個のキャパシタのいずれかに蓄積される。
【００３８】
以下、図５を用いて信号発生器１７０の一例について説明する。図５に示す信号発生器は、規定の離散時間信号としてインパルス信号を出力する。
【００３９】
図５（ａ）に示す信号発生器は、基準電圧、信号電圧にそれぞれ接続される２つの直流電圧端子Ｖｇｎｄ，Ｖｓｉｇ、出力端子Ｖｏｕｔ、及び各直流電圧端子Ｖｇｎｄ，Ｖｓｉｇと出力端子Ｖｏｕｔとの間に接続されたスイッチＳＷ１７１−１，ＳＷ１７１−２を有している。
【００４０】
図５に示す信号発生器は、制御回路１８０から制御信号が入力されると、以下のようにインパルス信号を発生させる。
【００４１】
出力端子Ｖｏｕｔは、スイッチＳＷ１７１−１，ＳＷ１７１−２を介して直流電圧端子Ｖｇｎｄ，Ｖｓｉｇのいずれかに接続されている。即ちスイッチＳＷ１７１−１，ＳＷ１７１−２は相補的に動作し、一方がオンのとき他方がオフとなる。例えば、図５（ｂ）に示すように、制御回路１８０からインパルス信号を発生させるよう制御信号が入力されると、スイッチＳＷ１７１−１がオン、スイッチＳＷ１７１−２がオフとなり、出力端子Ｖｏｕｔに直流電圧端子Ｖｓｉｇが接続される。制御信号が入力されて１クロック経過すると、今度はスイッチＳＷ１７１−１がオフ、スイッチＳＷ１７１−２がオンとなり、出力端子Ｖｏｕｔに電圧端子Ｖｇｎｄが接続される。この動作により、信号発生器は、インパルス信号が生成される。
【００４２】
なお、ここでは、インパルス信号を発生させる信号発生器を示したが、規定の離散時間信号は任意のものでよい。ただし、補正を正確かつ用意に行うためには、この規定の離散時間信号は、広帯域かつ容易に発生可能なものが適している。このような信号の例として、上述したインパルス信号のほかにステップ信号があげられる。
【００４３】
続いて、図１を用いて本実施例に係るフィルタ回路１００の動作を説明する。図１に示すフィルタ回路１００は、後述するアナログ部の周波数特性の誤差を検出し、ディジタルフィルタ１２２の特性を補正する補正モードと、妨害波成分を含む受信信号を処理するフィルタリングモードの２つのモードで動作する。
【００４４】
まず、図１を用いてフィルタリングモード時のフィルタ回路１００の動作を説明する。
【００４５】
制御回路１８０は、サンプラ１１０及び信号発生器１７０に制御信号を出力する。この制御信号を受け取った信号発生器１７０は、動作を休止、即ち規定の離散時間信号を後段のアナログ・ディジタル変換器１２１、遅延器１４０へ受け渡さないようにする。また、サンプラ１１０は、周波数変換器１０から受け取ったベースバンド信号を所定のサンプリング周波数でサンプリングし、時間的に離散化させる。
【００４６】
サンプラ１１０でサンプリングされたアナログ離散時間信号は、第１の経路及び第２の経路にそれぞれ分岐される。まず、第１の経路に分岐（入力）されたベースバンド信号は、アナログ・ディジタル変換器１２１に入力され、ディジタル信号へと変換される。このディジタル信号は、次にディジタルフィルタ１２２に入力される。
【００４７】
ディジタルフィルタ１２２で、ディジタル信号は、所望帯域の信号成分が除去され、所望帯域外の信号成分（妨害波成分）が抽出されて妨害波ディジタル信号となる。この妨害波ディジタル信号は、ディジタル・アナログ変換器１３０に入力され、アナログ信号（妨害波アナログ信号）に変換される。妨害波ディジタル信号は、減算器１５０にて、第２の経路を経たアナログ離散時間信号との減算が行われる。
【００４８】
一方、第２の経路に分岐されたアナログ離散時間信号は、遅延器１４０に入力される。アナログ離散時間信号は、遅延器１４０で、アナログ・ディジタル変換器１２１、ディジタルフィルタ１２２、及びディジタル・アナログ変換器１３０で発生する遅延時間と等しい信号遅延が与えられた後、減算器１５０に入力される。
【００４９】
減算器１５０では、第２の経路を経たアナログ離散時間信号から、第１の経路を経た妨害波アナログ信号が減算される。この減算結果である所望アナログ信号は、減算器１５０からアナログ・ディジタル変換器１６０に出力される。
【００５０】
所望アナログ信号は、アナログ・ディジタル変換器１６０にて所望ディジタル信号へと変換され、後段のディジタル信号処理部（図示せず）へと出力される。
【００５１】
続いて、補正モード時のフィルタ回路１００の動作を説明する。第１の経路及び第２の経路に入力される信号が、信号発生器１７０が生成する規定の離散時間信号である点、制御回路１８０で第１の経路と第２の経路の周波数特性の誤差を検出する点を除き、フィルタリングモード時の動作と同じであるため、重複する動作の説明は省略する。
【００５２】
サンプラ１１０、アナログ・ディジタル変換器１２１，１６０、遅延器１４０及び減算器１５０は、スイッチやキャパシタなどのアナログ素子によって構成されるアナログ回路である。また、これらのアナログ回路と他の素子とを接続する接続部もアナログ回路で構成される。本実施例では、このようなアナログ回路で構成される要素をまとめてアナログ部と称する。これらのアナログ回路は、寄生素子や製造ばらつきによって所望の周波数特性と実際の周波数特性との間に誤差が生じる。
【００５３】
フィルタ回路１００は、第１の経路に含まれる構成要素、及び第２の経路に含まれる構成要素の周波数特性が同一であるほど、受信信号から妨害波成分を正確に除去する。ところが、上述したように、フィルタ回路１００にはアナログ部が含まれるため、２つの経路の周波数特性が同一とならずに誤差が発生し、受信信号から妨害波成分を精度よく除去できなくなる。
【００５４】
理想的には、除去しきれずに残存する妨害波成分の大きさは、ディジタル・アナログ変換器１３０の量子化雑音に依存し、一定の大きさに制限される。しかしながら、第１の経路と第２の経路の周波数特性の誤差が、ディジタル・アナログ変換器１３０の量子化雑音より大きい場合、残存する妨害波成分の大きさは、周波数特性の誤差に依存する。従って、受信信号から妨害波成分を精度よく除去するためには、周波数特性の誤差を小さくすることが重要となる。
【００５５】
そこで、フィルタ回路１００は、フィルタリングモードのほかに補正モードを有しており、補正モード時に周波数特性の誤差を小さくするように動作する。具体的には、制御回路１８０は、アナログ・ディジタル変換器１６０が出力する所望ディジタル信号と、規定の離散時間信号をディジタル信号に変換した信号とを比較し、これらの信号差を検出することで、第１の経路と第２の経路の周波数特性の誤差を検出する。制御回路１８０は、検出した信号の誤差と基準値とを比較する。制御回路１８０は、検出した信号の誤差が基準値以下となるようにディジタルフィルタ１２２の特性を調整することで、第１の経路と第２の経路の周波数特性の誤差を小さくする。
【００５６】
以下、図６のフローチャートを用いて、補正モードでの制御回路１８０の動作を説明する。ここでは、ディジタルフィルタ１２２は、ディジタルＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタであり、タップ係数が制御回路１８０からの制御信号によって変更できるものとする。
【００５７】
まず、制御回路１８０は、ディジタルフィルタ１２２の伝達関数を調整し、第１の経路の遅延時間が、第２の経路の遅延時間と等しくなるようにする。すなわち、ディジタルフィルタ１２２が周波数特性を持たない理想遅延器となるようにする。（ステップＳ１０１）次に、制御回路１８０は、規定の離散時間信号を出力するよう信号発生器１７０に制御信号を出力する。（ステップＳ１０２）
信号発生器１７０が規定の離散時間信号を出力すると、各部でフィルタリングモード時と同様の処理が行われ、アナログ・ディジタル変換器１６０の出力である所望ディジタル信号が、制御回路１８０へと入力される。制御回路１８０は、所望ディジタル信号と、規定の離散時間信号をディジタル変換した場合の信号とを比較し、規定の離散時間信号に対する周波数応答の誤差を検出する。（ステップＳ１０３）
ステップＳ１０３で検出した応答誤差と閾値ＴＨを比較し（ステップＳ１０４）、誤差が閾値ＴＨ以上である場合、ディジタルフィルタ１２２の特性（タップ係数）を変更（ステップＳ１０５）して、ステップＳ１０２へ戻る。
【００５８】
具体的には、タップ係数に含まれる複数の変数の中から少なくとも１つを選択し、選択した変数の値を大きくまたは小さくすることで、タップ係数を変更する。
【００５９】
一方、誤差が閾値ＴＨより小さい場合、ステップＳ１０５までの手順によって決定したディジタルフィルタ１２２のタップ係数と、所望の帯域外成分を抽出するためのフィルタ特性を持つタップ係数を合成することで、ディジタルフィルタ１２２の特性を算出する。（ステップＳ１０６）
最後に、制御回路１８０は、ステップＳ１０６で算出した特性で動作するようディジタルフィルタ１２２のタップ係数を調整し、補正モードを終了する。（ステップＳ１０７）
補正モード時、制御回路１８０は、まずディジタルフィルタ１２２が周波数特性を持たない理想遅延器として動作する場合の、遅延器１４０とディジタルフィルタ１２２の誤差が小さくなるディジタルフィルタ１２２のタップ係数を算出する。次に、制御回路１８０は、算出したタップ係数と、ディジタルフィルタ１２２で妨害波成分を抽出するために必要なタップ係数とを合成することで、ディジタルフィルタ１２２の最適なタップ係数を算出する。
【００６０】
フィルタ回路１００のアナログ部の補正は、定期的に行ってもよく、また補正モードでディジタルフィルタ１２２の特性を設定してから、フィルタリングモードに移行し、受信信号のフィルタリングを行う。補正モードによるディジタルフィルタ１２２の特性の調整は、アナログ部の温度変動など外部環境変化の影響を受けにくい容量比等で周波数特性が決まるように設計し、寄生素子等の影響を除去することで外部環境にかかわらずフィルタ回路１００の特性を補償することができる場合は、出荷時に一度行うようにしてもよい。補正モードを出荷時に一度だけ行う場合は、信号発生器１７０や制御回路１８０を外付けとし、補正モードでフィルタ回路１００の調整を行った後、信号発生器１７０や制御回路１８０を取り外してもよい。
【００６１】
一方、アナログ部の構成を、チャージ・サンプリングを行う構成とすることで、フィルタ回路１００の温度変動によるトランスコンダクタンス増幅器の特性変化なども補償する場合には、受信機の起動時や通信開始時、一定期間の経過毎など、定期的に補正モードを動作させる。
【００６２】
このように、フィルタ回路１００は、補正モードで動作することで、ディジタルフィルタ１２２のタップ係数を最適に設定することができるので、受信信号から高精度に妨害波成分を除去することができる。高精度に妨害波成分を除去できることで、アナログ・ディジタル変換器１６０の消費電流を削減することができる。以下、アナログ・ディジタル変換器１６０の消費電流を削減できる理由について説明する。
【００６３】
無線通信システムでは、所望波成分より信号振幅が数１０ｄＢ高い妨害波成分が存在する。従って、アナログ・ディジタル変換器１６０の入力ビット数を所望信号振幅に合わせて確保しても、妨害波成分を含んだ信号が入力されると、アナログ・ディジタル変換器１６０が飽和してしまう。そのため、通常、アナログ・ディジタル変換器１６０の入力ビット数として、この妨害波成分を含めた信号振幅に相当するビット数を確保する必要がある。具体的には、所望波成分と妨害波成分の電圧振幅比をＬ［ｄＢ］、所望波成分の取り込みに必要なビット数をＭとすると、アナログ・ディジタル変換器１６０の入力ビット数Ｎは、Ｎ＝（Ｌ／６）＋Ｍ程度必要となる。
【００６４】
一方、アナログ・ディジタル変換器１６０の消費電流は、一般に入力ビット数Ｎに対して２Ｎに比例して増大する。
【００６５】
上述したように、受信信号には、所望波成分より信号振幅の大きな妨害波成分を含んでいるため、この受信信号をアナログ・ディジタル変換するためには、アナログ・ディジタル変換器１６０の入力ビット数Ｎを大きくする必要があり、消費電流が増大してしまう。
【００６６】
しかしながら、本実施例に係るフィルタ回路１００は、受信信号から妨害波成分を精度よく除去できる。そのため、アナログ・ディジタル変換器１６０のビット数は、所望波成分の信号振幅を変換可能な程度（Ｍビット程度）であればよく、妨害波成分を含む場合に比べ消費電流を削減することができる。
【００６７】
以上のように、第１の実施例によれば、フィルタ回路１００は、補正モードで動作することで、ディジタルフィルタ１２２の係数を最適に設定することができるので、受信信号から高精度に妨害波成分を除去することができる。
【００６８】
さらに、補正モードでより良いフィルタ係数を設定するためには、第１の経路の遅延時間と、第２の経路の処理遅延時間との誤差が小さい方が望ましい。そこで、本実施例では、サンプラ１１０を用いてベースバンド信号をアナログ離散時間信号に変換してから、第１の経路、第２の経路に信号を分岐するため、第１の経路と第２の経路の遅延時間を簡単なディジタル回路を用いて合わせることが可能となる。また、第１の経路、第２の経路がともに同期したクロック周波数で時間的に離散化された信号経路であるため、遅延時間を精度よく合わせることができる。高精度に妨害波成分を除去できることで、アナログ・ディジタル変換器１６０の消費電流を削減することができる。さらに周波数の折り返しの影響を受けにくくすることができるため、制御回路１８０が有する比較回路（図示せず）を簡単な構成にでき、比較時間も短くすることができる。
【実施例２】
【００６９】
次に、図７及び図８を用いて本発明の第２の実施例を説明する。図７に示すフィルタ回路２００は、制御回路２８０がメモリ回路２８１と演算回路２８２を有しており遅延器１４０と減算器１５０との間にスイッチＳＷ１をディジタル・アナログ変換器１３０と減算器１５０との間にスイッチＳＷ２を有している点を除き、図１に示すフィルタ回路１００と同じ構成であるため、同一符号を付し、説明を省略する。本実施例では、ディジタルフィルタ１２２のタップ係数を少ないステップで調整することが可能となる。
【００７０】
メモリ回路２８１は、アナログ・ディジタル変換器１６０に接続されており、第１の経路を通過した妨害波成分を含む信号（妨害波信号）及び第２の経路を通過した規定の離散時間信号をディジタル変換した信号（規定のディジタル信号）を記憶する。
【００７１】
演算回路２８２は、メモリ回路２８１に記憶されている妨害波信号と規定のディジタル信号とを比較し、２つの信号の誤差を算出する。さらに演算回路２８２は、算出した誤差に基づき、この誤差が小さくなるようディジタルフィルタ１２２のタップ係数を変更する。
【００７２】
スイッチＳＷ１，ＳＷ２は、制御回路２８０によって制御される。スイッチＳＷ１，ＳＷ２は、補正モード時には、相補的に動作し、一方がオンの場合、他方はオフとなる。また、フィルタリングモード時には両方ともにオンとなる。スイッチＳＷ１がオン、スイッチＳＷ２がオフの場合、メモリ回路２８１は、規定のディジタル信号を記憶する。スイッチＳＷ１がオフ、スイッチＳＷ２がオンの場合、メモリ回路２８１は、妨害波信号を記憶する。
【００７３】
続いて、図８のフローチャートを用いて、補正モード動作時におけるタップ係数の具体的な調整方法を説明する。これは、図６のフローチャートのステップＳ１０２〜ステップＳ１０７の動作の一例を詳細に説明するものである。それ以外のフィルタ回路２００の動作は、図１に示すフィルタ回路１００と同様であるため、説明を省略する。
【００７４】
まず、制御回路２８０は、スイッチＳＷ１をオン、スイッチＳＷ２をオフとする。（ステップＳ２０１）次に、制御回路２８０は、信号発生器１７０に規定の離散時間信号を生成するよう指示を与える。（ステップＳ２０２）
信号発生器１７０が生成した規定の離散時間信号は、遅延器１４０によって所定の時間だけ遅延が与えられた後、アナログ・ディジタル変換器１６０にてディジタル信号（規定のディジタル信号）に変換され、メモリ回路２８１に記憶される。（ステップＳ２０３）
次に、制御回路２８０は、スイッチＳＷ１をオフ、スイッチＳＷ２をオンとする。（ステップＳ２０４）
制御回路２８０は、フィルタリングモード時のディジタルフィルタ１２２と同じ遅延量を持つよう、ディジタルフィルタ１２２のタップ係数を設定する。即ち、理想遅延器となるようタップ係数を設定する。これにより、ディジタルフィルタ１２２は、周波数特性を持たない理想遅延器として動作する。（ステップＳ２０５）
続いて、制御回路２８０は、信号発生器１７０に、規定の離散時間信号を生成するように指示を与える。（ステップＳ２０６）
信号発生器１７０が生成した規定の離散時間信号は、第２の経路を通り妨害波成分を含む信号となってメモリ回路２８１に記憶される。即ち、規定の離散時間信号は、アナログ・ディジタル変換器１２０にて、ディジタル信号に変換され、ディジタルフィルタ１２２を通過し、ディジタル・アナログ変換器１３０にてアナログ信号に変換された後、アナログ・ディジタル変換器１４０にてディジタル信号（妨害波信号）に変換されてメモリ回路２８１に記憶される。（ステップＳ２０７）ただし、補正モードの場合、ディジタルフィルタ１２２は、理想遅延器として動作するため、妨害波成分を抽出するわけではなく、実際は、遅延器１４０と同じ遅延時間をディジタル信号に与える。
【００７５】
演算回路２８２は、メモリ回路２８１に記憶されている妨害波信号と規定のディジタル信号の周波数応答の差分を算出し、算出した差分と閾値ＴＨ２を比較する。（ステップＳ２０８）
算出した差分が閾値ＴＨ２以上の場合（ステップＳ２０８のＹＥＳ）は、タップ係数を以下のようにして算出して調整し、ステップＳ２０６に戻る。（ステップＳ２０９）
まず、ステップＳ２０８で算出した妨害波信号と規定のディジタル信号の周波数応答に対してそれぞれ離散フーリエ変換を行う。次に、妨害波信号の周波数応答を離散フーリエ変換した結果を、規定のディジタル信号の周波数応答を離散フーリエ変換した結果で除算する。この除算結果が、２つの経路の周波数特性を等しくするために、ディジタルフィルタ１２２に必要な周波数特性となる。ディジタルフィルタ１２２のタップ係数は、この除算結果を逆フーリエ変換することで得られる。ここで、正確なタップ係数を算出するためには、広帯域な信号（例えば、インパルス信号等）であることが望ましい。
【００７６】
一方、ステップＳ２０８で算出した差分が閾値ＴＨ２以下の場合（ステップＳ２０８のＮＯ）、制御回路１８０は、ディジタルフィルタ１２２に設定されているタップ係数に、妨害波成分を抽出するために必要なタップ係数を合成し（ステップＳ２１０）たものを、新たにディジタルフィルタ１２２のタップ係数に設定し（ステップＳ２１１）、処理を終了する。
【００７７】
以上のように、第２の実施例によれば、第１の実施例と同様の効果が得られるとともに、タップ係数に含まれる複数の変数を個別に調整するのではなく、第１の経路を通過した妨害波信号の周波数応答と第２の経路を通過した規定のディジタル信号の周波数応答を用いてタップ係数を算出しているので、一度で複数の変数の調整が可能であり、タップ係数に必要なステップ数を削減することができる。また、各周波数応答のフーリエ変換や除算といった簡単な演算でタップ係数を算出することができるので、制御回路２８０を簡易に構成することが可能である。
【００７８】
なお、本実施例では、スイッチＳＷ１を遅延器１４０と減算器１５０との間に、スイッチＳＷ２をディジタル・アナログ変換器１３０と減算器１５０との間に設けたが、規定の離散時間信号が第１，２の経路を通過した各結果が、メモリ回路２８１に記憶されれば、スイッチの数、配置は任意である。例えば、２つの経路の分岐点にスイッチを設けて、各経路に選択的に信号を分配するようにしてもよい。この場合は、スイッチの個数は１つである。また、信号が通過してほしくない各部が動作しないように制御回路２８０が制御してもよい。この場合、スイッチは不要となる。
【００７９】
また、図８のステップＳ２０５では、ディジタルフィルタ１２２の初期状態を理想遅延器としたが、第１、第２の経路の周波数特性の誤差がある程度予想できる場合には、その特性の誤差を初期のタップ係数として与えてもよい。このように特性の誤差をタップ係数の初期値として補正を行うことで、より少ないステップで所望のタップ係数を導出することができる。
【実施例３】
【００８０】
次に、図９乃至図１１を用いて本発明の第３の実施例を説明する。図９に示すフィルタ回路３００は、アナログフィルタ２９０をさらに有している点を除き、図１に示すフィルタ回路１００と同じ構成であるため、同一符号を付し、説明を省略する。
【００８１】
アナログフィルタ３９０は、サンプラ１１０と、第１、第２の経路の分岐点Ａとの間に設けられる。アナログフィルタ３９０は、サンプラ１１０が出力する離散時間信号、または信号発生器１７０が発生する規定の離散時間信号から所望帯域外の信号を減衰させる。
【００８２】
以下、図１０を用いてアナログフィルタ３９０の一例について説明する。図１０に示すアナログフィルタ３９０は、ヒストリ容量３９１と、ローテーション容量３９２と、スイッチＳＷ３９３と、リセットスイッチＳＷ３９４と、を有している。
【００８３】
アナログフィルタ３９０に離散信号が入力されると、まず信号は、ヒストリ容量３９１に充電される。次に、スイッチＳＷ３９３がオン、リセットスイッチＳＷ３９４がオフとなり、ヒストリ容量３９１に充電された電荷の一部がローテーション容量３９２に移動する。一定時間経過後、スイッチＳＷ３９３がオフとなり、ローテーション容量３９２から信号が読み出される。続いて、リセットスイッチＳＷ３９４がオンとなり、ローテーション容量３９２に蓄積された電荷が放電される。
【００８４】
続いて、離散信号がヒストリ容量３９１に充電される。ここで、ヒストリ容量３９１は、ローテーション容量３９２とは異なり、蓄積されている電荷が放電されないため、ヒストリ容量には、前回充電された離散信号及び、今回充電された離散信号の和に相当する電荷が蓄積される。次に、スイッチＳＷ３９３がオン、リセットスイッチＳＷ３９４がオフとなり、ヒストリ容量３９１に充電された電荷の一部がローテーション容量３９２に移動する。一定時間経過後、スイッチＳＷ３９３がオフとなり、ローテーション容量３９２から信号が読み出される。続いて、リセットスイッチＳＷ３９４がオンとなり、ローテーション容量３９２に蓄積された電荷が放電される。
【００８５】
この動作を繰り返すことで、アナログフィルタ３９０は、入力された信号から所望帯域外の信号を減衰させる。アナログフィルタ３９０のフィルタ特性は、ヒストリ容量３９１とローテーション容量３９２の容量比で決まる。そのため、ヒストリ容量３９１及びローテーション容量３９２の容量値を可変とすることで、フィルタ特性を調整することができる。
【００８６】
次に、図１１を用いて本実施例に係るフィルタ回路３００の動作を説明する。フィルタ回路３００は、妨害波成分を含む受信信号を処理するフィルタリングモードと、アナログフィルタ３９０及びディジタルフィルタ１２２のフィルタ特性を補正する補正モードを有している。
【００８７】
なお、フィルタリングモードは、サンプラ１１０が出力するアナログ離散時間信号が、アナログフィルタ３９０によって所望帯域外の信号を減衰されてからアナログ・ディジタル変換器１２１及び遅延器１４０へ入力される点を除き、図１のフィルタ回路１００のフィルタリングモードと同様に動作する。
【００８８】
補正モード時のフィルタ回路３００の動作を説明する。フィルタ回路３００は、まずアナログフィルタ３９０のフィルタ特性を調整してから、ディジタルフィルタ１２２のフィルタ特性（タップ係数）を調整する。
【００８９】
まず、制御回路１８０は、ディジタルフィルタ１２２のタップ係数をゼロに設定する。（ステップＳ３０１）次に、制御回路１８０は、信号発生器１７０に、規定の離散時間信号を出力するよう制御信号を出力する。（ステップＳ３０２）
信号発生器１７０が規定の離散時間信号を出力すると、各部でフィルタリングモード時と同様の処理が行われ、アナログ・ディジタル変換機１６０の出力である所望ディジタル信号が、制御回路１８０へと入力される。制御回路１８０は、所望ディジタル信号と、規定の離散時間信号をディジタル変換した場合の信号とを比較し、規定の離散時間信号に対する周波数応答の誤差を検出する。（ステップＳ３０３）
ステップＳ３０３で検出した応答誤差と閾値ＴＨ３とを比較し（ステップＳ３０４）、誤差が閾値ＴＨ３以上である場合、アナログフィルタ３９０のフィルタ特性（図１０に示す例では、ヒストリ容量３９１、ローテーション容量３９２の容量比）を変更（ステップＳ３０５）して、ステップＳ３０２へ戻る。
【００９０】
一方、誤差が閾値ＴＨ３より小さい場合、ステップＳ３０５までの手順によって決定したアナログフィルタ３９０のフィルタ特性と、所望帯域外成分を減衰させるためのフィルタ特性を合成することで、アナログフィルタ３９０のフィルタ特性を算出し、設定する。（ステップＳ３０６）
続いて、制御回路１８０は、ディジタルフィルタ１２２のフィルタ特性の調整を行う。（ステップＳ３０７）ディジタルフィルタ１２２のフィルタ特性の調整方法は、図１に示すフィルタ回路１００と同じであるため、説明を省略する。
【００９１】
以上のように第３の実施例によれば、第１の実施例と同様の効果が得られるとともに、アナログフィルタ３９０を設け、アナログ・ディジタル変換器１２１へ入力する信号の所望帯域外の信号を減衰させることで、アナログ・ディジタル変換器１２１のダイナミックレンジを下げることができる。また、ディジタルフィルタ１２２のフィルタ特性を調整する前に、アナログフィルタ３９０のフィルタ特性を調整することで、入力の信号周波数や、妨害波成分の受信レベルが大きく変化する場合でも、アナログ・ディジタル変換器１２１のダイナミックレンジの変化を抑制することができる。そのため、アナログ・ディジタル変換器１２１の設計が容易となり、さらに消費電力、回路面積の低減を実現できる。
【００９２】
なお、第４の実施例では、図１のフィルタ回路１００にアナログフィルタ３９０を設けたが、図７のフィルタ回路２００に設けてもよい。
【実施例４】
【００９３】
図１２を用いて、本発明の第４の実施例に係る受信機を説明する。図１２に係る受信機は、アンテナ４０１、低雑音増幅器４０２、周波数変換器４０３、フィルタ４０４、フィルタ回路４０５、アナログ・ディジタル変換器４０６を有する。
【００９４】
アンテナ４０１にて受信された受信信号は、低雑音増幅器４０２にて増幅され、周波数変換器４０３にてダウンコンバートされる。フィルタ４０４は、低域通過型フィルタであり、周波数変換器４０３で生成された受信ベースバンド信号に含まれる高周波の妨害波成分を除去する。
【００９５】
フィルタ回路４０５は、前述した第１乃至第３の実施例のいずれかに係るフィルタ回路であり、フィルタ４０４で高周波の妨害波成分が除去された受信ベースバンド信号から妨害波成分を更に除去する。フィルタ回路４０５の出力信号は、アナログ・ディジタル変換器４０６にてディジタル信号に変換され、図示しないディジタル信号処理部にて復調される。
【００９６】
以上、第４の実施例によれば、フィルタ１４とアナログ・ディジタル変換器との間に、第１乃至第３の実施例のいずれかに係るフィルタ回路を設けている。したがって、本実施例に係る受信機によれば、妨害波成分の除去精度を向上させると共に、より少ないビット分解能でアナログ・ディジタル変換器４０６を構成して消費電力を低減できる。
【００９７】
なお、第１乃至第４の実施例では、フィルタ回路の後段に設けたアナログ・ディジタル変換器１６０の出力を制御回路１８０へ入力しているが、アナログ・ディジタル回路を本発明に係るフィルタ回路内に設けても良い。この場合、フィルタ回路が有するアナログ・ディジタル回路の出力を、ディジタル信号処理部（図示せず）へ入力するようにすると、アナログ・ディジタル変換器を省略することができる。
【００９８】
なお、本発明は上記実施例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施例に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施例に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施例にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施例に係るフィルタ回路１００の構成を示す図。
【図２】本発明の第１の実施例に係るサンプラ１１０の一例を示す図。
【図３】本発明の第１の実施例に係るディジタル・アナログ変換器１３０の一例を示す図。
【図４】本発明の第１の実施例に係る遅延器１４０の一例を示す図。
【図５】本発明の第１の実施例に係る信号発生器１７０の一例を示す図。
【図６】本発明の第１の実施例に係る制御回路１８０の動作を説明するフローチャート。
【図７】本発明の第２の実施例に係るフィルタ回路２００の構成を示す図。
【図８】本発明の第２の実施例に係るタップ係数の調整方法を示すフローチャート。
【図９】本発明の第３の実施例に係るフィルタ回路３００の構成を示す図。
【図１０】本発明の第３の実施例に係るアナログフィルタ３９０の一例を示す図。
【図１１】本発明の第３の実施例に係るフィルタ回路３００の動作を示すフローチャート。
【図１２】本発明の第４の実施例に係る受信機の構成を示す図。
【符号の説明】
【０１００】
１０・・・周波数変換器
１１０・・・サンプラ
１２１・・・アナログ・ディジタル変換器
１２２・・・ディジタルフィルタ
１３０・・・ディジタル・アナログ変換器
１４０・・・遅延器
１５０・・・減算器
１６０・・・アナログ・ディジタル変換器
１７０・・・信号発生器
１８０・・・制御回路
２８１・・・メモリ回路
２８２・・・演算回路
３９０・・・アナログフィルタ
４０１・・・アンテナ
４０２・・・低雑音増幅器
４０３・・・周波数変換器
４０４・・・フィルタ
４０５・・・フィルタ回路
４０６・・・アナログ・ディジタル変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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