(57)【要約】【課題】回路規模を小型化し、低消費電力化しつつ、ヒス機能を実現できる入力レベル判定回路を提供すること。【解決手段】制御回路１０がＳＥＬ（３：０）信号及びＩＮＩＴ信号（ＨＩ）を出力している場合、信号選択回路５０はレジスタ６０から指定された入力端子の前回値ＤＴを基準電圧発生回路４０に出力し、基準電圧発生回路４０は前回値ＤＴに応じて基準値を決定し、制御回路１０が前回値ＤＴに応じてコンパレータ７０の基準値が決定された後にＳＥＬ（３：０）信号及びＩＮＩＴ信号（ＨＩ）を出力している場合、アナログマルチプレクサ２０は指定された入力端子からの入力信号の出力を開始し、信号選択回路５０は指定された入力端子のコンパレータ７０の出力信号ＣＰＯＵＴを基準電圧発生回路４０に出力し、基準電圧発生回路４０は出力信号ＣＰＯＵＴに応じてコンパレータ７０の基準値を決定する。【選択図】図１
2009212930.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力端子と、
前記複数の入力端子から一つを選択して入力信号を出力するアナログマルチプレクサと、
前記入力端子からの入力信号と基準値とを比較し、比較結果である出力信号を出力するコンパレータと、
前記複数の入力端子毎に前記コンパレータの出力信号を記憶するレジスタと、
前記複数の入力端子から一つの入力端子を指定すると共に、イニシャル処理の指定及び当該イニシャル処理後のコンパレータ動作処理の指定を行う制御回路と、
前記コンパレータの前記基準値である高レベル閾値電圧と低レベル閾値電圧とを発生するものであり、当該高レベル閾値電圧か当該低レベル閾値電圧かのどちらかを選択して前記コンパレータの前記基準値を決定する閾値決定手段と、
前記指定された入力端子に対応する前記レジスタに記憶された前回値もしくは前記コンパレータの出力信号を前記閾値決定手段に出力する信号選択手段とを備え、
前記制御回路が一つの入力端子を指定すると共に前記イニシャル処理を指定している場合、前記信号選択手段は前記レジスタに記憶された前記指定された入力端子の前回値を前記閾値決定手段に出力し、前記閾値決定手段は当該前回値に応じて前記高レベル閾値電圧か前記低レベル閾値電圧かのどちらかを選択して前記コンパレータの前記基準値を決定して、
前記制御回路が前記前回値に応じて前記基準値が決定された後に一つの入力端子を指定すると共に前記コンパレータ動作処理を指定している場合、前記アナログマルチプレクサは前記指定された入力端子からの入力信号の出力を開始し、前記信号選択手段は前記指定された入力端子の前記コンパレータの出力信号を前記閾値決定手段に出力し、前記閾値決定手段は当該出力信号に応じて前記高レベル閾値電圧か前記低レベル閾値電圧かのどちらかを選択して前記コンパレータの前記基準値を決定することを特徴とする入力レベル判定回路。
【請求項２】
前記高レベル閾値電圧と前記低レベル閾値電圧の電圧値は前記複数の入力端子毎に設定されるものであり、前記制御回路にて指定された入力端子に対応した前記高レベル閾値電圧の電圧値と前記低レベル閾値電圧の電圧値とを選択する閾値選択手段を備えることを特徴とする請求項１に記載の入力レベル判定回路。
【請求項３】
前記閾値選択手段は論理回路からなるものであり、当該閾値選択手段による前記高レベル閾値電圧の電圧値と前記低レベル閾値電圧の電圧値とを選択する論理を外部から変更する変更手段を備えることを特徴とする請求項１乃至請求項３のいずれか一項に記載の入力レベル判定回路。
【請求項４】
前記閾値決定手段の電源供給先を電源又は定電圧発生回路のいずれかに切り換える切換手段を備え、前記制御回路は、指定する前記入力端子に応じて前記切換手段を切り換えることを特徴とする請求項１乃至請求項３のいずれか一項に記載の入力レベル判定回路。
【請求項５】
前記レジスタは、前記コンパレータの出力信号の異常判定を行う異常判定回路を備え、当該異常判定回路が異常と判定した場合は当該異常を示す信号を出力するものであり、
前記閾値決定手段は、前記高レベル閾値電圧及び前記低レベル閾値電圧よりも低い値である第２高レベル閾値電圧と第２低レベル閾値電圧とを発生可能であり、
前記閾値選択手段は、前記異常判定回路にて異常と判定された場合は前記第２高レベル閾値電圧と前記第２低レベル閾値電圧とに前記基準値を変更することを特徴とする請求項２乃至請求項４のいずれか一項に記載の入力レベル判定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力の信号レベルの判定処理を行う入力レベル判定回路に関するものである。
【背景技術】
【０００２】
従来、複数の入力の夫々に閾値の異なるヒス付きコンパレータを配置し、判定する方式の入力レベル判定回路があった。しかしながら、このような入力レベル判定回路の場合、入力の端子数が多くなると回路規模が大きくなり、消費電流も増加してしまうという問題点がある。
【０００３】
一方、近年、より回路規模の小型化、低消費電力化が求められている。このため、特許文献１に示されるシステム制御回路は、アナログマルチプレクサとコンパレータとを用いて入力信号の時分割処理を行うものである。
【特許文献１】特開平５−２０４４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示されるシステム制御装置は、コンパレータにヒス機能がついていないため、比較電圧付近の電圧判定が不安定になるという問題がある。
【０００５】
本発明は、上記問題点に鑑みなされたものであり、回路規模を小型化し、低消費電力化しつつ、ヒス機能を実現できる入力レベル判定回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１に記載の入力レベル判定回路は、複数の入力端子と、複数の入力端子から一つを選択して入力信号を出力するアナログマルチプレクサと、入力端子からの入力信号と基準値とを比較し、比較結果である出力信号を出力するコンパレータと、複数の入力端子毎にコンパレータの出力信号を記憶するレジスタと、複数の入力端子から一つの入力端子を指定すると共に、イニシャル処理の指定及びイニシャル処理後のコンパレータ動作処理の指定を行う制御回路と、コンパレータの基準値である高レベル閾値電圧と低レベル閾値電圧とを発生するものであり、その高レベル閾値電圧か低レベル閾値電圧かのどちらかを選択してコンパレータの基準値を決定する閾値決定手段と、指定された入力端子に対応するレジスタに記憶された前回値もしくはコンパレータの出力信号を閾値決定手段に出力する信号選択手段とを備え、制御回路が一つの入力端子を指定すると共にイニシャル処理を指定している場合、信号選択手段はレジスタに記憶された指定された入力端子の前回値を閾値決定手段に出力し、閾値決定手段は前回値に応じて高レベル閾値電圧か低レベル閾値電圧かのどちらかを選択してコンパレータの基準値を決定し、制御回路が前回値に応じて基準値が決定された後に一つの入力端子を指定すると共にコンパレータ動作処理を指定している場合、アナログマルチプレクサは指定された入力端子からの入力信号の出力を開始し、信号選択手段は指定された入力端子のコンパレータの出力信号を閾値決定手段に出力し、閾値決定手段は出力信号に応じて高レベル閾値電圧か低レベル閾値電圧かのどちらかを選択してコンパレータの基準値を決定することを特徴とするものである。
【０００７】
このように、複数の入力端子毎にコンパレータの出力信号を記憶しておくことで、イニシャル処理時に、指定された入力端子の前回値を用いることができる。よって、その入力端子におけるコンパレータによる次回比較の最初の基準値となる閾値電圧を高レベル閾値電圧及び低レベル閾値電圧のいずれかに決定することができる。また、コンパレータ動作処理時には、指定された入力端子からの入力信号の出力開始し、その指定された入力端子のコンパレータの出力信号に応じてコンパレータの基準値となる閾値電圧を高レベル閾値電圧か低レベル閾値電圧のいずれかに決定する。このようにすることによって、入力端子毎にヒス付きコンパレータを配置することなく、ヒス機能を実現することができる。従って、複数の入力端子の夫々にヒス付きコンパレータを配置する場合に比べて、回路規模を小型化し、低消費電力化しつつ、ヒス機能を実現することができる。
【０００８】
また、請求項２に示すように、高レベル閾値電圧と低レベル閾値電圧の電圧値は複数の入力端子毎に設定されるものであり、制御回路にて指定された入力端子に対応した高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値とを選択する閾値選択手段を備えるようにしてもよい。
【０００９】
このようにすることによって、複数の入力端子毎に設定された高レベル閾値電圧と低レベル閾値電圧とを用いて比較処理ができるので好ましい。つまり、複数の入力端子に接続される装置（例えば、センサ）に適した高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値とを用いて比較処理ができるので好ましい。
【００１０】
また、請求項３に示すように、閾値選択手段は論理回路からなるものであり、閾値選択手段による高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値とを選択する論理を外部から変更する変更手段を備えるようにしてもよい。
【００１１】
このようにすることによって、出力信号に異常があった場合に外部（例えば、ホストマイコンなど）から閾値（電圧値）を変更することができるので好ましい。
【００１２】
また、請求項４に示すように、閾値決定手段の電源供給先を電源又は定電圧発生回路のいずれかに切り換える切換手段を備え、制御回路は、指定する入力端子に応じて切換手段を切り換えるようにしてもよい。
【００１３】
このようにすることによって、入力端子に接続されている装置の特性に応じて電源供給先を切り換えることができるので好ましい。
【００１４】
また、請求項５に示すように、レジスタは、コンパレータの出力信号の異常判定を行う異常判定回路を備え、異常判定回路が異常と判定した場合は異常を示す信号を出力するものであり、閾値決定手段は、高レベル閾値電圧及び低レベル閾値電圧よりも低い値である第２高レベル閾値電圧と第２低レベル閾値電圧とを発生可能であり、閾値選択手段は、異常判定回路にて異常と判定された場合は第２高レベル閾値電圧と第２低レベル閾値電圧とに基準値を変更するようにしてもよい。
【００１５】
このようにすることによって、外部（例えば、ホストマイコンなど）に異常を知らせることができると共に、なんらかの異常によって入力電圧が低下した場合であっても、コンパレータによる信号の出力を継続させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図に基づいて説明する。
【００１７】
（第１の実施の形態）
まず、第１の実施の形態について説明する。図１は、本発明の第１の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。図２は、本発明の第１の実施の形態におけるアナログマルチプレクサの概略構成を示す回路図である。図３は、本発明の第１の実施の形態における閾値選択回路の論理表である。図４は、本発明の第１の実施の形態における基準電圧発生回路の概略構成を示す回路図である。図５は、本発明の第１の実施の形態における信号選択回路の概略構成を示す回路図である。図６は、本発明の第１の実施の形態におけるレジスタの１ｂｉｔ分の概略構成を示す回路図である。図７は、本発明の第１の実施の形態におけるレジスタの概略構成を示す回路図である。図８は、本発明の第１の実施の形態における入力レベル判定回路の動作を示すタイミングチャートである。
【００１８】
本実施の形態における入力レベル判定回路は、複数の入力の信号レベルを判定する回路である。例えば、この複数の入力には各種のセンサなどが接続されるものである。
【００１９】
図１に示すように、入力レベル判定回路は、入力端子ＩＮ０〜ＩＮ３、制御回路１０、アナログマルチプレクサ２０、閾値選択回路３０、基準電圧発生回路４０、信号選択回路５０、データ選択・保持機能付きレジスタ６０（以下、単にレジスタとの称する）、コンパレータ７０、シリアル通信部８０などを備える。また、入力レベル判定回路は、シリアル通信部８０を介して、入力レベル判定回路が適用されるシステムの全体を制御するホストマイコン（図示省略）と接続されるものである。そして、ホストマイコンは、レジスタ６０の内容を読み取り制御に反映するものである。なお、本実施の形態における入力レベル判定回路は、４つの入力端子ＩＮ０〜ＩＮ３を備える例を採用して説明するが、本発明はこれに限定されるものではない。
【００２０】
制御回路１０は、クロック信号Ｃｌｋで駆動し、入力レベル判定回路を制御するものである。具体的には、制御回路１０は、後ほど説明するアナログマルチプレクサ２０、閾値選択回路３０、レジスタ６０に複数の入力端子ＩＮ０〜ＩＮ３から一つ入力端子を指定するＳＥＬ（３：０）信号（指令）を出力すると共に、アナログマルチプレクサ２０にどの入力端子をオンさせるかを示すＥＣＨ信号（イネーブル信号）、信号選択回路５０にイニシャル処理及びコンパレータ動作処理を指示するＩＮＩＴ信号（イニシャル処理時Ｈｉ，コンパレータ動作処理時Ｌｏ）、レジスタ６０にクロック信号などを出力する。
【００２１】
アナログマルチプレクサ２０は、複数の入力端子ＩＮ０〜ＩＮ３からの入力信号が入力されるものであり、制御回路１０からのＳＥＬ（３：０）信号とＥＣＨ信号によって複数の入力端子ＩＮ０〜ＩＮ３から一つの入力端子を選択して入力信号ＣＰＩＮ（コンパレータ７０への入力信号）をコンパレータ７０に出力するものである。このアナログマルチプレクサ２０は、図２に示すように、入力端子ＩＮ０〜ＩＮ３毎にＭＯＳトランジスタ、インバータ、２入力ＮＡＮＤ回路などから構成することができる。具体的には、入力端子ＩＮ０には、ＰｃｈＭＯＳトランジスタＰ２０１、ＮｃｈＭＯＳトランジスタＮ２０１、インバータＩ２０１、２入力ＮＡＮＤ回路ＮＡ２０１が設けられる。入力端子ＩＮ１には、ＰｃｈＭＯＳトランジスタＰ２０２、ＮｃｈＭＯＳトランジスタＮ２０２、インバータＩ２０２、２入力ＮＡＮＤ回路ＮＡ２０２が設けられる。入力端子ＩＮ２には、ＰｃｈＭＯＳトランジスタＰ２０３、ＮｃｈＭＯＳトランジスタＮ２０３、インバータＩ２０３、２入力ＮＡＮＤ回路ＮＡ２０３が設けられる。入力端子ＩＮ３には、ＰｃｈＭＯＳトランジスタＰ２０４、ＮｃｈＭＯＳトランジスタＮ２０４、インバータＩ２０４、２入力ＮＡＮＤ回路ＮＡ２０４が設けられる。そして、ＮＡＮＤ回路ＮＡ２０１〜ＮＡＮＤ回路ＮＡ２０４の一方の入力端子にはＳＥＬ（３：０）信号が入力され、他方の入力端子にはＥＣＨ信号が入力される。
【００２２】
閾値選択回路（閾値選択手段）３０は、制御回路１０にて指定された入力端子に対応した高レベル閾値電圧と低レベル閾値電圧とを選択する論理回路である。つまり、複数の入力端子ＩＮ０〜ＩＮ３毎にコンパレータ７０における基準値となる高レベル閾値電圧と低レベル閾値電圧の電圧値を設定する際に、制御回路１０にて指定された入力端子ＩＮ０〜ＩＮ３に対応する高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値を選択するものである。この閾値選択回路３０は、図３の論理表に示すような入力（ＳＥＬ（３：０））と出力（ＶＰ１〜ＶＰ３、ＶＮ１〜ＶＮ３）の関係をもつものである。なお、入力端子ＩＮ０〜ＩＮ３に接続される全ての装置の閾値を固定する場合は、この閾値選択回路３０は必要ないものである。
【００２３】
つまり、このように制御回路１０にて指定された入力端子ＩＮ０〜ＩＮ３に対応する高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値を選択することによって、複数の入力端子ＩＮ０〜ＩＮ３に接続された装置（センサ）に適した高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値とを用いて比較処理ができるので好ましい。
【００２４】
基準電圧発生回路（閾値決定手段）４０は、コンパレータ７０の基準値ＲＥＦ（電圧値）を発生するものであり、高レベル閾値電圧と低レベル閾値電圧とを出力可能である。その高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値は閾値選択回路３０の出力によって決定される。そして、基準電圧発生回路４０は、信号選択回路５０からの高レベル閾値電圧か低レベル閾値電圧かを示すＳＥＬＰＮ信号に応じて高レベル閾値電圧か低レベル閾値電圧かのどちらかを選択してコンパレータ７０の基準値ＲＥＦを決定するものである。
【００２５】
この基準電圧発生回路４０は、図４に示すように、電源とグランドとの間に設けられた抵抗Ｒ１〜Ｒ７の各抵抗間にＭＯＳトランジスタ、インバータ、２入力ＮＡＮＤ回路を設けることによって構成することができる。具体的には、抵抗Ｒ１とＲ２との間には、ＰｃｈＭＯＳトランジスタＰ４０１、ＮｃｈＭＯＳトランジスタＮ４０１、インバータＩ４０１、２入力ＮＡＮＤ回路ＮＡ４０１が設けられる。抵抗Ｒ２とＲ３との間には、ＰｃｈＭＯＳトランジスタＰ４０２、ＮｃｈＭＯＳトランジスタＮ４０２、インバータＩ４０２、２入力ＮＡＮＤ回路ＮＡ４０２が設けられる。抵抗Ｒ３とＲ４との間には、ＰｃｈＭＯＳトランジスタＰ４０３、ＮｃｈＭＯＳトランジスタＮ４０３、インバータＩ４０３、２入力ＮＡＮＤ回路ＮＡ４０３が設けられる。抵抗Ｒ４とＲ５との間には、ＰｃｈＭＯＳトランジスタＰ４０４、ＮｃｈＭＯＳトランジスタＮ４０４、インバータＩ４０４、２入力ＮＡＮＤ回路ＮＡ４０４が設けられる。抵抗Ｒ５とＲ６との間には、ＰｃｈＭＯＳトランジスタＰ４０５、ＮｃｈＭＯＳトランジスタＮ４０５、インバータＩ４０５、２入力ＮＡＮＤ回路ＮＡ４０５が設けられる。抵抗Ｒ６とＲ７との間には、ＰｃｈＭＯＳトランジスタＰ４０６、ＮｃｈＭＯＳトランジスタＮ４０６、インバータＩ４０６、２入力ＮＡＮＤ回路ＮＡ４０６が設けられる。そして、ＮＡＮＤ回路ＮＡ４０１〜ＮＡＮＤ回路ＮＡ４０３の一方の入力端子にはインバータを介してＳＥＬＰＮ信号が入力され、他方の入力端子にはＶＰ１〜ＶＰ３が入力される。また、ＮＡＮＤ回路ＮＡ４０４〜ＮＡＮＤ回路ＮＡ４０６の一方の入力端子には、２つのインバータを介してＳＥＬＰＮ信号が入力され、他方の入力端子にはＶＮ１〜ＶＮ３が入力される。
【００２６】
信号選択回路（信号選択手段）５０は、制御回路１０にて指定された入力端子ＩＮ０〜ＩＮ３に対応するレジスタ６０に記憶された前回値ＤＴもしくはコンパレータ７０の出力信号ＣＰＯＵＴをＳＥＬＰＮ信号として基準電圧発生回路４０に出力する。具体的には、信号選択回路５０は、制御回路１０からのＩＮＩＴ信号がＨｉの時は前回値ＤＴをＳＥＬＰＮ信号として出力し、Ｌｏの時はコンパレータ７０の出力信号ＣＰＯＵＴをＳＥＬＰＮ信号として出力する。
【００２７】
この信号選択回路５０は、図５に示すように、ＯＲ回路Ｏ５０、ＡＮＤ回路Ａ５０１、ＡＮＤ回路Ａ５０２、インバータＩ５０１、インバータＩ５０２を設けることによって構成することができる。ＡＮＤ回路Ａ５０１の一方の入力端子にはＣＰＯＵＴ信号が入力され、他方の入力端子にはインバータＩ５０１を介してＩＮＩＴ信号が入力される。一方、ＡＮＤ回路Ａ５０２の一方の入力端子にはＤＴ信号が入力され、他方の入力端子にはインバータＩ５０１とインバータＩ５０２を介してＩＮＩＴ信号が入力される。そして、このＡＮＤ回路Ａ５０１とＡＮＤ回路Ａ５０２の出力がＯＲ回路Ｏ５０の２つの入力端子に入力される。
【００２８】
レジスタ６０は、データ選択機能とデータ保持機能を有するものである。つまり、レジスタ６０は、制御回路１０にて指定された入力端子ＩＮ０〜ＩＮ３に対応するコンパレータ７０の出力信号（データ）を選択すると共に、複数の入力端子ＩＮ０〜ＩＮ３毎にコンパレータ７０の出力信号（データ）を記憶（保持）し、出力信号ＤＯＵＴ（３：０）及び入力端子ＩＮ０〜ＩＮ３毎の前回値ＤＴを出力するものである。なお、レジスタ６０は、端子Ｃに入力される制御回路１０からのクロック信号によって動作するものであり、端子ＲＢに制御回路１０からのＬｏ信号が入力されるとリセットするものである。
【００２９】
レジスタ６０は、図７に示すように、１ｂｉｔ分の回路６０１〜６０４を設けることによって構成されるものである。レジスタ６０は、各回路６０１〜６０４の端子ＳＤに制御回路１０からのＳＥＬ（３：０）が入力され、端子Ｃに制御回路１０からのクロック信号が入力され、端子Ｄｉｎにコンパレータ７０の出力信号（データ）が入力される。そして、各回路６０１〜６０４の端子ＤＴから前回値ＤＴを出力し、端子ＤＯＵＴから出力信号ＤＯＵＴ（３：０）を出力する。
【００３０】
１ｂｉｔ分の回路６０１は、図６に示すように、ＰｃｈＭＯＳトランジスタＰ６０１、ＮｃｈＭＯＳトランジスタＮ６０１、ＰｃｈＭＯＳトランジスタＰ６０２、ＮｃｈＭＯＳトランジスタＮ６０２、ＰｃｈＭＯＳトランジスタＰ６０３、ＮｃｈＭＯＳトランジスタＮ６０３、インバータＩ６０１、インバータＩ６０２、フリップフロップＦ６０を設けることによって構成することができる。なお、１ｂｉｔ分の回路６０２〜６０４は、回路６０１と同様であるため説明を省略する。
【００３１】
このように、入力端子ＩＮ０〜ＩＮ３毎の前回値ＤＴを出力することによって、コンパレータ７０の次回比較の最初の基準値を設定することができるので、ヒステリシス機能を実現することが可能となる。
【００３２】
コンパレータ７０は、入力端子ＩＮ０〜ＩＮ３からの入力信号ＣＰＩＮと基準値ＲＥＦとを比較し、比較結果である出力信号ＣＰＯＵＴを出力するものである。シリアル通信部８０は、ホストマイコンなどの外部とシリアル通信を行うものである。ホストマイコンなどは、このシリアル通信部８０を介してレジスタ６０の内容を読み取り、制御に反映する。
【００３３】
ここで、このように構成された入力レベル判定回路のシーケンスに関して説明する。図８に、入力レベル判定回路の動作を示すタイミングチャートである。
【００３４】
まず、制御回路１０がＳＥＬ（３：０）信号を出力すると、そのＳＥＬ（３：０）信号によって指定された入力端子（入力端子ＩＮ０〜ＩＮ３のいずれか一つ）に対応した予め決められた基準値ＲＥＦ（電圧値）を、閾値選択回路３０を通して、基準電圧発生回路４０へ送る。これにより高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値が決定される。
【００３５】
また、制御回路１０から出力されるＳＥＬ（３：０）は、同時にレジスタ６０へ送られる。レジスタ６０は、このＳＥＬ（３：０）に応じて指定された入力端子の前回値ＤＴを出力する。このとき制御回路１０は、イニシャル処理としてＩＮＩＴ信号（Ｈｉ）を出力する。換言すると、コンパレータ動作処理ではなく、イニシャル処理を指定する。
信号選択回路５０は、ＩＮＩＴ信号（Ｈｉ）によりＤＴ信号をＳＥＬＰＮ信号として基準電圧発生回路４０へ出力する。そして、基準電圧発生回路４０は、このＳＥＬＰＮ信号によって、上記決定した高レベル閾値電圧と低レベル閾値電圧のどちらかを選択し、コンパレータ７０の基準値ＲＥＦを決定する。
【００３６】
つまり、コンパレータ７０にヒステリシス機能を持たせるためには、コンパレータ７０の基準値として高レベル閾値電圧か低レベル閾値電圧かのどちらかを適切に選択する必要がある。そのためには、指定された入力端子に対応する出力値の前回値に基づいて基準値を設定する必要がある。そこで、本実施の形態における入力レベル判定回路は、上述のようにレジスタ６０からＳＥＬ（３：０）に応じて指定された入力端子の前回値ＤＴを出力するものである。このようにすることによって、基準値として高レベル閾値電圧か低レベル閾値電圧かのどちらを適切に選択することができる。
【００３７】
次に、基準値ＲＥＦ決定後は、制御回路１０がＥＨＣ信号を出力する。アナログマルチプレクサ２０は、ＥＣＨ信号を受けて、入力端子ＩＮ０〜ＩＮ３のいずれか一つの入力端子をオンさせる。
【００３８】
その後、制御回路１０は、ＩＮＩＴ信号をＬｏレベルにして、信号選択回路５０でコンパレータ７０の出力信号ＣＰＯＵＴをＳＥＬＰＮ信号として出力させヒス付きコンパレータ動作処理へ移行させる。そして、コンパレータ７０の比較結果である出力信号ＣＰＯＵＴをレジスタ６０へ反映させて比較を終了し、次の入力端子からの入力信号の比較動作へ移行させる。さらに、制御回路１０は、このような動作をスキャン動作させる。
【００３９】
このように、複数の入力端子ＩＮ０〜ＩＮ３毎にコンパレータ７０の出力信号ＣＰＯＵＴ（データ）をレジスタ６０に記憶（保持）しておくことで、イニシャル処理時に、指定された入力端子の前回値ＤＴを用いることができる。よって、その入力端子におけるコンパレータ７０による次回比較の最初の基準値ＲＥＦとなる閾値電圧を高レベル閾値電圧及び低レベル閾値電圧のいずれかに決定することができる。また、コンパレータ動作処理時には、指定された入力端子からの入力信号ＣＰＩＮの出力を開始し、その指定された入力端子のコンパレータ７０の出力信号ＣＰＯＵＴに応じてコンパレータ７０の基準値となる閾値電圧を高レベル閾値電圧か低レベル閾値電圧のいずれかに決定する。このようにすることによって、入力端子ＩＮ０〜ＩＮ３毎にヒス付きコンパレータを配置することなく、ヒス機能を実現することができる。従って、複数の入力端子ＩＮ０〜ＩＮ４に対して一つのコンパレータ７０でヒス機能を実現できるので、複数の入力端子ＩＮ０〜ＩＮ３の夫々にヒス付きコンパレータを配置する場合に比べて、回路規模を小型化し、低消費電力化しつつ、ヒス機能を実現することができる。また、ヒス機能を実現することによって、チャタリングを抑制することができる。
【００４０】
特に、車両に搭載されるシステムの場合、入力端子に入力される信号はノイズが多く、回路規模を小型化、低消費電力化が要望される。従って、本発明の入力レベル判定回路は、車両に搭載されるシステムに適用して好適である。
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
【００４１】
第２の実施の形態における入力レベル判定回路は、上述の第１の実施の形態によるものと共通するところが多いので、以下、共通部分については同じ符号を付与して説明を省略し、異なる部分を重点的に説明する。第２の実施の形態において、上述の第１の実施の形態と異なる点は基準電圧発生回路４１０における電源供給先を切り換える切換回路４０１を設けた点である。
【００４２】
図９は、本発明の第２の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。図１０は、本発明の第２の実施の形態における基準電圧発生回路の概略構成を示す回路図である。
【００４３】
図１０に示すように、基準電圧発生回路４１０は、電源９１と定電圧発生回路９２のいずれか一方から電源が供給されるものである。基準電圧発生回路４１０の電源供給先は、切換回路４０１によって切り換えられる。また、制御回路１０は、図９に示すように、切換回路４０１に対して電源９１と定電圧発生回路９２のいずれに接続するかを示すＳＥＬＶ信号を出力する。
【００４４】
このように、入力端子ＩＮ０〜ＩＮ３に接続されている装置（センサ）の特性に応じて電源供給先を切り換えることができるので好ましい。
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。
【００４５】
第３の実施の形態における入力レベル判定回路は、上述の第１の実施の形態によるものと共通するところが多いので、以下、共通部分については同じ符号を付与して説明を省略し、異なる部分を重点的に説明する。第３の実施の形態において、上述の第１の実施の形態と異なる点はシリアル通信部８０を介して閾値選択回路３１０の論理を変更できるようにした点である。
【００４６】
図１１は、本発明の第３の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。図１２は、本発明の第３の実施の形態における閾値選択回路の概略構成を示す回路図である。
【００４７】
図１１に示すように、本実施の形態における入力レベル判定回路は、シリアル通信部８０からの書き込み信号ＷＲ０〜ＷＲ３と、書き込みデータＤ０〜Ｄ２によって、閾値選択回路３１０による高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値とを選択する論理を変更できるものである（変更手段）。つまり、ホストマイコンなどの外部から閾値選択回路３１０による高レベル閾値電圧の電圧値と低レベル閾値電圧の電圧値とを選択する論理を変更できるものである。
【００４８】
具体的には、閾値選択回路３１０は、図１２に示すように、複数のレジスタとスイッチを備え、書き込み信号ＷＲ０〜ＷＲ３と、書き込みデータＤ０〜Ｄ２、ＳＥＬ（３：０）信号によってＶＰ１〜ＶＰ３を変更するものである。
【００４９】
このようにすることによって、出力信号に異常があった場合に外部（例えば、ホストマイコンなど）から閾値（電圧値）を変更することができるので好ましい。
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。
【００５０】
第４の実施の形態における入力レベル判定回路は、上述の第１の実施の形態によるものと共通するところが多いので、以下、共通部分については同じ符号を付与して説明を省略し、異なる部分を重点的に説明する。第４の実施の形態において、上述の第１の実施の形態と異なる点は異常判定回路を設けるようにした点である。
【００５１】
図１３は、本発明の第４の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。図１４は、本発明の第４の実施の形態における閾値選択回路の概略構成を示す回路図である。図１５は、本発明の第４の実施の形態におけるレジスタの１ｂｉｔ分の概略構成を示す回路図である。図１６は、本発明の第４の実施の形態におけるレジスタの概略構成を示す回路図である。図１７は、本発明の第４の実施の形態における入力レベル判定回路の出力例を示す図面である。
【００５２】
本実施の形態における入力レベル判定回路は、図１３に示すように、異常判定機能付きレジスタ６１０などを備え、異常が判定された場合、外部（ホストマイコン）に異常を知らせると共に、通常時の高レベル閾値電圧（第１の閾値）及び低レベル閾値電圧（第１の閾値）よりも低い値である第２高レベル閾値電圧（第２の閾値）と第２低レベル閾値電圧（第２の閾値）に基準値を変更する。
【００５３】
具体的には、閾値選択回路３２０は、図１４に示すように、複数のレジスタとスイッチを備え、第１の閾値レジスタへの書き込み信号ＷＲ０Ａ〜ＷＲ３Ａ、第２の閾値レジスタへの書き込み信号ＷＲ０Ｂ〜ＷＲ３Ｂ、閾値切換信号Ｆ（０）〜Ｆ（３）によって基準値を変更するものである。Ｆ（ｘ）＝１なら第１の閾値であり、Ｆ（ｘ）＝０なら第２の閾値である。なお、ＳＥＬ（０）〜ＳＥＬ（３）は同様の回路構成を有するものであるので、図１４においては、ＳＥＬ（０）に対応する部分のみ回路構成を記載し、残りのＳＥＬ（０）〜ＳＥＬ（３）に対応する部分の回路構成は省略してある。
【００５４】
また、レジスタ６１０は、上述の実施の形態におけるレジスタ６０と同様に４つの１ｂｉｔ分の回路６１１〜６１４からなるものである。ただし、本実施の形態におけるレジスタ６１０は、エラー信号ＥＲＲ（３：０）を出力するものである。
【００５５】
そして、回路６１１は、図１５に示すように、上述の実施の形態で説明した回路６０１の構成に加えて、ＥｘＮＯＲ（Ｅｘｃｕｓｉｖｅ  ＮＯＲ）回路Ｘ６１、異常検出を行なう側（Ｈｉ側とＬｏ側）を決定する第１配線オプション６１０１、異常検出を実施するかを決定する第２配線オプション６１０２を備えるものである。なお、回路６１２〜６１４も回路６１１と同様の構成を有するので説明は省略する。また、図１５は、Ｌｏ側を検知した場合異常判定（ＥＲＲ＝１）を出力する場合である。また、異常判定を行なわない場合は、配線オプション２をグランド側へ切り替える。
【００５６】
この入力レベル判定回路においては、例えば、入力端子ＩＮ０で電圧をモニターし、電圧が低下した場合、入力端子ＩＮ１の閾値を変更する。可能な限り低電圧まで、制御を継続したい場合などに用いる。また、図１７は、低電圧により波形が減衰し、周波数が測定できなくなるのを防止している例である。この場合、図１４においてＥＲＲ(０)をＦ（１）に接続する。また、閾値変更しない入力に対してはＦ（ｘ）を配線オプションで電源に接続しておく。
【００５７】
このようにすることによって、外部（例えば、ホストマイコンなど）に異常を知らせることができると共に、なんらかの異常によって入力電圧が低下した場合であっても、コンパレータ７０による信号の出力を継続させることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態におけるアナログマルチプレクサの概略構成を示す回路図である。
【図３】本発明の第１の実施の形態における閾値選択回路の論理表である。
【図４】本発明の第１の実施の形態における基準電圧発生回路の概略構成を示す回路図である。
【図５】本発明の第１の実施の形態における信号選択回路の概略構成を示す回路図である。
【図６】本発明の第１の実施の形態におけるレジスタの１ｂｉｔ分の概略構成を示す回路図である。
【図７】本発明の第１の実施の形態におけるレジスタの概略構成を示す回路図である。
【図８】本発明の第１の実施の形態における入力レベル判定回路の動作を示すタイミングチャートである。
【図９】本発明の第２の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。
【図１０】本発明の第２の実施の形態における基準電圧発生回路の概略構成を示す回路図である。
【図１１】本発明の第３の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。
【図１２】本発明の第３の実施の形態における閾値選択回路の概略構成を示す回路図である。
【図１３】本発明の第４の実施の形態における入力レベル判定回路の概略構成を示すブロック図である。
【図１４】本発明の第４の実施の形態における閾値選択回路の概略構成を示す回路図である。
【図１５】本発明の第４の実施の形態におけるレジスタの１ｂｉｔ分の概略構成を示す回路図である。
【図１６】本発明の第４の実施の形態におけるレジスタの概略構成を示す回路図である。
【図１７】本発明の第４の実施の形態における入力レベル判定回路の出力例を示す図面である。
【符号の説明】
【００５９】
１０  制御回路、２０  アナログマルチプレクサ、３０  閾値選択回路、４０  基準電圧発生回路、５０  信号選択回路、６０  データ選択・保持機能付きレジスタ、７０  コンパレータ、８０  シリアル通信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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