(57)【要約】【課題】  大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。【解決手段】  （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。【選択図】  図１−２
2009152391.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する工程と、
（ｂ）前記ゲートパターンをマスクとして、前記半導体基板の表層部に、ソース及びドレイン用の不純物を注入する工程と、
（ｃ）前記ゲートパターンをマスクとして、前記半導体基板内に、前記ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する工程と、
（ｄ）前記半導体基板を熱処理し、前記歪形成用の不純物が注入された領域を再結晶化させる工程と
を有する半導体装置の製造方法。
【請求項２】
前記ソース及びドレイン用の不純物がｎ型不純物であり、前記工程（ｄ）で再結晶化することにより、前記ゲートパターンの下のチャネル領域に伸び歪みが生じる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の少なくとも表層部がシリコンで形成されており、前記歪形成用の不純物が炭素である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）及び（ｄ）において、前記半導体基板内に、炭素濃度が１原子％以上のＳｉＣからなる歪発生領域が形成される条件で、前記歪形成用の不純物の注入、及び熱処理を行う請求項３に記載の半導体装置の製造方法。
【請求項５】
シリコンからなる表層部を有する半導体基板と、
前記半導体基板の表面の一部の領域上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表層部に形成されたｎ型のソース及びドレイン領域と、
前記ソース及びドレイン領域の表面に形成された金属シリサイド膜と、
前記金属シリサイド膜の下に配置されたＳｉＣからなる領域と
を有し、
前記ゲート電極の下のチャネル領域に延び歪みが生じている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にチャネル領域に歪を発生させた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
高速動作を可能とするトランジスタ、所謂ハイエンドトランジスタにおいて、デバイスのスケーリングとは別に、シリコンチャネルに歪を加えて性能を向上させる試みが行われている。シリコン（Ｓｉ）に歪を加えると、Ｓｉのエネルギバンド端の構造が変化し、その結果キャリア移動度が向上する。ｎＭＯＳトランジスタのチャネル方向に伸び歪を発生させると、電子の移動度が向上し、ｐＭＯＳトランジスタのチャネル方向に縮み歪を発生させると、正孔の移動度が向上することが知られている。
【０００３】
下記の非特許文献１に、Ｓｉ基板上にＳｉＧｅをエピタキシャル成長させる方法（ｐＭＯＳトランジスタに最適）や、歪が緩和したＳｉＧｅ膜上にＳｉをエピタキシャル成長させる方法（ｎＭＯＳトランジスタに最適）によってチャネルに二軸性歪を生じさせる技術が開示されている。非特許文献２に、ｐＭＯＳトランジスタのソース及びドレイン領域にＳｉＧｅを埋め込んでチャネルに歪を発生させる技術が開示されている。非特許文献３に、ｎＭＯＳトランジスタのソース及びドレイン領域にＳｉＣを埋め込んでチャネルに歪を発生させる技術が開示されている。
【０００４】
ソース及びドレインに、ＳｉＧｅやＳｉＣを埋め込む方法について、簡単に説明する。ゲート電極の側面上にサイドウォールスペーサを形成した後、基板表面を掘り込んで凹部を形成する。この凹部内に、ＳｉＧｅやＳｉＣを選択的にエピタキシャル成長させることにより、埋め込みが行われる。
【０００５】
【非特許文献１】F. Schaffler, Semicond. Sci. & Technol. 12, pp.1515(1997)
【非特許文献２】T. Ghani et al. IEDM Tech. Dig. pp.978(2003)
【非特許文献３】K. W. Ang et al., IEDM Tech. Dig., pp.1069(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｓｉ基板表面への凹部の形成、及び凹部内へのＳｉＧｅやＳｉＣの選択的エピタキシャル成長は、プロセスコストを増大させる。特に、ＳｉＣの選択成長は、ＳｉＧｅの選択成長に比べて困難であり、未だ実用化されていない。さらに、ＳｉＣには、ＮｉＳｉ等の金属シリサイド膜を、適当な温度で形成することが困難である。このため、良好なソース及びドレインコンタクトを得ることが困難である。
【０００７】
本発明の目的は、大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供することである。本発明の他の目的は、チャネルに歪を発生させ、かつ良好なソース及びドレインコンタクトを確保することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この半導体装置の製造方法は、
（ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する工程と、
（ｂ）前記ゲートパターンをマスクとして、前記半導体基板の表層部に、ソース及びドレイン用の不純物を注入する工程と、
（ｃ）前記ゲートパターンをマスクとして、前記半導体基板内に、前記ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する工程と、
（ｄ）前記半導体基板を熱処理し、前記歪形成用の不純物が注入された領域を再結晶化させる工程と
を有する。
【０００９】
この半導体装置は、
シリコンからなる表層部を有する半導体基板と、
前記半導体基板の表面の一部の領域上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表層部に形成されたｎ型のソース及びドレイン領域と、
前記ソース及びドレイン領域の表面に形成された金属シリサイド膜と、
前記金属シリサイド膜の下に配置されたＳｉＣからなる領域と
を有し、
前記ゲート電極の下のチャネル領域に延び歪みが生じている。
【発明の効果】
【００１０】
ブロック膜を配置したことにより、ゲートパターン内の半導体膜に歪形成用の不純物が過剰に注入されることが防止される。歪形成用の不純物が注入された領域を再結晶化することにより、ゲート直下のチャネル領域に歪を発生させることができる。
【発明を実施するための最良の形態】
【００１１】
図１Ａ〜図１Ｈを参照して、第１の実施例による半導体装置の製造方法について説明する。
【００１２】
シリコンからなる半導体基板１０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）法により素子分離絶縁膜１１を形成する。素子分離絶縁膜１１により画定された活性領域１３の表層部にｐ型不純物を注入することにより、ｐ型ウェル１２を形成する。
【００１３】
半導体基板１０の表面を熱酸化及び窒化することにより、窒素を含んだ酸化シリコンからなるゲート絶縁膜１５を形成する。ゲート絶縁膜１５の典型的な厚さは、１〜２ｎｍである。ゲート絶縁膜１５の形成、及び窒素の導入は、ＭＯＳトランジスタへの要求性能及び信頼性等の観点から決定される。ゲート絶縁膜１５に、酸化シリコンや窒化シリコンよりも誘電率の高い高誘電率絶縁材料を用いてもよい。また、ゲート絶縁膜１５を、これらの絶縁材料からなる積層膜としてもよい。
【００１４】
ゲート絶縁膜１５及び素子分離絶縁膜１１の上に、多結晶シリコンからなる厚さ数十ｎｍのゲート用シリコン膜１６ａを、化学気相成長（ＣＶＤ）等により堆積させる。なお、ゲート用シリコン膜１６ａを、アモルファスシリコンで形成してもよい。
【００１５】
ゲート用ポリシリコン膜１６ａの上に、窒化シリコンからなるバリア膜１７ａをＣＶＤ等により堆積させる。バリア膜１７ａの厚さは、例えば５ｎｍである。バリア膜１７ａの上に、タングステン（Ｗ）からなるブロック膜１８ａを、例えばスパッタリングにより堆積させる。バリア膜１７ａは、ゲート用ポリシリコン膜１６ａ中のＳｉと、ブロック膜１８ａ中のＷとの反応を抑制する。さらに、バリア膜１７ａは、後の工程でブロック膜１８ａを除去するときのエッチングストッパとしての役割も持っている。
【００１６】
ブロック膜１８ａ、バリア膜１７ａ、及びゲート用ポリシリコン膜１６ａを、ゲート電極の形状にパターニングする。
【００１７】
図１Ｂに示すように、シリコンゲート電極１６、バリア膜１７、及びブロック膜１８を含むゲートパターン１９が形成される。なお、ゲート絶縁膜１５までエッチングして半導体基板１０の表面を露出させてもよい。
【００１８】
ゲートパターン１９をマスクとして、その両側の半導体基板１０の表層部に、ソース及びドレインのエクステンション部２０を形成するためのｎ型不純物、例えばＰまたはＡｓの注入を行う。
【００１９】
図１Ｃに示すように、ゲートパターン１９の側面上に、例えば酸化シリコンからなる第１のスペーサ２１を形成する。第１のスペーサ２１の厚さは、例えば５ｎｍである。ゲートパターン１９及び第１のスペーサ２１をマスクとして、その両側の半導体基板１０の表層部に、ソース及びドレインの深い領域を形成するためのｎ型不純物の注入を行う。活性化アニールを行うことにより、エクステンション部を有するソース領域２２Ｓ及びドレイン領域２２Ｄが形成される。
【００２０】
図１Ｄに示すように、第１のスペーサ２１の側面上に、酸化シリコンからなる第２のスペーサ２５を形成する。第１のスペーサ２１と第２のスペーサ２５との合計の膜厚は、例えば２０〜４０ｎｍである。
【００２１】
ゲートパターン１９、第１のスペーサ２１、及び第２のスペーサ２５をマスクとして、半導体基板１０内に、クラスタカーボンを注入する。クラスタカーボンとして、例えばＣ７Ｈ７、Ｃ１４Ｈ１４、Ｃ１６Ｈ１０等を用いることができる。クラスタカーボンとしてＣ７Ｈ７を用いる場合、加速エネルギは５〜７０ｋｅＶ（Ｃ単体を注入する場合の１〜１０ｋｅＶに相当）、ドーズ量は１×１０１４〜２×１０１５ｃｍ−２（Ｃ単体を注入する場合の７×１０１４〜７×１０１５ｃｍ−２に相当）とする。なお、典型的には、加速エネルギを３５ｋｅＶ、ドーズ量を５×１０１４ｃｍ−２とする。この条件で注入を行ったときの注入深さＲｐは約２０ｎｍ、標準偏差ΔＲｐは約２０ｎｍになる。ピーク濃度は約１×１０２１ｃｍ−３になる。
【００２２】
クラスタカーボンが注入された領域は、アモルファス化される。注入後にアニールを行うことにより、アモルファス化された領域を再結晶化させる。これによりＳｉＣからなる歪発生領域２７が形成される。カーボンのピーク濃度が１×１０２１ｃｍ−３の場合、ピーク濃度に相当する領域において、ＳｉＣのカーボンは２０原子％程度になる。
【００２３】
歪発生領域２７の形成には、固相成長による再結晶化を利用してもよいし、高温で短時間のアニールによる再結晶化を利用してもよい。固相成長による再結晶化を行う場合には、例えば約５００℃で６時間程度のアニールを行う。高温短時間のアニールを行う場合には、アニール温度を約１０５０℃とし、アニール時間を約１０秒とする。高温短時間のアニールは、ソース及びドレイン形成のために注入した不純物の活性化アニールを兼ねることができる。
【００２４】
固相成長を利用した低温プロセスでは、イオン注入に起因する転位等の欠陥がクラスタ化したエンドオブレンジ欠陥が残留する場合がある。エンドオブレンジ欠陥に起因するリーク電流等を抑制することが要請される場合には、高温短時間のアニールを採用することが好ましい。
【００２５】
ＳｉＣの格子定数は、Ｓｉ単結晶の格子定数よりも小さいため、Ｓｉ単結晶領域からエピタキシャル成長したＳｉＣからなる歪発生領域２７には、伸び歪が発生する。これにより、ゲート電極１６直下のチャネル領域に、面内方向の伸び歪が発生する。
【００２６】
図１Ｅに示すように、基板全面に窒化シリコンからなる保護膜３０をＣＶＤにより堆積させる。ブロック膜１８が露出するまで、保護膜３０に化学機械研磨（ＣＭＰ）を施す。このＣＭＰ工程において、Ｗからなるブロック膜１８がストッパとして働く。ブロック膜１８を露出させた後、アンモニア過水やアルカリ溶液を用いて、ブロック膜１８を除去する。
【００２７】
図１Ｆに示すように、窒化シリコンからなるバリア膜１７が露出する。その後、リン酸を用いて、窒化シリコンからなるバリア膜１７及び保護膜３０を除去する。
【００２８】
図１Ｇに示すように、ソース領域２２Ｓ、ドレイン領域２２Ｄ、及びゲート電極１６の上面が露出する。図１Ｈに示すように、自己整合シリサイド（サリサイド）プロセスにより、ソース領域２２Ｓ、ドレイン領域２２Ｄ、及びゲート電極１６の表面に、それぞれ金属シリサイド膜３２Ｓ、３２Ｄ、及び３２Ｇを形成する。金属シリサイド膜３２Ｓ、３２Ｄ、及び３２Ｇには、ニッケルシリサイド、コバルトシリサイド等が用いられる。
【００２９】
チャネル領域に、面内方向の伸び歪が発生しているため、ｎＭＯＳトランジスタのキャリア移動度を高めることができる。歪発生領域２７は、ゲート電極１６の上に形成されたブロック膜１８等をマスクとして、自己整合的に注入される。また、歪発生領域２７を形成するための凹部の形成やＣＶＤによるＳｉＣの選択的エピタキシャル成長を行う必要がない。このため、製造コストの低減を図ることができる。
【００３０】
ブロック膜１８は、図１Ｄに示したクラスタカーボンの注入時に、クラスタカーボンの透過を阻止する。これにより、ゲート電極１６にカーボンが過剰に注入されることを防止することができる。クラスタカーボン透過を阻止するために、ブロック膜１８の材料として、ゲート電極１６よりも密度（単位体積あたりの質量）の高いものを用いることが好ましい。特に、質量数の大きな金属を用いることが好ましい。好適に使用できる金属として、上記第１の実施例で用いたＷの他に、Ｔａ、Ｍｏ等が挙げられる。また、これらの金属の酸化物、窒化物、または炭化物を用いてもよい。
【００３１】
ブロック膜１８の厚さの好適値は、クラスタカーボン注入時の加速エネルギによって決定される。一般的には、ゲート電極１６への過剰なカーボンの注入を防止するために、ブロック膜１８を３０ｎｍ以上とすることが好ましい。また、ブロック膜１８を厚くしすぎると、除去工程が困難になる。このため、１００ｎｍ以下の厚さとすることが好ましい。
【００３２】
チャネル領域に十分な歪を発生させるために、歪発生領域２７の炭素濃度を１原子％以上とすることが好ましい。
【００３３】
炭素濃度が高くなると、金属シリサイド膜を形成することが困難になる。図１Ｈに示した金属シリサイド膜３２Ｓ、３２Ｄ，及び３２Ｇを再現性よく形成するために、半導体基板１０の表面における炭素濃度を１×１０２０ｃｍ−３以下にすることが好ましい。
【００３４】
第１の実施例では、ｎＭＯＳトランジスタを作製したが、ｐＭＯＳトランジスタを作製する場合には、歪発生領域２７に縮み歪を発生させればよい。例えば、歪発生領域２７にＳｉＧｅを用いることが可能である。
【００３５】
歪発生領域２７を形成するために注入する不純物として、ＭＯＳトランジスタの動作に大きな影響を及ぼさないものを選択することが好ましい。例えば、半導体基板１０に導電性を付与しない不純物を用いることが好ましい。このような不純物として、Ｃ、Ｇｅ等のＩＶ族元素が挙げられる。
【００３６】
１枚の基板上に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの両方を形成することも可能である。この場合、ｎＭＯＳトランジスタのみを第１の実施例による方法で形成し、ｐＭＯＳトランジスタの形成には、ソース及びドレイン領域への凹部の形成とＳｉＧｅの選択成長を用いた従来の方法を採用してもよい。
【００３７】
次に、図２Ａ〜図２Ｃを参照して、第２の実施例による半導体装置の製造方法について説明する。
【００３８】
図２Ａに示した構造は、第１の実施例による製造方法の途中段階である図１Ｇに示した構造と同一である。ここまでの工程は、第１の実施例による製造方法の工程と同一である。
【００３９】
図２Ｂに示すように、ソース領域２２Ｓ及びドレイン領域２２Ｄの上に、シリコンを選択成長させることにより、エレベーテッドソース領域４０Ｓ及びエレベーテッドドレイン領域４０Ｄを形成する。このとき、ゲート電極１６の上にもシリコンが堆積し、ゲート上部シリコン膜４０Ｇが形成される。
【００４０】
図２Ｃに示すように、エレベーテッドソース領域４０Ｓ、エレベーテッドドレイン領域４０Ｄ、及びゲート上部シリコン膜４０Ｇの表面に、それぞれ金属シリサイド膜４３Ｓ、４３Ｄ、及び４３Ｇを形成する。
【００４１】
クラスタカーボンを注入して歪発生領域２７を形成した後、熱プロセスによってＣが基板表面に拡散して、表面の炭素濃度が高くなる場合がある。炭素濃度が高くなると、金属シリサイド膜の形成が困難になる。エレベーテッドソース及びドレイン構造を採用すると、金属シリサイド膜が形成されるシリコン領域、すなわちエレベーテッドソース領域４０Ｓ及びエレベーテッドドレイン領域４０Ｄの表面の炭素濃度が、クラスタカーボンの注入による影響を受けない。このため、金属シリサイド膜４３Ｓ、４３Ｄ、及び４３Ｇの形成の困難さが高まることを回避することができる。
【００４２】
次に、図３Ａ及び図３Ｂを参照して、第３の実施例による半導体装置の製造方法について説明する。第１の実施例による製造方法の図１Ｃに示したソース領域２２Ｓ及びドレイン領域２２Ｄを形成するまでの工程は、第３の実施例による製造方法と共通である。第３の実施例では、図１Ｄに示した第２のスペーサ２５を形成しない。
【００４３】
図３Ａに示すように、ブロック膜１８及び第１のスペーサ２１をマスクとして、クラスタカーボンの注入を行う。その後、熱処理することにより、歪発生領域２７が形成される。クラスタカーボンの注入条件は、第１の実施例の場合と同じである。
【００４４】
図３Ｂに示すように、ソース領域２２Ｓ、ドレイン領域２２Ｄ、及びゲート電極１６の表面に、それぞれ金属シリサイド膜３２Ｓ、３２Ｄ、及び３２Ｇを形成する。金属シリサイド膜３２Ｓ、３２Ｄ、及び３２Ｇの形成方法は、第１の実施例による製造方法の場合と同じである。
【００４５】
第３の実施例では、第１の実施例で形成した第２のスペーサ２５を形成しないため、歪発生領域２７がゲート電極１６直下のチャネル領域に近づく。このため、チャネル領域に、より大きな歪を発生させることができる。なお、第３の実施例において、第２の実施例のエレベーテッド構造を採用することも可能である。
【００４６】
図４Ａ及び図４Ｂを参照して、第４の実施例による半導体装置の製造方法について説明する。以下、第１の実施例による製造方法との相違点に着目して説明する。
【００４７】
図４Ａに示すように、ゲート絶縁膜１５を形成した後、ゲート絶縁膜１５及び素子分離絶縁膜１１の上に、厚さ約１０ｎｍのゲート用金属膜５０ａを堆積させる。さらにその上に、厚さ数十ｎｍのゲート用シリコン膜１６ａ、バリア膜１７ａ、及びブロック膜１８ａを順番に堆積させる。ゲート用金属膜５０ａには、例えば、ＴｉＮ、ＴａＣ、ＴａＮ、ＨｆＮ等が用いられる。その後の工程は、第１の実施例の図１Ｂから図１Ｈまでの工程と同じである。
【００４８】
図４Ｂに示すように、ゲート絶縁膜１５の上に、金属ゲート電極５０が配置されたＭＯＳトランジスタが得られる。
【００４９】
第４の実施例においても、ゲート電極１６の上にブロック膜１８が配置されるため、第１の実施例の場合と同様に、シリコンからなるゲート電極１６へのカーボンの過剰な注入を防止することができる。このため、ゲート電極１６の表面に容易に金属シリサイド膜３２Ｇを形成することができる。
【００５０】
また、第４の実施例では、金属ゲート電極５０の上にシリコンゲート電極１６を配置したが、金属ゲート電極５０のみでゲート電極を構成してもよい。金属ゲート電極５０にクラスタカーボンが注入されると、その仕事関数が変動することが懸念される。ブロック膜１８でクラスタカーボンの注入を阻止することにより、金属ゲート電極５０の仕事関数の変動を防止することができる。
【００５１】
なお、第４の実施例においても、第２の実施例のようにエレベーテッド構造を採用してもよいし、第３の実施例のように第２のスペーサ２５を省略してもよい。
【００５２】
図５Ａ〜図５Ｆを参照して、第５の実施例による半導体装置の製造方法について説明する。
【００５３】
図５Ａに示した製造途中段階の構造は、第１の実施例の図１Ｄに示した構造と基本的に同一である。ただし、第５の実施例では、第１の実施例の図１Ｄに示したゲート絶縁膜１５及びゲート電極１６に代えて、それぞれダミーゲート絶縁膜６１及びダミーゲート電極６２が形成されている。ダミーゲート絶縁膜６１は酸化シリコンで形成され、ダミーゲート電極６２はポリシリコンまたはアモルファスシリコンで形成されている。ダミーゲート絶縁膜６１、ダミーゲート電極６２、バリア膜１７、及びブロック膜１８により、ダミーゲート構造６０が構成される。
【００５４】
図５Ｂに示すように、ソース領域２２Ｓ及びドレイン領域２２Ｄの表面に、金属シリサイド膜３２Ｓ及び３２Ｄを形成する。ダミーゲート構造６０の上面には、ブロック膜１８が露出しているため、金属シリサイド膜が形成されない。
【００５５】
図５Ｃに示すように、酸化シリコン等からなる層間絶縁膜６５を堆積させた後、ブロック膜１８が露出するまでＣＭＰを行う。
【００５６】
図５Ｄに示すように、ダミーゲート構造６０を除去する。ダミーゲート構造６０が形成されていた領域に凹部６０Ａが形成される。凹部６０Ａの底面には、半導体基板１０が露出する。
【００５７】
図５Ｅに示すように、凹部６０Ａの底面に露出している半導体基板１０の表層部を熱酸化及び熱窒化することにより、窒素を含有する酸化シリコンからなるゲート絶縁膜６７を形成する。
【００５８】
図５Ｆに示すように、凹部６０Ａ内に、金属ゲート電極６８を充填する。金属ゲート電極６８は、基板全面に金属膜を堆積させた後、ＣＭＰを行うことによって形成される。金属ゲート電極６８には、例えばＴｉＮ、ＴａＣ、ＴａＮ、ＨｆＮ等が用いられる。
【００５９】
第５の実施例においても、第１の実施例の場合と同様に、チャネル領域に歪を発生させることができる。ダミーゲート電極６２にクラスタカーボンが注入されると、図５Ｄに示した工程において、ダミーゲート電極６２の除去が困難になる。第５の実施例では、ブロック膜１８により、ダミーゲート電極６２へのクラスタカーボンの注入が抑制されるため、ダミーゲート電極６２を容易に除去することができる。
【００６０】
図６Ａ〜図６Ｉを参照して、第６の実施例による半導体装置の製造方法について説明する。
【００６１】
半導体からなる支持基板７１の上に、酸化シリコンからなる絶縁膜７２が配置され、その上にシリコンからなる半導体層（素子形成層）７３が配置されている。この３層により、ＳＯＩ基板７０構成される。
【００６２】
素子形成層７３の上に、ゲート絶縁膜１５、ゲート用シリコン膜１６ａ、バリア膜１７ａ、及びブロック膜１８ａを順番に形成する。これらの膜の形成方法は、第１の実施例の場合と同じである。
【００６３】
図６Ｂに示すように、ゲート用シリコン膜１６ａ、バリア膜１７ａ、及びブロック膜１８ａをパターニングすることにより、ゲートパターン１９を形成する。ゲートパターン１９をマスクとして、素子形成層７３に、ソース及びドレインのエクステンション部２０を形成するためのｎ型不純物の注入を行う。
【００６４】
図６Ｃに示すように、ゲートパターン１９の側面上に、例えば酸化シリコンからなる第１のスペーサ２１を形成する。
【００６５】
図６Ｄに示すように、第１のスペーサ２１よりも外側の素子形成層７３の上に、シリコンを選択的にエピタキシャル成長させる。ゲートパターンの一方の側にソース用のエレベーテッド膜７５Ｓが形成され、他方の側に、ドレイン用のエレベーテッド膜７５Ｄが形成される。エレベーテッド膜７５Ｓ、７５Ｄ、及びその下の素子形成層７３にｎ型不純物を注入することにより、ソース及びドレインの深い領域を形成する。
【００６６】
図６Ｅに示すように、ブロック膜１８及び第１のスペーサ２１をマスクとして、エレベーテッド膜７５Ｓ、７５Ｄ、及び素子形成層７３にクラスタカーボンを注入する。このとき、クラスタカーボンが素子形成層７３と絶縁膜７２との界面まで到達しない条件で注入を行う。
【００６７】
クラスタカーボンが注入された領域を再結晶化するためのアニールを行う。これにより、ＳｉＣからなる歪発生領域２７が形成される。クラスタカーボンが素子形成層７３の底面まで到達していないため、素子形成層７３の下方の一部に、Ｓｉの単結晶領域が残っている。この単結晶領域からエピタキシャル成長することにより、再結晶化が行われる。
【００６８】
図６Ｆに示すように、窒化シリコンからなる保護膜８０を堆積させた後、ブロック膜１８が露出するまでＣＭＰを行う。その後、露出したブロック膜１８を除去する。
【００６９】
図６Ｇに示すように、ブロック膜１８の下に配置されていたバリア膜１７が露出する。露出したバリア膜１７及び保護膜８０を除去する。
【００７０】
図６Ｈに示すように、シリコンゲート電極１６及びエレベーテッド膜７５Ｓ、７５Ｄが露出する。
【００７１】
図６Ｉに示すように、露出したエレベーテッド膜７５Ｓ、７５Ｄ、及びゲート電極１６の表面に、それぞれ金属シリサイド膜７８Ｓ、７８Ｄ及び７８Ｇを形成する。
【００７２】
第６の実施例においても、歪発生領域２７を形成することにより、ゲート電極１６直下のチャネル領域に歪を発生させることができる。図６Ｅに示した工程において、ブロック膜１８が、シリコンゲート電極１６へのカーボンの注入を阻止する。このため、シリコンゲート電極１６の上面に容易に金属シリサイド膜７８Ｇを形成することができる。
【００７３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７４】
以上の第１〜第６の実施例を含む実施形態に関し、更に以下の付記を開示する。
【００７５】
（付記１）
（ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する工程と、
（ｂ）前記ゲートパターンをマスクとして、前記半導体基板の表層部に、ソース及びドレイン用の不純物を注入する工程と、
（ｃ）前記ゲートパターンをマスクとして、前記半導体基板内に、前記ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する工程と、
（ｄ）前記半導体基板を熱処理し、前記歪形成用の不純物が注入された領域を再結晶化させる工程と
を有する半導体装置の製造方法。
【００７６】
（付記２）
前記ソース及びドレイン用の不純物がｎ型不純物であり、前記工程（ｄ）で再結晶化することにより、前記ゲートパターンの下のチャネル領域に伸び歪みが生じる付記１に記載の半導体装置の製造方法。
【００７７】
（付記３）
前記半導体基板の少なくとも表層部がシリコンで形成されており、前記歪形成用の不純物が炭素である付記２に記載の半導体装置の製造方法。
【００７８】
（付記４）
前記工程（ｃ）及び（ｄ）において、前記半導体基板内に、炭素濃度が１原子％以上のＳｉＣからなる歪発生領域が形成される条件で、前記歪形成用の不純物の注入、及び熱処理を行う付記３に記載の半導体装置の製造方法。
【００７９】
（付記５）
前記工程（ｃ）及び（ｄ）において、前記ゲートパターンの両側のシリコンを含む半導体領域の表面における炭素原子濃度が１×１０２０ｃｍ−３以下になる条件で前記歪形成用の不純物の注入、及び熱処理を行う付記３または４に記載の半導体装置の製造方法。
【００８０】
（付記６）
前記ソース及びドレイン用の不純物がｐ型不純物であり、前記工程（ｄ）で再結晶化することにより、前記ゲートパターンの下のチャネル領域に伸び歪みが生じる付記１に記載の半導体装置の製造方法。
【００８１】
（付記７）
前記工程（ｃ）の後、前記半導体基板の上に、前記ゲートパターンを被覆するように保護膜を形成する工程と、
前記ゲートパターンの上の前記保護膜を除去し、前記ブロック膜を露出させる工程と、
露出した前記ブロック膜及び前記保護膜を除去する工程と、
前記保護膜を除去した後、前記半導体基板の露出している表面、及び前記ゲートパターン内の前記半導体膜の表面に、金属シリサイド膜を形成する工程と
を有する付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００８２】
（付記８）
前記工程（ｂ）が、
前記ゲートパターンをマスクとして、前記半導体基板の表層部に、ソース及びドレインのエクステンション部用の不純物の注入を行う工程と、
前記ゲートパターンの側面上に、第１のスペーサを形成する工程と、
前記ゲートパターン及び前記第１のスペーサをマスクとして、前記半導体基板の表層部に、ソース及びドレインの深い領域用の不純物の注入を行う工程と
を含み、
前記工程（ｃ）において、前記ゲートパターン及び第１のスペーサをマスクとして、前記歪形成用の不純物を注入する付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００８３】
（付記９）
前記工程（ｃ）が、さらに、前記第１のスペーサの側面上に、第２のスペーサを形成する工程を含み、前記ゲートパターン、前記第１のスペーサ、及び前記第２のスペーサをマスクとして、前記歪形成用の不純物の注入を行う付記８に記載の半導体装置の製造方法。
【００８４】
（付記１０）
前記工程（ｄ）の後、さらに、
前記半導体基板及び前記ゲートパターンの上に、層間絶縁膜を堆積させる工程と、
前記ゲートパターン上の前記層間絶縁膜を除去して該ゲートパターンの上面を露出させる工程と、
前記ゲートパターンを除去する工程と、
前記ゲートパターンが除去された領域の前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記ゲートパターンが除去されることによって形成された凹部内に、ゲート電極を充填する工程と
を有する付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記１１）
前記半導体基板が、
絶縁膜上に、シリコンを含む半導体からなる素子形成層が形成されているＳＯＩ基板であり、
前記工程（ｂ）の後、工程（ｃ）の前に、さらに、
前記ゲートパターンの側面上に第１のスペーサを形成する工程と、
前記第１のスペーサよりも外側の前記素子形成層の上に、シリコンを含む半導体からなるエレベーテッド膜を選択的に成長させる工程と
を含み、
前記工程（ｃ）において、前記ゲートパターン及び前記第１のスペーサをマスクとして、前記素子形成層及び前記エレベーテッド膜内に、前記歪形成用の不純物を注入する付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記１２）
前記工程（ｃ）において、前記歪形成用の不純物が前記素子形成層の底面まで到達しない条件で該歪形成用の不純物を注入する付記１１に記載の半導体装置の製造方法。
【００８７】
（付記１３）
シリコンからなる表層部を有する半導体基板と、
前記半導体基板の表面の一部の領域上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表層部に形成されたｎ型のソース及びドレイン領域と、
前記ソース及びドレイン領域の表面に形成された金属シリサイド膜と、
前記金属シリサイド膜の下に配置されたＳｉＣからなる領域と
を有し、
前記ゲート電極の下のチャネル領域に延び歪みが生じている半導体装置。
【図面の簡単な説明】
【００８８】
【図１−１】第１の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図１−２】第１の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）である。
【図１−３】第１の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その３）である。
【図２】第２の実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図３】第３の実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図４】第４の実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図５−１】第５の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図５−２】第５の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）である。
【図６−１】第６の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その１）である。
【図６−２】第６の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その２）である。
【図６−３】第６の実施例による半導体装置の製造方法の製造途中段階における装置の断面図（その３）である。
【符号の説明】
【００８９】
１０  基板
１１  素子分離絶縁膜
１２  ｐ型ウェル
１５  ゲート絶縁膜
１６  ゲート電極
１７  バリア膜
１８  ブロック膜
１９  ゲートパターン
２１  第１のスペーサ
２２Ｓ  ソース領域
２２Ｄ  ドレイン領域
２５  第２のスペーサ
２７  歪発生領域
３０  保護膜
３２Ｓ、３２Ｄ、３２Ｇ  金属シリサイド膜
４０Ｓ  エレベーテッドソース領域
４０Ｄ  エレベーテッドドレイン領域
４０Ｇ  ゲート上部シリコン膜
４３Ｓ、４３Ｄ、４３Ｇ  金属シリサイド膜
５０  金属ゲート電極
６１  ダミーゲート絶縁膜
６２  ダミーゲート電極
６５  層間絶縁膜
６７  ゲート絶縁膜
６８  金属ゲート電極
７０  ＳＯＩ基板
７１  支持基板
７２  絶縁膜
７３  素子形成層
７５Ｓ、７５Ｄ  エレベーテッド膜
８０  保護膜
７８Ｓ、７８Ｄ、７８Ｇ  金属シリサイド膜
【図１−１】
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【図１−２】
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【図１−３】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図６−３】
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