(57)【要約】【課題】製造が容易で、大電流化に際しても信頼性の高い半導体装置を提供する。  また、低コストで汎用性の高い半導体装置を提供する。【解決手段】素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備し、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がＪＣＲの液溜となり、流失し易い半導体チップ周縁部にＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲの被覆層が形成される。【選択図】図２
2009152313.tif 000002
【特許請求の範囲】
【請求項１】
素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、
前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備した半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記溝部は、前記半導体チップの角部に形成された半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記溝部は、前記半導体チップの全周にわたって形成された半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記溝部は、穴である半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記溝部は、長溝である半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記溝部は、前記半導体チップの複数周にわたって形成された半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記溝部は、前記素子領域の形成と同時に形成された溝部である半導体装置。
【請求項８】
半導体ウェハ上に、素子領域を形成する工程と、
前記素子領域を囲む周縁部の少なくとも一部に、溝部を形成する工程と、
前記溝部に沿って前記半導体ウェハを分断し半導体チップを得る分断工程と、
前記半導体チップを、リードフレームの半導体素子搭載部に装着する工程と、
前記溝部に樹脂を充填しつつ前記素子領域を覆うように、前記半導体チップ表面に樹脂を供給する工程と、
前記樹脂の塗布された半導体チップを前記半導体素子搭載部と共に樹脂封止する工程とを含む半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記溝部を形成する工程は、前記素子領域を形成する工程と同時に実行されるようにした半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にパワーＭＯＳＦＥＴなどのパワーデバイスにおけるジャンクションコーティングレジンと指称される被覆層を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置、例えばトレンチゲートＭＯＳＦＥＴ（以下Ｔ−ＭＯＳ）の高電流密度化、低オン抵抗化の要求に伴い、トレンチ幅およびトレンチ間隔の微細化が進行している。
【０００３】
Ｔ−ＭＯＳは、トレンチ内にゲート絶縁膜を介して、ゲート電極を埋設することにより、トレンチの側壁をチャネルとして利用するＭＯＳＦＥＴである。
【０００４】
代表的なＮチャネルＴ−ＭＯＳ構造を図１２（特許文献１第１図）に示す。Ｎ型（第１導電型）不純物がドープされたＮ+ 型半導体基板であるシリコン基板５上に、エピタキシャル成長法によってエピタキシャル層６が形成され、このエピタキシャル層６は、Ｎ型のドレイン領域６と、このドレイン領域６上に形成されたＰ型のボディ領域１１と、ボディ領域１１上に形成されたＮ+ 型のソース領域１３と、ソース領域１３と隣接するように形成され且つボディ領域１１よりも不純物濃度が高いＰ+ 型のボディーコンタクト領域とを構成している。エピタキシャル層６には、ソース領域１３及びボディ領域１１を貫通し且つドレイン領域６の上部に達するトレンチが設けられ、該トレンチの内部には縦型ゲート電極７が埋め込まれている。また、前記トレンチの内部における縦型のトレンチゲート７の上側には絶縁膜９が充填されている。また、ドレイン領域６及びボディ領域１１のそれぞれにおける前記トレンチの垂直な壁面となる面と、トレンチゲート７との間には、ゲート絶縁膜となる絶縁物質１０が介在している。また、エピタキシャル層６の上には、ソース領域１３及びボディーコンタクト領域（図示せず）に共通接続される共通電極としてのソース電極８が設けられている。
【０００５】
このような半導体装置においては、リードフレームに搭載し、ワイヤボンディングなどにより電気的接続を実現した後、樹脂封止を行うに先立ち、表面をジャンクションコーティングレジン（ＪＣＲと指称する）２１で被覆保護することで、大電流化に際しても、リーク電流の低減をはかるという方法がとられている。
しかしながらＪＣＲ２１は、流動性が高いため、半導体チップ周縁部で、流出し、半導体チップ周縁部が露呈しやすいという問題があった。
そこで、図１３（ａ）および（ｂ）に示すようにリードフレーム１０１の半導体チップ搭載領域１０２に凹部１０３を形成し、この凹部内に半導体チップＣを収納し、電気的接続を実現した後、ＪＣＲ１２１を流し込むという方法が提案されている（特許文献２）。
【０００６】
【特許文献１】特開２００６−１９６８７６号公報
【特許文献２】特開平７−０３８０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、この方法では、半導体チップ搭載領域に凹部を形成する際、凹部の深さを半導体チップの厚さよりも十分に深くする必要があり、半導体チップ下方の半導体チップ搭載領域（ダイパッド）の肉厚が薄くなり、放熱性が十分でないという問題があった。
また、このような深い凹部を形成するには長時間を有し、実用化は困難であった。
特に、長方形の半導体チップの場合には、凹部の形成は困難であり、リードフレームに汎用性を持たせようとすると大型化するなど、コストの高騰と半導体装置の大型化を免れ得ないという問題があった。
【０００８】
本発明は前記実情に鑑みてなされたもので、製造が容易で、大電流化に際しても信頼性の高い半導体装置を提供することを目的とする。
また、低コストで汎用性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
そこで本発明の半導体装置は、素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備したことを特徴とする。
この構成によれば、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がＪＣＲの液溜となり、流失し易い半導体チップ周縁部にＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲの被覆層が形成される。
【００１０】
また本発明は、上記半導体装置において、前記溝部が、前記半導体チップの角部に形成されたものを含む。
この構成により、ＪＣＲの流失し易い領域である半導体チップの角部に溝部が形成されているため、ＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲの被覆層が形成される。
【００１１】
また本発明は、上記半導体装置において、前記溝部は、前記半導体チップの全周にわたって形成されたものを含む。
この構成により、半導体チップの全周にわたってＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲの被覆層が形成される。
【００１２】
また本発明は、上記半導体装置において、前記溝部は、穴であるものを含む。
この構成により、素子特性に影響を与えることなく保護性に優れたＪＣＲの被覆層が形成される。
【００１３】
また本発明は、上記半導体装置において、前記溝部は、長溝であるものを含む。
この構成により、より保護性に優れたＪＣＲの被覆層が形成される。
【００１４】
また本発明は、上記半導体装置において、前記溝部は、前記半導体チップの複数周にわたって形成されたものを含む。
この構成により、溝間領域に良好にＪＣＲが保持され、より保護性に優れたＪＣＲの被覆層が形成される。
【００１５】
また本発明の半導体装置の製造方法は、半導体ウェハ上に、素子領域を形成する工程と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を形成する工程と、前記溝部に沿って前記半導体ウェハを分断し半導体チップを得る分断工程と、前記半導体チップを、リードフレームの半導体素子搭載部に装着する工程と、前記溝部に樹脂を充填しつつ前記素子領域を覆うように、前記半導体チップ表面に樹脂を供給する工程と、前記樹脂の塗布された半導体チップを前記半導体素子搭載部と共に樹脂封止する工程とを含むことを特徴とする。
この構成によれば、素子領域の周縁に設けられた溝部に樹脂を充填しながら素子領域に樹脂を供給し、被覆性よく樹脂層を形成することができる。従って、半導体チップの周縁部にシリコンの地肌が露出したりすることなく、被覆性を確保することができるため。信頼性の高い半導体装置を提供することが可能となる。
【００１６】
また本発明は、上記半導体装置の製造方法において、前記溝部を形成する工程は、前記素子領域を形成する工程と同時に実行されるようにしたものを含む。
この構成によれば、トレンチＭＯＳＦＥＴの場合はトレンチゲートを形成するためのトレンチと同一工程で溝部を形成することができるため、別途付加工程を必要とすることなく、マスクパターンの変更のみで信頼性の高い半導体装置を提供することが可能となる。
【発明の効果】
【００１７】
以上説明してきたように、本発明によれば、ＪＣＲで表面を被覆される半導体装置において、半導体チップの素子領域を囲む周縁部の少なくとも一部に、溝部を形成することで、この溝部がＪＣＲの液溜となり、流失し易い半導体チップ周縁部にＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲの被覆層が形成される。
【発明を実施するための最良の形態】
【００１８】
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図１は本発明の実施の形態に係る半導体装置を構成する半導体チップの上面図、図２は、図１のＸ−Ｘ’断面図、図３は同半導体装置の製造工程を示す図である。
本実施の形態のトレンチＭＯＳＦＥＴは、図１および図２に示すように、半導体チップＣの素子領域を囲む周縁部に沿って、スクライブラインの近傍に幅０．５μｍ、深さ１〜４μｍの溝部２０を形成し、この溝部に充填されるとともに、前記半導体チップ表面を被覆するＪＣＲ２１からなる被覆層とを具備したことを特徴とする。なおこの溝部２０は素子領域のトレンチと同一工程で形成され、サイズも同等とする。ゲート電極１及びソース電極８にはそれぞれボンディングワイヤ１６が接続されている。
【００１９】
この構成によれば、トレンチＭＯＳＦＥＴのトレンチゲートを構成するトレンチと同一工程で形成された溝部の存在により、ＪＣＲと半導体チップＣとの接触面積が増大し、接触強度の向上を図ることができる。このように、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がＪＣＲの液溜となり、流失し易い半導体チップ周縁部にＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲ２１の被覆層が形成される。
【００２０】
なお、ソースコンタクト開口部３のコーナー部分は、ボディ領域（図示せず）またはソース領域１３上に位置する。
そして図１に示すように、ゲート電極は、トレンチ４に充填された多結晶シリコン膜からなるトレンチゲート７が、チップの周縁に配置された多結晶シリコン膜からなるゲート周辺配線２を介してアルミニウム層からなるゲート電極（パット）１に接続されて構成されている。
【００２１】
他の部分については通例の構成で構成されており、図２に示すように、ソース領域１３は、半導体層内にトレンチ４を形成するとともに、このトレンチ４内に酸化シリコンからなるゲート酸化膜１０を介して多結晶シリコンを充填して形成したトレンチゲート７に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部３においてソース電極８（ソースパッド）に電気的に接続されている。
ドレイン領域はＮ型エピタキシャル層６及びＮ型基板５で構成され、半導体チップの裏面全体がドレイン電極（図示せず）となっている。
【００２２】
すなわち、Ｎ型のシリコン基板５の表面に形成されたＮ型エピタキシャル層６内に形成された複数のストライプ状のトレンチ４内にゲート酸化膜１０を介して多結晶シリコン層（導電体層）を埋め込み形成したトレンチゲート７と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜１５と、この絶縁膜１５に形成された、ソースコンタクト開口部３を介して前記ソース領域１３にコンタクトするように形成されたソース電極８と、トレンチゲート７の周縁部でトレンチゲート７に接続されたゲート周辺配線２と、前記ソース電極８と同一表面上であって、前記ソース電極８から離間した位置に形成され、前記ゲート周辺配線２に接続されるゲート電極（パッド）１と、裏面部に形成されたドレイン電極（図示せず）とを具備している（図２参照）。
【００２３】
なお、図１に示すように、ゲート周辺配線２はチップ周縁部に加え、ゲート電極１の形成領域を囲むように、ゲート電極１の形成領域とソース電極（パッド）８の間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
【００２４】
本発明の形態では図１に示すように、チップ外周に溝を形成しているが、この構成に加えさらに、トレンチライン近傍に形成されていたソースコンタクト開口部のコーナー部分を、いずれのトレンチラインの端部からも1μｍ以上離れた場所に形成することで、ソース電極８を構成する金属配線により生じる応力が直接トレンチ構造に作用するのを防ぎ、耐圧やリーク特性の劣化を防止することができる。また、表面を覆う酸化シリコン膜からなる絶縁膜１５に形成されたソースコンタクト開口部３のコーナー部分から1μｍ内に位置する可能性のあるトレンチラインに関し、いずれのトレンチラインの終端部も前記コーナー部分から等距離（1μｍ程度）離れるように形成し、さらに、このトレンチラインに直交する方向に一定の深さを持つＮ型拡散層からなるソース領域１３を形成する。これによりオン抵抗Ｒonの増大を最低限に抑え、トレンチ構造に応力が作用するのを防ぐことができる。
【００２５】
次に本発明の半導体装置の製造方法を、図３を参照して説明する。製造方法については、トレンチ形成のためのマスクパターンを周縁部にも延長するとともに、ソースコンタクト形成のためのマスクパターンが異なるのみで、製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するＮ型ＭＯＳＦＥＴの製造方法は、図３（ａ）に示すように、半導体基板５としてＮ+型のシリコンウェハを使用し、その表面にＮ-型エピタキシャル層６を形成する。このＮ-型エピタキシャル層内にＰ型ウェル層１１を形成する。
【００２６】
次に、図３（ｂ）に示すようにフォトリソグラフィー及びドライエッチングにより、Ｐ型ウェル層１１の形成されたＮ-型エピタキシャル層６表面にトレンチ４を形成する。
【００２７】
この後、図３（ｃ）に示すようにトレンチ側壁に熱酸化により厚膜３０ｎｍ程度のゲート酸化膜１０を形成したのち、トレンチ４内にＣＶＤ法によって多結晶シリコン膜（トレンチゲート）７を堆積し、多結晶シリコン（７）に不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン（７）上に酸化シリコン膜９を形成する。
【００２８】
ソース領域１３となるＮ型拡散層及びボディ領域（図示せず）となるＰ型拡散層を形成するため、図３（ｄ）に示すように、Ｐ型ウェル層１１中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体ウェハ表面に絶縁膜及び保護膜を堆積しソース電極８とソース領域１３を電気的に導通させるため、ソースコンタクト開口部３を設けて、アルミニウム薄膜を形成し、ソース電極８およびゲート電極１を構成する金属配線を形成する。
この後、半導体ウェハをダイシングし、ここのチップに分断する。このとき、溝部をダイシングの位置決めに使用し、隣接する溝部の中間位置にダイシングブレードを配し、ダイシングを行う。
【００２９】
そしてリードフレームにこの分断された半導体チップを搭載し、ワイヤボンディング法を用いて，ボンディングワイヤ１６による電気的接続を行ってから、ＪＣＲ２１を塗布し、硬化させる。図４および図５は、このＪＣＲの塗布工程を示す説明図である。半導体チップの短辺の中心にノズル３０を配し、ＪＣＲを塗布する。
このようにして図１および図２に示すような半導体装置が形成される。図１はワイヤボンディング前の状態を示す図である。
【００３０】
この構成によれば、半導体チップの素子領域を囲む周縁部の少なくとも一部に、溝部２０を形成することで、この溝部２０がＪＣＲの液溜となり、流失し易い半導体チップ周縁部にＪＣＲが確実に保持されることになり、保護性に優れたＪＣＲの被覆層２１が形成される。
【００３１】
また、この構成では、ソースコンタクト開口部のコーナー部分で金属配線による応力集中が生じても、このコーナー部分にはトレンチ４は存在せず（図１参照）、ソース領域１３またはボディ領域（図示せず）が存在するように形成されており、トレンチにその応力が及ぶことがなく、トレンチを構造的に歪ませることはない。従って、耐圧、リーク特性の劣化を防止することができる。
また、ソースを接地し、ドレインに電圧を印加したときソースドレイン間電流（ＩＤＳＳ）リークを抑制することができる。
【００３２】
さらにまた前記実施の形態では、溝部はトレンチゲートを形成するためのトレンチと同一工程で形成したが、別途形成しても良いことはいうまでもない。
また、複数の溝部を形成し、これをダイシングの位置決めに用いるようにしてもよい。
【００３３】
（実施の形態２）
次に本発明の実施の形態２について説明する。
前記実施の形態１では、図４および図５に示したように半導体チップＣの短辺の中心に２箇所、ノズルを配し、ＪＣＲの塗布を行ったが、本実施の形態では図６に示すように長辺の中心２箇所とする。このとき、溝部２０は半導体チップＣの短辺側に図７に断面図を示すように、櫛状の溝部２０として形成されている。
この構成により、この溝部２０にＪＣＲが入り込み、半導体チップ表面との接触性を高めることができるという効果がある。
【００３４】
（実施の形態３）
次に本発明の実施の形態３について説明する。
前記実施の形態１では、図１に半導体チップの短辺の中心に２箇所、ノズルを配し、ＪＣＲ２１の塗布を行ったが、本実施の形態では図４に示すようにコーナー部の４箇所にノズル３０を配して塗布するものとする。このとき、このノズルを配した側に対して相対向する長辺上の中央近傍に図７に示したような断面櫛歯状の溝部２０を形成する。
この構成により、良好にＪＣＲを保持することができる。
ここでノズル中心間の距離はチップサイズと等しくするのが望ましい。
【００３５】
また、この溝の深さすなわちエッチング深さは１から４μｍとするのが望ましい。
１μｍにみたないと十分に接触面積の増大をはかることができない。
４μｍを超えると半導体チップのチップ強度の低下を招くおそれがある。
【００３６】
なお、溝の形状や位置についても適宜変更可能である。
図９（ａ）および（ｂ）は、それぞれ長方形および正方形の半導体チップの相対向する短辺に沿って長溝２０Ｓが形成されたものである。
図１０（ａ）および（ｂ）は、それぞれ長方形および正方形の半導体チップのコーナー部に穴２０ｈが形成されたものである。
図１１（ａ）および（ｂ）は、それぞれ長方形および正方形の半導体チップのコーナー部にＬ字状の溝２０Ｃが形成されたものである。
【産業上の利用可能性】
【００３７】
以上説明してきたように、本発明によれば微細化に際しても、内部応力の発生を低減し、スイッチング特性が良好で、リーク電流の発生を抑制することができることから、携帯端末などに用いられる小型の電子デバイスへの適用が有効である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの上面図
【図２】本発明の実施の形態１のトレンチＭＯＳＦＥＴの断面図
【図３】本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの製造工程図
【図４】本発明の実施の形態１のＪＣＲの塗布工程を示す説明図
【図５】本発明の実施の形態１のＪＣＲの塗布工程を示す説明図
【図６】本発明の実施の形態２のＪＣＲの塗布工程を示す説明図
【図７】本発明の実施の形態２のＪＣＲの塗布工程を示す説明図
【図８】本発明の実施の形態３のＪＣＲの塗布工程を示す説明図
【図９】本発明の溝部の形成位置を示す図
【図１０】本発明の溝部の形成位置を示す図
【図１１】本発明の溝部の形成位置を示す図
【図１２】従来例のトレンチＭＯＳＦＥＴの全体概要図
【図１３】従来例の半導体装置を示す図
【符号の説明】
【００３９】
１  ゲート電極
２  ゲート周辺配線
３  ソースコンタクト開口部
４  トレンチ
５  Ｎ+型基板
６  Ｎ-エピタキシャル層
７  トレンチゲート（多結晶シリコン）
８  ソース電極
９  絶縁膜
１０  ゲート酸化膜
１１  Ｐウェル層
１３  ソース領域
２０  溝部
２１  ＪＣＲ層
３０  ノズル
【図１】
2009152313.tif 000003
【図２】
2009152313.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2009152313.tif 000013
【図１２】
2009152313.tif 000014
【図１３】
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