(57)【要約】【課題】従来は、フラッシュメモリの求められる機能もしくは性能が、別チップまたは別セクターで構成されていた。このため、フラッシュメモリを必要とするシステムの低コスト化及び実装面積削減の障害となり、省電力・省資源化できない。【解決手段】異なる機能もしくは性能別に割り当てられた外部入力アドレスの参照先が、前記記載の異なる機能もしくは性能別に割り当てられた、MONOS型フラッシュメモリの２ビット／セルの一方と他方のビットにそれぞれ接続させていることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
行方向に隣接する２つのメモリセルの一方のソースまたはドレインと、他方のソースまたはドレインを共通に接続するビット線を有し、１つのメモリセルで物理的な２ビットを構成可能な非導電性の窒化膜を電荷蓄積媒体とするメモリセルを、行列に規則的に配置した不揮発性半導体メモリにおいて、
第１の機能に割り振られた第１のアドレス群の参照先が前記非導電性の窒化膜を有したメモリセルの同一メモリセル内の２ビットの一方にアクセスされ、第２の機能に割り振られた第２のアドレス群の参照先が他方にアクセスされている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記第１の機能と前記第２の機能とにおいてそれぞれ電圧印加が異なる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１において、
前記第１の機能と前記第２の機能とにおいてそれぞれメモリセルアレイからのデータ入出力構成が異なる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１において、
前記第１の機能が、前記第２の機能で書き込まれたデータを補完する機能である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１において、
前記第１の機能および前記第２の機能が、前記不揮発性半導体記憶装置のメモリセル形成時に、同一メモリセル内の一方と他方のビットで性能を変えている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１に記載の不揮発性半導体記憶装置とマイクロコントローラとを具備した信号処理システムであり、
前記マイクロコントローラが、前記第１のアドレス群と前記第２のアドレス群により、前記第１の機能および前記第２の機能を制御できる、
ことを特徴とする信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置を搭載した信号処理システムに関するものであり、特に不揮発性半導体記憶装置に複数の異なる機能用途でデータを記憶するシステムに適用すると有効となる技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源を切っても記憶情報を保持できるため、情報システムや通信システムへの応用が広がっている。なかでも、フラッシュEEPROM(フラッシュメモリ)はチップ全体又はブロック単位での消去を行うことで、メモリセルサイズを縮小して低コストを実現できるため、急速に需要が拡大している。
【０００３】
フラッシュメモリと言えば、図１に示すように、ポリシリコンを電荷蓄積媒体とするFG(フローティングゲート)型が主流であったが、ここ数年でMONOS型(Metal-Oxide-Nitride-Oxide-Semiconductor)やSONOS型(Silicon-Oxide-Nitride-Oxide-Semiconductor)と呼ばれる、窒化珪素膜(以降、チッ化膜とする。)を電荷蓄積媒体とするタイプが、広く使われ始めている。FG型はトンネル酸化膜の欠陥がリーク源となり、電荷保持特性が悪くなるため、微細化に伴うトンネル酸化膜の薄膜化に限界があるとされている。一方、MONOS型は、電荷をチッ化膜のトラップに局所的に蓄える構造のため、トンネル酸化膜の一部に欠陥が生じても、すべての電荷のリーク源とはなりえない構造となっている。またMONOS型は、うまく制御することで、電荷を局所性に蓄積でき、１つのメモリセルトランジスタ内に物理的な２ビットを記憶させることができる。従って、MONOS型は、高信頼性で大容量の不揮発性半導体メモリを実現できるとして、微細化に際し大きな期待が寄せられている。
【０００４】
ここで、１つのメモリセルトランジスタ内に物理的な２ビットを記憶させることができるMONOS型フラッシュメモリの書き込み、消去動作の概念図を図２に示す。書き込み動作は、ゲート電極に正電圧(Vg＞0V)を印加して励起されたエレクトロンが、ドレイン近傍にてチャネルホットエレクトロン(CHE)となり、トンネル酸化膜を透過して、チッ化膜中の１ビット目にトラップされる。２ビット目への書き込み動作は、ソース・ドレインが入れ替わり、同様の動作でトラップされる。消去動作は、ゲート電極に負電圧(Vg＜0V)を印加して、ドレイン近傍で発生するホットホール(HH)がトンネル酸化膜を透過して、１ビット目に蓄積されたエレクトロンを中和することで行われる、２ビット目への消去動作は、ソース・ドレインが入れ替わり、同様の動作で中和される。つまり、１つのメモリセルトランジスタに物理的な２ビットを記憶させる消去動作は、一括消去ではなく、局所的に蓄えられた一方と他方のビットを独立して消去する特徴がある。また、FNトンネル電流を用いる方法もあるが、ホットキャリアを用いる方法が書き込みや消去の動作に必要な電圧を低く抑えることができるため一般的となっている。以上より、MONOS型のフラッシュメモリの採用が進んでいる。
【０００５】
フラッシュメモリの用途は多岐にわたっている。例えば、携帯電話に代表される信号処理のシステムにおいて、フラッシュメモリの扱うデータは、コード用途(プログラム)とデータ用途とに分類される。コードはシステムLSIでの演算処理部が実行するプログラムであり、演算処理部が必要とするコードを読み出せる機能・性能が求められる。また、システムLSIで実行されるアプリケーションソフトが扱う画像等のデータ用途は、まとまった大量のデータの書き込み及び読み出しが必要時間内で実行できる機能もしくは性能が求められている。これまでのところ、フローティングゲート型を中心に、NOR型フラッシュメモリがコード用途のフラッシュメモリとして、またNAND型フラッシュメモリがデータ用途のフラッシュメモリとして、携帯電話のシステム内で役割を担ってきた。但し、図３(ａ)に示すようなNOR型フラッシュメモリチップとNAND型フラッシュメモリチップの２チップ構成では、高性能化・大容量化していく携帯電話に実装していくには限界があるため、１チップに統合し、チップを小面積化することで、より低コスト化を実現していく必要がある。従って、１チップで異なる性能要求を実現できるフラッシュメモリが必要になる。
【０００６】
また、フラッシュメモリの別の用途として、例えば、NAND型フラッシュメモリとマイクロコントローラを１パッケージ化したメモリカードシステムがある。メモリカードシステムにおいては、データ用途(文字データ，音楽・映像データ，バックアップデータなど)を中心に非常に大容量化が進んでおり、データの信頼性を高めるために、冗長メモリブロックやエラー訂正回路を搭載したり、フラッシュメモリのファイルシステムにおいて、ブロックごとに書き換え回数を均一化するウエアレベリング機能を搭載したり、リクラメーションと呼ばれる無効ブロックのリフレッシュ化を目的とした機能を搭載することで高信頼性を維持している。しかし、多機能化により、システム側でより複雑なブロック間の制御が必要となり、また１回で取り扱うデータ量が多くなることで、書き換え動作が長時間化することにより、実行動作中における電源遮断時のバックアップなどが非常に問題になってきている。
【０００７】
以上のように、大容量化・多機能化していくフラッシュメモリを１チップで簡易に扱える技術が必要になっている。
【０００８】
図３(ｂ)(ｃ)に示すように１チップ化による技術が実現されている。一つは、複数のチップを１パッケージ化するSIP(システムインパッケージ)技術によるものである(図３(ｃ))。この技術によれば、NOR型フラッシュメモリとNAND型フラッシュメモリとを１チップ化することで実装面積削減を実現している。しかし、システム制御の複雑さは改善されず、また複雑な組立工程を経るため、低コスト化できない課題がある。さらにSOC(システムオンチップ)技術も実現されている(図３(ｂ))。コード用途に要求されるランダムアクセス性能とデータ用途に要求される高速な書き換え、シーケンシャルアクセス性能を１チップで実現する技術である。
【０００９】
特許文献２、特許文献３、特許文献４に開示されているのは、コード格納用メモリ部とデータ格納用メモリ部とのセクター分割に関する技術、データ格納用メモリ部の書き込み又は消去動作期間中にコード格納用メモリ部からの読み出しを行えるようにする技術、独立に動作可能なメモリブロックを複数個備えることによる技術である。これらは、システムの複雑さ解消や実装面積削減で効果はあるものの、システムの高機能化・大容量化によるチップ面積の増大に対して、機能別にブロックを分けることによるカラムデコーダやメモリ素子間分離層におけるチップ面積ロスを発生させることが課題である。
【００１０】
また、SOC(システムオンチップ)技術で、メモリセルへの書込み電圧印加時間を変えることで異なる性能要求を実現する技術が特許文献１に開示されている。特許文献１に開示されているのは、プログラム領域とデータ領域で求められる読み出しの寿命が異なるために、プログラム領域への書き込み電圧の印加時間に対してデータ領域への書き込み電圧の印加時間を短くすることで長寿命化を図るというものである。このとき、プログラム領域であるかデータ領域であるかは、入力されたアドレスにより判定している。この特許文献１の構成では、プログラム領域とデータ領域が同一セクター内にまたがると、システム側から一方のデータを消去する場合には、他方のデータを退避する必要があり、プログラム領域とデータ領域とを消去単位であるブロック別に分離する必要がある。他方のデータを退避する場合においては、余剰ブロックを増加させるだけでなく、システム制御を複雑化させてしまう課題がある。また、ブロックを分けることで、カラムデコーダやメモリ素子間分離層におけるチップ面積ロスを発生させる課題がある。
【特許文献１】特許第3519940号公報
【特許文献２】特開平10-326493号公報
【特許文献３】特開2004-273117号公報
【特許文献４】特開平7-281952号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
背景技術に示すように、異なる機能または性能を１チップで実現する技術が開示されているが、異なる機能または性能は、システムから独立して制御できる必要性から、異なる機能または性能別にセクターもしくはブロックを分離する必要があり、デコーダやメモリ素子間分離層によるチップ面積ロスを発生させるだけでなく、システムを複雑化させることが課題であった。
【課題を解決するための手段】
【００１２】
前記課題を解決するため、本発明に係る不揮発性半導体記憶装置は、行方向に隣接する２つのメモリセルの一方のソースまたはドレインと、他方のソースまたはドレインを共通に接続するビット線を有し、１つのメモリセルで物理的な２ビットを構成可能な非導電性の窒化膜を電荷蓄積媒体とするメモリセルを、行列に規則的に配置した不揮発性半導体メモリにおいて、第１の機能に割り振られた第１のアドレス群の参照先が前記非導電性の窒化膜を有したメモリセルの同一メモリセル内の２ビットの一方にアクセスされ、第２の機能に割り振られた第２のアドレス群の参照先が他方にアクセスされている構成を採用したものである。
【発明の効果】
【００１３】
本発明によれば、消去単位である同一セクター内もしくは同一ブロック内に異なる機能・用途別のデータを、アドレスとして独立な物理的２ビットに振り分ける構成であり、同一メモリセル内の一方と他方のビットを独立に消去するため、お互いのデータを干渉することは発生しない。従って、同一セクターもしくは同一ブロック内で異なる機能もしくは性能を実現でき、システム制御を簡易化できる高信頼性な不揮発性半導体記憶装置を提供できる。
【００１４】
また、本発明の不揮発性半導体記憶装置を用いたシステムにおいては、複数チップで構成されていた不揮発性半導体記憶装置を１チップで構成することができるので、実装面積を縮小することができるとともに、MONOS型のマルチビット構成による大容量化・高信頼性を実現しながら、１チップ化によるシステムの低価格・低消費電力・省資源化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実形態について図面を参照しながら説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の参照符号を付けている。
【００１６】
本発明の実施形態による不揮発性半導体メモリの概念図を図４に示す。この不揮発性半導体メモリはMONOS型のフラッシュメモリ(105)であり、同一ブロック内に、同一メモリセル内の２ビットの一方と他方をコード用途とデータ用途に割り振り、アドレスにて制御することで、１チップ構成でありながら、アドレス制御により異なる機能もしくは性能を実現する。これにより、デコーダ回路やメモリ素子間分離が削減できることで、チップ面積も削減可能となる。
【００１７】
(第１の実施形態)
本発明の第１の実施形態による不揮発性半導体記憶装置を図５に示す。この不揮発性半導体記憶装置(100)は、MONOS型のフラッシュメモリセルアレイ(105)に対して、外部のアドレス端子(106)，データ端子(107)，制御端子(108)の入出力により、制御回路(110)を通じて、電圧発生回路(109)を制御しながら、アクセスされる。入力されたアドレスが第１のアドレス群(101)である場合、MONOS型フラッシュメモリ(105)の同一メモリセル内の一方が接続された第１の機能(103)を通じてアクセスされる。また、入力されたアドレスが第２のアドレス群(102)である場合、MONOS型フラッシュメモリ(105)の同一メモリセル内の他方が接続された第２の機能(104)を通じてアクセスされる。従って、入力されたアドレスにより、異なる機能別の動作が可能となる。
【００１８】
(第２の実施形態)
本発明の第２の実施形態による不揮発性半導体記憶装置を図６に示す。この不揮発性半導体記憶装置(100)は、第１の機能(103)および第２の機能(104)が、印加電圧方法を可変にする構成例である。
【００１９】
第１の機能(103)および第２の機能(104)が書き換え速度を変えるものとする。制御回路(110)にて第１のアドレス群(101)か第２のアドレス群(102)かを解読し、電圧発生回路(109)は、第１のアドレス群(101)の接続先である第１の機能(103)へは第１の書き換え電圧(200)を、第２のアドレス群(102)の接続先である第２の機能(104)へは第２の書き換え電圧(201)を印加する。
【００２０】
第１の機能(103)に高速書き換えを要求し、第２の機能(104)に読み出し高寿命を要求する場合、電圧発生回路(109)は、第１の書き換えバイアス(200)として、第２の書き換えバイアス(201)より高い電圧を発生する。これにより、第１の機能(103)は、より速く書き換えレベルへ到達させる機能となり、同一ブロック内で異なる書き換え速度のフラッシュメモリを実現できる。
【００２１】
一方、第２の機能(104)にて取り扱われる第２のアドレス群(102)のメモリセルのビットは書き換えによる酸化膜のダメージを低減できるため、データ保持特性の良好なフラッシュメモリとして、使用可能となる。
【００２２】
なお、第１の機能(103)による第１の書き換えバイアス(200)の高電圧が問題である場合は、電圧発生回路(109)からの電圧出力を電圧レベルと印加時間を制御した階段状等のパルスにすることで改善される。
【００２３】
本実施形態の構成により、ブロック分割することなく、書き換え速度の速い機能と読み出し高寿命の性能とを持つフラッシュメモリを１チップで実現可能となる。
【００２４】
(第３の実施形態)
本発明の第３の実施形態による不揮発性半導体記憶装置を図７に示す。この不揮発性半導体記憶装置(100)は、第１の機能(103)および第２の機能(104)が、メモリセルアレイ(105)からのデータ入出力構成が異なることにより、機能を可変にする構成例である。
【００２５】
ここで、第１の機能(103)は、コード用途に用いられるランダムアクセスの構成であり、第２の機能(104)は、データ用途に多く用いられる連続シーケンシャルアクセスの構成であるものとする。
【００２６】
第１の機能(103)の構成は、MONOS型フラッシュメモリ(105)の一方に接続されたビット線の接続先がカラムデコーダ(300)であり、センスアンプ(301)を挟んで、入出力バッファ(302)へと接続される。これは一般的なNOR型フラッシュメモリの入出力回路となる。
【００２７】
第２の機能(104)の構成は、MONOS型フラッシュメモリ(105)の他方に接続されたビット線の接続先がデータラッチ回路(303)であり、ビット線制御回路(304)を挟んで、入出力バッファ(304)へと接続される。これは一般的なNAND型フラッシュメモリの入出力回路となる。
【００２８】
コード用途に用いられるアドレスを指定すると、制御回路(110)を通じて、第１のアドレス群(101)により、第１の機能(103)が活性化され、ランダムアクセスの読み出し等が実行される。一方、データ用途に用いられるアドレスを指定すると、制御回路(110)を通じて、第２のアドレス群(102)により、第２の機能(104)が活性化され、連続シーケンシャルアクセスの読み出し等が実行される。
【００２９】
以上のように、第１の機能(103)と第２の機能(104)で入出力回路構成を可変にすることで、NOR型フラッシュメモリとNAND型フラッシュメモリに特徴的に見られる、データの取扱いが可能になる。
【００３０】
本実施形態の構成により、システム側から見たフラッシュメモリのデータの取扱いが、NOR型フラッシュメモリとNAND型フラッシュメモリに特徴的に見られる、ランダムアクセスと連続シーケンシャルアクセスをブロック分割することなく、１チップで実現可能となる。
【００３１】
(第４の実施形態)
本発明の第４の実施形態は、第１の機能(103)および第２の機能(104)がメモリセル形成時に同一メモリセル内の一方と他方のビットで性能を変えていることを特徴とする製造方法例である。以下、図８を参照して説明する。
【００３２】
一般的なメモリセルトランジスタの形成過程において、ソース・ドレインとなる拡散層(400)の不純物イオン注入の濃度を制御することにより、同一メモリセル内の一方と他方のビットの書込み特性を変えることが可能である。
【００３３】
１ビット目側の不純物イオン注入時は高濃度、２ビット目側の不純物注入時は低濃度とした場合、１ビット目は、２ビット目に対して、書き込み時にドレイン近傍でより高電界を発生し、チャネルホットエレクトロンの発生を増加させ、結果的に高効率・高速な書込みが実現できる。
【００３４】
高速書き込みが必要な場合は、高書換回数が必要な場合が多く、データ保持特性が強く要求されない。そのため、高速書き込みが要求されない２ビット目については、高電界がかからず、ダメージの少ない低い注入濃度にすることで、高速書き込み性能と高寿命なデータ保持特性の性能をつくりわけることができる。
【００３５】
また、トンネル酸化膜厚も書換速度に影響がある。一般的にトンネル酸化膜厚が厚い場合は、ホットキャリアが透過するエネルギー障壁が高くなるため、書換速度は落ちるが、データ保持特性はよくなる。１ビット目と２ビット目の厚さ制御については、トンネル酸化膜厚の形成時に、ＣＶＤの角度調整等により可能である。
【００３６】
以上より、第１の機能(103)および第２の機能(104)をメモリセル形成時に作りこむことにより、ブロック分割することなく、高速書換、読み出し高寿命のフラッシュメモリを１チップで実現可能となる。
【００３７】
(第５の実施形態)
本発明の第５の実施形態による不揮発性半導体記憶装置を図９に示す。この不揮発性半導体記憶装置(100)は、第１の機能(103)が第２の機能(104)で書き込まれたデータを補完する機能の構成例である。
【００３８】
第１の機能(103)は、第２のアドレス群(102)で指定された特定メモリセルおよび隣接メモリセルへのアクセスを禁止するアドレスオフセット回路(700)により、第２のアドレス領域への書き込みと同時に、同一のデータを第１のアドレス領域へ書き込む機能として構成される。
【００３９】
これにより、システム動作で重要なコード用途のデータが、電源遮断など予期せぬ事態でデータを消失した場合に、第１の機能(103)で書き込まれたデータを読み出すことで復旧が可能となる。
【００４０】
また、別の構成例として、第２の機能(104)で書き込まれたデータがより高寿命となるように、同一メモリセル内のデータ干渉が少なくなるデータを第１の機能(103)にて書き込むことにより、データの高信頼性へとつなげることも可能である。
【００４１】
(第６の実施形態)
本発明の第６の実施形態による信号処理システムを図１０に示す。この信号処理システム(500)は、不揮発性半導体記憶装置(100)とマイクロコントローラ(501)とを備えている。ここでは、第１の機能(103)がコード用途、第２の機能(104)がデータ用途に割り当てられたものとする。マイクロコントローラ(501)は、既に、不揮発性半導体記憶装置(100)側で決定されているコード用途アドレス領域とデータ用途アドレス領域を指定することでコード用途とデータ用途を切り替えて取り扱える信号処理システム(500)として動作させることができる。これにより、小チップで簡易なシステム制御が可能な信号処理システムが提供できる。
【産業上の利用可能性】
【００４２】
以上説明してきたとおり、本発明の不揮発性半導体記憶装置及び信号処理システムは、１チップ構成により省電力、低価格かつ小実装面積による省資源化が可能で、複数の異なる性能が要求される不揮発性半導体記憶装置を統合化する場合にシステムを簡易化できる技術として適用することができる。また、第１の機能(103)および第２の機能(104)を機能ブロックとして複数個搭載し、選択信号にて切り替えることにより、システム側で不揮発性半導体記憶装置の機能を再構成できる。さらに、MONOS型の２ビット各々をＭＬＣ(マルチレベルセル)技術により、多値化していくことで、更なる大容量化が可能である。また、さらに、２ビットのアクセス方法において、第１のアドレス群(101)と第２のアドレス群(102)を、システムクロック信号の立上り、立下りに、独立して同期させることで、同一ブロックへのアクセスでありながら、お互いを干渉することなく、同時に異なる機能を実行することが可能となる。
【図面の簡単な説明】
【００４３】
【図１】FG型とMONOS型の構造比較図である。
【図２】MONOS型の書き込み消去概念図である。
【図３】携帯電話による一般的な信号処理システムの概略構成図である。
【図４】本発明の実施形態による不揮発性半導体メモリの概念図である。
【図５】本発明の第１の実施形態による不揮発性半導体記憶装置の概略構成図である。
【図６】本発明の第２の実施形態による不揮発性半導体記憶装置の概略構成図である。
【図７】本発明の第３の実施形態による不揮発性半導体記憶装置の概略構成図である。
【図８】本発明の第４の実施形態による不純物イオン注入濃度調整方法の概要図である。
【図９】本発明の第５の実施形態による不揮発性半導体記憶装置の概略構成図である。
【図１０】本発明の第６の実施形態による信号処理システムの概略構成図である。
【符号の説明】
【００４４】
100…不揮発性半導体記憶装置
101…第１のアドレス群
102…第２のアドレス群
103…第１の機能
104…第２の機能
105…MONOS型フラッシュメモリセルアレイ
106…アドレス端子
107…制御端子
108…データ端子
109…電圧発生制御回路
110…制御回路
200…第１の書き換え電圧
201…第２の書き換え電圧
300…カラムデコーダ
301…センスアンプ
302…入出力バッファ回路
303…データラッチ回路
304…ビット線制御回路＆入出力バッファ回路
400…拡散層
500…信号処理システム
600…２チップ構成によるメモリシステム
601…SOC(システムオンチップ)技術によるメモリシステム
602…SIP(システムインパッケージ)技術によるメモリシステム
700…アドレスオフセット回路
【図１】
2009301600.tif 000003
【図２】
2009301600.tif 000004
【図３】
2009301600.tif 000005
【図４】
2009301600.tif 000006
【図５】
2009301600.tif 000007
【図６】
2009301600.tif 000008
【図７】
2009301600.tif 000009
【図８】
2009301600.tif 000010
【図９】
2009301600.tif 000011
【図１０】
2009301600.tif 000012