(57)【要約】【課題】チップ占有面積が小さく低消費電力の広帯域RF信号処理回路を提供すること。【解決手段】半導体集積回路は、第1制御端子101の第1制御信号Vc1により制御可能なキャパシタンスCRを有する第1キャパシタ1と、第2制御端子102の第2制御信号Vc2により制御可能なキャパシタンスCLを有する第2キャパシタ3を含み等価的にインダクタLをエミュレートするジャイレータ2、5とからなる共振回路を半導体チップに具備する。キャパシタンスCRとインダクタLは、並列共振回路を構成する。並列共振周波数を変更する際に、第1と第2のキャパシタ1、3のキャパシタンスを協調的に変更する。並列共振回路は増幅素子Q1の出力電極に接続されるアクティブ負荷に好適である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第1制御端子に印加される第1制御信号によって制御可能なキャパシタンスを有する第1キャパシタと、第2制御端子に印加される第2制御信号によって制御可能なキャパシタンスを有する第2キャパシタを含むことによって等価的にインダクタをエミュレートするジャイレータを備えてなる共振回路を半導体チップに具備することを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記第1キャパシタと前記インダクタとは等価的に並列接続されることによって前記共振回路は並列共振回路となり、
前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記並列共振回路の並列共振周波数を所望の周波数に設定可能であることを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記並列共振回路の前記並列共振周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記並列共振回路は増幅素子の出力電極に接続されたアクティブ負荷であることを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記増幅素子はローノイズアンプと電圧制御発振器とミキサとの少なくともいずれかを構成するデバイスであることを特徴とする半導体集積回路。
【請求項６】
請求項２において、
前記ジャイレータは、
その入力端子の前記第1キャパシタの前記キャパシタンスの電圧に応答して前記第2キャパシタの前記キャパシタンスに供給する電流を生成する第1トランスコンダクタンス回路と、
前記第2キャパシタの前記キャパシタンスの電圧に応答した電流を前記第1トランスコンダクタンス回路の前記入力端子に帰還する第2トランスコンダクタンス回路とを備えて構成されていることを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記第1トランスコンダクタンス回路は差動入力端子の一対の前記第1キャパシタの前記キャパシタンスの差動電圧に応答して一対の前記第2キャパシタの前記キャパシタンスに供給する差動電流を生成する第1差動トランスコンダクタンス回路であり、
前記第2トランスコンダクタンス回路は差動入力端子の一対の前記第2キャパシタの前記キャパシタンスの差動電圧に応答して一対の前記第1キャパシタの前記キャパシタンスに供給する差動電流を生成する第2差動トランスコンダクタンス回路であることを特徴とする半導体集積回路。
【請求項８】
請求項６において、
前記第1トランスコンダクタンス回路はエミッタが抵抗を介して交流接地電位に接続されたエミッタ接地バイポーラトランジスタとソースが抵抗を介して交流接地電位に接続されたソース接地電界効果トランジスタとのいずれかを含むことを特徴とする半導体集積回路。
【請求項９】
請求項６において、
前記第2トランスコンダクタンス回路はバッファ回路と帰還抵抗とによって構成されていることを特徴とする半導体集積回路。
【請求項１０】
請求項７において、
前記バッファ回路はエミッタフォロワーとソースフォロワーとのいずれかによって構成されていることを特徴とする半導体集積回路。
【請求項１１】
請求項２において、
前記第1制御信号と前記第2制御信号とはディジタル信号とアナログ信号のいずれであることを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記ディジタル信号は無線通信用のRF周波数の複数のバンドまでのどのバンドを使用するかを複数ビットのバンド選択信号であることを特徴とする半導体集積回路。
【請求項１３】
請求項１において、
前記第1キャパシタと前記インダクタとは等価的に直列接続されることによって前記共振回路は直列共振回路となり、
前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記直列共振回路の直列共振周波数を所望の周波数に設定可能であることを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、
前記直列共振回路の前記直列共振周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする半導体集積回路。
【請求項１５】
請求項１４において、
前記直列共振回路は増幅素子の出力電極に接続されたノッチフィルタであり、前記ノッチフィルタは略前記直列共振周波数の周波数を持つ不所望な信号のレベルを抑圧することを特徴とする半導体集積回路。
【請求項１６】
請求項４において、
前記増幅素子は略２GHzから略１４GHzまでの周波数帯域から選択された２つ又はそれ以上の周波数バンドの信号を処理することを特徴とする半導体集積回路。
【請求項１７】
請求項１において、
前記第1キャパシタと前記インダクタとは等価的に直列接続の形態に接続され、
前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記直列接続による特性周波数を所望の周波数に設定可能であることを特徴とする半導体集積回路。
【請求項１８】
請求項１７において、
前記直列接続による前記特性周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする半導体集積回路。
【請求項１９】
増幅素子と、
前記増幅素子の出力電極に接続されたアクティブ負荷と
を半導体チップに具備する半導体集積回路であって、
前記アクティブ負荷は、
第1制御端子に印加される第1制御信号によって制御可能なキャパシタンスを有する第1キャパシタと、
第2制御端子に印加される第2制御信号によって制御可能なキャパシタンスを有する第2キャパシタを含むことによって等価的にインダクタをエミュレートするジャイレータと
を備えてなり、
前記アクティブ負荷では、前記第1キャパシタと前記インダクタとは等価的に並列接続されていることを特徴とする半導体集積回路。
【請求項２０】
請求項１９において、
前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記アクティブ負荷の並列共振周波数を所望の周波数に設定可能であることを特徴とする半導体集積回路。
【請求項２１】
請求項２０において、
前記アクティブ負荷の前記並列共振周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする半導体集積回路。
【請求項２２】
請求項２１において、
前記増幅素子は略２GHzから略１４GHzまでの周波数帯域から選択された２つ又はそれ以上の周波数バンドの信号を処理することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システムを構成する無線通信回路に関し、特に広帯域のマルチバンドを使用してデータを送受信する方法に適用して有効な技術に関する。
【背景技術】
【０００２】
一般に無線通信システムは、データの送受信を行うために所定のRF周波数帯域を用いる。例えば、広くワイヤレスLocal Area Network(LAN)の米国標準として知られるIEEE802.11gでは、2.4GHzから2.47GHzのRF周波数帯を用い、通信距離50〜100mの範囲で最大の伝送速度として５４Mbpsを達成する。
【０００３】
しかしながら、一般のユーザのデータに対する要求は年々高まり、高精細静画像のほか音楽データや動画像データを短時間にユーザの携帯機器へダウンロードすることが強く期待されている。
【０００４】
この要求に応える１つの技術が超広帯域(Ultra Wide Band：UWB)無線通信である。UWB無線通信は、２００２年４月に米国連邦通信委員会がUWBの商用利用を許可して以来、多くの機関が研究開発を進めている。UWB無線通信で用いる周波数範囲は、複数の周波数バンドに分割されたマルチバンド構成を採用する。マルチバンドを使用してデータを送受信する場合に、データを変復調した信号の周波数バンドでは信号を可能な限り減衰せずに伝送するか、もしくは増幅することが必要とされる。また、データを伝送しない周波数バンドでは、混変調を防止するためにバンド内に存在する不要信号を減衰させることが必要とされる。
【０００５】
下記非特許文献１には、マルチバンド(MB)の直交周波数分割多重(OFDM)のシステムのための周波数シンセサイザは、ナノ秒のオーダーのバンドスイッチ時間を必要とし、雑音、サイドバンド、消費電力に関して困難な挑戦を有していると記載している。また、PLLベースの一般的な周波数シンセサイザは、典型的にはマイクロ秒の長いセットリング時間により単純にはふさわしくない。下記非特許文献１には、1ナノ秒のスイッチ時間で３GHzから８GHzに分布する７バンドのクロックを生成する高速ホッピング周波数シンセサイザが記載されている。この周波数シンセサイザは、２個のPLL(Phase Locked Loop)回路と２個のセレクタと１個のSSB(Single Side Band)ミキサとにより構成されている。
【０００６】
また、下記非特許文献２には、入出力が閉ループ接続された２個のトランスコンダクタンスgm1、gm2、トランスコンダクタンスgm1の出力とトランスコンダクタンスgm2の入力とに接続された容量C1と、トランスコンダクタンスgm2の出力とトランスコンダクタンスgm1の入力とに接続された容量C2および抵抗Ｒとを含むジャイレータが記載されている。このジャイレータは、容量C2をC2/( gm1・gm2)のインダクタＬに見せるとしている。このように、ジャイレータは入力インピーダンスを出力に接続されたインピーダンスの逆数とするもので、キャパシタを等価的にインダクタに変換することができる。従って、等価変換されたインダクタを使用してLC回路と同様に回路を構成すれば、集積化が困難なインダクタを使用せずにフィルタや共振器を合成することができる。
【０００７】
更に、下記非特許文献３には、上記非特許文献２に記載されたジャイレータと類似の２次バイクワッドバンドパスフィルタが記載されている。下記非特許文献３には、バイアス電圧やバイアス電流でインダクタの性能指数Q、フィルタの中心周波数をチューニング可能なCMOS完全差動バイクワッドラティクバンドパスフィルタが記載され、バイアス電流を380μAから800μAに調整することで一定のゲインと帯域で中心周波数が2.45GHzから2.85GHzにチューニング可能なことも記載されている。
【０００８】
また、下記非特許文献４には、高価な外部インダクタやオンチップスパイラルインダクタを省略するために、900MHz周波数帯域のRFローノイズアンプにインダクタをエミュレートするジャイレータとキャパシタとのコンビネーションを使用することが記載されている。ジャイレータは、負帰還の形態で接続された２段のトランスコンダクタンス回路(gm1、gm2)により構成されている。段間のデバイス寄生容量で構成された容量性負荷としての第1キャパシタンス(C1)が、入力の誘導性インピーダンスLを生成する。これは、入力の第2キャパシタンス(C2)と伴にLCタンク回路を形成して、LCタンク回路は入力側トランスコンダクタンス回路の負荷として動作する。LCタンク回路の中心周波数は、1/2π(C1C2/gm1gm2)1/2で与えられる。
【０００９】
RFローノイズアンプでは、入力側トランスコンダクタンス回路としてのゲート接地の一対のNMOSトランジスタのソースに相補RF信号が供給される。ゲート接地の一対のNMOSトランジスタのドレインには、ジャイレータの第1段目のトランスコンダクタンス回路としての差動対のNMOSトランジスタのゲートが接続されている。この差動対のNMOSトランジスタのドレインには、一対のPMOSカレントミラー負荷が接続され、またジャイレータの第2段目のトランスコンダクタンス回路としての一対のPMOSトランジスタのゲートが接続されている。ジャイレータの第2段目のトランスコンダクタンス回路としての一対のP MOSトランジスタのドレインはジャイレータの第1段目のトランスコンダクタンス回路としての差動対のNMOSトランジスタのゲートが接続されることにより、負帰還が実現される。
【００１０】
このようにして構成されたCMOSローノイズアンプの周波数特性も測定され、0.9GHzの中心周波数付近で略20dBのゲインを持ち、低い方の周波数の0.4GHzと高い方の周波数の1.4GHzとで略10 dBのゲインを持つことも報告されている。
【００１１】
【非特許文献１】Ｊｒｉ  Ｌｅｅ  ｅｔ  ａｌ，  “Ａ  ７−Ｂａｎｄ  ３−８ＧＨｚ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ｗｉｔｈ  １ｎｓ  Ｂａｎｄ−Ｓｗｉｔｃｈｉｎｇ  Ｔｉｍｅ  ｉｎ  ０．１８μｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ，ｐｐ．２０４〜２０５．
【非特許文献２】Ａ．Ａ．Ａｂｉｄｉ，“Ｎｏｉｓｅ  ｉｎ  Ａｃｔｉｖｅ  Ｒｅｓｏｎａｔｏｒｓ  ａｎｄ  ｔｈｅ  Ａｖａｉｌａｂｌｅ  Ｄｙｎａｍｉｃ  Ｒａｎｇｅ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＳＴＥＭＳ−Ｉ：  ＦＵＮＤＡＭＥＮＴＡＬ  ＴＨＥＯＲＹ  ＡＮＤ  ＡＰＰＬＩＣＡＴＩＯＮＳ，  ＶＯＬ．３９，  ＮＯ．４，  ＡＰＲＩＬ  １９９２．ｐｐ．２９６〜２９９．
【非特許文献３】Ａｐｉｎｕｎｔ  Ｔｈａｎａｃｈａｙａｎｏｎｔ，“ＬＯＷ  ＶＯＬＴＡＧＥ  ＬＯＷ  ＰＯＷＥＲ  ＣＭＯＳ  ＩＮＤＵＣＴＯＲＬＥＳＳ  ＲＦ  ＢＡＮＤＰＡＳＳ  ＦＩＬＴＥＲ  ＷＩＴＨ  ＨＩＧＨ  ＩＭＡＧＥ  ＲＥＪＥＣＴＩＯＮ  ＣＡＰＡＢＩＬＩＴＹ”，  Ｔｈｅ  ２００２  ４５ｔｈ  Ｍｉｄｗｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ．  Ｖｏｌｕｍｅ  ３，ＰＰ  ＩＩＩ−５４８〜５５１．
【非特許文献４】Ｙｏｕｎｇ  Ｊ．  Ｓｈｉｎ  ｅｔ  ａｌ，“Ａｎ  Ｉｎｄｕｃｔｏｒｌｅｓｓ  ９００ＭＨｚ  ＲＦ  Ｌｏｗ−Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ  ｉｎ  ０．９μｍ  ＣＭＯＳ”，  ＩＥＥＥ  １９９７  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ，  ＰＰ．５１３〜５１６．
【発明の開示】
【発明が解決しようとする課題】
【００１２】
近年、屋内通信に向けてMulti-band OFDM(MB−OFDM)方式を採用したUWB無線通信用の周波数配置が提案されている。図２は、MB−OFDM方式を採用したUWB無線通信用の周波数配置を示す図である。図２から明らかなようにUWB周波数は、3432MHzを中心周波数とし528MHzの帯域幅を有する第１のサブバンドから、10296MHzを中心周波数とする同じく528MHzの帯域幅を有する第１４のサブバンドまで分割されている。これらの１５個のサブバンドは３つのサブバンド毎にグループ化され、第１から第３、第４から第６、第７から第９、第１０から第１２、そして第１３と第１４で形成する５グループで構成される。各サブバンドの中心周波数は、低い周波数から順に、3432、3960、4488、5016、5544、6072、6600、7128、7656、8184、8712、9240、9768、10296(単位：MHz)である。グループ毎にピコネットと称す通信ネットワークを構成できるが、現在では周波数の低い第１のグループのサブバンドを使用してピコネットを形成する無線通信が開発されている。
【００１３】
しかしながら、更に多数のユーザへ高速データ伝送用無線通信を提供するためには、約３GHzから約１０GHzまでおよぶUWB帯域に設けられたサブバンドを広く使用することによりピコネット数を増加することが必要である。そのため、UWB信号を送受信する無線回路では、受信信号の復調と送信信号の変調のためには上述の第１から第１４のサブバンドの中心周波数をローカル信号として生成することが必要となる。MB−OFDM方式の無線回路で生成するローカル信号は、ローカル信号のキャリア周波数がサブバンド中心周波数間を短時間でホッピングする必要があり、そのキャリア周波数切り換えに許容される時間は最大9.5nsと規定されている。従来、ローカル信号の周波数切り換えにはPhase Locked Loop(PLL)を使用していたが、PLL方式は負帰還ループを構成することで成り立っているために、ローカル信号の周波数の切り換え時間は長く、数ｍｓかかる欠点がある。
【００１４】
そこでUWB無線通信のローカル信号発生回路では、前記非特許文献１に記載のように、グループPLLにより3432MHzと6864MHzの２個のグループ周波数信号を作成して、バンドPLLにより1056MHzと211MHzの２個のバンド周波数信号を作成する。グループPLLからの3432MHzと6864MHzの２個のグループ周波数信号は、一方のセレクタで選択された後、SSBミキサの一方の入力に供給される。バンドPLLからの1056MHzと211MHzの２個のバンド周波数信号は、他方のセレクタで選択された後、トライモード・ディバイダの入力に供給される。トライモード・ディバイダの出力のDC電圧、528MHz信号、1056MHz信号のいずれかが、SSBミキサの他方の入力に供給される。SSBミキサによって、最終的なローカル信号が生成されることができる。前記非特許文献１に記載の技術を利用することで、略３GHzから略８GHzの間に割り当てた７つのサブバンド中心周波数(3432、3960、4488、5544、6072、6600、7128(単位：MHz)を生成することができる。
【００１５】
上記ローカル信号発生回路のSSBミキサは、２個の基本ミキサと出力バッファとで構成されている。一方のセレクタの出力からのグループPLLのグループ周波数信号の3432MHzまたは6864MHzの信号とトライモード・ディバイダの出力からのDC電圧、528MHz信号、1056MHz信号のいずれかが、２個の基本ミキサの一方と他方とにそれぞれで供給される。２個の基本ミキサの出力に接続された出力バッファは、特定のサブバンド周波数を選択して出力する。２個の基本ミキサのそれぞれは、３ないし４つのサブバンド中心周波数のいずれか一つの周波数を出力するために、出力周波数に共振周波数をチューニングされた共振回路を採用している。共振回路は、インダクタと複数のキャパシタと複数のスイッチとで構成されている。複数のキャパシタの一端はインダクタに接続され、複数のキャパシタの他端は複数のスイッチを介して接地電位に接続されている。共振回路のチューニングは、複数のスイッチのオン・オフ制御で実現する。しかし、数GHzでの高周波動作をするために共振回路のインダクタは集積回路内で実現することが重要であり、前記非特許文献１のチップマイクログラフに示されたように、スパイラルインダクタで実現することになる。スパイラルインダクタは、配線を渦状に巻いて所望のインダクタンスを実現する受動素子であるが占有面積が大きいという欠点がある。
【００１６】
前記非特許文献１に記載されたような低周波側用の基本ミキサの場合、スパイラルインダクタはチップ上に150μm×150μmの面積を占有するので、差動動作の基本ミキサの２個のスパイラルインダクタは合計300μm×150μmの面積を占有する。また高周波側の基本ミキサの場合も、２個のスパイラルインダクタは合計200μm×100μmの面積を占有する。前記非特許文献１ではローカル信号発生回路を１300μm×1100μm(1.3mm×1.1mm)のチップ面積で実現しており、基本ミキサで用いるスパイラルインダクタの占有面積は、およそ５％になる。このように、スパイラルインダクタを採用した共振回路は、チップ占有面積が大きいという欠点を有する。
【００１７】
また、前記非特許文献１で採用した共振回路を構成するキャパシタンスの値のスイッチによる切り換えで共振周波数を変化させる方法では、共振インピーダンスの最大値が共振周波数とともに変化してしまうという欠点がある。スパイラルインダクタのインダクタンスをL、そのクオリティファクタをQ、キャパシタのキャパシタンスをCとすると、共振インピーダンスの最大値Zmagmaxは以下の式で示される。
【００１８】
【数１】
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【００１９】
この数式１より、Lが一定の場合に、Cの値を変化させると最大値Zmagmaxが変化してしまうことが明らかである。例えば、Q＝15つまりインダクタに直列の寄生抵抗R＝2.5オーム、L＝1nH、C＝0.5〜1.5pFの場合に共振周波数は7.2GHz〜4.2GHzへ可変するが、最大値Zmagmaxも742オーム〜244オームへと大きく変化する。従って、前記非特許文献１の負荷インピーダンスは、キャパシタンスの切り換えによって共振周波数が切り換えられるものの、そのインピーダンスの最大は変化してローカル信号発生回路の出力信号振幅が変動するという問題が発生する。別の見方をすれば、ローカル信号発生回路の後段の回路の非線形特性によって、ローカル信号発生回路の出力信号振幅の変動を小さく抑制せねばならず、このために共振周波数の可変範囲もまた制限せねばならないという問題があるといえる。上記のように従来の共振回路は、そのスパイラルインダクタを採用するために占有面積が大であると言う欠点がある。また、従来の共振回路の共振周波数の可変方法が、並列配置したキャパシタバンクによるキャパシタンスの切り換えであるために、その共振インピーダンスが大きく変動してしまう欠点もある。
【００２０】
また、前記非特許文献４に記載されたように、ジャイレータとキャパシタとのコンビネーションを使用することによりインダクタをエミュレートすることができるが、カバー可能な周波数帯域が0.4GHzから1.4GHzである。この周波数帯域は、MB-OFDM方式のUWB無線通信の周波数帯域よりはるかに狭帯域となっている。
【００２１】
また、キャパシタを等価的にインダクタに変換することができるジャイレータを採用したフィルタの中心周波数は、前記非特許文献３に記載されたように、ジャイレータを構成するトランスコンダクタンス回路のバイアス電流の値によって調整されることができる。しかし、図２に示したUWB無線通信用の周波数配置の最低の第１のサブバンドの中心周波数3432MHzと最高の第１４のサブバンドの中心周波数10296MHzとの比は、３である。ジャイレータを採用したフィルタの中心周波数を３倍に増加するためには、入出力が閉ループ接続された２個のトランスコンダクタンスのうちの１個のトランスコンダクタンスのコンダクタンスを１／９に低減する必要がある。そのためには、１個のトランスコンダクタンスのバイアス電流の値を１０倍以上に増加する必要があるので、消費電力が著しく増加すると言う問題も本発明者等により明らかとされた。
【００２２】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、チップ占有面積が小さく低消費電力の広帯域RF信号処理回路を提供することにある。また、本発明の他の目的とするところは、共振周波数の変化によっても共振インピーダンスの大きな変動を低減することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２５】
即ち、本発明の代表的な半導体集積回路は、第1制御端子(101)に印加される第1制御信号(Vc1)によって制御可能な第1キャパシタ(1)と、第2制御端子(102)に印加される第2制御信号(Vc2)によって制御可能な第2キャパシタ(3)を含み等価的にインダクタ(L)をエミュレートするジャイレータ(2、5)とからなる共振回路を半導体チップに具備することを特徴とする(図１参照)。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、チップ占有面積が小さく低消費電力の広帯域RF信号処理回路を提供することができる。
【発明を実施するための最良の形態】
【００２７】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２８】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、第1制御端子(101)に印加される第1制御信号(Vc1)によって制御可能なキャパシタンス(CR)を有する第1キャパシタ(1)と、第2制御端子(102)に印加される第2制御信号(Vc2)によって制御可能なキャパシタンス(CL)を有する第2キャパシタ(3)を含むことによって等価的にインダクタ(L)をエミュレートするジャイレータ(2、5)とからなる共振回路を半導体チップに具備することを特徴とする(図１参照)。
【００２９】
前記実施の形態によれば、共振回路がチップ占有面積の大きなスパイラルインダクタではなくジャイレータとキャパシタとのコンビネーションによって実現されるので、チップ占有面積を削減することができる。また、共振周波数の設定はジャイレータを構成するトランスコンダクタンス回路のバイアス電流による制御ではなく第1と第2のキャパシタのキャパシタンスによる制御によって実現されるので、消費電力の増大を回避することができる。
【００３０】
好適な実施の形態による半導体集積回路では、前記第1キャパシタと前記インダクタとは等価的に並列接続されることによって前記共振回路は並列共振回路となる(図１参照)。
【００３１】
前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記並列共振回路の並列共振周波数を所望の周波数に設定することを特徴とする(図３参照)。
【００３２】
他の好適な実施の形態による半導体集積回路では、前記並列共振回路の前記並列共振周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする(図４参照)。
【００３３】
前記他の好適な実施の形態によれば、前記並列共振周波数を前記所望の周波数に変更するに際して、前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとは協調的に変更される。その結果、前記第1キャパシタの前記キャパシタンスによる第1インピーダンスは増加と減少の一方に変化して、前記第2キャパシタの前記キャパシタンスによる前記等価的なインダクタの第2インピーダンスは増加と減少の他方に変化する。従って、前記並列共振周波数を前記所望の周波数に変更するに際して、共振インピーダンスの大きな変動を低減することが可能となる(図５参照)。
【００３４】
より好適な実施の形態による半導体集積回路では、前記並列共振回路は増幅素子(Q1)の出力電極に接続されたアクティブ負荷であることを特徴とする(図１７、図１８、図１９参照)。
【００３５】
更に好適な実施の形態による半導体集積回路では、前記増幅素子はローノイズアンプと電圧制御発振器とミキサとの少なくともいずれかを構成するデバイスであることを特徴とする(図１７、図１８、図１９参照)。
【００３６】
他のより好適な実施の形態による半導体集積回路では、前記ジャイレータは、その入力端子の前記第1キャパシタの前記キャパシタンスの電圧に応答して前記第2キャパシタの前記キャパシタンスに供給する電流を生成する第1トランスコンダクタンス回路(2)と、前記第2キャパシタの前記キャパシタンスの電圧に応答した電流を前記第1トランスコンダクタンス回路の前記入力端子に帰還する第2トランスコンダクタンス回路(5、6)とにより構成されたことを特徴とする。
【００３７】
更により好適な実施の形態による半導体集積回路では、前記第1トランスコンダクタンス回路は差動入力端子の一対の前記第1キャパシタの前記キャパシタンスの差動電圧に応答して一対の前記第2キャパシタの前記キャパシタンスに供給する差動電流を生成する第1差動トランスコンダクタンス回路(2a)であり、前記第2トランスコンダクタンス回路は差動入力端子の一対の前記第2キャパシタの前記キャパシタンスの差動電圧に応答して一対の前記第1キャパシタの前記キャパシタンスに供給する差動電流を生成する第2差動トランスコンダクタンス回路(5a、5b)であることを特徴とする(図６参照)。
【００３８】
前記更により好適な実施の形態によれば、前記第1トランスコンダクタンス回路は前記差動入力端子に供給される同相入力信号に対して高い同相信号除去比(CMRR)を持つことができる。
【００３９】
他の更により好適な実施の形態による半導体集積回路では、前記第1トランスコンダクタンス回路はエミッタが抵抗(RE)を介して交流接地電位に接続されたエミッタ接地バイポーラトランジスタ(Qgm)とソースが抵抗(RE)を介して交流接地電位に接続されたソース接地電界効果トランジスタ(Mgm)とのいずれかを含むことを特徴とする(図９、図１１参照)。
【００４０】
更に他の更により好適な実施の形態による半導体集積回路では、前記第2トランスコンダクタンス回路はバッファ回路(5)と帰還抵抗(6)とによって構成されたことを特徴とする(図９、図１１参照)。
【００４１】
具体的な一つの実施の形態による半導体集積回路では、前記バッファ回路はエミッタフォロワー(QBA、Ics)とソースフォロワー(MBA、Ics)とのいずれかによって構成されたことを特徴とする(図９、図１１参照)。
【００４２】
他の具体的な一つの実施の形態による半導体集積回路では、前記第1制御信号と前記第2制御信号とはディジタル信号とアナログ信号のいずれであることを特徴とする(図９、図１１参照)。
【００４３】
最も具体的な一つの実施の形態による半導体集積回路では、前記ディジタル信号は無線通信用のRF周波数の複数のバンドまでのどのバンドを使用するかを複数ビットのバンド選択信号であることを特徴とする。
【００４４】
別の好適な実施の形態による半導体集積回路では、前記第1キャパシタと前記インダクタとは等価的に直列接続されることによって前記共振回路は直列共振回路となる(図７参照)。
【００４５】
前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記直列共振回路の直列共振周波数を所望の周波数に設定することを特徴とする。
【００４６】
他の好適な実施の形態による半導体集積回路では、前記直列共振回路の前記直列共振周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする。
【００４７】
前記他の好適な実施の形態によれば、前記直列共振周波数を前記所望の周波数に変更するに際して、前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとは協調的に変更される。その結果、前記第1キャパシタの前記キャパシタンスによる第1インピーダンスは増加と減少の一方に変化して、前記第2キャパシタの前記キャパシタンスによる前記等価的なインダクタの第2インピーダンスは増加と減少の他方に変化する。従って、前記直列共振周波数を前記所望の周波数に変更するに際して、共振インピーダンスの大きな変動を低減することが可能となる。
【００４８】
より好適な実施の形態による半導体集積回路では、前記直列共振回路は増幅素子(Q1)の出力電極に接続されたノッチフィルタであり、前記ノッチフィルタは略前記直列共振周波数の周波数を持つ不所望な信号のレベルを抑圧することを特徴とする(図１７参照)。
【００４９】
他のより好適な実施の形態による半導体集積回路では、前記増幅素子は略２GHzから略１４GHzまでの周波数帯域から選択された２つ又はそれ以上の周波数バンドの信号を処理することを特徴とする。
【００５０】
別の好適な実施の形態による半導体集積回路では、前記第1キャパシタと前記インダクタとは等価的に直列接続の形態に接続され、前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記直列接続による特性周波数を所望の周波数に設定することを特徴とする。
【００５１】
他の好適な実施の形態による半導体集積回路では、前記直列接続による前記特性周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする。
【００５２】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、増幅素子(Q1)と前記増幅素子の出力電極に接続されたアクティブ負荷とを半導体チップに具備するものである。
【００５３】
前記アクティブ負荷は、第1制御端子(101)に印加される第1制御信号(Vc1)によって制御可能なキャパシタンス(CR)を有する第1キャパシタ(1)と、第2制御端子(102)に印加される第2制御信号(Vc2)によって制御可能なキャパシタンス(CL)を有する第2キャパシタ(3)を含むことによって等価的にインダクタ(L)をエミュレートするジャイレータ(2、5)とからなる。
【００５４】
前記アクティブ負荷(21)では、前記第1キャパシタ(1)と前記インダクタ(L)とは等価的に並列接続されていることを特徴とする(図１７参照)。
【００５５】
好適な実施の形態による半導体集積回路では、前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとの少なくともいずれか一方のキャパシタンスを制御することによって、前記アクティブ負荷の並列共振周波数を所望の周波数に設定することを特徴とする(図３参照)。
【００５６】
他の好適な実施の形態による半導体集積回路では、前記アクティブ負荷の前記並列共振周波数を前記所望の周波数に変更するに際して、前記第1制御信号と前記第2制御信号とによって前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとを協調的に変更することを特徴とする(図４参照)。
【００５７】
前記他の好適な実施の形態によれば、前記並列共振周波数を前記所望の周波数に変更するに際して、前記第1キャパシタの前記キャパシタンスと前記第2キャパシタの前記キャパシタンスとは協調的に変更される。その結果、前記第1キャパシタの前記キャパシタンスによる第1インピーダンスは増加と減少の一方に変化して、前記第2キャパシタの前記キャパシタンスによる前記等価的なインダクタの第2インピーダンスは増加と減少の他方に変化する。従って、前記並列共振周波数を前記所望の周波数に変更するに際して、共振インピーダンスの大きな変動を低減することが可能となる(図５参照)。
【００５８】
他の最も具体的な一つの実施の形態による半導体集積回路では、前記増幅素子は略２GHzから略１４GHzまでの周波数帯域から選択された２つ又はそれ以上の周波数バンドの信号を処理することを特徴とする。
【００５９】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００６０】
《ジャイレータによる並列共振回路》
図１は、本発明の１つの実施の形態による半導体集積回路の半導体チップに構成された並列共振回路の構成を示す図である。図１に示す並列共振回路は、可変キャパシタ1とジャイレータとの並列接続によって基本的に構成されている。シングルエンド回路の形式のジャイレータは、トランスコンダクタンス回路2、可変キャパシタ3、ダンピング抵抗4、バッファ回路5、帰還抵抗6を含むによって構成されている。可変キャパシタ1のキャパシタンスCRは、制御端子101に印加される制御電圧Vc1によって可変制御される。トランスコンダクタンス回路2は、非反転入力端子＋と反転入力端−との間の入力電圧に応答した出力電流を生成するものである。可変キャパシタ3のキャパシタンスCLは、制御端子102に印加される制御電圧Vc2によって可変制御される。トランスコンダクタンス回路2の出力電流が可変キャパシタ3と抵抗4との並列接続に流れることにより、並列接続で電流・電圧変換が行われる。並列接続の信号電圧は、バッファ回路5と帰還抵抗6とを介してトランスコンダクタンス回路2の非反転入力端子＋に帰還される。尚、バッファ回路5は電圧利得A1の値が１に設定されたボルテージフォロワーであり、バッファ回路5と帰還抵抗6とはトランスコンダクタンス回路として動作する。このトランスコンダクタンス回路の出力電流は、共振回路の信号端子103の可変キャパシタ1に流入する。
【００６１】
この共振回路の構成において、可変キャパシタ1の一端と他端とは、所定の動作電圧V1を供給する端子とトランスコンダクタンス回路2の非反転入力端子＋とにそれぞれ接続されている。トランスコンダクタンス回路2の反転入力端子−と出力端子とは、所定のバイアス電圧Vgm1を供給する端子とバッファ回路5の入力端子とにそれぞれ接続されている。可変キャパシタ3の一端と他端とは、所定の動作電圧V2を供給する端子とトランスコンダクタンス回路2の出力端子とにそれぞれ接続されている。抵抗4の一端と他端とは、所定の動作電圧V3を供給する端子とトランスコンダクタンス回路2の出力端子とに接続されている。バッファ回路5の出力は帰還素子６の一端に接続され、帰還素子６の他端はトランスコンダクタンス回路2の非反転入力端子＋に接続されている。この構成において、トランスコンダクタンス回路2の非反転入力端子＋を共振回路の信号端子103とし、この信号端子103の特定のインピーダンス特性を利用する。すなわち、ジャイレータと同様に、トランスコンダクタンス回路2のコンダクタンス、可変キャパシタ3、帰還素子６により、共振回路の信号端子103で等価変換インダクタLが形成される。共振回路の信号端子103では、可変キャパシタ1のキャパシタンスCRと等価変換インダクタLとの並列共振回路が形成される。
【００６２】
結果的には、図１に示す共振回路では、信号端子103の可変キャパシタ1と等価変換インダクタLとの並列共振回路のインピーダンスは、可変キャパシタ1、3の制御端子101、102に印加される制御電圧によって変化させることができる。良く知られているように、LC並列共振回路のインピーダンスは共振周波数の周波数において最大となり、可変キャパシタ1、3のキャパシタンスCR、CLを変更することにより共振周波数、共振インピーダンス、共振帯域を可変制御することができる。
【００６３】
以下に、図１に示した並列共振回路の信号端子103のインピーダンスZpを解析する。
【００６４】
まず、可変キャパシタ1のキャパシタンスをCRとし、トランスコンダクタンス回路2のコンダクタンスをgm1とし、可変キャパシタ3のキャパシタンスをCLとし、抵抗4の抵抗値をRLとし、バッファ回路5の電圧利得A1の値を１と仮定して、帰還抵抗素子６の抵抗値をRFとすると、図１に示す共振回路の信号端子103のインピーダンスZpは、下記の数式２で求められる。
【００６５】
【数２】
2009033643.tif 000004
【００６６】
ここで、sは複素記号ｊと角周波数ωの積を示す。また角周波数ωは、周波数ｆと２πの積を示す。
【００６７】
ここで、数式２を整理すると数式３になる。
【００６８】
【数３】
2009033643.tif 000005
【００６９】
すなわち、上記数式３を下記の数式４と対比させ、その分母から固有周波数ωnとそのダンピングファクタζとは下記の数式５、数式６で求めることができる。
【００７０】
【数４】
2009033643.tif 000006
【００７１】
【数５】
2009033643.tif 000007
【００７２】
【数６】
2009033643.tif 000008
【００７３】
図１の構成の並列共振回路のインピーダンスでは、その共振周波数の角周波数は数式５の固有周波数で表すことができる。従って、数式５からトランスコンダクタンス回路2のコンダクタンスgm1、可変キャパシタ3のキャパシタンスCL、帰還素子６の抵抗値をRFにより形成される並列共振回路の信号端子103で等価変換インダクタLは、下記の数式７で求めることができる。
【００７４】
【数７】
2009033643.tif 000009
【００７５】
所定の動作電圧V1、V2、V3は交流接地点であるので、図１の下の等価回路に示すように、可変キャパシタ3のキャパシタンスCLと等価変換インダクタLとは信号端子103と接地点との間に並列接続されている。
【００７６】
従って、並列共振回路の信号端子103で等価変換インダクタLのインダクタンスは、可変キャパシタ3のキャパシタンスCLを変更することにより調整されることができる。すなわち、制御端子102に印加される制御電圧Vc2によって可変キャパシタ3のキャパシタンスCLを増加すれば、等価インダクタンスLは増加して、並列共振周波数を低下することができる。逆に、制御端子102に印加される制御電圧Vc2によって可変キャパシタ3のキャパシタンスCLを減少すれば、等価インダクタンスLは減少して、並列共振周波数を増加することができる。
【００７７】
更に、等価変換インダクタLと並列接続されている可変キャパシタ1のキャパシタンスCRを制御端子101に印加される制御電圧Vc1によって増加すれば、並列共振周波数を低下することができる。逆に、可変キャパシタ1のキャパシタンスCRを制御端子101に印加される制御電圧Vc1によって減少すれば、並列共振周波数を増加することができる。このようにして、図１の並列共振回路の２個の可変キャパシタ1、3のキャパシタンスCL、CRを適切に変化させて、並列共振周波数を広帯域に制御することができる。
【００７８】
また、並列共振回路のインピーダンスZpの絶対値は、数式３おいて、前記のようにｓの表記をs＝j・ω＝j・2πfを用いて角周波数ωまたは周波数ｆに置き換えて、それぞれの角周波数ωまたは周波数ｆの場合の絶対値を求めればよい。従って、並列共振回路のインピーダンスZpは、数式５で示すωnの角周波数(共振角周波数)で最大となり、その最大共振インピーダンスは、数式３において、s＝j・ωnを代入して得られる値となる。
【００７９】
ここで、数式３により求められる図１の並列共振回路の信号端子103のインピーダンスの絶対値｜Zp｜の計算結果を図３に示す。
【００８０】
図３(ａ)は、gm1＝40ｍＳ、RL＝1KΩ、RF＝1KΩ、CL＝0.15pFに設定して、CRを0.1pFから0.4pFへと0.1pFステップで変化させた場合の並列共振回路のインピーダンスZpの絶対値の周波数依存性である。可変キャパシタ1のキャパシタンスCRの値が大きくなるとともに、共振角周波数(図では共振周波数)が減少して、共振インピーダンスZpの絶対値は増加する傾向にある。
【００８１】
図３(ｂ)は、gm1＝40ｍＳ、RL＝1KΩ、RF＝1KΩ、CR＝0.2pFに設定して、CLを0.1pFから0.4pFへと0.1pFステップで変化させた場合の並列共振回路のインピーダンスZpの絶対値の周波数依存性である。可変キャパシタ3のキャパシタンスCLが大きくなるとともに、やはり共振角周波数(図では共振周波数)が減少するとともに、共振インピーダンスZpの絶対値も減少する傾向にある。
【００８２】
図４は、可変キャパシタ3のキャパシタンスCLと可変キャパシタ1のキャパシタンスCRとを協調的に変化させた場合の図１の並列共振回路の信号端子103のインピーダンスの周波数依存性を示す図である。尚、図４の横軸は共振周波数frであり、図４の縦軸は共振インピーダンスZrである。図４は、可変キャパシタ1のキャパシタンスCRを0.1pFから0.4pFへ変化させ、可変キャパシタ3のキャパシタンスCLを0.05pFから0.4pFへ変化した場合の特性である。すなわち、図４の点aではCRは0.1pF、CLは0.05pFにそれぞれ設定され、図４の点bではCRは0.15pF、CLは0.1pFにそれぞれ設定され、図４の点cではCRは0.2pF、CLは0.2pFにそれぞれ設定されている。また、図４の点dではCRは0.3pF、CLは0.3pFにそれぞれ設定され、図４の点eではCRは0.4pF、CLは0.4pFにそれぞれ設定されている。図４から、図１の並列共振回路の２個の可変キャパシタ1、3のキャパシタンスCL、CRを適切に変化させることによって、並列共振周波数と並列共振インピーダンスとを広帯域に制御できることが理解できる。
【００８３】
図５は、図４の点a、b、c、d、eの５点の２個のキャパシタンスCL、CRの値の場合の図１の並列共振回路の信号端子103のインピーダンスの周波数依存性を示す図である。図５から、共振周波数と共振インピーダンスとを略2GHzから略14GHzの極めて広い周波数帯域で任意に制御できることが理解できる。すなわち、図１の並列共振回路の共振周波数frに対応する固有周波数ωnは、前記数式５で示すように可変キャパシタ1のキャパシタンスCRと可変キャパシタ3のキャパシタンスCLとの積の平方根に逆比例する。図１の並列共振回路の共振周波数frを減少するに際して、制御電圧Vc1、Vc2によって可変キャパシタ1のキャパシタンスCRと可変キャパシタ3のキャパシタンスCLとを上記のように協調的に増加する。その結果、可変キャパシタ1のキャパシタンスCRと可変キャパシタ3によるインピーダンスは減少して、可変キャパシタ3のキャパシタンスCLによる等価的なインダクタLのインピーダンスは増加する。従って、図１の並列共振回路の共振周波数frを所望の周波数に変更するに際して、図５に示すように共振インピーダンスの大きな変動を低減することが可能となる。
【００８４】
また、図５より図１に示した並列共振回路は略2GHzから略14GHzの極めて広い周波数帯域で任意の共振周波数を持つバンドパスフィルタとして使用できることが理解できる。
【００８５】
《完全差動トランスコンダクタンス回路による並列共振回路》
図６は、本発明の他の実施の形態による半導体集積回路の半導体チップに形成された共振回路の構成を示す図である。図６に示す並列共振回路は、差動信号に対応する構成を採用している。図６に示す並列共振回路は、一対の可変キャパシタ1a、1b、非反転入力端子＋と反転入力端子−と非反転出力端子＋と反転出力端子−とを持つ差動トランスコンダクタンス回路2ａ、一対の可変キャパシタ3a、3b、一対の抵抗4a、4b、一対のバッファ回路5a、5b、一対の帰還抵抗6a、6bにより構成されている。一対の可変キャパシタ1a、1bのキャパシタンスは、制御端子101に印加される制御電圧Vc1によって可変制御される。差動トランスコンダクタンス回路2ａは、非反転入力端子＋と反転入力端子−との間の入力電圧に応答した非反転出力電流と反転出力電流とを、非反転出力端子＋と反転出力端子−とにそれぞれ生成するものである。一対の可変キャパシタ3a、3bのキャパシタンスは、制御端子102に印加される制御電圧Vc2によって可変制御される。
【００８６】
従って、図６に示す並列共振回路は、図１に示すシングルエンド回路の形式の並列共振回路を完全差動トランスコンダクタンス回路に発展させた完全差動並列共振回路である。その結果、図６に示す完全差動型並列共振回路は、図１に示した並列共振回路と同様に略2GHzから略14GHzの極めて広い周波数帯域で任意の共振周波数を持つバンドパスフィルタとして使用できる。更にまた、図６に示す完全差動型並列共振回路は、一対の信号端子103a、103bに供給される同相入力信号に対して高い同相モード除去比(CMRR)を持つものである。
【００８７】
《ジャイレータによる直列共振回路》
図７は、本発明の他の１つの実施の形態により半導体集積回路の半導体チップに形成された直列共振回路の構成を示す図である。図７に示した直列共振回路が図１に示した並列共振回路と相違するのは、可変キャパシタ1の一端が信号端子103に接続されたことであり、その他は基本的に同一である。その結果、図７に示した直列共振回路は、可変キャパシタ1とジャイレータとの直列接続によって基本的に構成されている。
【００８８】
以下に、図７に示した直列共振回路の信号端子103のインピーダンスZsを解析する。
【００８９】
まず、可変キャパシタ1のキャパシタンスをCRとし、トランスコンダクタンス回路2のコンダクタンスをgm1とし、可変キャパシタ3のキャパシタンスをCLとし、抵抗4の抵抗値をRLとし、バッファ回路5の電圧利得A1の値を１と仮定して、帰還抵抗素子６の抵抗値をRFとすると、図７に示す直列共振回路の信号端子103のインピーダンスZsは、下記の数式８で求められる。
【００９０】
【数８】
2009033643.tif 000010
【００９１】
ここで、ｓとは複素記号ｊと角周波数ωの積を示す。また角周波数ωは、周波数ｆと２πの積で示す。
【００９２】
数式８の分子から固有周波数ωnとそのダンピングファクタζを計算すると数式９、数式１０で表すことができる。
【００９３】
【数９】
2009033643.tif 000011
【００９４】
【数１０】
2009033643.tif 000012
【００９５】
図７に示した直列共振回路のインピーダンスでは、その共振周波数は数式９の固有周波数で表すことができる。従って、数式９からトランスコンダクタンス回路2のコンダクタンスgm1、可変キャパシタ3のキャパシタンスCL、帰還素子６の抵抗値をRFにより形成される直列共振回路の信号端子103で等価変換インダクタLは、下記の数式１１で求めることができる。
【００９６】
【数１１】
2009033643.tif 000013
【００９７】
所定の動作電圧V1、V2は交流接地点であるので、図７の下の等価回路に示すように、可変キャパシタ3のキャパシタンスCLと等価変換インダクタLとは信号端子103と接地点との間に直列接続されている。
【００９８】
従って、直列共振回路の信号端子103で等価変換インダクタLのインダクタンスは、可変キャパシタ3のキャパシタンスCLを変更することにより調整されることができる。すなわち、制御端子102に印加される制御電圧Vc2によって可変キャパシタ3のキャパシタンスCLを増加すれば、等価インダクタンスLは増加して、直列共振周波数を低下することができる。逆に、制御端子102に印加される制御電圧Vc2によって可変キャパシタ3のキャパシタンスCLを減少すれば、等価インダクタンスLは減少して、直列共振周波数を増加することができる。
【００９９】
更に、等価変換インダクタLと直列接続されている可変キャパシタ1のキャパシタンスCRを制御端子101に印加される制御電圧Vc1によって増加すれば、直列共振周波数を低下することができる。逆に、可変キャパシタ1のキャパシタンスCRを制御端子101に印加される制御電圧Vc1によって減少すれば、直列共振周波数を増加することができる。このようにして、図７の直列共振回路の２個の可変キャパシタ1、3のキャパシタンスCL、CRを適切に変化させて、並列共振周波数を広帯域に制御することができる。
【０１００】
また、直列共振回路のインピーダンスZsの絶対値は、数式８おいて、前記のようにｓの表記をs＝j・ω＝j・2πfを用いて角周波数ωまたは周波数ｆに置き換えて、それぞれの角周波数ωまたは周波数ｆの場合の絶対値を求めればよい。従って、直列共振回路のインピーダンスZsは、数式９で示すωnの角周波数(共振角周波数)で最小となり、その最小共振インピーダンスは、数式８において、s＝j・ωnを代入して得られる値となる。
【０１０１】
図７に示した直列共振回路は略2GHzから略14GHzの極めて広い周波数帯域で任意の共振周波数を持つバンドリジェクションスフィルタとして使用できる。直列共振回路は共振周波数で最小の直列共振インピーダンスを持つので、不所望な妨害波や高調波の周波数に直列共振回路の共振周波数を設定することにより、不所望な妨害波や高調波を抑圧することができる。
【０１０２】
《完全差動トランスコンダクタンス回路による直列共振回路》
図８は、本発明の他の実施の形態により半導体集積回路の半導体チップに形成された直列共振回路の構成を示す図である。図８に示す直列共振回路は、差動信号に対応する構成を採用している。図８に示す直列共振回路は、一対の可変キャパシタ1a、1b、非反転入力端子＋と反転入力端子−と非反転出力端子＋と反転出力端子−とを持つ差動トランスコンダクタンス回路2ａ、一対の可変キャパシタ3a、3b、一対の抵抗4a、4b、一対のバッファ回路5a、5b、一対の帰還抵抗6a、6bにより構成されている。一対の可変キャパシタ1a、1bのキャパシタンスは、制御端子101に印加される制御電圧Vc1によって可変制御される。差動トランスコンダクタンス回路2ａは、非反転入力端子＋と反転入力端子−との間の入力電圧に応答した非反転出力電流と反転出力電流とを、非反転出力端子＋と反転出力端子−とにそれぞれ生成するものである。一対の可変キャパシタ3a、3bのキャパシタンスは、制御端子102に印加される制御電圧Vc2によって可変制御される。
【０１０３】
従って、図８に示す直列共振回路は、図７に示すシングルエンド回路の形式の直列共振回路を完全差動トランスコンダクタンス回路に発展させた完全差動直列共振回路である。その結果、図８に示す完全差動型直列共振回路は、図７に示した直列共振回路と同様に略2GHzから略14GHzの極めて広い周波数帯域で任意の共振周波数を持つバンドリジェクションフィルタとして使用できる。更にまた、図８に示す完全差動型直列共振回路は、一対の信号端子103a、103bに供給される同相入力信号に対して高い同相モード除去比(CMRR)を持つものである。
【０１０４】
《バイポーラトランジスタによる並列共振回路のインプリメンテーション》
図９は、図１の本発明の１つの実施の形態により半導体集積回路の半導体チップに形成されバイポーラトランジスタによって構成した並列共振回路を示す図である。図９では、トランスコンダクタンス回路2をエミッタがエミッタ抵抗REを介して交流接地電位に接続されたNPN型バイポーラトランジスタQgmとエミッタ抵抗REとで構成して、バッファ回路5をNPN型バイポーラトランジスタQBAと定電流源Icsとで構成している。
【０１０５】
NPN型バイポーラトランジスタQgmのベースとエミッタとはそれぞれトランスコンダクタンス回路2の非反転入力端子と反転入力端子として機能する一方、NPN型バイポーラトランジスタQgmのコレクタ電流はトランスコンダクタンス回路2の出力電流となる。また、バッファ回路5は、エミッタフォロワーとして動作するNPN型バイポーラトランジスタQBAと定電流源Icsとで構成されている。
【０１０６】
図９のバイポーラトランジスタによる並列共振回路が良好に動作するためには、適正なレベルのバイアス電圧V3が供給される必要がある。トランスコンダクタンス回路2のNPN型バイポーラトランジスタQgmを着目するRF周波数範囲で動作させるために必要なバイアス電流をIcQgmとし、バッファ回路5のNPN型バイポーラトランジスタQBAを着目するRF周波数範囲で動作するために必要なバイアス電流をIcQBAとする。また、並列共振回路はその前段の回路にバイアス電流Ibiasを供給すると考えると、直流バイアス電圧V3は以下の数式１２で表すことができる。
【０１０７】
【数１２】
2009033643.tif 000014
【０１０８】
数式１２の右辺の第1項は抵抗4(RL)のNPN型バイポーラトランジスタQgmのコレクタ電流IcQgmによる電圧降下、第2項はバッファ回路5のNPN型バイポーラトランジスタQBAのベース・エミッタ電圧、第3項は帰還抵抗6(RF)のバイアス電流Ibiasによる電圧降下、第4項はNPN型バイポーラトランジスタQgmのベース・エミッタ電圧、第5項はエミッタ抵抗REのNPN型バイポーラトランジスタQgmの電流IcQgmによる電圧降下である。
【０１０９】
例えば、コレクタ電流IcQgm＝0.5mA、ベース・エミッタ電圧VQgm、VQBA＝0.95V、RL＝1KΩ、RF＝300Ω、RE＝100Ω、Ibias＝1mAの場合には、バイアス電圧V3の適正な電圧レベルは少なくとも2.75Voltである。
【０１１０】
《バイポーラトランジスタによる完全差動並列共振回路のインプリメンテーション》
図１０は、図６の本発明の他の実施の形態により半導体集積回路の半導体チップに形成されバイポーラトランジスタによって構成した共振回路を示す図である。図１０では、トランスコンダクタンス回路2aを一対のNPN型バイポーラトランジスタQgm1、Qgm2とエミッタ抵抗REと一対の定電流源Icsとで構成している。一対のバッファ回路5a、5bのそれぞれをNPN型バイポーラトランジスタQBAと定電流源Icsとで構成している。
【０１１１】
図１０のバイポーラトランジスタによる完全差動並列共振回路が良好に動作するためには、適正なレベルのバイアス電圧V3が供給される必要がある。トランスコンダクタンス回路2aのNPN型バイポーラトランジスタQgm1、Qgm2を着目するRF周波数範囲で動作させるために必要なバイアス電流をIcQgmとし、バッファ回路5a、5bのNPN型バイポーラトランジスタQBAを着目するRF周波数範囲で動作するために必要なバイアス電流をIcQBAとする。また、並列共振回路はその前段の回路にバイアス電流Ibiasを供給すると考えると、直流バイアス電圧V3は以下の数式１３で表すことができる。
【０１１２】
【数１３】
2009033643.tif 000015
【０１１３】
数式１３の右辺の第1項は抵抗4(RL)のNPN型バイポーラトランジスタQgmのコレクタ電流IcQgmによる電圧降下、第2項はバッファ回路5のNPN型バイポーラトランジスタQBAのベース・エミッタ電圧、第3項は帰還抵抗6(RF)のバイアス電流Ibiasによる電圧降下、第4項はNPN型バイポーラトランジスタQgmのベース・エミッタ電圧、第5項はトランスコンダクタンス回路2aの定電流源IcsのNPN型バイポーラ定電流トランジスタのコレクタ・エミッタ間飽和電圧VCE(sat)である。
【０１１４】
例えば、コレクタ電流IcQgm＝0.5mA、ベース・エミッタ電圧VQgm、VQBA＝0.95V、RL＝1KΩ、RF＝300Ω、Ibias＝1mA、VCE(sat)＝0.4V程度の場合にバイアス電圧V3の適正な電圧レベルは少なくとも3.1Voltである。
【０１１５】
《MOSトランジスタによる並列共振回路のインプリメンテーション》
図１１は、図９に示した本発明の１つの実施の形態により半導体集積回路の半導体チップに形成された並列共振回路のトランスコンダクタンス回路2とバッファ回路5のNPN型バイポーラトランジスタをNチャンネル型MOS電界効果トランジスタに置換したものである。
【０１１６】
図１１で、Nチャンネル型MOSトランジスタMgmのゲートとソースとはそれぞれトランスコンダクタンス回路2の非反転入力端子と反転入力端子として機能する一方、Nチャンネル型MOSトランジスタMgmのドレイン電流はトランスコンダクタンス回路2の出力電流となる。また、バッファ回路5は、ソースフォロワーとして動作するNチャンネル型MOSトランジスタMBAと定電流源Icsとで構成されている。
【０１１７】
図１１のNチャンネル型MOSトランジスタによる並列共振回路が良好に動作するためには、適正なレベルのバイアス電圧V3が供給される必要がある。トランスコンダクタンス回路2のNチャンネル型MOSトランジスタMgmを着目するRF周波数範囲で動作させるために必要なバイアス電流をIdMgmとし、バッファ回路5のNチャンネル型MOSトランジスタMBAを着目するRF周波数範囲で動作するために必要なバイアス電流をIdMBAとする。また、並列共振回路はその前段の回路にバイアス電流Ibiasを供給すると考えると、直流バイアス電圧V3は以下の数式１４で表すことができる。
【０１１８】
【数１４】
2009033643.tif 000016
【０１１９】
数式１４の右辺の第1項は抵抗4(RL)のNチャンネル型MOSトランジスタMgmのドレイン電流IdMgmによる電圧降下、第2項はバッファ回路5のNチャンネル型MOSトランジスタMBAのゲート・ソース電圧、第3項は帰還抵抗6(RF)のバイアス電流Ibiasによる電圧降下、第4項はNチャンネル型MOSトランジスタMgmのゲート・ソース電圧、第5項はソース抵抗REのNチャンネル型MOSトランジスタMgmの電流IdMgmによる電圧降下である。
【０１２０】
例えば、ドレイン電流IdMgm＝0.5mA、ゲート・ソース電圧VMgm、VMBA＝0. 5V、RL＝1KΩ、RF＝300Ω、RE＝100Ω、Ibias＝1mAの場合には、バイアス電圧V3の適正な電圧レベルは少なくとも1.85Voltである。
【０１２１】
このように、図９に示した並列共振回路のトランスコンダクタンス回路2とバッファ回路5とはベース・エミッタ電圧が0.95V と大きなNPN型バイポーラトランジスタを使用しているのに対して、図１１に示した並列共振回路のトランスコンダクタンス回路2とバッファ回路5とはゲート・ソース電圧が0. 5Vと小さな Nチャンネル型MOSトランジスタを使用している。従って、図９の並列共振回路のバイアス電圧V3の適正電圧2.75Vから図１１の並列共振回路のバイアス電圧V3の適正電圧1.85Vと、大幅に削減することができる。
【０１２２】
《MOSトランジスタによる完全差動並列共振回路のインプリメンテーション》
図１２は、図１０に示した本発明の１つの実施の形態により半導体集積回路の半導体チップに形成された完全差動並列共振回路のトランスコンダクタンス回路2aとバッファ回路5a、5bのNPN型バイポーラトランジスタをNチャンネル型MOSトランジスタに置換したものである。
【０１２３】
図１２では、トランスコンダクタンス回路2aを一対のNチャンネル型MOSトランジスタMgm1、Mgm2とソース抵抗REと一対の定電流源Icsとで構成している。一対のバッファ回路5a、5bのそれぞれをNチャンネル型MOSトランジスタMBAと定電流源Icsとで構成している。
【０１２４】
図１２のMOSトランジスタによる完全差動並列共振回路が良好に動作するためには、適正なレベルのバイアス電圧V3が供給される必要がある。トランスコンダクタンス回路2aのNチャンネル型MOSトランジスタMgm1、Mgm2を着目するRF周波数範囲で動作させるために必要なバイアス電流をIdMgmとし、バッファ回路5a、5bのNチャンネル型MOSトランジスタMBAを着目するRF周波数範囲で動作するために必要なバイアス電流をIdMBAとする。また、並列共振回路はその前段の回路にバイアス電流Ibiasを供給すると考えると、直流バイアス電圧V3は以下の数式１５で表すことができる。
【０１２５】
【数１５】
2009033643.tif 000017
【０１２６】
数式１５の右辺の第1項は抵抗4(RL)のNチャンネル型MOSトランジスタMgmのドレイン電流IdMgmによる電圧降下、第2項はバッファ回路5a、5bのNチャンネル型MOSトランジスタMBAのゲート・ソース電圧、第3項は帰還抵抗6(RF)のバイアス電流Ibiasによる電圧降下、第4項はNチャンネル型MOSトランジスタMgmのゲート・ソース電圧、第5項はトランスコンダクタンス回路2aの定電流源IcsのNチャンネル型MOSトランジスタのドレイン・ソース間飽和電圧VCE(sat)である。
【０１２７】
例えば、ドレイン電流IdMgm＝0.5mA、ゲート・ソース電圧VMgm、VMBA＝0.5V、RL＝1KΩ、RF＝300Ω、Ibias＝1mA、VDS(sat)＝0.4V程度の場合には、バイアス電圧V3の適正な電圧レベルは少なくとも2.2Voltである。
【０１２８】
このように、図１０に示した完全差動並列共振回路のトランスコンダクタンス回路2aとバッファ回路5a、5bとはベース・エミッタ電圧が0.95V と大きなNPN型バイポーラトランジスタを使用しているのに対して、図１２に示した完全差動並列共振回路のトランスコンダクタンス回路2aとバッファ回路55a、5bとはゲート・ソース電圧が0. 5Vと小さな Nチャンネル型MOSトランジスタを使用している。従って、図１０の完全差動並列共振回路のバイアス電圧V3の適正電圧3.1Vから図１２の完全差動並列共振回路のバイアス電圧V3の適正電圧2.2Vと、大幅に削減することができる。
【０１２９】
《他の完全差動トランスコンダクタンス回路による並列共振回路》
図１３は本発明の他の実施の形態により半導体集積回路の半導体チップに形成された完全差動トランスコンダクタンス回路による並列共振回路を示す図である。図６に示した完全差動トランスコンダクタンス回路による並列共振回路と比較すると、図１３の回路では２段目の回路5aが、図６のような電圧利得A1の値が１のバッファ回路5a、5bではなく、１段目の回路2aと同様にトランスコンダクタンス回路であることである。その結果、図６のような帰還抵抗6は、図１３の完全差動並列共振回路では削除されている。
【０１３０】
図１３に示す完全差動並列共振回路は、一対の可変キャパシタ1a、1b、一対の抵抗7a、7b、非反転入力端子＋と反転入力端子−と非反転出力端子＋と反転出力端子−とを持つ差動トランスコンダクタンス回路2ａ、一対の可変キャパシタ3a、3b、一対の抵抗4a、4b、非反転入力端子＋と反転入力端子−と非反転出力端子＋と反転出力端子−とを持つ差動トランスコンダクタンス回路5ａにより構成されている。一対の可変キャパシタ1a、1bのキャパシタンスは、制御端子101に印加される制御電圧Vc1によって可変制御される。差動トランスコンダクタンス回路2ａは、非反転入力端子＋と反転入力端子−との間の入力電圧に応答した非反転出力電流と反転出力電流とを、非反転出力端子＋と反転出力端子−とにそれぞれ生成するものである。一対の可変キャパシタ3a、3bのキャパシタンスは、制御端子102に印加される制御電圧Vc2によって可変制御される。２段目の差動トランスコンダクタンス回路5aも、非反転入力端子＋と反転入力端子−との間の入力電圧に応答した非反転出力電流と反転出力電流とを一対の可変キャパシタ1a、1bと一対の抵抗7a、7bとに流入する。
【０１３１】
図６の帰還抵抗6の機能は、図１３の２段目のトランスコンダクタンス回路5aにより実行されている。従って、２段目の差動トランスコンダクタンス回路5aのコンダクタンスをgm2とすると、信号端子103a、103bの等価インダクタンスLは次式で与えられる。
【０１３２】
【数１６】
2009033643.tif 000018
【０１３３】
すなわち、制御端子102に印加される制御電圧Vc2によって可変キャパシタ3a、3bのキャパシタンスCLa、CLbを増加すれば、等価インダクタンスLは増加して、並列共振周波数を低下することができる。逆に、制御端子102に印加される制御電圧Vc2によって可変キャパシタ3a、3bのキャパシタンスCLa、CLbを減少すれば、等価インダクタンスLは減少して、並列共振周波数を増加することができる。
【０１３４】
更に、等価変換インダクタLと並列接続されている可変キャパシタ1a、1bのキャパシタンスCRa、CRbを制御端子101に印加される制御電圧Vc1によって増加すれば、並列共振周波数を低下することができる。逆に、可変キャパシタ1a、1bのキャパシタンスCRa、CRbを制御端子101に印加される制御電圧Vc1によって減少すれば、並列共振周波数を増加することができる。このようにして、図１３の並列共振回路の４個の可変キャパシタ1a、1b、3a、3bのキャパシタンスCRa、CRb、CLa、CLbを適切に変化させて、並列共振周波数を広帯域に制御することができる。
【０１３５】
《CMOSトランジスタによる他の並列共振回路のインプリメンテーション》
図１４は、図１３の本発明の他の実施の形態により半導体集積回路の半導体チップに形成された完全差動トランスコンダクタンス回路CMOSトランジスタで構成した図を示す。図１４では、1段目の差動トランスコンダクタンス回路2aは、一対のNチャンネルMOSトランジスタMgm1a、Mgm1bと定電流源Icsとで構成され、2段目の差動トランスコンダクタンス回路5a、5bは一対のPチャンネルMOSトランジスタMgm2a、Mgm2bで構成されている。可変キャパシタ3a、3bと抵抗4a、4bとの並列接続は1段目の差動トランスコンダクタンス回路2aのNチャンネルMOSトランジスタMgm1a、Mgm1bのドレイン負荷となり、可変キャパシタ1a、1bと抵抗7a、7bとの並列接続は2段目の差動トランスコンダクタンス回路5a、5bのPチャンネルMOSトランジスタMgm2a、Mgm2bのドレイン負荷となっている。尚、電圧V1は、定電流源Icsが接続された接地電圧のレベルとすることができる。
【０１３６】
尚、図１３と図１４の完全差動トランスコンダクタンス回路による並列共振回路の基本的な構成は、前記非特許文献４に記載されたジャイレータとキャパシタとのコンビネーションと類似のものである。
【０１３７】
《可変キャパシタの並列共振回路のインプリメンテーション》
以上説明した種々の実施の形態による並列共振回路または直列共振回路の可変キャパシタ1、3のキャパシタンスCR、CLは、制御端子101、102に印加される制御電圧Vc1、Vc2によって可変制御されるものである。制御電圧Vc1、Vc2は、ディジタル信号とアナログ信号のいずれでも可能である。
【０１３８】
図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の3432MHzを中心周波数とする第１のサブバンドから10296MHzを中心周波数とする第１４のサブバンドまでのどのサブバンドを使用するかを複数ビットのサブバンド選択信号で決定する。この複数ビットのサブバンド選択信号で複数のスイッチをオン・オフ制御することで、可変キャパシタ1、3のキャパシタンスCR、CLを粗チューニング(coarse tuning)することが可能である。更に、選択したサブバンドの中で可変容量ダイオード等の可変キャパシタに高精度アナログチューニング電圧を印加して、精密チューニング(fine tuning)することも可能である。
【０１３９】
図１５は、以上説明した種々の実施の形態によるシングルエンドまたは完全差動の並列共振回路または直列共振回路で使用されることのできる可変キャパシタ1、3の構成例を示す図である。
【０１４０】
図１５に示した可変キャパシタ7は、複数のキャパシタC1、C2、…、Cnと複数のスイッチSW1、SW2、…、SWnとを含んでいる。キャパシタとスイッチとの複数の直列接続は、端子T1と端子T2との並列に接続されている。複数のスイッチSW1、SW2、…、SWnのオン・オフは、複数ビットの選択信号としての複数の制御電圧VSW1、VSW2、…、VSWnによって制御される。複数のスイッチSW1、SW2、…、SWnは、MOSスイッチにより構成されることができる。
【０１４１】
複数の制御電圧VSW1、VSW2、…、VSWnによる複数のスイッチSW1、SW2、…、SWnのオン・オフによって、端子T1と端子T2との間の合計キャパシタンスの値は可変制御されることができる。複数のキャパシタC1、C2、…、Cnの各キャパシタンスは、等しいキャパシタンスに設定されている。他の実施の形態では、複数のキャパシタC1、C2、…、Cnの各キャパシタンスは、重み付けされた異なる値のキャパシタンスに設定される。
【０１４２】
図１６も、以上説明した種々の実施の形態によるシングルエンドまたは完全差動の並列共振回路または直列共振回路で使用されることのできる可変キャパシタ1、3の他の構成例を示す図である。
【０１４３】
図１６では、図１５の複数のスイッチSW1、SW2、…、SWnが可変容量ダイオード(バラクタダイオード)の可変キャパシタVD1、VD2、…、VDnに置換されている。バラクタダイオード素子としては、MOSトランジスタのゲート構造を利用する素子、バイポーラトランジスタの製造工程に形成されるPN接合を利用した素子等の種々の実現方法がある。バラクタダイオードは高精度アナログチューニング電圧を印加して、精密チューニングするのが一般的である。図１６の例では、複数の制御電圧VSW1、VSW2、…、VSWn1により、複数の可変キャパシタVD1、VD2、…、VDnを極めて大きな容量と極めて小さな容量とに制御する。その結果、複数の可変キャパシタVD1、VD2、…、VDnは、スイッチと等価な機能を持つものとなる。
【０１４４】
《並列共振回路と直列共振回路とを有するRFローノイズアンプ》
図１７は、本発明の他の実施の形態により半導体集積回路の半導体チップに形成されたRFローノイズアンプLNAを示す図である。RFローノイズアンプLNAは、エミッタ接地のNPN型RF増幅トランジスタQ1と、ベース接地のNPN型出力トランジスタQ2とを含んでいる。RF増幅トランジスタQ1と出力トランジスタQ2とは、電源電圧Vccと接地との間に直列接続されたNPN型バイアストランジスタQ3、Q4によりバイアスされる。トランジスタQ1、Q3、Q4には、それぞれベース抵抗Rが接続されている。尚、容量CB1、CB2は、ベースバイアス電圧に含まれるリップル成分を抑圧するための容量である。信号端子RFinをRFローノイズアンプLNAの入力端子とし、信号端子103を出力端子とする。
【０１４５】
RF増幅トランジスタQ1のベースには、カップリング容量CINを介して図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の3432MHzを中心周波数とする第１のサブバンドから10296MHzを中心周波数とする第１４のサブバンドまでの任意のサブバンドのRF入力信号RFinが供給される。RF増幅トランジスタQ1のコレクタのRF増幅信号は、ベース接地の出力トランジスタQ2のエミッタ・コレクタ経路を介して並列共振回路21に供給される。尚、図１７の並列共振回路21で、２個の可変キャパシタ1、3、抵抗4、バッファ回路5には、電源電圧Vccが供給されている。図１７の並列共振回路21は、RFローノイズアンプLNAのアクティブ負荷として動作する。このアクティブ負荷は、ベース接地の出力トランジスタQ2のコレクタと電源電圧Vccとの間の等価変換インダクタLと可変キャパシタ1のキャパシタンスCRとの並列接続で構成される。
【０１４６】
図１７の並列共振回路21は、図１で説明したように並列共振回路21の２個の可変キャパシタ1、3のキャパシタンスCR、CLを適切に変化させて、最大の並列共振インピーダンスを生成する並列共振周波数を広い周波数帯域で任意に制御することができる。MB−OFDM方式のUWB無線通信用のRF周波数の第１のサブバンドから第１４のサブバンドまでのどのサブバンドを使用するかにより、２個の可変キャパシタ1、3のキャパシタンスCR、CLの値を適切に設定する。ベース接地の出力トランジスタQ2のコレクタのLC並列共振回路21が広い周波数帯域で最大並列共振インピーダンスが示すので、図１７のRFローノイズアンプLNAは希望する周波数のRF入力信号RFinを高いゲインで増幅することができる。
【０１４７】
また、RFローノイズアンプLNAのRF増幅トランジスタQ1のベースには、不所望な妨害信号成分も供給される。RFローノイズアンプLNAは、この妨害信号成分に対するゲインを低く増幅することが望ましい。RF増幅トランジスタQ1のコレクタとベース接地の出力トランジスタQ2のエミッタとの間に接続された直列共振回路23は、この妨害信号成分のレベルを抑圧するアクティブノッチフィルタ(notch filter)として機能する。尚、図１７の直列共振回路23で、２個の可変キャパシタ1、3、抵抗4、バッファ回路5には、電源電圧Vccが供給されている。図１７の直列共振回路23は、RFローノイズアンプLNAのアクティブノッチフィルタとして動作するものである。このアクティブノッチフィルタは、ベース接地の出力トランジスタQ2のコレクタと電源電圧Vccとの間の等価変換インダクタLと可変キャパシタ1のキャパシタンスCRとの直列接続で構成される。
【０１４８】
図１７の直列共振回路23は、図７で説明したように直列共振回路23の２個の可変キャパシタ1、3のキャパシタンスCR、CLを適切に変化させて、最小の直列共振インピーダンスを生成する直列共振周波数を広い周波数帯域で任意に制御することができる。抑圧すべき妨害信号や高調波の周波数により、２個の可変キャパシタ1、3のキャパシタンスCR、CLの値を適切に設定する。電源電圧Vccは交流接地電位であり、設定された最小の直列共振インピーダンスを介して抑圧すべき信号はRF増幅トランジスタQ1のコレクタから電源電圧Vccの交流接地電位にバイパスされるものである。RF増幅トランジスタQ1とベース接地の出力トランジスタQ2との間に接続された直列共振回路23が広い周波数帯域で最小直列共振インピーダンスが示すので、図１５のRFローノイズアンプLNAは不所望な妨害波や高調波のレベルを抑圧することができる。
【０１４９】
《アクティブ負荷としての並列共振回路を有する電圧制御発振器》
図１８は、受信ミキサに供給される受信用ローカル信号や送信ミキサに供給される送信用ローカル信号を生成するための周波数シンセサイザの電圧制御発振器の構成を示す図である。電圧制御発振器は、ドレイン・ゲートがクロスカップルによる正帰還接続された一対のNMOSトランジスタQN1、QN2と、定電流源Icsとを含んでいる。一対の発振用NMOSトランジスタQN1、QN2のドレインには、図６に示した完全差動並列共振回路22がアクティブア負荷として接続されている。尚、図１８の完全差動並列共振回路22では、２個の可変キャパシタ1a、b、3 a、b、抵抗4 a、b、バッファ回路5 a、bには、電源電圧Vccが供給されている。このアクティブ負荷は、発振用NMOSトランジスタQN1、QN2のドレインと電源電圧Vccとの間の等価変換インダクタLと可変キャパシタ1のキャパシタンスCRとの並列接続で構成される。出力信号端子を、端子103aおよび103bとする。
【０１５０】
図１８の完全差動並列共振回路22は、図６で説明したように完全差動並列共振回路22の４個の可変キャパシタ1a、b、3a、bのキャパシタンスCRa、CRb、CLa、CLbを適切に変化させて、最大の並列共振インピーダンスを生成する並列共振周波数を広い周波数帯域で任意に制御することができる。MB−OFDM方式のUWB無線通信用のRF周波数の第１のサブバンドから第１４のサブバンドまでのどのサブバンドのローカル信号を生成するかにより、４個の可変キャパシタ1a、b、3a、bのキャパシタンスCR、CLの値を適切に設定する。一対の発振用NMOSトランジスタQN1、QN2のドレインのLCタンク並列共振回路22が広い周波数帯域で最大並列共振インピーダンスが示すので、図１８の電圧制御発振器は安定に発振することができる。
【０１５１】
《アクティブ負荷としての並列共振回路を有するダブルバランスドミキサ》
図１９は、本発明の他の実施の形態により半導体集積回路の半導体チップに形成された２個のダブルバランスドミキサ10により構成したSSB(Single Side Band)ミキサの構成を示す図である。
【０１５２】
２個のダブルバランスドミキサ10の一方のミキサは６個のトランジスタQ1I…Q6I、エミッタ抵抗RE、２個の定電流源Icsを含むギルバートセルの形式の変調器MOD(I)であり、他方のミキサは６個のトランジスタQ1Q…Q6 Q、エミッタ抵抗RE、２個の定電流源Icsを含むギルバートセルの形式の変調器MOD(Q)である。一方のミキサには一方のRF入力信号VRF_Iと一方のローカル信号VLO_Iとが供給され、他方のミキサには一方のRF入力信号VRF_ Qと一方のローカル信号VLO_ Qとが供給される。出力信号端子を、端子103aおよび103bとする。
【０１５３】
図１９の特徴は、ダブルバランスドミキサ10の一方の変調器MOD(I)と他方の変調器MOD(Q)の共通のアクティブ負荷として、図６に示した完全差動並列共振回路22が使用されていることである。尚、図１９の完全差動並列共振回路22では、２個の可変キャパシタ1a、b、3 a、b、抵抗4 a、b、バッファ回路5 a、bには、電源電圧Vccが供給されている。このアクティブ負荷は、ダブルバランスドミキサ10の変調器MOD(I)、変調器MOD(Q)と電源電圧Vccとの間の等価変換インダクタLと可変キャパシタ1のキャパシタンスCRとの並列接続で構成される。その結果、図１９の下の等価回路に示すように、共通のアクティブ負荷としての完全差動並列共振回路22で一方の変調器MOD(I)の出力信号と他方の変調器MOD(Q)の出力信号とがベクトル合成されて、差動変調出力信号Voutが生成されることができる。
【０１５４】
SSBミキサを構成する２個のダブルバランスドミキサ10の共通のアクティブ負荷としての完全差動並列共振回路22は略2GHzから略14GHzの極めて広い周波数帯域で任意の並列共振周波数で最大共振インピーダンスを持つものである。
【０１５５】
《発展型のSSBミキサ》
図２０は、図１９のミキサ10を２個使用した発展型のSSBミキサ12の構成を示す図である。図２０に示す発展型のSSBミキサは、図１８のミキサ10と類似の２個のミキサ10a、10bが使用されている。しかし、一方のミキサ10aの共通のアクティブ負荷としての完全差動並列共振回路22aでは、一方の変調器MOD(I)の出力信号と他方の変調器MOD(Q)の出力信号とのアナログ加算のベクトル合成が行われる。また、他方のミキサ10bの共通のアクティブ負荷としての完全差動並列共振回路22bでは、一方の変調器MOD(I)の出力信号と他方の変調器MOD(Q)の出力信号とのアナログ減算のベクトル合成が行われる。
【０１５６】
発展型SSBミキサ12の２個のミキサ10a、10bには、ローカル信号VLO_ I、VLO_ Qが供給されたトライステートバッファ11が接続されている。トライステートバッファ11の制御端子323には周波数シンセサイザの制御信号Vsetが印加され、トライステートバッファ11から２個のミキサ10a、10bに供給されるローカル出力信号が＋90度の位相差、−90度の位相差、DC電圧の３つの動作モードとなる。その結果、周波数シンセサイザの発展型SSBミキサ12の２個のミキサ10a、10bのアクティブ負荷としての完全差動並列共振回路22a、22bからは、種々の周波数を持った出力信号Vout(a)、Vout(b)が生成されることができる。
【０１５７】
《発展型SSBミキサを使用した周波数シンセサイザ》
図２１は、図２０に示した発展型SSBミキサ12を使用した周波数シンセサイザ311の構成を示す図である。図２１の周波数シンセサイザ311は、PLLブロック13、マルチ周波数生成ブロック14、セレクタ15、図２０に示した発展型SSBミキサ12、出力バッファ16により構成されている。PLLブロック13は、入力端子324の基準クロック信号CLKをベースに高周波信号を生成する。マルチ周波数生成ブロック14は、PLLブロック13からの高周波信号の分周処理結果や逓倍処理結果のミキシングによって極めて多数の種類の周波数信号ω1、ω2、…、ωnを生成する。セレクタ15は、制御端子323の制御信号に応答して、マルチ周波数生成ブロック14の多数の種類の周波数信号ω1、ω2、…、ωnから２対の直交信号ωa(I/Q)、ωb(I/Q)を選択して発展型SSBミキサ12に供給する。発展型SSBミキサ12では、図１９で説明したように、制御端子323の制御信号に応答して複雑なミキシング動作を実行する。発展型SSBミキサ12でのミキシング動作で生成された周波数シンセサイザ出力信号ωc(I/Q)は、出力バッファ16から生成される。
【０１５８】
このようにして、図２１の周波数シンセサイザ311の出力バッファ16から図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の3432MHzを中心周波数とする第１のサブバンドから10296MHzを中心周波数とする第１４のサブバンドまでの任意のサブバンドのRF信号を生成することができる。
【０１５９】
従来の周波数シンセサイザは、前記非特許文献１と同様に、多数のスパイラルインダクタを使用して大きなチップ面積を必要としていた。しかし、図２１に示した周波数シンセサイザ311は、図２０に示した発展型SSBミキサ12と、図１９に示したSSBミキサをベースとしたアクティブ負荷としての完全差動並列共振回路を使用しているので、チップ占有面積を削減することができる。
【０１６０】
《ダウンコンバージョンレシーバー》
図２２は、図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の3432MHzを中心周波数とする第１のサブバンドから10296MHzを中心周波数とする第１４のサブバンドまでの任意のサブバンドのRF信号を受信することが可能なダウンコンバージョンレシーバーの構成を示す図である。
【０１６１】
ダウンコンバージョンレシーバーは、RF入力端子321から入力された任意のサブバンドのRF信号Sig-RFを増幅するローノイズアンプ301、ローノイズアンプ301の出力信号の不要波を除去するためのバンドパスフィルタ302、バンドパスフィルタ302の出力信号をベースバンド周波数信号に変換するダイレクトダウンコンバージョンミキサ303を含んでいる。
【０１６２】
図２２のローノイズアンプ301としては、図１７に示したようにアクティブ負荷として並列共振回路21を有するRFローノイズアンプLNAを使用することができる。更に、図２１のローノイズアンプ301としては、図１７に示したようにアクティブノッチフィルタとして直列共振回路23を有するRFローノイズアンプLNAを使用することができる。また、図２２のダイレクトダウンコンバージョンミキサ303としては、アクティブ負荷としての完全差動並列共振回路22を有するダブルバランスドミキサ10を使用することができる。
【０１６３】
図２２に示したダウンコンバージョンレシーバーで、ダイレクトダウンコンバージョンミキサ303にはローカル信号発生回路311で生成された受信用ローカル信号が生成される。受信用ローカル信号を生成するローカル信号発生回路311の周波数シンサセイザの電圧制御発振器として、図１８に示したアクティブ負荷としての並列共振回路22を有する電圧制御発振器を使用することができる。更に、図２２のローカル信号発生回路311としては、図２１に示した周波数シンセサイザ311と同様な周波数シンセサイザを使用することもできる。
【０１６４】
尚、ダイレクトダウンコンバージョンミキサ303の出力から生成されたI/Qベースバンド受信信号は、増幅器304a、304bで増幅されてから、ローパスフィルタ305a、305bで妨害波等の不要波を除去され、カップリンク容量306a、306bを経由してプログラマブルゲインアンプ307a、307bで再び増幅される。プログラマブルゲインアンプ307a、307bの出力のI/Qアナログベースバンド受信信号はA/D変換器によってI/Qディジタルベースバンド受信信号に変換されて、ディジタルインターフェースを介して図示されていないベースバンドプロセッサに供給される。
【０１６５】
《アップコンバージョントランスミッター》
図２３は、図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の3432MHzを中心周波数とする第１のサブバンドから10296MHzを中心周波数とする第１４のサブバンドまでの任意のサブバンドのRF信号を送信することが可能なアップコンバージョントランスミッターの構成を示す図である。
【０１６６】
図示されていないベースバンドプロセッサからディジタルインターフェースを介して供給されたI/Qディジタルベースバンド変調送信信号はD/A変換器によってI/Qアナログベースバンド変調送信信号Mod-I、Mod_Qに変換され、プログラマブルゲインアンプ401a、401bで増幅される。プログラマブルゲインアンプ401a、401bの出力信号はローパスフィルタ402a、402bによってD/A変換器の雑音や不要波が除去される。
【０１６７】
ローパスフィルタ402a、402bの出力のI/Qアナログベースバンド変調送信信号は、ダイレクトアップコンバージョン変調器403に入力され、RF送信信号に変換される。ダイレクトアップコンバージョン変調器403は、I/Qアナログベースバンド変調送信信号とローカル信号発生回路311からの送信用ローカル信号が供給される２個の変調器MOD(I)、MOD(Q)と、ベクトル合成用アナログ加算器で構成される。図２３の２個の変調器MOD(I)、MOD(Q)、ベクトル合成用アナログ加算器として、図１９に示した共通のアクティブ負荷としての完全差動並列共振回路22を有する２個のダブルバランスドミキサ10を使用することができる。
【０１６８】
ダイレクトアップコンバージョン変調器403からのRF送信信号はプログラマブルゲインアンプ404で増幅された後、RFパワー増幅器405で増幅されアンテナから送信される。
【０１６９】
図２３に示したアップコンバージョントランスミッターで、ダイレクトアップコンバージョン変調器403にはローカル信号発生回路311で生成された送信用ローカル信号が生成される。送信用ローカル信号を生成するローカル信号発生回路311の周波数シンサセイザの電圧制御発振器として、図１８に示したアクティブ負荷としての並列共振回路22を有する電圧制御発振器を使用することができる。更に、図２３のローカル信号発生回路311としては、図２１に示した周波数シンセサイザ311と同様な周波数シンセサイザを使用することもできる。
【０１７０】
《並列共振回路のチップレイアウト》
図２４は、図９に示した並列共振回路25を半導体チップに形成するためのチップレイアウトを示す図である。図９の並列共振回路25は、図２４に示すように略110μm×略70μmの長方形のチップ占有面積で形成されている。長方形の下部には、左からエミッタ抵抗RE、NPN型バイポーラトランジスタQgmを含むトランスコンダクタンス回路2が配置され、回路2の右には帰還抵抗RFが配置され、帰還抵抗RFの右にはNPN型バイポーラトランジスタQBA、定電流源トランジスタIcs、エミッタ抵抗ReIcsを含むバッファ回路5が配置されている。図２４の中央左と左上には、可変キャパシタ3を形成する３個のMIM(金属・絶縁体・金属)キャパシタCR1、CR2、CR3とこの３個のMIMキャパシタに接続される３個のオン・オフ制御MOSスイッチとからなる一方の可変キャパシタ7が配置されている。図２４の中央右と右上には、可変キャパシタ1を形成する３個のMIMキャパシタCL1、CL2、CL3とこの３個のMIMキャパシタに接続される３個のオン・オフ制御MOSスイッチとからなる他方の可変キャパシタ7が配置されている。左の一方の可変キャパシタ7と右の他方の可変キャパシタ7との間には、抵抗値キャパシタRLの２個の並列抵抗4が配置されている。
【０１７１】
このように、図２４によれば図９に示した並列共振回路25を略110μm×略70μmの長方形のチップ占有面積で半導体集積回路の半導体チップに集積化することが可能となった。前記非特許文献１に記載されたような150μm×150μmのチップ占有面積を持つスパイラルインダクタと比較して、図２４による並列共振回路25は大幅なチップ占有面積を実現していることが理解できる。
【０１７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７３】
例えば、本発明は、3432MHzを中心周波数とし528MHzの帯域幅を有する第１のサブバンドから10296MHzを中心周波数とする同じく528MHzの帯域幅を有する第１４のサブバンドまでの周波数を使用するMB−OFDM方式を採用したUWB無線通信に使用されると伴に、略２．４GHzと略５GHzのデュアルバンドの無線LANにも使用することができる。
【０１７４】
また、本発明で使用する増幅素子は、バイポーラトランジスタやMOSトランジスタ以外にも、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタ、金属半導体接合電界効果トランジスタ等を使用しても同様の効果が得られることは言うまでもない。
【０１７５】
更に、図７に示したジャイレータを使用したキャパシタ1と等価インダクタLとの直列接続はカットオフ周波数を変更可能なハイパスフィルタHPFとして使用することができる。更に、直列接続におけるキャパシタ1と等価インダクタLとの接続順序を変更すれば、カットオフ周波数を変更可能なローパスフィルタLPFとしても使用できるであろう。
【図面の簡単な説明】
【０１７６】
【図１】図１は、本発明の１つの実施の形態による半導体集積回路の半導体チップに形成された並列共振回路の構成を示す図である。
【図２】図２は、MB−OFDM方式を採用したUWB無線通信用の周波数配置を示す図である。
【図３】図３は、図１の並列共振回路の信号端子のインピーダンスの絶対値の計算結果を示す図である。
【図４】図４は、２個の可変キャパシタのキャパシタンスを協調的に変化させた場合の図１の並列共振回路の信号端子のインピーダンスの周波数依存性を示す図である。
【図５】図５は、図４のの５点の２個のキャパシタンスの値の場合の図１の並列共振回路の信号端子のインピーダンスの周波数依存性を示す図である。
【図６】図６は、本発明の他の実施の形態による半導体集積回路の半導体チップに形成された共振回路の構成を示す図である。
【図７】図７は、本発明の他の１つの実施の形態により半導体集積回路の半導体チップに形成された直列共振回路の構成を示す図である。
【図８】図８は、本発明の他の実施の形態により半導体集積回路の半導体チップに形成された直列共振回路の構成を示す図である。
【図９】図９は、図１の本発明の１つの実施の形態により半導体集積回路の半導体チップに形成されバイポーラトランジスタによって構成した並列共振回路を示す図である。
【図１０】図１０は、図６の本発明の他の実施の形態により半導体集積回路の半導体チップに形成されバイポーラトランジスタによって構成した共振回路を示す図である。
【図１１】図１１は、図９に示した本発明の１つの実施の形態により半導体集積回路の半導体チップに形成された並列共振回路のトランスコンダクタンス回路とバッファ回路のNPN型バイポーラトランジスタをNチャンネル型MOS電界効果トランジスタに置換したものである。
【図１２】図１２は、図１０に示した本発明の１つの実施の形態により半導体集積回路の半導体チップに形成された完全差動並列共振回路のトランスコンダクタンス回路とバッファ回路のNPN型バイポーラトランジスタをNチャンネル型MOSトランジスタに置換したものである。
【図１３】図１３は本発明の他の実施の形態により半導体集積回路の半導体チップに形成された完全差動トランスコンダクタンス回路による並列共振回路を示す図である。
【図１４】図１４は、図１３の本発明の他の実施の形態により半導体集積回路の半導体チップに形成された完全差動トランスコンダクタンス回路CMOSトランジスタで構成した図を示す。
【図１５】図１５は、以上説明した種々の実施の形態によるシングルエンドまたは完全差動の並列共振回路または直列共振回路で使用されることのできる可変キャパシタの構成例を示す図である。
【図１６】図１６も、以上説明した種々の実施の形態によるシングルエンドまたは完全差動の並列共振回路または直列共振回路で使用されることのできる可変キャパシタの他の構成例を示す図である。
【図１７】図１７は、本発明の他の実施の形態により半導体集積回路の半導体チップに形成されたRFローノイズアンプを示す図である。
【図１８】図１８は、受信ミキサに供給される受信用ローカル信号や送信ミキサに供給される送信用ローカル信号を生成するための周波数シンセサイザの電圧制御発振器の構成を示す図である。
【図１９】図１９は、本発明の他の実施の形態により半導体集積回路の半導体チップに形成された２個のダブルバランスドミキサにより構成したSSBミキサの構成を示す図である。
【図２０】図２０は、図１９のミキサを２個使用した発展型のSSBミキサの構成を示す図である。
【図２１】図２１は、図２０に示した発展型SSBミキサ12を使用した周波数シンセサイザの構成を示す図である。
【図２２】図２２は、図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の第１のサブバンドから第１４のサブバンドまでの任意のサブバンドのRF信号を受信することが可能なダウンコンバージョンレシーバーの構成を示す図である。
【図２３】図２３は、図２に示したMB−OFDM方式のUWB無線通信用のRF周波数の第１のサブバンドから第１４のサブバンドまでの任意のサブバンドのRF信号を送信することが可能なアップコンバージョントランスミッターの構成を示す図である。
【図２４】図２４は、図９に示した並列共振回路25を半導体チップに形成するためのチップレイアウトを示す図である。
【符号の説明】
【０１７７】
1、3、  可変キャパシタ
2  コンダクタンス回路
4  抵抗
5  バッファ回路  
6  帰還抵抗
7  等価インダクタ
Qgm  バイポーラトランジスタ
QBA  バイポーラトランジスタ
Isc  定電流源
Mgm  MOSトランジスタ
MBA  MOSトランジスタ
【図１】
2009033643.tif 000019
【図２】
2009033643.tif 000020
【図３】
2009033643.tif 000021
【図４】
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【図５】
2009033643.tif 000023
【図６】
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【図７】
2009033643.tif 000025
【図８】
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【図９】
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【図１０】
2009033643.tif 000028
【図１１】
2009033643.tif 000029
【図１２】
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【図１３】
2009033643.tif 000031
【図１４】
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【図１５】
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【図１６】
2009033643.tif 000034
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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