(57)【要約】【課題】帰還経路における信号の遅延時間を短縮し、かつ等化に成功したノードを存在させて、そのノードからクロック位相を生成することができる等化装置を提供する。【解決手段】データ信号Ｓinが０であるか１であるかを順次判定する信号判定器３と、この信号判定器３による最新の判定結果に対応する第１フィードバック信号Ｓ１_Ｏ（Ｅ）を生成し、最新の判定結果より過去の各判定結果に対応する第２フィードバック信号Ｓ２_Ｅ（Ｏ），Ｓ３Ｏ（Ｅ）として生成する帰還回路と、伝送路と信号判定器３との間に設けられ、データ信号Ｓinを第２フィードバック信号Ｓ２_Ｅ（Ｏ），Ｓ３Ｏ（Ｅ）に基づいて補正する第１加算器Ｅ１（Ｏ１）と、この第１演算器Ｅ１（Ｏ１）によって補正されたデータ信号を第１フィードバック信号Ｓ１_Ｏ（Ｅ）に基づいて補正する第２加算器Ｅ２（Ｏ２）とを有する補正部５１（５２）とを備える。【選択図】図１
2009033399.tif 000002
【特許請求の範囲】
【請求項１】
伝送路を介して順次入力される入力信号を波形等化する等化装置であって、
前記入力信号が、０であるか１であるかを順次判定する信号判定器と、
前記信号判定器による最新の判定結果に対応する信号を第１フィードバック信号として生成し、前記最新の判定結果より過去の各判定結果に対応する信号を第２フィードバック信号として生成する帰還回路と、
前記伝送路と前記信号判定器との間に設けられ、前記入力信号を前記第２フィードバック信号に基づいて補正する第１演算器と、前記第１演算器によって補正された前記入力信号を前記第１フィードバック信号に基づいて補正する第２演算器とを有する補正部と、を備える等化装置。
【請求項２】
前記第１演算器と第２演算器の間に、前記第１演算器から出力される信号を増幅して前記第２演算器へ入力する増幅器を設けたことを特徴とする請求項１に記載の等化装置。
【請求項３】
前記増幅器は、非線形の増幅特性を有することを特徴とする請求項２に記載の等化装置。
【請求項４】
前記信号判定器は、
偶数番目の前記入力信号を判定する第１信号判定器と、
奇数番目の前記入力信号を判定する第２信号判定器と、を有し、
前記補正部は、
前記伝送路と前記第１信号判定器の間に設けられ、前記第１演算器と前記第２演算器を有する第１補正部と、
前記伝送路と前記第２信号判定器の間に設けられ、前記第１演算器と前記第２演算器を有する第２補正部と、を有し、
前記帰還回路は、
前記第１信号判定器による前記偶数番目の入力信号の判定時に、前記第２信号判定器による最新の判定結果に対応する第１フィードバック信号を前記第１補正部の第２演算器に入力し、前記第１信号判定器及び前記第２信号判定器による前記最新の判定結果より過去の判定結果に対応する第２フィードバック信号を前記第１補正部の第１演算器に入力し、
前記第２信号判定器による前記奇数番目の入力信号の判定時に、前記第１信号判定器による最新の判定結果に対応する第１フィードバック信号を前記第２補正部の第２演算器に入力し、前記第１信号判定器及び前記第２信号判定器による前記最新の判定結果より過去の判定結果に対応する第２フィードバック信号を前記第２補正部の第１演算器に入力することを特徴とする１〜３のいずれか１項に記載の等化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路を介して順次入力される入力信号を波形等化する等化装置に関するものである。
【背景技術】
【０００２】
従来より、ＩＣチップなどの半導体素子同士のデータ通信を可能とするデータ転送技術が用いられている。このデータ転送技術では、半導体素子同士が、例えばケーブルやＰＣ（Printed Circuit）基板といった導体を介して接続され、これらの導体を伝送路として、「０」又は「１」に相当するデータ信号が順次転送される。
【０００３】
これらの伝送路では、一般に、導体に表皮効果や誘電体損失によって、データ信号に含まれる高周波数成分が減衰する。例えば、伝送路１本（差動信号の場合は２本）上で５Ｇｂｐｓや１０Ｇｂｐｓといった高速なデータ転送が行われる場合、ナイキスト周波数（単純には、データ転送レートの半分の周波数、例えば、データ転送１０Ｇｂｐｓの時には、５ＧＨｚ）では、信号の減衰レベルが、１０ｄＢを超えるようになる。
【０００４】
そこで、このような伝送路での信号減衰を考慮して、信号を波形等化する、すなわち、減衰前のデータ信号になるべく近いデータ信号を受信回路側で生成する方法が提案されている。このような方法には、一般的に、以下の３つの方法が知られている。
【０００５】
まず、第１に、受信回路においてＡ／Ｄ変換器を設け、その出力信号のデジタル処理を行う際に、信号の波形等化を行う方法がある。そして、第２に、受信回路でハイパスフィルタを組み合わせ、信号路で減衰が大きい周波数ほど高い利得のアンプを用いることで、信号を波形等化する方法がある。さらに、第３に、データの０／１判定（「０」であるか「１」であるかの判定）を行い、その結果をフィードバックすることで信号を波形等化する、いわゆる「判定帰還等化回路（ＤＦＥ（Decision Feedback Equalizer）」を用いる方法がある。
【０００６】
第３の方法で用いられる判定帰還等化回路の代表的な例としては、例えば、ISSCC-2006で発表された回路がある（非特許文献１参照）。この回路は、５つ前（すなわち５サイクル前）までのデータ信号の各判定結果に相当する信号をそれぞれフィードバックしている。この帰還しているサイクルの数を、タップ（Ｔａｐ）という。すなわち、この回路は、５タップの回路である。
【０００７】
一般に、判定帰還型等化装置の動作周波数の上限を決めているのは、各サイクルの入力信号の判定結果を、次のサイクルの入力信号にフィードバック（帰還）する帰還経路（以下、「Ｔａｐ１」という。」）による遅延時間である。
【０００８】
これについて、図７を参照して説明する。図７は、一般的な従来の判定帰還型等化装置１００の回路構成を示す説明図である。
【０００９】
図７に示すように、従来の判定帰還型等化装置１００は、加算器１０２、信号判定器１０３、フリップフロップ回路１０５，１０７、乗算器１０４，１０６などを有しており、加算器１０２には伝送路１０１からデータ信号及び後述するフィードバック信号が入力され、加算器１０２はデータ信号にフィードバック信号を加算することで波形等化した信号を信号判定器１０３に入力する。信号判定器１０３はクロック信号に同期して０／１判定を行う。信号判定器１０３から出力される信号は、乗算器１０４によって係数Ｋ１で乗算されて、加算器１０２にフィードバック信号として出力される。また、信号判定器１０３から出力される信号は、クロック信号に同期して順次複数のフリップフロップ回路１０５，１０７でシフトされ、各フリップフロップ回路１０５，１０７の出力も乗算器１０６等によって所定の係数Ｋ２等で乗算されて、加算器１０２にそれぞれフィードバック信号として入力される。
【００１０】
信号判定器１０３による０／１判定は、誤判定を最小限に抑えるために、一般に、図８に示すように、入力信号の開口が最大となるサイクルの中央付近（図８中に符号Ｔ１で示すタイミング）で行われる。
【００１１】
この判定結果は、次のサイクルの加算器１０２の出力に反映する必要があることから、図８中に符号Ｔ２で示すタイミングまでに、加算器１０２への帰還を終了させる必要がある。
【００１２】
ここで、この判定帰還型等化装置１００に、例えば、９０ｎｍサイズのCMOS Processを用いて、転送速度を１０Ｇｂｐｓとする高速動作を行う場合を考える。このとき、１サイクルは１００ｐｓとなり、したがって、加算器１０２への帰還を終了させるための時間は５０ｐｓとなる。ところが、加算器１０２の出力信号は小振幅（差動で５０ｍＶ〜１００ｍＶ）であることから、５０ｐｓの間で帰還を行うことは困難であった。
【００１３】
そこで、インターリーブ動作させる方法や投機的帰還を行わせる方法を用いることにより、判定帰還型等化装置において転送速度の高速化を実現するものがある。
【００１４】
例えば、非特許文献１には、インターリーブ動作を用いた判定帰還型等化装置の実施例（非特許文献１のFigure ４．１．３参照）が開示される。この実施例では、偶数サイクルのデータ判定等を行う偶数サイクル処理系の回路と奇数サイクルのデータ判定等を行う奇数サイクル処理系の回路の２組があり、データ判定には、信号判定器としてラッチ回路を用いている。図８におけるタイミングＴ１が例えば偶数サイクルの時、次のサイクルは奇数サイクルなので、タイミングＴ１の判定結果は、奇数サイクル処理系の回路で使うことになる。
【００１５】
このとき、データ判定はラッチ回路によるラッチ動作で行われることから、タイミングＴ１の前に、偶数サイクル処理系から奇数サイクル処理系への帰還を開始することが出来る（データ判定を行うラッチ回路は、タイミングＴ１の前で透過状態、タイミングＴ１の後で保持状態となる）。したがって、帰還経路における信号の遅延時間を短縮することができ、帰還ループに時間的な余裕が出来る。
【００１６】
しかし、実際には、９０ｎｍ CMOS Process で１０Ｇｂｐｓのデータ転送を行うには、これだけでは不十分である。そこで、前記非特許文献１に記載の判定帰還型等化装置では、インターリーブ動作に加え、投機的帰還(speculative feedback)技術を用いている（非特許文献１のFigure ４．１．３参照）。ここで、投機的帰還とは、Ｔａｐ１の帰還が組み合わせとして「０」、「１」の２通りしか無いことから、Ｔａｐ１の判定結果がどちらであるか判明する前に、両方の場合でのデータ判定を行っておき、後に、Ｔａｐ１の結果が判明した時点で、Ｔａｐ１の結果に対応する方のデータを選択するというものである。
【００１７】
非特許文献１に記載の判定帰還型等化装置では、偶数サイクル処理系の加算器と奇数サイクル処理系の加算器にそれぞれ２つの信号判定器を接続し、Ｔａｐ１のデータが「０」でも「１」でも対応できるように、２つの信号判定器に異なる比較電圧を供給して、投機を実現している。この技術では、２サイクル前のデータが判定できていればよいので、２サイクル分（１０Ｇｂｐｓなら２００ｐｓ）の中で判定・帰還を行えばよく、９０ｎｍ CMOS Processでも１０Ｇｂｐｓの動作が可能となる。
【００１８】
しかしながら、投機的帰還を用いた判定帰還型等化装置では、副作用として等化が完了したノードが存在しない、という問題が残されている。つまり、投機的帰還を行っているということは、上述のように加算器に接続される信号判定器が「０」のデータ用と「１」のデータ用とで２種類あることであり、言い換えれば、例えば、「１」のデータ用の信号判定器において、等化があるサイクルでは成功し、別のサイクルでは成功しないことを意味する。
【００１９】
このように投機的帰還を用いた技術では、完了したノードが存在しないことから、以下に説明するように、データの判定と同程度に重要となる位相の判定に悪影響を及ぼすことになる。
【００２０】
すなわち、一般に、１０Ｇｂｐｓのデータ信号を受信する高速の受信回路では、回路内の温度変化や電圧変化によって生じるクロック信号の位相変動が許容できないことから、入力されるデータ信号（以下、「入力信号」とも呼ぶ。）の情報を使って、常に入力信号に最適な位相に調整することが必要となる。しかし、投機的帰還では、等化に成功したノードが無いことから、入力信号の情報を用いることができず、最適なクロック信号を生成することは出来ない。等化に成功したノードが存在すれば、波形の腹と節が明確に分かれるので、クロック信号の位相をこの等化に成功したノードに最適化することができる。等化に成功した信号から最適なクロック信号を生成する技術は、一般に、クロック・データ・リカバリ（Clock Data Recovery）回路として知られている（例えば、http: //bwrc.eecs.berkeley.Edu/classes/ ee290c_s04 / lectures.htmlのLecture15参照）。
【００２１】
このように投機的帰還では、等化に成功したノードが無いことから、波形の腹と節は明確でなく、最適なクロック信号を生成することは出来ない。そこで、ISSCC2006で発表された技術では、判定帰還型等化装置とは別に、位相検知器（Phase Detector）内で簡易的な等化を行っている。
【非特許文献１】ISSCC-2006 Digest, p-80, “A 10Gb/s 5-Tap-DFE/4-Tap-FFE Transceiver in 90nm CMOS”
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述のように、投機的帰還を用いた判定帰還型等化装置では、帰還経路における信号の遅延時間を短縮することができるものの、位相検知器用の等化回路などの余分な回路を設けなければならない。しかも、信号判定器に入っている信号とは別の回路を介した信号でクロック位相を生成することになるから、最適なクロック位相とはならない恐れがある。
【００２３】
そこで、本発明は、投機的帰還の技術を用いることなく、帰還経路における信号の遅延時間を短縮し、かつ等化に成功したノードを存在させて、そのノードからクロック位相を生成することができる等化装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、請求項１に記載の等化装置は、伝送路を介して順次入力される入力信号を波形等化する等化装置であって、前記入力信号が、０であるか１であるかを順次判定する信号判定器と、前記信号判定器による最新の判定結果に対応する信号を第１フィードバック信号として生成し、前記最新の判定結果より過去の各判定結果に対応する信号を第２フィードバック信号として生成する帰還回路と、前記伝送路と前記信号判定器との間に設けられ、前記入力信号を前記第２フィードバック信号に基づいて補正する第１演算器と、前記第１演算器によって補正された前記入力信号を前記第１フィードバック信号に基づいて補正する第２演算器とを有する補正部とを備えることを特徴とする。
【００２５】
また、請求項２に記載の等化装置は、請求項１に記載の等化装置において、前記第１演算器と第２演算器の間に、前記第１演算器から出力される信号を増幅して前記第２演算器へ入力する増幅器を設けたことを特徴とする。
【００２６】
また、請求項３に記載の等化装置は、請求項１又は請求項２に記載の等化装置において、前記増幅器は、非線形の増幅特性を有することを特徴とする。
【００２７】
また、請求項４に記載の等化装置は、請求項１〜３のいずれか１項に記載の等化装置において、前記信号判定器は、偶数番目の前記入力信号を判定する第１信号判定器と、奇数番目の前記入力信号を判定する第２信号判定器とを有し、前記補正部は、前記伝送路と前記第１信号判定器の間に設けられ、前記第１演算器と前記第２演算器を有する第１補正部と、前記伝送路と前記第２信号判定器の間に設けられ、前記第１演算器と前記第２演算器を有する第２補正部とを有し、前記帰還回路は、前記第１信号判定器による前記偶数番目の入力信号の判定時に、前記第２信号判定器による最新の判定結果に対応する第１フィードバック信号を前記第１補正部の第２演算器に入力し、前記第１信号判定器及び前記第２信号判定器による前記最新の判定結果より過去の判定結果に対応する第２フィードバック信号を前記第１補正部の第１演算器に入力し、前記第２信号判定器による前記奇数番目の入力信号の判定時に、前記第１信号判定器による最新の判定結果に対応する第１フィードバック信号を前記第２補正部の第２演算器に入力し、前記第１信号判定器及び前記第２信号判定器による前記最新の判定結果より過去の判定結果に対応する第２フィードバック信号を前記第２補正部の第１演算器に入力することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、伝送路と信号判定器との間に設けられ、フィードバック信号に基づいて入力信号を補正する補正部を、入力信号を最新の判定結果より過去の各判定結果に対応する第２フィードバック信号に基づいて補正する第１演算器と、この第１演算器によって補正された入力信号を信号判定器による最新の判定結果に対応する第１フィードバック信号に基づいて補正する第２演算器とを有する構成にしたので、第１フィードバック信号を帰還する演算器で負荷容量を最小にすることができ、これにより、帰還経路における信号の遅延時間を短縮し、等化装置の高速化を図ることができる。また、等化に成功したノードを存在させて、そのノードからクロック位相を生成することができる。
【００２９】
また、第１演算器と第２演算器の間に、第１演算器から出力される信号を増幅して第２演算器へ入力する増幅器を設け、第１演算器によって補正され振幅が小さくなった入力信号を増幅器で増幅して第２演算器へ入力することで、信号判定器の動作を高速にすることができ、等化装置の更なる高速化を図ることができる。
【００３０】
また、増幅器として、増幅率の高い非線形の増幅特性を有する増幅器を用いることができるので、第１演算器と第２演算器の間に増幅器を設けることが容易になる。
【００３１】
また、インターリーブ動作をさせることにより、等化装置の更なる高速化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について、図面に基づいて詳細に説明する。
【００３３】
図１には、本発明の一実施形態に係る等化装置１の概略的構成が示されている。この等化装置１は、例えば２以上の半導体素子間に設けられた伝送路をシリアル転送されるデータ信号を波形等化するためにその受信側に設けられた判定帰還型の波形等化装置（判定帰還型等化装置）である。伝送路をシリアル転送される「０」又は「１」のデータ信号が順次入力されている。なお、このデータ信号は、実際には、差動信号である。
【００３４】
図１に示すように、本実施形態における等化装置１には、動作周波数の向上のために、入力信号として入力されるデータ信号Ｓinのうち、偶数番目に入力される信号のデータの判定等に用いられる回路の組（図１のＥｖｅｎで示される処理系）と、奇数番目に入力されるデータの判定等に用いられる回路の組（図１のＯｄｄで示される処理系）とを有する、いわゆるインターリーブ構成となっている。なお、以下、等化装置１において、偶数番目のデータの判定が行われる期間を「偶数サイクル」と呼び、奇数番目のデータの判定が行われる期間を「奇数サイクル」と呼ぶ。また、図１のＥｖｅｎで示される処理系を「偶数サイクル処理系Ｅｖｅｎ」と呼び、図１のＯｄｄで示される処理系を、「奇数サイクル処理系Ｏｄｄ」と呼ぶ。
【００３５】
本実施形態における等化装置１では、偶数サイクル処理系Ｅｖｅｎ及び奇数サイクル処理系Ｏｄｄのそれぞれに第１加算器Ｅ１，Ｏ１（第１演算器に相当）と第２加算器Ｅ２，Ｏ２（第２演算器に相当）を有し、さらに第１加算器Ｅ１，Ｏ１と第２加算器Ｅ２，Ｏ２の間に、増幅器Ｅ，Ｏを備えた補正部５を有しており、この構成により等化装置１において高速化を実現している。
【００３６】
すなわち、従来の等化装置では、図７に示すように、一つの加算器１０２を用いて入力されるデータ信号に帰還をかけていたが、本実施形態における等化装置１では、信号判定器３による最新の判定結果Ｔａｐ１_Ｏ，Ｔａｐ１_Ｅより過去の各判定結果（Ｔａｐ２_Ｅ，ＴａｐＯ_３，Ｔａｐ２_Ｏ，ＴａｐＥ_３）を第１加算器Ｅ１，Ｏ１に帰還し、信号判定器３による最新の判定結果Ｔａｐ１_Ｏ，Ｔａｐ_１Ｅを第２加算器Ｅ２，Ｏ２に帰還する。すなわち、信号判定器３による最新の判定結果Ｔａｐ１_Ｏ，Ｔａｐ１_Ｅの帰還を行う第２加算器Ｅ２，Ｏ２は他のＴａｐの加算を行わないようにし、Ｔａｐ１_Ｏ，Ｔａｐ１_Ｅを帰還する第２加算器Ｅ２，Ｏ２で負荷容量を最小にすることで、高速化を図っている。
【００３７】
さらに、第１加算器Ｅ１と第２加算器Ｅ２の間及び第１加算器Ｏ１と第２加算器Ｏ２の間に、それぞれ増幅器Ｅ、増幅器Ｏを備えることにより、第２加算器Ｅ２，Ｏ２からの出力信号に十分な振幅を持たせ、ラッチ回路で構成される信号判定器３の動作を高速にしている。ラッチ回路は、その入力信号に十分に振幅を持たせることで高速動作させることができるからである。例えば、第２加算器Ｅ２，Ｏ２をＣＭＯＳのＣＭＬ（Current Mode Logic)回路で構成したとすると、第２加算器Ｅ２，Ｏ２に対して２００ｍＶの差電圧以上の振幅で信号を入力すれば、第２加算器Ｅ２，Ｏ２からの出力する信号に十分な振幅を持たせることができる。そこで、第１加算器Ｅ１，Ｏ１によって補正され振幅が小さくなった入力信号を増幅器Ｅ，Ｏで増幅し第２加算器Ｅ２，Ｏ２へ入力することで、信号判定器３の動作を高速にしている。
【００３８】
以下、この等化装置１の構成及び動作について、図面を参照して具体的に説明する。この等化装置１は、上述したように、偶数サイクル処理系Ｅｖｅｎと奇数サイクル処理系Ｏｄｄを並列に接続して構成しており、いわゆるインターリーブ構成となっている。
【００３９】
偶数サイクル処理系Ｅｖｅｎは、入力信号であるデータ信号Ｓinの入力側から順に、第１補正部５１、ラッチ回路Ｅ３，Ｅ４，Ｅ５を直列に接続して構成している。また、奇数サイクル処理系Ｏｄｄは、入力信号であるデータ信号Ｓinの入力側から順に、第２補正部５２、ラッチ回路Ｏ３，Ｏ４，Ｏ５を直列に接続して構成している。なお、本実施形態では、ラッチ回路Ｅ３が第１信号判定器に相当し、ラッチ回路Ｏ３が第２信号判定器に相当する。また、ラッチ回路Ｅ４，Ｅ５，Ｏ４，Ｏ５は、後述の乗算器５１ａ〜５１ｃ、５２ａ〜５２ｃと帰還回路を構成する。
【００４０】
第１補正部５１は、第１演算器としての第１加算器Ｅ１、増幅器Ｅ、第２演算器としての第２加算器Ｅ２を備え、第２補正部５２は、第１演算器としての第１加算器Ｏ１、増幅器Ｏ、第２演算器としての第２加算器Ｏ２を備えている。
【００４１】
ここで、ラッチ回路Ｅ３〜Ｅ５の出力を、それぞれＴａｐ１_Ｅ，Ｔａｐ２_Ｅ，Ｔａｐ３_Ｅとし、ラッチ回路Ｏ３〜Ｏ５の出力を、それぞれＴａｐ１_Ｏ，Ｔａｐ２_Ｏ，Ｔａｐ３_Ｏとすると、ラッチ回路Ｅ３〜Ｅ５、Ｏ３〜Ｏ５では、入力されるクロック信号がローレベルの時に入力データはそのまま通過し、クロック信号の立ち上がりで入力データがラッチされ、クロック信号がハイレベルの間は、その入力データが保持されるようになる。ラッチ回路Ｅ３，Ｅ５，Ｏ４には、図示しないクロック発生回路から所定周期のクロック信号が入力され、クロック入力部に丸印が付けられているラッチ回路Ｅ４，Ｏ３，Ｏ５には、ラッチ回路Ｅ３，Ｅ５，Ｏ４に入力されるクロック信号の反転クロック信号が入力される。
【００４２】
また、この偶数サイクル処理系Ｅｖｅｎでは、第２信号判定器であるラッチ回路Ｏ３の出力Ｔａｐ１_Ｏを乗算器５１ｃを介して第１フィードバック信号として第２加算器Ｅ２に入力し、ラッチ回路Ｅ４の出力Ｔａｐ２_Ｅを乗算器５１ｂを介して第２フィードバック信号Ｓ２_Ｅとして第１加算器Ｅ１に入力し、ラッチ回路Ｏ５の出力Ｔａｐ３_Ｏを乗算器５１ａを介して第２フィードバック信号Ｓ３_Ｏとして第１加算器Ｅ１に入力しており、第１フィードバック信号Ｓ１_Ｏと第２フィードバック信号Ｓ２_Ｅ,Ｓ３_Ｏに基づいてデータ信号Ｓinを第１加算器Ｅ１及び第２加算器Ｅ２によって補正している。なお、乗算器５１ａ，５１ｂ，５１ｃは、それぞれ所定の係数が設定されている。
【００４３】
また、奇数サイクル処理系Ｏｄｄも同様に、第１信号判定器であるラッチ回路Ｅ３の出力Ｔａｐ１_Ｅを乗算器５２ｃを介して第１フィードバック信号Ｓ１_Ｅとして第２加算器Ｏ２に入力し、ラッチ回路Ｏ４の出力Ｔａｐ２_Ｏを乗算器５２ｂを介して第２フィードバック信号Ｓ２_Ｏとして第１加算器Ｏ１に入力し、ラッチ回路Ｅ５の出力Ｔａｐ３_Ｅを乗算器５２ａを介して第２フィードバック信号Ｓ３_Ｅとして第１加算器Ｏ１に入力して、第１フィードバック信号Ｓ１_Ｅと第２フィードバック信号Ｓ２_Ｏ，Ｓ３_Ｅに基づいて入力されるデータ信号Ｓinを第１加算器Ｏ１及び第２加算器Ｏ２によって補正している。なお、乗算器５２ａ，５２ｂ，５２ｃは、それぞれ所定の係数が設定されている。
【００４４】
図２には、この等化装置１における信号のタイミングチャートが示されている。図２の一番上には、この等化装置１に入力されるシリアルビットデータ（…、Ｄ0、Ｄ1、Ｄ2、Ｄ3、Ｄ4、・・・）に相当するデータ信号Ｓinが示されている。Ｄ0、Ｄ1、Ｄ2、Ｄ3、Ｄ4、・・・は、それぞれ「０」か「１」かのいずれかに相当する。添字の数値が偶数であれば、それは偶数番目に入力されたデータであり、添字の数値が奇数であれば、それは奇数番目に入力されたデータである。なお、図２のチャートにおいては、信号レベルが不定である期間は、Ｘで示されている。
【００４５】
図２において、その次には、ラッチ回路Ｅ３,Ｏ４,Ｅ５に入力されるクロック信号が示されている。ラッチ回路Ｏ３，Ｅ４，Ｏ５には、このクロック信号の反転信号が入力されている。
【００４６】
その次には、第１補正部５１の出力ＳｕｍＥが示されている。その次には、第２加算器Ｅ２に入力される、ラッチ回路Ｏ３の出力Ｔａｐ１_Ｏが示されており、その次には、第１加算器Ｅ１に入力される、ラッチ回路Ｅ４の出力Ｔａｐ２_Ｅが示されおり、その次には、第１加算器Ｅ１に入力される、ラッチ回路Ｏ５の出力Ｔａｐ３_Ｏが示されている。これらＴａｐ１_Ｏ、Ｔａｐ２_Ｅ、Ｔａｐ３_Ｏは、上述のように偶数サイクル処理系で用いられる。
【００４７】
図１に示されるように、ラッチ回路Ｅ４の出力Ｔａｐ２_Ｅは、乗算器５１ｂによって所定の係数で乗算され、第２フィードバック信号Ｓ２_Ｅとして第１加算器Ｅ１に入力されている。Ｔａｐ２_Ｅは、図２に示されるように、偶数サイクルでは、信号判定器３による最新の判定結果（１サイクル前）より過去１サイクル前の判定結果に対応する２サイクル前のデータに相当する信号（例えばＤ0に対してＤ-2）である。第１加算器Ｅ１では、外部から入力されるデータ信号Ｓinから、Ｔａｐ２Ｅに応じた信号成分が差し引かれる。すなわち、データ信号Ｓinから、２サイクル前のデータの残留成分が減算されるようになる。
【００４８】
また、図１に示されるように、第１加算器Ｅ１には、ラッチ回路Ｏ５の出力Ｔａｐ３_Ｏに応じた信号も入力されている。すなわち、ラッチ回路Ｏ５の出力Ｔａｐ３_Ｏが乗算器５１ａによって所定の係数で乗算され、第２フィードバック信号Ｓ３_Ｏとして入力されている。このＴａｐ３_Ｏは、図２に示されるように、偶数サイクルでは、信号判定器３による最新の判定結果（１サイクル前）より過去２サイクル前の判定結果に対応する３サイクル前のデータに相当する信号（例えばＤ0に対してＤ-3）である。第１加算器Ｅ１では、外部から入力されるデータ信号Ｓinから、Ｔａｐ３_Ｏに応じた信号成分も差し引かれる。すなわち、データ信号Ｓinから、３サイクル前のデータの残留成分も減算されるようになる。
【００４９】
また、図１に示されるように、ラッチ回路Ｏ３の出力Ｔａｐ１_Ｏは、乗算器５１ｃによって所定の係数で乗算され、第１フィードバック信号Ｓ１_Ｏとして第２加算器Ｅ２に入力されている。第２加算器Ｅ２では、増幅器Ｅから出力される信号から、Ｔａｐ１_Ｏに応じた信号成分が差し引かれる。図２に示されるように、Ｔａｐ１_Ｏは、偶数サイクルでは、信号判定器３による最新の判定結果に対応する信号である１サイクル前のデータに対応する信号（例えばＤ0に対してＤ-1）となる。したがって、偶数サイクルにおいて、入力されるデータ信号Ｓinは、第１加算器Ｅ１により２，３サイクル前のデータの残留成分が減算され、増幅器Ｅで増幅された後、第２加算器Ｅ２で１サイクル前のデータの残留成分が減算されるようになる。
【００５０】
図２において、さらに、その次には、第２補正部５２の出力ＳｕｍＯが示されている。さらに、その次には、第２加算器Ｏ２に入力される、ラッチ回路Ｅ３の出力Ｔａｐ１_Ｅが示されており、その次には、第１加算器Ｏ１に入力される、ラッチ回路Ｏ４の出力Ｔａｐ２_Ｏが示されおり、その次には、第１加算器Ｏ１に入力される、ラッチ回路Ｅ５の出力Ｔａｐ３_Ｅが示されている。これらＴａｐ１_Ｅ、Ｔａｐ２_Ｏ、Ｔａｐ３_Ｅは、上述のように奇数サイクル処理系で用いられる。
【００５１】
図１に示されるように、ラッチ回路Ｏ４の出力Ｔａｐ２_Ｏは、乗算器５２ｂによって所定の係数で乗算され、第２フィードバック信号Ｓ２_Ｏとして第１加算器Ｏ１に入力されている。このＴａｐ２_Ｏは、図２に示されるように、奇数サイクルでは、信号判定器３による最新の判定結果（１サイクル前）より過去１サイクル前の判定結果に対応する２サイクル前のデータに相当する信号（例えばＤ１に対してＤ-1）である。第１加算器Ｏ１では、外部から入力されるデータ信号Ｓinから、Ｔａｐ２_Ｏの信号成分が差し引かれる。すなわち、データ信号Ｓinから、２サイクル前のデータの残留成分が減算されるようになる。
【００５２】
また、図１に示されるように、第１加算器Ｏ１には、ラッチ回路Ｅ５の出力Ｔａｐ３_Ｅに応じた信号も入力されている。すなわち、ラッチ回路Ｅ５の出力Ｔａｐ３_Ｅが乗算器５２ａによって所定の係数で乗算され、第２フィードバック信号Ｓ３_Ｅとして入力されている。このＴａｐ３_Ｅは、図２に示されるように、奇数サイクルでは、信号判定器３による最新の判定結果（１サイクル前）より過去２サイクル前の判定結果に対応する３サイクル前のデータに相当する信号（例えばＤ１に対してＤ-2）である。第１加算器Ｏ１では、外部から入力されるデータ信号Ｓinから、Ｔａｐ３_Ｅに応じた信号成分も差し引かれる。すなわち、データ信号Ｓinから、３サイクル前のデータの残留成分も減算されるようになる。
【００５３】
また、図１に示されるように、ラッチ回路Ｅ３の出力Ｔａｐ１_Ｅは、乗算器５２ｃによって所定の係数で乗算され、第１フィードバック信号Ｓ１_Ｅとして第２加算器Ｏ２に入力されている。第２加算器Ｏ２では、増幅器Ｏから入力されるデータ信号Ｓinから、Ｔａｐ１_Ｅに相当する成分が差し引かれる。図２に示されるように、Ｔａｐ１_Ｅは、奇数サイクルでは、信号判定器３による最新の判定結果に対応する信号である１サイクル前のデータに対応する信号（例えばＤ1に対してＤ0）となる。したがって、奇数サイクルにおいて、入力されるデータ信号Ｓinは、第１加算器Ｏ１により２，３サイクル前のデータの残留成分が減算され、増幅器Ｏで増幅された後、第２加算器Ｏ２で１サイクル前のデータの残留成分が減算されるようになる。
【００５４】
このように構成されていることから、偶数サイクルでは、Ｔａｐ１_Ｅの帰還から判定のcritical pathは、第２加算器Ｅ２→ラッチ回路Ｅ３→第２加算器Ｏ２→ラッチ回路Ｏ３→第２加算器Ｅ２のループとなり、このループが２サイクル分（１０Ｇｂｐｓであれば、２００ｐｓ）の中で一つ形成される。
【００５５】
ここで、等化装置１が９０ｎｍ CMOS Process の場合、加算器、増幅器、信号判定器での標準的な遅延時間は２０ｐｓ程度であるので、２つの加算器Ｅ１，Ｅ２（Ｏ１，Ｏ２）、１つの増幅器Ｅ（Ｏ）、信号判定器（ラッチ回路Ｅ３（Ｏ３））が直列に接続されたときの帰還遅延は全く問題にならない。
【００５６】
なお、信号判定器であるラッチ回路Ｅ３（Ｏ３）の入力振幅を大きくする為に、第２加算器Ｅ２(Ｏ２)と信号判定器３の間に増幅器をもう１段追加するようにしてもよい。増幅器による遅延時間がさらに２０ｐｓ程度が追加されても、まだ余裕があるからである。
【００５７】
図３（ａ）には、第２加算器Ｅ２の回路構成の一例が示されおり、図３（ｂ）には、第１加算器Ｅ１の回路構成の一例が示されている。なお、第２加算器Ｏ２は第２加算器Ｅ２と同じ回路構成であり、第１加算器Ｏ１は第１加算器Ｅ１と同じ回路構成であるので、詳細な説明を省略する。
【００５８】
図３（ａ）に示されるように、本実施形態に係る第２加算器Ｅ２は差動方式が採用されており、入力されるデータ信号も差動信号となっている。第２加算器Ｅ２の２本のデータ信号線Ｌ１，Ｌ２には、この差動信号が入力される。２本のデータ信号線Ｌ１，Ｌ２には、データ信号入力部９１と、１つの判定帰還入力部９２とが接続されている。
【００５９】
データ信号入力部９１には、定電流源６１1と、ＮＭＯＳ６２1，６３1と、抵抗６４1，６５1が設けられている。これらでデータ信号の差動入力回路が構成されている。ＮＭＯＳ６２1のゲート電圧には、増幅器Ｅで差動増幅されたデータ信号のうちの正側の差動電圧信号Ｄ＋が入力される。また、ＮＭＯＳ６３1のゲート電圧には、増幅器Ｅで差動増幅されたデータ信号のうちの負側の差動電圧信号Ｄ−が入力される。したがって、各ＮＭＯＳ６２1、６３1に入力される差動電圧信号Ｄ＋、Ｄ−の電圧差に応じて、データ信号線Ｌ１上を流れる電流Ｉ＋と、データ信号線Ｌ２上を流れる電流Ｉ−とが決定される。      
【００６０】
判定帰還入力部９２は、定電流源６１2と、ＮＭＯＳペア回路（６２2，６３2）とを備えている。第２信号判定器であるラッチ回路Ｏ３からは、乗算器５１ｃを介して、確定したデータ「０」又は「１」に相当する出力Ｔａｐ１_Ｏ（＋、−）が乗算器５１ｃで乗算された第１フィードバック信号Ｓ１_Ｏ（＋、−）が判定帰還入力部９２へフィードバックされてくる。この第１フィードバック信号Ｓ１_Ｏ（＋、−）は、例えば、４００ｍＶ程度の振幅を持つ差動信号である。この差動出力信号を受けると、ＮＭＯＳペア回路（６２2，６３2）では、例えば、４００ｍＶ程度の入力電位差があれば、一方のＮＭＯＳのみがオンし、他方のＮＭＯＳはオフした状態となる。オンしたＮＭＯＳに接続されたデータ信号線（Ｌ１，Ｌ２のいずれか）には、帰還する第１フィードバック信号Ｓ１_Ｏに対応する電流が流れ込むようになる。
【００６１】
ここで、第１フィードバック信号Ｓ１_Ｏ（＋、−）のうち、正側の信号Ｓ１_Ｏ（＋）は、データ信号線Ｌ２に接続され、負側の信号Ｓ１_Ｏ（−）は、データ信号線Ｌ１に接続されている。すなわち、データ信号線Ｌ１，Ｌ２に印加されているデータ信号に相当する差動電圧信号と、ラッチ回路Ｏ３の差動出力信号とは、その極性が逆となる。したがって、第１フィードバック信号Ｓ１_Ｏ（＋、−）に応じた電流が、データ信号線Ｌ１、Ｌ２のいずれかに流れ、データ信号に相当する電流から差し引かれるようになる。これにより、偶数サイクルにおけるラッチ回路Ｏ３の出力Ｔａｐ１_Ｏを用いたデータ信号の補正が実現される。
【００６２】
このように第２加算器Ｅ２を構成しているので、複数のラッチ回路Ｅ４，Ｏ５からＴａｐ２Ｅ，Ｔａｐ３Ｏを帰還させるためのＮＭＯＳが配置されず、ＮＭＯＳ６２1、６３1、６２2、６３2だけが配置されるため、第２加算器Ｅ２のＮＭＯＳに発生する寄生容量を最低限に抑えることができ、第２加算器Ｅ２による演算の遅延時間を可及的に短縮することができる。
【００６３】
すなわち、従来の等化装置では、一つの加算器に複数のフィードバック信号を帰還させていたため、判定帰還入力部９２と同様の回路をフィードバック信号の数だけ設ける必要があり、その分、加算器に生じる寄生容量が増大してしまう。その結果、例えば入力データが「０」から「１」に切り替わった場合、加算器の出力が、「１」に相当するレベルに達するまでに時間がかかり、等化装置を高速動作させることができなかった。
【００６４】
これに対して、本実施形態の等化装置１では、上記のように、第２加算器Ｅ２に生じる寄生容量を最低限に抑えているため、入力データが「０」から「１」に切り替わった場合に、加算器の出力が、「１」に相当するレベルに達するまでの時間を短縮することができるので、高速動作が可能になる。
【００６５】
また、第１加算器Ｅ１は、図３（ｂ）に示されるように、２本のデータ信号線Ｌ３、Ｌ４に、第２加算器Ｅ２のデータ信号入力部９１と同様の構造を備えたデータ入力部８１と、第２加算器Ｅ２の判定帰還入力部９２と同様の構造を備えた第１判定帰還入力部８２と第２判定帰還入力部８３とが接続されている。
【００６６】
データ入力部８１には、定電流源７１1と、ＮＭＯＳ７２1，７３1と、抵抗７４1，７５1が設けられている。このデータ入力部８１において、ＮＭＯＳ７２1，７３1のゲートには、伝送路２を介して外部から入力されたデータ信号Ｓinの差動電圧信号Ｄ＋，Ｄ−が入力され、信号線Ｌ３，Ｌ４には、これら差動電圧信号Ｄ＋，Ｄ−に対応した電流がそれぞれ流れ込むようになる。
【００６７】
また、第１判定帰還入力部８２は、定電流源７１2と、ＮＭＯＳペア回路（７２2，７３2）と、を備えており、第２判定帰還入力部８３は、定電流源７１３と、ＮＭＯＳペア回路（７２３，７３３）と、を備えている。
【００６８】
第１判定帰還入力部８２のＮＭＯＳペア回路（７２2，７３2）の各ゲートには、ラッチ回路Ｅ４の出力Ｔａｐ２_Ｅ（＋、−）が乗算器５１ｂで乗算された第２フィードバック信号Ｓ２_Ｅ（＋、−）がフィードバックされてくる。そして、第２フィードバック信号Ｓ２_Ｅ（＋、−）に対応した電流が信号線Ｌ３，Ｌ４にそれぞれ流れ込むようになる。
【００６９】
第２判定帰還入力部８３のＮＭＯＳペア回路（７２３，７３３）の各ゲートには、ラッチ回路Ｏ５の出力Ｔａｐ３_Ｏ（＋、−）が乗算器５１ａで乗算された第２フィードバック信号Ｓ３_Ｏ（＋、−）がフィードバックされてくる。そして、この第２フィードバック信号Ｓ３_Ｏ（＋、−）に対応した電流が信号線Ｌ３，Ｌ４にそれぞれ流れ込むようになる。
【００７０】
このように、第１加算器Ｅ１は、一つのデータ入力部８１と、二つの判定帰還入力部８２，８３とを備えており、第２加算器Ｅ２に比べて、トランジスタの数が増加するが、図２に示すように、信号Ｓ２_Ｅ,Ｓ３_Ｏの元となる信号Ｔａｐ２_Ｅ,Ｔａｐ３_Ｏは、信号Ｔａｐ１_Ｏよりも十分先に帰還しており、高速動作させる上で支障をきたすことがない。
【００７１】
しかも、等化装置１では、第１加算器Ｅ１（Ｏ１）と第２加算器Ｅ２（Ｏ２）との間に、第１加算器Ｅ１（Ｏ１）の出力を増幅して第２加算器Ｅ２（Ｏ２）へ入力する増幅器Ｅ（Ｏ）を設けているため、第２加算器Ｅ２（Ｏ２）による演算時間をさらに短縮することができるだけでなく信号判定器３によるデータ信号の誤判定を防止することができる。
【００７２】
なお、上述では、第２信号判定器であるラッチ回路Ｏ３の出力Ｔａｐ１_Ｏ（＋、−）を乗算器５１ｃを介して判定帰還入力部９２に入力することとしたが、Ｔａｐ１_Ｏ（＋、−）を直接判定帰還入力部９２に入力するようにしてもよい。この場合、定電流源６１2を可変電流源とし、電流設定値（デジタル値）に応じて調整することになる。また、同様に、ラッチ回路Ｅ４，Ｏ５の出力Ｔａｐ２_Ｅ（＋、−），Ｔａｐ３_Ｏ（＋、−）を乗算器５１ｂ，５１ａを介して第１及び第２判定帰還入力部８２，８３にそれぞれ入力することとしたが、Ｔａｐ２_Ｅ（＋、−），Ｔａｐ３_Ｏ（＋、−）を直接第１及び第２判定帰還入力部８２，８３にそれぞれ入力するようにしてもよい。この場合、定電流源７１２，７１３を可変電流源とし、電流設定値（デジタル値）に応じて調整することになる。
【００７３】
ここで、上記のように２つの加算器とその間に設けた増幅器で補正部を構成し、インターリーブ動作する等化装置１と、１つの加算器で補正部を構成し、インターリーブ動作する従来の等化装置とにおける信号波形の違いについて、図４及び図５を参照して説明する。図４は従来の等化装置における信号波形を示す説明図であり、図５は本実施形態の等化装置１における信号波形を示す説明図である。なお、図４及び図５において、縦軸は信号電圧Ｖであり、横軸は時間軸ｔである。また、図中上部に示すパルス波形は、ラッチ回路を動作させるクロック信号の波形である。
【００７４】
また、ここでは、送信側回路において、データ信号Ｓｉｎを時刻ｔ０で「０」から「１」に切り替え、その後連続して「１」のデータ信号を送信した場合における等化装置の動作を例に挙げて説明する。なお、送信側回路から送信されたデータ信号Ｓｉｎは、伝送路において遅延し、等化装置の入力は、時刻ｔ０とｔ１の間で変化し始める。
【００７５】
図４に示すように、従来の等化装置では、時刻ｔ１から時刻ｔ２の間で入力されるデータ信号Ｓｉｎの電圧が変化すると、このデータ信号Ｓｉｎに追従して、第２加算器Ｅ２の出力ＳｕｍＥの電圧が変化する。
【００７６】
このとき、従来の等化装置では、加算器の寄生容量に起因して、ＳｕｍＥの電圧は緩やかに上昇する。しかも、この従来の等化装置では、入力されるデータ信号Ｓｉｎから全てのフィードバック信号の信号成分が減算されているため、信号判定回路に入力されるＳｕｍＥの振幅が小さくなる。
【００７７】
その結果、従来の等化装置では、信号判定器がデータ信号Ｓｉｎの値を誤判定する場合があった。すなわち、信号判定器は、クロック信号がハイレベルに切り替わるエッジタイミングでＳｕｍＥをラッチしてデータ信号の値を判定するため、上記のように、ＳｕｍＥの変化が緩やかで、しかも、ＳｕｍＥの振幅が小さい場合、信号判定器の出力Ｔａｐ１_Ｅは高速に遷移せず、時刻ｔ２の時点で、Ｔａｐ１_Ｅの電圧値がデータを「１」と判定する基準となる閾値Ｖｔｈに到達せず、「１」と判定すべきにもかかわらず、データが「０」のままであると誤判定してしまう場合があった。
【００７８】
これに対して、本実施形態の等化装置１では、加算器の寄生容量を抑制しているため、データ信号Ｓｉｎの電圧上昇に追従して、ＳｕｍＥの変化を急峻にすることができ、しかも、増幅器Ｅを設けているため、図５に示すように、第１加算器Ｅ１の出力を増幅して、第２加算器Ｅ２の出力ＳｕｍＥの振幅を従来のＳｕｍＥよりも大きくすることができる。
【００７９】
そのため、この等化装置１では、第１信号判定器であるラッチ回路Ｅ３の出力Ｔａｐ１_Ｅが高速に遷移するので、時刻ｔ２の時点で、Ｔａｐ１Ｅの電圧値がデータを「１」と判定する基準となる閾値Ｖｔｈに到達して、データが「０」から「１」に切り替わったことを正確に判定することができる。
【００８０】
また、この等化装置１では、増幅器Ｅ（Ｏ）として、非線形の増幅特性を有する非線形増幅器を用いている。
【００８１】
増幅器Ｅ（Ｏ）として、線形増幅器を用いた場合には増幅率が低いことから多段に増幅器を接続しなければならない場合がある。しかし、これでは遅延時間が長くなってしまう。そこで、増幅器Ｅ（Ｏ）として増幅率が高い非線形増幅器を用いることが望ましい。
【００８２】
非線形増幅器を用いると歪みが発生するが、ここでは、この歪みは問題にならない。以下、その理由を図６を参照して説明する。なお、ここでは増幅器Ｅ（Ｏ）はＣＭＬ(Current Mode Logic)回路で構成し、第１加算器Ｅ１（Ｏ１）から出力される差動信号を増幅して差動信号で出力するものとして説明する。
【００８３】
Ｔａｐ２Ｅ（Ｔａｐ２Ｏ）までの等化が正しく行われていれば、第２加算器Ｅ２（Ｏ２）に入力される信号の電圧は、４通りしかない。すなわち、ｎサイクル目のデータを Ｄｎとしたとき、ｎサイクル目の等化をする時には、ｎ−１サイクル目のデータ Ｄｎ−１と、Ｄｎ の組 (Ｄｎ， Ｄｎ−１)＝(１，１)， (１，０)， (０，１)， (０，０) の４通りの組み合わせしかない。
【００８４】
それぞれの組み合わせにつき、図６に、第２加算器Ｅ２（Ｏ２）での減算の状態を模式的に表す。なお、第２加算器Ｅ２（Ｏ２）で扱う信号は差動信号であり、図６において、ＤＰは増幅器Ｅ（Ｏ）から出力されるｎサイクル目のPositive 論理信号の電圧、ＤＮは増幅器Ｅ(Ｏ)から出力されるｎサイクル目のNegative 論理信号の電圧である。
【００８５】
(Ｄｎ， Ｄｎ−１)＝(１，１) の場合、ＤＰには最高電位、ＤＮには最低電位が入力されることになる。第２加算器Ｅ２(Ｏ２) は差動の加算器であり、この場合、ＤＰの電圧から図６に示すＶｔａｐ１の電圧だけ減算することになる。出力される電圧は、図６に示すＶｏｕｔとなる。以下、図６に示す、他の３通りの図も同様な意味を持つ。ＣＭＬアンプの場合、非線形であっても、増幅器Ｅ（Ｏ）の増幅率は電圧上下方向に対象であることから、４通りのどの場合であっても、引くべきＴａｐ１の電圧は等しい。したがって、図１の増幅器Ｅ（Ｏ）は非線形増幅器でもよいことになる。
【００８６】
このように、本実施形態における等化回路によれば、伝送路と信号判定器との間に設けられ、フィードバック信号に基づいて入力信号を補正する補正部を、入力信号を最新の判定結果より過去の各判定結果に対応する第２フィードバック信号に基づいて補正する第１演算器と、この第１演算器によって補正された入力信号を信号判定器による最新の判定結果に対応する第１フィードバック信号に基づいて補正する第２演算器とを有する構成にしたので、第１フィードバック信号を帰還する演算器で負荷容量を最小にすることができ、これにより、帰還経路における信号の遅延時間を短縮し、等化装置の高速化を図ることができる。また、等化に成功したノードを存在させて、そのノードからクロック位相を生成することができる。
【００８７】
また、第１演算器と第２演算器の間に、第１演算器から出力される信号を増幅して第２演算器へ入力する増幅器を設け、第１演算器によって補正され振幅が小さくなった入力信号を増幅器で増幅し第２演算器へ入力することで、信号判定器の動作を高速にすることができ、等化装置の更なる高速化を図ることができる。
【００８８】
また、増幅器として、増幅率の高い非線形の増幅特性を有する増幅器を用いることができるので、第１演算器と第２演算器の間に増幅器を設けることが容易になる。
【００８９】
また、インターリーブ動作をさせることにより、等化装置の更なる高速化を図ることができる。
【図面の簡単な説明】
【００９０】
【図１】、本発明の一実施形態に係る等化装置の概略的構成を示す図である。
【図２】図１の等化装置における信号のタイミングチャートである。
【図３】（ａ）は第２加算器の回路構成の一例を示す図であり、（ｂ）は第１加算器の回路構成の一例を示す図である。
【図４】従来の等化装置における信号波形を示す説明図である。
【図５】図１の等化装置における信号波形を示す説明図である。
【図６】図１の増幅器についての説明図である。
【図７】従来の等化装置の回路構成を示す説明図である。
【図８】従来の等化装置の判定タイミングの説明図である。
【符号の説明】
【００９１】
１  等化装置
２  伝送路
３  信号判定器
５  補正部
５１  第１補正部
５２  第２補正部
Ｅ，Ｏ  増幅器
Ｅ３  第１信号判定器
Ｏ３  第２信号判定器
Ｅ１，Ｏ１  第１加算器（第１演算器）
Ｅ２，Ｏ２  第２加算器（第２演算器）
Ｓ１_Ｅ，Ｓ１_Ｏ  第１フィードバック信号
Ｓ２_Ｅ，Ｓ２_Ｏ，Ｓ３_Ｅ，Ｓ３_Ｏ  第２フィードバック信号
【図１】
2009033399.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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