(57)【要約】【課題】ポップアップノイズを低減した回路規模が小さいディジタルアンプを提供する。【解決手段】入力信号と基準信号とを比較することによってパルス幅変調を行うＰＷＭ変換部１０、ＰＷＭ変換部１０の出力信号を増幅して出力する出力部２０、入力信号をパルス幅変調した後の出力信号の電圧を検出するＰＷＭ出力電圧モニタライン４０及び変調制御部３０を設ける。そして、変調制御部３０において、基準信号の周期を通常作動時の周波数よりも短く設定しする。さらに、ディジタルアンプ１の出力作動の開始後、ＰＷＭ出力電圧モニタライン４０から取得した出力電圧の絶対値とアナログ指令信号の電圧の絶対値の差が予め定めた値となったときに、基準信号の極性を反転させることにより生成したパルス信号を基準信号として出力する。そして、アナログ指令信号が最大となった後、基準信号の周期を所定の割合で通常作動時の周期まで変化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号をパルス幅変調して出力するディジタルアンプにおいて、
前記入力信号と基準信号とを比較することによってパルス幅変調を行うＰＷＭ変換手段と、
前記ＰＷＭ変換手段の出力信号を増幅して出力する出力手段と、
前記ＰＷＭ変換手段の変換作動の開始前に、前記基準信号の周期を通常作動時の周期よりも短く設定し、前記ＰＷＭ変換手段の変換作動の開始後に前記基準信号の周期を所定の値まで延ばす変調制御手段と、
を備えたことを特徴とするディジタルアンプ。
【請求項２】
請求項１に記載のディジタルアンプにおいて、
前記変調制御手段は、
前記基準信号の周期を所定の値まで延ばした後、さらに、前記基準信号の周期を所定の割合で通常作動周期まで延ばすことを特徴とするディジタルアンプ
【請求項３】
請求項１又は請求項２に記載のディジタルアンプにおいて、
前記変調制御手段は、
前記基準信号の周期を変化させるための指令信号を入力する指令信号入力手段を備え、前記指令信号入力手段で入力された指令信号に基づいて前記基準信号の周期を変化させることを特徴とするディジタルアンプ。
【請求項４】
請求項３に記載のディジタルアンプにおいて、
前記指令信号は、アナログ指令信号であり、
前記変調制御手段は、
前記指令信号入力手段で入力されたアナログ指令信号の大きさによって、前記基準信号の周期を変化させることを特徴とするディジタルアンプ。
【請求項５】
請求項４に記載のディジタルアンプにおいて、
前記出力手段の出力信号の電圧を検出する出力電圧検出手段を備え、
前記変調制御手段は、
前記基準信号の周期を所定の値まで延ばす代わりに、前記出力電圧検出手段で検出した出力電圧の絶対値と前記アナログ指令信号の電圧の絶対値の差が予め定めた値となったときに、前記基準信号の極性を反転させることにより生成したパルス信号を前記基準信号として出力することを特徴とするディジタルアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調方式のディジタルアンプのノイズ低減技術に関する。
【背景技術】
【０００２】
従来、ディジタルアンプでは、電源がＯＮされた時の作動開始時に、ポップアップノイズと呼ばれる雑音が発生していた。このポップアップノイズを低減する方法として、ＰＷＭ回路をＢＴＬ（Bridged Trans Less接続の略)方式のディジタルアンプとする方法があった。この方法では、電源ＯＮの後に回路のバイアス電流が安定するまで、駆動回路の作動をミュート状態にすることにより、駆動回路の両出力端子の出力信号を霊から開始させることができるので、ポップアップノイズの発生を抑えることができるようになっている（例えば、特許文献１参照）。
【特許文献１】特開２００３−２０４５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、ディジタルアンプをＢＬＴ方式とすることにより、回路規模が大幅に増大するという問題があった。例えば、より簡単な回路構成であるＳＥＰＰ（Single End Push Pull接続の略)方式に比べ、１チャンネル当たり倍の部品点数が必要であった。
【０００４】
本発明は、こうした問題に鑑みなされたもので、ポップアップノイズを低減した回路規模が小さいディジタルアンプを提供することを目的とする。
【課題を解決するための手段】
【０００５】
かかる問題を解決するためになされた請求項１に記載のディジタルアンプ（１：この欄においては、発明に対する理解を容易にするため、必要に応じて「発明を実施するための最良の形態」欄において用いた符号を付すが、この符号によって請求の範囲を限定することを意味するものではない。）は、ＰＷＭ変換手段（１０）、出力手段（２０）及び変調制御手段（３０）を備えている。
【０００６】
ＰＷＭ変調制御手段（１０）は、入力信号と基準信号とを比較することによってパルス幅変調を行うものであり、出力手段（２０）は、ＰＷＭ変換手段（１０）の出力信号を増幅して出力するものである。
【０００７】
また、変調制御手段（３０）は、ＰＷＭ変換手段（１０）の変換作動の開始前に、基準信号の周期を通常作動時の周期よりも短く設定し、ＰＷＭ変換手段（１０）の変換作動の開始後に基準信号の周期を所定の値まで延ばすものである。
【０００８】
ここで、「出力作動の開始」とは、ディジタルアンプ（１）の電源ＯＮの後、実際にＰＷＭ変換手段（１０）が出力信号を出力するための作動の開始を意味しており、例えば、スイッチング作動の開始などをいう。
【０００９】
また、「通常作動時」とは、電源ＯＮから十分時間が経過し、ディジタルアンプ（１）が安定して作動する状態のことをいう。
このようなディジタルアンプ（１）によれば、ＰＷＭ変換手段（１０）の変換作動の開始前にパルス幅変調の基準信号の周波数が通常作動時の周期より短く設定され、ＰＷＭ変換手段（１０）の変換作動の開始後に基準信号の周期が所定の値まで延ばされる。
【００１０】
パルス幅変調において、例えば、一定振幅のパルス信号のような基準信号の周期が短い場合には、ＰＷＭ変換手段（１０）において変調された信号のパルス幅は小さくなる。したがって、出力作動の開始時にディジタルアンプ（１）の出力は徐々に大きくなり、出力が急激に大きくなる、いわゆるポップアップノイズが発生することがなくなる。
【００１１】
さらに、基準信号の周期が所定の値まで延ばされるまでは、基準信号の周期を通常作動時の周期よりも短くなっている。基準信号の周期が短ければ、ディジタルアンプ（１）の入力信号のサンプリング周期が短くなるのと同じであるから、パルス幅変調の出力の周期も短くなるので、急激な出力変化がなくなる。
【００１２】
また、請求項１に記載のディジタルアンプ（１）では、回路構成をＢＴＬ方式とする必要がないので、回路規模を小さくすることができる。
さらに、単に基準信号の周期を所定の値まで延ばすだけでなく、請求項２に記載のように、基準信号の周期を所定の値まで延ばした後、さらに、基準信号の周期を所定の割合で通常作動周期まで延ばすようにすると、通常作動時まで、出力信号がスムーズに増加するので、通常作動時までポップアップノイズが発生することがなくなる。
【００１３】
ところで、基準信号の周期を変化させるには、例えば、予め定められた割合で変化させてもよいが、請求項２に記載のように、変調制御手段（３０）は、基準信号の周期を変化させるための指令信号を入力する指令信号入力手段（３２）を備え、指令信号入力手段（３２）で入力された指令信号に基づいて基準信号の周期を変化させるようにしてもよい。
【００１４】
このようにすると、外部からの指令信号の入力に基づいて基準信号の周期を変化させることができるので、指令信号発生回路をディジタルアンプ（１）に内蔵する必要がない。したがって、ディジタルアンプ（１）を小型化することができる。
【００１５】
また、指令信号がアナログ指令信号である場合、請求項３に記載のように、変調制御手段（３０）は、指令信号入力手段（３２）で入力されたアナログ指令信号の大きさによって、基準信号の周期を変化させるようにすると構成が簡単なディジタルアンプ（１）とすることができる。
【００１６】
ところで、パルス変調を行う場合、温度などの周囲環境の変化によりＰＷＭ変調手段（１０）や出力手段（２０）を構成する部品の特性が変化した場合、ディジタルアンプ（１）の出力が安定しなくなることが考えられる。
【００１７】
そこで、請求項４に記載のように、出力手段（２０）の出力信号の電圧を検出する出力電圧検出手段（４０）を備え、変調制御手段（３０）は、基準信号の周期を所定の値まで延ばす代わりに、出力電圧検出手段（４０）で検出した出力電圧の絶対値とアナログ指令信号の電圧の絶対値の差が予め定めた値となったときに、基準信号の極性を反転させることにより生成したパルス信号を基準信号として出力するようにするとよい。
【００１８】
このようにすると、入力電圧と出力信号の電圧とによって基準信号であるパルス信号の周期が決定されるので、ＰＷＭ変調手段（１０）や出力手段（２０）を構成する部品の特性が温度などの周囲環境により変化しても、安定した出力が得られることになる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明が適用された実施形態について図面を用いて説明する。なお、本発明の実施の形態は、下記の実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態を採りうる。
［第１実施形態］
図１は、ディジタルアンプ１の概略の構成を示すブロック図である。ディジタルアンプ１は、図１に示すように、ＰＷＭ変換部１０、出力部２０、変調制御部３０、ＰＷＭ出力電圧モニタライン４０、電源電圧モニタライン５０及びスピーカ８０を備えている。
【００２０】
ＰＷＭ変換部１０は、入力した音声信号と基準信号とを比較することによってパルス幅変調し、入力信号の強度に応じてパルス幅の異なるパルス信号を出力する。
ＰＷＭ変換部１０は、図示しないコンパレータを備え、音声入力信号と変調制御部３０から入力される基準信号とを比較し、両者の差が閾値電圧を超えていればマイナス振幅、両者の差が閾値電圧以下であればプラス振幅のパルス信号を発生させる。
【００２１】
出力部２０は、ＰＷＭ変換部１０の出力信号を増幅して出力するものであり、ＦＥＴドライバ６０、バッファ６２、２つのＦＥＴ７０ａ，７０ｂ、コイル７２及びコンデンサ７４を備えている。
【００２２】
ＦＥＴドライバ６０は、２つのＦＥＴ７０ａ，７０ｂを作動させるための回路であり、ＦＥＴ７０ａ，７０ｂの各ゲートが接続されている。ＰＷＭ変換部１０から出力された信号（パルス信号）は、２分割され、一方はＦＥＴドライバ６０に直接入力され、他方はバッファ６２で反転されてＦＥＴドライバ６０に入力される。
【００２３】
このようにしてＦＥＴドライバ６０に入力された２つの信号は、ＦＥＴドライバ６０において図示しないフォトカブラに入力され、入力側と絶縁された出力側に出力される。そして、出力信号は、２つのＦＥＴ７０ａ，７０ｂのゲートに入力される。
【００２４】
ＦＥＴ７０ａ，７０ｂは、プッシュプル型の増幅部を構成する。ＦＥＴ７０ａ，７０ｂは同じ特性を有するＮＭＯＳ型ＦＥＴであり、ＦＥＴ７０ａのドレインはプラス電源に接続され、ゲートはＦＥＴドライバ６０に接続され、ソースはＦＥＴ７０ｂのドレインに接続されている。また、ＦＥＴ７０ｂのドレインはＦＥＴ７０ａのソースに接続され、ゲートはＦＥＴドライバ６０に接続され、ソースはマイナス電源に接続されている。
【００２５】
ＦＥＴ７０ａ，７０ｂのゲートにはＦＥＴドライバ６０の２つの出力信号が入力される。この入力信号は、同じ波形で互いに極性が逆であるため、プッシュプル増幅器を形成するＦＥＴ７０ａ，７０ｂに入力されると入力信号の差分が増幅されて出力される。この出力が図１中のｃ点に示す信号であり、その波形は図２の「ｃ点電圧波形」に示されるものである。
【００２６】
そして、スピーカ８０に対する出力（図１中のｄ点）は、プッシュプル増幅部の出力（図２の「ｃ点電圧波形」）がコイル７２及びコンデンサ７４でフィルタリングされ、図２中の「ｄ点電圧波形」で示される波形となる。
【００２７】
変調制御部３０は、ＰＷＭ変換部１０の変換作動の開始前に、基準信号の周期を通常作動時の周期よりも短く設定し、ＰＷＭ変換部１０の変換作動の開始後に基準信号の周期を所定の値まで延ばすものである。
【００２８】
変調制御部３０は、図示しないＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ、基準信号の周期を変化させるための指令信号を入力する指令信号入力部３２を備えている。
指令信号入力部３２は、外部からのアナログ指令信号の指令信号を入力し、ディジタル信号に変換する。
【００２９】
ここで、「出力作動の開始」とは、ディジタルアンプ１の電源ＯＮの後、実際にＰＷＭ変換部１０が出力信号を出力するための作動の開始を意味しており、例えば、スイッチング作動の開始などをいう。
【００３０】
また、「通常作動時」とは、電源ＯＮから十分時間が経過し、ディジタルアンプ１が安定して作動する状態のことをいう。
変調制御部３０では、以下（ア）〜（エ）に示す処理が行われる。
【００３１】
（ア）指令信号入力部３２からアナログ指令信号を取得する。
（イ）ＰＷＭ出力電圧モニタライン４０から出力電圧を取得する。
（ウ）ＰＷＭ出力電圧モニタライン４０から取得した出力電圧の絶対値とアナログ指令信号の電圧の絶対値の差が予め定めた値となったときに、基準信号の極性を反転させることにより生成したパルス信号を基準信号として出力する。
【００３２】
（エ）アナログ指令信号が最大となった後、基準信号の周期を所定の割合で通常作動時の周期まで変化させる。
ＰＷＭ出力電圧モニタライン４０は、入力信号をパルス幅変調した後の出力信号の電圧を検出するものであり、電源電圧モニタライン５０は、ディジタルアンプ１の電源電圧を検出するものである。また、スピーカ８０は、出力部２０からの出力電圧を音に変換して出力するものである。
【００３３】
（変調制御処理の説明）
次に、変調制御部３０で実行される変調制御処理について図３に基づき説明する。図３は、変調制御処理の処理の流れを示すフローチャートである。
【００３４】
変調制御処理は、変調制御部３０のＲＯＭに格納され、ＣＰＵで実行される処理であり、ディジタルアンプ１の電源ＯＮの後、Ｓ１００において、ＦＥＴドライバ６０の作動を開始させ、続くＳ１０５において、出力部２０の出力電圧が取得される。
【００３５】
続くＳ１１０では、Ｓ１０５において取得された出力部２０の出力電圧が電源電圧Ｖｃｃ以下であるか否かが判定される。そして、出力部２０の出力電圧がＶｃｃ以下の場合（Ｓ１１０：Ｙｅｓ）、処理がＳ１１５へ移行され、出力部２０の出力電圧がＶｃｃよりも高い場合（Ｓ１１０：Ｎｏ）、処理がＳ１３０へ移行される。
【００３６】
Ｓ１１５では、指令信号入力部３２からアナログ指令信号の値が取得され、続くＳ１２０では、Ｓ１０５において取得された出力部２０の出力電圧の絶対値とＳ１１５において取得されたアナログ指令信号の値の絶対値との差（以下、差分電圧とも呼ぶ。）が予め定めた値以下であるか否かが判定される。
【００３７】
そして、差分電圧が予め定めた値よりも大きい場合（Ｓ１２０：Ｎｏ）、処理がＳ１１５へ移行され、Ｓ１１５及びＳ１２０の処理が繰り返され、差分電圧が予め定めた値以下の場合（Ｓ１２０：Ｙｅｓ）、処理がＳ１２５へ移行される。
【００３８】
そして、続くＳ１２５では、変調制御部３０の出力電圧の極性が反転される。なお、変調制御部３０の出力電圧の絶対値は一定である。したがって、アナログ指令信号の値が一定の割合で上昇すれば、変調制御部３０の出力電圧は、周期が一定の割合で長くなるパルス信号となる（図２中のアナログ指令信号制御で示される範囲の信号波形参照）。
【００３９】
そして、Ｓ１１０において、出力部２０の出力電圧がＶｃｃより大きいと判定されＳ１３０へ処理が移行された場合には、Ｓ１３０において、指令信号入力部３２からアナログ指令信号の値が取得される。
【００４０】
続くＳ１３５では、Ｓ１３０において入力されたアナログ指令信号の値が最大値であるか否かが判定される。そして、アナログ指令信号の値が最大値である場合（Ｓ１３５：Ｙｅｓ）、処理がＳ１６０へ移行され、アナログ指令信号の値が最大値でない場合（Ｓ１３５：Ｎｏ）、処理がＳ１４０へ移行される。
【００４１】
なお、アナログ指令信号の最大値は予め図示しないＲＯＭやＲＡＭに記憶されている。
Ｓ１４０では、Ｓアナログ指令信号の値から基準信号の周期が決定され、続くＳ１４５において、変調制御部３０の出力（つまり、基準信号）の周期が取得される。
【００４２】
そして、続くＳ１５０では、Ｓ１４５において取得された基準信号の周期がＳ１４０において決定された基準信号の周期より小さいか否かが判定される。そして、Ｓ１４５において取得された基準信号の周期がＳ１４０において決定された基準信号の周期以上の場合（Ｓ１５０：Ｎｏ）、処理がＳ１３０へ移行され、処理が繰り返される。
【００４３】
逆に、Ｓ１４５において取得された基準信号の周期がＳ１４０において決定された基準信号の周期よりも小さい場合（Ｓ１５０：Ｙｅｓ）、処理がＳ１５５へ移行され、基準信号の周期が増加された後、処理がＳ１４５へ移行され、処理が繰り返される。
【００４４】
以上のように、Ｓ１３０〜Ｓ１５０において得られる波形が図２中の時間制御で示される範囲の信号波形となる。
また、Ｓ１３５において、アナログ指令信号が最大値であると判定され、処理がＳ１６０へ移行された場合には、Ｓ１６０において、通常作動、つまり、電源ＯＮから十分時間が経過し、ディジタルアンプ１が安定して作動する状態の周期で基準信号が出力された（図２中の通常作動で示される範囲の信号波形参照）後、処理が終了される。
【００４５】
（ディジタルアンプ１の作動）
以上のようなディジタルアンプ１の作動について図１及び図２に基づいて説明する。図２は、ディジタルアンプ１の各構成部分の出力電圧の波形を示す図である。なお、説明を簡単にするため、以下では、音声入力は振幅及び周波数が一定の周期性を有する信号とする。
【００４６】
ディジタルアンプ１の電源がＯＮされた状態では図２に示すように、ＦＥＴドライバ６０は、図２中のＦＥＴドライバ制御に示すようにＯＦＦとなり、変調制御部３０からは、図２中の「ｂ点電圧波形」に示すように、通常作動時より短い一定周期のパルス信号（方形波）が出力される。
【００４７】
この状態で、ＦＥＴドライバ６０がＯＮと同時に（図２中ＦＥＴドライバ制御参照）、図２中の「ａ点電圧波形」に示すように、アナログ指令信号の値は一定の割合で上昇していく。
【００４８】
アナログ指令信号の値が上昇すれば、前述のように変調制御部３０から出力される基準信号の周期は徐々に長くなる。そして、基準信号の周期が長くなれば、音声入力が一定の振幅及び周波数を有する信号であるので、ＰＷＭ変換部１０の出力信号である方形波の周期は長くなる。
【００４９】
すると、２つのＦＥＴ７０ａ，７０ｂで構成されるプッシュプル増幅部の出力（図１中のｃ点）の波高値及び周期は、図２中の「ｃ点電圧波形」で示されるように、±Ｖｃｃまで徐々に大きくなる。
【００５０】
そして、スピーカ８０に対する出力（図１中のｄ点）は、プッシュプル増幅部の出力がコイル７２及びコンデンサ７４でフィルタリングされ、図２中の「ｄ点電圧波形」で示される波形となる。
【００５１】
以上に説明した各点の波形が図２中のアナログ指令信号制御で示される範囲の信号波形である
そして、プッシュプル増幅部の出力電圧が電源電圧値（±Ｖｃｃ）まで上昇したら、基準信号の周期はさらに長くなり（図２中の時間制御で示される範囲の信号波形参照）、十分な時間が経過した場合、基準信号は通常作動時の周期まで長くなる（図２中の通常作動で示される範囲の信号波形参照）。
【００５２】
（ディジタルアンプ１の特徴）
以上に説明したディジタルアンプ１では、パルス幅変調の基準信号の周期が通常作動時の周期より短く設定された後、アナログ指令信号の値がＶｃｃとなるまで基準信号の周期を所定の割合で延ばされるので、パルス幅変調において、アナログ指令信号の値が低い場合には変調された信号のパルス幅は小さくなる。したがって、出力作動の開始時にディジタルアンプ１の出力は徐々に大きくなり、出力が急激に大きくなる、いわゆるポップアップノイズが発生することがなくなる。
【００５３】
さらに、アナログ指令信号の値がＶｃｃに上昇するまでは、基準信号の周期を通常作動時の周期よりも短くしている。基準信号の周期が短ければ、ディジタルアンプ１の入力信号のサンプリング周期が短くなるのと同じであるから、パルス幅変調の出力の周期も短くなるので、急激な出力変化がなくなる。したがって、ディジタルアンプ１の作動を開始させたときに発生するポップアップノイズを発生させることがなくなる。
【００５４】
また、ＰＷＭ出力電圧モニタライン４０で検出した出力部２０の出力電圧がＶｃｃとなるまで出力部２０の出力信号の絶対値とアナログ指令信号の絶対値の差に基づいて基準信号の周期を延ばしている。
【００５５】
したがって、変調制御部３０から出力部２０までの部品、例えば、２つのＦＥＴ７０ａ，７０ｂの特性が温度などの周囲環境により変化しても、安定した出力が得られることになる。
【００５６】
また、ディジタルアンプ１は、回路構成が簡単なＳＥＰＰ方式とすることができるので、回路規模を小さくすることができる。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、本実施形態に限定されるものではなく、種々の態様を採ることができる。
【００５７】
（１）上記実施形態では、指令信号入力部３２においてアナログ指令信号を入力し、その値に基づいて基準信号の周期を変化させたが、アナログ指令信号の代わりに指令信号入力部３２においてディジタル指令信号を入力するようにしてもよい。
【００５８】
（２）また、外部からの指令信号を入力する代わりに、予め定められたパターンで変化する指令信号を変調制御部３０内部で発生させるようにしてもよい。
（３）また、ＰＷＭ出力電圧モニタライン４０で取得したＰＷＭ変調の出力電圧がＶｃｃとなるまで、基準信号の周期を所定の割合で延ばしたが、基準信号の周期を単に所定の割合で延ばしてもよい。
【００５９】
つまり、ＰＷＭ出力電圧モニタライン４０でパルス幅変調の出力電圧を検出せず、パルス幅変調の出力信号の幅とは関係なく、基準信号の周期を所定の幅まで所定の割合で延ばすのである。
【００６０】
このようにすることで、ポップアップノイズを消去する際の安定性は多少劣化するものの、ＰＷＭ出力電圧モニタライン４０を設ける必要がないのでディジタルアンプ１をより小型化することができる。
【００６１】
（４）上記実施形態では、変調制御部３０の出力として方形波を出力したが、出力として三角波など振幅が周期的に変化する信号を出力しても上記実施形態と同じ効果を有するディジタルアンプ１とすることができる。
【００６２】
（５）上記実施形態では、変調制御部３０を図示しないＣＰＵ、ＲＯＭ、ＲＡＭ及びＩ／Ｏで構成したが、それぞれを独立した回路、例えば、ＤＳＰなどで構成してもよい。
【図面の簡単な説明】
【００６３】
【図１】ディジタルアンプ１の概略の構成を示すブロック図である。
【図２】ディジタルアンプ１の各構成部分の出力電圧の波形を示す図である。
【図３】変調制御処理の処理の流れを示すフローチャートである。
【符号の説明】
【００６４】
１…ディジタルアンプ、１０…ＰＷＭ変換部、２０…出力部、３０…変調制御部、３２…指令信号入力部、４０…ＰＷＭ出力電圧モニタライン、５０…電源電圧モニタライン、６０…ＦＥＴドライバ、６２…バッファ、７２…コイル、７４…コンデンサ、８０…スピーカ。
【図１】
2009033430.tif 000003
【図２】
2009033430.tif 000004
【図３】
2009033430.tif 000005