(57)【要約】【課題】柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供する。【解決手段】積層させたソース側第１絶縁層２１〜ソース側分離絶縁層２３を貫通させてソース側ホール２７を形成し、その側壁にソース側ゲート絶縁層２８、ソース側犠牲層８１を形成する。次に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと第１〜第４ワード線導電層３２ａ〜３２ｄとを積層し、それらを貫通させてメモリホール３５を形成し、その側壁にメモリゲート絶縁層３６、メモリ犠牲層８２を形成する。続いて、第１ドレイン側絶縁層４１〜ドレイン側分離絶縁層４４を積層し、それらを貫通させてドレイン側ホール４６を形成する。続いて、ソース側犠牲層８１及びメモリ犠牲層８２を除去し、ソース側ホール２７、メモリホール３５及びドレイン側ホール４６内を埋めるように柱状半導体層（２９、３７、４８）を形成する。【選択図】図２０
2009212280.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁層にて上下を挟まれるように第１導電層を形成する工程と、
前記第１絶縁層及び前記第１導電層を貫通するように第１ホールを形成する工程と、
前記第１ホールに面する側壁に第１側壁絶縁層を形成する工程と、
前記第１ホールを埋めるように犠牲層を形成する工程と、
前記犠牲層の上層に第２絶縁層にて上下を挟まれるように第２導電層を形成する工程と、
前記第１ホールと整合する位置に前記第２絶縁層及び前記第２導電層を貫通するように第２ホールを形成する工程と、
前記第２ホールに面する側壁に第２側壁絶縁層を形成する工程と、
前記第２側壁絶縁層の形成後に前記犠牲層を除去する工程と、
前記犠牲層の除去後に前記第１ホール及び前記第２ホール内を埋めるように半導体層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１導電層及び前記第２導電層のいずれか一方を、電気的に書き換え可能なメモリセルの制御ゲートとして機能するように構成し、
前記第１導電層及び前記第２導電層の他方を、前記メモリセルに印加する電圧を制御する選択トランジスタの制御ゲートとして機能するように構成する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１絶縁層及び前記第１導電層を形成する工程前に前記第３絶縁層にて上下を挟まれるように第３導電層を形成する工程と、
前記第３絶縁層及び前記第３導電層を貫通するように第３ホールを形成する工程と、
前記第３ホールに面する側壁に第３側壁絶縁層を形成する工程と、
前記第３ホールを埋めるように犠牲層を形成する工程と
を備え、
前記第１絶縁層及び前記第１導電層を前記第３絶縁層の上層に形成し、
前記第１ホールを前記第３ホールと整合する位置に形成する
ことを特徴とする請求項１記載の不揮発性半導体装置の製造方法。
【請求項４】
前記第１導電層を、電気的に書き換え可能なメモリセルの制御ゲートとして機能するように構成し、
前記第２導電層及び前記第３導電層を、前記メモリセルに印加する電圧を制御する選択トランジスタの制御ゲートとして機能するように構成する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記犠牲層を、アモルファスシリコン又はシリコンゲルマニウムにて構成する
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
上記メモリストリングスを有する半導体記憶装置において、柱状半導体は、アモルファスシリコン等を複数回に分けて積層することにより形成される。したがって、柱状半導体においては、その積層された層と層との間の界面に自然酸化膜が形成されやすい。この自然酸化膜により、柱状半導体全体の抵抗が上昇し、電流が減少するという問題がある。
【特許文献１】特開２００７−２６６１４３号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、第１絶縁層にて上下を挟まれるように第１導電層を形成する工程と、前記第１絶縁層及び前記第１導電層を貫通するように第１ホールを形成する工程と、前記第１ホールに面する側壁に第１側壁絶縁層を形成する工程と、前記第１ホールを埋めるように犠牲層を形成する工程と、前記犠牲層の上層に第２絶縁層にて上下を挟まれるように第２導電層を形成する工程と、前記第１ホールと整合する位置に前記第２絶縁層及び前記第２導電層を貫通するように第２ホールを形成する工程と、前記第２ホールに面する側壁に第２側壁絶縁層を形成する工程と、前記第２側壁絶縁層の形成後に前記犠牲層を除去する工程と、前記犠牲層の除去後に前記第１ホール及び前記第２ホール内を埋めるように半導体層を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明は、柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１０】
（実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）にかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１１】
また、図１に示すように、実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、水平方向において２次元的に広がりを有するように形成されている。各層のワード線ＷＬは、それぞれ同一層からなる板状の平面構造となっている。
【００１２】
図２は、実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１３】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。
【００１４】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。
【００１５】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。
【００１６】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【００１７】
次に、図２及び図３を参照して、実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、実施形態における一つのメモリストリングスＭＳの回路図である。
【００１８】
図２及び図３に示すように、実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。
【００１９】
また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。
【００２０】
各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲート電極として機能する。
【００２１】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２２】
（実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図４を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図４は、実施形態における不揮発性半導体記憶装置のロウ方向の断面図である。図４に示すように、不揮発性半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０、配線層５０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。また、不揮発性半導体記憶装置１００は、メモリトランジスタ領域１２の周辺である周辺領域Ｐｈにおける半導体基板Ｂａ上に、周辺トランジスタ層７０を有する。
【００２３】
半導体基板Ｂａ上には、Ｐ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）Ｂａ２が形成されている。
【００２４】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。
【００２５】
ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するようにメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断され、それらのロウ方向及びカラム方向の端部には、側壁絶縁層２５が形成されている。
【００２６】
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。
【００２７】
また、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２７が形成されている。ソース側ホール２７に面する側壁には、順次、ソース側ゲート絶縁層２８、ソース側柱状部２９が設けられている。
【００２８】
ソース側ゲート絶縁層２８は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状部２９は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。
【００２９】
なお、上記ソース側選択トランジスタ２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状部２９と共にソース側ゲート絶縁層２８を挟むように形成されている。
【００３０】
また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。
【００３１】
周辺トランジスタ層７０は、ゲート絶縁層７２、ゲート導電層７３、プラグ第１絶縁層７４、プラグ第２絶縁層７５、及び側壁絶縁層７６を有する。周辺トランジスタ層７０が形成された半導体基板Ｂａの表面には、所定ピッチで素子分離絶縁層７１、及びソース／ドレイン層７１ａが形成されている。ソース／ドレイン層７１ａは、半導体基板Ｂａに注入された不純物にて構成されている。なお、周辺トランジスタ層７０は、層間絶縁層２６にて覆われている。
【００３２】
ゲート絶縁層７２は、２つのソース／ドレイン層７１ａを跨ぐように半導体基板Ｂａ上に形成されている。ゲート導電層７３は、ゲート絶縁層７２上に形成されている。プラグ第１絶縁層７４は、ゲート導電層７３上に形成されている。プラグ第２絶縁層７５は、プラグ第１絶縁層７４上に形成されている。側壁絶縁層７６は、ゲート絶縁層７２、ゲート導電層７３、プラグ第１絶縁層７４、及びプラグ第２絶縁層７５の側壁を覆うように形成されている。
【００３３】
ゲート絶縁層７２は、酸化シリコン（ＳｉＯ２）にて構成されている。ゲート導電層７３は、Ｎ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。プラグ第１絶縁層７４は、酸化シリコン（ＳｉＯ２）にて構成されている。プラグ第２絶縁層７５は、窒化シリコン（ＳｉＮ）にて構成されている。側壁絶縁層７６及び層間絶縁層２６は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３４】
メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方及び層間絶縁層２５の上方に設けられた第１〜第５ワード線間絶縁層３１ａ〜３１ｅと、第１〜第５ワード線間絶縁層３１ａ〜３１ｅの上下間に設けられた第１〜第４ワード線導電層３２ａ〜３２ｄと、第５ワード線間絶縁層３１ｅ上に順次積層されたメモリ分離絶縁層３３ａ及びメモリ保護絶縁層３３を有する。
【００３５】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３ａは、ロウ方向及びカラム方向において２次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。メモリ保護絶縁層３３は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３ａのロウ方向の端部及びカラム方向の端部を覆うように形成されている。また、メモリトランジスタ層３０において、第１ワード線間絶縁層３１ａの上面に形成されたメモリ保護絶縁層３３の上部から、メモリ分離絶縁層３３ａの上面に形成されたメモリ保護絶縁層３３の上部まで、層間絶縁層３４が形成されている。
【００３６】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。メモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３は、窒化シリコン（ＳｉＮ）にて構成されている。層間絶縁層３４は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３７】
また、メモリトランジスタ層３０において、メモリ分離絶縁層３３ａ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３５が形成されている。メモリホール３５は、ソース側ホール２７と整合する位置に設けられている。メモリホール３５内の側壁には、順次、メモリゲート絶縁層３６、及びメモリ柱状部３７が設けられている。
【００３８】
メモリゲート絶縁層３６は、図５に示すように構成されている。図５は、図４に示すメモリトランジスタ層３０の拡大図である。図５に示すように、メモリゲート絶縁層３６は、メモリ柱状部３７の側壁から、順次、トンネル絶縁層３６ａ、電荷を蓄積する電荷蓄積層３６ｂ、及びブロック絶縁層３６ｃを有する。
【００３９】
トンネル絶縁層３６ａ、及びブロック絶縁層３６ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６ｂは、窒化シリコン（ＳｉＮ）にて形成されている。メモリ柱状部３７は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、メモリ柱状部３７は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。
【００４０】
なお、上記メモリトランジスタ３０において、第１〜第４ワード線導電層３２ａ〜３２ｄの構成を換言すると、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリ柱状部３７と共にトンネル絶縁層３６ａ、電荷蓄積層３６ｂ及びブロック絶縁層３６ｃを挟むように形成されている。
【００４１】
また、メモリトランジスタ層３０において、第１〜第４ワード線導電層３２ａ〜３２ｄが、ワード線ＷＬ１〜ＷＬ４として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。
【００４２】
ドレイン側選択トランジスタ層４０は、メモリ保護絶縁層３３上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４を有する。
【００４３】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４は、メモリ柱状部３７の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択トランジスタ層４０において、層間絶縁層３４の上面から、ドレイン側分離絶縁層４４の上面から所定高さ上方まで層間絶縁層４５が形成されている。
【００４４】
ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。ドレイン側分離絶縁層４４は、窒化シリコン（ＳｉＮ）にて形成されている。層間絶縁層４５は、酸化シリコン（ＳｉＯ２）にて形成されている。
【００４５】
また、ドレイン側選択トランジスタ層４０において、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１及び、メモリ保護絶縁層３３を貫通するようにドレイン側ホール４６が形成されている。ドレイン側ホール４６は、メモリホール３５と整合する位置に設けられている。ドレイン側ホール４６に面する側壁には、順次、ドレイン側ゲート絶縁層４７、及びドレイン側柱状部４８が設けられている。
【００４６】
ドレイン側ゲート絶縁層４７は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状部４８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ドレイン側柱状部４８の上部は、Ｎ＋型ポリシリコンにて構成されている。
【００４７】
なお、上記ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状部４８と共にドレイン側ゲート絶縁層４７を挟むように形成されている。
【００４８】
また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。
【００４９】
ここで、上記ドレイン側柱状部４８、メモリ柱状部３７、及びソース側柱状部２９は、一体形成された同一の層（柱状半導体層）から構成されている。つまり、上記ドレイン側柱状部４８、メモリ柱状部３７、及びソース側柱状部２９の間に界面は形成されず、またそれらの間に自然酸化層は形成されない。
【００５０】
上記ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０において、プラグホール６１ａ〜６１ｊが形成されている。
【００５１】
プラグホール６１ａは、ソース／ドレイン層７１ａに達するように形成されている。つまり、プラグホール６１ａは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、第１ワード線間絶縁層３１ａ、及び層間絶縁層２６を貫通するように形成されている。
【００５２】
プラグホール６１ｂは、ゲート導電層７３の上面に達するように形成されている。つまり、プラグホール６１ｂは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、第１ワード線間絶縁層３１ａ、層間絶縁層２６、プラグ第２絶縁層７５、及びプラグ第１絶縁層７４を貫通するように形成されている。
【００５３】
プラグホール６１ｃは、ｎ＋領域Ｂａ２に達するように形成されている。つまり、プラグホール６１ｃは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、第１ワード線間絶縁層３１ａ、及び層間絶縁層２６を貫通するように形成されている。
【００５４】
プラグホール６１ｄは、ソース側導電層２２の上面に達するように形成されている。つまり、プラグホール６１ｄは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、第１ワード線間絶縁層３１ａ、ソース側分離絶縁層２４、及びソース側第２絶縁層２３を貫通するように形成されている。
【００５５】
プラグホール６１ｅ〜６１ｈは、第１〜第４ワード線導電層３２ａ〜３２ｄの上面に達するように形成されている。つまり、プラグホール６１ｅは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、及び第２ワード線間絶縁層３１ｂを貫通するように形成されている。また、プラグホール６１ｆは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、及び第３ワード線間絶縁層３１ｃを貫通するように形成されている。また、プラグホール６１ｇは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、及び第４ワード線間絶縁層３１ｄを貫通するように形成されている。また、プラグホール６１ｈは、層間絶縁層４５、層間絶縁層３４、メモリ保護絶縁層３３、メモリ分離絶縁層３３ａ、及び第５ワード線間絶縁層３１ｅを貫通するように形成されている。
【００５６】
プラグホール６１ｉは、ドレイン側導電層４２の上面に達するように形成されている。つまり、プラグホール６１ｉは、層間絶縁層４５、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３を貫通するように形成されている。
【００５７】
プラグホール６１ｊは、ドレイン側柱状部４８に達するように形成されている。つまり、プラグホール６１ｊは、層間絶縁層４５を貫通するように形成されている。
【００５８】
プラグホール６１ａ〜６１ｊに面する側壁には、順次、バリアメタル層６２、及びプラグ導電層６３が形成されている。バリアメタル層６２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。プラグ導電層６３は、タングステン（Ｗ）にて構成されている。
【００５９】
配線層５０は、層間絶縁層４５の上面に順次積層された、配線第１〜第５絶縁層５１〜５５を有する。配線第１絶縁層５１、及び配線第４絶縁層５４は、窒化シリコン（ＳｉＮ）にて構成されている。配線第２絶縁層５２、配線第３絶縁層５３、及び配線第５絶縁層５５は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００６０】
また、配線層５０は、配線第１溝５６ａ、配線プラグホール５７ａ、及び配線第２溝５８ａを有する。
【００６１】
配線第１溝５６ａは、配線第１絶縁層５１、及び配線第２絶縁層５２を貫通するように形成されている。配線第１溝５６ａは、プラグホール６１ａ〜６１ｊと整合する位置に設けられている。
【００６２】
配線第１溝５６ａに面する側壁には、順次、バリアメタル層５６ｂ、配線第１導電層５６ｃが形成されている。バリアメタル層５６ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。配線第１導電層５６ｃは、タングステン（Ｗ）にて構成されている。
【００６３】
配線プラグホール５７ａは、第３配線絶縁層５３を貫通するように形成されている。配線プラグホール５７ａは、各配線第１溝５６ａと整合する位置に形成されている。
【００６４】
配線プラグホール５７ａに面する側壁には、順次、バリアメタル層５７ｂ、配線プラグ導電層５７ｃが形成されている。バリアメタル層５７ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。配線プラグ導電層５７ｃは、タングステン（Ｗ）にて構成されている。
【００６５】
配線第２溝５８ａは、配線第５絶縁層５５、及び配線第４絶縁層５４を貫通するように形成されている。配線第２溝５８ａは、各配線プラグホール５７ａと整合する位置に設けられている。
【００６６】
配線第２溝５８ａに面する側壁には、順次、バリアメタル層５８ｂ、配線第２導電層５８ｃが形成されている。バリアメタル層５８ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。配線第２導電層５８ｃは、タングステン（Ｗ）にて構成されている。
【００６７】
（実施形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図６〜図２２を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造工程について説明する。
【００６８】
先ず、図６に示すように、リソグラフィ、イオン注入、及びドライエッチング等により、半導体基板Ｂａ上にＰ−ｗｅｌｌ領域Ｂａ１、ｎ＋領域Ｂａ２、及び素子分離領域７１を形成する。次に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、タングステンシリサイド（ＷＳｉ）、及び窒化シリコン（ＳｉＮ）を順次積層させ、リソグラフィ、ドライエッチング、イオン注入等を行う。上記工程を経て、メモリトランジスタ領域１２に、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を形成する。また、周辺領域Ｐｈ及びメモリトランジスタ領域１２の端部に、周辺トランジスタ層７０を形成する。次に、酸化シリコン（ＳｉＯ２）を堆積させ、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施し、層間絶縁層２６を形成する。
【００６９】
続いて、図７に示すように、ｎ＋領域Ｂａ２上に所定のピッチで、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２７を形成する。
【００７０】
次に、図８に示すように、ソース側ホール２７に酸化シリコン（ＳｉＯ２）、及びアモルファスシリコン（ａ−Ｓｉ）を堆積させる。続いて、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、ソース側ホール２７の底部に形成された酸化シリコン（ＳｉＯ２）、及びアモルファスシリコン（ａ−Ｓｉ）を除去する。上記工程を経て、ソース側ホール２７に面する側壁から、順次ソース側ゲート絶縁層２８、及びスペーサ層２９ａが形成される。続いて、ソース側ホール２７の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
【００７１】
次に、図９に示すように、ソース側ホール２７を埋めるようにアモルファスシリコン（ａ−Ｓｉ）を堆積させた後、ＲＩＥ処理、及び熱処理を行う。上記工程を経て、ソース側ホール２７内にてソース側ゲート絶縁層２８に接するようにソース側犠牲層８１が形成される。ソース側犠牲層８１は、後の工程にて除去される。
【００７２】
続いて、図１０に示すように、ソース側分離絶縁層２４、及び層間絶縁層２６上に酸化シリコン（ＳｉＯ２）と、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）とを交互に順次積層させた後、窒化シリコン（ＳｉＮ）を堆積させ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄ、及びメモリ分離絶縁層３３ａを形成する。
【００７３】
次に、図１１に示すように、ソース側ホール２７と整合する位置で、メモリ分離絶縁層３３ａ、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するようにメモリホール３５を形成する。
【００７４】
次に、図１２に示すように、メモリホール３５内に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、及びアモルファスシリコン（ａ−Ｓｉ）を順次積層させ、ＲＩＥ処理を施す。上記工程を経て、メモリホール３５に面する側壁にメモリゲート絶縁層３６（３６ａ，３６ｂ，３６ｃ）、及びスペーサ層３７ａが形成される。続いて、メモリホール３５の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
【００７５】
続いて、図１３に示すように、メモリホール３５を埋めるようにアモルファスシリコン（ａ−Ｓｉ）を堆積させた後、ＲＩＥ処理、及び熱処理を行う。上記工程を経て、メモリホール３５内にてメモリゲート絶縁層３６に接するようにメモリ犠牲層８２が形成される。メモリ犠牲層８２は、後の工程にて除去される。
【００７６】
次に、図１４に示すように、メモリトランジスタ層３０のロウ方向の端部を階段状に加工する。
【００７７】
続いて、図１５に示すように、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させた後、ＣＭＰ処理を施す。上記工程を経て、メモリ保護絶縁層３３、及び層間絶縁層３４が形成される。
【００７８】
次に、図１６に示すように、メモリ保護絶縁層３３上に、酸化シリコン（ＳｉＯ２）、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）を堆積させた後、リソグラフィ、ドライエッチングを行い、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４を形成する。
【００７９】
続いて、図１７に示すように、ドレイン側分離絶縁層４４の上面から所定高さまで、酸化シリコン（ＳｉＯ２）を堆積させ、その後、ＣＭＰ処理にて平坦化して、層間絶縁層４５を形成する。
【００８０】
次に、図１８に示すように、層間絶縁層４５、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、及びメモリ保護絶縁層３３を貫通するようにドレイン側ホール４６を形成する。ドレイン側ホール４６は、メモリホール３５に整合する位置に形成する。
【００８１】
続いて、図１９に示すように、ドレイン側ホール４６に酸化シリコン（ＳｉＯ２）、及びアモルファスシリコン（ａ−Ｓｉ）を堆積させる。そして、ＲＩＥにより、ドレイン側ホール４６の底部に形成された酸化シリコン（ＳｉＯ２）、及びアモルファスシリコン（ａ−Ｓｉ）を除去する。上記工程を経て、ドレイン側ホール４６に面する側壁から、順次、ドレイン側ゲート絶縁層４７、及びスペーサ層４８ａが形成される。続いて、ドレイン側ホール４６の底部に稀フッ酸処理を行い、自然酸化膜を除去する。
【００８２】
次に、図２０に示すように、ドレイン側ホール４６を介して、メモリ犠牲層８２、及びソース側犠牲層８１を選択的に除去する。メモリ犠牲層８２、及びソース側犠牲層８１は、アモルファスシリコンにて構成されているので、例えば、コリン（CHOLINE）を用いて選択的に除去する。この工程により、ドレイン側ホール４６、メモリホール３５及びソース側ホール２７が一続きとなった空洞が形成される。
【００８３】
続いて、図２１に示すように、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。その後、ＲＩＥ処理を行い、堆積させたアモルファスシリコンの上面の高さ調整をし、熱処理を行う。上記工程を経て、一続きのドレイン側ホール４６、メモリホール３５、及びソース側ホール２７内を充填するように一体形成された柱状半導体層が形成される。換言すると、ドレイン側ホール４６内にてドレイン側ゲート絶縁層４７に接するようにドレイン側柱状部４８が形成される。また、メモリホール３５内にてメモリゲート絶縁層３６に接するようにメモリ柱状部３７が形成される。また、ソース側ホール２７内にてソース側ゲート絶縁層２８に接するようにソース側柱状部２９が形成される。つまり、ドレイン側柱状部４８、メモリ柱状部３７、及びソース側柱状部２９は、一体形成され、界面を有さないように形成される。したがって、ドレイン側柱状部４８、メモリ柱状部３７、及びソース側柱状部２９の間には、自然酸化膜も形成されることはない。
【００８４】
続いて、図２２に示すように、層間絶縁層４５の上面からプラグホール６１ａ〜６１ｉを形成する。プラグホール６１ａは、ソース／ドレイン領域７１ａまで到達するように形成する。プラグホール６１ｂは、ゲート導電層７３まで到達するように形成する。プラグホール６１ｃは、Ｐ−ｗｅｌｌ領域Ｂａ２まで到達するように形成する。プラグホール６１ｄは、ソース側導電層２２まで到達するように形成する。プラグホール６１ｅ〜６１ｈは、第１〜第４ワード線導電層３２ａ〜３２ｄまで到達するように形成する。プラグホール６１ｉは、ドレイン側導電層４２まで到達するように形成する。また、プラグホール６１ｊとして機能するソース側ホール４６の上部に、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）を堆積させ、バリアメタル層６２、及びプラグ導電層６３を形成する。
【００８５】
続いて、図２３に示すように、層間絶縁層４５の上面に、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させ、配線第１絶縁層５１、及び配線第２絶縁層５２を形成する。次に、プラグホール６１ａ〜６１ｊと整合する位置にて、配線第２絶縁層５２、及び配線第１絶縁層５１を貫通するように配線第１溝５６ａを形成する。続いて、配線第１溝５６ａ内に、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）を堆積させ、バリアメタル層５６ｂ、及び配線第１導電層５６ｃを形成する。
【００８６】
図２３に示す工程の後、配線第２絶縁層５２の上面に、酸化シリコン（ＳｉＯ２）を積層させ、配線第３絶縁層５３を形成する。次に、配線第３絶縁層５３を貫通するように配線プラグホール５７ａを形成する。配線プラグホール５７ａは、第１配線溝５６ａに整合する位置に形成する。そして、配線プラグホール５７ａ内に、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）を堆積させ、バリアメタル層５７ｂ、及び配線プラグ導電層５７ｃを形成する。
【００８７】
続いて、配線第３絶縁層５３の上面に、順次、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を積層させ、配線第４絶縁層５４、及び配線第５絶縁層５５を形成する。次に、配線第５絶縁層５５、及び配線第４絶縁層５４を貫通するように配線第２溝５８ａを形成する。配線第２溝５８ａは、配線プラグホール５７ａに整合する位置に形成する。次に、配線第２溝５８ａ内に、チタン−窒化チタン（Ｔｉ−ＴｉＮ）、及びタングステン（Ｗ）を堆積させ、バリアメタル層５８ｂ、及び配線第２導電層５８ｃを形成する。以上の工程を経て、図４に示す実施形態に係る不揮発性半導体記憶装置１００が形成される。
【００８８】
（実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００８９】
また、上記製造方法によれば、一旦、ソース側犠牲層８１及びメモリ犠牲層８２を形成し、ドレイン側ホール４６を形成した後、それらソース側犠牲層８１及びメモリ犠牲層８２を除去することにより、上層から下層へと一続きとなったホール（ドレイン側ホール４６、メモリホール３５、ソース側ホール２７）を形成する。そして、そのホールに、アモルファスシリコンを堆積することで、一体形成され、界面を有さない柱状半導体層（ドレイン側柱状部４８、メモリ柱状部３７、及びソース側柱状部２９）を形成することができる。
【００９０】
つまり、複数回にわけて積層させて柱状半導体層を形成する製造方法と比較して、上記実施形態に係る不揮発性半導体記憶装置の製造方法は、柱状半導体層の抵抗を低減することができる。
【００９１】
（その他実施形態）
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００９２】
例えば、本発明の実施形態に係る不揮発性半導体記憶装置１００の製造方法は、下層から上層へと、ソース側選択トランジスタ層２０，メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０の３層の積層部を貫通するように一体形成された柱状半導体層（２９，３７，４８）を形成するものであるが、上記実施形態に限られるものではない。
【００９３】
例えば、本発明に係る不揮発性半導体記憶装置の製造方法は、以下に示す第１及び第２変形例に係る製造方法であってもよい。
【００９４】
第１変形例に係る製造方法においては、先ず、図６〜図１２と同様の製造工程を経て、メモリホール３５の側壁に、メモリゲート絶縁層３６を形成する。次に、メモリ犠牲層８１を除去し、ソース側ホール２７及びメモリホール３５を埋めるように柱状半導体層（ソース側柱状部２９、メモリ柱状部３７）を形成する。続いて、図１４〜図１９と同様の製造工程を経た後、メモリ柱状部３７の上層に、ドレイン側柱状部４８を形成する。そして、図２２及び図２３と同様の製造工程を行う。
【００９５】
第２変形例に係る製造方法においては、先ず、図６〜図９と同様の製造工程を経て、アモルファスシリコンからなるソース側犠牲層８１を形成する。次に、このソース側犠牲層８１に熱処理を加えて、ソース側柱状部２９を形成する。続いて、図１０〜図１９と同様の製造工程を経た後、メモリ犠牲層８２のみを除去し、ソース側柱状部２９の上方のメモリホール３５及びドレイン側ホール４６を埋めるように柱状半導体層（メモリ柱状部３７、ドレイン側柱状部４８）を形成する。次に、図２２及び図２３と同様の製造工程を行う。
【００９６】
つまり、本発明の不揮発性半導体記憶装置の製造方法は、第１絶縁層にて上下を挟まれるように第１導電層を形成する工程と、第１絶縁層及び第１導電層を貫通するように第１ホールを形成する工程と、第１ホールに面する側壁に第１側壁絶縁層を形成する工程と、第１ホールを埋めるように犠牲層を形成する工程と、犠牲層の上層に第２絶縁層にて上下を挟まれるように第２導電層を形成する工程と、第１ホールと整合する位置に第２絶縁層及び第２導電層を貫通するように第２ホールを形成する工程と、第２ホールに面する側壁に第２側壁絶縁層を形成する工程と、犠牲層を除去する工程と、犠牲層を除去する工程後に第１ホール及び第２ホール内を埋めるように半導体層を形成する工程とを備えるものであればよい。
【００９７】
上記製造方法において、第１絶縁層は、ソース側第１絶縁層２１及びソース側第２絶縁層２２に該当し、第２絶縁層は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅに該当する。或いは、第１絶縁層は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅに該当し、第２絶縁層は、ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３に該当する。また、第１導電層は、ソース側導電層２２に該当し、第２導電層は、第１〜第４ワード線導電層３２ａ〜３２ｄに該当する。或いは、第１絶縁層は、第１〜第４ワード線導電層３２ａ〜３２ｄに該当し、第２導電層は、ドレイン側導電層４２に該当する。また、第１ホールは、ソース側ホール２７に該当し、第２ホールは、メモリホール３５に該当する。或いは、第１ホールは、メモリホール３５に該当し、第２ホールは、ドレイン側ホール４６に該当する。また、第１側壁絶縁層は、ソース側ゲート絶縁層２８に該当し、第２側壁絶縁層は、メモリゲート絶縁層３６に該当する。或いは、第１側壁絶縁層は、メモリゲート絶縁層３６に該当し、第２側壁絶縁層は、ドレイン側ゲート絶縁層４７に該当する。
【００９８】
また、例えば、上記実施形態においてソース側犠牲層８１及びメモリ犠牲層８２は、アモルファスシリコン（ａ−Ｓｉ）にて構成したが、上記構成に限られるものではない。ソース側犠牲層８１及びメモリ犠牲層８２は、ソース側ゲート絶縁層２８及びメモリゲート絶縁層３６に対して選択的に剥離できる材料であれば良い。例えば、ソース側犠牲層８１及びメモリ犠牲層８２は、ＢＳＧ、シリコンゲルマニウム（ＳｉＧｅ）等であってもよい。
【００９９】
また、例えば、上記実施形態は、下層から上層へと、柱状に構成されたソース側柱状部２９、柱状に構成されたメモリ柱状部３７、及び柱状に構成されたドレイン側柱状部４８を有する。しかしながら、メモリ柱状部３７は、積層方向に直交する方向から見てＵ字状に形成されたものであってもよい。また、その場合、ソース側柱状部２９、及びドレイン側柱状部４８は、Ｕ字状のメモリ柱状部３７の２つの上面（端部）に形成すればよい。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】実施形態における不揮発性半導体記憶装置の断面図である。
【図５】図４の一部拡大図である。
【図６】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図７】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図８】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図９】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１０】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１１】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１２】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１３】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１４】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１５】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１６】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１７】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１８】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図１９】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２０】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２１】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２２】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【図２３】実施形態に係る不揮発性半導体記憶装置の製造工程断面図である。
【符号の説明】
【０１０１】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０，４０ａ…ドレイン側選択トランジスタ層、５０…配線層、７０…周辺トランジスタ層、Ｂａ…半導体基板、ＣＬｍｎ…柱状半導体、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ。
【図１】
2009212280.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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