(57)【要約】【課題】半導体ウエハを素子毎に個片化して半導体素子を形成する場合において、半導体ウエハを個々の半導体素子に切り取る際に複雑なアライメントを必要とせず、また切り取った半導体素子の側面における割れや剥離のリスクを少くする。【解決手段】回路素子の形成後、樹脂封止の前に、半導体ウエハの隣接する半導体素子の回路形成部間のスクライブライン（１４）の領域表面を薄く削り取り、薄く削り取ったスクライブライン面の破砕層（１８）にレーザ（２３）を照射して破砕層を再結晶化させることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体ウエハに複数の素子を形成した後、該素子形成面を樹脂封止し、この半導体ウエハを素子毎に個片化して半導体素子を形成する半導体装置の製造方法において、素子の形成後、樹脂封止の前に、
半導体ウエハの隣接する半導体素子の回路形成部間のスクライブラインの領域表面を薄く削り取る工程と、
薄く削り取ったスクライブライン面の破砕層にレーザを照射して該破砕層を再結晶化させる工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
スクライブラインの領域表面を薄く削り取る工程では、スクライブラインに埋め込まれているＴＥＧ素子を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体ウエハに複数の素子を形成した後、該素子形成面を樹脂封止し、この半導体ウエハを素子毎に個片化して半導体素子を形成する半導体装置の製造方法において、
半導体ウエハに複数の半導体素子を形成する工程と、
半導体ウエハの隣接する半導体素子の回路形成部間のスクライブラインの領域表面に所定間隔で２本の略平行な細溝を切削加工により形成する工程と、
該細溝の切削加工より生じたスクライブラインの破砕層にレーザを照射して該破砕層を再結晶化させる工程と、
半導体素子表面及びスクライブラインの領域表面を含む半導体ウエハ表面を樹脂封止する工程と、
前記２本の細溝間で半導体ウエハを切削加工することにより、個々の半導体素子の個片化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
スクライブラインの領域表面に２本の細溝を形成する工程では、スクライブラインに埋め込まれているＴＥＧ素子が該２本の細溝間に残存するように、該ＴＥＧ素子を跨いで、２本の細溝が形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
スクライブラインの破砕層にＹＡＧレーザを照射することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特にシリコンからなる半導体ウエハに素子を形成した後、この半導体ウエハを個片化して、いわゆるチップサイズドパッケージ（ＣＳＰ）と称される半導体素子を形成するウエハレベルパッケージの製造方法に関する。
【背景技術】
【０００２】
チップサイズドパッケージ（ＣＳＰ）又はジャストチップサイズパッケージと称される半導体素子は、シリコンからなる半導体ウエハに素子の回路形成、再配線回路等を形成した後、エポキシ系などの樹脂で封止し、ダイシングブレードにより切断することで、個々の半導体素子を個片化している。この場合において、半導体ウエハには、個片化して半導体素子を形成する際に、個々の半導体素子（チップ）の切りしろとなるスクライブラインと称されるダイシングレーンが設けられ、ここには通常ＴＥＧと呼ばれるウエハの前工程のプロセス条件を確認するための素子が埋め込まれる。
【０００３】
ウエハレベルパッケージ（ＷＬＰ）を個片化する際のダイシング・プロセスにより、この半導体素子群の断面がパッケージ側面に露出することになり、半導体素子のチップ機能部分と封止樹脂との間の熱膨張差、或いは異種材料間の密着の不適合性等の理由により、チップ機能部分と封止樹脂と接合面で剥離やクラックを起こし得る起点となる。このような場合は、クラック部分から水分の浸入等により、素子の回路部分を損傷する等の悪影響があり、このことが個片化した半導体素子を基板上に実装する際の実装信頼性を低下させる原因となってしまう。
【０００４】
そこで、これらのＴＥＧ素子を除去し封止樹脂を側面に回り込ませる目的でスクライブレーンを研磨して信頼性を向上させようとする一連の提案がなされている。
【０００５】
例えば、特開２０００−２４３７２９号公報（特許文献１）では、ウエハレベルのチップサイズドパッケージ（ＣＳＰ）の製造において、封止樹脂の信頼性を向上させることを目的としている。これによると、半導体素子を形成したウエハ上に、各電極パッドと外部接続端子とを電気的に接続するための配線及び導電性の支柱を形成する工程を含む。これに続く工程で、各半導体素子の境界線に沿って、上記ウエハの表面に溝（好ましくはＶ字形のもの）を形成する。ついで、上記導電性の支柱の端面を露出させて、上記ウエハ上を樹脂で覆い、導電性の支柱の端面上に、外部接続端子を配置する。最後の工程で、上記半導体素子の境界線に沿って、上記ウエハをダイシングすることによってパッケージ化された半導体装置を得る。
【０００６】
また、特開２００４−２３５６２６号公報（特許文献２）では、半導体素子の特性劣化、不良及び抗折強度の低下などを抑制できる半導体装置とすることを目的とし、半導体ウエハにおける素子形成面の裏面側に、個々の半導体素子に分割するための起点となるダメージ層を形成する。このダメージ層を起点にして、半導体ウエハを個々の半導体素子に分割する。そして、この半導体ウエハの裏面を、少なくともダメージ層が存在しなくなる深さまで除去する。これによると、破棄される領域に形成したダメージ層をウエハを分割後に裏面研削で除去してしまうので、形成された半導体素子には側面に切削条痕が残らずダメージを最小限にできる。
【０００７】
【特許文献１】特開２０００−２４３７２９号公報
【０００８】
【特許文献２】特開２００４−２３５６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した従来のウエハレベルのチップサイズドパッケージ（ＣＳＰ）の製造方法では、いずれも技術も、半導体ウエハを個片化して半導体素子を形成する際に、具体的には、ダイサーでダンイシングレーンを研削し（ハーフカットし）、溝を刻んだ後樹脂封止し、その後最終的な個片化のダイシングを行うものである。
【００１０】
このような従来のウエハレベルの半導体装置の製造方法では、チップサイズドパッケージの側面に樹脂を回り込ませることが主眼であるため、まず第１に、切り取った溝と最終の切断位置とを正確に合わせる必要がある、第２に、側面に樹脂を導入するため深く切り込む必要があり、その結果ウエハが非常に割れやすくなる、等の問題がある。また、溝加工がダイサーによる機械的研削であるため、加工溝の底には、半導体ウエハを形成するシリコンの破砕層が残存し、加工後の半導体ウエハが割れやすくなるほか、この欠陥が個片化後の半導体素子の側面に露出するため、半導体素子を基板等に実装する際のチップクラックの起点となり半導体素子の信頼性を低下する。
【００１１】
以上のように、特許文献１又は２の先行技術に開示されているような従来の半導体装置の製造方法によると、切り取った溝と最終の切断位置とを正確に合わせるのが難しく、複雑かつ頻繁なアライメントの必要がある。また半導体素子の側面に樹脂を導入するたため個片化のための溝を深く切り込む必要があり、その結果ウエハが非常に割れやすくなる。また、パッケージサイズが薄型となる程、割れのリスクは増大し、その工程自体が薄型化の妨げとなる。
【００１２】
そこで、本発明では、半導体ウエハに複数の素子を形成するウエハレベルパッケージ（半導体ウエハ）を素子毎に個片化して、いわゆるチップサイズドパッケージ（ＣＳＰ）と称される半導体素子を形成する場合において、半導体ウエハを個々の半導体素子に切り取る際に複雑かつ頻繁なアライメントを必要とせず、また切り取った半導体素子の側面における割れや剥離のリスクの少ない、半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記の課題を達成するために、本発明によれば、半導体ウエハに複数の素子を形成した後、この半導体ウエハを素子毎に個片化して半導体素子を形成する半導体装置の製造方法において、素子の形成後、樹脂封止の前に、半導体ウエハの隣接する半導体素子の回路形成部間のスクライブラインの領域表面を薄く削り取る（広幅加工）工程と、薄く削り取ったスクライブライン面の破砕層にレーザを照射して該破砕層を再結晶化させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１４】
この場合において、スクライブラインの領域表面を薄く削り取る工程では、スクライブラインに埋め込まれているＴＥＧ素子を除去することを特徴とする。
【００１５】
また、本発明によると、半導体ウエハに複数の素子を形成した後、該素子形成面を樹脂封止し、この半導体ウエハを素子毎に個片化して半導体素子を形成する半導体装置の製造方法において、半導体ウエハに複数の半導体素子を形成する工程と、半導体ウエハの隣接する半導体素子の回路形成部間のスクライブラインの領域表面に所定間隔で２本の略平行な細溝を切削加工により形成する（細溝加工）工程と、該細溝の切削加工より生じたスクライブラインの破砕層にレーザを照射して該破砕層を再結晶化させる工程と、半導体素子表面及びスクライブラインの領域表面を含む半導体ウエハ表面を樹脂封止する工程と、前記２本の細溝間で半導体ウエハを切削加工することにより、個々の半導体素子の個片化する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１６】
この場合において、スクライブラインの領域表面に２本の細溝を形成する工程では、スクライブラインに埋め込まれているＴＥＧ素子が該２本の細溝間に残存するように、該ＴＥＧ素子を跨いで、２本の細溝が形成されることを特徴とする。
【００１７】
また、上記の広幅加工或いは細溝加工の後、スクライブラインの破砕層にレーザ照射する工程では、ＹＡＧレーザを用いることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、半導体ウエハに素子の形成後、樹脂封止の前に、スクライブラインの領域表面を薄く削り取り（細溝加工）、該スクライブライン面の破砕層にレーザを照射して該破砕層を再結晶化させているので、該スクライブライン面には新鮮な結晶面が露出することとなり、その後の工程で、半導体素子の上面を封止樹脂で覆った後に、ダイシングにより個々の半導体素子に切断して個片化した場合においても、半導体素子と封止樹脂との接合面はスクライブライン面に相当する半導体素子の外周部において、密着性を向上させることができる。
【００１９】
また、本発明によれば、半導体ウエハに素子の形成後、樹脂封止の前に、スクライブラインの領域表面に所定間隔で２本の略平行な細溝を切削加工し（細溝加工）、該細溝の切削加工より生じたスクライブラインの破砕層にレーザを照射して該破砕層を再結晶化させており、また、樹脂封止の後、前記２本の細溝間で半導体ウエハを切削加工しているので、半導体ウエハを個々の半導体素子に個片化した後、半導体素子の側面からクラックが生じ、内部に進行したとしても、再結晶化された細溝の部分でクラックの進行が遮断され、それ以上は内部へ進行しなくなって、半導体素子の回路部分１２についてはクラックの影響がなくなる。
【００２０】
また、二次実装信頼性で封止樹脂の剥離やクラックの起点となる破砕層を除去しているので、剥離やクラックは起こりにくく本発明装置の信頼性を向上させることができる。
【００２１】
更に、本発明によると、スクライブラインの領域表面を薄く削り取った後に、破砕層を再結晶化しているので、個片化の際の半導体ウエハの切断は半導体ウエハの一方の面からのみで十分となり、したがって従来技術のように、切断溝と最終切断線との間のアライメントの必要性がなくなる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
【００２３】
図１は半導体を形成するためのシリコンウエハの平面図である。ウエハレベルパッケージ（ＷＬＰ）では、半導体ウエハ１０上に多数の半導体回路素子１２を形成した後、素子形成面を樹脂封止し、この半導体ウエハをスクライブライン１４に沿って半導体素子１２毎に個片化される。
【００２４】
本発明では、半導体ウエハ１０に多数の半導体回路素子１２を形成した後、樹脂封止をする前に、半導体ウエハ１０の隣接する半導体素子の回路形成部間のスクライブライン１４の領域表面を薄く削り取り、且つ薄く削り取ったスクライブライン面の破砕層にレーザを照射して該破砕層を再結晶化させている。
【００２５】
図２において、本発明の第１実施形態に係る半導体装置の製造工程が示される。図２（ａ）において、半導体ウエハ１０上に個々の半導体素子１２の回路部１２ａを形成した後の状態を示している。この状態では、スクライブライン１４の領域内に、半導体素子１２の再配線等の工程の前工程として回路のチェックを行う等のためのテスト用ＴＥＧ素子１６が残存している。
【００２６】
次に、図２（ｂ）において、半導体ウエハ１０の隣接する半導体素子の回路形成部１２ａ間のスクライブライン１４の領域表面をダイシングにより薄く削り取る。即ち、広幅加工を行う。削り取った部分には溝１８が形成されていると共に、溝１８の底面及び側面領域は半導体ウエハ１０のシリコン素材の結晶が削り取られ、破砕層となる。
【００２７】
図３はスクライブダイサーを使用してスクライブライン１４の領域表面を薄く削り取る様子を斜視図で示したものである。スクライブダイサー２０は、通常使用される回転ダイアモンド切削ブレードであって、例えば、カーフ幅（切り溝幅）が８５μｍのものが使用され、スクライブダイサー２０を矢印の方向に回転させると共にスクライブライン１４の領域内を移動させることで、破砕層１８が形成され、且つＴＥＧ素子１６が削り取られて除去される。なお、スクライブダイサー２０により切削加工中には、切削液供給ノズル２２よりブレードの切削部に切削液が供給される。また、ウエハによって、Ｘ、Ｙ方向に異なるスクライブライン幅でデザインされたものもあり、その場合は、スクライブライン幅の狭いものに合わせるか、または、異なるカーフ幅を持ったブレードを用いる。
【００２８】
スクライブダイサー２０により切削が行われてスクライブライン１４の領域表面を薄く削り取る工程において、半導体ウエハ１０のシリコン素材の結晶が破砕されて破砕層となり、また破砕層である溝１８の底面１８ａ及び側面１８ｂにチッピングを生ずるものの、ＴＥＧ素子１６を除去出来て且つこれらの破砕層１８やチッピングが最適な状態となるように、ダイシングブレード（ダイサー２０）の砥粒、回転数、切削液等の条件が選ばれる。
【００２９】
次に、図２（ｃ）に示すように、破砕層１８を含むスクライブライン１４の領域表面にレーザ２３を照射する。この場合は、特に限定されるわけではないが、ＹＡＧレーザを用いるのが好適である。このように、レーザ２３を照射することにより、シリコン素材の結晶が破砕されて破砕層１８となっていたチッピングを含む部分が再結晶化（２４）される。
【００３０】
その後、図２（ｄ）に示すように、スクライブライン１４の領域表面を再結晶化した部分を含む、半導体ウエハ１０の半導体回路素子形成面１２の全域を例えばエポキシ系等の樹脂２６で封止する。更に、破砕層形成用のダイシングブレード２０と比較して幅の細いダイシングブレード（例えば、カーフ幅３０〜１００μｍ）を用いてスクライブライン１４を切断（２８）し、個々の半導体素子に分割する。
【００３１】
図４は、図２（ｃ）に示す工程のように、破砕層１８にレーザを照射して破砕層１８周辺のシリコン素材を再結晶化した状態（ｃ−Ｓｉ）と、このようなレーザ照射を行わないでスクライブダイサー２０によりスクライブライン１４の領域表面を薄く削り取ったままの状態（ａ−Ｓｉ）とを比較するために、結晶化の程度をラマンスペクトル試験にて測定した結果を示す図である。
【００３２】
ここでは、ウエハレベルパッケージを組み立てるウエハに、＃１５００の幅広（例えば、カーフ幅８５μｍ）のダイシングブレード（ダイサー２０）でダイシングライン１４上のＴＥＧ素子１６を除去した後、ＹＡＧ第二高調波５３２ｎｍ、１０ｍｍＷ／ｍｍ2のレーザを切削溝に照射し再結晶させた。スクライブラインの幅は製品によって異なるが、ダイシングブレードはスクライブラインの幅より２０μｍ程度狭いカーフ幅のブレードを用いる。
【００３３】
その後、樹脂封止を行い個片の半導体素子に切断したところＰＣＴ温度サイクル試験にて封止樹脂２６とシリコン（Ｓｉ）との端面からの剥離は生じることなく、二次試験においても端面の剥離及びそこからのクラックが進行することはなかった。
【００３４】
スクライブライン領域の研削を行わない場合、ダイシングライン上にはＴＥＧ素子及び周辺領域には、拡散プロセスに由来する多層構造が存在し、ウエハを切断するとバルクのシリコンと封止樹脂との間に構造的な欠陥として残留する。このために樹脂の種類により違いはあるものの、ＰＣＴ温度サイクルにより剥離が生ずることが避けられない。
【００３５】
しかし、本発明の第１実施形態では、スクライブライン１４の領域表面を薄く削り取ることで拡散層を取り除き、且つ薄く削り取ったスクライブライン面の破砕層１８にレーザ２３を照射して破砕層を再結晶化（２４）させる操作をすることにより、ＰＣＴ温度サイクル試験により封止樹脂とシリコン（Ｓｉ）の端面からの剥離を生じなかったものと考えられる。即ち、図４に示すように、ｃ−Ｓｉでは、特定の波長域にラマン強度が集中していることにより、結晶化が進んでいることが判る。
【００３６】
これに対し、従来技術である、ダイサーによる溝加工後の封止では、溝周辺のダイシングによる機械的なストレスによる破砕層が残留し、同様に二次実装において端面からのクラックが進行する。即ち、図４に示すように、ａ−Ｓｉでは、波長に対してラマン強度が集中しておらず、結晶化が進んでいないことにが判明し、これによりクラックが進行するものと考えられる。
【００３７】
以上のように、本発明の第１実施形態によると、脆い破砕層１８を再結晶化（２４）しているので、個片化ダイシングにおいても、端面のシリコン（Ｓｉ）クラックを効果的に減少させ、信頼性が向上するものと考えられる。
【００３８】
図５において、本発明の第２実施形態に係る半導体装置の製造工程が示される。図５（ａ）において、半導体ウエハ１０上に個々の半導体素子１２の回路部１２ａを形成した後の状態を示している。この状態では、スクライブライン１４の領域内に、半導体素子１２の再配線等の工程の前工程として回路のチェックを行う等のためのテスト用ＴＥＧ素子１６が残存している。
【００３９】
次に、第１実施形態では、半導体ウエハ１０の隣接する半導体素子の回路形成部１２ａ間のスクライブライン１４の領域表面をダイシングにより薄く削り取る、即ち、広幅加工を行ったが、第２実施形態では、図５（ｂ）に示すように、スクライブライン１４の領域表面において、ＴＥＧ素子１６を存在させたままで、ＴＥＧ素子１６を跨いだ両側に、ダイシングブレードでもって２本の細い溝３８を形成する。これらの細溝３８の形成部分は、特にそれらの細溝の底面及び側面の領域では、半導体ウエハ１０のシリコン素材の結晶が削り取られ、破砕層となる。
【００４０】
図６はダイシングブレード３０を使用してスクライブライン１４の領域表面に、２本の細い溝３８を形成する様子を斜視図で示したものである。ダイシングブレード３０は、通常使用される回転ダイアモンド切削ブレードであって、この実施形態では、例えば、カーフ幅が２０〜３０μｍ程度のダイシングブレード３０を所定の間隔（例えばチップの回路形成領域から１０〜２０μｍ程度外側）を開けて並列配置した２個使用し、これらのダイシングブレード３０を矢印の方向に同時に回転させると共にスクライブライン１４の領域内を移動させ１０〜４０μｍ程度の深さの溝を形成することで、ＴＥＧ素子１６を跨いだ２本の細溝３８に沿って破砕層（３８）が形成される。なお、図６には図示していないが、これらの２個のダイシングブレード３０による切削加工中には、切削液供給ノズル２２より各ブレードの切削部に切削液が供給される。また、ウエハによっては、Ｘ、Ｙ方向に異なるスクライブライン幅でデザインされたものもあり、その場合は２本の溝加工が特に好適である。同一の薄刃ブレードで、Ｘ、Ｙ両方向におのおのスクライブラインの幅に応じた溝の間隔で加工を行う。
【００４１】
２個のダイシングブレード３０により切削が行われてスクライブライン１４の領域表面に２本の平行な細溝３８が形成される工程において、半導体ウエハ１０のシリコン素材の結晶が破砕されて破砕層となり、また破砕層である細溝３８の底面３８ａ及び側面３８ｂ（図５（ｂ））にチッピング３８ｃ（図６）を生ずる。なお、これらの破砕層３８やチッピングが最適な状態となるように、ダイシングブレード３０の砥粒、回転数、切削液等の条件が選ばれる。
【００４２】
次に、図５（ｃ）に示すように、２本の破砕層３８の領域に沿って、レーザ２３を照射する。この場合は、特に限定されるわけではないが、ＹＡＧレーザを用いるのが好適である。このように、レーザ２３を照射することにより、シリコン素材の結晶が破砕されて２本の破砕層３８となっていたチッピングを含む細溝の部分が再結晶化（２４）される。
【００４３】
その後、図５（ｄ）に示すように、残存したＴＥＧ素子１６及び再結晶化された溝の部分２４を有するスクライブライン１４の領域表面を含む半導体ウエハ１０の半導体回路素子形成面１２の全域を例えばエポキシ系等の樹脂２６で封止する。更に、破砕層形成用のダイシングブレード２０と比較して幅の細いダイシングブレード（例えば、ブレード幅３０〜１００μｍ）を用いてスクライブライン１４を切断（２８）し、個々の半導体素子に分割する。
【００４４】
図７は、本発明のような処理をしない未加工の場合（図７（ａ））と、第１実施形態のようにスクライブラインの領域表面に薄く削り取る広幅加工の場合（図７（ｂ））と、第２実施形態のように、２本の細い溝を形成する細溝加工の場合（図７（ｃ））との効果を比較して説明するための図である。なお、これらの各図において、左側は樹脂封止後の断面状態を示し、右側は樹脂封止後にダイシングにより個々の半導体素子に個片化した後の状態を示す。
【００４５】
図７（ａ）の未加工の場合は、半導体ウエハ１０に個々の半導体素子１２の回路部１２ａを形成した後に、隣接する半導体素子１２間のスクライブラインの領域表面１４にＴＥＧ素子１６を残存させたままで、溝加工やレーザ照射による加工をしない従来例に相当する。この場合は、図示のように、ＴＥＧ素子１６の側面からクラック１７が内部に進行しやすくなる。その結果、半導体ウエハ或いは個片に切断した半導体素子が割れやすい状態となる。或いは、半導体素子を基板等に実装する際のチップクラックの起点となりやすく、半導体素子の信頼性を低下する。
【００４６】
図７（ｂ）の第１実施形態（広幅加工）のように、半スクライブライン１４の領域表面を薄く削り取る広幅加工と、この部分の破砕層をレーザ照射により再結晶化させた場合は、前述のように、ＴＥＧ素子１６の存在がなくなり、また、スクライブラインが再結晶化（２４）されていることにより、半導体素子の側面のクラック等の欠陥が除去される。
【００４７】
図７（ｃ）の第２実施形態（２本の細溝加工）の場合は、スクライブラインの領域表面１４にＴＥＧ素子１６を残存させたままであるので、ＴＥＧ素子１４の側面からクラック１７が生じやすく、内部に進行しやすいが、レーザ照射により表面が再結晶化（２４）された細溝の部分でクラック１７の進行が遮断され、それ以上は内部へ進行しなくなる。したがって、半導体素子１２の回路部分１２ａについてはクラックの影響がなくなる。
【００４８】
なお、参考のために、ラミネートフィルムの非破壊断面観察と、同断面における波長とラマン強度との関係を図８に示す。図８において、フィルム部分（Ａの部分）におけるラマン強度分布と、接合部分（Ｂの部分）におけるラマン強度分布とを比較した場合、Ａの部分における波長に対するラマン強度の分布はＢの部分よりもより集中的に現れており、結晶化がより進んでいることが判る。
【００４９】
また、図９は参考のために、シリコンの種類（即ち、結晶シリコン、ポリシリコン、アモルファスシリコン）とラマン強度との関係を比較して示すものである。図示のスペクトルは、シリコンの結晶性の違いによるラマンスペクトルの差を表すものである。元素分析では、いずれもＳｉ単一元素として測定され、区別がつかないが、特に、微小結晶、薄膜結晶における結晶方位の測定には、しばしばこれらのラマン測定が用いられる。アモルファスシリコンはラマン強度としては高いが、特定波長での特異性が少ないのに対し、結晶シリコンはラマン強度は低いものの、特定波長でラマン強度が急激に高くなっていることが判る。これにより、微小域の結晶に及ぼす応力を、ラマンスペクトルのシフトから見積ることができる。
【００５０】
以上添付図面を参照して本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、本発明の精神ないし範囲内において種々の形態、変形、修正等が可能である。
【産業上の利用可能性】
【００５１】
以上に説明したように、本発明は、ウエハレベルパッケージにおいて、半導体回路素子の形成後、樹脂封止の前に、スクライブラインの領域表面を薄く削り取り、薄く削り取ったスクライブライン面の破砕層にレーザを照射して破砕層を再結晶化させているので、樹脂封止する段階で、新鮮なシリコン面が露出することとり、半導体チップの外周部における半導体シリコンと封止樹脂との密着性が良好となり、剥離やクラックを生じることのない半導体装置を得ることができる。したがって、半導体ウエハのままで、回路形成、再配線、樹脂封止を行う、いわゆるウエハレベルパッケージと称するあらゆる種類の半導体装置において、本発明を適用することができる。
【図面の簡単な説明】
【００５２】
【図１】半導体装置を形成するためのシリコンウエハの平面図である。
【図２】本発明の第１実施形態に係る半導体装置の製造工程を示す。
【図３】本願発明の第１実施形態においてスクライブダイサーを使用してスクライブラインの領域表面を薄く削り取る（広幅加工を行う）様子を示す斜視図である。
【図４】破砕層にレーザを照射する場合とレーザ照射を行わない場合とを比較するラマンスペクトル試験の結果を示す図である。
【図５】本発明の第２実施形態に係る半導体装置の製造工程を示す。
【図６】本願発明の第２実施形態においてダイシングブレードを用いてスクライブラインの領域表面に２本の溝を形成する様子を示す斜視図である。
【図７】スクライブラインの領域表面に薄く削り取る（広幅加工を行う）場合と、２本の溝を形成する場合との効果を説明するための図である。
【図８】ラミネートフィルムの断面のラマンスペクトル試験の結果を示す図である。
【図９】各種のシリコンについてラマンスペクトル分布を示す図である。
【符号の説明】
【００５３】
１０    半導体シリコンウエハ
１２    半導体回路部
１４    スクライブラインの領域
１６    ＴＥＧ素子
１８、３８    破砕層
２０、３０    ダイシングブレード（ダイサー）
２３    レーザ
２４    破砕層再結晶化
２６    封止樹脂
２８    切削溝
【図１】
2009152245.tif 000003
【図２】
2009152245.tif 000004
【図３】
2009152245.tif 000005
【図４】
2009152245.tif 000006
【図５】
2009152245.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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