(57)【要約】【課題】チップ面積の増大を抑えてパッドから離れた回路に十分な電源を供給することが可能な半導体記憶装置を提供する。【解決手段】メモリセルアレイは、複数のメモリセルが行及び列に配置され、行にワード線が配置され、列にビット線が配置されている。メモリセルアレイのビット線方向両側に第１、第２のセンスアンプがそれぞれ配置されている。複数のパッドが配列されたパッド列は、メモリセルアレイのビット線方向一方側に配置されている。第１のソース線及び電源配線は、半導体基板の最上層に形成され、パッド列側の第１のセンスアンプから第２のセンスアンプ側に配置されている。【選択図】図１
2009033099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられ、複数のメモリセルが行及び列に配置されたメモリセルアレイと、
前記メモリセルアレイの列方向一端に配置された第１の回路と、
前記メモリセルアレイの列方向他端側に配置された第２の回路と、
前記メモリセルアレイの上方で、前記第１の回路と前記第２の回路の間に配置された第１の配線とを具備し、
前記第１の配線は前記半導体基板の最上層に配置され、前記第２の回路に電源を供給することを特徴とする半導体記憶装置。
【請求項２】
前記半導体基板の最上層より下の層で、前記メモリセルアレイの上方に配置された第２の配線をさらに具備し、前記第２の配線は、前記第１の回路と前記第２の回路の間に配置され、前記メモリセルのソースに電位を供給することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体基板の最上層より下の層で、前記メモリセルアレイの上方に配置された第３の配線をさらに具備し、前記第３の配線は、前記第１の回路と前記第２の回路の間に配置され、ウェルに電位を供給することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記半導体基板の最上層で、前記第１の回路と前記第２の回路の間に配置された第４の配線をさらに具備し、前記第４の配線は、前記第２の配線と交差される第１の交差部を有し、前記第１の交差部において、前記第４の配線は前記第２の配線に電気的に接続されることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板内に設けられ、複数のメモリセルが行及び列に配置されたメモリセルアレイと、
前記メモリセルアレイの列方向一端に配置された第１の回路と、
前記メモリセルアレイの列方向他端側に配置された第２の回路と、
前記半導体基板の最上層に配置された第１の配線とを具備し、
前記第１の配線は、前記メモリセルアレイの上方で、前記第１の回路と前記第２の回路の間に配置された複数の第１の部分と、前記第１の回路の上方に配置され、前記複数の第１の部分に接続された第２の部分を有し、前記第２の回路に電源を供給することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置に係わり、その配線パターンに関する。
【背景技術】
【０００２】
一般に、ＮＡＮＤ型フラッシュメモリは、集積度を上げるために、１つのｐ型ウェル領域内にメモリセルアレイが形成される。ｐ型ウェル領域は、ウェルドライバに電気的に接続され、ウェルドライバからｐ型ウェル領域に所定の電位が供給される。複数のメモリセルトランジスタ（以下、メモリセルと称す）が配置されたメモリセルアレイ上には、ビット線が高密度に配置されている。したがって、メモリセルが配置された領域上において、ビット線と同一の配線層には、セルソースに電位を供給するセルソース線や、セルが形成されたｐ型ウェルに電位を供給するセルウェル線を配置することができない。このため、メモリセルアレイ内にメモリセルを配置しない領域（以下、シャント領域と称す）を設定する。シャント領域には、ビット線が配置されない。このため、シャント領域において、ｐ型ウェル領域とセルウェル線を接続し、セルソースにセルソース線を接続する。すなわち、ソース線ドライバに接続されたセルソース線、或いはウェルドライバに接続されたセルウェル線は、シャント領域上の配線層に配置される。この配線層は、例えばチップの最上層、及びその一層下の配線層である。チップの最上層、及びその一層下の配線層を用いてセルソース線やセルウェル線を配置し、セルソース線やセルウェル線からセルソース及びセルウェルに電位する技術が開発されている（例えば特許文献１参照）。
【０００３】
ところで、ＮＡＮＤ型フラッシュメモリは、チップの中央部にメモリセルアレイが配置され、電源パッドを含むパッド列は、メモリセルアレイのカラム方向一方の領域に配置されている。また、センスアンプを含むページバッファは、メモリセルアレイのカラム方向一方の領域でメモリセルアレイとパッド列との間、及びメモリセルアレイのカラム方向他方の領域に配置されている。すなわち、２つのページバッファは、メモリセルアレイのカラム方向両側に配置されている。この構成の場合、パッド列は一方のページバッファ側のみに形成されているため、チップ面積を低減できる。
【０００４】
しかし、上述したように、チップの最上層、及びその一層下の層にはセルソース線やセルウェル線が配置されている。このため、パッド列側からメモリセルアレイの他方側のページバッファへ電源配線を配置することが難しいという問題がある。勿論、チップサイズを広げれば、メモリセルアレイ上に電源配線を配置する領域を確保することができる。しかし、この方法はチップ面積の増大とのトレードオフになる。
【０００５】
したがって、従来は、例えばメモリセルアレイのロウ方向一端に配置されたロウデコーダ上に電源配線を配置していた。しかし、この場合、電源配線の配線長が長くなったり、配線幅が細くなったりし、配線抵抗が増加する。このため、電圧降下が発生し、チップの動作の信頼性やマージンを高めることが困難となる。また、電圧降下を抑えるため、これらの回路の動作スピードを遅めたり、全ての回路を同時に動かさず、時系列的に動作させる等の対策も考えられる。しかし、この場合、当然動作スピードの高速化を図ることが困難となる。
【特許文献１】特開２００６−２４５５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、チップ面積の増大を抑えてパッドから離れた回路に十分な電源を供給することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の半導体記憶装置の第１の態様は、半導体基板と、前記半導体基板内に設けられ、複数のメモリセルが行及び列に配置されたメモリセルアレイと、前記メモリセルアレイの列方向一端に配置された第１の回路と、前記メモリセルアレイの列方向他端側に配置された第２の回路と、前記メモリセルアレイの上方で、前記第１の回路と前記第２の回路の間に配置された第１の配線とを具備し、前記第１の配線は前記半導体基板の最上層に配置され、前記第２の回路に電源を供給することを特徴とする。
【０００８】
本発明の半導体記憶装置の第２の態様は、半導体基板と、前記半導体基板内に設けられ、複数のメモリセルが行及び列に配置されたメモリセルアレイと、前記メモリセルアレイの列方向一端に配置された第１の回路と、前記メモリセルアレイの列方向他端側に配置された第２の回路と、前記半導体基板の最上層に配置された第１の配線とを具備し、前記第１の配線は、前記メモリセルアレイの上方で、前記第１の回路と前記第２の回路の間に配置された複数の第１の部分と、前記第１の回路の上方に配置され、前記複数の第１の部分に接続された第２の部分を有し、前記第２の回路に電源を供給することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ面積の増大を抑えてパッドから離れた回路に十分な電源を供給することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
図２は、本実施形態が適用されるＮＡＮＤ型フラッシュメモリの概略構成を示している。図２において、チップ１１は、２つのプレーンＰ１、Ｐ２を有している。プレーンＰ１、Ｐ２は同一構成である。プレーンＰ１、Ｐ２は、それぞれメモリセルアレイＭＣＡを有している。各メモリセルアレイＭＣＡの行方向両側には、それぞれロウデコーダＲＤＣが配置されている。各メモリセルアレイＭＣＡの列方向両側には、それぞれセンスアンプＳＡを含むページバッファＰＢ１、ＰＢ２が配置されている。ページバッファＰＢ１とメモリセルアレイＭＣＡとの間には、カラムデコーダＣＤＣが配置されている。ページバッファＰＢ１の近傍に周辺回路ＰＨＣが配置され、周辺回路ＰＨＣの近傍に複数のパッドを含むパッド列ＰＤＡが配置されている。
【００１２】
メモリセルアレイＭＣＡは、複数のメモリセルアレイＭＣが行及び列に配置されている。列に配置された複数のメモリセルＭＣは直列接続されている。直列接続されたメモリセルの一端は、選択ゲートＳＧＤを介してビット線ＢＬに接続され、他端は、選択ゲートＳＧＳを介してソース線ＳＬに接続されている。各メモリセルはワード線ＷＬに接続され、選択ゲートＳＧＤ、ＳＧＳは選択ゲート線ＳＧＤＬ、ＳＧＳＬにそれぞれ接続されている。これらワード線ＷＬ、選択ゲート線ＳＧＤＬ、ＳＧＳＬは、ロウデコーダＲＤＣにより選択される。また、ビット線ＢＬは、カラムデコーダＣＤＣにより選択される。
【００１３】
図３は、図２の一部を概略的に示す断面図であり、図１と同一部分には同一符号を付している。例えばＰ型半導体基板（P-sub）内には、メモリセルアレイＭＣＡ、ページバッファＰＢ１、ＰＢ２などが形成される。メモリセルアレイＭＣＡは、Ｐ型ウェル（P-well）内に形成され、Ｐ型ウェルはＰ型半導体基板内に形成されたＮ型ウェル（N-well）内に形成されている。ページバッファＰＢ１、ＰＢ２は、複数のＮチャネルＭＯＳトランジスタＬＶＮＴｒとＰチャネルＭＯＳトランジスタＬＶＰＴｒにより構成されている。ＮチャネルＭＯＳトランジスタＬＶＮＴｒは基板内に形成されたＰ型ウェル内に形成さ、ＰチャネルＭＯＳトランジスタＬＶＰＴｒは基板内に形成されたＮ型ウェル内に形成されている。さらに、基板内には、後述する高耐圧トランジスタＨＶＴｒが形成されている。この高耐圧トランジスタＨＶＴｒは、例えばＮチャネルＭＯＳトランジスタにより構成されている。基板の上方には、第１金属配線層Ｍ１とその上の第２金属配線層Ｍ２が形成されている。
【００１４】
（第１の実施形態）
図１は、第１の実施形態を示すものであり、プレーンＰ１、Ｐ２とも配線は同一であるため、プレーンＰ１のみ示している。メモリセルアレイＭＣＡ上の第１金属配線層Ｍ１において、複数の第１のセルソース線ＳＲＣ１と、複数の第１のセルウェル線ＷＥＬ１は、ページバッファＰＢ１側からページバッファＰＢ２側に直線状に配置されている。第１のセルウェル線ＷＥＬ１は、例えば第１のセルソース線ＳＲＣ１の１本おきに配置されている。
【００１５】
第２金属配線層（Ｍ２）には、複数の第２のセルソース線ＳＲＣ２と、複数の第２のセルウェル線ＷＥＬ２が配置されている。第２のセルソース線ＳＲＣ２は、ページバッファＰＢ１側からページバッファＰＢ２側に配置されている。第２のセルソース線ＳＲＣ２は、第１のセルソース線ＳＲＣ１と所定間隔毎に交差するよう曲線状のパターンと、矩形状リング及び直線が連続的に交互に繰り返されるパターンとにより構成されている。第１のセルソース線ＳＲＣ１と第２のセルソース線ＳＲＣ２の交差部には、これらを電気的に接続する複数のコンタクトＣＴ１が形成されている。
【００１６】
第２のセルウェル線ＷＥＬ２は、第１、第２、第３の部分ＷＥＬ２ａ、ＷＥＬ２ｂ、ＷＥＬ２ｃにより構成されている。第１の部分ＷＥＬ２ａは、メモリセルアレイＭＣＡのロウ方向両側で、例えばロウデコーダ上に直線状に配置されている。第２、第３の部分ＷＥＬ２ｂ、ＷＥＬ２ｃは、ロウ方向に一定の長さを有している。すなわち、第２の部分ＷＥＬ２ｂは、第１の部分ＷＥＬ２ａと、第２の部分ＷＥＬ２ｂと隣接する第１のセルウェル線ＷＥＬ１との間の距離に対応する長さを有している。第３の部分ＷＥＬ２ｃは、隣接する第１のセルウェル線ＷＥＬ１間の距離に対応する長さを有している。
【００１７】
第２、第３の部分ＷＥＬ２ｂ、ＷＥＬ２ｃは、カラム方向に等間隔、かつ交互に配置されている。第２の部分ＷＥＬ２ｂの一端部は、第１の部分ＷＥＬ２ａに接続されている。第２の部分ＷＥＬＬ２ｂの他端部と、第３の部分ＷＥＬ２ｃ両端は、コンタクトＣＴ２により、第１のセルウェル線ＷＥＬ１にそれぞれ電気的に接続されている。
【００１８】
コンタクトＣＴ１、ＣＴ２が形成される領域は、メモリセルが形成されていないシャント領域である。第１の実施形態において、シャント領域は、２種類ある。第１のシャント領域ＳＮＴ１は、第１、第２のセルソース線ＳＲＣ１、ＳＲＣ２の接続部分、及び第１、第２のセルウェル線ＷＥＬ１、ＷＥＬ２の接続部分を含み、第２のシャント領域は、第１、第２のセルソース線ＳＲＣ１、ＳＲＣ２の接続部分のみからなる。これらシャント領域において、図示せぬコンタクトを介して第１のセルソース線ＳＲＣ１、第１のセルウェル線ＷＥＬ１がメモリセルアレイＭＣＡのセルソースやセルウェルに接続され、セルソースやセルウェルに必要な電位が供給される。
【００１９】
さらに、第２金属配線層Ｍ２には、ページバッファＰＢ１側からページバッファＰＢ２側に複数の電源配線ＰＷＬ（ＶＳＳ又はＶＤＤ）が連続的に配置されている。これら電源配線ＰＷＬは、第２のセルソース線ＳＲＣ２同士の間の領域に折曲して配置されている。これら電源配線ＰＷＬを介して、例えばページバッファＰＢ１と、ページバッファＰＢ１から離れたページバッファＰＢ２に電源が供給される。電源配線ＰＷＬ、第２のセルソース線ＳＲＣ２、第２のセルウェル線ＷＥＬ２は、図示せぬ絶縁膜により、互いに絶縁されている。
【００２０】
図４は、第２金属配線層Ｍ２に形成される第２のセルソース線ＳＲＣ２、第２のセルウェル線ＷＥＬ２、電源配線ＰＷＬのみを示している。第２のセルウェル線ＷＥＬ２は、第１の部分ＷＥＬ２ａを介してウェルドライバＷＥＬＤに接続されている。さらに、第２のセルソース線ＳＲＣ２は、ソース線ドライバＳＲＣＤに接続されている。ウェルドライバＷＥＬＤ、ソース線ドライバＳＲＣＤは、例えば周辺回路ＰＨＣに配置されている。
【００２１】
上記第１の実施形態によれば、メモリセルアレイＭＣＡ上の例えば最上層としての第２金属配線層Ｍ２に、曲線状にセルソース線ＳＲＣ２やセルウェル線ＷＥＬ２を配置し、これらセルソース線ＳＲＣ２やセルウェル線ＷＥＬ２に沿って曲線状に電源配線ＰＷＬを配置している。このため、最上層の領域に電源配線ＰＷＬを配置することができ、メモリセルアレイＭＣＡの両側に配置された例えばセンスアンプを含むページバッファＰＢ１、ＰＢ２をメモリセルアレイＭＣＡ上の電源配線ＰＷＬで電気的に接続することができる。第２金属配線層Ｍ２に電源配線ＰＷＬを配置することにより、従来に比べて電源配線ＰＷＬの配線長を短縮することができ、しかも、十分な幅を有する電源配線ＰＷＬを形成することができる。したがって、電源配線ＰＷＬの配線抵抗を低減でき、周辺回路ＰＨＣやパッド列ＰＤＡから離れたページバッファＰＢ２に十分な電源を供給することができる。このため、回路の動作速度を高速化することができるとともに、電源ノイズを低減できる。
【００２２】
また、第１、第２のセルソース線ＳＲＣ１、ＳＲＣ２、第１、第２のセルウェル線はシャント領域ＳＮＴ１、ＳＮＴ２で接続され、電源配線ＰＷＬは、第２のセルソース線ＳＲＣ２と第２のセルウェル線ＷＥＬ２の間に配置されている。このため、電源配線ＰＷＬを分断されることなく、連続的にページバッファＰＢ１側からページバッファＰＢ２側へ配置することができる。したがって、第１、第２のセルソース線ＳＲＣ１、ＳＲＣ２、第１、第２のセルウェル線ＷＥＬ１、ＷＥＬ２、電源配線ＰＷＬの全てを低抵抗化することが可能である。
【００２３】
尚、電源配線ＰＷＬとしては、電源ＶＤＤ、接地線ＶＳＳに限定されるものではなく、回路動作に必要な他の電源に適用可能なことは勿論である。
【００２４】
（第２の実施形態）
図５は、第２の実施形態を示すものであり、図１と同一部分には同一符号を付している。第１の実施形態において、第２のセルソース線ＳＲＣ２は、曲線状に形成した。これに対して、第２の実施形態は、第２のセルソース線ＳＲＣ２をメッシュ状に形成している。
【００２５】
図５は、メモリセルアレイＭＣＡとセンスアンプＳ／Ａを含むページバッファＰＢ１の一部を示している。第２のセルソース線ＳＲＣ２は、センスアンプＳ／Ａの上方全体を覆う平面状パターンと、メモリセルアレイＭＣＡの上方を部分的に覆う、メッシュ状のパターンを有している。符号１２はメッシュ状のパターンを示している。また、符号１３は、メッシュ状のパターン１２から露出された例えば絶縁膜を示している。
【００２６】
メモリセルアレイＭＣＡの上方には、ロウ方向に第２のセルウェル線ＷＥＬ２が形成されている。この第２のセルウェル線ＷＥＬ２は、シャント領域に対応して形成され、このシャント領域において、図示せぬ第１のセルウェル線ＷＥＬ１とコンタクトにより電気的に接続される。この第２のセルウェル線ＷＥＬ２は、絶縁膜１３により第２のセルソース線ＳＲＣ２から電気的に絶縁されている。
【００２７】
メッシュ状の第２のセルソース線ＳＲＣ２は、図示せぬシャント領域において、第１のセルソース線ＳＲＣ１とコンタクトを介して電気的に接続される。第１のセルウェル線ＷＥＬ１、第１のセルソース線ＳＲＣ１は、例えば図１に示すように、ページバッファＰＢ１からＰＢ２に向けて直線状に形成されている。
【００２８】
また、ページバッファＰＢ１の上方で、第２金属配線層Ｍ２内には、ロウ方向に電源配線としての例えば接地配線ＶＳＳ１が形成されている。この接地配線ＶＳＳ１は、第２のセルソース線ＳＲＣから電気的に絶縁されている。さらに、第２金属配線層Ｍ２内には、接地配線ＶＳＳ１に接続された接地配線ＶＳＳ２が形成されている。この接地配線ＶＳＳ２は、第２のセルソース線ＳＲＣ２から電気的に絶縁され、ページバッファＰＢ１側からページバッファＰＢ２側に、第２のセルウェル線ＷＥＬ２を回避して、例えば曲線状に形成されている。
【００２９】
接地配線ＶＳＳ１と第２のセルソース線ＳＲＣ２との間で、第１金属配線層Ｍ１には、複数の第１の信号配線１４がロウ方向に形成されている。第１の信号配線１４は、接地配線ＶＳＳ１と第２のセルソース線ＳＲＣ２から電気的に絶縁されている。
【００３０】
図６は、図５に示す領域ＡＲ１を拡大して示している。接地配線ＶＳＳ２は、メッシュ状のパターンを有する第２のセルソース線ＳＲＣ２、及び第２のセルウェル線ＷＥＬ２から絶縁膜１３により絶縁されて配置されている。
【００３１】
図７は、図５に示す領域ＡＲ２を拡大して示している。接地配線ＶＳＳ２は、第１の信号配線１４上に、第１の信号配線１４と直交して配置されている。第２金属配線層Ｍ２内で、第１の信号配線１４と対応する領域には、第２の信号配線１５が形成されている。第２の信号配線１５は、絶縁膜１３により、接地配線ＶＳＳ１、ＶＳＳ２、第２のセルソース線ＳＲＣ２から絶縁されている。第２の信号配線１５は、コンタクトＣＴ３により、第１の信号配線１４にそれぞれ電気的に接続されている。
【００３２】
上記第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、第２のセルソースＳＲＣ２をメッシュ状とし、第２のセルソース線ＳＲＣ２によるメモリセルアレイＭＣＡ上面の被覆率を５０％程度としている。このため、ビット線に対する寄生容量をどのビット線に対しても均等とすることができる。しかも、各ビット線に対するセルソース線との結合容量はどのビット線も同様と見做せる。したがって、ビット線のプリチャージやセンス時にこれらの容量の影響によって特別にワーストとなるビット線は存在しないため、動作速度の高速化を図ることができる。
【００３３】
尚、第２のセルソース線ＳＲＣ２は、メッシュ状に限らず、例えば図５に符号１６で示すように、メモリセルアレイＭＣＡ上において、例えば４５度傾斜した複数のパターンとすることも可能である。
【００３４】
（第３の実施形態）
図８は、第３の実施形態を示している。図８において、図１と同一部分には同一符号を付している。第３の実施形態は、セルソース線とセルウェル線をそれぞれほぼ櫛型のパターン形状とし、これらをメモリセルアレイ上において噛み合わせたものである。
【００３５】
すなわち、第１金属配線層Ｍ１内に形成される第１のセルソース線ＳＲＣ１は、メモリセルアレイＭＣＡ上でカラム方向に配置された複数の第１の部分ＳＲＣ１１と、これら第１の部分ＳＲＣ１１の一端部に接続された第２の部分ＳＲＣ１２とにより構成されている。第２の部分ＳＲＣ１２は、例えばページバッファＰＢ１の上方でロウ方向に配置されている。
【００３６】
第１金属配線層Ｍ１内に配置される第１のセルウェル線ＷＥＬ１は、複数の第１の部分ＷＥＬ１１、第２の部分ＷＥＬ１２、第３の部分ＷＥＬ１３により構成されている。複数の第１の部分ＷＥＬ１１は、メモリセルアレイ上において、第１のセルソース線ＳＲＣ１の第１の部分ＳＲＣ１１に沿って、カラム方向に所定間隔離間して配置されている。第２の部分ＷＥＬ１２は、例えばページバッファＰＢ２の上方で、ロウ方向に沿って配置されている。第３の部分ＷＥＬ１３は、一端部が周辺回路ＰＨＣに接続されている。
【００３７】
第２金属配線層Ｍ２内において、複数の第２のセルソース線ＳＲＣ２は、第１のセルソース線ＳＲＣ１の第１の部分ＳＲＣ１１の上方にそれぞれ形成されている。これら第２のセルソース線ＳＲＣ２と第１のセルソース線ＳＲＣ１の第１の部分ＳＲＣ１１は、複数のコンタクトＣＴ１により電気的に接続されている。さらに、第２のセルソース線ＳＲＣ２と第１のセルソース線ＳＲＣ１の第２の部分ＳＲＣ１２も、コンタクトＣＴ１により電気的に接続されている。
【００３８】
第２金属配線層Ｍ２内に配置される第２のセルウェル線ＷＥＬ２は、複数の第２の部分ＷＥＬ２１と第２の部分ＷＥＬ２２とにより構成されている。第２のセルウェル線ＷＥＬ２の複数の第２の部分ＷＥＬ２１は、第１のセルウェル線ＷＥＬ１の複数の第１の部分ＷＥＬ１１の上方にカラム方向に沿って配置されている。第２のセルウェル線ＷＥＬ２の第１の部分ＷＥＬ２１と第１のセルウェル線ＷＥＬ１の第１の部分ＷＥＬ１１はコンタクトＣＴ２により、それぞれ接続されている。また、第２のセルウェル線ＷＥＬ２の第１の部分ＷＥＬ２１と第１のセルウェル線ＷＥＬ１の第２の部分ＷＥＬ１２もコンタクトＣＴ２により電気的に接続されている。
【００３９】
さらに、第２のセルウェル線ＷＥＬ２の第２の部分ＷＥＬ２２は、例えばロウデコーダＲＤＣの上方にカラム方向に沿って配置されている。第２のセルウェル線ＷＥＬ２の第２の部分ＷＥＬ２２の一端は、コンタクトＣＴ２により、第１のセルウェル線ＷＥＬ１の第２の部分ＷＥＬ１２に接続され、他端はコンタクトＣＴ２により、第１のセルウェル線ＷＥＬ１の第３の部分ＷＥＬ１３に接続されている。
【００４０】
第２金属配線層Ｍ２内に、電源配線ＶＳＳ、ＶＤＤが配置される。接地配線ＶＳＳは、複数の第１の部分ＶＳＳ１と第２の部分ＶＳＳ２とにより構成されている。これら第１の部分ＶＳＳ１は、メモリセルアレイＭＣＡの上方で、第２のセルソース線ＳＲＣ２の第１の部分ＳＲＣ２１と、第２のセルウェル線の第１の部分ＷＥＬ２１の以外の領域に形成されている。これら第１の部分ＶＳＳ１は、ページバッファＰＢ１からＰＢ２に配置されている。電源配線ＶＳＳの第２の部分ＶＳＳ２は、ページバッファＰＢ１、ロウデコーダＲＤＣ、ページバッファＰＢ２の上方に連続的に形成され、第１の部分ＶＳＳ１の両端は、第２の部分ＶＳＳ２のうち、ページバッファＰＢ１、ＰＢ２の上方に形成せれた部分に接続されている。さらに、接地配線ＶＳＳは、第１金属配線層Ｍ１に形成された第３の部分ＶＳＳ３により周辺回路ＰＨＣに接続されている。
【００４１】
また、電源配線ＶＤＤは、ページバッファＰＢ１、ロウデコーダＲＤＣ、ページバッファＰＢ２の上方に連続的に形成され、一部が周辺回路ＰＨＣに接続されている。
【００４２】
メモリセルアレイＭＣＡ上の複数のコンタクトＣＴ１、ＣＴ２は、シャント領域に形成されている。メモリセルアレイＭＣＡ内のシャント領域が狭くなることを考慮し、第２の実施形態において、シャント領域は、２種類ある。第１のシャント領域ＳＮＴ１は、複数の第１のセルウェル線ＷＥＬ１１と第２のセルウェル線ＷＥＬ２の第２の部分ＷＥＬ２１と接続するシャント領域である。第２のシャント領域ＳＮＴ２は、第１のセルソース線ＳＲＣ１１と第２のセルソース線ＳＲＣ２とを接続するシャント領域である。
【００４３】
図９は、ページバッファＰＢ１，ＰＢ２上の構成を概略的に示している。ページバッファＰＢ１において、第１のセルソース線ＳＲＣ１の第２の部分ＳＲＣ１２は、高耐圧トランジスタＨＶＴｒを介して接地配線ＶＳＳ２に接続される。高耐圧トランジスタＨＶＴｒは、例えばページバッファＰＢ１のセンスアンプＳ／Ａが形成される領域内に形成される。
【００４４】
ページバッファＰＢ２において、第１のセルウェル線ＷＥＬ１の第２の部分ＷＥＬ１２は、高耐圧トランジスタＨＶＴｒを介して接地配線ＶＳＳ２に接続される。高耐圧トランジスタＨＶＴｒは、例えばページバッファＰＢ２のセンスアンプＳ／Ａが形成される領域内に形成される。高耐圧トランジスタＨＶＴｒは、第１のセルソース線ＳＲＣ１や、第１のセルウェル線ＷＥＬ１を接地する際にオンとされる。
【００４５】
上記第３の実施形態によれば、メモリセルアレイＭＣＡ上の第２金属配線層Ｍ２において、第２のセルソース線ＳＲＣ２と第２のセルウェル線ＷＥＬ２の第１の部分ＷＥＬ２１を直線状に配置し、これらに沿って電源配線を構成する接地配線ＶＳＳの第１の部分ＶＳＳ１を直線状に配置している。このため、接地配線ＶＳＳの第１の部分ＶＳＳ１をページバッファＰＢ１側からＰＢ２側に最短距離で配置することができる。このため、配線長を短縮することができ、配線抵抗を低下させることができる。
【００４６】
また、第２のセルウェル線ＷＥＬ２の第１の部分ＷＥＬ２１は、コンタクトＣＴ２により、第１金属配線層Ｍ１に複数個配置された第１のセルウェル線ＷＥＬ１の微細な第１の部分ＷＥＬ１１に接続されている。このため、メモリセルアレイＭＣＡ内のシャント領域が狭くなった場合においても、微細な第１の部分ＷＥＬ１１を介して、メモリセルアレイＭＣＡ内のウェルに必要な電位を供給することができる。
【００４７】
（第４の実施形態）
上記第１乃至第３の実施形態は、メモリセルアレイＭＣＡの上方に、ページバッファＰＢ１側からページバッファＰＢ２側に電源配線として接地配線ＶＳＳや電源配線ＶＤＤを配置した。しかし、これに限定するものではなく、メモリセルアレイＭＣＡの上方に、例えば制御信号配線を形成することも可能である。
【００４８】
図１０は、第４の実施形態を示すものであり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４９】
図１０において、制御信号配線ＣＬは、第２金属配線層Ｍ２で、電源配線ＰＷＬとしての接地配線ＶＳＳと第２のセルソース線ＳＲＣ２の間の領域に形成されている。制御信号配線ＣＬは、接地配線ＶＳＳと第２のセルソース線ＳＲＣ２から電気的に絶縁され、パッドアレイＰＤＡ側のページバッファＰＢ１からページバッファＰＢ２側へ制御信号を供給する。
【００５０】
上記第４の実施形態によれば、メモリセルアレイＭＣＡの最上層としての第２金属配線層Ｍ２に制御信号配線ＣＬを配置している。したがって、容易に低抵抗の制御信号配線ＣＬを形成することが可能であるため、制御信号をページバッファＰＢ１からページバッファＰＢ２側へ高速に伝送することができ、メモリの高速動作速度が可能である。
【００５１】
図１１は、第１乃至第４の実施形態の変形例を示すものであり、第１のセルソース線ＳＲＣ１、第２のセルソース線ＳＲＣ２、第１のセルウェル線ＥＷＬ１、及び電源配線ＰＷＬとしての接地配線ＶＳＳを直線状に配置した場合を示している。第２のセルウェル線ＥＷＬ２は、ロウデコーダＲＤＣの上方に直線状に配置されている。
【００５２】
上記変形例によっても、電源配線ＰＷＬとしての接地配線ＶＳＳをパッドアレイＰＤＡ側のページバッファＰＢ１からページバッファＰＢ２側へ配置することができる。したがって、この変形例によっても第１乃至第４の実施形態と同様の効果を得ることができる。
【００５３】
尚、請求項の記載に関連して本発明はさらに次の態様をとり得る。
【００５４】
請求項１に関して
（１）前記半導体基板の最上層に配置された第５の配線、前記第５の配線は前記第３の配線と交差される第２の交差部を有し、前記第２の交差部において、前記第３の配線に電気的に接続される。
【００５５】
（２）前記第１、第２の回路は、センスアンプである。
【００５６】
（３）前記第１の配線は、接地配線である。
【００５７】
（４）前記第４の配線は、メッシュ状のパターンを有している。
【００５８】
（５）前記第４の配線は、列方向に対して傾斜されたパターンを有している。
【００５９】
請求項５に関して
（１）前記半導体基板の最上層より下の層に配置された第２の配線、前記第２の配線は、前記メモリセルアレイの上方で、前記第１の回路と前記第２の回路の間に配置された第３の部分と、前記第１の回路の上方に配置され、前記複数の第３の部分に接続された第４の部分を有し、前記メモリセルのソースに電位を供給する。
【００６０】
（２）前記半導体基板の最上層より下の層に配置された第３の配線、前記第３の配線は、前記メモリセルアレイの上方に前記第３の部分に沿って配置された複数の第５の部分と、前記第２の回路の上方に配置された第６の部分を有し、ウェルに電位を供給する。
【００６１】
（３）前記半導体基板の最上層で、前記第１の回路と前記第２の回路の間に配置された第４の配線、前記第４の配線は前記第２の配線に電気的に接続される。
【００６２】
（４）前記半導体基板の最上層に配置された第５の配線、前記第５の配線は前記第３の配線の前記複数の第５の部分と前記第６の部分を電気的に接続する。
【００６３】
（５）前記第１、第２の回路は、センスアンプである。
【００６４】
（６）前記第１の配線は、接地配線である。
【００６５】
（７）前記第１の配線は、前記半導体基板の最上層で、前記第２の回路の上方に配置された第７の部分を有し、前記第７の部分は、前記複数の第１の部分を電気的に接続する。
【００６６】
（８）前記第１の配線の前記第２の部分と、前記第２の配線の前記第４の部分とを接続するトランジスタ。
【００６７】
（９）前記半導体基板の最上層で、前記第１の配線から絶縁して配置された信号配線、前記信号配線は、前記第１の回路と第２の回路の間に配置されている。
【００６８】
（１０）前記第１の部分、第３の部分、第５の部分、前記第２の配線、及び第３の配線は直線状のパターンを有している。
【００６９】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態を示す一部透過した平面図。
【図２】本発明に適用されるＮＡＮＤ型フラッシュメモリを概略的に示す構成図。
【図３】図２の一部を示す断面図。
【図４】図１の一部を取り出して示す平面図。
【図５】本発明の第２の実施形態を示す平面図。
【図６】図５の領域ＡＲ１を拡大して示す平面図。
【図７】図５の領域ＡＲ２を拡大して示す一部透過した平面図。
【図８】本発明の第３の実施形態を示すものであり、要部を示す一部透過した平面図。
【図９】図７の一部を取り出して概略的に示す構成図。
【図１０】本発明の第４の実施形態を示すものであり、要部を示す一部透過した平面図。
【図１１】本発明の変形例を示すものであり、一部透過した平面図。
【符号の説明】
【００７１】
ＭＣＡ…メモリセルアレイ、ＰＢ１、ＰＢ２…ページバッファ、Ｓ／Ａ…センスアンプ、ＰＤＡ…パッドアレイ、ＰＨＣ…周辺回路、ＲＤＣ…ロウデコーダ、ＳＲＣ１、ＳＲＣ２…第１、第２のセルソース線、ＷＥＬ１、ＷＥＬ２…第１、第２のウェル線、ＰＷＬ…電源配線、ＶＳＳ…接地配線、ＶＤＤ…電源配線、ＣＴ１、ＣＴ２、ＣＴ３…コンタクト、ＳＮＴ１、ＳＮＴ２…第１、第２のシャント領域、ＣＬ…制御信号配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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