(57)【要約】【課題】低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化する。  【解決手段】Ｐ型電界効果トランジスタＭ１のソースを電源電位ＶＤＤに接続し、Ｐ型電界効果トランジスタＭ１のドレインを出力端子ｏｕｔに接続し、Ｎ型電界効果トランジスタＭ２のドレインを電源電位ＶＤＤに接続し、Ｎ型電界効果トランジスタＭ２のソースを電流源ＩＢを介して接地電位に接続し、Ｐ型電界効果トランジスタＭ１のゲートをＮ型電界効果トランジスタＭ２のソースに接続し、Ｎ型電界効果トランジスタＭ２のゲートを抵抗素子Ｒｐを介してＰ型電界効果トランジスタＭ１のドレインに接続する。【選択図】      図１
2009212729.tif 000002
【特許請求の範囲】
【請求項１】
出力端子にドレインが接続された第１導電型電界効果トランジスタと、
前記第１導電型電界効果トランジスタのゲートにソースが接続された第２導電型電界効果トランジスタと、
前記第１導電型電界効果トランジスタのドレインと前記第２導電型電界効果トランジスタのゲートとの間に接続された抵抗素子と、
前記第２導電型電界効果トランジスタのソースに接続された電流源とを備えることを特徴とするアクティブインダクタ。
【請求項２】
請求項１に記載の第１のアクティブインダクタと、
請求項１に記載の第２のアクティブインダクタと、
前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、
前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、
前記第１および第２の第２導電型トランジスタのソースに共通に接続された電流源とを備えることを特徴とする差動アンプ回路。
【請求項３】
請求項１に記載の第１のアクティブインダクタと、
請求項１に記載の第２のアクティブインダクタと、
前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、
前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、
前記第１の第２導電型トランジスタのソースに接続された第１の電流源と、
前記第２の第２導電型トランジスタのソースに接続された第２の電流源と、
前記第１の第２導電型トランジスタのソースと前記第２の第２導電型トランジスタのソースとの間に接続されたインピーダンス素子とを備えることを特徴とする差動アンプ回路。
【請求項４】
前記第１の第２導電型トランジスタのゲートに接続された第１の外部入力端子と、
前記第２の第２導電型トランジスタのゲートに接続された第２の外部入力端子と、
前記第１および第２の外部入力端子と、前記第１および第２の第２導電型トランジスタのゲートの間にそれぞれ接続された直流電圧変換回路を備えることを特徴とする請求項２または３に記載の差動アンプ回路。
【請求項５】
アクティブインダクタを含むイコライザがｎ（ｎは２以上の整数）段縦続接続された差動アンプ回路において、
ｉ（ｉは（ｎ−１）以下の１以上の整数）段目のイコライザは、
ｉ番目の第１の第１導電型電界効果トランジスタと、
ｉ番目の第２の第１導電型電界効果トランジスタと、
前記ｉ番目の第１の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第１の第２導電型電界効果トランジスタと、
前記ｉ番目の第２の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第２の第２導電型電界効果トランジスタと、
前記ｉ番目の第１の第２導電型トランジスタのソースに接続されたｉ番目の第１の電流源と、
前記ｉ番目の第２の第２導電型トランジスタのソースに接続されたｉ番目の第２の電流源と、
前記ｉ番目の第１の第２導電型トランジスタのソースと前記ｉ番目の第２の第２導電型トランジスタのソースとの間に接続されたｉ番目のインピーダンス素子または短絡部とを備え、
ｎ段目のイコライザは、
ｎ番目の第１の第２導電型電界効果トランジスタと、
ｎ番目の第２の第２導電型電界効果トランジスタと、
前記ｎ番目の第１の第２導電型トランジスタのソースに接続されたｎ番目の第１の電流源と、
前記ｎ番目の第２の第２導電型トランジスタのソースに接続されたｎ番目の第２の電流源と、
前記ｎ番目の第１の第２導電型トランジスタのソースと前記ｎ番目の第２の第２導電型トランジスタのソースとの間に接続されたｎ番目のインピーダンス素子または短絡部とをそれぞれ備え、
ｉ番目の第１の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのゲートに接続され、
ｉ番目の第２の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのゲートに接続され、
ｉ番目の第１の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのソースに接続され、
ｉ番目の第２の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのソースに接続されていることを特徴とする差動アンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブインダクタおよび差動アンプ回路に関し、特に、イコライザの利得の周波数特性のピーキングを調整するためにアクティブインダクタを用いる方法に適用して好適なものである。
【背景技術】
【０００２】
半導体デバイス間で高速データ伝送を行う場合、プリント配線基板などの伝送線路は、周波数に依存する減衰特性を有するため、受信端では送信データ信号の高周波成分が減衰する。このため、送信データ信号に符号間干渉が生じ、正確なデータの受信が困難になることがある。このような符号間干渉を低減する方法として、利得の周波数特性のピーキングを調整するイコライザを用いることで、伝送線路の高周波の減衰を打ち消す方法がある。
従来のイコライザの一例として、非特許文献１には、抵抗素子と容量素子によるソースディジェネレーションを用いる方法が開示されている。
このイコライザでは、ソースディジェネレーションによる負帰還部分に周波数特性を持たせることにより、トランスコンダクタンスの周波数特性、すなわち利得の周波数特性にピーキングを持たせることができる。すなわち、このイコライザの利得の周波数特性には１つの零点が存在し、この零点の高域側にピーキングが現れることから、伝送線路の高周波の減衰を打ち消すことができる。ただし、このイコライザでは、トランスコンダクタンスおよび出力インピーダンスに１つずつ存在する２つの極の影響で、高域になるに従いピーキングの傾きが小さくなる。
【０００３】
これに対して、伝送線路における減衰の主な要因である表皮効果や誘電損失では、周波数が高くなるにつれて減衰の傾きが大きくなる特性となり、伝送線路の減衰特性は、周波数が高くなるに従って利得の減衰の傾きが急峻となる。このため、このイコライザで伝送線路の減衰特性を補償すると、高周波の減衰に対する補償量が不足し、このイコライザでは符号間干渉を十分に低減することができない。
このイコライザを用いて十分な補償量を確保する方法として、イコライザを多段に縦続接続する方法がある。この方法では、異なる周波数に零点を配置することで、高周波になるに従って利得のピーキングの傾きが急峻となるイコライザを実現できる。だだし、この方法では、イコライザを多段に縦続接続するため、消費電力の増加を伴う。
【０００４】
消費電力の増加を抑えつつ、高域での急峻なピーキングを実現する方法として、特許文献１には、イコライザの負荷の抵抗と直列にインダクタを接続する方法が開示されている。この方法では、イコライザの負荷の抵抗と直列にインダクタを接続することで、イコライザの出力インピーダンス特性に零点を持たせることができ、イコライザを多段に縦続接続することなく、高域での急峻なピーキングを実現することができる。
しかしながら、半導体集積回路上でインダクタを実現するには、トランジスタ、抵抗、容量に比べて大きな面積を必要とする。
このため、特許文献２では、トランジスタなどの能動素子と抵抗や容量などの受動素子を組み合わせることで、インダクタンスに相当する特性を持つアクティブインダクタを構成し、このアクティブインダクタを負荷として用いる方法が提案されている。
しかし、このアクティブインダクタを負荷として用いる方法では、ＭＯＳトランジスタのゲート・ソース間電圧の電圧降下が負荷において発生する。ＭＯＳトランジスタのゲート・ソース間電圧は、ＭＯＳトランジスタのしきい電圧とオーバードライブ電圧の和で表され、このようなアクティブインダクタが負荷として用いられると、負荷において大きな電圧降下が発生することから、低電源電圧下での動作が難しいという問題があった。
【０００５】
このため、特許文献３では、負荷として用いられたアクティブインダクタの電圧降下を低減させる方法として、負荷として接続されるＭＯＳトランジスタＭ１を線形領域で動作させる方法が提案されている。このアクティブインダクタは、負荷として接続されるＭＯＳトランジスタＭ１が線形領域で動作することから、負荷における電圧降下はソース・ドレイン間電圧だけである。このソース・ドレイン間電圧は、しきい電圧よりも小さく設定することが可能であり、低電源電圧下での動作に適している。
このアクティブインダクタの出力インピーダンスは、以下の（１０１）式で表すことができる。
【０００６】
【数１】
2009212729.tif 000003
ただし、
μｐ：ＰＭＯＳトランジスタＭ１の正孔移動度
ＣＯＸ：ＭＯＳトランジスタのゲート酸化膜の厚さ
Ｗ：ゲート幅
Ｌ：ゲート長
Ｖｔｈ：ＭＯＳトランジスタのしきい値電圧
Ｖｇｓｏ，Ｍ１：ＭＯＳトランジスタＭ１のゲート・ソース間電圧
Ｖｄｓｏ，Ｍ１：ＭＯＳトランジスタＭ１のソース・ドレイン間電圧
ｇｍ，Ｍ２：ＭＯＳトランジスタＭ２のトランスコンダクタンス
Ｃ：容量値
ｓ：ラプラス演算子
従って、（１０１）式の零点から極までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示すことがわかる。
【０００７】
しかしながら、このアクティブインダクタでは、ＭＯＳトランジスタＭ１を線形領域で動作させるためのカレントソースに並列に容量Ｃが接続される。このため、特許文献３に開示された方法では、零点を低周波側に移動させると、極も低周波側に移動し、高い周波数での動作が困難になるという問題があった。
【０００８】
【特許文献１】ＵＳ２００６／００８８０８７Ａ１号公報
【特許文献２】ＵＳ６７８８１０３号公報
【特許文献３】特開２００４−３４３３７３号公報
【非特許文献１】“Ａ  ０．１８−μｍ  ＣＭＯＳ  ３．５−Ｇｂ／ｓ  Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ  Ａｄａｐｔｉｖｅ  Ｅｑｕａｌｉｚｅｒ  Ｕｓｉｎｇ  Ｅｎｈａｎｃｅｄ  Ｌｏｗ−Ｆｒｅｑｕｅｎｃｙ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ｍｅｔｈｏｄ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  Ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能なアクティブインダクタおよび差動アンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明の一態様によれば、出力端子にドレインが接続された第１導電型電界効果トランジスタと、前記第１導電型電界効果トランジスタのゲートにソースが接続された第２導電型電界効果トランジスタと、前記第１導電型電界効果トランジスタのドレインと前記第２導電型電界効果トランジスタのゲートとの間に接続された抵抗素子と、前記第２導電型電界効果トランジスタのソースに接続された電流源とを備えることを特徴とするアクティブインダクタが提供される。
【００１１】
また、本発明の一態様によれば、請求項１に記載の第１のアクティブインダクタと、請求項１に記載の第２のアクティブインダクタと、前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、前記第１および第２の第２導電型トランジスタのソースに共通に接続された電流源とを備えることを特徴とする差動アンプ回路が提供される。
【００１２】
また、本発明の一態様によれば、請求項１に記載の第１のアクティブインダクタと、請求項１に記載の第２のアクティブインダクタと、前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、前記第１の第２導電型トランジスタのソースに接続された第１の電流源と、前記第２の第２導電型トランジスタのソースに接続された第２の電流源と、前記第１の第２導電型トランジスタのソースと前記第２の第２導電型トランジスタのソースとの間に接続されたインピーダンス素子とを備えることを特徴とする差動アンプ回路が提供される。
【００１３】
また、本発明の一態様によれば、アクティブインダクタを含むイコライザがｎ（ｎは２以上の整数）段縦続接続された差動アンプ回路において、ｉ（ｉは（ｎ−１）以下の１以上の整数）段目のイコライザは、ｉ番目の第１の第１導電型電界効果トランジスタと、ｉ番目の第２の第１導電型電界効果トランジスタと、前記ｉ番目の第１の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第１の第２導電型電界効果トランジスタと、前記ｉ番目の第２の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第２の第２導電型電界効果トランジスタと、前記ｉ番目の第１の第２導電型トランジスタのソースに接続されたｉ番目の第１の電流源と、前記ｉ番目の第２の第２導電型トランジスタのソースに接続されたｉ番目の第２の電流源と、前記ｉ番目の第１の第２導電型トランジスタのソースと前記ｉ番目の第２の第２導電型トランジスタのソースとの間に接続されたｉ番目のインピーダンス素子または短絡部とを備え、ｎ段目のイコライザは、ｎ番目の第１の第２導電型電界効果トランジスタと、ｎ番目の第２の第２導電型電界効果トランジスタと、前記ｎ番目の第１の第２導電型トランジスタのソースに接続されたｎ番目の第１の電流源と、前記ｎ番目の第２の第２導電型トランジスタのソースに接続されたｎ番目の第２の電流源と、前記ｎ番目の第１の第２導電型トランジスタのソースと前記ｎ番目の第２の第２導電型トランジスタのソースとの間に接続されたｎ番目のインピーダンス素子または短絡部とをそれぞれ備え、ｉ番目の第１の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのゲートに接続され、ｉ番目の第２の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのゲートに接続され、ｉ番目の第１の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのソースに接続され、ｉ番目の第２の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのソースに接続されていることを特徴とする差動アンプ回路が提供される。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能なアクティブインダクタおよび差動アンプ回路を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係るアクティブインダクタおよびイコライザについて図面を参照しながら説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態に係るイコライザに適用されるアクティブインダクタの概略構成を示す回路図である。
図１において、アクティブインダクタには、第１導電型電界効果トランジスタとしてＰ型電界効果トランジスタＭ１が設けられ、第２導電型電界効果トランジスタとしてＮ型電界効果トランジスタＭ２が設けられている。
そして、Ｐ型電界効果トランジスタＭ１のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭ１のドレインは出力端子ｏｕｔに接続されている。また、Ｎ型電界効果トランジスタＭ２のドレインは電源電位ＶＤＤに接続され、Ｎ型電界効果トランジスタＭ２のソースは電流源ＩＢを介して接地電位に接続されている。また、Ｐ型電界効果トランジスタＭ１のゲートはＮ型電界効果トランジスタＭ２のソースに接続され、Ｎ型電界効果トランジスタＭ２のゲートは抵抗素子Ｒｐを介してＰ型電界効果トランジスタＭ１のドレインに接続されている。ここで、Ｎ型電界効果トランジスタＭ２および電流源ＩＢで形成されるソースフォロワは、Ｐ型電界効果トランジスタＭ１を線形領域で動作させるためのバイアス回路を構成することができる。
【００１７】
なお、出力端子ｏｕｔは、配線を介してイコライザ内部の回路に接続することができ、
電源電位ＶＤＤはパッド電極を介して外部に接続することができる。また、電流源ＩＢはＮ型電界効果トランジスタなどを用いて構成することができる。また、Ｐ型電界効果トランジスタＭ１およびＮ型電界効果トランジスタＭ２としては、例えば、絶縁ゲート型電界効果トランジスタを用いることができる。
【００１８】
そして、電流源ＩＢを介してＮ型電界効果トランジスタＭ２にバイアス電流を流しながら、Ｎ型電界効果トランジスタＭ２を介してＰ型電界効果トランジスタＭ１に負帰還をかけることで、Ｐ型電界効果トランジスタＭ１を線形領域で動作させつつ、アクティブインダクタの出力インピーダンスＺｏｕｔの周波数特性の広域にピーキングを持たせることができる。また、負荷における電圧降下は、Ｐ型電界効果トランジスタＭ１のソース・ドレイン間電圧だけであり、このソース・ドレイン間電圧はしきい値電圧よりも小さくすることが可能であることから、低電源電圧下においても動作させることができる。
ここで、出力インピーダンスＺｏｕｔを考えるため、Ｐ型電界効果トランジスタＭ１のドレイン電圧が低く変化したとすると、Ｎ型電界効果トランジスタＭ２のソース電圧も低くなる。よって、Ｐ型電界効果トランジスタＭ１のゲート・ソース間電圧が大きくなり、Ｐ型電界効果トランジスタＭ１の電流が増加するため、出力インピーダンスＺｏｕｔが低下する。
【００１９】
低域においては、Ｎ型電界効果トランジスタＭ２によるソースフォロワの利得がおよそ1倍であるが、周波数が高くなるに従って、ソースフォロワおよび抵抗素子Ｒｐによるローパスフィルタによって負帰還の利得が小さくなる。そして、高域になるに従って、出力インピーダンスＺｏｕｔを低下させるループ利得が低下することから、高域になるに従って出力インピーダンスＺｏｕｔが高くなり、出力インピーダンスＺｏｕｔの周波数特性にピーキングを実現することができる。
この出力インピーダンスＺｏｕｔは、以下の（１）式で表すことができる。
【００２０】
【数２】
2009212729.tif 000004
ただし、
ｒｄｓ１：Ｐ型電界効果トランジスタＭ１のソース・ドレイン間抵抗
Ｃｇｓ１：Ｐ型電界効果トランジスタＭ１のゲート・ソース間容量
Ｃｇｓ２：Ｎ型電界効果トランジスタＭ２のゲート・ソース間容量
Ｃｇｄ２：Ｎ型電界効果トランジスタＭ２のゲート・ドレイン間容量
ｇｍ１：Ｐ型電界効果トランジスタＭ１のトランスコンダクタンス
ｇｍ２：Ｎ型電界効果トランジスタＭ２のトランスコンダクタンス
Ｒｐ：抵抗素子Ｒｐの値
また、Ｐ型電界効果トランジスタＭ１のトランスコンダクタンスｇｍ１、Ｐ型電界効果トランジスタＭ１のソース・ドレイン間抵抗ｒｄｓ１は、以下の（２）式で表すことができる。
【００２１】
【数３】
2009212729.tif 000005
ただし、
μｐ：Ｐ型電界効果トランジスタＭ１の正孔移動度
μｎ：Ｎ型電界効果トランジスタＭ２の電子移動度
ＣＯＸ：Ｐ型電界効果トランジスタＭ１およびＮ型電界効果トランジスタＭ２のゲート酸化膜の厚さ
（Ｗ／Ｌ）１：Ｐ型電界効果トランジスタＭ１のゲート電極のアスペクト比
（Ｗ／Ｌ）２：Ｎ型電界効果トランジスタＭ２のゲート電極のアスペクト比
Ｖｔｐ：Ｐ型電界効果トランジスタＭ１のしきい値電圧
ＶＳＤ１：Ｐ型電界効果トランジスタＭ１のソース・ドレイン間電圧
ＩＢ：電流源ＩＢの電流値
また、以下の（３）式の関係が成り立つものとすると、（１）式は以下の（４）式で表すことができる。
【００２２】
【数４】
2009212729.tif 000006
【００２３】
【数５】
2009212729.tif 000007
【００２４】
この（４）式から、零点ω０はｇｍ２／（Ｃｇｓ１＋Ｃｇｓ２＋ｇｍ２ＲｐＣｇｄ２）、極ω１はｇｍ２／Ｃｇｓ２で与えることができる。そして、零点ω０から極ω１までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示すことがわかる。
また、零点ω０は抵抗素子Ｒｐの値に依存するが、極ω１は抵抗素子Ｒｐの値に依存することはない。このため、抵抗素子Ｒｐの値を調整することで、極ω１とは無関係に零点ω０を調整することができ、広帯域化を図ることができる。
【００２５】
このように、アクティブインダクタの出力インピーダンスＺｏｕｔの零点を抵抗素子Ｒｐによって設定した上で、Ｐ型電界効果トランジスタＭ１を線形領域で動作させることにより、負荷における電圧降下を低減することが可能となるとともに、出力インピーダンスＺｏｕｔの極を高域側に配置したまま、零点を低周波側に移動させることができる。このため、図１のアクティブインダクタをイコライザに用いることにより、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能となり、大型化や高価格化を抑制しつつ、伝送線路の高周波の減衰を補償することができる。
【００２６】
図２は、図１のアクティブインダクタの出力インピーダンスＺｏｕｔの周波数特性を示す図である。
図２において、抵抗値Ｒｐを大きくすると、極ω１を一定に保ったまま、零点ω０を低域側に移動させることができ、高域での利得のピーキングの傾きを急峻化することができる。
【００２７】
（第２実施形態）
図３は、本発明の第２実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図３において、このイコライザには、一対のアクティブインダクタＡＫ１、ＡＫ２が設けられている。なお、アクティブインダクタＡＫ１、ＡＫ２としては、図１の構成を用いることができる。
すなわち、アクティブインダクタＡＫ１において、Ｐ型電界効果トランジスタＭＰ１のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ１のドレインは出力端子ｏｕｔｎに接続されている。また、Ｎ型電界効果トランジスタＭＮ３のドレインは電源電位ＶＤＤに接続され、Ｎ型電界効果トランジスタＭＮ３のソースは電流源ＩＢ２を介して接地電位に接続されている。また、Ｐ型電界効果トランジスタＭＰ１のゲートはＮ型電界効果トランジスタＭＮ３のソースに接続され、Ｎ型電界効果トランジスタＭＮ３のゲートは抵抗素子Ｒ１を介してＰ型電界効果トランジスタＭＰ１のドレインに接続されている。
【００２８】
また、アクティブインダクタＡＫ２において、Ｐ型電界効果トランジスタＭＰ２のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ２のドレインは出力端子ｏｕｔｐに接続されている。また、Ｎ型電界効果トランジスタＭＮ４のドレインは電源電位ＶＤＤに接続され、Ｎ型電界効果トランジスタＭＮ４のソースは電流源ＩＢ３を介して接地電位に接続されている。また、Ｐ型電界効果トランジスタＭＰ２のゲートはＮ型電界効果トランジスタＭＮ４のソースに接続され、Ｎ型電界効果トランジスタＭＮ４のゲートは抵抗素子Ｒ２を介してＰ型電界効果トランジスタＭＰ２のドレインに接続されている。
また、このイコライザには、差動対として動作するＮ型電界効果トランジスタＭＮ１、ＭＮ２が設けられ、Ｎ型電界効果トランジスタＭＮ１のドレインは出力端子ｏｕｔｎに接続され、Ｎ型電界効果トランジスタＭＮ２のドレインは出力端子ｏｕｔｐに接続されている。
【００２９】
また、Ｎ型電界効果トランジスタＭＮ１のゲートは外部入力端子ｉｎｐに接続され、外部入力端子ｉｎｐにはパッド電極Ｐ１が接続されている。Ｎ型電界効果トランジスタＭＮ２のゲートは外部入力端子ｉｎｎに接続され、外部入力端子ｉｎｎにはパッド電極Ｐ２が接続されている。さらに、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースは共通端子ｃｓに接続され、共通端子ｃｓは電流源ＩＢ１を介して接地電位に接続されている。
そして、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートに差動信号が入力されると、アクティブインダクタＡＫ１、ＡＫ２がＮ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてそれぞれ作用しながら、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２は差動対として動作することができる。
【００３０】
ここで、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてアクティブインダクタＡＫ１、ＡＫ２をそれぞれ用いることで、負荷としての電圧降下をＰ型電界効果トランジスタＭＰ１、ＭＰ２のソース・ドレイン間電圧だけで規定することが可能となるとともに、イコライザの利得の周波数特性の高域にピーキングを実現することができる。このため、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、伝送線路の高周波の減衰を十分に補償することができ、送信データ信号の符号間干渉を低減することができる。
【００３１】
（第３実施形態）
図４は、本発明の第３実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図４において、このイコライザには、図３の構成に加え、直流電位変換回路ＩＶが設けられている。ここで、直流電位変換回路ＩＶには、容量素子Ｃ１、Ｃ２および抵抗素子Ｒ３、Ｒ４が設けられ、パッド電極Ｐ１とＮ型電界効果トランジスタＭＮ１のゲートとの間には容量素子Ｃ１が接続され、パッド電極Ｐ２とＮ型電界効果トランジスタＭＮ２のゲートとの間には容量素子Ｃ２が接続されている。また、抵抗素子Ｒ３、Ｒ４は互いに直列接続され、この抵抗素子Ｒ３、Ｒ４の直列回路はＮ型電界効果トランジスタＭＮ１、ＭＮ２のゲート間に接続され、抵抗素子Ｒ３、Ｒ４の接続点には直流電位ＶＢ１が接続されている。
【００３２】
そして、パッド電極Ｐ１、Ｐ２に差動信号が入力されると、その差動信号の直流電位が直流電位変換回路ＩＶにて直流電位ＶＢ１に変換された後、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートに入力され、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２は差動対として動作する。
これにより、パッド電極Ｐ１、Ｐ２に入力される直流電位に依存することなく、動作電圧範囲内でイコライザを動作さることができ、低電源電圧下においても、伝送線路の高周波の減衰を十分に補償することができる。
【００３３】
（第４実施形態）
図５は、本発明の第４実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図５において、図３のイコライザでは、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースは共通端子ｃｓに接続されているのに対して、図５のイコライザでは、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースは端子ｃｓｐ、ｃｓｎにそれぞれ接続されている。
そして、端子ｃｓｐ、ｃｓｎは電流源ＩＢ４、ＩＢ５をそれぞれ介して接地電位に接続されている。
また、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソース間にはインピーダンス素子が接続され、このインピーダンス素子としては、例えば、抵抗素子Ｒ３と容量素子Ｃ１とが並列接続された並列回路を用いることができる。
なお、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートにそれぞれ接続された外部入力端子ｉｎｐ、ｉｎｎは、図３に示すように、パッド電極Ｐ１、Ｐ２に直接接続するようにしてもよいし、図４に示すように、直流電位変換回路ＩＶを介してパッド電極Ｐ１、Ｐ２に接続するようにしてもよい。
【００３４】
そして、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートに差動信号が入力されると、アクティブインダクタＡＫ１、ＡＫ２がＮ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてそれぞれ作用するとともに、抵抗素子Ｒ３と容量素子Ｃ１にてソースディジェネレーションによる負帰還がかけられながら、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２は差動対として動作することができる。
【００３５】
ここで、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてアクティブインダクタＡＫ１、ＡＫ２をそれぞれ用いるとともに、抵抗素子Ｒ３と容量素子Ｃ１にてソースディジェネレーションによる負帰還をかけることで、負荷としての電圧降下をＰ型電界効果トランジスタＭＰ１、ＭＰ２のソース・ドレイン間電圧だけで規定することが可能となるとともに、アクティブインダクタＡＫ１、ＡＫ２にて零点を設定することが可能となるだけでなく、抵抗素子Ｒ３と容量素子Ｃ１によるソースディジェネレーションにて零点を設定することが可能となり、１段分のイコライザを用いただけで２つの零点を持たせることができる。このため、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、伝送線路の高周波の減衰を十分に補償することができ、送信データ信号の符号間干渉を低減することができる。
【００３６】
図６−１は、図５の抵抗素子Ｒ３の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図、図６−２は、図５の抵抗素子Ｒ１、Ｒ２の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図である。
図６−１において、抵抗素子Ｒ３の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。また、図６−２において、抵抗素子Ｒ１、Ｒ２の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。このため、抵抗素子Ｒ１〜Ｒ３の抵抗値を調整することで、イコライザの段数を増やすことなく、高域での利得のピーキングの傾きを急峻化することができる。
【００３７】
（第５実施形態）
図７は、本発明の第５実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図７において、このイコライザには、ｎ（ｎは２以上の整数）段分のイコライザＥＱ１〜ＥＱｎが設けられ、これらのイコライザＥＱ１〜ＥＱｎはｎ段縦続接続されている。
ここで、ｉ（ｉはｎ以下の１以上の整数）段目のイコライザＥＱｉには、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞、ＭＰ２＜ｉ＞、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞、抵抗素子Ｒ１＜ｉ＞、容量素子Ｃ１＜ｉ＞および電流源ＩＢ１＜ｉ＞、ＩＢ２＜ｉ＞が設けられている。だたし、ｎ段目のイコライザＥＱｎには、Ｐ型電界効果トランジスタＭＰ１＜ｎ＞、ＭＰ２＜ｎ＞の代わりに、抵抗素子Ｒ２＜ｎ＞、Ｒ３＜ｎ＞が設けられている。
【００３８】
そして、イコライザＥＱｉにおいて、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のドレインは出力端子ｏｕｔｎ＜ｉ＞に接続されている。また、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞のドレインは出力端子ｏｕｔｎ＜ｉ＞に接続され、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞のソースは端子ｃｓｎ＜ｉ−１＞に接続されている。また、端子ｃｓｎ＜ｉ−１＞は、電流源ＩＢ１＜ｉ＞を介して接地電位に接続されている。
また、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ１＜ｉ＞のゲートは、次段のイコライザＥＱ（ｉ＋１）の端子ｃｓｎ＜ｉ＞に接続され、ｉ段目のイコライザＥＱｉの出力端子ｏｕｔｎ＜ｉ＞は、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ１＜ｉ＞のゲートに接続されている。
【００３９】
また、Ｐ型電界効果トランジスタＭＰ２＜ｉ＞のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ２＜ｉ＞のドレインは出力端子ｏｕｔｐ＜ｉ＞に接続されている。また、Ｎ型電界効果トランジスタＭＮ２＜ｉ＞のドレインは出力端子ｏｕｔｐ＜ｉ＞に接続され、Ｎ型電界効果トランジスタＭＮ２＜ｉ＞のソースは端子ｃｓｐ＜ｉ−１＞に接続されている。また、端子ｃｓｐ＜ｉ−１＞は、電流源ＩＢ２＜ｉ＞を介して接地電位に接続されている。
また、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ２＜ｉ＞のゲートは、次段のイコライザＥＱ（ｉ＋１）の端子ｃｓｐ＜ｉ＞に接続され、ｉ段目のイコライザＥＱｉの出力端子ｏｕｔｐ＜ｉ＞は、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ２＜ｉ＞のゲートに接続されている。
【００４０】
さらに、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞のソース間にはインピーダンス素子がそれぞれ接続され、このインピーダンス素子としては、例えば、抵抗素子Ｒ１＜ｉ＞と容量素子Ｃ１＜ｉ＞とが並列接続された並列回路をそれぞれ用いることができる。
ただし、初段のイコライザＥＱ１のＮ型電界効果トランジスタＭＮ１＜１＞、ＭＮ２＜１＞のゲートには、外部入力端子ｉｎｐ、ｉｎｎがそれぞれ接続されている。また、最終段のイコライザＥＱｎの抵抗素子Ｒ２＜ｎ＞は、電源電位ＶＤＤと出力端子ｏｕｔｐ＜ｎ＞との間に接続され、最終段のイコライザＥＱｎの抵抗素子Ｒ３＜ｎ＞は、電源電位ＶＤＤと出力端子ｏｕｔｎ＜ｎ＞との間に接続されている。
【００４１】
ここで、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ１＜ｉ＋１＞および電流源ＩＢ１＜ｉ＋１＞で形成されるソースフォロワは、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ１＜ｉ＞を線形領域で動作させるためのバイアス回路を構成することができる。また、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ２＜ｉ＋１＞および電流源ＩＢ２＜ｉ＋１＞で形成されるソースフォロワは、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ２＜ｉ＞を線形領域で動作させるためのバイアス回路を構成することができる。
なお、初段のイコライザＥＱ１のＮ型電界効果トランジスタＭＮ１＜１＞、ＭＮ２＜１＞のゲートにそれぞれ接続された外部入力端子ｉｎｐ、ｉｎｎは、図３に示すように、パッド電極Ｐ１、Ｐ２に直接接続するようにしてもよいし、図４に示すように、直流電位変換回路ＩＶを介してパッド電極Ｐ１、Ｐ２に接続するようにしてもよい。
【００４２】
図８は、図７のイコライザにおけるｉ段目の負荷の差動信号に関する等価回路を示す図である。
図８において、ｉ段目（ｉ＝１〜（ｎ−１））の出力インピーダンスＺｏｕｔを考えるため、ｉ段目の負荷の差動信号に関する等価回路を考える。この等価回路は、Ｎ型電界効果トランジスタＭＮ１＜ｉ＋１＞、電流源ＩＢ１＜ｉ＋１＞、抵抗素子Ｒ１＜ｉ＋１＞の半分の値を持つ抵抗Ｒ１＜ｉ＋１＞／２および容量素子Ｃ１＜ｉ＋１＞の２倍の値を持つ容量２Ｃ１＜ｉ＋１＞で構成されるソースフォロワと、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞で構成することができる。
低域では、ソースフォロワの負荷のインピーダンスが抵抗Ｒ１＜ｉ＋１＞／２によって決まるが、高域になるにつれて、容量２Ｃ１＜ｉ＋１＞の影響で負荷のインピーダンスが低下することから、ソースフォロワの利得は周波数が高くなるにつれて低下する。
【００４３】
次に、出力インピーダンスＺｏｕｔを考えるため出力電圧が変動した場合を考えると、低域では高域よりもソースフォロワの利得が大きいため、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のゲートの電圧変動も大きくなる。従って、低域の方が高域よりも、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のゲート・ソース間電圧の変動が大きくなるため、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のドレイン電流の変化量も大きくなる。このドレイン電流は、出力インピーダンスＺｏｕｔを低下させる向きに流れるため、低域の方が高域よりも出力インピーダンスＺｏｕｔが低くなる。ｉ段目の出力インピーダンスＺｏｕｔは、以下の（５）式で表すことができる。
【００４４】
【数６】
2009212729.tif 000008
ただし、
ｒｄｓＰ１＜ｉ＞：Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のソース・ドレイン間抵抗
ｇｍＰ１＜ｉ＞：Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のトランスコンダクタンス
ｇｍＮ１＜ｉ＋１＞：Ｎ型電界効果トランジスタＭＮ１＜ｉ＋１＞のトランスコンダクタンス
Ｒ１＜ｉ＋１＞：抵抗素子Ｒ１＜ｉ＋１＞の抵抗値
Ｃ１＜ｉ＋１＞：容量素子Ｃ１＜ｉ＋１＞の容量値
【００４５】
この（５）式から、出力インピーダンスに零点を実現できることが分かる。また、零点から極までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示す。
【００４６】
図５の回路では、出力インピーダンスに零点を持たせるため、電流源ＩＢ２、ＩＢ３を追加したが、図７の回路では、次段のイコライザの電流パスを利用するため、電流源ＩＢ２、ＩＢ３を削減することが可能となる。これにより、電流パスや素子数を増やすことなく、イコライザＥＱ１〜ＥＱｎをｎ段縦続接続した場合には、（２ｎ−１）個の零点を実現できる。
また、図７の回路では、非特許文献１のイコライザを多段縦続接続する方法に比べて、同一個数の零点をほぼ半分の段数のイコライザで実現することが可能となることから、広帯域に渡って補償特性を得ることを可能としつつ、消費電力を削減することができる。
なお、図７の実施形態では、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞のソース間にはインピーダンス素子をそれぞれ接続する方法について説明したが、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞のいずれかのソース間を短絡するようにしてもよい。
【００４７】
なお、上述したイコライザは、ＡＶ機器のデジタルインターフェイスであるＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  ｉｎｔｅｒｆａｃｅ）、パソコン向けシリアル転送インターフェイスであるＰＣＩＥ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｅｘｐｒｅｓｓ）、各種の電子機器の接続規格であるＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）などに用いることができる。
また、上述した実施形態では、第１導電型電界効果トランジスタとしてＰ型電界効果トランジスタ、第２導電型電界効果トランジスタとしてＮ型電界効果トランジスタを使用する方法について説明したが、第１導電型電界効果トランジスタとしてＮ型電界効果トランジスタ、第２導電型電界効果トランジスタとしてＰ型電界効果トランジスタを使用するようにしてもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係るイコライザに適用されるアクティブインダクタの概略構成を示す回路図。
【図２】図１のアクティブインダクタの出力インピーダンスＺｏｕｔの周波数特性を示す図。
【図３】本発明の第２実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図。
【図４】本発明の第３実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図。
【図５】本発明の第４実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図。
【図６−１】図５の抵抗素子Ｒ３の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図。
【図６−２】図５の抵抗素子Ｒ１、Ｒ２の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図。
【図７】本発明の第５実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図。
【図８】図７のイコライザにおけるｉ段目の負荷の差動信号に関する等価回路を示す図。
【符号の説明】
【００４９】
Ｍ１、ＭＰ１、ＭＰ２、ＭＰ１＜１＞、ＭＰ２＜１＞  、ＭＰ１＜２＞、ＭＰ２＜２＞  Ｐ型電界効果トランジスタ、Ｍ２、ＭＮ３、ＭＮ４、ＭＮ１＜１＞、ＭＮ２＜１＞  、ＭＮ１＜２＞、ＭＮ２＜２＞、ＭＮ１＜ｎ＞、ＭＮ２＜ｎ＞  Ｎ型電界効果トランジスタ、Ｒｐ、Ｒ１〜Ｒ４、Ｒ１＜１＞、Ｒ１＜２＞  、Ｒ１＜ｎ＞  抵抗素子、ＩＢ、ＩＢ１〜ＩＢ５、ＩＢ１＜１＞、ＩＢ２＜１＞、ＩＢ１＜２＞、ＩＢ２＜２＞、ＩＢ１＜ｎ＞、ＩＢ２＜ｎ＞  電流源、ＡＫ１、ＡＫ２  アクティブインダクタ、Ｐ１、Ｐ２  パッド電極、ＩＶ  直流電位変換回路、Ｃ１、Ｃ２、Ｃ１＜１＞、Ｃ１＜２＞  、Ｃ１＜ｎ＞  容量素子、ＥＱ１〜ＥＱｎ  イコライザ
【図１】
2009212729.tif 000009
【図２】
2009212729.tif 000010
【図３】
2009212729.tif 000011
【図４】
2009212729.tif 000012
【図５】
2009212729.tif 000013
【図６−１】
2009212729.tif 000014
【図６−２】
2009212729.tif 000015
【図７】
2009212729.tif 000016
【図８】
2009212729.tif 000017