(57)【要約】【課題】簡単かつ安価な回路構成で被給電回路への突入電流を制御することのできる突入電流制御回路を提供すること。【解決手段】電源２と電源２から電流が供給される被給電回路である負荷４および大容量静電容量（カップリングコンデンサ）５との間に設けられ、被給電回路である負荷４および大容量静電容量５への突入電流の供給を制御するＦＥＴ６と、ＦＥＴ６のソース−ドレイン間に設けられた充電抵抗１０と、を備えること、を特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電源と前記電源から電流が供給される被給電回路との間に設けられ、前記被給電回路への突入電流の供給を制御するＰチャネルＭＯＳＦＥＴと、
前記ＰチャネルＭＯＳＦＥＴのソース−ドレイン間に設けられた抵抗と、
を備えること、を特徴とする突入電流制御回路。
【請求項２】
前記ＰチャネルＭＯＳＦＥＴのゲートをオン／オフするトランジスタをさらに備えること、を特徴とする請求項１に記載の突入電流制御回路。
【請求項３】
前記トランジスタのベースへ前記電源からの電流を供給すること、を特徴とする請求項２に記載の突入電流制御回路。
【請求項４】
前記トランジスタのベースと前記電源との間に設けられ、前記トランジスタのベースへの前記電流の流入を遅延させる遅延回路をさらに備えること、を特徴とする請求項３に記載の突入電流制御回路。
【請求項５】
前記トランジスタのベースへ電流を供給するコンパレータをさらに備えること、を特徴とする請求項２に記載の突入電流制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、突入電流の制御回路に関し、特にＰチャネルＦＥＴの制御によって、被給電側への突入電流の流入を低減させるために好適な突入電流制御回路に関する。
【背景技術】
【０００２】
従来より、印刷装置などに別途追加機能を付加するオプション装置が存在し、印刷装置などの電源部とオプション装置との接続には、通常コネクタが使用される。そして接続の際に、給電側である電源部の電流が被給電側のオプション装置に急激に流入し、この急激な電流（突入電流）によりコネクタの接点部分が溶着してしまうという問題がある。
【０００３】
この問題を解決するために、従来より半導体スイッチを用いて、給電側と被給電側の接続を制御することにより、被給電側への電流の流入量を制御する電流制御回路が使用されている。例えば、特許文献１では、給電側と被給電側の間にＦＥＴを接続し、さらにＦＥＴのゲートにゲート電圧制御用のトランジスタを接続し、ゲート電圧制御用トランジスタのベースへの電流供給を制御することにより、ＦＥＴのゲートをオン／オフし、被給電側への電流の流入量を制御する突入電流抑制回路が開示されている。
【０００４】
【特許文献１】特開２００５−３３８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の電流制御回路では、ＦＥＴがオフからオンになる瞬間に、被給電側の負荷やカップリングコンデンサへの電流が急激に流入してしまうおそれがあるため、コネクタ接点で溶着が発生するという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、簡単かつ安価な回路構成で被給電回路への突入電流を制御することのできる突入電流制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、電源と前記電源から電流が供給される被給電回路との間に設けられ、前記被給電回路への突入電流の供給を制御するＰチャネルＭＯＳＦＥＴと、前記ＰチャネルＭＯＳＦＥＴのソース−ドレイン間に設けられた抵抗と、を備えること、を特徴とする。
【０００８】
また、請求項２にかかる発明は、請求項１に記載の突入電流制御回路において、前記ＰチャネルＭＯＳＦＥＴのゲートをオン／オフするトランジスタをさらに備えること、を特徴とする。
【０００９】
また、請求項３にかかる発明は、請求項２に記載の突入電流制御回路において、前記トランジスタのベースへ前記電源からの電流を供給すること、を特徴とする。
【００１０】
また、請求項４にかかる発明は、請求項３に記載の突入電流制御回路において、前記トランジスタのベースと前記電源との間に設けられ、前記トランジスタのベースへの前記電流の流入を遅延させる遅延回路をさらに備えること、を特徴とする。
【００１１】
また、請求項５にかかる発明は、請求項２に記載の突入電流制御回路において、前記トランジスタのベースへ電流を供給するコンパレータをさらに備えること、を特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＦＥＴのソース−ドレイン間に抵抗が接続されているので、ＦＥＴがオンする前に電源から被給電回路側へ少量の電流を流すことができ、あらかじめ被給電回路側の大容量静電容量に電荷を貯めておくことができるので、ＦＥＴがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照して、この発明にかかる突入電流制御回路の最良な実施の形態を詳細に説明する。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量（カップリングコンデンサ）５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部１１を備えて構成されている。
【００１５】
ＦＥＴ６は、ＰチャネルＭＯＳＦＥＴであり、被給電回路側への電流の供給を制御し、そのソース側は接続コネクタ３と接続され、そのドレイン側は被給電回路と接続されている。また、ＦＥＴ６のゲート側は、制御部１１を構成するゲート電圧制御用トランジスタ１２のコレクタと、第１の分圧抵抗７を介して接続されている。さらに、ＦＥＴ６のゲート−ソース間には、第２の分圧抵抗８と小容量静電容量９とが並列で接続されている。そして、ＦＥＴ６のソース−ドレイン間には、充電抵抗１０が接続されている。
【００１６】
制御部１１は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部１１は、ゲート電圧制御用トランジスタ１２と制御回路１３とを備えて構成されている。
【００１７】
ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続され、そのベース側は制御回路１３と接続されている。制御回路１３は、ゲート電圧制御用トランジスタ１２のベースへの電流供給の制御を行う。
【００１８】
次に、突入電流制御回路１が突入電流を制御する仕組みについて説明する。電源２がオフの状態で、電源２と被給電回路が接続されている突入電流制御回路１とを接続コネクタ３で接続した場合、初期状態ではゲート電圧制御用トランジスタ１２はオフの状態のため、ＦＥＴ６のゲート−ソース間には電位差はない。そのためＦＥＴ６はオフの状態になっており、電源２がオンの状態に変わっても電源２の電流は被給電回路側には供給されない。
【００１９】
そして、制御回路１３がゲート電圧制御用トランジスタ１２のベースへの電流供給を開始すると、ゲート電圧制御用トランジスタ１２はオフからオンの状態に変わり、第１の分圧抵抗７と第２の分圧抵抗８により分圧された電圧がＦＥＴ６のゲート−ソース間に加わる。そのためＦＥＴ６もオフからオンの状態に変わり、電源２の電流が被給電回路側に供給される。
【００２０】
ここで、ＦＥＴ６がオフからオンの状態に変化する瞬間に、被給電回路側の負荷４や大容量静電容量５へ電源２からの電流が急激に流入してしまい、コネクタ接点で溶着が発生してしまうおそれがある。
【００２１】
この問題に対して本実施の形態では、ＦＥＴ６のソース−ドレイン間に接続された充電抵抗１０を通して、ＦＥＴ６がオンする前に、電源２から被給電回路側へ少量の電流を流し、あらかじめ被給電回路側の大容量静電容量５に電荷を貯めておく。このため、ＦＥＴ６がオフからオンの状態に変化する瞬間に、電源２から被給電回路側の負荷４や大容量静電容量５へ流れる突入電流の量を低減することができる。
【００２２】
ここで、充電抵抗１０の熱容量についての問題が懸念されるが、ＦＥＴ６がオンすれば、そのオン抵抗値は充電抵抗１０の抵抗値に対して十分に小さいため、充電抵抗１０への電流の流入は非常に少なくなるため大きな問題とはならない。
【００２３】
一方、電源２がオンの状態で、電源２と被給電回路が接続されている突入電流制御回路１とを接続コネクタ３で接続した場合、電源２から第１の分圧抵抗７および第２の分圧抵抗８への電流の流入に時間がかかるため、ＦＥＴ６のゲート−ソース間に瞬間的に電位差が発生してしまい、ＦＥＴ６が瞬間的にオフからオンの状態に変化してしまうおそれがある。仮にそうなった場合には、電源２からの電流が被給電回路側の大容量静電容量５へ急激に流入してしまい、コネクタ接点で溶着が発生してしまう。
【００２４】
この問題に対して本実施の形態では、ＦＥＴ６のゲート−ソース間に接続された小容量静電容量９が、ＦＥＴ６のゲート−ソース間の電位差を早急になくすことにより、ＦＥＴ６が瞬間的にオフからオンの状態に変化するのを防ぎ、接続の瞬間に電源２から被給電回路側へ突入電流が流れるのを抑えることができる。
【００２５】
なお、特許文献１にも、ＦＥＴのゲート−ソース間にコンデンサが接続されているが、これは大容量のコンデンサであり、ＦＥＴのゲート−ソース間の電圧の立ち上がりを緩やかにすることを目的としている。これに対して、本実施の形態の小容量静電容量９は、ゲート−ソース間の電位差を早急になくすためのスピードアップを目的としている。
【００２６】
このように、第１の実施の形態にかかる突入電流制御回路によれば、ＦＥＴのソース−ドレイン間に抵抗が接続されているので、ＦＥＴがオンする前に電源から被給電回路側へ少量の電流を流すことができ、あらかじめ被給電回路側の大容量静電容量に電荷を貯めておくことができるので、ＦＥＴがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となる。
【００２７】
（第２の実施の形態）
第２の実施の形態にかかる突入電流制御回路では、制御部の制御回路がない代わりに、ゲート電圧制御用トランジスタのベースに、接続コネクタを介して電源が接続される。第２の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第１の実施の形態を異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。
【００２８】
図２は、本発明の第２の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路２１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路２１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部２２を備えて構成されている。
【００２９】
制御部２２は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部２２は、ゲート電圧制御用トランジスタ１２を備えて構成されている。
【００３０】
ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続される。
【００３１】
そして、ゲート電圧制御用トランジスタ１２のベース側は、接続コネクタ３を介して電源２の下流側（正極側）と接続されている。なお、電源２と接続コネクタ３の間には抵抗２３が接続されている。
【００３２】
このため、電源２と突入電流制御回路２１とを接続コネクタ３で接続した後に電源２をオフからオンの状態にした場合、または、電源２がオンの状態で電源２と突入電流制御回路２１とを接続コネクタ３で接続した場合のいずれの場合でも、ゲート電圧制御用トランジスタ１２のベースに電源２の電流（電圧）が供給される。そして、ゲート電圧制御用トランジスタ１２はオフからオンの状態に変わり、第１の分圧抵抗７と第２の分圧抵抗８により分圧された電圧がＦＥＴ６のゲート−ソース間に加わる。そのためＦＥＴ６もオフからオンの状態に変わり、電源２の電流が被給電回路側に供給される。
【００３３】
このように、第２の実施の形態にかかる突入電流制御回路によれば、ＦＥＴのゲート電圧制御用トランジスタのベースに、本体給電側からの電流を供給することができるので、ソフトに依存することなく、ハード的にＦＥＴを適切に制御することが可能となる。
【００３４】
（第３の実施の形態）
第３の実施の形態にかか突入電流制御回路では、接続コネクタとゲート電圧制御用トランジスタのベースとの間に遅延回路が設けられている。第３の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第１の実施の形態を異なる部分を説明する。他の部分については第２の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。
【００３５】
図３は、本発明の第３の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路３１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路３１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部３２を備えて構成されている。
【００３６】
制御部３２は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部３２は、ゲート電圧制御用トランジスタ１２と遅延回路３３とを備えて構成されている。
【００３７】
ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続される。
【００３８】
そして、ゲート電圧制御用トランジスタ１２のベース側には、遅延回路３３が接続され、遅延回路３３は接続コネクタ３を介して電源２の下流側（正極側）と接続されている。なお、電源２と接続コネクタ３の間には抵抗２３が接続されている。
【００３９】
このため、電源２と突入電流制御回路３１とを接続コネクタ３で接続した後に電源２をオフからオンの状態にした場合、または、電源２がオンの状態で電源２と突入電流制御回路３１とを接続コネクタ３で接続した場合のいずれの場合でも、ゲート電圧制御用トランジスタ１２のベースに電源２の電流が供給されるタイミングは、遅延回路３３の働きによりＦＥＴ６のソースへ電流が到達するタイミングより遅れる。その結果、ＦＥＴ６がオフからオンの状態に変わる前に、ＦＥＴ６のソース−ドレイン間に接続された充電抵抗１０を通して、電源２から被給電回路側へ少量の電流が流れ、被給電回路側の大容量静電容量５に電荷が貯まる。そのため、ＦＥＴ６がオフからオンの状態に変化する瞬間に、電源２から被給電回路側の負荷４や大容量静電容量５へ流れる突入電流の量を低減することができる。
【００４０】
なお、遅延回路３３の代わりに電圧監視ＩＣ（リセットＩＣ）を用いてもよい。
【００４１】
このように、第３の実施の形態にかかる突入電流制御回路によれば、本体給電側からＦＥＴのゲート電圧制御用トランジスタのベースへの電流の流入を遅延回路によりハード的に遅らせることにより、被給電回路側の大容量静電容量へ十分電荷が貯まった後に、ＦＥＴを適切に制御することが可能となる。
【００４２】
（第４の実施の形態）
第４の実施の形態にかかる突入電流制御回路では、制御部の制御回路として、コンパレータを使用する。第４の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる突入電流制御回路の構成例について、第１の実施の形態と異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、上述した説明を参照し、ここでの説明を省略する。
【００４３】
図４は、本発明の第４の実施の形態にかかる突入電流制御回路の回路図である。突入電流制御回路４１は、その一端が電源２の下流側（正極側）と接続コネクタ３を介して接続され、その他端が電源２の電流が給電される被給電回路である負荷４や大容量静電容量５と接続されており、電源２から被給電回路側への突入電流の流入を制御する。突入電流制御回路４１は、ＦＥＴ６、第１の分圧抵抗７、第２の分圧抵抗８、小容量静電容量９、充電抵抗１０、および、制御部４２を備えて構成されている。
【００４４】
制御部４２は、ＦＥＴ６のゲート電圧を制御することによりＦＥＴ６のオン／オフを制御し、第１の分圧抵抗７と電源２の負極側との間に配設される。制御部４２は、ゲート電圧制御用トランジスタ１２と制御回路４３とを備えて構成されている。
【００４５】
ゲート電圧制御用トランジスタ１２は、ＦＥＴ６のゲート電圧を制御する。ゲート電圧制御用トランジスタ１２は、そのコレクタ側は前述の通り第１の分圧抵抗７と接続され、そのエミッタ側は電源２の負極側と接続され、そのベース側は制御回路４３と接続されている。
【００４６】
制御回路４３は、ゲート電圧制御用トランジスタ１２のベースへの電流供給の制御を行う。制御回路４３は、コンパレータ４４、リファレンス電源４５、分圧抵抗４６ａ、４６ｂを備えて構成されている。
【００４７】
コンパレータ４４の入力側のマイナスは、リファレンス電源４５と接続されている。そして、入力側のプラスは、分圧抵抗４６ａを介して大容量静電容量５のプラス側と接続されるとともに、分圧抵抗４６ｂを介して電源２の負極側と接続されている。また、コンパレータ４４の出力側は、ゲート電圧制御用トランジスタ１２のベース側と接続されている。
【００４８】
このため、電源２と突入電流制御回路４１とを接続コネクタ３で接続した後に電源２をオフからオンの状態にした場合、ＦＥＴ６がオンする前に、ＦＥＴ６のソース−ドレイン間に接続された充電抵抗１０を通して、電源２から被給電回路側へ少量の電流が流れる。そして、被給電回路側の大容量静電容量５に電荷が貯まるにつれ、大容量静電容量５の電圧が上昇していく。この電圧を分圧抵抗４６ａ、４６ｂを介してコンパレータ４４で、リファレンス電源４５の電圧と比較し、リファレンス電源４５の電圧より大きくなると、コンパレータ４４の出力側から電流が出力され、この電流はゲート電圧制御用トランジスタ１２のベースへ流れる。すると、ＦＥＴ６がオフからオンの状態に変化し、電源２の電流が被給電回路側に供給される。
【００４９】
このように、第４の実施の形態にかかる突入電流制御回路によれば、被給電回路側の大容量静電容量に十分電荷が貯まった後に、ＦＥＴをオフからオンの状態に変化することができるので、ＦＥＴがオフからオンの状態に変化する瞬間に電源から被給電回路側へ流れる突入電流の量を低減することが可能となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態にかかる突入電流制御回路の回路図である。
【図２】本発明の第２の実施の形態にかかる突入電流制御回路の回路図である。
【図３】本発明の第３の実施の形態にかかる突入電流制御回路の回路図である。
【図４】本発明の第４の実施の形態にかかる突入電流制御回路の回路図である。
【符号の説明】
【００５１】
１、２１、３１、４１  突入電流制御回路
２  電源
３  接続コネクタ
４  負荷
５  大容量静電容量（カップリングコンデンサ）
６  ＦＥＴ
７  第１の分圧抵抗
８  第２の分圧抵抗
９  小容量静電容量
１０  充電抵抗
１１、２２、３２、４２  制御部
１２  ゲート電圧制御用トランジスタ
１３、４３  制御回路
２３  抵抗
３３  遅延回路
４４  コンパレータ
４５  リファレンス電源
４６ａ、４６ｂ  分圧抵抗
【図１】
2009261166.tif 000003
【図２】
2009261166.tif 000004
【図３】
2009261166.tif 000005
【図４】
2009261166.tif 000006