(57)【要約】【課題】ソース／ドレイン電極の下側のポテンシャル障壁を低くして、ソース／ドレイン電極下側の寄生抵抗を低減することを目的とする。【解決手段】本発明に係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層３０と、チャネル層３０上にスペーサ層４０を介して形成されたバリア層５０とを備える。バリア層５０上に形成されたゲート電極８０と、バリア層５０上に、ゲート電極８０を挟んで形成されるソース／ドレイン電極７０とを備える。そして、ソース／ドレイン電極７０下側の少なくとも一部の領域、例えば、バリア層５０、スペーサ層４０、チャネル層３０のに形成されるｎ型不純物領域９０を備える。【選択図】図１
2009152353.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
チャネル層と、
前記チャネル層上にスペーサ層を介して形成されたバリア層と、
前記バリア層上に形成されたゲート電極と、
前記バリア層上に、前記ゲート電極を挟んで形成されるソース／ドレイン電極と、
前記ソース／ドレイン電極下側の少なくとも一部の領域に形成されるｎ型不純物領域とを備える、
ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記ｎ型不純物領域は、
前記ゲート電極下側の領域よりもｎ型不純物濃度が高い、
請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記チャネル層と、前記スペーサ層と、前記バリア層は、
ＡｌおよびＧａの少なくもいずれか一つと、Ｎとを含む、
請求項１または請求項２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記スペーサ層は、ＡｌＮからなる、
請求項１乃至請求項３のいずれかに記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
請求項１乃至請求項４のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）前記チャネル層、前記スペーサ層、前記バリア層を順に積層する工程と、
（ｂ）前記工程（ａ）の後、前記バリア層から部分的にイオン注入して、前記ｎ型不純物領域を形成する工程とを備える、
ヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
窒化物を含む半導体からなる従来のヘテロ接合電界効果型トランジスタでは、チャネル層とバリア層との間に１〜２ｎｍ程度の厚さのＡｌＮ（Ａｌ：アルミニウム、Ｎ：窒素）からなるスペーサ層を基板全面にわたって設けた構造となっている。この構造により、チャネル層とバリア層との界面に発生する２次元電子ガスの濃度と移動度を向上させている。この構造は、例えば、特許文献１に記載されている。
【０００３】
【特許文献１】特許第３７０８８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＡｌＮはバンドギャップが大きいため、ソース／ドレイン電極の下側の領域にもＡｌＮからなるスペーサ層が形成されていると、ソース／ドレイン電極から２次元電子ガスまでの間のポテンシャル障壁が高くなる。そのため、上記の構造では、寄生抵抗が増大し、それに伴ってドレイン電流、相互コンダクタンス、出力、効率などの多くの素子特性が劣化するという問題があった。
【０００５】
本発明は、上記のような問題点を解決するためになされたものであり、ソース／ドレイン電極の下側のポテンシャル障壁を低くして、ソース／ドレイン電極下側の寄生抵抗を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の係るヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、前記チャネル層上にスペーサ層を介して形成されたバリア層とを備える。そして、前記バリア層上に形成されたゲート電極と、前記バリア層上に、前記ゲート電極を挟んで形成されるソース／ドレイン電極とを備える。そして、前記ソース／ドレイン電極下側の少なくとも一部の領域に形成されるｎ型不純物領域を備える。
【発明の効果】
【０００７】
本発明のヘテロ接合電界効果型トランジスタによれば、ソース／ドレイン電極の下側にｎ型不純物領域を形成したため、ソース／ドレイン電極の下側のポテンシャル障壁を低くすることができる。それに伴い、ソース／ドレイン電極下側の寄生抵抗を低減することができる。
【発明を実施するための最良の形態】
【０００８】
＜実施の形態１＞
図１は、本実施の形態に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタ（以下、トランジスタ）を示す断面図である。このトランジスタは、半絶縁性基板１０と、バッファ層２０と、チャネル層３０と、スペーサ層４０と、バリア層５０と、素子分離領域６０と、ソース／ドレイン電極７０と、ゲート電極８０と、ｎ型不純物領域９０とを備える。
【０００９】
半絶縁性基板１０には、例えば、ＳｉＣ（炭化珪素）からなる基板を用いる。チャネル層３０は、最下層の半絶縁性基板１０の上側に、バッファ層２０を介して形成される。バリア層５０は、チャネル層３０上にスペーサ層４０を介して形成される。本実施の形態では、チャネル層３０と、スペーサ層４０と、バリア層５０は、ＡｌおよびＧａ（ガリウム）の少なくともいずれか一つと、Ｎとをのみ含む。
【００１０】
チャネル層３０、スペーサ層４０、バリア層５０は、「チャネル層３０のバンドギャップ＜バリア層５０のバンドギャップ＜スペーサ層４０のバンドギャップ」となるように形成されている。これらの層を形成するＡｌXＧａ1-XＮ（０≦Ｘ≦１）は、Ａｌ組成が高い（Ｘが大きい）ほどバンドギャップが大きい。そこで、本実施の形態では、チャネル層３０、スペーサ層４０、バリア層５０のＡｌ組成をそれぞれ、Ｘ30、Ｘ40、Ｘ50とした場合、Ｘ30＜Ｘ50＜Ｘ40となるように形成することにより、上述のバンドギャップの関係を満たしている。本実施の形態では、特に、チャネル層３０はＧａＮ（Ｘ30＝０）、スペーサ層４０はＡｌＮ（Ｘ40＝１）、バリア層５０はＡｌ0.2Ｇａ0.8Ｎ（Ｘ50＝０．２）からなるものとする。
【００１１】
素子分離領域６０は、本実施の形態に係るトランジスタを他の素子から分離する領域であり、当該トランジスタを形成する領域外に形成される。ゲート電極８０は、バリア層５０上に形成される。このゲート電極８０の材質は、例えば、Ｎｉ（ニッケル）とＡｕ（金）との合金（Ｎｉ／Ａｕ）からなる。ソース／ドレイン電極７０は、バリア層５０上に、ゲート電極８０を挟んで形成される。このソース／ドレイン電極７０の材質は、例えば、Ｔｉ（チタン）とＡｌの合金（Ｔｉ／Ａｌ）からなる。
【００１２】
ｎ型不純物領域９０は、ソース／ドレイン電極７０下側の少なくとも一部の領域に形成される。図１に係るトランジスタでは、ｎ型不純物領域９０は、ソース／ドレイン電極７０下側のバリア層５０、スペーサ層４０、チャネル層３０の３層の一部に代えて形成されている。このｎ型不純物領域９０は、例えば、Ｓｉを含む窒化物半導体においてｎ型となる不純物をドーピングして形成される。このｎ型不純物領域９０は、少なくともゲート電極８０下側のバリア層５０およびスペーサ層４０およびチャネル層３０よりもｎ型不純物濃度が高くなるように形成されている。
【００１３】
図２に、スペーサ層４０を形成していないトランジスタにおいて、ソース／ドレイン電極７０間を流れる電流の電圧依存性を示す。この図では、そのトランジスタにおいてｎ型不純物領域９０が形成されている場合（実線）と、形成されていない場合（破線）の電圧依存性が示されている。
【００１４】
スペーサ層４０が形成されていない場合には、ｎ型不純物領域９０が形成されていなくても、ソース／ドレイン電極７０下側のポテンシャル障壁は十分に低く、寄生抵抗もそれほど高くない。そのため、図２の破線に示すように、オン抵抗もそれほど高くない（１１．８（Ωｍｍ））。それに対し、ｎ型不純物領域９０を形成すると、バリア層５０のポテンシャル障壁は低くなり、それに伴って寄生抵抗は減少する。そのため、図２の実線に示すように、オン抵抗も上述のオン抵抗（１１．８（Ωｍｍ））から少なからず減少する（７．８（Ωｍｍ））。その結果、ソース／ドレイン電極７０間を流れる電流を増加させることができる。
【００１５】
次に、図３に、スペーサ層４０を形成したトランジスタにおいて、ソース／ドレイン電極７０間を流れる電流の電圧依存性を示す。この図でも、ｎ型不純物領域９０が形成されている場合（実線）と、形成されていない場合（破線）の電圧依存性が示されている。
【００１６】
スペーサ層４０が形成されている場合、ｎ型不純物領域９０が形成されていない場合には、ソース／ドレイン電極７０の下側のポテンシャル障壁は高くなり、寄生抵抗は増加する。そのため、図３の破線に示すように、オン抵抗は図２のスペーサ層４０が形成されていない場合と比べて２〜３桁も増加する（３２９．５（Ωｍｍ））。この場合、ソース／ドレイン電極７０間には電流がほとんど流れず、ドレイン電流、相互インダクタンス、出力、効率などの多くの素子特性に悪影響が生じる。本来、ＡｌＮからなるスペーサ層４０を形成したのは、２次元電子ガスの濃度と移動度を向上させ、ソース／ドレイン電極７０間の抵抗を下げるためであった。しかしながら、単純に電極を形成しただけの構造では、上記のようにソース／ドレイン電極７０の下側の寄生抵抗が増加してしまい、その効果が得られない。
【００１７】
それに対して、図１に係るトランジスタのように、ソース／ドレイン電極７０の下側にｎ型不純物領域９０を形成すると、図３の実線に示すようにオン抵抗を大きく低減することができた。これは、ＡｌＮからなるスペーサ層４０の形成によって高抵抗化した寄生抵抗を、ｎ型不純物領域９０を形成することにより、スペーサ層４０を形成していない場合と同程度にまで低減できたためであると考えられる。さらに、このトランジスタのオン抵抗は、図２の実線で示したスペーサ層４０を形成しないでｎ型不純物領域９０を形成した構造のオン抵抗（７．８（Ωｍｍ））よりも低い値（４．５（Ωｍｍ））であった。これは、ＡｌＮからなるスペーサ層４０が形成されることにより、本来得られるべき上述の効果（ソース／ドレイン電極７０間の低抵抗化）が引き出されたためであると考えられる。つまり、スペーサ層４０を形成して上述の効果を得るためには、ｎ型不純物領域９０の形成が必須である。
【００１８】
以上の構成からなる本実施の形態に係るトランジスタでは、ソース／ドレイン電極７０の下側の少なくとも一部の領域、例えば、バリア層５０、スペーサ層４０、チャネル層３０に、ｎ型不純物領域９０を形成した。これにより、ソース／ドレイン電極７０の下側のポテンシャル障壁を低くすることができ、それに伴って寄生抵抗を低減することができる。
【００１９】
以上、図１では、本実施の形態に係るトランジスタの代表的な構造について説明したが、下記に示す構造であっても、上述の同様の効果を得ることができる。図１に係るｎ型不純物領域９０は、ソース／ドレイン電極７０下側のバリア層５０から、スペーサ層４０、チャネル層３０の３層の一部に代えて形成されていた。しかし、このｎ型不純物領域９０は、ソース／ドレイン電極７０下側のバリア層５０、スペーサ層４０、チャネル層３０の少なくとも一部に代えて形成されていれば、ソース／ドレイン電極７０下側の寄生抵抗を低減する上述の効果が得られる。そのため、例えば、図４に示すように、ｎ型不純物領域９０は、ソース／ドレイン電極７０下側のバリア層５０の一部のみに代えて形成されたものであってもよい。
【００２０】
図１に係るｎ型不純物領域９０の幅は、ソース／ドレイン電極７０の幅よりも大きくなるように形成していた。しかし、上述したように、ｎ型不純物領域９０は、ソース／ドレイン電極７０下側のバリア層５０、スペーサ層４０、チャネル層３０の少なくとも一部に代えて形成されていれば、ソース／ドレイン電極７０下側の寄生抵抗を低減する上述の効果が得られる。そのため、例えば、図５に示すように、ｎ型不純物領域９０の幅を、ソース／ドレイン電極７０の幅よりも小さくなるように形成してもよい。
【００２１】
図１に係るｎ型不純物領域９０は、少なくともゲート電極８０下側の領域、例えば、バリア層５０およびスペーサ層４０およびチャネル層３０よりもｎ型不純物濃度が高い。このように形成すれば、ソース／ドレイン電極７０下側のポテンシャル障壁は、ゲート電極８０下側のポテンシャル障壁よりも低くなる。トランジスタの寄生抵抗は、ポテンシャル障壁の低下にともなって減少するため、オン抵抗も減少する。そのため、トランジスタのオン抵抗を減少させるためには、ｎ型不純物領域９０が、少なくともゲート電極８０下側のバリア層５０およびスペーサ層４０およびチャネル層３０よりもｎ型不純物濃度が高ければよい。なお、この関係を満たすのであれば、上述の理由から、ｎ型不純物領域９０内において、不純物濃度は均一である必要はない。つまり、少なくともｎ型不純物領域９０の一部の不純物濃度が、ゲート電極８０の下側の領域、例えば、バリア層５０およびスペーサ層４０およびチャネル層３０よりもｎ型不純物濃度が高くなるのであれば、ｎ型不純物領域９０内において不均一であってもよい。
【００２２】
また、図１に係るチャネル層３０、スペーサ層４０、バリア層５０は、ＡｌおよびＧａの少なくともいずれか一つと、Ｎとをのみ含む、つまり、ＡｌXＧａ1-XＮからなるものとして説明した。しかしながら、必ずしもこれら化合物に限ったものではなく、チャネル層３０、スペーサ層４０、バリア層５０のバンドギャップの大きさをＢ30、Ｂ40、Ｂ50としたとき、これらがＢ30＜Ｂ50＜Ｂ40という関係を満たすのであれば、他の化合物からなるものであってもよい。この場合であっても、ヘテロ接合電界効果型トランジスタを動作させ、かつ、スペーサ層４０により２次元電子ガスの濃度および移動度を向上させることができる。なお、上述の他の化合物には、例えば、Ｉｎを加えたＡｌとＧａのうちＮを含む少なくとも２種類の化合物が該当する。
【００２３】
しかしながら、チャネル層３０と、スペーサ層４０と、バリア層５０が、ＡｌおよびＧａの少なくともいずれか一方と、Ｎとをのみ含む場合、バリア層５０に大きな分極効果が発生するため、ヘテロ界面に高濃度の２次元電子ガスを発生させることができる。従って、チャネル層３０と、スペーサ層４０と、バリア層５０が、ＡｌおよびＧａの少なくともいずれか一方と、Ｎとをのみ含む構造は、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。
【００２４】
また、以上では、チャネル層３０、スペーサ層４０、バリア層５０はそれぞれ、ＧａＮ、ＡｌＮ、Ａｌ0.2Ｇａ0.8Ｎからなるものとして説明した。つまり、それぞれのＡｌ組成を、Ｘ30＝０、Ｘ40＝１、Ｘ50＝０．２であるものと説明した。しかし、Ａｌ組成はこれに限ったものではなく、Ｘ30＜Ｘ50＜Ｘ40、０≦Ｘ30＜１、０＜Ｘ40≦１、０＜Ｘ50＜１を満たすのであれば、他の組成比であってもよい。
【００２５】
しかしながら、スペーサ層４０については、２元素からなる化合物で構成されている場合に、合金散乱が最も減少するため、２次元電子ガスの移動度がより向上する。さらに、バンドギャップが大きいほど２次元電子ガスの閉じ込め効果が大きくなるため、その濃度も向上する。そのため、スペーサ層４０は、Ｘ40＝１の場合、すなわちＡｌＮからなることが好ましい。
【００２６】
また、一般的に、ヘテロ接合電界効果型トランジスタは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。上述したように、ＡｌXＧａ1-XＮは、Ａｌ組成が高いほどバンドギャップが大きく、絶縁破壊電界が高い。そのため、上述のチャネル層３０に用いるＡｌX30Ｇａ1-X30Ｎは、Ａｌ組成が高い（Ｘ30が１に近い）方が好ましい。また、上述のバリア層５０に用いるＡｌX50Ｇａ1-X50Ｎも同様に、バリア層５０を介してゲート電極８０からヘテロ界面へ流れるゲートリーク電流が流れにくくする観点から、Ａｌ組成が高い（Ｘ50が１に近い）方が好ましい。
【００２７】
また、以上で説明したチャネル層３０、スペーサ層４０、バリア層５０は、上述のバンドギャップの関係式を満たすのであれば、必ずしも同一組成の１層からなる構造である必要はない。例えば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化してもよく、あるいは、組成比が異なる膜を複数重ねて形成した多層膜で構成してもかまわない。また、ｎ不純物領域９０が、ゲート電極８０下側のバリア層５０およびスペーサ層４０およびチャネル層３０よりもｎ型不純物濃度が高ければ、これら３層には、例えば、Ｓｉを含む窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。
【００２８】
図６に係るトランジスタは、上述の構成に加えて、キャップ層１００をさらに備える。このキャップ層１００は、ゲート電極８０とバリア層５０との間に形成され、バリア層５０よりもバンドギャップが小さい。この図では、バリア層５０をキャップ層１００で覆っている。このキャップ層１００は、例えば、厚さ０．１〜５０ｎｍであるものとし、ＡｌX100Ｇａ1-X100Ｎ（０≦Ｘ100＜Ｘ50）からなる。このような構造にすることにより、ゲート電極８０と半導体界面に生じるショットキー障壁が高くなり、ゲートリーク電流を低減することができ、また、ショットキー耐圧を高くすることができる。
【００２９】
また、上述の説明では、半絶縁性基板１０は、ＳｉＣからなるものとして説明した。しかし、半絶縁性基板１０は、必ずしもこれに限ったものではなく、例えば、Ｓｉ、サファイア、ＧａＮ、ＡｌＮからなる基板を用いてもよい。特に、半絶縁性基板１０として、ＧａＮを使用した場合には、必ずしもバッファ層２０を形成しなくてもよい。つまり、その場合には、半絶縁性基板１０直上に、チャネル層３０を形成してもよい。
【００３０】
図７に係るトランジスタは、ｎ型不純物領域９０の表面の位置を変更したものである。このトランジスタでは、ｎ型不純物領域９０の一部を除去している。これにより、ｎ型不純物領域９０表面の位置は、ゲート電極８０下のバリア層５０表面の位置よりも下方向に存在している。このような構造にすることにより、ソース／ドレイン電極７０下側のポテンシャル障壁を薄くすることができ、寄生抵抗をより低減することができる。
【００３１】
上述のソース／ドレイン電極７０の材質は、必ずしもＴｉ／Ａｌに限ったものではなく、オーミック特性が得られれば、例えば、Ｔｉ、Ａｌ、Ｎｂ（ニオブ）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｓｒ（ストロンチウム）、Ｎｉ、Ｔａ（タンタル）、Ａｕ、Ｍｏ（モリブデン）、Ｗ（タングステン）などの金属、もしくは、これら複数種類から構成される多層膜で形成されていてもよい。
【００３２】
図８に係るトランジスタでは、上述の構成に加えて、絶縁膜１１０をさらに備える。この絶縁膜１１０は、ゲート電極８０とバリア層５０との間に形成される。このように、ゲート電極８０は、バリア層５０に接していない構造となっている。絶縁膜１１０の材質には、例えば、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造にすることで、ゲートリーク電流を低減することができる。
【００３３】
図９に係るトランジスタは、これまでの図に示した断面が四角形状のゲート電極８０の一部を変更したゲート電極８１を用いる。このゲート電極８１の下部の幅は、当該下部以外の部分よりも小さくなっている。そのようなゲート電極８１には、例えば、図１２に示される断面がＹ字型やＴ字型のゲート電極が該当する。このような構造にすることにより、ゲート電極８１とバリア層５０とが接触する面積を維持したまま、接触している部分以外ではゲート電極８１の幅を大きくすることができるため、ゲート抵抗を低減することができる。
【００３４】
図１０、図１１に係るトランジスタは、図９に係るトランジスタに加えて、絶縁膜１１１をさらに備える。この絶縁膜１１１は、ゲート電極８０の下部以外の部分とバリア層５０との間に形成される。図１０には、絶縁膜１１１が一部に形成されたトランジスタが示され、図１１には、絶縁膜１１１がバリア層５０全面に形成されたトランジスタが示されている。絶縁膜１１１の材質には、例えば、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物を用いる。このような構造とすることによって、高電圧動作時にゲート電極８１のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。
【００３５】
図１２に係るトランジスタは、バリア層５０の表面の位置を変更したものである。このトランジスタでは、ゲート電極８０下のバリア層５０表面の位置は、ｎ型不純物領域９０表面の位置よりも下方向に存在している。つまり、この図に係るゲート電極構造は、これまでの図に示したプレーナ構造ではなく、ソース／ドレイン電極７０に挟まれたバリア層５０の一部をエッチングし、当該エッチングした領域の内側にゲート電極８０を形成するリセス構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができる。
【００３６】
図１３に係るトランジスタでは、バリア層５０のゲート電極８１下の部分には、凹部５１、つまり、リセスが設けられている。そして、ゲート電極８１の下部は、凹部５１に埋め込まれている。つまり、この図のゲート電極構造は、これまでの図に示したプレーナ構造ではなく、ソース／ドレイン電極７０に挟まれたバリア層５０の一部をエッチングし、当該エッチングした凹部５１を覆うようにゲート電極８１を形成する埋め込みゲート構造となっている。このような構造にすることにより、プレーナ構造に比べて、ソース抵抗を低減することができ、また、高電圧動作時にゲート電極８１のドレイン電極側のエッジ部分に集中する電界が緩和されるため、耐圧を高くすることができる。
【００３７】
また、上述のゲート電極８０の材質は、必ずしもＮｉ／Ａｌに限ったものではなく、Ｔｉ、Ａｌ、Ｐｔ（プラチナ）、Ａｕ、Ｎｉ、Ｐｄ（パラジウム）などの金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2などのシリサイド、あるいは、ＴｉＮ、ＷＮなどの窒化金属、もしくは、これら複数種類から構成される多層膜で形成されてもかまわない。
【００３８】
なお、上述した構造はすべて個々に採用してもよいし、または、それぞれを組み合わせた構造としてもよい。また、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的に、保護膜、配線、バイアホールがさらに形成されたデバイスであってもよい。
【００３９】
＜実施の形態２＞
本実施の形態では、実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法について説明する。ここでは、特に、図１に係るトランジスタの製造方法について説明する。なお、本実施の形態に係るトランジスタの製造方法において、実施の形態１と同一またはこれに相当する構成については、同一の符号を付すものとする。
【００４０】
まず、図１４に示すように、半絶縁性基板１０上に、バッファ層２０、チャネル層３０、スペーサ層４０、バリア層５０を順に積層する。本実施の形態では、チャネル層３０はＧａＮ、スペーサ層４０はＡｌＮ、バリア層５０はＡｌ0.2Ｇａ0.8Ｎからなるものとする。この積層方法には、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法や、ＭＢＥ（Molecular Beam Epitaxy）法を用いる。本実施の形態では、後者のエピタキシャル成長法により、半絶縁性基板１０上にこれらの層を積層するものとする。
【００４１】
次に、図１５に示すように、バリア層５０上にレジストマスク１２０を形成してパターン化する。そして、バリア層５０から部分的にイオン注入して、ｎ型不純物領域９０を形成する。本実施の形態では、イオン注入の条件を、注入ドーズ量１×１０13〜１×１０17（ｃｍ-2）、注入エネルギー１０〜１０００（ｋｅＶ）として、例えば、Ｓｉを含む窒化物半導体においてｎ型となる不純物を所望の領域に打ち込む。そして、図１６に示すように、レジストマスク１２０を除去した後、例えば、ＲＴＡ（Rapid Thermal Annealing）法を用いて８００〜１５００℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、ｎ型不純物領域９０を形成する。
【００４２】
次に、図１７に示すように、ｎ型不純物領域９０上に、例えば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれら複数種類の多層膜を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ソース／ドレイン電極７０を、バリア層５０上に形成する。
【００４３】
次に、図１８に示すように、トランジスタを作成する領域外のチャネル層３０、スペーサ層４０およびバリア層５０に、例えば、イオン注入法やエッチングを用いて、素子分離領域６０を形成する。本実施の形態では、イオン注入法により、素子分離領域６０を形成したものとする。
【００４４】
次に、図１９に示すように、バリア層５０上に、例えば、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄなどの金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2などのシリサイド、あるいは、ＴｉＮ、ＷＮなどの窒化金属、もしくは、これら複数種類から構成される多層膜を、例えば、蒸着法やスパッタ法を用いて堆積し、リフトオフ法を行う。これにより、ゲート電極８０を、ソース／ドレイン電極７０に挟まれたバリア層５０上に形成する。
【００４５】
以上の方法により、図１に示すヘテロ接合電界効果型トランジスタを作成することができる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールを形成するプロセスを経て、デバイスが形成される。なお、以上は、代表的な図１に係るトランジスタの作成について述べたが、下記に示すような条件により、実施の形態１で説明した他のトランジスタを作成することができる。
【００４６】
図１５で、レジストマスク１２０の形成およびイオン注入を、レジストパターンおよび注入条件（例えば、注入エネルギー、注入量）を変えて、複数回繰り返して行う。これにより、実施の形態１で示した図１〜図５に係る様々なｎ型不純物の領域および濃度からなるトランジスタを作成することができる。
【００４７】
図１４で、チャネル層３０、スペーサ層４０およびバリア層５０の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニアの流量や圧力、温度、時間を調整する。これにより、チャネル層３０、スペーサ層４０およびバリア層５０を所望の組成、膜厚にする。こうして、実施の形態１で説明した様々なＡｌ、Ｇａ、Ｎの組成比からなる窒化物半導体へテロ接合電界効果型トランジスタを作成することができる。
【００４８】
また、図１４で、バリア層５０を成長した後に、厚さ０．１〜５０ｎｍのＡｌX100Ｇａ1-X100Ｎ（０≦Ｘ100＜Ｘ50）からなる薄いキャップ層１００をバリア層５０上に成長させれば、実施の形態１の図６に示したトランジスタを作成することができる。
【００４９】
図１６で、ソース／ドレイン電極７０を形成する前に、例えば、Ｃｌ2を用いたドライエッチング法を用いて、ｎ型不純物領域９０の上部を除去する。それから、除去した部分にソース／ドレイン電極７０を形成してもよい。これにより、実施の形態１の図７に示したトランジスタを作成することができる。
【００５０】
図１８で、ゲート電極８０を形成する前に、図２０に示すように、例えば、蒸着法やプラズマＣＶＤ法を用いて、例えば、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物を堆積して絶縁膜１１０を形成する。それから、絶縁膜１１０上にゲート電極８０を形成してもよい。これにより、実施の形態１の図８に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜１１０のうち、ソース／ドレイン電極７０を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【００５１】
図２０の絶縁膜１１０形成後、図２１に示すように、例えば、ＣＦ4を用いたドライエッチングや、フッ酸を用いたウェットエッチングにより、ソース／ドレイン電極７０に挟まれた絶縁膜１１０の一部を除去して、絶縁膜１１１を形成する。その後、Ｙ字型のゲート電極８１を形成することにより、実施の形態１の図１１に示したトランジスタを作成することができる。なお、最終的にデバイスとして使用するためには、絶縁膜１１１のうち、ソース／ドレイン電極７０を覆った部分を、例えば、フッ素を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【００５２】
図１１のように、ゲート電極８１を形成した後に、例えば、フッ酸を用いたウェットエッチングにより、絶縁膜１１１をすべて除去する。これにより、実施の形態１の図９に示したトランジスタを作成することができる。また、ここでのウェットエッチングの処理条件（例えば、時間や濃度）を調整することにより、所望の領域の絶縁膜１１１を残す。これにより、実施の形態１の図１０に示したトランジスタを作成することができる。
【００５３】
図１８の素子分離領域６０形成後、例えば、Ｃｌ2を用いたドライエッチングにより、ソース／ドレイン電極７０に挟まれたバリア層５０表面の一部を除去し、あらかじめ凹部５１、つまり、リセスを形成する。その後、その凹部５１にゲート電極８０，８１を形成することにより、実施の形態１の図１２，１３に示したトランジスタを作成することができる。
【００５４】
なお、以上の工程では、ソース／ドレイン電極７０の形成、素子分離領域６０の形成、ゲート電極８０，８１の３工程をこの順で行った。しかし、必ずしもこの順番に限ったものではなく、例えば、ソース／ドレイン電極７０を形成する前に、素子分離領域６０を形成するというように、これら３工程の順番を入れ替えてもよい。
【図面の簡単な説明】
【００５５】
【図１】実施の形態１に係るトランジスタの構造を示す図である。
【図２】実施の形態１に係るトランジスタの構造を示す図である。
【図３】実施の形態１に係るトランジスタの構造を示す図である。
【図４】実施の形態１に係るトランジスタの構造を示す図である。
【図５】実施の形態１に係るトランジスタの構造を示す図である。
【図６】実施の形態１に係るトランジスタの構造を示す図である。
【図７】実施の形態１に係るトランジスタの構造を示す図である。
【図８】実施の形態１に係るトランジスタの構造を示す図である。
【図９】実施の形態１に係るトランジスタの構造を示す図である。
【図１０】実施の形態１に係るトランジスタの構造を示す図である。
【図１１】実施の形態１に係るトランジスタの構造を示す図である。
【図１２】実施の形態１に係るトランジスタの構造を示す図である。
【図１３】実施の形態１に係るトランジスタの構造を示す図である。
【図１４】実施の形態２に係るトランジスタの製造方法を示す図である。
【図１５】実施の形態２に係るトランジスタの製造方法を示す図である。
【図１６】実施の形態２に係るトランジスタの製造方法を示す図である。
【図１７】実施の形態２に係るトランジスタの製造方法を示す図である。
【図１８】実施の形態２に係るトランジスタの製造方法を示す図である。
【図１９】実施の形態２に係るトランジスタの製造方法を示す図である。
【図２０】実施の形態２に係るトランジスタの製造方法を示す図である。
【図２１】実施の形態２に係るトランジスタの製造方法を示す図である。
【符号の説明】
【００５６】
１０  半絶縁性基板、２０  バッファ層、３０  チャネル層、４０  スペーサ層、５０  バリア層、５１  凹部、６０  素子分離領域、７０  ソース／ドレイン電極、８０，８１  ゲート電極、９０  ｎ型不純物領域、１００  キャップ層、１１０，１１１  絶縁膜、１２０  レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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