(57)【要約】【課題】割り込みの消失を防止することができ、更には割り込みの種類を短時間で特定することができる割り込み装置及びこれを備えた割り込みシステムを提供する。【解決手段】割り込み装置としてのカード１５ａ〜１５ｄは、ホストＣＰＵ１１から操作可能であって、ホストＣＰＵ１１に対して行う割り込みの種類を示す割込情報（フラグ）を記憶するレジスタ群（ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂ）と、ホストＣＰＵ１１の操作によってレジスタ群から割り込み処理が完了した割り込みに係るフラグが消去された場合に、レジスタ群に記憶されているフラグの有無を確認し、レジスタ群に記憶されているフラグがあるときにはそのフラグに基づいた割り込みをホストＣＰＵ１１に対して行う割り込み発行器２５とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
上位装置に対して割り込みを行う割り込み装置において、
前記上位装置から操作可能であって、前記上位装置に対して行う割り込みの種類を示す割込情報を記憶する記憶部と、
前記上位装置の操作によって前記記憶部から割り込み処理が完了した割り込みに係る割込情報が消去された場合に、前記記憶部に記憶されている割込情報の有無を確認し、前記記憶部に記憶されている割込情報があるときには当該割込情報に基づいた割り込みを前記上位装置に対して行う割込部と
を備えることを特徴とする割り込み装置。
【請求項２】
前記上位装置で行われる割り込み処理が完了した旨を示す完了情報を記憶する完了情報記憶部を備えており、
前記割込部は、前記完了情報記憶部に前記完了情報が記憶された場合に、前記記憶部に記憶されている割込情報の有無を確認する
ことを特徴とする請求項１記載の割り込み装置。
【請求項３】
前記割込部は、前記上位装置に対して割り込みを行ってから前記完了情報記憶部に前記完了情報が記憶されるまで、他の割り込みが発生していても前記上位装置に対する割り込みを行わないことを特徴とする請求項２記載の割り込み装置。
【請求項４】
前記上位装置によって設定され、前記記憶部に記憶された割込情報に基づいた前記上位装置に対する割り込みを禁止する旨を示す禁止情報を記憶する禁止情報記憶部を備えており、
前記割込部は、前記禁止情報記憶部に前記禁止情報が記憶されている場合には、前記記憶部に前記割込情報が記憶されていても前記上位装置に対する割り込みを行わない
ことを特徴とする請求項１から請求項３の何れか一項に記載の割り込み装置。
【請求項５】
発生した割り込みに応じた割り込み処理を行う割り込みシステムにおいて、
請求項１から請求項４の何れか一項に記載の割り込み装置と、
前記割り込み装置によって行われる割り込みに応じた割り込み処理を行う前記上位装置としてのホスト装置と、
前記記憶部に記憶される内容が書き込まれ、前記ホスト装置によって参照される副記憶部と
を備えることを特徴とする割り込みシステム。
【請求項６】
前記割り込み装置は、前記割込情報を前記副記憶部に書き込んでから前記記憶部に記憶させる書き込み制御部を備えることを特徴とする請求項５記載の割り込みシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上位装置に対して割り込みを行う割り込み装置、及び当該装置を備える割り込みシステムに関する。
【背景技術】
【０００２】
従来から、コンピュータシステムにおいては、一般的にＣＰＵ（中央処理装置）で実行されている処理を一時的に中断して、他の処理（割り込み処理）を優先的に実行させる割り込みが用いられている。かかる割り込みを用いることで、割り込みが発生していない場合には割り込み処理以外の処理をＣＰＵに行わせ、割り込みが発生した場合にのみ割り込み処理を優先してＣＰＵに行わせることができるため、ＣＰＵ資源の有効利用を図ることができるとともに、応答性の向上等を実現することができる。半導体デバイスの試験を行う半導体試験装置においても、エラー発生、測定終了、演算終了、データ転送完了等をホストＣＰＵに通知するため等に割り込みが多用されている。
【０００３】
図５は、従来の半導体試験装置が備える割り込みシステムの要部構成を示すブロック図である。図５に示す通り、従来の半導体試験装置が備える割り込みシステム１００は、ホストＣＰＵ１０１、ホストブリッジ１０２、ホストＣＰＵ用メモリ１０３、バスブリッジ１０４ａ，１０４ｂ、カード１０５ａ〜１０５ｄ、ホストバスＢ１００、上位バスＢ１０１、及び下位バスＢ１０２，Ｂ１０３を備えており、カード１０５ａ〜１０５ｄの各々で割り込みが発生した場合に、ホストＣＰＵ１０１に対して割り込みを行うシステムである。
【０００４】
ホストＣＰＵ１０１は、半導体試験装置の動作を統括的に制御するものであり、カード１０５ａ〜１０５ｄからの割り込みがあった場合には、その種類に応じた割り込み処理を実行する。ホストブリッジ１０２は、ホストバスＢ１００を介してホストＣＰＵ１０１に接続されており、ホストＣＰＵ１０１との間で通信を行って、カード１０５ａ〜１０５ｄの各々からの割り込みの受付制御を行う。ホストＣＰＵ用メモリ１０３は、主としてホストＣＰＵ１０１によって使用されるメモリであり、ホストバスＢ１００及びホストブリッジ１０２を介してホストＣＰＵ１０１から高速アクセスが可能である。尚、下位バスＢ１０２，Ｂ１０３、バスブリッジ１０４ａ，１０４ｂ、上位バスＢ１０１、及びホストブリッジ１０２を介してカード１０５ａ〜１０５ｄからのホストＣＰＵ用メモリ１０３に対するアクセスも可能である。バスブリッジ１０４ａは上位バスＢ１０１と下位バスＢ１０２とを接続し、バスブリッジ１０４ｂは上位バスＢ１０１と下位バスＢ１０３とを接続する。
【０００５】
カード１０５ａ〜１０５ｄは、例えば半導体試験装置に設けられるピンエレクトロニクスの機能、電源の機能、直流試験を行う機能等の所定の機能が設けられたカードである。これらのカード１０５ａ〜１０５ｄは、ローカルＣＰＵ１１１、割り込みレジスタ１１２、割り込み発生源１１３，１１４、ＯＲ（論理和）回路１１５、及び割り込み発行器１１６を備える。尚、ここでは、説明を簡単にするため、カード１０５ａについて説明する。
【０００６】
ローカルＣＰＵ１１１は、カード１０５ａの動作を制御するとともに、必要に応じてソフトウェア割り込みを発生する。割り込みレジスタ１１２は、ローカルＣＰＵ１１１で発生するソフトウェア割り込みを記憶する。割り込み発生源１１３，１１４は、カード１０５ａ内で発生するハードウェア割り込みの発生源を示している。ＯＲ回路１１５は、割り込みレジスタ１１２の内容、及び割り込み発生源１１３，１１４で発生する割り込みの論理和を演算する。割り込み発行器１１６は、ＯＲ回路１１５の演算結果に応じてホストＣＰＵ１０１に対する割り込みを発行する。
【０００７】
図６は、従来の半導体試験装置が備える割り込みシステムの動作の一例を示すタイミングチャートである。尚、初期状態では、ホストＣＰＵ１０１及びホストブリッジ１０２の双方がアイドル状態（待機状態）であるとする。まず、図６に示す通り、時刻ｔ１０１においてカード１０５ａの割り込み発生源１１３でハードウェア割り込みが発生したとする。このハードウェア割り込みはＯＲ回路１１５を介して割り込み発行器１１６に入力され、これによりホストＣＰＵ１０１に対する割り込みが発行される。割り込み発行器１１６で発行された割り込みは、下位バスＢ１０２、バスブリッジ１０４ａ、及び上位バスＢ１０１を順に介してホストブリッジ１０２に入力される。
【０００８】
割り込み発行器１１６で発行された割り込みがアイドル状態にあるホストブリッジ１０２に入力されると、ホストブリッジ１０２が割り込み検出状態になるとともにホストＣＰＵ１０１に対して割り込み要求Ｄ１０１が通知される。アイドル状態にあるホストＣＰＵ１０１が割り込み要求Ｄ１０１を受信すると割り込み処理が開始され、その後にホストＣＰＵ１０１からホストブリッジ１０２に対して割り込み要求Ｄ１０１を受信した旨を示す応答通知Ｒ１０１がなされる。この応答通知Ｒ１０１を受信すると、ホストブリッジ１０２はアイドル状態に戻る。
【０００９】
次いで、時刻ｔ１０２において割り込み発生源１１４でハードウェア割り込みが発生したとする。このハードウェア割り込みもＯＲ回路１１５を介して割り込み発行器１１６に入力され、これによりホストＣＰＵ１０１に対する割り込みが発行される。ここで、ホストブリッジ１０２はアイドル状態であるため、割り込み発行器１１６で発行された割り込みが入力されると、割り込み検出状態になるとともにホストＣＰＵ１０１に対して割り込み要求Ｄ１０２が通知される。しかしながら、割り込み要求Ｄ１０２が通知された時点において、ホストＣＰＵ１０１は時刻ｔ１０１で発生したハードウェア割り込みに基づく割り込み処理の実行中であるため、この割り込み要求Ｄ１０２を保留させる。
【００１０】
その後、時刻ｔ１０４において、時刻ｔ１０１で発生したハードウェア割り込みに基づく割り込み処理が終了したとすると、ホストＣＰＵ１０１は割り込み要求Ｄ１０２に基づく割り込み処理を開始するとともに、ホストブリッジ１０２に対して応答通知Ｒ１０２を行い、これによりホストブリッジ１０２がアイドル状態に戻る。以上、カード１０５ａ内でハードウェア割り込みが発生した場合の動作について説明したが、ソフトウェア割り込みが発生した場合も同様の動作が行われる。また、他のカード１０５ｂ〜１０５ｄから割り込みが発行された場合にも同様の動作が行われる。
【００１１】
尚、従来の割り込み装置又は割り込みシステムの詳細については、例えば以下の特許文献１，２を参照されたい。
【特許文献１】特開平３−１７０８８６号公報
【特許文献２】特開平８−１２９０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来の割り込みシステムにおいては、上述の通り、１つのカード内で発生するハードウェア割り込み及びソフトウェア割り込みの論理和を演算し、この演算結果に応じて割り込み発行器１１６がホストＣＰＵ１０１に割り込みを発行している。このため、カード内におけるハードウェア割り込み及びソフトウェア割り込みの発生状況によっては、割り込みが消失する可能性があるという問題があった。
【００１３】
例えば、図６に示す通り、ローカルＣＰＵ１１１で発生したソフトウェア割り込みが時刻ｔ１０３で割り込みレジスタ１１２に書き込まれてホストＣＰＵ１０１に対する割り込みが割り込み発行器１１６で発行された場合を考える。かかる場合において、割り込み発行器１１６で発行された割り込みがホストブリッジ１０２に入力された時点では、ホストブリッジ１０２が割り込み検出状態である。このため、割り込み発行器１１６で発行された割り込みが消失してしまう。
【００１４】
また、図６に示す通り、時刻ｔ１０５において、割り込み発生源１１３，１１４の双方で同時にハードウェア割り込みが発生した場合を考える。かかる場合において、割り込み発生源１１３，１１４で発生したハードウェア割り込みはＯＲ回路１１５を介することで１つに統合されてしまう。これにより、割り込み発生源１１３，１１４で発生したハードウェア割り込みの何れか一方が消失してしまう。
【００１５】
また、従来の割り込みシステムでは、カード内で発生する複数の割り込みの論理和を演算しているため、ホストＣＰＵ１０１に割り込みが通知された場合に、通知された割り込みの種類を特定することができない。そこで、割り込みの種類を特定する情報を記憶するレジスタをカード１０５ａ〜１０５ｄの各々に設け、割り込みが通知された場合に、ホストＣＰＵ１０１が割り込みを発行したカードに設けられたレジスタの内容の読み出しを可能にすれば、割り込みの書類を特定することができると考えられる。しかしながら、図５に示す通り、ホストＣＰＵ１０１とカード１０５ａ〜１０５ｄとの間には、ホストバスＢ１００、上位バスＢ１０１、及び下位バスＢ１０２，Ｂ１０３が介在しており、レジスタの読み出しに時間を要するという問題があった。
【００１６】
本発明は上記事情に鑑みてなされたものであり、割り込みの消失を防止することができ、更には割り込みの種類を短時間で特定することができる割り込み装置及びこれを備えた割り込みシステムを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明の割り込み装置は、上位装置（１１）に対して割り込みを行う割り込み装置（１５ａ〜１５ｄ）において、前記上位装置から操作可能であって、前記上位装置に対して行う割り込みの種類を示す割込情報を記憶する記憶部（２４ａ、２４ｂ）と、前記上位装置の操作によって前記記憶部から割り込み処理が完了した割り込みに係る割込情報が消去された場合に、前記記憶部に記憶されている割込情報の有無を確認し、前記記憶部に記憶されている割込情報があるときには当該割込情報に基づいた割り込みを前記上位装置に対して行う割込部（２５）とを備えることを特徴としている。
この発明によると、割り込み装置内で割り込みが発生すると、その種類を示す割込情報が記憶部に記憶された上で上位装置に対する割り込みが行われ、上位装置において割り込み処理が完了したときにその割り込み処理に係る割込情報が記憶部から消去され、その後に記憶部に記憶されている割込情報の有無が割込部によって確認され、記憶部に記憶されている割込情報があるときにはその割込情報に基づいた割り込みが上位装置に対して行われる。
また、本発明の割り込み装置は、前記上位装置で行われる割り込み処理が完了した旨を示す完了情報を記憶する完了情報記憶部（２４ｅ）を備えており、前記割込部は、前記完了情報記憶部に前記完了情報が記憶された場合に、前記記憶部に記憶されている割込情報の有無を確認することを特徴としている。
また、本発明の割り込み装置は、前記割込部が、前記上位装置に対して割り込みを行ってから前記完了情報記憶部に前記完了情報が記憶されるまで、他の割り込みが発生していても前記上位装置に対する割り込みを行わないことを特徴としている。
また、本発明の割り込み装置は、前記上位装置によって設定され、前記記憶部に記憶された割込情報に基づいた前記上位装置に対する割り込みを禁止する旨を示す禁止情報を記憶する禁止情報記憶部（２４ｃ）を備えており、前記割込部は、前記禁止情報記憶部に前記禁止情報が記憶されている場合には、前記記憶部に前記割込情報が記憶されていても前記上位装置に対する割り込みを行わないことを特徴としている。
上記課題を解決するために、本発明の割り込みシステムは、発生した割り込みに応じた割り込み処理を行う割り込みシステム（１）において、請求項１から請求項４の何れか一項に記載の割り込み装置（１５ａ〜１５ｄ）と、前記割り込み装置によって行われる割り込みに応じた割り込み処理を行う前記上位装置としてのホスト装置（１１）と、前記記憶部に記憶される内容が書き込まれ、前記ホスト装置によって参照される副記憶部（１３）とを備えることを特徴としている。
また、本発明の割り込みシステムは、前記割り込み装置が、前記割込情報を前記副記憶部に書き込んでから前記記憶部に記憶させる書き込み制御部（２１）を備えることを特徴としている。
【発明の効果】
【００１８】
本発明によれば、割り込み装置内で割り込みが発生した場合に、その種類を示す割込情報を記憶部に記憶した上で上位装置に対する割り込みを行い、上位装置において割り込み処理が完了してその割り込み処理に係る割込情報が記憶部から消去された場合に、記憶部に記憶されている割込情報の有無を確認し、記憶部に記憶されている割込情報がある場合にはその割込情報に基づいた割り込みを上位装置に対して行っているため割り込みの消失を防止することができるという効果がある。
また、上記の割り込みの種類を示す割込情報を記憶部に記憶するとともに、ホスト装置（上位装置）によってアクセスされる副記憶部に記憶することで、割り込みの種類を短時間で特定することができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の一実施形態による割り込み装置及びこれを備えた割り込みシステムについて詳細に説明する。図１は、本発明の一実施形態による割り込みシステムの要部構成を示すブロック図である。尚、以下では、半導体デバイスの試験を行う半導体試験装置に設けられた割り込みシステムを例に挙げて説明する。
【００２０】
図１に示す通り、本実施形態の割り込みシステム１は、ホストＣＰＵ１１（上位装置、ホスト装置）、ホストブリッジ１２、ホストＣＰＵ用メモリ１３（副記憶部）、バスブリッジ１４ａ，１４ｂ、カード１５ａ〜１５ｄ（割り込み装置）、ホストバスＢ０、上位バスＢ１、及び下位バスＢ２，Ｂ３を備えており、カード１５ａ〜１５ｄの各々で割り込みが発生した場合に、ホストＣＰＵ１１に対して割り込みを行うシステムである。
【００２１】
ホストＣＰＵ１１は、半導体試験装置の動作を統括的に制御するものであり、カード１５ａ〜１５ｄからの割り込みがあった場合には、その種類に応じた割り込み処理を実行する。また、詳細は後述するが、ホストＣＰＵ１１は、カード１５ａ〜１５ｄに設けられたレジスタモジュール２４に対してアクセス可能であり、レジスタの記憶内容を操作することができる。ホストブリッジ１２は、ホストバスＢ０を介してホストＣＰＵ１１に接続されており、ホストＣＰＵ１１との間で通信を行って、カード１５ａ〜１５ｄの各々からの割り込みの受付制御を行う。
【００２２】
ホストＣＰＵ用メモリ１３は、主としてホストＣＰＵ１１によって使用されるメモリであり、ホストバスＢ０及びホストブリッジ１２を介してホストＣＰＵ１１から高速アクセスが可能である。また、下位バスＢ２，Ｂ３、バスブリッジ１４ａ，１４ｂ、上位バスＢ１、及びホストブリッジ１２を介して、カード１５ａ〜１５ｄからホストＣＰＵ用メモリ１３に対するアクセスも可能である。
【００２３】
尚、詳細は後述するが、ホストＣＰＵ用メモリ１３は、カード１５ａ〜１５ｄに設けられたレジスタモジュール２４のハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂに記憶される内容が書き込まれることがある。これは、ホストＣＰＵ１１が割り込みの種類を短時間で特定するためである。バスブリッジ１４ａは上位バスＢ１と下位バスＢ２とを接続し、バスブリッジ１４ｂは上位バスＢ１と下位バスＢ３とを接続する。尚、上位バスＢ１及び下位バスＢ２，Ｂ３として、 例えばＰＣＩ（Peripheral Component Interconnect）バス又はＰＣＩＥｘｐｒｅｓｓ（登録商標）バスを用いることができる。
【００２４】
カード１５ａ〜１５ｄは、例えば半導体試験装置に設けられるピンエレクトロニクスの機能、電源の機能、直流試験を行う機能等の所定の機能が設けられたカードである。これらのカード１５ａ〜１５ｄは、ローカルＣＰＵ２１（書き込み制御部）、割り込み発生源２２，２３、レジスタモジュール２４、及び割り込み発行器２５（割込部）を備える。尚、ここでは、説明を簡単にするため、カード１５ａについて説明する。
【００２５】
ローカルＣＰＵ２１は、カード１５ａの動作を制御するとともに、必要に応じてソフトウェア割り込みを発生する。ここで、ローカルＣＰＵ２１で発生するソフトウェア割り込みとしては、例えば所定の演算が終了した旨をホストＣＰＵ１１に通知するための割り込み等が挙げられる。また、ローカルＣＰＵ２１は、ホストＣＰＵ１１の要求に応じて、レジスタモジュール２４のハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂに記憶される内容をホストＣＰＵ用メモリ１３に書き込む制御を行う。
【００２６】
割り込み発生源２２，２３は、カード１５ａ内で発生するハードウェア割り込みの発生源を示している。ここで、カード１５ａ内で発生するハードウェア割り込みとしては、例えばカード１５ａ内で発生したエラーをホストＣＰＵ１１に通知するための割り込み、測定終了をホストＣＰＵ１１に通知するための割り込み、又は各種データの転送が終了した場合に、その旨をホストＣＰＵ１１に通知するための割り込み等が挙げられる。尚、図１においては２つの割り込み発生源２２，２３のみを図示しているが、カード１５ａ〜１５の割り込み発生源は、カード１５ａ〜１５ｄで発生し得るハードウェア割り込みの数だけ存在する。
【００２７】
レジスタモジュール２４は、ハードウェア割り込みレジスタ群２４ａ（記憶部、第１記憶部）、ソフトウェア割り込みレジスタ群２４ｂ（記憶部、第２記憶部）、マスクレジスタ群２４ｃ（禁止情報記憶部）、クリアレジスタ群２４ｄ、及び割り込み処理完了レジスタ２４ｅ（完了情報記憶部）を備えており、割り込みの種類等を示す情報（割込情報）等を記憶する。このレジスタモジュール２４の内容は、ローカルＣＰＵ２１、割込発生源２２，２３、又はホストＣＰＵ１１によって更新される。図２は、レジスタモジュール２４の構成例を示す図である。
【００２８】
ハードウェア割り込みレジスタ群２４ａは、カード１５ａ内における割り込み発生源の各々に対応するレジスタを備えており、割り込み発生源からハードウェア割り込みが発生した場合に、その割り込み発生源に対応するレジスタにハードウェア割り込みが発生した旨を示すフラグ（割込情報）を記憶する。例えば、図１に示す通り、カード１５ａ内に２つの割り込み発生源２２，２３が存在する場合には、図２に示す通り、ハードウェア割り込みレジスタ群２４ａには２つのレジスタｒ１１，ｒ１２が設けられる。ハードウェア割り込みレジスタ群２４ａの内容を参照してフラグが記憶されているレジスタを特定することで、カード１５ａ内で発生したハードウェア割り込みの種類を特定することができる。
【００２９】
ソフトウェア割り込みレジスタ群２４ｂは、カード１５ａ内で発生し得るソフトウェア割り込み（ローカルＣＰＵ２１が発生し得るソフトウェア割り込み）の各々に対応するレジスタを備えており、ローカルＣＰＵ２１からソフトウェア割り込みが発生した場合に、そのソフトウェア割り込みに対応するレジスタにソフトウェア割り込みが発生した旨を示すフラグ（割込情報）を記憶する。例えば、カード１５ａ内で発生し得るソフトウェア割り込みが２つの場合には、図２に示す通り、ソフトウェア割り込みレジスタ群２４ｂには２つのレジスタｒ２１，ｒ２２が設けられる。ソフトウェア割り込みレジスタ群２４ｂの内容を参照してフラグが記憶されているレジスタを特定することで、カード１５ａ内で発生したソフトウェア割り込みの種類を特定することができる。
【００３０】
マスクレジスタ群２４ｃは、ハードウェア割り込みレジスタ群２４ａが備えるレジスタ及びソフトウェア割り込みレジスタ群２４ｂが備えるレジスタの各々に対応したレジスタを備えており、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂが備えるレジスタにフラグが記憶されていても、ホストＣＰＵ１１に対する割り込みを禁止する旨を示すフラグ（禁止情報）を記憶する。例えば、図２に示す通り、ハードウェア割り込みレジスタ群２４ａが２つのレジスタｒ１１，ｒ１２を備えており、ソフトウェア割り込みレジスタ群２４ｂが２つのレジスタｒ２１，ｒ２２を備えている場合には、マスクレジスタ群２４ｃは、これらレジスタｒ１１，ｒ１２，ｒ２１，ｒ２２に対応するレジスタｒ３１，ｒ３２，ｒ３３，ｒ３４を備える。
【００３１】
このマスクレジスタ群２４ｃは、例えば半導体試験装置の電源投入直後にホストＣＰＵ１１によって設定され、ホストＣＰＵ１１が初期化処理を行っている最中における余計な割り込みを防止するために用いられる。尚、マスクレジスタ群２４ｃに設けられた複数のレジスタの内容は個別に設定することができる。このため、ホストＣＰＵ１１が必要とする割り込みだけをホストＣＰＵ１１に発行するといった使い方をすることが可能である。
【００３２】
クリアレジスタ群２４ｄは、ハードウェア割り込みレジスタ群２４ａが備えるレジスタ及びソフトウェア割り込みレジスタ群２４ｂが備えるレジスタの各々に対応したレジスタを備えており、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂに記憶されたフラグを消去（クリア）する旨を示すフラグを記憶する。例えば、図２に示す通り、ハードウェア割り込みレジスタ群２４ａが２つのレジスタｒ１１，ｒ１２を備えており、ソフトウェア割り込みレジスタ群２４ｂが２つのレジスタｒ２１，ｒ２２を備えている場合には、マスクレジスタ群２４ｃは、これらレジスタｒ１１，ｒ１２，ｒ２１，ｒ２２に対応するレジスタｒ４１，ｒ４２，ｒ４３，ｒ４４を備える。
【００３３】
このクリアレジスタ群２４ｄの内容は、ホストＣＰＵ１１によって設定される。クリアレジスタ群２４ｄが備えるレジスタｒ４１〜ｒ４４の１つ又は複数にフラグが記憶されると、そのフラグが記憶されたレジスタに対応するハードウェア割り込みレジスタ群２４ａ又はソフトウェア割り込みレジスタ群２４ｂのレジスタに記憶されたフラグがクリアされる。尚、ハードウェア割り込みレジスタ群２４ａ又はソフトウェア割り込みレジスタ群２４ｂのレジスタに記憶されたフラグがクリアされれば、対応するクリアレジスタ群２４ｄのレジスタのフラグもクリアされる。
【００３４】
割り込み処理完了レジスタ２４ｅは、ホストＣＰＵ１１からカード１５ａに対して割り込み処理の完了を示す通知がなされた場合に、ホストＣＰＵ１１で割り込み処理が完了した旨を示すフラグ（完了情報）を記憶する。図２に示す通り、割り込み処理完了レジスタ２４ｅは１つのみ設けられており、割り込み完了レジスタ２４ｅは、割り込み発行器２５に割り込み発生の解除を通知後、記憶したフラグをクリアする。尚、クリアレジスタ群２４ｄ、割り込み完了レジスタ２４ｅのフラグのクリアは、自己リセットでも良く、割り込み発行器２５によってでも良い。
【００３５】
割り込み発行器２５は、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの内容を参照してホストＣＰＵ１１に対する割り込みを発行する。但し、ホストＣＰＵ１１に対する割り込みを発行した後にカード１５ａ内で他の割り込みが発生しても、割り込み処理完了レジスタ２４ｅにフラグが記憶されるまで（ホストＣＰＵ１１で先に発行した割り込みに基づく割り込み処理が終了するまで）は割り込みを発行しない。
【００３６】
また、割り込み発行器２５は、割り込み処理完了レジスタ２４ｅにフラグが記憶された場合には、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの内容を参照してフラグの有無を確認し、記憶されているフラグが有るときにはそのフラグに基づいてホストＣＰＵ１１に対する割り込みを発行し、割り込み処理完了レジスタ２４ｅに記憶されているフラグをクリアする。
【００３７】
次に、上記構成における割り込みシステム１の動作について説明する。図３は、本発明の一実施形態による割り込みシステムの第１動作例を示すタイミングチャートである。尚、以下では、説明を簡単にするために、マスクレジスタ群２４ｃが備える全てのレジスタｒ３１〜ｒ３４にはフラグが記憶されていないものとする。また、初期状態では、ホストＣＰＵ１１及びホストブリッジ１２の双方がアイドル状態（待機状態）であるとする。
【００３８】
まず、図３に示す通り、時刻ｔ１においてカード１５ａの割り込み発生源２２でハードウェア割り込みが発生したとする。このハードウェア割り込みが発生すると、割り込み発生源２２に対応するレジスタ（ハードウェア割り込みレジスタ群２４ａが備えるレジスタｒ１１）にフラグが記憶される。割り込み発行器２５はハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂを常時監視しており、これらが備えるレジスタｒ１１，ｒ１２、ｒ２１，ｒ２２の何れかにフラグが記憶された場合には、ホストＣＰＵ１１に対する割り込みを発行する。図３に示す例では、レジスタｒ１１にフラグが記憶されているため、ホストＣＰＵ１１に対する割り込みが発行される。割り込み発行器２５で発行された割り込みは、下位バスＢ２、バスブリッジ１４ａ、及び上位バスＢ１を順に介してホストブリッジ１２に入力される。
【００３９】
割り込み発行器２５で発行された割り込みがアイドル状態にあるホストブリッジ１２に入力されると、ホストブリッジ１２が割り込み検出状態になるとともにホストＣＰＵ１１に対して割り込み要求Ｄ１が通知される。アイドル状態にあるホストＣＰＵ１１が割り込み要求Ｄ１を受信すると割り込み処理が開始され、その後にホストＣＰＵ１１からホストブリッジ１２に対して割り込み要求Ｄ１を受信した旨を示す応答通知Ｒ１がなされる。この応答通知Ｒ１を受信すると、ホストブリッジ１２はアイドル状態に戻る。
【００４０】
ここで、時刻ｔ１で発生したハードウェア割り込みに基づくホストＣＰＵ１１に対する割り込みが割り込み発行器２５で発行された後の時刻ｔ２において、カード１５ａの割り込み発生源２３でハードウェア割り込みが発生したとする。すると、割り込み発生源２３に対応するレジスタ（ハードウェア割り込みレジスタ群２４ａが備えるレジスタｒ１２）にフラグが記憶されるが、割り込み処理完了レジスタ２４ｅにフラグが記憶されていないため、割り込み発行器２５からホストＣＰＵ１１に対する割り込みは発行されない。
【００４１】
ホストＣＰＵ１１は、ホストブリッジ１２に対して上記の応答通知Ｒ１を行うと、割り込みが発行されたカード１５ａに設けられたハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの記憶内容を読み出し、割り込みの種類を判定する（時刻ｔ３）。図３に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２にフラグが記憶されており、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２にはフラグが記憶されていないため、ホストＣＰＵ１１は、カード１５ａの割り込み発生源２２，２３で発生したハードウェア割り込みである判定することができる。これにより、ホストＣＰＵ１１では、カード１５ａの割り込み発生源２２，２３で発生したハードウェア割り込みに応じた割り込み処理が行われる。
【００４２】
ここで、時刻ｔ３におけるホストＣＰＵ１１による読み出し処理が終了した後に、カード１５ａに設けられたローカルＣＰＵ２１でソフトウェア割り込みが発生したとする。これにより、図３に示す通り、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２にフラグが記憶されたとする。尚、レジスタｒ２１，ｒ２２にフラグが記憶されても、割り込み処理完了レジスタ２４ｅにフラグが記憶されていないため、割り込み発行器２５からホストＣＰＵ１１に対する割り込みは発行されない。
【００４３】
時刻ｔ３で判定した割り込みに基づく全ての割り込み処理が完了すると、ホストＣＰＵ１１は、カード１５ａに設けられたハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂにアクセスして割り込み処理を終えた割り込みに係るフラグをクリアする（時刻ｔ４）。図３に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２に記憶されたフラグがクリアされる。ここで、図３を参照すると、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２にフラグが記憶されているが、これらは時刻ｔ３において判定されていないためクリアはされない。
【００４４】
以上の処理が終了すると、ホストＣＰＵ１１から割り込みを発行したカード１５ａに対して、割り込み処理が完了した旨を示す完了通知Ｆ１が行われる。かかる完了通知Ｆ１がなされると、カード１５ａに設けられた割り込み処理完了レジスタ２４ｅにフラグが記憶される。すると、割り込み発行器２５は、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの内容を参照してフラグの有無を確認する（時刻ｔ５）。図３に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２にはフラグが記憶されていないが、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２にフラグが記憶されている。これにより、割り込み発行器２５によってホストＣＰＵ１１に対する割り込みが発行される。
【００４５】
割り込み発行器２５で発行された割り込みは、下位バスＢ２、バスブリッジ１４ａ、及び上位バスＢ１を順に介してアイドル状態にあるホストブリッジ１２に入力される。すると、ホストブリッジ１２が割り込み検出状態になるとともにホストＣＰＵ１１に対して割り込み要求Ｄ２が通知される。ここで、割り込み要求Ｄ２が通知された時点において、ホストＣＰＵ１１は割り込み処理の実行中であるため、この割り込み要求Ｄ２を保留させる。その後、時刻ｔ６において割り込み処理が終了したとすると、ホストＣＰＵ１１は割り込み要求Ｄ２に基づく割り込み処理を開始するとともに、ホストブリッジ１２に対して応答通知Ｒ２を行い、これによりホストブリッジ１２がアイドル状態に戻る。
【００４６】
ホストＣＰＵ１１が、ホストブリッジ１２に対して応答通知Ｒ２を行うと、割り込みが発行されたカード１５ａに設けられたハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの記憶内容を読み出し、割り込みの種類を判定する（時刻ｔ７）。図３に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２にフラグが記憶されておらず、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２にはフラグが記憶されているため、ホストＣＰＵ１１は、カード１５ａのローカルＣＰＵ２１で発生したソフトウェア割り込みである判定することができる。これにより、ホストＣＰＵ１１では、そのソフトウェア割り込みに応じた割り込み処理が行われる。
【００４７】
次いで、時刻ｔ７で判定した割り込みに基づく全ての割り込み処理が完了すると、ホストＣＰＵ１１は、カード１５ａに設けられたハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂにアクセスして割り込み処理を終えた割り込みに係るフラグをクリアする（時刻ｔ８）。図３に示す例では、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２に記憶されたフラグがクリアされる。以上の処理が終了すると、ホストＣＰＵ１１から割り込みを発行したカード１５ａに対して、割り込み処理が完了した旨を示す完了通知Ｆ２が行われて、カード１５ａに設けられた割り込み処理完了レジスタ２４ｅにフラグが記憶される。
【００４８】
すると、割り込み発行器２５は、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの内容を参照してフラグの有無を確認する（時刻ｔ９）。図３に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２及びソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２の何れにもフラグが記憶されていないため、割り込み発行器２５によるホストＣＰＵ１１に対する割り込みは発行されない。
【００４９】
次に、上記構成における割り込みシステム１の他の動作について説明する。図４は、本発明の一実施形態による割り込みシステムの第２動作例を示すタイミングチャートである。尚、ここでも、マスクレジスタ群２４ｃが備える全てのレジスタｒ３１〜ｒ３４にはフラグが記憶されていないものとする。また、初期状態では、ホストＣＰＵ１１及びホストブリッジ１２の双方がアイドル状態（待機状態）であるとする。
【００５０】
まず、図４に示す通り、時刻ｔ１１においてカード１５ａの割り込み発生源２２，２３の双方で同時にハードウェア割り込みが発生したとする。これらハードウェア割り込みが発生すると、割り込み発生源２２，２３に対応するレジスタ（ハードウェア割り込みレジスタ群２４ａが備えるレジスタｒ１１，ｒ１２）にそれぞれフラグが記憶される。すると、割り込み発行器２５によって、ホストＣＰＵ１１に対する割り込みが発行される。
【００５１】
割り込み発行器２５で発行された割り込みは、下位バスＢ２、バスブリッジ１４ａ、及び上位バスＢ１を順に介してホストブリッジ１２に入力され、これにより、ホストブリッジ１２が割り込み検出状態になるとともにホストＣＰＵ１１に対して割り込み要求Ｄ３が通知される。アイドル状態にあるホストＣＰＵ１１が割り込み要求Ｄ３を受信すると割り込み処理が開始され、その後にホストＣＰＵ１１からホストブリッジ１２に対して割り込み要求Ｄ３を受信した旨を示す応答通知Ｒ３がなされる。この応答通知Ｒ３を受信すると、ホストブリッジ１２はアイドル状態に戻る。
【００５２】
ホストＣＰＵ１１は、ホストブリッジ１２に対して上記の応答通知Ｒ３を行うと、割り込みが発行されたカード１５ａに設けられたハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの記憶内容を読み出し、割り込みの種類を判定する（時刻ｔ１２）。図４に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２にフラグが記憶されており、ソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２にはフラグが記憶されていないため、ホストＣＰＵ１１は、カード１５ａの割り込み発生源２２，２３で発生したハードウェア割り込みである判定することができる。これにより、ホストＣＰＵ１１では、カード１５ａの割り込み発生源２２，２３で発生したハードウェア割り込みに応じた割り込み処理が行われる。
【００５３】
時刻ｔ３で判定した割り込みに基づく全ての割り込み処理が完了すると、ホストＣＰＵ１１は、カード１５ａに設けられたハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂにアクセスして割り込み処理を終えた割り込みに係るフラグをクリアする（時刻ｔ１３）。図４に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２に記憶されたフラグがクリアされる。
【００５４】
以上の処理が終了すると、ホストＣＰＵ１１から割り込みを発行したカード１５ａに対して、割り込み処理が完了した旨を示す完了通知Ｆ３が行われ、カード１５ａに設けられた割り込み処理完了レジスタ２４ｅにフラグが記憶される。すると、割り込み発行器２５は、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂの内容を参照してフラグの有無を確認する（時刻ｔ１４）。図４に示す例では、ハードウェア割り込みレジスタ群２４ａに設けられたレジスタｒ１１，ｒ１２及びソフトウェア割り込みレジスタ群２４ｂに設けられたレジスタｒ２１，ｒ２２の何れにもフラグが記憶されていないため、割り込み発行器２５によるホストＣＰＵ１１に対する割り込みは発行されない。
【００５５】
以上の通り、本実施形態では、カード１５ａ〜１５ｄの各々において、内部で発生し得る割り込みの各々に対応するレジスタを有するレジスタ群（ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂ）を設け、割り込みが発生した場合には対応するレジスタにフラグを記憶している。そして、ホストＣＰＵ１１で割り込み処理が完了した割り込みに係るフラグがレジスタ群からクリアされた場合に、割り込み発行器２５がレジスタ群に記憶されているフラグの有無を確認し、フラグが記憶されている場合には、ホストＣＰＵ１１に対して割り込みを発生している。このため、ホストブリッジ１２の状態が割り込み検出状態であるときにホストＣＰＵ１１に対する割り込みが発行された場合、及びカード１５ａ〜１５ｄの内部で複数の割り込みが同時に発生した場合の何れの場合であっても、割り込みの消失を防止することができる。
【００５６】
以上、本発明の一実施形態による割り込み装置及びこれを備えた割り込みシステムについて説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ホストＣＰＵ１１が割り込みの種類を特定する場合に、ハードウェア割り込みレジスタ群２４ａ及びソフトウェア割り込みレジスタ群２４ｂに記憶されたフラグを読み出していた（例えば、図３中の時刻ｔ３，ｔ８）。
【００５７】
しかしながら、ハードウェア割り込みレジスタ群２４ａに記憶される内容及びソフトウェア割り込みレジスタ群２４ｂに記憶される内容をホストＣＰＵ用メモリ１３に書き込み、ホストＣＰＵ用メモリ１３からフラグの読み出しを行うのが望ましい。これにより、ホストＣＰＵ１１がフラグの読み出しに要する時間を短縮することができるため、割り込みの種類の特定に要する時間を短縮することができる。
【００５８】
尚、ホストＣＰＵ用メモリ１３に対する書き込みは以下の手順で行う。つまり、カード内で割り込みが発生した場合には、まずローカルＣＰＵ２１がホストＣＰＵ用メモリ１３に対するフラグの書き込みを行い、次いでローカルＣＰＵ２１がハードウェア割り込みレジスタ群２４ａ又はソフトウェア割り込みレジスタ群２４ｂに対する書き込みを行う。
【００５９】
ここで、ハードウェア割り込みレジスタ群２４ａ又はソフトウェア割り込みレジスタ群２４ｂに対する書き込みを行うと、割り込み発行器２５によってホストＣＰＵ１１に対する割り込みが発行される。このため、ホストＣＰＵ用メモリ１３に対する書き込みよりも前にハードウェア割り込みレジスタ群２４ａ又はソフトウェア割り込みレジスタ群２４ｂに対する書き込みを行うと、ホストＣＰＵ１１がホストＣＰＵ用メモリ１３にアクセスしたときに必要なフラグがホストＣＰＵ用メモリ１３に記憶されていないという事態が生じ得る。かかる事態を防止するために、ハードウェア割り込みレジスタ群２４ａ又はソフトウェア割り込みレジスタ群２４ｂに対する書き込みよりも前にホストＣＰＵ用メモリ１３に対するフラグの書き込みを行う必要がある。
【００６０】
また、上記実施形態では、説明を簡単にするために、ハードウェア割り込みレジスタ群２４ａが２つのレジスタｒ１１，ｒ１２を備え、ソフトウェア割り込みレジスタ群２４ｂが２つのレジスタｒ２１，ｒ２２を備える場合を例に挙げて説明したが、レジスタの数はカード内で発生し得る割り込みの数に応じて適宜決定することができる。また、本発明は、エッジトリガ方式の割り込みであっても、レベルトリガ方式の割り込みの何れの方式の割り込みであっても適用可能である。
【００６１】
更に、上記実施形態では、カード１５ａ〜１５ｄ内で発生し得る割り込みの各々に対応するレジスタを設け、割り込みが発生した場合にはその割り込みに対応するレジスタにフラグを記憶する例について説明した。しかしながら、複数のレジスタをまとめて複数ビットのレジスタとして用い、割り込みの種類をコードで表現しても良い。例えば、図２に示すレジスタｒ２１，ｒ２２をまとめて２ビットのレジスタとすると、「００」，「０１」，「１０」，「１１」なる４通りのコードを用いることができるため、２つのレジスタで４種類の割り込みを記憶することができる。但し、かかる使用方法は、あるカードで発生した割り込みに係る割り込み処理がホストＣＰＵ１１で実行されている最中に、同じカード内で他の割り込み（特に、ソフトウェア割り込みレジスタ２４ｂ（ｒ２１，ｒ２２）を用いた割り込み）が発生しないことが条件となる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による割り込みシステムの要部構成を示すブロック図である。
【図２】レジスタモジュール２４の構成例を示す図である。
【図３】本発明の一実施形態による割り込みシステムの第１動作例を示すタイミングチャートである。
【図４】本発明の一実施形態による割り込みシステムの第２動作例を示すタイミングチャートである。
【図５】従来の半導体試験装置が備える割り込みシステムの要部構成を示すブロック図である。
【図６】従来の半導体試験装置が備える割り込みシステムの動作の一例を示すタイミングチャートである。
【符号の説明】
【００６３】
１                割り込みシステム
１１              ホストＣＰＵ
１３              ホストＣＰＵ用メモリ
１５ａ〜１５ｄ    カード
２１              ローカルＣＰＵ
２４ａ            ハードウェア割り込みレジスタ群
２４ｂ            ソフトウェア割り込みレジスタ群
２４ｃ            マスクレジスタ群
２４ｅ            割り込み処理完了レジスタ
２５              割り込み発行器
【図１】
2009301116.tif 000003
【図２】
2009301116.tif 000004
【図３】
2009301116.tif 000005
【図４】
2009301116.tif 000006
【図５】
2009301116.tif 000007
【図６】
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