(57)【要約】【課題】メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリにおいて、前記メモリセルトランジスタの、前記制御ゲートをシリサイド化した場合において、前記選択ゲートトランジスタ及び前記周辺トランジスタの、トンネル絶縁膜まで達するようなシリサイド化の進行を抑制し、安定した動作を保持する。【解決手段】半導体基板上において、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリであって、前記選択ゲートトランジスタの第２の制御ゲート内において、その工面から第２の層間絶縁膜の開口部に到達しないようにしてシリサイド抑制膜を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上において、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリであって、
前記メモリセルトランジスタは、前記半導体基板上に順次に形成された第１のトンネル絶縁膜、第１の浮遊ゲート、第１の層間絶縁膜及びシリサイドからなる第１の制御ゲートを有し、
前記選択ゲートトランジスタは、前記半導体基板上に順次に形成された第２のトンネル絶縁膜、第２の浮遊ゲート、開口部を有する第２の層間絶縁膜及び前記開口部を介して電気的に接続された第２の制御ゲートを有し、
前記第２の制御ゲート内において、その工面から前記第２の層間絶縁膜の前記開口部に到達しないように形成されたシリサイド抑制膜を有することを特徴とする、不揮発性半導体メモリ。
【請求項２】
前記膜の幅が前記開口部の幅よりも大きいことを特徴とする、請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記膜の下面端部から前記開口部の端部までの距離が、前記膜の前記下面端部から前記第２の層間絶縁膜までの垂直距離よりも大きいことを特徴とする、請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記残存した膜の厚さが、エッチバックによって除去すべき膜の厚さの３０％より大きいことを特徴とする、請求項１〜４のいずれか一に記載の不揮発性半導体メモリ。
【請求項５】
メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリの製造方法であって、
半導体基板上において、トンネル絶縁膜、第１の半導体層、層間絶縁膜及び第２の半導体層を順次形成する工程と、
前記選択ゲートトランジスタ及び前記周辺トランジスタを構成する箇所の、前記層間絶縁膜及び前記第２の半導体層を厚さ方向に貫通し、前記第１の半導体層に至る第１の溝部を形成する工程と、
前記第１の溝部を埋設するようにして前記第２の半導体層上に第３の半導体層を形成する工程と、
前記選択ゲートトランジスタ及び前記周辺トランジスタを構成する箇所の、前記第３の半導体層内に前記第２の半導体層に到達しないようにして第２の溝部を形成する工程と、
前記第２の溝部を埋設するようにして前記第３の半導体層上にシリサイド抑制膜を形成する工程と、
前記膜を介して、前記トンネル絶縁膜、前記第１の半導体層、前記層間絶縁膜、前記第２の半導体層及び前記第３の半導体層からなる積層体に対してエッチング処理を施し、前記積層体を貫通し、前記半導体基板が露出するようにして第３の溝部を形成する工程と、
前記第３の溝部を埋設するようにして素子分離絶縁膜を形成し、メモリセルトランジスタ領域、選択ゲートトランジスタ領域及び周辺トランジスタ領域を画定する工程と、
前記選択ゲートトランジスタ領域及び前記周辺トランジスタ領域内の、前記第２の溝部内に形成された前記膜が残存するようにして前記膜をエッチング除去し、前記第３の半導体層の表面を露出させる工程と、
前記第３の半導体層の前記表面からシリサイド化処理を施し、前記メモリセルトランジスタ領域の前記第２の半導体層及び前記第３の半導体層をシリサイド化して、前記メモリセルトランジスタを形成するとともに、前記選択ゲートトランジスタ領域及び前記周辺トランジスタ領域内の、前記第２の半導体層及び前記第３の半導体層を、前記トンネル絶縁膜に到達しないようにしてシリサイド化し、前記選択ゲートトランジスタ及び前記周辺トランジスタを形成する工程と、
を具えることを特徴とする、不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ、及び不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。こ
のようなＮＡＮＤ型フラッシュメモリは、半導体基板上において、メモリセルトランジスタ及び前記メモリセルトランジスタ内に蓄積された情報を選択的に読み出すための選択ゲートトランジスタが形成されるとともに、メモリとして動作させるために必要な周辺トランジスタを含む周辺回路が形成されたような構成を呈する。
【０００３】
さらに、前記メモリセルトランジスタは、前記半導体基板上において、トンネル絶縁膜を介して設けられた、第１の半導体材料、例えばポリシリコンなどからなる浮遊ゲートと、この浮遊ゲートに対して層間絶縁膜などを介して設けられた、第２の半導体材料、例えば同じくポリシリコンなどからなる制御ゲートとを具えている。
【０００４】
一方、前記選択ゲートトランジスタ及び前記周辺トランジスタも、前記メモリセルトランジスタの製造工程に合わせて形成される。具体的には、前記半導体基板上に、トンネル絶縁膜を介して、前記第１の半導体材料からなる第１の半導体層が形成され、この第１の半導体層上に開口部を有する前記層間絶縁膜を介して、前記第２の半導体材料からなる第２の半導体層が形成される。上述したＮＡＮＤ型フラッシュメモリは、いわゆるスタックゲート型の不揮発性半導体メモリの構成を呈するようになる。
【０００５】
前記メモリセルトランジスタ及び前記選択ゲートトランジスタは、ＮＡＮＤ型フラッシュメモリにおけるセル部を構成する。
【０００６】
近年においては、上記ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリの微細化が要求されているが、前記フラッシュメモリ等の微細化によって、セル部の互いに隣接する浮遊ゲート間の間隔が狭くなり、それらの間に位置する制御ゲートの幅が極めて小さくなってしまう。その結果、前記制御ゲート中にはサブバンド効果が生じ、前記制御ゲート中に電圧がかからなくなり、前記制御ゲートがその機能を奏しなくなる場合がある。
【０００７】
かかる問題を回避すべく、前記制御ゲートをシリサイド化する事により、サブバンド効果をなくす事が可能となる。（例えば、特許文献１参照）。
【０００８】
しかしながら、上記セル部の選択ゲートトランジスタ及び周辺トランジスタにおいては、浮遊ゲートと制御ゲートとは、層間絶縁膜に形成された開口部を介して接触しているために、前記制御ゲートをシリサイド化する場合、シリサイド化が前記浮遊ゲート中まで深く進行し、例えば前記トンネル絶縁膜まで達してしまい、前記選択ゲートトランジスタ及び前記周辺トランジスタの閾値などのトランジスタの動作特性を変化させてしまい、安定したトランジスタ動作を保持することができなくなる場合がある。
【特許文献１】特開２００６−３１０４５４号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記問題に鑑み、半導体基板上において、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリにおいて、前記メモリセルトランジスタの、前記制御ゲートをシリサイド化した場合において、前記選択ゲートトランジスタ及び前記周辺トランジスタの、トンネル絶縁膜まで達するようなシリサイド化の進行を抑制し、安定した動作を保持することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成すべく、本発明の一態様は、半導体基板上において、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリであって、前記メモリセルトランジスタは、前記半導体基板上に順次に形成された第１のトンネル絶縁膜、第１の浮遊ゲート、第１の層間絶縁膜及びシリサイドからなる第１の制御ゲートを有し、前記選択ゲートトランジスタは、前記半導体基板上に順次に形成された第２のトンネル絶縁膜、第２の浮遊ゲート、開口部を有する第２の層間絶縁膜及び前記開口部を介して電気的に接続された第２の制御ゲートを有し、前記第２の制御ゲート内において、その工面から前記第２の層間絶縁膜の前記開口部に到達しないように形成されたシリサイド抑制膜を有することを特徴とする、不揮発性半導体メモリに関する。
【００１１】
また、本発明の一態様は、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリの製造方法であって、半導体基板上において、トンネル絶縁膜、第１の半導体層、層間絶縁膜及び第２の半導体層を順次形成する工程と、前記選択ゲートトランジスタ及び前記周辺トランジスタを構成する箇所の、前記層間絶縁膜及び前記第２の半導体層を厚さ方向に貫通し、前記第１の半導体層に至る第１の溝部を形成する工程と、前記第１の溝部を埋設するようにして前記第２の半導体層上に第３の半導体層を形成する工程と、前記選択ゲートトランジスタ及び前記周辺トランジスタを構成する箇所の、前記第３の半導体層内に前記第２の半導体層に到達しないようにして第２の溝部を形成する工程と、前記第２の溝部を埋設するようにして前記第３の半導体層上にシリサイド抑制膜を形成する工程と、前記膜を介して、前記トンネル絶縁膜、前記第１の半導体層、前記層間絶縁膜、前記第２の半導体層及び前記第３の半導体層からなる積層体に対してエッチング処理を施し、前記積層体を貫通し、前記半導体基板が露出するようにして第３の溝部を形成する工程と、前記第３の溝部を埋設するようにして素子分離絶縁膜を形成し、メモリセルトランジスタ領域、選択ゲートトランジスタ領域及び周辺トランジスタ領域を画定する工程と、前記選択ゲートトランジスタ領域及び前記周辺トランジスタ領域内の、前記第２の溝部内に形成された前記膜が残存するようにして前記膜をエッチング除去し、前記第３の半導体層の表面を露出させる工程と、前記第３の半導体層の前記表面からシリサイド化処理を施し、前記メモリセルトランジスタ領域の前記第２の半導体層及び前記第３の半導体層をシリサイド化して、前記メモリセルトランジスタを形成するとともに、前記選択ゲートトランジスタ領域及び前記周辺トランジスタ領域内の、前記第２の半導体層及び前記第３の半導体層を、前記トンネル絶縁膜に到達しないようにしてシリサイド化し、前記選択ゲートトランジスタ及び前記周辺トランジスタを形成する工程と、を具えることを特徴とする、不揮発性半導体メモリの製造方法に関する。
【発明の効果】
【００１２】
上記態様によれば、半導体基板上において、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタを具えた不揮発性半導体メモリにおいて、前記メモリセルトランジスタの、前記制御ゲートをシリサイド化した場合において、前記選択ゲートトランジスタ及び前記周辺トランジスタの、トンネル絶縁膜まで達するようなシリサイド化の進行を抑制し、安定した動作を保持することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の具体的な実施形態について説明する。
【００１４】
（第１の実施形態）
図１は、本実施形態におけるＮＡＮＤ型不揮発性半導体メモリの要部を概略的に示す断面図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。
【００１５】
図１に示すように、本実施形態の不揮発性半導体メモリ１０においては、例えばＳｉなどからなる半導体基板１１上に、メモリセルトランジスタ２０、選択ゲートトランジスタ３０及び周辺回路の構成要素である周辺トランジスタ４０がそれぞれ形成されている。なお、選択ゲートトランジスタ３０は、メモリセルトランジスタ２０内に蓄積された情報を選択的に読み出すためのものであり、前記周辺回路は、メモリセルトランジスタを動作させるためのものである。
【００１６】
メモリセルトランジスタ２０は、下側から順に、第１のトンネル絶縁膜２１、半導体材料、例えばリンドープシリコンからなる第１の浮遊ゲート２２、第１の層間絶縁膜２３及びシリサイドからなる第１の制御ゲート２４を含んでいる。第１のトンネル絶縁膜２１は、例えば酸化シリコンから厚さ８〜１０ｎｍに形成することができ、第１の層間絶縁膜２３は、シリコンのＮＯＮＯＮ膜（Nは窒素であり、Oは酸素である。）から厚さ８５ｎｍに構成することができる。前記シリサイド層は、例えばＮｉ、ＮｉＰｔやＣｏを使用し、シリサイド化して得たものであり、従来のポリシリコン層などに比較して低抵抗化されている。
【００１７】
このように、メモリセルトランジスタ２０は、第１の層間絶縁膜２３によって下側に浮遊ゲート２２が位置するとともに、上側に制御ゲート２４が位置するように構成されており、メモリセルとしてその本来的な機能を発揮する。また、制御ゲート２４がシリサイドから構成されていることによってその抵抗が減少するので、不揮発性半導体メモリ１０が微細化された場合においても、内部においてサブバンド効果を生じることがなく、制御ゲート本来の機能を奏することができるようになる。
【００１８】
選択ゲートトランジスタ３０及び周辺トランジスタ４０は、下側から順に、第２のトンネル絶縁膜３１、前記半導体材料からなる第２の浮遊ゲート３２、第２の層間絶縁膜３３及び前記シリサイドからなる第２の制御ゲート３４を含んでいる。なお、第２の層間絶縁膜３３の略中央部には開口部３３Aが形成されており、第２の制御ゲート３４を構成する前記シリサイドは、開口部３３Aを介して第２のトンネル絶縁膜３１に到達しないようにして第２の浮遊ゲート３２内まで延在している。
【００１９】
したがって、選択ゲートトランジスタ３０及び周辺トランジスタ４０においては、下方に位置する第２の浮遊ゲート３２が第２の制御ゲート３４と接触しており、上下の層が互いに電気的に接続されるようになるので、それぞれトランジスタとして機能することができる。
【００２０】
なお、第２のトンネル絶縁膜３１及び第２の層間絶縁膜３３は、それぞれ以下に説明する製造方法に起因して、同一の材料から構成される。すなわち、第２のトンネル絶縁膜３１は、例えば酸化シリコンから厚さ８〜１０ｎｍに形成することができ、第２の層間絶縁膜３３は、シリコンのＮＯＮＯＮ膜（Nは窒素であり、Oは酸素である。）から厚さ８５ｎｍに構成することができる。
【００２１】
本実施形態の不揮発性半導体メモリ１０の、選択ゲートトランジスタ３０及び周辺トランジスタ４０における、当初第２の層間絶縁膜３３の上方に位置する半導体層３４の、第２のトンネル絶縁膜３１まで達するようなシリサイド化の進行を抑制する第２の制御ゲート３４となっている。この結果、シリサイド化が第２の浮遊ゲートへ深く進行することを抑制できる。したがって、これらトランジスタの閾値電圧などの動作特性を変化させることなく、安定したトランジスタ動作を確保することができる。
【００２２】
なお、メモリセルトランジスタ２０、選択ゲートトランジスタ３０及び周辺トランジスタ４０は、互いに素子分離絶縁膜４１〜４３によって電気的に分離されている。また、特に選択ゲートトランジスタ３０及び周辺トランジスタ４０の側方に設けられている素子分離絶縁膜４２及び４３は、以下に示す製造方法に起因してこのように２層に存在するものであって、素子分離絶縁膜４１のように単層とすることもできる。
【００２３】
また、図１から明らかなように、選択ゲートトランジスタ３０及び周辺トランジスタ４０の、第２の制御ゲート３４内には、その表面に露出するようにして例えばシリコン窒化膜からなるシリサイド抑制膜３５が残存している。この膜３５は、以下の製造方法に起因して、メモリセルトランジスタ２０における第１の制御ゲート２４の、当初第２の層間絶縁膜３３上に位置する前記半導体層をシリサイド化する場合において、このシリサイド化が第２の浮遊ゲート３２内に深く進行するのを抑制するために設けられている部材である。
【００２４】
この膜３５の存在によって、シリサイド化を行う際の、開口部３３Aを介した第２の浮遊ゲート３２までのシリサイド化距離が実質的に延長されるようになる。すなわち、前記シリサイド化に際して、当初第２の層間絶縁膜３３上に存在する半導体層内を、シリサイド化を行う金属を拡散させる際に、その拡散距離が実質的に延長され、開口部３３Aを介した第２の浮遊ゲート３２まで前記金属が拡散しにくくなる。したがって、上述のように、シリサイド化が第２の浮遊ゲート３２内に深く進行するのを抑制し、上述したような第２の制御ゲート３４を形成することができるようになる。
【００２５】
以下、膜３５について詳述する。図２は、選択ゲートトランジスタ３０及び周辺トランジスタ４０における膜３５の寸法要件を説明するための図である。
【００２６】
図２に示すように、膜３５の幅Aが、第２の層間絶縁膜３３の開口部３３Aの幅Fよりも大きいことが好ましい。これによって、上述したシリサイド化の第２の浮遊ゲート３２内への進行を効果的に抑制することができる。
【００２７】
また、膜３５の端部から開口部３３Aの端部までの距離Dが、膜３５の前記端部から第２の層間絶縁膜３３までの垂直距離Eよりも大きいことが好ましい。これによっても、上述したシリサイド化の第２の浮遊ゲート３２内への進行を効果的に抑制することができるようになる。
【００２８】
なお、上述した２つの要件は、上述のように、主としてシリサイド化を行う際の、開口部３３Aを介した第２の浮遊ゲート３２までのシリサイド化距離が実質的に延長されることに起因する。
【００２９】
また、膜３５は、第２の制御ゲート３４の幅方向の全体に亘って形成することもできる。つまり、第２の制御ゲート３４となる以前の半導体層の表面は露出しなくなる。この場合、前記表面からのシリサイド化は行われず、前記半導体層の、素子分離絶縁膜４１〜４３の上方に露出した側面からシリサイド化が行われることになる。これは製造プロセスに依存するが第２の制御ゲート３４の側壁からシリサイド化ができればこの方法も有効である。
【００３０】
さらに、膜３５の厚さBは、基板全体に成膜された後、エッチバックによって除去される膜３５Aの厚さの３０％より大きいことが好ましい。これは、以下に説明する製造方法に起因する。
【００３１】
すなわち、膜は、メモリセルトランジスタ２０、選択ゲートトランジスタ３０及び周辺トランジスタ４０の、第１の層間絶縁膜２３及び第２の層間絶縁膜３３の上方に形成された半導体層をシリサイド化するに際して、前記半導体層の表面（及び側面の一部）を露出させるために、エッチバックして取り除かれる。この際、前記半導体層においては、前記エッチバックに対するマージンとして、除去すべき前記膜の厚さの約３０％に相当する厚さを担保している。換言すれば、前記半導体層は、前記エッチバックによって前記膜の厚さの約３０％に相当する厚さ分を考慮して厚く形成されている。
【００３２】
したがって、第２の制御ゲート３４内に残存する膜３５の厚さが、除去すべき前記膜の３０％以下であると、上述のようにエッチバックのマージンの範囲内であり、前記エッチバックによって消失してしまう場合がある。
【００３３】
かかる観点より、上述のように、膜３５の厚さBを、エッチバックによって除去すべき膜３５Aの厚さの３０％より大きくしておけば、上記エッチバックによって消失することがなく、第２の制御ゲート層３４内に確実に残存させることができる。結果として、シリサイド化の半導体層３２内へのトンネル絶縁膜３１にまで到達するような進行を効果的に抑制することができるようになる。
【００３４】
（第２の実施形態）
次に、上記実施形態の不揮発性半導体メモリ１０の製造方法について説明する。図３〜１１は、前記製造方法に関する工程図である。
【００３５】
最初に、図３に示すように、シリコンなどから半導体基板１１上に、トンネル絶縁膜５１、第１の半導体層５２、層間絶縁膜５３及び第２の半導体層５４１を順次形成する。なお、各層の形成は、ＣＶＤ法などの公知の成膜手法を用いて製造することができる。
【００３６】
トンネル絶縁膜５１及び層間絶縁膜５３は、後の素子分離工程を経て第１のトンネル絶縁膜２１及び第２のトンネル絶縁膜３１、並びに第１の層間絶縁膜２３及び第２の層間絶縁膜３３を構成するものである。したがって、トンネル絶縁膜５１及び層間絶縁膜５３は、それぞれ第１のトンネル絶縁膜２１等を構成する酸化シリコン及び第１の層間絶縁膜２３等を構成するシリコンのＮＯＮＯＮ膜（Nは窒素であり、Oは酸素である。）などから構成する。
【００３７】
また、第１の半導体層５２及び第２の半導体層５４１は、図１に示す不揮発性半導体メモリ１０の第２の浮遊ゲート３２などを構成するものであり、例えばポリシリコンから構成することができる。
【００３８】
次いで、図４に示すように、第２の半導体層５４１上に形成したマスクを介して、エッチング処理を施し、選択ゲートトランジスタ３０及び周辺トランジスタ４０を構成する箇所の、層間絶縁膜５３及び第２の半導体層５４１を厚さ方向に貫通し、第１の半導体層５２に至る第１の溝部５３Aを形成する。
【００３９】
次いで、図５に示すように、第１の溝部５３Ａを埋設するようにして第２の半導体層５４１上に第３の半導体層５４２を形成する。この第３の半導体層５４２も、上記同様にポリシリコン等からＣＶＤ法などの公知の成膜手法を用いて形成することができる。
【００４０】
次いで、図６に示すように、第３の半導体層５４２上に形成したマスクを介してエッチング処理を施し、選択ゲートトランジスタ３０及び周辺トランジスタ４０を構成する箇所の、第３の半導体層５４２内に第２の半導体層５４１に到達しないようにして第２の溝部５４Ａを形成する。なお、第２の溝部５４Ａ内には、後にシリサイド抑制膜３５が形成されることになるので、その大きさは、好ましくは膜３５の大きさが図２に関連して説明したような要件を満足するような大きさに形成する。
【００４１】
次いで、図７に示すように、第２の溝部５４Ａを埋設するようにして第３の半導体層５４２上に膜５５を形成する。この膜５５は、上述のように例えばシリコン窒化膜などからスパッタリング法などの公知の成膜手法によって形成することができる。
【００４２】
次いで、膜５５上に図示しないマスクを形成し、膜５５を介して、トンネル絶縁膜５１、第１の半導体層５２、層間絶縁膜５３、第２の半導体層５４１及び第３の半導体層５４２からなる積層体に対してエッチング処理を施し、前記積層体を貫通し、半導体基板１１が露出するようにして第３の溝部４１Ａ及び４２Ａを形成する。この際、膜５５の上面も前記エッチング処理によって平坦化処理がなされる（図８参照）。
【００４３】
次いで、第３の溝部４１Ａ及び４２Ａを埋設するようにして膜５５上に絶縁膜６１を形成し、エッチバックして膜５５の表面を露出させる（図９参照）。この際、前記エッチバックによって、後にメモリセルトランジスタ２０を構成する積層体間の絶縁膜６１の上部が欠け、さらに後に選択ゲートトランジスタ３０及び周辺トランジスタ４０を構成する積層体の側方の絶縁膜６１は、半導体基板１１が露出するようにして欠けてしまうので、前記欠けを補完して平坦化するための絶縁膜６２をさらに形成する（図１０参照）。
【００４４】
なお、絶縁膜６１及び６２は、それぞれ素子分離絶縁膜４１〜４３を構成し、これによって、メモリセルトランジスタ領域、選択ゲートトランジスタ領域及び周辺トランジスタ領域が分離され、画定される。
【００４５】
次いで、図１１に示すように、膜５５をエッチバックして、第３の半導体層５４２の表面が露出するようにする。この際、前記選択ゲートトランジスタ領域及び前記周辺トランジスタ領域内の、第２の溝部５４Ａ内には膜５５の一部が膜３５として残存するようになる。
【００４６】
次いで、図１１に示す構造体の表面に、Ｎｉ，ＮｉＰｔ又はＣｏなどの膜を形成し、ランプ加熱などによるアニール処理によって前記膜中のＮｉ元素などを第３の半導体層５４２及び第２の半導体層５４１中に拡散させてシリサイド化する。この際、前記選択ゲートトランジスタ領域及び前記周辺トランジスタ領域内の第３の半導体層５４２内には膜３５が残存しているので、前記シリサイド化は、第１の半導体層５２内に深く進行せず、図１に示すような不揮発性半導体メモリを得ることができる。
【００４７】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００４８】
【図１】実施形態における不揮発性半導体メモリの要部を概略的に示す断面図である。
【図２】実施形態における不揮発性半導体メモリの、選択ゲートトランジスタ及び周辺トランジスタにおけるシリサイド抑制膜の寸法要件を説明するための図である。
【図３】実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図４】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図５】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図６】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図７】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図８】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図９】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図１０】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図１１】同じく、実施形態における不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【符号の説明】
【００４９】
１０  不揮発性半導体メモリ
２０  メモリセルトランジスタ
２１  第１のトンネル絶縁膜
２２  浮遊ゲート
２３  第１の層間絶縁膜
２４  制御ゲート
３０  選択ゲートトランジスタ
３１  第２のトンネル絶縁膜
３２  半導体層
３３  第２の層間絶縁膜
３４  シリサイド層
３５  シリサイド抑制膜
４０  周辺トランジスタ
４１〜４３  素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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