(57)【要約】【課題】ＬＤＤ領域がゲート電極の下部とオーバーラップするのを防止し、素子のパフォーマンスを向上させるようにした半導体素子及びその製造方法を提供する。【解決手段】ＳＴＩ領域及びゲート領域が定義された下部構造物において、前記ＳＴＩ領域の内部に素子隔離膜を、前記ゲート領域の内部に犠牲層を形成する段階と、前記素子隔離膜及び前記犠牲層をバリア（ｂａｒｒｉｅｒ）とし、前記素子隔離膜と前記犠牲層との間にＬＤＤ領域を形成する段階と、前記ゲート領域の内部に形成された前記犠牲層を選択的に除去する段階と、前記犠牲層が除去された前記ゲート領域の内部側壁にスペーサを形成する段階と、前記犠牲層が除去された前記ゲート領域の内部下側にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、前記ＬＤＤ領域の上部に接合領域を形成する段階と、前記ＬＤＤ領域を前記ゲート領域の下部両側端まで拡散させる段階と、を含む。【選択図】図５
2009152580.tif 000002
【特許請求の範囲】
【請求項１】
ＳＴＩ領域及びゲート領域が定義された下部構造物において、前記ＳＴＩ領域の内部に素子隔離膜を、前記ゲート領域の内部に犠牲層を形成する段階と、
前記素子隔離膜及び前記犠牲層をバリア（ｂａｒｒｉｅｒ）とし、前記素子隔離膜と前記犠牲層との間にＬＤＤ領域を形成する段階と、
前記ゲート領域の内部に形成された前記犠牲層を選択的に除去する段階と、
前記犠牲層が除去された前記ゲート領域の内部側壁にスペーサを形成する段階と、
前記犠牲層が除去された前記ゲート領域の内部下側にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部にゲート電極を形成する段階と、
前記ＬＤＤ領域の上部に接合領域を形成する段階と、
前記ＬＤＤ領域を前記ゲート領域の下部両側端まで拡散させる段階と、
を含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記素子隔離膜と前記犠牲層を同時に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲート電極を形成する段階は、
前記ゲート領域内部に導電物質層を埋め立てる段階と、
前記スペーサを停止層としてＣＭＰ工程を行う段階と、
からなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ゲート領域内部に前記導電物質層としてポリシリコン層を形成することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記ゲート電極を形成する段階は、
前記ゲート領域内部に導電物質層を埋め立てる段階と、
前記下部構造物の垂直方向に対して第１傾斜角だけ傾いた第１方向から、第１ドーズ量で前記導電物質層内部にイオンを注入する段階と、
前記下部構造物の垂直方向に対して前記第１方向と反対方向に第２傾斜角だけ傾いた第２方向から、第２ドーズ量で前記導電物質層内部にイオンを注入する段階と、
前記下部構造物の垂直方向から第３ドーズ量で前記導電物質層内部にイオンを注入する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第３ドーズ量は、前記第１ドーズ量及び第２ドーズ量よりも大きい値であることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１傾斜角及び第２傾斜角は、０°から４５°の範囲でいずれかの値を有することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記ゲート領域内部に導電物質層として金属層を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
ＳＴＩ領域及びゲート領域が定義された下部構造物と、
前記ＳＴＩ領域の内部に形成された素子隔離膜と、
前記ＳＴＩ領域と段差を持つ前記ゲート領域の内部側壁に形成された側壁スペーサと、
前記ゲート領域の内部下側に形成されたゲート絶縁膜と、
前記素子隔離膜と同じ高さを持つように形成されるとともに前記ゲート絶縁膜上に形成されるゲート電極と、
前記素子隔離膜と前記ゲート電極との間に形成される接合領域と、
前記接合領域の下部に形成されたＬＤＤ領域と、
を含んでなることを特徴とする半導体素子。
【請求項１０】
前記ゲート電極は、金属層またはポリシリコン層のいずれかであることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記ゲート電極は、
導電物質層で形成され、
前記導電物質層の下部両側端に位置する第１不純物イオン濃度の第１領域と、前記第１不純物イオン濃度よりも高い不純物イオン濃度を有するとともに、前記導電物質層において前記第１領域以外の残り領域である第２領域と、から構成されることを特徴とする請求項９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、素子の信頼性を向上させるようにした半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度を向上させながら、同じ面積により多くのトランジスタを集積させるためにトランジスタの大きさを益々小さく設計している。
【０００３】
しかしながら、ソース／ドレインの接合深さを無制限に浅くすることはできないという制約がある。これは、チャンネル長が従来の長チャンネル（Ｌｏｎｇ  ｃｈａｎｎｅｌ）から０．５μｍ以下の短チャンネル（ｓｈｏｒｔ  ｃｈａｎｎｅｌ）に減少することによって、ソース／ドレインの空乏領域がチャンネル中に浸透して有効チャンネル長が減るとともに、しきい電圧（Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）が減少し、ＭＯＳトランジスタにおいてゲート制御の機能が失われる短チャンネル効果（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）が生じるためである。
【０００４】
このような短チャンネル効果を防止するためには、ゲート絶縁膜の厚さを減少させたり、ソース／ドレイン間のチャンネル、すなわち、ゲート電極下部の空乏領域の最大幅（Ｍａｘｉｍｕｍ  ｗｉｄｔｈ  ｏｆ  ｄｅｐｌｅｔｉｏｎ）を減少させたり、半導体基板内の不純物濃度を減少させたりしながら、同時に浅い接合(Ｓｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ)を形成しなければならない。
【０００５】
このように浅い接合を持つようにした半導体素子のうち、ＭＯＳトランジスタは、低濃度ドレイン（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ、以下、‘ＬＤＤ’と称する。）構造の代表とされている。
【０００６】
図１Ａ乃至図１Ｅは、従来の半導体素子の製造過程を示す工程断面図である。以下に示す図面において、同一の構成要素には同一の参照符号を付する。
【０００７】
まず、図１Ａに示すように、アクティブ領域と素子隔離領域とが定義された（ｄｅｆｉｎｅｄ）半導体基板２１の素子分離領域にＬＯＣＯＳまたはＳＴＩ（Ｓｗａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を通じて素子隔離膜２２を形成する。
【０００８】
続いて、半導体基板２１を高温で熱酸化した後、この半導体基板２１上にゲート絶縁膜２３及びポリシリコン層を順次に蒸着する。
【０００９】
次に、フォト及びエッチング工程を通じて上記ポリシリコン層及びゲート絶縁膜２３を選択的にエッチングし、ゲート電極２４を形成する。
【００１０】
図１Ｂに示すように、ゲート電極２４を含む半導体基板２１の全面に酸化膜２５を形成する。
【００１１】
続いて、ゲート電極２４をマスクとして半導体基板２１の全面に低濃度の不純物イオンを注入し、ゲート電極２４両側の半導体基板２１の表面内にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２６を形成する。この時、イオン注入には、低ドーズインプラント（ｌｏｗ  ｄｏｓｅ  ｉｍｐｌａｎｔ）工程を用いる。
次に、図１Ｃに示すように、酸化膜２５を除去し、ゲート電極２４を含む半導体基板２１の全面にエッチング選択比の異なる第１及び第２絶縁膜２７，２８を順次形成する。
【００１２】
ここで、第１絶縁膜２７はシリコン酸化膜、第２絶縁膜２８はシリコン窒化膜で形成することが好ましい。
【００１３】
一方、酸化膜２５を除去する時に、酸化膜２５はゲート絶縁膜２３の膜質に影響を与えるだけでなく、素子隔離膜２２のディボット深さ(ｄｉｖｏｔ  ｄｅｐｔｈ)を増加させ、デバイスパフォーマンスに影響を与えることとなる。
【００１４】
図１Ｄに示すように、第１及び第２絶縁膜２７，２８の全面エッチバック（ｅｔｃｈ  ｂａｃｋ）工程を実施し、ゲート電極２４の両側面に第１及び第２絶縁膜側壁２７ａ，２８ａを形成する。
【００１５】
図１Ｅに示すように、ゲート電極２４及び第１及び第２絶縁膜側壁２７ａ，２８ａをマスクとして半導体基板２１の全面に高濃度不純物イオンを注入し、半導体基板２１の表面内に、ＬＤＤ領域２６につながるソース／ドレイン不純物領域２９を形成する。この時、イオン注入には、高ドーズインプラント（ｈｉｇｈ  ｄｏｓｅ  ｉｍｐｌａｎｔ）工程を用いる。
【００１６】
以降、図示しないが、通常の工程で層間絶縁膜及び金属配線などを形成することで、ロジック工程が完了する。
【００１７】
しかしながら、上記のようにゲート電極形成後に低ドーズインプラント工程を通じてＬＤＤ領域を形成し、続いてスペーサ形成後に再び高ドーズインプラント（ｈｉｇｈ  ｄｏｓｅ  ｉｍｐｌａｎｔ）工程を行う従来技術では、ＬＤＤ領域が、ゲート絶縁膜の下部とオーバーラップする領域（図１ＥのＯＬ）を持つように形成され、これにより、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が脆弱となる他、この時に生じる寄生キャパシタンスは素子のパフォーマンスを劣化させる原因となってしまう。
【００１８】
また、スペーサを介してゲートとアクティブ領域間をアイソレーション(ｉｓｏｌａｔｉｏｎ)させる構造では、隣り合うゲート電極間の誘電層（ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）にはギャップフィル工程を実施し難くなる。このため、図２に示すように、小さい工程変化によってもボイド（ｖｏｉｄ）のような欠陥（ｄｅｆｅｃｔ）が生じるという問題点があった。
【００１９】
図２は、隣接するゲート電極２４間にできたボイド３０を示す図である。このようなボイドによって、埋め立てられた金属パターン間にブリッジ（Ｗ−ｂｒｉｄｇｅ）が生じる恐れがあるという問題もあった。図２で説明していない図面符号４０は誘電層を表す。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は上記の問題点を解決するためのもので、その目的は、ＬＤＤ領域がゲート電極の下部とオーバーラップするのを防止し、素子のパフォーマンスを向上させるとともに、隣接するゲート電極間に欠陥が生じるのを防止できる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の実施例による半導体素子の製造方法は、ＳＴＩ領域及びゲート領域が定義された下部構造物において、前記ＳＴＩ領域の内部に素子隔離膜を、前記ゲート領域の内部に犠牲層を形成する段階と、前記素子隔離膜及び前記犠牲層をバリア（ｂａｒｒｉｅｒ）とし、前記素子隔離膜と前記犠牲層との間にＬＤＤ領域を形成する段階と、前記ゲート領域の内部に形成された前記犠牲層を選択的に除去する段階と、前記犠牲層が除去された前記ゲート領域の内部側壁にスペーサを形成する段階と、前記犠牲層が除去された前記ゲート領域の内部下側にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、前記ＬＤＤ領域の上部に接合領域を形成する段階と、前記ＬＤＤ領域を前記ゲート領域の下部両側端まで拡散させる段階と、を含んでなることを特徴とする。
【００２２】
好ましくは、前記ゲート電極を形成する段階は、前記ゲート領域内部に導電物質層を埋め立てる段階と、前記下部構造物の垂直方向に対して第１傾斜角だけ傾いた第１方向から、第１ドーズ量で前記導電物質層内部にイオンを注入する段階と、前記下部構造物の垂直方向に対して前記第１方向と反対方向に第２傾斜角だけ傾いた第２方向から、第２ドーズ量で前記導電物質層内部にイオンを注入する段階と、前記下部構造物の垂直方向から第３ドーズ量で前記導電物質層内部にイオンを注入する段階と、を含む。ここで、前記第３ドーズ量は、前記第１ドーズ量及び第２ドーズ量よりも大きい値であり、前記第１傾斜角及び第２傾斜角は、０°から４５°の範囲でいずれかの値を有する。
【００２３】
上記の目的を達成するために、本発明の実施例による半導体素子は、ＳＴＩ領域及びゲート領域が定義された下部構造物と、前記ＳＴＩ領域の内部に形成された素子隔離膜と、前記ＳＴＩ領域と段差を持つ前記ゲート領域の内部側壁に形成された側壁スペーサと、前記ゲート領域の内部下側に形成されたゲート絶縁膜と、前記素子隔離膜と同じ高さを持つように形成されるとともに前記ゲート絶縁膜上に形成されるゲート電極と、前記素子隔離膜と前記ゲート電極との間に形成される接合領域と、前記接合領域の下部に形成されたＬＤＤ領域と、を含んでなることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、ＳＴＩ領域及びゲート領域を同時に形成することによって、ゲートプロファイル（ｇａｔｅ  ｐｒｏｆｉｌｅ）を変化させ、素子特性の改善及び工程マージンの確保を図ることが可能になる。特に、ゲート線幅が狭くなる微細ナノ級のマイクロ工程に適用するとともに、金属層からなるゲート電極を具現することが可能になる。
【００２５】
また、ＳＴＩ領域及びゲート領域を同時に形成し、ＳＴＩ領域の内部に素子隔離膜を形成し、ゲート領域の内部に犠牲層を形成した後、素子隔離膜及び犠牲層をバリアとしてＬＤＤ領域を形成することによって、ＬＤＤ領域とゲート電極とが重ならない構造を提供することができる。
【００２６】
また、ゲート電極内部の不純物イオン濃度を容易に調節でき、これにより、ＬＤＤ領域とゲート電極とがオーバーラップするのをより効果的に防止でき、ＧＩＤＬの特性を改善することができる。
【００２７】
また、ゲートの抵抗値を構成要素とする非サリサイドポリレジスタ（ｎｏｎ  ｓａｌｉｃｉｄｅ  ｐｏｌｙ  ｒｅｓｉｓｔｏｒ）の特性改善に有効である。
【００２８】
また、ゲートとアクティブ領域間の段差が除去され、例えばＭ１Ｃ  ＲＩＥ工程で別途のエッチング停止層（ｓｔｏｐ  ｌａｙｅｒ）を形成しなくて済むので、工程を単純化させることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の他の目的、特徴及び利点は、添付の図面に基づく実施例の詳細な説明から明らかになる。
【００３０】
以下、添付の図面を参照しつつ、本発明の実施例の構成とその作用について説明する。図面に示され、かつ、これに基づいて説明される本発明の構成と作用は少なくとも一つの実施例として説明されるもので、これによって本発明の技術的思想及びその核心構成及び作用が制限されることはない。
【００３１】
以下、添付の図面を参照しつつ、本発明に係る半導体素子及びその製造方法の好適な実施例について詳細に説明する。
【００３２】
図３Ａ乃至図３Ｈは、本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【００３３】
図３Ａに示すように、下部構造物１００上に素子隔離膜が形成されるＳＴＩ領域Ｓとゲート電極が形成されるゲート領域Ｇを定義する。
【００３４】
ここで、下部構造物は、例えばシリコン基板であっても良く、絶縁膜上に形成されたシリコン層であっても良い。したがって、以下に説明される基板は下部構造物として理解されるべきである。
【００３５】
上記ＳＴＩ領域Ｓ及びゲート領域Ｇは、下部構造物１００を選択的に除去して形成される。この時、ＳＴＩ領域の深さｈ２がゲート領域の深さｈ１よりも大きい値を持つ。
【００３６】
また、ＳＴＩ領域Ｓ及びゲート領域Ｇは、一つの工程で同時に形成される。
【００３７】
ＳＴＩ領域Ｓ及びゲート領域Ｇの形成について詳細に説明すると、まず、下部構造物１００上にフォトレジストを塗布する。
【００３８】
続いて、光の透過領域と半透過領域を両方とも有するハーフトーンマスク（ｈａｌｆ  ｔｏｎｅ  ｍａｓｋ）または光の回折を用いたスリットマスク（ｓｌｉｔ  ｍａｓｋ）でフォトレジストを露光する。これにより、一回の工程で互いに段差を持つＳＴＩ領域及びゲート領域を同時に形成する。
【００３９】
次に、図３Ｂに示すように、ＳＴＩ領域の内部に絶縁膜からなる素子隔離膜１１０を、ゲート領域の内部に絶縁膜からなる犠牲層１２０を形成する。
【００４０】
例えば、ＳＴＩ領域及びゲート領域を埋め立てるように基板全面に絶縁膜を蒸着する。その後、下部構造物１００を停止層（ｓｔｏｐ  ｌａｙｅｒ）としてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学的機械的研磨）工程を実施する。これにより、素子隔離膜１１０及び犠牲層１２０を同時に形成する。
【００４１】
次に、図３Ｃに示すように、素子隔離膜１１０及び犠牲層１２０をバリア（ｂａｒｒｉｅｒ）とし、素子隔離膜１１０とゲート電極の形成される領域との間に低濃度の不純物イオンを注入し、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１３０を形成する。この時、イオン注入には、低ドーズインプラント工程を用いる。また、イオン注入時にはフォトレジストなどを用いて別途のマスクを形成しても良い。
【００４２】
次に、図３Ｄに示すように、犠牲層１２０を選択的に除去する。
【００４３】
例えば、ゲート領域のみ露出されるように選択的にフォトレジストパターンを形成した後、犠牲層１２０を選択的にエッチングすることができる。
【００４４】
次に、図３Ｅに示すように、犠牲層１２０が除去されてできたトレンチ形状の、相対的に低い領域の側壁に側壁スペーサ１４０を形成する。すなわち、基板全面にシリコン窒化膜（Ｓｉｌｉｃｏｎ  Ｎｉｔｒｉｄｅ）を蒸着した後、異方性エッチング（ａｎｉｓｏｔｒｏｐｉｃ  ｅｔｃｈｉｎｇ）工程を通じて側壁のシリコン窒化膜以外の残りのシリコン窒化膜部分を選択的に除去し、側壁スペーサ１４０を形成する。
【００４５】
次に、図３Ｆに示すように、ゲート領域において側壁スペーサ１４０が形成された領域以外の残りの領域、すなわち、ゲート領域の下部にゲート絶縁膜１４２を形成した後、このゲート絶縁膜１４２の上部にゲート電極物質層１５０を形成する。
【００４６】
このゲート電極物質層１５０は、導電性物質を埋め立てて形成する。例えば、金属やポリシリコンで形成すれば良い。
【００４７】
より詳細には、ゲート絶縁膜１４２の上部に、ゲート領域を埋め立てるように導電性物質を蒸着した後、シリコン窒化膜からなる側壁スペーサ１４０を停止層としてＣＭＰ工程を行う。これにより、ゲート電極物質層１５０を形成する。
【００４８】
次に、図３Ｇに示すように、ＬＤＤ領域１３０の上部に高濃度の不純物イオンを注入し、接合領域１３２を形成する。この時、イオン注入には、高ドーズインプラント工程を用いる。
なお、形成された接合領域１３２の下部には、ＬＤＤ領域１３０が存在する。
【００４９】
高ドーズインプラント工程とは、ＬＤＤ領域１３０を形成するための低ドーズインプラント工程に比べて高いエネルギーでイオンを注入する工程のことをいい、同様に、高濃度という用語も、ＬＤＤ領域１３０を形成する段階におけるイオン濃度よりも相対的に高い濃度のことをいう。
【００５０】
続いて、図３Ｈに示すように、ゲート領域下端の両側、すなわち、左側及び右側の末端までＬＤＤ領域を拡散させる。この時には、例えば、アニリング（ａｎｎｅａｌｉｎｇ）工程を通じてＬＤＤ領域を拡散させる。
【００５１】
図示しないが、以降、必要に応じてサリサイド（ｓａｌｉｃｉｄｅ）工程や、ＢＥＯＬ（Ｂａｃｋ−Ｅｎｄ−Ｏｆ−Ｌｉｎｅ）工程や、Ｍ１Ｃ工程などを行うことが可能である。
【００５２】
このように、本発明の第１実施例による半導体素子の製造方法では、ゲート領域及びＳＴＩ領域を同時に形成し、ゲート領域の内部に素子隔離膜１１０と同一物質から形成される犠牲層１２０を形成し、以降、犠牲層１２０及び素子隔離膜１１０をバリアとしてイオンを注入し、ＬＤＤ領域１３０を形成する。これにより、ゲート電極下部とＬＤＤ領域１３０が重なり合うのを防止することができる。
【００５３】
次に、添付の図面を参照しつつ、本発明の第２実施例による半導体素子の製造方法について説明する。
【００５４】
図４Ａ乃至図４Ｄは、本発明の第２実施例による半導体素子の製造方法の特徴的な部分を示す工程断面図である。
【００５５】
まず、図示しないが、ゲート電極を形成する段階までは、上記した本発明の第１実施例による半導体素子の製造方法と同一なので、その説明は省略する。
【００５６】
また、本発明の第２実施例による半導体素子の製造方法において、ゲート電極を完成する以前にまず、ポリシリコンのようにイオン注入可能な導電性物質でゲート電極物質層１５０を形成する。
【００５７】
ゲート電極物質層１５０をポリシリコン層で形成する場合における以降の工程例を、図４Ａ乃至図４Ｃを参照して説明する。
【００５８】
まず、図４Ａに示すように、基板の垂直方向Ｎに対して第１方向Ιに第１傾斜角θ１だけ傾いた方向からイオンを注入する。
【００５９】
続いて、図４Ｂに示すように、基板の垂直方向Ｎに対して第１方向と反対方向である第２方向Ι’に第２傾斜角θ２だけ傾いた方向からイオンを注入する。
【００６０】
続いて、図４Ｃに示すように、基板の垂直方向ＩＩからゲート電極物質層１５０の内部にイオンを注入する。この時、基板の垂直方向に対して傾いた方向からイオンを注入する時のドーズ量は、基板の垂直方向からイオンを注入する時のドーズ量よりも小さくする。
【００６１】
ちなみに、不純物イオンは、ｎ−タイプの場合にはリン（Ｐ）をはじめとする３族元素を用いることができ、ｐ−タイプの場合にはボロン（Ｂ）をはじめとする５族元素を用いることができる。
【００６２】
また、第１傾斜角及び第２傾斜角は、０°から４５°の値とすることが好ましい。
【００６３】
以上の過程によって、ポリシリコン層、すなわち、ゲート電極物質層１５０にイオンが注入される時に、ＬＤＤ領域１３０の上部にも同時にイオンが注入され、接合領域をゲート電極と同時に形成することができる。
【００６４】
上記したイオン注入の結果、図４Ｄに示すように、第１領域１５４と第２領域１５２とから構成されるゲート電極が形成される。ここで、第１領域１５４は、ゲート電極の下部の両側端部において第１濃度の不純物イオン濃度を持つ。また、第２領域１５２は、第１濃度よりも高い第２濃度を有し、ゲート電極において第１領域以外の残り領域に形成される。
【００６５】
このように、イオン注入のドーズ量及び注入角度を調節することによって互いに異なる濃度分布を持つ２つの領域１５２，１５４から構成されるゲート電極を形成する。特に、ゲート電極下部の両側端部の不純物イオン濃度は、残りの領域の不純物イオンの濃度よりも低くする。
【００６６】
このように、ゲート電極下部の両側端部の不純物イオン濃度を相対的に低く形成することによって、ゲート電極下部の端部におけるフィールド（ｆｉｅｌｄ）を減少させ、ＧＩＤＬを改善するという効果を奏する。
【００６７】
次に、本発明の第１実施例による半導体素子について、図５を参照しつつ説明する。
【００６８】
図５は、本発明の第１実施例による半導体素子を示す断面図である。
【００６９】
同図に示すように、本発明の第１実施例による半導体素子は、ＳＴＩ領域Ｓ及びゲート領域Ｇが定義された下部構造物１００と、ＳＴＩ領域内部に形成された素子隔離膜１１０と、ゲート領域の側壁に形成された側壁スペーサ１４０と、ゲート領域の下部に形成されたゲート絶縁膜１４２と、ゲート領域においてゲート絶縁膜１４２上に形成されるゲート電極１５０と、素子隔離膜１１０とゲート電極１５０との間に形成される接合領域１３２と、接合領域１３２の下部に形成されたＬＤＤ領域１３０と、で構成される。
【００７０】
ここで、素子隔離膜１１０とゲート電極は、同じ高さを有するように形成される。
【００７１】
また、ＬＤＤ領域１３０の下端がゲート領域の下端と正確に一致するように形成される。
【００７２】
ＳＴＩ領域及びゲート領域は、下部構造物１００の一部が除去された凹部で定義され、ＳＴＩ領域の深さはゲート領域の深さよりも大きく形成される。
【００７３】
下部構造物１００は、例えばシリコン基板とすることができるが、これに限定されることはない。なお、以下に説明される基板は下部構造物１００として理解されるべきである。
【００７４】
素子隔離膜１１０は、シリコン窒化膜やシリコン酸化膜のような絶縁膜で形成し、側壁スペーサ１４０は好ましくは、シリコン窒化膜で形成すると良い。
【００７５】
ゲート絶縁膜１４２は、好ましくはシリコン酸化膜で形成され、ゲート電極を下部構造物１００から絶縁させる役割を果たす。
【００７６】
また、ゲート電極は導電性物質で形成され、例えば、金属層で形成されることができる。
【００７７】
このように、本発明の第１実施例による半導体素子は、ゲート電極の下部とＬＤＤ領域１３０とが重なり合うのを防止できる構造となっているため、素子特性を改善すると共に、金属層からなるゲート電極を容易に具現できるという効果を奏する。
【００７８】
次に、図６を参照しつつ、本発明の第２実施例による半導体素子について説明する。
【００７９】
図６は、本発明の第２実施例による半導体素子を示す断面図である。
【００８０】
同図に示すように、本発明の第２実施例による半導体素子は、ＳＴＩ領域Ｓ及びゲート領域Ｇが定義された下部構造物１００と、ＳＴＩ領域の内部に形成された素子隔離膜１１０と、ゲート領域の側壁に形成された側壁スペーサ１４０と、ゲート領域の下部に形成されたゲート絶縁膜１４２と、素子隔離膜１１０と同じ高さを有するように形成されるとともに、ゲート領域でゲート絶縁膜１４２上に形成されるゲート電極１５２及び１５４と、素子隔離膜１１０とゲート電極１５２及び１５４との間に形成される接合領域１３２と、接合領域１３２の下部に形成されたＬＤＤ領域１３０と、で構成される。
【００８１】
ゲート電極１５２及び１５４は、ポリシリコンで形成され、同時にゲート電極１５２及び１５４は、互いに異なる不純物イオン濃度を持つ第１領域１５４と第２領域１５２とからなる。
【００８２】
第１領域１５４は、ゲート電極下部の両側端部に位置し、第１不純物イオン濃度を有する。第２領域１５２は、第１領域１５４以外の残り領域で、第１不純物イオン濃度よりも高い不純物イオン濃度を有する。
【００８３】
このように、本発明の第２実施例による半導体素子は、ゲート電極１５２及び１５４の下部とＬＤＤ領域１３０とが重なり合うのを防止できる構造となっており、ポリシリコンでゲート電極を形成する時に、ゲート電極下部の両側端部におけるフィールドを減少させ、ＧＩＤＬを改善できるという効果を奏する。
【００８４】
一方、本発明は、以上の具体的な実施例及び添付の図面に限定されることはなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明らかである。
【図面の簡単な説明】
【００８５】
【図１Ａ】従来の半導体素子の製造方法を示す工程断面図である。
【図１Ｂ】従来の半導体素子の製造方法を示す工程断面図である。
【図１Ｃ】従来の半導体素子の製造方法を示す工程断面図である。
【図１Ｄ】従来の半導体素子の製造方法を示す工程断面図である。
【図１Ｅ】従来の半導体素子の製造方法を示す工程断面図である。
【図２】従来の半導体素子の問題点の一例を示す図である。
【図３Ａ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｂ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｃ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｄ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｅ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｆ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｇ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図３Ｈ】本発明の第１実施例による半導体素子の製造方法を示す工程断面図である。
【図４Ａ】本発明の第２実施例による半導体素子の製造方法を示す工程断面図である。
【図４Ｂ】本発明の第２実施例による半導体素子の製造方法を示す工程断面図である。
【図４Ｃ】本発明の第２実施例による半導体素子の製造方法を示す工程断面図である。
【図４Ｄ】本発明の第２実施例による半導体素子の製造方法を示す工程断面図である。
【図５】本発明の第１実施例による半導体素子の断面図である。
【図６】本発明の第２実施例による半導体素子の断面図である。
【符号の説明】
【００８６】
１００  下部構造物、  １１０  素子隔離膜、  １２０  犠牲層、  １３０  ＬＤＤ領域、  １３２  接合領域、  １４０  側壁スペーサ、  １４２  ゲート絶縁膜、  １５０  ゲート電極物質層、  Ｇ  ゲート領域、  Ｓ  ＳＴＩ領域。  
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
2009152580.tif 000005
【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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