(57)【要約】【課題】スイッチングするデータのタイミングを分散させることにより同時スイッチングによる誤動作を防止し、誤動作防止のために必要であった電源線・グラウンド線の面積増大を、もしくは電源電圧値の増大を防ぐことが可能であるメモリアクセス回路及びアクセス方法を提供する。【解決手段】２個以上のメモリ回路１、２と複数のリクエスタ回路７〜９を有し、複数のリクエスタ回路７〜９を調停する調停回路３を備えるメモリアクセス回路１１において、複数のリクエスタ回路７〜９のうちの２つから一のメモリ１へのアクセス１３の位相と他のメモリ２へのアクセス１５の位相が互いにずれた関係となるよう制御する手段１０を有する。アクセス１３、１５は、反転関係にあるクロックと１８０度の位相差のデータで構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
２個以上のメモリ回路と複数のリクエスタ回路を有し、前記複数のリクエスタ回路を調停する調停回路を備えるメモリアクセス回路において、
前記複数のリクエスタ回路のうちの２つから一のメモリへのアクセスの位相と他のメモリへのアクセスの位相が互いにずれた関係となるよう制御する制御手段を有することを特徴とするメモリアクセス回路。
【請求項２】
前記アクセスは、反転関係にあるクロックと１８０度の位相差のデータで構成される請求項１記載のメモリアクセス回路。
【請求項３】
前記第１のメモリへのアクセスの位相と前記第２のメモリへのアクセスの位相が互いに９０度ずらした関係である請求項１に記載のメモリアクセス回路。
【請求項４】
２個以上のメモリ回路と複数のリクエスタ回路を有し、前記複数のリクエスタ回路を調停する調停回路を備えるメモリアクセス回路におけるメモリアクセス方法において、
前記複数のリクエスタ回路のうちの２つから一のメモリへのアクセスの位相と他のメモリへのアクセスの位相が互いにずれた関係となるよう制御することを特徴とするメモリアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアクセス回路及びアクセス方法に関し、特に大規模集積回路で使用する外付けもしくは内蔵のメモリに対する制御回路に好適なメモリアクセス方法に関する。
【背景技術】
【０００２】
近年、多くの電子機器に搭載されるＬＳＩが必要とするメモリの容量は増大している。特に映像機器用ＬＳＩに関しては、プログラム領域だけでなく、数フレームを保持するための画像データ領域をメモリとして持つ必要があり、容量とバンド幅は常に課題となっている。
そこで、その両面の問題を解決する方法として、非特許文献１に記載された技術がある。この技術は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭ（以下、「ＤＤＲ」という。）を外付けしたときのバンド幅の問題、ノイズの問題を解決し、更にＤＲＡＭ混載プロセスの持つ低容量、コスト高の問題を解決するもので、多ビット幅のＤＲＡＭとＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）とをシリコンインターポーザで接続するというものである。
この技術は、例えば図４に示すように、１２８ＭｂｉｔのＤＲＡＭ２０とＡＳＩＣ２１とを５１２ｂｉｔのデータ幅のデータバス２２で接続するというもので、動作周波数は６６ＭＨｚになる。つまり、このときのバンド幅は、５１２ｂｉｔ×６６ＭＨｚ＝３３．７９２Ｇｂ／ｓになる。
【０００３】
一方、ＤＤＲでこのバンド幅を達成するためには、１つのＤＤＲのデータ幅を３２ｂｉｔとし、４００Ｍｂ／ｓ品を使用すると仮定した場合、
３３７９２÷３２÷４００＝２．６４ 
より、３個必要になる。
【０００４】
また、バンド幅達成のためには動作周波数として、
３３７９２÷３２÷３＝３５２ 
より、１８０ＭＨｚ以上必要であり、消費電力増、ノイズ増などの問題が出てくる可能性がある。
【０００５】
他方、ＤＲＡＭ混載プロセスを使用する場合は、データ幅として一般的に２５６ｂｉｔは可能であり、前記バンド幅達成のためには、動作周波数として１３２ＭＨｚ以上である必要がある。１３２ＭＨｚという動作周波数は、現在の一般的なプロセス（９０ｎｍ、６５ｎｍ）においても不可能な数字ではない。しかし、混載できるＤＲＡＭの容量は、コストを考慮すると、現在のプロセスにおいて６０Ｍｂｉｔ程度であり、この数値は、ＦｕｌｌＨＤと呼ばれる１９２０×１０８０の解像度の１０ｂｉｔ精度の画像データ（１９２０×１０８０×３０）１フレーム分に相当する。つまり、搭載できるＤＲＡＭの容量は、せいぜい１フレーム分であり、数フレームを必要とする映像機器用ＬＳＩには不向きである。
【０００６】
従って、ＤＤＲ使用もしくは、ＤＲＡＭ混載プロセス利用の課題を解決するため、前記するように多ビットＤＲＡＭを使用し、低速で動作させることによりバンド幅と低容量の問題を解決する必要がある。
【非特許文献１】「システムＬＳＩの課題を先端実装技術との融合で乗り越える」、ＤｅｓｉｇｎＷａｖｅ Ｍａｇａｚｉｎｅ ２００６年８月号９６ページ〜１０１ページ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、多ビットＤＲＡＭを使用した場合においても、要求されるバンド幅の増大から、更なる多ビット化が求められている。すなわち、数フレーム分を同時に処理する必要があるため、例えば、６０Ｇｂ／ｓのバンド幅を達成する必要性が出てきている。６０Ｇｂ／ｓを達成するためには、動作周波数を６６ＭＨｚとした場合、データ幅が１０２４ビット必要となる。つまり、５１２ビット幅の多ビットＤＲＡＭを２個搭載することで、要求されるバンド幅を達成することが可能となる。
【０００８】
ところが、増大するデータ幅により、同時スイッチングによる電圧降下の問題が発生する。つまり、合計１０２４ビットのうち多くのビットが同時に同方向にスイッチングすることにより電源もしくはグラウンドレベルが揺れ、誤動作につながる可能性がある。
また、同時スイッチングによる誤動作を防ぐためには電源線・グラウンド線の強化が必要であり、面積の増大につながるという問題があった。
更に面積の増大を望まない場合は、電源電圧降下分を加味してあげておく必要があり、消費電力の増大を招くという問題があった。
【０００９】
本発明は、かかる問題点に鑑みてなされてものであり、スイッチングするデータのタイミングを分散させることにより同時スイッチングによる誤動作を防止し、誤動作防止のために必要であった電源線・グラウンド線の面積増大を、もしくは電源電圧値の増大を防ぐことが可能であるメモリアクセス回路及びアクセス方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、２個以上のメモリ回路と複数のリクエスタ回路を有し、前記複数のリクエスタ回路を調停する調停回路を備えるメモリアクセス回路において、前記複数のリクエスタ回路のうちの２つから一のメモリへのアクセスの位相と他のメモリへのアクセスの位相が互いにずれた関係となるよう制御する制御手段を有するメモリアクセス回路である。
【００１１】
また、本発明は、前記アクセスは、反転関係にあるクロックと１８０度の位相差のデータで構成されるメモリアクセス回路である。
【００１２】
そして、本発明は、前記第１のメモリへのアクセスの位相と前記第２のメモリへのアクセスの位相が互いに９０度ずらした関係であるメモリアクセス回路である。
【００１３】
更に、本発明は、２個以上のメモリ回路と複数のリクエスタ回路を有し、前記複数のリクエスタ回路を調停する調停回路を備えるメモリアクセス回路におけるメモリアクセス方法において、前記複数のリクエスタ回路のうちの２つから一のメモリへのアクセスの位相と他のメモリへのアクセスの位相が互いにずれた関係となるよう制御するメモリアクセス方法である。
【発明の効果】
【００１４】
本発明によれば、第１のメモリと調停回路間のアクセスと、第２のメモリと調停回路間のアクセスに関し、調停回路が互いの位相が異なるように制御することにより同時スイッチングによるノイズ及び電源電圧降下を防止することが可能である。
また、本発明によれば、３個以上のメモリと複数のリクエスタ回路を有している場合において、複数の位相関係を持つように調停回路を制御することにより同時スイッチングによるノイズ及び電源電圧降下を防止することが可能である。
従って、電源電圧降下分を加味してあげておく必要がなく、低消費電力動作が可能であり、環境技術であるといえる。
【発明を実施するための最良の形態】
【００１５】
本発明を実施するための最良の形態を説明する。
以下、本発明の第1の実施形態について、図面を参照しながら説明する。第1の実施形態におけるメモリアクセス回路であり、そのアクセス方法を行うメモリアクセス部１１は、図１において、第１のメモリ１及び第２のメモリ２と、メモリとリクエスタとの接続を調停するアービター３と、３個のリクエスタ、つまりリクエスタ７，リクエスタ８，リクエスタ９と、制御部１０とを備えている。
【００１６】
リクエスタ７、リクエスタ８及びリクエスタ９は、メモリバス６でアービター３と接続されている。
制御部１０は、アービター３と接続し、メモリ１とのアクセス４及びメモリ２とのアクセス５を制御しており、アクセス４はクロック１２とデータ１３、アクセス５はクロック１４とデータ１５で構成され、クロック１２とクロック１４は反転関係にあり、データ１３とデータ１５は１８０度の位相差がある。
【００１７】
また、図２はラウンドロビン方式のメモリアクセス方法を示した図であり、アービター３は、例えば、リクエスタ７、リクエスタ８及びリクエスタ９を持つラウンドロビン１６の構成でアービトレーションを行っている。
ここでラウンドロビン方式とは、例えばリクエスタ７からリクエスタ８方向に時計回りに各リクエスタとの調停を行う方式であり、リクエスタからアクセス要求がなければ次のリクエスタにアクセス権利が移るものである。例えば、全リクエスタからアクセス要求があれば、リクエスタ７→リクエスタ８→リクエスタ９の順番でアービター３が調停を行い、リクエスタ８のみアクセス要求を出していない場合は、リクエスタ７→リクエスタ９の順番でアービター３が調停を行うことになる。
【００１８】
また、図１及び図２に示す３つのリクエスタ７〜９は、アービター３を介してメモリ１またはメモリ２にアクセスすることが可能であり、どちらのメモリへアクセスするかは制御部１０が制御する。ここで、メモリ１とメモリ２の違いはなく、複数のメモリに分割するのは許容バンド幅を広げるためであり、メモリとのアクセススピードを上げることができない場合の一般的な手段の一つである。
【００１９】
図２に示すラウンドロビン方式を採用したアービター３を搭載し、３つのリクエスタ７〜９夫々のバンド幅がほぼ同一の場合のメモリアクセス部１１の動作を説明する。
リクエスタ７、リクエスタ８、リクエスタ９、夫々から接続要求がある場合、制御部１０は、アービター３に対し、リクエスタ７とメモリ１との間でアクセスが行われるよう制御し、そのアクセス方法は図３に示すように、クロック１２の立上りとデータ１３の位相を一致させる（以下、正転アクセスという。）。リクエスタ７とメモリ１のアクセス開始とほぼ同時にリクエスタ８とメモリ２とのアクセスは可能であり、制御部１０は、アービター３に対し、図３に示すクロック１４の立下りとデータ１５の位相を一致させる反転アクセスでアクセスするよう制御を行う。
【００２０】
次にリクエスタ７とメモリ１のアクセスがリクエスタ８とメモリ２のアクセスより早く終了したことをアービター３が検知すると、次のリクエスタ９とメモリ１とのアクセスを行うよう、制御部１０はアービター３に対し制御を行い、そのときのアクセスは正転アクセスとなる。
また、リクエスタ８とメモリ２のアクセスがリクエスタ７とメモリ１のアクセスより早く終了した場合は、それを検知したアービター３を介し、制御部１０はアービター３に対し、次のリクエスタ９とメモリ２とのアクセスを行うよう制御する。そのときのアクセスは反転アクセスとなる。
このように、夫々のリクエスタのバンド幅がほぼ等しい場合は、正転アクセスと反転アクセスを交互に選択し、アクセス４とアクセス５のアクセス方式が分散されるように制御部１０が制御を行う。
【００２１】
３つのリクエスタのバンド幅が大きく異なっていた場合、例えばリクエスタ７のバンド幅が全体のバンド幅の７０％をしめ、リクエスタ８のバンド幅が１５％、リクエスタ９のバンド幅が１５％を占める場合の動作を説明する。
リクエスタ７、リクエスタ８、リクエスタ９、夫々から接続要求がある場合、制御部１０は、アービター３に対し、リクエスタ７とメモリ１との間でアクセスが行われるよう制御し、そのアクセス方法は正転アクセスとなる。リクエスタ７とメモリ１のアクセス開始とほぼ同時にリクエスタ８とメモリ２とのアクセスは可能であり、制御部１０は、アービター３に対し、反転アクセスとなるよう制御する。
リクエスタ７のバンド幅が他のリクエスタのそれより大きいため、平均的なアクセスではリクエスタ８とメモリ２のアクセスがリクエスタ７とメモリ１のアクセスより早く終了すると考えられる。よって、制御部１０はアービター３に対し、次のリクエスタ９とメモリ２とのアクセスを行うよう制御し、そのときのアクセスは反転アクセスとなる。
【００２２】
従って、夫々のリクエスタのバンド幅が大きく異なる場合においても、制御部１０は正転アクセスと反転アクセスの選択を制御することにより、アクセス４とアクセス５のアクセス方式を分散することが可能である。
ここで、上記においてメモリを２個使用した場合の例を示したが、２個以上であればいくつでも構わない。また、位相差が１８０度異なるアクセスを例として示したが、１８０度にこだわる理由はなく、９０度、２７０度など他のアクセスと異なる位相差を選択することは可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態におけるメモリアクセス回路のブロック図。
【図２】ラウンドロビン方式のメモリアクセス方法の説明図。
【図３】メモリアクセスタイミングチャートの説明図。
【図４】従来におけるメモリアクセス回路のブロック図。
【符号の説明】
【００２４】
１、２  メモリ
３  アービター
４、５  メモリ―アービター間アクセス
６  メモリバス
７、８、９  リクエスタ
１０  制御部
１１  メモリアクセス部
１２、１４  クロック
１３、１５  データバス
１６  ラウンドロビン
２０  ＤＲＡＭ
２１  ＡＳＩＣ
２２  データバス
【図１】
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【図２】
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【図３】
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【図４】
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