(57)【要約】【課題】光検出部を備えるものであって該光検出部のリーク電流の発生を抑制し、Ｓ／Ｎの向上を図った画像表示装置の提供。【解決手段】基板上にマトリクス状に配置され独立に駆動される各画素とマトリックス状に配置され独立に駆動される光検出部とが混在されて形成され、  前記光検出部は少なくとも第１電極と第２電極とが接続された光電変換層からなる半導体層を備え、  前記半導体層に対する第１電極の接続面と第２電極の接続面は、それらの各中心交差軸が離間されて形成されている。【選択図】図１
2009033002.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置され独立に駆動される各画素とマトリックス状に配置され独立に駆動される光検出部とが混在されて形成され、
前記光検出部は少なくとも第１電極と第２電極とが接続された光電変換層からなる半導体層を備え、
前記半導体層に対する第１電極の接続面と第２電極の接続面は、それらの各中心交差軸が離間されて形成されていることを特徴とする画像表示装置。
【請求項２】
前記光検出部は、スイッチング素子を備え、該スイッチング素子のオンのタイミングで、前記半導体層で発生した電流を取り出すように構成されていることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記半導体層は、その一端側において前記スイッチング素子の一方の電極を兼ねる前記第１電極に接触して接続され、他端側において前記第２電極に接続されていることを特徴とする請求項２に記載の画像表示装置。
【請求項４】
前記半導体層は、前記スイッチング素子を被って形成される第１絶縁膜上に形成され、その一端側において前記スイッチング素子の前記第１電極に接触して接続され、他端側において前記半導体層を被う第２絶縁膜上に形成された前記第２電極に該第２絶縁膜に形成したスルーホールを通して接続されていることを特徴とする請求項２に記載の画像表示装置。
【請求項５】
前記スイッチング素子はボトムゲート型によって構成され、前記半導体層は前記スイッチング素子の半導体層と同層で形成され、
第１電極は該半導体層の一端側の表面に前記スイッチ素子の一方の電極が延在されて構成され、
第２電極は前記半導体層を被って形成される絶縁膜の上面に該絶縁膜に形成されたスルーホールを通して前記半導体層の他端側の表面に接続される電極によって構成されていることを特徴とする請求項２に記載の画像表示装置。
【請求項６】
前記半導体層は非導電型の半導体層であることを特徴とする請求項１ないし５のうちいずれかに記載の画像表示装置。
【請求項７】
前記半導体層は導電型の半導体層であることを特徴とする請求項１ないし５のうちいずれかに記載の画像表示装置。
【請求項８】
前記半導体層は非導電型の半導体層であり、第１電極との間に導電型の半導体層が介在されていることを特徴とする請求項１ないし５のうちいずれかに記載の画像表示装置。
【請求項９】
前記半導体層はｎ型半導体層であり、第２電極との間にｐ型半導体層が介在されていることを特徴とする請求項１ないし５のうちいずれかに記載の画像表示装置。
【請求項１０】
前記半導体層は非導電型の半導体層であり、第１電極との間にｎ型半導体層が介在され、第２電極との間にｐ型半導体層が介在されていることを特徴とする請求項１ないし５のうちいずれかに記載の画像表示装置。
【請求項１１】
前記半導体層は非導電型の半導体層であり、第１電極はｎ型多結晶半導体層で構成されていることを特徴とする請求項１ないし５のうちいずれかに記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像表示装置に係り、特に、光検出部が内蔵されている画像表示装置に関する。
【背景技術】
【０００２】
たとえば携帯電話あるいは車載用に用いられる液晶表示装置として、その表示画面から入力操作を行うことのできるタッチ入力検出機構を具備させたものが知られている。
【０００３】
また、該タッチ入力検出機構のうちそのセンサ部を液晶表示装置内において画素部と並設させて形成するものが知られるに至っている。
【０００４】
そして、前記センサ部は、主として、金属膜と半導体層の間に接合を設けたショットキー型の光センサ、あるいはｐ型とｎ型の半導体層の間にノンドープの半導体層を介在させた構成のｐｉｎ型の光センサによって構成されている。
【０００５】
このような構成の光センサは、それに逆バイアスを印加したときの光照射電流と暗電流の大きさが数桁異なり、これによって、大きなＳ／Ｎを期待できるからである。
【０００６】
このような構成からなる液晶表示装置は、たとえば下記特許文献１に開示がなされている。
【特許文献１】特開平１１−１２５８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述した構成の画像表示装置は、その光センサ部において、光電変換層である半導体層に対する第１電極の接続面と第２電極の接続面は、それらの各中心交差軸が互いに一致されて配置された構成となっている。
【０００８】
このため、主として前記半導体層に形成される空乏層に強電界が印加されることから、リーク電流発生に伴って暗電流が増大し易く、Ｓ／Ｎの向上の妨げになっていた。
【０００９】
また、電界強度を低下させるため半導体層の膜厚を増大させることが考えられるが、これは成膜時間の増大と該光センサ部が形成された基板の表面の平坦化の悪化を招くこととなり、表示品質の低下に結びつくことになる。
【００１０】
本発明の目的は、光検出部のリーク電流の発生を抑制しＳ／Ｎのさらなる向上を図った画像表示装置を提供するにある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
（１）本発明による画像表示装置は、たとえば、基板上にマトリクス状に配置され独立に駆動される各画素とマトリックス状に配置され独立に駆動される光検出部とが混在されて形成され、
前記光検出部は少なくとも第１電極と第２電極とが接続された光電変換層からなる半導体層を備え、
前記半導体層に対する第１電極の接続面と第２電極の接続面は、それらの各中心交差軸が離間されて形成されていることを特徴とする。
【００１３】
（２）本発明による画像表示装置は、たとえば、（１）の構成を前提とし、前記光検出部は、スイッチング素子を備え、該スイッチング素子のオンのタイミングで、前記半導体層で発生した電流を取り出すように構成されていることを特徴とする。
【００１４】
（３）本発明による画像表示装置は、たとえば、（２）の構成を前提とし、前記半導体層は、その一端側において前記スイッチング素子の一方の電極を兼ねる前記第１電極に接触して接続され、他端側において前記第２電極に接続されていることを特徴とする。
【００１５】
（４）本発明による画像表示装置は、たとえば、（２）の構成を前提とし、前記半導体層は、前記スイッチング素子を被って形成される第１絶縁膜上に形成され、その一端側において前記スイッチング素子の前記第１電極に接触して接続され、他端側において前記半導体層を被う第２絶縁膜上に形成された前記第２電極に該第２絶縁膜に形成したスルーホールを通して接続されていることを特徴とする。
【００１６】
（５）本発明による画像表示装置は、たとえば、（２）の構成を前提とし、前記スイッチング素子はボトムゲート型によって構成され、前記半導体層は前記スイッチング素子の半導体層と同層で形成され、
第１電極は該半導体層の一端側の表面に前記スイッチ素子の一方の電極が延在されて構成され、
第２電極は前記半導体層を被って形成される絶縁膜の上面に該絶縁膜に形成されたスルーホールを通して前記半導体層の他端側の表面に接続される電極によって構成されていることを特徴とする。
【００１７】
（６）本発明による画像表示装置は、たとえば、（１）ないし（５）のいずれかの構成を前提とし、前記半導体層は非導電型の半導体層であることを特徴とする。
【００１８】
（７）本発明による画像表示装置は、たとえば、（１）ないし（５）のいずれかの構成を前提とし、前記半導体層は導電型の半導体層であることを特徴とする。
【００１９】
（８）本発明による画像表示装置は、たとえば、（１）ないし（５）のいずれかの構成を前提とし、前記半導体層は非導電型の半導体層であり、第１電極との間に導電型の半導体層が介在されていることを特徴とする。
【００２０】
（９）本発明による画像表示装置は、たとえば、（１）ないし（５）のいずれかの構成を前提とし、前記半導体層はｎ型半導体層であり、第２電極との間にｐ型半導体層が介在されていることを特徴とする。
【００２１】
（１０）本発明による画像表示装置は、たとえば、（１）ないし（５）のいずれかの構成を前提とし、前記半導体層は非導電型の半導体層であり、第１電極との間にｎ型半導体層が介在され、第２電極との間にｐ型半導体層が介在されていることを特徴とする。
【００２２】
（１１）本発明による画像表示装置は、たとえば、（１）ないし（５）のいずれかの構成を前提とし、前記半導体層は非導電型の半導体層であり、第１電極はｎ型多結晶半導体層で構成されていることを特徴とする。
【００２３】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２４】
このように構成された画像表示装置は、光検出部のリーク電流抑制に伴う暗電流低減により、Ｓ／Ｎのさらなる向上を図ることができるようになる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明による画像表示装置の実施例を図面を用いて説明をする。
【００２６】
〈実施例１〉
（構成）
まず、図２は、本発明による画像表示装置（たとえば液晶表示装置）の画像表示領域２１に、多数の画素部２３がマトリックス状に配置され、それぞれの各画素部２３のたとえば図中ｙ方向に位置づけられる他の画素部２３との間に光検出部２２が配置されていることを示している。
【００２７】
すなわち、各画素部２３と同様に、光検出部２２もマトリックス状に配置され、これら光検出部２２は各画素部２３に対してｙ方向にずれて配置され、該ｙ方向に隣接して配置される各画素部２３の間に前記光検出部２２が配置されるようになっている。
【００２８】
そして、この実施例では、平面的に観て、各光検出部２２の面積は各画素部２３の面積よりもたとえば小さく形成されている。各画素部２３のいわゆる開口率を優先させているからである。
【００２９】
これにより、前記画像表示領域２１において各画素部２３を独立に駆動させることにより画像を映像させることができ、前記画像表示領域２１に画像を投影させ各光検出部２２を独立に駆動させることによりタッチ入力検出が可能となる。
【００３０】
なお、図２では、１個の画素部２３に対して１個の光検出部２２を配置させた構成としているものであるが、互いに隣接する複数（２個以上）の画素部２３に対して１個の光検出部２２を配置させるようにしてもよい。光検出部２２の全体的な数が低減しても、それがマトリックス状に配置されていれば、タッチ入力を検出することができるからである。
【００３１】
また、図２では、画素部２３に対して光検出部２２は図中ｙ方向にずらして配置させたものであるが、これに限定されることはなく、図中ｘ方向にずらして配置させるようにしてもよい。
【００３２】
図３（ａ）は、液晶を介して対向配置される各基板のうち一方の基板１（たとえば観察者側から遠くに配置される基板）の該液晶側の面に形成された前記光検出部２２の構成を示す平面図である。
【００３３】
この光検出部２２の詳細な構成は図１において説明する関係から、この図３（ａ）においては、概略的な説明をするに止める。
【００３４】
すなわち、薄膜トランジスタＴＦＴ１があり、この薄膜トランジスタＴＦＴ１は図中ｘ方向に延在するゲート電極配線４からの信号によってオンするようになっている。
【００３５】
薄膜トランジスタＴＦＴ１の一方の電極（ソース電極）には図中ｙ方向に延在する信号線８ａが接続され他方の電極（ドレイン電極）８ｂには光センサＬＳの半導体層１０の一端が接続され、該半導体層１０の他端には図中ｙ方向に延在する透明電極配線１２が接続されている。
【００３６】
このように構成された光検出部２２において、前記半導体層１０への光の照射の有無によって該半導体層１０で発生する電流が異なることから、その電流を、前記薄膜トランジスタＴＦＴ１のオンのタイミングで、前記信号線８ａから取り出すことで、光の照射状態を検出することができるようになっている。
【００３７】
図１は、図３（ａ）のI−I線における断面を示す図である。
【００３８】
図１において、基板１があり、この基板１の液晶側の表面の薄膜トランジスタＴＦＴ１の形成領域に半導体層２が島状に形成されている。この半導体層２はたとえば非晶質Ｓｉ膜あるいは多結晶Ｓｉ膜によって形成されている。
【００３９】
そして、該基板１の表面には前記半導体層２をも被って絶縁膜３が形成されている。この絶縁膜３は前記薄膜トランジスタＴＦＴ１の形成領域においてゲート絶縁膜として機能するようになっている。
【００４０】
前記絶縁膜３の表面には前記半導体層２のほぼ中央を横切る部分を有するゲート電極配線４が形成されている。
【００４１】
ここで、前記半導体層２は、平面的に観て、前記ゲート電極配線４をマスクとし該ゲート電極配線４からはみ出している部分において不純物がドープされて形成され、該ゲート電極配線４に対して一方の側の該半導体層２にはソース領域５が他方の側の該半導体層２にはドレイン領域６が形成されている。
【００４２】
前記絶縁膜３の表面には、前記ゲート電極配線４をも被って第１層間絶縁膜７が形成されている。該第１層間絶縁膜７には、前記半導体層２のソース領域５の一部およびドレイン領域６の一部をそれぞれ露出させるためのスルーホールＴＨ１、ＴＨ２が前記絶縁膜３をも貫通して形成されている。
【００４３】
そして、前記第１層間絶縁膜７の表面には信号線８ａおよびドレイン電極８ｂが形成され、前記信号線８ａの一部は前記スルーホールＴＨ１を通して前記半導体層２のソース領域５に接続され、前記ドレイン電極８ｂは前記スルーホールＴＨ２を通して前記半導体層２のドレイン領域６に接続されている。
【００４４】
前記第１層間絶縁膜７の表面には、前記信号線８ａおよびドレイン電極８ｂをも被って、第２層間絶縁膜９が形成されている。該第２層間絶縁膜９には、たとえば前記薄膜トランジスタＴＦＴ１の形成領域に隣接する領域において凹陥部ＤＮＴが形成され、この凹陥部ＤＮＴはその一端側に少なくとも前記ドレイン電極８ｂの表面を露出させるようにして形成されている。第２層間絶縁膜９に形成された前記凹陥部ＤＮＴには光センサＬＳの半導体層１０が埋設されて形成され、該半導体層１０は前記ドレイン電極８ｂと電気的に接続れさている。
【００４５】
そして、前記第２層間絶縁膜６の表面には、前記半導体層１０をも被って、保護絶縁膜１１が形成されている。該保護絶縁膜１１にはスルーホールＴＨ３が前記半導体層１０の一部を露出させるように形成されている。該スルーホールＴＨ３は、前記ドレイン電極８ｂが半導体層１０に対して一端側に接続されているとした場合、該半導体層１０の他端側を露出させるようにして形成される位置関係を有するようになっている。
【００４６】
前記第２層間絶縁膜６の表面には透明電極配線１２が形成され、該透明電極配線１２は前記スルーホールＴＨ３を通して前記半導体層１０に接続されている。
【００４７】
このように構成された光センサＳＬは、その半導体層１０において前記ドレイン電極８ｂとの接触面と前記透明電極配線１２との接触面が、それらの中心交差軸が互いに離間された位置関係にあるように構成されている。
【００４８】
また、図３（ｂ）は、前記基板１の液晶側の面に形成された前記画素部２３の構成を示す平面図である。
【００４９】
図３（ｂ）に示すように、図中ｘ方向に延在して配置される走査信号線３１があり、この走査信号線３１に供給される走査信号によって薄膜トランジスタＴＦＴ２がオンするようになっている。該薄膜トランジスタＴＦＴ２は半導体層３２を備えて構成されている。
【００５０】
また、図ｙ方向に延在して配置される映像信号線２６があり、この映像信号線２６の一部は前記薄膜トランジスタＴＦＴの一方の電極に接続され、該薄膜トランジスタＴＦＴの他方の端子には透明導電膜からなる画素電極２８が接続されている。
【００５１】
これにより、映像信号線２６に供給される映像信号は、前記薄膜トランジスタＴＦＴ２のオンのタイミングに合わせ、画素電極２８に供給されるようになっている。
【００５２】
画素電極２８は、前記基板１と対向して配置される他の基板（図示せず）の液晶側の面に形成された透明導電膜からなる対向電極（図示せず）と対向して配置され、前記映像信号の供給によって、該対向電極と電位差に応じた電界が液晶に印加され、その光透過率を変化させるように挙動するようになっている。
【００５３】
(特性)
上記構成における光センサＬＳは、その半導体層１０とドレイン電極８ｂとの第１の接続面の中心交差軸Ａ１と該半導体層１０と透明電極配線１２第２の接続面の中心交差軸Ａ２が一致して形成される従来構造と比べ、第１の接続面の中心軸Ａ１と第２の接続面の中心軸Ａ２の離間距離が拡大した構成となっている。
【００５４】
このため、光センサＬＳの各電極の間に印加される電位差が同じである場合、各電極の間にバイアスを印加した際に、実施例に示した構造の方が従来構造よりも金属膜からなる前記ドレイン電極８ｂと半導体層１０のショットキー接合における電圧降下が小さく、ショットキー接合の半導体層１０側に形成される空乏層の電界強度が小さくなる。
【００５５】
このため、上述した実施例で示す構成の場合、アバランシェ効果やトンネル効果等によって生じるリーク電流を大幅に抑制できる効果を奏する。
【００５６】
図４は、上記構成における光センサＬＳの逆バイアス時のダイオード特性を示したグラフである。比較のために従来構造におけるダイオード特性をも示している。
【００５７】
まず、図中αで示す特性は光照射ありの場合を示し、本実施例の場合と従来構造との間で逆バイアス電流の逆バイアス依存性に大差はなく、負電圧の印加と同時に逆バイアス電流は増大し、さらに負電圧を大きくした場合は逆バイアス電流はほぼ飽和するようになる。
【００５８】
一方、光照射なしの場合、負電圧とともにリーク電流が発生し逆バイアス電流が増大するが、従来構造（図中γに示す特性）に比べ本実施例の構成では、図中βに示す特性のように、リーク電流の発生が低減され該逆バイアス電流の増大が抑制されるようになる。
【００５９】
このことから、本実施例による光センサは、光照射の有無によって、大きな異なりを示し、Ｓ／Ｎを充分に高くすることができるようになる。
【００６０】
（製造方法）
図５は、図１に示した構成の部分における製造方法の一実施例を示した工程図である。以下、工程順に従って説明する。
【００６１】
工程１．（図５（ａ））
まず、たとえばガラスからなる基板１を用意し、該基板１の一方の表面の全域に半導体層２を形成する。この半導体層２としては、たとえば水素を含む非晶質Ｓｉ膜や多結晶Ｓｉ膜を形成することができる。
【００６２】
半導体層２として非晶質Ｓｉ膜を用いる場合は水素が含まれていることが望ましい。該半導体層２によって薄膜トランジスタＴＦＴを形成した場合にそのオフ電流増大に起因するＳｉ原子の末結合手を前記水素によって終端できるからである。
【００６３】
半導体層２として非晶質Ｓｉを用いる場合はたとえばプラズマＣＶＤ法によって成膜することができる。この場合の成膜温度は２００℃以上とするのが望ましく５００℃以下とすることが好ましい。２００℃以上とするのは、薄膜トランジスタＴＦＴの製造のスループットを向上させるために一定以上の成膜速度を確保できるからである。５００℃以上とするのは、薄膜トランジスタＴＦＴの良好な特性の実現のため、非晶質Ｓｉ膜からの水素の離脱を抑制し、該非晶質Ｓｉ膜中に約１０ａｔ％以上の水素を含有させる必要があるからである。
【００６４】
また、半導体層２として多結晶Ｓｉを用いる場合は、その成膜において、上述した方法で形成した非晶質Ｓｉ膜をレーザアニールすることにより形成することができる。
【００６５】
半導体層２の膜厚は、電子の移動度の低下を回避するため約１０ｎｍ以上とし、薄膜トランジスタＴＦＴの製造のスループットの低下を回避するため約５０ｎｍ以下とすることが好ましい。
【００６６】
次に、基板１の表面の全域に形成された半導体層２を、フォトリソグラフィ技術による選択エッチング方法を用いて島状に形成する。このように選択エッチングによって残存された半導体層２は薄膜トランジスタＴＦＴの半導体層として機能するようになる。
【００６７】
次に、前記基板１の表面の全域に、前記半導体層２をも被って、たとえばシリコン酸化膜あるいはシリコン窒化膜からなる絶縁膜３を形成する。この絶縁膜３は薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになる。
【００６８】
該絶縁膜３はたとえばプラズマＣＶＤ方法あるいはスパッタリング方法を用いて成膜することができる。この場合の成膜温度は２００℃以上とするのが望ましく５００℃以下とすることが好ましい。２００℃以上とするのは、薄膜トランジスタＴＦＴの製造のスループットを向上させるために一定以上の成膜速度を確保できるからである。５００℃以上とするのは、薄膜トランジスタＴＦＴの良好な特性の実現のため、その半導体層２からの水素の離脱を抑制させる必要があるからである。
【００６９】
絶縁膜３の膜厚は１００ｎｍが好適となるが、前記半導体層２を全域にわたって信頼性よく被覆させるために１０ｎｍ以上とし、薄膜トランジスタＴＦＴの動作確保のため３００ｎｍ以下の範囲で設定することができる。
【００７０】
工程２．（図５（ｂ））
前記基板１の表面の全域に、前記絶縁膜３をも被って、たとえばＮｏ、Ｗ、Ｃｒ、Ｔｉ、Ａｌ、Ｃｕ、Ｎｉ等あるいはそれらの合金からなる金属膜４を形成する。該金属膜４の成膜には、たとえばスパッタリング法を用いることができ、膜厚はたとえば２００ｎｍとする。
【００７１】
次に、前記金属膜４を、フォトリソグラフィ技術による選択エッチング方法を用いて所定のパターンに形成する。このように選択エッチングによって残存された金属膜４は薄膜トランジスタＴＦＴのゲート電極配線４として形成されようになる。
【００７２】
基板１の表面にたとえばリン（Ｐ）あるいはボロン（Ｂ）等からなるドーパントを注入する。該ドーパントは前記ゲート電極配線４をマスクとして前記半導体層２に注入され、該ゲート電極配線４に対して一方の側の半導体層２にはソース領域５（たとえば図中左側）が形成され、他方の側の半導体層２にはドレイン領域６（たとえば図中右側）が形成される。ゲート電極配線４の直下であって前記ドーパンが注入されていない半導体層２は薄膜トランジスタＴＦＴのチャネル領域として形成される。
【００７３】
前記ドーパントの注入濃度は、注入領域の低抵抗化を図るため１×１０１８ｃｍ−３以上とし、ドーパント原子の偏析あるいはクラスタリングに伴う抵抗増大を回避するため１×１０２１ｃｍ−３以下とすることが好ましい。
【００７４】
工程３．（図５（ｃ））
前記基板１の表面の全域に、前記ゲート電極配線４および絶縁膜３をも被って、第１層間絶縁膜７を形成する。該第１層間絶縁膜７は、その材料、成膜方法、成膜温度において、前述した絶縁膜３の場合とほぼ同様にすることができる。該第１層間絶縁膜７の膜厚はたとえば５００ｎｍとすることができる。
【００７５】
次に、フォトリソグラフィ技術による選択エッチング方法を用いて、前記第１層間絶縁膜７および絶縁膜３を貫通し、半導体層２の前記ソース領域５およびドレイン領域６のそれぞれの一部露出させるスルーホールＴＨ１、ＴＨ２を形成する。
【００７６】
次に、前記基板１の表面の全域に、前記第１層間絶縁膜７をその前記スルーホールＴＨ１、ＴＨ２をも被って、金属膜８を形成する。これにより、該金属膜８は前記スルーホールＴＨ１を通して半導体層２のソース領域５の一部に接続し、前記スルーホールＴＨ２を通して半導体層２のドレイン領域６の一部に接続して形成される。
【００７７】
次に、前記金属膜８を、フォトリソグラフィ技術による選択エッチング方法を用いて、半導体層２のソース領域５に接続される部分（ソース電極）とこの部分に接続される信号線８ａ、および半導体層２のドレイン領域６に接続されるドレイン電極８ｂを残存させ、他の部分を除去する。
【００７８】
前記金属膜８は、その材料、成膜方法において、前述した金属膜４の場合とほぼ同様にすることができる。該第金属膜８の膜厚はたとえば２００ｎｍとすることができる。
【００７９】
工程４．（図５（ｄ））
前記第１層間絶縁膜７の表面に、前記信号線８ａおよびドレイン電極８ｂを被って、第２層間絶縁膜９を形成する。該第２層間絶縁膜９は、その材料、成膜方法、成膜温度において、前述した絶縁膜３あるいは第１層間絶縁膜７の場合とほぼ同様にすることができる。該第２層間絶縁膜９の膜厚はたとえば５００ｎｍとすることができる。
【００８０】
次に、基板１の表面において、フォトリソグラフィ技術による選択エッチング方法を用いて、光センサＬＳの形成領域に相当する部分の前記第２層間絶縁膜９をその表面から所定の厚さで除去して凹陥部ＤＮＴを形成し、この凹陥部ＤＮＴの一部に前記ドレイン電極８ｂを露出させる。
【００８１】
次に、前記基板１の表面の全域に、前記第２層間絶縁膜９および前記凹陥部ＤＮＴをも被って、半導体層１０を形成する。
【００８２】
この場合の半導体層１０としては、これまでの工程で形成された膜への熱による悪影響を回避させるため非晶質Ｓｉが好ましい。該非晶質Ｓｉは低い成膜温度で形成することができるからである。そして、この非晶質ＳｉにはＳｉ原子の未結合手を終端させるための水素が含まれていることが望ましい。
【００８３】
この非晶質Ｓｉからなる半導体層１０は、その成膜方法、原料ガス、成膜温度において、前述した半導体層２の場合とほぼ同様にすることができる。
【００８４】
該半導体層１０の膜厚は１０ｎｍ以上とし、１μｍ以下とすることが好ましい。半導体層１０の膜厚を１０ｎｍ以上としたのは、光センサＬＳとしてのＳ／Ｎは１以上である必要があり光照射時において一定値以上のオン電流を確保しなければないからである。また、１μｍ以下としたのは、半導体層１０の厚膜化は表面の凹凸を招き画像の表示に悪影響を及ぼすからである。
【００８５】
次に、基板１の表面の全域に形成された前記半導体層１０を、フォトリソグラフィ技術による選択エッチング方法を用いて、前記光センサ形成領域以外の領域に形成された部分を除去する。これにより、前記半導体層１０は、前記第２層間絶縁膜９の凹陥部ＤＮＴにおいて埋め込まれた状態で形成されるようになる。
【００８６】
工程５．（図５（ｅ））
前記基板１の表面の全域に、前記第１層間絶縁膜７および半導体層１０を被って、保護絶縁膜１１を形成する。該保護絶縁膜１１は、その材料、成膜方法、成膜温度において、前述した絶縁膜３、第１層間絶縁膜７あるいは第２層間絶縁膜９の場合とほぼ同様にすることができる。該保護絶縁膜１１の膜厚はたとえば５００ｎｍとすることができる。
【００８７】
次に、フォトリソグラフィ技術による選択エッチング方法を用いて、前記保護絶縁膜１１を貫通し、前記半導体層１０の一部を露出させるスルーホールＴＨ３を形成する。この場合の前記スルーホールＴＨ３の形成箇所は、前記半導体層１０の薄膜トランジスタＴＦＴ１のドレイン電極８ｂとの接続箇所から離れた位置に設けられることは図１において説明した通りである。
【００８８】
次に、前記基板１の表面の全域に、前記保護絶縁膜１１およびそのスルーホールを被って、たとえばＩＴＯ、ＩＺＯ、あるいはＺｎＯからなる透明導電膜１２を形成する。
【００８９】
該透明導電膜１２の成膜方法としてはスパッタリング法を用いることができ、その膜厚はたとえば２００ｎｍとすることができる。
【００９０】
次に、前記透明導電膜１２を、フォトリソグラフィ技術による選択エッチング方法を用いて所定のパターンに形成する。選択エッチングによって残存された透明導電膜１２は半導体層１０に接続される透明電極配線１２として形成されようになる。
【００９１】
〈実施例２〉
（構成）
図６は、本発明による液晶表示装置の一実施例を示す要部断面図で、図１に対応した図となっている。
【００９２】
図１の場合と比較して異なる構成は、薄膜トランジスタＴＦＴ１の第１ドレイン電極１３８ｂおよび第２ドレイン電極１４０と光センサＬＳの半導体層１０との接続は透明導電層からなる透明電極配線１４３を介してなされ、前記半導体層１０と接続される電極配線８ｃは前記ドレイン電極１３８ｂと同層で形成されている点にある。
【００９３】
すなわち、第１層間絶縁膜７の表面には、前記ドレイン電極８ｂと同層に前記電極配線８ｃが形成されている。
【００９４】
そして、光センサＬＳの半導体層１０を埋設させて形成した第２層間絶縁膜９には、それに形成したスルーホールＴＨ４を通して前記ドレイン電極８ｂに接続された第２ドレイン電極１４０が形成されている。この場合、前記半導体層１０はその底面において前記電極配線８ｃと接続されるようになっている。
【００９５】
また、第２層間絶縁膜９の表面に、前記第２ドレイン電極１４０および半導体層１０を被って形成した保護絶縁膜１１には、前記第２ドレイン電極１４０を露出させるスルーホールＴＨ５、および前記半導体層１４１の一部を露出させるスルーホールＴＨ６が形成されている。
【００９６】
前記保護絶縁膜１１の表面には、透明電極配線１４３が形成され、この透明電極配線１４３は前記スルーホールＴＨ５を通して前記第２ドレイン電極１４０と接続され、前記スルーホールＨ６を通して前記半導体層１４１の一部と接続されている。
【００９７】
なお、上述した構成において、光センサＳＬの半導体層１４１において前記透明電極配線１４３との接触面と前記電極配線８ｃとの接触面が、それらの中心交差軸が互いに離間された位置関係にあるように構成されていることは実施例１の場合と同様となっている。
【００９８】
（製造方法）
以下、図６に示した構成の製造工程の一実施例を説明する。
【００９９】
図６に示す構成において、第１層間絶縁膜７を形成し、その第１層間絶縁膜１７にスルーホールＴＨ１、ＴＨ２を形成して、半導体層２のソース領域５およびドレイン領域６のそれぞれの一部を露出するまでは、前述の図５に示した工程と同じである。
【０１００】
そして、前記スルーホールＴＨ１、ＴＨ２が形成された第１層間絶縁膜７の表面に該スルーホールＴＨ１、ＴＨ２をも被って金属膜を形成する。この金属膜は、前記ゲート電極配線４における材料を用い、また、同様の成膜方法を用いることができ、その膜厚はたとえば２００ｎｍとすることができる。
【０１０１】
フォトリソグラフィ技術による選択エッチングにより、前記金属膜において、前記ソース領域５とスルーホールＴＨ１を通して接続された部分および前記ドレイン領域６とスルーホールＴＨ２を通して接続された部分を残存させ、それらをそれぞれソース電極配線８ａおよびドレイン電極配線８ｂとする。
【０１０２】
前記フォトリソグラフィ技術による選択エッチングの際に、光センサＬＳの形成領域において、該光センサＬＳの電極配線８ｃを形成する。
【０１０３】
次に、前記第１層間絶縁膜７の表面に、前記ソース電極配線８ａ、ドレイン電極配線８ｂ、および電極配線８ｃ等をも被って、第２層間絶縁膜９を形成する。この第２層間絶縁膜９は、その材料、成膜方法、成膜温度、および膜厚において、実施例１に示した第２層間絶縁膜９の場合とほぼ同様とすることができる。
【０１０４】
前記第２層間絶縁膜９の表面における光センサの形成領域に、フォトリソグラフィ技術による選択エッチングにより、凹陥部ＤＮＴを形成し、少なくとも前記電極配線８ｃの表面を露出させる。
【０１０５】
そして、前記第２層間絶縁膜９の表面に半導体層を形成し、フォトリソグラフィ技術による選択エッチングにより、前記凹陥部ＤＮＴの内部に残存される半導体層１０を形成する。該半導体層１０は、その材料、成膜方法、成膜温度、および膜厚において、実施例１に示した半導体層１０とほぼ同様とすることができる。
【０１０６】
次に、前記第２層間絶縁膜９にスルーホールＴＨ４を形成し、前記ドレイン電極８ｂの一部を露出させる。
【０１０７】
そして、前記スルーホールＴＨ４が形成された第２層間絶縁膜９の表面に該スルーホールＴＨ４をも被って金属膜を形成する。この金属膜は、前記ドレイン電極８ｂにおける材料を用い、また、同様の成膜方法を用いることができ、その膜厚はたとえば前記半導体層１０の第２層間絶縁膜９の表面からの高さと同じとすることができる。
【０１０８】
フォトリソグラフィ技術による選択エッチングにより、前記金属膜において、前記ドレイン電極８ｂとスルーホールを通して接続された部分を少なくとも残存させ、それを第２ドレイン電極１４０とする。
【０１０９】
次に、前記第２層間絶縁膜９の表面に、前記第２ドレイン電極１４０および半導体層１０をも被って、保護絶縁膜１１を形成する。保護絶縁膜１４２は、その材料、成膜方法、成膜温度、および膜厚において、実施例１に示した保護絶縁膜１１とほぼ同様とすることができる。
【０１１０】
次に、前記保護絶縁膜１１にスルーホールＴＨ５、ＴＨ６を形成し、前記第２ドレイン電極１４０の一部、および前記半導体層１０の一部を、それぞれ露出させる。
【０１１１】
そして、前記スルーホールＴＨ５、ＴＨ６が形成された保護絶縁膜１４２の表面に該スルーホールＴＨ５、ＴＨ６をも被って透明導電膜を形成する。この透明導電膜は、その材料、成膜方法、成膜温度、および膜厚において、実施例１に示した透明電極配線１２とほぼ同様とすることができる。
【０１１２】
フォトリソグラフィ技術による選択エッチングにより、スルーホールを通して前記第２ドレイン電極１４０および前記半導体層１０の一部を互いに接続された部分を少なくとも残存させた透明電極配線１４３を形成する。
【０１１３】
本実施例に示した構造の光センサは、薄膜トランジスタＴＦＴとの接続部にたとえば電荷を保持するためのキャパシタも接続させて使用する場合に、以下の理由から第１の実施例に比べて好都合なものである。キャパシタに蓄積された電荷の有無によって光照射のオン・オフを判定する動作方式を選択しているものとする。第１の実施例の場合、キャパシタに電荷の蓄積が無いときに光照射オン、電荷の蓄積があるときに光照射オフと判定させることになる。一方、本実施例に示した構造の場合は、電荷の蓄積があるときに光照射オン、電荷の蓄積が無いときに光照射オフと判定させる。このことから、光センサの判定がオンからオフに切り替わるとき、第１の実施例ではキャパシタへの電荷の蓄積を行い、一方の本実施例ではキャパシタの電荷消去を行うこととなる。ここで、キャパシタでは電荷蓄積よりも電荷消去の方が短時間で行われる。従って、本実施例の構造の方が第１の実施例よりも光照射の判定速度が速いという特徴がある。
【０１１４】
〈実施例３〉
（構成）
図７は、本発明による画像表示装置の他の実施例を示す構成図で、図３と対応した図となっている。
【０１１５】
図３の場合と比較して大きく異なる構成は、光検出部２２の薄膜トランジスタＴＦＴ１、および画素部２３の薄膜トランジスタＴＦＴ２にあり、これらの薄膜トランジスタＴＦＴ１、ＴＦＴ２のゲート電極配線４、３１はそれらの半導体層４４ａ、５４よりも下層に位置づけられて（いわゆるボトムゲート型と称される）構成されている点にある。
【０１１６】
このため、たとえば薄膜トランジスタＴＦＴ１と光センサＬＳとの接続において上述した実施例とは若干異なる構成が採用される。
【０１１７】
図８は、図７（ａ）のVIII−VIII線における断面を示す図である。
【０１１８】
図８において、基板１があり、この基板１の液晶側の表面にはゲート電極配線４が形成されている。
【０１１９】
そして、該基板１の表面には前記ゲート電極配線４を被って絶縁膜３が形成されている。この絶縁膜３は薄膜トランジスタＴＦＴ１の形成領域においてゲート絶縁膜として機能するようになっている。
【０１２０】
前記絶縁膜３の表面において、その薄膜トランジスタＴＦＴ１の形成領域に島状の半導体層４４ａが形成され、光センサＬＳの形成領域に島状の半導体層１０が形成されている。前記半導体層４４ａは前記ゲート電極配線２を跨ぐようにして形成され、前記半導体層１０は半導体層４４ａに隣接して形成されている。
【０１２１】
薄膜トランジスタＴＦＴ１の形成領域における半導体層４４ａの表面には、前記ゲート電極配線２と重畳する領域を間にして一方の側にソース電極４６ａが形成され他方の側にドレイン電極４６ｂが形成されている。
【０１２２】
また、前記ドレイン電極４６ｂは、前記半導体層４４ａの上面から絶縁膜３上に至り光センサＬＳの半導体層１０の一端の表面にまで及ぶ延在部４６ｂ’を有して構成されている。このようにして、前記ドレイン電極４６ｂの延在部４６ｂ’は、該ドレイン電極４６ｂと光センサＬＳとの接続を図る配線を構成するようになっている。
【０１２３】
なお、前記半導体層４４ａの表面であってソース電極４６ａおよびドレイン電極４６ｂのそれぞれの界面に、さらに、前記半導体層１０の表面であって前記ドレイン電極４６ｂの延在部４６ｂ’の界面には、それぞれ、高濃度のｎ型不純物がドープされた高濃度層４５ａ、４５ｂ、４５ｃが形成されている。これらの高濃度層４５ａ、４５ｂ、４５ｃはコンタクト層として機能するようになっている。
【０１２４】
そして、基板１の表面には、前記ソース電極４６ａ、ドレイン電極４６ｂ、および該ドレイン電極４６ｂの延在部４６ｂ’をも被って、層間絶縁膜７、保護絶縁膜４８が順次積層されて形成されている。
【０１２５】
さらに、前記保護絶縁膜４８の表面には、信号線８ａが形成され、この信号線８ａの一部は該保護絶縁膜４８に予め形成されたスルーホールＴＨ８を通して前記ソース電極４６ａの一部に接続されている。また、前記保護絶縁膜４８の表面には、透明電極配線１２が形成され、この透明電極配線１２の一部は該保護絶縁膜４８に予め形成されたスルーホールＴＨ９を通して光センサＬＳの半導体層１０の一部に接続されている。
【０１２６】
なお、上述した構成において、光センサＳＬの半導体層１０において前記ドレイン電極４６ｂの延在部４６ｂ’との接触面と前記透明電極配線５０との接触面が、それらの中心交差軸が互いに離間された位置関係にあるように構成されていることは実施例１の場合と同様となっている。
【０１２７】
〈製造方法〉
工程１．（図９（ａ））
まず、たとえばガラスからなる基板１を用意し、該基板１の一方の表面の全域にゲート電極配線４を形成する。  該ゲート電極配線４は、その材料、成膜方法、膜厚において、実施例１に示したゲート電極配線４の場合とほぼ同様となっている。
【０１２８】
次に、前記基板１の表面の全域に、前記ゲート電極配線４をも被って、絶縁膜３を形成する。この絶縁膜３は薄膜トランジスタＴＦＴ１の形成領域においてゲート絶縁膜として機能するようになる。
【０１２９】
該絶縁膜３は、その材料、成膜方法、成膜条件において、実施例１に示した絶縁膜３の場合とほぼ同様となっている。該絶縁膜３の膜厚はたとえば２００ｎｍとすることができる。
【０１３０】
工程２．（図９（ｂ））
前記基板１の表面の全域に、前記絶縁膜３を被って、半導体層４４および高濃度の導電型不純物を添加した半導体層（以下、導電型半導体層と称す）４５をそれぞれ順次積層させて形成する。
【０１３１】
前記半導体層４４は、その材料、結晶性、成膜方法、成膜条件において、実施例１に示した半導体層２の場合とほぼ同様とすることができる。該半導体層４４の膜厚はたとえば２５０ｎｍとすることができる。
【０１３２】
前記導電型半導体層４５は、導電型不純物としてたとえばリン（Ｐ）あるいはボロン（Ｂ）を含有し、その膜厚としてたとえば５０ｎｍとすることができる。導電型不純物の半導体層４４へのドーピング濃度は、実施例１に示した半導体層２中のソース領域５およびドレイン領域６におけるドーピング濃度の場合とほぼ同様とすることができる。前記導電型半導体層４５は、その材料、結晶性、成膜方法、成膜条件において、前記半導体層４４の場合とほぼ同様とすることができる。
【０１３３】
工程３．（図９（ｃ））
フォトリソグラフィ技術による選択エッチング方法を用いて、前記基板１の表面を平面的に観て、薄膜トランジスタＴＦＴ１の形成領域および光センサＬＳの形成領域における前記導電型半導体層４５および半導体層４４を残存させ、それ以外の領域における前記導電型半導体層４５および半導体層４４を除去し、その部分の絶縁膜４３を露出させる。
【０１３４】
工程４．（図９（ｄ））
前記基板１の表面の全域に、残存された前記半導体層４４と導電型半導体層４５の順次積層体をも被って、金属膜４６を形成する
該金属膜４６は、その材料、成膜方法として、前記ゲート電極配線４の場合とほぼ同様とすることができる。該金属膜４６の膜厚はたとえば２５０ｎｍとすることができる。
【０１３５】
次に、前記金属膜４６を、フォトリソグラフィ技術による選択エッチング方法を用いて、前記薄膜トランジスタＴＦＴのソース電極４６ａおよび該ソース電極４６ａに接続される配線層、および該薄膜トランジスタＴＦＴのドレイン電極４６ｂおよび該ドレイン電極４６ｂに接続される配線層を残存させ、他を除去する。
【０１３６】
この場合、ドレイン電極４６ｂと接続される配線層は、光センサＬＳにおける前記薄膜トランジスタＴＦＴ側の一端における導電型半導体層４５を被うようにして形成される。
【０１３７】
この後、図９では図示していないが、図８に示すように、ソース電極配線４６ａ、ドレイン電極配線４６、および該ドレイン電極配線４６の延在部の形成領域以外において、フォトリソグラフィ技術による選択エッチングによって導電型半導体層４５を除去し、コンタクト層として機能させる導電型半導体層４５（４５ａ、４５ｂ、４５ｃ）を残存させる。
【０１３８】
次に、基板１の表面の全域に層間絶縁膜４７を形成する。該層間絶縁膜４７は、その材料、成膜方法、成膜温度、膜厚において、たとえば実施例１に示した絶縁膜３と同様とすることができる。
【０１３９】
次に、該層間絶縁膜４７の表面に保護絶縁膜４８をたとえば有機樹脂によって形成する。これにより、保護絶縁膜４８の表面を平坦化することができる。該保護絶縁膜４８の膜厚はたとえば５００ｎｍとすることができる。
【０１４０】
この後、保護絶縁膜４８に層間絶縁膜４７を貫通するスルーホールＴＨ８を形成し、薄膜トランジスタＴＦＴ１のソース電極４６ａの一部を露出させる。そして、前記保護絶縁膜４８の表面に金属膜を形成し、フォトリソグラフィ技術による選択エッチングによって、信号線４９を形成する。この信号線４９は前記スルーホールＴＨ８を通して薄膜トランジスタＴＦＴ１のソース電極４６ａと接続されて形成される。この信号線４９は、その材料、成膜方法、成膜温度、膜厚において、たとえば実施例１に示した信号線８とほぼ同様とすることができる。
【０１４１】
さらに、保護絶縁膜４８に層間絶縁膜４７を貫通するスルーホールＴＨ９を形成し、光センサＬＳの半導体層４４ｂの一部を露出させる。そして、前記保護絶縁膜４８の表面に透明導電膜を形成し、フォトリソグラフィ技術による選択エッチングによって、透明電極配線１２を形成する。この透明電極配線１２は前記スルーホールＴＨ９を通して前記半導体層４４ｂの一部と接続されて形成される。この透明電極配線１２の膜厚はたとえば２００ｎｍとすることができる。
【０１４２】
このように構成した画像表示装置の製造方法は、薄膜トランジスタＴＦＴ１における半導体層４４ａと光センサＬＳにおける半導体層１０とが同層に形成されているため、それらの電極の形成等において並行して工程を経ることができ、製造工程の大幅な低減が図れる効果を奏する。また、同様の理由で、基板１に形成する層間絶縁膜の数を大幅に低減できる効果を奏する。
【０１４３】
また、光センサＬＳにおいて、薄膜トランジスタＴＦＴ１のドレイン電極４６ｂの延在部４６ｂ’と接続される半導体層４４ｂの前記延在部４６ｂ’との界面には、高濃度層４５ｃが介在された構成となっている。このため、半導体層４４ｂとドレイン電極４６ｂとの接触抵抗を低減させることができ、低消費電力化を図ることができる。
【０１４４】
〈実施例４〉
図１０は、本発明による液晶表示装置の他の実施例を示す要部断面図で、図１と対応した図となっている。
【０１４５】
図１０に示す光センサはショットキー型として構成され、図１の場合と比較してして大きく異なるのは、光センサＬＳ部の光電変換層は、非導電型でなく、導電型の半導体層８０によって構成されている点にある。
【０１４６】
前記半導体層８０はたとえばｎ型半導体層として形成され、上述した実施例１に示した製造において、半導体層１０の形成の際に、導電型不純物としてたとえばリン（Ｐ）を導入することによって形成できる。
【０１４７】
該導電型不純物のドーピング濃度は、ｎ型の特性を得るために１×１０１７ｃｍ−３以上とすることが好ましく、一方で高濃度になると当該半導体層８０と透明電極配線８２の接合部分に形成されるショットキー障壁においてトンネル電流が流れやすくなることから、１×１０２１ｃｍ−３以下に設定することが好ましい。
【０１４８】
半導体層８０は、その結晶性、成膜方法、および成膜条件において、実施例２に示した半導体層１０とほぼ同様にすることができ、膜厚において、実施例１に示した半導体層１０とほぼ同様にすることができる。
【０１４９】
なお、同様の目的で、実施例２に示した半導体層１０を、あるいは実施例３に示した半導体層１０を、それぞれｎ型半導体層に置き換えて構成でき、このようにしてもよい。
【０１５０】
本実施例で示した構成の光センサＳＬは、その半導体層８０が導電型不純物のドーピングされたｎ型半導体層８０として形成され、ドレイン電極８ｂとｎ型半導体層８０と透明電極配線１２の接合領域に形成されるショットキー障壁高さが実施例１に示した光センサＬＳの当該ショットキー障壁高さよりも高く形成される。このため、本実施例の構成の光センサＳＬは、暗電流の増大が抑制され、光照射の有無によって、広い逆バイアス電圧の範囲内で逆バイアスの電流値が大きく異なり、充分に高いＳ／Ｎを得ることができる効果を奏する。
【０１５１】
〈実施例５〉
図１１は、本発明による液晶表示装置の他の実施例を示す要部断面図で、図１と対応した図となっている。
【０１５２】
図１の場合と比較して異なる構成は、ドレイン電極８ｂ上にたとえばｎ型半導体層９９を介在させて非導電型の半導体層１０が積層された構成となっている点にある。
【０１５３】
前記ｎ型半導体層９９は、ソース電極８ａおよびドレイン電極８ｂの形成後に、第１層間絶縁膜７上に、該ソース電極８ａおよびドレイン電極８ｂをも被って、ｎ型半導体層を形成し、フォトリソグラフィ技術による選択エッチング方法を用いて、該ｎ型半導体層を前記ドレイン電極８ｂ上に残存させ、他を除去して形成される。
【０１５４】
ｎ型半導体層９９は、そのドービング濃度、材料、結晶性、成膜方法、および成膜条件等において、たとえば実施例４に示したｎ型半導体層８０とほぼ同様とすることができる。膜厚としては、たとえば４０ｎｍとすることができる。
【０１５５】
なお、上述した実施例２、実施例３において、半導体層１０と電極配線８ｃとの間、あるいは導電型半導体層４５ｃと半導体層１０の間に、本実施例のようなｎ型半導体層９９を設けるようにしてもよいことはもちろんである。
【０１５６】
このように構成された光センサは、逆バイアス印加時に、ｎ型半導体層９９と半導体層１０の接合部分に広い空乏層が形成され、光照射時に該空乏層にて発生するキャリアが増加し、逆バイアス電流が増大するようになる。このことから、光照射の有無によって、広い逆バイアス電圧の範囲内で逆バイアスの電流値が大きく異なり、充分に高いＳ／Ｎを得ることができる効果を奏する。
【０１５７】
〈実施例６〉
図１２は、本発明による液晶表示装置の他の実施例を示す要部断面図で、図１と対応した図となっている。
【０１５８】
図１の場合と比較して異なる構成は、光センサの半導体層は積層されたｎ型半導体層とｐ型半導体層で構成され、いわゆるＰＮ接合型として構成されている。
【０１５９】
すなわち、図１２に示すように、ｎ型半導体層１２０を被って形成される保護絶縁膜１１の一部に前記ｎ型半導体層１２０の一部を露出させるスルーホールＴＨ３が形成され、このスルーホールＴＨ３の内部およびその近傍を被ってｐ型半導体層１２２が前記ｎ型半導体層１２０の一部とＰＮ接合を有して形成されている。そして、前記ｐ型半導体層１２２の上面に透明電極配線１２が形成されている。
【０１６０】
製法において、まず、前記ｎ型半導体層１２０は、その導電型不純物、ドーピング濃度、材料、結晶性、成膜方法、成膜条件、膜厚は、実施例４に示したｎ型半導体層８０とほぼ同様である。
【０１６１】
その後、保護絶縁膜１１の成膜、前記スルーホールＴＨ３の形成を行った後に、前記ｎ型半導体層１２０に接続させたｐ型半導体層１２２、透明電極配線１２を形成する。
【０１６２】
前記ｐ型半導体層１２２の形成にあっては、それにドープする導電型不純物としてたとえばボロン（Ｂ）を選択できる。該導電型不純物のドーピング濃度は、ｐ型の特性を得るため１×１０１７ｃｍ−３以上とするのが好ましく、一方でｐ型半導体層１２２におけるドーピング不純物の偏析やクラスタリングを抑制するため１×１０２１ｃｍ−３以下とするのが好ましい。
【０１６３】
その他において、該ｐ型半導体層１２２は、その材料、結晶性、成膜方法、成膜条件、および膜厚において、実施例５に示したｎ型半導体層９９とほぼ同様とすることができる。
【０１６４】
前記ｎ型半導体層１２０とｐ型半導体層１２２以外の他の材料に関する構成および製法は、たとえば実施例１に示したと同様の構成および製法を採用することができる。
【０１６５】
なお、実施例２あるいは実施例３において、半導体層１０をｎ型半導体層に置き換え、さらに該ｎ型半導体層と透明電極配線１４３あるいは透明電極配線１２の間にｐ型半導体層を形成するようにしてもよいことはもちろんである。
【０１６６】
上述した構成において、光センサはＰＮ接合ダイオードを適用させており、たとえば実施例１ないし実施例３に示したショットキー接合型の光センサと比べ、逆バイアス電流を大幅に抑制することができる。このため、光照射の有無によって、広い逆バイアス電圧の範囲内で逆バイアスの電流値が大きく異なり、充分に高いＳ／Ｎを得ることができる効果を奏する。
【０１６７】
〈実施例７〉
図１３は、本発明による液晶表示装置の他の実施例を示す要部断面図で、図１と対応した図となっている。
【０１６８】
図１の場合と比較して異なる構成は、光センサＬＳの半導体層は積層されたｎ型半導体層１３９、非導電型半導体層１４１、およびｐ型半導体層１４３で構成され、いわゆるｐｉｎ接合型として構成されている。
【０１６９】
すなわち、ドレイン電極８ｂ上にたとえばｎ型半導体層１３９を介在させて非導電型半導体層１４１が積層されている。該非導電型半導体層１４１は、第１層間絶縁膜７を被って形成された第２層間絶縁膜９に形成された凹陥部ＤＮＴに埋設されて形成されている。そして、非導電型半導体層１４１を被って形成される保護絶縁膜１１の一部に前記非導電型半導体層１４１の一部を露出させるスルーホールＴＨ１が形成され、このスルーホールＴＨ１の内部およびその近傍を被ってｐ型半導体層１４３が形成され、該ｐ型半導体層１４３の上面に透明電極配線１２が形成されている。
【０１７０】
前記ｎ型半導体層１３９は、その導電型不純物、ドーピング濃度、半導体の材料と結晶性、成膜方法、成膜条件、および膜厚においてて、実施例３に示したｎ型半導体層８０とほぼ同様とすることができる。
【０１７１】
前記非導電型半導体層１４１は、その材料、結晶性、成膜方法、成膜条件、および膜厚において、実施例１に示した半導体層１０とほぼ同様とすることができる。
【０１７２】
前記ｐ型半導体層１４３は、その導電型不純物、ドーピング濃度、半導体の材料と結晶性、成膜方法、成膜条件、および膜厚において、実施例６に示したｐ型半導体層１２２とほぼ同様とすることができる。
【０１７３】
前記ｎ型半導体層１３９、非導電型半導体層１４１、ｐ型半導体層１４３以外の他の材料に関する構成および製法は、たとえば実施例１に示したと同様の構成および製法を採用することができる。
【０１７４】
なお、実施例２あるいは実施例３において、半導体層１０の形成領域にｎ型半導体層、非導電型半導体層、及びｐ型半導体層を形成し、電極配線８ｃあるいは導電型半導体層４５ｃと前記ｎ型半導体層、及び前記ｐ型半導体層と透明電極配線１４３あるいは透明電極配線５０をそれぞれ接続させるように構成してもよいことはもちろんである。
【０１７５】
上述した構成において、光センサはｐｉｎ接合型ダイオードを適用させており、たとえば実施例６に示したＰＮ接合型の光センサよりも半導体層１４１にさらに広い空乏層が形成されるようになる。このため、光照射時に該空乏層に発生するキャリアが増加し、逆バイアス電流が増大する。したがって、光照射の有無によって、広い逆バイアス電圧の範囲内で逆バイアスの電流値が大きく異なり、充分に高いＳ／Ｎを得ることができる効果を奏する。
【０１７６】
〈実施例８〉
図１４は、本発明による液晶表示装置の他の実施例を示す要部断面図で、図１と対応した図となっている。
【０１７７】
本実施例で備えられる光センサＬＳはショットキー接合型ダイオードで構成されている。そして、図１の場合と比較して異なる構成は、該光センサＬＳに接続されるドレイン電極配線１５８ｂの材料がｎ型多結晶半導体層によって構成されている点にある。
【０１７８】
なお、本実施例では、ソース電極１５８ａにおいてもｎ型多結晶半導体層によって構成されている。製造の複雑化を回避するためである。しかし、他の実施例としてドレイン電極１５８ｂのみをｎ型多結晶半導体層で構成するようにしてもよい。
【０１７９】
該多結晶半導体層の形成にあってはたとえばＣＶＤ法を用いることができ、該多結晶半導体層にドープするｎ型不純物としてはたとえばリン（Ｐ）を用いることができる。該ｎ型不純物のドーピング濃度は、低抵抗の必要から１×１０１８ｃｍ−３以上とするのが好ましく、過剰なドーピングによるドーパントの偏析やクラスタリングを抑制するため１×１０２１ｃｍ−３以下とするのが好ましい。
【０１８０】
また、該ｎ型多結晶半導体層の膜厚は、実施例１に示すソース電極配線８ａおよびドレイン電極配線８ｂと同様にたとえば２００ｎｍとすることができる。
【０１８１】
多結晶半導体層をＣＶＤ法で形成した場合、その成膜温度は４００℃〜６００℃程度となり、非晶質Ｓｉ層からは水素が離脱されやすくなるため、薄膜トランジスタＴＦＴの半導体層１３２としては多結晶半導体層を用いることが好ましい。
【０１８２】
前記ドレイン電極１５８ｂ以外の他の材料に関する構成および製法は、たとえば実施例１に示したと同様の構成および製法を採用することができる。
【０１８３】
なお、実施例２あるいは実施例３において、前記ドレイン電極配線８ｂの材料をｎ型多結晶半導体層としてもよいことはもちろんである。
【０１８４】
上述した構成において、光センサは、そのドレイン電極配線１５８ｂと半導体層１０１との接合部に広い空乏層が形成されることから、実施例５に示したようにドレイン電極配線９８ｂと半導体層１０１の間にｎ型半導体層９９を介在させる必要がなく、製造工数の低減を図る効果を奏する。
【０１８５】
上述した液晶表示装置は、たとえば、図１５（ａ）に示すようにパーソナルコンピュータの画像表示装置ＤＳＰとして、図１５（ｂ）に示すように携帯電話機の画像表示装置ＤＳＰとして用いることができる。また、図１６（ａ）に示すように携帯型ゲーム機の表示装置ＤＳＰとして、図１６（ｂ）に示すようにビデオカメラの表示装置ＤＳＰとして用いることができる。さらに、図示されていないが、テレビ、モバイルコンピュータ、電子書籍、デジタルカメラ、ヘッドマウント型の各表示装置としても用いることができる。
【０１８６】
上述した各実施例では、光検出部を備えた液晶表示装置について説明したものである。しかし、液晶表示装置に限定されることはなく、たとえば有機ＥＬ表示装置等の他の画像表示装置であって適用できることはもちろんである。
【０１８７】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１８８】
【図１】本発明による画像表示装置の一実施例を示す要部構成図で、図３（ａ）のＩ−Ｉ線における断面図である。
【図２】本発明による画像表示装置の画像表示領域を示す平面図である。
【図３】本発明による画像表示装置の光検出部と画素部のそれぞれの一実施例を示した平面図である。
【図４】本発明による画像表示装置の効果を示すグラフである。
【図５】本発明による画像表示装置の製造方法の一実施例を示す工程図である。
【図６】本発明による画像表示装置の他の実施例を示す要部構成図である。
【図７】本発明による画像表示装置の他の実施例を示す平面図で、図３に対応する図である。
【図８】本発明による画像表示装置の他の実施例を示す要部構成図で、図７（ａ）のVIII−VIII線における断面図である。
【図９】図８に示した構成における製造方法の一実施例を示した工程図である。
【図１０】本発明による画像表示装置の他の実施例を示す要部断面図である。
【図１１】本発明による画像表示装置の他の実施例を示す要部断面図である。
【図１２】本発明による画像表示装置の他の実施例を示す要部断面図である。
【図１３】本発明による画像表示装置の他の実施例を示す要部断面図である。
【図１４】本発明による画像表示装置の他の実施例を示す要部断面図である。
【図１５】本発明が適用される電子機器の一実施例を示した説明図である。
【図１６】本発明が適用される電子機器の他の実施例を示した説明図である。
【符号の説明】
【０１８９】
１……基板、２、１０、３２、８０、９９、１２０、１３９、１４１、１４３……半導体層、３……絶縁膜、４……ゲート電極配線、５……ソース領域、６……ドレイン領域、７……第１層間絶縁膜、８ａ……信号線、８ｂ、１５８ｂ……ドレイン電極、８ｃ……電極配線、９……第２層間絶縁膜、１１……保護絶縁膜、１２……透明電極配線、２１……画像表示領域、２２……光検出部、２３……画素部、３１……走査信号線、２６……映像信号線、２８……画素電極、１４０……第２ドレイン電極、１４３……透明電極配線、ＬＳ……光センサ、ＴＦＴ１、ＴＦＴ２……薄膜トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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