(57)【要約】【課題】  オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置を簡便に製造する。【解決手段】本発明による半導体装置（１００）の製造方法は、フォトレジスト層（Ｐ）を形成する工程と、導電層（Ｇ）に、第１領域（ＧＨ）と、第１領域（ＧＨ）よりも薄い第２領域（ＧＬ）を形成する工程と、フォトレジスト層（Ｐ）の一部を除去してフォトレジスト層（Ｐ）の残りの部分を除去しないようにフォトレジスト層（Ｐ）を部分的にエッチングする工程と、フォトレジスト層（Ｐ）の除去しなかった部分（ＰＡ’）をマスクとして用いてゲート電極（１３０）を形成する工程と、導電層（Ｇ）の第１領域（ＧＨ）および第２領域（ＧＬ）に対応して絶縁層（１２０）の第１領域（１２０Ｈ）および第２領域（１２０Ｌ）を形成する工程とを包含する。【選択図】図３
2009152488.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル型薄膜トランジスタを備える半導体装置の製造方法であって、
結晶化を促進するための触媒元素を含有する半導体層を用意する工程と、
前記半導体層の結晶化を行う工程と、
前記半導体層を覆う絶縁層を形成する工程と、
前記絶縁層の上に導電層を形成する工程と、
前記絶縁層に、第１領域と、前記第１領域よりも薄い第２領域とを形成する工程と、
前記絶縁層を介して前記半導体層に周期表第５族Ｂに属する不純物元素を注入することにより、前記絶縁層の第１領域と第２領域とに対応して、前記半導体層に、ソース領域またはドレイン領域とゲッタリング領域とを形成する工程であって、前記半導体層のゲッタリング領域内の不純物元素濃度を前記半導体層のソース領域またはドレイン領域内の不純物元素濃度よりも高くする工程と、
前記ゲッタリング領域に前記半導体層内の触媒元素を移動させる工程と
を包含し、
前記導電層を形成する工程の後で、かつ、前記絶縁層に第１領域と第２領域とを形成する工程の前に、
前記導電層の一部を覆うフォトレジスト層であって、前記半導体層のソース領域またはドレイン領域となる部分と重なり、前記半導体層のゲッタリング領域となる部分と重ならないフォトレジスト層を形成する工程と、
前記導電層のうち前記フォトレジスト層に覆われていない部分を薄くすることにより、前記導電層に、第１領域と、前記第１領域よりも薄い第２領域を形成する工程と、
前記フォトレジスト層の一部を除去して前記フォトレジスト層の残りの部分を除去しないように前記フォトレジスト層を部分的にアッシングする工程と、
前記フォトレジスト層の除去しなかった部分をマスクとして用いて前記導電層をエッチングすることにより、前記Ｎチャネル型薄膜トランジスタのゲート電極を形成する工程と
をさらに包含し、
前記絶縁層の第１および第２領域は、前記導電層の第１および第２領域に対応して形成される、半導体装置の製造方法。
【請求項２】
前記フォトレジスト層に、第１領域と、前記第１領域よりも薄い第２領域とを形成する工程をさらに包含し、
前記フォトレジスト層を部分的にアッシングする工程において、前記フォトレジスト層の前記第２領域に対応する部分を除去し、前記フォトレジスト層の第１領域に対応する部分の一部を除去しない、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フォトレジスト層に第１、第２領域を形成する工程は、光透過率の異なる３つの領域を有するハーフトーンマスクを用いる工程を含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置はＰチャネル型薄膜トランジスタをさらに備えており、
前記結晶化の行われた半導体層において、前記Ｎチャネル型薄膜トランジスタのための半導体層から前記Ｐチャネル型薄膜トランジスタのための半導体層を分離する工程と、
前記フォトレジスト層を前記Ｎチャネル型薄膜トランジスタのための半導体層の前記ゲッタリング領域と重ならないように配置し、周期表第３族Ｂに属する不純物元素を注入する工程と
を包含する、請求項１から３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ガラス基板等の絶縁基板上に形成した非晶質半導体層を結晶化することにより、結晶構造を有する半導体層（以下、結晶質半導体層という。）を作製する技術が広く研究されている。結晶質半導体層は、例えば、多結晶半導体層、微結晶半導体層である。結晶質半導体層を用いて作製された薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、非晶質半導体層を用いて作製されたＴＦＴと比べて非常に高いキャリア移動度を有している。したがって、表示装置（例えば、液晶表示装置）に好適に用いられるドライバ一体型のアクティブマトリクス基板における表示領域の画素用ＴＦＴおよび周辺領域の駆動回路用ＴＦＴは、結晶質半導体層を用いて作製されている。
【０００３】
非晶質半導体層を結晶化する方法として、非晶質半導体層に触媒元素（例えば、ニッケル）を添加して加熱処理を行うＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）法が知られている。この方法によれば、低温・短時間の加熱処理で、結晶の配向が揃った良好な結晶質半導体層を形成することができる。しかしながら、ＣＧＳ法によって結晶質半導体層を作製した場合、半導体層内に設けられたチャネル領域に触媒元素が残留すると、ＴＦＴのオフ電流が突発的に増大することがある。このため、触媒元素をゲッタリングするためのゲッタリング領域を半導体層内に設けて、ＴＦＴにおけるオフ電流の突発的な増大を抑制することが知られている（例えば、特許文献１参照）。
【０００４】
図１０に、特許文献１に開示されている半導体装置７００の模式的な断面図を示す。
【０００５】
半導体装置７００は、ガラス基板７０２と、ガラス基板７０２に支持されたベースコート層７０４と、ベースコート層７０４上に設けられた半導体層７１０ｎ、７１０ｐと、半導体層７１０ｎ、７１０ｐを覆う絶縁層７２０と、絶縁層７２０を介して半導体層７１０ｎ、７１０ｐと対向するゲート電極７３０ｎ、７３０ｐとを備えている。半導体装置７００にはＮチャネル型薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）８１０、および、Ｐチャネル型ＴＦＴ８２０が設けられている。また、ゲート電極７３０ｎ、７３０ｐを覆う層間絶縁膜７４０が設けられており、層間絶縁膜７４０に形成されたコンタクトホールにソース電極８３０ｎｓ、８３０ｐｓおよびドレイン電極８３０ｎｄ、８３０ｐｄが設けられている。
【０００６】
Ｎチャネル型ＴＦＴ８１０において、半導体層７１０ｎは、ソース領域７１０ｎｓ、チャネル領域７１０ｎｃ、ドレイン領域７１０ｎｄ、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域７１０ｎＬおよびゲッタリング領域７１０ｎｇを有している。半導体層７１０ｎのうち、ソース領域７１０ｎｓ、ドレイン領域７１０ｎｄ、ＬＤＤ領域７１０ｎＬおよびゲッタリング領域７１０ｎｇにはｎ型を付与するリンがドープされている。ゲッタリング領域７１０ｎｇの不純物濃度はソース領域７１０ｎｓおよびドレイン領域７１０ｎｄよりも高く、ＬＤＤ領域７１０ｎＬの不純物濃度はソース領域７１０ｎｓおよびドレイン領域７１０ｎｄよりも低い。ゲッタリング領域７１０ｎｇには、また、ホウ素もドープされている。
【０００７】
Ｐチャネル型ＴＦＴ８２０において、半導体層７１０ｐは、ソース領域７１０ｐｓ、チャネル領域７１０ｐｃ、ドレイン領域７１０ｐｄおよびゲッタリング領域７１０ｐｇを有している。半導体層７１０ｐのうち、ソース領域７１０ｐｓ、ドレイン領域７１０ｐｄおよびゲッタリング領域７１０ｐｇにはホウ素がドープされている。ゲッタリング領域７１０ｐｇには、また、リンもドープされている。
【０００８】
以下、図１１および図１２を参照して、特許文献１に開示されている半導体装置７００の製造方法を説明する。工程は、図１１（ａ）〜図１１（ｇ）、図１２（ａ）〜図１２（ｅ）の順番に進行する。
【０００９】
図１１（ａ）に示すように、ガラス基板７０２上にベースコート層７０４を形成する。ベースコート層７０４は、酸化窒化ケイ素膜からなる第１下地膜７０６と、酸化ケイ素膜からなる第２下地膜７０８とを有している。その後、ベースコート層７０４上にａ−Ｓｉ膜７１０を形成し、ａ−Ｓｉ膜７１０の表面に微量のニッケル７１２を添加する。
【００１０】
図１１（ｂ）に示すように、加熱処理を行い、ａ−Ｓｉ膜７１０を結晶化して結晶質ケイ素膜７１０ａを得る。この結晶化工程においてａ−Ｓｉ膜７１０に添加されたニッケル７１２は触媒として機能し、結晶化を促進する。
【００１１】
図１１（ｃ）に示すように、レーザー光Ｌを照射する。これにより、結晶性の向上した結晶質ケイ素膜７１０ｂが得られる。
【００１２】
図１１（ｄ）に示すように、島状の結晶質ケイ素層７１０ｎ、７１０ｐを形成する。結晶質ケイ素層７１０ｎ、７１０ｐは、後にＮチャネル型ＴＦＴ８１０とＰチャネル型ＴＦＴ８２０の半導体層となる。
【００１３】
図１１（ｅ）に示すように、結晶質ケイ素層７１０ｎ、７１０ｐを覆う絶縁層７２０を形成する。続いて、スパッタリング法によって高融点メタルからなる下導電膜ＧＡおよび上導電膜ＧＢを形成する。下導電膜ＧＡは窒化タンタル（ＴａＮ）膜であり、上導電膜ＧＢはタングステン（Ｗ）膜である。その後、上導電膜ＧＢ上にフォトレジスト層９１０ｎ、９１０ｐを形成する。
【００１４】
次に、第１エッチング処理を行い、テーパー状の端部を有する上導電層ＧＢｎ、ＧＢｐを形成する。続いて、第２エッチング処理を行い、下導電層ＧＡｎ、ＧＡｐを形成する。これにより、図１１（ｆ）に示すように、台形状の断面を有する上導電層ＧＢｎ、ＧＢｐと、上導電層ＧＢｎ、ＧＢｐの下部と略同じ幅を有する下導電層ＧＡｎ、ＧＡｐとが得られる。
【００１５】
図１１（ｇ）に示すように、第３エッチング処理を行うことにより、上導電層ＧＢｎ、ＧＢｐの一部を除去する。このエッチングにより、上導電層ＧＢｎ、ＧＢｐのみが横方向に選択的に除去される。
【００１６】
図１２（ａ）に示すように、フォトレジスト層９１０ｎ、９１０ｐをアッシングし、その後、ゲート電極７３０ｎを覆うフォトレジスト層９２０を形成する。フォトレジスト層９２０は、半導体層７１０ｎの中央部と重なるが端部と重ならないように配置されている。
【００１７】
その後、イオンドーピング法によって、フォトレジスト層９２０および上導電層ＧＢｐをマスクとして、半導体層７１０ｎ、７１０ｐにホウ素を注入する。ホウ素は、半導体層７１０ｎのうち、フォトレジスト層９２０と重ならない領域に絶縁層７２０を貫通して注入される。また、ホウ素は、半導体層７１０ｐのうち上導電層ＧＢｐと重ならない領域に、絶縁層７２０または絶縁層７２０および下導電層ＧＡｐの両方を貫通して注入される。ホウ素の原子量はリンに比べて小さいため、貫通能力が高く、比較的低加速電圧でも、絶縁層７２０および下導電層ＧＡｐの両方を貫通できる。
【００１８】
図１２（ｂ）に示すように、下導電層ＧＡｐの一部を除去する第４エッチング処理、および、絶縁層７２０の薄膜化を行う。第４エッチング処理では、上導電層ＧＢｐをマスクとして下導電層ＧＡｐを選択的にエッチングする。これにより、上導電層ＧＢｐおよび下導電層ＧＡｐの幅がほぼ等しくなり、ゲート電極７３０ｐは、ゲート電極７３０ｎと異なる形状となる。
【００１９】
また、フォトレジスト層９２０および下導電層ＧＡｐをマスクとして絶縁層７２０をエッチングすることによって、絶縁層７２０の薄膜化を行う。これにより、絶縁層７２０のうちフォトレジスト層９２０および下導電層ＧＡｐと重ならない領域はフォトレジスト層９２０および下導電層ＧＡｐと重なる領域よりも薄くなり、絶縁層７２０に厚さの異なる領域が形成される。エッチング後、フォトレジスト層９２０を除去する。
【００２０】
なお、第４エッチング処理と、絶縁層７２０の薄膜化のためのエッチングとは、どちらを先に行ってもよい。また、これらの２つのエッチングと、フォトレジスト層９２０の除去を、同一のエッチング装置内で連続処理してもよい。さらには、これらの３工程のうち一部あるいは全部を、同一の工程として同時処理してもよい。また、同時処理する場合、例えば、絶縁層７２０の薄膜化工程とフォトレジスト層９２０の除去工程とを同時に行ってもよい。
【００２１】
図１２（ｃ）に示すように、フォトレジスト層９３０を形成する。フォトレジスト層９３０は、ゲート電極７３０ｐを覆い、半導体層７１０ｐの中央部と重なり、端部と重ならないように配置されている。
【００２２】
その後、イオンドーピング法によって、上導電層ＧＢｎおよびフォトレジスト層９３０をマスクとして半導体層７１０ｎ、７１０ｐにリンを注入する。リンは、絶縁層７２０または絶縁層７２０および下導電層ＧＡｎの両方を貫通して、半導体層７１０ｎ、７１０ｐのうち、上導電層ＧＢｎおよびフォトレジスト層９３０と重ならない領域に注入される。
【００２３】
具体的には、リンは、半導体層７１０ｐのうちフォトレジスト層９３０と重ならない端部に注入される。このように、半導体層７１０ｐにおいてリンが注入された領域がゲッタリング領域７１０ｐｇとなる。なお、ゲッタリング領域７１０ｐｇには、ホウ素もドープされている。また、半導体層７１０ｐにおいて、フォトレジスト層９３０と重なったため、ホウ素のみがドーピングされてリンがドーピングされなかった領域は、ソース領域７１０ｐｓおよびドレイン領域７１０ｐｄとなる。なお、半導体層７１０ｐのうち、リンもホウ素もドーピングされていない領域がチャネル領域７１０ｐｃとなる。
【００２４】
リンは、また、半導体層７１０ｎのうち上導電層ＧＢｎと重ならない領域に注入される。リンの濃度は、その領域と重なる下導電層ＧＡｎの存在に応じて異なる。半導体層７１０ｎのうち下導電層ＧＡｎと重なる領域のリン濃度は、半導体層７１０ｎのうち下導電層ＧＡｎと重ならない領域のリン濃度よりも低い。このように半導体層７１０ｎにおいて、半導体層７１０ｎのうち下導電層ＧＡｎと重なるが上導電層ＧＢｎと重ならない領域はＬＤＤ領域７１０ｎＬとなる。
【００２５】
また、リンの濃度は、その領域上に存在する絶縁層７２０の厚さに応じて異なる。半導体層７１０ｎのうち絶縁層７２０の薄い領域の下部にある領域のリン濃度は絶縁層７２０の厚い領域の下部にある領域のリン濃度よりも高い。このように、半導体層７１０ｎのうち絶縁層７２０の薄い領域の下部にある領域はゲッタリング領域７１０ｎｇとなり、絶縁層７２０の厚い領域の下部にある領域はソース領域７１０ｎｓおよびドレイン領域７１０ｎｄとなる。ゲート電極７３０ｎのうち下導電層ＧＡｎと重なってリンが注入されなかった領域はチャネル領域７１０ｎｃとなる。なお、ゲッタリング領域７１０ｎｇ上の絶縁層７２０はソース領域７１０ｎｓおよびドレイン領域７１０ｎｄ上の絶縁層７２０よりも薄いため、ゲッタリング領域７１０ｎｇはより大きな衝撃エネルギーを受けている。また、ゲッタリング領域７１０ｎｇはホウ素もドーピングされており、非晶質化している。
【００２６】
図１２（ｄ）に示すように、熱処理工程を行うことにより、触媒元素のゲッタリングを行う。ゲッタリング領域７１０ｎｇ、７１０ｐｇには高濃度のリンがドーピングされており、ゲッタリング領域７１０ｎｇ、７１０ｐｇにおけるニッケルの固溶度が高い。また、ゲッタリング領域７１０ｎｇ、７１０ｐｇは非晶質化しており、結晶欠陥や不対結合手（ダングリングボンド）がニッケルの偏析サイトとして機能する。したがって、ゲッタリング領域７１０ｎｇ、７１０ｐｇのゲッタリング効果は相乗的に増大している。このため、熱処理工程により、Ｎチャネル型ＴＦＴの半導体層７１０ｎにおいてチャネル領域７１０ｎｃ、ＬＤＤ領域７１０ｎＬおよびソース領域７１０ｎｓおよびドレイン領域７１０ｎｄに存在しているニッケルは、ゲッタリング領域７１０ｎｇへと矢印で示される方向に移動する。同様に、Ｐチャネル型ＴＦＴの半導体層７１０ｐにおいて、ソース領域７１０ｐｓ、チャネル領域７１０ｐｃおよびドレイン領域７１０ｐｄに存在しているニッケルはゲッタリング領域７１０ｐｇへと矢印で示される方向に移動する。
【００２７】
図１２（ｅ）に示すように、ゲート電極７３０ｎ、７３０ｐを覆う層間絶縁膜７４０を形成する。層間絶縁膜７４０は、窒化ケイ素膜７４２と、酸化ケイ素膜７４４を有する２層構造である。次に、層間絶縁膜７４０にコンタクトホールを形成し、窒化チタンとアルミニウムの二層膜からなるソース電極８３０ｎｓ、８３０ｐｓ、およびドレイン電極８３０ｎｄ、８３０ｐｄを形成する。
【特許文献１】特開２００５−２５１７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
特許文献１に開示されている製造方法では、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを形成するために、ゲート電極を形成するためのフォトレジスト層９１０ｎ、９１０ｐ、ホウ素の注入を防ぐためのフォトレジスト層９２０および、リンの注入を防ぐためのフォトレジスト層９３０を形成している。一般に、フォトレジスト層は、フォトリソグラフィ工程ごとに、フォトレジスト材料を堆積し、光透過領域および遮光領域を有するフォトマスクを用いて露光を行うことによって形成される。特許文献１に開示されている製造方法では、３つのフォトレジスト層を形成するために、少なくとも３回フォトリソグラフィ工程を行う必要があり、半導体装置を簡便に製造できない。
【００２９】
また、特許文献１に開示されている製造方法では、絶縁層７２０の薄膜化を行うために、フォトレジスト層９２０を利用している。このため、Ｎチャネル型ＴＦＴのみを備える半導体装置を製造する場合でも、フォトレジスト層９２０を設けることが必要となり、半導体装置を簡便に製造できない。
【００３０】
また、フォトレジスト層９２０の除去と絶縁膜７２０の薄膜化を同時に行う場合、絶縁膜７２０を十分に薄くできず、絶縁膜７２０の厚さの制御が困難である。このため、ゲッタリング領域７２０ｎｇ、７２０ｐｇ内のリンの濃度が不十分となり、十分なゲッタリングを行うことができず、ＴＦＴ８１０、８２０におけるオフ電流が突発的に増大し、点欠陥が発生することがある。
【００３１】
本発明は、上記課題を鑑みてなされたものであり、その目的は、オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置の簡便な製造方法を提供することである。
【課題を解決するための手段】
【００３２】
本発明による半導体装置の製造方法は、Ｎチャネル型薄膜トランジスタを備える半導体装置の製造方法であって、結晶化を促進するための触媒元素を含有する半導体層を用意する工程と、前記半導体層の結晶化を行う工程と、前記半導体層を覆う絶縁層を形成する工程と、前記絶縁層の上に導電層を形成する工程と、前記絶縁層に、第１領域と、前記第１領域よりも薄い第２領域とを形成する工程と、前記絶縁層を介して前記半導体層に周期表第５族Ｂに属する不純物元素を注入することにより、前記絶縁層の第１領域と第２領域とに対応して、前記半導体層に、ソース領域またはドレイン領域とゲッタリング領域とを形成する工程であって、前記半導体層のゲッタリング領域内の不純物元素濃度を前記半導体層のソース領域またはドレイン領域内の不純物元素濃度よりも高くする工程と、前記ゲッタリング領域に前記半導体層内の触媒元素を移動させる工程とを包含し、前記導電層を形成する工程の後で、かつ、前記絶縁層に第１領域と第２領域とを形成する工程の前に、前記導電層の一部を覆うフォトレジスト層であって、前記半導体層のソース領域またはドレイン領域となる部分と重なり、前記半導体層のゲッタリング領域となる部分と重ならないフォトレジスト層を形成する工程と、前記導電層のうち前記フォトレジスト層に覆われていない部分を薄くすることにより、前記導電層に、第１領域と、前記第１領域よりも薄い第２領域を形成する工程と、前記フォトレジスト層の一部を除去して前記フォトレジスト層の残りの部分を除去しないように前記フォトレジスト層を部分的にアッシングする工程と、前記フォトレジスト層の除去しなかった部分をマスクとして用いて前記導電層をエッチングすることにより、前記Ｎチャネル型薄膜トランジスタのゲート電極を形成する工程とをさらに包含し、前記絶縁層の第１および第２領域は、前記導電層の第１および第２領域に対応して形成される。
【００３３】
ある実施形態において、前記フォトレジスト層に、第１領域と、前記第１領域よりも薄い第２領域とを形成する工程をさらに包含し、前記フォトレジスト層を部分的にアッシングする工程において、前記フォトレジスト層の前記第２領域に対応する部分を除去し、前記フォトレジスト層の第１領域に対応する部分の一部を除去しない。
【００３４】
ある実施形態において、前記フォトレジスト層に第１、第２領域を形成する工程は、光透過率の異なる３つの領域を有するハーフトーンマスクを用いる工程を含む。
【００３５】
ある実施形態において、前記半導体装置はＰチャネル型薄膜トランジスタをさらに備えており、前記結晶化の行われた半導体層において、前記Ｎチャネル型薄膜トランジスタのための半導体層から前記Ｐチャネル型薄膜トランジスタのための半導体層を分離する工程と、前記フォトレジスト層を前記Ｎチャネル型薄膜トランジスタのための半導体層の前記ゲッタリング領域と重ならないように配置し、周期表第３族Ｂに属する不純物元素を注入する工程とを包含する。
【発明の効果】
【００３６】
本発明によれば、オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置を簡便に製造することができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して、本発明による半導体装置およびその製造方法の実施形態を説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００３８】
（実施形態１）
以下、本発明による半導体装置およびその製造方法の第１実施形態を説明する。
【００３９】
図１に、本実施形態の半導体装置１００の模式的な断面図を示す。半導体装置１００は、絶縁基板１０２と、絶縁基板１０２に支持されたベースコート層１０４と、ベースコート層１０４上に設けられた半導体層１１０と、半導体層１１０を覆う絶縁層１２０と、絶縁層１２０を介して半導体層１１０と対向する導電層１３０とを備えている。半導体装置１００にはＮチャネル型薄膜トランジスタ２００が設けられている。導電層１３０は、ＴＦＴ２００のゲート電極として機能し、ゲート電極１３０と半導体層１１０との間に位置する絶縁層１２０はゲート絶縁膜として機能する。なお、図１には、ＴＦＴ２００のソース電極およびドレイン電極を図示していない。
【００４０】
半導体層１１０は、ソース領域１１０ｓ、チャネル領域１１０ｃ、ドレイン領域１１０ｄおよびゲッタリング領域１１０ｇを有している。ソース領域１１０ｓ、ドレイン領域１１０ｄ、および、ゲッタリング領域１１０ｇにはｎ型を付与する周期表第５族Ｂに属する不純物元素（例えば、リン）がドープされている。ソース領域１１０ｓおよびドレイン領域１１０ｄのリン元素濃度は、例えば５〜８×１０14ａｔｏｍｓ／ｃｍ3であり、ゲッタリング領域１１０ｇのリン元素濃度は、例えば８×１０14〜１．２×１０15ａｔｏｍｓ／ｃｍ3である。このように、ゲッタリング領域１１０ｇのリン元素濃度はソース領域１１０ｓおよびドレイン領域１１０ｄよりも高い。
【００４１】
この半導体層１１０はＣＧＳ法で作製されており、半導体層１１０は触媒元素としてニッケルを含有している。ソース領域１１０ｓ、チャネル領域１１０ｃおよびドレイン領域１１０ｄの触媒素濃度は、例えば１〜３×１０16ａｔｏｍｓ／ｃｍ3であり、ゲッタリング領域１１０ｇの触媒元素濃度は、例えば１×１０19〜１×１０20ａｔｏｍｓ／ｃｍ3である。このように、チャネル領域１１０ｃ内の触媒元素濃度は低く、これにより、ＴＦＴ２００におけるオフ電流の突発的な増大が抑制されている。
【００４２】
絶縁層１２０には厚さの異なる領域が設けられている。以下の説明において、より厚い領域を厚領域（第１領域）１２０Ｈと呼び、より薄い領域を薄領域（第２領域）１２０Ｌと呼ぶ。絶縁層１２０において厚領域１２０Ｈの厚さは、例えば７０〜１００ｎｍであり、薄領域１２０Ｌの厚さは、例えば３０〜５０ｎｍである。なお、絶縁層１２０の薄領域１２０Ｌは厚領域１２０Ｈよりも薄ければよく、薄領域１２０Ｌは完全に除去されていてもよい（すなわち、薄領域（第２領域）１２０Ｌの厚さがほぼゼロであってもよい）。半導体装置１００において、半導体層１１０のソース領域１１０ｓ、チャネル領域１１０ｃおよびドレイン領域１１０ｄは絶縁層１２０の厚領域１２０Ｈと対応しており、半導体層１１０のゲッタリング領域１１０ｇは絶縁層１２０の薄領域１２０Ｌと対応している。
【００４３】
以下、図２および図３を参照して、半導体装置１００の製造方法を説明する。
【００４４】
図２（ａ）に示すように、絶縁基板１０２上にベースコート層１０４を形成する。絶縁基板１０２は、例えばガラス基板である。また、ベースコート層１０４は、絶縁材料から形成されており、２層構造であってもよい。その後、ベースコート層１０４上に非晶質半導体層Ｓａを形成する。非晶質半導体層Ｓａは、例えば、非晶質ケイ素層である。その後、非晶質半導体層Ｓａの表面に微量の触媒元素１１２を添加する。触媒元素１１２は、例えば、ニッケルであり、添加量は１×１０15〜１×１０16ａｔｏｍｓ／ｃｍ2である。
【００４５】
図２（ｂ）に示すように、加熱処理を行い、非晶質半導体層Ｓａを結晶化させて、結晶質半導体層Ｓｂを形成する。非晶質半導体層Ｓａに触媒としてニッケル１１２を添加していたため、この結晶化工程において結晶化が促進される。
【００４６】
図２（ｃ）に示すように、レーザー光Ｌを照射する。これにより、結晶質半導体層Ｓｂの結晶性が向上する。
【００４７】
その後、結晶質半導体層Ｓｂの不要な部分を除去し、図２（ｄ）に示すように、島状の半導体層１１０を形成する。ここで、半導体層１１０の全面に、しきい値電圧を制御する目的で、ｐ型を付与する不純物元素（Ｂなど）を低濃度に添加してもよい。
【００４８】
図２（ｅ）に示すように、半導体層１１０を覆う絶縁層１２０を堆積する。絶縁層１２０は、例えば、ＳｉＯ2から形成されており、その厚さは７０〜１００ｎｍである。次に、スパッタリング法によって導電層Ｇを堆積する。導電層Ｇは、例えば、２層構造であってもよい。導電層Ｇは、例えば、厚さ３００〜４００ｎｍのタングステン（Ｗ）および厚さ２０〜６０ｎｍのＴａＮの積層構造である。
【００４９】
図２（ｆ）に示すように、フォトレジスト層Ｐを堆積する。ここで、フォトレジスト層Ｐはポジ型である。その後、フォトレジスト層Ｐに対してハーフトーンマスクＨＭをアライメントして露光を行う。ハーフトーンマスクＨＭは、光透過率の異なる３つの領域ＭＡ、ＭＢおよびＭＣを有している。露光は、３６５ｎｍ（ｉ線）および／または４０５ｎｍ／４３６ｎｍ（ｇ−ｈ線）の波長の光を用いて行われる。ハーフトーンマスクＨＭの領域は、半導体層１１０の延びている方向に沿って領域ＭＣ、ＭＢ、ＭＡ、ＭＢおよびＭＣの順番に配置されている。ハーフトーンマスクＨＭの領域ＭＣの光透過率は領域ＭＡ、ＭＢよりも高く、また、領域ＭＢの光透過率は領域ＭＡよりも高い。例えば、領域ＭＡは遮光膜から形成されており、領域ＭＢは半透過膜から形成されている。領域ＭＢの光透過率は、例えば３０〜７０％である。この露光により、フォトレジスト層ＰのうちハーフトーンマスクＨＭの領域ＭＡに対応する部分はほとんど変化しない一方、領域ＭＣに対応する部分は大きく変化する。
【００５０】
図２（ｇ）に示すように、現像により、フォトレジスト層ＰのうちハーフトーンマスクＨＭの領域ＭＣに対応する部分を除去する。ハーフトーンマスクＨＭの領域ＭＡ、ＭＢに対応する部分が残存する。これは、露光に起因するフォトレジスト層Ｐの変化により、現像液に対する溶解度が増大したためである。ただし、領域ＭＢの光透過率は領域ＭＡよりも高かったため、フォトレジスト層ＰのうちハーフトーンマスクＨＭの領域ＭＢに対応する部分ＰＢは、ハーフトーンマスクＨＭの領域ＭＡに対応する部分ＰＡよりも薄い。このように、現像により、フォトレジスト層Ｐに、厚領域（第１領域）ＰＡおよび薄領域（第２領域）ＰＢが形成される。例えば、フォトレジスト層Ｐの厚領域ＰＡの厚さは１．０〜２．０μｍであり、薄領域ＰＢの厚さは０．１〜１．０μｍである。なお、図２（ｇ）に示すように、半導体層１１０の延びている方向にみるとフォトレジスト層Ｐの幅は半導体層１１０よりも短く、フォトレジスト層Ｐは半導体層１１０の中央部と重なるが半導体層１１０の端部と重ならないように配置されている。
【００５１】
図３（ａ）に示すように、導電層Ｇのうちフォトレジスト層Ｐに覆われていない部分をエッチングする。エッチングは、例えば、ＣＦ4／Ｏ2ガスの雰囲気下で５０秒行われる。これにより、導電層Ｇにフォトレジスト層Ｐの有無に対応して厚さの異なる領域が形成される。以下の説明において、導電層Ｇの厚い領域を厚領域（第１領域）ＧＨと呼び、薄い領域を薄領域（第２領域）ＧＬと呼ぶ。厚領域ＧＨの厚さは、例えば、３００〜４００ｎｍであり、薄領域ＧＬの厚さは、例えば、２００〜３００ｎｍである。この薄領域ＧＬおよび半導体層１１０の重なる部分は半導体層１１０のゲッタリング領域１１０ｇと対応する。また、導電層Ｇの薄領域ＧＬは厚領域ＧＨよりも薄ければよく、薄領域ＧＬは完全に除去されていてもよい（すなわち、薄領域（第２領域）ＧＬの厚さがほぼゼロであってもよい）。
【００５２】
図３（ｂ）に示すように、フォトレジスト層Ｐを部分的にアッシングする。アッシングはＯ2ガス雰囲気下で５０秒行われる。フォトレジスト層Ｐが等方的に除去されることにより、フォトレジスト層Ｐの薄領域ＰＢに対応する部分が除去され、厚領域ＰＡに対応する部分のみが残り、フォトレジスト層ＰＡ’が形成される。
【００５３】
図３（ｃ）に示すように、エッチング処理を行い、これにより、フォトレジスト層ＰＡ’に覆われていない導電層Ｇを除去して導電層１３０を形成するとともに絶縁層１２０の一部を除去して絶縁層１２０に厚領域（第１領域）１２０Ｈおよび薄領域（第２領域）１２０Ｌを形成する。エッチングは、例えば、ＣＦ4／Ｏ2ガス雰囲気下で１５０秒行われる。このエッチングにおいて導電層Ｇのエッチング速度は約２〜３ｎｍ／秒であり、絶縁層１２０のエッチング速度は約０．２〜０．５ｎｍ／秒である。絶縁層１２０の厚領域１２０Ｈおよび薄領域１２０Ｌは、エッチング処理を行う前の導電層Ｇの厚領域ＧＨおよび薄領域ＧＬと対応している。厚領域１２０Ｈの厚さは、例えば、７０〜１００ｎｍであり、薄領域１２０Ｌの厚さは、例えば、３０〜５０ｎｍである。なお、絶縁層１２０の厚さ（パターン）は、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）を用いて測定できる。
【００５４】
図３（ｄ）に示すようにフォトレジスト層ＰＡ’をアッシングする。これにより、導電層１３０が露出される。なお、導電層１３０はＴＦＴ２００のゲート電極として機能する。
【００５５】
図３（ｅ）に示すように、半導体層１１０にリンをドープする。リンのドープは、例えば、イオンドーピング法で行われ、ドーピングガスとして、例えば、ホスフィンが用いられる。リンは、半導体層１１０のうちゲート電極１３０と重ならない部分に絶縁層１２０を介してドープされる。絶縁層１２０の厚さに応じて半導体層１１０内のリン濃度は異なる。半導体層１１０のうち絶縁層１２０の薄領域１２０Ｌの下部にある領域のリン濃度は厚領域１２０Ｈの下部にある領域のリン濃度よりも高い。このように、半導体層１１０のうち絶縁層１２０の薄領域１２０Ｌの下部にある領域はゲッタリング領域１１０ｇとなり、絶縁層１２０の厚領域１２０Ｈの下部にある領域はソース領域１１０ｓおよびドレイン領域１１０ｄとなる。ゲッタリング領域１１０ｇのリン濃度は、例えば８×１０14〜１．２×１０15ａｔｏｍｓ／ｃｍ3であり、ソース領域１１０ｓおよびドレイン領域１１０ｄのリン濃度は例えば５〜８×１０14ａｔｏｍｓ／ｃｍ3である。半導体層１１０内のリン濃度は、例えば、走査型容量顕微鏡（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて測定できる。
【００５６】
また、ゲッタリング領域１１０ｇに対応する薄領域１２０Ｌは薄いため、ソース領域１１０ｓおよびドレイン領域１１０ｄと比較して、ゲッタリング領域１１０ｇには相対的に高い加速電圧でリンイオンが注入される。このため、ゲッタリング領域１１０ｇの受ける衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、ソース領域１１０ｓおよびドレイン領域１１０ｄには、リンイオンは、比較的厚い厚領域１２０Ｈを介して注入されるため、注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態が維持される。
【００５７】
図３（ｆ）に示すように、不活性雰囲気下（例えば窒素雰囲気下）において熱処理を行う。熱処理工程において、半導体層１１０のチャネル領域１１０ｃ、ソース領域１１０ｓおよびドレイン領域１１０ｄに存在しているニッケルは、チャネル領域１１０ｃからソース領域１１０ｓおよびドレイン領域１１０ｄ、そしてゲッタリング領域１１０ｇへと、矢印で示される方向に移動する。
【００５８】
なお、厳密には、ソース領域１１０ｓおよびドレイン領域１１０ｄもリンを含有しているため、ソース領域１１０ｓおよびドレイン領域１１０ｄもゲッタリング効果を有している。しかしながら、ゲッタリング領域１１０ｇはソース領域１１０ｓおよびドレイン領域１１０ｄよりも多くのリンを含有しており、触媒元素（ニッケル）のゲッタリング領域１１０ｇに対する固溶度はソース領域１１０ｓおよびドレイン領域１１０ｄに対する固溶度よりも高い。また、ゲッタリング領域１１０ｇは、その上に位置する薄領域１２０Ｌが薄く、ドーピング時に受ける衝撃エネルギーが大きいため、ゲッタリング領域１１０ｇは非晶質化し、結晶欠陥や不対結合手（ダングリングボンド）が増大する。ゲッタリング領域１１０ｇにおけるニッケルの自由エネルギーが低下しており、その結果、ゲッタリング領域１１０ｇはニッケルの偏析サイトとして機能する。このため、ゲッタリング領域１１０ｇのゲッタリング効果はソース領域１１０ｓおよびドレイン領域１１０ｄよりも高く、半導体層１１０内の触媒元素はゲッタリング領域１１０ｇにゲッタリングされる。ゲッタリング処理後、ゲッタリング領域１１０ｇの触媒元素濃度は１〜３×１０19ａｔｏｍｓ／ｃｍ3以上となり、半導体層１１０のチャネル領域の触媒元素濃度は１〜３×１０16ａｔｏｍｓ／ｃｍ3以下となる。
【００５９】
図３（ｇ）に示すように、Ｎチャネル型ＴＦＴ２００を備える半導体装置１００が作製される。チャネル領域１１０ｃ内の触媒元素濃度は低減されているので、Ｎチャネル型ＴＦＴ２００においてオフ電流の突発的な増大が抑制される。なお、必要に応じて、絶縁層１２０およびゲート電極１３０を覆う層間絶縁膜を形成してもよい。また、必要に応じて、半導体層１１０にＬＤＤ領域を形成してもよい。また、ゲッタリング工程後、必要に応じてゲッタリング領域１１０ｇを除去してもよい。
【００６０】
なお、本実施形態の製造方法では、フォトレジスト層Ｐはゲート電極１３０の形成だけでなく、絶縁膜１２０における厚領域１２０Ｈおよび薄領域１２０Ｌの形成に用いられている。このため、フォトリソグラフィ工程の回数を低減することができる。また、フォトリソグラフィ工程の回数を低減できるため、フォトリソグラフィ工程に関連するパーティクルに起因する不良を抑制して、歩留まりを向上させることができる。
【００６１】
なお、上述した説明では、触媒元素としてニッケルを例示したが、本発明はこれに限定されない。触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用いてもよい。
【００６２】
なお、上述した説明では、周期表第５族Ｂに属する不純物としてリンを例示したが、本発明はこれに限定されない。不純物は、周期表第５族Ｂに属する他の元素を用いてもよく、周期表第５族Ｂに属する複数種の元素を用いてもよい。
【００６３】
また、上述した説明では、厚さの異なる領域を有するフォトレジスト層Ｐを設けて、フォトレジスト層Ｐを部分的にアッシングしてゲート電極１３０のマスクを形成したが、本発明はこれに限定されない。厚さの等しいフォトレジスト層Ｐを異方的にアッシングしてゲート電極１３０のマスクを形成してもよい。
【００６４】
また、図３（ａ）に示した絶縁層１２０の薄膜化を行った後、周期表第３族Ｂに属する不純物元素（例えば、ホウ素）を注入してもよい。これにより、半導体層１１０のうちゲッタリング領域１１０ｇとなる領域はさらに非晶質化し、ゲッタリング効果をさらに増大させることができる。
【００６５】
（実施形態２）
以下、本発明による半導体装置の第２実施形態を説明する。
【００６６】
図４に、本実施形態の半導体装置１００を備えるアクティブマトリクス基板３００の模式図を示す。図４（ａ）は、アクティブマトリクス基板３００の模式的な平面図であり、図４（ｂ）は、図４（ａ）のＡ−Ａ’線に沿った模式的な断面図である。
【００６７】
図４に示すように、アクティブマトリクス基板３００は、第１薄膜トランジスタ（ＴＦＴ）２２０および第２薄膜トランジスタ（ＴＦＴ）２３０を有する薄膜トランジスタ素子（以下、「ＴＦＴ素子」ともいう。）２１０の設けられた半導体装置１００と、ソースバスライン３１０と、ゲートバスライン３２０と、画素電極３３０とを備えている。ＴＦＴ２２０、２３０はいずれもＮチャネル型薄膜トランジスタである。ＴＦＴ素子２１０の２つのＴＦＴ２２０、２３０は直列に配列されている。ＴＦＴ２２０、２３０は、ソースコンタクト部１１０ｔ１からドレインコンタクト部１１０ｔ２に向かってＴＦＴ２２０、ＴＦＴ２３０の順番に配列されている。このように複数のＴＦＴが直列に配列されていることにより、ＴＦＴ素子２１０のオフ電流が抑制されている。
【００６８】
ゲートバスライン３２０は、ｘ方向に延びた本体部３２０ａと、本体部３２０ａからｙ方向に延びた枝部３２０ｂとを有している。ゲートバスライン３２０の一部がＴＦＴ２２０、２３０のゲート電極１３０ａ、１３０ｂとして機能する。
【００６９】
ＴＦＴ２２０のソース領域１１０ｓ１、チャネル領域１１０ｃ１およびドレイン領域１１０ｄ１、ＴＦＴ２３０のソース領域１１０ｓ２、チャネル領域１１０ｃ２およびドレイン領域１１０ｄ２は半導体層１１０に設けられている。ＴＦＴ２２０のソース領域１１０ｓ１には、ソースバスライン３１０と電気的に接続されたソース電極２２２と接するソースコンタクト部１１０ｔ１が設けられており、ＴＦＴ２３０のドレイン領域１１０ｄ２には、画素電極３３０と電気的に接続されたドレイン電極２３２と接するドレインコンタクト部１１０ｔ２が設けられている。また、ＴＦＴ２２０のドレイン領域１１０ｄ１およびＴＦＴ２３０のソース領域１１０ｓ２は連続している。
【００７０】
半導体層１１０は触媒元素としてニッケルを用いたＣＧＳ法で作製されている。半導体層１１０は、触媒元素を除去するための第１ゲッタリング領域１１０ｇ１、第２ゲッタリング領域１１０ｇ２、第３ゲッタリング領域１１０ｇ３を有している。ゲッタリング領域１１０ｇ１はＴＦＴ２２０のソース領域１１０ｓ１に隣接しており、ゲッタリング領域１１０ｇ２はＴＦＴ２３０のドレイン領域１１０ｄ２に隣接している。
【００７１】
半導体層１１０は、３つの部分、すなわち、第１端部１１０ｘ、第２端部１１０ｙ、および、第１、第２端部１１０ｘ、１１０ｙの間に位置する中央部１１０ｚを含んでいる。第１端部１１０ｘには、ソースコンタクト部１１０ｔ１を含むソース領域１１０ｓ１の一部および第１ゲッタリング領域１１０ｇ１が設けられている。第２端部１１０ｙには、ドレインコンタクト部１１０ｔ２を含むドレイン領域１１０ｄ２の一部および第２ゲッタリング領域１１０ｇ２が設けられている。また、中央部１１０ｚには、ＴＦＴ２２０のソース領域１１０ｓ１の一部、チャネル領域１１０ｃ１およびドレイン領域１１０ｄ１、ＴＦＴ２３０のドレイン領域１１０ｄ２の一部、チャネル領域１１０ｃ２およびソース領域１１０ｓ２、第３ゲッタリング領域１１０ｇ３が設けられている。このように、半導体装置１００では、半導体層１１０の端部１１０ｘ、１１０ｙに第１、第２ゲッタリング領域１１０ｇ１、１１０ｇ２が設けられているだけでなく、半導体層１１０の中央部１１０ｚに第３ゲッタリング領域１１０ｇ３が設けられている。また、第３ゲッタリング領域１１０ｇ３はチャネル領域１１０ｃ２の近くに設けられている。これにより、チャネル領域１１０ｃ２内に残存する触媒元素を十分にゲッタリングすることができ、ＴＦＴ２３０におけるオフ電流の突発的な増大を抑制している。
【００７２】
以下、図４〜図６を参照して、アクティブマトリクス基板３００の製造方法を説明する。
【００７３】
図５（ａ）に示すように、ガラス基板１０２上にベースコート層１０４を形成する。ベースコート層１０４は、絶縁材料から形成されており、２層構造であってもよい。ベースコート層１０４上に、非晶質半導体層Ｓａを形成する。非晶質半導体層Ｓａは、例えば、非晶質ケイ素層である。その後、非晶質半導体層Ｓａの表面に微量の触媒元素１１２を添加する。触媒元素１１２は、例えば、ニッケルである。
【００７４】
図５（ｂ）に示すように、加熱処理を行い、非晶質半導体層Ｓａを結晶化させて結晶質半導体層Ｓｂを形成する。非晶質半導体層Ｓａには触媒元素としてニッケル１１２が添加されていたため、結晶化が促進される。
【００７５】
図５（ｃ）に示すように、レーザー光Ｌを照射する。これにより、結晶質半導体層Ｓｂの結晶性が向上する。
【００７６】
次に、結晶質半導体層Ｓｂの不要な部分を除去して、図５（ｄ）に示すように、島状の半導体層１１０を形成する。ここで、半導体層１１０の全面に、しきい値電圧を制御する目的で、低濃度のｐ型を付与する不純物元素（Ｂなど）を添加してもよい。
【００７７】
図５（ｅ）に示すように、半導体層１１０を覆う絶縁層１２０を堆積する。次に、スパッタリング法によって導電層Ｇを堆積する。導電層Ｇは、例えば、２層構造であってもよい。
【００７８】
図５（ｆ）に示すように、フォトレジスト層Ｐを堆積する。その後、フォトレジスト層Ｐに対してハーフトーンマスクＨＭをアライメントして露光を行う。ハーフトーンマスクＨＭは、光透過率の異なる３つの領域ＭＡ、ＭＢおよびＭＣを有している。ハーフトーンマスクＨＭの領域は、半導体層１１０ｎ、１１０ｇの延びている方向に沿って領域ＭＣ、ＭＢ、ＭＡ、ＭＢ、ＭＡ、ＭＢおよびＭＣの順番に配置されている。ハーフトーンマスクＨＭの領域ＭＣの光透過率は領域ＭＡおよびＭＢよりも高く、また、領域ＭＢの光透過率は領域ＭＡよりも高い。例えば、領域ＭＡは遮光膜から形成されており、領域ＭＢは半透過膜から形成されている。
【００７９】
図５（ｇ）に示すように、現像を行い、フォトレジスト層ＰのうちハーフトーンマスクＨＭの領域ＭＣに対応する部分を除去する。これにより、フォトレジスト層Ｐに厚領域ＰＡおよび薄領域ＰＢが形成される。
【００８０】
図６（ａ）に示すように、導電層Ｇのうちフォトレジスト層Ｐに覆われていない部分をエッチングする。これにより、導電層Ｇに厚領域ＧＨおよび薄領域ＧＬが形成される。半導体層１１０のうち薄領域ＧＬと重なる部分はゲッタリング領域１１０ｇとなる。
【００８１】
図６（ｂ）に示すように、フォトレジスト層Ｐの一部をアッシングする。これにより、フォトレジスト層Ｐの薄領域ＰＢに対応する部分が除去され、厚領域ＰＡに対応する部分のみが残り、フォトレジスト層ＰＡ’が形成される。
【００８２】
図６（ｃ）に示すように、エッチング処理を行い、これにより、フォトレジスト層ＰＡ’に覆われていない導電層Ｇを除去して導電層１３０ａ、１３０ｂを形成するとともに絶縁層１２０に厚領域１２０Ｈおよび薄領域１２０Ｌを形成する。絶縁層１２０の領域１２０Ｈおよび薄領域１２０Ｌは、導電層Ｇの厚領域ＧＨおよび薄領域ＧＬに対応している。
【００８３】
図６（ｄ）に示すようにフォトレジスト層ＰＡ’をアッシングする。これにより、導電層１３０ａ、１３０ｂが露出される。導電層１３０ａ、１３０ｂはＴＦＴ２２０、２３０のゲート電極として機能する。
【００８４】
図６（ｅ）に示すように、リンをドープする。リンは、半導体層１１０のうち導電層１３０ａ、１３０ｂと重ならない部分に絶縁層１２０を介してドープされる。絶縁層１２０の厚さに応じて半導体層１１０内のリン濃度は異なる。半導体層１１０のうち絶縁層１２０の薄領域１２０Ｌの下部にある領域のリン濃度は厚領域１２０Ｈの下部にある領域のリン濃度よりも高い。このため、図４に示したように半導体層１１０のうち絶縁層１２０の薄領域１２０Ｌの下部にある領域はゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３となり、絶縁層１２０の厚領域１２０Ｈの下部にある領域はソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２となる。ソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２のリン濃度は、例えば５〜８×１０14ａｔｏｍｓ／ｃｍ3であり、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３のリン濃度は例えば８×１０14〜１．２×１０15ａｔｏｍｓ／ｃｍ3である。このように、半導体層１１０のうちゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３のリン濃度はソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２のリン濃度よりも高い。
【００８５】
また、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３に対応する薄領域１２０Ｌは薄いため、ソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２と比較して、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３には相対的に高い加速電圧でリンイオンが注入される。このため、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３の受ける衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、ソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２には、リンイオンは、比較的厚い厚領域１２０Ｈを介して注入されるため、注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態が維持される。
【００８６】
図６（ｆ）に示すように、不活性雰囲気下（例えば窒素雰囲気下）において熱処理を行う。熱処理工程において、半導体層１１０のチャネル領域１１０ｃ１、１１０ｃ２、ソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２に存在しているニッケルはゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３へと移動する。
【００８７】
なお、厳密には、ソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２もリンを含有しているため、ソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２もゲッタリング効果を有している。しかしながら、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３はソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２よりも多くのリンを含有しているため、触媒元素（ニッケル）のゲッタリング領域１１０ｇに対する固溶度はソース領域１１０ｓおよびドレイン領域１１０ｄに対する固溶度よりも高い。また、ゲッタリング領域１１０ｇは、その上に位置する薄領域１２０Ｌが薄く、ドーピング時に受ける衝突エネルギーが大きいため、ゲッタリング領域１１０ｇは非晶質化し、結晶欠陥や不対結合手（ダングリングボンド）が増大する。ゲッタリング領域１１０ｇにおけるニッケルの自由エネルギーが低下しており、その結果、ゲッタリング領域１１０ｇはニッケルの偏析サイトとして機能する。したがって、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３のゲッタリング効果はソース領域１１０ｓ１、１１０ｓ２およびドレイン領域１１０ｄ１、１１０ｄ２よりも高い。
【００８８】
図６（ｇ）に示すように、絶縁層１２０およびゲート電極１３０ａ、１３０ｂを覆う層間絶縁膜１４０を形成する。層間絶縁膜１４０にはコンタクトホールが形成されており、ソース電極２２２、ドレイン電極２３２、ソースバスライン３１０および画素電極３３０が形成される。以上のようにしてＮチャネル型ＴＦＴ２２０、２３０の設けられたアクティブマトリクス基板３００が形成される。
【００８９】
また、上述した製造方法においてフォトレジスト層Ｐはゲート電極１３０ａ、１３０ｂの形成だけでなく、絶縁膜１２０における厚領域１２０Ｈおよび薄領域１２０Ｌの形成に用いられている。このため、フォトリソグラフィ工程の回数を抑制することができる。
【００９０】
また、図６（ａ）に示したように、絶縁層１２０の薄膜化を行った後、周期表第３族Ｂに属する不純物元素（例えば、ホウ素）を注入してもよい。これにより、半導体層１１０のうちゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３となる領域はさらに非晶質化し、ゲッタリング効果をさらに増大させることができる。
【００９１】
（実施形態３）
以下、本発明による半導体装置の第３実施形態を説明する。
【００９２】
図７に、本実施形態の半導体装置１００を備えるアクティブマトリクス基板３００の模式図を示す。図７（ａ）は、アクティブマトリクス基板３００の表示領域における模式的な断面図であり、図７（ｂ）は、アクティブマトリクス基板３００の周辺領域における模式的な断面図である。
【００９３】
図７（ａ）に示すように、アクティブマトリクス基板３００の表示領域にはＴＦＴ素子２１０が設けられており、図７（ｂ）に示すように、表示領域の周囲に配置された周辺領域にはＴＦＴ２００ｎおよび２００ｐが設けられている。ＴＦＴ２００ｎ、２００ｐはドライバに用いられる。ＴＦＴ２００、２００ｎはＮチャネル型ＴＦＴであり、ＴＦＴ２００ｐはＰチャネル型ＴＦＴである。
【００９４】
ＴＦＴ素子２１０は、図４を参照して実施形態２において上述したＴＦＴ素子と同様の構成を有している。また、ＴＦＴ２００ｎは、図１を参照して実施形態１において上述したＴＦＴ２００と同様の構成を有している。したがって、冗長を避けるために、重複する説明を省略する。
【００９５】
ＴＦＴ素子２１０において、図４を参照して説明したように、半導体層１１０は、ソース領域１１０ｓ１、１１０ｓ２、チャネル領域１１０ｃ１、１１０ｃ２、ドレイン領域１１０ｄ１、１１０ｄ２、および、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３を有している。ＴＦＴ２００ｎにおいて、半導体層１１０ｎは、ソース領域１１０ｎｓ、チャネル領域１１０ｎｃ、ドレイン領域１１０ｎｄおよびゲッタリング領域１１０ｎｇを有している。同様に、ＴＦＴ２００ｐにおいて、半導体層１１０ｐは、ソース領域１１０ｐｓ、チャネル領域１１０ｐｃ、ドレイン領域１１０ｐｄおよびゲッタリング領域１１０ｐｇを有している。
【００９６】
以下、図４、図７〜図９を参照して、アクティブマトリクス基板３００の製造方法を説明する。図８および図９において、紙面に向かって左側に表示領域に設けられるＴＦＴ２００の製造工程を示しており、紙面に向かって右側に周辺領域に設けられるＴＦＴ２００ｎ、２００ｐの製造工程を示している。
【００９７】
図８（ａ）に示すように、ガラス基板１０２上にベースコート層１０４を形成する。ベースコート層１０４は、絶縁材料から形成されており、２層構造であってもよい。ベースコート層１０４上に、非晶質半導体層Ｓａを形成する。その後、非晶質半導体層Ｓａの表面に微量の触媒元素１１２を添加する。触媒元素１１２は、例えば、ニッケルである。
【００９８】
図８（ｂ）に示すように、加熱処理を行い、非晶質半導体層Ｓａを結晶化して結晶質半導体層Ｓｂを形成する。非晶質半導体層Ｓａには触媒元素としてニッケル１１２が添加されており、これにより、結晶化が促進される。
【００９９】
図８（ｃ）に示すように、レーザー光Ｌを照射する。これにより、結晶質半導体層Ｓｂの結晶性が向上する。
【０１００】
次に、結晶質半導体層Ｓｂの不要な部分を除去して素子間分離を行い、図８（ｄ）に示すように、島状の半導体層１１０、１１０ｎ、１１０ｐを形成する。ここで、しきい値電圧を制御する目的で、半導体層１１０、１１０ｎ、１１０ｐの全面に、あるいは、Ｎチャネル型ＴＦＴのための半導体層１１０、１１０ｎに低濃度のｐ型を付与する不純物元素（Ｂなど）を添加してもよい。
【０１０１】
図８（ｅ）に示すように、半導体層１１０、１１０ｎ、１１０ｐを覆う絶縁層１２０を堆積する。次に、スパッタリング法によって導電層Ｇを堆積する。
【０１０２】
図８（ｆ）に示すように、フォトレジスト層Ｐを堆積する。その後、フォトレジスト層Ｐに対してハーフトーンマスクＨＭをアライメントして露光を行う。ハーフトーンマスクＨＭは、光透過率の異なる３つの領域ＭＡ、ＭＢおよびＭＣを有している。ハーフトーンマスクＨＭの領域は、表示領域において半導体層１１０の延びている方向に沿って領域ＭＣ、ＭＢ、ＭＡ、ＭＢ、ＭＡ、ＭＢおよびＭＣの順番に配置されている。また、周辺領域のＮチャネル型ＴＦＴ形成部分には領域ＭＣ、ＭＢ、ＭＡ、ＭＢおよびＭＣの順番に配置されており、周辺領域のＰチャネル型ＴＦＴ形成部分には領域ＭＣ、ＭＡおよびＭＣの順番に配置されている。ハーフトーンマスクＨＭの領域ＭＣの光透過率は領域ＭＢ、ＭＡよりも高く、また、領域ＭＢの光透過率は領域ＭＡよりも高い。
【０１０３】
図８（ｇ）に示すように、現像により、フォトレジスト層ＰのうちハーフトーンマスクＨＭの領域ＭＣに対応する部分を除去し、フォトレジスト層Ｐａ、Ｐｂ、Ｐｃを形成する。フォトレジスト層Ｐａ、Ｐｂ、Ｐｃは厚領域ＰＡおよび薄領域ＰＢを有している。表示領域に形成されたフォトレジスト層Ｐａには領域ＰＢ、ＰＡ、ＰＢ、ＰＡ、ＰＢが、この順番に配置されている。また、周辺領域に形成されたＰｂには領域ＰＢ、ＰＡ、ＰＢが、この順番に配置されており、フォトレジスト層Ｐｃには領域ＰＡが配置されている。フォトレジスト層Ｐａ、Ｐｂ、Ｐｃは、半導体層１１０、１１０ｎ、１１０ｐの中央部と重なり、端部と重ならないように配置されている。
【０１０４】
図９（ａ１）に示すように、導電層Ｇのうちフォトレジスト層Ｐａ、Ｐｂ、Ｐｃに覆われていない部分をエッチングする。これにより、導電層Ｇに厚領域ＧＨおよび薄領域ＧＬが形成される。
【０１０５】
図９（ａ２）に示すように、半導体層１１０、１１０ｎ、１１０ｐにホウ素を注入する。これにより、ホウ素は、半導体層１１０、１１０ｎ、１１０ｐのうちフォトレジスト層Ｐａ、Ｐｂ、Ｐｃと重ならない領域に導電層Ｇおよび絶縁層１２０を介して注入される。半導体層１１０、１１０ｎ、１１０ｐに注入されたホウ素濃度は、例えば１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ3である。
【０１０６】
図９（ｂ）に示すように、フォトレジスト層Ｐの一部をアッシングする。これにより、フォトレジスト層Ｐの薄領域ＰＢに対応する部分が除去され、厚領域ＰＡに対応する部分のみが残り、フォトレジスト層ＰＡ’が形成される。
【０１０７】
図９（ｃ）に示すように、エッチング処理を行う。これにより、フォトレジスト層ＰＡ’に覆われていない導電層Ｇを除去して導電層１３０ａ、１３０ｂ、１３０ｎ、１３０ｐを形成するとともに絶縁層１２０の一部を除去して絶縁層１２０に厚領域１２０Ｈおよび薄領域１２０Ｌを形成する。絶縁層１２０は、導電層Ｇの厚領域ＧＨおよび薄領域ＧＬに対応して、厚領域１２０Ｈおよび薄領域１２０Ｌを有している。
【０１０８】
図９（ｄ１）に示すようにフォトレジスト層ＰＡ’をアッシングする。これにより、導電層１３０ａ、１３０ｂ、１３０ｎ、１３０ｐが露出される。この導電層１３０ａ、１３０ｂ、１３０ｎ、１３０ｐはＴＦＴ２２０、２３０、２３０ｎ、２３０ｐのゲート電極として機能する。
【０１０９】
図９（ｄ２）に示すようにフォトレジスト層Ｐ１を形成する。フォトレジスト層Ｐ１は、ＴＦＴ２００ｐに対応して設けられ、半導体層１１０ｐの中央部と重なり、端部と重ならないように配置されている。
【０１１０】
図９（ｅ）に示すように、リンをドープする。リンは、半導体層１１０、１１０ｎ、１１０ｐのうちゲート電極１３０ａ、１３０ｂ、１３０ｎおよびフォトレジスト層Ｐ１と重ならない部分に絶縁層１２０を介してドープされる。絶縁層１２０の厚さに応じて半導体層１１０、１１０ｎ、１１０ｐ内のリン濃度は異なる。半導体層１１０、１１０ｎのうち絶縁層１２０の薄領域１２０Ｌの下部にある領域のリン濃度は厚領域１２０Ｈの下部にある領域のリン濃度よりも高い。このため、図４および図７に示したように半導体層１１０、１１０ｎ、１１０ｐのうち絶縁層１２０の薄領域１２０Ｌの下部にある領域はゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇとなり、絶縁層１２０の厚領域１２０Ｈの下部にある領域はソース領域１１０ｓ１、１１０ｓ２、１１０ｎｓ、１１０ｐｓおよびドレイン領域１１０ｄ１、１１０ｄ２、１１０ｎｄ、１１０ｐｄとなる。ソース領域１１０ｓ１、１１０ｓ２、１１０ｎｓ、１１０ｐｓおよびドレイン領域１１０ｄ１、１１０ｄ２、１１０ｎｄ、１１０ｐｄのリン濃度は、例えば５〜８×１０14ａｔｏｍｓ／ｃｍ3であり、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇのリン濃度は例えば８×１０14〜１．２×１０15ａｔｏｍｓ／ｃｍ3である。このように、半導体層１１０のうちゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇのリン濃度はソース領域１１０ｓ１、１１０ｓ２、１１０ｎｓ、１１０ｐｓおよびドレイン領域１１０ｄ１、１１０ｄ２、１１０ｎｄ、１１０ｐｄのリン濃度よりも高い。
【０１１１】
また、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇに対応する薄領域１２０Ｌは薄いため、ソース領域１１０ｓ１、１１０ｓ２、１１０ｎｓおよびドレイン領域１１０ｄ１、１１０ｄ２、１１０ｎｄと比較して、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇには相対的に高い加速電圧でリンイオンが注入される。このため、ゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇの受ける衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、リンイオンは、ソース領域１１０ｓ１、１１０ｓ２、１１０ｎｓおよびドレイン領域１１０ｄ１、１１０ｄ２、１１０ｎｄに比較的厚い厚領域１２０Ｈを介して注入されるため、注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態が維持される。
【０１１２】
図９（ｆ）に示すように、フォトレジスト層Ｐ１をアッシングした後、不活性雰囲気下（例えば窒素雰囲気下）において熱処理を行う。熱処理工程において、半導体層１１０、１１０ｎ、１１０ｐのチャネル領域１１０ｃ１、１１０ｃ２、１１０ｎｃ、１１０ｐｃ、ソース領域１１０ｓ１、１１０ｓ２、１１０ｎｓ、１１０ｐｓおよびドレイン領域１１０ｄ１、１１０ｄ２、１１０ｎｄ、１１０ｐｄに存在しているニッケルはゲッタリング領域１１０ｇ１、１１０ｇ２、１１０ｇ３、１１０ｎｇ、１１０ｐｇへと移動する。また、このように、半導体層１１０ｎ、１１０ｐのチャネル領域１１０ｎｃ、１１０ｐｃ内の不純物元素が低減されることにより、ドライバに用いられるＴＦＴにおける突発的なオフ電流の増大が抑制され、結果として、線欠陥の発生が抑制される。
【０１１３】
図９（ｇ）に示すように、絶縁層１２０およびゲート電極１３０ａ、１３０ｂ、１３０ｎ、１３０ｐを覆う層間絶縁膜１４０を形成する。層間絶縁膜１４０にはコンタクトホールが形成されており、ソース電極２２２、ドレイン電極２３２、ソースバスライン３１０、ソース電極３１０ｎｓ、３１０ｐｓ、ドレイン電極３１０ｎｄ、３１０ｐｄおよび画素電極３３０が形成される。以上のようにしてアクティブマトリクス基板３００が形成される。  
【０１１４】
なお、本実施形態の半導体装置１００では、フォトレジスト層Ｐは、ゲート電極１３０ａ、１３０ｂ、１３０ｎ、１３０ｐの形成だけでなく、絶縁膜１２０における厚領域１２０Ｈおよび薄領域１２０Ｌの形成に用いられる。また、フォトレジスト層Ｐは、Ｎチャネル型ＴＦＴ２００、２００ｎの半導体層１１０、１１０ｎの一部に周期表第３族Ｂに属する不純物元素（例えば、ホウ素）が注入されることを防止している。
【０１１５】
なお、ここでは、周辺領域にＴＦＴ２００ｎ、ＴＦＴ２００ｐが別個に設けられていたが、本発明はこれに限定されない。ＴＦＴ２００ｎおよびＴＦＴ２００ｐは相補型ＴＦＴを構成してもよい。
【０１１６】
また、上述した説明では、周期表第３族Ｂに属する不純物としてホウ素を例示したが、本発明はこれに限定されない。不純物として、周期表第３族Ｂに属する他の元素を用いてもよく、または、周期表第３族Ｂに属する複数種の元素を用いてもよい。
【産業上の利用可能性】
【０１１７】
本発明によれば、高品質な半導体装置を簡便に製造することができる。この半導体装置は、例えば、液晶表示装置のアクティブマトリクス基板に好適に利用される。
【図面の簡単な説明】
【０１１８】
【図１】本発明による半導体装置の第１実施形態を示す模式的な断面図である。
【図２】（ａ）〜（ｇ）は、それぞれ、第１実施形態の半導体装置の製造方法を説明するための模式的な断面図である。
【図３】（ａ）〜（ｇ）は、それぞれ、第１実施形態の半導体装置の製造方法を説明するための模式的な断面図である。
【図４】本発明による半導体装置の第２実施形態を備えるアクティブマトリクス基板を示す模式図であり、（ａ）は、アクティブマトリクス基板の模式的な平面図であり、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図である。
【図５】（ａ）〜（ｇ）は、それぞれ、図４のアクティブマトリクス基板の製造方法を説明するための模式的な断面図である。
【図６】（ａ）〜（ｇ）は、それぞれ、図４のアクティブマトリクス基板の製造方法を説明するための模式的な断面図である。
【図７】本発明による半導体装置の第３実施形態を備えるアクティブマトリクス基板を示す模式的な断面図である。
【図８】（ａ）〜（ｇ）は、それぞれ、図７のアクティブマトリクス基板の製造方法を説明するための模式的な断面図である。
【図９】（ａ１）〜（ｇ）は、それぞれ、図７のアクティブマトリクス基板の製造方法を説明するための模式的な断面図である。
【図１０】従来の半導体装置の模式的な断面図である。
【図１１】（ａ）〜（ｇ）は、それぞれ、従来の半導体装置の製造方法を説明するための模式的な断面図である。
【図１２】（ａ）〜（ｅ）は、それぞれ、従来の半導体装置の製造方法を説明するための模式的な断面図である。
【符号の説明】
【０１１９】
１００  半導体装置
１０２  絶縁基板
１０４  ベースコート層
１１０  半導体層
１１０ｓ  ソース領域
１１０ｃ  チャネル領域
１１０ｄ  ドレイン領域
１１０ｇ  ゲッタリング領域
１２０  絶縁層
１２０Ｈ  厚領域
１２０Ｌ  薄領域
１３０  ゲート電極
２００  ＴＦＴ
【図１】
2009152488.tif 000003
【図２】
2009152488.tif 000004
【図３】
2009152488.tif 000005
【図４】
2009152488.tif 000006
【図５】
2009152488.tif 000007
【図６】
2009152488.tif 000008
【図７】
2009152488.tif 000009
【図８】
2009152488.tif 000010
【図９】
2009152488.tif 000011
【図１０】
2009152488.tif 000012
【図１１】
2009152488.tif 000013
【図１２】
2009152488.tif 000014