(57)【要約】【課題】入力側と出力側とを電気的に絶縁状態にするトランスの結合係数が悪くても誤動作することがない信号伝達回路を提供することを目的とする。【解決手段】入力信号の立上りタイミング及び立下りタイミングにおいて、それぞれ、パルス電圧を発生させる１次側回路１１１と、１次側回路１１１で発生されるパルス電圧を１次側コイルで受けるトランス１１３と、トランス１１３の２次側コイルに発生するパルス電圧のうち、最初のパルス電圧の発生タイミングで出力信号を立ち上がらせ、次に発生するパルス電圧の発生タイミングで出力信号を立ち下がらせる２次側回路２とを備えて信号伝達回路１を構成し、最初のパルス電圧が発生してから所定時間、または、次のパルス電圧が発生してから所定時間、２次側コイルに発生するパルス電圧が無視されるように２次側回路２を構成する。【選択図】図１
2009060272.tif 000002
【特許請求の範囲】
【請求項１】
１次側コイルと２次側コイルとを有するトランスと、
入力信号の立上りタイミングにおいて第１のパルス電圧を前記１次側コイルに発生させるとともに前記入力信号の立下りタイミングにおいて第２のパルス電圧を前記１次側コイルに発生させる１次側回路と、
前記２次側コイルに発生するパルス電圧のうち、前記第１のパルス電圧に対応するパルス電圧の発生タイミングで出力信号を立ち上がらせるとともに前記第２のパルス電圧に対応するパルス電圧の発生タイミングで前記出力信号を立ち下がらせる２次側回路と、
を備え、
前記２次側回路は、前記第１のパルス電圧に対応するパルス電圧が発生してから所定時間及び前記第２のパルス電圧に対応するパルス電圧が発生してから所定時間、前記２次側コイルに発生するパルス電圧を無視する、
ことを特徴とする信号伝達回路。
【請求項２】
請求項１に記載の信号伝達回路であって、
前記２次側回路は、
前記２次側コイルの一方端の電圧が前記２次側コイルの他方端の電圧よりも大きいときハイレベルの電圧を出力する第１のコンパレータと、
前記２次側コイルの前記他方端の電圧が前記２次側コイルの前記一方端の電圧よりも大きいときハイレベルの電圧を出力する第２のコンパレータと、
前記第１のコンパレータの出力電圧を反転する第１のインバータと、
前記第２のコンパレータの出力電圧を反転する第２のインバータと、
前記第１のインバータの出力電圧の立上りタイミングを遅延させる第１の立上り遅延回路と、
前記第２のインバータの出力電圧の立上りタイミングを遅延させる第２の立上り遅延回路と、
前記第１のコンパレータの出力電圧と前記第２の立上り遅延回路の出力電圧との論理積を計算する第１のＡＮＤ回路と、
前記第２のコンパレータの出力電圧と前記第１の立上り遅延回路の出力電圧との論理積を計算する第２のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力電圧の立上りタイミングにより出力信号を立ち上がらせ、前記第２のＡＮＤ回路の出力電圧の立上りタイミングにより前記出力信号を立ち下がらせる出力回路と、
を備えることを特徴とする信号伝達回路。
【請求項３】
請求項１に記載の信号伝達回路であって、
前記２次側回路は、
前記２次側コイルの一方端の電圧が前記２次側コイルの他方端の電圧よりも大きいときハイレベルの電圧を出力する第１のコンパレータと、
前記２次側コイルの前記他方端の電圧が前記２次側コイルの前記一方端の電圧よりも大きいときハイレベルの電圧を出力する第２のコンパレータと、
前記第１のコンパレータの出力電圧を反転する第１のインバータと、
前記第２のコンパレータの出力電圧を反転する第２のインバータと、
前記第１のインバータの出力電圧の立上りタイミングを遅延させる第１の立上り遅延回路と、
前記第２のインバータの出力電圧の立上りタイミングを遅延させる第２の立上り遅延回路と、
第１のＯＲ回路と、
第２のＯＲ回路と、
前記第１のコンパレータの出力電圧と前記第２のＯＲ回路の出力電圧との論理積を計算する第１のＡＮＤ回路と、
前記第２のコンパレータの出力電圧と前記第１のＯＲ回路の出力電圧との論理積を計算する第２のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力電圧の立上りタイミングにより出力信号を立ち上がらせ、前記第２のＡＮＤ回路の出力電圧の立上りタイミングにより前記出力信号を立ち下がらせる出力回路と、
を備え、
前記第１のＯＲ回路は、前記第１の立上り遅延回路の出力電圧と前記出力信号の反転信号との論理和を計算し、
前記第２のＯＲ回路は、前記第２の立上り遅延回路の出力電圧と前記出力信号との論理和を計算する、
ことを特徴とする信号伝達回路。
【請求項４】
請求項１〜３の何れか１項に記載の信号伝達回路であって、
前記１次側回路は、前記入力信号の立上りタイミング及び立下りタイミングにおいて、それぞれ、パルス電圧を発生させた直後、それらのパルス電圧と逆極性のパルス電圧を発生させる、
ことを特徴とする信号伝達回路。
【請求項５】
請求項１〜３の何れか１項に記載の信号伝達回路であって、
前記１次側回路は、入力信号の立上りタイミング及び立下りタイミングにおいて、それぞれ、連続した複数のパルス電圧を発生させる、
ことを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側と出力側とを電気的に絶縁した状態で、デジタル信号を入力側から出力側に伝達する信号伝達回路に関する。
【背景技術】
【０００２】
信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラを用いるものがある。（例えば、特許文献１参照）
しかしながら、フォトカプラは入出力間の伝送遅延が大きいため、上述の信号伝達回路では、デジタル信号の伝送遅延が大きくなってしまうという問題がある。また、フォトカプラは、１００℃以上の環境下で使用できないため、上述の信号伝達回路では、１００℃以上の環境下で使用できないという問題もある。
【０００３】
これらの問題を解決するために、例えば、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラの代わりにトランスを用いることが考えられる。
図１１は、入力側と出力側とを電気的に絶縁状態にする部分としてトランスを用いた信号伝達回路を示す図である。
【０００４】
図１１に示す信号伝達回路１１０は、デジタル信号（入力信号）が入力される１次側回路１１１と、デジタル信号（出力信号）を出力する２次側回路１１２と、１次側回路１１１から２次側回路１１２へデジタル信号を電気的に絶縁して伝達するトランス１１３とを備えて構成されている。
【０００５】
上記トランス１１３は、１次側コイルと２次側コイルとを備えている。
上記１次側回路１１１は、ｎチャネルのＭＯＳＦＥＴ１１４、１１５と、ｐチャネルのＭＯＳＦＥＴ１１６、１１７と、ＭＯＳＦＥＴ１１４〜１１７を駆動する駆動回路１１８と、ダイオード１１９〜１２２とを備えている。
【０００６】
ＭＯＳＦＥＴ１１６のソース端子は電圧ＶＤＤの電源及びダイオード１１９のカソード端子に接続され、ＭＯＳＦＥＴ１１６のドレイン端子はＭＯＳＦＥＴ１１４のドレイン端子、ダイオード１１９のアノード端子、ダイオード１２０のカソード端子、及びトランス１１３の１次側コイルの一方端に接続されている。ＭＯＳＦＥＴ１１４のソース端子及びダイオード１２０のアノード端子はそれぞれグランドに接続されている。
【０００７】
ＭＯＳＦＥＴ１１７のソース端子は電圧ＶＤＤの電源及びダイオード１２１のカソード端子に接続され、ＭＯＳＦＥＴ１１７のドレイン端子はＭＯＳＦＥＴ１１５のドレイン端子、ダイオード１２１のアノード端子、ダイオード１２２のカソード端子、及びトランス１１３の１次側コイルの他方端に接続されている。ＭＯＳＦＥＴ１１５のソース端子及びダイオード１２２のアノード端子はそれぞれグランドに接続されている。
【０００８】
なお、トランス１１３の１次側コイルの一方端（ＭＯＳＦＥＴ１１４などに接続される点）をＡ点とし、トランス１１３の１次側コイルの他方端（ＭＯＳＦＥＴ１１５などに接続される点）をＢ点とする。
【０００９】
上記２次側回路１１２は、抵抗１２３、１２４と、ダイオード１２５〜１２８と、コンパレータ１２９、１３０と、フリップフロップ回路１３１とを備えて構成されている。
コンパレータ１２９のプラスの入力端子はトランス１１３の２次側コイルの一方端、抵抗１２３の一方端、及びコンパレータ１３０のマイナスの入力端子に接続され、コンパレータ１２９の出力端子はフリップフロップ回路１３１のセット端子Ｓに接続されている。
【００１０】
コンパレータ１３０のプラスの入力端子はトランス１１３の２次側コイルの他方端、抵抗１２３の他方端、及びコンパレータ１２９のマイナスの入力端子に接続され、コンパレータ１３０の出力端子はフリップフロップ回路１３１のリセット端子Ｒに接続されている。
【００１１】
ダイオード１２５のアノード端子はコンパレータ１２９のプラスの入力端子及びダイオード１２７のカソード端子に接続され、ダイオード１２５のカソード端子はダイオード１２６のカソード端子及び抵抗１２４の一方端に接続され、ダイオード１２６のアノード端子はコンパレータ１３０のプラスの入力端子及びダイオード１２８のカソード端子に接続され、ダイオード１２８のアノード端子はダイオード１２７のアノード端子、抵抗１２４の他方端、及びグランドに接続されている。
【００１２】
なお、トランス１１３の２次側コイルの一方端（コンパレータ１２９などに接続される点）をＣ点とし、トランス１１３の２次側コイルの他方端（コンパレータ１３０などに接続される点）をＤ点とする。
【００１３】
図１２は、駆動回路１１８を示す図である。
図１２に示す駆動回路１１８は、インバータ１３２〜１３４と、バッファ１３５、１３６と、ＡＮＤ回路１３７、１３８と、立上り遅延回路１３９、１４０とを備えて構成されている。
【００１４】
図１３は、駆動回路１１８内の各回路の出力タイミングチャートを示す図である。
立上りタイミング時の入力信号は、バッファ１３６を介してＡＮＤ回路１３８の一方の入力端子に入力されると共に、立上り遅延回路１４０により所定時間遅延され、インバータ１３４により反転され、ＡＮＤ回路１３８の他方の入力端子に入力される。これにより、ＡＮＤ回路１３８は、入力信号の立上りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路１３８から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に入力される。また、ＡＮＤ回路１３７から出力されるローレベルの電圧はＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に入力される。すると、ＭＯＳＦＥＴ１１５、１１６がＯＮ、ＭＯＳＦＥＴ１１４、１１７がＯＦＦになり、１次側回路１１１のＢ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がハイレベル（Ｖ＝＋ＶＤＤ）、Ｂ点の電圧がローレベル（Ｖ＝０）となる。
【００１５】
したがって、１次側回路１１１のＡ点−Ｂ点間にプラス極性のパルス電圧が発生し、トランス１１３を介して２次側回路１１２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性のパルス電圧に対応するプラス極性のパルス電圧が発生する。そして、コンパレータ１２９から出力されるハイレベルのパルス電圧がフリップフロップ回路１３１のセット端子Ｓに入力され、フリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力信号）が立ち上がる。
【００１６】
また、立下りタイミング時の入力信号は、インバータ１３２により反転され、バッファ１３５を介してＡＮＤ回路１３７の一方の入力端子に入力されると共に、インバータ１３２により反転され、立上り遅延回路１３９により所定時間遅延され、インバータ１３３により反転され、ＡＮＤ回路１３７の他方の入力端子に入力される。これにより、ＡＮＤ回路１３７は、入力信号の立下りタイミングにおいてハイレベルのパルス電圧を出力する。ＡＮＤ回路１３７から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に入力される。また、ＡＮＤ回路１３８から出力されるローレベルの電圧はＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に入力される。すると、ＭＯＳＦＥＴ１１４、１１７がＯＮ、ＭＯＳＦＥＴ１１５、１１６がＯＦＦになり、１次側回路１１１のＡ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。
【００１７】
したがって、１次側回路１１１のＡ点−Ｂ点間にマイナス極性のパルス電圧が発生し、トランス１１３を介して２次側回路１１２のＣ点−Ｄ点間にＡ点―Ｂ点間に発生したマイナス極性のパルス電圧に対応するマイナス極性のパルス電圧が発生する。そして、コンパレータ１３０から出力されるハイレベルのパルス電圧がフリップフロップ回路１３１のリセット端子Ｒに入力され、フリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力信号）が立ち下がる。
【００１８】
このように、図１１に示す信号伝達回路１１０によれば、入力信号の立上りタイミングにおいてフリップフロップ回路１３１から出力される電圧が立ち上がり、入力信号の立下りタイミングにおいてフリップフロップ回路１３１から出力される電圧が立ち下がる。すなわち、１次側回路１１１に入力される入力信号の立上りタイミング及び立下りタイミングと同じ立上りタイミング及び立下りタイミングの出力信号が２次側回路１１２から出力される。図１１に示す信号伝達回路１１０によれば、トランス１１３により１次側回路１１１と２次側回路１１２とを電気的に絶縁して入力信号を１次側回路１１１から２次側回路１１２へ伝達することができる。
【特許文献１】特開平５−３０８２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１１に示す信号伝達回路１１０では、２次側回路１１２のＣ点やＤ点に容量成分などが付き、かつ、トランス１１３の結合係数が悪いと、誤動作するという問題がある。
【００２０】
図１４は、信号伝達回路１１０が誤動作する場合の信号伝達回路１１０内の各回路の出力タイミングチャートを示す図である。
入力信号の立上りタイミングにおいて、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１５、１１６がＯＮ、ＭＯＳＦＥＴ１１４、１１７がＯＦＦになり、１次側回路１１１のＢ点がグランドに繋がるため、図１４に示すように、１次側回路１１１のＡ点の電圧がハイレベル、Ｂ点の電圧がローレベルとなる。そして、トランス１１３を介し、Ｃ点の電圧がハイレベル、Ｄ点の電圧がローレベルとなる。このとき、トランス１１３の結合係数が悪いと、トランス１１３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することにより、Ｃ点の電圧がローレベルより低いマイナスレベルになってしまう。このような場合、コンパレータ１３０からハイレベルのパルス電圧が出力されてフリップフロップ回路１３１の出力電圧がハイレベルからローレベルになり、入力信号と出力信号とが一致しなくなってしまう。
【００２１】
また、入力信号の立下りタイミングにおいて、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子にハイレベルのパルス電圧が入力され、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１４、１１７がＯＮ、ＭＯＳＦＥＴ１１５、１１６がＯＦＦになり、図１４に示すように、１次側回路１１１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。そして、トランス１１３を介し、２次側回路１１２のＣ点の電圧がローレベル、Ｄ点の電圧がハイレベルとなる。このとき、トランス１１３の結合係数が悪いと、上述と同様に、トランス１１３のリーケージインダクタンスとＣ点、Ｄ点の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することより、Ｄ点の電圧がローレベルより低いマイナスレベルになってしまう。このような場合、コンパレータ１２９からハイレベルのパルス電圧が出力されてフリップフロップ回路１３１の出力電圧がローレベルからハイレベルになり、入力信号と出力信号とが一致しなくなってしまう。
【００２２】
このように、図１１に示す信号伝達回路１１０では、トランス１１３の結合係数が悪いと、誤動作するという問題がある。
そこで、本発明では、入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる場合において、そのトランスの結合係数が悪くても誤動作することがない信号伝達回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の信号伝達回路は、１次側コイルと２次側コイルとを有するトランスと、入力信号の立上りタイミングにおいて第１のパルス電圧を前記１次側コイルに発生させるとともに前記入力信号の立下りタイミングにおいて第２のパルス電圧を前記１次側コイルに発生させる１次側回路と、前記２次側コイルに発生するパルス電圧のうち、前記第１のパルス電圧に対応するパルス電圧の発生タイミングで出力信号を立ち上がらせるとともに前記第２のパルス電圧に対応するパルス電圧の発生タイミングで前記出力信号を立ち下がらせる２次側回路とを備え、前記２次側回路は、前記第１のパルス電圧に対応するパルス電圧が発生してから所定時間及び前記第２のパルス電圧に対応するパルス電圧が発生してから所定時間、前記２次側コイルに発生するパルス電圧を無視する。
【００２４】
この信号伝達回路によれば、トランスの結合係数が悪く、トランスのリーケージインダクタンスと２次側コイル付近の容量成分とによりＬＣ発振回路が形成され、このＬＣ発振回路が発振することより、２次側コイルの一端の電圧がローレベルより低いマイナスレベルになってしまっても、そのマイナスレベルの電圧は２次側回路で無視されるので、第１のパルス電圧及び第２のパルス電圧にそれぞれ同期した所望な出力信号が２次側回路から出力される。すなわち、本発明の信号伝達回路は、トランスの結合係数が悪くても誤動作することがない。
【００２５】
また、本発明の信号伝達回路において、前記２次側回路は、前記２次側コイルの一方端の電圧が前記２次側コイルの他方端の電圧よりも大きいときハイレベルの電圧を出力する第１のコンパレータと、前記２次側コイルの前記他方端の電圧が前記２次側コイルの前記一方端の電圧よりも大きいときハイレベルの電圧を出力する第２のコンパレータと、前記第１のコンパレータの出力電圧を反転する第１のインバータと、前記第２のコンパレータの出力電圧を反転する第２のインバータと、前記第１のインバータの出力電圧の立上りタイミングを遅延させる第１の立上り遅延回路と、前記第２のインバータの出力電圧の立上りタイミングを遅延させる第２の立上り遅延回路と、前記第１のコンパレータの出力電圧と前記第２の立上り遅延回路の出力電圧との論理積を計算する第１のＡＮＤ回路と、前記第２のコンパレータの出力電圧と前記第１の立上り遅延回路の出力電圧との論理積を計算する第２のＡＮＤ回路と、前記第１のＡＮＤ回路の出力電圧の立上りタイミングにより出力信号を立ち上がらせ、前記第２のＡＮＤ回路の出力電圧の立上りタイミングにより前記出力信号を立ち下がらせる出力回路とを備えるように構成してもよい。
【００２６】
また、本発明の信号伝達回路において、前記２次側回路は、前記２次側コイルの一方端の電圧が前記２次側コイルの他方端の電圧よりも大きいときハイレベルの電圧を出力する第１のコンパレータと、前記２次側コイルの前記他方端の電圧が前記２次側コイルの前記一方端の電圧よりも大きいときハイレベルの電圧を出力する第２のコンパレータと、前記第１のコンパレータの出力電圧を反転する第１のインバータと、前記第２のコンパレータの出力電圧を反転する第２のインバータと、前記第１のインバータの出力電圧の立上りタイミングを遅延させる第１の立上り遅延回路と、前記第２のインバータの出力電圧の立上りタイミングを遅延させる第２の立上り遅延回路と、第１のＯＲ回路と、第２のＯＲ回路と、前記第１のコンパレータの出力電圧と前記第２のＯＲ回路の出力電圧との論理積を計算する第１のＡＮＤ回路と、前記第２のコンパレータの出力電圧と前記第１のＯＲ回路の出力電圧との論理積を計算する第２のＡＮＤ回路と、前記第１のＡＮＤ回路の出力電圧の立上りタイミングにより出力信号を立ち上がらせ、前記第２のＡＮＤ回路の出力電圧の立上りタイミングにより前記出力信号を立ち下がらせる出力回路とを備え、前記第１のＯＲ回路は、前記第１の立上り遅延回路の出力電圧と前記出力信号の反転信号との論理和を計算し、前記第２のＯＲ回路は、前記第２の立上り遅延回路の出力電圧と前記出力信号との論理和を計算するように構成してもよい。
【００２７】
また、上記１次側回路は、前記入力信号の立上りタイミング及び立下りタイミングにおいて、それぞれ、パルス電圧を発生させた直後、それらのパルス電圧と逆極性のパルス電圧を発生させるように構成してもよい。
【００２８】
このように構成することにより、入力信号の立上りタイミング及び立下りタイミングにおいて、トランスの１次側コイルにエネルギーが蓄積されなくなるため、トランスの結合係数が悪くても、２次側コイルにかかる電圧の発振を抑えることができる。
【００２９】
また、上記１次側回路は、入力信号の立上りタイミング及び立下りタイミングにおいて、それぞれ、連続した複数のパルス電圧を発生させるように構成してもよい。
このように構成することにより、入力信号のハイレベル期間やローレベル期間が上記所定時間よりも短く、上記連続した複数のパルス信号のうち最初に発生したパルス電圧に対応する第１のパルス電圧や第２のパルス電圧が２次側回路において無視されてしまっても、上記連続した複数のパルス電圧のうちの残りのパルス電圧に対応する第１のパルス電圧や第２のパルス電圧により、入力信号の立上りタイミングや立下りタイミングに応じた出力信号を２次側回路から出力することができる。
【発明の効果】
【００３０】
本発明によれば、信号伝達回路の入力側と出力側とを電気的に絶縁状態にする部分にトランスを用いる場合において、そのトランスの結合係数が悪くても、信号伝達回路が誤動作することを防止することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の信号伝達回路を示す図である。なお、図１１に示す従来の信号伝達回路１１０の構成と同じ構成には同じ符号を付し、その構成の説明を省略する。
【００３２】
図１に示す信号伝達回路１は、１次側回路１１１と、２次側回路２と、トランス１１３とを備えて構成されている。
２次側回路２は、抵抗１２３、１２４と、ダイオード１２５〜１２８と、コンパレータ１２９（第１のコンパレータ）と、コンパレータ１３０（第２のコンパレータ）と、フリップフロップ回路１３１（出力回路）と、インバータ３（第２のインバータ）と、インバータ４（第１のインバータ）と、立上り遅延回路５（第２の立上り遅延回路）と、立上り遅延回路６（第１の立上り遅延回路）と、ＯＲ回路７（第２のＯＲ回路）と、ＯＲ回路８（第１のＯＲ回路）と、ＡＮＤ回路９（第１のＡＮＤ回路）と、ＡＮＤ回路１０（第２のＡＮＤ回路）とを備えて構成されている。
【００３３】
コンパレータ１２９のプラスの入力端子はトランス１１３の２次側コイルの一方端、抵抗１２３の一方端、及びコンパレータ１３０のマイナスの入力端子に接続され、コンパレータ１２９の出力端子はフリップフロップ回路１３１のセット端子Ｓに接続されている。
【００３４】
コンパレータ１３０のプラスの入力端子はトランス１１３の２次側コイルの他方端、抵抗１２３の他方端、及びコンパレータ１２９のマイナスの入力端子に接続され、コンパレータ１３０の出力端子はフリップフロップ回路１３１のリセット端子Ｒに接続されている。
【００３５】
ダイオード１２５のアノード端子はコンパレータ１２９のプラスの入力端子及びダイオード１２７のカソード端子に接続され、ダイオード１２５のカソード端子はダイオード１２６のカソード端子及び抵抗１２４の一方端に接続され、ダイオード１２６のアノード端子はコンパレータ１３０のプラスの入力端子及びダイオード１２８のカソード端子に接続され、ダイオード１２８のアノード端子はダイオード１２７のアノード端子、抵抗１２４の他方端、及びグランドに接続されている。
【００３６】
コンパレータ１２９の出力端子はインバータ４の入力端子及びＡＮＤ回路９の一方の入力端子に接続され、コンパレータ１３０の出力端子はインバータ３の入力端子及びＡＮＤ回路１０の一方の入力端子に接続されている。インバータ３の出力は立上り遅延回路５に入力され、立上り遅延回路５の出力はＯＲ回路７の一方の入力端子に入力され、ＯＲ回路７の出力端子はＡＮＤ回路９の他方の入力端子に接続されている。ＯＲ回路７の他方の入力端子はフリップフロップ回路１３１の出力端子Ｑと接続されている。インバータ４の出力は立上り遅延回路６に入力され、立上り遅延回路６の出力はＯＲ回路８の一方の入力端子に入力され、ＯＲ回路８の出力端子はＡＮＤ回路１０の他方の入力端子に接続されている。ＯＲ回路８の他方の入力端子はフリップフロップ回路１３１の反転出力端子Ｑ＿と接続されている。
【００３７】
なお、トランス１１３の２次側コイルの一方端（コンパレータ１２９などに接続される点）をＣ点とし、トランス１１３の２次側コイルの他方端（コンパレータ１３０などに接続される点）をＤ点とする。
【００３８】
図２は、本実施形態の信号伝達回路１内の各回路の出力タイミングチャートを示す図である。
図２に示すように、入力信号の立上りタイミングのとき、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子にハイレベルの短パルスの電圧（駆動信号）が入力され、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子にローレベルの電圧（駆動信号）が入力される。すると、ＭＯＳＦＥＴ１１５、１１６がＯＮ、ＭＯＳＦＥＴ１１４、１１７がＯＦＦとなり、１次側回路１１１のＢ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がハイレベル、Ｂ点の電圧がローレベルとなる。そして、トランス１１３を介し、２次側回路２のＣ点の電圧がハイレベル、Ｄ点の電圧がローレベルとなる。
【００３９】
その後、すぐにＭＯＳＦＥＴ１１５、１１６はＯＦＦとなるため、１次側回路１１１のＢ点の電圧はハイレベルに戻り、それにともない、２次側回路２のＣ点の電圧がローレベルに戻る。
【００４０】
したがって、１次側回路１１１のＡ点―Ｂ点間には、Ｂ点の電圧よりＡ点の電圧が高いプラス極性のパルス電圧（第１のパルス電圧）が発生し、２次側回路１１２のＣ点−Ｄ点間には、Ｄ点の電圧よりＣ点の電圧が高いプラス極性のパルス電圧（第１のパルス電圧に対応するパルス電圧）が発生する。Ｃ点−Ｄ点間にプラス極性のパルス電圧が発生すると、コンパレータ１２９からハイレベルのパルス電圧が出力される。このとき、コンパレータ１３０から出力される電圧はローレベルであり、インバータ３により反転されるため、立上り遅延回路５を介してＯＲ回路７から出力される電圧はハイレベルになる。これにより、ＡＮＤ回路９からフリップフロップ回路１３１のセット端子Ｓにハイレベルのパルス電圧が出力され、そのパルス電圧の立上りタイミングにおいてフリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力電圧）が立ち上がる。
【００４１】
一方、入力信号の立下りタイミングのとき、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子にハイレベルの短パルスの電圧が入力され、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１４、１１７がＯＮ、ＭＯＳＦＥＴ１１５、１１６がＯＦＦになり、１次側回路１１１のＡ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなる。そして、トランス１１３を介し、２次側回路２のＣ点の電圧がローレベル、２次側回路２のＤ点の電圧がハイレベルとなる。
【００４２】
その後、すぐにＭＯＳＦＥＴ１１４、１１７はＯＦＦとなるため、１次側回路１１１のＡ点の電圧はハイレベルに戻り、それにともない、２次側回路２のＤ点の電圧がローレベルに戻る。
【００４３】
したがって、１次側回路１１１のＡ点―Ｂ点間には、Ａ点の電圧よりＢ点の電圧が高いマイナス極性のパルス電圧（第２のパルス電圧）が発生し、２次側回路２のＣ点−Ｄ点間には、Ｃ点の電圧よりＤ点の電圧が高いマイナス極性のパルス電圧（第２のパルス電圧に対応するパルス電圧）が発生する。Ｃ点−Ｄ点間にマイナス極性のパルス電圧が発生すると、コンパレータ１３０からハイレベルのパルス電圧が出力される。このとき、コンパレータ１２９から出力される電圧はローレベルであり、インバータ４により反転されるため、立上り遅延回路６を介してＯＲ回路８から出力される電圧はハイレベルになる。これにより、ＡＮＤ回路１０からフリップフロップ回路１３１のリセット端子Ｒにハイレベルのパルス電圧が出力され、そのパルス電圧の立上りタイミングにおいてフリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力電圧）が立ち下がる。
【００４４】
このように、本実施形態の信号伝達回路１では、１次側回路１１１に入力される入力信号の立上りタイミング及び立下りタイミングと同じ立上りタイミング及び立下りタイミングの出力信号が２次側回路２から出力される。
【００４５】
ここで、２次側回路２のＣ点−Ｄ点間にプラス極性のパルス電圧が発生した後、トランス１１３の結合係数が悪いと、Ｃ点の電圧がローレベル（Ｖ＝０）より低いマイナスレベルになってしまい、コンパレータ１３０からハイレベルのパルス電圧が出力されてしまう。しかしながら、立上り遅延回路６から出力される電圧がローレベルであるため、ＡＮＤ回路１０からフリップフロップ回路１３１のリセット端子Ｒにはローレベルの電圧が入力される。このように、入力信号の立上りタイミングにおいて、２次側回路２のＣ点の電圧がハイレベルになった後、Ｃ点の電圧がローレベル（Ｖ＝０）より低いマイナスレベルになったとしても、フリップフロップ回路１３１から出力される電圧はローレベルにならない。
【００４６】
また、２次側回路２のＣ点−Ｄ点間にマイナス極性のパルス電圧が発生した後も、トランス１１３の結合係数が悪いと、Ｄ点の電圧がローレベル（Ｖ＝０）より低いマイナスレベルになり、コンパレータ１２９からハイレベルのパルス電圧が出力されてしまう。しかしながら、立上り遅延回路５から出力される電圧がローレベルであるため、ＡＮＤ回路９からフリップフロップ回路１３１のセット端子Ｓにはローレベルの電圧が入力される。このように、入力信号の立下りタイミングにおいて、２次側回路２のＤ点の電圧がハイレベルになった後、Ｄ点の電圧がローレベル（Ｖ＝０）より低いマイナスレベルになったとしても、フリップフロップ回路１３１から出力される電圧はハイレベルにならない。
【００４７】
なお、立上り遅延回路５、６に設定される遅延時間は、少なくとも２次側回路２のＣ点の電圧またはＤ点の電圧がマイナスレベルからローレベルに復帰するまでの期間、設定されていればよい。例えば、ＭＯＳＦＥＴ１１４〜１１７のそれぞれの駆動信号のパルス電圧の期間が１００ｎｓの場合、立上り遅延回路５、６からそれぞれ出力されるパルス電圧のローレベル期間（ＳＥＴ不感時間、ＲＥＳＥＴ不感時間）が２００ｎｓ程度になるように設定されるものとする。
【００４８】
このように、本実施形態の信号伝達回路１では、入力信号の立上りから所定時間（立ち上がり遅延回路６に設定される遅延時間）の間に、Ｃ点の電圧がローレベル（Ｖ＝０）より低いマイナスレベルになって、コンパレータ１３０からハイレベルのパルス電圧が出力されても、そのパルス電圧は、立上り遅延回路６から出力されるローレベルのパルス電圧と、ＡＮＤ回路１０において論理積の計算が行われることにより無視されるので、フリップフロップ回路１３１から出力される電圧が立ち下がらない。
【００４９】
また、入力信号の立下りから所定時間（立ち上がり遅延回路５に設定される遅延時間）の間に、Ｄ点の電圧がローレベル（Ｖ＝０）より低いマイナスレベルになって、コンパレータ１２９からハイレベルのパルス電圧が出力されても、そのパルス電圧は、立上り遅延回路５から出力されるローレベルのパルス電圧と、ＡＮＤ回路９において論理積の計算が行われることにより無視されるので、フリップフロップ回路１３１から出力される電圧が立ち上がらない。
【００５０】
すなわち、本実施形態の信号伝達回路１は、トランス１１３の結合係数が悪くても誤動作することがない。
また、本実施形態の信号伝達回路１は、トランス１１３によりデジタル信号を１次側回路１１１から２次側回路２に伝達させる構成であるので、高信頼性、高耐久性、高速性などの優れた特性を備えた信号伝達回路になっている。
【００５１】
図３は、本発明の他の実施形態の信号伝達回路において１次側回路１１１のＡ点−Ｂ点間にかかる電圧を示す図である。
図３に示す他の実施形態では、１次側回路１１１のＡ点−Ｂ点間において、入力信号の立上りタイミングでＢ点の電圧よりＡ点の電圧が高いプラス極性のパルス電圧を発生させた直後に、そのパルス電圧の大きさＶ及び期間ｔが同じマイナス極性のパルス電圧（Ａ点の電圧よりＢ点の電圧が高いパルス電圧）を発生させている。また、同様に、１次側回路１１１のＡ点−Ｂ点間において、入力信号の立下りタイミングでＡ点の電圧よりＢ点の電圧が高いマイナス極性のパルス電圧を発生させた後、そのパルス電圧の大きさＶ及び期間ｔが同じプラス極性のパルス電圧（Ｂ点の電圧よりＡ点の電圧が高いパルス電圧）を発生させている。そして、図３に示す他の実施形態では、２次側回路２において、入力信号の立上りから所定時間の間にＣ点-Ｄ点間に発生するマイナス極性のパルス電圧（Ｃ点の電圧よりＤ点の電圧が高いパルス電圧）を無視し、入力信号の立下りから所定時間の間にＣ点-Ｄ点間に発生するプラス極性のパルス電圧（Ｄ点の電圧よりＣ点の電圧が高いパルス電圧）を無視することにより、信号伝達回路１の誤動作を防止している。
【００５２】
このように、図３に示す他の実施形態では、１次側回路１１１のＡ点−Ｂ点間において、入力信号の立上りタイミング及び立下りタイミングで大きさＶ及び発生期間ｔが同じプラス極性のパルス電圧とマイナス極性のパルス電圧を交互に発生させているので、入力信号の立上りタイミングや立下りタイミングにおいてトランス１１３の１次側コイルにエネルギーが蓄積されない。そのため、トランス１１３の結合係数が悪くても、入力信号の立上りタイミングや立下りタイミングにおいて、２次側回路２のＣ点やＤ点で生じる発振を抑えることができる。なお、入力信号の立上りタイミングにおいて２次側回路２のＣ点−Ｄ点間にマイナス極性のパルス電圧が発生し、入力信号の立下りタイミングにおいてＣ点−Ｄ点間にプラス極性のパルス電圧が発生してしまうが、それらの電圧は上述のように２次側回路２において無視され、出力信号に影響されない。
【００５３】
図３に示す他の実施形態によれば、入力信号の立上りタイミングに２次側回路２のＣ点−Ｄ点間に発生するマイナス極性のパルス電圧を無視するための立上り遅延回路６の遅延時間や入力信号の立下りタイミングにＣ点−Ｄ点間に発生するプラス極性のパルス電圧を無視するための立上り遅延回路５の遅延時間を容易に設定することができるというメリットがある。
【００５４】
図４は、１次側回路１１１のＡ点−Ｂ点間において、図３に示す電圧波形を発生させるためのＭＯＳＦＥＴ１１４〜１１７の駆動回路を示す図である。
図４に示す駆動回路１１は、インバータ１２〜１６と、立上り遅延回路１７〜２０と、ＡＮＤ回路２１〜２４と、ＯＲ回路２５、２６とを備えて構成されている。
【００５５】
図５は、駆動回路１１内の各回路の出力タイミングチャートを示す図である。
図５に示すように、立上りタイミング時の入力信号は、ＡＮＤ回路２４の一方の入力端子に入力されると共に、立上り遅延回路１９により所定時間遅延され、インバータ１５により反転され、ＡＮＤ回路２４の他方の入力端子に入力される。これにより、ＡＮＤ回路２４からＯＲ回路２６を介してハイレベルのパルス電圧が出力される。ＯＲ回路２６から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に出力され、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子には、ローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１５、１１６がＯＮ、ＭＯＳＦＥＴ１１４、１１７がＯＦＦする。
【００５６】
したがって、１次側回路１１１のＢ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がハイレベル、Ｂ点の電圧がローレベルとなり、Ａ点―Ｂ点間にプラス極性のパルス電圧が発生する。
【００５７】
また、立上りタイミング時の入力信号は、立上り遅延回路１９により所定時間遅延され、ＡＮＤ回路２３の一方の入力端子に入力されると共に、立上り遅延回路１９、２０により所定時間遅延され、インバータ１６により反転され、ＡＮＤ回路２３の他方の入力端子に入力される。これにより、ＡＮＤ回路２４からＯＲ回路２６を介してハイレベルのパルス電圧が出力された直後、ＡＮＤ回路２３からＯＲ回路２５を介してハイレベルのパルス電圧が出力される。ＯＲ回路２５から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に出力され、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子には、ローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１４、１１７がＯＮ、ＭＯＳＦＥＴ１１５、１１６がＯＦＦする。
【００５８】
したがって、１次側回路１１１のＡ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなり、Ａ点―Ｂ点間にマイナス極性のパルス電圧が発生する。
【００５９】
よって、入力信号の立上りから所定時間の間において、１次側回路１１１のＡ点−Ｂ点間にプラス極性のパルス電圧及びマイナス極性のパルス電圧が交互に発生する。
一方、立下りタイミング時の入力信号は、インバータ１２により反転され、ＡＮＤ回路２２の一方の入力端子に入力されると共に、インバータ１２により反転され、立上り遅延回路１７により所定時間遅延され、インバータ１３により反転され、ＡＮＤ回路２２の他方の入力端子に入力される。これにより、ＡＮＤ回路２２からＯＲ回路２５を介してハイレベルの短パルスの電圧が出力される。ＯＲ回路２５から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に出力され、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子には、ローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１４、１１７がＯＮ、ＭＯＳＦＥＴ１１５、１１６がＯＦＦする。
【００６０】
したがって、１次側回路１１１のＡ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がローレベル、Ｂ点の電圧がハイレベルとなり、Ａ点―Ｂ点間にマイナス極性のパルス電圧が発生する。
【００６１】
また、立下りタイミング時の入力信号は、インバータ１２により反転され、立上り遅延回路１７により所定時間遅延され、ＡＮＤ回路２１の一方の入力端子に入力されると共に、インバータ１２により反転され、立上り遅延回路１７、１８により所定時間遅延され、インバータ１４により反転され、ＡＮＤ回路２１の他方の入力端子に入力される。これにより、ＡＮＤ回路２２からＯＲ回路２５を介してハイレベルのパルス電圧が出力された直後、ＡＮＤ回路２１からＯＲ回路２６を介してハイレベルのパルス電圧が出力される。ＯＲ回路２６から出力されるハイレベルのパルス電圧はＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に出力され、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子には、ローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１５、１１６がＯＮ、ＭＯＳＦＥＴ１１４、１１７がＯＦＦする。
【００６２】
したがって、１次側回路１１１のＢ点がグランドに繋がるため、１次側回路１１１のＡ点の電圧がハイレベル、Ｂ点の電圧がローレベルとなり、Ａ点―Ｂ点間にプラス極性のパルス電圧が発生する。
【００６３】
よって、入力信号の立下りから所定時間の間において、１次側回路１１１のＡ点−Ｂ点間にマイナス極性のパルス電圧及びプラス極性のパルス電圧が交互に発生する。
ところで、図１に示す本実施形態の信号伝達回路１では、立上り遅延回路５、６において所定時間の間、電圧の立上りを遅延させている。これにより、立上りもしくは立下りから所定時間の間に２次側回路２のＣ点またはＤ点がマイナスレベルになったり、Ｃ点―Ｄ点間にマイナス極性のパルス電圧が発生したりしても誤動作が起きないようにしている。しかしながら、入力信号のハイレベル期間またはローレベルの期間が短い場合、立上り遅延回路５、６によって電圧の立上りを遅延させている間に、ＡＮＤ回路１０にコンパレータ１３０からハイレベルの電圧が入力される場合があり、コンパレータ１３０からのハイレベルの電圧を無視することにより、誤動作を起こしてしまうおそれがある。
【００６４】
図６は、入力信号のハイレベル期間が短く、誤動作が起きてしまった場合の信号伝達回路１内の各回路の出力タイミングチャートを示す図である。
図６に示すように、入力信号のハイレベル期間と、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に入力されるパルス電圧の期間とがほぼ同じ場合、入力信号の立下りタイミングにおいてコンパレータ１３０の出力がハイレベルになっても、ＯＲ回路８から出力される電圧がローレベルであるため、フリップフロップ回路１３１のリセット端子Ｒにハイレベルのパルス電圧が入力されず、フリップフロップ回路１３１から出力される電圧（出力信号）がローレベルにならない。
【００６５】
そこで、このような問題を解決するために、本実施形態では、入力信号の立上りタイミングにおいて、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に連続した複数のパルス電圧を入力すると共に、入力信号の立下りタイミングにおいて、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に連続した複数のパルス電圧を入力する。
【００６６】
図７は、入力信号の立上りタイミング及び立下りタイミングにおいて、ＭＯＳＦＥＴ１１４〜１１７のそれぞれのゲート端子に連続した２つのハイレベルのパルス電圧を入力する場合の信号伝達回路１内の各回路の出力タイミングチャートを示す図である。なお、図７に示す例では、入力信号のハイレベル期間及びローレベル期間が十分に長い場合を示している。
【００６７】
図７に示すように、入力信号の立上りタイミングにおいて、ＭＯＳＦＥＴ１１５、１１７を連続した２つのハイレベルのパルス電圧で駆動し、ＭＯＳＦＥＴ１１４、１１６をローレベルの電圧で駆動すると、１次側回路１１１のＢ点の電圧は、ローレベルの電圧→ハイレベルの電圧→ローレベルの電圧→ハイレベルの電圧の順に変化する。このとき、２次側回路２のＣ点には、トランス１１３を介し、連続した２つのハイレベルのパルス電圧が発生し、その２つのハイレベルのパルス電圧のうち最初に発生するパルス電圧によりＡＮＤ回路９からフリップフロップ回路１３１のセット端子Ｓにハイレベルのパルス電圧が入力され、フリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力信号）が立ち上がる。
【００６８】
また、入力信号の立下りタイミングにおいて、ＭＯＳＦＥＴ１１４、１１６を連続した２つのハイレベルのパルス電圧で駆動し、ＭＯＳＦＥＴ１１５、１１７をローレベルの電圧で駆動すると、１次側回路１１１のＡ点の電圧は、ローレベルの電圧→ハイレベルの電圧→ローレベルの電圧→ハイレベルの電圧の順に変化する。このとき、２次側回路２のＤ点には、トランス１１３を介し、連続した２つのハイレベルのパルス電圧が発生し、その２つのハイレベルのパルス電圧のうち最初に発生したパルス電圧によりＡＮＤ回路１０からフリップフロップ回路１３１のリセット端子Ｒにハイレベルのパルス電圧が入力され、フリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力信号）が立ち下がる。このように、入力信号の立上りタイミング及び立下りタイミングにおいて、ＭＯＳＦＥＴ１１４〜１１７を連続した２つのハイレベルの短パルスの電圧で駆動する場合でも、トランス１１３を介して１次側回路１１１に入力されるデジタル信号を２次側回路２へ出力することができる。
【００６９】
図８は、入力信号の立上りタイミング及び立下りタイミングにおいて、ＭＯＳＦＥＴ１１４〜１１７を連続した２つのハイレベルのパルス電圧で駆動するための駆動回路を示す図である。
【００７０】
図８に示す駆動回路２７は、インバータ２８〜３２と、立上り遅延回路３３〜３８と、バッファ３９〜４２と、ＡＮＤ回路４３〜４６と、ＯＲ回路４７、４８とを備えて構成されている。
【００７１】
図９は、駆動回路２７内の各回路の出力タイミングチャートを示す図である。
図９に示すように、立上りタイミング時の入力信号は、バッファ４１を介してＡＮＤ回路４５の一方の入力端子に入力されると共に、立上り遅延回路３６により遅延され、インバータ３１により反転され、ＡＮＤ回路４５の他方の入力端子に入力される。これにより、ＡＮＤ回路４５からＯＲ回路４８を介してハイレベルのパルス電圧が出力される。また、立上りタイミング時の入力信号は、立上り遅延回路３６、３７により遅延され、バッファ４２を介してＡＮＤ回路４６の一方の入力端子に入力されると共に、立上り遅延回路３６〜３８により遅延され、インバータ３２により反転され、ＡＮＤ回路４６の他方の入力端子に入力される。これにより、ＡＮＤ回路４５からＯＲ回路４８を介してハイレベルのパルス電圧が出力されてから所定時間後（遅延回路２７による遅延時間後）、ＡＮＤ回路４６からＯＲ回路４８を介してハイレベルのパルス電圧が出力される。ＯＲ回路４８から出力される連続した２つのハイレベルのパルス電圧はＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に出力され、ＯＲ回路４７からＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１５、１１６がＯＮ、ＭＯＳＦＥＴ１１４、１１７がＯＦＦする。
【００７２】
一方、立下りタイミング時の入力信号は、インバータ２８により反転され、バッファ３９を介してＡＮＤ回路４３の一方の入力端子に入力されると共に、インバータ２８により反転され、立上り遅延回路３３により遅延され、インバータ２９により反転され、ＡＮＤ回路４３の他方の入力端子に入力される。これにより、ＡＮＤ回路４３からＯＲ回路４７を介してハイレベルのパルス電圧が出力される。また、立下りタイミング時の入力信号は、インバータ２８により反転され、立上り遅延回路３３、３４により遅延され、バッファ４０を介してＡＮＤ回路４４の一方の入力端子に入力されると共に、インバータ２８により反転され、立上り遅延回路３３〜３５により遅延され、インバータ３０により反転され、ＡＮＤ回路４４の他方の入力端子に入力される。これにより、ＡＮＤ回路４３からＯＲ回路４７を介してハイレベルのパルス電圧が出力されてから所定時間後（遅延回路３４による遅延時間後）、ＡＮＤ回路４４からＯＲ回路４７を介してハイレベルのパルス電圧が出力される。ＯＲ回路４７から出力される連続した２つのハイレベルのパルス電圧はＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に出力され、ＯＲ回路４８からＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子にローレベルの電圧が入力される。すると、ＭＯＳＦＥＴ１１４、１１７がＯＮ、ＭＯＳＦＥＴ１１５、１１６がＯＦＦする。
【００７３】
図１０は、駆動回路２７を備える信号伝達回路１において、入力信号のハイレベルの期間が短いときの信号伝達回路１内の各回路の出力タイミングチャートを示す図である。
図１０に示すように、例えば、入力信号のハイレベル期間と、ＭＯＳＦＥＴ１１５、１１７のそれぞれのゲート端子に入力されるパルス電圧のハイレベル期間とがほぼ同じであり、立上り遅延回路６による立上り遅延時間の間にコンパレータ１３０からハイレベルのパルス電圧が出力されても、入力信号の立下りタイミングにおいてＯＲ回路８の出力がハイレベルになった後、ＭＯＳＦＥＴ１１４、１１６のそれぞれのゲート端子に入力される連続した２つのハイレベルのパルス電圧のうちの２つ目に発生するのハイレベルのパルス電圧（図１０に示すＥ）により、コンパレータ１３０から出力されるハイレベルのパルス電圧がＡＮＤ回路１０からフリップフロップ回路１３１のリセット端子Ｒに入力されることによりフリップフロップ回路１３１の出力端子Ｑから出力される電圧（出力信号）がローレベルになる。
【００７４】
このように、ＭＯＳＦＥＴ１１４〜１１７を連続した複数のハイレベルのパルス電圧で駆動することにより、入力信号のハイレベルの期間が短い場合であっても、信号伝達回路１が誤動作することを防止することができる。
【００７５】
なお、上記実施形態では、立上り遅延回路５、６から出力される電圧がそれぞれＯＲ回路７、８に出力される構成であるが、ＯＲ回路７、８を省略し、立上り遅延回路５から出力される電圧を直接ＡＮＤ回路９に出力すると共に、立上り遅延回路６から出力される電圧を直接ＡＮＤ回路１０に出力するように構成してもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態の信号伝達回路を示す図である。
【図２】本実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図３】本発明の他の実施形態の信号伝達回路において１次側回路のＡ点−Ｂ点間にかかる電圧を示す図である。
【図４】１次側回路のＡ点−Ｂ点間において、図３に示す電圧波形を発生させるためのＭＯＳＦＥＴの駆動回路を示す図である。
【図５】駆動回路内の各回路の出力タイミングチャートを示す図である。
【図６】入力信号のハイレベルの期間が短く、誤動作を起こしてしまった場合の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図７】ＭＯＳＦＥＴを連続した２つのハイレベルのパルス電圧で駆動する場合の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図８】ＭＯＳＦＥＴを連続した２つのハイレベルのパルス電圧で駆動するための駆動回路を示す図である。
【図９】駆動回路内の各回路の出力タイミングチャートを示す図である。
【図１０】入力信号のハイレベルの期間が短いときの他の実施形態の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【図１１】従来の信号伝達回路を示す図である。
【図１２】駆動回路を示す図である。
【図１３】駆動回路内の各回路の出力タイミングチャートを示す図である。
【図１４】誤動作する場合の従来の信号伝達回路内の各回路の出力タイミングチャートを示す図である。
【符号の説明】
【００７７】
１  信号伝達回路
２  ２次側回路
３、４  インバータ
５、６  立上り遅延回路
７、８  ＯＲ回路
９、１０  ＡＮＤ回路
１１  駆動回路
１２〜１６  インバータ
１７〜２０  立上り遅延回路
２１〜２４  ＡＮＤ回路
２５、２６  ＯＲ回路
２７  駆動回路
２８〜３２  インバータ
３３〜３８  立上り遅延回路
３９〜４２  バッファ
４３〜４６  ＡＮＤ回路
４７、４８  ＯＲ回路
１１０  信号伝達回路
１１１  １次側回路
１１２  ２次側回路
１１３  トランス
１１４〜１１７  ＭＯＳＦＥＴ
１１８  駆動回路
１１９〜１２２  ダイオード
１２３、１２４  抵抗
１２５〜１２８  ダイオード
１２９、１３０  コンパレータ
１３１  フリップフロップ回路
１３２〜１３４  インバータ
１３５、１３６  バッファ
１３７、１３８  ＡＮＤ回路
１３９、１４０  立上り遅延回路
【図１】
2009060272.tif 000003
【図２】
2009060272.tif 000004
【図３】
2009060272.tif 000005
【図４】
2009060272.tif 000006
【図５】
2009060272.tif 000007
【図６】
2009060272.tif 000008
【図７】
2009060272.tif 000009
【図８】
2009060272.tif 000010
【図９】
2009060272.tif 000011
【図１０】
2009060272.tif 000012
【図１１】
2009060272.tif 000013
【図１２】
2009060272.tif 000014
【図１３】
2009060272.tif 000015
【図１４】
2009060272.tif 000016