(57)【要約】【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】Ｓｉ基板１上に絶縁膜２を介して形成されたＳｉ層３と、このＳｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有し、絶縁膜４が絶縁膜２よりも厚く形成されたＳＯＩ基板１０に、ＭＯＳトランジスタ５０を形成する方法であって、Ｓｉ層３上にゲート絶縁膜５を介してゲート電極６を形成する工程と、ゲート電極６の両側にＳ／Ｄ層２０を形成する工程と、を含み、Ｓ／Ｄ層２０を形成する工程は、ゲート電極６が形成される領域の両側に位置する端部領域のＳｉ層３に不純物を導入して不純物層７を形成する工程と、不純物層７と接触する導電膜８を、不純物層７上から絶縁膜４上にかけて形成する工程と、を有する。【選択図】図２
2009152486.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を介して形成された半導体層と、前記半導体層を平面視で囲むように前記半導体基板上に形成された第２絶縁膜とを有し、前記第２絶縁膜が前記第１絶縁膜よりも厚く形成されたＳＯＩ基板に、ＭＯＳ電界効果トランジスタを形成する半導体装置の製造方法であって、
前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にソース又はドレインを形成する工程と、を含み、
前記ソース又はドレインを形成する工程は、
前記ゲート電極が形成される領域の両側に位置する端部領域の前記半導体層に不純物を導入して不純物層を形成する工程と、
前記不純物層と接触する導電膜を、前記不純物層上から前記第２絶縁膜上にかけて形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜を形成する工程では、当該導電膜を前記半導体層よりも厚く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜を形成する工程の前に、
前記ゲート電極の側面及び上面に絶縁性の保護膜を形成する工程と、
前記端部領域の前記半導体層の表面を露出させる工程と、をさらに含み、
前記導電膜を形成する工程は、
前記保護膜が形成され、且つ前記端部領域の前記半導体層の表面が露出している状態で、前記ＳＯＩ基板上に半導体膜を形成する工程と、
前記半導体膜に不純物を導入して当該半導体膜の極性を前記不純物層と同一の導電型にする工程と、
前記半導体膜をエッチングして、当該半導体膜を前記導電膜の形状に形成する工程と、を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極を形成する工程の前に、
前記端部領域の前記半導体層の表面を露出させる工程、を含み、
前記ゲート電極を形成する工程及び、前記導電膜を形成する工程は、
前記ゲート絶縁膜が形成され、且つ前記端部領域の前記半導体層の表面が露出している状態で、前記ＳＯＩ基板上に半導体膜を形成する工程と、
前記半導体膜に不純物を導入して当該半導体膜の極性を前記不純物層と同一の導電型にする工程と、
前記半導体膜をエッチングして、当該半導体膜を前記ゲート電極の形状及び前記導電膜の形状にそれぞれ形成する工程と、を共有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記ＳＯＩ基板を形成する工程をさらに含み、当該ＳＯＩ基板を形成する工程は、
前記半導体基板上に犠牲半導体層と前記半導体層とを順次形成する工程と、
前記半導体層と前記犠牲半導体層とをエッチングして、前記半導体層と前記犠牲半導体層とを貫く第１溝を形成する工程と、
少なくとも前記第１溝内に第１絶縁層を形成して、当該第１絶縁層により前記半導体層を支持する工程と、
少なくとも前記半導体層をエッチングして、前記犠牲半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記犠牲半導体層をエッチングすることにより、前記半導体層と前記半導体基板との間に空洞部を形成する工程と、
前記空洞部内に前記第１絶縁膜を形成して当該空洞部を埋め込む工程と、
前記空洞部の埋め込み後に、前記第２溝内に第２絶縁層を形成して当該第２溝を埋め込む工程と、を有し、
前記第２絶縁膜には、前記第１絶縁層及び前記第２絶縁層が含まれることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
ＳＯＩ基板と、前記ＳＯＩ基板に形成されたＭＯＳ電界効果トランジスタとを備えた半導体装置であって、
前記ＳＯＩ基板は、
半導体基板と、前記半導体基板上に第１絶縁膜を介して形成された半導体層と、
前記第１絶縁膜よりも厚く、且つ、前記半導体層を平面視で囲むように前記半導体基板上に形成された第２絶縁膜と、を有し、
前記ＭＯＳ電界効果トランジスタは、
前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース又はドレインと、を有し、
前記ソース又はドレインは、
前記ゲート電極の両側に位置する端部領域の前記半導体層に形成された不純物層と、
前記不純物層と接触して、当該不純物層上から前記第２絶縁膜上にかけて形成された導電膜と、を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化及び高集積化はますます進みつつある。微細化及び高集積化の進展に伴い、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板においても、ＳＯＩ層（即ち、Ｓｉ層）及びＢｏｘ層（即ち、絶縁層）のさらなる薄膜化が求められている。例えば、ＩＴＲＳロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によれば、ゲート長９０ｎｍ世代においてさえ、ＳＯＩ層の膜厚については、ＰＤ（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ）−ＳＯＩの場合は８０ｎｍ程度に設定され、ＦＤ−ＳＯＩ（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）の場合は３０ｎｍ程度の薄膜が要求されている。また、９０ｎｍ世代では、Ｂｏｘ層についても単チャネル効果の抑制と発熱回避を目的に、７０〜８０ｎｍの薄膜化が必要とされている。このため、ソース又はドレイン（以下、Ｓ／Ｄ層ともいう。）の拡散層抵抗が低くなり、その寄生容量が増大する、という不具合が生じている。
【０００３】
このような不具合の対策として、従来、ＳＯＩ構造を持つＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）について、Ｓ／Ｄ層を選択的エピタキシャル成長により持ち上げる方法（いわゆる、エレベーテド）が知られている。この方法によれば、Ｓ／Ｄ層が厚膜となるため、Ｓ／Ｄ層の拡散層抵抗をある程度低くすることはできる。但し、ＳＯＩ層ソース・ドレイン領域下のＢＯＸ層は依然として薄いため、寄生容量の増加を解決することはできない。また、この方法は、製造費用が高価になりがちである、という問題もある。
【０００４】
一方、特許文献１には、バルクのＳｉ基板上にＳＯＩ構造を部分的に形成する方法（いわゆる、ＳＢＳＩ法）が開示されている。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ層／ＳｉＧｅ層を順次成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成し、この空洞部内に絶縁層を形成する。これにより、絶縁層と、Ｓｉ層とからなるＳＯＩ構造をＳｉ基板上に形成する。上記のＳＢＳＩ法によれば、ＳＯＩ層（Ｓｉ層）の膜厚を精度良く制御することができ、その膜厚を薄くすることもできる。また、ＳＩＭＯＸ、貼り合わせ等のような特殊な製造方法を必要としないので、ＳＯＩ構造を安価に形成することができる、といった利点もある。
【特許文献１】特開２００５−３５４０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のＳＢＳＩ法を用いた場合でも、Ｓ／Ｄ層の拡散層抵抗及び寄生容量の問題については、これを十分に解決することはできなかった。また、ＳＢＳＩ法では、Ｓｉ基板上に形成可能なＳＯＩ構造の平面的大きさに制限があり、例えば、チャネル長Ｌの長いＭＯＳトランジスタを形成することが困難であった。
そこで、本発明はこのような事情に鑑みてなされたものであって、ＳＯＩ基板に形成されるＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１、２〕  発明１の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介して形成された半導体層と、前記半導体層を平面視で囲むように前記半導体基板上に形成された第２絶縁膜とを有し、前記第２絶縁膜が前記第１絶縁膜よりも厚く形成されたＳＯＩ基板に、ＭＯＳ電界効果トランジスタを形成する半導体装置の製造方法であって、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にソース又はドレインを形成する工程と、を含み、前記ソース又はドレインを形成する工程は、前記ゲート電極が形成される領域の両側に位置する端部領域の前記半導体層に不純物を導入して不純物層を形成する工程と、前記不純物層と接触する導電膜を、前記不純物層上から前記第２絶縁膜上にかけて形成する工程と、を有することを特徴とするものである。
【０００７】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記導電膜を形成する工程では、当該導電膜を前記半導体層よりも厚く形成することを特徴とするものである。
ここで、「半導体基板」は例えばバルクのシリコンＳＯＩ基板である。また、「ゲート電極」及び「導電膜」は、例えば、不純物を含むことにより導電性を有する半導体膜、又は、金属膜である。上記半導体膜としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜が挙げられる。
【０００８】
発明１、２の半導体装置の製造方法によれば、不純物層と導電膜とにより、ソース又はドレイン（以下、Ｓ／Ｄ層）を構成することができる。導電膜には、金属や半導体、或いは、シリサイドを用いることができる。また、導電膜を半導体層よりも厚く形成したり、導電膜の不純物濃度を不純物層よりも高くしたりすることができ、これにより、導電膜の低抵抗化を図ることができる。さらに、第１絶縁膜よりも第２絶縁膜の方が厚いため、導電膜の寄生容量を不純物層よりも小さくすることができる。従って、Ｓ／Ｄ層全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記導電膜を形成する工程の前に、前記ゲート電極の側面及び上面に絶縁性の保護膜を形成する工程と、前記端部領域の前記半導体層の表面を露出させる工程と、をさらに含み、前記導電膜を形成する工程は、前記保護膜が形成され、且つ前記端部領域の前記半導体層の表面が露出している状態で、前記ＳＯＩ基板上に半導体膜を形成する工程と、前記半導体膜に不純物を導入して当該半導体膜の極性を前記不純物層と同一の導電型にする工程と、前記半導体膜をエッチングして、当該半導体膜を前記導電膜の形状に形成する工程と、を有することを特徴とするものである。
このような方法によれば、半導体膜をエッチングする（即ち、パターニングする）際に、ゲート電極の上面及び側面は保護膜により保護されている。従って、マスクの開口位置が多少ずれた場合でも、保護膜がエッチングストッパとして機能するので、ゲート電極が意図せず削られてしまうことを防ぐことができる。
【００１０】
〔発明４〕  発明４の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記ゲート電極を形成する工程の前に、前記端部領域の前記半導体層の表面を露出させる工程、を含み、前記ゲート電極を形成する工程及び、前記導電膜を形成する工程は、前記ゲート絶縁膜が形成され、且つ前記端部領域の前記半導体層の表面が露出している状態で、前記ＳＯＩ基板上に半導体膜を形成する工程と、前記半導体膜に不純物を導入して当該半導体膜の極性を前記不純物層と同一の導電型にする工程と、前記半導体膜をエッチングして、当該半導体膜を前記ゲート電極の形状及び前記導電膜の形状にそれぞれ形成する工程と、を共有することを特徴とするものである。
このような方法によれば、ゲート電極と導電膜とを同時に形成することができ、半導体膜の形成工程とそのパターニング工程をそれぞれ１回ずつで済ますことができる。従って、半導体装置の製造コストの低減を期待することができる。
【００１１】
〔発明５〕  発明５の半導体装置の製造方法は、発明１から発明４の半導体装置の製造方法において、前記ＳＯＩ基板を形成する工程をさらに含み、当該ＳＯＩ基板を形成する工程は、前記半導体基板上に犠牲半導体層と前記半導体層とを順次形成する工程と、前記半導体層と前記犠牲半導体層とをエッチングして、前記半導体層と前記犠牲半導体層とを貫く第１溝を形成する工程と、少なくとも前記第１溝内に第１絶縁層を形成して、当該第１絶縁層により前記半導体層を支持する工程と、少なくとも前記半導体層をエッチングして、前記犠牲半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記犠牲半導体層をエッチングすることにより、前記半導体層と前記半導体基板との間に空洞部を形成する工程と、前記空洞部内に前記第１絶縁膜を形成して当該空洞部を埋め込む工程と、前記空洞部の埋め込み後に、前記第２溝内に第２絶縁層を形成して当該第２溝を埋め込む工程と、を有し、前記第２絶縁膜には、前記第１絶縁層及び前記第２絶縁層が含まれることを特徴とするものである。
【００１２】
このような方法によれば、いわゆるＳＢＳＩ法を利用しており、ＳＯＩ構造を形成する際にＳＩＭＯＸ、貼り合わせ等のような特殊な製造方法を必要としないので、ＳＯＩ基板の製造コストを抑えることができる。
また、ＳＢＳＩ法においては、第１絶縁膜と半導体層とからなるＳＯＩ構造の平面的大きさに制限がある。しかしながら、本発明によれば、Ｓ／Ｄ層に対して信号を授受するための電極（例えば、アルミニウム等からなるコンタクト用の配線、又は、タングステン等からなるプラグ電極など）を導電膜上に配置することができるので、Ｓ／Ｄ層のうちの半導体層に形成される部分（即ち、不純物層）を小さくすることができる。従って、不純物層を小さくした分だけ、チャネルとなる領域の長さ（即ち、チャネル長Ｌ）を長くすることができる。
【００１３】
〔発明６〕
発明６の半導体装置は、ＳＯＩ基板と、前記ＳＯＩ基板に形成されたＭＯＳ電界効果トランジスタとを備えた半導体装置であって、前記ＳＯＩ基板は、半導体基板と、前記半導体基板上に第１絶縁膜を介して形成された半導体層と、前記第１絶縁膜よりも厚く、且つ、前記半導体層を平面視で囲むように前記半導体基板上に形成された第２絶縁膜と、を有し、前記ＭＯＳ電界効果トランジスタは、前記半導体層上に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたソース又はドレインと、を有し、前記ソース又はドレインは、前記ゲート電極の両側に位置する端部領域の前記半導体層に形成された不純物層と、前記不純物層と接触して、当該不純物層上から前記第２絶縁膜上にかけて形成された導電膜と、を含むことを特徴とするものである。
発明６の半導体装置によれば、Ｓ／Ｄ層全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
（半導体装置の構成について）
図１及び図２は、本発明の第１実施形態に係る半導体装置の構成例を示す模式図であり、図１は平面図、図２は図１をＡ１−Ａ´１線で切断したときの断面図である。
【００１５】
図１及び図２に示すように、この半導体装置は、ＳＯＩ基板１０と、このＳＯＩ基板１０に形成された複数個のＭＯＳトランジスタ５０とを備えたものである。図２に示すように、ＳＯＩ基板１０は、バルクのシリコン（Ｓｉ）基板１と、Ｓｉ基板１上に絶縁膜２を介して形成された単結晶のＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有する。このＳＯＩ基板１０では、絶縁膜２とＳｉ層３とにより、いわゆるＳＯＩ構造を形成している。図２に示すように、絶縁膜４は絶縁膜２よりも厚く形成されている。また、絶縁膜２、４は、例えば、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、又はこれらを積層した膜により構成されている。以下、絶縁膜２をＢＯＸ層とも呼び、Ｓｉ層３をＳＯＩ層とも呼ぶ。
【００１６】
一方、ＭＯＳトランジスタ５０は、Ｓｉ層３上にゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側に形成されたＳ／Ｄ層２０とを有する。Ｓ／Ｄ層２０は、ゲート電極６の両側に位置する端部領域のＳｉ層３に形成された不純物層７と、この不純物層７と接触する導電膜８とから構成されている。
図２に示すように、導電膜８は、ゲート電極６と離間して（即ち、間を離して）、不純物層７上から絶縁膜４上にかけて形成されており、そのゲート電極６側の端部は不純物層７と直（じか）に接している。
【００１７】
ここで、導電膜８は、例えば金属膜、又は、不純物層７と同一導電型のポリシリコン（Ｐｏｌｙ−Ｓｉ）膜からなる。即ち、不純物層７がｎ型の場合、導電膜８は例えばｎ型のポリシリコン膜からなる。また、不純物層７がｐ型の場合、導電膜８は例えばｐ型のポリシリコン膜からなる。このように、導電膜８を、不純物層７と同一導電型のポリシリコン膜で構成した場合、導電膜８と不純物層７との接触界面における電位障壁は微小となる。このため、上記の接触界面はほとんど抵抗が無いものとして扱うことができる。
【００１８】
上記のＭＯＳトランジスタ５０は、ＦＤ（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ：完全空乏型）−ＳＯＩ構造、或いは、微細ＰＤ（Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ：部分空乏型）−ＳＯＩ構造をチャネル領域に有する。ＦＤ−ＳＯＩ構造、或いは、微細ＰＤ−ＳＯＩ構造のチャネル領域は、ＳＯＩ層及びＢＯＸ層が共に薄い。例えば、Ｓｉ層３（即ち、ＳＯＩ層）の厚さは２０〜１００ｎｍであり、絶縁膜２（即ち、ＢＯＸ層）の厚さは１００ｎｍ以下である。このため、短チャネル効果を抑制でき、良好なサブスレッショルド特性を示すことができる。
【００１９】
また、この薄いＢＯＸ層を通してチャネル領域の発熱を開放できる。さらに、Ｓ／Ｄ層２０の一部を成す導電膜８は、厚い絶縁膜４上に形成され、かつ、その厚さは例えば１００〜５００ｎｍである。つまり、導電膜８をＳｉ層３（即ち、ＳＯＩ層）よりも厚く設定することができる。従って、Ｓ／Ｄ層２０全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。次に、上記のＭＯＳトランジスタ５０を含む半導体装置の製造方法について具体的に説明する。
【００２０】
（半導体装置の製造方法について）
図３〜図１９は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図３（ａ）〜図１９（ａ）は平面図、図３（ｂ）〜図１９（ｂ）は図３（ａ）〜図１９（ａ）をＡ３−Ａ´３〜Ａ１９−Ａ´１９線でそれぞれ切断したときの断面図、図３（ｃ）〜図１９（ｃ）は図３（ａ）〜図１９（ａ）をＢ３−Ｂ´３〜Ｂ１９−Ｂ´１９線でそれぞれ切断したときの断面図である。
【００２１】
図３（ａ）〜（ｃ）において、まず始めに、バルクのＳｉ基板１上に図示しない単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層１１を形成し、その上に単結晶のシリコン（Ｓｉ）層３を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層３は、例えばエピタキシャル成長法で連続して形成する。Ｓｉ層３の厚さは例えば２０〜１００ｎｍであり、ＳｉＧｅ層１１の厚さは例えば１００ｎｍ以下である。次に、Ｓｉ基板１の上方全面にＳｉＯ2膜１３を形成し、その上にシリコン窒化（Ｓｉ3Ｎ4）膜１５を形成する。ＳｉＯ2膜１３及びＳｉ3Ｎ4膜１５は、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ＤｅｐｏＳｉｔｉｏｎ）法で形成する。
【００２２】
次に、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ3Ｎ4膜１５、ＳｉＯ2膜１３、Ｓｉ層３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域にＳｉ基板１を底面とする支持体穴ｈを形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００２３】
次に、図５（ａ）〜（ｃ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面に例えばＳｉＯ2膜１７を形成する。このＳｉＯ2膜１７は例えばＣＶＤ法で形成する。そして、図６（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＯ2膜１７、Ｓｉ3Ｎ4膜１５、ＳｉＯ2膜１３、Ｓｉ層３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ順次、部分的にエッチングする。これにより、ＳｉＯ2膜１７、Ｓｉ3Ｎ4膜１５及びＳｉＯ2膜１３からなる支持体１８を形成すると共に、素子分離領域と平面視で重なる領域にＳｉ基板１を底面とする溝Ｈを形成する。この溝Ｈを形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００２４】
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図７（ａ）〜（ｃ）に示すように、Ｓｉ層３とＳｉ基板１との間に空洞部１９を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層３を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部１９の形成後、Ｓｉ層３はその上面と側面とが支持体１８によって支えられることとなる。
【００２５】
なお、このＳｉＧｅ層１１をエッチングする工程では、フッ硝酸溶液の代わりに、フッ硝酸過水、アンモニア過水、或いはフッ酢酸過水などを用いても良い。過水とは過酸化水素水のことである。この場合も、Ｓｉと比べてＳｉＧｅのエッチングレートが大きいので、ＳｉＧｅ層を選択的に除去することが可能である。
次に、図８（ａ）〜（ｃ）において、Ｓｉ基板１を熱酸化して、空洞部１９の内部に面するＳｉ層３の下面及びＳｉ基板１の上面にそれぞれＳｉＯ2膜２１を形成する。続いて、図９（ａ）〜（ｃ）に示すように、例えばＣＶＤ法により、Ｓｉ基板１の上方全面に例えばＳｉＯ2膜２３を形成して空洞部を完全に埋め込む。これにより、ＳｉＯ2膜２１、２３からなるＢＯＸ層（即ち、図２に示した絶縁膜２）が完成する。ＢＯＸ層の厚さは例えば１００ｎｍ以下である。
【００２６】
次に、図１０（ａ）〜（ｃ）において、ＳｉＯ2膜２３に対して等方性エッチングを行い、続いて異方性エッチングを行う。等方性エッチングはドライエッチング又はウェットエッチングのどちらでもよい。これにより、Ｓｉ層３の側面及び、空洞部以外のＳｉ基板１上からＳｉＯ2膜２３を取り除く。なお、上記の等方性エッチングは、Ｓｉ層３等の側面からＳｉＯ2膜２３を取り除くために行うが、これにより、空洞部の入り口からやや内側に入った部分のＳｉＯ2膜２３も若干削られることとなる。なお、図１０（ａ）〜（ｃ）の工程を行わず、すなわち、ＳｉＯ2膜２３を残したまま図１１の工程に進んでも良い。
【００２７】
次に、図１１（ａ）〜（ｃ）に示すように、例えばＣＶＤ法により、Ｓｉ基板１上の全面に例えばＳｉＯ2膜２５を形成して溝Ｈを埋め込む。そして、Ｓｉ基板１の全面を覆うＳｉＯ2膜を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により平坦化しながら除去して、図１２（ａ）〜（ｃ）に示すように、Ｓｉ3Ｎ4膜１５の表面を露出させる。このＣＭＰでは、Ｓｉ3Ｎ4膜１５が研磨パッドに対するストッパーとして機能する。続いて、このＳｉ3Ｎ4膜１５を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ2膜１３を例えば希フッ酸溶液を用いたウェットエッチングで除去して、図１３（ａ）〜（ｃ）に示すように、Ｓｉ層３の表面を露出させる。これにより、バルクのＳｉ基板１上に、ＳｉＯ2膜２１、２３（即ち、ＢＯＸ層）と、Ｓｉ層（即ち、ＳＯＩ層）３とからなるＳＯＩ構造を有するＳＯＩ基板１０が完成する。
【００２８】
次に、上述のＳＯＩ基板１０に、図１、２に示したＭＯＳトランジスタ５０を形成する。即ち、図１４（ａ）〜（ｃ）に示すように、Ｓｉ層３の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ2）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜５が形成されたＳＯＩ基板１０上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
【００２９】
具体的には、ＳＯＩ基板１０にｐＭＯＳトランジスタを形成する場合は、ポリシリコン膜に例えばボロン等のｐ型不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ｐ型の導電性を持たせる。また、ＳＯＩ基板１０にｎＭＯＳトランジスタを形成する場合は、ポリシリコン膜に例えばリン、ヒ素等のｎ型不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ｎ型の導電性を持たせる。さらに、ＳＯＩ基板１０にｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの両方を形成する場合は、例えば、ｎＭＯＳトランジスタが形成される領域（以下、ｎＭＯＳ領域という。）全体をフォトレジストで覆った状態で、ｐＭＯＳトランジスタが形成される領域（以下、ｐＭＯＳ領域という。）のポリシリコン膜にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態で、ｎＭＯＳ領域のポリシリコン膜にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐＭＯＳ領域のポリシリコン膜にｐ型の導電性を持たせると共に、ｎＭＯＳ領域のポリシリコン膜にｎ型の導電性を持たせることができる。
【００３０】
次に、ポリシリコン膜上に例えばＳｉＯ2膜を形成する。そして、フォトリソグラフィー技術とエッチング技術を用いて、このＳｉＯ2膜とポリシリコン膜とを順次、部分的にエッチングする。これにより、図１５（ａ）〜（ｃ）に示すように、チャネル領域のゲート絶縁膜５上にゲート電極６を形成する。
次に、ＳｉＯ2膜３１及びゲート電極６下から露出した領域のＳｉ層３に不純物をイオン注入し熱処理を施して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層３３を形成する。ここで、ｐ型のＬＤＤ層３３を形成する場合は、ＳｉＯ2膜３１及びゲート電極６をマスクに、ボロン等のｐ型不純物をＳｉ層３にイオン注入する。また、ｎ型のＬＤＤ層３３を形成する場合は、ＳｉＯ2膜３１及びゲート電極６をマスクに、リン又はヒ素等のｎ型不純物をＳｉ層３にイオン注入する。さらに、ｐＭＯＳ領域のＳｉ層３にｐ型のＬＤＤ層３３を形成すると共に、ｎＭＯＳ領域のＳｉ層３にｎ型のＬＤＤ層３３を形成する場合は、例えば、ｎＭＯＳ領域全体をフォトレジストで覆った状態でｐＭＯＳ領域のＳｉ層３にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態でｎＭＯＳ領域のＳｉ層３にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｎ型のＬＤＤ層３３とｐ型のＬＤＤ層３３とを同時に形成することができる。
【００３１】
次に、Ｓｉ層３上に例えばＳｉＯ2膜を形成し、このＳｉＯ2膜をエッチバックする。ＳｉＯ2膜の形成は、例えばＣＶＤ法により行う。これにより、図１６（ａ）〜（ｃ）に示すように、ゲート電極６の側面にＳｉＯ2膜からなるサイドウォール３５を形成する。なお、このサイドウォール３５の形成工程では、ゲート電極６の両側に位置する端部領域３６において、ゲート絶縁膜５がエッチングされてＳｉ層３（即ち、ＬＤＤ層３３）の表面が露出する。
【００３２】
次に、図１７（ａ）〜（ｃ）に示すように、端部領域３６のＳｉ層３（即ち、ＬＤＤ層３３）の表面と直（じか）に接するように、ＳＯＩ基板１０上の全面にポリシリコン膜３７を形成する。このポリシリコン膜３７の厚さは例えば１００〜５００ｎｍであり、その形成は例えばＣＶＤ法により行う。ここでは、ポリシリコン膜３７をＳｉ層３よりも厚く形成することが好ましい。
【００３３】
次に、このポリシリコン膜３７をレジストパターンをマスクにして部分的にエッチングして、図１８（ａ）〜（ｃ）に示すように、サイドウォール３５両側のＳｉ層３（即ち、ＬＤＤ層３３）上からＳｉＯ2膜１７上にかけてポリシリコン膜３７を残し、それ以外の部分からポリシリコン膜３７を取り除く。これにより、ポリシリコン膜３７を、ゲート電極６を挟んでソース側とドレイン側とに分離する。
【００３４】
次に、図１９（ａ）〜（ｃ）に示すように、ポリシリコン膜に不純物をイオン注入し熱処理を施して、ポリシリコン膜からなる導電膜８を形成すると共に、不純物層７を形成する。ここでは、ポリシリコン膜だけでなく、ポリシリコン膜と直に接するＳｉ層３（即ち、ＬＤＤ層３３）にも不純物を熱拡散させて、ＬＤＤ層３３よりも不純物濃度が高い不純物層７を形成する。このようにして、不純物層７と導電膜８とからなるＳ／Ｄ層２０を形成する。
【００３５】
図１９（ａ）〜（ｃ）において、ｐ型のＳ／Ｄ層２０を形成する場合は、ボロン等のｐ型不純物をポリシリコン膜にイオン注入する。また、ｎ型のＳ／Ｄ層２０を形成する場合は、リン又はヒ素等のｎ型不純物をポリシリコン膜にイオン注入する。さらに、ｐＭＯＳ領域にｐ型のＳ／Ｄ層２０を形成すると共に、ｎＭＯＳ領域にｎ型のＳ／Ｄ層２０を形成する場合は、例えば、ｎＭＯＳ領域全体をフォトレジストで覆った状態でｐＭＯＳ領域のポリシリコン膜にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態でｎＭＯＳ領域のポリシリコン膜にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐ型のＳ／Ｄ層２０とｎ型のＳ／Ｄ層２０とを同時に形成することができる。
【００３６】
なお、このＳ／Ｄ層２０の形成工程では、断面視で導電膜８の上側から不純物層７の下側にかけて不純物濃度が均一となるように（即ち、導電膜の不純物濃度をＮとし、不純物層７の不純物濃度をＮ´としたとき、Ｎ≒Ｎ´となるように）、イオン注入条件及び熱処理条件等を設定する。又は、導電膜８の不純物濃度が不純物層７よりも高くなるように（即ち、Ｎ＞Ｎ´となるように）、イオン注入条件及び熱処理条件等を設定しても良い。Ｎ＞Ｎ´とする場合は、不純物層７の導電性が十分に確保されることを前提とする。
【００３７】
次に、ＣＶＤ法でＳＯＩ基板１０上の全面に層間絶縁膜（図示せず）を形成する。この層間絶縁膜は例えばシリコン酸化膜である。そして、この層間絶縁膜の表面を例えばＣＭＰで平坦化する。次に、フォトリソグラフィー技術とエッチング技術とを用いて層間絶縁膜を部分的にエッチングする。これにより、ゲート電極６上と導電膜８上とにそれぞれコンタクトホールを形成する。
その後、コンタクトホール内にアルミニウム（Ａｌ）配線、又は、タングステン（Ｗ）等の高融点金属からなるプラグ電極を形成することにより、ゲート電極６とＳ／Ｄ層２０とを層間絶縁膜上に引き出す。これにより、ＳＯＩ構造のＭＯＳトランジスタ５０が完成する。
【００３８】
このように、本発明の第１実施形態によれば、不純物層７と導電膜８とによりＳ／Ｄ層２０を構成することができる。また、導電膜８をＳｉ層３よりも厚く形成したり、導電膜８の不純物濃度を不純物層７よりも高くしたりすることができ、これにより、導電膜８の低抵抗化を図ることができる。さらに、ＳｉＯ2膜２１、２３（即ち、絶縁膜２）よりもＳｉＯ2膜１７（即ち、絶縁膜４）の方が厚いため、導電膜８の寄生容量を不純物層７よりも小さくすることができる。従って、Ｓ／Ｄ層２０全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。
【００３９】
また、本発明の第１実施形態によれば、いわゆるＳＢＳＩ法を利用しており、ＳＯＩ構造を形成する際にＳＩＭＯＸ、貼り合わせ等のような特殊な製造方法を必要としないので、ＳＯＩ基板１０の製造コストを抑えることができる。
さらに、ＳＢＳＩ法においては、絶縁膜２とＳｉ層３からなる、いわゆるＳＯＩ構造の平面的大きさに制限がある。しかしながら、本発明によれば、Ａｌ配線又はプラグ電極を導電膜８上に配置することができるので、Ｓ／Ｄ層２０のうちのＳｉ層３に形成される部分（即ち、不純物層７）を小さくすることができる。従って、不純物層３３を小さくした分だけ、チャネル領域を大きくすることができる。これにより、例えば図１に示したように、長いチャネル長Ｌと、長いチャネル幅Ｗを有するＭＯＳトランジスタ５０を、ＳＯＩ基板１０上に形成することができる。
【００４０】
この第１実施形態では、Ｓｉ基板１本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「犠牲半導体層」に対応し、Ｓｉ層３が本発明の「半導体層」に対応している。また、ＳｉＯ2膜２１、２３（即ち、絶縁膜２）が本発明の「第１絶縁膜」に対応し、ＳｉＯ2膜１７、２５（即ち、絶縁膜４）が本発明の「第２絶縁膜」に対応している。さらに、ＳｉＯ2膜１７が本発明の「第１絶縁層」に対応し、ＳｉＯ2膜２５が本発明の「第２絶縁層」に対応している。また、ＳｉＯ2膜３１及びサイドウォール３５が本発明の「保護膜」に対応している。さらに、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。
【００４１】
（２）第２実施形態
上述の第１実施形態では、ゲート電極６と導電膜８とをそれぞれ別々のポリシリコン膜で形成する場合について説明したが、本発明はこれに限られることはない。例えば、ゲート電極６と導電膜８とを同一のポリシリコンで形成しても良い。また、上述の第１実施形態では、ゲート電極６の平面視による長手方向が、ＳＯＩ層の平面視による長手方向（即ち、Ａ−Ａ´線）と直交するようにＭＯＳトランジスタ５０を形成する場合について説明したが、本発明はこれに限られることない。例えば、ゲート電極６の平面視による長手方向が、Ａ−Ａ´線と平行となるようにＭＯＳトランジスタ５０を形成しても良い。第２実施形態では、これらの点について説明する。
【００４２】
図２０〜図２３は、本発明の第２実施形態に係る半導体装置の製造方法を示す図であり、図２０（ａ）〜図２３（ａ）は平面図、図２０（ｂ）〜図２３（ｂ）は図２０（ａ）〜図２３（ａ）をＡ２０−Ａ´２０〜Ａ２３−Ａ´２３線でそれぞれ切断したときの断面図、図２０（ｃ）〜図２３（ｃ）は図２０（ａ）〜図２３（ａ）をＢ２０−Ｂ´２０〜Ｂ２３−Ｂ´２３線でそれぞれ切断したときの断面図である。
【００４３】
図２０（ａ）〜（ｃ）において、ゲート絶縁膜５を形成する工程までは第１実施形態の図３〜図１４と同じである。この第２実施形態では、図２０（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術により、ゲート絶縁膜５を部分的にエッチングして、ゲート電極が形成される領域の両側に位置する端部領域５１のＳｉ層３表面を露出させる。このエッチング工程では、チャネル領域のＳｉ層３上及び、ＬＤＤ層となる領域のＳｉ層３上にはゲート絶縁膜５を連続して残しておく。
【００４４】
次に、図２１（ａ）〜（ｃ）に示すように、ＳＯＩ基板１０上の全面に例えばポリシリコン膜５３を形成する。これにより、端部領域５１では、Ｓｉ層３とポリシリコン膜５３とが直（じか）に接した状態となる。そして、ポリシリコン膜５３に不純物をイオン注入し熱処理を施して、ポリシリコン膜５３と、ポリシリコン膜５３と直に接するＳｉ層３とに不純物を導入する。これにより、ポリシリコン膜５３に導電性を持たせると共に、不純物層７を形成する。
【００４５】
ここで、ｐＭＯＳトランジスタを形成する場合は、ポリシリコン膜５３にボロン等のｐ型不純物をイオン注入し熱処理を施して、ｐ型のポリシリコン膜５３を形成すると共に、ｐ型の不純物層７を形成する。また、ｎＭＯＳトランジスタを形成する場合は、ポリシリコン膜５３にリン又はヒ素等のｎ型不純物をイオン注入し熱処理を施して、ｎ型のポリシリコン膜５３を形成すると共に、ｎ型の不純物層７を形成する。さらに、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方を形成する場合は、例えば、ｎＭＯＳ領域全体をフォトレジストで覆った状態でｐＭＯＳ領域のポリシリコン膜５３にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態でｎＭＯＳ領域のポリシリコン膜５３にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時に拡散させる。これにより、ｐ型のポリシリコン膜５３と、ｐ型の不純物層７と、ｎ型のポリシリコン膜５３と、ｎ型の不純物層７とを同時に形成することができる。
【００４６】
次に、図２２（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術により、ポリシリコン膜５３を部分的にエッチングする。これにより、チャネル領域のゲート絶縁膜５上にゲート電極６を形成すると同時に、不純物層７上からＳｉＯ2膜２５上にかけて導電膜８を形成する。このエッチング工程では、ＬＤＤ層となる領域のＳｉ層３上からポリシリコン膜が取り除かれて、当該領域でゲート絶縁膜５の表面が露出することとなる。
【００４７】
次に、エッチング後のポリシリコン膜（即ち、ゲート電極６及び導電膜８）をマスクに、Ｓｉ層３に不純物をイオン注入し熱処理を施してＬＤＤ層３３を形成する。ここで、ｐ型のＬＤＤ層３３を形成する場合は、Ｓｉ  層３にボロン等のｐ型不純物をイオン注入する。また、ｎ型のＬＤＤ層３３を形成する場合は、Ｓｉ層３にリン又はヒ素等のｎ型不純物をイオン注入する。さらに、ｐＭＯＳ領域のＳｉ層３にｐ型のＬＤＤ層３３を形成すると共に、ｎＭＯＳ領域のＳｉ層３にｎ型のＬＤＤ層３３を形成する場合は、例えば、ｎＭＯＳ領域全体をフォトレジストで覆った状態でｐＭＯＳ領域のＳｉ層３にｐ型不純物をイオン注入し、次に、ｐＭＯＳ領域全体をフォトレジストで覆った状態でｎＭＯＳ領域のＳｉ層３にｎ型不純物をイオン注入し、その後、ＳＯＩ基板１０全体に熱処理を施してｐ型不純物とｎ型不純物とを同時にアニール処理する。これにより、ｐ型のＬＤＤ層３３とｎ型のＬＤＤ層３３とを同時に形成することができる。なお、この工程では、ゲート電極６をマスクに用いているので、ＬＤＤ層３３を自己整合的に形成することができる。
【００４８】
その後、図２３（ａ）〜（ｃ）に示すように、ＣＶＤ法でＳＯＩ基板１０の上方全面に層間絶縁膜５５を形成する。この層間絶縁膜５５は、例えば、ＳｉＯ2膜又はＳｉ3Ｎ4膜である。この層間絶縁膜５５によって、ゲート電極６と導電膜８との間の隙間が埋め込まれる。
以降の工程は、第１実施形態と同じである。即ち、層間絶縁膜５５にコンタクトホールを形成する。そして、コンタクトホール内にＡｌ配線、又は、タングステン（Ｗ）等の高融点金属膜からなるプラグ電極を形成することにより、ゲート電極６と導電膜８とを層間絶縁膜５５上に引き出す。これにより、ＳＯＩ基板１０上にＳＯＩ構造のＭＯＳトランジスタ５０が完成する。
【００４９】
このように、本発明の第２実施形態によれば、第１実施形態と同様、導電膜８を含むＳ／Ｄ層２０全体の抵抗を低減することができると共に、その寄生容量を小さくすることができる。また、ＳＢＳＩ法を利用しているので、ＳＯＩ基板１０の製造コストを抑えることができる。さらに、Ｓｉ層３に形成される不純物層７を小さくすることができ、その分、チャネル領域を大きくすることができる。これにより、例えば図１に示したように、長いチャネル長Ｌと、長いチャネル幅Ｗを有するＭＯＳトランジスタを、ＳＯＩ基板１０上に形成することができる。
【００５０】
この第２実施形態では、第１実施形態と同様、Ｓｉ基板１本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「犠牲半導体層」に対応し、Ｓｉ層３が本発明の「半導体層」に対応している。また、ＳｉＯ2膜２１、２３（即ち、絶縁膜２）が本発明の「第１絶縁膜」に対応し、ＳｉＯ2膜１７、２５（即ち、絶縁膜４）が本発明の「第２絶縁膜」に対応している。
【００５１】
（３）第３実施形態
上述の第１、第２実施形態では、絶縁膜２を、熱酸化膜により形成されたＳｉＯ2膜２１と、ＣＶＤ法により形成されたＳｉＯ2膜２３とにより構成する場合について説明した。しかしながら、本発明はこれに限られることはない。
図２４は、本発明の第３実施形態に係る半導体装置の構成例を示す図であり、図２４（ａ）は平面図、図２４（ｂ）は図２４（ａ）をＡ２４−Ａ´２４線で切断したときの断面図、図２４（ｃ）は図２４（ａ）をＢ２４−Ｂ´２４線で切断したときの断面図である。例えば、図２４（ａ）〜（ｃ）に示すように、上記の絶縁膜２をＣＶＤ法により形成されたＳｉＯ2膜２３、又は、ＣＶＤ法により形成されたＳｉ3Ｎ4膜のみで構成しても良い。このような構成であっても、第１、第２実施形態と同様の効果を得ることができる。
この第３実施形態では、ＳｉＯ2膜２３（即ち、絶縁膜２）が本発明の「第１絶縁膜」に対応している。その他の対応関係は第１実施形態と同じである。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態に係る半導体装置の構成例を示す模式図（その１）。
【図２】第１実施形態に係る半導体装置の構成例を示す模式図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１２】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１３】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１４】第１実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図１５】第１実施形態に係る半導体装置の製造方法を示す図（その１３）。
【図１６】第１実施形態に係る半導体装置の製造方法を示す図（その１４）。
【図１７】第１実施形態に係る半導体装置の製造方法を示す図（その１５）。
【図１８】第１実施形態に係る半導体装置の製造方法を示す図（その１６）。
【図１９】第１実施形態に係る半導体装置の製造方法を示す図（その１７）。
【図２０】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２１】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図２２】第２実施形態に係る半導体装置の製造方法を示す図（その３）。
【図２３】第２実施形態に係る半導体装置の製造方法を示す図（その４）。
【図２４】第３実施形態に係る半導体装置の構成例を示す図。
【符号の説明】
【００５３】
１  Ｓｉ基板、２、４、６６  絶縁膜、３，６８  Ｓｉ層、５  ゲート絶縁膜、６  ゲート電極、７  不純物層、８  導電膜、１０  ＳＯＩ基板、１１、７３  ＳｉＧｅ層、１３、１７、２１、２１ａ、２１ｂ、２３、２５、３１、  ＳｉＯ2膜、１５  Ｓｉ3Ｎ4膜、１８  支持体、１９、７５  空洞部、２０  Ｓ／Ｄ層、３３  ＬＤＤ層、３５  サイドウォール、３７、５３  ポリシリコン膜、５１  端部領域、５５、７１  層間絶縁膜、ｈ  支持体穴、ｈ１  開口部、Ｈ  溝、Ｈ１〜Ｈ３  コンタクトホール
【図１】
2009152486.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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