(57)【要約】【課題】メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板内の素子分離領域によって分離される素子領域と、前記素子領域上に設けられるゲート絶縁膜２Ａと、前記ゲート絶縁膜上に設けられる電荷蓄積層３Ａと、電荷蓄積層３Ａ上に設けられる多層絶縁体４Ａと、多層絶縁体４Ａ上に設けられるコントロールゲート電極５Ａとを具備し、ゲート絶縁膜２Ａは、第１トンネル膜２１と、第１トンネル膜２１よりも誘電率が高い第１高誘電率膜２２と、第１トンネル膜２１と同一構成の第２トンネル膜２２を含み、多層絶縁体４Ａは、第１絶縁膜４１と、第１絶縁膜４１よりも誘電率が高い第２高誘電率膜４２と、第１絶縁膜４１と同一構成の第２絶縁膜４２とを含んでいることを備える。【選択図】図４
2009152498.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内の素子分離領域によって分離される素子領域と、
前記素子領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられる電荷蓄積層と、
前記電荷蓄積層上に設けられる多層絶縁体と、
前記多層絶縁体上に設けられるコントロールゲート電極とを具備し、
前記ゲート絶縁膜は、
第１トンネル膜と、
前記第１トンネル膜上に形成され、前記第１トンネル膜よりも誘電率が高い第１高誘電率膜と、
前記第１高誘電体膜上に形成され、前記第１トンネル膜と同一構成の第２トンネル膜を含み、
前記多層絶縁体は、
第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜よりも誘電率が高い第２高誘電率膜と、
前記第２高誘電体膜上に形成され、前記第１絶縁膜と同一構成の第２絶縁膜とを含んでいることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記多層絶縁体は、前記電荷蓄積層と前記第１絶縁膜との間、及び、前記第２絶縁膜と前記コントロールゲート電極との間の少なくとも一方に、誘電率が前記第１絶縁膜より高く、前記第２高誘電体絶縁膜より低い第３絶縁膜を、さらに含んでいることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記第１及び第２トンネル膜の膜厚は、前記第１及び第２絶縁膜の膜厚よりも薄いことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記第１及び第２トンネル膜、前記第１及び第２絶縁膜は、シリコン酸化膜から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
【請求項５】
前記電荷蓄積層は、その上面のみが前記多層絶縁体と接触していることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、メモリセルのゲート絶縁膜及びゲート間絶縁膜の構造に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、フラッシュメモリは様々な電子機器に搭載されている。フラッシュメモリのメモリセルは、半導体基板（チャネル領域）表面のゲート絶縁膜（トンネル絶縁膜）上に、電荷蓄積層とコントロールゲート電極とがゲート間絶縁膜を介して積層されたゲート電極構造を有している。
【０００３】
そのような構造のメモリセルにおいて、ゲート絶縁膜には、例えば、８ｎｍ程度の熱酸化膜が用いられ、ゲート間絶縁膜には、１５ｎｍ程度のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜（ＯＮＯ膜）が用いられている。また、電荷蓄積層として多結晶シリコンからなるフローティングゲート電極が用いられ、このフローティングゲート電極の上面及びチャネル幅方向の側面を、コントロールゲート電極がゲート間絶縁膜を介して覆う構造となっている。このように、フローティングゲート電極とコントロールゲート電極とを対向面積を増加させ、メモリセルのカップリング比を確保している。
【０００４】
記憶容量の大容量化のため、メモリセルの微細化が推し進められており、メモリセルの書き込み／消去電圧を小さくすることが求められている。しかし、トンネル絶縁膜を薄膜化することで動作電圧の低下を図ると、トンネル絶縁膜の低電界におけるリーク特性が悪化し、メモリセルのデータ保持特性が悪化するという問題がある。
【０００５】
書き込み／消去電圧を小さくする他の方法として、カップリング比を大きくすることも有効である。しかし、ゲート間絶縁膜を薄膜化すると、ゲート間絶縁膜のリーク特性が悪化し、トンネル絶縁膜の薄膜化と同様に、メモリセルのデータ保持特性が悪化してしまう。
【０００６】
また、メモリセルの微細化によってフローティングゲート電極の側面をコントロールゲート電極に覆うことができなくなると、コントロールゲート電極がフローティングゲート電極上面のみでしか接することができなくなり、カップリング比が小さくなる。これと同様に、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルのように、電荷蓄積層にシリコン窒化膜などのトラップ準位の多い絶縁膜を用いた場合においても、コントロールゲート電極が電荷蓄積層上のみでしか接していない構造であるため、そのカップリング比は小さい。
【０００７】
カップリング比が小さいメモリセルでは、書き込み／消去電圧は大きくなってしまい、これに対し、トンネル絶縁膜及びブロック絶縁膜の薄膜化で対応すると、上述のように、メモリセルのデータ保持特性が悪化するという問題があった。
【０００８】
尚、特許文献１には、強誘電体の分極を利用するＭＦＭＩＳ型のメモリセルの記憶保持特性の改善を主目的とする技術であって、メモリセルのゲート絶縁膜が、高誘電体膜とトンネル絶縁膜からなる２層構造を有し、リーク電流を抑制し、電荷保持特性を改善する技術が開示されている。特許文献２には、半導体装置の微細化を図る技術であって、メモリセルのゲート絶縁膜が、半導体基板表面のゲート絶縁膜とそのゲート絶縁膜上の極薄膜の高誘電体膜からなる構造が開示されている。
【特許文献１】特開２００３−１８８３５６号公報
【特許文献２】特開２００７−１２９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる技術を提案する。
【課題を解決するための手段】
【００１０】
本発明の例に関わる不揮発性半導体メモリは、半導体基板内の素子分離領域によって分離される素子領域と、前記素子領域上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる電荷蓄積層と、前記電荷蓄積層上に設けられる多層絶縁体と、前記多層絶縁体上に設けられるコントロールゲート電極とを具備し、前記ゲート絶縁膜は、第１トンネル膜と、前記第１トンネル膜上に形成され、前記第１トンネル膜よりも誘電率が高い第１高誘電率膜と、前記第１高誘電体膜上に形成され、前記第１トンネル膜と同一構成の第２トンネル膜を含み、前記多層絶縁体は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜よりも誘電率が高い第２高誘電率膜と、前記第２高誘電体膜上に形成され、前記第１絶縁膜と同一構成の第２絶縁膜とを含んでいることを備える。
【発明の効果】
【００１１】
本発明によれば、メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための各形態について詳細に説明する。
【００１３】
１．  概要  
本発明の実施形態の不揮発性半導体メモリに関する。本実施形態の不揮発性半導体メモリにおいて、メモリセルは、多層構造のゲート絶縁膜を有し、電荷蓄積層とコントロールゲート電極との間に絶縁膜が多層構造の絶縁膜（以下、多層絶縁体と呼ぶ）を有している。本発明の各実施形態において、この多層絶縁体のことを、フローティングゲート電極を電荷蓄積層とするメモリセルにおいてはゲート間絶縁膜と呼ぶ。一方、トラップ密度の高い絶縁膜を電荷蓄積層とするメモリセルにおいては、多層絶縁体のことをブロック絶縁膜と呼ぶ。
【００１４】
多層構造のゲート絶縁膜は、第１及び第２トンネル膜と高誘電体膜を含み、高誘電体膜が２つのトンネル膜に挟み込まれた構造となっている。多層絶縁体は、第１及び第２絶縁膜と第２高誘電体膜を含み、第２高誘電体膜が２つの絶縁膜に挟み込まれた構造となっている。
【００１５】
本発明の実施形態によれば、ゲート絶縁膜が薄いトンネル絶縁膜と高誘電率膜からなる多層構造を用いることにより、メモリセルの動作電圧を低減できると共に、リーク電流を抑制することができる。また、多層絶縁体を用いることにより、電荷蓄積層とコントロールゲート電極との間のリーク電流を抑制でき、メモリセルの電荷保持特性を改善できる。さらに、動作電圧の低減及びリーク電流の抑制により、多層絶縁体を薄膜化でき、メモリセルのカップリング比を向上できる。このカップリング比の向上により、さらに、駆動電圧を低減できる。
【００１６】
２．  実施形態  
（１）  第１の実施形態  
以下、図１乃至図１３を参照して、本発明の第１の実施形態の不揮発性半導体メモリについて説明する。
【００１７】
（ａ）  構造  
図１乃至図４を用いて、本発明の第１の実施形態の不揮発性半導体メモリの構造について、説明する。図１は、第１の実施形態の不揮発性半導体メモリとして例示されるフラッシュメモリのメモリセルアレイ部の平面図を示している。図２は図１のＩＩ−ＩＩ線に沿う断面図であり、図３は図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００１８】
図１に示すように、フラッシュメモリのメモリセルアレイ部において、半導体基板表面領域は、素子分離領域ＳＴＩと、ｘ方向に隣接している２つの素子分離領域に挟み込まれた素子領域（アクティブ領域）ＡＡから構成されている。素子分離領域ＳＴＩと素子領域ＡＡはｙ方向に延びている。素子領域ＡＡ上には、複数のメモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２が設けられる。
【００１９】
本実施形態において、複数のメモリセルＭＣは、素子領域ＡＡ上にｘ方向と直行するｙ方向に沿って直列接続された複数のメモリセルＭＣが配置され、その直列接続された複数のメモリセルＭＣの一端及び他端にそれぞれ接続された選択トランジスタＳＴ１，ＳＴ２が配置された構成となっている。以下では、直列接続された複数のメモリセルのことをＮＡＮＤストリング、また、ＮＡＮＤストリングとその一端及び他端にそれぞれ接続された選択トランジスタＳＴ１，ＳＴ２のことをＮＡＮＤセルユニットと呼ぶ。
【００２０】
ｘ方向に隣接している複数のメモリセルＭＣは、ｘ方向に延びている共通のワード線ＷＬ１〜ＷＬｎにそれぞれ接続されており、ｘ方向に隣接している選択トランジスタＳＴ１，ＳＴ２は、ｘ方向に延びている共通の選択ゲート線ＳＧＬ１，ＳＧＬ２にそれぞれ接続されている。また、１つのＮＡＮＤセルユニットには、ｙ方向に延びている１つのビット線が、ビット線コンタクトＢＣを経由して、接続される。
【００２１】
図２及び図３に示すように、メモリセルＭＣのゲート構造は、フローティングゲート電極３Ａとコントロールゲート電極５Ａとが、ゲート間絶縁膜４Ａを介して積層された構造となっている。
【００２２】
メモリセルＭＣが設けられる半導体基板１（素子領域ＡＡ）内には、ウェル領域Ｗｅｌｌが設けられている。ゲート絶縁膜２Ａは、その半導体基板１表面上に形成される。メモリセルＭＣにおいて、このゲート絶縁膜２Ａはトンネル絶縁膜として機能する。以下、メモリセルＭＣのゲート絶縁膜２Ａのことをトンネル絶縁膜２Ａと呼ぶ。
【００２３】
フローティングゲート電極３Ａは、半導体基板１表面のトンネル絶縁膜２Ａ上に設けられている。このフローティングゲート電極３Ａは、メモリセルに書き込まれたデータを保持するための電荷蓄積層として機能し、例えば、ポリシリコン膜から構成されている。
【００２４】
ゲート間絶縁膜４Ａはフローティングゲート電極３上に設けられ、ゲート間絶縁膜４Ａ上には、コントロールゲート電極５Ａが設けられている。このコントロールゲート電極５Ａは、電気抵抗を減らすため、例えば、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜とが積層された２層構造（ポリサイド構造）となっている。但し、それに限定されるものではなく、ポリシリコン膜の単層構造や、シリサイド膜の単層構造でもよい。シリサイド膜としては、例えば、タングステンシリサイド膜（ＷＳｉ２）、モリブデンシリサイド膜（ＭｏＳｉ２）、コバルトシリサイド膜（ＣｏＳｉ２）、チタンシリサイド膜（ＴｉＳｉ２）及びニッケルシリサイド膜（ＮｉＳｉ２）などが用いられる。
【００２５】
コントロールゲート電極５はワード線ＷＬとして機能し、上述のように、ｘ方向に隣接するメモリセル間で共有されている。そのため、コントロールゲート電極５は、フローティングゲート電極３Ａ上だけではなく、ゲート間絶縁膜４を介して、素子分離絶縁領域ＳＴＩ内の素子分離絶縁膜６上にも設けられている。
【００２６】
素子分離絶縁膜６の上端は、フローティングゲート電極３Ａの上端よりも低い位置（半導体基板側）にあるため、フローティングゲート電極３Ａのｘ方向（チャネル幅方向）の側面が、ゲート間絶縁膜４Ａを介して、コントロールゲート電極５Ａにより覆われる構造となっている。そのため、フローティングゲート電極３Ａとコントロールゲート電極５Ａとの対向面が、フローティングゲート電極３Ａの上面に加え、その側面でも確保され、これによって、メモリセルＭＣのカップリング比が向上される。
【００２７】
半導体基板１内には拡散層７が設けられ、拡散層７はメモリセルＭＣのソース／ドレイン領域として機能する。この拡散層７は、ｙ方向（チャネル長方向）に隣接するメモリセルＭＣ間で共有されており、これによって、複数のメモリセルＭＣが直列接続される。
【００２８】
直列接続された複数のメモリセルＭＣ（ＮＡＮＤストリング）の一端及び他端には、選択トランジスタＳＴ１，ＳＴ２がそれぞれ設けられている。
【００２９】
選択トランジスタＳＴ１，ＳＴ２は、メモリセルＭＣと同時工程で形成される。そのため、選択トランジスタＳＴ１，ＳＴ２のゲート構造もメモリセルＭＣと同様に、２つのゲート電極３Ｂ，５Ｂが、ゲート間絶縁膜４Ｂを介して積層された構造となっている。但し、選択トランジスタＳＴ１，ＳＴ２においては、ゲート間絶縁膜４Ｂは開口部Ｐを有し、この開口部Ｐを介して、ゲート絶縁膜２Ｂ上のゲート電極３Ｂとゲート間絶縁膜４Ｂ上のゲート電極５Ｂとが接続されている。そして、拡散層７，７Ｄ，７Ｓが、選択トランジスタＳＴ１，ＳＴ２のソース／ドレイン領域として機能し、ｙ方向に隣接するメモリセルＭＣと共有されている。これによって、複数のメモリセルＭＣと選択トランジスタＳＴ１，ＳＴ２とがｙ方向に直列接続され、１つのＮＡＮＤセルユニットを構成する。
【００３０】
このＮＡＤセルユニットのうち、ＮＡＮＤストリングのドレイン側に位置する選択トランジスタＳＴ１の拡散層７Ｄは、層間絶縁膜８内に埋め込まれたビット線コンタクト部ＢＣを介して、ビット線ＢＬと接続される。また、ＮＡＮＤストリングのソース側に位置する選択トランジスタＳＴ２の拡散層７Ｓは、層間絶縁膜８内に埋め込まれたソース線コンタクト（図示せず）を介して、ソース線（図示せず）に接続される。
【００３１】
図４は図３の破線に囲まれた領域ＶＩの拡大図であり、トンネル絶縁膜２Ａ及びゲート間絶縁膜４Ａの構造が、より具体的に示されている。図４に示すように、本発明の第１の実施形態において、フラッシュメモリのメモリセルＭＣは、そのトンネル絶縁膜（ゲート絶縁膜）２Ａ及びゲート間絶縁膜（多層絶縁体）４Ａがそれぞれ多層構造を有していることを特徴としている。
【００３２】
本実施形態の多層構造のトンネル絶縁膜２Ａは、例えば、シリコン酸化膜２１／高誘電体絶縁膜２２／シリコン酸化膜２３からなる３層構造を有している。シリコン酸化膜（第１トンネル膜）２１とシリコン酸化膜（第２トンネル膜）２３の膜厚は、例えば、キャリア（電子）がトンネル膜内をダイレクトトンネリングする膜厚で形成され、好ましくは、１ｎｍ以上、２．５ｎｍ以下である。高誘電体絶縁膜（第１高誘電体膜）は、例えば、アルミナ膜（Ａｌ２Ｏ３）からなり、その膜厚は、例えば、２ｎｍ以上、３ｎｍ以下である。尚、高誘電体絶縁膜は、Ａｌ２Ｏ３膜に限定されず、シリコン酸化膜よりも誘電率が高い絶縁膜であればよい。例えば、酸化ハフニウム膜（ＨｆＯ２）、酸化タンタル膜（Ｔａ２Ｏ３）及び酸化ランタン膜（Ｌａ２Ｏ３）でもよいし、これらの高誘電体材料を含む化合物膜でもよい。
【００３３】
ここで、図５及び図６を用いて、本発明の第１の実施形態の多層構造のゲート絶縁膜（トンネル酸化膜）の効果・作用について、説明する。図５は、参考例として、シリコン酸化膜と高誘電体絶縁膜からなる２層構造のトンネル酸化膜のエネルギーバンド図を模式的に示している。図６は、本発明の実施形態における３層構造のトンネル酸化膜のエネルギーバンド図を図示している。尚、ここでは、定常状態において、高誘電体絶縁膜のポテンシャル障壁高さが、シリコン酸化膜のポテンシャル障壁高さよりも低い材料、例えばＡｌ２Ｏ３膜を用いた場合を例に、説明する。
【００３４】
図５に示す従来のトンネル絶縁膜の例において、書き込み動作時には、半導体基板１側がキャリア（電子）注入側となり、フローティングゲート電極３側がキャリア放出側となる。メモリセルのゲート電極に書き込み電圧が印加されると、キャリア注入側にあるシリコン酸化膜２１’のポテンシャル障壁が高く、電子放出側にある高誘電体絶縁膜２２’のポテンシャル障壁は低くなる。そのため、キャリア（電子）は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング又はダイレクトトンネリングにより、シリコン酸化膜２１’及び高誘電体絶縁膜２２’を介して、フローティングゲート電極３Ａに注入される。
【００３５】
また、消去動作時においては、半導体基板１側がキャリア（電子）放出側となり、フローティングゲート電極３側がキャリア注入側となる。ゲート電極に消去電圧が印加されると、電子注入側にある高誘電体絶縁膜２２’のポテンシャル障壁が高く、電子放出側にあるトンネル絶縁膜２１’のポテンシャル障壁が低くなる。図５に示される例では、フローティングゲート電極３Ａに蓄積された電子は、高誘電体絶縁膜２２’内を通過してから、シリコン酸化膜２１’内を通過する。即ち、この参考例の消去動作においては、フローティングデート電極３Ａに直接接触した高誘電体絶縁膜２２’の厚いポテンシャル障壁内を通過するために、書き込み動作に比べて大きいポテンシャルエネルギーを必要とし、また、トンネル確率が低下するためトンネル電流も小さくなる。その結果として、メモリセルの消去電圧は増大してしまう。
【００３６】
これに対し、本実施形態のトンネル絶縁膜２Ａは、図６に示すように、高誘電体絶縁膜２２を２つのシリコン酸化膜（トンネル膜）２１，２３で挟み込む３層構造となっている。本実施形態のトンネル絶縁膜２Ａは、高誘電体絶縁膜２２をフローティングゲート電極３に蓄積されたキャリア（電子）に対する主な障壁とすることができるため、２つのシリコン酸化膜２１，２３を薄くしても、電子のリークを防止することができる。そのため、シリコン酸化膜２１，２３の膜厚を、電子がダイレクトトンネリングする膜厚（例えば、１ｎｍ〜２．５ｎｍ）とすることができる。さらには、これらのシリコン酸化膜２１，２３が存在することにより、高誘電体膜２２を薄くすることができ、トンネル電流の増加、カップリング比の増加を図ることができる。
【００３７】
即ち、本実施形態において、メモリセルの書き込み動作の際にトンネル絶縁膜２Ａに高電界が印加されると、電子はダイレクトトンネリングにより、ポテンシャル障壁が低下したシリコン酸化膜２１，２３及び高誘電体膜２２を通過して、フローティングゲート電極３Ａ内に注入される。このため、高電界を必要とするＦＮトンネリングと比較してトンネル確率が上昇するため、トンネル絶縁膜２Ａ内を流れるトンネル電流が増大し、その結果として、メモリセルの書き込み電圧を下げることができる。
【００３８】
また、図６に示すように、本実施形態のメモリセルの消去動作時においては、フローティングゲート電極３に蓄積された電子は、シリコン酸化膜２３内をダイレクトトンネリングにより通過する。そして、ダイレクトトンネリングした電子が高誘電体絶縁膜２２及びシリコン酸化膜２１内を通過して、半導体基板１内に放出される。それゆえ、消去時の電子の放出も、ダイレクトトンネリングによるため、図５に示す例よりも、低い消去電圧でフラッシュメモリの消去動作を実行できる。
【００３９】
また、例えば、フラッシュメモリの読み出し動作やチャネル領域のブーストアップ動作時のように、トンネル絶縁膜２に低電界が印加された時に、２つのシリコン酸化膜２１，２３に加え、高誘電体絶縁膜２２がポテンシャル障壁となるため、トンネル絶縁膜２Ａを流れるリーク電流を小さくすることができる。この結果、メモリセルの電荷保持特性を良好にすることができる。
【００４０】
また、本発明の第１の実施形態において、多層構造のゲート間絶縁膜（多層絶縁体）４Ａは、例えば、シリコン酸化膜４１／高誘電体絶縁膜４２／シリコン酸化膜４３からなる３層構造を有している。本実施形態では、このゲート間絶縁膜４Ａは、例えば、トンネル酸化膜２Ａと同一の構成となる順序で積層されている。ゲート間絶縁膜４Ａのシリコン酸化膜（第１絶縁膜）４１とシリコン酸化膜（第２絶縁膜）４３の膜厚は、例えば、３ｎｍ以上、５ｎｍ以下である。高誘電体絶縁膜（第２高誘電体膜）４２は、例えば、Ａｌ２Ｏ３膜からなり、その膜厚は、例えば、４ｎｍ以上、５ｎｍ以下である。尚、高誘電体絶縁膜４２はＡｌ２Ｏ３膜に限定されず、ゲート絶縁膜２Ａで用いられる高誘電体絶縁膜２２と同様に、ＨｆＯ２などの他の高誘電体材料及びそれらを含む化合物材料からなる膜でもよい。
【００４１】
ここで、図７を用いて、ゲート間絶縁膜（多層絶縁体）４Ａの効果・作用について説明する。図７は、多層構造のゲート間絶縁膜４Ａのエネルギーバンド図を表している。
【００４２】
ゲート間絶縁膜４Ａで用いられるシリコン酸化膜４１，４３の膜厚は、トンネル絶縁膜２Ａで用いられるシリコン酸化膜２１，２３の膜厚よりも厚い。また、２つのシリコン酸化膜４１，４３の間には、トンネル絶縁膜２Ａと同様に、高誘電体絶縁膜が介在している。そのため、書き込み動作時において、ゲート間絶縁膜４Ａでの電子のトンネリングは抑制され、電子が、フローティングゲート電極３Ａ及びゲート間絶縁膜４Ａを通過して、コントロールゲート電極５Ａに放出されるのを、防止できる。同様に、消去動作時においても、ゲート間絶縁膜４Ａでのトンネリングは抑制され、電子がゲート間絶縁膜４Ａ内を通過して、コントロールゲート電極５Ａからフローティングゲート電極３Ａ内へ注入されるのを防止できる。
【００４３】
このように、ゲート間絶縁膜４Ａを、シリコン酸化膜４１，４３と高誘電体絶縁膜４２との多層構造とすることで、ＯＮＯ膜を用いた場合と比較して、ゲート間絶縁膜４Ａの誘電率をより高くできるとともに、ゲート間絶縁膜４Ａ内を流れるリーク電流を低減することができるため、メモリセルの電荷保持特性が良好なる。
【００４４】
加えて、トンネル絶縁膜２Ａを上記の構造にすることで、リーク電流の低減及び駆動電圧の低減を図ることができる。このように、駆動電圧の低減が可能になると、ゲート間絶縁膜４Ａを薄膜化することが可能となる。それゆえ、高誘電体絶縁膜４２の使用に加え、ゲート間絶縁膜（多層絶縁体）４Ａの薄膜化により、メモリセルのカップリング比が大きくでき、それによって、トンネル絶縁膜２Ａに印加される電界が大きくなるため、さらに、書き込み電圧を下げることができる。  
以上のように、多層構造のゲート絶縁膜２Ａ及びゲート間絶縁膜４Ａによって、メモリセルの駆動特性を改善できる。
【００４５】
したがって、本発明の第１の実施形態によれば、メモリセルの駆動電圧及びリーク電流を低減できる。また、それによって、ゲート間絶縁膜（多層絶縁体）を薄膜化でき、メモリセルのカップリング比を向上できる。そのカップリング比の向上によって、さらに、メモリセルの駆動電圧を低減できる。
【００４６】
尚、トンネル絶縁膜２Ａ及びゲート間絶縁膜４Ａを構成する各絶縁膜２１〜２３，４１〜４３の構成は、上記の材料及び膜厚に限定されるものではない。例えば、トンネル酸化膜２Ａの高誘電体絶縁膜２２とゲート間絶縁膜４Ａの高誘電体絶縁膜４２とを異なる膜厚・材料としてもよい。例えば、高誘電体絶縁膜２２をＡｌ２Ｏ３膜にし、高誘電体絶縁膜４２をＡｌ２Ｏ３膜より誘電率の大きいＨｆＡｌＯｘ膜にすることで、メモリセルのカップリング比を向上させてもよい。この場合、ゲート間絶縁膜４Ａのリーク電流をより低減することが可能となる。それによって、ゲート間絶縁膜４Ａのシリコン酸化膜４１，４３の膜厚が、トンネル絶縁膜２Ａのシリコン酸化膜２１，２３の膜厚と同じにすることができ、ゲート間絶縁膜４Ａをさらに薄膜化することができる。
【００４７】
（ｂ）  製造方法  
以下、図２乃至図４、図８乃至図１３を用いて、本発明の第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を説明する。図８、図１０及び図１２は、図１のＩＩ−ＩＩ線、即ちＹ方向（チャネル長方向）に沿う断面の製造工程を図示し、図９、図１１及び図１３は、図１のＩＩＩ−ＩＩＩ線、即ちＸ方向（チャネル幅方向）に沿う断面の製造工程を図示している。
【００４８】
はじめに、図８及び図９に示すように、半導体基板（例えば、シリコン基板）１内に、ウェル領域Ｗｅｌｌがイオン注入法により形成される。そして、半導体基板１の表面上に、メモリセル及び選択トランジスタのゲート絶縁膜２が形成される。
【００４９】
このゲート絶縁膜２は、例えば、図４に示すように３層構造を有し、シリコン酸化膜２１／高誘電体絶縁膜２２／シリコン酸化膜２３となるように、順次形成される。シリコン酸化膜２１は、例えば、熱酸化を用いて、１ｎｍ以上、２．５ｎｍ以下程度の膜厚となるように、半導体基板１表面上に形成される。高誘電体絶縁膜２２として、Ａｌ２Ｏ３膜が、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、２ｎｍ以上３ｎｍ以下程度の膜厚となるように、シリコン酸化膜２１上に形成される。そして、シリコン酸化膜２３は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｏｎ）法を用いて、１ｎｍ以上、２．５ｎｍ以下程度の膜厚となるように、Ａｌ２Ｏ３膜２２上に形成される。
【００５０】
次に、多層構造のゲート絶縁膜２上に、メモリセルのフローティングゲート電極（電荷蓄積層）及び選択トランジスタのゲート電極となるポリシリコン膜３が、例えば、ＣＶＤ法により形成される。また、窒化シリコン膜９が、ポリシリコン膜３上に形成される。このシリコン窒化膜９は、素子分離領域となる溝を形成する際に、エッチング加工するためのマスク層となる。
【００５１】
そして、所定のサイズの素子領域が形成されるように、フォトリソグラフィー技術により、シリコン窒化膜９に対してパターニングが施され、そのパターンに基づき、シリコン窒化膜９、ポリシリコン層３、ゲート絶縁膜２及び半導体基板１が、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって順次エッチングされる。これによって、半導体基板１内に溝Ｚが形成される。
【００５２】
そして、例えば、シリコン酸化膜が半導体基板１上の全面を覆うように形成された後、そのシリコン酸化膜に対し、シリコン窒化膜９をストッパとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による平坦化処理が実行される。これによって、図１０及び図１１に示すように、溝Ｚ内に、素子分離絶縁膜６が形成され、メモリセル下形成される素子領域と、それを定義するための素子分離領域とが形成される。
【００５３】
その後、シリコン窒化膜が除去され、素子分離絶縁膜６の上端が、ポリシリコン層３の上端よりも低い位置になるように、素子分離絶縁膜６が、例えば、ＲＩＥ法によりエッチングされる。すると、ポリシリコン膜３のｘ方向（チャネル幅方向）の側面が露出する構造となる。
【００５４】
続いて、図１２及び図１３に示すように、ポリシリコン膜３上及び素子分離絶縁膜６上に、ゲート間絶縁膜（多層絶縁体）となる絶縁体４が形成される。ここで、絶縁体４は、図４に示すように、例えば、シリコン酸化膜４１／高誘電体絶縁膜４２／シリコン酸化膜４３が順次積層されて、形成される。各絶縁膜は、シリコン酸化膜４１は、例えば、ＣＶＤ法を用いて、３ｎｍ以上、５ｎｍ以下程度の膜厚となるように、ポリシリコン膜３上に形成され、高誘電体絶縁膜（例えば、Ａｌ２Ｏ３膜）４２は、例えば、ＡＬＤ法を用いて４ｎｍ以上、５ｎｍ以下程度の膜厚となるように、シリコン酸化膜４１上に形成される。また、シリコン酸化膜４３は、例えば、ＣＶＤ法を用いて、３ｎｍ以上、５ｎｍ以下程度の膜厚となるように、Ａｌ２Ｏ３膜４２上に形成される。
【００５５】
そして、選択トランジスタ形成予定領域において、絶縁体４の一部が除去され、開口部Ｐが絶縁体４内に形成された後、メモリセルのコントロールゲート電極及び選択トランジスタのゲート電極となるポリサイド膜５が、絶縁体４上に形成される。この際、選択トランジスタ形成予定領域においては、絶縁体４内に開口部Ｐが形成されているため、ポリシリコン膜３とポリサイド膜５が、開口部Ｐを介して直接接触した構造となっている。尚、コントロールゲート電極は、ポリサイド膜に限定されるものではなく、ポリシリコン膜又はシリサイド膜の単層構造でもよい。
【００５６】
フォトリソグラフィー技術により、ポリサイド膜５に対しパターニングを施し、ポリサイド膜５、絶縁体４、ポリシリコン膜３が順次エッチングされる。これによって、図２乃至図４に示すように、メモリセルＭＣのフローティングゲート電極３Ａとコントロールゲート電極５Ａ、選択トランジスタＳＴ１，ＳＴ２のゲート電極３Ｂ，５Ｂ及びそれらのゲート間絶縁膜（多層絶縁体）４Ａ，４Ｂが、ゲート絶縁膜２Ａ，２Ｂ上に形成される。
【００５７】
次に、例えば、ゲート電極の側壁に薄い酸化膜（図示せず）が、熱酸化法により形成された後、メモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２のソース／ドレイン領域となる拡散層７，７Ｄ，７Ｓが、形成されたゲート電極をマスクとして、半導体基板１内に自己整合的に形成される。
【００５８】
続いて、層間絶縁膜８が、メモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２のゲート電極を覆うように、ＣＶＤ法により半導体基板１上に形成される。そして、ビット線コンタクトＢＣおよびソース線コンタクト（図示せず）が、拡散層７Ｄ，７Ｓにそれぞれ接続されるように、層間絶縁膜８内に埋め込まれる。その後、ビット線コンタクトＢＣ及びソース線コンタクトに接続するように、ビット線ＢＬ及びソース線（図示せず）が形成される。以上の工程により、本実施形態におけるフラッシュメモリが完成する。
【００５９】
以上のように、本実施形態のメモリセルにおいて、多層構造のゲート絶縁膜２Ａ、多層構造のゲート間絶縁膜（多層絶縁体）４Ａがそれぞれ形成される。
【００６０】
したがって、本発明の第１の実施形態における不揮発性半導体の製造方法によれば、駆動電圧及びリーク電流を低減でき、また、それによるゲート間絶縁膜（多層絶縁体）の薄膜化によりメモリセルのカップリング比を向上できるメモリセルを提供できる。
【００６１】
（２）  第２の実施形態  
図１４を参照して、本発明の第２の実施形態の不揮発性半導体メモリについて、説明する。尚、本実施形態の不揮発性半導体メモリは、第１の実施形態と同様に、フラッシュメモリである。そのため、メモリセルの基本構成は図１乃至図３と同様であるので、その説明を省略すると共に、図１４において、同一部材については同一符号を付し、詳細な説明は省略する。
【００６２】
図１４は、本発明の第２の実施形態のメモリセルにおける、ゲート絶縁膜（トンネル絶縁膜）２Ａ及びゲート間絶縁膜（多層絶縁体）４Ａ’の拡大図を示している。
【００６３】
第１の実施形態においては、ゲート間絶縁膜４Ａが、シリコン酸化膜４１／高誘電体絶縁膜４２／シリコン酸化膜４３の３層構造を有している例について述べた。
【００６４】
一方、第２の実施形態においては、ゲート間絶縁膜４Ａ’が、５層構造の絶縁膜、例えば、シリコン窒化膜４４／シリコン酸化膜４１／高誘電体絶縁膜４２／シリコン酸化膜４３／シリコン窒化膜４５からなり、フローティングゲート電極３Ａとシリコン酸化膜４１との間、コントロールゲート電極５Ａとシリコン酸化膜４３との間に、シリコン窒化膜４４，４５がそれぞれ介在していることを特徴としている。尚、２つのシリコン窒化膜４４，４５に挟まれた絶縁膜４１，４２，４３が、例えば、ゲート絶縁膜２Ａと同一の構成となっている。
【００６５】
本実施形態において、フローティングゲート電極３Ａと接触するシリコン窒化膜４４の膜厚は、例えば、１ｎｍ以上、２ｎｍ以下である。シリコン酸化膜４１，４３の膜厚は、例えば、２ｎｍ以上、３ｎｍ以下であり、高誘電体絶縁膜（例えば、Ａｌ２Ｏ３膜）は３ｎｍ以上、５ｎｍ以下である。また、コントロールゲート電極５Ａと接触するシリコン窒化膜４５の膜厚は、例えば、２ｎｍ程度である。シリコン窒化膜４４，４５の誘電率は、シリコン酸化膜４１，４３の誘電率よりも高く、高誘電体絶縁膜４２の誘電率よりも低い。
【００６６】
このように、ゲート間絶縁膜４Ａ’にシリコン窒化膜（第３絶縁膜）４４，４５をさらに設け、５層構造のゲート間絶縁膜とすることにより、第１の実施形態と比較して、ゲート間絶縁膜４Ａのリーク電流をさらに低減でき、メモリセルのカップリング比も向上できる。
【００６７】
また、第１の実施形態のメモリセルＭＣでは、例えば、ゲート電極加工後の酸化プロセス時に酸化剤がシリコン酸化膜４１，４３内を拡散し、ゲート電極加工面端部において、フローティングゲート電極３Ａとゲート間絶縁膜４Ａとの界面、又は、コントロールゲート電極５Ａとゲート間絶縁膜４Ａとの界面に、楔状の酸化膜（バーズビーク）が形成される場合がある。このバーズビークに起因して、メモリセルのカップリング比が低下してしまう。
【００６８】
しかし、第２の実施形態によれば、シリコン酸化膜４１とフローティングゲート電極３Ａとの間にはシリコン窒化膜４４が介在し、コントロールゲート電極５Ａとシリコン酸化膜４５との間にはシリコン窒化膜４５が介在している。そのため、酸化プロセスが実行されても、フローティングゲート電極３Ａ又はコントロールゲート電極５Ａとゲート間絶縁膜４Ａ’との界面にバーズビークが形成されない。それゆえ、バーズビークに起因するメモリセルのカップリング比の低下を抑制することができる。  
したがって、本発明の第２の実施形態によれば、メモリセルの駆動電圧及びリーク電流を低減でき、ゲート間絶縁膜（多層絶縁体）を薄膜化でき、さらに、メモリセルのカップリング比を向上できる。
【００６９】
尚、図１４においては、フローティングゲート電極３Ａ又はコントロールゲート電極５Ａとゲート間絶縁膜４Ａ’との界面のそれぞれに、シリコン窒化膜４４，４５が形成されているが、少なくともいずれか一方にのみ形成された構造でもよく、フローティングゲート電極３Ａとの界面のみ、又は、コントロールゲート電極５Ａとの界面のみに、シリコン窒化膜を設けた構造であってもよい。
【００７０】
（ｂ）  製造方法  
以下、図１４を用いて、本発明の第２の実施形態におけるフラッシュメモリの製造方法について説明する。尚、第１の実施形態と同一工程においては、図２乃至図１３を参照して、詳細な説明は省略する。
【００７１】
はじめに、第１の実施形態の図８乃至図１３に示す工程と同様の工程で、ウェル領域Ｗｅｌｌが形成された半導体基板１上に、多層構造のゲート絶縁膜２、ポリシリコン膜３及びマスク層９が順次形成される。その後、半導体基板１内に、溝Ｚが形成され、その溝Ｚ内に素子分離絶縁膜６が形成される。マスク層９が除去された後、ゲート間絶縁膜となる絶縁体４、コントロールゲート電極となるポリサイド膜５が順次形成される。
【００７２】
本実施形態においては、ゲート間絶縁膜となる絶縁体は、図１４に示すように、５層構造となるように形成される。より具体的には、例えば、シリコン窒化膜４４が、ラジカル窒化法により、１ｎｍ以上、２ｎｍ以下程度の膜厚となるように、ポリシリコン膜３Ａ上に形成される。次に、シリコン酸化膜４１が、ＣＶＤ法を用いて、２ｎｍ〜３ｎｍ程度の膜厚となるように、シリコン窒化膜４４上に形成される。シリコン酸化膜４１上には、例えば、Ａｌ２Ｏ３膜からなる高誘電体絶縁膜４２が、ＡＬＤ法により３ｎｍ〜５ｎｍ程度の膜厚で形成される。さらに、シリコン酸化膜４３が、ＣＶＤ法により、２ｎｍ〜３ｎｍ程度の膜厚となるように高誘電体絶縁膜４２上に形成され、シリコン窒化膜４５が、ラジカル窒化法又はＣＶＤ法により、１ｎｍ以上、２ｎｍ以下程度の膜厚となるように、シリコン酸化膜４３上に形成される。これによって、５層構造のゲート間絶縁膜となる絶縁体４Ａ’が形成される。この絶縁体４Ａ’上に、コントロールゲート電極となるポリサイド膜５Ａが形成される。尚、図１４では、絶縁体４Ａ’とゲート電極材３Ａ，５Ａとの界面に、シリコン窒化膜４４，４５がそれぞれ形成されているが、ポリシリコン膜３Ａとの界面のみ、または、ポリサイド膜５Ａの界面のみにシリコン窒化膜が形成されている構造であってもよい。
【００７３】
続いて、第１の実施形態の図２及び図３に示す工程と同様の工程で、メモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２のゲート電極が、例えば、ＲＩＥ法によって形成される。そして、形成されたゲート電極の側面に酸化膜（図示せず）が形成される場合、本実施形態においては、ゲート間絶縁膜４Ａ’とゲート電極３Ａ，５Ａとの界面にシリコン窒化膜４４，４５が形成されているため、その界面での酸化剤の拡散に起因するバーズビークが形成されるのを抑制できる。これによって、ゲート間絶縁膜４Ａ’のリーク電流を低減できることに加え、バーズビークに起因するメモリセルのカップリング比の低下を抑制できる。この後、層間絶縁膜８、ビット線コンタクトＢＣ及びビット線ＢＬが順次形成される。以上の工程によって、本実施形態のフラッシュメモリが完成する。
【００７４】
以上のように、本実施形態のメモリセルにおいて、多層構造のゲート絶縁膜２Ａ、多層（５層）構造のゲート間絶縁膜（多層絶縁体）４Ａ’がそれぞれ形成される。
【００７５】
したがって、本発明の第２の実施形態における不揮発性半導体の製造方法によれば、駆動電圧及びリーク電流を低減でき、また、それによるゲート間絶縁膜（多層絶縁体）の薄膜化によりメモリセルのカップリング比を向上できるメモリセルを提供できる。
【００７６】
（３）  第３の実施形態  
第１及び第２の実施形態においては、フローティングゲート電極を電荷蓄積層とするメモリセルについて、説明した。しかし、本発明の例は、電荷蓄積層にトラップ密度の高い絶縁膜を用いるＭＯＮＯＳ型メモリセルにおいても、適用できる。本発明の第３の実施形態では、図１５乃至図２９を参照し、ＭＯＮＯＳ型メモリセルを用いた例について、説明する。
【００７７】
（３−１）第１実施例  
（ａ）  構造  
図１５乃至図１７を用いて、本発明の第３の実施形態の第１実施例に係るフラッシュメモリの構造について、説明する。図１５は図１のＩＩ−ＩＩ線（Ｙ方向）に沿う断面図であり、図１６は図１のＩＩＩ−ＩＩＩ線（Ｘ方向）に沿う断面図である。尚、上述と同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【００７８】
第１及び第２の実施形態においては、電荷蓄積層としてフローティングゲート電極を用いたメモリセルが示されているのに対し、本実施形態におけるメモリセルＭＣは、図１５及び図１６に示すように、電荷蓄積層３Ｘとして電荷トラップ密度の高い絶縁膜が用いられる、いわゆるＭＯＮＯＳ型メモリセルである。
【００７９】
図１６に示すように、電荷蓄積層３Ｘは、素子領域表面のトンネル絶縁膜２Ａ上に設けられている。電荷蓄積層３Ｘは、例えば、膜厚が５ｎｍ程度のシリコン窒化膜である。
【００８０】
電荷蓄積層３Ｘ上には、多層絶縁体４Ａが設けられる。ＭＯＮＯＳ型メモリセルにおいて、この多層絶縁体４Ａは、電荷蓄積層３Ｘに捕獲された電荷が、多層絶縁体４Ａ上のコントロールゲート電極３Ａにリークするのを防止する。第３の実施形態においては、多層絶縁体４Ａ，４Ｂのことを、ブロック絶縁膜４Ａ，４Ｂと呼ぶ。
【００８１】
選択トランジスタＳＴ１，ＳＴ２は、第１及び第２の実施形態と同様に、メモリセルと同一工程で形成されるため、選択トランジスタＳＴ１，ＳＴ２のゲート構造は、ゲート絶縁膜２Ｂとブロック絶縁膜４Ｂとの間に、電荷蓄積層３Ｘと同時に形成される絶縁膜３Ｙが介在する構造となっている。
【００８２】
また、図１６に示すように、Ｘ方向に隣接するメモリセルＭＣにおいて、電荷蓄積層３Ｘは、メモリセル毎に分離されていない。これは、上述のように、ＭＯＮＯＳ型メモリセルの電荷蓄積層３Ｘがトラップ密度の高い絶縁膜であるため、Ｘ方向にそれぞれ分離せずとも、メモリセル毎に電荷を保持できるためである。この場合、ブロック絶縁膜４Ａの下面は、電荷蓄積層の上面にのみ接触する構造となっている。また、トンネル絶縁膜２Ａが、例えば、半導体基板１上及び素子分離絶縁膜６上に設けられている。
【００８３】
図１７は図１６の破線に囲まれた領域ＸＶＩＩの拡大図である。図１７を用いて、本実施形態のトンネル絶縁膜２Ａ及びブロック絶縁膜４Ａの構造について、より具体的に説明する。
【００８４】
トンネル絶縁膜２Ａは、例えば、シリコン酸化膜２１／高誘電体絶縁膜２２／シリコン酸化膜２３からなる多層構造となっている。ここでシリコン酸化膜２１とシリコン酸化膜２３の膜厚は、電子がダイレクトトンネリングする膜厚であり、例えば、１ｎｍ以上、２．５ｎｍ以下程度である。また、高誘電体絶縁膜２２として、例えば、Ａｌ２Ｏ３膜が用いられ、その膜厚は、２ｎｍ以上、３ｎｍ以下程度である。
【００８５】
第３の実施形態においても、第１の実施形態と同様に、書き込み動作時において、トンネル絶縁膜２に高電界が印加されたとき、電子はシリコン酸化膜２１内をダイレクトトンネリングするため、トンネル絶縁膜２内を流れるトンネル電流は大きくなる。この結果、メモリセルの書き込み電圧を下げることができる。消去動作時においては、電子がシリコン酸化膜２３内をダイレクトトンネリングするため、トンネル電流が大きくなる。そのため、メモリセルの消去電圧を低減できる。また、読み出し動作時など、トンネル絶縁膜２Ａに低電界が印加されたときには、シリコン酸化膜２１／高誘電体絶縁膜２２／シリコン酸化膜２３がポテンシャル障壁となるため、トンネル絶縁膜２Ａを流れるリーク電流は小さくなる。この結果、メモリセルの電荷保持特性を良好にすることができる。
【００８６】
ブロック絶縁膜４Ａは、シリコン酸化膜４１／高誘電体絶縁膜４２／シリコン酸化膜４３からなる多層構造を有している。２つのシリコン酸化膜４１，４３の膜厚は、例えば、３ｎｍ以上、５ｎｍ以下程度である。高誘電体絶縁膜４２は、例えば、膜厚が４ｎｍ以上、５ｎｍ以下程度のＡｌ２Ｏ３膜が用いられる。これによって、第１の実施形態と同様に、ＯＮＯ膜に比べて、ブロック絶縁膜４Ａを流れるリーク電流を低減することができ、メモリセルの電荷保持特性を良好にすることができる。また、ＭＯＮＯＳ型メモリセルでは電荷蓄積層が絶縁膜であるがゆえ、メモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２の動作安定化のため、電荷蓄積層３Ｘ，３Ｙの膜厚を厚くすることは好ましくない。そのため、ブロック絶縁膜４Ａ及びコントロールゲート電極５ＡによってＸ方向の側面を覆うことができる電荷蓄積層３Ｘの膜厚を確保できず、電荷蓄積層３Ｘとコントロールゲート電極５Ａとの対向面を増加させて、カップリング比を向上させることは望めない。それゆえ、電荷蓄積層３Ｘの上面のみがブロック絶縁膜４Ａと接触する構造においては、本実施形態のように、高誘電体絶縁膜４２を用いて、カップリング比を向上させることが有効となる。
【００８７】
加えて、トンネル絶縁膜２Ａが上記の構造となり、書き込み電圧を低減できると、ブロック絶縁膜４Ａを薄膜化することが可能となる。その結果、電荷蓄積層３Ｘを介してトンネル絶縁膜２Ａに印加される電界が大きくなり、書き込み電圧をさらに低減できる。
【００８８】
さらに、ＭＯＮＯＳ型メモリセルでは、その電荷保持が絶縁膜３Ｘ中のトラップ準位に寄与するため、フローティングゲート電極を電荷蓄積層とするメモリセルよりも保持特性を改善できる。
【００８９】
したがって、本発明の第３の実施形態の第１実施例によれば、多層構造のトンネル絶縁膜（ゲート絶縁膜）２Ａ及びブロック絶縁膜（多層絶縁体）４Ａを用いることで、メモリセルの駆動電圧及びリーク電流を低減できる。また、それによって、ブロック絶縁膜（多層絶縁体）を薄膜化できるため、メモリセルのカップリング比を向上できる。メモリセルのカップリング比の向上により、さらに、駆動電圧を低減できる。
【００９０】
尚、本実施形態に示されるブロック絶縁膜４Ａは、３層構造に限定されるものではなく、第２の実施形態のように、５層構造でもよい。また、本実施形態に示される高誘電体絶縁膜２２，４２は、Ａｌ２Ｏ３膜に限定されるものではなく、第１及び第２の実施形態と同様に、他の高誘電体材料（例えば、ＨｆＯ２）でもよい。
【００９１】
（ｂ）  製造方法  
以下、図１５乃至図２１を用いて、本発明の第３の実施形態の第１実施例に係るフラッシュメモリの製造方法を説明する。尚、図１８及び図２０は、Ｙ方向に沿う断面の製造工程を図示し、図１９及び図２１は、Ｘ方向に沿う断面の製造工程を図示している。
【００９２】
はじめに、図１８及び図１９に示すように、半導体基板１内にウェル領域Ｗｅｌｌがイオン注入法により形成された後、半導体基板１上にマスク層（例えば、シリコン窒化膜）９Ａが形成される。このマスク層９Ａは、素子分離領域となる溝をエッチング加工するためのマスク層となる。次に、フォトリソグラフィー技術により、マスク層９Ａに対してパターニングを施し、その形成されたパターンに基づいて、マスク層９Ａ及び半導体基板１が、例えば、ＲＩＥ法により、順次エッチングされる。これによって、半導体基板１内に、素子分離領域を形成するための溝Ｚが形成される。
【００９３】
続いて、シリコン酸化膜が溝部Ｚ内に形成され、マスク層９Ａをストッパ膜として、そのシリコン酸化膜にＣＭＰ法による平坦化処理が実行される。その後、マスク層が除去され、図２０及び図２１に示すように、例えば、シリコン酸化膜にＲＩＥ法によって、素子分離絶縁膜６の上端が、半導体基板１の上端とほぼ一致するようにエッチングされる。  
そして、半導体基板１及び素子分離絶縁膜６上に、メモリセルのトンネル絶縁膜となるゲート絶縁膜２が形成される。本発明の第３の実施形態において、トンネル絶縁膜２は多層構造を有しており、例えば、図１７に示すように、半導体基板１上にシリコン酸化膜２１が形成され、半導体基板１及び素子分離絶縁膜６上にＡｌ２Ｏ３膜２２及びシリコン酸化膜２３が順次形成される。シリコン酸化膜２１は、例えば、熱酸化を用いて、その膜厚が、キャリア（電子）がダイレクトトンネリングする膜厚、例えば１ｎｍ以上、２．５ｎｍ以下となるように形成される。Ａｌ２Ｏ３膜２２は、例えば、ＡＬＤ法により、その膜厚が２ｎｍ以上、３ｎｍ以下程度となるように形成される。シリコン酸化膜２３は、例えば、ＣＶＤ法を用いて、その膜厚が、電子がダイレクトトンネリングする膜厚、例えば、１ｎｍ以上、２．５ｎｍ以下となるように形成される。尚、シリコン酸化膜２１は、例えば、ＣＶＤ法を用いて形成することによって、半導体基板１及び素子分離絶縁膜６上に形成することも可能である。
【００９４】
ゲート絶縁膜２上には、電荷蓄積層となる電荷トラップ密度の高い絶縁膜３Ｚが、例えば、ＣＶＤ法により形成される。絶縁膜３Ｚは、例えば、膜厚が５ｎｍ程度のシリコン窒化膜である。絶縁膜３Ｚ上には、ブロック絶縁膜となる絶縁体４が形成される。絶縁体４は、例えば、図１７に示すように、３層構造を有しており、シリコン酸化膜４１、Ａｌ２Ｏ３膜（高誘電体絶縁膜）４２及びシリコン酸化膜４３が順次形成される。シリコン酸化膜４１は、例えば、ＣＶＤ法によって、その膜厚が３ｎｍ以上、５ｎｍ以下となるように形成される。Ａｌ２Ｏ３膜４２は、例えば、ＡＬＤ法によって、その膜厚が、４ｎｍ以上、５ｎｍ以下程度となるように形成される。また、シリコン酸化膜４３は、ＣＶＤ法を用いて、膜厚が３ｎｍ以上、５ｎｍ以下程度となるように形成される。そして、コントロールゲート電極となるポリサイド膜５が、ＣＶＤ法によって絶縁体４上に形成される。
【００９５】
続いて、第１の実施形態と同様に、ポリサイド膜５、多層絶縁体４及び絶縁層３が、ＲＩＥ法によって、順次エッチングされる。それによって、図１５及び図１６に示すように、メモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２のゲート電極が、ゲート絶縁膜２Ａ，２Ｂ上に、それぞれ形成される。そして、形成されたゲート電極をマスクとして、ソース／ドレイン領域となる拡散層７が、例えば、イオン注入法により形成される。その後、半導体基板１上に、層間絶縁膜８が形成され、ビット線コンタクトＢＣ及びビット線ＢＬが順次形成される。以上の工程によって、本実施形態の第１実施例に係るフラッシュメモリが完成する。
【００９６】
尚、本実施形態においては、電荷蓄積層としてトラップ密度の高い絶縁膜（シリコン窒化膜）が用いられている。それゆえ、電荷蓄積層としてフローティングゲート電極（ポリシリコン膜）が用いられる場合のように、電荷蓄積層のＸ方向の分離を行う工程は不要である。それゆえ、本実施形態に示すように、ＭＯＮＯＳ構造を用いたフラッシュメモリの製造方法は、フローティングゲート電極を用いたフラッシュメモリを製造方法に比較して、その工程を簡略化できる。また、ブロック絶縁膜となる多層絶縁体４は３層構造に限定されるものではなく、例えば、本発明の第２の実施形態のように５層構造でもよい。
【００９７】
以上のように、本実施形態のＭＯＮＯＳ型メモリセルにおいて、多層構造のトンネル絶縁膜２Ａ及び多層構造のブロック絶縁膜（多層絶縁体）が形成される。
【００９８】
したがって、本発明の第３の実施形態の第１実施例に係る不揮発性半導体メモリの製造方法によれば、駆動電圧及びリーク電流を低減でき、また、それによるブロック絶縁膜（多層絶縁体）の薄膜化によりメモリセルのカップリング比を向上できるメモリセルを提供できる。
【００９９】
（３−２）  第２実施例  
（ａ）  構造  
図２２及び図２３を用いて、本実施形態の第２実施例に係るフラッシュメモリの構造について説明する。図２２は本実施形態の第２実施例のメモリセルＭＣのＸ方向（チャネル幅方向）に沿う断面図を示し、図２３は図２２の破線に囲まれた領域ＸＸＩＩＩの拡大図を示している。尚、本実施例においては、メモリセルＭＣのＹ方向（チャネル長方向）に沿う断面構造は、第１実施例の図１５と同一構造であるため、説明は省略する。
【０１００】
第１実施例においては、図１６に示すように、メモリセルＭＣのＸ方向（チャネル幅方向）の構造は、素子分離絶縁膜６の上端が、半導体基板１の上端とほぼ等しい位置にあり、また、電荷蓄積層３ＸがＸ方向に隣接するメモリセル毎に分離されず、電荷蓄積層３ＺがＸ方向に沿って延びている構造を例示している。
【０１０１】
しかし、それに限定されず、例えば、図２２に示すように、素子分離絶縁膜６の上端が電荷蓄積層３Ｘの上端とほぼ等しい位置にあり、電荷蓄積層３Ｘがメモリセル毎に分離された構造でもよい。この場合、ブロック絶縁膜４Ａの下面は、電荷蓄積層３Ｘ上面及び素子分離絶縁膜６上面に接触している。また、電荷蓄積層３Ｘの側面の全面が、素子分離絶縁膜６と接触している。
【０１０２】
図２３に示すように、第１実施例と同様に、本実施例のトンネル絶縁膜（ゲート絶縁膜）２Ａ及びブロック絶縁膜（多層絶縁体）４Ａは、それぞれ多層構造を有している。  
したがって、本実施例においても、第１実施例と同様の効果が得られ、メモリセルの駆動電圧及びリーク電流を低減でき、ブロック絶縁膜（多層絶縁体）を薄膜化でき、さらに、メモリセルのカップリング比を向上できる。
【０１０３】
尚、図２２及び図２３に示す構造は、電荷蓄積層３Ｚとしての絶縁層（シリコン窒化膜）の代わりにポリシリコン膜を用い、第１及び第２の実施形態のように、フローティングゲート電極を用いたメモリセルにも適用可能である。この構造では、フローティングゲート電極のＸ方向の側面が、多層絶縁体４Ａ及びコントロールゲート電極５Ａで覆われない。そのため、多層絶縁体４Ａ及びコントロールゲート電極５Ａをフローティングゲート電極３Ａの側面に形成ために、隣接するメモリセルとの間隔を広く確保せずともよくなり、素子分離領域のサイズを小さくできる。それゆえ、素子領域（メモリセル）及び素子分離領域を微細化でき、フラッシュメモリの記憶容量を増加できる。
【０１０４】
（ｂ）  製造方法  
以下、図１５、図２２乃至図２５を用いて、本発明の第３の実施形態の第２実施例に係るフラッシュメモリの製造方法を説明する。
【０１０５】
はじめに、図２４及び図２５に示すように、ウェル領域Ｗｅｌｌが形成された半導体基板１表面に、第１実施例と同様の方法で、メモリセルのトンネル絶縁膜となる多層構造のゲート絶縁膜２、電荷蓄積層となる絶縁層３Ｚ及びマスク層９Ｂが順次形成される。次に、フォトリソグラフィー技術によって、マスク層９Ｂにパターンニングを施した後、形成されたパターンに基づいて、マスク層９Ｂ、絶縁層３Ｚ、絶縁膜２及び半導体基板１が順次エッチングされ、半導体基板１内に溝Ｚが形成される。
【０１０６】
続いて、図２２に示すように、シリコン酸化膜からなる素子分離絶縁膜６が、例えば、ＣＭＰ法及びＲＩＥ法によって、絶縁層３Ｚの上端と素子分離絶縁膜６の上端がほぼ一致するように、溝Ｚ内に形成される。  
電荷蓄積層上のマスク層が除去された後、図１５及び図２２に示すように、多層構造のブロック絶縁膜となる多層絶縁体４Ａが、絶縁層３Ｘ上及び素子分離絶縁膜６上に形成される。さらに、ブロック絶縁膜４Ａ上に、コントロールゲート電極となるポリサイド膜５Ａが形成された後、第１実施例と同様の工程で、メモリセル及び選択トランジスタのゲート電極が形成され、ソース／ドレイン領域となる拡散層が半導体基板１内に形成される。そして、層間絶縁膜８、ビット線コンタクト部ＢＣ及びビット線ＢＬが順次形成される。以上の工程によって、本実施例のフラッシュメモリが完成する。
【０１０７】
以上のように、本実施例においても、多層構造のゲート絶縁膜２Ａ及び多層構造のブロック絶縁膜（多層絶縁体）４Ａを有するＭＯＮＯＳ構造メモリセルが、形成される。
【０１０８】
したがって、本実施形態の第２実施例に係る不揮発性半導体メモリの製造方法によっても、駆動電圧及びリーク電流を低減でき、ブロック絶縁膜（多層絶縁体）を薄膜化でき、さらに、メモリセルのカップリング比を向上できるメモリセルを提供できる。
【０１０９】
（３−３）  第３実施例
（ａ）  構造  
図２６及び図２７を用いて、本実施形態の第３実施例に係るフラッシュメモリの構造について説明する。図２６は本実施形態の第３実施例のメモリセルＭＣのＸ方向（チャネル幅方向）に沿う断面図を示し、図２７は図２６の破線に囲まれた領域ＸＸＶＩＩの拡大図を示している。尚、本実施例においても、メモリセルＭＣのＹ方向（チャネル長方向）に沿う断面は、第１実施例に示す図１５と同一構造であるため、説明は省略する。
【０１１０】
図２６に示すメモリセルＭＣでは、コントロールゲート電極５Ａは、ブロック絶縁膜４Ａ上と接触する下層コントロールゲート電極５１と、下層コントロールゲート電極５１上及び素子分離絶縁膜６上に設けられる上層コントロールゲート電極５２から構成される。この構造においては、素子分離絶縁膜６と下層及び上層コントロールゲート電極５１，５２が直接接触している。具体的には、下層コントロールゲート電極５１のＸ方向の側面と素子分離絶縁膜６の側面が接触し、上層コントロールゲート電極５２の下面が素子分離絶縁膜６の上面と接触している。
【０１１１】
下層コントロールゲート電極５１は、例えば、ポリシリコン膜から構成され、上層コントロールゲート電極５２は、例えば、シリサイド膜、又は、タングステン、アルミニウム等の金属膜から構成される。尚、下層及び上層のコントロールゲート電極５１，５２は、例えば、ポリシリコン膜又はシリサイド膜など、同一材料から構成されてもよい。
【０１１２】
図２７に示すように、第１及び第２実施例と同様に、本実施例のトンネル絶縁膜（ゲート絶縁膜）２Ａ及びブロック絶縁膜（多層絶縁体）４Ａは、それぞれ多層構造を有している。
【０１１３】
したがって、本実施例においても、第１及び第２実施例と同様の効果が得られ、メモリセルの駆動電圧及びリーク電流を低減でき、ブロック絶縁膜（多層絶縁体）を薄膜化でき、さらに、メモリセルのカップリング比を向上できる。
【０１１４】
尚、図２６及び図２７に示す構造は、電荷蓄積層３Ｚとしての絶縁層（シリコン窒化膜）の代わりにポリシリコン膜を用い、第１及び第２の実施形態のように、フローティングゲート電極を用いたメモリセルにも適用可能である。
【０１１５】
（ｂ）  製造方法  
図１５、図２６乃至図２９を用いて、本実施形態の第３実施例に係るフラッシュメモリの製造方法について説明する。
【０１１６】
はじめに、図２８及び図２９に示すように、ウェル領域Ｗｅｌｌが形成された半導体基板１表面に、メモリセルのトンネル絶縁膜となる多層構造のゲート絶縁膜２、電荷蓄積層となる絶縁層３Ｚ、ブロック絶縁膜となる多層絶縁体４、下層コントロールゲート電極となる導電層（例えば、ポリシリコン膜）５１及びマスク層９Ｃ（例えば、シリコン窒化膜）が、例えば、ＣＶＤ法により、順次形成される。次に、フォトリソグラフィー技術によって、マスク層９Ｃにパターンニングを施した後、形成されたパターンに基づいて、マスク層９Ｃ、導電層５１、多層絶縁体４、絶縁層３Ｚ、ゲート絶縁膜２及び半導体基板１が順次エッチングされ、半導体基板１内に溝Ｚが形成される。
【０１１７】
続いて、第１及び第２実施例と同様に、ＣＶＤ法及びＣＭＰ法を用いて、溝Ｚ内に素子分離絶縁膜（例えば、シリコン酸化膜）が形成される。そして、マスク層９Ｃを除去した後、例えば、図１５及び図２６に示すように、素子分離絶縁膜６の上端が導電層５１の上端とほぼ等しい位置となるように、素子分離絶縁膜６にエッチングが施される。そして、導電層５１上及び素子分離絶縁膜６上に、上層コントロールゲート電極となる導電層（例えば、シリサイド層又は金属膜等）５２が形成される。それから、メモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２のゲート電極が形成され、ソース／ドレイン領域となる拡散層７，７Ｄ，７Ｓが形成される。さらに、層間絶縁膜８、ビット線コンタクト部ＢＣ、ビット線ＢＬが順次形成され、本実施例のフラッシュメモリが完成する。
【０１１８】
尚、素子分離絶縁膜６をエッチングする際に、その上端が、下層コントロールゲート電極層５１の上端よりも低い位置になるようにエッチングを施してもよい。この場合、上層コントロールゲート電極５２を形成すると、下層コントロールゲート電極層５１の露出した側面が、上層コントロールゲート電極５２に覆われる構造となる。これによれば、下層コントロールゲート電極層５１と上層コントロールゲート電極５２との接触面積を広く確保でき、下層及び上層コントロールゲート電極５１，５２間の寄生抵抗を抑制できる。但し、素子分離絶縁膜６にエッチングを施さずに、その上端が、下層コントロールゲート電極層５１の上端よりも高い位置にあるようにしてもよい。
【０１１９】
以上のように、本実施例のＭＯＮＯＳ構造メモリセルにおいても、多層構造のゲート絶縁膜２Ａ及び多層構造のブロック絶縁膜（多層絶縁体）４Ａが、形成される。  
したがって、本実施形態の第３実施例に係るフラッシュメモリの製造方法によっても、駆動電圧及びリーク電流を低減でき、ブロック絶縁膜（多層絶縁体）を薄膜化でき、さらに、メモリセルのカップリング比を向上できるメモリセルを提供できる。
【０１２０】
３．  その他  
本発明の例は、メモリセルの駆動電圧及びリーク電流を低減ができる。また、ゲート間絶縁膜（ブロック絶縁膜）を薄膜化できる。それによって、メモリセルのカップリング比を向上できる。
【０１２１】
本発明の第１乃至第３の実施形態において、ＮＡＮＤ型フラッシュメモリを例として、説明したが、本発明の例は、これに限定されるものではない。例えば、ＮＯＲ型やＡＮＤ型のフラッシュメモリに本発明の例を適用しても、本発明の各実施形態と同様の効果が得られるのはもちろんである。
【０１２２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施形態のメモリセルアレイ部の構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う第１の実施形態の不揮発性半導体メモリの断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う第１の実施形態の不揮発性半導体メモリの断面図。
【図４】第１の実施形態のゲート絶縁膜及び多層絶縁体の構造を示す拡大図。
【図５】ゲート絶縁膜のエネルギーバンドを示す模式図。
【図６】ゲート絶縁膜のエネルギーバンドを示す模式図。
【図７】ゲート間絶縁膜（多層絶縁体）のエネルギーバンドを示す模式図。
【図８】第１の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図９】第１の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図１０】第１の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図１１】第１の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図１２】第１の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図１３】第１の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図１４】第２の実施形態におけるゲート絶縁膜及び多層絶縁体の構造を示す拡大図。
【図１５】図１のＩＩ−ＩＩ線に沿う第３の実施形態の不揮発性半導体メモリの断面図。
【図１６】図１のＩＩＩ−ＩＩＩ線に沿う第３の実施形態の不揮発性半導体メモリの断面図。
【図１７】第３の実施形態のゲート絶縁膜及び多層絶縁体の構造を示す拡大図。
【図１８】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図１９】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図２０】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図２１】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図２２】図１のＩＩＩ−ＩＩＩ線に沿う第３の実施形態の不揮発性半導体メモリの断面図。
【図２３】第３の実施形態のゲート絶縁膜及び多層絶縁体の構造を示す拡大図。
【図２４】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図２５】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図２６】図１のＩＩＩ−ＩＩＩ線に沿う第３の実施形態の不揮発性半導体メモリの断面図。
【図２７】第３の実施形態のゲート絶縁膜及び多層絶縁体の構造を示す拡大図。
【図２８】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【図２９】第３の実施形態の不揮発性半導体メモリの製造方法の一工程を示す図。
【符号の説明】
【０１２４】
１：半導体基板、２Ａ：トンネル絶縁膜、２Ｂ：ゲート絶縁膜、３Ａ：電荷蓄積層（フローティングゲート電極）、３Ｘ：電荷蓄積層、３Ｂ，５Ｂ：ゲート電極、３Ｙ：絶縁膜、４Ａ，４Ｂ：多層絶縁体、５Ａ：コントロールゲート電極、５１：下層コントロールゲート電極、５２：上層コントロールゲート電極、６：素子分離絶縁膜、７：拡散層、８：層間絶縁膜、９，９Ａ，９Ｂ：マスク層、ＡＡ：素子領域（アクティブ領域）、ＳＴＩ：素子分離領域、ＭＣ：メモリセル、ＳＴ１，ＳＴ２：選択トランジスタ、ＢＬ：ビット線、ＢＣ：ビット線コンタクト。
【図１】
2009152498.tif 000003
【図２】
2009152498.tif 000004
【図３】
2009152498.tif 000005
【図４】
2009152498.tif 000006
【図５】
2009152498.tif 000007
【図６】
2009152498.tif 000008
【図７】
2009152498.tif 000009
【図８】
2009152498.tif 000010
【図９】
2009152498.tif 000011
【図１０】
2009152498.tif 000012
【図１１】
2009152498.tif 000013
【図１２】
2009152498.tif 000014
【図１３】
2009152498.tif 000015
【図１４】
2009152498.tif 000016
【図１５】
2009152498.tif 000017
【図１６】
2009152498.tif 000018
【図１７】
2009152498.tif 000019
【図１８】
2009152498.tif 000020
【図１９】
2009152498.tif 000021
【図２０】
2009152498.tif 000022
【図２１】
2009152498.tif 000023
【図２２】
2009152498.tif 000024
【図２３】
2009152498.tif 000025
【図２４】
2009152498.tif 000026
【図２５】
2009152498.tif 000027
【図２６】
2009152498.tif 000028
【図２７】
2009152498.tif 000029
【図２８】
2009152498.tif 000030
【図２９】
2009152498.tif 000031