(57)【要約】【課題】  金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能である半導体装置の製造方法を提供する。【解決手段】  半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板上にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。【選択図】  図１
2009152342.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、
少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、
半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、
前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して溝を形成する工程と、
前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、によりＭＩＳＦＥＴ構造を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記高誘電率ゲート絶縁膜を、前記金属ゲート電極の形成予定領域である前記溝内の半導体基板上のみに形成し、前記溝内の側面には形成しない
ことを特徴とする請求項１に記載の半導体装置の製造方法
【請求項３】
前記高誘電率ゲート絶縁膜と前記ダミーゲート電極との間に、前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極に対してエッチングレートがそれぞれ異なるキャップ層を形成する工程をさらに含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板上の少なくとも第１の領域と第２の領域とに高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、
少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板の少なくとも前記第１の領域と前記第２の領域とにソース及びドレイン領域を形成する工程と、
半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、
前記第１の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第１の溝を形成する工程と、
前記第１の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第１の金属ゲート電極を形成する工程と、により第１のＭＩＳＦＥＴ構造を形成した後、
前記第２の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第２の溝を形成する工程と、
前記第２の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第２の金属ゲート電極を形成する工程と、により第２のＭＩＳＦＥＴ構造を形成することにより、金属ゲート電極の材料が異なる２種類のＭＩＳＦＥＴ構造を同一半導体基板上に形成することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上の複数の領域に高誘電率ゲート絶縁膜及び第１の金属ゲート電極を形成する工程と、
前記高誘電率ゲート絶縁膜及び前記第１の金属ゲート電極をマスクとしてソース及びドレイン領域を形成する工程と、
半導体基板上に層間絶縁膜を形成してその一部を除去することで前記第１の金属ゲート電極上方を露出させる工程と、
一部の領域の前記第１の金属ゲート電極を除去して溝を形成する工程と、
前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第２の金属ゲート電極を形成する工程と、により金属ゲート電極の材料が異なる少なくとも２種類のＭＩＳＦＥＴ構造を同一半導体基板上に形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲート型電界効果トランジスタ）構造を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化と共に、ゲート絶縁膜におけるゲートリーク電流が許容できないレベルに達しつつある。そのため、酸窒化材料により形成した従来のゲート絶縁膜に替えて高誘電率材料により形成した高誘電率ゲート絶縁膜を用い、その物理膜厚を厚くすることによってゲート絶縁膜におけるトンネル電流を抑え、ゲートリーク電流を低減する方法が検討されている。なお、ゲート絶縁膜を高誘電率材料により形成すると、ゲート電極を構成するポリシリコン（Ｓｉ）と高誘電率材料とが反応してしまい、ゲート電極の実効仕事関数の制御が困難となり、しきい値電圧を低くすることが困難となってしまう。そのため、ゲート絶縁膜を高誘電率材料により形成する際には、シリコンの禁制帯端付近に仕事関数を有する金属材料により形成した金属ゲート電極を用いる方法が検討されている。
【０００３】
しかしながら、多くの金属材料は、たとえ単体の状態でシリコンの禁制帯端付近に仕事関数を有していたとしても、高誘電率ゲート絶縁膜上に形成した場合には、その後の熱負荷によって実効仕事関数がシリコンのミッドギャップ付近へ移動し、しきい値電圧が高くなってしまう場合がある。従って、金属ゲート電極への熱負荷を低減する必要があり、金属ゲート電極の形成後は、例えば、ソース・ドレイン及びエクステンション領域を形成するための熱処理（活性化のためのアニール処理）を実施することは困難である。
【０００４】
そこで、ゲート電極への熱負荷を低減する方法として、ダマシンゲートプロセスやリプレースメントゲートプロセスが検討されている。これらのプロセスは、半導体基板上にダミーのゲート絶縁膜及びダミーのゲート電極を予め形成し、これらをマスクとして半導体基板にソース・ドレイン及びエクステンション領域を形成し、活性化のための熱処理を実施して、ソース・ドレイン及びエクステンション領域のシリサイド化を行う。次に、半導体基板上に層間絶縁膜を形成し、ダミーのゲート電極及びダミーのゲート絶縁膜を除去して溝を形成し、かかる溝内に高誘電率ゲート絶縁膜及び金属ゲート電極を順に形成する。すなわち、高誘電率ゲート絶縁膜及び金属ゲート電極の形成を、熱負荷の高い熱処理を伴うソース・ドレイン及びエクステンション領域の形成後に実施することにより、金属ゲート電極への熱負荷を低減させる（例えば非特許文献１参照）。
【０００５】
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  １９９８版  ｐ．７７７−７８０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高誘電率ゲート絶縁膜を形成する際の熱処理は、高誘電率ゲート絶縁膜中の不純物の低減や、欠陥の回復に対して有効である。なお、例えば、高誘電率ゲート絶縁膜中に窒素（Ｎ）をドーピングしたり、２種以上の材料を混合したり、シリケート化を行うことにより、高誘電率ゲート絶縁膜の耐熱性を向上させ、例えばソース・ドレイン及びエクステンション領域を形成するための熱処理と同程度、すなわち１０００℃程度の高温での熱処理を実施することも可能である。
【０００７】
しかしながら、上述のダマシンゲートプロセスやリプレースメントゲートプロセスにお
いては、ソース・ドレイン及びエクステンション領域の浅接合、及びシリサイドを維持するため、ソース・ドレイン及びエクステンション領域の形成後に５００℃以上の高温での熱処理を行うことは困難である。すなわち、高誘電率ゲート絶縁膜の形成時に、５００℃を超える高温での熱処理を実施し、高誘電率ゲート絶縁膜の膜質の改善を図ることは困難であった。
【０００８】
本発明は、金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能である半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して溝を形成する工程と、前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、によりＭＩＳＦＥＴ構造を形成する半導体装置の製造方法が提供される。
【００１０】
本発明の第２の態様によれば、前記高誘電率ゲート絶縁膜を、前記金属ゲート電極の形成予定領域である前記溝内の半導体基板上のみに形成し、前記溝内の側面には形成しない第１の態様に記載の半導体装置の製造方法が提供される。
【００１１】
本発明の第３の態様によれば、前記高誘電率ゲート絶縁膜と前記ダミーゲート電極との間に、前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極に対してエッチングレートがそれぞれ異なるキャップ層を形成する工程をさらに含む第１の態様に記載の半導体装置の製造方法が提供される。
【００１２】
本発明の第４の態様によれば、半導体基板上の少なくとも第１の領域と第２の領域とに高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも前記高誘電率ゲート絶縁膜及び前記ダミーゲート電極をマスクとして半導体基板の少なくとも前記第１の領域と前記第２の領域とにソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することで前記ダミーゲート電極上方を露出させる工程と、前記第１の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第１の溝を形成する工程と、前記第１の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第１の金属ゲート電極を形成する工程と、により第１のＭＩＳＦＥＴ構造を形成した後、前記第２の領域の前記高誘電率ゲート絶縁膜上の前記ダミーゲート電極を除去して第２の溝を形成する工程と、前記第２の溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第２の金属ゲート電極を形成する工程と、により第２のＭＩＳＦＥＴ構造を形成することにより、金属ゲート電極の材料が異なる２種類のＭＩＳＦＥＴ構造を同一半導体基板上に形成する半導体装置の製造方法が提供される。
【００１３】
本発明の第５の態様によれば、半導体基板上の複数の領域に高誘電率ゲート絶縁膜及び第１の金属ゲート電極を形成する工程と、前記高誘電率ゲート絶縁膜及び前記第１の金属ゲート電極をマスクとしてソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することで前記第１の金属ゲート電極上方を露出させる工程と、一部の領域の前記第１の金属ゲート電極を除去して溝を形成する工程と、前記溝の内部を被覆又は埋め込むように前記高誘電率ゲート絶縁膜上に第２の金属ゲート電極を形成する工程と、により金属ゲート電極の材料が異なる少なくとも２種類のＭＩＳＦＥ
Ｔ構造を同一半導体基板上に形成する半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能となる。
【発明を実施するための最良の形態】
【００１５】
＜第１の実施形態＞
以下に、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【００１６】
（１）本実施形態にかかる半導体装置の製造方法
本実施形態にかかる半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を順に形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。以下に、各工程について説明する。
【００１７】
（高誘電率ゲート絶縁膜及びダミー電極の形成工程）
まず、半導体基板としてのｐ型シリコン基板１の表面に素子分離膜２を形成して、ＭＩＳＦＥＴ形成領域を区画する。この場合、素子分離膜２は、プラズマ酸化膜等のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成する。そして、素子分離膜２により区画したＭＩＳＦＥＴ形成領域に対してウェル注入を行う。
【００１８】
次に、ｐ型シリコン基板１上に高誘電率ゲート絶縁膜３を形成（堆積）する。高誘電率ゲート絶縁膜３は、例えばＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｌａなどの元素を含む酸化物系の材料を用い、例えばＣＶＤ法またはスパッタ法により形成する。また、高誘電率ゲート絶縁膜３は、高温での熱処理（アニール処理）を実施してもアモルファス状態を保持することができるように、上述の元素群のうち複数の元素を含む酸化膜あるいはシリケート膜として形成したり、高誘電率ゲート絶縁膜３中に窒素をドーピングした窒化膜として形成したりすることが好ましい。
【００１９】
その後、形成した高誘電率ゲート絶縁膜３に対して、高誘電率ゲート絶縁膜３が結晶化しない程度の温度・時間で熱処理（アニール処理）を実施する。その結果、高誘電率ゲート絶縁膜３中の欠陥が減少し、欠陥が回復し、高誘電率ゲート絶縁膜３の特性が向上する。本実施形態では、ＣＶＤ法により形成（堆積）したハフニウムシリケート（ＨｆＳｉＯ）膜を窒化し、その後アニールすることにより得られた窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を高誘電率ゲート絶縁膜３として用いている。
【００２０】
なお、ｐ型シリコン基板１と高誘電率ゲート絶縁膜３との界面の特性を向上させるために、ｐ型シリコン基板１と高誘電率ゲート絶縁膜３との間に酸窒化シリコン系の界面層を形成してもよい。また、高誘電率ゲート絶縁膜３及び界面層の膜厚は、適用電圧や目的とするしきい値電圧に合わせて設定することができ、例えばレジストパターニングとウェットエッチングの手法を用いて同一のｐ型シリコン基板１内にて異なる膜厚とすることができる。
【００２１】
次に、熱処理後の高誘電率ゲート絶縁膜３上を覆うようにダミーゲート電極４を膜状に形成（堆積）する。ダミーゲート電極４は、例えばアモルファスシリコン（ａ−Ｓｉ）や
ポリシリコン（ｐｏｌｙ−Ｓｉ）から形成することができ、その膜厚は例えば１５０ｎｍ程度とすることが出来る。なお、本実施形態では、ダミーゲート電極４はアモルファスシリコンにより形成している。
【００２２】
次に、図１（ａ）に示すように、高誘電率ゲート絶縁膜３及びダミーゲート電極４をパターニングする。
【００２３】
（ソース・ドレイン領域の形成工程）
続いて、図１（ｂ）に示すように、少なくとも高誘電率ゲート絶縁膜３及びダミーゲート電極４をマスクとして、ｐ型シリコン基板１に対して不純物を注入する。このとき、例えば、形成するＭＩＳＦＥＴがｎＭＯＳの場合はヒ素（Ａｓ）等のｎ型不純物を、ｐＭＯＳの場合はホウ素（Ｂ）等のｐ型不純物を、それぞれ５ｋｅＶ程度の注入エネルギーでイオン注入する。また、ｐ型シリコン基板１にｎＭＯＳ及びｐＭＯＳの両方を形成する場合は、例えばレジストマスク等を用いて不純物の注入領域を選択する。これにより、エクステンション領域５ｅが形成される。エクステンション領域５ｅの形成後は、必要に応じて、パンチスルー防止のためのＨＡＬＯ注入を行う。
【００２４】
次に、ｐ型シリコン基板１の全面にＳｉＯ２又はＳｉ３Ｎ４等の絶縁膜を形成（堆積）し、異方性のエッチングを実施して、高誘電率ゲート絶縁膜３及びダミーゲート電極４の側面に、例えば幅４０ｎｍ程度のサイドウォール７を形成する。また、必要に応じてオフセットスペーサを形成したり、サイドウォール７を複数の層により形成したりしてもよい。
【００２５】
次に、高誘電率ゲート絶縁膜３、ダミーゲート電極４、及びサイドウォール７をマスクとして、ｐ型シリコン基板１に対して不純物を注入する。このとき、例えば、形成するＭＩＳＦＥＴがｎＭＯＳの場合はヒ素（Ａｓ）等のｎ型不純物を、ｐＭＯＳの場合はホウ素（Ｂ）等のｐ型不純物を、それぞれ３ｋｅＶ程度の注入エネルギーでイオン注入する。また、ｐ型シリコン基板１にｎＭＯＳ及びｐＭＯＳの両方を形成する場合は、例えばレジストマスク等を用いて不純物の注入領域を選択する。
【００２６】
次に、例えば１０００℃程度の温度でｐ型シリコン基板１をアニール処理して、ｐ型シリコン基板１に、拡散層であるソース領域５ｓ及びドレイン領域５ｄを形成する。
【００２７】
次に、ｐ型シリコン基板１の全面にＮｉ、Ｃｏ、Ｔｉ等の高融点金属からなる膜を１０〜２０ｎｍ程度の厚さで形成（堆積）し、４５０〜６００℃にて数十秒熱処理し、未反応の金属をＳＰＭ（硫酸と過酸化水素との混合液）を用いて除去することにより、図１（ｂ）に示すように拡散層であるソース領域５ｓ、ドレイン領域５ｄ、及びダミーゲート電極４上にシリサイド膜８を形成する。
【００２８】
（ダミーゲート電極上方の露出工程）
続いて、ＣＶＤ法を用いてｐ型シリコン基板１の全面にＳｉＯ２またはＳｉ３Ｎ４等からなる層間絶縁膜９を形成（堆積）する。層間絶縁膜９の厚さは例えば４００〜８００ｎｍとする。そして、例えばコロイダルシリカ等を用いたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により層間絶縁膜９の上面を研磨して平坦化させ、図１（ｃ）に示すようにダミーゲート電極４上のシリサイド膜８を露出させる。
【００２９】
（溝を形成する工程）
続いて、例えばウェットエッチングやドライエッチングによりダミーゲート電極４上のシリサイド膜８、及びダミーゲート電極４を除去して、図１（ｄ）に示すような溝を形成する。なお、このとき、高誘電率ゲート絶縁膜３は除去することなくそのまま残す。なお
、高誘電率ゲート絶縁膜３は、金属ゲート電極１０の形成予定領域である溝内のｐ型シリコン基板１上のみに形成されており、溝内の側面には形成されていない。
【００３０】
（金属ゲート電極を形成する工程）
続いて、例えばスパッタ法やＣＶＤ法を用いて、前記溝の内部に、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＴａＳｉ、ＨｆＳｉ、Ｒｕ、Ｗ、Ｔｉ、Ｐｔ等の金属からなる金属ゲート電極１０を形成（堆積）する。金属ゲート電極１０の材料は、ＭＩＳＦＥＴのしきい値電圧を決定することから、高誘電率ゲート絶縁膜３上における実効仕事関数を考慮して決定する。なお、上述の材料を用いれば、例えば１０ｎｍ程度の極めて薄い膜厚であっても仕事関数の制御を行うことが可能な場合があるため、上述の材料を用いて溝の内壁を例えば１０ｎｍ程度の膜厚で被覆した後で、Ｗ、Ａｌ、Ｃｕ等の通常の配線に用いられる金属材料を用いて溝を埋めることにより、金属ゲート電極１０を形成してもよい。
【００３１】
なお、溝の内部に金属ゲート電極１０を形成する際には、層間絶縁膜９上にも同時に金属ゲート電極１０が形成（堆積）される。そのため、金属ゲート電極１０の形成後に、層間絶縁膜９上に形成された金属ゲート電極１０を、例えばＣＭＰ法を用いて除去する。なお、溝の上方をレジストによりマスクして、ドライエッチングにより層間絶縁膜９上の金属ゲート電極１０を除去してもよい。
【００３２】
上述の工程を経て、図１（ｅ）及び図５に示すＭＩＳＦＥＴが製造される。なお、その後は、更に層間絶縁膜を形成（堆積）し、コンタクト形成や配線形成を実施する。
【００３３】
（２）本実施形態にかかる効果
本実施形態によれば、以下に挙げる一つ又はそれ以上の効果を奏する。
【００３４】
本実施形態によれば、「高誘電率ゲート絶縁膜の形成工程」を「ソース・ドレイン領域の形成工程」の前に実施している。すなわち、高誘電率ゲート絶縁膜３を形成する工程では、ソース領域５ｓ、ドレイン領域５ｄ、エクステンション領域５ｅ、及びシリサイド膜８は未だ形成されておらず、これらの浅接合や膜の状態の維持を考慮する必要がない。そのため、高誘電率ゲート絶縁膜３に対して高温の熱処理（アニール処理）を実施することが可能となる。その結果、高誘電率ゲート絶縁膜３中の欠陥を減少させ、欠陥を回復させ、高誘電率ゲート絶縁膜３の特性を向上させることが可能となる。
【００３５】
また、本実施形態によれば、「金属ゲート電極を形成する工程」を「ソース・ドレイン領域の形成工程」の後に実施している。すなわち、ｐ型シリコン基板１をアニール処理してソース領域５ｓ及びドレイン領域５ｄを形成する工程では、金属ゲート電極１０は未だ形成されていない。そのため、金属ゲート電極１０への熱負荷を低減させることが可能となる。
【００３６】
また、本実施形態によれば、高誘電率ゲート絶縁膜３は、図５に示すように金属ゲート電極１０の形成予定領域である溝内のｐ型シリコン基板１上のみに形成され、溝内の側面には形成されない。すなわち、金属ゲート電極１０を形成する溝の幅を広く確保することが可能となり、溝内に金属ゲート電極１０を形成することが容易となる。その結果、半導体装置のさらなる微細化が可能となる。
【００３７】
参考までに、従来のダマシンゲートプロセスにより製造したＭＩＳＦＥＴの断面構造を図６に示す。上述したように、従来のダマシンゲートプロセスでは、ダミーのゲート電極及びダミーのゲート絶縁膜を除去して溝を形成した後、かかる溝内に高誘電率ゲート絶縁膜３及び金属ゲート電極１０を順に形成する。しかしながら、高誘電率ゲート絶縁膜３は、金属ゲート電極１０の形成予定領域である溝内のｐ型シリコン基板１上のみならず、溝
内の側面（すなわちサイドウォール７の側面）にも形成されてしまう。その結果、金属ゲート電極１０を形成する溝の幅が狭くなり、溝内に金属ゲート電極１０を形成することが困難となってしまう。
【００３８】
＜第２の実施形態＞
続いて、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【００３９】
本実施形態が第１の実施形態と異なる点は、「高誘電率ゲート絶縁膜及びダミー電極の形成工程」において、高誘電率ゲート絶縁膜３とダミーゲート電極４との間に、高誘電率ゲート絶縁膜３及びダミーゲート電極４に対してエッチングレートがそれぞれ異なるキャップ層１１を形成する工程をさらに含む点と、「溝を形成する工程」において、シリサイド膜８及びダミーゲート電極４を除去した後、キャップ層１１を除去する工程をさらに含む点である。その他の工程は第１の実施形態と同様である。
【００４０】
なお、上述したとおり、キャップ層１１は、高誘電率ゲート絶縁膜３及びダミーゲート電極４に対してエッチングレートがそれぞれ異なる材料により形成する。すなわち、ダミーゲート電極４をエッチングする際にはキャップ層１１のエッチングレートが低くなり、キャップ層１１をエッチングする際には高誘電率ゲート絶縁膜３のエッチングレートが低くなるような材料を選択する。そして、ダミーゲート電極４をエッチングする際には、キャップ層１１によってエッチングが停止されるようなエッチング手法を選択する。すなわち、キャップ層１１を、ダミーゲート電極４をエッチングする際のストップ膜として機能させる。また、キャップ層１１をエッチングする際には、高誘電率ゲート絶縁膜３のエッチングが低下されるようなエッチング手法を選択する。
【００４１】
例えば、ダミーゲート電極４をアモルファスシリコンやポリシリコンで形成し、高誘電率ゲート絶縁膜３をＨｆ系酸化物で形成した場合は、キャップ層１１を例えばＳｉＯ２により形成する。そして、シリサイド膜８及びダミーゲート電極４を除去した後、Ｈｆ系酸化物へのエッチングレートの低い、すなわちＨｆ系酸化物に対し選択比の高いフッ酸（ＨＦ）液を用いてキャップ層１１のみを選択的にエッチングすることにより、高誘電率ゲート絶縁膜３のエッチングを抑制する。
【００４２】
本実施形態によれば、シリサイド膜８及びダミーゲート電極４をエッチングする工程において、高誘電率ゲート絶縁膜３のエッチング量を抑制でき、高誘電率ゲート絶縁膜３へのダメージを抑制できる。
【００４３】
＜第３の実施形態＞
続いて、本発明の第３の実施形態について説明する。図３は、本発明の第３の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【００４４】
本実施形態では、２種類の領域、例えば、第１の領域であるｎＭＯＳを形成する領域（以下、ｎＭＯＳ領域と呼ぶ）と第２の領域であるｐＭＯＳを形成する領域（以下、ｐＭＯＳ領域と呼ぶ）とのそれぞれに対して、第１の実施形態にかかる「溝を形成する工程」と「金属ゲート電極を形成する工程」とを交互に行うことにより、２種類の領域に異なる金属ゲート電極を形成する。以下に、各工程について説明する。
【００４５】
（高誘電率ゲート絶縁膜及びダミー電極の形成工程）
まず、半導体基板としてのｐ型シリコン基板１上の少なくともｎＭＯＳ領域（第１の領域）とｐＭＯＳ領域（第２の領域）とに高誘電率ゲート絶縁膜３及びダミーゲート電極４を順に形成する。具体的には、ｐ型シリコン基板１の表面に素子分離膜２を形成して、ｐ
型シリコン基板１の表面をｎＭＯＳ領域とｐＭＯＳ領域とにそれぞれ区画する。そして、素子分離膜２により区画したｎＭＯＳ領域及びｐＭＯＳ領域に対してウェル注入を行う。次に、ｎＭＯＳ領域とｐＭＯＳ領域とを覆うように高誘電率ゲート絶縁膜３を形成（堆積）して、高誘電率ゲート絶縁膜３に熱処理（アニール処理）を実施する。次に、熱処理後の高誘電率ゲート絶縁膜３上を覆うようにダミーゲート電極４を膜状に形成（堆積）する。次に、高誘電率ゲート絶縁膜３及びダミーゲート電極４をパターニングする。
【００４６】
（ソース・ドレイン領域の形成工程）
続いて、少なくとも高誘電率ゲート絶縁膜３及びダミーゲート電極４をマスクとしてｐ型シリコン基板１の少なくともｎＭＯＳ領域（第１の領域）とｐＭＯＳ領域（第２の領域）とにソース領域５ｓ及びドレイン領域５ｄを形成する。具体的には、第１の実施形態と同様に、少なくとも高誘電率ゲート絶縁膜３及びダミーゲート電極４をマスクとして、ｐ型シリコン基板１に対して不純物を注入し、エクステンション領域５ｅを形成する。このとき、レジストマスク等を用いて不純物の注入領域を選択し、ｎＭＯＳ領域にはヒ素（Ａｓ）等のｎ型不純物を、ｐＭＯＳ領域にはホウ素（Ｂ）等のｐ型不純物を、それぞれ５ｋｅＶ程度の注入エネルギーでイオン注入する。次に、第１の実施形態と同様に、高誘電率ゲート絶縁膜３及びダミーゲート電極４の側面にサイドウォール７を形成する。次に、高誘電率ゲート絶縁膜３、ダミーゲート電極４、及びサイドウォール７をマスクとして、ｐ型シリコン基板１に対して不純物を注入する。このとき、レジストマスク等を用いて不純物の注入領域を選択し、ｎＭＯＳ領域にはヒ素（Ａｓ）等のｎ型不純物を、ｐＭＯＳ領域にはホウ素（Ｂ）等のｐ型不純物を、それぞれ３ｋｅＶ程度の注入エネルギーでイオン注入する。次に、例えば１０００℃程度の温度でｐ型シリコン基板１をアニール処理して、ｐ型シリコン基板１に、拡散層であるソース領域５ｓ及びドレイン領域５ｄを形成する。次に、第１の実施形態と同様に、ソース領域５ｓ、ドレイン領域５ｄ、及びダミーゲート電極４上にシリサイド膜８を形成する。
【００４７】
（ダミーゲート電極上方の露出工程）
続いて、ｐ型シリコン基板１上に層間絶縁膜９を形成してその一部を除去することで、ダミーゲート電極４上方を露出させる。具体的には、第１の実施形態と同様に、ｐ型シリコン基板１の全面に層間絶縁膜９を形成（堆積）し、ＣＭＰ法により層間絶縁膜９を研磨して平坦化させて、図３（ａ）に示すようにダミーゲート電極４上のシリサイド膜８を露出させる。
【００４８】
（ｎＭＯＳ領域に溝を形成する工程）
続いて、ｎＭＯＳ領域（第１の領域）の高誘電率ゲート絶縁膜３上のダミーゲート電極４を除去して第１の溝を形成する。具体的には、ｐＭＯＳ領域上にＳｉ３Ｎ４からなるマスク１２ｐを形成する。そして、例えばウェットエッチングやドライエッチングによりｎＭＯＳ領域におけるダミーゲート電極４上のシリサイド膜８、及びダミーゲート電極４を除去して、図３（ｂ）に示すような溝を形成する。なお、このとき、ｎＭＯＳ領域における高誘電率ゲート絶縁膜３は除去することなくそのまま残す。
【００４９】
（ｎＭＯＳ領域に第１の金属ゲート電極を形成する工程）
続いて、第１の溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜３上に第１の金属ゲート電極１０ｎを形成して第１のＭＩＳＦＥＴ構造を形成する。具体的には、図３（ｃ）に示すように、ｎＭＯＳ領域に形成した溝の内部に第１の金属ゲート電極１０ｎを形成（堆積）する。なお、ｎＭＯＳ領域に形成した溝の内部に第１の金属ゲート電極１０ｎを形成する際には、層間絶縁膜９上やマスク１２ｐ上にも同時に第１の金属ゲート電極１０ｎが形成（堆積）されてしまう。そのため、第１の金属ゲート電極１０ｎの形成後に、層間絶縁膜９上やマスク１２ｐ上に形成された第１の金属ゲート電極１０ｎ、及びマスク１２ｐを、例えばＣＭＰ法を用いて除去する。
【００５０】
（ｐＭＯＳ領域に溝を形成する工程）
続いて、ｐＭＯＳ領域（第２の領域）の高誘電率ゲート絶縁膜３上のダミーゲート電極４を除去して第２の溝を形成する。具体的には、図３（ｄ）に示すように、ｎＭＯＳ領域上にＳｉ３Ｎ４からなるマスク１２ｎを形成する。そして、例えばウェットエッチングやドライエッチングによりｐＭＯＳ領域におけるダミーゲート電極４上のシリサイド膜８、及びダミーゲート電極４を除去して、図３（ｅ）に示すような溝を形成する。なお、このとき、ｐＭＯＳ領域における高誘電率ゲート絶縁膜３は除去することなくそのまま残す。
【００５１】
（ｐＭＯＳ領域に第２の金属ゲート電極を形成する工程）
続いて、第２の溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜３上に第２の金属ゲート電極１０ｐを形成し第２のＭＩＳＦＥＴ構造を形成する。具体的には、図３（ｆ）に示すように、ｐＭＯＳ領域に形成した溝の内部に第１の金属ゲート電極１０ｎとは異なる材料からなる第２の金属ゲート電極１０ｐを形成（堆積）する。なお、ｐＭＯＳ領域に形成した溝の内部に第２の金属ゲート電極１０ｐを形成する際には、層間絶縁膜９上やマスク１２ｎ上にも同時に第２の金属ゲート電極１０ｐが形成（堆積）されてしまう。そのため、第２の金属ゲート電極１０ｐの形成後に、層間絶縁膜９上やマスク１２ｎ上に形成された第２の金属ゲート電極１０ｐ、及びマスク１２ｎを、例えばＣＭＰ法を用いて除去する。
【００５２】
上述の工程を経て、図３（ｇ）に示すように、金属ゲート電極の材料が異なる２種類のＭＩＳＦＥＴ構造を、同一のｐ型シリコン基板１上に形成することが可能となる。なお、その後は、更に層間絶縁膜を形成（堆積）し、コンタクト形成や配線形成を実施する。
【００５３】
なお、本実施形態においては、第２の実施形態にて示したキャップ層１１を形成してもよい。すなわち、「高誘電率ゲート絶縁膜及びダミー電極の形成工程」において、高誘電率ゲート絶縁膜３とダミーゲート電極４との間に、高誘電率ゲート絶縁膜３及びダミーゲート電極４に対してエッチングレートがそれぞれ異なるキャップ層１１を形成する工程をさらに含むとともに、「ｎＭＯＳ領域に溝を形成する工程」及び「ｐＭＯＳ領域に溝を形成する工程」において、シリサイド膜８及びダミーゲート電極４を除去した後、キャップ層１１を除去する工程をさらに含んでいてもよい。
【００５４】
＜第４の実施形態＞
続いて、本発明の第４の実施形態について説明する。図４は、本発明の第４の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【００５５】
本実施形態は、材料が異なり、少なくとも一方が耐熱性を有する２種類の金属ゲート電極を有するＭＩＳＦＥＴを同一の基板上に形成する場合において、まず、耐熱性を有する金属ゲート電極（第１の金属ゲート電極）を両方の領域に形成し、ソース・ドレイン領域を形成した後、ダマシンゲートプロセスにより一方の領域における第１の金属ゲート電極を異なる金属ゲート電極（第２の金属ゲート電極）に置き換えるというものである。以下に、各工程について説明する。
【００５６】
（高誘電率ゲート絶縁膜及び第１の金属ゲート電極の形成工程）
半導体基板としてのｐ型シリコン基板１上の複数の領域に、高誘電率ゲート絶縁膜３及び第１の金属ゲート電極を形成する。具体的には、ｐ型シリコン基板１の表面に素子分離膜２を形成して、ｐ型シリコン基板１の表面をｎＭＯＳ領域とｐＭＯＳ領域とにそれぞれ区画する。そして、素子分離膜２により区画したｎＭＯＳ領域及びｐＭＯＳ領域に対してウェル注入を行う。次に、ｎＭＯＳ領域とｐＭＯＳ領域とを覆うように高誘電率ゲート絶縁膜３を形成（堆積）して、高誘電率ゲート絶縁膜３に熱処理（アニール処理）を実施す
る。次に、図４（ａ）に示すように、熱処理後の高誘電率ゲート絶縁膜３上を覆うように第１の金属ゲート電極１０ｎを膜状に形成（堆積）する。この際、第１の金属ゲート電極１０ｎは、後述するソース・ドレイン領域の形成工程における熱処理（アニール処理）に対する耐熱性を有し、その実効仕事関数がシリコンのミッドギャップ付近へ移動しにくい材料により形成する。次に、高誘電率ゲート絶縁膜３及び第１の金属ゲート電極１０ｎをパターニングする。
【００５７】
（ソース・ドレイン領域の形成工程）
続いて、高誘電率ゲート絶縁膜３及び第１の金属ゲート電極１０ｎをマスクとして、図４（ｂ）に示すソース領域５ｓ及びドレイン領域５ｄを形成する。なお、本工程は、第３の実施形態における「ソース・ドレイン領域の形成工程」と同様であるため、説明は省略する。
【００５８】
（第１の金属ゲート電極上方の露出工程）
続いて、ｐ型シリコン基板１上に層間絶縁膜９を形成してその一部を除去することで第１の金属ゲート電極１０ｎ上方を露出させる。具体的には、第１の実施形態と同様に、ｐ型シリコン基板１の全面に層間絶縁膜９を形成（堆積）し、ＣＭＰ法により層間絶縁膜９を研磨して平坦化させて、図４（ｃ）に示すように第１の金属ゲート電極１０ｎを露出させる。
【００５９】
（溝を形成する工程）
続いて、一部の領域の第１の金属ゲート電極１０ｎを除去して溝を形成する。具体的には、図４（ｄ）に示すように、ｎＭＯＳ領域上にＳｉ３Ｎ４からなるマスク１２ｎを形成する。そして、例えばウェットエッチングやドライエッチングによりｐＭＯＳ領域における第１の金属ゲート電極１０ｎを除去して、図４（ｄ）に示すような溝を形成する。なお、このとき、ｐＭＯＳ領域における高誘電率ゲート絶縁膜３は除去することなくそのまま残す。
【００６０】
（第２の金属ゲート電極を形成する工程）
続いて、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜３上に第２の金属ゲート電極１０ｐを形成する。具体的には、図４（ｅ）に示すように、ｐＭＯＳ領域に形成した溝の内部に、第１の金属ゲート電極１０ｎとは異なる材料からなる第２の金属ゲート電極１０ｐを形成（堆積）する。なお、ｐＭＯＳ領域に形成した溝の内部に第２の金属ゲート電極１０ｐを形成する際には、層間絶縁膜９上やマスク１２ｎ上にも同時に第２の金属ゲート電極１０ｐが形成（堆積）されてしまう。そのため、第２の金属ゲート電極１０ｐの形成後に、層間絶縁膜９上やマスク１２ｎ上に形成された第２の金属ゲート電極１０ｐ、及びマスク１２ｎを、例えばＣＭＰ法を用いて除去する。
【００６１】
上述の工程を経て、図４（ｆ）に示すように、金属ゲート電極の材料が異なる２種類のＭＩＳＦＥＴ構造を、同一のｐ型シリコン基板１上に形成することが可能となる。なお、その後は、更に層間絶縁膜を形成（堆積）し、コンタクト形成や配線形成を実施する。
【００６２】
なお、本実施形態においては、第２の実施形態にて示したキャップ層１１を形成してもよい。すなわち、「高誘電率ゲート絶縁膜及び第１の金属ゲート電極の形成工程」において、ｐＭＯＳ領域側における高誘電率ゲート絶縁膜３と第１の金属ゲート電極１０ｎとの間に、高誘電率ゲート絶縁膜３及び第１の金属ゲート電極１０ｎに対してエッチングレートがそれぞれ異なるキャップ層１１を形成する工程をさらに含むとともに、「ｐＭＯＳ領域に溝を形成する工程」において、第１の金属ゲート電極１０ｎを除去した後、キャップ層１１を除去する工程をさらに含んでいてもよい。
【００６３】
本実施形態によれば、少なくとも一方が耐熱性を有する２種類の金属ゲート電極を有するＭＩＳＦＥＴを同一の基板上に形成する場合において工程を簡略化することが可能となり、半導体装置を製造する際の生産性を向上させることが出来る。
【００６４】
以上、本発明の実施形態について説明したが、本発明は上述の形態に限定されず、当業者にとって自明な範囲で適宜変更することが可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【図２】本発明の第２の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【図３】本発明の第３の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【図４】本発明の第４の実施形態にかかるＭＩＳＦＥＴの製造方法をその工程順に示す断面概略図である。
【図５】本発明の第１の実施形態により製造したＭＩＳＦＥＴの断面構成図である。
【図６】従来のダマシンゲートプロセスにより製造したＭＩＳＦＥＴの断面構成図である。
【符号の説明】
【００６６】
１      ｐ型シリコン基板（半導体基板）
２      素子分離膜
３      高誘電率ゲート絶縁膜
４      ダミーゲート電極
５ｄ    ドレイン領域
５ｅ    エクステンション領域
５ｓ    ソース領域
７      サイドウォール
８      シリサイド膜
９      層間絶縁膜
１０    金属ゲート電極
１０ｎ  第１の金属ゲート電極
１０ｐ  第２の金属ゲート電極
１１    キャップ層
【図１】
2009152342.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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