(57)【要約】【課題】バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供する。【解決手段】ＳＯＩ基板のＳＯＩ層ＳＬにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。バイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対してｐＭＯＳトランジスタＰＴのｎ-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。バイポーラトランジスタＢＴのベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ-チャネル形成領域ＮＣのｎ型の不純物濃度よりも高いｐ型の不純物濃度を有している。【選択図】図３
2009212455.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された埋め込み絶縁層と、
前記埋め込み絶縁層上に形成された半導体層と、
前記半導体層に形成された第１導電型の１対の第１ソース／ドレイン領域、前記１対の第１ソース／ドレイン領域に挟まれた第２導電型の第１チャネル形成領域、および前記第１チャネル形成領域に第１ゲート絶縁層を挟んで対向する第１ゲート電極を含む第１絶縁ゲート型電界効果トランジスタと、
前記半導体層に並んで形成された第２導電型のエミッタ領域、第１導電型のベース領域、および第２導電型のコレクタ領域を含むバイポーラトランジスタとを備え、
前記コレクタ領域は、前記半導体層の厚み方向に対して前記第１チャネル形成領域と同じ不純物濃度分布を有する領域を有し、
前記ベース領域は、前記第１チャネル形成領域の第２導電型の不純物濃度よりも高い第１導電型の不純物濃度の領域を有している、半導体装置。
【請求項２】
前記１対の第１ソース／ドレイン領域の各々は、第１導電型の第１不純物領域と、前記第１不純物領域よりも不純物濃度の高い第１導電型の第２不純物領域とを有し、
前記ベース領域は、前記半導体層の厚み方向に対して前記第１不純物領域と同じ不純物濃度分布を有する領域を有している、請求項１に記載の半導体装置。
【請求項３】
前記半導体層に形成された第２導電型の１対の第２ソース／ドレイン領域、前記１対の第２ソース／ドレイン領域に挟まれた第１導電型の第２チャネル形成領域、および前記第２チャネル形成領域に第２ゲート絶縁層を挟んで対向する第２ゲート電極を含む第２絶縁ゲート型電界効果トランジスタをさらに備え、
前記ベース領域は、前記半導体層の厚み方向に対して前記第２チャネル形成領域と同じ不純物濃度分布を有する領域を有している、請求項１または２に記載の半導体装置。
【請求項４】
前記支持基板はバイアスを印加可能なように構成されている、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記バイポーラトランジスタが形成された前記半導体層の領域上にバイポーラ用ゲート絶縁層を介して配置されたバイポーラ用ゲート電極をさらに備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記バイポーラ用ゲート電極はバイアスを印加可能なように構成されている、請求項５に記載の半導体装置。
【請求項７】
前記バイポーラ用ゲート電極と前記ベース領域とが同電位となるように構成されている、請求項５または６に記載の半導体装置。
【請求項８】
前記バイポーラ用ゲート電極は、前記エミッタ領域、ベース領域およびコレクタ領域の並ぶ方向に交差するように延びる２つの延在部分を有している、請求項５〜７のいずれかに記載の半導体装置。
【請求項９】
前記２つの延在部分に挟まれる領域の下に前記ベース領域が位置している、請求項８に記載の半導体装置。
【請求項１０】
前記２つの延在部分のいずれか一方の下に前記ベース領域が位置している、請求項８に記載の半導体装置。
【請求項１１】
前記２つの延在部分の側壁に形成された側壁絶縁層をさらに備え、
前記側壁絶縁層の下に前記ベース領域が位置している、請求項８に記載の半導体装置。
【請求項１２】
前記２つの延在部分が互いに同じ線幅を有している、請求項８〜１１のいずれかに記載の半導体装置。
【請求項１３】
前記２つの延在部分が互いに異なる線幅を有している、請求項８〜１１のいずれかに記載の半導体装置。
【請求項１４】
前記２つの延在部分が互いに異なる導電型を有している、請求項８〜１３のいずれかに記載の半導体装置。
【請求項１５】
支持基板上に埋め込み絶縁層を介して半導体層を形成する工程と、
前記半導体層に形成された第１導電型の１対の第１ソース／ドレイン領域、前記１対の第１ソース／ドレイン領域に挟まれた第２導電型の第１チャネル形成領域、および前記第１チャネル形成領域に第１ゲート絶縁層を挟んで対向する第１ゲート電極を含む第１絶縁ゲート型電界効果トランジスタを形成する工程と、
前記半導体層に並んで形成された第２導電型のエミッタ領域、第１導電型のベース領域、および第２導電型のコレクタ領域を含むバイポーラトランジスタを形成する工程とを備え、
前記１対の第１ソース／ドレイン領域の各々は、第１導電型の第１不純物領域と、前記第１不純物領域よりも不純物濃度の高い第１導電型の第２不純物領域とを有するように形成され、
前記コレクタ領域が形成される前記半導体層の領域と前記第１チャネル形成領域が形成される前記半導体層の領域との双方に、同一のイオン注入工程により第２導電型の不純物が注入され、
前記ベース領域が形成される前記半導体層の領域と前記第１不純物領域が形成される前記半導体層の領域との双方に、同一のイオン注入工程により第１導電型の不純物が注入される、半導体装置の製造方法。
【請求項１６】
前記半導体層に形成された第２導電型の１対の第２ソース／ドレイン領域、前記１対の第２ソース／ドレイン領域に挟まれた第１導電型の第２チャネル形成領域、および前記第２チャネル形成領域に第２ゲート絶縁層を挟んで対向する第２ゲート電極を含む第２絶縁ゲート型電界効果トランジスタを形成する工程をさらに備え、
前記１対の第２ソース／ドレイン領域の各々は、第２導電型の第３不純物領域と、前記第３不純物領域よりも不純物濃度の高い第２導電型の第４不純物領域とを有するように形成され、
前記エミッタ領域が形成される前記半導体層の領域と前記第４不純物領域が形成される前記半導体層の領域との双方に、同一のイオン注入工程により第２導電型の不純物が注入される、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記コレクタ領域は、第２導電型の第５不純物領域と、前記第５不純物領域よりも不純物濃度の高い第２導電型の第６不純物領域とを有するように形成され、
前記第５不純物領域は、前記第１チャネル形成領域が形成される前記半導体層の領域と同一のイオン注入工程により第２導電型の不純物が注入されて形成される領域であり、
前記第６不純物領域が形成される前記半導体層の領域には、前記エミッタ領域が形成される前記半導体層の領域および前記第４不純物領域が形成される前記半導体層の領域と同一のイオン注入工程により第２導電型の不純物が注入される、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体層の表面上にバイポーラ用ゲート絶縁層を介してバイポーラ用ゲート電極を形成する工程と、
前記バイポーラ用ゲート電極の側壁に側壁絶縁層を形成する工程とをさらに備え、
前記バイポーラ用ゲート電極および前記側壁絶縁層をマスクとして、前記第６不純物領域が形成される前記半導体層の領域と前記エミッタ領域が形成される前記半導体層の領域とに第２導電型の不純物が注入される、請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にバイポーラトランジスタおよび絶縁ゲート型電界効果トランジスタとを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下ｎＭＯＳトランジスタと称する）とｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳトランジスタと称する）とを組み合わせたＣＭＯＳ（Complementary MOS）トランジスタは、その高集積性・低消費電力性により、従来から多くの論理回路の構成単位として用いられている。このＣＭＯＳトランジスタとバイポーラトランジスタとを混在させたＢｉＣＭＯＳ（Bipolar CMOS）は、電流供給能力を向上することができるのでＣＭＯＳトランジスタに比較してより高速な動作速度を有し、高速性の要求される論理回路へ応用されている。
【０００３】
一方、高速動作という観点からＳＯＩ（Silicon On Insulator）基板における薄膜ＳＯＩ層に形成されるＣＭＯＳトランジスタが近年注目されている。薄膜ＳＯＩ層に形成されたＣＭＯＳにおいては、寄生容量が減少する効果やチャネルの実効移動度が増加する効果が大きいためである。このため、薄膜ＳＯＩ層にＣＭＯＳトランジスタのみならずバイポーラトランジスタを形成しＢｉＣＭＯＳを構成すれば極めて高速な動作速度を有する半導体素子を実現できると期待されている。
【０００４】
ところで、バイポーラトランジスタとしては、通常、バルク基板の表面から縦方向（基板の厚み方向）にエミッタ、ベース、コレクタ領域を順次層状に形成した縦型構造として、コレクタ電流を上記縦方向に流すようにした構成が一般的である。ところが、薄膜ＳＯＩ層の膜厚は極めて薄いため、この薄膜ＳＯＩ層に縦方向にバイポーラトランジスタを形成することは困難である。
【０００５】
そこで、薄膜ＳＯＩ層にバイポーラトランジスタを形成するにあたっては、エミッタ、ベース、コレクタ領域を薄膜ＳＯＩ層に横方向（ＳＯＩ層の厚み方向に交差する方向）に並べることにより、横型のバイポーラトランジスタが形成される。このような横型バイポーラトランジスタは、たとえば特開２００６−１７３３３６号公報、特開平１０−９２８３６号公報、特開平７−１４２６２２号公報などに開示されている。
【特許文献１】特開２００６−１７３３３６号公報
【特許文献２】特開平１０−９２８３６号公報
【特許文献３】特開平７−１４２６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような横型バイポーラトランジスタをＣＭＯＳトランジスタとともに薄膜ＳＯＩ層に形成するに際しては、工程省略などの観点から、横型のｎｐｎバイポーラトランジスタをｎＭＯＳトランジスタと同じ工程で形成する製造方法が考えられる。
【０００７】
この方法では、ｎｐｎバイポーラトランジスタのｐ型ベース領域がｎＭＯＳトランジスタのｐ型チャネル形成領域と同じイオン注入工程で形成される。またｎ-エミッタ領域およびｎ-コレクタ領域がｎＭＯＳトランジスタのソース／ドレインのＬＤＤ（Lightly Doped Drain）となるｎ-領域と同じイオン注入工程で形成される。またｎ+エミッタ領域およびｎ+コレクタ領域がｎＭＯＳトランジスタのソース／ドレインのｎ+領域と同じイオン注入工程で形成される。
【０００８】
しかしながら、上記方法により製造した場合には、ベース領域の不純物濃度をチャネル形成領域より高い不純物濃度とすることが困難であり、またｎ-コレクタ領域の不純物濃度をソース／ドレインのＬＤＤであるｎ-領域より低い不純物濃度にすることも困難である。ベース領域の不純物濃度が低いと、ベース−コレクタ接合部の空乏層とベース−エミッタ接合部の空乏層とが接触しやすくなる。この空乏層同士が接触し、いわゆるパンチスルーが生じると、エミッタから空乏層を通って直接コレクタへキャリアが流れ込むようになり、耐圧を確保することが困難となる。また、上記のパンチスルー電流が生じると、電流増幅率ｈＦＥを向上させることが困難となる。
【０００９】
本発明は、上記課題を鑑みてなされたものであり、その目的は、バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本実施の形態における半導体装置は、支持基板と、埋め込み絶縁層と、半導体層と、第１絶縁ゲート型電界効果トランジスタと、バイポーラトランジスタとを備えている。埋め込み絶縁層は、支持基板上に形成されている。半導体層は、埋め込み絶縁層上に形成されている。第１絶縁ゲート型電界効果トランジスタは、半導体層に形成された第１導電型の１対の第１ソース／ドレイン領域、その１対の第１ソース／ドレイン領域に挟まれた第２導電型の第１チャネル形成領域、およびその第１チャネル形成領域に第１ゲート絶縁層を挟んで対向する第１ゲート電極を含んでいる。バイポーラトランジスタは、半導体層に並んで形成された第２導電型のエミッタ領域、第１導電型のベース領域、および第２導電型のコレクタ領域を含んでいる。コレクタ領域は、半導体層の厚み方向に対して第１チャネル形成領域と同じ不純物濃度分布を有する領域を有している。ベース領域は、第１チャネル形成領域の第２導電型の不純物濃度よりも高い第１導電型の不純物濃度の領域を有している。
【発明の効果】
【００１１】
本実施の形態の半導体装置によれば、コレクタ領域が半導体層の厚み方向に対してチャネル形成領域と同じ不純物濃度分布を有する領域を有し、かつベース領域がチャネル形成領域の第２導電型の不純物濃度よりも高い第１導電型の不純物濃度の領域を有している。このため、バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の平面構造について説明する。
【００１３】
図１は、本発明の実施の形態１における半導体装置の構成であってバイポーラトランジスタ形成領域の構成を概略的に示す平面図である。また図２は、図１から第１配線層ＦＬおよび第２配線ＵＬを省略して、その一部を拡大して示す部分拡大平面図である。図１および図２を参照して、本実施の形態の半導体装置は、バイポーラトランジスタＢＴとＣＭＯＳトランジスタとを混在させたＢｉＣＭＯＳを有している。バイポーラトランジスタ形成領域において、ＳＯＩ層（半導体層）ＳＬには複数のバイポーラトランジスタＢＴが形成されている。
【００１４】
図２を参照して、複数のバイポーラトランジスタＢＴの各々は、たとえばｎｐｎバイポーラトランジスタであり、ｎ型コレクタ領域ＣＬ、ｐ型ベース領域ＢＡおよびｎ型エミッタ領域ＥＭを有している。
【００１５】
コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭは、図中左右方向に並んで配置されており、ベース領域ＢＡは図中上下方向に延びることにより引き出されている。なおコレクタ領域、ベース領域ＢＡおよびＣＬエミッタ領域ＥＭが形成されていないＳＯＩ層ＳＬの表面には、たとえばＳＴＩ（Shallow Trench Isolation）よりなる素子分離構造ＩＲが形成されている。
【００１６】
図１を参照して、一のバイポーラトランジスタＢＴは図中左右方向の一方側にて隣り合う一方側バイポーラトランジスタＢＴとコレクタ領域ＣＬを共有している。つまり、一のバイポーラトランジスタＢＴのコレクタ領域ＣＬは上記一方側バイポーラトランジスタＢＴのコレクタ領域ＣＬと同じ不純物領域よりなっている。これにより双方のバイポーラトランジスタＢＴのコレクタ領域ＣＬは互いに電気的に接続されている。
【００１７】
また一のバイポーラトランジスタＢＴは図中左右方向の他方側にて隣り合う他方側バイポーラトランジスタＢＴとエミッタ領域ＥＭを共有している。つまり、一のバイポーラトランジスタＢＴのエミッタ領域ＥＭは上記他方側バイポーラトランジスタＢＴのエミッタ領域ＥＭと同じ不純物領域よりなっている。これにより双方のバイポーラトランジスタＢＴのエミッタ領域ＥＭは互いに電気的に接続されている。
【００１８】
また図中上下方向に配置された一群のバイポーラトランジスタＢＴの各ベース領域ＢＡ同士は互いに接続されている。これにより、図中上下方向に配置された一群のバイポーラトランジスタＢＴの各ベース領域ＢＡ同士は電気的に接続されている。
【００１９】
図２を参照して、ＳＯＩ層ＳＬ上には、ＳＯＩ層ＳＬと電気的に絶縁するように導電層ＧＬ（バイポーラ用ゲート電極層）のパターンが形成されている。この導電層ＧＬのパターンは、ＣＭＯＳトランジスタのゲート電極と同じ工程で形成されるものであり、たとえば不純物がドープされた多結晶シリコン膜よりなっている。
【００２０】
この導電層ＧＬは、１つのバイポーラトランジスタＢＴの形成領域の上に、２本の延在部分ＧＬＡと、２本の延在部分ＧＬＢとを有している。２本の延在部分ＧＬＡの各々は、コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭの並ぶ方向（図中左右方向）に交差する方向（図中上下方向）に互いに並走して延びている。また２本の延在部分ＧＬＢの各々は、コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭの並ぶ方向（図中左右方向）に互いに並走して延びている。２本の延在部分ＧＬＡの各々は、２本の延在部分ＧＬＢの間に挟まれており、２本の延在部分ＧＬＢの各々に接続されている。
【００２１】
２本の延在部分ＧＬＡに挟まれる領域の下にベース領域ＢＡが配置されている。また２本の延在部分ＧＬＢの各々は、図中左右方向に配置された複数のバイポーラトランジスタＢＴ上に延在している。
【００２２】
図１を参照して、導電層ＧＬ上には、第１の配線層ＦＬが形成されている。この第１の配線層ＦＬは、ベース領域ＢＡの引き出し部にコンタクトホールＣＨを介して電気的に接続された配線層ＦＬＡと、コレクタ領域ＣＬおよびエミッタ領域ＥＭの各々にコンタクトホールＣＨを介して電気的に接続されたパッド層ＦＬＢとを有している。配線層ＦＬＡは、図中左右方向に延在しており、図中左右方向に配置された一群のバイポーラトランジスタＢＴの各ベース領域ＢＡにコンタクトホールを介して電気的に接続されている。
【００２３】
第１配線層ＦＬ上には、複数の第２配線層ＵＬが形成されている。複数の第２配線層ＵＬの各々は、図中上下方向に延在しており、その下に位置するパッド層ＦＬＢにビアホールＶＡを介して電気的に接続されている。
【００２４】
次に、本実施の形態の半導体装置の断面構造について説明する。
図３は、図２のＩＩＩ−ＩＩＩ線に沿うバイポーラトランジスタ部の概略断面と、ＣＭＯＳトランジスタ部の概略断面とを合せて示す図である。
【００２５】
図３を参照して、本実施の形態においては基板としてＳＯＩ基板が用いられている。このＳＯＩ基板は、支持基板ＳＳと、その支持基板ＳＳ上に形成された埋め込み絶縁層ＢＩと、その埋め込み絶縁層ＢＩ上に形成されたＳＯＩ層ＳＬとを有している。このＳＯＩ層ＳＬに、上述したようにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。
【００２６】
バイポーラトランジスタＢＴの形成領域においては、エミッタ領域ＥＭ、ベース領域ＢＡおよびコレクタ領域ＣＬは、ＳＯＩ層ＳＬに横方向（ＳＯＩ層ＳＬの厚み方向に交差する方向）に並んで配置されており、これにより横型バイポーラトランジスタＢＴを構成している。この横型バイポーラトランジスタＢＴにおいては、エミッタ領域ＥＭとベース領域ＢＡとのｐｎ接合およびベース領域ＢＡとコレクタ領域ＣＬとのｐｎ接合の各々は、ＳＯＩ層ＳＬの厚み方向の一方表面から他方表面に達している。
【００２７】
コレクタ領域ＣＬはｎ-領域ＣＬＬとｎ+領域ＣＬＨとを有しており、ｎ-領域ＣＬＬがｐ型ベース領域ＢＡとｐｎ接合を構成している。またエミッタ領域ＥＭはｎ+領域よりなっており、ｎ+領域がｐ型ベース領域ＢＡとｐｎ接合を構成している。
【００２８】
導電層ＧＬは、絶縁層ＧＩ（バイポーラ用ゲート絶縁層）を介してＳＯＩ層ＳＬ上に形成されている。この導電層ＧＬは、たとえばグランド電位ＧＮＤおよび電源電位Ｖｃｃのいずれか一方の電位に固定するよう構成されている。このため、導電層ＧＬは、ＭＯＳトランジスタのゲート電極ＧＬのようにトランジスタの動作に応じて電位が変動するものではない。導電層ＧＬの側壁には、側壁絶縁層ＳＷが形成されている。
【００２９】
導電層ＧＬの２本の延在部分ＧＬＡは、コレクタ領域ＣＬ側に位置する部分（以下、コレクタ側延在部分ＧＬＡと称する）と、エミッタ領域ＥＭ側に位置する部分（以下、エミッタ側延在部分ＧＬＡと称する）とからなっている。コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとに挟まれる領域の直下およびエミッタ側延在部分ＧＬＡの直下にはｐ型ベース領域ＢＡが位置している。コレクタ領域ＣＬのｎ-領域ＣＬＬとｐ型ベース領域ＢＡとはコレクタ側延在部分ＧＬＡの直下にてｐｎ接合を構成している。
【００３０】
この導電層ＧＬはＭＯＳトランジスタＮＴ、ＰＴのゲート電極ＧＬと同一の工程にて形成されるものである。絶縁層ＧＩはＭＯＳトランジスタＮＴ、ＰＴのゲート絶縁層ＧＩと同一の工程にて形成されるものである。側壁絶縁層ＳＷはＭＯＳトランジスタＮＴ、ＰＴの側壁絶縁層ＳＷと同一の工程にて形成されるものである。
【００３１】
ｎＭＯＳトランジスタ形成領域においては、ＳＯＩ基板におけるＳＯＩ層ＳＬにｎＭＯＳトランジスタＮＴが形成されている。このｎＭＯＳトランジスタＮＴは、１対のｎ型ソース／ドレイン領域ＮＳＤと、ゲート絶縁層ＧＩと、ゲート電極ＧＬとを有している。１対のｎ型ソース／ドレイン領域ＮＳＤは、ｐ-チャネル形成領域ＰＣを挟み込むようにＳＯＩ層ＳＬに形成されている。この１対のｎ型ソース／ドレイン領域ＮＳＤの各々は、ＬＤＤ構造を有しており、ＬＤＤとなるｎ型領域ＮＬと、このｎ型領域ＮＬよりも高い不純物濃度を有するｎ+領域ＮＨとを有している。ｎ型領域ＮＬはｎ+領域ＮＨとチャネル形成領域ＰＣとに挟まれており、チャネル形成領域ＰＣとｐｎ接合を構成している。ゲート電極ＧＬは、１対のｎ型ソース／ドレイン領域ＮＳＤに挟まれたｐ-チャネル形成領域ＰＣにゲート絶縁層ＧＩを介して対向するようにＳＯＩ層ＳＬ上に形成されている。このゲート電極ＧＬの側壁には側壁絶縁層ＳＷが形成されている。
【００３２】
ｐＭＯＳトランジスタ形成領域においては、ＳＯＩ基板におけるＳＯＩ層ＳＬにｐＭＯＳトランジスタＰＴが形成されている。このｐＭＯＳトランジスタＰＴは、１対のｐ型ソース／ドレイン領域ＰＳＤと、ゲート絶縁層ＧＩと、ゲート電極ＧＬとを有している。１対のｐ型ソース／ドレイン領域ＰＳＤは、ｎ-チャネル形成領域ＮＣを挟み込むようにＳＯＩ層ＳＬに形成されている。この１対のｐ型ソース／ドレイン領域ＰＳＤの各々は、ＬＤＤ構造を有しており、ＬＤＤとなるｐ型領域ＰＬと、このｐ型領域ＰＬよりも高い不純物濃度を有するｐ+領域ＰＨとを有している。ｐ型領域ＰＬはｐ+領域ＰＨとチャネル形成領域ＮＣとに挟まれており、チャネル形成領域ＮＣとｐｎ接合を構成している。ゲート電極ＧＬは、１対のｎ型ソース／ドレイン領域ＰＳＤに挟まれたｎ-チャネル形成領域ＮＣにゲート絶縁層ＧＩを介して対向するようにＳＯＩ層ＳＬ上に形成されている。このゲート電極ＧＬの側壁には側壁絶縁層ＳＷが形成されている。
【００３３】
バイポーラトランジスタ形成領域、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域の各々には、ＳＯＩ層ＳＬに素子分離構造ＩＲが形成されている。この素子分離構造ＩＲは、上述したようにたとえばＳＴＩであり、ＳＯＩ層ＳＬの表面に形成された溝ＴＲと、その溝ＴＲ内を埋め込む絶縁性の充填層ＳＩとを有している。
【００３４】
本実施の形態においては、バイポーラトランジスタ形成領域、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域のいずれの領域においても、素子分離構造は、部分分離の構造を有している。この部分分離の構造とは、ＳＴＩを構成する溝ＴＲがＳＯＩ層ＳＬの表面から裏面に達しない程度の深さで形成された構造である。この部分分離の構造では、素子分離構造で分離された一方側のＳＯＩ層ＳＬの領域と他方側のＳＯＩ層ＳＬの領域とは溝ＴＲ直下のＳＯＩ層ＳＬのウエル領域により電気的に接続されている。
【００３５】
バイポーラトランジスタＢＴ、ｎＭＯＳトランジスタＮＴおよびｐＭＯＳトランジスタＰＴの各々を覆うようにＳＯＩ層ＳＬ上には、層間絶縁層ＩＩが形成されている。この層間絶縁層ＩＩには、コレクタ領域ＣＬ、ベース領域ＢＡ、エミッタ領域ＥＭ、ソース／ドレイン領域ＮＳＤ、ＰＳＤの各々に達するコンタクトホールＣＨが形成されている。このコンタクトホールＣＨ内には導電層ＰＧが埋め込まれている。層間絶縁層ＩＩ上には、導電層ＰＧを介してコレクタ領域ＣＬ、ベース領域ＢＡ、エミッタ領域ＥＭ、ソース／ドレイン領域ＮＳＤ、ＰＳＤの各々に電気的に接続するように形成された第１配線層ＦＬが形成されている。
【００３６】
なお、図３には示していないが、第１配線層ＦＬ上には層間絶縁層が形成されており、その層間絶縁層上には第２配線層ＵＬが形成されている。
【００３７】
次に、本実施の形態におけるバイポーラトランジスタＢＴの各領域の不純物濃度分布について説明する。
【００３８】
図４は、図１〜図３に示したバイポーラトランジスタＢＴの各領域のＳＯＩ層内における不純物濃度分布を示す図である。図４を参照して、ＳＯＩ層ＳＬの厚みは、たとえば２００ｎｍ以下である。ｎ+エミッタ領域ＥＭは、１×１０20ｃｍ-3以上の不純物濃度を有しており、ＳＯＩ層ＳＬの厚み方向の表面側（ゲート電極ＧＬ側）から裏面側（埋め込み絶縁層ＢＩ側）にかけてｎ型不純物濃度が低くなるような濃度分布を有している。このｎ+エミッタ領域ＥＭは、図中、破線で示すように、ＳＯＩ層ＳＬの裏面にてｐ型ベース領域ＢＡおよびｎ-領域ＣＬＬの不純物濃度よりも高い濃度分布を有していてもよく、また実線で示すようにＳＯＩ層ＳＬの裏面にてｐ型ベース領域ＢＡおよびｎ-領域ＣＬＬの不純物濃度よりも低い濃度分布を有していてもよい。
【００３９】
またｐ型ベース領域ＢＡは、１×１０18ｃｍ-3〜１×１０20ｃｍ-3の不純物濃度を有しており、ＳＯＩ層ＳＬの厚み方向の中央部から表面側および裏面側の各々にかけてｐ型不純物濃度が低くなるような濃度分布を有している。このｐ型ベース領域ＢＡは、ＳＯＩ層ＳＬの厚み方向に対して、ｐＭＯＳトランジスタＰＴのＬＤＤとなるｐ型領域ＰＬと同じ不純物濃度分布を有している。また、ｐ型ベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ-チャネル形成領域ＮＣおよびコレクタ領域ＣＬのｎ-領域ＣＬＬの各々のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。
【００４０】
またコレクタ領域ＣＬのｎ-領域ＣＬＬは、１×１０16ｃｍ-3〜１×１０18ｃｍ-3の不純物濃度を有しており、ＳＯＩ層ＳＬの厚み方向の裏面側から表面側にかけてｎ型不純物濃度が低くなるような濃度分布を有している。このｎ-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対して、ｐＭＯＳトランジスタＰＴのｎ-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。
【００４１】
なお上記において「同じ不純物濃度分布」とは、対比される領域と同じイオン注入工程で形成された場合の濃度分布を意味するものであり、対比される領域と完全に同じ濃度分布に限定されるものではない。
【００４２】
次に、本実施の形態の半導体装置の製造方法について説明する。
図５〜図１８は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図５を参照して、支持基板ＳＳ上に埋め込み絶縁層ＢＩを介してＳＯＩ層ＳＬが形成される。
【００４３】
図６を参照して、ＳＯＩ層ＳＬの表面にたとえばＳＴＩよりなる素子分離構造ＩＲがたとえば部分分離構造で形成される。
【００４４】
図７を参照して、バイポーラトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域を覆い、かつｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１が形成される。このレジストパターンＰＲ１をマスクとして、ウエル形成用および閾値電圧調整用のｐ型不純物がイオン注入される。これにより、ｎＭＯＳトランジスタ形成領域のＳＯＩ層ＳＬにｐ-領域ＰＣが形成される。この後、レジストパターンＰＲ１がアッシングなどにより除去される。
【００４５】
図８を参照して、ｎＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ２が形成される。このレジストパターンＰＲ２をマスクとして、ウエル形成用および閾値電圧調整用のｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域の各々のＳＯＩ層ＳＬにｎ-領域ＣＬＬ、ＮＣが形成される。この後、レジストパターンＰＲ２がアッシングなどにより除去される。
【００４６】
図９を参照して、ＳＯＩ層ＳＬ上に絶縁層ＧＩを介して、たとえば多結晶シリコンよりなる導電層ＧＬが形成される。
【００４７】
図１０を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ３が形成される。このレジストパターンＰＲ３をマスクとして、たとえばヒ素（Ａｓ）などのｎ型不純物が導電層ＧＬにイオン注入される。これにより、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域の各々の導電層ＧＬがｎ型の導電型となる。この後、レジストパターンＰＲ３がアッシングなどにより除去される。
【００４８】
図１１を参照して、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を覆い、かつｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ４が形成される。このレジストパターンＰＲ４をマスクとして、たとえばボロン（Ｂ）などのｐ型不純物が導電層ＧＬにイオン注入される。これにより、ｐＭＯＳトランジスタ形成領域の導電層ＧＬがｐ型の導電型となる。この後、レジストパターンＰＲ４がアッシングなどにより除去される。
【００４９】
図１２を参照して、バイポーラトランジスタ形成領域、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域の各導電層ＧＬが、写真製版技術およびエッチング技術によりパターニングされる。これにより、バイポーラトランジスタ形成領域においては、導電層ＧＬのパターンが形成され、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域の各々においては、導電層ＧＬからなるゲート電極ＧＬが形成される。
【００５０】
図１３を参照して、バイポーラトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域を覆い、かつｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ５が形成される。このレジストパターンＰＲ５およびゲート電極ＧＬをマスクとして、たとえばヒ素などのｎ型不純物がＳＯＩ層ＳＬにイオン注入される。これにより、ｎＭＯＳトランジスタ形成領域のゲート電極ＧＬ直下に位置するｐ-領域ＰＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｎ型領域ＮＬが形成される。この後、レジストパターンＰＲ５がアッシングなどにより除去される。
【００５１】
図１４を参照して、ｎＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ６が形成される。このレジストパターンＰＲ６、導電層ＧＬおよびゲート電極ＧＬをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、レジストパターンＰＲ６から露出したＳＯＩ層ＳＬにベース領域となるｐ型領域ＢＡが形成される。またｐＭＯＳトランジスタ形成領域のゲート電極ＧＬ直下に位置するｎ-領域ＮＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｐ型領域ＰＬが形成される。この後、レジストパターンＰＲ６がアッシングなどにより除去される。
【００５２】
図１５を参照して、表面全面に絶縁層を形成した後、この絶縁層に異方性のエッチングを施すことにより、導電層ＧＬの側壁およびゲート電極ＧＬの側壁に側壁絶縁層ＳＷが形成される。
【００５３】
図１６を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ７が形成される。このレジストパターンＰＲ７、導電層ＧＬ、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、ＳＯＩ層ＳＬにコレクタ領域のｎ+領域ＣＬＨおよびｎ+エミッタ領域ＥＭが形成される。またｎＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｐ-領域ＰＣおよびｎ型領域ＮＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＮＳＤのｎ+領域ＮＨが形成される。この後、レジストパターンＰＲ７がアッシングなどにより除去される。
【００５４】
これにより、バイポーラトランジスタ形成領域には、コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭを有するバイポーラトランジスタＢＴが形成される。またｎＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＮＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｎＭＯＳトランジスタＮＴが形成される。
【００５５】
図１７を参照して、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を覆い、かつｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ８が形成される。このレジストパターンＰＲ８、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、ｐＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｎ-領域ＮＣおよびｐ型領域ＰＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＰＳＤのｐ+領域ＰＨが形成される。この後、レジストパターンＰＲ８がアッシングなどにより除去される。
【００５６】
これにより、ｐＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＰＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｐＭＯＳトランジスタＰＴが形成される。
【００５７】
図１８を参照して、バイポーラトランジスタＢＴ、ｎＭＯＳトランジスタＮＴ、ｐＭＯＳトランジスタＰＴなどを覆うように層間絶縁層ＩＩがＳＯＩ層ＳＬの表面全面に形成される。
【００５８】
図３を参照して、写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨが開口される。このコンタクトホールＣＨが導電層ＰＧにより埋め込まれる。この後、層間絶縁層ＩＩの表面全面上に導電層ＦＬが形成され、写真製版技術およびエッチング技術によりこの導電層ＦＬがパターニングされることにより、第１配線層ＦＬが形成される。
【００５９】
上記により、本実施の形態の半導体装置が製造される。
本実施の形態によれば、図１４に示すようにバイポーラトランジスタＢＴのｐ型ベース領域ＢＡはｐＭＯＳトランジスタＰＴのＬＤＤとなるｐ型領域ＰＬと同一のイオン注入工程により形成される。また図８に示すようにバイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ-領域ＣＬＬはｐＭＯＳトランジスタＰＴのチャネル形成領域となるｎ-領域ＣＬＬと同一のイオン注入工程により形成される。これにより、図４に示すようにｐ型ベース領域ＢＡのｐ型不純物濃度をコレクタ領域ＣＬのｎ-領域ＣＬＬの不純物濃度よりも高くすることができる。このため、バイポーラトランジスタＢＴにおけるパンチスルーが生じにくくなり、耐圧の向上および電流増幅率ｈＦＥの向上を図ることが容易となる。
【００６０】
また図１６に示すようにバイポーラトランジスタ形成領域では導電層ＧＬをマスクとしてｎ型不純物が注入される。このため、導電層ＧＬの２本の延在部分ＧＬＡの間をレジストパターンＰＲ７でマスクしてやれば、２本の延在部分ＧＬＡの各々の線幅およびそれらの間隔によりベース幅を決めることができる。よって、プロセスのバラツキを小さくすることもできる。
【００６１】
なお、図３を参照して、エミッタ側延在部分ＧＬＡの線幅Ｗ１は極力小さくすることが好ましい。この線幅Ｗ１が大きいと、図１４に示す工程で、エミッタ側延在部分ＧＬＡ直下のＳＯＩ層ＳＬに十分にｐ型不純物が注入されず、ｎ-領域ＣＬＬが残存するからである。
【００６２】
このため、本実施の形態においては、図３を参照して、エミッタ側延在部分ＧＬＡとコレクタ側延在部分ＧＬＡとを互いに異なる線幅とし、エミッタ側延在部分ＧＬＡの線幅Ｗ１をコレクタ側延在部分ＧＬＡの線幅Ｗ２よりも小さくすることが好ましい。またエミッタ側延在部分ＧＬＡの線幅Ｗ１は、写真製版技術における最小加工寸法（またはデザインルールの最小値）であることが好ましい。なお、線幅Ｗ１、Ｗ２とはエミッタ側延在部分ＧＬＡおよびコレクタ側延在部分ＧＬＡの各々の延在方向（図２の上下方向）に直交する方向（図２の左右方向）の寸法である。
【００６３】
また図４において、ｎ+エミッタ領域ＥＭの不純物濃度分布が破線の場合には、図１９（ａ）に示すように、ベース領域ＢＡとエミッタ領域ＥＭとのｐｎ接合における空乏層はＳＯＩ層ＳＬの表面から裏面へほぼ直線状に延びることになる。これに対して、図４においてｎ+エミッタ領域ＥＭの不純物濃度分布が実線の場合には、図１９（ｂ）に示すように、ベース領域ＢＡとエミッタ領域ＥＭとのｐｎ接合における空乏層はＳＯＩ層ＳＬの裏面側ではエミッタ領域ＥＭの下に廻り込むことになる。これにより、図１９（ａ）に示す場合よりも、エミッタ領域ＥＭとベース領域ＢＡとの接触面積を大きくすることができる。
【００６４】
（実施の形態２）
図２０は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図２０を参照して、本実施の形態の半導体装置の構成は、図１〜図４に示す実施の形態１の構成と比較して、ｎｐｎバイポーラトランジスタの構成および素子分離構造の構成において異なっている。
【００６５】
本実施の形態のバイポーラトランジスタＢＴにおいて、ｐ型ベース領域ＢＡは、ｐ-領域ＢＡＬとｐ型領域ＢＡＨとを有している。ｐ-領域ＢＡＬはエミッタ側延在部分ＧＬＡの直下に形成されており、ｐ型領域ＢＡＨはｐ-領域ＢＡＬの両側に位置するように形成されている。
【００６６】
またｐ型領域ＢＡＨは、実施の形態１におけるｐ型ベース領域ＢＡと同じ不純物濃度分布の部分とその部分よりも不純物濃度の高い部分とを有している。つまり、ｐ型領域ＢＡＨは、１×１０18ｃｍ-3〜１×１０20ｃｍ-3の不純物濃度を有し、かつＳＯＩ層ＳＬの厚み方向の中央部から表面側および裏面側の各々にかけてｐ型不純物濃度が低くなるような濃度分布の部分とその部分よりも不純物濃度の高い部分とを有している。ｐ型領域ＢＡＨのうち実施の形態１のｐ型ベース領域ＢＡと同じ不純物濃度分布の部分において、ｐ型領域ＢＡＨは、ＳＯＩ層ＳＬの厚み方向に対して、ｐＭＯＳトランジスタＰＴのＬＤＤとなるｐ型領域ＰＬと同じ不純物濃度分布を有している。また、ｐ型領域ＢＡＨは、実施の形態１のｐ型ベース領域ＢＡと同じ不純物濃度分布の部分およびその部分よりも不純物濃度の高い部分とのいずれにおいても、ｐＭＯＳトランジスタＰＴのｎ-チャネル形成領域ＮＣおよびコレクタ領域ＣＬのｎ-領域ＣＬＬの各々のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。
【００６７】
ｐ-領域ＢＡＬは、ｎＭＯＳトランジスタ形成領域のｐ-チャネル形成領域ＰＣと同じ不純物濃度分布を有している。またコレクタ領域ＣＬのｎ-領域ＣＬＬは、ｐＭＯＳトランジスタ形成領域のｎ-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。
【００６８】
素子分離構造ＩＲは、バイポーラトランジスタ形成領域においては完全分離の構造を有している。完全分離の構造とは、素子分離構造ＩＲを構成する溝ＴＲがＳＯＩ層ＳＬの表面から裏面まで達してＳＯＩ層を貫通し、その溝ＴＲ内を絶縁性の充填層ＳＩが埋め込む構造である。
【００６９】
また素子分離構造ＩＲは、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域においては完全分離と部分分離とが混在した構造を有している。
【００７０】
なお、本実施の形態のこれ以外の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【００７１】
次に、本実施の形態の半導体装置の製造方法について説明する。
図２１〜図３６は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。図２１を参照して、支持基板ＳＳ上に埋め込み絶縁層ＢＩを介してＳＯＩ層ＳＬが形成される。写真製版技術およびエッチング技術により、ＳＯＩ層ＳＬ上に、たとえばシリコン窒化膜よりなるマスク層ＭＡのパターンが形成される。このマスク層ＭＡをマスクとしてＳＯＩ層ＳＬにドライエッチングが施される。これにより、ＳＯＩ層ＳＬが貫通しない程度に選択的にエッチング除去され、ＳＯＩ層ＳＬの厚みの途中深さまで達する溝ＴＲがＳＯＩ層ＳＬに形成される。
【００７２】
図２２を参照して、部分分離としたい素子分離構造の溝ＴＲ上を覆うように、かつ完全分離としたい素子分離構造の溝ＴＲ上を露出するようにレジストパターンＰＲ１１が形成される。このレジストパターンＰＲ１１およびマスク層ＭＡをマスクとしてＳＯＩ層ＳＬにドライエッチングが施される。これにより、完全分離としたい素子分離構造の溝ＴＲがさらにエッチングされてＳＯＩ層ＳＬを貫通して埋め込み絶縁層ＢＩに達する。この後、レジストパターンＰＲ１１が、たとえばアッシングなどにより除去される。
【００７３】
図２３を参照して、溝ＴＲを埋め込むとともにマスク層ＭＡ上を覆うように、たとえばシリコン酸化膜よりなる充填層ＳＩが形成される。この後、ＣＭＰ（Chemical Mechanical Polishing）により少なくともマスク層ＭＡの上面が露出するまで充填層ＳＩが研磨除去される。この後、さらに充填層ＳＩにフッ酸（ＨＦ）などによるウエットエッチングが施され、充填層ＳＩの膜厚調整が行われる。これにより、溝ＴＲ内を埋め込むように充填層ＳＩが形成される。この後、マスク層ＭＡが除去される。
【００７４】
図２４を参照して、上記により、部分分離と完全分離とが混在した素子分離構造ＩＲが形成される。
【００７５】
図２５を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域を露出するようにレジストパターンＰＲ１２が形成される。このレジストパターンＰＲ１２をマスクとして、バイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域にｐ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域の各々のＳＯＩ層ＳＬにｐ-領域ＢＡＬ、ＰＣが形成される。この後、レジストパターンＰＲ１２がアッシングなどにより除去される。
【００７６】
図２６を参照して、ｎＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域を露出するようにレジストパターンＰＲ１３が形成される。このレジストパターンＰＲ１３をマスクとして、バイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域にｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域の各々のＳＯＩ層ＳＬにｎ-領域ＣＬＬ、ＮＣが形成される。この後、レジストパターンＰＲ１３がアッシングなどにより除去される。
【００７７】
図２７を参照して、ＳＯＩ層ＳＬ上に絶縁層ＧＩを介して、たとえば多結晶シリコンよりなる導電層ＧＬが形成される。
【００７８】
図２８を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１４が形成される。このレジストパターンＰＲ１４をマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域の各々の導電層ＧＬがｎ型の導電型となる。この後、レジストパターンＰＲ１４がアッシングなどにより除去される。
【００７９】
図２９を参照して、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を覆い、かつｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１５が形成される。このレジストパターンＰＲ１５をマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、ｐＭＯＳトランジスタ形成領域の導電層ＧＬがｐ型の導電型となる。この後、レジストパターンＰＲ１５がアッシングなどにより除去される。
【００８０】
図３０を参照して、バイポーラトランジスタ形成領域、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域の各導電層ＧＬが、写真製版技術およびエッチング技術によりパターニングされる。これにより、バイポーラトランジスタ形成領域においては、導電層ＧＬのパターンが形成され、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域の各々においては、導電層ＧＬからなるゲート電極ＧＬが形成される。
【００８１】
図３１を参照して、バイポーラトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域を覆い、かつｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１６が形成される。このレジストパターンＰＲ１６およびゲート電極ＧＬをマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、ｎＭＯＳトランジスタ形成領域のゲート電極ＧＬ直下に位置するｐ-領域ＰＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｎ型領域ＮＬが形成される。この後、レジストパターンＰＲ１６がアッシングなどにより除去される。
【００８２】
図３２を参照して、ｎＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１７が形成される。このレジストパターンＰＲ１７、導電層ＧＬおよびゲート電極ＧＬをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、レジストパターンＰＲ１７から露出したＳＯＩ層ＳＬにベース領域の一部となるｐ型領域ＢＡＨが形成される。この際、エミッタ側延在部分ＧＬＡがバラツキにより太い線幅となるように形成されている場合には、このエミッタ側延在部分ＧＬＡの直下にｐ型不純物が十分に注入されない。この場合には、図示しているようにエミッタ側延在部分ＧＬＡのパターンの直下にはｐ-領域ＢＡＬが残存する。
【００８３】
また上記のｐ型不純物のイオン注入により、ｐＭＯＳトランジスタ形成領域においては、ゲート電極ＧＬ直下に位置するｎ-領域ＮＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｐ型領域ＰＬが形成される。
【００８４】
上記のｐ型領域ＢＡＨのうち、図３１の工程でｎ-領域ＣＬＬが形成されていた領域にｐ型不純物が注入されてｐ型領域ＢＡＨとなった部分は、ｐＭＯＳトランジスタ形成領域のｐ型領域ＰＬと同じ不純物濃度分布となる。またｐ型領域ＢＡＨのうち、図３１の工程でｐ-領域ＢＡＬが形成されていた領域にｐ型不純物が注入されてｐ型領域ＢＡＨとなった部分は、ｐＭＯＳトランジスタ形成領域のｐ型領域ＰＬよりも高い不純物濃度となる。この後、レジストパターンＰＲ１７がアッシングなどにより除去される。
【００８５】
図３３を参照して、表面全面に絶縁層を形成した後、この絶縁層に異方性のエッチングを施すことにより、導電層ＧＬの側壁およびゲート電極ＧＬの側壁に側壁絶縁層ＳＷが形成される。
【００８６】
図３４を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１８が形成される。このレジストパターンＰＲ１８、導電層ＧＬ、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、ＳＯＩ層ＳＬにコレクタ領域のｎ+領域ＣＬＨおよびｎ+エミッタ領域ＥＭが形成される。またｎＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｐ-領域ＰＣおよびｎ型領域ＮＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＮＳＤのｎ+領域ＮＨが形成される。この後、レジストパターンＰＲ１８がアッシングなどにより除去される。
【００８７】
これにより、バイポーラトランジスタ形成領域には、コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭを有するバイポーラトランジスタＢＴが形成される。またｎＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＮＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｎＭＯＳトランジスタＮＴが形成される。
【００８８】
図３５を参照して、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を覆い、かつｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ１９が形成される。このレジストパターンＰＲ１９、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、ｐＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｎ-領域ＮＣおよびｐ型領域ＰＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＰＳＤのｐ+領域ＰＨが形成される。この後、レジストパターンＰＲ１９がアッシングなどにより除去される。
【００８９】
これにより、ｐＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＰＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｐＭＯＳトランジスタＰＴが形成される。
【００９０】
図３６を参照して、バイポーラトランジスタＢＴ、ｎＭＯＳトランジスタＮＴ、ｐＭＯＳトランジスタＰＴなどを覆うように層間絶縁層ＩＩがＳＯＩ層ＳＬの表面全面に形成される。
【００９１】
図２０を参照して、写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨが開口される。このコンタクトホールＣＨが導電層ＰＧにより埋め込まれる。この後、層間絶縁層ＩＩの表面全面上に導電層ＦＬが形成され、写真製版技術およびエッチング技術によりこの導電層ＦＬがパターニングされることにより、第１配線層ＦＬが形成される。
【００９２】
上記により、本実施の形態の半導体装置が製造される。
上述した実施の形態１においては、図１４に示すようにｐ型ベース領域ＢＡは、導電層ＧＬ越しにイオン注入を行なうことで、導電層ＧＬ直下のＳＯＩ層ＳＬにもｐ型不純物を注入することにより形成される。しかし、ｐ型ベース領域ＢＡは、ｐ型ソース／ドレイン領域ＰＳＤのＬＤＤとなるｐ型領域ＰＬと同じく低い不純物濃度で形成される。このため、エミッタ側延在部分ＧＬＡの線幅Ｗ１のバラツキによりこの線幅Ｗ１が大きくなると、エミッタ側延在部分ＧＬＡ直下におけるＳＯＩ層ＳＬの領域に、ｐ型ベース領域ＢＡ形成時のｐ型不純物が十分に注入されず、ｎ-領域ＣＬＬが残ることが懸念される。
【００９３】
一方、本実施の形態によれば、図２５に示す工程で、上記のエミッタ側延在部分ＧＬＡが形成されるＳＯＩ層ＳＬの領域に予めｐ-領域ＢＡＬが形成される。このため、仮にエミッタ側延在部分ＧＬＡの線幅がバラツキにより大きくなって、図３２に示す工程でその直下のＳＯＩ層ＳＬにｐ型領域ＢＡＨ形成のためのｐ型不純物が十分に注入されなくても、エミッタ側延在部分ＧＬＡ直下にｎ-領域ＣＬＬが残ることはない。
【００９４】
よって、本実施の形態においては、エミッタ側延在部分ＧＬＡの寸法（線幅Ｗ１）に制限がなくなるため、たとえばエミッタ側延在部分ＧＬＡの線幅Ｗ１をコレクタ側延在部分ＧＬＡの線幅Ｗ２と同じにすることができる。したがって、写真製版時におけるプロセスマージンを向上させることができる。
【００９５】
また本実施の形態においては、図３２に示すようにバイポーラトランジスタＢＴのｐ型ベース領域ＢＡＨはｐＭＯＳトランジスタＰＴのＬＤＤとなるｐ型領域ＰＬと同一のイオン注入工程により形成される。また図２６に示すようにバイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ-領域ＣＬＬはｐＭＯＳトランジスタＰＴのチャネル形成領域となるｎ-領域ＮＣと同一のイオン注入工程により形成される。これにより、実施の形態１と同様、バイポーラトランジスタＢＴにおける耐圧の向上および電流増幅率ｈＦＥの向上を図ることが容易となる。
【００９６】
また図３４に示すように導電層ＧＬのパターンをマスクとしてｎ型不純物が注入される。このため、導電層ＧＬの２本の延在部分ＧＬＡの間をレジストパターンＰＲ１８でマスクしてやれば、２本の延在部分ＧＬＡの各々の線幅およびそれらの間隔によりベース幅を決めることができる。よって、実施の形態１と同様、プロセスのバラツキを小さくすることもできる。
【００９７】
上記の本実施の形態では、図３２に示すｐ型領域（ＬＤＤ領域）ＰＬ形成のためのイオン注入の工程において、バイポーラトランジスタ形成領域では２本の延在部分ＧＬＡに挟まれる領域直下のＳＯＩ層ＳＬにもｐ型不純物が注入される。しかし、この工程において、２本の延在部分ＧＬＡに挟まれる領域直下のＳＯＩ層ＳＬにｐ型不純物が注入されなくてもよい。以下、そのことを説明する。
【００９８】
図３７は、図３２の工程に代えて、２本の延在部分ＧＬＡに挟まれる領域直下のＳＯＩ層ＳＬにｐ型不純物を注入しない工程を採用した場合の様子を示す概略断面図である。図３７を参照して、レジストパターンＰＲ１７は、バイポーラトランジスタ形成領域において、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとに挟まれる領域を覆い、かつ２つのエミッタ側延在部分ＧＬＡに挟まれる領域を露出するように形成される。このレジストパターンＰＲ１７、導電層ＧＬおよびゲート電極ＧＬをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、レジストパターンＰＲ１７から露出したＳＯＩ層ＳＬにベース領域の一部となるｐ型領域ＢＡＨが形成される。また上記のｐ型不純物のイオン注入により、ｐＭＯＳトランジスタ形成領域においては、ゲート電極ＧＬ直下に位置するｎ-領域ＮＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｐ型領域ＰＬが形成される。この後、図３３〜図３６および図２０で説明した工程と同様の工程を経ることにより、図３８に示す半導体装置が製造される。
【００９９】
図３８を参照して、上記の方法により形成されたバイポーラトランジスタＢＴにおいては、ベース領域ＢＡはｐ-領域ＢＡＬとｐ型領域ＢＡＨとを有している。このｐ-領域ＢＡＬとコレクタ領域ＣＬのｎ-領域ＣＬＬとの間にベース領域ＢＡのｐ型領域が配置されておらず、ｐ-領域ＢＡＬとｎ-領域ＣＬＬとは直接接合されてｐｎ接合を構成している。このｐｎ接合はコレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとに挟まれる領域の下に位置している。
【０１００】
またｐ型領域ＢＡＨは、実施の形態１におけるｐ型ベース領域ＢＡよりも高い不純物濃度を有しており、ｐＭＯＳトランジスタＰＴのｎ-チャネル形成領域ＮＣおよびコレクタ領域ＣＬのｎ-領域ＣＬＬの各々のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ型ベース領域ＢＡは、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとのうちエミッタ側延在部分ＧＬＡの下に位置し、コレクタ側延在部分ＧＬＡの下に位置していない。
【０１０１】
なおこれ以外の構成については図２０の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【０１０２】
（実施の形態３）
図３９は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図３９を参照して、本実施の形態の半導体装置の構成は、図１〜図４に示す実施の形態１の構成と比較して、ｎｐｎバイポーラトランジスタの構成において異なっている。
【０１０３】
本実施の形態のバイポーラトランジスタＢＴにおいて、エミッタ領域ＥＭは、ｎ+領域ＥＭＨと、そのｎ+領域ＥＭＨよりも低いｎ型不純物濃度を有するｎ型領域ＥＭＬとを有している。ｎ型領域ＥＭＬは、ｐ型ベース領域ＢＡとｎ+領域ＥＭＨとの間に形成されており、ｐ型ベース領域ＢＡとｐｎ接合を構成している。このｐｎ接合は、エミッタ側延在部分ＧＬＡの直下に形成されている。
【０１０４】
ｎ+領域ＥＭＨは、１×１０20ｃｍ-3以上の不純物濃度を有しており、ＳＯＩ層ＳＬの厚み方向の表面側（ゲート電極ＧＬ側）から裏面側（埋め込み絶縁層ＢＩ側）にかけてｎ型不純物濃度が低くなるような濃度分布を有している。このｎ+領域ＥＭＨは、ＳＯＩ層ＳＬの裏面にてｐ型ベース領域ＢＡおよびｎ-領域ＣＬＬの不純物濃度よりも高い濃度分布を有していてもよく、またＳＯＩ層ＳＬの裏面にてｐ型ベース領域ＢＡおよびｎ-領域ＣＬＬの不純物濃度よりも低い濃度分布を有していてもよい。
【０１０５】
なお、本実施の形態のこれ以外の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【０１０６】
次に、本実施の形態の半導体装置の製造方法について説明する。
図４０〜図４５は、本発明の実施の形態３における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図５〜図１２に示す実施の形態１の製造方法と同じ工程を経る。この後、図４０を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ２１が形成される。このレジストパターンＰＲ２１、導電層ＧＬおよびゲート電極ＧＬをマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域において２つのエミッタ側延在部分ＧＬＡの間に挟まれる領域下のＳＯＩ層ＳＬにｎ型領域ＥＭＬが形成される。またｎＭＯＳトランジスタ形成領域のゲート電極ＧＬ直下に位置するｐ-領域ＰＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｎ型領域ＮＬが形成される。この後、レジストパターンＰＲ２１がアッシングなどにより除去される。
【０１０７】
図４１を参照して、ｎＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ２２が形成される。このレジストパターンＰＲ２２、導電層ＧＬおよびゲート電極ＧＬをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとに挟まれる領域下のＳＯＩ層ＳＬにベース領域となるｐ型領域ＢＡが形成される。またｐＭＯＳトランジスタ形成領域のゲート電極ＧＬ直下に位置するｎ-領域ＮＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｐ型領域ＰＬが形成される。この後、レジストパターンＰＲ２２がアッシングなどにより除去される。
【０１０８】
図４２を参照して、表面全面に絶縁層を形成した後、この絶縁層に異方性のエッチングを施すことにより、導電層ＧＬの側壁およびゲート電極ＧＬの側壁に側壁絶縁層ＳＷが形成される。
【０１０９】
図４３を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ２３が形成される。このレジストパターンＰＲ２３、導電層ＧＬ、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、ＳＯＩ層ＳＬにコレクタ領域のｎ+領域ＣＬＨおよびエミッタ領域ＥＭのｎ+領域ＥＭＨが形成される。またｎＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｐ-領域ＰＣおよびｎ型領域ＮＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＮＳＤのｎ+領域ＮＨが形成される。この後、レジストパターンＰＲ２３がアッシングなどにより除去される。
【０１１０】
これにより、バイポーラトランジスタ形成領域には、コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭを有するバイポーラトランジスタＢＴが形成される。またｎＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＮＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｎＭＯＳトランジスタＮＴが形成される。
【０１１１】
図４４を参照して、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を覆い、かつｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ２４が形成される。このレジストパターンＰＲ２４、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、ｐＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｎ-領域ＮＣおよびｐ型領域ＰＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＰＳＤのｐ+領域ＰＨが形成される。この後、レジストパターンＰＲ２４がアッシングなどにより除去される。
【０１１２】
これにより、ｐＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＰＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｐＭＯＳトランジスタＰＴが形成される。
【０１１３】
図４５を参照して、バイポーラトランジスタＢＴ、ｎＭＯＳトランジスタＮＴ、ｐＭＯＳトランジスタＰＴなどを覆うように層間絶縁層ＩＩがＳＯＩ層ＳＬの表面全面に形成される。
【０１１４】
図３９を参照して、写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨが開口される。このコンタクトホールＣＨが導電層ＰＧにより埋め込まれる。この後、層間絶縁層ＩＩの表面全面上に導電層ＦＬが形成され、写真製版技術およびエッチング技術によりこの導電層ＦＬがパターニングされることにより、第１配線層ＦＬが形成される。
【０１１５】
上記により、本実施の形態の半導体装置が製造される。
本実施の形態においては、図４１に示すようにバイポーラトランジスタＢＴのｐ型ベース領域ＢＡはｐＭＯＳトランジスタＰＴのＬＤＤとなるｐ型領域ＰＬと同一のイオン注入工程により形成される。また図８に示すようにバイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ-領域ＣＬＬはｐＭＯＳトランジスタＰＴのチャネル形成領域となるｎ-領域ＮＣと同一のイオン注入工程により形成される。これにより、実施の形態１と同様、バイポーラトランジスタＢＴにおける耐圧の向上および電流増幅率ｈＦＥの向上を図ることが容易となる。
【０１１６】
また図４３に示すように導電層ＧＬをマスクとしてｎ型不純物が注入される。このため、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとの間をレジストパターンＰＲ２３でマスクしてやれば、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとの各々の線幅およびそれらの間隔によりベース幅を決めることができる。よって、実施の形態１と同様、プロセスのバラツキを小さくすることもできる。
【０１１７】
（実施の形態４）
図４６は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図４６を参照して、本実施の形態の半導体装置の構成は、図１〜図４に示す実施の形態１の構成と比較して、ｎｐｎバイポーラトランジスタの構成において異なっている。
【０１１８】
本実施の形態のバイポーラトランジスタＢＴにおいて、コレクタ領域ＣＬのｎ-領域ＣＬＬとｐ型ベース領域ＢＡとのｐｎ接合の位置は、エミッタ側延在部分ＧＬＡの下に位置している。またｐ型ベース領域ＢＡは、エミッタ側延在部分ＧＬＡおよびその側壁の側壁絶縁層ＳＷの下に位置している。
【０１１９】
なお、本実施の形態のこれ以外の構成は上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【０１２０】
次に、本実施の形態の半導体装置の製造方法について説明する。
図４７〜図５１は、本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図５〜図１３に示す実施の形態１の製造方法と同じ工程を経る。この後、図４７を参照して、ｎＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ３１が形成される。このレジストパターンＰＲ３１、導電層ＧＬおよびゲート電極ＧＬをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、２つのエミッタ側延在部分ＧＬＡの間に挟まれる領域下のＳＯＩ層ＳＬにｐ型領域ＢＡが形成される。またｐＭＯＳトランジスタ形成領域のゲート電極ＧＬ直下に位置するｎ-領域ＮＣを挟むようにＳＯＩ層ＳＬにＬＤＤとなるｐ型領域ＰＬが形成される。この後、レジストパターンＰＲ３１がアッシングなどにより除去される。
【０１２１】
図４８を参照して、表面全面に絶縁層を形成した後、この絶縁層に異方性のエッチングを施すことにより、導電層ＧＬのパターンの側壁およびゲート電極ＧＬの側壁に側壁絶縁層ＳＷが形成される。
【０１２２】
図４９を参照して、ｐＭＯＳトランジスタ形成領域を覆い、かつバイポーラトランジスタ形成領域の一部およびｎＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ３２が形成される。このレジストパターンＰＲ３２、導電層ＧＬ、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばヒ素などのｎ型不純物がイオン注入される。これにより、バイポーラトランジスタ形成領域においては、ＳＯＩ層ＳＬにコレクタ領域のｎ+領域ＣＬＨおよびｎ+エミッタ領域ＥＭが形成される。またｎＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｐ-領域ＰＣおよびｎ型領域ＮＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＮＳＤのｎ+領域ＮＨが形成される。この後、レジストパターンＰＲ３２がアッシングなどにより除去される。
【０１２３】
これにより、バイポーラトランジスタ形成領域には、コレクタ領域ＣＬ、ベース領域ＢＡおよびエミッタ領域ＥＭを有するバイポーラトランジスタＢＴが形成される。またｎＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＮＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｎＭＯＳトランジスタＮＴが形成される。
【０１２４】
図５０を参照して、バイポーラトランジスタ形成領域およびｎＭＯＳトランジスタ形成領域を覆い、かつｐＭＯＳトランジスタ形成領域を露出するようにフォトレジストのパターンＰＲ３３が形成される。このレジストパターンＰＲ３３、ゲート電極ＧＬおよび側壁絶縁層ＳＷをマスクとして、たとえばボロンなどのｐ型不純物がイオン注入される。これにより、ｐＭＯＳトランジスタ形成領域のゲート電極ＧＬおよび側壁絶縁層ＳＷ直下に位置するｎ-領域ＮＣおよびｐ型領域ＰＬを挟むようにＳＯＩ層ＳＬにソース／ドレイン領域ＰＳＤのｐ+領域ＰＨが形成される。この後、レジストパターンＰＲ３３がアッシングなどにより除去される。
【０１２５】
これにより、ｐＭＯＳトランジスタ形成領域には、１対のソース／ドレイン領域ＰＳＤ、ゲート絶縁層ＧＩおよびゲート電極ＧＬを有するｐＭＯＳトランジスタＰＴが形成される。
【０１２６】
図５１を参照して、バイポーラトランジスタＢＴ、ｎＭＯＳトランジスタＮＴ、ｐＭＯＳトランジスタＰＴなどを覆うように層間絶縁層ＩＩがＳＯＩ層ＳＬの表面全面に形成される。
【０１２７】
図４６を参照して、写真製版技術およびエッチング技術により層間絶縁層ＩＩにコンタクトホールＣＨが開口される。このコンタクトホールＣＨが導電層ＰＧにより埋め込まれる。この後、層間絶縁層ＩＩの表面全面上に導電層ＦＬが形成され、写真製版技術およびエッチング技術によりこの導電層ＦＬがパターニングされることにより、第１配線層ＦＬが形成される。
【０１２８】
上記により、本実施の形態の半導体装置が製造される。
本実施の形態においては、図４７に示すようにバイポーラトランジスタＢＴのｐ型ベース領域ＢＡはｐＭＯＳトランジスタＰＴのＬＤＤとなるｐ型領域ＰＬと同一のイオン注入工程により形成される。また図８に示すようにバイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ-領域ＣＬＬはｐＭＯＳトランジスタＰＴのチャネル形成領域となるｎ-領域ＮＣと同一のイオン注入工程により形成される。これにより、実施の形態１と同様、バイポーラトランジスタＢＴにおける耐圧の向上および電流増幅率ｈＦＥの向上を図ることが容易となる。
【０１２９】
また図４９に示すように導電層ＧＬをマスクとしてｎ型不純物が注入される。このため、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとの間をレジストパターンＰＲ３２でマスクしてやれば、コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡとの各々の線幅およびそれらの間隔によりベース幅を決めることができる。よって、実施の形態１と同様、プロセスのバラツキを小さくすることもできる。
【０１３０】
（実施の形態５）
上記の実施の形態１〜４におけるバイポーラトランジスタの特性は、図５２のガンメルプロットに示すように、導電層ＧＬの極性に影響を受ける。図５２を参照して、ｎｐｎバイポーラトランジスタにおいて導電層ＧＬの極性がｐ型の場合には、コレクタ電流ＩＣの直線の傾きはエミッタ−ベース間電圧（Ｖｂｅ）の低い領域において小さく、高い領域において大きくなる。これに対して、ｎｐｎバイポーラトランジスタにおいて導電層ＧＬの極性がｎ型の場合には、ベース領域がワークファンクションでリーク電流を抑える方向に働くため、耐圧が低くてもコレクタ電流ＩＣとベース電流ＩＢが並行なガンメル特性を得ることができる。
【０１３１】
上述した実施の形態１〜４においては、バイポーラトランジスタ形成領域の導電層ＧＬのパターンは、ｎ型不純物を注入されているためｎ型の極性を有している。このため、耐圧が低くてもコレクタ電流ＩＣとベース電流ＩＢが並行なガンメル特性を得ることができ、コレクタ電流ＩＣに対して電流増幅率ｈＦＥが一定になりやすく、バイポーラトランジスタの特性を把握することが容易となる。
【０１３２】
また上述した実施の形態１〜４における導電層ＧＬの極性をｐ型とすることもできる。この場合には、エミッタ−ベース間電圧（Ｖｂｅ）の低い領域と高い領域とにおいてコレクタ電流ＩＣの特性を変えることができる。
【０１３３】
以上より、求められる特性に応じて導電層ＧＬの極性を選択することが好ましい。
また、たとえば実施の形態１の図１４に示す工程では導電層ＧＬにｐ型不純物がイオン注入され、また図１６に示す工程では導電層ＧＬにｎ型不純物がイオン注入される。このように製造工程において不純物が導電層ＧＬに注入され、導電層ＧＬの極性に影響を及ぼす場合がある。そこで、たとえば実施の形態１においては図１０に示す工程で導電層ＧＬに積極的に不純物を注入することで、導電層ＧＬの極性の安定化を図っている。このように極性の安定した導電層ＧＬを形成することにより、求められるバイポーラトランジスタの特性も安定して得ることができる。
【０１３４】
また導電層ＧＬの極性をｐ型とする場合には、この図１０に示す導電層ＧＬへの不純物の注入工程においてｐ型の不純物が注入されればよい。
【０１３５】
なお上記においては１つのバイポーラトランジスタＢＴ上の２つの導電層ＧＬＡ（コレクタ側延在部分ＧＬＡとエミッタ側延在部分ＧＬＡ）の双方を同じ極性とする場合について説明したが、２つの導電層ＧＬＡを互いに異なる導電型、つまり逆導電型の極性としてバイポーラトランジスタの性能を向上させることもできる。
【０１３６】
（実施の形態６）
本実施の形態においては、バイポーラトランジスタの使用時におけるバイアスを変更することにより、バイポーラトランジスタの特性を向上させることについて説明する。
【０１３７】
図５３は、ｎｐｎバイポーラトランジスタのｎ型の極性の導電層ＧＬにバイアスを印加した場合の特性を示す図である。図５３を参照して、導電層ＧＬに正のバイアス（たとえば０．３Ｖ）を印加した場合、トランジスタとしてオンする方向にバイアスがかかるため、コレクタ電流ＩＣが増大し、電流増幅率ｈＦＥが高くなる。また導電層ＧＬに負のバイアス（たとえば−０．３Ｖ）を印加した場合、トランジスタとしてオフする方向にバイアスがかかるため、コレクタ電流ＩＣは減少し、電流増幅率ｈＦＥは低くなる。しかし、この場合、コレクタ電流ＩＣとベース電流ＩＢとが互いに並行な特性となる方向にコレクタ電流ＩＣが変動する。
【０１３８】
以上より、形成されたバイポーラトランジスタの特性および必要な性能に応じて、導電層ＧＬに正および負のいずれかのバイアスを印加できるように導電層ＧＬを構成することにより、バイポーラトランジスタの性能を向上させることができる。
【０１３９】
図５４は、導電層ＧＬとベース領域ＢＡとを電気的に接続して同電位とした様子を示す概略断面図である。また図５５は、導電層ＧＬのバイアスを変化させた場合のバイポーラトランジスタの特性を示す図である。図５５を参照して、図５４に示すように導電層ＧＬの電位をベース領域と同電位とした場合（ＶＧ＝ＶＢ）には、ベース領域の電位が上がると導電層ＧＬにもバイアスが印加され、エミッタ−ベース間電圧（Ｖｂｅ）の高い領域でコレクタ電流ＩＣが増加する。このため、図５４に示すように導電層ＧＬの電位をベース領域と同電位とした場合には、電流増幅率ｈＦＥが他の場合（ＶＧ＝−０．３Ｖ、０Ｖ、０．３Ｖ）と比較して増加する。
【０１４０】
導電層ＧＬとベース領域ＢＡとを互いに異なる電位とする場合には、導電層ＧＬとベース領域ＢＡとの各々に別々の端子が必要となる。しかし、図５４に示すように導電層ＧＬとベース領域ＢＡとが互いに同電位となるように構成された場合には、導電層ＧＬとベース領域ＢＡとをショートさせればよいため、追加の端子を設ける必要はない。
【０１４１】
次に、ＳＯＩ基板の支持基板ＳＳにバイアスを印加した場合について説明する。
図５６は、ｐｎｐバイポーラトランジスタにおいてＳＯＩ基板の支持基板ＳＳにバイアスを印加した場合のコレクタ電流ＩＣと電流増幅率ｈＦＥとの変化を示す図である。図５６を参照して、ＳＯＩ基板に形成されたトランジスタは支持基板ＳＳに電圧を印加すると特性が変動する。このため、トランジスタがオンする方向に支持基板ＳＳにバイアス（ｐｎｐバイポーラトランジスタにおいてたとえば＋４Ｖ、＋２Ｖ）を印加すればコレクタ電流ＩＣが増加し電流増幅率ｈＦＥも増加する。またトランジスタがオフする方向に支持基板ＳＳにバイアス（ｐｎｐバイポーラトランジスタにおいてたとえば−４Ｖ、−２Ｖ）を印加すればコレクタ電流ＩＣが低下し電流増幅率ｈＦＥも低下する。このように支持基板ＳＳにバイアスを印加可能なように支持基板ＳＳが構成されている場合には、所望の特性のバイポーラトランジスタＢＴを得ることができる。
【０１４２】
以上より、ＳＯＩ基板の支持基板ＳＳに印加するバイアス、導電層ＧＬに印加するバイアスを制御することにより、所望の特性のバイポーラトランジスタＢＴを得ることができる。
【０１４３】
（素子分離構造）
素子分離構造ＩＲは、実施の形態１、３および４で説明したように部分分離構造のみからなっていてもよく、また実施の形態２で説明したように完全分離構造と部分分離構造とが混在した構造からなっていてもよく、また完全分離構造のみからなっていてもよい。
【０１４４】
たとえば図５７に示すようにｎｐｎバイポーラトランジスタＢＴにおいては、ＳＯＩ層ＳＬのベース領域ＢＡが形成される部分はｐウエル領域となっており、コレクタ領域ＣＬおよびエミッタ領域ＥＭが形成される部分はｎウエル領域となっている。このため、コレクタ領域ＣＬの周囲およびエミッタ領域ＥＭの周囲には、ｐウエル領域とｎウエル領域とのｐｎ接合ができる。
【０１４５】
そこで、図５８に示すようにｐウエル領域とｎウエル領域とのｐｎ接合ができる箇所（コレクタ領域ＣＬの側方端部およびエミッタ領域ＥＭの側方端部）に完全分離構造ＣＩの素子分離構造ＩＲが設けられる。この場合、コレクタ領域ＣＬの側方端部およびエミッタ領域ＥＭの側方端部においてｐウエル領域とｎウエル領域との間に素子分離構造ＩＲが位置することになるため、ｐウエル領域とｎウエル領域とのｐｎ接合が形成されることはなくなる。このため、そのｐｎ接合部から接合リーク電流が生じることは抑制される。
【０１４６】
またバイポーラトランジスタ形成領域に設けられる素子分離構造ＩＲの全体を完全分離構造とする場合には、図５９および図６０に示すようにベース領域ＢＡの引き出し部を設けない構成も考えられる。この場合には、２本の導電層ＧＬの間にすべてのコンタクト（コレクタ領域ＣＬとのコンタクト、ベース領域ＢＡとのコンタクト、エミッタ領域ＥＭとのコンタクト）が形成される。そして、コレクタ領域ＣＬに電気的に接続された第１の配線層と、ベース領域ＢＡに電気的に接続された第１の配線層と、エミッタ領域ＥＭに電気的に接続された第１の配線層とが互いに並走するように配置されている。この構造においても、バイポーラトランジスタ形成領域に設けられる素子分離構造の全体が完全分離構造であるため、接合リーク電流を低減することができる。
【０１４７】
一方、図５７の構造において素子分離構造の全体を部分分離構造とした場合には、素子分離構造下のｐウエルを、ベース領域ＢＡの引き出し部までの電流経路として用いることができる。このため、抵抗を低減することができる。
【０１４８】
また素子分離構造を完全分離構造のみとした場合および部分分離構造のみとした場合には、完全分離構造と部分分離構造とを混在させた場合よりも製造工程を簡略化することができる。
【０１４９】
素子分離構造を完全分離構造のみとするか、部分分離構造のみとするか、または完全分離構造と部分分離構造との混在構造とするかは、デバイスのサイズ、デバイスのレイアウト、ベース領域ＢＡの濃度などにより適宜選択され得る。
【０１５０】
（バイポーラトランジスタの適用）
上述した実施の形態１〜６のバイポーラトランジスタＢＴは、たとえば基準電圧発生回路（バンドギャップレファレンス）、温度センサなどに適用される。
【０１５１】
図６１は、実施の形態１〜６のバイポーラトランジスタＢＴが適用されるトリミング要バンドギャップレファレンス回路の構成の一例を示す図である。図６１を参照して、この回路は、ｎｐｎバイポーラトランジスタＢＴ１、ＢＴ２、ＢＴ３と、ｐＭＯＳトランジスタＰＴ１、ＰＴ２、ＰＴ３と、抵抗Ｒ１、Ｒ２と、オペアンプＯＡとを有している。
【０１５２】
ｎｐｎバイポーラトランジスタＢＴ１、ＢＴ２、ＢＴ３の各々のエミッタはＶｓｓ電位に電気的に接続されている。ｎｐｎバイポーラトランジスタＢＴ１、ＢＴ２、ＢＴ３の各々のベースはコレクタと電気的に接続されている。ｎｐｎバイポーラトランジスタＢＴ１とｎｐｎバイポーラトランジスタＢＴ２とのサイズ比は１対ｎ（ｎ＞１）とされている。
【０１５３】
ｎｐｎバイポーラトランジスタＢＴ１のコレクタはｐＭＯＳトランジスタＰＴ１のドレインに電気的に接続されている。ｎｐｎバイポーラトランジスタＢＴ２のコレクタは抵抗Ｒ１を介してｐＭＯＳトランジスタＰＴ２のドレインに電気的に接続されている。ｎｐｎバイポーラトランジスタＢＴ３のコレクタは抵抗Ｒ３を介してｐＭＯＳトランジスタＰＴ３のドレインに電気的に接続されている。ｐＭＯＳトランジスタＰＴ１、ＰＴ２、ＰＴ３の各々のソースはＶｅｘｔ電位に電気的に接続されている。
【０１５４】
ｐＭＯＳトランジスタＰＴ１、ＰＴ２の各々のドレインはオペアンプＯＡの差動入力端子に電気的に接続されており、ｐＭＯＳトランジスタＰＴ１、ＰＴ２、ＰＴ３の各々のゲートはオペアンプＯＡの出力端子に電気的に接続されている。
【０１５５】
この回路構成により、温度環境に影響されない、すなわち温度に依存しない一定の出力電圧が出力される。
【０１５６】
このような回路を構成するバイポーラトランジスタＢＴ１、ＢＴ２、ＢＴ３に実施の形態１〜６のバイポーラトランジスタＢＴが適用され得る。
【０１５７】
なお上記の実施の形態１〜６においては、ｎｐｎバイポーラトランジスタについて説明したが、ｐｎｐバイポーラトランジスタにおいても、バイポーラトランジスタ形成に用いる工程がｎＭＯＳトランジスタとｐＭＯＳトランジスタとで逆になるだけであるため、本発明はｐｎｐバイポーラトランジスタに関しても同様に適用することができる。
【０１５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５９】
本発明は、バイポーラトランジスタおよび絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【０１６０】
【図１】本発明の実施の形態１における半導体装置の構成であってバイポーラトランジスタ形成領域の構成を概略的に示す平面図である。
【図２】図１から第１配線層ＦＬおよび第２配線ＵＬを省略して、その一部を拡大して示す部分拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿うバイポーラトランジスタ部の概略断面とＣＭＯＳトランジスタ部の概略断面とを合せて示す図である。
【図４】図１〜図３に示したバイポーラトランジスタＢＴの各領域のＳＯＩ層内における不純物濃度分布を示す図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１９】図４におけるｎ+エミッタ領域ＥＭの不純物濃度分布が破線の場合（ａ）と実線の場合（ｂ）とにおけるベース領域ＢＡとエミッタ領域ＥＭとのｐｎ接合における空乏層の様子を示す図である。
【図２０】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図２１】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２２】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２３】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２４】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２５】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２７】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２８】本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略断面図である。
【図２９】本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３０】本発明の実施の形態２における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３１】本発明の実施の形態２における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３２】本発明の実施の形態２における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の第１６工程を示す概略断面図である。
【図３７】図３２の工程に代えて、導電層ＧＬの２本の延在部分ＧＬＡに挟まれる領域直下のＳＯＩ層ＳＬにｐ型不純物を注入しない工程を採用した場合の様子を示す概略断面図である。
【図３８】ベース領域ＢＡのｐ-領域ＢＡＬとｎ+エミッタ領域ＥＭとの間にベース領域ＢＡのｐ型領域ＢＡＨが配置された構成を示す概略断面図である。
【図３９】本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図４０】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４１】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４２】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図４３】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【図４４】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。
【図４５】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。
【図４６】本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図４７】本発明の実施の形態４における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４８】本発明の実施の形態４における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４９】本発明の実施の形態４における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５０】本発明の実施の形態４における半導体装置の製造方法の第４工程を示す概略断面図である。
【図５１】本発明の実施の形態４における半導体装置の製造方法の第５工程を示す概略断面図である。
【図５２】ｎｐｎバイポーラトランジスタにおいて導電層ＧＬの極性がバイポーラトランジスタの特性に影響を与えることを説明するためのＶｂｅとＩＣ、ＩＢとの関係を示す図である。
【図５３】ｎｐｎバイポーラトランジスタのｎ型の極性の導電層ＧＬにバイアスを印加した場合の特性を示す図である。
【図５４】導電層ＧＬとベース領域ＢＡとを電気的に接続して同電位とした様子を示す概略断面図である。
【図５５】導電層ＧＬのバイアスを変化させた場合のバイポーラトランジスタの特性を示す図である。
【図５６】ｐｎｐバイポーラトランジスタにおいてＳＯＩ基板の支持基板ＳＳにバイアスを印加した場合のコレクタ電流ＩＣと電流増幅率ｈＦＥとの変化を示す図である。
【図５７】本発明の実施の形態１におけるｎｐｎバイポーラトランジスタのｐウエル領域とｎウエル領域との分布の様子を示す平面図である。
【図５８】本発明の実施の形態１におけるｎｐｎバイポーラトランジスタのｐウエル領域とｎウエル領域とのｐｎ接合ができる箇所に完全分離構造ＣＩの素子分離構造ＩＲを設けた様子を示す平面図である。
【図５９】バイポーラトランジスタ形成領域に設けられる素子分離構造ＩＲの全体を完全分離構造とし、ベース領域ＢＡの引き出し部を設けない構成を示す平面図である。
【図６０】図５９の構成を複数個並べた構成を概略的に示す平面図である。
【図６１】本発明の実施の形態１〜６のバイポーラトランジスタＢＴが適用されるトリミング要バンドギャップレファレンス回路の構成の一例を示す図である。
【符号の説明】
【０１６１】
ＢＡ  ベース領域、ＢＡＨ  ｐ型ベース領域（ｐ型領域）、ＢＡＬ  ｐ-領域、ＢＩ  埋め込み絶縁層、ＢＴ，ＢＴ１，ＢＴ２，ＢＴ３  バイポーラトランジスタ、ＣＨ  コンタクトホール、ＣＩ  完全分離構造、ＣＬ  コレクタ領域、ＣＬＨ  ｎ+領域、ＣＬＬ  ｎ-領域、ＥＭ  エミッタ領域、ＥＭＨ  ｎ+領域、ＥＭＬ  ｎ型領域、ＦＬ  第１配線層、ＦＬＡ  配線層、ＦＬＢ  パッド層、ＧＩ  ゲート絶縁層（絶縁層）、ＧＬ  ゲート電極（導電層）、ＧＬＡ  延在部分（エミッタ側延在部分，コレクタ側延在部分）、ＧＬＢ  延在部分、ＩＩ  層間絶縁層、ＩＲ  素子分離構造、ＭＡ  マスク層、ＮＣ  ｎ-チャネル形成領域、ＮＨ  ｎ+領域、ＮＬ  ｎ型領域、ＮＳＤ  ｎ型ソース／ドレイン領域、ＮＴ  ｎＭＯＳトランジスタ、ＯＡ  オペアンプ、ＰＣ  ｐ-チャネル形成領域、ＰＧ  導電層、ＰＨ  ｐ+領域、ＰＬ  ｐ型領域、ＰＳＤ  ｐ型ソース／ドレイン領域、ＰＴ，ＰＴ１，ＰＴ２，ＰＴ３  ｐＭＯＳトランジスタ、Ｒ１，Ｒ３  抵抗、ＳＩ  充填層、ＳＬ  ＳＯＩ層、ＳＳ  支持基板、ＳＷ  側壁絶縁層、ＴＲ  溝、ＵＬ  第２配線層、ＶＡ  ビアホール。
【図１】
2009212455.tif 000003
【図２】
2009212455.tif 000004
【図３】
2009212455.tif 000005
【図４】
2009212455.tif 000006
【図５】
2009212455.tif 000007
【図６】
2009212455.tif 000008
【図７】
2009212455.tif 000009
【図８】
2009212455.tif 000010
【図９】
2009212455.tif 000011
【図１０】
2009212455.tif 000012
【図１１】
2009212455.tif 000013
【図１２】
2009212455.tif 000014
【図１３】
2009212455.tif 000015
【図１４】
2009212455.tif 000016
【図１５】
2009212455.tif 000017
【図１６】
2009212455.tif 000018
【図１７】
2009212455.tif 000019
【図１８】
2009212455.tif 000020
【図１９】
2009212455.tif 000021
【図２０】
2009212455.tif 000022
【図２１】
2009212455.tif 000023
【図２２】
2009212455.tif 000024
【図２３】
2009212455.tif 000025
【図２４】
2009212455.tif 000026
【図２５】
2009212455.tif 000027
【図２６】
2009212455.tif 000028
【図２７】
2009212455.tif 000029
【図２８】
2009212455.tif 000030
【図２９】
2009212455.tif 000031
【図３０】
2009212455.tif 000032
【図３１】
2009212455.tif 000033
【図３２】
2009212455.tif 000034
【図３３】
2009212455.tif 000035
【図３４】
2009212455.tif 000036
【図３５】
2009212455.tif 000037
【図３６】
2009212455.tif 000038
【図３７】
2009212455.tif 000039
【図３８】
2009212455.tif 000040
【図３９】
2009212455.tif 000041
【図４０】
2009212455.tif 000042
【図４１】
2009212455.tif 000043
【図４２】
2009212455.tif 000044
【図４３】
2009212455.tif 000045
【図４４】
2009212455.tif 000046
【図４５】
2009212455.tif 000047
【図４６】
2009212455.tif 000048
【図４７】
2009212455.tif 000049
【図４８】
2009212455.tif 000050
【図４９】
2009212455.tif 000051
【図５０】
2009212455.tif 000052
【図５１】
2009212455.tif 000053
【図５２】
2009212455.tif 000054
【図５３】
2009212455.tif 000055
【図５４】
2009212455.tif 000056
【図５５】
2009212455.tif 000057
【図５６】
2009212455.tif 000058
【図５７】
2009212455.tif 000059
【図５８】
2009212455.tif 000060
【図５９】
2009212455.tif 000061
【図６０】
2009212455.tif 000062
【図６１】
2009212455.tif 000063