(57)【要約】【課題】バースト信号の利得制御を高速かつ安定して行うことができるバーストモード自動利得制御回路を提供することである。【解決手段】バーストモード対応のディジタル自動利得制御回路において、バースト信号検出回路を用い利得制御回路の制御を行うことで、バースト信号の利得制御を高速かつ安定動作させることを特徴とする。【選択図】図１
2009212924.tif 000002
【特許請求の範囲】
【請求項１】
可変利得増幅器を有するバーストモード対応のディジタル自動利得制御回路において、バースト信号検出回路を設け、前記バースト信号検出回路の検出結果に基づいて前記可変利得増幅器の制御を行うことを特徴とするバーストモード自動利得制御回路。
【請求項２】
バーストモード対応のディジタル自動利得制御回路において、
入力信号を増幅し出力する可変利得増幅器と、
前記可変利得増幅器から出力された信号の振幅と所定の閾値との比較を行い該比較結果に基づいて前記可変利得増幅器の利得を制御する利得切替回路と、
前記可変利得増幅器から出力された所定の信号識別信号を検出し、これに基づいて前記利得切替回路を制御するバースト信号検出回路と
を備えたことを特徴とするバーストモード自動利得制御回路。
【請求項３】
バーストモード対応のディジタル自動利得制御回路において、
入力信号を増幅し出力する可変利得増幅器と、
前記可変利得増幅器から出力された信号の振幅と所定の閾値との比較を行い該比較結果に基づいて前記可変利得増幅器の利得を制御する利得切替回路と、
前記可変利得増幅器から出力された所定の信号識別信号を、前記所定の閾値よりも低い値に設定されたコンパレータで検出し、これに基づいて前記利得切替回路を制御するバースト信号検出回路と
を備えたことを特徴とするバーストモード自動利得制御回路。
【請求項４】
前記所定の信号識別信号がバースト信号識別信号であることを特徴とする請求項３に記載のバーストモード自動利得制御回路。
【請求項５】
前記利得切替回路が、前記可変利得増幅器から出力された信号が前記所定の閾値を越えた場合に、前記可変利得増幅器の利得を切り替えることを特徴とする請求項４に記載のバーストモード自動利得制御回路。
【請求項６】
請求項１ないし５のうちのいずれか１項に記載のバーストモード自動利得制御回路を備えたことを特徴とするアクセス系バースト信号対応光インターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバーストモード自動利得制御回路に関し、特にバーストモード信号を扱う光受信器において自動利得制御を行うバーストモード自動利得制御回路に関する。
【背景技術】
【０００２】
バーストモード信号を扱う光受信器において、自動利得制御回路を用いて広ダイナミックレンジかつ高速応答を実現する場合、複数の固定利得を持つ増幅器を離散的に切替制御するディジタル自動利得制御回路が用いられる。この回路を高速動作させるには、極力バースト信号の先頭数ビットで振幅検出による利得切替の判定を行う必要がある。
【０００３】
しかし、切替を行うか行わないか判定閾値近傍の振幅が入力される条件（切替点）では、受信機の持つ応答特性のリップル等で生じる尖頭波形の歪み・振幅の大小や受信信号に乗るノイズ成分、受信機で発生するノイズの影響を受けるため、切替信号を検出するタイミングが不安定になり、検出時間の遅れを生じる可能性が高くなるという問題があった。
【０００４】
また、プリアンブル信号の前には、プリバイアス信号が設定されるが、広いダイナミックレンジを有する、ディジタル制御方式の自動利得制御回路においては、このプリバイアス信号を高利得で増幅するため、雑音成分により切替検出回路およびバースト信号検出回路の誤動作させてしまう場合があった。
【０００５】
バーストモード信号を扱う光受信器において、自動利得制御回路を用い広ダイナミックレンジかつ高速応答を実現する場合、複数の固定利得を持つ増幅器をディジタル制御方式で切替制御する自動利得制御回路が用いられる。
【０００６】
切替制御はバースト信号の振幅を検出することで判定し、振幅に応じ適切な利得に制御される。この回路を高速動作させるには、極力バースト信号の先頭数ビットで振幅検出による利得切替の判定を行う必要がある。
【０００７】
しかし、切替を行うか行わないか判定閾値近傍の振幅が入力される条件（切替点）では、受信機の持つ応答特性のリップル等で生じる尖頭波形の歪み・振幅の大小や受信信号に乗るノイズ成分、受信機で発生するノイズの影響で、切替検出タイミングが不安定になり、検出時間の遅れを生じる可能性が高くなるという問題があった。
【０００８】
これらの対策として発明された特許文献１に開示された手段は、ペイロードでの利得切替を禁止する有効な手段である。
【０００９】
しかしながら、バースト光送受信システムでは、バースト光送信に用いるレーザダイオードの高速応答のため、バースト信号先頭部分のプリアンブル信号のさらに前にプリバイアスと呼ばれる、微小に発光する区間が設定される。
【００１０】
広いダイナミックレンジを有する３値（以上）の利得を持つ自動利得制御回路を用いる場合、この微小に発光するプリバイアス信号が、切替判別の閾値に達する場合がある。そのとき、プリバイアス信号の立ち上がりで利得切替制御を開始するが、プリバイアス後のプリアンブル信号区間には、さらに振幅の大きい信号が入力されるため、このプリアンブル信号の振幅に応じた適切な利得設定（切替）を行わなければならない。
【００１１】
特許文献１には、データ検出コンパレータと遅延回路を用い利得切替を禁止する構成が開示されている。
【００１２】
【特許文献１】特開２００６−３１１０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の従来例では以下のような問題があった。
【００１４】
すなわち、特許文献１には、データ検出コンパレータと遅延回路を用い利得切替を禁止する構成が開示されており、遅延回路を用いることにより、プリバイアス信号をマスクすることで、プリバイアス信号後の切替を可能にしている一方、プリバイアス信号が閾値に達しない小さい入力振幅では、遅延回路を用いたことにより、検出時間が長くなるため、広いダイナミックレンジにわたって、高速に切替動作を行えないという問題があった。
【００１５】
本発明は上記の点にかんがみてなされたもので、バースト信号の利得制御を高速かつ安定して行うことができるバーストモード自動利得制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、バーストモード対応のディジタル自動利得制御回路において、バースト信号検出回路を用い利得制御回路の制御を行うことで、バースト信号の利得制御を高速かつ安定動作させることを特徴とする。
【００１７】
また本発明は、バーストモード対応のディジタル制御方式の自動利得制御回路において、切替検出を高速かつ安定動作させるため、バースト信号の先頭数ビットで切替検出回路の動作を停止させるバースト信号検出回路を用いる。
【００１８】
バースト信号検出は、立ち上がりエッジ検出回路を多段接続したカウンタ回路で実現し、プリアンブル信号の“１０１０・・・”信号を検出する。
【００１９】
プリアンブル信号の前にくるプリバイアス信号区間内での切替検出を停止することはなく、プリアンブル信号の先頭数ビットでの切替動作を安定に行うことができ、広い入力ダイナミックレンジに対して高速切替動作が可能となる。
【発明の効果】
【００２０】
本発明によれば、バースト信号の利得制御を高速かつ安定して行うことができるバーストモード自動利得制御回路を提供することができる。
【００２１】
すなわち、本発明によれば、プリアンブル信号の数ビット内で、切替動作が完了するため、プリアンブルビット数の消費の少ない高速応答が可能である。
【００２２】
また本発明によれば、プリバイアス信号の長さやその有無による影響を受けにくいという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態の構成の説明］
図１は、本発明によるバーストモード自動利得制御回路の一実施の形態の構成を示すブロック図である。
【００２４】
図１において、１０は可変利得増幅器であり、２０は利得切替回路であり、３０はバースト信号検出回路である。
【００２５】
可変利得増幅器１０は、利得切替回路２０で設定された値に基づき、入力信号を増幅し出力するものである。
【００２６】
利得切替回路２０は、可変利得増幅器１０から出力された信号の振幅と切替判別用に設定された閾値との比較を行う切替判別回路であり、可変利得増幅器１０から出力された信号が、切替判別用に設定された閾値を越えた場合に利得切替を確定し、可変利得増幅器１０へ出力する。
【００２７】
バースト信号検出回路３０は、可変利得増幅器１０から出力された“１０１０・・・”のバースト信号識別信号（プリアンブル信号）を、利得切替検出閾値より低い値に設定されたコンパレータで検出し、利得切替回路２０を制御する。
［実施の形態の動作の説明］
次に、図１〜図５を用いて実施例１の動作を説明する。
【実施例１】
【００２８】
図１に示した各構成の具体的構成の一例を図２に示す。
【００２９】
図１に示した可変利得増幅器１０は、一例として図２の構成になっている。
【００３０】
図２において、可変利得増幅器１０は、反転増幅器１０１と第一の抵抗１０２と、第二の抵抗１０３と、ＮチャネルＭＯＳトランジスタ１０４とで構成され、利得切替回路２０の出力とＮチャネルＭＯＳトランジスタ１０４のゲート端子とが接続される。
【００３１】
利得切替回路２０の制御信号がローの場合、ＮチャネルＭＯＳトランジスタ１０４はオフ状態となり、増幅器の動作には関与しない。この場合、入力端子に電流信号を入力すると、反転増幅器１０１に並列に接続された第一の抵抗１０２で電圧変換され高利得で出力される。
【００３２】
利得切替回路２０の制御信号がハイの場合、ＮチャネルＭＯＳトランジスタ１０４はオン状態となり、入力端子に電流信号が入力されると、反転増幅器１０１に並列に接続された第一の抵抗１０２とＮチャネルＭＯＳトランジスタ１０４を介し、第二の抵抗１０３に電流が流れる。よって、第一の抵抗１０２と第二の抵抗１０３との合成抵抗により、電圧変換され低利得で出力される。このように可変利得増幅器１０は２値の利得を持つ可変利得増幅器として働く。
【００３３】
利得切替回路２０は、一例として図２の構成になっている。
【００３４】
図２において、利得切替回路２０は、可変利得増幅器１０の出力に接続されたコンパレータ２０１と、コンパレータ２０１の出力およびバースト信号検出回路３０の出力を入力とするＡＮＤゲート回路２０２と、ＡＮＤゲート回路２０２の出力およびリセット信号を入力とするラッチ回路２０３とで構成される。
【００３５】
コンパレータ２０１に閾値ＶｔｈＧを越える信号が入力されると、可変利得増幅器１０の利得を下げるよう利得切替信号を出力する。
【００３６】
バースト信号検出回路３０がバースト信号先頭と判別している間（ハイである間）は、ＡＮＤゲート回路２０２の入力はともにハイ状態となるため、コンパレータ２０１の出力と同じ信号を出力する。この信号をラッチ回路２０３に入力すると、ハイに遷移すると同時に状態を保持し、次のバーストリセットが掛かるまでは、一定の利得切替信号を出力する。
【００３７】
バースト信号検出回路３０がバースト信号先頭の検出を完了していると判断した場合には、ＡＮＤゲート回路２０２の一方の入力がローとなるため、コンパレータ２０１の出力がハイに切替ったとしても、ＡＮＤゲート回路２０２の出力はローのままであり、ラッチ回路２０３の出力の状態は遷移せず、次のバーストリセットが掛かるまで切替えを行うことはない。
【００３８】
バースト信号検出回路３０は、一例として図２の構成になっている。
【００３９】
図２において、バースト信号検出回路３０は、可変利得増幅器１０の出力に接続されたコンパレータ３０１と、この出力に接続されたラッチ回路３０２〜３０５を縦続接続したカウンタとで構成され、反転出力のラッチ回路３０５の出力をバースト信号検出回路３０の出力とする。
【００４０】
コンパレータ３０１の閾値ＶｔｈＢは、コンパレータ２０１の閾値ＶｔｈＧより低い値に設定する。バースト信号が入力される前には、各ラッチ回路にリセットが掛かり、ラッチ回路３０２〜３０４の出力はローに設定、ラッチ回路３０５の出力はハイに設定される。
【００４１】
次に、コンパレータ２０１が閾値ＶｔｈＧを越えるような振幅の信号が入力されると、コンパレータ３０１はＶｔｈＢを越え、バースト信号の先頭パルスがＶｔｈＢを越えた場合、切替り（立ち上がり）と同時にラッチ回路３０２の出力はローからハイに切替わる。
【００４２】
続いて、バースト信号の２パルス目／３パルス目の立ち上がりと同時にラッチ回路３０３／ラッチ回路３０４出力が順次ローからハイに切替わり、４パルス目の立ち上がりと同時に、ラッチ回路３０５の出力はハイからローに切替わり、最終的にバースト信号の４パルス目の立ち上がりで、バースト信号検出回路３０の出力は、ローを出力し、バースト信号検出を完了する。
【００４３】
図３から図５は、図２に示した実施例１の動作を説明するためのタイミングチャートであり、図２の可変利得増幅器１０の入力信号と出力信号、バースト信号検出回路３０の出力信号、利得切替回路２０の出力信号の各動作タイミングを示したものである。
【００４４】
図３から図５は、それぞれ可変利得増幅器１０の僅かに入力波形が異なるケースを示している。
【００４５】
図３は、バースト入力信号の応答が良い通常のケースであり、先頭パルスからパルスの尖頭値が均一になっており、利得切替閾値ＶｔｈＧを僅かに越える振幅を入力した場合である。
【００４６】
入力信号の１パルス目で利得切替閾値ＶｔｈＧを越えるため、利得切替回路２０の出力は、入力信号の１パルス目で利得切替信号を出力する。この結果、可変利得増幅器１０の利得は下がり、２パルス目以降の可変利得増幅器１０の出力信号の振幅が減少し以降、低い利得に固定された状態で動作する。このとき、可変利得増幅器１０の出力信号は先頭１パルス目のみバースト信号検出閾値を越え以降は、閾値を越えないので、バースト信号検出回路３０の出力信号は、ハイのまま状態遷移を行わない。
【００４７】
図４は、バースト入力信号のパルス尖頭値が時間とともに微かに上昇していくケースであり、本バーストモード光受信器と対向で接続される送信器や受信器の影響でバースト応答特性が悪いケースを想定したタイミングチャートである。また、この入力信号の振幅はおおよそ５パルス目以降で、図３の尖頭値と同等で、１パルス目から徐々に尖頭値が高くなる場合である。
【００４８】
この場合、可変利得増幅器１０の出力は、入力信号の５パルス目で利得切替閾値ＶｔｈＧを越える。同時に、先頭１パルス目から、利得切替閾値ＶｔｈＧより低い値に設定されたバースト信号検出閾値ＶｔｈＢを越えるため、４パルス目の立ち上がりに応じて、バースト信号検出回路３０の出力がハイからローに切替わる。この結果、利得切替回路２０の出力は、ローのまま遷移せず、次のリセット信号が入力されて保持され、可変利得増幅器１０は高い利得のままで動作を行う。
【００４９】
図５は、入力信号にノイズが重畳されたケースであり、実使用での動作を想定したものである。
【００５０】
このケースでは入力信号の５パルス目の尖頭に利得切替閾値ＶｔｈＧを越えるノイズが重畳された場合である。このときの動作は、図４の動作と同様であり、可変利得増幅器１０は高い利得のままで動作を行う。
【００５１】
図３から図５のケースで説明したように、本実施例の回路は４パルス目までで利得切替の判定を完了し、高速な切替動作を実現する。
【実施例２】
【００５２】
図６〜図９を用いて実施例２の動作を説明する。
【００５３】
本実施例は、２値の利得を有する実施例１に対し、３値の利得を持つことにより、より広いダイナミックレンジを有した光受信器に用いられる。
【００５４】
可変利得増幅器１１は、一例として図６の構成になっている。
【００５５】
図６において、可変利得増幅器１１は、反転増幅器１０１と、第一の抵抗１０２と、第二の抵抗１０３と、第一のＮチャネルＭＯＳトランジスタ１０４とで構成され、利得切替回路２１の第一の出力が第一のＮチャネルＭＯＳトランジスタ１０４のゲート端子に接続される。さらに、反転増幅器１０１と並列に、第三の抵抗１０５と第二のＮチャネルＭＯＳトランジスタ１０６が接続され、第二のＮチャネルＭＯＳトランジスタ１０６のゲート端子は利得切替回路２１の第二の出力に接続される。
【００５６】
利得切替回路２１の第一／第二の出力信号がともにローの場合、第一／第二のＮチャネルＭＯＳトランジスタ１０４、１０６ともオフ状態となり、増幅器の動作には関与しない。よって、入力端子に電流信号を入力すると、反転増幅器１０１に並列に接続された第一の抵抗１０２で電圧変換され、高利得で出力される。
【００５７】
利得切替回路２１の第一の出力信号がハイ、第二の出力信号がローの場合、第一のＮチャネルＭＯＳトランジスタ１０４はオン状態、第二のＮチャネルＭＯＳトランジスタ１０６はオフ状態となり、入力端子に電流信号が入力されると、反転増幅器１０１に並列に接続された第一の抵抗１０２と第一のＮチャネルＭＯＳトランジスタ１０４を介し、第二の抵抗１０３に電流が流れる。よって、第一の抵抗１０２と第二の抵抗１０３の合成抵抗により、電圧変換され、中利得で出力される。
【００５８】
次に、利得切替回路２１の第一／第二の出力信号がともにハイの場合、第一／第二のＮチャネルＭＯＳトランジスタ１０４／１０６ともオン状態となり、入力端子に電流信号が入力されると、反転増幅器１０１に並列に接続された第一の抵抗１０２と第一のＮチャネルＭＯＳトランジスタ１０４を介し、第二の抵抗１０３と第二のＮチャネルＭＯＳトランジスタ１０６を介し、第三の抵抗１０５に電流が流れる。よって、第一の抵抗１０２と第二の抵抗１０３と第三１０５の合成抵抗により、電圧変換され、低利得で出力される。このように可変利得増幅器１１は、３値の利得を持つ可変利得増幅器として働く。
【００５９】
利得切替回路２１は、一例として図６の構成になっている。
【００６０】
図６において、利得切替回路２１は、可変利得増幅器１１の出力に接続されたコンパレータ２０１と、コンパレータ２０１の出力およびバースト信号検出回路３０の出力を入力とする第一のＡＮＤゲート回路２０２と、ＡＮＤゲート回路２０２の出力およびリセット信号を入力とする第一のラッチ回路２０３とで構成される。
【００６１】
さらに、利得切替回路２１では、第一のラッチ回路２０３の出力に遅延回路２０４が接続され、その出力と第一のＡＮＤゲート回路２０２の出力を入力とする第二のＡＮＤゲート回路２０５が接続され、その出力とリセット信号を入力とする第二のラッチ回路２０６とで構成され、第一のラッチ回路２０３の出力を第一の出力、第二のラッチ回路２０６の出力を第二の出力とする。
【００６２】
コンパレータ２０１に閾値ＶｔｈＧを越える信号が入力されると、コンパレータ２０１にはハイ信号が出力され、同時にバースト信号検出回路３０がバースト信号先頭と判別しハイを出力していると、第一のＡＮＤゲート回路２０２の入力はコンパレータ２０１と同じ状態を出力する。
【００６３】
第一のラッチ回路２０３は、第一のＡＮＤゲート回路２０２の出力がハイに切替ったと同時にハイ状態に遷移し、次のバーストリセットが掛かるまで状態を保持し続ける。第一の出力に利得切替信号を出力し、次の瞬間に可変利得増幅器１１は中利得となる。中利得に切替った状態で、可変利得増幅器１１に次のパルスが入力され、この出力が、コンパレータ２０１に閾値ＶｔｈＧを越えた場合、バースト信号検出回路３０がハイを出力していれば、第一のＡＮＤゲート回路２０２はハイを出力する。
【００６４】
第二のＡＮＤゲート回路２０５では、この出力と、遅延回路２０４を介した第一のラッチ回路２０３の出力が同時にハイになれば、出力がハイになるので、これを入力とする第二のＡＮＤゲート回路２０６は切替りと同時に、ハイに遷移し、次のバーストリセットが掛かるまで状態を保持し続ける。第二の出力には第二の利得切替信号を出力し、可変利得増幅器１１は低利得状態になる。
【００６５】
このように、利得切替回路２１では、入力の先頭パルスで、高利得確定の判定を行い、切替え判定後、中利得状態で次の信号を受信したあと、中利得確定の判定を逐次判定を行うよう動作する。
【００６６】
バースト信号検出回路３０は、一例として図６の構成になっており、図２と同様な構成で実現できる。
【００６７】
図７から図９は、図６の実施例２の動作を説明するためのタイミングチャートであり、図６の可変利得増幅器１１の入力と出力信号、バースト信号検出回路３０の出力信号、利得切替回路２１の出力信号の各動作を示している。
【００６８】
また、図７から図９は、それぞれ入力波形が異なるケースを示している。
【００６９】
図７は、可変利得増幅器１１が中利得に保持されるケースであり、中利得で利得切替閾値ＶｔｈＧを僅かに越えないような振幅が入力された場合である。
【００７０】
入力信号の１パルス目で利得切替閾値ＶｔｈＧを越えるため、入力信号の１パルス目で利得切替回路２１の第一の利得切替信号がハイに遷移し、可変利得増幅器１１の利得は中利得に下がる。この結果、２パルス目以降は可変利得増幅器１１の出力信号の振幅が減少するが、バースト信号検出閾値を越えるため、４パルス目の立ち上がりと同時にバースト信号検出回路３０の出力がハイとなり低利得への切替は不可となる。よって５パルス目以降、ノイズやパターン効果等で、可変利得増幅器１１の出力信号が利得切替閾値ＶｔｈＧを越えることがあっても、中利得を保持したまま安定状態で動作する。
【００７１】
図８は、可変利得増幅器１１が低利得まで切替るケースであり、入力信号の１パルス目で利得切替閾値ＶｔｈＧを越え、利得切替回路２１の１パルス目で第一の利得切替信号がハイになり、可変利得増幅器１１の利得は中利得に切替り、可変利得増幅器１１の出力信号の振幅が減少するが、次の２パルス目も利得切替閾値ＶｔｈＧを越えるため、第二の利得切替信号もハイになり、低利得に切替りこの状態で安定動作する。
【００７２】
図９は、バーストモード光送信器に用いられるレーザダイオードを高速応答させるため、プリアンブル信号の手間にくるプリバイアスと呼ばれる微小に発光する区間がある場合であり、このプリバイアス信号を可変利得増幅器１１が高利得時に僅かにバースト信号検出閾ちを越え、かつ、切替動作後は、図７と同様、可変利得増幅器１１が中利得に保持され、利得切替閾値ＶｔｈＧを僅かに越えないような信号が入力されたケースである。
【００７３】
このとき、図７と同様、入力信号の１パルス目で利得切替閾値ＶｔｈＧを越えるので、利得切替回路２１の第一の利得切替信号がハイに遷移し、可変利得増幅器１１の利得は中利得に下がり、２パルス目以降は可変利得増幅器１１の出力信号の振幅は減少する。
【００７４】
一方、バースト信号検出回路は、プリバイアス信号の立ち上がりで、バースト信号検出閾値を越えるため、プリバイアス区間で動作を開始する。
【００７５】
この場合、図９に示すように４回目の閾値を越えるタイミングは、入力信号の５パルス目の立ち上がりであり、この時点で、バースト信号検出回路３０の出力はローに遷移し、以降の切替動作を不可能にする。
【００７６】
本実施例の回路は、パルス信号を検出し、先頭数ビットでの切替動作を完了させることができ、プリバイアス長に依らない、高速な切替動作を実現することができる。
【００７７】
すなわち、本発明によれば、プリアンブル信号の数ビット内で、切替動作が完了するため、プリアンブルビット数の消費の少ない高速応答が可能である。
【００７８】
また本発明によれば、プリバイアス信号の長さやその有無による影響を受けにくいという効果を奏する。
【実施例３】
【００７９】
図１０の実施例は、図６の実施例の回路のバースト信号検出回路を変更したものである。バースト信号検出回路３１は、その一例を示すものである。
【００８０】
可変利得増幅器１１の出力に接続されたコンパレータ３１１と、この出力に接続されたラッチ回路３１２〜３１５を縦続接続したカウンタで構成し、反転出力のラッチ回路３１５の出力をバースト信号検出回路３１の出力とする。図６との違いは、コンパレータ３１１をヒステリシス幅ΔＶｈを持つヒステリシスコンパレータを用いることである。また、コンパレータ３１１からラッチ回路３１３、３１５への接続の極性を反転させることを特徴とする。
【００８１】
図１１は、図１０の実施例における、プリバイアス信号を含む入力条件における動作を示すタイミングチャートであり、図９に対応するものである。
【００８２】
バースト信号検出回路３１以外は図６の実施例と同様であるため、バースト信号検出回路３１の動作の相違について説明する。
【００８３】
バースト信号検出回路３１のヒステリシスコンパレータ３１１のヒステリシスにより、ヒステリシスコンパレータ３１１の出力がハイに切替る電圧は、バースト信号検出閾値ＶｔｈＢ＋ΔＶｈ／２となるため、入力信号の１パルス目の立ち上がりで、はじめてハイ状態になり、ラッチ回路３１２の出力はハイ状態を保持する。
【００８４】
次に、ヒステリシスコンパレータ３１１の出力がローに切替る電圧は、バースト信号検出閾値ＶｔｈＢ−ΔＶｈ／２となるため、２パルス目の立ち下がりで、ローに切替る。ヒステリシスコンパレータ３１１出力とラッチ回路３１３の入力は反転論理で接続されているので、ラッチ回路３１３の出力はハイ状態に切替る。
【００８５】
さらに、３パルス目の立ち上がりで、ラッチ回路３１４の出力はハイ状態に切替り、立ち下がりで、ラッチ回路３１５の（反転）出力はローに切替る。
【００８６】
本回路の特徴であるコンパレータにヒステリシスを持たせることにより、図１１のようにプリバイアス信号にノイズが重畳した場合にも、チャタリングによる誤動作を防止することができ、かつ、本実施例においては、３パルス目での高速な切替動作が確実に行える。
【００８７】
また、切替動作を完了させるタイミングは、カウンタの段数を増減させることで、容易に変更できることは、図２および図６の実施例と同様である。
【実施例４】
【００８８】
図１２の実施例は、図６の実施例の回路のバースト信号検出回路を変更したものである。バースト信号検出回路３２は、その一例を示すものである。
【００８９】
図１２において、バースト信号検出回路３２は、可変利得増幅器１１の出力に接続された第一のコンパレータ３２１と、この出力に接続されたラッチ回路３２２、３２４と、可変利得増幅器１１の出力に論理反転で接続された第二のコンパレータ３２６と、この出力に接続されたラッチ回路３２３、３２５と、を縦続接続したカウンタで構成し、反転出力のラッチ回路３２５の出力をバースト信号検出回路３２の出力とする。
【００９０】
図６との違いは、閾値のことなる２つのコンパレータを用いることとそれぞれのコンパレータ出力を入力とするカウンタ回路で構成したことである。また、第二のコンパレータ３２６を反転入力とすることで、可変利得増幅器１１の出力のハイからローへの遷移によって、カウンタを動作せることを特徴とする。
【００９１】
本実施例の動作は、図１１に示した図１０の実施例の回路とほぼ同様である。本回路の特徴はヒステリシスコンパレータ３１１を用いた場合のハイに切替る閾値電圧ＶｔｈＢ＋ΔＶｈ／２が、第一のバースト信号検出閾値ＶｔｈＢＨに、ローに切替る閾値電圧ＶｔｈＢ−ΔＶｈ／２が、第二のバースト信号検出閾値ＶｔｈＢＬに相当する検出用コンパレータを２つで構成したことであり、図１０と同様、プリバイアス信号のノイズに対する誤動作を防止することができる。
【００９２】
ヒステリシスコンパレータを用いず、コンパレータ２つで構成する利点は、（正）帰還回路を用いるヒステリシスコンパレータと比較し、単純な回路構成で実現できるとともに、高速化、閾値の設定が容易であることである。
【実施例５】
【００９３】
図１３の実施例は、図６の実施例の回路のバースト信号検出回路を変更したものである。バースト信号検出回路３３は、その一例を示すものである。
【００９４】
図１３において、バースト信号検出回路３３は、可変利得増幅器１１の出力に接続されたバンドパスフィルタ３３６と、その出力に接続されるコンパレータ３３１と、この出力に接続されたラッチ回路３３２から３３５を縦続接続したカウンタで構成し、ラッチ回路３３５の反転出力をバースト信号検出回路３３の出力とする。
【００９５】
図６との違いは、コンパレータの入力にバンドパスフィルタ３３６を接続したことである。これにより、コンパレータ入力では直流成分が除去されるため、図９に示すようなプリバイアス信号とバースト信号検出閾値ＶｔｈＢが等しく、コンパレータ入力が不安定となるような状態での動作を防ぐことができる。
【００９６】
図１４は、図１３の実施例における、プリバイアス信号を含む入力条件における動作を示すタイミングチャートである。
【００９７】
本回路の特徴はコンパレータ３３１の前に接続したバンドパスフィルタ３３６により、可変利得増幅器１１の出力信号の直流成分が除去された信号がコンパレータ３３１に入力されることである。
【００９８】
コンパレータにはプリバイアス信号の立ち上がりがバースト検出閾値ＶｔｈＢを越え、ラッチ回路３３２の出力をハイにする。コンパレータの入力は直流成分が除去されるため徐々にレベルが下がり、プリバイアス信号の１ビット目で再び、バースト検出閾値ＶｔｈＢを越え、ラッチ回路３３３の出力をハイにする。
【００９９】
続いて、２パルス目の立ち上がりでラッチ回路３３４の出力をハイに、３パルス目の立ち上がりでラッチ回路３３５の出力がローとなりバースト信号検出回路３３動作を完了し、以降の切替動作を不可能にする。
【０１００】
本実施例の回路は、プリバイアス信号で、バースト検出回路を動作させる場合においても、立ち上がり波形を確実に検出することができるため、プリバイアスに重畳するノイズの影響を受けにくく、プリバイアス信号の影響を受けにくい、高速な切替動作を実現することができる。なお、バンドパスフィルタ３３６は、ハイパスフィルタにしても同様な働きをする。
【実施例６】
【０１０１】
図１５の実施例は、図６の実施例の回路のバースト信号検出回路を変更したものである。バースト信号検出回路３４は、その一例を示すものである。
【０１０２】
図１５において、バースト信号検出回路３４は、可変利得増幅器１１の出力に接続されたバンドパスフィルタ３４６と、その出力に接続されるコンパレータ３４１と、この出力に接続されたラッチ回路３４２から３４３を縦続接続したカウンタで構成し、ラッチ回路３４３の反転出力に、カウンタに代え第二の遅延回路３４４を接続し、バースト信号検出回路３４の出力とする。
【０１０３】
図１３との違いは、ラッチ回路による立ち上がり検出は、プリバイアス信号の立ち上がりとプリアンブル信号の１ビット目の計２つの立ち上がりで行い、立ち上がり波形を２回検出したあとは、遅延回路３４４である一定時間おいて、バースト信号検出信号を出力する点である。
【０１０４】
図１６は、図１５の実施例の動作を示すタイミングチャートであり、図６の実施例における、プリバイアス信号を含む入力条件と同じである。
【０１０５】
本回路の動作は図１３の実施例の動作を示した図１４のタイミングとプリアンブル信号の１ビット目の信号を検出するまでは同じである。
【０１０６】
ラッチ回路３４３の出力がローになると、遅延回路３４４で設定された遅延時間分遅れて、バースト信号検出回路３４の出力がローになり、バースト信号検出回路３３動作を完了し、以降の切替動作を不可能にする。
【０１０７】
図１５ならびに図１３の実施例は、バンドパスフィルタを通過したコンパレータ入力信号は、時間とともに、平均値が０レベル（無信号入力時と同一のレベル）に収束するため、尖頭値は図１２までのＤＣ結合の回路と比べ半分の値に収束していく。よって、時間の経過とともに尖頭値が下がり、バースト信号検出閾値ＶｔｈＢを越える確率が減るため、ラッチ回路の段数を増やすことで、検出タイミングを調整することは困難であり、本実施例に示す、遅延回路を用いることが有効である。
【０１０８】
プリバイアスに重畳するノイズの影響を受けにくく、プリバイアス信号のノイズ、長さの影響を受けにくく、切替に要する時間も、遅延回路で調整が可能であり、安定な高速な切替動作を実現することができる。
【産業上の利用可能性】
【０１０９】
本発明は、アクセス系バースト信号対応光インターフェースに適用することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明によるバーストモード自動利得制御回路の一実施の形態の構成を示すブロック図である。
【図２】図１に示した各構成の具体的構成の一例を示す図である。
【図３】図２に示した実施例１の動作を説明するためのタイミングチャートである。
【図４】図２に示した実施例１の動作を説明するためのタイミングチャートである。
【図５】図２に示した実施例１の動作を説明するためのタイミングチャートである。
【図６】実施例２における具体的構成の一例を示す図である。
【図７】図６に示した実施例２の動作を説明するためのタイミングチャートである。
【図８】図６に示した実施例２の動作を説明するためのタイミングチャートである。
【図９】図６に示した実施例２の動作を説明するためのタイミングチャートである。
【図１０】実施例３における具体的構成の一例を示す図である。
【図１１】図１０に示した実施例３の動作を説明するためのタイミングチャートである。
【図１２】実施例４における具体的構成の一例を示す図である。
【図１３】実施例５における具体的構成の一例を示す図である。
【図１４】図１３に示した実施例５の動作を説明するためのタイミングチャートである。
【図１５】実施例６における具体的構成の一例を示す図である。
【図１６】図１５に示した実施例６の動作を説明するためのタイミングチャートである。
【符号の説明】
【０１１１】
１０、１１  可変利得増幅器
２０、２１  利得切替回路
３０、３１、３２、３３、３４  バースト信号検出回路
【図１】
2009212924.tif 000003
【図２】
2009212924.tif 000004
【図３】
2009212924.tif 000005
【図４】
2009212924.tif 000006
【図５】
2009212924.tif 000007
【図６】
2009212924.tif 000008
【図７】
2009212924.tif 000009
【図８】
2009212924.tif 000010
【図９】
2009212924.tif 000011
【図１０】
2009212924.tif 000012
【図１１】
2009212924.tif 000013
【図１２】
2009212924.tif 000014
【図１３】
2009212924.tif 000015
【図１４】
2009212924.tif 000016
【図１５】
2009212924.tif 000017
【図１６】
2009212924.tif 000018