(57)【要約】【課題】動作に支障が生じるような電源スイッチ制御経路の故障を検出する。【解決手段】回路ブロック２内の回路部と、回路部の電源供給を制御する複数の電源スイッチ１０と、共通の制御線１１を介して複数の電源スイッチ１０をオンまたはオフする制御部１２と、制御部１２に近い側で制御線１１の途中に設けられ、その接続と遮断を制御するテストスイッチ部１３と、制御部１２に遠い側で制御線１１に接続され、テストスイッチ部１３の動作に伴う制御線電位の変化を受け、テスト応答を出力するフリップフロップ回路ＦＦｒと、を有する。【選択図】図５
2009264948.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の供給を受けて動作する回路部と、
前記電源電圧を前記回路部に供給するときに流れる電源電流の経路に設けられる複数の電源スイッチと、
共通の制御線を介して前記複数の電源スイッチをオンまたはオフする制御部と、
前記制御部に近い側で前記制御線の途中に設けられ、当該制御線の接続と遮断を電気的に制御するテストスイッチ部と、
前記制御部に遠い側で前記制御線に接続され、前記テストスイッチ部が前記制御線の遮断または再接続を行ったときの制御線電位の変化を受け、テスト応答を出力する応答出力部と、
を有する半導体装置。
【請求項２】
前記テストスイッチ部は、入力されるテストモード信号が非テスト時を示すときは、前記制御部を前記複数の電源スイッチに接続し、前記テストモード信号がテスト時を示すときは、前記複数の電源スイッチをオンまたはオフするテスト信号を前記複数の電源スイッチに接続する選択部を含む
請求項１に記載の半導体装置。
【請求項３】
前記選択部は、前記テストモード信号が非テスト時を示すときは共に第１入力の選択状態となって、前記制御部を前記複数の電源スイッチに接続する第１および第２セレクタを有し、
前記テストスイッチ部は、さらに、
第１入力に前記制御部が接続されている前記第１セレクタの出力と、出力に前記複数の電源スイッチが接続されている前記第２セレクタの第１入力との接続ノードに設けられ、前記第１セレクタが第１入力を選択したときの前記接続ノードの電位変化を受けて入力経路の故障検出応答を出力する入力経路応答出力部と、
前記テストモード信号と前記テスト信号に応じて前記第１および第２セレクタを制御する回路であって、前記非テスト時に前記第１および第２セレクタを共に第１入力の選択状態に制御し、前記第１セレクタが第２入力を選択し、かつ前記第２セレクタが第１入力を選択するときに前記複数の電源スイッチをオン、オフの一方に制御し、前記第１セレクタが第１入力を選択し、かつ前記第２セレクタが第２入力を選択する前記故障検出応答の出力時に、前記第２セレクタの第２入力を介して前記複数の電源スイッチをオン、オフの他方に制御するセレクタ制御部と、
を有する
請求項１に記載の半導体装置。
【請求項４】
前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを有し、
前記応答出力部が、前記シフトレジスタを構成する複数のフリップフロップ回路の１つである
請求項１に記載の半導体装置。
【請求項５】
前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを有し、
前記応答出力部と前記入力経路応答出力部の各々が、前記シフトレジスタを構成する複数のフリップフロップ回路の１つである
請求項３に記載の半導体装置。
【請求項６】
前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを有し、
前記回路部と前記シフトレジスタの一部が、前記複数の電源スイッチを介して電源供給が制御される回路ブロック内に含まれ、
入力されるテストモード信号がテスト時を示し、かつ、前記電源スイッチをオフして前記回路部への電源供給を遮断するときは、前記シフトレジスタの前記回路ブロック内を通らない分岐であるバイパスを選択し、前記テストモード信号が非テスト時を示すときは、前記回路ブロック内のシフトレジスタ部分を含むシフト経路を選択するバイパス回路を有する
請求項１に記載の半導体装置。
【請求項７】
前記回路部に対して前記入力パターンの印加と応答の収集を制御するシフトレジスタを含む複数のシフトレジスタを有し、
前記応答出力部が、前記複数のシフトレジスタの何れか１つを構成する複数のフリップフロップ回路の１つである
請求項６に記載の半導体装置。
【請求項８】
前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを含む複数のシフトレジスタを有し、
前記複数のシフトレジスタの１つである所定のシフトレジスタの一部と前記回路部が、前記複数の電源スイッチを介して電源供給が制御される回路ブロック内に含まれ、
入力されるテストモード信号がテスト時を示し、かつ、前記電源スイッチをオフして前記回路部への電源供給を遮断するときは、前記シフトレジスタの前記回路ブロック内を通らない分岐であるバイパスを選択し、前記テストモード信号が非テスト時を示すときは、前記回路ブロック内のシフトレジスタ部分を含むシフト経路を選択するバイパス回路を有し、
前記応答出力部と前記入力経路応答出力部の各々が、前記所定のシフトレジスタまたは他のシフトレジスタを構成する複数のフリップフロップ回路の１つである
請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路部の電源供給を複数の電源スイッチで制御することが可能な半導体装置に関する。特定的に本発明は、電源スイッチの制御経路のテストを行う構成を有する半導体装置に関する。
【背景技術】
【０００２】
回路に対しスイッチトランジスタにより電源供給の遮断とその解除を制御するものとして、パワーゲート(Power Gate)技術が知られている。スイッチトランジスタの閾値電圧は、回路内のトランジスタの閾値電圧と異なる場合、この技術は、ＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)技術とも呼ばれる。
【０００３】
一般的に、大規模半導体デバイス（ＬＳＩ）においては、電源電圧低下や素子微細化に付随して、信号遅延が発生しないように、論理回路等のトランジスタの閾値電圧を設計値として下げる必要がある。論理回路等のトランジスタの閾値電圧が小さいとリーク電流が大きい。パワーゲート（ＭＴＣＭＯＳ）技術は、停止状態の回路に対し、論理回路等のトランジスタに比べ、より大きな閾値電圧となるように設計されたトランジスタ（電源スイッチ）によって、論理回路等のリーク電流経路を遮断して、その消費電力の浪費を防ぐものである。
【０００４】
電源スイッチトランジスタは、パワーゲート（ＭＴＣＭＯＳ）技術が非適用でＬＳＩの起動後は常時オンするＩＣの領域（ブロック）に設けられたスイッチ制御回路により制御される。スイッチ制御回路は、制御配線の容易性や電源ノイズ対策の観点から、電源スイッチトランジスタをグループに分け、同一グループ内の電源スイッチトランジスタは同一の制御信号によりオンまたはオフすることがある。このときグループ内のスイッチが一斉にオンし、仮想電源線が低インピーダンスで電源線に接続されると、接続先の電源線にノイズが発生するため、このノイズを有効に抑止しないと動作中の回路へ悪影響が及ぶ。
【０００５】
かかるノイズ抑制対策として、例えば非特許文献１には、グローバルな実ＶＤＤ線とローカルな仮想ＶＤＤ線との間に複数のＰＭＯＳスイッチを並列接続して、それらのゲートに制御信号を遅延させながら順送りすることで、徐々に接続インピーダンスを下げる技術が開示されている。
【非特許文献１】Philippe Royannez etc, "90nm Low Leakage SoC Design Techniques for Wireless Application", 2005 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, P138.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年の半導体デバイスは、回路素子の集積度が高く、このような大規模な回路に対してパワーゲート技術を適用すると、電源スイッチトランジスタの総数がかなりの数になる。
したがって、当該半導体デバイス内に集積化された他の回路と同様、ＭＴＣＭＯＳ関連の回路を出荷時のテスト対象に加え、電源スイッチとして有効に機能するかを調べることへの要請が高まっている。
ただし、全ての電源スイッチトランジスタを個々にオン、オフさせることはグループで制御されることを前提とした構成上、容易でない。
【０００７】
その一方で、電源スイッチトランジスタの故障は、半導体デバイスの主な機能を実現するための回路ブロックにおけるトランジスタの故障ほどの重要性はない。つまり、電源スイッチトランジスタの幾つかがオンできないモードで故障していても、これに並列に接続されている電源スイッチトランジスタが生きていればパワーゲートとしての役目は果たせる。また、電源スイッチトラジスタがオフできないモードの故障は、そのブロックの停止時にリーク電流による消費電力が増大するものの、機能ブロックの回路が動作しないという致命傷を与えるトランジスタの故障ではない。
【０００８】
しかしながら、多いもので数千個という１つのグループ全体で電源スイッチトランジスタがオンできないような故障が発生すると、そのグループの電源スイッチトランジスタ群によって充放電を予定していた仮想電源線の電位が、これに接続されている回路ブロックの動作に支障をきたすほど大きく、または、小さくなってしまうことがある。すると、当該回路ブロックにおいて予定の動作速度が出ない、誤動作するなどの不利益が発生する可能性がある。
また、リーク電流値自体は小さいため最初は誤動作するほどではないが、使用しているうちに仮想電源線の電位が正常動作の限界を超えてしまうことが考えられる。よって、出荷後に動作の不具合（速度が遅い、誤動作等）が発生した場合、電源スイッチの不良が、この出荷後の不具合について、その原因の１つとなっている可能性が否定できない。
【０００９】
本発明は、かかる動作に支障が生じるような電源スイッチ制御経路の故障検出が可能な構成を有する半導体装置を、新たに提案するものである。
【課題を解決するための手段】
【００１０】
本発明に一形態（第１形態）に関わる半導体装置は、電源電圧の供給を受けて動作する回路部と、前記電源電圧を前記回路部に供給するときに流れる電源電流の経路に設けられる複数の電源スイッチと、共通の制御線を介して前記複数の電源スイッチをオンまたはオフする制御部と、前記制御部に近い側で前記制御線の途中に設けられ、当該制御線の接続と遮断を電気的に制御するテストスイッチ部と、前記制御部に遠い側で前記制御線に接続され、前記テストスイッチ部が前記制御線の遮断または再接続を行ったときの制御線電位の変化を受け、テスト応答を出力する応答出力部と、を有する。
【００１１】
本発明の他の形態（第２形態）に関わる半導体装置は、上記第１形態において、入力されるテストモード信号が非テスト時を示すときは、前記制御部を前記複数の電源スイッチに接続し、前記テストモード信号がテスト時を示すときは、前記複数の電源スイッチをオンまたはオフするテスト信号を前記複数の電源スイッチに接続する選択部を、前記テストスイッチ部に含む。
【００１２】
本発明の他の形態（第３形態）に関わる半導体装置は、上記第１形態において、前記選択部は、前記テストモード信号が非テスト時を示すときは共に第１入力の選択状態となって、前記制御部を前記複数の電源スイッチに接続する第１および第２セレクタを有する。前記テストスイッチ部は、さらに、入力経路応答出力部とセレクタ制御部とを有する。
前記入力経路応答出力部は、第１入力に前記制御部が接続されている前記第１セレクタの出力と、出力に前記複数の電源スイッチが接続されている前記第２セレクタの第１入力との接続ノードに設けられ、前記第１セレクタが第１入力を選択したときの前記接続ノードの電位変化を受けて入力経路の故障検出応答を出力する。
前記セレクタ制御部は、前記テストモード信号と前記テスト信号に応じて前記第１および第２セレクタを制御する回路である。セレクタ制御部は、前記非テスト時に前記第１および第２セレクタを共に第１入力の選択状態に制御し、前記第１セレクタが第２入力を選択し、かつ前記第２セレクタが第１入力を選択するときに前記複数の電源スイッチをオン、オフの一方に制御し、前記第１セレクタが第１入力を選択し、かつ前記第２セレクタが第２入力を選択する前記故障検出応答の出力時に、前記第２セレクタの第２入力を介して前記複数の電源スイッチをオン、オフの他方に制御する。
【００１３】
本発明の他の形態（第４形態）に関わる半導体装置は、上記第１形態において、前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを有し、前記応答出力部が、前記シフトレジスタを構成する複数のフリップフロップ回路の１つである。
【００１４】
本発明の他の形態（第５形態）に関わる半導体装置は、上記第３形態において、前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを有し、前記応答出力部と前記入力経路応答出力部の各々が、前記シフトレジスタを構成する複数のフリップフロップ回路の１つである。
【００１５】
本発明の他の形態（第６形態）に関わる半導体装置は、上記第１形態において、前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを有し、前記回路部と前記シフトレジスタの一部が、前記複数の電源スイッチを介して電源供給が制御される回路ブロック内に含まれ、入力されるテストモード信号がテスト時を示し、かつ、前記電源スイッチをオフして前記回路部への電源供給を遮断するときは、前記シフトレジスタの前記回路ブロック内を通らない分岐であるバイパスを選択し、前記テストモード信号が非テスト時を示すときは、前記回路ブロック内のシフトレジスタ部分を含むシフト経路を選択するバイパス回路を有する。
【００１６】
本発明の他の形態（第７形態）に関わる半導体装置は、上記第６形態において、前記回路部に対して前記入力パターンの印加と応答の収集を制御するシフトレジスタを含む複数のシフトレジスタを有し、前記応答出力部が、前記複数のシフトレジスタの何れか１つを構成する複数のフリップフロップ回路の１つである。
【００１７】
本発明の他の形態（第８形態）に関わる半導体装置は、上記第３形態において、前記回路部に対し、テストの入力パターンの印加と応答の収集を制御するシフトレジスタを含む複数のシフトレジスタを有し、前記複数のシフトレジスタの１つである所定のシフトレジスタの一部と前記回路部が、前記複数の電源スイッチを介して電源供給が制御される回路ブロック内に含まれ、入力されるテストモード信号がテスト時を示し、かつ、前記電源スイッチをオフして前記回路部への電源供給を遮断するときは、前記シフトレジスタの前記回路ブロック内を通らない分岐であるバイパスを選択し、前記テストモード信号が非テスト時を示すときは、前記回路ブロック内のシフトレジスタ部分を含むシフト経路を選択するバイパス回路を有し、前記応答出力部と前記入力経路応答出力部の各々が、前記所定のシフトレジスタまたは他のシフトレジスタを構成する複数のフリップフロップ回路の１つである。
【発明の効果】
【００１８】
本発明によれば、動作に支障が生じるような電源スイッチ制御経路の故障検出が可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を、パワーゲート制御とスキャンチェーンテストの両方が適用された半導体装置を例として、図面を参照して説明する。
【００２０】
パワーゲート（ＰＧ）制御の回路ブロックへの適用では、いわゆる仮想ＶＤＤ線、仮想ＧＮＤ線と称される、回路ブロック内で局所的に設けられた配線（ローカル電圧線）を設ける。ローカル電圧線は、回路ブロックの外部で共通なグローバル電圧線として配置された実電源線（実ＶＤＤ線）や実基準電圧線（実ＶＳＳ線）に対して、電源遮断とその解除のための電源スイッチ（以下、ＰＧＳＷと表記）を介して接続される。
電源スイッチ（ＰＧＳＷ）を設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、実ＶＤＤ側ではＰＭＯＳトランジスタ、実ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
【００２１】
以下、ＮＭＯＳトランジスタ等により形成された電源スイッチ（ＰＧＳＷ）を、機能回路と実ＶＳＳ線との間に接続させた場合を例とする。
ここで、ＰＧＳＷを実ＶＤＤ線と機能回路との間に設ける場合、ならびに、実ＶＤＤ線と機能回路の間、機能回路と実ＶＳＳ線との間の両方に設ける場合は、ＰＧＳＷの接続位置や個数、スイッチをオン／オフする信号の論理が異なる以外、以下の説明が類推適用できる。
【００２２】
ＰＧ制御が適用される「回路部」を含む回路ブロックの起動と停止は、当該半導体装置が起動された後は常時、実ＶＤＤ線と実ＶＳＳ線からの電源供給を受けて動作状態におかれるＰＧ制御の非適用ブロック内の回路によって制御される。ＰＧ制御の非適用ブロックには、クロック発生回路、その他リピーターバッファなどの、主にＩＣ全体の制御、信号の入出力やデータ保持のための回路に加え、上記電源遮断制御のためのスイッチのオンとオフを制御するスイッチ制御回路が含まれる。以下、単に制御回路というとき、このスイッチ制御回路を指す。
【００２３】
《第１実施形態》
図１に、本発明の実施形態に関わる半導体装置において、ＰＧ制御が適用された回路ブロックと電源スイッチとの接続を示す。
図１に示す半導体装置１は、ＰＧ制御が適用された回路ブロック（ＰＧ＿Ｃ）２を有する。回路ブロック２は、一般的には電源電圧ＶＤＤと基準電圧ＶＳＳとの間に接続されるものである。しかし、ここでは、電源電圧ＶＤＤの供給線３と仮想ＶＳＳ線４との間に回路ブロック２が接続されている。
仮想ＶＳＳ線４と基準電圧ＶＳＳの供給線５との間に、複数（ここでは８個）の電源スイッチ（ＰＧＳＷ）１０が接続されている。複数の電源スイッチ１０の各々は、例えばＮＭＯＳトランジスタで構成され、共通の制御線１１によりオンとオフが制御される。
【００２４】
このような構成において、複数の電源スイッチ１０が制御線１１の電位に応じてオンし、仮想ＶＳＳ線４が基準電圧ＶＳＳの供給線５に接続されているときは、回路ブロック２の電源電流の経路が形成され、回路ブロック２は通常の動作状態となる。
【００２５】
一方、回路ブロック２が停止するなどして電源供給が不要なときは、制御線１１の電位が反転して複数の電源スイッチ１０がオフする。このため、仮想ＶＳＳの供給線４が基準電圧ＶＳＳと非接続となり、仮想ＶＳＳの供給線４の電位は、基準電圧ＶＳＳに対してフローティング状態となる。
このとき、回路ブロック２の動作停止時間が長いと仮想ＶＳＳの供給線４が、内部回路のリーク電流により充電され、実ＶＤＤ線（電源電圧ＶＤＤの供給線３）に近い高い電位まで上昇する可能性がある。そのため、回路ブロック２の再起動時に複数の電源スイッチ１０が一斉にオンすると、仮想ＶＳＳ線４の放電により、仮想ＶＳＳ線４から基準電圧ＶＳＳの供給線５に突発的な電流が流れる。この電流は、突入電流（Rush Current)等と称される。なお、突入電流が基準電圧ＶＳＳの供給線５に流れると、当該供給線５に正のノイズ電圧が発生する。
【００２６】
なお、回路ブロック２を仮想ＶＤＤ線（不図示）と基準電圧ＶＳＳの供給線５との間に接続し、仮想ＶＤＤ線と電源電圧ＶＤＤの供給線３との間に複数の電源スイッチ（但しＰＭＯＳ構成）を接続した場合、長い停止期間の間に仮想ＶＤＤ線が基準電位近くまで放電されていると、複数の電源スイッチのオンによって仮想ＶＤＤ線が急激に充電される。ただし、この場合は突発的な電流が電源電圧ＶＤＤの供給線３から流れ出すため、当該供給線３の電位が急激に下がる負のノイズ電圧が生じる点で上記の場合と異なる。
【００２７】
何れにしても、これらのノイズ電圧（電源ノイズ）は、近傍の回路ブロックで動作中のクロック発生回路やリピーターバッファなどに伝えられ、電源電圧振幅が急激に低下する結果、動作遅延を起こすなど遅延性の影響を与えてしまう。
【００２８】
そこで、図２に示すように、複数の電源スイッチ１０を幾つかのグループに分けて、グループを単位として電源スイッチ１０を制御することがある。
図２に示す例では、合計１１個の電源スイッチが、第１グループＧＰ１に２個、第２グループＧＰ２に４個、第３グループＧＰ３に５個、割り当てられ、グループごとに制御線１１＿１,１１＿２,１１＿３により制御される。制御線１１＿１,１１＿２,１１＿３は、ＰＧ制御非適用（即ち、ＩＣ起動後は常時オン）の回路ブロックに設けられた制御部（ＣＯＮＴ）１２により制御される。
例えば、第１グループＧＰ１、第２グループＧＰ２、第３グループＧＰ３の順でグループ内の電源スイッチ１０をオンする。このため、突入電流が流れやすい最初の電源スイッチをオンするときは電流経路のインピーダンスを高くし、徐々に、このインピーダンスを下げる制御ができる。よって、突入電流によるノイズピークを抑制してノイズの影響を排除できる。
【００２９】
このように電源スイッチをグループ化することは必須ではないが、グループ化するか否かにかかわらず、１本の制御線１１（図２の例では１１＿１〜１１＿３の何れか）には、数百から数千の電源スイッチ１０が接続されて、これら多数の電源スイッチ１０を一斉にオンまたはオフする制御が行われる。
【００３０】
図２に示すように、例えば１本の制御線１１＿３に対する制御部１２からの信号出口付近（制御部１２に近い制御線部分、または、制御部１２内の制御線１１＿３への制御出力部）に断線や高抵抗化等の故障が生じると、制御線１１＿３に接続された複数（図２では５個、実際には数百〜数千個）の電源スイッチ１０がオンまたはオフできないか、できても確実に動作できないといった事態が生じる。
【００３１】
このような故障を確実に検出するためのスキャンテストを実行可能な構成を、当該半導体装置１は備えている。以下、スキャンテスト、および、スキャンテストにおける電源スイッチ故障検出のための構成について説明する。
スキャンテストは、ＬＳＩ内の被テスト回路に対してデータの入出力を制御するスキャンチェーンと呼ばれるシフトレジスタを、ＬＳＩ設計（スキャン設計）時に予め被テスト回路の近くを通るように配置しておく。通常、スキャンチェーンは複数も受けられる。
【００３２】
図３に、スキャンチェーンの模式的な配置図を示す。
ここで被テスト回路が、図１に示す回路ブロック２内の回路部２Ａであるとする。回路２Ａは、電源供給がＰＧ制御される「回路部」の実施例に相当する。
回路部２Ａに対して、スキャンチェーンＳＣが、少なくとも回路部２Ａの入力と出力の近くを通るように、例えば蛇行して配置されている。スキャンチェーンＳＣは、必要数のフリップフロップ回路ＦＦを縦続接続したシフトレジスタである。
【００３３】
回路部２Ａは論理回路やメモリなど任意の回路であり、回路構成方式や機能に限定はない。
スキャンチェーンＳＣは、外部のテスタ等からテストパターンと称せられるビット列が与えられて、その応答を取得するテスト入力と応答出力の制御回路である。前段回路部（不図示）の結果を次段回路（回路部２Ａ）の入力に用いることが可能な場合、その入出力経路に介在して一部のフリップフロップ回路ＦＦ群が配置されるようにスキャンチェーンＳＣを位置させてもよい。その場合、故障検出が回路部ごとを特定して可能なように、スキャンチェーンＳＣは、応答を次の回路部にテスト入力として送ることと、応答を外部へ出力することが可能な分岐構造を適宜有する。また、入力されたテストパターンを、複数の回路部に並列に送るための分岐を有してもよい。
【００３４】
図３に示す各フリップフロップ回路ＦＦは、特に図示しないが、データ入力、データ出力、クロック入力およびシフトイネーブル信号入力のための各端子を備えている。
各フリップフロップ回路ＦＦにおけるデータ出力端子は次段のフリップフロップ回路ＦＦのデータ入力に接続されている。スキャンチェーンＳＣを構成する全てのフリップフロップ回路ＦＦにおいて、そのクロック入力端子に、クロック信号がパラレルに印加可能となっている。
【００３５】
スキャンチェーンＳＣは、その一部のフリップフロップ回路ＦＦ群が回路部２Ａの入力側に配置され、他の一部のフリップフロップ回路ＦＦ群が回路部２Ａの出力側に配置されるように配置配線がされている。図３では、入力側のフリップフロップ回路を符号“ＦＦ(in)”により示し、出力側のフリップフロップ回路を符号“ＦＦ(out)”によって示す。入力側のフリップフロップ回路ＦＦ(in)と出力側のフリップフロップ回路ＦＦ(out)との間（迂回部分）にも、必要に応じて所定数のフリップフロップ回路ＦＦを配置してよい。
【００３６】
図３に示す回路部２Ａの入力側に配置された複数（ここでは２個）のフリップフロップ回路ＦＦ(in)に、前段の他の論理回路（被テスト回路に限らない）あるいは外部から入力パターン（テストパターンの一部）が設定される。入力パターンの設定後は、スキャンチェーンＳＣがシフトモードになり、スキャンチェーンＳＣを構成する全てのフリップフロップ回路ＦＦが、クロック入力端子にクロックパルスが入力されるたびに、各フリップフロップ回路ＦＦの保持ビットを次段のフリップフロップ回路ＦＦに転送するシフト動作を行う。
【００３７】
図４に、本実施形態でＰＧ制御経路の故障検出のための構成を、図２の回路に付加した図を示す。
図４に示す構成では、故障の影響が最も大きい、制御部１２の信号出口付近にテストスイッチ部（Ｔ＿ＳＷ）を設けている。ここでは、信号出口付近の制御線１１＿１途中にテストスイッチ部１３＿１を設けている。同様に、信号出口付近の制御線１１＿２途中にテストスイッチ部１３＿２を設け、信号出口付近の制御線１１＿３途中にテストスイッチ部１３＿３を設けている。
また、制御線１１＿１の先端（制御部１２から遠い側）に「応答出力部」としてのフリップフロップ回路ＦＦｒ１を接続している。同様に、制御線１１＿２の先端にフリップフロップ回路ＦＦｒ２を接続し、制御線１１＿３の先端にフリップフロップ回路ＦＦｒ３を接続している。
【００３８】
以上のような構成は、グループ化しない場合も同様である（図５参照）。
以上より、本実施形態の半導体装置１は、回路部２Ａと、複数の電源スイッチ１０と、複数の電源スイッチ１０を共通の制御線１１（または１１＿１〜１１＿３の何れか）を介してオンまたはオフする制御部１２と、制御部１２に近い側で制御線の途中に設けられ、当該制御線の接続と遮断を電気的に制御するテストスイッチ部１３（または１３＿１〜１３＿３の何れか）と、制御部に遠い側で制御線に接続され、テストスイッチ部が制御線の接続または遮断を行ったときの制御線電位の変化を受け、テスト応答を出力する応答出力部（ＦＦｒ,ＦＦｒ１〜ＦＦｒ３の何れか）と、を有する。
【００３９】
なお、テストスイッチ回路は、図４に示すようにテスト時と非テスト時を区別するためのテストモード信号ＴＭによって、非テスト時には制御線を接続し、テスト時に制御線の遮断（または遮断と再接続）を制御するように動作してよい。
あるいは、テストスイッチ回路は、制御線の接続と遮断を決める信号であって、外部（例えばテスタ）から入力され、または、内部発生されたテスト信号（ＰＧ制御信号ＰＧＣ：図５参照）と、テストモード信号ＴＭとによって制御されてもよい。
【００４０】
図５は、グループ化するか否かにかかわらず、１本の制御線で電源制御する構成とともに、スキャンチェーンに関する、より好ましい構成を示す図である。
【００４１】
図５に示す構成では、スキャンチェーンＳＣは、その一部（以下、回路内スキャンチェーンＳＣ＿Ｃ）が回路ブロック２内を通り、外に出ていくように配置されている。回路ブロック２の出力側にバイパス回路２０が設けられている。バイパス回路２０は、テストモード信号ＴＭとＰＧ制御信号ＰＧＣを共に入力し、テストモード信号ＴＭがテスト時を示し、かつ、ＰＧ制御信号ＰＧＣが電源供給遮断（ＰＧオフ）を示すときは、回路内スキャンチェーンＳＣ＿Ｃを迂回するバイパスＢＰを選択する。一方、バイパス回路２０は、テストモード信号ＴＭが非テスト時を示すとき、または、テスト時であってもＰＧ制御信号ＰＧＣが電源供給（ＰＧオン）を示すときは、回路内スキャンチェーンＳＣ＿Ｃを含むシフト経路を選択する。そしてバイパス回路２０は、選択した入力経路を出力側のスキャンチェーンＳＣに接続する。
【００４２】
バイパス回路２０は、例えば図６に示すように構成できる。
図６に図解するバイパス回路２０は、３つのアンド回路ＡＮＤ０〜ＡＮＤ２と、１つのインバータＩＮＶ０と、１つのオア回路ＯＲを含む。
アンド回路ＡＮＤ１の第１入力（図６における上側の入力）に、回路ブロック２内の回路内スキャンチェーンＳＣ＿Ｃを含むシフト経路が接続されている。アンド回路ＡＮＤ２の第１入力に、スキャンチェーンＳＣのバイパスＢＰが接続されている。アンド回路ＡＮＤ１,ＡＮＤ２は、それらの第２入力（図６における下側の入力）に印加される信号に応じて回路内スキャンチェーンＳＣ＿Ｃを選択するか、バイパスＢＰを選択するかが決められる。
【００４３】
この制御のための信号は、テストモード信号ＴＭとＰＧ制御信号ＰＧＣから作成される。ここで、テストモード信号ＴＭは、“1”がテスト時、“0”が非テスト時、例えば通常動作時を表すとする。また、ＰＧ制御信号ＰＧＣは、“1”のとき図５等に示す電源スイッチ１０がオフ、“0”のときオンするとする。
【００４４】
図６に示すアンド回路ＡＮＤ０にテストモード信号ＴＭとＰＧ制御信号ＰＧＣが入力され、アンド回路ＡＮＤ０の出力は、「テスト時に電源スイッチ１０をオフする場合」にのみ“1”となる。アンド回路ＡＮＤ０の出力はアンド回路ＡＮＤ２の第２入力に与えられているため、アンド回路ＡＮＤ２は、「テスト時に電源スイッチ１０をオフする場合」にのみ、バイパスＢＰの電位を出力に通す。つまり、バイパスＢＰに“1”が出現している場合は、アンド回路ＡＮＤ２の出力も“1”となり、バイパスＢＰに“0”が出現しているときはアンド回路ＡＮＤ２の出力も“0”となる。
このときアンド回路ＡＮＤ０の出力“1”がインバータＩＮＶ０で反転され、アンド回路ＡＮＤ１の第２入力に与えられているため、回路内スキャンチェーンＳＣ＿Ｃの電位はアンド回路ＡＮＤ１で通過を阻止される。よって、アンド回路ＡＮＤ２の第１入力とオア回路ＯＲを解してバイパスＢＰが、バイパス回路２０の出力側のスキャンチェーンＳＣに接続される。
【００４５】
一方、テスト時から非テスト時に移行して、テストモード信号ＴＭが“0”になると、アンド回路ＡＮＤ１,ＡＮＤ２の第２入力に与えられている信号が反転して、上記とは逆に、回路内スキャンチェーンＳＣ＿Ｃの電位がアンド回路ＡＮＤ１の第１入力およびオア回路ＯＲを通って通過を許可され、バイパスＢＰの電位がアンド回路ＡＮＤ２で阻止される。
このバイパスＢＰから回路内スキャンチェーンＳＣ＿Ｃへの経路の切り替えは、テスト時にＰＧ制御信号ＰＧＣが反転して電源供給が許可された場合でも行われる。
【００４６】
このようなバイパス回路２０の動作によって、テスト時には電源供給が遮断される回路ブロック２内の回路内スキャンチェーンＳＣ＿ＣがスキャンチェーンＳＣの一部として使用されず、バイパスＢＰを経由してスキャンチェーンＳＣがシフト動作を行うため、半導体装置１はテストの結果を正しく外部に出力することができる。また、テスト時であってもＰＧ制御により回路ブロック２への電源供給がオフされると、回路ブロック２に対するスキャンテスト自体ができなくなってしまう。そこで、本実施形態では、この場合もバイパスＢＰを経由してスキャンチェーンＳＣがシフト動作を行うため、半導体装置１はテストの結果を正しく外部に出力することができる。
【００４７】
なお、図６のバイパス回路２０を、セレクタではなくＡＮＤ回路とＯＲ回路の構成としているのは、電源スイッチ１０がオフ時に回路ブロック２からの信号が中間電位になったときに、その伝播を阻止するためである。言い換えると、図６の回路構成において、アンド回路ＡＮＤ１は、その第２入力が“1”の場合に、回路内スキャンチェーンＳＣ＿Ｃの電位が“1”（ハイレベル）のとき、その通過許可を行うが、回路内スキャンチェーンＳＣ＿Ｃの電位が中間レベルのときはアンド回路ＡＮＤ１の出力を“0”のままとするため、回路ブロック２の電源遮断による過渡的な状態の伝播がアンド回路ＡＮＤ１で阻止される。
【００４８】
図５において、バイパス回路２０の出力側のスキャンチェーンＳＣを構成する１つのフリップフロップ回路として、テストスイッチ部１３が制御線１１の遮断または再接続を行ったときの制御線電位の変化を受け、テスト応答を出力する「応答出力部」としてのフリップフロップ回路ＦＦｒが設けられている。
ただし、「応答出力部」としてのフリップフロップ回路ＦＦｒは、バイパス回路２０の出力側のスキャンチェーンＳＣを構成する１つのフリップフロップ回路である必要はない。「応答出力部」は、バイパス回路２０の入力側のスキャンチェーンＳＣを構成する１つのフリップフロップ回路であってもよい。また、他のスキャンチェーンＳＣを構成する１つのフリップフロップ回路ＦＦであってもよい。
すなわち、半導体装置１内には複数のシフトレジスタ（スキャンチェーン）が設けられており、その何れか１つのシフトレジスタにおいて、そのシフトレジスタを構成するフリップフロップ回路の１つを「応答出力部」として利用してよい。配置の自由度が高い意味では、「応答出力部」として用いられるフリッププロップ回路は、バイパス回路２０に接続されているスキャンチェーンＳＣ以外のスキャンチェーン（シフトレジスタ）に含まれることが多い。
【００４９】
以上の構成によれば、スキャンチェーンが回路ブロック２に対するテストを行っている間（テストモード信号ＴＭがテスト時を示す期間）に、テストモード信号ＴＭとＰＧ制御信号ＰＧＣに応じてテストスイッチ部１３が制御線１１を遮断（または、遮断と再接続）すると、その動作に対応した電位変化（応答）がフリップフロップ回路ＦＦｒに送られる。フリップフロップ回路ＦＦｒが応答を受けた後、スキャンチェーンＳＣのシフト動作によって、回路ブロック２のテスト応答と共に、このＰＧ制御故障検出の応答が半導体装置１の出力部に移送され、そこから外部のテスタで読み取られる。
【００５０】
テスタは、応答が正しいなら、図５におけるテストスイッチ部１３が正常動作しており、テストスイッチ部１３からフリップフロップ回路ＦＦｒまでの制御線１１においては故障がないと判断できる。一方、応答が正しくない場合は故障と判断し、当該半導体装置１を不良扱いにできる。
なお、制御部１２とテストスイッチ部１３は、常に電源供給がされる回路ブロック内で近接して配置される場合がある。この場合、制御部１２とテストスイッチ部１３の接続部分の制御線１１で故障が発生する確率は、故障確率が制御線１１の長さに比例すると仮定すると極めて小さい。ただし、制御部１２とテストスイッチ部１３が近接配置されるとは限らない。しかし、その場合でも制御線１１上の故障が検出できるため、動作の信頼性が向上する。
【００５１】
図７に、テストスイッチ部１３の構成例を示す。
図７に示すテストスイッチ部１３は、第１入力を制御部１２の出力に接続し、第２入力にＰＧ制御信号ＰＧＣが印加される２入力のセレクタ（選択部）１３Ａを含み、当該セレクタの制御入力にテストモード信号ＴＭが供給されている。
セレクタ１３Ａは、テストモード信号ＴＭが非テスト時を示すときは第１入力（制御部１２側）を出力の制御線１１に接続し、テストモード信号ＴＭがテスト時を示すときは第２入力（ＰＧ制御信号ＰＧＣ）を出力の制御線１１に接続する。
【００５２】
これにより簡単な構成でテストスイッチ部１３を構成できるが、図７に破線の楕円で示す制御部１２とテストスイッチ部１３を接続する短い制御線部分１１Ａにおいて故障があると、その部分の故障検出ができない。
ただし、この部分の故障の確率は低いため、図７の構成でもＰＧ制御部分の故障検出機能を持たない従来構成と比べると、本発明の適用による効果は大きい。
【００５３】
《第２実施形態》
図８に、第２実施形態におけるテストスイッチ部の構成を示す。図８は、第１実施形態の図５におけるテストスイッチ部１３、図４におけるテストスイッチ部１３＿１〜１３＿３の、より詳細な回路を示すものであり、他の構成は第１実施形態と共通であるため、ここでの説明を省略する。また、図８（Ａ）〜図８（Ｃ）は、モードに応じた接続経路の説明のために便宜的に分けたものであるが、テストスイッチ部としては同じ回路構成を示している。
【００５４】
図８に図解するテストスイッチ部１３は、大別すると、カスケード接続された２つの第１セレクタ１３１および第２セレクタ１３２と、１つのフリップフロップ回路からなる入力経路応答出力部１３３と、図８（Ａ）に破線で囲んで示すセレクタ制御部１３４と、を含む。
セレクタ制御部１３４は、２つのインバータＩＮＶ１,ＩＮＶ２と、２つのアンド回路ＡＮＤ３,ＡＮＤ４とを有する。
【００５５】
第１および第２セレクタ１３１,１３２は、制御入力が“0”で第１入力（図８における上側の入力）を出力に接続し、制御入力が“1”で第２入力（図８における下側の入力）を出力する接続する。
【００５６】
第１セレクタ１３１の第１入力が制御部１２の出力に接続され、第１セレクタ１３１の出力が第２セレクタ１３２の第１入力に接続されている。このセレクタ間の接続部分を、以下、「接続ノード」という。
接続ノードには入力経路応答出力部１３３の入力が接続されている。入力経路応答出力部１３３は、望ましくは、図５のフリップフロップ回路ＦＦｒ（応答出力部）と同様、複数のスキャンチェーンの何れか１つのスキャンチェーンを構成するフリップフロップ回路ＦＦの１つとして配置される。なお、スキャンチェーンＳＣが通る経路から距離的に遠い場合は、この応答を出力するためのスキャンチェーンを別に設けてもよいし、出力パッドが近いなら、その出力パッドに入力経路応答出力部１３３の出力を接続するだけの構成でもよい。
【００５７】
セレクタ制御部１３４において、インバータＩＮＶ１はＰＧ制御信号ＰＧＣを反転して、これを第１セレクタ１３１の第２入力に入力し、インバータＩＮＶ２はＰＧ制御信号ＰＧＣを反転して、これを第２セレクタ１３２の第２入力に入力可能に接続されている。
一方、アンド回路ＡＮＤ３は第１入力が反転入力であり、その反転入力にＰＧ制御信号ＰＧＣが与えられ、第２入力にテストモード信号ＴＭが与えられ、出力が第１セレクタ１３１の制御入力として用いられる。アンド回路ＡＮＤ４は、第１入力にＰＧ制御信号ＰＧＣが与えられ、第２入力にテストモード信号ＴＭが与えられ、出力が第２セレクタ１３２の制御入力として用いられる。
【００５８】
以上の構成を有するテストスイッチ部の動作を説明する。
図８（Ａ）に非テスト時、例えば通常動作モード時を示す。このときテストモード信号ＴＭが“0”であるためアンド回路ＡＮＤ３,ＡＮＤ４の出力がともに“0”となる。よって、ＰＧ制御信号ＰＧＣの論理によらず、図８（Ａ）のように第１および第２セレクタ１３１,１３２はともに第１入力側を選択し、制御部１２と電源スイッチ１０が電気的に接続される。したがって、制御部１２は、例えば回路ブロック２（図５参照）の動作時に電源スイッチ１０をオンし、停止時にオフする制御が可能である。
【００５９】
テストモード信号ＴＭが“0”から“1”に移行してテストモードとなる。テストモードにおいて、ＰＧ制御信号ＰＧＣが“0”で電源スイッチ１０をオンさせる場合を、テストモード１（図８（Ｂ））、逆に、ＰＧ制御信号ＰＧＣが“1”で電源スイッチ１０をオフさせる場合をテストモード２（図８（Ｃ））とする。
【００６０】
テストモード１では、図８（Ｂ）に示すように、テストモード信号ＴＭが“1”、ＰＧ制御信号ＰＧＣが“0”であるためアンド回路ＡＮＤ３の出力が“1”、アンド回路ＡＮＤ４の出力が“0”となる。このとき第１セレクタ１３１が第２入力を選択し、第２セレクタ１３２が第１入力を選択する。したがって制御部１２の制御は第１セレクタ１３１で遮断され、電源スイッチ１０はＰＧ制御信号ＰＧＣの論理によって制御される。具体的には、ＰＧ制御信号ＰＧＣが“0”であり、その反転信号“1”が電源スイッチ１０のトランジスタゲートに印加されるため電源スイッチ１０がオンする。
テストモード１に入る前の状態が電源スイッチオフであれば、図８（Ｂ）の経路によって電源スイッチ１０をオンすれば、それによる制御線１１の電位変化（“0”→“1”）が図５に示すフリップフロップ回路ＦＦｒで観測される。
【００６１】
テストモード２では、図８（Ｃ）に示すように、テストモード信号ＴＭとＰＧ制御信号ＰＧＣがともに“1”であるため、アンド回路ＡＮＤ３,ＡＮＤ４の出力が、図８（Ｂ）のときと逆になり、第１セレクタ１３１が第１入力を選択し、第２セレクタ１３２が第２入力を選択する。このとき制御部１２の制御は第２セレクタ１３２の第１入力で遮断され、また、ＰＧ制御信号ＰＧＣの制御が同じ第２セレクタ１３２の第２入力、制御線１１を経由して電源スイッチ１０に伝えられる。ＰＧ制御信号ＰＧＣは“1”であるから、その反転信号“0”が電源スイッチ１０のトランジスタゲートに伝わるため、電源スイッチ１０がオフする。
テストモード２に入る前の状態が電源スイッチオンであれば、図８（Ｃ）の経路によって電源スイッチ１０をオフすれば、それによる制御線１１の電位変化（“1”→“0”）が図５に示すフリップフロップ回路ＦＦｒで観測される。
【００６２】
なお、テストモードに入る前の状態が不明であれば、少なくとも、図８（Ｂ）と図８（Ｃ）の動作を１回ずつ行えば、制御線１１に何らかの電位変化が現れ、制御線１１の経路故障をテストできる。
【００６３】
図７に示す第１実施形態の回路構成では、制御部１２からセレクタ１３Ａの入力経路の故障が検出できないことは既に説明した。
これに対し、第２実施形態では図８（Ｃ）の状態ではＰＧ制御信号ＰＧＣによる電源スイッチ１０の制御経路とは別に、制御部１２の出力が、第１入力を選択状態の第１セレクタ１３１を経由して入力経路応答出力部１３３に接続されている。したがって、このとき制御部１２が出力の電位を変化させると（テスト信号の発生）、その変化が正しく入力経路応答出力部１３３に伝わることで、この入力経路の故障はないと、外部のテスタ等で判断できる。一方、制御部１２がテスト信号を発生しても、入力経路応答出力部１３３に有効な電位変化が観測できないときは入力経路の故障であると判断できる。
【００６４】
以上、２つの動作により制御部１２からの電源スイッチ１０に至る経路の故障を検出することになるが、ここで唯一故障検出できない箇所が図８（Ｂ）および図８（Ｃ）において破線の丸印で囲む箇所の１縮退故障である。ただし、この故障は、第１セレクタ１３１と第２セレクタ１３２を近接配置させることで発生確率が大幅に低下する。このため、図８のようにテストスイッチ部１３を構成すると、制御部１２とセレクタ１３Ａが近接配置できない場合がある図７の場合より故障の発生確率が低く、より改善されたテストスイッチ部１３を提供できる。
【００６５】
第２実施形態では、図８に示す回路規模はさほど大きなものではなく、このような簡単な回路構成により、ＰＧ制御の経路故障を、ほぼ完全に検出できるようになり、結果として、パワーゲートを採用した半導体装置の出荷後の動作の不具合を減らすことができる。
【００６６】
上述した第１および第２実施形態では、以下の変形ができる。
【００６７】
＜変形例１＞
図５に示すように、フリップフロップ回路ＦＦｒはバイパス回路２０の出力側におけるスキャンチェーンＳＣを構成するとしたが、ＰＧ制御のテスト結果を出力するための専用のスキャンチェーンを設ける、あるいは、単にフリップフロップ回路ＦＦｒの出力をパッドに接続し、当該パッドからテスタがテスト結果を読み出す構成にしてもよい。
【００６８】
＜変形例２＞
第２実施形態においてセレクタ制御部１３４の構成は、テストモード信号ＴＭとＰＧ制御信号ＰＧＣの一方が、論理“0”と“1”で定義を逆にすると、それに伴い変更される。したがって、セレクタ制御部１３４の回路構成は図８に限定されない。また、図８（Ｂ）の接続経路で電源スイッチ１０をオフし、図８（Ｃ）の接続経路で電源スイッチ１０をオンすることもできる。
【００６９】
以上より、以下の利益が得られる。
パワーゲート（ＰＧ）制御を採用したチップ等の半導体装置に対し、動作に悪影響を及ぼすＰＧ制御信号の経路故障を検出することができる。また、動作不良が出荷後に発生するような出荷後の動作の不具合を低減することが可能となる。
このＰＧ制御の経路故障検出のテストは、回路ブロックに対するスキャンテストと同時に行うことが可能である。また、スキャンテストの構成（スキャンチェーン）を利用し、最も簡単な構成ではテストスイッチ部を追加するだけで、この追加のテストが実施できるようになる。
第２実施形態のようにテストスイッチ部を構成すると、制御部の出力部からテストスイッチ部の入力部までの入力経路の故障検出ができ、テスト結果の信頼性が高く、その分、出荷前の検査の精度があがり、また、出荷後の動作の不具合も劇的に減る。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施形態に関わる半導体装置において、ＰＧ制御が適用された回路ブロックと電源スイッチとの接続を示す図である。
【図２】電源スイッチのグリープ制御を示す図である。
【図３】本発明の実施形態に関わる半導体装置において回路部とスキャンチェーンＳＣとの配置配線を説明するための図である。
【図４】本発明の実施形態に関わり、ＰＧ制御経路の故障検出のための構成を、図２の回路に付加した図である。
【図５】本発明の実施形態に関わる半導体装置において、スキャンテストのための構成とともにＰＧ制御経路の故障検出のための構成を示すブロック図である。
【図６】本発明の実施形態に関わるバイパス回路の回路例を示す図である。
【図７】本発明の第１実施形態に関わるテストスイッチ部の構成を示す図である。
【図８】本発明の第２実施形態に関わるテストスイッチ部の構成と接続経路を示す図である。
【符号の説明】
【００７１】
１…半導体装置、２…回路ブロック、２Ａ…回路部、３…電源電圧ＶＤＤの供給線、４…仮想ＶＳＳ線、５…基準電圧ＶＳＳの供給線、１０…電源スイッチ、１１…制御線、１２…制御部、１３…テストスイッチ部、１３Ａ…セレクタ（選択部）、２０…バイパス回路、１３１…第１セレクタ、１３２…第２セレクタ、１３３…入力経路応答出力部、１３４…セレクタ制御部、ＦＦｒ…フリップフロップ回路（応答出力部）、ＳＣ…スキャンチェーン（シフトレジスタ）、ＳＣ＿Ｃ…回路内スキャンチェーン、ＢＰ…バイパス、ＴＭ…テストモード信号、ＰＧＣ…ＰＧ制御信号（テスト信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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