(57)【要約】【課題】データ端子が１つのマスタコントローラを用いた転送システムでも、同一アドレスなどを有するスレーブデバイスとの間でアドレスを衝突させることなくデータ転送が可能なデータ転送システムを提供すること。【解決手段】本発明一例のデータ転送システムは、スレーブデバイスが接続されるクロック線とデータ線を有する複数のＩＩＣバスと、これら複数のＩＩＣバスが並列に接続されたＩＩＣバススイッチと、中央制御ユニットからのクロック信号を前記ＩＩＣバススイッチに送り、前記スレーブデバイスからのデータ信号を受けるマスタコントローラと、前記ＩＩＣバススイッチに接続された複数のＩＩＣバスの１つを選択するチャンネル選択信号を前記ＩＩＣバススイッチに供給する入出力コントローラと、を有する。【選択図】図２
2009069946.tif 000002
【特許請求の範囲】
【請求項１】
スレーブデバイスが接続されるクロック線とデータ線を有する複数のＩＩＣバスと、
これら複数のＩＩＣバスが並列に接続されたＩＩＣバススイッチと、
中央制御ユニットからのクロック信号を前記ＩＩＣバススイッチに送り、前記スレーブデバイスからのデータ信号を１つのデータ端子に受けるマスタコントローラと、
前記ＩＩＣバススイッチに接続された複数のＩＩＣバスの１つを選択するチャンネル選択信号を前記ＩＩＣバススイッチに供給する入出力コントローラと、
を有することを特徴とするデータ転送システム。
【請求項２】
前記ＩＩＣバススイッチは、
前記複数のＩＩＣバススイッチに各々接続された複数の入出力インターフェース回路を有し、
前記チャンネル選択信号によりこれらの入出力インターフェース回路の１つを動作させることを特徴とする、請求項１記載のデータ転送システム。
【請求項３】
スレーブデバイスが接続されるクロック線とデータ線を有する複数のＩＩＣバスと、
これら複数のＩＩＣバスが並列に接続されたＩＩＣバススイッチと、
メインバスに接続された中央制御ユニットからのクロック信号を前記ＩＩＣバススイッチに送り、前記スレーブデバイスからのデータ信号を１つのデータ端子に受けるマスタコントローラと、
前記メインバスに接続され、前記複数のＩＩＣバスの１つを選択するチャンネル選択信号を前記ＩＩＣバススイッチに供給する入出力コントローラと、
を備え、
前記ＩＩＣバススイッチは、
前記複数のＩＩＣバスの各々に接続された第１の入出力インターフェース回路と、
前記入出力コントローラから供給される前記チャンネル選択信号を受けて前記第１の入出力インターフェース回路の１つを選択するエンコーダ回路と、
前記マスタコントローラとクロック信号及びデータ信号の授受を行う第２の入出力インターフェース回路と、
選択されたＩＩＣバスに接続されたスレーブデバイスから出力されたデータを、前記入出力インターフェース回路を介して受け、前記第２の入出力インターフェース回路に出力する入力データ選択回路と、
を有することを特徴とするデータ転送システム。
【請求項４】
前記第１の入出力インターフェース回路及び前記第２の入出力インターフェース回路は、クロック信号を伝送する第１の入出力バッファ回路と、データ信号を伝送する第２の入出力バッファ回路から成ることを特徴とする請求項３記載のデータ転送システム。
【請求項５】
前記第１の入出力バッファ回路及び前記第２の入出力バッファ回路は、増幅素子とインバータから成ることを特徴とする請求項４記載のデータ転送システム。
【請求項６】
前記チャンネル選択信号による前記第１のインターフェース回路の選択は、前記第１の入出力バッファ回路と前記第２の入出力バッファ回路の入力端子に各々接続されたアンド回路の選択によりなされることを特徴とする請求項５記載のデータ転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータの転送システムに係わり、特にＩＩＣバスを用いるデータ転送システムの改良に関する。
【背景技術】
【０００２】
シリアルデータ転送のために、クロック信号（ＳＣＬ信号）伝送のためのラインと、ＳＤＡ信号（アドレス信号及びデータ信号）伝送のためのラインとして、２線を用いたInter Integrated Circuit（ＩＩＣという）バスの転送方式が知られている。
【０００３】
このＩＩＣバスを用いる転送システムでは、マスタコントローラとスレーブデバイスの間においてデータ転送が行われる。通常、マスタコントローラは、中央制御ユニット（ＣＰＵ）の周辺デバイスとして実装され、このＣＰＵの設置されたボード上において、スレーブデバイスの制御を行う。このスレーブデバイスとしては、温度センサ、ＲＴＣ（Real-Time Clock）、ＡＤ変換器、ＥＥＲＯＭなどがある。
【０００４】
スレーブデバイスは各々、スレーブアドレスを有し、マスタコントローラはこのスレーブアドレスにより、制御するスレーブデバイスを選択することになる。スレーブアドレスは、そのスレーブデバイス固有のアドレスであり、外部から変更可能なデバイスもあるが、固定アドレスを有するスレーブデバイスもある。
【０００５】
またスレーブデバイスを評価するなどアドレスを同一にしておく必要がある場合もある。このような場合スレーブデバイスのアドレスを変更できない。また１つのマスタコントローラと、複数の固定アドレスのスレーブデバイスや複数の同じアドレスを有するスレーブデバイスとデータ転送を行おうとする場合、アドレスが衝突してしまい、伝送できなくなってしまう場合もある。
【０００６】
このような場合ＩＩＣスイッチを用いて接続を切り替え、データ転送を行う方法が知られている。しかし、この場合に用いられるＩＩＣスイッチは、上記ＣＰＵからＩＩＣスイッチを制御するためのアドレスが必要であり、このスイッチ自体のアドレスがスレーブデバイスのアドレスと競合すると、正常にデータ転送を行うことができないという、問題があった。
【０００７】
図３に従来の、ＩＩＣバスを用いたデータ転送システムの一例を示す。中央制御ユニット（ＣＰＵ）３１は、メインバス３２に接続されているマスタコントローラ３３を介して、ＩＩＣバススイッチ３４を制御し、このＩＩＣバススイッチ３４に並列に接続されている、複数、例えばｎ個のＩＩＣバスＣＢ３１〜ＣＢ３ｎが切り替えられる。第１〜第ｎＩＩＣバスＣＢ３１〜ＣＢ３ｎは、各々、クロック線ＳＣＬ３１〜ＳＣＬ３ｎとデータ線ＳＤＡ３１〜ＳＤＡ３ｎから成り、これらのＩＩＣバスＣＢ３１〜ＣＢ３ｎには、各々１個の、例えばアドレスの同じスレーブデバイスＳＬ３１〜ＳＬ３ｎが接続される。ＣＰＵ３１から送出されたクロック信号は、マスタコントローラ３３を介してＩＩＣバススイッチ３４を通り各チャンネルのクロック線ＳＣＬ３１〜ＳＣＬ３ｎに供給される。
【０００８】
一方、データ信号はマスタコントローラ３３を介してＩＩＣバススイッチ３４を通り各チャンネルのデータ線を通って各スレーブデバイスに送られ、各スレーブデバイスからのデータは各ＩＩＣバスＣＢ３１〜ＣＢ３ｎを通ってＩＩＣバススイッチ３４を介し、マスタコントローラ３３を介してメインバスに送られる。
【０００９】
このシステムで、マスタコントローラからアドレスを指定してＩＩＣバススイッチを選択しなければならず、この場合ＩＩＣバススイッチのアドレスが各スレーブデバイスのアドレスと衝突するおそれがあった。
【００１０】
また、特許文献１に記載されているように、同一アドレス割当ての複数のシリアルメモリ装置、例えばＤＩＭＭを用いる場合、データ線を複数備えてこれらのデータ線を切り替えることによりシリアルデータ転送装置（マスタコントローラ）から出力されるデータを、上記メモリ装置にデータを転送するシステムが知られている。
【００１１】
しかし、このようなシステムでは、データ端子が複数あるＡＳＩＣのようなマスタコントローラを用いる場合しか転送できず、汎用性のある、データ端子、クロック端子が各々１つのマスタコントローラでは採用することができないという問題がある。
【特許文献１】特開２００６−１１９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のようなＩＩＣバスを用いたシリアル転送システムの問題点にかんがみてなされたもので、汎用性のある、データ端子が１つのマスタコントローラを用いた転送システムでも、同一アドレスなどを有するスレーブデバイスとの間でアドレスを衝突させることなくデータ転送が可能なデータ転送システムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の請求項１によれば、スレーブデバイスが接続されるクロック線とデータ線を有する複数のＩＩＣバスと、これら複数のＩＩＣバスが並列に接続されたＩＩＣバススイッチと、中央制御ユニットからのクロック信号を前記ＩＩＣバススイッチに送り、前記スレーブデバイスからのデータ信号を受けるマスタコントローラと、前記ＩＩＣバススイッチに接続された複数のＩＩＣバスの１つを選択するチャンネル選択信号を前記ＩＩＣバススイッチに供給する入出力コントローラと、を有することを特徴とするデータ転送システムを提供する。
【発明の効果】
【００１４】
本発明によれば、データ端子が１つのマスタコントローラを用いた転送システムでも、同一アドレスなどを有するスレーブデバイスとの間でアドレスを衝突させることなくデータ転送が可能なデータ転送システムを得られる効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を用いて説明する。図１は本発明一実施形態の全体構成を示す図である。
【００１６】
このデータ転送システム１０は、中央制御ユニットＣＰＵ１１と、メインバス１２と、このメインバス１２に接続されるマスタコントローラ１３と、このマスタコントローラ１３に接続されるＩＩＣバススイッチ１４と、このＩＩＣバススイッチ１４に並列に接続されるＩＩＣバスＣＢ１１〜ＣＢ１ｎと、これらのＩＩＣバス各々に例えば１個接続されたスレーブデバイスＳＬ１１〜ＳＬ１ｎと、メインバス１２に接続されチャンネル選択信号をＩＩＣバススイッチに供給する汎用入出力コントローラ１５とを有する。
【００１７】
各ＩＩＣバスＣＢ１１〜ＣＢ１ｎはクロック線ＳＣＬ１１〜ＳＣＬ１ｎと、データ線ＳＤＡ１１〜ＳＤＡ１ｎから成っており、電源に接続されたクロック抵抗ＲＣとデータ抵抗ＲＤに接続されている。スレーブデバイスＳＬ１１は、クロック線ＳＣＬ１１と、データ線ＳＤＡ１１にクロック端子とデータ端子を接続される。
【００１８】
スレーブデバイスＳＬ１２〜ＳＬ１ｎも同様に、各ＩＩＣバスＣＢ１２〜ＣＢ１ｎのクロック線ＳＣＬ１２〜ＳＣＬ１ｎとデータ線ＳＤＡ１２〜ＳＤＡ１ｎに接続され、各クロック線及びデータ線は各々クロック抵抗ＲＣ、データ抵抗ＲＤに接続されている。各スレーブデバイスのアドレスの伝送もデータ線を用いてなされる。
【００１９】
図１に示した実施形態のＩＩＣバススイッチ１４の構成例を図２に示す。このＩＩＣバススイッチ１４は、図１に示す各ＩＩＣバスＣＢ１１〜ＣＢ１ｎのクロック線ＳＣＬ１１〜ＳＣＬ１ｎとデータ線ＳＤＡ１１〜ＳＤＡ１ｎに接続される入出力インターフェース（Ｉ／Ｆ）回路２２１〜２２ｎと、チャンネルイネーブル論理回路２３１〜２３ｎと、このチャンネルイネーブル論理回路２３１〜２３ｎに接続される入出力Ｉ／Ｆ回路２４と、図１に示した汎用入出力コントローラ１５の出力により入力データを選択する入力データ選択回路２５と、汎用入出力コントローラ１５の出力をデコードするエンコーダ回路２６とを有する。
【００２０】
入出力Ｉ／Ｆ回路２２１〜２２ｎの各々は、同じ入出力バッファ回路２７ａ，２７ｂを有する構成となっている。入出力Ｉ／Ｆ回路２４はクロック端子ＳＣＬ０，ＳＣＬ１，ＳＣＬ１０と、データ端子ＳＤＡ０，ＳＤＡ１，ＳＤＡ１０を有する。
【００２１】
入出力バッファ回路２７ａ，２７ｂは、入出力Ｉ／Ｆ回路２２１に示すように増幅素子例えばＦＥＴとインバータとを有する構成となっている。即ち入出力バッファ回路２７ａの端子ＳＣＬ０にはＦＥＴ１のゲート端子が接続され、端子ＳＣＬ１１にはＦＥＴ１のドレイン端子及びインバータＩＶ１の入力端子が接続され、端子ＳＣＬ１にはインバータＩＶ１の出力端子が接続される。
【００２２】
入出力バッファ回路２７ｂの端子ＳＤＡ０にはＦＥＴ２のゲート端子が接続され、端子ＳＤＡ１１にはＦＥＴ２のドレイン端子及びインバータＩＶ２の入力端子が接続され、端子ＳＤＡ１にはインバータＩＶ２の出力端子が接続されている。
【００２３】
チャンネルイネーブル論理回路２３１〜２３ｎは図２に示すように、２つの２入力のアンド回路ＡＮ１，ＡＮ２から成り、これらのアンド回路における一方の入力端子は各チャンネル毎にエンコーダ回路２６の各チャンネル選択の出力端子ＳＥ１〜ＳＥｎに接続されている。
【００２４】
また、各チャンネルイネーブル論理回路２３１〜２３ｎのアンド回路ＡＮ１・・における他方の反転入力端子は共通に、入出力Ｉ／Ｆ回路２４のクロック端子ＳＣＬ１に接続されている。アンド回路ＡＮ２・・の反転入力端子は、入出力Ｉ／Ｆ回路２４のデータ端子ＳＤＡ１に接続されている。
【００２５】
また、各入出力Ｉ／Ｆ回路２２１〜２２ｎの入出力バッファ回路２７ｂにおけるインバータＩＶ２の出力端子は、入力データ選択回路２５の各入力端子に接続される。
【００２６】
汎用入出力コントローラ１５からのチャンネル選択信号ＣＨＳＥＬによって、エンコーダ回路２６出力のイネーブル信号ＳＥ１〜ＳＥｎの１つが選択されると共に、入力データ選択回路２５の対応する入力信号が選択される。
【００２７】
入力データ選択回路２５の出力端子は、入出力Ｉ／Ｆ回路２４のデータ端子ＳＤＡ０に接続されている。
【００２８】
入出力Ｉ／Ｆ回路２４のクロック端子ＳＣＬ１０は、電源に接続されたクロック抵抗ＲＣに接続されたクロック線によりマスタコントローラ１３に接続されており、入出力Ｉ／Ｆ回路２４のデータ端子ＳＤＡ１０は、データ抵抗ＲＤに接続されたデータ線によりマスタコントローラ１３に接続されている。入出力Ｉ／Ｆ回路２４のクロック端子ＳＣＬ０から入力が入らないように、この端子は「０」に設定（接地）される。
【００２９】
次にこの実施形態のデータ転送システムの動作を説明する。ＣＰＵ１１からのクロック信号は、メインバス１２、マスタコントローラ１３、ＩＩＣバススイッチ１４を介して、各チャンネルのクロック線ＳＣＬ１１〜ＳＣＬ１ｎに供給される。ＩＩＣバススイッチ１４内では、クロック信号は入出力Ｉ／Ｆ回路２４のクロック端子ＳＣＬ１０に入力されクロック信号端子ＳＣＬ１から出力され、チャンネルイネーブル論理回路２３１〜２３ｎのアンド回路ＡＮ１の反転入力として入力される。
【００３０】
このとき、汎用入出力コントローラ１５はチャンネルを選択するチャンネル選択信号ＣＨＳＥＬを出力し、エンコーダ回路２６は対応するチャンネル（例えばチャンネル１）のイネーブル信号ＳＥ１〜ＳＥｎを出力し、選択されるチャンネルの入出力Ｉ／Ｆ回路のアンド回路ＡＮ１にイネーブル信号を入力する。したがって、対応するアンド回路ＡＮ１はイネーブル信号が供給されているとき反転のクロック信号がそのアンド回路ＡＮ１から出力され入出力バッファ回路２７ａのＦＥＴ１のベースにこのクロック信号が供給され、このＦＥＴ１のドレイン端子に増幅して出力される。
【００３１】
即ち、汎用入出力コントローラ１５からのチャンネル選択信号に応じてチャンネル１に対応するエンコーダ回路２６の出力のイネーブル信号ＳＥ１が「１」となり、そのチャンネル１のクロック線ＳＣＬ１１に、反転した上記クロック信号が供給されることになる。
【００３２】
そして、そのチャンネル１にはスレーブデバイスＳＬ１１が接続されているので、このデバイスＳＬ１１にクロック信号が供給される。
【００３３】
一方、イネーブル信号ＳＥ１が「１」のとき、チャンネルイネーブル論理回路２３１のアンド回路ＡＮ２の一方の入力は「１」となっており、入出力Ｉ／Ｆ回路２４の出力データは、反転入力としてこのアンド回路ＡＮ２に入力される。したがって、アンド回路ＡＮ２の出力のデータはＦＥＴ２を介してデータ線ＳＤＡ１１に伝送され、このデータ線ＳＤＡ１１からスレーブデバイスＳＬ１１に供給される。
【００３４】
このスレーブデバイスＳＬ１１から出力されるデータは、データ線ＳＤＡ１１に伝送され、入出力バッファ回路２７ｂのインバータＩＶ２を通って入力データ選択回路２５を通り、入出力Ｉ／Ｆ回路２４のデータ端子ＳＤＡ０に供給される。データ端子ＳＤＡ０に供給されたデータは、データ端子ＳＤＡ１０から出力され、マスタコントローラ１３からメインバス１２に送られる。
【００３５】
このようにして、汎用入出力コントローラ１５によってチャンネルが選択され、そのチャンネルのクロック線及びデータ線に接続されているスレーブデバイスにクロック信号とデータ信号を供給し、このスレーブデバイスからのデータをメインバスの伝送することが可能となる。
【００３６】
各チャンネルに複数のスレーブデバイスが接続されているときにおける１つのスレーブデバイスの選択は、予め定められたスレーブアドレスによりなされる。
【００３７】
なお、上記実施形態では、入出力バッファ回路はＦＥＴとインバータから構成される場合について説明した。しかし本発明はＦＥＴを用いる場合に限られず、トランジスタなど他の増幅素子を用いることも可能である。また上記実施形態における汎用入出力コントローラは必ずしも汎用である必要はない。
【００３８】
また、上記実施形態では、ＩＩＣバススイッチにより切り替えられるチャンネルがｎチャンネルの場合、即ちＩＩＣバスがｎある場合について説明した。しかし、汎用入出力コントローラ１５からのチャンネル制御信号のビット数（パラレル信号ならば制御信号の本数）ｍとの間には、次の数式が成り立つ。
【００３９】
ｎ≦２ｍ
したがって、例えばチャンネル制御信号が２ビットならば、形成できる最大のチャンネル数は４となる。
【００４０】
この実施形態によれば、ＩＩＣバススイッチにアドレスを付ける必要がなく、データ端子が１つのマスタコントローラを用いても、同一アドレスなどを有するスレーブデバイスとの間でデータ転送が可能なデータ転送システムが得られる効果がある。
【００４１】
本発明は上記実施形態の限られず、その技術思想の範囲内で種々変形して実施可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明一実施形態の全体の構成を示す図。
【図２】図１に示す一実施形態のＩＩＣバススイッチ１４の詳細を示す図。
【図３】従来のデータ転送システムの構成例を示す図。
【符号の説明】
【００４３】
１０・・・データ転送システム、
１１，３１・・・中央制御ユニット（ＣＰＵ）、
１２，３２・・・メインバス、
１３，３３・・・マスタコントローラ、
１４，３４・・・ＩＩＣバススイッチ、
１５・・・汎用入出力コントローラ、
ＳＣＬ１１〜ＳＣＬ１ｎ，ＳＣＬ３１〜ＳＣＬ３ｎ・・・クロック線、
ＳＤＡ１１〜ＳＤＡ１ｎ，ＳＤＡ３１〜ＳＤＡ３ｎ・・・データ線、
２２１〜２２ｎ，２４・・・入出力インターフェース（Ｉ／Ｆ）回路、
２３１〜２３ｎ・・・チャンネルイネーブル論理回路、
２５・・・入力データ選択回路、
２６・・・エンコーダ回路、
２７ａ，２７ｂ・・・入出力バッファ回路、
ＩＶ１，ＩＶ２・・・インバータ、
ＲＣ・・・クロック抵抗、
ＲＤ・・・データ抵抗、
ＳＥ１〜ＳＥｎ・・・イネーブル信号、
ＣＢ１１〜ＣＢ１ｎ・・・ＩＩＣバス、
ＳＬ１１〜ＳＬ１ｎ，ＳＬ３１〜ＳＬ３ｎ・・・スレーブデバイス。
【図１】
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【図２】
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【図３】
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