(57)【要約】【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のｎ型層、この第１のｎ型層に積層されたｐ型不純物を含む第１のｐ型層、およびこの第１のｐ型層に積層された第２のｎ型層を備える第１半導体積層構造と、
前記第１のｎ型層を前記第１半導体積層構造と共有し、前記第１のｎ型層に積層されたｐ型不純物を含む第２のｐ型層、およびこの第２のｐ型層に積層された第３のｎ型層を備える第２半導体積層構造と、を含む、半導体素子。
【請求項２】
前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうちの少なくとも１つの層が、材料の異なる複数の層で形成されている、請求項１に記載の半導体素子。
【請求項３】
前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうちの少なくとも１つの層が、組成の異なる複数種の材料で形成された層を含む、請求項１または２に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子に関する。
【背景技術】
【０００２】
従来、三相モータなどの負荷を制御する制御回路として、たとえば、三相ブリッジインバータ回路が知られている。
図４は、三相ブリッジインバータ回路の回路図である。この回路１００は、三相モータ１０１に接続される回路であって、直流電源１０２と、コンデンサ１０３と、スイッチ部１０４とを備えている。
【０００３】
直流電源１０２には、その高圧側に高圧側配線１０２Ａが、また、その低圧側に低圧側配線１０２Ｂが接続されている。
コンデンサ１０３は、直流電源１０２から出力される直流電圧を平滑するための平滑用コンデンサであって、高圧側配線１０２Ａと低圧側配線１０２Ｂとの間に接続されている。
【０００４】
スイッチ部１０４は、３つの直列回路１０５〜１０７を備えている。
直列回路１０５〜１０７は、高圧側配線１０２Ａと低圧側配線１０２Ｂとの間に並列に接続されている。直列回路１０５〜１０７は、それぞれ高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７Ａと、低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂとを備えている。
高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７ＡのドレインＡＤ１〜ＡＤ３は、それぞれ高圧側配線１０２Ａに接続されている。また、低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのソースＢＳ１〜ＢＳ３は、それぞれ低圧側配線１０２Ｂに接続されている。また、高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７ＡのソースＡＳ１〜ＡＳ３と、低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのドレインＢＤ１〜ＢＤ３とは、金属ワイヤ１０８により、それぞれ接続されている。
【０００５】
そして、高圧側のＭＯＳＦＥＴ１０５Ａ〜１０７ＡのソースＡＳ１〜ＡＳ３と低圧側のＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのドレインＢＤ１〜ＢＤ３との間に、それぞれ、三相モータ１０１の各相のモータ巻線が接続されている。
ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７ＢのゲートＡＧ１（ＢＧ１）〜ＡＧ３（ＢＧ１）には、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂが、それぞれスイッチング動作する。これにより、三相モータ１０１に三相交流が流れて、三相モータ１０１が駆動される。
【特許文献１】特公平４−３７６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂは、別個に作製された６個の個別素子であり、直列回路１０５〜１０７において、ＭＯＳＦＥＴ１０５Ａ〜１０７ＡとＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂとが、それぞれ金属ワイヤ１０８で接続されている。そのため、この金属ワイヤ１０８による寄生インダクタンスが避けられない。
【０００７】
また、ソースＡＳ１〜ＡＳ３と金属ワイヤ１０８との接触抵抗およびドレインＢＤ１〜ＢＤ３と金属ワイヤ１０８との接触抵抗、ならびに、金属ワイヤ１０８の内部抵抗などにより、ＭＯＳＦＥＴ１０５Ａ〜１０７Ａ、ＭＯＳＦＥＴ１０５Ｂ〜１０７Ｂのオン抵抗が実質的に増加するという不具合もある。
そこで、本発明の目的は、インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、第１のｎ型層、この第１のｎ型層に積層されたｐ型不純物を含む第１のｐ型層、およびこの第１のｐ型層に積層された第２のｎ型層を備える第１半導体積層構造と、前記第１のｎ型層を前記第１半導体積層構造と共有し、前記第１のｎ型層に積層されたｐ型不純物を含む第２のｐ型層、およびこの第２のｐ型層に積層された第３のｎ型層を備える第２半導体積層構造と、を含む、半導体素子である。
【０００９】
この構成によれば、第１半導体積層構造では、第１のｎ型層、第１のｐ型層および第２のｎ型層を積層することによって、ｎｐｎ構造が形成されている。一方、第２半導体積層構造では、第１のｎ型層、第２のｐ型層および第３のｎ型層を積層することによって、ｎｐｎ構造が形成されている。すなわち、第１のｎ型層を共有する２つのｎｐｎ構造が形成されている。
【００１０】
第１半導体積層構造におけるｎｐｎ構造と第２半導体積層構造におけるｎｐｎ構造とが第１のｎ型層を共有するため、２つのｎｐｎ構造を、金属ワイヤなどで接続することなく、第１のｎ型層を介して電気的に接続することができる。そのため、各ｎｐｎ構造がスイッチング動作をすることができるように、電極（ソース電極、ドレイン電極およびゲート電極）を形成することにより、金属ワイヤによる素子間接続に起因する寄生インダクタンスおよび抵抗を抑制しながら、スイッチング動作を行なうことができる。
【００１１】
また、請求項２に記載されているように、前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうちの少なくとも１つの層は、材料の異なる複数の層で形成されていてもよい。前記第１〜第３のｎ型層のうち、たとえば、ソース電極やドレイン電極などの電極が形成される層において、電極と接する部分に、電極とのオーミック接触をとりやすい種類の材料からなる半導体層（電極接触層）を形成することにより、電極と半導体層との接触抵抗を低減することができる。
【００１２】
また、請求項３に記載されているように、前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうちの少なくとも１つの層は、組成の異なる複数種の材料で形成された層を含んでいてもよい。前記第１〜第３のｎ型層および前記第１〜第２のｐ型層のうち、たとえば、ソース電極やドレイン電極などの電極が形成される層において、電極と接する部分に、電極とのオーミック接触をとりやすい半導体組成の材料からなる半導体層（電極接触層）を形成することにより、電極と半導体層との接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。
この実施形態の半導体素子は、たとえば、インバータ回路などに組み込まれるスイッチング素子として使用される素子であって、基板１と、基板１の一方側に形成された半導体積層構造部２とを備えている。
【００１４】
基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる窒化物半導体基板（たとえば、ＧａＮ基板、ＡｌＮ基板など）、ＳｉＣ基板、およびＳｉ基板などの導電性基板を適用することができる。
半導体積層構造部２は、基板１の一方面（上面）に積層形成されたｎ型層３と、このｎ型層３上に積層形成されたｐ型層４と、このｐ型層４上に積層形成されたｎ型層５と、このｎ型層５上に積層形成されたｐ型層６と、このｐ型層６上に積層形成されたｎ型層７とを備えている。したがって、半導体積層構造部２は、ｎ型層５（第１のｎ型層）、このｎ型層５の一方側（下面側）に積層されたｐ型層４（第１のｐ型層）、およびこのｐ型層４に積層されたｎ型層３（第２のｎ型層）からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５を第１半導体積層構造８と共有し、当該ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６（第２のｐ型層）、およびこのｐ型層６に積層されたｎ型層７（第３のｎ型層）からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備えている。
【００１５】
ｎ型層３，５，７およびｐ型層４，６は、たとえば、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされる窒化物半導体を含む混晶などを用いて形成することができる。また、ｎ型層３，５，７には、ｎ型不純物として、たとえば、Ｓｉ、Ｐ、Ａｓがドーパントされている。これらの層のｎ型不純物濃度の大小関係は、ｎ型層７＞ｎ型層５＞ｎ型層３であることが好ましい。たとえば、この実施形態では、ｎ型層７のｎ型不純物濃度は、１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３であり、ｎ型層５のｎ型不純物濃度は、５×１０１７ｃｍ−３〜１×１０１８ｃｍ−３であり、ｎ型層３のｎ型不純物濃度は、１×１０１７ｃｍ−３〜５×１０１７ｃｍ−３である。また、ｐ型層４，６には、ｐ型不純物として、たとえば、Ｍｇ、Ｚｎがドーパントされている。ｐ型層４，６のｐ型不純物濃度は、たとえば、１０１７ｃｍ−３〜１０１９ｃｍ−３である。
【００１６】
第２半導体積層構造９は、断面が略台形となるようにｎ型層７からｎ型層５が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ型層５は、第２半導体積層構造９の両側から、基板１の上面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部１０を有している。
引き出し部１０が形成されるにともない、第２半導体積層構造９の幅方向略中央には、断面メサ形状（台形状）のメサ部２３が形成されている。すなわち、この実施形態では、引き出し部１０は、メサ部２３を隔てた一方側（紙面向かって左側）と他方側（紙面向かって右側）とに形成されている。メサ部２３は、幅方向に直交する縦方向に延びるストライプ状に形成されており、その側面が、ｎ型層５、ｐ型層６およびｎ型層７に跨る壁面１２を形成している。
【００１７】
第１半導体積層構造８は、メサ部２３の一方側および他方側に引き出された引き出し部１０からｎ型層３が露出する深さまで、その積層界面を横切る方向にエッチングされている。そして、ｎ型層３は、第１半導体積層構造８の両側から、幅方向に引き出された引き出し部１１を有している。第１半導体積層構造８には、引き出し部１１が形成されるにともない、ｎ型層３、ｐ型層４およびｎ型層５に跨る壁面１３が形成されている。
【００１８】
この壁面１３および壁面１２の全域を含む、第１半導体積層構造８および第２半導体積層構造９の表面には、絶縁膜１４が形成されている。絶縁膜１４は、たとえば、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＨｆＯ２（酸化ハフニウム）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）およびＧａ２Ｏ３（酸化ガリウム）などを用いて形成することができる。
【００１９】
絶縁膜１４における、幅方向一方側の壁面１２に対向する部分上には、第２ゲート電極１８が形成されている。この第２ゲート電極１８は、絶縁膜１４を介して壁面１２、すなわちｎ型層５、ｐ型層６およびｎ型層７に対向しており、さらに、ｎ型層５，７の上面において壁面１２の縁部付近にまで延びて形成されている。また、第２ゲート電極１８は、たとえば、Ｎｉと、このＮｉ上に積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料を用いて形成することができる。
【００２０】
ｐ型層６において、幅方向一方側の壁面１２付近の領域は、第２ゲート電極１８に対向した第２チャネル領域２４である。この第２チャネル領域２４には、第２ゲート電極１８に適切なバイアスが与えられることにより、ｎ型層５とｎ型層７との間を電気的に導通させる反転チャネルが形成される。
また、絶縁膜１４における、幅方向一方側の壁面１３に対向する部分上には、第１ゲート電極１９が形成されている。この第１ゲート電極１９は、絶縁膜１４を介して壁面１３、すなわちｎ型層３、ｐ型層４およびｎ型層５に対向しており、さらに、ｎ型層３，５の上面において壁面１３の縁部付近にまで延びて形成されている。また、第１ゲート電極１９は、たとえば、上記した第２ゲート電極１８と同様の材料を用いて形成することができる。
【００２１】
ｐ型層４において、幅方向一方側の壁面１３付近の領域は、第１ゲート電極１９に対向した第１チャネル領域２５である。この第１チャネル領域２５には、第１ゲート電極１９に適切なバイアスが与えられることにより、ｎ型層３とｎ型層５との間を電気的に導通させる反転チャネルが形成される。
また、絶縁膜１４には、ｎ型層７の上面を露出させる開口１５が形成されている。開口１５から露出するｎ型層７上には、ソース電極２０が形成されている。ソース電極２０は、第２半導体積層構造９のソース電極として機能する電極であり、ｎ型層７に対してオーミック接触している。ソース電極２０は、たとえば、Ｔｉと、このＴｉ上に積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて形成することができる。ソース電極２０を、Ａｌを含む金属で構成しておくことにより、ソース電極２０をｎ型層７に対して良好にオーミック接触させることができる。ソース電極２０は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００２２】
また、絶縁膜１４には、メサ部２３の他方側に引き出された引き出し部１０において、ｎ型層５の上面を露出させる開口１６が形成されている。開口１６から露出するｎ型層５上には、ソース・ドレイン電極２１が形成されている。ソース・ドレイン電極２１は、ソース電極およびドレイン電極のいずれの電極としても機能する電極である。この実施形態では、ソース・ドレイン電極２１は、第２半導体積層構造９に対してドレイン電極として機能する一方、第１半導体積層構造８に対しては、ソース電極として機能する。ソース・ドレイン電極２１は、ｎ型層５に対してオーミック接触しており、たとえば、上記したソース電極２０と同様の材料を用いて形成することができる。
【００２３】
また、絶縁膜１４には、ｎ型層３の上面を露出させる開口１７が形成されている。開口１７から露出するｎ型層３上には、ドレイン電極２２が形成されている。ドレイン電極２２は、第１半導体積層構造８のドレイン電極として機能する電極であり、ｎ型層３に対してオーミック接触している。ドレイン電極２２は、たとえば、上記したソース電極２０と同様の材料を用いて形成することができる。
【００２４】
図２Ａ〜図２Ｆは、図１の半導体素子の製造方法を説明するための模式的な断面図である。
この実施形態の半導体素子の製造に際しては、まず、基板１が用意される。そして、この基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、各層に対応する導電型（ｎ型またはｐ型）の不純物をドーパントしながら半導体が成長させられる。これにより、図２Ａに示すように、ｎ型層３、ｐ型層４、ｎ型層５、ｐ型層６およびｎ型層７が順に積層形成される。こうして、基板１上に、ｎ型層３、ｐ型層４およびｎ型層５からなる第１半導体積層構造８と、ｎ型層５、ｐ型層６およびｎ型層７からなる第２半導体積層構造９とからなる半導体積層構造部２が形成される。
【００２５】
半導体積層構造部２が形成された後には、半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ型層７からｎ型層３の層厚中間部に至る断面略逆台形のトレンチ２６がエッチングによって形成される。これにより、図２Ｂに示すように、複数本（この実施形態では２本）の半導体積層構造部２がストライプ状に整形されるとともに、ｎ型層３から第１半導体積層構造８の幅方向両側に引き出された引き出し部１１、ならびに、ｎ型層３、ｐ型層４、ｎ型層５、ｐ型層６およびｎ型層７に跨る壁面１３が同時に形成される。こうして、半導体積層構造部２には、ストライプ状に延びる断面メサ形状（台形状）のメサ部２７が形成される。
【００２６】
トレンチ２６の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ２６の壁面１３を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面１３を均すことができる。また、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などによるウェットエッチングによっても、ダメージを受けた壁面１３を改善することができる。壁面１３のダメージを低減しておくことにより、第１チャネル領域２５の結晶状態を良好に保つことができ、また、壁面１３と絶縁膜１４との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００２７】
次いで、メサ部２７の幅方向両端部上側がエッチングされる。すなわち、メサ部２７が、ｎ型層７からｎ型層５の層厚中間部に至るまでエッチングされる。これにより、図２Ｃに示すように、ｎ型層５から第２半導体積層構造９の幅方向両側に引き出された引き出し部１０、ならびに、ｎ型層５、ｐ型層６および型層７に跨る壁面１２が同時に形成される。こうして、第２半導体積層構造９には、ストライプ状に延びる断面メサ形状（台形状）のメサ部２３が形成される。
【００２８】
次に、図２Ｄに示すように、壁面１３および壁面１２の全域を含む、第１半導体積層構造８および第２半導体積層構造９の表面を覆う絶縁膜１４が形成される。絶縁膜１４の形成には、たとえば、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、公知のフォトリソグラフィ技術により、開口１５〜開口１７を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、絶縁膜１４がストライプ状にドライエッチングされる。これにより、図２Ｅに示すように、開口１５〜開口１７が形成されて、ｎ型層７、ｎ型層５およびｎ型層３がそれぞれ部分的に露出する。
【００２９】
次いで、公知のフォトリソグラフィ技術により、ソース電極２０、ソース・ドレイン電極およびドレイン電極２２を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、これらの電極の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極２０〜２２以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｆに示すように、ソース電極２０、ソース・ドレイン電極およびドレイン電極２２が形成される。電極２０〜２２が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極２０とｎ型層７との接触、ソース・ドレイン電極とｎ型層５との接触、および、ドレイン電極２２とｎ型層３との接触がオーミック接触となる。
【００３０】
その後は、電極２０〜２２の場合と同様の方法により、図２Ｆに示すように、絶縁膜１４を挟んで、壁面１２に対向する第２ゲート電極１８および壁面１３に対向する第１ゲート電極１９が形成される。こうして、図１に示す半導体素子を得ることができる。なお、複数の半導体積層構造部２は、それぞれ単位セルを形成している。
次に、上記の半導体素子の動作および効果について説明する。
【００３１】
この実施形態の半導体素子では、各電極（１８〜２２）に適宜バイアスを印加することにより、第１半導体積層構造８および第２半導体積層構造９に、スイッチング動作を行なわせることができる。
より具体的には、第１半導体積層構造８について、ソース・ドレイン電極２１とドレイン電極２２との間には、ドレイン電極２２側が正となるバイアスが与えられる。これにより、ｎ型層３とｐ型層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型層５とｎ型層３との間、すなわち、ソース・ドレイン電極２１とドレイン電極２２（第１半導体積層構造８におけるソース−ドレイン間）との間は、遮断状態（逆バイアス状態）となる。この状態から、第１ゲート電極１９に対して、ソース・ドレイン電極２１を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第１チャネル領域２５における絶縁膜１４との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層５とｎ型層３との間が導通する。こうして、ソース−ドレイン間が導通し、ドレイン電極２２からソース・ドレイン電極２１へ電流が流れる。
【００３２】
一方、第２半導体積層構造９について、ソース電極２０とソース・ドレイン電極２１との間には、ソース・ドレイン電極２１側が正となるバイアスが与えられる。これにより、ｎ型層５とｐ型層６との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型層７とｎ型層５との間、すなわち、ソース電極２０とソース・ドレイン電極２１（第２半導体積層構造９におけるソース−ドレイン間）との間は、遮断状態（逆バイアス状態）となる。この状態から、第２ゲート電極１８に対して、ソース・ドレイン電極２１を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第２チャネル領域２４における絶縁膜１４との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型層５とｎ型層７との間が導通する。こうして、ソース−ドレイン間が導通し、ソース・ドレイン電極２１からソース電極２０へ電流が流れる。
【００３３】
そして、この実施形態の半導体素子では、第１半導体積層構造８と第２半導体積層構造９とが、ｎ型層５を共有し、電気的に接続されている。すなわち、スイッチング動作を行なうことができる２つの半導体スイッチ（第１半導体積層構造８および第２半導体積層構造９）を金属ワイヤなどで接続することなく、ｎ型層５を介して電気的に接続することができる。そのため、インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる。たとえば、図４の回路１００において、高圧側配線１０２Ａにドレイン電極２２を接続し、低圧側配線１０２Ｂにソース電極２０を接続し、三相モータ１０１の一相にソース・ドレイン電極２１を接続する。これにより、図４における直列回路１０５に設けられた２つの半導体素子（ＭＯＳＦＥＴ１０５ＡおよびＭＯＳＦＥＴ１０５Ｂ）、直列回路１０６に設けられた２つの半導体素子（ＭＯＳＦＥＴ１０６ＡおよびＭＯＳＦＥＴ１０６Ｂ）、ならびに、直列回路１０７に設けられた２つの半導体素子（ＭＯＳＦＥＴ１０７ＡおよびＭＯＳＦＥＴ１０７Ｂ）を、この実施形態の半導体素子１つで代用することができる。その結果、寄生インダクタンスおよびオン抵抗を抑制しながら、スイッチング動作を行なって三相モータ１０１を駆動することができる。
図３は、本発明の第２の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００３４】
この実施形態では、ｎ型層３は、下側層７４と、この下側層７４に積層形成された上側層７３とを備えている。
下側層７４は、上側層７３よりもバンドギャップの大きい材料、たとえば、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１であって、ｘ＝０．５〜１、ｙ＝０〜０．５）で表わされる窒化物半導体などを用いて形成することが好ましい。一方、上側層７３は、ドレイン電極２２に対してオーミック接触しやすい材料、たとえば、ＡｌｔＩｎｕＧａ１−ｔ−ｕＮ（ｔ＝０〜０．５、ｕ＝０．５〜１）で表わされる窒化物半導体などを用いて形成することが好ましい。すなわち、下側層７４と上側層７３とは、互いに異なる種類の材料や異なる組成の材料を用いて形成することが好ましく、これらの層の組み合わせとしては、たとえば、下側層７４がＡｌＮであり、上側層７３がＧａＮであることが好ましい。
【００３５】
開口１７は、上側層７３の上面を露出させるように形成されており、開口１７から露出する上側層７３上に、ドレイン電極２２が形成されている。
また、ｎ型層５は、下側層７２と、この下側層７２に積層形成された上側層７１とを備えている。
下側層７２は、上側層７１よりもバンドギャップの大きい材料、たとえば、上記した下側層７４と同様の材料を用いて形成することが好ましい。一方、上側層７１は、ソース・ドレイン電極２１に対してオーミック接触しやすい材料、たとえば、上記した上側層７３と同様の材料を用いて形成することが好ましい。また、これらの層の組み合わせとしては、たとえば、上記した下側層７４と上側層７３と同様の組み合わせであることが好ましい。
【００３６】
開口１６は、上側層７３の上面を露出させるように形成されており、開口１６から露出する上側層７３上に、ソース・ドレイン電極２１が形成されている。
また、ｎ型層７は、下側層７０と、この下側層７０に積層形成された上側層６９とを備えている。
下側層７０は、上側層６９よりもバンドギャップの大きい材料、たとえば、上記した下側層７４と同様の材料を用いて形成することが好ましい。一方、上側層６９は、ソース電極２０に対してオーミック接触しやすい材料、たとえば、上記した上側層７３と同様の材料を用いて形成することが好ましい。また、これらの層の組み合わせとしては、たとえば、上記した下側層７４と上側層７３と同様の組み合わせであることが好ましい。
【００３７】
開口１５は、上側層６９の上面を露出させるように形成されており、開口１５から露出する上側層６９上に、ソース電極２０が形成されている。
以上のように、この実施形態の半導体素子では、ｎ型層３，５，７において、電極２０〜２２に接触する上側層６９，７１，７３を、電極２０〜２２に対してオーミック接触しやすい材料を用いて形成することにより、電極２０〜２２とｎ型層３，５，７との接触抵抗を低減することができる。一方、電極２０〜２２に接触しない下側層７０，７２，７４を、上記したように、上側層６９，７１，７３よりもバンドギャップの大きい材料を用いて形成することにより、素子の耐圧を向上させることができる。そのため、半導体素子の耐圧を向上しながら、オン抵抗を低減することができる。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
以上、本発明の２つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
【００３８】
たとえば、前述の実施形態では、本発明の半導体素子を組み込むための回路として、三相ブリッジインバータ回路を例示して説明したが、本発明の半導体素子は、その他の回路（たとえば、単相インバータ回路、六相インバータ回路など）に適用することもできる。
また、第２の実施形態では、ｎ型層３，５，７を、材料の異なる２つの層や組成の異なる２つの層で形成したが、たとえば、材料の異なる３つ以上の層や組成の異なる３つ以上の層で形成してもよい。また、ｐ型層４，６についても、同様に材料の異なる複数の層や組成の異なる複数の層で形成してもよい。  また、たとえば、前述の実施形態では、ｎ型層３，５，７およびｐ型層４，６を構成する半導体を成長させる方法として、ＭＯＣＶＤ法が適用されたが、たとえば、ＬＰＥ法（Liquid Phase Epitaxy：液相エピタキシャル成長法）、ＶＰＥ法（Vapor Phase Epitaxy：気相エピタキシャル成長法）、ＭＢＥ法（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などの成長方法が適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。
【図２Ａ】図１の半導体素子の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体素子の構造を説明するための模式的な断面図である。
【図４】三相ブリッジインバータ回路の回路図である。
【符号の説明】
【００４０】
２    半導体積層構造部
３    ｎ型層
４    ｐ型層
５    ｎ型層
６    ｐ型層
７    ｎ型層
８    第１半導体積層構造
９    第２半導体積層構造
６９  上側層
７０  下側層
７１  上側層
７２  下側層
７３  上側層
７４  下側層
【図１】
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【図２Ａ】
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【図２Ｂ】
2009152344.tif 000005
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４】
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