(57)【要約】【課題】コンタクトプラグ上にキャパシタが形成されるような構造に関して、新たな構造を提供する。【解決手段】基板と、前記基板の上方のコンタクトホールに埋め込まれたコンタクトプラグと、前記コンタクトプラグ上に形成されており、前記コンタクトホールに埋め込まれた部分を有する下部電極と、前記下部電極の一部分上に形成された第１のキャパシタ絶縁膜と、前記下部電極の他の部分上に形成された第２のキャパシタ絶縁膜と、前記第１のキャパシタ絶縁膜上に形成された第１の上部電極と、前記第２のキャパシタ絶縁膜上に形成された第２の上部電極と、を備えることを特徴とする半導体装置。【選択図】図１
2009152389.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方のコンタクトホールに埋め込まれたコンタクトプラグと、
前記コンタクトプラグ上に形成されており、前記コンタクトホールに埋め込まれた部分を有する下部電極と、
前記下部電極の一部分上に形成された第１のキャパシタ絶縁膜と、
前記下部電極の他の部分上に形成された第２のキャパシタ絶縁膜と、
前記第１のキャパシタ絶縁膜上に形成された第１の上部電極と、
前記第２のキャパシタ絶縁膜上に形成された第２の上部電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記下部電極は、
前記コンタクトホールに埋め込まれた部分である埋め込み部分と、
前記コンタクトホールの上方に位置し、前記第１のキャパシタ絶縁膜が積載されている第１の上方部分と、
前記コンタクトホールの上方に位置し、前記第２のキャパシタ絶縁膜が積載されている第２の上方部分と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部電極の表面には溝が形成されており、前記溝は、前記第１のキャパシタ絶縁膜が積載されている第１積載面と前記第２のキャパシタ絶縁膜が積載されている第２積載面との間に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
基板の上方にコンタクトホールを形成し、
前記コンタクトホールにコンタクトプラグを埋め込み、
前記コンタクトホールに埋め込まれた前記コンタクトプラグをリセスし、
前記コンタクトプラグ上に下部電極を形成するための下部電極材料を、前記コンタクトプラグ上に堆積し、
前記下部電極上に第１及び第２のキャパシタ絶縁膜を形成するための絶縁材料を、前記下部電極材料上に堆積し、
前記第１及び第２のキャパシタ絶縁膜上にそれぞれ第１及び第２の上部電極を形成するための上部電極材料を、前記絶縁材料上に堆積し、
前記上部電極材料を加工して、前記第１及び第２の上部電極を形成し、
前記絶縁材料を加工して、前記第１及び第２のキャパシタ絶縁膜を形成し、
前記下部電極材料を加工して、前記コンタクトホールに埋め込まれた部分を有する前記下部電極を形成する、ことを特徴とする半導体装置の製造方法。
【請求項５】
前記上部電極材料と前記絶縁材料と前記下部電極材料とを、共通のハードマスクを利用して一括的に加工することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタは、強誘電体を利用したキャパシタ絶縁膜を具備するキャパシタである。強誘電体キャパシタの例として、スタック型の強誘電体キャパシタが挙げられる。スタック型の強誘電体キャパシタは通常、上部電極と、下部電極と、キャパシタ絶縁膜である強誘電体膜とを具備する。また、強誘電体キャパシタを利用したメモリは、強誘電体メモリと呼ばれる。近年、ＦｅＲＡＭと呼ばれる強誘電体メモリの開発が進展している。ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、強誘電体キャパシタを利用したＲＡＭ（Random Access Memory）である。
【０００３】
近年、ＦｅＲＡＭの大容量化、高集積化が進んでいる。これに伴い、ＦｅＲＡＭでは、強誘電体キャパシタセルの微細化が必要となっている。強誘電体キャパシタサイズをサブミクロンサイズ以下に縮小するためには、より精密なＲＩＥ加工を行う必要がある。
【０００４】
強誘電体キャパシタの上部電極と強誘電体膜と下部電極は、１マスクエッチングにより加工することができる。１マスクエッチングでは、上部電極と強誘電体膜と下部電極とを１つの共通のハードマスクを利用して一括的に加工する。よって、１マスクエッチングによれば、工程の複雑化やマスクのあわせずれの発生等を回避して、キャパシタの微細化を実現することができる。これは特に、Ｃｈａｉｎ−ＦｅＲＡＭ構造のＦｅＲＡＭに対して効果的である。Ｃｈａｉｎ−ＦｅＲＡＭ構造では、１つの下部電極を２つのキャパシタが共有するため、隣接するキャパシタ同士の距離を短くすることができる。よって、Ｃｈａｉｎ−ＦｅＲＡＭ構造によればさらに、キャパシタの高密度化を促進することができる。Ｃｈａｉｎ−ＦｅＲＡＭ構造を採用する場合には、コンタクトプラグ上に下部電極材料を堆積し、下部電極材料上に強誘電体材料を堆積し、強誘電体材料上に上部電極材料を堆積し、上部電極材料上にＡｌ酸化膜やＳｉ酸化膜等のハードマスクを形成し、上部電極材料と強誘電体材料と下部電極材料とをＲＩＥで一括的に加工することで、コンタクトプラグ上にキャパシタを形成することができる。コンタクトプラグ上にキャパシタが形成されるような構造を、ＣＯＰ（Capacitor On Plug）構造と呼ぶ。
【０００５】
このように、１マスクエッチングをＣｈａｉｎ−ＦｅＲＡＭ構造に適用すれば、キャパシタの微細化、高密度化を達成することができる。しかしながら、１マスクエッチングをＣｈａｉｎ−ＦｅＲＡＭ構造に適用すると、ＣＯＰ構造において、コンタクトプラグ上の下部電極が薄くなるという問題が生じる。この場合、キャパシタ形成後の熱工程（キャパシタの特性回復アニール、各種膜の緻密化アニール等）で、コンタクトプラグが酸化してしまう可能性がある。コンタクトプラグの酸化は、コンタクト不良やＡｌ酸化膜等の水素保護膜のカバレッジ劣化等を引き起こし、デバイス動作不良をもたらす可能性がある。
【０００６】
特許文献１には、強誘電体メモリが開示されている。当該強誘電体メモリは、基板と、前記基板の上方に形成されたコンタクトプラグと、前記コンタクトプラグ上に形成された導電性水素バリア膜と、前記導電性水素バリア膜上に形成された第１及び第２の強誘電体キャパシタとを具備している。当該第１及び第２の強誘電体キャパシタは、スタック型の強誘電体キャパシタとなっている。
【特許文献１】特開２００５−３３２８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、コンタクトプラグ上にキャパシタが形成されるような構造に関して、新たな構造を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の実施例は例えば、基板と、前記基板の上方のコンタクトホールに埋め込まれたコンタクトプラグと、前記コンタクトプラグ上に形成されており、前記コンタクトホールに埋め込まれた部分を有する下部電極と、前記下部電極の一部分上に形成された第１のキャパシタ絶縁膜と、前記下部電極の他の部分上に形成された第２のキャパシタ絶縁膜と、前記第１のキャパシタ絶縁膜上に形成された第１の上部電極と、前記第２のキャパシタ絶縁膜上に形成された第２の上部電極と、を備えることを特徴とする半導体装置である。
【０００９】
本発明の実施例は例えば、基板の上方にコンタクトホールを形成し、前記コンタクトホールにコンタクトプラグを埋め込み、前記コンタクトホールに埋め込まれた前記コンタクトプラグをリセスし、前記コンタクトプラグ上に下部電極を形成するための下部電極材料を、前記コンタクトプラグ上に堆積し、前記下部電極上に第１及び第２のキャパシタ絶縁膜を形成するための絶縁材料を、前記下部電極材料上に堆積し、前記第１及び第２のキャパシタ絶縁膜上にそれぞれ第１及び第２の上部電極を形成するための上部電極材料を、前記絶縁材料上に堆積し、前記上部電極材料を加工して、前記第１及び第２の上部電極を形成し、前記絶縁材料を加工して、前記第１及び第２のキャパシタ絶縁膜を形成し、前記下部電極材料を加工して、前記コンタクトホールに埋め込まれた部分を有する前記下部電極を形成する、ことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１０】
本発明は、コンタクトプラグ上にキャパシタが形成されるような構造に関して、新たな構造を提供することを可能にする。
【発明を実施するための最良の形態】
【００１１】
図１は、本実施例の半導体装置１０１の側方断面図である。
【００１２】
図１の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、保護絶縁膜１１４と、拡散領域１１５とを備える。基板１１１はここでは、Ｐ型基板に相当する。基板１１１はここでは、シリコン基板である。ゲート絶縁膜１１２は、基板１１１上に形成されている。ゲート絶縁膜１１２はここでは、シリコン酸化膜（ＳｉＯ２膜）である。ゲート電極１１３は、ゲート絶縁膜１１２上に形成されている。ゲート電極１１３はここでは、下位層であるポリシリコン層と上位層であるタングステンシリサイド層（ＷＳｉ２層）とを含む積層膜である。保護絶縁膜１１４は、ゲート電極１１３の側面及び上面に形成されており、ゲート電極１１３の側壁膜及びキャップ膜として機能する。保護絶縁膜１１４はここでは、シリコン窒化膜（ＳｉＮ膜）である。拡散領域１１５は、基板１１１内に形成されている。拡散領域１１５はここでは、Ｎ型拡散領域に相当する。基板１１１、ゲート絶縁膜１１２、ゲート電極１１３、保護絶縁膜１１４、及び拡散領域１１５は、ＭＯＳＦＥＴ２０１を構成している。
【００１３】
図１の半導体装置１０１は更に、第１，第２，第３，第４の層間絶縁膜１２１Ａ，Ｂ，Ｃ，Ｄを備える。第１の層間絶縁膜１２１Ａは、基板１１１上にＭＯＳＦＥＴ２０１を取り囲むように形成されている。第１の層間絶縁膜１２１Ａはここでは、シリコン酸化膜である。第２の層間絶縁膜１２１Ｂは、第１の層間絶縁膜１２１Ａ上に形成されている。第２の層間絶縁膜１２１Ｂはここでは、シリコン酸化膜である。第３の層間絶縁膜１２１Ｃは、第２の層間絶縁膜１２１Ｂ上に形成されている。第３の層間絶縁膜１２１Ｃはここでは、シリコン窒化膜である。第４の層間絶縁膜１２１Ｄは、第３の層間絶縁膜１２１Ｃ上に形成されている。第４の層間絶縁膜１２１Ｄはここでは、シリコン酸化膜である。
【００１４】
図１の半導体装置１０１は更に、第１及び第２のコンタクトプラグ１３１Ａ及びＢと、バリア層１３２とを備える。第１のコンタクトプラグ１３１Ａは、基板１１１上のコンタクトホールＨ１に埋め込まれており、基板１１１上に形成されている。第１のコンタクトプラグ１３１Ａはここでは、ポリシリコンプラグである。第１のコンタクトプラグ１３１Ａは、拡散領域１１５上に形成されている。バリア層１３２は、基板１１１の上方のコンタクトホールＨ２に埋め込まれており、基板１１１の上方に形成されている。バリア層１３２はここでは、Ｔｉ（チタン）層、ＴｉＮ（チタンナイトライド）層、又は下位層であるＴｉ層と上位層であるＴｉＮ層とを含む積層膜である。バリア層１３２は、第１のコンタクトプラグ１３１Ａ上に形成されている。第２のコンタクトプラグ１３１Ｂは、基板１１１の上方のコンタクトホールＨ２に埋め込まれており、基板１１１の上方に形成されている。第２のコンタクトプラグ１３１Ｂはここでは、タングステンプラグ（Ｗプラグ）である。第２のコンタクトプラグ１３１Ｂは、バリア層１３２上に形成されている。
【００１５】
図１の半導体装置１０１は更に、下部電極１４１と、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢと、第１及び第２の上部電極１４３Ａ及びＢと、第１及び第２のマスク層１４４Ａ及びＢと、キャパシタカバー膜１４５とを備えている。下部電極１４１、第１のキャパシタ絶縁膜１４２Ａ、及び第１の上部電極１４３Ａは、第１の強誘電体キャパシタ３０１Ａを構成している。下部電極１４１、第２のキャパシタ絶縁膜１４２Ｂ、及び第２の上部電極１４３Ｂは、第２の強誘電体キャパシタ３０１Ｂを構成している。半導体装置１０１はここでは、ＦｅＲＡＭとなっており、第１及び第２のキャパシタ３０１Ａ及びＢについてはここでは、Ｃｈａｉｎ−ＦｅＲＡＭ構造及びＣＯＰ構造が採用されている。
【００１６】
下部電極１４１は、第１及び第２のキャパシタ３０１Ａ及びＢに共通のキャパシタ下部電極である。下部電極１４１は、第２のコンタクトプラグ１３１Ｂ上に形成されている。下部電極１４１はここでは、Ｉｒ（イリジウム）膜である。本実施例では、第２のコンタクトプラグ１３１Ｂがリセスされており、下部電極１４１の一部がコンタクトホールＨ２に埋め込まれている。下部電極１４１は、埋め込み部分Ｐと第１の上方部分Ｐ１と第２の上方部分Ｐ２とを有している。埋め込み部分Ｐは、コンタクトホールＨ２に埋め込まれている部分である。第１の上方部分Ｐ１は、コンタクトホールＨ２の上方に位置し、第１のキャパシタ絶縁膜１４２Ａが積載されている部分である。第２の上方部分Ｐ２は、コンタクトホールＨ２の上方に位置し、第２のキャパシタ絶縁膜１４２Ｂが積載されている部分である。第１の上方部分Ｐ１と第２の上方部分Ｐ２は共に、埋め込み部分Ｐとつながっている。下部電極１４１の表面Ｓには、溝Ｔが形成されている。溝Ｔは、第１のキャパシタ絶縁膜１４２Ａが積載されている第１積載面Ｓ１と第２のキャパシタ絶縁膜１４２Ｂが積載されている第２積載面Ｓ２との間に形成されている。溝Ｔは、第２のコンタクトプラグ１３１Ｂ及び埋め込み部分Ｐの真上に位置している。下部電極１４１は、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。
【００１７】
第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはそれぞれ、第１及び第２のキャパシタ３０１Ａ及びＢ用のキャパシタ絶縁膜である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはそれぞれ、下部電極１４１の一部分上及び他の部分上に形成されている。第１の上方部分Ｐ１は、当該一部分の例である。第２の上方部分Ｐ２は、当該他の部分の例である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはここでは、強誘電体膜、例えば、ＭＯＣＶＤ法によるｉｎ−ｓｉｔｕ結晶化により形成された強誘電体膜である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはここでは、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）膜である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢは例えば、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）膜やＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜でもよい。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはそれぞれ、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。
【００１８】
第１及び第２の上部電極１４３Ａ及びＢはそれぞれ、第１及び第２のキャパシタ３０１Ａ及びＢ用のキャパシタ上部電極である。第１及び第２の上部電極１４３Ａ及びＢはそれぞれ、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢ上に形成されている。第１及び第２の上部電極１４３Ａ及びＢはここでは、下位層であるＳＲＯ（ＳｒＲｕＯ３）膜と上位層であるＩｒＯｘ（イリジウムオキサイド）膜とを含む積層膜である。第１及び第２の上部電極１４３Ａ及びＢはそれぞれ、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。
【００１９】
第１及び第２のマスク層１４４Ａ及びＢはそれぞれ、第１及び第２の上部電極１４３Ａ及びＢ上に形成されている。マスク層１４４Ａ及びＢは、上部電極１４３Ａ及びＢとキャパシタ絶縁膜１４２Ａ及びＢと下部電極１４１とをＲＩＥで一括的に加工するのに利用された共通のハードマスクである。第１及び第２のマスク層１４４Ａ及びＢはここでは、下位層であるアルミニウム酸化膜（Ａｌ２Ｏ３膜）と上位層であるシリコン酸化膜（ＳｉＯ２膜）とを含む積層膜である。第１及び第２のマスク層１４４Ａ及びＢはそれぞれ、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。
【００２０】
キャパシタカバー膜１４５は、第１及び第２のマスク層１４４Ａ及びＢ上に、第１及び第２のキャパシタ３０１Ａ及びＢを取り囲むように形成されている。キャパシタカバー膜１４５はここでは、アルミニウム酸化膜（Ａｌ２Ｏ３膜）又はシリコン窒化膜（ＳｉＮ膜）である。キャパシタカバー膜１４５は、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。
【００２１】
図１の半導体装置１０１は更に、第５の層間絶縁膜１２１Ｅを備える。第５の層間絶縁膜１２１Ｅは、キャパシタカバー膜１４５上に第１及び第２のキャパシタ３０１Ａ及びＢを取り囲むように形成されている。第５の層間絶縁膜１２１Ｅはここでは、シリコン酸化膜である。
【００２２】
図１の半導体装置１０１は更に、第３及び第４のコンタクトプラグ１３１Ｃ及びＤと、配線層１３３とを備える。第３のコンタクトプラグ１３１Ｃは、基板１１１の上方のコンタクトホールＨ３に埋め込まれ、基板１１１の上方に形成されている。第４のコンタクトプラグ１３１Ｄは、基板１１１の上方のコンタクトホールＨ４に埋め込まれ、基板１１１の上方に形成されている。第３及び第４のコンタクトプラグ１３１Ｃ及びＤはここでは、Ａｌ（アルミニウム）層、Ｃｕ（銅）層、又はＡｌ−Ｃｕ合金層である。第３及び第４のコンタクトプラグ１３１Ｃ及びＤは例えば、Ｗ（タングステン）層でもよい。第３のコンタクトプラグ１３１Ｃは、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第１のマスク層１４４Ａとを貫通して、第１の上部電極１４３Ａ上に形成されている。第４のコンタクトプラグ１３１Ｄは、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第２のマスク層１４４Ｂとを貫通して、第２の上部電極１４３Ｂ上に形成されている。配線層１３３は、第３及び第４のコンタクトプラグ１３１Ｃ及びＤ上に形成されている。配線層１３３はここでは、Ａｌ（アルミニウム）層、Ｃｕ（銅）層、又はＡｌ−Ｃｕ合金層である。第３及び第４のコンタクトプラグ１３１Ｃ及びＤと配線層１３３についてはここでは、デュアルダマシン配線構造が採用されている。配線層１３３は、第３のコンタクトプラグ１３１Ｃと第４のコンタクトプラグ１３１Ｄとを電気的に接続している。
【００２３】
図２は、第１比較例の半導体装置１０１の側方断面図である。第１比較例では、図２に示すように、第１のキャパシタ３０１Ａの下部電極１４１Ａと第２のキャパシタ３０１Ｂの下部電極１４１Ｂとが別々に設けられている。これに対し、本実施例では、図１に示すように、第１のキャパシタ３０１Ａと第２のキャパシタ３０１Ｂとが同じ下部電極１４１を共有している。即ち、本実施例では、Ｃｈａｉｎ−ＦｅＲＡＭ構造が採用されている。これにより、本実施例では、第１キャパシタ３０１Ａと第２キャパシタ３０１Ｂとの距離を短くすることができる。
【００２４】
本実施例では更に、上部電極１４３Ａ及びＢとキャパシタ絶縁膜１４２Ａ及びＢと下部電極１４１とを、共通のマスク層１４４Ａ及びＢを利用して一括的に加工する。即ち、本実施例では、１マスクエッチングが採用されている。これにより、本実施例では、工程の複雑化やマスクのあわせずれの発生等を回避して、キャパシタの微細化を実現することができる。このように、本実施例では、１マスクエッチングがＣｈａｉｎ−ＦｅＲＡＭ構造に適用されている。これにより、本実施例では、キャパシタの微細化及び高集積化が可能となっている。
【００２５】
図３は、第２比較例の半導体装置１０１の側方断面図である。第２比較例では、図３に示すように、１マスクエッチングがＣｈａｉｎ−ＦｅＲＡＭ構造に適用されている。これにより、第２比較例では、第２のコンタクトプラグ１３１Ｂ上の下部電極１４１、即ち、溝Ｔの付近の下部電極１４１が薄くなるという問題が生じる。よって、第２比較例では、キャパシタ形成後の熱工程で、第２のコンタクトプラグ１３１Ｂが酸化してしまう可能性がある。第２のコンタクトプラグ１３１Ｂの酸化は、デバイス動作不良をもたらす可能性がある。
【００２６】
これに対し、本実施例では、図１に示すように、第２のコンタクトプラグ１３１Ｂがリセスされており、下部電極１４１の一部ＰがコンタクトホールＨ２に埋め込まれている。よって、本実施例では、第２のコンタクトプラグ１３１Ｂ上の下部電極１４１、即ち、溝Ｔの付近の下部電極１４１が厚くなっている。これにより、本実施例では、キャパシタ形成後の熱工程における第２のコンタクトプラグ１３１Ｂの酸化を抑制することができる。これにより、本実施例では、デバイス動作不良の発生頻度を低減させ、半導体装置１０１の歩留りや信頼性を向上させることができる。
【００２７】
以上のように、本実施例では、上記熱工程における第２のコンタクトプラグ１３１Ｂの酸化を回避しつつ、１マスクエッチングをＣｈａｉｎ−ＦｅＲＡＭ構造に適用することができる。よって、本実施例では、上記熱工程における第２のコンタクトプラグ１３１Ｂの酸化を回避しつつ、キャパシタの微細化及び高集積化を達成することができる。
【００２８】
本実施例では、第２のコンタクトプラグ１３１ＢはＷ（タングステン）プラグである。Ｗプラグは、コンタクトホールへの埋め込みが容易という利点がある反面、酸化しやすいという欠点がある。しかし、本実施例によれば、第２のコンタクトプラグ１３１Ｂの酸化を抑制することができる。そのため、本実施例では、第２のコンタクトプラグ１３１ＢとしてＷプラグを採用することができる。同様の利点及び欠点を有するプラグの例として、Ｃｕ（銅）プラグやＲｕ（ルテニウム）プラグが挙げられる。本実施例では、第２のコンタクトプラグ１３１ＢとしてＣｕプラグやＲｕプラグを採用することもできる。
【００２９】
本実施例では、下部電極１４１は単層膜でも多層膜でもよい。図４Ａに、単層膜である下部電極１４１の一例を示す。図４Ａの下部電極１４１は、Ｉｒ（イリジウム）膜を含む単層膜である。図４Ｂに、多層膜である下部電極１４１の一例を示す。図４Ｂの下部電極１４１は、下位層であるＴｉＡｌＮ膜またはＴａＳｉＮ膜と上位層であるＩｒ膜とを含む多層膜である。下部電極１４１は、ＴｉＡｌＮ膜とＴａＳｉＮ膜とＩｒ膜とを含む多層膜でもよい。
【００３０】
図５Ａ乃至Ｎは、図１の半導体装置１０１に関する製造工程図である。図５Ａ乃至Ｎにより、図１の半導体装置１０１の製造方法について説明する。
【００３１】
先ず、図５Ａのように、基板１１１上にゲート絶縁膜１１２とゲート電極１１３と保護絶縁膜１１４とを既知の方法で形成すると共に、基板１１１内にソースドレイン拡散領域１１５を既知の方法で形成する。これにより、基板１１１上にＭＯＳＦＥＴ２０１が形成される。
【００３２】
次に、図５Ｂのように、基板１１１上に第１の層間絶縁膜１２１Ａを形成する。次に、図５Ｃのように、第１の層間絶縁膜１２１ＡにコンタクトホールＨ１を形成する。これにより、第１の層間絶縁膜１２１Ａを貫通するコンタクトホールＨ１が基板１１１上に形成される。コンタクトホールＨ１内には、拡散領域１１５が露出する。
【００３３】
次に、ＣＶＤ（化学気相成長）により、第１のコンタクトプラグ１３１Ａのプラグ材料を全面に堆積する。これにより、拡散領域１１５上に第１のコンタクトプラグ１３１Ａのプラグ材料が堆積される。次に、ＣＭＰ（化学機械研磨）により、上記プラグ材料を平坦化する。これにより、図５Ｄのように、コンタクトホールＨ１に第１のコンタクトプラグ１３１Ａが埋め込まれる。このようにして、拡散領域１１５と電気的に接続された第１のコンタクトプラグ１３１Ａが形成される。
【００３４】
次に、図５Ｅのように、第１の層間絶縁膜１２１Ａ上に第２の層間絶縁膜１２１Ｂを、第２の層間絶縁膜１２１Ｂ上に第３の層間絶縁膜１２１Ｃを、第３の層間絶縁膜１２１Ｃ上に第４の層間絶縁膜１２１Ｄを形成する。次に、図５Ｆのように、第２乃至第４の層間絶縁膜１２１Ｂ乃至ＤにコンタクトホールＨ２を形成する。これにより、第２乃至第４の層間絶縁膜１２１Ｂ乃至Ｄを貫通するコンタクトホールＨ２が、基板１１１の上方に形成される。コンタクトホールＨ２内には、第１のコンタクトプラグ１３１Ａが露出する。
【００３５】
次に、ＣＶＤ及び／又はスパッタリングにより、バリア層１３２のバリア材料を全面に堆積する。これにより、第１のコンタクトプラグ１３１Ａ上にバリア層１３２のバリア材料が堆積される。次に、フォーミングガス中で基板１１１の熱処理を行う。次に、ＣＶＤにより、第２のコンタクトプラグ１３１Ｂのプラグ材料を全面に堆積する。これにより、バリア層１３２のバリア材料上に第２のコンタクトプラグ１３１Ｂのプラグ材料が堆積される。次に、ＣＭＰにより、上記バリア材料及び上記プラグ材料を平坦化する。これにより、図５Ｇのように、コンタクトホールＨ２にバリア層１３２と第２のコンタクトプラグ１３１Ｂとが埋め込まれる。
【００３６】
次に、ＣＤＥ（Chemical Dry Etching）又はＲＩＥ（Reactive Ion Etching）により、図５Ｈのように、コンタクトホールＨ２に埋め込まれた第２のコンタクトプラグ１３１Ｂをリセスする。すなわち、第２のコンタクトプラグ１３１Ｂのエッチバックを行う。これにより、コンタクトホールＨ２の上部Ｘが再び開口する。このエッチバックの際、異方性エッチングを採用すれば、開口部Ｘの底は図６Ａのように平坦になり、等方性エッチングを採用すれば、開口部Ｘの底は図６Ｂのように凹形になる。後者のようなエッチバックをディッシングと呼ぶ。このようにして、第１のコンタクトプラグ１３１Ａと電気的に接続された第２のコンタクトプラグ１３１Ｂが形成される。
【００３７】
次に、図５Ｉのように、ＣＶＤ及び／又はスパッタリングにより、下部電極材料１４１Ｘを全面に堆積する。これにより、下部電極材料１４１Ｘの一部が開口部Ｘに入り込み、第２のコンタクトプラグ１３１Ｂ上に下部電極材料１４１Ｘが堆積される。下部電極材料１４１Ｘは、第２のコンタクトプラグ１３１Ｂ上に下部電極１４１を形成するための材料である。下部電極材料１４１Ｘはここでは、Ｉｒ膜、ＩｒＯ２膜、Ｐｔ膜、又はこれらの膜の２つ以上を含む積層膜である。
【００３８】
次に、図５Ｉのように、ＭＯＣＶＤ（有機金属化学気相成長）により、絶縁材料１４２Ｘを全面に堆積する。これにより、下部電極材料１４１Ｘ上に絶縁材料１４２Ｘが堆積される。絶縁材料１４２Ｘは、下部電極１４１上に第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢを形成するための材料である。絶縁材料１４２Ｘはここでは、ＰＺＴ膜、ＢＩＴ膜、ＳＢＴ膜等の強誘電体膜である。上記ＭＯＣＶＤにおいては、有機金属錯体を液体に溶かした原料液体が使用される。
【００３９】
次に、図５Ｉのように、ＣＶＤ及び／又はスパッタリングにより、上部電極材料１４３Ｘを全面に堆積する。これにより、絶縁材料１４２Ｘ上に上部電極材料１４３Ｘが堆積される。上部電極材料１４３Ｘは、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢ上にそれぞれ第１及び第２の上部電極１４３Ａ及びＢを形成するための材料である。上部電極材料１４３Ｘはここでは、下位層であるＳＲＯ膜と上位層であるＩｒＯｘ膜とを含む積層膜である。本実施例では、ＳＲＯ膜のスパッタリングとＩｒＯｘ膜のスパッタリングとの間に、ＳＲＯ膜を結晶化するためのアニール処理（ＲＴＡ等）を行う。本実施例では更に、ＩｒＯｘ膜のスパッタリング後に、ＩｒＯｘ膜の平坦化を行う。
【００４０】
次に、図５Ｉのように、ＣＶＤ及び／又はスパッタリングにより、マスク材料１４４Ｘを全面に堆積する。これにより、上部電極材料１４３Ｘ上にマスク材料１４４Ｘが堆積される。マスク材料１４４Ｘは、第１及び第２の上部電極１４３Ａ及びＢ上にそれぞれ第１及び第２のマスク層１４４Ａ及びＢを形成するための材料である。マスク材料１４４Ｘはここでは、下位層であるＡｌ２Ｏ３膜と上位層であるＳｉＯ２膜（例えばＴＥＯＳ膜）とを含む積層膜である。
【００４１】
次に、図５Ｊのように、フォトリソグラフィ及びＲＩＥにより、マスク材料１４４Ｘの上位層を加工する。これにより、第１及び第２のマスク層１４４Ａ及びＢの上位層が形成される。フォトリソグラフィ及びＲＩＥで使用されたレジストはここでは、アッシャー法により除去される。
【００４２】
次に、図５Ｋのように、第１及び第２のマスク層１４４Ａ及びＢの上位層をマスクとして利用して、ＲＩＥにより、マスク材料１４４Ｘの下位層と上部電極材料１４３Ｘと絶縁材料１４２Ｘと下部電極材料１４１Ｘとを一括的に加工する。これにより、第１及び第２のマスク層１４４Ａ及びＢの下位層と、第１及び第２の上部電極１４３Ａ及びＢと、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢと、埋め込み部分Ｐと第１の上方部分Ｐ１と第２の上方部分Ｐ２とを有する下部電極１４１とが形成される。その結果、基板１１１の上方に第１及び第２のキャパシタ３０１Ａ及びＢが形成される。下部電極１４１の表面Ｓには、溝Ｔが形成される。第１及び第２のマスク層１４４Ａ及びＢの表面、第１及び第２の上部電極１４３Ａ及びＢの表面、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢの表面、第１及び第２の上方部分Ｐ１及びＰ２の表面Ｓ１及びＳ２はいずれも、埋め込み部分Ｐが開口部Ｘに埋め込まれた影響で、溝Ｔの付近において傾いている。これら表面の高さは、溝Ｔの付近において、溝Ｔに近付くにつれて低くなっている。このように、本実施例では、上部電極材料１４３Ｘと絶縁材料１４２Ｘと下部電極材料１４１Ｘとが、共通のハードマスク１４４Ａ及びＢを利用して一括的に加工される。
【００４３】
なお、図５Ｋの第１の上方部分Ｐ１と第２の上方部分Ｐ２は、完全に切り離さなくてもよい。これらを完全に切り離さなくても、セル間は電気的に分離されているからである。このように、本実施例では、同じノード上にあるキャパシタ間の下部電極同士は、完全に切り離さなくてもよい。これにより、本実施例では、キャパシタの高集積化が図れる。
【００４４】
次に、図５Ｌのように、ＣＶＤ又はスパッタリングにより、キャパシタカバー膜１４５を全面に堆積する。これにより、第１及び第２のマスク層１４４Ａ及びＢ上にキャパシタカバー膜１４５が形成される。キャパシタカバー膜１４５はここでは、Ａｌ２Ｏ３膜またはＳｉＮ膜である。キャパシタカバー膜１４５の表面は、埋め込み部分Ｐが開口部Ｘに埋め込まれた影響で、溝Ｔの付近において傾いている。キャパシタカバー膜１４５の表面の高さは、溝Ｔの付近において、溝Ｔに近付くにつれて低くなっている。次に、ＣＶＤ又はスパッタリングにより、第５の層間絶縁膜１２１Ｅを全面に堆積する。第５の層間絶縁膜１１５Ｅはここでは、ＳｉＯ２膜である。次に、ＣＭＰにより、第５の層間絶縁膜１２１Ｅを平坦化する。これにより、図５Ｌのように、キャパシタカバー膜１４５上に第５の層間絶縁膜１２１Ｅが形成される。
【００４５】
次に、図５Ｍのように、フォトリソグラフィ及びＲＩＥにより、コンタクトホールＨ３及びＨ４を形成する。コンタクトホールＨ３は、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第１のマスク層１４４Ａを貫通し、コンタクトホールＨ３内には、第１の上部電極１４３Ａが露出する。コンタクトホールＨ４は、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第２のマスク層１４４Ｂを貫通し、コンタクトホールＨ４内には、第２の上部電極１４３Ｂが露出する。次に、図５Ｍのように、フォトリソグラフィ及びＲＩＥにより、配線溝Ｗを形成する。次に、キャパシタ３０１Ａ及びＢのダメージを回復するためのアニール処理を行う。当該アニール処理の雰囲気、温度、時間は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分間とする。
【００４６】
次に、ＣＶＤ又はスパッタリングにより、第３及び第４のコンタクトプラグ１３１Ｃ及びＤと配線層１３３とに共通の配線材料を全面に堆積する。これにより、第１及び第２の上部電極１４３Ａ及びＢ上に当該配線材料が堆積される。共通の配線材料を堆積する前に共通のバリア材料を堆積してもよい。次に、ＣＭＰにより、当該配線材料を平坦化する。これにより、図５Ｎのように、コンタクトホールＨ３に第３のコンタクトプラグ１３１Ｃが埋め込まれ、コンタクトホールＨ４に第４のコンタクトプラグ１３１Ｄが埋め込まれ、配線溝Ｗに配線層１３３が埋め込まれる。このようにして、第１の上部電極１４３Ａと電気的に接続された第３のコンタクトプラグ１３１Ｃと、第２の上部電極１４３Ｂと電気的に接続された第４のコンタクトプラグ１３１Ｄと、第３のコンタクトプラグ１３１Ｃと第４のコンタクトプラグ１３１Ｄとを電気的に接続する配線層１３３とが形成される。第３及び第４のコンタクトプラグ１３１Ｃ及びＤのプラグ材料と配線層１３３の配線材料は、異なる材料でもよい。
【図面の簡単な説明】
【００４７】
【図１】本実施例の半導体装置の側方断面図である。
【図２】第１比較例の半導体装置の側方断面図である。
【図３】第２比較例の半導体装置の側方断面図である。
【図４Ａ】単層膜である下部電極の一例を示す。
【図４Ｂ】多層膜である下部電極の一例を示す。
【図５Ａ】本実施例の半導体装置に関する製造工程図（１／１４）である。
【図５Ｂ】本実施例の半導体装置に関する製造工程図（２／１４）である。
【図５Ｃ】本実施例の半導体装置に関する製造工程図（３／１４）である。
【図５Ｄ】本実施例の半導体装置に関する製造工程図（４／１４）である。
【図５Ｅ】本実施例の半導体装置に関する製造工程図（５／１４）である。
【図５Ｆ】本実施例の半導体装置に関する製造工程図（６／１４）である。
【図５Ｇ】本実施例の半導体装置に関する製造工程図（７／１４）である。
【図５Ｈ】本実施例の半導体装置に関する製造工程図（８／１４）である。
【図５Ｉ】本実施例の半導体装置に関する製造工程図（９／１４）である。
【図５Ｊ】本実施例の半導体装置に関する製造工程図（１０／１４）である。
【図５Ｋ】本実施例の半導体装置に関する製造工程図（１１／１４）である。
【図５Ｌ】本実施例の半導体装置に関する製造工程図（１２／１４）である。
【図５Ｍ】本実施例の半導体装置に関する製造工程図（１３／１４）である。
【図５Ｎ】本実施例の半導体装置に関する製造工程図（１４／１４）である。
【図６Ａ】底が平坦な開口部を表す。
【図６Ｂ】底が凹形の開口部を表す。
【符号の説明】
【００４８】
１０１  半導体装置
１１１  基板
１１２  ゲート絶縁膜
１１３  ゲート電極
１１４  保護絶縁膜
１１５  拡散領域
１２１  層間絶縁膜
１３１  コンタクトプラグ
１３２  バリア層
１３３  配線層
１４１  下部電極
１４２  キャパシタ絶縁膜
１４３  上部電極
１４４  マスク層
１４５  キャパシタカバー膜
２０１  ＭＯＳＦＥＴ
３０１  強誘電体キャパシタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図５Ｍ】
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【図５Ｎ】
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【図６Ａ】
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【図６Ｂ】
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