(57)【要約】【課題】静電気によるサージ電圧に対しては動作し電源に乗る通常のスパイクノイズ程度では動作しない電源保護回路を提供する。【解決手段】電源電圧が印加される電源端子１と電源端子１に接続される保護対象回路２との間に設けられる電源保護回路において、電源端子１とアースとの間に直列に接続される２つのキャパシタＣ１，Ｃ２と、電源端子１とアースとの間にソース，ドレインが接続されゲートがキャパシタＣ１，Ｃ２間の接続点Ａに接続される保護用トランジスタＴＲ１と、接続点Ａにバイアス電圧を印加するバイアス手段（４，ＴＲ２）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧が印加される電源端子と該電源端子に接続される保護対象回路との間に設けられる電源保護回路において、前記電源端子とアースとの間に直列に接続される２つのキャパシタと、前記電源端子とアースとの間にソース，ドレインが接続されゲートが前記２つのキャパシタ間の接続点に接続される保護用トランジスタと、前記接続点にバイアス電圧を印加するバイアス手段とを備えることを特徴とする電源保護回路。
【請求項２】
前記バイアス手段は、前記電源電圧の投入と連動して立ち上がり所定電圧を発生させるバイアス回路と、前記接続点とアースとの間にソース，ドレインが接続されゲートに前記所定電圧が印加されるバイアス用トランジスタとを備えることを特徴とする請求項１に記載の電源保護回路。
【請求項３】
前記接続点と前記保護用トランジスタのゲートとの間にローパスフィルタを設けたことを特徴とする請求項１または請求項２に記載の電源保護回路。
【請求項４】
外部電源に接続される前記電源端子と内部の前記保護対象回路との間に請求項１乃至請求項３のいずれかに記載の電源保護回路が形成されたことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（集積回路）等の保護対象回路の電源接続部に設ける電源保護回路に関する。
【背景技術】
【０００２】
図３は、従来の電源保護回路を搭載したＩＣの回路図である。この電源保護回路は、２つのキャパシタＣ１，Ｃ１と１つのトランジスタＴＲ１とで構成され、外部電源に接続される電源端子１と、図示しない内部回路（保護対象回路）２との間に設けられる。
【０００３】
２つのキャパシタＣ１，Ｃ２は、電源端子１と内部回路２との間の接続線３とアース（グランド）との間に直列に接続され、トランジスタＴＲ１は、そのゲートがキャパシタＣ１，Ｃ２間の接続点Ａに接続され、接続線３とアースとの間にソース，ドレインが接続される。
【０００４】
この電源保護回路は、部品であるＩＣを、例えばデジタルカメラ等の基板に組み付けるときに機能する様に構成され、組み付け時に静電気によるサージ電圧が電源端子１から内部回路２に伝わって内部回路２が破壊されないようにキャパシタＣ１，Ｃ２の容量比を決める。即ち、この容量比で決まる揺れ以上の電圧変動があったときトランジスタＴＲ１が導通し、保護対象回路２側に過大なサージ電圧が印加されない構成としている。
【０００５】
尚、従来技術に関する電源保護回路として、例えば下記特許文献１記載のものがある。
【０００６】
【特許文献１】特開２００４―２２９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した電源保護回路は、電源端子から見た容量Ｃ１，Ｃ２が大きく、電源端子に接続する保護回路として好適な構成になっている。しかし、電源投入時や、駆動中の電源に乗る通常のスパイクノイズに対しても保護用のトランジスタＴＲ１が導通してしまう可能性がある。内部回路２は、通常発生するスパイクノイズ程度では破壊されない構造に設計されているため、スパイクノイズが内部回路に入っても問題はなく、トランジスタＴＲ１が導通して内部回路２に電源電圧が供給されなくなることの方が問題となる。
【０００８】
つまり、電源保護回路は、ＩＣを装置に組み付けた後は、トランジスタＴＲ１が絶対に導通しない構成にする必要があり、組み付け時に発生する可能性がある過大なサージ電圧に対してはトランジスタＴＲ１が導通し、組み付けた後に発生するスパイクノイズ程度の電圧が印加されてもトランジスタＴＲ１が導通しない構成にする必要がある。
【０００９】
しかしながら、従来の電源保護回路は、ＩＣを装置に組み付けた後の電源投入時やスパイクノイズ発生時にも保護用トランジスタＴＲ１が導通してしまう可能性があり、この電源保護回路をＩＣ等に適用するのが困難であるという問題がある。
【００１０】
本発明の目的は、静電気に起因する過大なサージ電圧に対して保護動作するトランジスタが通常のスパイクノイズ程度では動作しない構成を持つ電源保護回路とこの電源保護回路を備える集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の電源保護回路は、電源電圧が印加される電源端子と該電源端子に接続される保護対象回路との間に設けられる電源保護回路において、前記電源端子とアースとの間に直列に接続される２つのキャパシタと、前記電源端子とアースとの間にソース，ドレインが接続されゲートが前記２つのキャパシタ間の接続点に接続される保護用トランジスタと、前記接続点にバイアス電圧を印加するバイアス手段とを備えることを特徴とする。
【００１２】
本発明の電源保護回路の前記バイアス手段は、前記電源電圧の投入と連動して立ち上がり所定電圧を発生させるバイアス回路と、前記接続点とアースとの間にソース，ドレインが接続されゲートに前記所定電圧が印加されるバイアス用トランジスタとを備えることを特徴とする。
【００１３】
本発明の電源保護回路は、前記接続点と前記保護用トランジスタのゲートとの間にローパスフィルタを設けたことを特徴とする。
【００１４】
本発明の集積回路は、外部電源に接続される前記電源端子と内部の前記保護対象回路との間に上記のいずれかに記載の電源保護回路が形成されたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、静電気によって発生する過大なサージ電圧に対しては確実に動作し、電源に乗る通常のスパイクノイズ程度では動作しない電源保護回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１７】
図１は、本発明の第１実施形態に係る電源保護回路の回路図である。この電源保護回路は、ＩＣ内部に形成され、電源端子１と、保護対象回路２との間に設けられる。図３に示す回路構成と同様に、電源端子１と保護対象回路２との間を接続する接続線３と、アースとの間に、直列接続された２つのキャパシタＣ１，Ｃ２を備える。また、キャパシタＣ１，Ｃ２間の接続点Ａがゲートに接続され、接続線３とアースとの間にソース，ドレインが接続された保護用の第１トランジスタＴＲ１を備える。
【００１８】
更に、本実施形態の電源保護回路は、電源投入時に電源投入と連動して立ち上がるバイアス回路４と、バイアス回路４から供給される所定電圧がゲートに印加されるバイアス用の第２トランジスタＴＲ２とを備える。第２トランジスタＴＲは、接続点Ａとアースとの間にソース，ドレインが接続される。
【００１９】
斯かる構成の電源保護回路では、ＩＣを装置に組み付ける場合にサージ電圧が電源端子１から入り込んでも、キャパシタＣ１，Ｃ２の容量比〔Ｃ１／（Ｃ１＋Ｃ２）〕で決まるサージ電圧の交流成分電圧が保護用の第１トランジスタＴＲ１のゲートに印加されて第１トランジスタＴＲ１が導通するため、サージ電圧はアース側に流れ、保護対象回路２が過大なサージ電圧で破壊されることはない。
【００２０】
このＩＣを装置に組み付けた後に、電源を投入した場合、電源投入と連動してバイアス回路４が立ち上がり、バイアス回路４から供給される所定電圧が第２トランジスタＴＲ２のゲートに印加される。
【００２１】
これにより、電源投入と同時に第２トランジスタＴＲ２が導通して保護用の第１トランジスタＴＲ１のゲートをアースに接続し、第１トランジスタＴＲ１のゲートは、トランジスタＴＲ１を導通させないバイアス電圧に固定される。
【００２２】
このとき、電源端子１にスパイクノイズ等が加わって電源端子電圧が揺らいでも、キャパシタＣ１の接続点Ａの電位がトランジスタＴＲ２によって固定電圧に保たれているため、保護用トランジスタＴＲ１のゲート電圧は揺らぐことはなく、保護用トランジスタＴＲ１が通常のスパイクノイズ程度で導通することはない。
【００２３】
図２は、本発明の第２実施形態に係る電源保護回路の回路図である。本実施形態の電源保護回路は、図１に示す第１実施形態に係る電源保護回路の構成に加え、抵抗Ｒ１とキャパシタＣ３で構成されるローパスフィルタを付加した点が異なる。
【００２４】
即ち、本実施形態の電源保護回路は、キャパシタＣ１，Ｃ２の接続点Ａと、保護用の第１トランジスタＴＲ１のゲートとの間を抵抗Ｒ１で接続し、このゲートとアースとの間をキャパシタＣ３で接続した構成としている。
【００２５】
この様に、ローパスフィルタ（Ｒ１，Ｃ３）を接続点Ａと保護用トランジスタＴＲ１のゲートとの間に挿入することで、ＩＣを装置に組み付けている最中にサージ電圧が電源端子１から入ってきたとき、保護用トランジスタＴＲ１の導通している期間（オン期間）を図１の実施形態に比較して長めにとることが可能となる。
【００２６】
これにより、図１の実施形態に比較してアース側に逃がすサージ電圧を少しでも多くすることが可能となり、ＩＣのサージ電圧耐性を高めることができる。
【００２７】
以上述べた実施形態によれば、電源のノイズ性能を無視して電源保護回路を設計することが可能となる。また、これと共に、保護用トランジスタＴＲ１が導通する電圧を低く設定でき、これにより応答性を従来より速めることが可能となるので、内部の電圧上昇を低く抑えることも可能となる。
【産業上の利用可能性】
【００２８】
本発明に係る電源保護回路は、保護対象回路が静電気によるサージ電圧によって破壊されるのを回避できると共に保護用トランジスタがこのサージ電圧以外のノイズ電圧等で誤動作することを回避できるため、ＩＣ等の電源端子部分に形成する電源保護回路として有用である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係る電源保護回路の回路図である。
【図２】本発明の第２実施形態に係る電源保護回路の回路図である。
【図３】従来の電源保護回路の回路図である。
【符号の説明】
【００３０】
１  電源端子
２  内部回路（保護対象回路）
３  接続線
４  バイアス回路
Ａ  接続点
ＴＲ１  保護用の第１トランジスタ
ＴＲ２  第２トランジスタ
Ｃ１，Ｃ２，Ｃ３  キャパシタ
Ｒ１  抵抗
【図１】
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【図２】
2009152484.tif 000004
【図３】
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