(57)【要約】【課題】消費電力の低減と、データの保持とを両立させることができるマスタスレーブ回路及びその制御方法を提供する。【解決手段】マスタ回路２０と、スリープモードを設定するスリープモード設定信号ＰＤＳに応じて、マスタ回路２０に保持された入力データを取り込み、該入力データを保持する入力データ保持部３２と、入力データ保持部３２に入力データを保持した後に、マスタ回路２０に電源電圧を供給することを停止する第１電源電圧供給制御部２２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
マスタ回路と、
スリープモードを設定するスリープモード設定信号に応じて、前記マスタ回路に保持された入力データを取り込み、該入力データを保持する入力データ保持部と、
前記入力データ保持部に前記入力データを保持した後に、前記マスタ回路に電源電圧を供給することを停止する第１電源電圧供給制御部と、
を備えることを特徴とするマスタスレーブ回路。
【請求項２】
スレーブ回路を有し、
前記スレーブ回路は、前記入力データ保持部を備えることを特徴とする請求項１に記載のマスタスレーブ回路。
【請求項３】
前記スリープモードとは異なるスキャンモードの際に、スキャンデータが入力され、該スキャンデータを保持するスキャンテスト回路を備え、
前記入力データ保持部は、前記スキャンテスト回路であることを特徴とする請求項１に記載のマスタスレーブ回路。
【請求項４】
前記マスタ回路と前記入力データ保持部との間に設けられて、前記入力データ保持部に前記入力データを転送する第１入力データ転送経路を備え、
前記第１入力データ転送経路には、前記スリープモード設定信号に応じて開閉される第１開閉部が接続されていることを特徴とする請求項１に記載のマスタスレーブ回路。
【請求項５】
前記第１電源電圧供給制御部は、
前記スリープモード設定信号を遅延させた第１遅延信号を生成する第１遅延信号生成部と、
前記電源電圧と前記マスタ回路との間に接続されて、前記第１遅延信号に応じて開閉される第２開閉部と、
を備えることを特徴とする請求項１に記載のマスタスレーブ回路。
【請求項６】
前記スリープモード設定信号に応じて、前記スレーブ回路に供給する電源電圧を、前記入力データを保持することを保証するデータ保持保証電圧を下限として降下させる第２電源電圧供給制御部を備えることを特徴とする請求項２に記載のマスタスレーブ回路。
【請求項７】
前記第１入力データ転送経路に並列接続され、前記マスタ回路と前記スキャンテスト回路との間に設けられて、前記スキャンテスト回路に前記入力データを転送する第２入力データ転送経路を備え、
前記第２入力データ転送回路には、前記スキャンモードを設定するスキャンモード設定信号に応じて開閉される第３開閉部が接続されていることを特徴とする請求項３又は請求項４に記載のマスタスレーブ回路。
【請求項８】
前記スキャンテスト回路に前記入力データを転送した後に、前記スリープモード設定信号に応じて、前記マスタ回路及びスレーブ回路に、電源電圧を供給することを停止する第３電源電圧供給制御部を備えることを特徴とする請求項７に記載のマスタスレーブ回路。
【請求項９】
前記スキャンテスト回路と前記スレーブ回路との間に設けられて、前記スキャンテスト回路に保持された前記入力データを、前記スレーブ回路に転送する第３入力データ転送経路を備え、前記第３入力データ転送経路には、前記スリープモード設定信号に応じて前記入力データをラッチするラッチ部が接続されていることを特徴とする請求項８に記載のマスタスレーブ回路。
【請求項１０】
マスタ回路及びスレーブ回路を有するマスタスレーブ回路の制御方法において、
スリープモードを設定するスリープモード設定信号に応じて、前記マスタ回路に保持された入力データを取り込み、該入力データを保持する入力データ保持ステップと、
前記入力データ保持ステップによって前記入力データを保持した後に、前記マスタ回路に電源電圧を供給することを停止する第１電源電圧供給制御ステップと、
を備えることを特徴とするマスタスレーブ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マスタスレーブ回路及びその制御方法に関する。
【０００２】
例えば、従来のＤフリップフロップ回路においては、低電力化を図るため、パワーセーブのために電源電圧を切断すると、インバータが動作不能になり、ラッチしたデータが消滅するものがある。そこで、従来のＤフリップフリップ回路においては、パワーセーブ状態からパワーセーブ状態を解除した状態に戻しても、データが消滅してしまうという問題があった。
【０００３】
特許文献１には、電源をオフして動作不能状態にした場合であっても、電源をオフする前の状態を保護し、その後、電源をオンして動作可能状態にした場合に、Ｄフリップフロップ回路の内部の状態を、電源をオフする前の状態に戻すことができるＤフリップフロップ回路が開示されている。
【０００４】
特許文献１のＤフリップフロップ回路は、マスタ部やスレーブ部とは別系統の電源が供給され、正極性端子と負極性端子とを備える記憶回路を備えている。特許文献１のＤフリップフロップ回路においては、該フリップフロップ回路がパワーセーブ状態であるときには、記憶回路の負極性端子とマスタ部の入力端子との経路を遮断すると共に、記憶回路の正極性端子とスレーブ部の入力端子との経路を遮断する。一方、特許文献１のＤフリップフロップ回路においては、マスタ部とスレーブ部とが遮断されているときに、記憶回路の負極性端子とマスタ部の入力端子との経路を遮断する。
【特許文献１】特開平８−１９１２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、Ｄフリップフロップ回路のようなマスタスレーブ回路においては、消費電力を低減するため、動作が停止している回路に対しては、電源の供給を停止することが有効である。しかしながら、一般に、マスタスレーブ回路は、データを記憶するために用いられているため、マスタスレーブ回路に電源を供給することを停止すると、データを保持するために必要な電圧が供給されなくなる。そこで、マスタスレーブ回路においては、消費電力の低減と、データの保持とを両立させることが困難になることがあった。
【０００６】
この発明は、このような状況に鑑み提案されたものであって、消費電力の低減と、データの保持とを両立させることができるマスタスレーブ回路及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１の発明に係るマスタスレーブ回路は、マスタ回路と、スリープモードを設定するスリープモード設定信号に応じて、前記マスタ回路に保持された入力データを取り込み、該入力データを保持する入力データ保持部と、前記入力データ保持部に前記入力データを保持した後に、前記マスタ回路に電源電圧を供給することを停止する第１電源電圧供給制御部と、を備えることを特徴とする。
【０００８】
請求項１の発明に係るマスタスレーブ回路によれば、スリープモードを設定するスリープモード設定信号に応じ、入力データ保持部によって、マスタ回路に保持された入力データを取り込み、該入力データを保持すると、マスタ回路に保持されたデータが、喪失することを防ぐことができる。さらに、請求項１の発明に係るマスタスレーブ回路によれば、入力データ保持部に、前記入力データを保持した後に、第１電源電圧供給制御部によって、マスタ回路に電源電圧を供給することを停止すると、マスタ回路の動作を停止させることができ、マスタ回路の動作に起因した電力の消費を防止することができる。そこで、請求項１の発明に係るマスタスレーブ回路によれば、入力データ保持部に、入力データを保持し、入力データが喪失することを防いだ後に、第１電源電圧供給制御部により、マスタ回路の動作を停止させることによって、マスタ回路が消費する電力を低減し、マスタスレーブ回路の消費電力を低減することができる。
【０００９】
請求項１０の発明に係るマスタスレーブ回路の制御方法は、マスタ回路及びスレーブ回路を有するマスタスレーブ回路の制御方法において、スリープモードを設定するスリープモード設定信号に応じて、前記マスタ回路に保持された入力データを取り込み、該入力データを保持する入力データ保持ステップと、前記入力データ保持ステップによって前記入力データを保持した後に、前記マスタ回路に電源電圧を供給することを停止する第１電源電圧供給制御ステップと、を備えることを特徴とする。
【００１０】
請求項１０の発明に係るマスタスレーブ回路の制御方法によれば、スリープモードを設定するスリープモード設定信号に応じ、入力データ保持ステップによって、マスタ回路に保持された入力データを取り込み、該入力データを保持すると、マスタ回路に保持されたデータが、喪失することを防ぐことができる。さらに、請求項１０の発明に係るマスタスレーブ回路の制御方法によれば、入力データ保持ステップによって、前記入力データを保持した後に、第１電源電圧供給制御ステップによって、マスタ回路に電源電圧を供給することを停止すると、マスタ回路の動作を停止させることができ、マスタ回路の動作に起因した電力の消費を防ぐことができる。そこで、請求項１０の発明に係るマスタスレーブ回路の制御方法によれば、入力データ保持ステップによって、入力データを保持し、入力データが喪失することを防いだ後に、第１電源電圧供給制御ステップにより、マスタ回路の動作を停止させることによって、マスタ回路が消費する電力を低減し、マスタスレーブ回路の消費電力を低減することができる。
【発明の効果】
【００１１】
本発明のマスタスレーブ回路及びその制御方法によれば、スリープモードを設定するスリープモード設定信号に応じ、マスタ回路に保持された入力データを取り込み、該入力データを保持すると、マスタ回路に保持されたデータが、喪失することを防ぐことができる。さらに、本発明のマスタスレーブ回路及びその制御方法によれば、前記入力データを保持した後に、マスタ回路に電源電圧を供給することを停止すると、マスタ回路の動作を停止させることができ、マスタ回路の動作に起因した電力の消費を防止することができる。そこで、本発明のマスタスレーブ回路及びその制御方法によれば、入力データを保持し、入力データが喪失することを防いだ後に、マスタ回路の動作を停止させることによって、マスタ回路が消費する電力を低減し、マスタスレーブ回路の消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１２】
＜実施形態１＞
本発明の実施形態１を、図１ないし図５を参照しつつ説明する。ここでは、本発明のマスタスレーブ回路を、フリップフロップ回路１０を例に挙げて説明する。図１は、フリップフロップ回路１０の概略回路構成図である。フリップフロップ回路１０は、マスタ回路２０と、スレーブ回路３０とを備えている。マスタ回路２０は、クロック生成回路２１と、マスタ回路供給電圧制御回路２２と、マスタラッチ回路２３とを備えている。
【００１３】
図２に図示するように、クロック生成回路２１は、インバータ２１Ａと、インバータ２１Ｂと、Ｎ型チャンネルトランジスタＭ１と、Ｐ型チャンネルトランジスタＭ２とを備えている。図中の符号ＶＤＤは、電源ラインである。
【００１４】
インバータ２１Ａは、Ｐ型チャンネルトランジスタＭ１１と、Ｎ型チャンネルトランジスタＭ１２とを備えている。Ｎ型チャンネルトランジスタＭ１２のソースは、Ｎ型チャンネルトランジスタＭ１のドレインに接続されている。Ｎ型チャンネルトランジスタＭ１のソースには、接地電位ＶＳＳが供給されている。インバータ２１Ａの出力Ａ２は、インバータ２１Ｂの入力Ｂ１に接続されている。図中の符号Ａ１は、インバータ２１Ａの入力であり、符号Ｂ２は、インバータ２１Ｂの出力である。
【００１５】
Ｐ型チャンネルトランジスタＭ２のドレインは、インバータ２１Ｂの入力Ｂ１に接続されている。インバータ２１Ｂは、Ｐ型チャンネルトランジスタＭ２１と、Ｎ型チャンネルトランジスタＭ２２とを備えている。
【００１６】
マスタ回路供給電圧制御回路２２は、ディレイ調整回路２２Ａと、Ｐ型チャンネルトランジスタＭ３１とを備えている。ディレイ調整回路２２Ａの出力は、Ｐ型チャンネルトランジスタＭ３１のゲートに接続されている。Ｐ型チャンネルトランジスタＭ３１のソースには、電源ラインＶＤＤによって、電源電圧が供給されている。本実施形態では、図３に図示するように、ディレイ調整回路２２Ａは、２つのインバータ２２Ｂ、２２Ｃが多段接続されて構成されている。
【００１７】
マスタラッチ回路２３は、インバータ２３Ａと、インバータ２３Ｂと、トランスファーゲート２３Ｃ、２３Ｄとを備えている。トランスファーゲート２３Ｃは、インバータ２３Ａの入力Ｃ１に接続されている。インバータ２３Ａは、Ｐ型チャンネルトランジスタＭ４１と、Ｎ型チャンネルトランジスタＭ４２とを備えている。
【００１８】
インバータ２３Ａの出力Ｃ２は、インバータ２３Ｂの入力Ｄ１に接続されている。インバータ２３Ｂは、Ｐ型チャンネルトランジスタＭ５１と、Ｎ型チャンネルトランジスタＭ５２とを備えている。インバータ２３Ｂの出力Ｄ２は、トランスファゲート２３Ｄを介し、前記インバータ２３Ａの入力Ｃ１に接続されている。
【００１９】
スレーブ回路３０は、信号転送回路３１と、スレーブラッチ回路３２とを備えている。信号転送回路３１は、図２に図示するように、トランスファーゲート３１Ａを備えている。
【００２０】
スレーブラッチ回路３２は、インバータ３２Ａと、インバータ３２Ｂと、トランスファーゲート３２Ｃとを備えている。インバータ３２Ａの入力Ｅ１は、出力ラインＬ１に接続された信号転送回路３１を介し、前記インバータ２３Ａの出力Ｃ２に接続されている。インバータ３２Ａは、Ｐ型チャンネルトランジスタＭ６１と、Ｎ型チャンネルトランジスタＭ６２とを備えている。出力ラインＬ１は、本発明の入力データ転送経路に相当する。
【００２１】
インバータ３２Ａの出力Ｅ２は、出力ラインＬ２に接続されると共に、インバータ３２Ｂの入力Ｆ１に接続されている。インバータ３２Ｂは、Ｐ型チャンネルトランジスタＭ７１と、Ｎ型チャンネルトランジスタＭ７２とを備えている。インバータ３２Ｂの出力Ｆ２は、トランスファゲート３２Ｃを介し、インバータ３２Ａの入力Ｅ１に接続されている。
【００２２】
次に、本実施形態のフリップフロップ回路１０の動作を説明する。フリップフロップ回路１０において、通常モード及びスリープモードを設定することができる。通常モードにおいては、フリップフロップ回路１０は、以下に説明するように動作する。なお、スリープモードは、外部からの信号を受け付けない状態で、電源電圧値を通常モードの電圧値から降圧し、電力の消費を低減させる動作モードである。
【００２３】
通常モードにおいては、図１に図示するように、クロック生成回路２１に、クロック信号ＣＬＫが入力される。クロック生成回路２１では、図２に図示するように、インバータ２１Ａの入力Ａ１を通じ、両トランジスタＭ１１、Ｍ１２の各ゲートに、クロック信号ＣＬＫが入力される。
【００２４】
ローレベルのクロック信号ＣＬＫが、両トランジスタＭ１１、Ｍ１２の各ゲートに供給されると、各ゲート電圧が低レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ１１が、オン状態になる。一方、Ｎ型チャンネルトランジスタＭ１２がオフ状態になる。このため、インバータ２１Ａの出力信号のレベルが、ハイレベルになり、図４中の時刻Ｔ０に到達するまでの時刻においては、制御信号ＩＣＫＸのレベルが、ハイレベルになる。
【００２５】
インバータ２１Ａから出力されたハイレベルの出力信号は、インバータ２１Ｂの入力Ｂ１を通じ、両トランジスタＭ２１、Ｍ２２の各ゲートに供給される。前記ハイレベルの出力信号が、両トランジスタＭ２１、Ｍ２２の各ゲートに供給されると、各ゲート電圧が高レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ２１がオフ状態になる。一方、Ｎ型チャンネルトランジスタＭ２２がオン状態になる。このため、インバータ２１Ｂの出力信号のレベルが、ローレベルになり、図４中の時刻Ｔ０に到達するまでの時刻においては、制御信号ＩＣＫＺのレベルが、ローレベルになる。
【００２６】
なお、通常モードにおいては、図４に図示するように、スリープモードの設定に用いるパワーダウン信号ＰＤＳが、ローレベルに設定されている。パワーダウン信号ＰＤＳは、本発明のスリープモード設定信号に相当する。両トランジスタＭ１、Ｍ２の各ゲートには、ハイレベルの反転パワーダウン信号ＰＤＲが供給される。図３に図示するように、反転パワーダウン信号ＰＤＲは、インバータ２２Ｂによって、パワーダウン信号ＰＤＳを反転させたものである。両トランジスタＭ１、Ｍ２の各ゲートに、ハイレベルの反転パワーダウン信号ＰＤＲが供給されると、各ゲート電圧が、高レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ１が、オン状態になる。一方、Ｐ型チャンネルトランジスタＭ２が、オフ状態になる。
【００２７】
各制御信号ＩＣＫＸ、ＩＣＫＺは、マスタラッチ回路２３のトランスファーゲート２３Ｃに供給され、トランスファゲート２３Ｃが導通する。これにより、インバータ２３Ａに、入力信号ＩＳが取り込まれる。インバータ２３Ａは、入力信号ＩＳを反転させた反転信号ＩＳ１を出力する。インバータ２３Ｂは、反転信号ＩＳ１を反転させた反転信号を出力する。
【００２８】
続いて、図４中の時刻Ｔ０において、ハイレベルのクロック信号ＣＬＫが、両トランジスタＭ１１、Ｍ１２の各ゲートに供給されると、各ゲート電圧が高レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ１１が、オフ状態になる。一方、Ｎ型チャンネルトランジスタＭ１２がオン状態になる。このため、インバータ２１Ａの出力信号のレベルが、ローレベルになり、制御信号ＩＣＫＸのレベルが、ローレベルになる。
【００２９】
インバータ２１Ａから出力されたローレベルの出力信号は、インバータ２１Ｂの入力Ｂ１を通じ、両トランジスタＭ２１、Ｍ２２の各ゲートに供給される。前記ローレベルの出力信号が、両トランジスタＭ２１、Ｍ２２の各ゲートに供給されると、各ゲート電圧が低レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ２１がオン状態になる。一方、Ｎ型チャンネルトランジスタＭ２２がオフ状態になる。このため、インバータ２１Ｂの出力信号のレベルが、ハイレベルになり、図４に図示するように、制御信号ＩＣＫＺのレベルが、ハイレベルになる。
【００３０】
ローレベルの制御信号ＩＣＫＸ及びハイレベルの制御信号ＩＣＫＺは、マスタラッチ回路２３のトランスファゲート２３Ｄ、スレーブ回路３０が備える信号伝送回路３１のトランスファゲート３１Ａに、それぞれ供給される。これにより、両トランスファゲート２３Ｄ、３１Ａが導通する。このため、反転信号ＩＳ１がラッチされると共に、図４中の時刻Ｔ１において、反転信号ＩＳ１が、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込まれる。
【００３１】
スレーブラッチ回路３２においては、転送信号ＩＳ２が、インバータ３２Ａによって反転され、出力信号ＯＳ（図１参照。）が生成される。図４中の時刻Ｔ２において、出力信号ＯＳは、出力ラインＬ２によって、出力される。
【００３２】
その後、クロック信号ＣＬＫのレベルが、ハイレベルからローレベルに変化すると、制御信号ＩＣＫＸがハイレベルになり、制御信号ＩＣＫＺがローレベルになる。これによって、スレーブラッチ回路３２のトランスファゲート３２Ｃが導通し、出力信号ＯＳがラッチ出力される。
【００３３】
通常モードにおいては、クロック信号ＣＬＫのレベルが変化することに応じて、図４に図示するように、入力信号ＩＳが、反転信号ＩＳ１及び転送信号ＩＳ２を経て、出力信号ＯＳに変化する動きが繰り返される。
【００３４】
また、スリープモードにおいては、本実施形態のフリップフロップ回路１０は、以下に説明するように動作する。スリープモードにおいては、図１及び図５に図示するように、時刻Ｔ５において、マスタ回路供給電圧制御回路２２に、ハイレベルのパワーダウン信号ＰＤＳが入力される。時刻Ｔ５においては、クロック信号ＣＬＫのレベルは、ローレベルである。
【００３５】
クロック生成回路２１では、図２及び図５に図示するように、時刻Ｔ５が経過すると、Ｎ型チャンネルトランジスタＭ１のゲート及びＰ型チャンネルトランジスタＭ２のゲートに、ローレベルの反転パワーダウン信号ＰＤＲが供給される。
【００３６】
ローレベルの反転パワーダウン信号ＰＤＲが、両トランジスタＭ１、Ｍ２の各ゲートに供給されると、各ゲート電圧がローレベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ１がオフ状態になる。一方、Ｐ型チャンネルトランジスタＭ２がオン状態になる。このため、図５に図示するように、制御信号ＩＣＫＸのレベルが、ハイレベルに維持される。
【００３７】
Ｐ型チャンネルトランジスタＭ２がオン状態になると、両トランジスタＭ２１、Ｍ２２のゲート電圧が、高レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ２１がオフ状態になる。一方、Ｎ型チャンネルトランジスタＭ２２がオン状態になる。このため、インバータ２１Ｂの出力信号のレベルが、ローレベルになり、図５に図示するように、制御信号ＩＣＫＺのレベルが、ローレベルに維持される。
【００３８】
ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺは、図２に図示するように、信号伝送路Ｌ３及び信号伝送路Ｌ４によって、マスタラッチ回路２３のトランスファゲート２３Ｃ、信号伝送回路３１のトランスファゲート３１Ａ及びスレーブラッチ回路３２のトランスファゲート３２Ｃに、それぞれ供給される。
【００３９】
ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺによって、トランスファゲート３１Ａは、非導通になる。このため、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺにより、トランファゲート２３Ｃが導通する場合であっても、上記の反転信号ＩＳ１が、非導通のトランスファゲート３１Ａを通過することができず、図５に図示するように、反転信号ＩＳ１をスレーブラッチ回路３２に取り込むことを停止する。本実施形態では、トランスファゲート３１Ａが、本発明の第１開閉部に相当する。
【００４０】
スリープモードにおいては、図４に図示する通常モードの場合と同様に、時刻Ｔ５よりも前の時刻である時刻Ｔ１において、転送信号ＩＳ２が、スレーブラッチ回路３２に取り込まれている。本実施形態では、スレーブラッチ回路３２が、本発明の入力データ保持部に相当する。
【００４１】
また、スリープモードにおいては、時刻Ｔ１から遅れた時刻Ｔ５において、マスタ回路供給電圧制御回路２２に、ハイレベルのパワーダウン信号ＰＤＳが入力された後に、該パワーダウン信号ＰＤＳを遅延させたハイレベルの遅延信号ＤＳが、マスタ回路供給電圧制御回路２２が備えるＰ型チャンネルトランジスタＭ３１のゲートに供給される。これにより、時刻Ｔ５以降においては、電源ラインＶＤＤに接続されたＰ型チャンネルトランジスタＭ３１がオフ状態になる。このため、電源ラインとマスタラッチ回路２３との接続が遮断され、マスタラッチ回路２３の各インバータ２３Ａ、２３Ｂに、電源電圧ＶＦＦを供給することが停止される。そこで、Ｐ型チャンネルトランジスタＭ３１がオフ状態になると、図５に図示するように、電源電圧ＶＦＦの電圧値が低下する。
【００４２】
一方、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺによって、トランスファゲート３２Ｃは導通する。このため、上記の出力信号ＯＳが、ラッチ出力される。
【００４３】
本実施形態では、マスタ回路供給電圧制御回路２２が、本発明の第１電源電圧供給制御部に相当する。また、本実施形態では、ディレイ調整回路２２Ａが、本発明の第１遅延信号生成部に相当する。遅延信号ＤＳは、本発明の第１遅延信号に相当する。Ｐ型チャンネルトランジスタＭ３１は、本発明の第２開閉部に相当する。
【００４４】
本実施形態では、パワーダウン信号ＰＤＳに起因して生成された制御信号ＩＣＫＸ、ＩＣＫＺによって、各トランスファゲート３１Ａ、３２Ｃを導通あるいは非導通に制御し、出力信号ＯＳをラッチ出力することは、本発明の入力データ保持ステップに相当する。また、本実施形態では、各トランスファーゲート３１Ａ、３２Ｃに、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺが供給された後に、Ｐ型チャンネルトランジスタＭ３１のゲートに、遅延信号ＤＳを供給し、電源ラインＶＤＤに接続されたＰ型チャンネルトランジスタＭ３１をオフ状態にすることは、本発明の第１電源電圧供給制御ステップに相当する。
【００４５】
本実施形態では、各制御信号ＩＣＫＸ、ＩＣＫＺによって、出力ラインＬ１に接続されたトランスファゲート３１Ａを導通あるいは非導通にすることは、本発明の第１開閉ステップに相当する。また、本実施形態では、ハイレベルのパワーダウン信号ＰＤＳを遅延させたハイレベルの遅延信号ＤＳを生成することは、本発明の第１遅延信号生成ステップに相当する。また、本実施形態では、ハイレベルの遅延信号ＤＳによって、Ｐ型チャンネルトランジスタＭ３１をオフ状態にし、電源ラインＶＤＤとマスタラッチ回路２３との接続を遮断することは、本発明の電圧供給停止ステップに相当する。
【００４６】
＜実施形態１の効果＞
本実施形態のフリップフロップ回路１０では、スリープモードを設定するハイレベルのパワーダウン信号ＰＤＳに基づいて生成されたローレベルの反転パワーダウン信号ＰＤＲを、クロック生成回路２１が備えるＮ型チャンネルトランジスタＭ１のゲート及び該クロック生成回路２１が備えるＰ型チャンネルトランジスタＭ２のゲートに供給すると、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺが生成される。本実施形態のフリップフロップ回路１０では、上述したように、スレーブ回路３０のスレーブラッチ回路３２に、転送信号ＩＳ２を取り込み、出力信号ＯＳがラッチ出力される。そこで、本実施形態のフリップフロップ回路１０では、ハイレベルのパワーダウン信号ＰＤＳに起因して、マスタ回路２０のマスタラッチ回路２３から出力された反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込みことができ、反転信号ＩＳ１が消滅することを防ぐことができる。
さらに、本実施形態のフリップフロップ回路１０では、信号転送回路３１が備えるトランスファゲート３１Ａのゲート及びスレーブラッチ回路３２が備えるトランスファーゲート３２Ｃのゲートに、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺを供給することにより、スレーブラッチ回路３２に、前記転送信号ＩＳ２を取り込んだ上で、マスタ回路供給電圧制御回路２２のＰ型チャンネルトランジスタＭ３１のゲートに、ハイレベルの遅延信号ＤＳを供給する。そこで、本実施形態のフリップフロップ回路１０では、スレーブラッチ回路３２に、前記転送信号ＩＳ２を取り込んだ後に、ハイレベルの遅延信号ＤＳによって、電源ラインＶＤＤとマスタラッチ回路２３との間に接続されたＰ型チャンネルトランジスタＭ３１をオフ状態し、マスタラッチ回路２３の各インバータ２３Ａ、２３Ｂに、電源電圧ＶＦＦを供給することを停止する。このため、本実施形態のフリップフロップ回路１０では、マスタラッチ回路２３に電源電圧ＶＦＦを供給することを停止することによって、マスタラッチ回路２３の動作に起因した電力の消費を防止することができると共に、スレーブラッチ回路３２に、前記転送信号ＩＳ２を取り込むことにより、反転信号ＩＳ１が消滅することを防ぐことができる。
【００４７】
本実施形態のフリップフロップ回路１０の制御方法によれば、スリープモードを設定するハイレベルのパワーダウン信号ＰＤＳに基づいて生成されたローレベルの反転パワーダウン信号ＰＤＲを、クロック生成回路２１が備えるＮ型チャンネルトランジスタＭ１のゲート及び該クロック生成回路２１が備えるＰ型チャンネルトランジスタＭ２のゲートに供給すると、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺを生成することができる。そこで、本実施形態のフリップフロップ回路１０の制御方法によれば、ハイレベルのパワーダウン信号ＰＤＳに起因して、マスタ回路２０のマスタラッチ回路２３から出力された反転信号Ｓ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込みことができ、反転信号ＩＳ１が消滅することを防ぐことができる。
さらに、本実施形態のフリップフロップ回路１０の制御方法によれば、信号転送回路３１が備えるトランスファゲート３１Ａのゲート及びスレーブラッチ回路３２が備えるトランスファーゲート３２Ｃのゲートに、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺが供給することにより、スレーブラッチ回路３２に、前記転送信号ＩＳ２を取り込んだ上で、Ｐ型チャンネルトランジスタＭ３１のゲートに、ハイレベルの遅延信号ＤＳを供給している。そこで、本実施形態のフリップフロップ回路１０の制御方法によれば、スレーブラッチ回路３２に、前記転送信号ＩＳ２を取り込んだ後に、ハイレベルの遅延信号ＤＳによって、電源ラインＶＤＤとマスタラッチ回路２３との間に接続されたＰ型チャンネルトランジスタＭ３１がオフ状態し、マスタラッチ回路２３の各インバータ２３Ａ、２３Ｂに、電源電圧ＶＦＦを供給することを停止することができる。このため、本実施形態のフリップフロップ回路１０の制御方法によれば、マスタラッチ回路２３に電源電圧ＶＦＦを供給することを停止することによって、マスタラッチ回路２３の動作に起因した電力の消費を防止することができると共に、スレーブラッチ回路３２に、前記転送信号ＩＳ２を取り込むことにより、反転信号ＩＳ１が消滅することを防ぐことができる。
【００４８】
本実施形態のフリップフロップ回路１０によれば、マスタラッチ回路２３から出力された反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込むため、フリップフロップ回路１０が備える回路以外には、転送信号ＩＳ２を取り込むために、別個の回路を付加する必要がない。そこで、本実施形態では、フリップフロップ回路１０に別個の回路を付加する必要がないため、フリップフロップ回路１０の面積が増加することを防ぐことができる。
【００４９】
本実施形態のフリップフロップ回路１０では、マスタラッチ回路２３とスレーブラッチ回路３２とを接続する出力ラインＬ１にトランスファゲート３１Ａが接続され、該トランスファゲート３１Ａは、前記制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、導通状態又は非導通状態に設定されている。本実施形態では、制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、トランスファゲート３１Ａが、導通状態又は非導通状態に設定されると、各制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、マスタラッチ回路２３から出力される反転信号ＩＳ１が、トランスファゲート３１Ａを通過し、反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込むことができる。
【００５０】
本実施形態のフリップフロップ回路１０の制御方法によれば、前記制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、マスタラッチ回路２３とスレーブラッチ回路３２とを接続する出力ラインＬ１に接続されたトランスファゲート３１Ａを、導通状態又は非導通状態に設定している。本実施形態のフリップフロップ回路１０の制御方法によれば、制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、トランスファゲート３１Ａが、導通状態又は非導通状態に設定されると、各制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、マスタラッチ回路２３から出力される反転信号ＩＳ１が、トランスファゲート３１Ａを通過し、反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込むことができる。
【００５１】
本実施形態のフリップフロップ回路１０では、マスタラッチ回路２３から出力される反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込むために、トランスファゲート３１Ａを用いると、トランスファゲート３１Ａの動作特性を利用して、開閉動作を高速で行うことができると共に、前記開閉動作に伴う消費電力を抑えることができる。
【００５２】
本実施形態のフリップフロップ回路１０の制御方法によれば、制御信号ＩＣＫＸ、ＩＣＫＺの信号レベルに応じて、トランスファゲート３１Ａのゲート電圧を、高レベル電圧又は低レベル電圧に固定し、トランスファゲート３１Ａを導通状態又は非導通状態に設定すると、トランスファゲート３１Ａの動作特性を利用して、開閉動作を高速で行うことができると共に、前記開閉動作に伴う消費電力を抑えることができる。
【００５３】
本実施形態のフリップフロップ回路１０では、ディレイ調整回路２２Ａが、パワーダウン信号ＰＤＳを遅延させた遅延信号ＤＳを生成し、該遅延信号ＤＳに応じて、電源ラインＶＤＤとマスタラッチ回路２３との間に接続されたＰ型チャンネルトランジスタＭ３１Ａをオフ状態にしている。本実施形態のフリップフロップ回路１０では、パワーダウン信号ＰＤＳに起因して生成された制御信号ＩＣＫＸ、ＩＣＫＺによって、トランスファゲート３１Ａを非導通状態にすると共に、トランスファゲート３２Ｃを導通状態にすることにより、前記反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込んだ後に、パワーダウン信号ＰＤＳを遅延させた遅延信号ＤＳによって、電源ラインＶＤＤとマスタラッチ回路２３との間に接続されたＰ型チャンネルトランジスタＭ３１Ａをオフ状態にし、マスタラッチ回路２３に、電源電圧ＶＦＦを供給することを停止することができる。そこで、本実施形態のフリップフロップ回路１０では、スレーブラッチ回路３２に転送信号ＩＳ２を取り込む前に、マスタラッチ回路２３に電源電圧ＶＦＦを供給することを停止させることがなく、反転信号ＩＳ１が消滅することを防ぐことができる。
【００５４】
本実施形態のフリップフロップ回路１０の制御方法によれば、パワーダウン信号ＰＤＳを遅延させた遅延信号ＤＳを生成し、該遅延信号ＤＳに応じて、電源ラインＶＤＤとマスタラッチ回路２３との間に接続されたＰ型チャンネルトランジスタＭ３１をオフ状態にしている。本実施形態のフリップフロップ回路１０の制御方法によれば、パワーダウン信号ＰＤＳに起因して生成された制御信号ＩＣＫＸ、ＩＣＫＺによって、トランスファゲート３１Ａを非導通状態にすると共に、トランスファゲート３２Ｃを導通状態にすることにより、前記反転信号ＩＳ１を、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込んだ後に、パワーダウン信号ＰＤＳを遅延させた遅延信号ＤＳによって、電源ラインＶＤＤとマスタラッチ回路２３との間に接続されたＰ型チャンネルトランジスタＭ３１をオフ状態にし、マスタラッチ回路２３に、電源電圧ＶＦＦを供給することを停止することができる。そこで、本実施形態のフリップフロップ回路１０の制御方法によれば、スレーブラッチ回路３２に転送信号ＩＳ２を取り込む前に、マスタラッチ回路２３に電源電圧ＶＦＦを供給することを停止させることがなく、反転信号ＩＳ１が消滅することを防ぐことができる。
【００５５】
本実施形態のフリップフロップ回路１０では、電源ラインＶＤＤとマスタラッチ回路２３との間に、Ｐ型チャンネルトランジスタＭ３１を接続したため、遅延信号ＤＳの信号レベルに応じて、Ｐ型チャンネルトランジスタＭ３１をオン状態又はオフ状態に制御することができると共に、Ｐ型チャンネルトランジスタの動作特性を利用して、消費電力の低減を図ることができる。
【００５６】
＜実施形態２＞
本発明の実施形態２を、図６及び図７を参照しつつ説明する。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。図６に図示するフリップフロップ回路１０Ａは、実施形態１におけるスレーブ回路３０に代えて、スレーブ回路３０Ａを備えている。スレーブ回路３０Ａは、信号転送回路３１と、スレーブラッチ回路３２と、転送信号処理回路３３とを備えている。
【００５７】
転送信号処理回路３３は、Ｎ型チャンネルトランジスタＭ３３Ａを備えている。Ｎ型チャンネルトランジスタＭ３３Ａのドレインは、前記出力ラインＬ２に接続されている。Ｎ型チャンネルトランジスタ３３Ａのソースは、グランドに接続されている。Ｎ型チャンネルトランジスタ３３Ａのゲートは、信号伝送路Ｌ５に接続されている。
【００５８】
次に、本実施形態のフリップフロップ回路１０Ａの動作を説明する。ここでは、実施形態１のフリップフロップ回路１０と同一の動作については、その説明を省略する。フリップフロップ回路１０Ａは、スリープモードにおいて、以下に説明するように動作する。
【００５９】
スリープモードにおいては、Ｎ型チャンネルトランジスタＭ３３Ａのゲートには、信号伝送路Ｌ５によって、ハイレベルのパワーダウン信号ＰＤＳが供給される。これによって、Ｎ型チャンネルトランジスタＭ３３Ａのゲートが高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ３３Ａが、オン状態になる。このため、出力ラインＬ２が、導通状態のＮ型チャンネルトランジスタＭ３３Ａを介し、グランドに接続される。そこで、出力ラインＬ２上の出力信号ＯＳのレベルが、ローレベルになる。本実施形態では、ローレベルの出力信号ＯＳが、正論理で動作する負荷に出力される。本実施形態では、転送信号処理回路３３が、本発明の遮断部に相当する。
【００６０】
＜実施形態２の効果＞
本実施形態のフリップフロップ回路１０Ａでは、スレーブ回路３０Ａが備える転送信号処理回路３３が、ハイレベルのパワーダウン信号ＰＤＳによって、出力ラインＬ２とグランドとの間に接続されたＮ型チャンネルトランジスタＭ３３Ａをオン状態にし、出力ラインＬ２上の出力信号ＯＳのレベルを、ローレベルにする。そこで、本実施形態のフリップフロップ回路１０Ａでは、ハイレベルのパワーダウン信号ＰＤＳによって、スリープモードが設定されると、出力信号ＯＳのレベルが、ローレベルに設定されるため、正論理で動作する負荷に、ハイレベルの出力信号ＯＳを出力することを防ぐことができる。このため、本実施形態のフリップフロップ回路１０Ａでは、ハイレベルの出力信号ＯＳによって、正論理で動作する負荷を作動させてしまうことがなく、スリープモードにおいては、負荷の作動を停止させることができる。
【００６１】
＜実施形態３＞
本発明の実施形態３を、図８を参照しつつ説明する。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付し、その説明を省略する。図８に図示するフリップフロップ回路１０Ｂは、実施形態２のスレーブ回路３０Ａに代えて、スレーブ回路３０Ｂを備えている。スレーブ回路３０Ｂは、信号転送回路３１と、スレーブラッチ回路３２と、スレーブ回路供給電圧制御回路３４とを備えている。スレーブ回路供給電圧制御回路３４は、電源制御用レギュレータ３４Ａを備えている。
【００６２】
次に、本実施形態のフリップフロップ回路１０Ｂの動作を説明する。ここでは、上述した各フリップフロップ回路１０、１０Ａと同一の動作については、その説明を省略する。フリップフロップ１０Ｂは、スリープモードにおいて、以下に説明するように動作する。
【００６３】
スリープモードにおいては、電源制御用レギュレータ３４Ａに、信号伝送路Ｌ６によって、ハイレベルのパワーダウン信号ＰＤＳが供給される。電源制御用レギュレータ３４Ａにハイレベルのパワーダウン信号ＰＤＳが供給されているときは、電源制御用レギュレータ３４Ａは、スレーブラッチ回路３２に、電源電圧ＶＦＦ１を供給する。電源電圧ＶＦＦ１の値は、出力信号ＯＳをラッチ出力するために十分な電圧値に設定されている。
【００６４】
出力信号ＯＳをラッチ出力するために十分な電圧値は、通常モードにおいて、スレーブ回路供給電圧制御回路３４がスレーブラッチ回路３２に供給する電源電圧の値よりも低い。本実施形態では、スレーブ回路供給電圧制御回路３４が、本発明の第２電源電圧供給制御部に相当し、電源電圧ＶＦＦ１が、本発明のデータ保持保証電圧に相当する。また、本実施形態では、ハイレベルのパワーダウン信号ＰＤＳによって、スレーブラッチ回路３２に、電源電圧ＶＦＦ１を供給することが、本発明の第２電源電圧供給制御ステップに相当する。
【００６５】
＜実施形態３の効果＞
本実施形態のフリップフロップ回路１０Ｂでは、ハイレベルのパワーダウン信号ＰＤＳに応じ、スレーブ回路供給電圧制御回路３４によって、スレーブラッチ回路３２に、出力信号ＯＳをラッチ出力するために十分な電源電圧ＶＦＦ１を供給すると、電源電圧ＶＦＦ１の値を、通常モードにおいてスレーブラッチ回路３２が必要とする電圧値よりも低く設定することができる。そこで、本実施形態のフリップフロップ回路１０Ｂでは、スレーブ回路供給電圧制御回路３４によってスレーブラッチ回路３２に供給する電源電圧ＶＦＦ１を、通常モードにおいてスレーブラッチ回路３２が必要とする電圧値よりも低く設定することに伴って、スリープモードおけるスレーブ回路供給電圧制御回路３４の消費電力を、通常モードにおける消費電力よりも低減させることができる。したがって、本実施形態のフリップフロップ回路１０Ｂによれば、スリープモードにおいては、通常モードに比べて、消費電力の低減を図りつつ、スレーブラッチ回路３２が出力信号ＯＳをラッチ出力することができる。
【００６６】
本実施形態のフリップフロップ回路１０Ｂの制御方法によれば、ハイレベルのパワーダウン信号ＰＤＳに応じ、出力信号ＯＳをラッチ出力するために十分な電源電圧ＶＦＦ１を発生させると、電源電圧ＶＦＦ１の値を、通常モードにおいて必要とする電圧値よりも低く設定することができる。そこで、本実施形態のフリップフロップ回路１０Ｂの制御方法によれば、電源電圧ＶＦＦ１の電圧値を、通常モードにおいて必要とする電圧値よりも低く設定することに伴って、スレープモードにおける消費電力を、通常モードにおける消費電力よりも低減させることができる。したがって、本実施形態のフリップフロップ回路１０Ｂの制御方法によれば、スリープモードにおいては、通常モードに比べて、消費電力の低減を図りつつ、出力信号ＯＳをラッチ出力することができる。
【００６７】
＜実施形態４＞
本発明の実施形態４を、図９ないし図１５を参照しつつ説明する。ここでは、実施形態１ないし実施形態３と同一の構成は同一の符号を付し、その説明を簡略化する。図９に図示するように、フリップフロップ回路１０Ｃは、マスタ回路２０Ａと、スレーブ回路３０Ｃと、スキャンテスト回路４０と、入力信号ラッチ回路５０と、スレーブ側クロック生成回路６０と、スキャン側クロック生成回路７０と、マスタ回路・スレーブ回路供給電圧制御回路８０とを備えている。
【００６８】
マスタ回路２０Ａは、上述したクロック生成回路２１と、上述したマスタラッチ回路２３とを備えている。図１０においては、クロック生成回路２１の図示を省略した。
【００６９】
スレーブ回路３０Ｃは、信号転送回路３１と、スレーブラッチ回路３９とを備えている。信号転送回路３１は、図１０に図示するように、トランスファゲート３１Ａ１を備えている。
【００７０】
スレーブラッチ回路３９は、上述したスレーブラッチ回路３２が備えるインバータ３２Ｂに代えて、インバータ３２Ｂ１を備えている。インバータ３２Ｂ１は、図１０に図示するように、Ｐ型チャンネルトランジスタＭ７１、Ｍ７３及びＮ型チャンネルトランジスタＭ７２、Ｍ７４を備えている。
【００７１】
Ｐ型チャンネルトランジスタＭ７３のドレインは、Ｐ型チャンネルトランジスタＭ７１のソースに接続されている。Ｐ型チャンネルトランジスタＭ７１のドレインは、Ｎ型チャンネルトランジスタＭ７２のドレインに接続されている。Ｎ型チャンネルトランジスタＭ７２のソースは、Ｎ型チャンネルトランジスタＭ７４のドレインに接続されている。Ｎ型チャンネルトランジスタＭ７４のソースには、接地電位ＶＳＳが供給されている。
【００７２】
スキャンテスト回路４０は、信号転送回路４１と、スキャンラッチ回路４２とを備えている。信号転送回路４１は、図１０に図示するように、トランスファゲート４１Ａを備えている。
【００７３】
スキャンテスト回路４２は、インバータ４２Ａと、インバータ４２Ｂと、トランスファゲート４２Ｃとを備えている。インバータ４２Ａの入力Ｇ１は、出力ラインＬ８に接続された信号転送回路４１を介し、前記インバータ２３Ａの出力Ｃ２に接続されている。出力ラインＬ８は、図示するように、前記出力ラインＬ１に並列接続されている。出力ラインＬ８は、本発明の第２入力データ転送経路に相当する。
【００７４】
インバータ４２Ａの出力Ｇ２は、出力ラインＬ９に接続されると共に、インバータ４２Ｂの入力Ｈ１に接続されている。インバータ４２Ｂは、Ｐ型チャンネルトランジスタＭ９１と、Ｎ型チャンネルトランジスタＭ９２とを備えている。インバータ４２Ｂの出力Ｈ２は、トランスファゲート４２Ｃを介し、インバータ４２Ａの入力Ｇ１に接続されている。
【００７５】
入力信号ラッチ回路５０は、Ｐ型チャンネルトランジスタＭ９５、Ｍ９６及びＮ型チャンネルトランジスタＭ９７、Ｍ９８を備えている。Ｐ型チャンネルトランジスタＭ９５のソースは、電源ラインＶＤＤに接続されている。Ｐ型チャンネルトランジスタＭ９５のドレインは、Ｐ型チャンネルトランジスタＭ９６のソースに接続されている。
【００７６】
Ｐ型チャンネルトランジスタＭ９６のドレインは、Ｎ型チャンネルトランジスタＭ９７のドレインに接続されている。Ｎ型チャンネルトランジスタＭ９７のソースは、Ｎ型チャンネルトランジスタＭ９８のドレインに接続されている。Ｎ型チャンネルトランジスタＭ９８のソースには、接地電位が供給されている。
【００７７】
入力信号ラッチ回路５０の入力Ｉ１は、入力ラインＬ９Ａを介し、前記出力ラインＬ９に接続されている。また、入力信号ラッチ回路５０の入力Ｉ１は、Ｐ型チャンネルトランジスタＭ９６のゲート及びＮ型チャンネルトランジスタＭ９７のゲートに、それぞれ接続されている。
【００７８】
Ｐ型チャンネルトランジスタＭ９６のドレインとＮ型チャンネルトランジスタＭ９７のドレインとの接続点は、入力信号ラッチ回路５０の出力Ｉ２に接続されている。入力信号ラッチ回路５０の出力Ｉ２は、前記トランスファゲート３２Ｃ１を介し、前記スレーブラッチ回路３９が備えるインバータ３２Ａの入力Ｅ１に接続されている。
【００７９】
スレーブ側クロック生成回路６０は、図１１に図示するように、インバータ６１Ａと、インバータ６１Ｂと、Ｎ型チャンネルトランジスタＭ６７、Ｍ６８と、Ｐ型チャンネルトランジスタＭ６９、Ｍ７０とを備えている。
【００８０】
インバータ６１Ａは、Ｐ型チャンネルトランジスタＭ６３と、Ｎ型チャンネルトランジスタＭ６４とを備えている。Ｎ型チャンネルトランジスタＭ６４のソースは、Ｎ型チャンネルトランジスタＭ６７のドレインに接続されている。Ｎ型チャンネルトランジスタＭ６７のソースは、Ｎ型チャンネルトランジスタＭ６８のドレインに接続されている。Ｎ型チャンネルトランジスタＭ６８のソースには、接地電位ＶＳＳが供給されている。図中の符号Ｊ１は、インバータ６１Ａの入力であり、符号Ｊ２は、インバータ６１Ａの出力である。
【００８１】
インバータ６１Ａの出力Ｊ２は、インバータ６１Ｂの入力Ｋ１に接続されている。インバータ６１Ｂは、Ｐ型チャンネルトランジスタＭ６５と、Ｎ型チャンネルトランジスタＭ６６とを備えている。図中の符号Ｋ２は、インバータ６１Ｂの出力である。
【００８２】
インバータ６１Ａの出力Ｊ２は、信号転送ラインＬ１１によって、インバータ６１Ｂの入力Ｋ１に接続されている。信号転送ラインＬ１１には、Ｐ型チャンネルトランジスタＭ６９のドレイン及びＰ型チャンネルトランジスタＭ７０のドレインが、それぞれ接続されている。また、信号転送ラインＬ１１には、図示するように、出力ラインＬ１２が接続されている。
【００８３】
スキャン側クロック発生回路７０は、図１２に図示するように、上記のスレーブ側クロック生成回路６０と同様に、インバータ６１Ａと、インバータ６１Ｂと、Ｎ型チャンネルトランジスタＭ６７、Ｍ６８と、Ｐ型チャンネルトランジスタＭ６９、Ｍ７０とを備えている。信号転送ラインＬ１１には、図示するように、出力ラインＬ１３が接続されている。
【００８４】
マスタ回路・スレーブ回路供給電圧制御部８０は、図１３に図示するように、ディレイ調整回路８１と、Ｐ型チャンネルトランジスタＭ８５とを備えている。ディレイ回路８１の出力は、Ｐ型チャンネルトランジスタＭ８５のゲートに接続されている。Ｐ型チャンネルトランジスタＭ８５のソースには、電源ラインＶＤＤによって、電源電圧が供給されている。ディレイ回路８１は、２つのインバータ８２、８３が多段接続されて構成されている。
【００８５】
次に、本実施形態のフリップフロップ回路１０Ｃの動作を説明する。フリップフロップ回路１０Ｃにおいては、以下に説明するように動作し、通常モードからスリープモードへ切り換える場合であっても、入力信号ＩＳが消滅することを防止している。
【００８６】
通常モードにおいては、図１４に図示するように、上述した実施形態１と同様に、パワーダウン信号ＰＤＳのレベルが、ローレベルに設定されている。時刻Ｔ１１から時刻Ｔ１２の間においては、パワーダウン信号ＰＤＳのレベルが、ローレベルに設定されており、ハイレベルの反転パワーダウン信号ＰＤＲが、Ｎ型チャンネルトランジスタＭ１（図２参照。）のゲート及びＰ型チャンネルトランジスタＭ２（図２参照。）のゲートに供給される。このため、各ゲート電圧は、高レベル電圧に固定される。これにより、Ｎ型チャンネルトランジスタＭ１が、オン状態になり、ＰチャンネルトランジスタＭ２が、オフ状態になる。
【００８７】
時刻Ｔ１１から時刻Ｔ１２の間においては、上述した実施形態１と同様に、クロック信号ＣＬＫのレベルがローのときは、制御信号ＩＣＫＸのレベルが、ハイレベルになり、制御信号ＩＣＫＺのレベルが、ローレベルになる。
【００８８】
一方、時刻Ｔ１１から時刻Ｔ１２の間においては、上述した実施形態１と同様に、クロック信号ＣＬＫのレベルがハイのときは、制御信号ＩＣＫＸのレベルが、ローレベルになり、制御信号ＩＣＫＺのレベルが、ハイレベルになる。
【００８９】
通常モードにおいては、スキャンモードの設定に用いるスキャンテスト信号ＳＭＳが、ローレベルに設定されている。スキャンテストとは、フリップフロップ回路１０Ｃに、回路基板を実装した後の結線の確認や、回路動作の確認に関するテストである。図１４に図示するように、時刻Ｔ１１から時刻Ｔ１２の間においては、スキャンテスト信号ＳＭＳのレベルが、ローレベルに設定されており、第１反転スキャンテスト信号ＳＭＸが、ハイレベルに設定されている。なお、第１反転スキャンテスト信号ＳＭＸは、図示しないインバータによって、ローレベルのスキャンテスト信号ＳＭＳを反転させたものである。
【００９０】
図１１に図示するように、ハイレベルの第１反転スキャンテスト信号ＳＭＸは、Ｎ型チャンネルトランジスタＭ６８のゲート及びＰ型チャンネルトランジスタＭ７０のゲートに供給される。これにより、両トランジスタＭ６８、Ｍ７０の各ゲート電圧が、高レベル電圧に固定される。このため、Ｎ型チャンネルトランジスタＭ６８はオン状態になる。一方、Ｐ型チャンネルトランジスタＭ７０はオフ状態になる。
【００９１】
加えて、時刻Ｔ１１から時刻Ｔ１２の間においては、図１１に図示するように、ハイレベルの反転パワーダウン信号ＰＤＲが、Ｎ型チャンネルトランジスタＭ６７のゲート及びＰ型チャンネルトランジスタＭ６９のゲートに供給される。これにより、両トランジスタＭ６７、Ｍ６９の各ゲート電圧が、高レベル電圧に固定される。このため、Ｎ型チャンネルトランジスタＭ６７はオン状態になる。一方、Ｐ型チャンネルトランジスタＭ６９はオフ状態になる。
【００９２】
時刻Ｔ１１から時刻Ｔ１２の間においては、図１１及び図１４に図示するように、ローレベルのクロック信号ＣＬＫが、スレーブ側クロック生成回路６０が備えるインバータ６１Ａの入力Ｊ１から入力されると、Ｐ型チャンネルトランジスタＭ６３のゲート電圧が、低レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ６４のゲート電圧が、低レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ６３がオン状態になり、制御信号ＩＣＫＳＬＸのレベルが、ハイレベルになり、制御信号ＩＣＫＳＬＺのレベルが、ローレベルになる。なお、ローレベルのクロック信号ＣＬＫにより、Ｎ型チャンネルトランジスタＭ６４はオフ状態になる。
【００９３】
一方、ハイレベルのクロック信号ＣＬＫが、スレーブ側クロック生成回路６０が備えるインバータ６１Ａの入力Ｊ１から入力されると、Ｐ型チャンネルトランジスタＭ６３のゲート電圧が、高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ６４のゲート電圧が、高レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ６３がオフ状態になり、制御信号ＩＣＫＳＬＸのレベルが、ローレベルになり、制御信号ＩＣＫＳＬＺのレベルが、ハイレベルになる。なお、ハイレベルのクロック信号ＣＬＫにより、      Ｎ型チャンネルトランジスタＭ６４はオン状態になる。
【００９４】
フリップフロップ回路１０Ｃにおいては、インバータ（図示せず。）によって、第１反転スキャンテスト信号ＳＭＸを反転させ、第２反転スキャンテスト信号ＳＭＺが生成される。時刻Ｔ１１から時刻Ｔ１２の間においては、前記インバータによって、ハイレベルの第１反転スキャンテスト信号ＳＭＸを反転させ、ローレベルの第２反転スキャンテスト信号ＳＭＺが生成される。
【００９５】
図１２に図示するように、ローレベルの第２反転スキャンテスト信号ＳＭＺは、Ｎ型チャンネルトランジスタＭ６８のゲート及びＰ型チャンネルトランジスタＭ７０のゲートに、それぞれ供給される。これにより、両トランジスタＭ６８、Ｍ７０の各ゲート電圧が、低レベル電圧に固定される。このため、Ｎ型チャンネルトランジスタＭ６８はオフ状態になる。一方、Ｐ型チャンネルトランジスタＭ７０はオン状態になる。
【００９６】
図１１に図示した場合と同様に、図１２に図示する両トランジスタＭ６７、Ｍ６９の各ゲート電圧は、高レベル電圧に固定される。このため、図１１に図示した場合と同様に、Ｎ型チャンネルトランジスタＭ６７がオン状態になり、Ｐ型チャンネルトランジスタＭ６９がオフ状態になる。
【００９７】
図１２に図示するスキャン側クロック生成回路７０では、時刻Ｔ１１から時刻Ｔ１２の間において、オン状態のＰ型チャンネルトランジスタＭ７０のドレインが、信号転送ラインＬ１１に接続されている。このため、図１４に図示するように、時刻Ｔ１１から時刻Ｔ１２の間においては、クロック信号ＣＬＫのレベルの変化とは無関係に、出力ラインＬ１３によって出力される制御信号ＩＣＫＳＸのレベルが、ハイレベルに維持される。一方、時刻Ｔ１１から時刻Ｔ１２の間においては、インバータ６１Ｂによって、ハイレベルの制御信号ＩＣＫＳＸを反転させて、ローレベルの制御信号ＩＣＫＺが生成される。
【００９８】
フリップフロップ回路１０Ｃでは、時刻Ｔ１１から時刻Ｔ１２においては、上述した実施形態１と同様に、クロック信号ＣＬＫのレベルが、ローレベルからハイレベルに変化するタイミングで、マスタラッチ回路２３のトランスファゲート２３Ｄ、スレーブ回路３０Ｃが備える信号転送回路３１が、制御信号ＩＣＫＸ、ＩＣＫＺ、ＩＣＫＳＬＸ、ＩＣＫＳＬＺによって、導通する。これにより、マスタラッチ回路２３のインバータ２３Ａは、反転信号ＩＳ１を、スレーブラッチ回路３９に出力する。反転信号ＩＳ１は、転送信号ＩＳ２として、スレーブラッチ回路３２に取り込まれる。
【００９９】
本実施形態では、図１４に図示するように、時刻Ｔ１２において、スキャンテスト信号ＳＭＳのレベルをハイレベルに設定し、モード設定を、通常モードからスキャンモードに変更する。スキャンテスト信号ＳＭＳのレベルをハイレベルに設定すると、第１反転スキャンテスト信号ＳＭＸのレベルが、ローレベルに設定される。
【０１００】
図１１に図示するように、ローレベルの第１反転スキャンテスト信号ＳＭＸは、Ｐ型チャンネルトランジスタＭ７０に供給され、Ｐ型チャンネルトランジスタＭ７０のゲート電圧が、低レベル電圧に固定される。これにより、Ｐ型チャンネルトランジスタＭ７０がオン状態になる。
【０１０１】
オン状態のＰ型チャンネルトランジスタＭ７０のドレインは、信号転送ラインＬ１１に接続されており、図１４に図示するように、時刻Ｔ１２以降においては、クロック信号ＣＬＫのレベルの変化とは無関係に、出力ラインＬ１２によって出力される制御信号ＩＣＫＳＬＸのレベルが、ハイレベルに維持される。一方、時刻Ｔ１２以降においては、インバータ６１Ｂによって、ハイレベルの制御信号ＩＣＫＳＬＸを反転させて、ローレベルの制御信号ＩＣＫＳＬＺが生成される。
【０１０２】
ハイレベルの制御信号ＩＣＫＳＬＸ及びローレベルの制御信号ＩＣＫＳＬＺによって、スレーブ回路３０Ｃが備える信号転送回路３１のトランスファゲート３１Ａ１が非導通となる。これにより、反転信号ＩＳ１が、スレーブラッチ回路３２に取り込まれることがない。
【０１０３】
さらに、フリップフロップ回路１０Ｃでは、図１４中の時刻Ｔ１２から時刻Ｔ１３の間においては、以下に説明するように動作する。時刻Ｔ１２から時刻Ｔ１３の間においては、図１２に図示するＮ型チャンネルトランジスタＭ６７のゲート及びＰ型チャンネルトランジスタＭ６９のゲートに、ハイレベルの反転パワーダウン信号ＰＤＲが供給されると共に、Ｎ型チャンネルトランジスタＭ６８のゲート及びＰ型チャンネルトランジスタＭ７０のゲートに、ハイレベルの第２反転スキャンテスト信号ＳＭＺが供給されている。これにより、信号転送ラインＬ１１に接続された両トランジスタＭ６９、Ｍ７０が、オフ状態になる。
【０１０４】
スキャン側クロック生成回路７０では、時刻Ｔ１２から時刻Ｔ１３の間においては、ハイレベルのクロック信号ＣＬＫが、インバータ６１Ａの入力Ｊ１から入力されると、インバータ６１Ａの出力Ｊ２から、信号転送ラインＬ１１に、ローレベルの反転クロック信号が出力される。これにより、出力ラインＬ１３によって出力される制御信号ＩＣＫＳＸのレベルが、ローレベルになる。このとき、インバータ６１Ｂによって、ローレベルの制御信号ＩＣＫＳＸを反転させて、ハイレベルの制御信号ＩＣＫＳＺが生成される。
【０１０５】
ローレベルの制御信号ＩＣＫＳＸ及びハイレベルの制御信号ＩＣＫＳＺによって、スキャンテスト回路４０が備える信号転送回路４１のトランスファゲート４１Ａが、導通する。これにより、時刻Ｔ１２以降においてクロック信号ＣＬＫのレベルがハイレベルになってから所定の時間が経過した時刻Ｔ１２ａ（図１４参照。）において、入力信号ＩＳ１が、スキャンテスト回路４０に、転送信号ＩＳ３として、取り込まれる。なお、図１４に図示するように、時刻Ｔ１２ａにおいては、マスタラッチ回路２３が、スキャンテストデータをラッチ出力する。
【０１０６】
スキャンテスト回路４０においては、転送信号ＩＳ３が、インバータ４２Ａによって反転され、転送信号ＩＳ４が生成される。転送信号ＩＳ４は、出力ラインＬ９及び入力ラインＬ９Ａによって、入力信号ラッチ回路５０に入力される。
【０１０７】
また、本実施形態では、図１４に図示するように、時刻Ｔ１３において、パワーダウン信号ＰＤＳをハイレベルに設定し、モード設定を、スキャンモードからスリープモードに変更する。
【０１０８】
時刻Ｔ１３において、図１３に図示するように、マスタ回路・スレーブ回路供給電圧制御回路８０に、ハイレベルのパワーダウン信号ＰＤＳが入力された後に、該パワーダウン信号ＰＤＳを遅延させたハイレベルの遅延信号ＤＳ１が、マスタ回路・スレーブ回路供給電圧制御回路８０が備えるＰ型チャンネルトランジスタＭ８５のゲートに供給される。これにより、時刻Ｔ１３以降においては、電源ラインＶＤＤに接続されたＰ型チャンネルトランジスタＭ８５がオフ状態になる。
【０１０９】
このため、電源ラインＶＤＤとマスタラッチ回路２３との接続や、電源ラインＶＤＤとスレーブラッチ回路２３との接続が、いずれも遮断される。これにより、図１０に図示するように、マスタラッチ回路２３の各インバータ２３Ａ、２３Ｂに、電源電圧ＶＦＦを供給することが停止されると共に、スレーブラッチ回路３９の各インバータ３２Ａ、３２Ｂ１に、電源電圧ＶＦＦを供給することが停止される。そこで、電源電圧ＶＦＦを、信号をラッチするために十分な電圧値に保つことができず、図１４に図示するように、前記入力信号ＩＳや、転送信号ＩＳ２が、それぞれ消滅する。
【０１１０】
パワーダウン信号ＰＤＳのレベルが、ハイレベルに設定されると、スキャン側クロック生成回路７０は、図１４に図示するように、ハイレベルの制御信号ＩＣＫＳＸ及びローレベルの制御信号ＩＣＫＳＺを生成する。ハイレベルの制御信号ＩＣＫＳＸ及びローレベルの制御信号ＩＣＫＳＺによって、トランスファゲート４２Ｃは導通する。このため、上記の転送信号ＩＳ４が、ラッチ出力される。
【０１１１】
このとき、入力信号ラッチ回路５０のＰ型チャンネルトランジスタＭ９５のゲートには、ローレベルの反転パワーダウン信号ＰＤＲが供給され、Ｎ型チャンネルトランジスタＭ９８のゲートには、ハイレベルの遅延信号ＤＳ１が供給される。これにより、Ｐ型チャンネルトランジスタＭ９５のゲートが低レベル電圧に固定され、Ｐ型チャンネルトランジスタＭ９５がオン状態になる。また、Ｎ型チャンネルトランジスタＭ９８のゲートが高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ９８がオン状態になる。スリープモードにおいては、入力信号ラッチ回路５０によって、前記転送信号ＩＳ４がラッチされる。
【０１１２】
なお、ローレベルの反転パワーダウン信号ＰＤＲが、クロック生成回路２１のＰ型チャンネルトランジスタＭ２のゲートに供給されることにより、クロック生成回路２１は、図１４に図示するハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺを生成する。また、ローレベルの反転パワーダウン信号ＰＤＲが、スレーブ側クロック生成回路６０のＮ型チャンネルトランジスタＭ６７のゲートに供給されることにより、スレーブ側クロック生成回路６０は、図１４に図示するハイレベルの制御信号ＩＣＫＳＬＸ及びローレベルの制御信号ＩＣＫＳＬＺを生成する。
【０１１３】
図１５は、スリープモードから通常モードに切り替えた場合のフリップフロップ回路１０Ｃの動作を示すタイムチャートである。フリップフロップ回路１０Ｃでは、時刻Ｔ２１において、パワーダウン信号ＰＤＳのレベルをローレベルに設定し、スキャンテスト信号ＳＭＳのレベルをローレベルに設定する。これにより、モード設定を、スリープモードから通常モードに変更する。
【０１１４】
時刻Ｔ２１の後に、時刻Ｔ２２においては、スレーブラッチ回路３９のトランスファゲート３２Ｃ１に、ハイレベルの制御信号ＩＣＫＳＬＸ及びローレベルの制御信号ＩＣＫＳＬＺが供給される。これにより、トランスファゲート３２Ｃ１が導通する。
【０１１５】
スレーブラッチ回路３９においては、転送信号ＩＳ４を反転させた反転転送信号ＩＳ５が、インバータ３２Ｂ１によって、反転転送信号ＩＳ６に変換される。その後、反転転送信号ＩＳ６が、インバータ３２Ａによって、反転転送信号ＩＳ７に変換される。反転転送信号ＩＳ７は、出力ラインＬ２によって出力される。
【０１１６】
また、時刻Ｔ２２においては、マスタラッチ回路２３のトランスファゲート２３Ｃに、ハイレベルの制御信号ＩＣＫＸ及びローレベルの制御信号ＩＣＫＺが供給される。これにより、トランスファゲート２３Ｃが導通する。このため、入力信号ＩＳが、マスタラッチ回路２３に取り込まれる。
【０１１７】
その後、時刻Ｔ２３においては、図１４に図示した通常モードの動作と同様に、入力信号ＩＳが、反転信号ＩＳ１を経て転送信号ＩＳ２となり、スレーブ回路３２に取り込まれる。本実施形態のフリップフロップ回路１０Ｃでは、クロック信号ＣＬＫのレベルがローレベルからハイレベルに変化することに応じて、図１５に図示するように、入力信号ＩＳが、転送信号ＩＳ２として、スレーブ回路３２に取り込まれる動作が繰り返される。
【０１１８】
本実施形態では、トランスファゲート４１Ａが、本発明の第３開閉部に相当する。また、本実施形態では、マスタ回路・スレーブ回路供給電圧制御回路８０が、本発明の第３電源電圧供給制御部に相当する。本実施形態では、入力ラインＬ９Ａが、本発明の第３入力データ転送経路に相当する。また、入力信号ラッチ回路５０が、本発明のラッチ部に相当する。
【０１１９】
本実施形態では、遅延信号ＤＳ１が、本発明の第２遅延信号に相当する。本実施形態では、ディレイ調整回路８１が、本発明の第２遅延信号生成部に相当する。本実施形態では、Ｎ型チャンネルトランジスタＭ８５が、本発明の第４開閉部に相当する。また、スキャンテスト信号ＳＭＳは、本発明のスキャンモード設定信号に相当する。
【０１２０】
＜実施形態４の効果＞
本実施形態のフリップフロップ回路１０Ｃでは、出力ラインＬ１に並列接続された出力ラインＬ８が、マスタラッチ回路２３とスキャンラッチ回路４２との間に接続され、出力ラインＬ８に接続されたトランスファゲート４１Ａは、制御信号ＩＣＫＳＸ、ＩＣＫＳＺのレベルに応じて、導通状態又は非導通状態に設定される。制御信号ＩＣＫＳＸ、ＩＣＫＳＺのレベルは、スキャン側クロック生成回路７０に入力される第２反転スキャンテスト信号ＳＭＺのレベルに応じて変化する。本実施形態では、制御信号ＩＣＫＸ、ＩＣＫＺのレベルに応じて、トランスファゲート４１Ａが、導通状態又は非導通状態に設定されると、各制御信号ＩＣＫＸ、ＩＣＫＺのレベルに応じて、マスタラッチ回路２３から出力される反転信号ＩＳ１が、トランスファゲート４１Ａを通過し、反転信号ＩＳ１を、転送信号ＩＳ３として、スキャンラッチ回路４２に取り込むことができる。そこで、本実施形態では、スキャンラッチ回路４２を、スキャンテストデータとは異なる転送信号ＩＳ３のラッチ回路として活用することができる。
【０１２１】
本実施形態のフリップフロップ回路１０Ｃでは、スキャンラッチ回路４２が、入力信号ＩＳを、転送信号ＩＳ３として、スキャンラッチ回路４２に取り込んだ後に、ハイレベルのパワーダウン信号ＰＤＳに応じ、マスタ回路・スレーブ回路供給電圧制御回路８０が、マスタラッチ回路２３に電源電圧ＶＦＦを供給することを停止することに加えて、スレーブラッチ回路３９に、電源電圧ＶＦＦを供給することを停止している。そこで、本実施形態のフリップフロップ回路１０Ｃでは、マスタラッチ回路２３に取り込まれた入力信号ＩＳが、スキャンラッチ回路４２に取り込まれる前に、マスタ回路・スレーブ回路供給電圧制御回路８０が、マスタラッチ回路２３及びスレーブラッチ回路３９に電源電圧ＶＦＦを供給することを停止することがない。そこで、本実施形態のフリップフロップ回路１０Ｃでは、マスタラッチ回路２３の消費電力の低減に加えて、スレーブラッチ回路３９の消費電力の低減を図りながら、入力信号ＩＳが消滅することを防ぐことができる。
【０１２２】
本実施形態のフリップフロップ回路１０Ｃでは、スキャンラッチ回路４２に接続された出力ラインＬ９と、スレーブラッチ回路３９との間に、入力ラインＬ９Ａが接続され、該入力ラインＬ９Ａには、入力信号ラッチ回路５０が接続されている。入力信号ラッチ回路５０は、ハイレベルのパワーダウン信号ＰＤＳに基づいて生成されるローレベルの反転パワーダウン信号ＰＤＲ及び前記パワーダウン信号ＰＤＳに基づいて生成されるハイレベルの遅延信号ＤＳ１に応じて、転送信号ＩＳ４をラッチする。そこで、本実施形態のフリップフロップ回路１０Ｃでは、スリープモードを設定するパワーダウン信号ＰＤＳに応じて、入力信号ラッチ回路５０が、転送信号ＩＳ４をラッチするため、スリープモードにおいても、転送信号ＩＳ４が消滅することがなく、該転送信号ＩＳ４を、スレーブラッチ回路３９に転送することができる。
【０１２３】
本実施形態のフリップフロップ回路１０Ｃでは、ディレイ調整回路８１が、パワーダウン信号ＰＤＳを遅延させた遅延信号ＤＳ１を生成し、該遅延信号ＤＳ１に応じて、電源ラインＶＤＤをマスタラッチ回路２３及びスレーブラッチ回路３９と接続するＰ型チャンネルトランジスタＭ８５をオフ状態にしている。そこで、本実施形態のフリップフロップ回路１０Ｃでは、パワーダウン信号ＰＤＳに応じて、電源ラインＶＤＤをマスタラッチ回路２３及びスレーブラッチ回路３９と接続するＰ型チャンネルトランジスタＭ８５をオフ状態にすることにより、マスタラッチ回路２３及びスレーブラッチ回路２３への電源電圧の供給を、同時に停止させることができる。
【０１２４】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、図１６に図示するように、マスタ回路２０Ａ及びスレーブ回路３０を備えたマスタスレーブ回路１０Ｅを複数（ここでは、４つ）設け、該複数（ここでは、４つ）のマスタスレーブ回路１０Ｅを、マスタ回路供給電圧制御回路２２に共通接続してもよい。なお、図１６においては、上述した各実施形態と同一の構成は、同一の符号を付し、その説明を省略する。
【０１２５】
図１６に図示する実施形態では、４つのマスタスレーブ回路１０Ｅには、マスタ回路供給電圧制御回路２２が共通接続されているため、それぞれのマスタスレーブ回路１０Ｅ毎に、異なるマスタ回路供給電圧制御回路を備える必要がない。そこで、図１６に図示する実施形態では、それぞれのマスタスレーブ回路１０Ｅ毎に、別個のマスタ回路供給電圧制御回路を備える場合とは異なり、それぞれのマスタスレーブ回路１０Ｅに接続するマスタ回路供給電圧制御回路２２を共通にすると、マスタ回路供給電圧制御回路２２の占有面積が増加することを防ぐことができる。
【０１２６】
また、図１７に図示するように、マスタ回路２０Ａ及びスレーブ回路３０Ａを備えたマスタスレーブ回路１０Ｆを複数（ここでは、４つ）設け、該複数（ここでは、４つ）のマスタスレーブ回路１０Ｆを、マスタ回路供給電圧制御回路２２に共通接続してもよい。なお、図１７においては、上述した各実施形態と同一の構成は、同一の符号を付し、その説明を省略する。
【０１２７】
さらに、図１８に図示するように、マスタ回路２０及びスレーブ回路３０を備えたマスタスレーブ回路１０を複数（ここでは、３つ）設け、該複数（ここでは、３つ）のマスタスレーブ回路１０を、スレーブ回路供給電圧制御回路３４に共通接続してもよい。なお、図１８においては、実施形態１及び実施形態３と同一の構成は、同一の符号を付し、その説明を省略する。
【０１２８】
図１８に図示する実施形態では、３つのマスタスレーブ回路１０には、スレーブ回路供給電圧制御回路３４が共通接続されているため、それぞれのマスタスレーブ回路１０ごとに、異なるスレーブ回路供給電圧制御回路を備える必要がない。そこで、図１８に図示する実施形態では、それぞれのマスタスレーブ回路１０ごとに、別個のスレーブ回路供給電圧制御回路を備える場合とは異なり、それぞれのマスタスレーブ回路１０に接続するスレーブ回路供給電圧制御回路３４を共通にすると、スレーブ回路供給電圧制御回路３４の占有面積が増加することを防ぐことができる。
【０１２９】
本発明の技術思想により背景技術における課題を解決するための手段を、以下に列記する。
（付記１）  マスタ回路と、
スリープモードを設定するスリープモード設定信号に応じて、前記マスタ回路に保持された入力データを取り込み、該入力データを保持する入力データ保持部と、
前記入力データ保持部に前記入力データを保持した後に、前記マスタ回路に電源電圧を供給することを停止する第１電源電圧供給制御部と、
を備えることを特徴とするマスタスレーブ回路。
（付記２）  スレーブ回路を有し、
前記スレーブ回路は、前記入力データ保持部を備えることを特徴とする付記１に記載のマスタスレーブ回路。
（付記３）  前記スリープモードとは異なるスキャンモードの際に、スキャンデータが入力され、該スキャンデータを保持するスキャンテスト回路を備え、
前記入力データ保持部は、前記スキャンテスト回路であることを特徴とする付記１に記載のマスタスレーブ回路。
（付記４）  前記マスタ回路と前記入力データ保持部との間に設けられて、前記入力データ保持部に前記入力データを転送する第１入力データ転送経路を備え、
前記第１入力データ転送経路には、前記スリープモード設定信号に応じて開閉される第１開閉部が接続されていることを特徴とする付記１に記載のマスタスレーブ回路。
（付記５）  前記第１開閉部は、前記スリープモード設定信号に応じてゲート電圧が制御されるトランスファゲートを備えることを特徴とする付記４に記載のマスタスレーブ回路。
（付記６）  前記第１電源電圧供給制御部は、
前記スリープモード設定信号を遅延させた第１遅延信号を生成する第１遅延信号生成部と、
前記電源電圧と前記マスタ回路との間に接続されて、前記第１遅延信号に応じて開閉される第２開閉部と、
を備えることを特徴とする付記１に記載のマスタスレーブ回路。
（付記７）  前記第２開閉部は、前記遅延信号に応じてゲート電圧が制御されるＭＯＳトランジスタであることを特徴とする付記６に記載のマスタスレーブ回路。
（付記８）  前記マスタ回路及び前記スレーブ回路がそれぞれ複数設けられ、前記複数のマスタ回路には、前記第１電源電圧供給制御部が共通接続されることを特徴とする付記１又は付記２に記載のマスタスレーブ回路。
（付記９）  前記スレーブ回路は、前記スリープモード設定信号に応じて、該スレーブ回路に接続された負荷に、前記入力データを出力することを遮断する遮断部を備えることを特徴とする付記２に記載のマスタスレーブ回路。
（付記１０）  前記スリープモード設定信号に応じて、前記スレーブ回路に供給する電源電圧を、前記入力データを保持することを保証するデータ保持保証電圧を下限として降下させる第２電源電圧供給制御部を備えることを特徴とする付記２に記載のマスタスレーブ回路。
（付記１１）  前記複数のスレーブ回路には、前記第２電源電圧供給制御部が共通接続されることを特徴とする付記８ないし付記１０のいずれか１項に記載のマスタスレーブ回路。
（付記１２）  前記第１入力データ転送経路に並列接続され、前記マスタ回路と前記スキャンテスト回路との間に設けられて、前記スキャンテスト回路に前記入力データを転送する第２入力データ転送経路を備え、
前記第２入力データ転送回路には、前記スキャンモードを設定するスキャンモード設定信号に応じて開閉される第３開閉部が接続されていることを特徴とする付記３又は付記４に記載のマスタスレーブ回路。
（付記１３）  前記スキャンテスト回路に前記入力データを転送した後に、前記スリープモード設定信号に応じて、前記マスタ回路及びスレーブ回路に、電源電圧を供給することを停止する第３電源電圧供給制御部を備えることを特徴とする付記１２に記載のマスタスレーブ回路。
（付記１４）  前記スキャンテスト回路と前記スレーブ回路との間に設けられて、前記スキャンテスト回路に保持された前記入力データを、前記スレーブ回路に転送する第３入力データ転送経路を備え、前記第３入力データ転送経路には、前記スリープモード設定信号に応じて前記入力データをラッチするラッチ部が接続されていることを特徴とする付記１３に記載のマスタスレーブ回路。
（付記１５）  前記第３電源電圧供給部は、
前記スリープモード設定信号を遅延させた第２遅延信号を生成する第２遅延信号生成部と、
前記電源電圧と前記マスタ回路との間及び該電源電圧と前記スレイブ回路との間にそれぞれ接続されて、前記第２遅延信号に応じて開閉される第４開閉部と、
を備えることを特徴とする付記１３に記載のマスタスレーブ回路。
（付記１６）  マスタ回路及びスレーブ回路を有するマスタスレーブ回路の制御方法において、
スリープモードを設定するスリープモード設定信号に応じて、前記マスタ回路に保持された入力データを取り込み、該入力データを保持する入力データ保持ステップと、
前記入力データ保持ステップによって前記入力データを保持した後に、前記マスタ回路に電源電圧を供給することを停止する第１電源電圧供給制御ステップと、
を備えることを特徴とするマスタスレーブ回路の制御方法。
（付記１７）  前記スリープモード設定信号に応じて、前記マスタ回路と前記入力データ保持部との間に設けられて、前記入力データ保持部に、前記入力データを転送する入力データ転送経路を開閉する第１開閉ステップを備えることを特徴とする付記１６に記載のマスタスレーブ回路の制御方法。
（付記１８）  前記第１開閉ステップは、前記スリープモード設定信号に応じてトランスファゲートのゲート電圧を制御するステップを備えることを特徴とする付記１７に記載のマスタスレーブ回路の制御方法。
（付記１９）  前記第１電源電圧供給制御ステップは、
前記スリープモード設定信号を遅延させた第１遅延信号を生成する第１遅延信号生成ステップと、
前記第１遅延信号生成ステップによって生成された前記第１遅延信号に応じて、前記電源電圧の供給経路に該電源電圧を供給することを停止する電圧供給停止ステップと、
を備えることを特徴とする付記１６に記載のマスタスレーブ回路の制御方法。
（付記２０）  前記スリープモード設定信号に応じて、前記スレーブ回路に供給する電源電圧を、前記入力データを保持することを保証するデータ保持保証電圧を下限として降下させる第２電源電圧供給制御ステップを備えることを特徴とする付記１６に記載のマスタスレーブ回路の制御方法。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施形態１のフリップフロップ回路の概略回路構成図である。
【図２】実施形態１のフリップフロップ回路の詳細回路構成図である。
【図３】実施形態１におけるディレイ調整回路の回路構成図である。
【図４】実施形態１のフリップフロップ回路の通常モードにおける動作を示すタイミングチャートである。
【図５】実施形態１のフリップフロップ回路のスリープモードにおける動作を示すタイミングチャートである。
【図６】実施形態２のフリップフロップ回路の概略回路構成図である。
【図７】実施形態２のフリップフロップ回路の一部を示す詳細回路構成図である。
【図８】実施形態３のフリップフロップ回路の概略回路構成図である。
【図９】実施形態４のフリップフロップ回路の概略回路構成図である。
【図１０】実施形態４におけるフリップフロップ回路の一部を示す詳細回路構成図である。
【図１１】実施形態４におけるスレーブ側クロック生成回路の回路構成図である。
【図１２】実施形態４におけるスキャン側クロック生成回路の回路構成図である。
【図１３】実施形態４におけるマスタ回路・スレーブ回路供給電圧制御回路の回路構成図である。
【図１４】実施形態４のフリップフロップ回路が通常モードからスリープモードに移行する動作を示すタイミングチャートである。
【図１５】実施形態４のフリップフロップ回路がスリープモードから通常モードに移行する動作を示すタイミングチャートである。
【図１６】実施形態５のフリップフロップ回路の概略回路構成図である。
【図１７】実施形態６のフリップフロップ回路の概略回路構成図である。
【図１８】実施形態７のフリップフロップ回路の概略回路構成図である。
【符号の説明】
【０１３１】
１０    フリップフロップ回路
２０    マスタ回路
２２    マスタ回路供給電圧制御回路
２２Ａ  ディレイ調整回路
３０    スレーブ回路
３１Ａ  トランスファゲート
３２    スレーブラッチ回路
３３    転送信号処理回路
３４    スレーブ回路供給電圧制御回路
５０    入力信号ラッチ回路
ＤＳ    第１遅延信号
ＩＳ１  反転信号
Ｌ１    出力ライン
Ｍ３１  Ｐ型チャンネルトランジスタ
ＰＤＳ  パワーダウン信号
【図１】
2009060560.tif 000003
【図２】
2009060560.tif 000004
【図３】
2009060560.tif 000005
【図４】
2009060560.tif 000006
【図５】
2009060560.tif 000007
【図６】
2009060560.tif 000008
【図７】
2009060560.tif 000009
【図８】
2009060560.tif 000010
【図９】
2009060560.tif 000011
【図１０】
2009060560.tif 000012
【図１１】
2009060560.tif 000013
【図１２】
2009060560.tif 000014
【図１３】
2009060560.tif 000015
【図１４】
2009060560.tif 000016
【図１５】
2009060560.tif 000017
【図１６】
2009060560.tif 000018
【図１７】
2009060560.tif 000019
【図１８】
2009060560.tif 000020