(57)【要約】【課題】レベルシフタ回路等に使用する、例えば耐圧が３０Ｖ以上のトランジスタを提供する。【解決手段】デプレッション型トランジスタが、第１導電型の半導体基板と、半導体基板の表面に形成された第２導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第２導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第２導電型層がソース／ドレイン領域となり、ソース／ドレイン領域は、更に、第２導電型層と半導体基板の表面との間に形成された第１導電型層を含む。【選択図】図１
2009212110.tif 000002
【特許請求の範囲】
【請求項１】
デプレッション型トランジスタであって、
第１導電型の半導体基板と、
該半導体基板の表面に形成された第２導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第２導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第２導電型層がソース／ドレイン領域となり、
該ソース／ドレイン領域は、更に、該第２導電型層と該半導体基板の表面との間に形成された第１導電型層を含むことを特徴とするトランジスタ。
【請求項２】
デプレッション型トランジスタであって、
第１導電型の半導体基板と、
該半導体基板の表面に形成された第２導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、
該ゲート電極の両側の該半導体基板に形成された第２導電型層とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該第２導電型層がソース／ドレイン領域となり、
該第２導電型層の不純物濃度が、該半導体基板の表面に向かって漸次低くなることを特徴とするトランジスタ。
【請求項３】
デプレッション型トランジスタであって、
第１導電型の半導体基板と、
該半導体基板の表面に形成された第２導電型のカウンタドープ層と、
該カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極とを含み、
該ゲート電極の下方の該カウンタドープ層がチャネル領域となり、該チャネル領域を挟んでその両側に延びた該カウンタドープ層がソース／ドレイン領域となることを特徴とするトランジスタ。
【請求項４】
上記半導体基板は、第１導電型のウエル領域を含むことを特徴とする請求項１〜３のいずれかに記載のトランジスタ。
【請求項５】
上記カウンタドープ層の、第２導電型の不純物濃度が、１×１０１３／ｃｍ３以上で、１×１０１４／ｃｍ３以下であることを特徴とする請求項１〜３のいずれかに記載のトランジスタ。
【請求項６】
デプレッション型トランジスタの製造方法であって、
第１導電型の半導体基板を準備する工程と
該半導体基板の表面に、第２導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第２導電型の注入層と、該カウンタドープ層より浅い第１導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース／ドレイン領域とする工程を含み、
第１導電型の注入層を形成することにより、該カウンタドープ層の表面近傍が、第２導電型から第１導電型に反転することを特徴とするトランジスタの製造方法。
【請求項７】
デプレッション型トランジスタの製造方法であって、
第１導電型の半導体基板を準備する工程と
該半導体基板の表面に、第２導電型のカウンタドープ層を形成する工程と、
該カウンタドープ層の上に誘電体膜と導電体層とを含むゲート電極を形成する工程と、
該ゲート電極の両側に、該カウンタドープ層より深い第２導電型の注入層と、該カウンタドープ層より浅い第１導電型の注入層とを形成し、該ゲート電極の下方をチャネル領域、該チャネル領域の両側をソース／ドレイン領域とする工程を含み、
第１導電型の注入層を形成することにより、該カウンタドープ層の表面近傍の第２導電型の不純物濃度を低くすることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタおよびその製造方法に関し、特に、３０Ｖ以上の耐圧を有するデプレッション型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの書き込みに用いられるレベルシフタ回路には、書き込み電圧以上の耐圧を有するｎ型ＭＯＳトランジスタが必要であった。例えば、特許文献１に記載のレベルシフタ回路では、耐圧が２０Ｖのｎ型ＭＯＳトランジスタがレベルシフタ回路として用いられている。
【０００３】
図８は、全体が５００で表される従来構造のｎ型ＭＯＳトランジスタの断面図である。トランジスタ５００では、半導体基板（図示せず）にＰ型ウエル領域１が形成され、その表面側に、Ｎ型のカウンタドープ層２が形成されている。カウンタドープ層２の上にはゲート絶縁膜３を介してゲート電極４が設けられている。ゲート電極４の側壁にはサイドウォールスペーサ６が設けられている。ゲート電極４の下部のカウンタドープ層２は、チャネル領域１０となる。
ウエル領域１には、チャネル領域１０を挟んで、カウンタドープ層２に重なるようにＮ−注入層（エクステンション層）５が設けられ、ソース／ドレイン領域を形成している。ソース／ドレイン領域の上にはコンタクト７が設けられている。
【０００４】
図９は、トランジスタ５００の不純物濃度分布であり、（ａ）は図８のＡ−Ａ’における不純物濃度分布、（ｂ）は図８のＢ−Ｂ’における不純物濃度分布を示す。図９において、横軸はウエル領域１の表面からの深さ、縦軸はＮ型／Ｐ型の不純物濃度である。図９中、実線はＰ型不純物であるＢ（ボロン）の分布であり、破線はＮ型不純物であるＰ（リン）の分布である。ソース／ドレイン領域では、チャネル領域よりＮ型不純物濃度が高くなっている。
【特許文献１】特開２００３−２０８７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、フラッシュメモリの微細化や、書き込み／消去等の高速動作のためには、書き込み等により高い電圧を印加する必要があり、図８に示すトランジスタ５００を用いたレベルシフタ回路では耐圧が不十分であり、例えば３０Ｖの電圧をカットオフして０Ｖを出力することは不可能であった。
【０００６】
そこで、本発明は、レベルシフタ回路等に使用する、例えば耐圧が３０Ｖ以上のトランジスタの提供を目的とする。
【課題を解決するための手段】
【０００７】
そこで発明者らは鋭意研究の結果、従来のトランジスタでは、表面近傍での電界集中に起因して耐圧が制限されることを見出し、これを防止すべく本発明を完成した。
【０００８】
即ち、本発明の一の形態は、デプレッション型トランジスタであって、第１導電型の半導体基板と、半導体基板の表面に形成された第２導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第２導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第２導電型層がソース／ドレイン領域となり、ソース／ドレイン領域は、更に、第２導電型層と半導体基板の表面との間に形成された第１導電型層を含むことを特徴とするトランジスタである。
【発明の効果】
【０００９】
以上のように、本発明によれば、表面近傍での電界集中を緩和し、高耐圧のトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【００１１】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるＭＯＳ型トランジスタの断面図である。
トランジスタ１００は、例えばシリコンからなる半導体基板（図示せず）に形成された、Ｐ型ウエル領域１を有する。Ｐ型ウエル領域１の不純物濃度は、例えば１×１０１２／ｃｍ３である。ウエル領域１の表面側には、Ｎ型のカウンタドープ層２が形成されている。カウンタドープ層２の不純物濃度は、例えば１×１０１３／ｃｍ３以上、１×１０１４／ｃｍ３以下であり、通常のエクステンション領域より１桁程度、不純物濃度が低くなっている。カウンタドープ層２の上には、例えば酸化シリコンからなるゲート絶縁膜３を介してゲート電極４が設けられている。ゲート電極４は、例えば多結晶シリコンからなる。更に、ゲート電極４の側壁を覆うように、例えば酸化シリコンからなるサイドウォールスペーサ６が設けられている。ゲート電極４の下部のカウンタドープ層２が、チャネル領域１０となる。
【００１２】
ウエル領域１には、チャネル領域１０を挟んで、Ｎ−注入層（エクステンション層）５とＰ−注入層８が設けられている。Ｎ−注入層５とＰ−注入層８は、ソース／ドレイン領域を形成する。ソース／ドレイン領域において、Ｎ−注入層５の深さが最も深く、カウンタドープ層２、Ｐ−注入層８の順に浅くなる。また、Ｎ−注入層（エクステンション層）５の不純物濃度は例えば１×１０１３／ｃｍ３である。Ｐ−注入層８の不純物濃度は、Ｎ−注入層５の不純物濃度と同程度で、電子と正孔が打ち消し合う程度が好ましい。
【００１３】
ソース／ドレイン領域の上には、例えば多結晶シリコンからなるコンタクト７が設けられている、コンタクト７は、ソース／ドレイン領域とオーミック接合される。
【００１４】
図２は、トランジスタ１００の不純物濃度分布であり、（ａ）は図１のＡ−Ａ’における不純物濃度分布、（ｂ）は図１のＢ−Ｂ’における不純物濃度分布を示す。図２において、横軸はウエル領域１の表面からの深さ、縦軸はＮ型／Ｐ型の不純物濃度である。図２中、実線はＰ型不純物であるＢ（ボロン）の分布であり、破線はＮ型不純物であるＰ（リン）の分布である。
【００１５】
図２（ａ）（ｂ）に示すように、ウエル領域１を形成するために、全面にＢが２回注入されている。第１の注入条件（右側のピーク）は、例えば、注入エネルギ５００〜８００ｋｅＶ、ドーズ量１×１０１３／ｃｍ２以下であり、好適には注入エネルギ６００ｋｅＶ、ドーズ量３×１０１２／ｃｍ２である。第２の注入条件（左側のピーク）は、例えば、注入エネルギ１００〜３００ｋｅＶ、ドーズ量１×１０１３／ｃｍ２以下であり、好適には注入エネルギ２００ｋｅＶ、ドーズ量５×１０１２／ｃｍ２である。
ここでは、ウエル領域１の不純物濃度は２つのピークを持つように２回のイオン注入で形成したが、不純物濃度は深さ方向に一定としても構わない（実施の形態２においても同じ）。
【００１６】
図２（ａ）に示すように、ソース／ドレイン領域には、Ｎ−注入層（エクステンション層）５の形成のために、Ｐが注入されている。注入条件は、例えば、注入エネルギ６０〜１００ｋｅＶ、ドーズ量３×１０１２〜１×１０１３／ｃｍ２であり、好適には注入エネルギ９０ｋｅＶ、ドーズ量７×１０１２／ｃｍ２である。なお、カウンタドープ層２の不純物濃度は、Ｎ−注入層５の不純物濃度より十分に低いため、ここではＮ−注入層５の不純物分布に含まれている。
【００１７】
更に、ソース／ドレイン領域には、Ｐ−注入層８の形成のために、Ｂ（ＢＦ２）が注入されている。注入条件は、例えば、注入エネルギ６０〜１００ｋｅＶ、ドーズ量３×１０１２〜１×１０１３／ｃｍ２であり、好適には注入エネルギ９０ｋｅＶ、ドーズ量８×１０１２／ｃｍ２である。
【００１８】
ソース／ドレイン領域では、Ｎ型のＮ−注入層５およびカウンタドープ層２の電子を打ち消すように、Ｐ−注入層８が注入される。この結果、図２（ａ）にＰ（リン）有効濃度として記載したような濃度分布を有するＮ型となる。
【００１９】
図２（ａ）において、Ｐ（リン）有効濃度のＮ型不純物の分布曲線と、ウエル領域のＰ型不純物の分布曲線が、表面近傍で交差する。従って、この交差点より表面側において、Ｐ型の薄層領域が得られる。この薄膜領域のＰ型不純物濃度は、例えば１×１０１２／ｃｍ３以下となる。
【００２０】
一方、図２（ｂ）に示すように、カウンタドープ層２の形成のために、Ｐが注入されている。注入条件は、例えば、注入エネルギ５０〜８０ｋｅＶ、ドーズ量１×１０１２〜８×１０１２／ｃｍ２であり、好適には注入エネルギ７０ｋｅＶ、ドーズ量５×１０１２／ｃｍ２である。なお、上述のように、カウンタドープ層２は全体に形成されているが、ソース／ドレイン領域では濃度分布として現れていない。
【００２１】
このように、本実施の形態１にかかるトランジスタ１００では、ソース／ドレイン領域において、Ｎ−拡散層５の表面近傍が、Ｐ−注入層８の形成により、Ｐ型に反転した構造となる。この結果、チャネル領域１０を挟んで両側のソース／ドレイン領域間に３０Ｖ程度の高電圧を印加しても、表面近傍での電界集中が起きず、耐圧を大きくすることができる。
【００２２】
即ち、Ｐ−注入層８を形成することなく、Ｎ−注入層５のみ形成した場合、表面近傍で電界集中が発生しやすく、これに起因して耐圧が例えば２０Ｖ程度に制限されるという問題があった。これに対して、トランジスタ１００では、Ｎ型のソース／ドレイン領域がウエル中に埋め込まれた構造となるため、このような表面での電界集中に起因する耐圧の制限を防止することができる。
【００２３】
図３は、トランジスタ１００を利用したレベルシフタ回路（低い電圧振幅を高い電圧振幅に変換する回路）の一例であり、破線で囲んだ素子（デプレッション型ＮＭＯＳトランジスタ）として、トランジスタ１００を用いることができる。
トランジスタ１００を利用したレベルシフタ回路では、素子数の低減、耐圧の向上が可能となる。また、動作的にはダイナミック動作をスタティック動作にする（電源３０Ｖをそのまま伝えることができる）ことができる。
【００２４】
次に、図４Ａ〜図４Ｄを用いて、本実施の形態１にかかるトランジスタ１００の製造方法について説明する。図４Ａ〜図４Ｄは、トランジスタ１００の製造工程の断面図を示す。かかる製造工程は、以下の工程１〜４を有する。なお、ウエル領域１、カウンタドープ層２、Ｎ−注入層５、Ｐ−注入層８のイオン注入条件は、上述の通りである。
【００２５】
工程１：図４Ａに示すように、半導体基板（図示せず）中に、ウエル領域１を例えば、イオン注入により形成する。続いて、例えばＣＶＤ法を用いて、酸化シリコンからなるゲート絶縁膜３を形成する。
【００２６】
工程２：図４Ｂに示すように、例えば多結晶シリコン層を全面に形成した後、リソグラフィ工程およびエッチング工程を用いて、ゲート電極４を形成する。
【００２７】
工程３：図４Ｃに示すように、例えばゲート電極４を注入マスクに用いて、ゲート電極４の両側に、例えばＰを注入して（矢印２０）、Ｎ−注入層５を形成する。
【００２８】
工程４：図４Ｄに示すように、例えばゲート電極４を注入マスクに用いて、ゲート電極４の両側に、例えばＢ（ＢＦ２）を注入して（矢印２１）、Ｐ−注入層８を形成する。これにより、上述のように、Ｎ−注入層５の表面近傍が低濃度のＰ型に反転する。
【００２９】
必要に応じてコンタクト７等を形成し、図１に示すトランジスタ１００が完成する。
【００３０】
以上のように、本実施の形態１にかかるトランジスタ１００の製造方法では、工程３のＰ注入と、工程４のＢ注入が、同じマスクを用いて行えるため、製造工程を大幅に増やすことなく、Ｐ−注入層８を形成して表面近傍をＰ型に反転させることができる。
【００３１】
図５は、トランジスタ１００の電流−電圧特性（Ｉ−Ｖカーブ）であり、横軸にゲート電圧Ｖｇ、縦軸にオン電流（ドレイン電流）Ｉｏｎを示す。オン電流は、ゲート長Ｌｇ＝２．０μｍに対する電流であり、ゲート幅１０μｍあたりの電流（Ａ／Ｗ＝１０μｍ）として表されている。
【００３２】
図５に示すように、トランジスタ１００はデプレッション型のため、ゲート電圧０Ｖで、約１．０Ｅ−０６Ａの電流が観察される（ノーマリオン）。ゲート電圧を負に印加していくと、ゲート電圧が約−３．０Ｖでドレイン電流は実質的に流れなくなり、オフ状態（カットオフ）となる。
【００３３】
図５の回路では、基板とドレインの間に高電圧が印加される。即ち、Ｖｂ（基板電圧）が−３０．９Ｖ、Ｖｄ（ドレイン電圧）が０．１Ｖであるため、基板−ドレイン間に３１Ｖの高耐圧が印加できることがわかる。
【００３４】
なお、本実施の形態１では、Ｐ−注入層８の形成によりＮ−注入層５の表面近傍をＰ型に反転させたが、反転させることなく、低濃度のＮ型としてもかまわない。この場合も、表面近傍での電界集中を防止し、耐圧を大きくすることができる。また、Ｎ−注入層５のＮ型不純物濃度は表面に向かって漸次低くなるようにしても構わない。
【００３５】
実施の形態２．
図６は、全体が２００で表される、本発明に実施の形態２にかかるトランジスタの断面図である。図６中、図１と同一符号は、同一または相当箇所を示す。
【００３６】
トランジスタ２００では、カウンタドープ層２を全面に形成し、これをチャネル領域１０およびソース／ドレイン領域として使用する。カウンタドープ層２は、イオン注入により形成される。注入条件は、例えば、注入エネルギ５０〜８０ｋｅＶ、ドーズ量１×１０１２〜８×１０１２／ｃｍ２であり、好適には注入エネルギ７０ｋｅＶ、ドーズ量５×１０１２／ｃｍ２である。カウンタドープ層２の不純物濃度は、１×１０１３／ｃｍ−３程度となる。
【００３７】
Ｎ−注入層５、Ｐ−注入層８を形成しない点を除いて、上述のトランジスタ１００と同じ構造を有する。
【００３８】
このように、本実施の形態２にかかるトランジスタ２００では、チャネル領域１０とソース／ドレイン領域の不純物濃度が略等しく（約１×１０１３／ｃｍ−３）、ソース／ドレイン領域の不純物濃度を下げることができ、簡略な構造で３０Ｖ以上の耐圧を得ることが可能となる。
【００３９】
トランジスタ２００の製造方法は、実施の形態１にかかるトランジスタ１００の製造工程１、２を行った後、必要に応じてコンタクト等を形成すれば良い。
【００４０】
実施の形態１、２では、チャネル領域がＮ型であるＮチャネルトランジスタについて説明したが、本発明はＰチャネルトランジスタにも適用できる。この場合、Ｐ型／Ｎ型の伝導型が、実施の形態１、２とは逆になる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１にかかるトランジスタの断面図である。
【図２】図１の（ａ）Ａ−Ａ’、（ｂ）Ｂ−Ｂ’における不純物濃度分布である。
【図３】本発明の実施の形態１にかかるトランジスタを利用したレベルシフタ回路の一例を示す。
【図４Ａ】本実施の形態１にかかるトランジスタの製造工程の断面図である。
【図４Ｂ】本実施の形態１にかかるトランジスタの製造工程の断面図である。
【図４Ｃ】本実施の形態１にかかるトランジスタの製造工程の断面図である。
【図４Ｄ】本実施の形態１にかかるトランジスタの製造工程の断面図である。
【図５】本実施の形態１にかかるトランジスタの電流−電圧特性（Ｉ−Ｖカーブ）である。
【図６】本発明の実施の形態２にかかるトランジスタの断面図である。
【図７】図６の（ａ）Ａ−Ａ’、（ｂ）Ｂ−Ｂ’における不純物濃度分布である。
【図８】従来のトランジスタの断面図である。
【図９】図８の（ａ）Ａ−Ａ’、（ｂ）Ｂ−Ｂ’における不純物濃度分布である。
【符号の説明】
【００４２】
１  ウエル領域、２  カウンタドープ層、３  ゲート絶縁膜、４  ゲート電極、５  Ｎ−注入層、６  サイドウォールスペーサ、７  コンタクト、８  Ｐ−注入層、１０  チャネル領域、１００  トランジスタ。
【図１】
2009212110.tif 000003
【図２】
2009212110.tif 000004
【図３】
2009212110.tif 000005
【図４Ａ】
2009212110.tif 000006
【図４Ｂ】
2009212110.tif 000007
【図４Ｃ】
2009212110.tif 000008
【図４Ｄ】
2009212110.tif 000009
【図５】
2009212110.tif 000010
【図６】
2009212110.tif 000011
【図７】
2009212110.tif 000012
【図８】
2009212110.tif 000013
【図９】
2009212110.tif 000014