(57)【要約】【課題】メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置において、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす。【解決手段】下部電極５１と上部電極５２とにより強誘電体膜４５を挟持してなり、情報の記憶容量に用いられる第１のキャパシタ３０と、下部電極６６と上部電極６７とにより強誘電体膜６４を挟持してなり、記憶容量以外の容量に用いられる第２のキャパシタ５０と備えており、第１のキャパシタ３０と第２のキャパシタ５０とは、半導体基板１０の表面からの高さが相異なる層位置に形成されている。【選択図】図７−２
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【特許請求の範囲】
【請求項１】
半導体基板と、
第１の下部電極と第１の上部電極とにより第１の誘電体膜を挟持してなり、記憶容量として用いられる第１のキャパシタと、
第２の下部電極と第２の上部電極とにより第２の誘電体膜を挟持してなり、記憶容量と異なる容量として用いられる第２のキャパシタと
を含み、
前記第１のキャパシタと前記第２のキャパシタとは、前記半導体基板の表面からの高さが相異なる層位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記第２の誘電体膜は、前記第１の誘電体膜よりも厚く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の誘電体膜及び前記第２の誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のキャパシタは、前記第２の下部電極上及び前記第２の上部電極上にそれぞれ接続部が設けられてなるプレーナ型であり、
前記第１のキャパシタは、前記第１の下部電極下及び前記第１の上部電極上にそれぞれ接続部が設けられてなるスタック型又は前記第１の下部電極上及び前記第１の上部電極上にそれぞれ接続部が設けられてなるプレーナ型のものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の上方に、第１の下部電極と第１の上部電極とにより第１の誘電体膜を挟持してなり、記憶容量として用いられる第１のキャパシタを形成する工程と、
前記第１のキャパシタよりも前記半導体基板の表面から高い層位置に、第２の下部電極と第２の上部電極とにより第２の誘電体膜を挟持してなり、記憶容量と異なる容量として用いられる第２のキャパシタを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の誘電体膜を、前記第１の誘電体膜よりも厚く形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、キャパシタを備えた半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置に適用して好適である。
【背景技術】
【０００２】
従来より、メモリセルの構成要素として、情報となる電荷を蓄積するキャパシタ（メモリキャパシタ）を、当該メモリセルを選択するためのトランジスタと共に備えた半導体メモリが汎用されている。
このような半導体メモリでは、ロジック回路が混載される場合や例えば非接触ＩＣカード等に搭載される場合等において、メモリキャパシタと共に、メモリキャパシタと異なるキャパシタが設けられることがある。このようなキャパシタとしては、いわゆる平滑容量となる平滑キャパシタ又は電源に接続される電源キャパシタ等がある。
【０００３】
【特許文献１】特開２００２−３７３９４５号公報
【特許文献２】特開２０００−２００８７７号公報
【特許文献３】特開２００２−１７６１４４号公報
【特許文献４】特開２００７−２０１００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の微細化・高集積化が益々進行しており、メモリセルにおけるメモリキャパシタにも大容量を確保しつつもその微細化を達成すること、及び低電圧化が要請されている。これらのうち、大容量化の要請は、メモリキャパシタと共に設けられる平滑キャパシタや電源キャパシタ等にも課されており、当該要請を満たすべく、例えば特許文献１〜３のような様々な工夫がなされている。
【０００５】
しかしながら、平滑キャパシタや電源キャパシタ等には、大容量のみならず高い耐圧特性が求められる等、メモリキャパシタとは異なる要求もあり、半導体メモリに両者のキャパシタを混載するには、更なる工夫が必要とされている。
【０００６】
本件は、上記の課題に鑑みてなされたものであり、メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置を対象とする。本件では、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本件の半導体装置は、記憶容量として用いられるメモリキャパシタである第１のキャパシタと、記憶容量と異なる容量として用いられるキャパシタである第２のキャパシタとを備えたものである。ここで、第１のキャパシタと第２のキャパシタとは、半導体基板の表面からの高さが相異なる層位置に形成されている。
【０００８】
本件の半導体装置の製造方法は、以下の工程を含み構成される。先ず、半導体基板の上方に、第１の下部電極と第１の上部電極とにより第１の誘電体膜を挟持してなり、記憶容量として用いられる第１のキャパシタを形成する。そして、第１のキャパシタよりも半導体基板の表面から高い層位置に、第２の下部電極と第２の上部電極とにより第２の誘電体膜を挟持してなり、記憶容量と異なる容量として用いられる第２のキャパシタを形成する。
【発明の効果】
【０００９】
本件では、メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置を対象とする。本件によれば、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１０】
―本件の基本骨子―
近時では、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、フラッシュメモリやＥＥＰＲＯＭと比較して低消費電力、書き換え回数、書き換え速度の点で優れており、ＩＣカード、ＳＩＭ等の用途に用いられている。また、強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【００１１】
上記した、メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置における課題は、以下で説明するように、特にＦｅＲＡＭにおいて顕著となる。
ＦｅＲＡＭの第１のキャパシタでは、大容量化と共に、低電圧を目指す際に、抗電界（Ｖｃ）を下げて低電圧における残留分極量を大きくするため、強誘電体膜を薄膜化する（例えば１００ｎｍ程度）ことが特に必要となる。
一方、第２のキャパシタでは、大きな容量を確保するためには強誘電体膜を薄く形成することが望ましいが、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の耐圧特性を得るために、ある程度の厚い膜厚（例えば１５０ｎｍ程度）が必要となる。
【００１２】
上記の理由から、ＦｅＲＡＭでは特に、第１のキャパシタの強誘電体膜は薄膜に、第２のキャパシタの強誘電体膜はこれよりも厚膜に形成することを要する。従って、工程の簡易化及び工程数の削減に観点から、第１のキャパシタと第２のキャパシタとを同一工程で形成することは困難となっている。
【００１３】
本件では、特にＦｅＲＡＭにおいて顕在化する第１及び第２のキャパシタに対する相反する要請を満たすべく鋭意検討した結果、以下のようにその基本骨子に想到した。
第１及び第２のキャパシタは、強誘電体膜の要求される膜厚が異なるため、別工程で形成する必要がある。また、第２のキャパシタでは、強誘電体膜を厚く形成することによる容量低下を補償するため、電極の平面視による占有面積（正確には、下部電極と上部電極とで誘電体膜を挟持する構成において、３者の重畳部分の面積）を大きく形成する必要がある。
【００１４】
ここで、第１のキャパシタはメモリセルの構成要素であることから、その形成箇所が制限される。その一方で、第２のキャパシタは第１のキャパシタのような形成箇所の制限が殆どない。
そこで本件では、第１のキャパシタと第２のキャパシタとを異なる層位置、即ち半導体基板の表面からの高さが相異なる層位置に形成する。この構成により、第１及び第２のキャパシタを上記のように各々のキャパシタに要求される態様に（第１のキャパシタの強誘電体膜を薄く、第２のキャパシタの強誘電体膜をこれよりも厚く）形成することができる。第２のキャパシタを第１のキャパシタと別層に設けることは、第１のキャパシタの影響を受けることなく、第２のキャパシタの電極の平面視による占有面積を大きく形成することができるという利点もある。この観点を踏まえ、第１のキャパシタがスタック型或いはプレーナ型の何れの形態を採るかに係わらず、第２のキャパシタを、比較的大きな占有面積を有し比較的容易に形成可能なプレーナ型とすることが好適である。ここで、スタック型のキャパシタとは、下部電極下及び上部電極上にそれぞれ接続部が設けられてなる構成を採るものである。また、プレーナ型のキャパシタとは、下部電極上及び上部電極上にそれぞれ接続部が設けられてなる構成を採るものである。
【００１５】
本件では、上記のように、メモリキャパシタとそれ以外のキャパシタとを混載してなる半導体装置を採用する。ここで、メモリキャパシタとしては、低電圧動作が可能であり且つ大容量の第１のキャパシタ、メモリキャパシタと異なるキャパシタとしては、耐圧の優れ且つ大容量の第２のキャパシタとする。本件では、これらのキャパシタを１チップに、微細化及び高集積化を達成するように搭載することが可能となる。
【００１６】
なお、特許文献４には、複数のメモリキャパシタを別層に形成する構成が開示されているが、これは飽くまでメモリキャパシタのみを対象としており、半導体メモリの微細化及び高集積化に主眼を置いてなされた発明である。従って特許文献４は、本件とは対象が異なり、また課題も異なる別発明であって、本件への動機付けには該らない。
【００１７】
―本件を適用した好適な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、説明の便宜上、半導体装置の構成をその製造方法と共に説明する。また、半導体装置としてＦｅＲＡＭを開示するが、本件はこれに限定されるものではなく、誘電体膜に高誘電材料を用いたもの等、様々な半導体メモリに適用することができる。
【００１８】
（第１の実施形態）
第１の実施形態では、スタック型のＦｅＲＡＭの構成及びその製造方法について説明する。
図１〜図７―２は、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００１９】
初めに、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタ、図示の例ではトランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄを形成する。ここで、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄはＣＭＯＳトランジスタを構成し、２０ａ，２０ｂがＮＭＯＳトランジスタ、２０ｃ，２０ｄがＰＭＯＳトランジスタとなる。
【００２０】
詳細には、先ず、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、レジストマスク（不図示）を形成する。このレジストマスクは、ＰＭＯＳトランジスタとなるトランジスタ構造２０ｃ，２０ｄの素子活性領域（以下、Ｐ活性領域と言う）を覆い、ＮＭＯＳトランジスタとなるトランジスタ構造２０ａ，２０ｂの形成領域（以下、Ｎ活性領域と言う）を露出させる開口を有するものである。
そして、このレジストマスクを用いて、Ｎ活性領域にＰ型不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、Ｎ活性領域にＰ型ウェル１２ａを形成する。レジストマスクは灰化処理等により除去する。
【００２１】
次に、Ｎ活性領域を覆いＰ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスクを用いて、Ｐ活性領域にＮ型不純物、ここではリン（Ｐ）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー６００ｋｅＶの条件でイオン注入し、Ｐ活性領域にＮ型ウェル１２ｂを形成する。レジストマスクは灰化処理等により除去する。
【００２２】
次に、Ｐ，Ｎ活性領域にそれぞれ熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、Ｐ，Ｎ活性領域においてゲート絶縁膜１３上にゲート電極１４がそれぞれパターン形成される。このとき同時に、各ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００２３】
次に、Ｐ活性領域を覆いＮ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスク及びキャップ膜１５をマスクとして、Ｎ活性領域にＮ型不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６ａを形成する。
【００２４】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、Ｎ活性領域におけるゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２５】
次に、レジストマスク、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、Ｎ活性領域にＮ型不純物をイオン注入する。ここでは、ＰをＬＤＤ領域１６ａよりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域１６ａと重畳されるソース／ドレイン領域１８ａが形成される。以上により、ＮＭＯＳトランジスタとなるトランジスタ構造２０ａ，２０ｂを完成させる。レジストマスクは灰化処理等により除去する。
【００２６】
次に、Ｎ活性領域を覆いＰ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスク及びキャップ膜１５をマスクとして、Ｐ活性領域にＰ型不純物、ここではＢを例えばドーズ量１．０ ×１０13／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６ｂを形成する。
【００２７】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、Ｐ活性領域におけるゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２８】
次に、レジストマスク、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、Ｐ活性領域にＰ型不純物をイオン注入する。ここでは、ＢをＬＤＤ領域１６ｂよりも不純物濃度が高くなる条件、例えばドーズ量２．０ ×１０13／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域１６ｂと重畳されるソース／ドレイン領域１８ｂが形成される。以上により、ＰＭＯＳトランジスタとなるトランジスタ構造２０ｃ，２０ｄを完成させる。レジストマスクは灰化処理等により除去する。
【００２９】
続いて、図１（ｂ）に示すように、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄの保護膜２１及び第１の層間絶縁膜２２を形成する。
詳細には、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄを覆うように、保護膜２１及び絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、化学機械研磨（ＣＭＰ）により膜厚が７００ｎｍ程度となるまで研磨する。
【００３０】
続いて、図１（ｃ）に示すように、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄのソース／ドレイン領域１８ａ，１８ｂと接続される各プラグ３６を形成する。ここでは図示の便宜上、プラグ３６としては、ソース／ドレイン領域１８ｂに形成するもののみを示す。
先ず、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄへの各ビア孔３４を形成する。
詳細には、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、ソース／ドレイン領域１８ａ及びソース／ドレイン領域１８ｂの表面の一部を露出させるビア孔３４が例えば直径０．２５μｍ程度にそれぞれ形成される。
【００３１】
次に、ビア孔３４の各壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）３５を形成する。そして、ＣＶＤ法によりグルー膜３５を介してビア孔３４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒを材料とした単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより絶縁膜２１をストッパーとしてＷ膜及びグルー膜３５を研磨し、ビア孔３４内をグルー膜３５を介してＷで埋め込むプラグ３６を形成する。
【００３２】
続いて、図２（ａ）に示すように、酸化防止膜３７及びプラズマＴＥＯＳ膜３８を形成した後、プラグ３６と接続される各プラグ４２を形成する。
詳細には、先ず、プラグ３６の酸化防止膜３７を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１００ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚１３０ｎｍ程度のプラズマＴＥＯＳ膜３８を形成する。
【００３３】
次に、プラズマＴＥＯＳ膜３８及び酸化防止膜３７をリソグラフィー及びそれに続くドライエッチングにより加工し、プラグ３６の表面の一部を露出させるビア孔３９を例えば直径０．２５μｍ程度にそれぞれ形成する。
次に、ビア孔３９の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３９を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜３８をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３９内をグルー膜４１を介してＷで埋め込むプラグ４２を形成する。
【００３４】
続いて、図２（ｂ）に示すように、保護下地膜４３、下部電極層４４、強誘電体膜４５、下層上部電極層４６、及び上層上部電極層４７をそれぞれ形成する。その後、上層上部電極層４７上にハードマスク材料４８を形成する。
詳細には、先ず、導電膜である保護下地膜４３を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜４３により、強誘電体膜４５の後述する酸素アニール処理に起因するプラグ４２の異常酸化、及びプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の強誘電体膜４５への影響が共に抑制される。保護下地膜４３の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。
【００３５】
次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層４４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層４４上に強誘電体である例えばＰＺＴからなる強誘電体膜４５を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜４５が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜４５を結晶化する。一方、既に強誘電体４５が結晶化している場合は必ずしもＲＴＡ処理を必要としない。
【００３６】
ここで、強誘電体膜４５は、大容量及び低電圧動作化を実現すべく比較的薄い膜厚、例えば５０ｎｍ程度〜２００ｎｍ程度とすることが好ましい。ここで、強誘電体膜４５の膜厚が５０ｎｍより薄い場合、（リーク電流増加）の点で問題がある。一方、２００ｎｍ程度より厚い場合、大容量及び低電圧動作化を十分に得ることが困難となる。従って、上記の範囲内の膜厚に強誘電体膜４５を形成することが好適である。本実施形態では、当該範囲内の値として１００ｎｍ程度となるように強誘電体膜４５を形成する。
また、強誘電体膜４５の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしても良い。
【００３７】
次に、反応性スパッタ法により、強誘電体膜４５上に例えば導電性酸化物であるＩｒＯ2を膜厚１００ｎｍ程度に堆積し、下層上部電極層４６を形成する。
そして、スパッタ法により、下層上部電極層４６上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上層上部電極層４７を形成する。
【００３８】
なお、下部電極層４４、下層上部電極層４６、及び上層上部電極層４７の材料としては、上記の場合も含め、以下のものを用いても良い。即ち、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
【００３９】
次に、上層上部電極層４７上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料４８を形成する。
【００４０】
続いて、図２（ｃ）に示すように、強誘電体メモリキャパシタである第１のキャパシタ３０を形成する。
詳細には、ハードマスク材料４８を用い、例えば４００℃にて、上層上部電極層４７、下層上部電極層４６、強誘電体膜４５、下部電極層４４、及び保護下地膜４３を一括エッチングする。そして、ハードマスク材料４８をウェットエッチング等で除去する。これにより、第１のキャパシタ３０が完成する。第１のキャパシタ３０は、例えばＰ活性領域にプラグ４２と保護下地膜４３を介し、下部電極層４４からなる下部電極５１と、下層上部電極層４６及び上層上部電極層４７の積層構造である上部電極５２とで強誘電体膜４５を挟持してなるものである。
【００４１】
続いて、図３（ａ）に示すように、第１のキャパシタ３０を覆う第２の層間絶縁膜４９を形成する。
詳細には、先ず、第１のキャパシタ３０を覆うようにプラズマＴＥＯＳ膜３８上に金属酸化膜、例えばＡＬＤ(Atomic Layer Deposition)−ＡＬＯ膜を膜厚２ｎｍ程度に堆積する。そして、処理温度６００℃、酸素雰囲気で４０分間、第１のキャパシタ３０のダメージを回復するために、酸素アニールを実行する。その後、再びＡＬＤ−ＡＬＯ膜を膜厚３８ｎｍ程度に堆積する。以上により、第１のキャパシタ３０を覆う第１の保護膜４９ａが形成される。
【００４２】
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第１の保護膜４９ａを介して第１のキャパシタ３０を覆うようにシリコン酸化膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、下部絶縁膜４９ｂを形成する。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜してもよい。
次に、下部絶縁膜４９ｂの脱水を目的として、例えばＮ2Ｏプラズマアニール処理を施す。その後、下部絶縁膜４９ｂ上に金属酸化膜、例えばＡＬＤ−ＡＬＯ膜を膜厚３０ｎｍ程度に堆積し、第１のキャパシタ３０の第２の保護膜４９ｂを形成する。
次に、プラズマＣＶＤ法により、第２の保護膜４９ｂ上にシリコン酸化膜を膜厚３００ｎｍ程度に堆積し、上部絶縁膜４９ｃを形成する。
【００４３】
以上により、第１の保護膜４９ａ、下部絶縁膜４９ｂ、第２の保護膜４９ｃ及び上部絶縁膜４９ｄが順次堆積されてなる第２の層間絶縁膜４９が形成される。
第２の層間絶縁膜４９では、第１の保護膜４９ａ及び第２の保護膜４９ｃにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜４５への浸入が抑止され、強誘電体膜４５へのダメージが防止される。
【００４４】
続いて、図３（ｂ）に示すように、ビア孔５３を形成する。
詳細には、リソグラフィー及びドライエッチングにより、第１のキャパシタ３０の上部電極５２の上方に整合した部位で第２の層間絶縁膜４９を加工し、上部電極５２の表面の一部を露出させるビア孔５３を形成する。
【００４５】
その後、第１のキャパシタ３０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、第１のキャパシタ３０とプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。
【００４６】
続いて、図３（ｃ）に示すように、ビア孔５４を形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ３６の上方に整合した部位で第２の層間絶縁膜４９、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７を加工し、プラグ３６の表面の少なくとも一部を露出させるビア孔５４を形成する。
【００４７】
続いて、図４（ａ）に示すように、第１のキャパシタ３０の上部電極５２と接続される各プラグ５７と、プラグ３６と接続される各プラグ５８とを形成する。
詳細には、ビア孔５３，５４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）５５，５６を形成する。そして、ＣＶＤ法によりグルー膜５５，５６を介してビア孔５３，５４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜４９をストッパーとしてＷ膜及びグルー膜５５，５６を研磨し、ビア孔５３，５４内をグルー膜５５，５６を介してＷで埋め込むプラグ５７，５８をそれぞれ形成する。
【００４８】
続いて、図４（ｂ）に示すように、酸化防止膜５９及びプラズマＴＥＯＳ膜６１を形成する。
詳細には、先ず、プラグ５７，５８の酸化防止膜５９を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１００ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚１３０ｎｍ程度のプラズマＴＥＯＳ膜６１を形成する。
【００４９】
続いて、図４（ｃ）に示すように、結晶性改善膜６２、下部電極層６３、強誘電体膜６４、及び上部電極層６５をそれぞれ形成する。
詳細には、先ず、プラズマＴＥＯＳ膜６１上に、後述の強誘電体キャパシタ６０の下部電極及び強誘電体膜の結晶性を改善するための結晶性改善膜６２を形成する。
【００５０】
次に、スパッタ法により、膜厚１５０ｎｍ程度に例えばＰｔを堆積し、下部電極層６３を形成する。
次に、スパッタ法により、２０℃〜１００℃程度、ここでは５０℃にて下部電極層６３上に強誘電体である例えばＰＺＴからなる強誘電体膜６４を膜厚１５０ｎｍ程度に堆積する。この際、強誘電体膜６４が成膜当初アモルファス状態にあるので、ＲＴＡ処理を施して当該強誘電体膜６４を結晶化する。例えば、５００℃程度の温度で処理をする。或いは、炉アニールにより結晶化させても良い。その際、例えば４００℃程度の温度で処理をする。
【００５１】
ここで、強誘電体膜６４は、比較的大きな容量を確保しつつも十分な耐圧特性を得るべく、比較的厚い膜厚、例えば１００ｎｍ程度〜３００ｎｍ程度とすることが好ましい。ここで、強誘電体膜６４の膜厚が１００ｎｍより薄い場合、十分な耐圧特性を得ることが困難となる。一方、５００ｎｍ程度より厚い場合、十分な容量が確保できないという問題がある。従って、上記の範囲内の膜厚に強誘電体膜６４を形成することが好適である。本実施形態では、当該範囲内の値として、第１のキャパシタ３０の強誘電体膜４５よりも厚い１５０ｎｍ程度となるように強誘電体膜４５を形成する。
また、強誘電体膜６４の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしても良い。
【００５２】
次に、反応性スパッタ法により、強誘電体膜６４上に例えば導電性酸化物であるＩｒＯ2を膜厚２５０ｎｍ程度に堆積し、上部電極層６５を形成する。
なお、下部電極層６３及び上部電極層６５の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ2、ＳｒＲｕＯ3等から選ばれた少なくとも１種がそれぞれ用いられる。
【００５３】
続いて、図５―１（ａ）に示すように、上部電極６７をパターン形成する。
詳細には、上部電極層６５をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極６７をパターン形成する。
ここで、上部電極６７は、第１のキャパシタ３０の上部電極５２よりも平面視における占有面積が大きく形成されている。
【００５４】
続いて、図５―１（ｂ）に示すように、強誘電体膜６４及び下部電極層６３を加工して、第２のキャパシタ５０を形成する。第２のキャパシタ５０は、メモリキャパシタ以外の強誘電体キャパシタ、例えば平滑キャパシタ又は電源キャパシタである。本実施形態では、第２のキャパシタ５０として、比較的大きな占有面積を有し比較的容易に形成可能なプレーナ型を採用する。
詳細には、先ず、強誘電体膜６４を上部電極６７に整合させて、当該上部電極６７よりも若干大きい（或いは略同等）サイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【００５５】
次に、下部電極層６３を、加工された強誘電体膜６４に整合させて、当該強誘電体膜６４よりも適宜大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極６６をパターン形成する。これにより、下部電極６６上に強誘電体膜６４、上部電極６６が順次積層され、強誘電体膜６４を介して下部電極６６と上部電極６７とが容量結合する第２のキャパシタ５０を完成させる。
その後、強誘電体膜６４のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。
【００５６】
続いて、図５―２に示すように、第２のキャパシタ５０を覆う第３の層間絶縁膜６８を形成する。
詳細には、先ず、第２のキャパシタ５０を覆うように、プラズマＴＥＯＳ膜６１上に例えばＡＬＤ(Atomic Layer Deposition)−ＡＬＯ膜を膜厚２０ｎｍ程度に堆積する。これにより、第２のキャパシタ５０を覆う第３の保護膜６８ａが形成される。この第３の保護膜６８ａにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜６４への浸入が抑止され、強誘電体膜６４へのダメージが防止される。その後、処理温度６５０℃、酸素雰囲気で６０分間、第２のキャパシタ５０のダメージを回復するために、酸素アニールを実行する。
【００５７】
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第３の保護膜６８ａを介して第２のキャパシタ５０を覆うようにシリコン酸化膜を膜厚１５００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の膜厚が１０００ｎｍ程度となるまでその表面を平坦化する。これにより、絶縁膜６８ｂが形成される。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜してもよい。その後、絶縁膜６８ｂの脱水を目的として、例えばＮ2Ｏプラズマアニール処理を施す。
以上により、第３の保護膜６８ａ及び絶縁膜６８ｂが順次堆積されてなる第３の層間絶縁膜６８が形成される。
【００５８】
続いて、図６―１（ａ）に示すように、ビア孔６９ａ，６９ｂを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、第２のキャパシタ５０の上部電極６７の上方に整合した部位及び下部電極６６の上方に整合した部位で第３の層間絶縁膜６８をそれぞれ加工する。
【００５９】
上記の加工により、上部電極６７の表面の一部を露出させるビア孔６９ａ、下部電極６６の表面の一部を露出させるビア孔６９ｂが、同一工程で形成される。
その後、第２のキャパシタ５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間処理する。
続いて、図６―１（ａ）に示すように、ビア孔６９ｃ，６９ｄを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ５７の上方に整合した部位及びプラグ５８の上方に整合した部位で第３の層間絶縁膜６８、プラズマＴＥＯＳ膜６１及び酸化防止膜５９をそれぞれ加工する。
上記の加工により、プラグ５７の表面の一部を露出させるビア孔６９ｃ、及びプラグ５８の表面の一部を露出させるビア孔６９ｄが、同一工程で形成される。
【００６０】
続いて、図６―１（ｂ）に示すように、上部電極６７と接続されるプラグ７２ａ、下部電極６６と接続されるプラグ７２ｂ、プラグ５７と接続されるプラグ７２ｃ、及びプラグ５８と接続されるプラグ７２ｄを形成する。
詳細には、ビア孔６９ａ，６９ｂ，６９ｃ，６９ｄの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）７１ａ，７１ｂ，７１ｃ，７１ｄを形成する。そして、ＣＶＤ法によりグルー膜７１ａ，７１ｂ，７１ｃ，７１ｄを介してビア孔６９ａ，６９ｂ，６９ｃ，６９ｄを埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第３の層間絶縁膜６８をストッパーとしてＷ膜及びグルー膜７１ａ，７１ｂ，７１ｃ，７１ｄを研磨する。これにより、ビア孔６９ａ，６９ｂ，６９ｃ，６９ｄ内をグルー膜７１ａ，７１ｂ，７１ｃ，７１ｄを介してＷで埋め込むプラグ７２ａ，７２ｂ，７２ｃ，７２ｄがそれぞれ形成される。
【００６１】
続いて、図６―２に示すように、プラグ７２ａ，７２ｂ，７２ｃ，７２ｄと接続される第１の配線７６をそれぞれ形成する。
詳細には、先ず、スパッタ法により、第３の層間絶縁膜６８上に例えばＴｉ（膜厚６０ｎｍ程度）及びＴｉＮ（膜厚３０ｎｍ程度）を順次堆積してバリアメタル膜７３を形成する。
次に、スパッタ法により、バリアメタル膜７３上に例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層７４を形成する。この配線層構造は、同一ルールのＦｅＲＡＭ以外のロジック回路と同じ構造となっているため、配線の加工や信頼性に問題はない。
【００６２】
次に、スパッタ法により、配線層７４上に例えばＴｉ（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次堆積してバリアメタル膜７５を形成する。
そして、バリアメタル膜７５、配線層７４、及びバリアメタル膜７３をリソグラフィー及びドライエッチングにより配線形状に加工する。この加工により、プラグ７２ａ，７２ｂ，７２ｃ，７２ｄと接続される第１の配線７６がそれぞれ形成される。
【００６３】
続いて、図７―１に示すように、第１の配線７６を覆う層間絶縁膜７７及びプラグ８１を順次形成する。
詳細には、先ず、ＣＶＤ法等により、第１の配線７６を覆うように第３の層間絶縁膜６８上に例えばシリコン酸化膜を形成し、ＣＭＰによりシリコン酸化膜の表面を平坦化して、層間絶縁膜７７を形成する。
【００６４】
次に、リソグラフィー及びドライエッチングにより、第１の配線７６の上方に整合した部位で層間絶縁膜７７を加工し、第１の配線７６の表面の一部を露出させるビア孔７８を形成する。
次に、ビア孔７８の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）７９を形成する。そして、ＣＶＤ法によりグルー膜７９を介してビア孔７８を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜７７をストッパーとしてＷ膜及びグルー膜７９を研磨し、ビア孔７８内をグルー膜７９を介してＷで埋め込むプラグ８１をそれぞれ形成する。
第１の配線７６、層間絶縁膜７７及びプラグ８１により、第１の配線構造９０ａが構成される。
【００６５】
続いて、図７―２に示すように、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
詳細には、先ず、第１の配線構造９０ａと同様に、第１の配線構造９０ａ上に複数の配線構造、ここでは第２、第３及び第４の配線構造９０ｂ，９０ｃ，９０ｄを形成する。
ここで、第２の配線構造９０ｂは、プラグ８１と接続される第２の配線８２、第２の配線８２を覆う層間絶縁膜８３、及び第２の配線８２と接続されるプラグ８４を有して構成される。
第３の配線構造９０ｃは、プラグ８４と接続される第３の配線８５、第３の配線８５を覆う層間絶縁膜８６、及び第３の配線８５と接続されるプラグ８７を有して構成される。
第４の配線構造９０ｄは、プラグ８７と接続される第４の配線８８、第４の配線８８を覆う層間絶縁膜８９、及び第４の配線８８と接続されるプラグ９１を有して構成される。
【００６６】
そして、第５の配線構造９０ｅを形成する。
詳細には、先ず、スパッタ法により、第４の配線構造９０ｄ上にＡｌ−Ｃｕ合金を堆積し、これをリソグラフィー及びドライエッチングにより加工して、プラグ９１と接続される第５の配線９２及びパッド９３を形成する。パッド９３は、プラグ９１、第４の配線８８、プラグ８７、第３の配線８５、プラグ８４、第２の配線８２、及びプラグ８１を順次介して、第１の配線７６と電気的に接続された構成を採る。
本実施形態では、第５の配線９２及びパッド９３から第５の配線構造９０ｅが構成される。
【００６７】
次に、第５の配線構造９０ｅを覆うように、第４の配線構造９０ｄ上に、プラズマＣＶＤ法により高密度プラズマを用いてＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に堆積し、第１のカバー膜９４を形成する。
次に、第１のカバー膜９４上に、ＣＶＤ法によりＳｉＮ膜を膜厚５００ｎｍ程度に堆積し、第２のカバー膜９５を形成する。
【００６８】
次に、第２のカバー膜９５及び第１のカバー膜９４をリソグラフィー及びドライエッチングにより加工し、パッド９３の表面の一部を露出させる開口部９６を形成する。
しかる後、全面にポリイミド膜９７を成膜し、ポリイミド膜９７の開口部９６に相当する部分をリソグラフィー及びドライエッチングにより加工して、パッド９３の表面の一部を露出させる開口部９８を形成する。
以上により、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
【００６９】
以上説明したように、本実施形態では、メモリセルにおけるメモリキャパシタである第１のキャパシタ３０と、メモリキャパシタ以外の第２のキャパシタ５０とを混載してなるＦｅＲＡＭを対象とする。本実施形態によれば、大容量化及び微細化、低電圧化という第１のキャパシタ３０に対する要請と、大容量化及び高耐圧化という第２のキャパシタ５０に対する要請という異なる要求を共に十分に満たす信頼性の高いＦｅＲＡＭが実現する。
【００７０】
（変形例）
ここで、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様に第１のキャパシタ３０及び第２のキャパシタ５０を備えたスタック型のＦｅＲＡＭを対象とするが、第２のキャパシタ５０の形成位置が異なる点で第１の実施形態と相違する。なお、第１の実施形態で説明した構成部材等と同様のものについては同符号を付す。
図８〜図９―２は、第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。
【００７１】
本例では、先ず、第１の実施形態と同様に、図１（ａ）〜図４（ａ）の各工程を経る。
続いて、図８（ａ）に示すように、プラグ５７，５８と接続される第１の配線７６をそれぞれ形成する。
詳細には、先ず、スパッタ法により、第３の層間絶縁膜６８上に例えばＴｉ（膜厚６０ｎｍ程度）及びＴｉＮ（膜厚３０ｎｍ程度）を順次堆積してバリアメタル膜７３を形成する。
次に、スパッタ法により、バリアメタル膜７３上に例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層７４を形成する。この配線層構造は、同一ルールのＦｅＲＡＭ以外のロジック回路と同じ構造となっているため、配線の加工や信頼性に問題はない。
【００７２】
次に、スパッタ法により、配線層７４上に例えばＴｉ（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次堆積してバリアメタル膜７５を形成する。
そして、バリアメタル膜７５、配線層７４、及びバリアメタル膜７３をリソグラフィー及びドライエッチングにより配線形状に加工する。この加工により、プラグ５７，５８と接続される第１の配線７６がそれぞれ形成される。
【００７３】
続いて、第１の実施形態と同様に、図７（ａ）による第１の配線構造９０ａの形成、図７（ｂ）による第２〜第４の配線構造９０ｂ，９０ｃ，９０ｄの形成を実行する。
【００７４】
続いて、図８（ｂ）に示すように、第１のキャパシタ３０が形成された第２の層間絶縁膜４９から２層以上高い層位置、本例では第４の配線構造９０ｄ上にメモリキャパシタ以外の強誘電体キャパシタである第２のキャパシタ５０を形成する。
ここでは、第１の実施形態と同様に、図４（ｃ）、図５（ａ）、図５（ｂ）の各工程を実行して、第４の配線構造９０ｄ上に第２のキャパシタ５０を形成する。但し、スパッタ法により強誘電体膜６４を堆積する際に、結晶化アニールの処理温度をＲＴＡ法であれば６００℃以下、ここでは例えば５００℃、ＦＡ法（炉アニール）であれば４３０℃以下、ここでは例えば４００℃とする。第１〜第４の配線構造９０ａ，９０ｂ，９０ｃ，９０ｄの第１〜第４の配線７６，８２，８５，８８はＡｌ−Ｃｕ合金を材料とするため、４５０℃〜６５０℃程度の処理温度により溶解する虞がある。一方、強誘電体膜６４の材料であるＰＺＴは成膜温度が４５０℃より低温であると配向性の十分な制御が困難となる。しかしながら、第２のキャパシタ５０は、平滑キャパシタや電源キャパシタ等のメモリキャパシタ以外の強誘電体キャパシタであるため、強誘電体膜における配向性制御にメモリキャパシタほどの精度は要求されない。従って、強誘電体膜６４は、４００℃程度の成膜温度でも十分にその機能を果たすことができる。
また、上記と同様の理由により、強誘電体膜６４の各エッチング時に受けたダメージを回復するために行う酸素アニール処理でも、処理温度を４３０℃以下、ここでは例えば４００℃とする。
【００７５】
続いて、図９―１に示すように、第２のキャパシタ５０を覆う第３の層間絶縁膜６８を形成した後、上部電極６７と接続されるプラグ７２ａ、下部電極６６と接続されるプラグ７２ｂを形成する。
先ず、第１の実施形態と同様に、図５（ｃ）の工程を実行して、第４の配線構造９０ｄ上に第２のキャパシタ５０を覆うように第３の層間絶縁膜６８を形成する。
【００７６】
次に、ビア孔６９ａ，６９ｂを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、第２のキャパシタ５０の上部電極６７の上方に整合した部位及び下部電極６６の上方に整合した部位で第３の層間絶縁膜６８をそれぞれ加工する。
【００７７】
上記の加工により、上部電極６７の表面の一部を露出させるビア孔６９ａ、下部電極６６の表面の一部を露出させるビア孔６９ｂが、同一工程で形成される。
その後、第２のキャパシタ５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでも上記と同様の理由により、処理温度を４３０℃以下、ここでは例えば４００℃とする。
【００７８】
続いて、図９―１に示すように、プラグ９１と接続されるプラグ９９を形成する。
先ず、ビア孔６９ａ，６９ｂ，９９ａを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ９１の上方に整合した部位で第３の層間絶縁膜６８を加工する。
上記の加工により、プラグ９１の表面の一部を露出させるビア孔９９ａが形成される。
【００７９】
次に、ビア孔６９ａ，６９ｂ，９９ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）７１ａ，７１ｂ，９９ｂｅを形成する。そして、ＣＶＤ法によりグルー膜７１ａ，７１ｂ，９９ｂを介してビア孔６９ａ，６９ｂ，９９ａを埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第３の層間絶縁膜６８をストッパーとしてＷ膜及びグルー膜７１ａ，７１ｂ，９９ｂを研磨し、ビア孔６９ａ，６９ｂ，９９ａ内をグルー膜７１ａ，７１ｂ，９９ｂを介してＷで埋め込むプラグ７２ａ，７２ｂ，９９をそれぞれ形成する。
【００８０】
続いて、図９―２に示すように、第３の層間絶縁膜６８上に第１の実施形態と同様に、第５の配線構造９０ｅを形成した後、第１のカバー膜９４及び第２のカバー膜９５の形成、開口部９６の形成、ポリイミド膜９７の形成、及び開口部９８の形成を経て、スタック型のＦｅＲＡＭを完成させる。
【００８１】
以上説明したように、本例では、メモリセルにおけるメモリキャパシタである第１のキャパシタ３０と、メモリキャパシタ以外の第２のキャパシタ５０とを混載してなるＦｅＲＡＭを対象とする。本例によれば、大容量化及び微細化、低電圧化という第１のキャパシタ３０に対する要請と、大容量化及び高耐圧化という第２のキャパシタ５０に対する要請という異なる要求を共に十分に満たす信頼性の高いＦｅＲＡＭが実現する。
【００８２】
更に本例では、第２のキャパシタ５０の形成される層位置に殆ど制約がなく、所定の上層位置に適宜形成することが可能である。従って、半導体装置としての設計の自由度が向上し、強誘電体容量として平滑キャパシタや電源キャパシタを装置構成に応じて適宜所望の層位置に形成することができる。
【００８３】
（第２の実施形態）
第２の実施形態では、プレーナ型のＦｅＲＡＭの構成及びその製造方法について説明する。
図１０〜図１５―２は、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００８４】
先ず、図１０（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するトランジスタ構造１２０ａ，１２０ｂを形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。
【００８５】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、ゲート絶縁膜１１３上にゲート電極１１４がパターン形成される。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。
【００８６】
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。
【００８７】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。
【００８８】
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、トランジスタ構造１２０ａ，１２０ｂを完成させる。
【００８９】
続いて、図１０（ｂ）に示すように、トランジスタ構造１２０ａ，１２０ｂの保護膜１２１及び第１の層間絶縁膜１２２を形成する。
詳細には、トランジスタ構造１２０ａ，１２０ｂを覆うように、保護膜１２１及び絶縁膜１２２を順次堆積する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜１２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００９０】
続いて、図１０（ｃ）に示すように、後述する第１のキャパシタ１３０の下部電極の配向性向上膜１２３を形成する。
詳細には、第１の層間絶縁膜１２２上に例えばシリコン酸化膜を堆積し、配向性向上膜１２３を形成する。
【００９１】
続いて、図１１（ａ）に示すように、下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層１２４を形成する。
【００９２】
次に、スパッタ法により、２０℃〜１００℃程度、ここでは５０℃にて下部電極層１２４上に強誘電体である例えばＰＺＴからなる強誘電体膜１２５を膜厚２００ｎｍ程度に堆積する。この際、強誘電体膜１２５が成膜当初アモルファス状態にあるので、ＲＴＡ処理を施して当該強誘電体膜１２５を結晶化する。例えば、５００℃程度の温度で処理をする。あるいは、炉アニールにより結晶化させてもよい。その際、例えば４００℃程度の温度で処理をする。
【００９３】
ここで、強誘電体膜１２５は、大容量及び低電圧動作化を実現すべく比較的薄い膜厚、例えば９０ｎｍ程度〜２００ｎｍ程度とすることが好ましい。ここで、強誘電体膜１２５の膜厚が９０ｎｍより薄い場合、リーク電流が増加するという問題がある。一方、２００ｎｍ程度より厚い場合、大容量及び低電圧動作化を十分に得ることが困難となる。従って、上記の範囲内の膜厚に強誘電体膜１２５を形成することが好適である。本実施形態では、当該範囲内の値として１００ｎｍ程度となるように強誘電体膜１２５を形成する。
また、強誘電体膜１２５の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしても良い。
【００９４】
次に、反応性スパッタ法により、強誘電体膜１２５上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層１２６を膜厚２００ｎｍ程度に堆積する。なお、上部電極層１２６の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【００９５】
続いて、図１１（ｂ）に示すように、上部電極１３２をパターン形成する。
詳細には、上部電極層１２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１３２をパターン形成する。
【００９６】
続いて、図１１（ｃ）に示すように、強誘電体膜１２５及び下部電極層１２４を加工して、強誘電体メモリキャパシタである第１のキャパシタ１３０を形成する。
詳細には、先ず、強誘電体膜１２５を上部電極１３２に整合させて若干上部電極１３２よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【００９７】
次に、下部電極層１２４を、加工された強誘電体膜１２５に整合させて若干強誘電体膜１２５よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１３１をパターン形成する。これにより、下部電極１３１上に強誘電体膜１２５、上部電極１３２が順次積層され、強誘電体膜１２５を介して下部電極１３２と上部電極１３２とが容量結合する第１のキャパシタ１３０を完成させる。
その後、強誘電体膜１２５のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。
【００９８】
続いて、図１２（ａ）に示すように、第１のキャパシタ１３０を覆う第２の層間絶縁膜１２７を形成する。
詳細には、先ず、第１のキャパシタ１３０を覆うように、配向性向上膜１２３上に金属酸化膜、例えばＡＬＤ−ＡＬＯ膜を膜厚２ｎｍ程度に堆積する。そして、処理温度６００℃、酸素雰囲気で４０分間、第１のキャパシタ３０のダメージを回復するために、酸素アニールを実行する。その後、再びＡＬＤ−ＡＬＯ膜を膜厚３８ｎｍ程度に堆積する。以上により、第１のキャパシタ３０を覆う第１の保護膜１２７ａが形成される。
【００９９】
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第１の保護膜１２７ａを介して第１のキャパシタ１３０を覆うようにシリコン酸化膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、下部絶縁膜１２７ｂを形成する。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜してもよい。
次に、下部絶縁膜１２７ｂの脱水を目的として、例えばＮ2Ｏプラズマアニール処理を施す。その後、下部絶縁膜１２７ｂ上に、例えばＡＬＤ−ＡＬＯ膜を膜厚３０ｎｍ程度に堆積し、第１のキャパシタ３０の第２の保護膜１２７ｃを形成する。
次に、プラズマＣＶＤ法により、第２の保護膜１２７ｃ上にシリコン酸化膜を膜厚３００ｎｍ程度に堆積し、上部絶縁膜１２７ｄを形成する。
【０１００】
以上により、第１の保護膜１２７ａ、下部絶縁膜１２７ｂ、第２の保護膜１２７ｃ及び上部絶縁膜１２７ｄが順次堆積されてなる第２の層間絶縁膜１２７が形成される。
第２の層間絶縁膜１２７では、第１の保護膜１２７ａ及び第２の保護膜１２７ｃにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜１２５への浸入が抑止され、強誘電体膜１２５へのダメージが防止される。
【０１０１】
続いて、図１２（ｂ）に示すように、第１のキャパシタ１３０の上部電極１３２及び下部電極１３１と接続されるプラグ１３４，１３５、及びトランジスタ構造１２０ａ，１２０ｂのソース／ドレイン領域１１８と接続されるプラグ１３６を形成する。
先ず、第１のキャパシタ１３０へのビア孔１３４ａ，１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極１３２の表面の一部が露出するまで第１の層間絶縁膜１２７に施す加工と、下部電極１３１の表面の一部が露出するまで第１の層間絶縁膜１２７に施す加工とを同時に実行する。これにより、それぞれの部位に例えば約０．５μｍ径のビア孔１３４ａ，１３５ａが同時形成される。これらビア孔１３４ａ，１３５ａの形成時には、上部電極１３２及び下部電極１３１がそれぞれエッチングストッパーとなる。
【０１０２】
次に、第１のキャパシタ１３０の形成後の諸工程により第１のキャパシタ１３０の受けたダメージを回復するためのアニール処理を行う。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【０１０３】
次に、トランジスタ構造１２０ａ，１２０ｂのソース／ドレイン領域１１８へのビア孔１３６ａを形成する。
詳細には、ソース／ドレイン領域１１８をエッチングストッパーとする。そして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで第１の層間絶縁膜１２７、配向性向上膜１２３、絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔１３６ａが形成される。
【０１０４】
次に、プラグ１３４，１３５，１３６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行う。その後、ビア孔１３４ａ，１３５ａ，１３６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚125ｎｍ程度に堆積して、下地膜（グルー膜）１４１を形成する。そして、ＣＶＤ法によりグルー膜１４１を介してビア孔１３４ａ，１３５ａ，１３６ａを埋め込むように例えばＷ膜を形成する。しかる後、ＣＭＰにより第１の層間絶縁膜１２７をストッパーとしてＷ膜及びグルー膜１４１を研磨し、ビア孔１３４ａ，１３５ａ，１３６ａ内をグルー膜１４１を介してＷで埋め込むプラグ１３４，１３５，１３６を形成する。
【０１０５】
続いて、図１２（ｃ）に示すように、後述する第２のキャパシタ１５０の下部電極の配向性向上膜１４２を形成する。
詳細には、第１の層間絶縁膜１２７上に例えばシリコン酸化膜を堆積し、配向性向上膜１４２を形成する。
【０１０６】
続いて、図１３（ａ）に示すように、下部電極層１４３、強誘電体膜１４４及び上部電極層１４５を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層１４３を形成する。
【０１０７】
次に、スパッタ法により、２０℃〜１００℃程度、ここでは５０℃にて下部電極層１４３上に強誘電体である例えばＰＺＴからなる強誘電体膜１４４を膜厚１５０ｎｍ程度に堆積する。この際、強誘電体膜１４４が成膜当初アモルファス状態にあるので、ＲＴＡ処理を施して当該強誘電体膜１４４を結晶化する。例えば、５００℃程度の温度で処理をする。あるいは、炉アニールにより結晶化させてもよい。その際、例えば４００℃程度の温度で処理をする。
【０１０８】
ここで、強誘電体膜１４４は、比較的大きな容量を確保しつつも十分な耐圧特性を得るべく比較的厚い膜厚、例えば１００ｎｍ程度〜３００ｎｍ程度とすることが好ましい。ここで、強誘電体膜１４４の膜厚が１００ｎｍより薄い場合、十分な耐圧特性を得ることが困難となる。一方、３００ｎｍ程度より厚い場合、十分な容量が確保できないという問題がある。従って、上記の範囲内の膜厚に強誘電体膜１４４を形成することが好適である。本実施形態では、当該範囲内の値として、第１のキャパシタ１３０の強誘電体膜１２５よりも厚い１５０ｎｍ程度となるように強誘電体膜１４４を形成する。
また、強誘電体膜１４４の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしてもよい。
【０１０９】
次に、反応性スパッタ法により、強誘電体膜１４４上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層１４５を膜厚２００ｎｍ程度に堆積する。なお、上部電極層１４５の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【０１１０】
続いて、図１３（ｂ）に示すように、上部電極１５２をパターン形成する。
詳細には、上部電極層１４５をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１５２をパターン形成する。
ここで、上部電極１５２は、第１のキャパシタ１３０の上部電極１３２よりも平面視における占有面積が大きく形成されている。
【０１１１】
続いて、図１３（ｃ）に示すように、強誘電体膜１４４及び下部電極層１４３を加工して、第２のキャパシタ１５０を形成する。第２のキャパシタ１５０は、メモリキャパシタ以外の強誘電体キャパシタ、例えば平滑キャパシタ又は電源キャパシタである。本実施形態では、第２のキャパシタ１５０として、比較的大きな占有面積を有し比較的容易に形成可能なプレーナ型を採用する。
詳細には、先ず強誘電体膜１４４を上部電極１５２に整合させて若干上部電極１５２よりも若干大きい（或いは略同等）サイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【０１１２】
次に、下部電極層１４３を、加工された強誘電体膜１４４に整合させて、当該強誘電体膜１４４よりも適宜大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１５１をパターン形成する。これにより、下部電極１５１上に強誘電体膜１４４、上部電極１５２が順次積層され、強誘電体膜１４４を介して下部電極１５１と上部電極１５２とが容量結合する第２のキャパシタ１５０を完成させる。
その後、強誘電体膜１４４のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。
【０１１３】
続いて、図１４―１（ａ）に示すように、第２のキャパシタ１５０を覆う第３の層間絶縁膜１４６を形成する。
詳細には、先ず、第２のキャパシタ１５０を覆うように、配向性向上膜１４２上に金属酸化膜、例えばＡＬＤ−ＡＬＯ膜を膜厚２０ｎｍ程度に堆積する。これにより、第２のキャパシタ１５０を覆う第３の保護膜１４６ａが形成される。この第３の保護膜１４６ａにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜１４４への浸入が抑止され、強誘電体膜１４４へのダメージが防止される。その後、処理温度６５０℃、酸素雰囲気で６０分間、第２のキャパシタ１５０のダメージを回復するために、酸素アニールを実行する。
【０１１４】
次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第３の保護膜１４６ａを介して第２のキャパシタ１５０を覆うようにシリコン酸化膜を膜厚１５００ｎｍ程度に堆積する。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜しても良い。その後、ＣＭＰによりシリコン酸化膜の膜厚が１０００ｎｍ程度となるまでその表面を平坦化する。これにより、絶縁膜１４６ｂが形成される。その後、絶縁膜１４６ｂの脱水を目的として、例えばＮ2Ｏプラズマアニール処理を施す。
以上により、第３の保護膜１４６ａ及び絶縁膜１４６ｂが順次堆積されてなる第３の層間絶縁膜１４６が形成される。
【０１１５】
続いて、図１４―１（ｂ）に示すように、第２のキャパシタ１５０の上部電極１５２及び下部電極１５１と接続されるプラグ１５４，１５５、及びプラグ１３４，１３５，１３６と接続されるプラグ１５６をそれぞれ形成する。
先ず、第２のキャパシタ１５０へのビア孔１５４ａ，１５５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極１５２の表面の一部が露出するまで第２の層間絶縁膜１４６に施す加工と、下部電極１５１の表面の一部が露出するまで第２の層間絶縁膜１４６に施す加工とを同時に実行する。これにより、それぞれの部位にビア孔１５４ａ，１５５ａが同時形成される。これらビア孔１５４ａ，１５５ａの形成時には、上部電極１５２及び下部電極１５１がそれぞれエッチングストッパーとなる。
【０１１６】
次に、第２のキャパシタ１５０の形成後の諸工程により第２のキャパシタ１５０の受けたダメージを回復するためのアニール処理を行う。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【０１１７】
次に、プラグ１３４，１３５，１３６へのビア孔１５６ａを形成する。
詳細には、プラグ１３４，１３５，１３６をエッチングストッパーとして、当該プラグ１３４，１３５，１３６の表面の一部が露出するまで第２の層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、ビア孔１５６ａが形成される。
【０１１８】
次に、プラグ１５４，１５５，１５６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行う。その後、ビア孔１５４ａ，１５５ａ，１５６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）１６１を形成する。そして、ＣＶＤ法によりグルー膜１６１を介してビア孔１５４ａ，１５５ａ，１５６ａを埋め込むように例えばＷ膜を形成する。しかる後、ＣＭＰにより第２の層間絶縁膜１４６をストッパーとしてＷ膜及びグルー膜１６１を研磨する。これにより、ビア孔１５４ａ，１５５ａ，１５６ａ内をグルー膜１６１を介してＷで埋め込むプラグ１５４，１５５，１５６が形成される。
【０１１９】
続いて、図１４―２に示すように、プラグ１５４，１５５，１５６と接続される第１の配線１６５をそれぞれ形成する。
詳細には、先ず、スパッタ法により、第３の層間絶縁膜１４６上に例えばＴｉ（膜厚６０ｎｍ程度）及びＴｉＮ（膜厚３０ｎｍ程度）を順次堆積してバリアメタル膜１６２を形成する。
【０１２０】
次に、スパッタ法により、バリアメタル膜１６２上に例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層１６３を形成する。この配線層構造は、同一ルールのＦｅＲＡＭ以外のロジック回路と同じ構造となっているため、配線の加工や信頼性に問題はない。
次に、スパッタ法により、配線層１６３上に例えばＴｉ（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次堆積してバリアメタル膜１６４を形成する。
【０１２１】
次に、バリアメタル膜１６２、配線層１６３、及びバリアメタル膜１６４をリソグラフィー及びドライエッチングにより加工する。この加工により、プラグ１５４，１５５，１５６と接続される第１の配線１６５がそれぞれ形成される。
【０１２２】
続いて、図１５―１に示すように、第１の配線１６５を覆う層間絶縁膜１６６及びプラグ１６９を順次形成する。
詳細には、先ず、ＣＶＤ法等により、第１の配線１６５を覆うように第３の層間絶縁膜１４６上に例えばシリコン酸化膜を形成し、ＣＭＰによりシリコン酸化膜の表面を平坦化して、層間絶縁膜１６６を形成する。
【０１２３】
次に、リソグラフィー及びドライエッチングにより、第１の配線１６５の上方に整合した部位で層間絶縁膜１６６を加工し、第１の配線１６５の表面の一部を露出させるビア孔１６７を形成する。
次に、ビア孔１６７の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）１６８を形成する。そして、ＣＶＤ法によりグルー膜１６８を介してビア孔１６７を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１６６をストッパーとしてＷ膜及びグルー膜１６８を研磨し、ビア孔１６７内をグルー膜１６８を介してＷで埋め込むプラグ１６９をそれぞれ形成する。
第１の配線１６５、層間絶縁膜１６６及びプラグ１６９により、第１の配線構造１７０ａが構成される。
【０１２４】
続いて、図１５―２に示すように、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
詳細には、先ず、第１の配線構造１７０ａと同様に、第１の配線構造１７０ａ上に複数の配線構造、ここでは第２、第３及び第４の配線構造１７０ｂ，１７０ｃ，１７０ｄを形成する。
ここで、第２の配線構造１７０ｂは、プラグ１６９と接続される第２の配線１７１、第２の配線１７１を覆う層間絶縁膜１７２、及び第２の配線１７１と接続されるプラグ１７３を有して構成される。
第３の配線構造１７０ｃは、プラグ１７３と接続される第３の配線１７４、第３の配線１７４を覆う層間絶縁膜１７５、及び第３の配線１７４と接続されるプラグ１７６を有して構成される。
第４の配線構造１７０ｄは、プラグ１７６と接続される第４の配線１７７、第４の配線１７７を覆う層間絶縁膜１７８、及び第４の配線１７７と接続されるプラグ１７９を有して構成される。
【０１２５】
そして、第５の配線構造１７０ｅを形成する。
詳細には、先ず、スパッタ法により、第４の配線構造１７０ｄ上にＡｌ−Ｃｕ合金を堆積し、これをリソグラフィー及びドライエッチングにより加工して、プラグ１７９と接続される第５の配線１８１及びパッド１８２を形成する。パッド１８２は、プラグ１７９、第４の配線１７７、プラグ１７６、第３の配線１７４、プラグ１７３、第２の配線１７１、及びプラグ１６９を順次介して、第１の配線１６５と電気的に接続された構成を採る。
本実施形態では、第５の配線１８１及びパッド１８２から第５の配線構造１７０ｅが構成される。
【０１２６】
次に、第５の配線構造１７０ｅを覆うように、第４の配線構造１７０ｄ上に、プラズマＣＶＤ法により高密度プラズマを用いてＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に堆積し、第１のカバー膜１８３を形成する。
次に、第１のカバー膜１８３上に、ＣＶＤ法によりＳｉＮ膜を膜厚５００ｎｍ程度に堆積し、第２のカバー膜１８４を形成する。
【０１２７】
次に、第２のカバー膜１８４及び第１のカバー膜１８３をリソグラフィー及びドライエッチングにより加工し、パッド１８２の表面の一部を露出させる開口部１８５を形成する。
しかる後、全面にポリイミド膜１８６を成膜し、ポリイミド膜１８６の開口部１８５に相当する部分をリソグラフィー及びドライエッチングにより加工して、パッド１８２の表面の一部を露出させる開口部１８７を形成する。
以上により、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
【０１２８】
以上説明したように、本実施形態では、メモリセルにおけるメモリキャパシタである第１のキャパシタ１３０と、メモリキャパシタ以外の第２のキャパシタ１５０とを混載してなるＦｅＲＡＭを対象とする。本実施形態によれば、大容量化及び微細化、低電圧化という第１のキャパシタ１３０に対する要請と、大容量化及び高耐圧化という第２のキャパシタ１５０に対する要請という異なる要求を共に十分に満たす信頼性の高いＦｅＲＡＭが実現する。
【０１２９】
なお、本実施形態においても、第１の実施形態の変形例と同様にキャパシタ１５０を形成しても良い。即ちこの場合、第１のキャパシタ３０が形成された第２の層間絶縁膜１２７から２層以上高い層位置、例えば第４の配線構造１７０ｄ上にメモリキャパシタ以外の強誘電体キャパシタである第２のキャパシタ１５０を構成する。
【０１３０】
また、上述した第１及び第２の実施形態（変形例を含む）では、配線としてグルー膜でＡｌ合金膜の上下を挟持する構造を例示したが、例えばダマシン法（シングルダマシン法又はデュアルダマシン法）を採用しても良い。この場合、たとえば銅（銅又はその合金）配線を絶縁膜内に埋め込み形成するようにして形成する。
【図面の簡単な説明】
【０１３１】
【図１】第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５−１】図４に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５−２】図５―１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６−１】図５―２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６−２】図６―１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７−１】図６―２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７−２】図７―１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８】第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。
【図９−１】図８に引き続き、第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。
【図９−２】図９―１に引き続き、第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。
【図１０】第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１４−１】図１３に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１４−２】図１４―１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１５−１】図１４―２に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１５−２】図１５―１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【符号の説明】
【０１３２】
１０，１１０  シリコン半導体基板
１１，１１１  素子分離構造
１２ａ  Ｐ型ウェル
１２ｂ  Ｎ型ウェル
１３，１１３  ゲート絶縁膜
１４，１１４  ゲート電極
１５，１１５  キャップ膜
１６ａ，１６ｂ，１１６  ＬＤＤ領域
１７，１１７  サイドウォール絶縁膜
１８ａ，１８ｂ，１１８  ソース／ドレイン領域
２０ａ，２０ｂ，２０ｃ，２０ｄ，１２０ａ，１２０ｂ  トランジスタ構造
２１，１２１  保護膜
２２，１２２  第１の層間絶縁膜
３０，１３０  第１のキャパシタ
３４，３９，５３，６９ａ，６９ｂ，６９ｃ，６９ｄ，７８，９９ａ，１３４ａ，１３５ａ，１５４ａ，１５５ａ，１５６ａ，１６７  ビア孔
３５，４１，５５，５６，７１ａ，７１ｂ，７１ｃ，７１ｄ，７９，９９ｂ，１４１，１６１，１６８  下地膜（グルー膜）
３６，４２，５７，５８，７２ａ，７２ｂ，７２ｃ，７２ｄ，８１，８４，８７，９１，９９，１３６，１５４，１５５，１５６，１６９，１７３，１７６，１７９  プラグ
３７，５９  酸化防止膜
３８，６１  プラズマＴＥＯＳ膜
４３  保護下地膜
４４，６３，１２４，１４３  下部電極層
４５，６４，１２５，１４４  強誘電体膜
４６  下層上部電極層
４７  上層上部電極層
４８  ハードマスク材料
４９，１２７  第２の層間絶縁膜
４９ａ，１２７ａ  第１の保護膜
４９ｂ，１２７ｂ  下部絶縁膜
４９ｃ，１２７ｃ  第２の保護膜
４９ｄ，１２７ｄ  上部絶縁膜
５０，１５０  第２のキャパシタ
５１，６６，１３１，１５１  下部電極
５２，６７，１３２，１５２  上部電極
６２  結晶性改善膜
６５，１２６，１４５  上部電極層
６８，１４６  第３の層間絶縁膜
６８ａ，１４６ａ  第３の保護膜
６８ｂ，１４６ｂ  絶縁膜
７３，７５，１６２  バリアメタル膜
７４，１６３  配線層
７６，１６５  第１の配線
７７，８３，８６，８９，１６６，１７２，１７５  層間絶縁膜
８２，１７１  第２の配線
８５，１７４  第３の配線
８８，１７７  第４の配線
９０ａ，１７０ａ  第１の配線構造
９０ｂ，１７０ｂ  第２の配線構造
９０ｃ，１７０ｃ  第３の配線構造
９０ｄ，１７０ｄ  第４の配線構造
９０ｅ，１７０ｅ  第５の配線構造
９２，１８１  第５の配線
９３，１８２  パッド
９４，１８３  第１のカバー膜
９５，１８４  第２のカバー膜
９６，９８，１８５，１８７  開口部
９７，１８６  ポリイミド膜
１１２  ウェル
１２３，１４２  配向性向上膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８】
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【図９−１】
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【図９−２】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１５−１】
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【図１５−２】
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