(57)【要約】      （修正有）【課題】キャパシタの下部電極とプラグとの接触抵抗の増加を抑制した半導体装置を提供する。【解決手段】キャパシタと、キャパシタよりも下層の素子または配線にキャパシタの電極１８を接続するためのプラグ１２とを有する半導体装置であって、上記プラグ１２は、素子または配線に接触する接続部と、基板平面と平行な面である平行面が接続部の平行面よりも大きい、キャパシタの電極１８に接触するパッド部とを有し、上記キャパシタは、パッド部と接触する部位がパッド部の平行面と等しく、かつ、パッド部の平行面と等しい部位が基板平面の垂直方向に高さを有する構成である。【選択図】図１
2009033012.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタと、該キャパシタよりも下層の素子または配線に該キャパシタの電極を接続するためのプラグとを有する半導体装置であって、
前記プラグは、前記素子または前記配線に接触する接続部と、基板平面と平行な面である平行面が前記接続部の平行面よりも大きい、前記キャパシタの電極に接触するパッド部とを有し、
前記キャパシタは、前記パッド部と接触する部位が前記パッド部の平行面と等しく、かつ、前記パッド部の平行面と等しい部位が前記基板平面の垂直方向に高さを有する、半導体装置。
【請求項２】
前記電極の材料が金属膜である請求項１記載の半導体装置。
【請求項３】
キャパシタを有する半導体装置の製造方法であって、
基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に第１の開口部を形成する工程と、
前記第１の開口部を埋め込み、かつ、前記第１の絶縁膜上に第１の導電性膜を形成する工程と、
前記第１の導電性膜を選択的にエッチングして、前記第１の開口部の、前記基板の表面に平行な面よりも大きいパターンのパッド部を前記第１の開口部上に形成するプラグ形成工程と、
前記第１の絶縁膜上に前記パッド部の露出面を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上から選択的に異方性エッチングを行うことにより、前記パッド部の上面の少なくとも一部を露出する第２の開口部を前記第２および前記第３の絶縁膜に形成する工程と、
前記第２の開口部を介して前記パッド部に等方性エッチングを行って該パッド部を所定量削る工程と、
前記等方性エッチング後、前記キャパシタの電極を形成するために、前記第２の開口部の側壁と前記第２の絶縁膜および前記パッド部の露出面とに第２の導電性膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜の材料がシリコン窒化膜であり、
前記パッド部の材料は導電性不純物が拡散されたポリシリコン膜である、請求項３記載の半導体装置の製造方法。
【請求項５】
前記等方性エッチングが、六フッ化硫黄および塩素の反応ガスに、窒素もしくは不活性ガスまたはそれら両方を加えた混合ガスによるドライエッチングである請求項４記載の半導体装置の製造方法。
【請求項６】
前記プラグ形成工程において、導電性不純物が拡散されたポリシリコン膜の上に金属膜が形成された前記パッド部を形成し、
前記等方性エッチングで前記金属膜を除去する、請求項３記載の半導体装置の製造方法。
【請求項７】
前記等方性エッチングがウェットエッチングである請求項３、４または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの構造の一例を説明する。図６はＤＲＡＭのメモリセルの基本構造の一例を示す断面図である。ＤＲＡＭのメモリセルは、電荷を蓄積するためのキャパシタと、複数のメモリセルから特定のキャパシタを選択するための選択用ＭＯＳトランジスタとを有する構成である。
【０００３】
図６に示すように、Ｐ型シリコン基板３００の表面から所定の深さまで、ｎウェル層３０２が設けられている。ｎウェル層３０２内に、ｎウェル層３０２よりも深さの浅いｐウェル層３０４が設けられている。また、メモリセル毎に選択用ＭＯＳトランジスタを分離するための素子分離部３０６がｐウェル層３０４の表面から基板平面に垂直な方向に設けられている。
【０００４】
ｐウェル層３０４の表面近くには、メモリセル毎に選択用ＭＯＳトランジスタのドレイン電極３１４およびソース電極３１６となるｎ＋拡散層が設けられている。また、ｐウェル層３０４の表面にゲート絶縁膜３１０が形成され、そのゲート絶縁膜３１０の上に選択用ＭＯＳトランジスタのゲート電極３１２が設けられている。
【０００５】
ゲート絶縁膜３１０の上には絶縁膜３３０が設けられ、絶縁膜３３０には、その絶縁膜を貫通するセルコンタクトプラグ３２０が形成されている。ソース電極３１６は、セルコンタクトプラグ３２０を介して、絶縁膜３３０の上に設けられたビット線３２４と接続されている。
【０００６】
絶縁膜３３０の上には層間絶縁膜３３２が設けられ、絶縁膜３３０および層間絶縁膜３３２を貫通する容量コンタクトプラグ３２２が形成されている。容量コンタクトプラグ３２２は、キャパシタの下部電極３４０および選択用ＭＯＳトランジスタのドレイン電極３１４と接続されている。
【０００７】
図６に示すキャパシタは、基板平面に垂直な円柱形状のキャパシタの一種であるシリンダ型キャパシタであり、下部電極３４０と上部電極３４４との間に容量膜３４２が挟まれた構造である。キャパシタの上には保護膜３５０が設けられている。なお、保護膜３５０よりも上層に設けられる配線については、図に示すことと、その詳細な説明を省略する。
【０００８】
近年の技術の発展に伴い、チップの微細化が進んでいる。そのためシリンダ型キャパシタの表面積は新規のキャパシタ構造が考え出されない限り、小さくなる一方である（特許文献１参照）。また、ＤＲＡＭのデータ保持時間（リフレッシュタイム）の要求は、ＤＲＡＭがモバイル製品に用途が移るにしたがって、省電力化の流れで、一層加速している。そのため、容量膜（誘電膜ともいう）の誘電率を上げることで容量を上昇させることも重要となっている。そうした背景で、ＭＩＳ（Metal Insulator Semiconductor）キャパシタに代わり、ＭＩＭ（Metal Insulator Metal）キャパシタ開発が加速している。図６において、ＭＩＭキャパシタとは、下部電極３４０、容量膜３４２および上部電極３４４がＭＩＭ構造になっていることをいう。上部電極３４４の材料として、ポリシリコン膜の替わりに金属膜を用いている。
【０００９】
ＭＩＳは容量膜成膜時やその後の熱処理（アニール処理等）で容量膜と接しているシリコン表面にＳｉＯ2が生成されてしまい、実効的な容量値が下がってしまう。ＭＩＭにはその問題が少なく、大きな容量値が得られる。しかし、ＭＩＭの容量膜の開発にも時間がかかり、表面積を「稼げる」新構造が期待されている。
【特許文献１】特開２００６−１５６７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＤＲＡＭの微細化に伴って、第１の課題として、キャパシタ容量が小さくなるということが挙げられる。ビット線ハーフピッチ９０ｎｍルール以下になって以降、シリンダ直径が小さくなるにつれて、その課題は深刻化してきている。キャパシタ容量が不足すれば、ＤＲＡＭのリフレッシュ特性が悪化する。キャパシタ容量は１ｆＦでも大きい方がよく、そのための研究開発がさかんに進められている。本来、絶縁膜のエッチングは深くなるにつれて、順テーパ形状になる。よって、どうしてもシリンダ下部の直径が小さくなっていくので、シリンダ深さを増加していくと、キャパシタ容量のシリンダ深さあたりの増加率は低下していく。
【００１１】
第２の課題として、容量キャパシタシリンダと下層配線との接触界面抵抗が大きくなることが挙げられる。下層配線とシリンダをつなぐコンタクトは露光の重ね合わせズレ（overlaid shift）や、ドライ（ＤＲＹ）エッチングのイオン曲がりによってシリンダとの接触面積が確保しづらくなっている。
【００１２】
図７は、ＤＲＹエッチングでイオン曲がりが起こった場合のシリンダ開口部を示す断面図である。
【００１３】
ここでは、キャパシタの下部電極を選択用ＭＯＳトランジスタに接続するための容量コンタクトプラグ１３０が層間絶縁膜１４０に設けられている。層間絶縁膜１４０の上にシリコン窒化膜（ＳｉＮ膜）１２０および層間絶縁膜１００が順に形成されている。ＳｉＮ膜１２０および層間絶縁膜１００からなる２層の絶縁膜には、容量コンタクトプラグ１３０の上面に達するシリンダ開口部１１０ａ〜１１０ｃが形成されている。シリンダ開口部１１０ａ〜１１０ｂは、上記２層の絶縁膜に対してＤＲＹエッチングで選択的にエッチングすることで、形成されたものである。
【００１４】
図７に示すように、ＤＲＹエッチングにより正常に形成されたシリンダ開口部１１０ａ，１１０ｃに比べて、シリンダ開口部１１０ｂは途中で折れ曲がっている。これは、上述したように、ＤＲＹエッチング時のイオン曲がりによって起こる。
【００１５】
エッチング後において、キャパシタを形成するための開口部が図７に示すシリンダ開口部１１０ｂのように折れ曲がってしまうと、図中に矢印で示すように、容量コンタクトプラグ１３０の上面の露出面積が小さくなってしまう。その結果、キャパシタの下部電極と容量コンタクトプラグ１３０とのコンタクト抵抗が増大してしまう。さらに、容量コンタクトプラグ１３０の上面の露出面積がほとんどゼロになってしまうと、キャパシタの下部電極と容量コンタクトプラグ１３０とが断線してしまうことになる。
【００１６】
これらのコンタクト抵抗増大や断線の問題を解決するために、現在、容量コンタクトプラグにポリシリコンパッド（以下では、ポリパッドと称する）構造が使われるようになった。図８は容量コンタクトプラグにポリパッド構造を採用した場合の一例を示す断面図である。
【００１７】
図８に示すように、ポリパッド構造の容量コンタクトプラグ１３５は、層間絶縁膜１４０よりもその上層でパターンが大きくなっている。以下では、パターンの大きくなっている部分をパット部と称する。この図に示す構造であれば、イオン曲がりにより開口部が途中で折れ曲がっていても、容量コンタクトプラグ１３５のパッド部と下部電極１５０との接触面積が充分に得られる。ＭＩＭキャパシタであれば、下部電極１５０の一例として、ＴｉＮ／Ｔｉ電極がある。
【００１８】
しかし、微細化によりキャパシタのシリンダ直径がさらに小さくなると、ＭＩＭキャパシタでは、図中に矢印で示す、容量コンタクトプラグ１３５と下部電極１５０との接触面にシリサイデーション異常が発生し、接触抵抗が大きくなってしまうおそれがある。ＭＩＭキャパシタでは、プラグにポリパッド構造を採用しても、キャパシタの下部電極およびプラグ間で接触抵抗の安定したコンタクトが得られず、さらなる微細化対応には不十分と考えられる。
【００１９】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、キャパシタの下部電極とプラグとの接触抵抗の増加を抑制した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明の半導体装置は、キャパシタと、該キャパシタよりも下層の素子または配線に該キャパシタの電極を接続するためのプラグとを有する半導体装置であって、
前記プラグは、前記素子または前記配線に接触する接続部と、基板平面と平行な面である平行面が前記接続部の平行面よりも大きい、前記キャパシタの電極に接触するパッド部とを有し、
前記キャパシタは、前記パッド部と接触する部位が前記パッド部の平行面と等しく、かつ、前記パッド部の平行面と等しい部位が前記基板平面の垂直方向に高さを有する構成である。
【発明の効果】
【００２１】
本発明によれば、微細化によりパターン間隔を小さくしても、キャパシタとプラグとの接触面積の低減を抑えることで、接触抵抗の増加を抑制できるだけでなく、キャパシタ容量の向上が図れる。また、等方性エッチング前のパッド部を高くし、等方性エッチングでパッド部を削る量を多くすれば、キャパシタ容量をさらに増やすことができる。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置の実施例を説明する。実施例では、半導体装置がＤＲＡＭの場合とする。また、本発明に関連する部分について詳細に説明し、それ以外の構成についての詳細な説明を省略する。
【実施例１】
【００２３】
本実施例の半導体装置の構成を説明する。図１は本実施例の半導体装置の構成例を示す要部断面図である。
【００２４】
図１に示すように、層間絶縁膜１０の上にＳｉＮ膜１４および層間絶縁膜１６が順に積層されている。この２層の絶縁膜を積層絶縁膜と称する。層間絶縁膜１０には、ポリシリコンプラグによる容量コンタクトプラグ１２が設けられている。容量コンタクトプラグ１２は、層間絶縁膜１０の上層側のパッド部における基板平面に平行な面である平行面のパターンが層間絶縁膜１０内のパターンよりも大きくなっている。層間絶縁膜１０の下には、図に示さない選択用ＭＯＳトランジスタが設けられ、選択用ＭＯＳトランジスタのドレイン電極が容量コンタクトプラグ１２に接続されている。以下では、平行面のパターンを平面パターンと称する。
【００２５】
積層絶縁膜にはパッド電極１２の上面に達するシリンダ開口部１９が設けられ、シリンダ開口部１９の底面および側面には、キャパシタの下部電極１８が形成されている。
【００２６】
パッド電極１２のパッド部は、図７に示したパッド部の上面から途中まで削れた構造である。パッド部の削れた部分までシリンダ開口部１９が広がっており、その内壁に下部電極１８が形成されている。
【００２７】
容量コンタクトプラグ１２の上面の全てが下部電極１８と接触している。シリンダ開口部１９の基板平面に平行な断面で見ると、容量コンタクトプラグ１２のパッド部と接触する下部電極１８の平面パターンはパッド部と同等の大きさである。これにより、容量コンタクトプラグ１２と下部電極１８との接触面積を充分にとることが可能となる。
【００２８】
次に、図１に示した半導体装置の製造方法を説明する。はじめに、選択用ＭＯＳトランジスタから容量コンタクト開口部の形成までについて、図６を参照して説明する。
【００２９】
Ｐ型シリコン基板３００にｎウェル層３０２、ｐウェル層３０４および素子分離部３０６を形成した後、ゲート絶縁膜３１０を形成する。ゲート電極の材料となる膜をゲート絶縁膜３１０の上に形成した後、リソグラフィ技術によりＭＯＳトランジスタのゲート電極３１２を形成する。その後、サイドウォールと、ソース電極３１６およびドレイン電極３１４を形成する。
【００３０】
続いて、絶縁膜３３０をゲート絶縁膜３１２の上に形成し、隣接するＭＯＳトランジスタのゲート電極３１２の間を通すセルコンタクト開口部を絶縁膜３３０に形成する。そして、セルコンタクト開口部に導電性材料を埋め込んでセルコンタクトプラグ３２０を形成する。セルコンタクトプラグ３２０の上に導電性材料を用いてビット線３２４を形成する。これにより、ソース電極３１６がセルコンタクトプラグ３２０を介してビット線３２４と接続される。
【００３１】
続いて、絶縁膜３３０の上に層間絶縁膜３３２を形成する。その際、ビット線３２４の間を埋めるように層間絶縁膜３３２を形成し、層間絶縁膜３３２の上面を平坦にする。そして、層間絶縁膜３３２および絶縁膜３３０に、ドレイン電極３１４の上面に達する容量コンタクト開口部を形成する。容量コンタクト開口部はビット線３１４の間をすり抜けるように形成される。
【００３２】
なお、この後に説明する方法で容量コンタクト開口部に導電性材料が埋め込まれて、容量コンタクトプラグが形成されるが、容量コンタクトプラグはキャパシタの下部電極とドレイン電極とを接続するものである。容量コンタクトプラグは、ＤＲＡＭのメモリセルのパターンの中で、一般的に、最小直径のコンタクトプラグに相当する。また、ここでは、容量コンタクトプラグを層間絶縁膜３３２の上面からドレイン電極３１４の上面に達する１本のプラグとしたが、絶縁膜３３０に形成されるセルコンタクトプラグと層間絶縁膜３３２に形成されるプラグとを接続した構成であってもよい。
【００３３】
次に、容量コンタクトプラグ１２の基になるポリシリコンプラグの形成方法を説明する。図２はポリシリコンプラグの形成方法を説明するための断面模式図である。
【００３４】
図２（ａ）に示す容量コンタクト開口部１１の中に、導電性不純物が拡散されたポリシリコン膜であるドープトポリシリコン膜２２を埋め込む。生成膜厚は１００ｎｍ程度である。ドープトポリシリコン膜２２は、容量コンタクト開口部１１の内部だけでなく、層間絶縁膜１０上にも形成される。続いて、反射防止膜のＢＡＲＣ（Bottom Antireflective Coating）とマスク形成のためのフォトレジスト（Photo Resist：ＰＲ）を順にドープトポリシリコン膜２２の上に塗布する。
【００３５】
ＡｒＦフォトリソグラフィ技術でドットパターンのＰＲマスク２３を形成する（図２（ｂ））。ＰＲマスク２３の上からドープトポリシリコン膜２２に反応性ドライエッチングを行って、ドープトポリシリコン膜２２を加工する。なお、以下では、ドープトポリシリコン膜の場合でも、単にポリシリコン膜と称する。
【００３６】
以下に、このときのＤＲＹエッチングの条件の一例を示す。エッチング対象のポリシリコン膜の膜厚が１００ｎｍであり、レジストマスクがＡｒＦ用のレジストである場合とする。ポリシリコンエッチング装置には、ＩＣＰ（誘導結合型プラズマ）ソースエッチャーを用いた。ウェハステージの温度を４０℃とした。エッチング処理は、ＢＡＲＣをエッチングするステップとポリシリコン膜をエッチングするステップを含む。
【００３７】
ＢＡＲＣエッチングステップは、ガス流量Cl2/O2＝100/20sccm、圧力1Pa、ソースパワー800W（13.56MHz）、ＲＦバイアスパワー100W（13.56MHz）である。
【００３８】
ポリシリコンエッチングステップは、ガス流量Cl2/HBr/N2＝80/400/30sccm、圧力1.2Pa、ソースパワー800W（13.56MHz）、ＲＦバイアスパワー200W（13.56MHz）である。
【００３９】
上記ＤＲＹエッチングの後、レジストを除去し、希弗酸などによりエッチング生成物を剥離する。このようにして、図２（ｃ）に示すように、パッド部２５および接続部２６からなるポリシリコンプラグ２７を形成する。
【００４０】
接続部２６は層間絶縁膜１０内に形成され、パッド部２５は層間絶縁膜１０の上に設けられている。基板平面に平行に切った断面でパターンの大きさを比較すると、パッド部２５の方が接続部２６よりも大きい。パッド部２５の平面パターンは、ＰＲマスク２３のサイズで決まる。
【００４１】
なお、エッチング対象のポリシリコン膜の膜厚が１５０ｎｍ以下であれば、上述したようにレジストをマスクにすればよい。膜厚が１５０ｎｍを越える場合、ＡｒＦ用レジストをマスクにしてエッチングするとエッチング選択比不足が生じるので、アモルファスカーボン、ＳｉＯ2膜またはＳｉＮ膜などの膜をハードマスクとして利用すればよい。エッチング選択比とは、一般的には、あるエッチング条件下において２種類の被エッチング膜のエッチング速度の比をいうが、ここでは、ＡｒＦ用レジストとポリシリコン膜とのエッチング速度比を意味する。
【００４２】
次に、シリンダ開口部の形成方法を説明する。図３および図４はシリンダ開口部の形成方法を説明するための断面模式図である。
【００４３】
図２で説明したようにポリシリコンプラグ２７を形成した後、パッド部２５を覆うＳｉＮ膜１４をＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法により膜厚５０ｎｍ程度、層間絶縁膜１０の上に形成する。このＳｉＮ膜１４は、シリンダ開口部を形成する際にエッチングストッパーとしての役目を果たす。
【００４４】
続いて、ＳｉＮ膜１４の上に膜厚１０００ｎｍのＢＰＳＧ（Boro - phospho Silicate Glass）膜と膜厚１０００ｎｍのプラズマ酸化膜を順に形成する。ＢＰＳＧ膜およびプラズマ酸化膜からなる絶縁膜が、膜厚２０００ｎｍの層間絶縁膜１６である。
【００４５】
層間絶縁膜１６上に絶縁膜を形成し、形成した絶縁膜でリソグラフィ技術によりハードマスクを形成する。このハードマスクは、シリンダを形成する部位に開口部が設けられているパターンである。ハードマスクの上から層間絶縁膜１６およびＳｉＮ膜１４に対して異方性のエッチングを行う。このエッチング処理を、開口がパッド部２５の上面に達するまで行う。その後、ハードマスクを除去する。このようにして、図３に示すようなシリンダ開口部１９ａを層間絶縁膜１６に形成する。
【００４６】
続いて、エッチング対象をポリシリコン膜とする、等方性の強いＤＲＹエッチングまたはウェット（ＷＥＴ）エッチングを図３に示す構造を作製した基板に対して行い、パッド部の途中までをエッチングする。以下に、それぞれの場合のエッチングについて説明する。
【００４７】
はじめに、ＤＲＹエッチングによる方法を説明する。
【００４８】
ポリシリコンエッチング装置にＩＣＰソースエッチャーを用いた。ウェハステージの温度を４０℃とした。エッチング条件は、ガス流量SF6/Cl2/N2/Ar＝20/20/50/100sccm、圧力1.2Pa、ソースパワー800W（13.56MHz）、ＲＦバイアスパワー50W（13.56MHz）である。このＤＲＹエッチングの特徴は、シリコンに対して等方性のエッチングができるだけでなく、ＳｉＮ膜に対して高選択比であることである。
【００４９】
基板平面に対して垂直方向のエッチングによる、ポリシリコン膜とＳｉＮ膜のエッチング選択比（ポリシリコン膜エッチングレート／ＳｉＮ膜エッチングレート）は、１．５から２程度である。しかし、基板平面に平行な水平方向のＳｉＮ膜エッチングレートは数ｎｍ／ｍｉｎと小さく、基板平面に対して垂直方向のポリシリコン膜エッチングレートに比べると１／５０程度である。したがって、パッド部２５の周囲のＳｉＮ膜１４をほとんど削ることなく、パッド部２５の上側を削ることができる。エッチングレートを予め調べておけば、エッチング時間でパッド部２５の削る量を制御することが可能である。
【００５０】
なお、ここでのＤＲＹエッチングでは、六フッ化硫黄および塩素の反応ガスに、窒素とアルゴンガスを混合させる場合を説明したが、アルゴンガスに限らず、ヘリウムガスやネオンガスなどの不活性ガスであればよい。また、反応ガスに混合させるガスは、窒素と不活性ガスの両方の場合に限らず、窒素のみ、または不活性ガスのみであってもよい。
【００５１】
続いて、ＷＥＴエッチングによる方法を説明する。
【００５２】
シリコン膜をエッチング対象とするアンモニア溶液等の薬液を用いて等方性エッチングを行って、パッド部２５の上側からポリシリコン膜を選択的に削る。薬液の濃度とエッチングレートの関係を予め調べ、エッチング処理時の薬液の濃度とエッチング時間とでパッド部２５の削る量を制御することが可能である。
【００５３】
上述のエッチングにより、図４に示すように、パッド部の上側半分が削れたシリンダ開口部１９ｂが形成される。シリンダ開口部１９ｂを基板平面に平行な断面で見ると、パッド部のなくなった部位の断面は、図３に示すシリンダ開口部１９ａの断面よりも大きくなっている。そして、図３に示したシリンダ開口部１９ａに比べて、図４に示したシリンダ開口部１９ｂでは、パッド部の上側が削れた分だけ開口部の体積が大きくなっている。パッド部の上側を囲んでいたＳｉＮ膜１４による筒状部もシリンダ型キャパシタの側壁の一部となり、シリンダ型キャパシタの面積を拡大する効果が得られる。
【００５４】
図４に示すシリンダ開口部１９ｂを形成した後、ＣＶＤなどの成膜方法を用いて、Ｔｉ膜およびＴｉＮ膜を順にシリンダ開口部１９ｂ内の側壁に形成する。その際、層間絶縁膜１６の上にもＴｉ膜およびＴｉＮ膜が形成される。その後、層間絶縁膜１６の上に形成されたＴｉ/ＴｉＮ膜をＤＲＹエッチングやＣＭＰ（Chemical and Mechanical Polishing）によって除去することで、Ｔｉ/ＴｉＮ膜を個々のシリンダに切り離す。シリンダ開口部１９ｂ内のＴｉ/ＴｉＮ膜が、図１に示した、ＭＩＭキャパシタの下部電極１８となる。
【００５５】
その後、誘電膜をＡＬＤ法（Atomic layer deposition法）等により、下部電極１８を覆って形成する。誘電膜は、ＡｌＯxもしくはＨｆＯxまたはこれらの膜の積層膜である。さらに、上部電極の材料としてＴｉＮをＣＶＤ法等により、誘電膜を覆って形成することで、キャパシタが作製される。
【００５６】
なお、ここでは、パッド部の上側半分を削る場合を示したが、削る量はこの場合に限らない。少なくともパッド部が残っていればよい。パッド部が残っていれば、容量コンタクトプラグ１２とキャパシタの下部電極１８との接触面積を充分大きくすることができる。パッド部を削る量が大きいほど、キャパシタ形成のための空間が大きくなり、キャパシタの面積を大きくすることができる。しかし、パッド部が削られる高さは、層間絶縁膜１０上に形成されるドープトポリシリコン膜２２の膜厚未満であり、本実施例の場合では１００ｎｍ未満となる。
【００５７】
本実施例の半導体装置では、キャパシタの下部電極と接続されるプラグは、下部電極と接触するパッド部の平面パターンがその他の部位となる接続部よりも大きくなっている。そのため、微細化によりパターン間隔を小さくしても、キャパシタとプラグとの接触面積の低減を抑え、接触抵抗の増加を抑制し、キャパシタとプラグ間の直列抵抗を安定的に低く抑えることができる。
【００５８】
本実施例の半導体装置の製造方法では、メモリセル部にシリンダ開口部を異方性エッチングで形成した後、キャパシタの下部電極を形成する前に、下層のプラグとシリンダ開口部の間に予め設けた、ＳｉＮ膜で覆われたポリパッドを等方性エッチングによって「途中まで」くり抜いている。このようにして、キャパシタの下部電極に接続されるパッド部の上側を等方性エッチングでくり抜くことによって、本実施例の半導体装置では、キャパシタ形成のための空間が大きくなり、キャパシタの面積を拡大し、キャパシタの容量を増加させることができる。
【実施例２】
【００５９】
本実施例は、図２（ｃ）に示したポリシリコンプラグの別の構成例の場合である。
【００６０】
図５は本実施例のプラグの構成例を示す断面図である。
【００６１】
図５に示すように、本実施例のプラグ５０は、図２（ｃ）に示したポリシリコン単層のパッド部２５の替わりに、異なる材料の２層からなる積層パッド部５２にした構成である。積層パッド部５２の上層は金属膜で形成され、下層は接続部５３と同様にポリシリコン膜で形成されている。ここでは、積層パッド部５２において、上層の金属膜５１の膜厚を２００ｎｍとし、下層のポリシリコン膜の膜厚を１００ｎｍとした。
【００６２】
次に、図５に示すプラグ５０の形成方法を、図２を参照して説明する。金属膜５１にタングステンを用いる場合とする。この場合、パッド部のパターニングにはハードマスクを必要とする。
【００６３】
図２（ａ）に示したように、層間絶縁膜１０に容量コンタクト開口部１１を形成した後、容量コンタクト開口部１１の中にドープトポリシリコン膜２２を埋め込むとともに、層間絶縁膜１０の上にドープトポリシリコン膜２２を膜厚１００ｎｍ形成する。続いて、膜厚２００ｎｍのタングステン膜をドープトポリシリコン膜２２の上に形成する。
【００６４】
続いて、ハードマスク形成のためのＳｉＯ2膜を形成し、ＳｉＯ2膜の上にＢＡＲＣフォトレジストを順に塗布する。なお、ここでは、ハードマスクの材料にＳｉＯ2膜を用いるが、ＳｉＯ2膜に限られない。
【００６５】
ＡｒＦフォトリソグラフィ技術でドットパターンのＰＲマスク２３を形成する（図２（ｂ））。ＰＲマスク２３の上からＢＡＲＣとＳｉＯ2膜をＰＲマスク２３のパターンに加工する。
【００６６】
以下に、このときのＤＲＹエッチングの条件の一例を示す。エッチング装置に、Ｍ−ＲＩＥ（有磁場ＲＩＥ）方式の装置を用いた。ウェハステージの温度を６０℃とした。エッチング処理は、ＢＡＲＣをエッチングするステップとＳｉＯ2膜をエッチングするステップを含む。
【００６７】
ＢＡＲＣエッチングステップは、ガス流量CF4＝250sccm、圧力12Pa、ＲＦバイアスパワー400W（13.56MHz）である。
【００６８】
ＳｉＯ2エッチングステップは、ガス流量CF4/CHF3/Ar＝40/100/200sccm、圧力24Pa、ＲＦバイアスパワー1000W（13.56MHz）である。
【００６９】
上記ＤＲＹエッチングの後、レジストを除去し、希弗酸などによりエッチング生成物を剥離する。
【００７０】
次に、タングステン膜とドープトポリシリコン膜２２にＳｉＯ2ハードマスクの上からＤＲＹエッチングを行って、図５に示した積層パッド５２に加工する。以下に、このときのエッチング条件を説明する。エッチング装置には、ＩＣＰソースエッチャーを用いた。ウェハステージの温度を４０℃とした。
【００７１】
タングステンエッチングステップは、ガス流量Cl2/N2/SF6＝30/40/80sccm、圧力1.2Pa、ソースパワー1000W（13.56MHz）、ＲＦバイアスパワー100W（13.56MHz）である。
【００７２】
ポリシリコンエッチングステップは、ガス流量Cl2/HBr＝80/160sccm、圧力1Pa、ソースパワー800W（13.56MHz）、ＲＦバイアスパワー100W（13.56MHz）である。
【００７３】
上記ＤＲＹエッチングの後、希弗酸などによりエッチング生成物を剥離し、ハードマスクのＳｉＯ2膜を除去する。このようにして、図５に示したような、積層パッド部５２および接続部５３からなるプラグ５０を形成する。
【００７４】
次に、本実施例におけるシリンダ開口部の形成方法を、図３および図４を参照して説明する。本実施例では、図３におけるパッド部２５を図５に示した積層パッド部５２に置き換えた構造になる。
【００７５】
実施例１で説明したのと同様に、積層パッド部５２を覆って、層間絶縁膜１０の上にエッチングストッパー用に膜厚５０ｎｍのＳｉＮ膜１４をＬＰ−ＣＶＤ法により形成する。ＳｉＮ膜１４の上に膜厚１０００ｎｍのＢＰＳＧ膜と膜厚１０００ｎｍのプラズマ酸化膜を順に形成する。そして、リソグラフィ技術を用いて、図３に示すように、ＢＰＳＧ膜およびプラズマ酸化膜からなる層間絶縁膜１６にシリンダ開口部１９ａを形成する。
【００７６】
続いて、ＷＥＴエッチングにより、図５に示した積層パッド部５２の金属膜５１のメタル部分のみをエッチングする。このときのエッチング処理に、約４０℃のアンモニア過水（ＡＰＭ）の薬液を用いる。ＡＰＭの金属膜５１に対するエッチングレートは、ポリシリコン膜やＳｉＮ膜に比べて大きいので、積層パッド部５２のうち金属膜５１が取り除かれる。このようにして、パッド部の途中までをくり抜くことが可能となる。
【００７７】
このＷＥＴエッチングの処理時間は、金属膜５１に対するＡＰＭのエッチングレートを予め調べ、金属膜５１の膜厚に対応して設定すればよい。エッチング時間をジャストエッチング時間よりも長く設定しても、上述したようにエッチングレートの違いから、ＳｉＮ膜やポリシリコン膜の削られる量が抑制される。よって、実施例１の場合と比べて、エッチング時間の設定にマージンがあり、エッチング処理の制御性が向上する。
【００７８】
パッド部には積層パッド部５２のうち下層のポリシリコン膜が残り、結果として、図４と同様な構造になる。積層パッド部５２の上側の金属膜５１を囲んでいたＳｉＮ膜１４による筒状部もシリンダ型キャパシタの側壁の一部となり、シリンダ型キャパシタの面積を拡大する効果が得られる。
【００７９】
これ以降の工程は実施例１で説明したのと同様であるため、その詳細な説明を省略する。
【００８０】
本実施例では、実施例１と同様な効果が得られるだけでなく、プラグのパッド部の上層側を削る際のエッチングの制御性が向上する。
【００８１】
本来、シリンダ型キャパシタは、キャパシタ形成のための絶縁膜であるシリンダ絶縁膜を選択的にエッチングして得られた筒（シリンダ）の内側、または外側に下部電極が形成される。本発明では、さらに、その下のポリパッドを覆うＳｉＮ膜による筒形状の表面積もキャパシタに利用して積層シリンダとしている。この場合、ＳｉＮ膜による筒形状でのシリンダ直径は、その上側のシリンダ直径よりも大きく形成される。そのため、シリンダ絶縁膜を単純に厚く形成してシリンダを深くする場合よりも大きな容量拡大が期待できる。
【００８２】
シリンダ絶縁膜の深さには加工限界があるが、本発明を用いれば、その加工限界のままで容量を増やすことが可能となる。また、ポリパッドを厚くしていけば、さらなる容量拡大の可能性が得られる。
【００８３】
また、ＭＩＭ構造に本発明を適用することで、キャパシタと容量コンタクトプラグとの接触面におけるシリサイデーション異常を防ぎ、接触抵抗の増加を抑制できる。
【００８４】
なお、本発明をＤＲＡＭのみならず、ＤＲＡＭを搭載した電子素子に適用することが可能である。また、ＤＲＡＭ以外であっても、キャパシタを備えたＭＯＳ型半導体素子といった半導体装置にも、本発明を適用することが可能である。キャパシタの下部電極の接続先が素子に限らず、配線であっても、その接触抵抗を安定にする効果が得られる。
【図面の簡単な説明】
【００８５】
【図１】実施例１における半導体装置の一構成例を示す要部断面図である。
【図２】実施例１におけるポリシリコンパッドの形成方法を説明するための断面模式図である。
【図３】実施例１におけるシリンダ開口部の形成方法を説明するための断面模式図である。
【図４】実施例１におけるシリンダ開口部の形成方法を説明するための断面模式図である。
【図５】実施例２における半導体装置のプラグの構成例を示す断面図である。
【図６】ＤＲＡＭのメモリセルの基本構造の一例を示す断面図である。
【図７】ドライエッチングでイオン曲がりが起こった場合のシリンダ開口部を示す断面図である。
【図８】コンタクトプラグにポリパッド構造を採用した場合の一例を示す断面図である。
【符号の説明】
【００８６】
１０、１６    層間絶縁膜
１１    容量コンタクト開口部
１２    容量コンタクトプラグ
１８    下部電極
１９    シリンダ開口部
２５    パッド部
２６、５３    接続部
５０    プラグ
５２    積層パッド部
【図１】
2009033012.tif 000003
【図２】
2009033012.tif 000004
【図３】
2009033012.tif 000005
【図４】
2009033012.tif 000006
【図５】
2009033012.tif 000007
【図６】
2009033012.tif 000008
【図７】
2009033012.tif 000009
【図８】
2009033012.tif 000010