(57)【要約】【課題】半導体装置の消費電力が増加してしまうのを抑制することが可能な半導体装置を提供する。【解決手段】このパワーＭＯＳＦＥＴ１００（半導体装置）は、シリコン基板１に形成され、不純物が導入された埋込ドレイン層２と、埋込ドレイン層２に到達するようにシリコン基板１に形成されるとともに、その内側面に絶縁膜１２が形成された溝部１１と、溝部１１の下端部からさらに下方に突出するように形成された溝部１３と、溝部１１および溝部１３に埋め込まれた導電性部材１４とを備えている。また、埋込ドレイン層２と導電性部材１４とが接している。【選択図】図１
2009152418.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、不純物が導入された埋込層と、
前記埋込層に到達するように前記半導体基板に形成されるとともに、その内側面に絶縁膜が形成された第１溝部と、
前記第１溝部の下端部からさらに下方に突出するように形成された第２溝部と、
前記第１溝部および前記第２溝部に埋め込まれた導電性部材とを備え、
前記埋込層と前記導電性部材とが接していることを特徴とする、半導体装置。
【請求項２】
前記第２溝部の下端部は、前記埋込層の領域内に位置している、請求項１に記載の半導体装置。
【請求項３】
前記埋込層は、不純物濃度が最大になる領域を有しており、
前記第２溝部は、前記埋込層の不純物濃度が最大になる領域を横切るように形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記埋込層は、埋込ドレイン層を含み、
前記導電性部材は、前記埋込ドレイン層に電気的に接続されるドレイン引出層を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記埋込層は、埋込コレクタ層を含み、
前記導電性部材は、前記埋込コレクタ層に電気的に接続されるコレクタ引出層を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第２溝部の深さ方向と直交する方向の幅は、前記絶縁膜の内側面により形成される領域の深さ方向と直交する方向の幅よりも大きい、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板に不純物が導入された埋込層を形成する工程と、
前記埋込層に到達するように前記半導体基板に第１溝部を形成する工程と、
前記第１溝部の内側面に絶縁膜を形成する工程と、
前記第１溝部の下端部からさらに下方に突出するようにエッチングにより第２溝部を形成する工程と、
前記第１溝部および前記第２溝部に導電性部材を埋め込む工程とを備えた、半導体装置の製造方法。
【請求項８】
前記第２溝部を形成する工程は、
前記第１溝部の内側面に前記絶縁膜を形成した後、前記絶縁膜をマスクとしてエッチングを行うことにより、前記第２溝部を形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不純物が導入された埋込層を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、不純物が導入された埋込層を備えた半導体装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に記載の半導体装置は、半導体基板に形成され、リンが導入された埋込層と、埋込層に到達するように基板に形成されるとともに、その内側面にシリコン酸化膜（絶縁部材）が形成された溝（第１溝部）と、溝に埋め込まれるとともに、リンが導入されたポリシリコン（導電性部材）とを備えている。また、溝の底面部分にはシリコン酸化膜が形成されていないことにより、溝に埋め込まれたポリシリコンと埋込層とが電気的に接続されている。
【０００４】
【特許文献１】特開２００３−３０３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の半導体装置では、溝に埋め込まれたポリシリコン（導電性部材）と埋込層とが溝の底面部分（シリコン酸化膜が形成されていない部分）のみにおいて接触しているので、溝に埋め込まれたポリシリコン（導電性部材）と埋込層との接触面積が小さくなる。したがって、上記特許文献１の半導体装置では、ポリシリコンと埋込層との接触面積が小さくなるのに伴ってポリシリコン（導電性部材）と埋込層との接触部分における抵抗が増大する。これに起因して、半導体装置の消費電力が増加してしまうという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、半導体装置の消費電力が増加してしまうのを抑制することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
この発明の半導体装置は、半導体基板に形成され、不純物が導入された埋込層と、埋込層に到達するように半導体基板に形成されるとともに、その内側面に絶縁膜が形成された第１溝部と、第１溝部の下端部からさらに下方に突出するように形成された第２溝部と、第１溝部および第２溝部に埋め込まれた導電性部材とを備え、埋込層と導電性部材とが接していることを特徴とする。なお、「半導体基板」とは、基板単体のみならず、基板の表面上にエピタキシャル層が形成された状態の基板をも含む広い概念である。
【発明の効果】
【０００８】
本発明では、上記のように、第１溝部の下端部からさらに下方に突出するように第２溝部を形成する。これにより、第２溝部に埋め込まれた導電性部材と埋込層とを、第２溝部の底面部分のみならず、第２溝部の側面部分においても接触させることができる。これにより、溝の底面部分のみにおいて導電性部材と埋込層とが接触している従来の構成と比較して、第２溝部の側面部分においても導電性部材と埋込層とが接触する分、導電性部材と埋込層との接触面積を大きくすることができる。したがって、導電性部材と埋込層との接触部分における抵抗を軽減することができる。すなわち、導電性部材と埋込層との接触部分における抵抗が増大することに起因して半導体装置の消費電力が増加してしまうのを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）１００の構造を示した断面図である。
【００１１】
このパワーＭＯＳＦＥＴ１００は、図１に示すように、シリコン基板１の表面に形成されている。なお、シリコン基板１は、基板１ａと、基板１ａ上にエピタキシャル成長させることにより形成したエピタキシャル層１ｂとからなる。シリコン基板１内には、所定の不純物が導入されることによりｎ+型の埋込ドレイン層２が形成されている。この埋込ドレイン層２は、基板１ａとエピタキシャル層１ｂとを跨ぐように形成されている。埋込ドレイン層２は、深さ方向に不純物濃度が異なるような不純物濃度分布を有する。具体的には、埋込ドレイン層２は、基板１ａとエピタキシャル層１ｂとの界面１ｃにおいて最大となる不純物濃度を有するとともに、その界面１ｃから上方向および下方向に向かうにつれて次第に不純物濃度が小さくなっている。また、シリコン基板１の表面には、エピタキシャル層１ｂからなるｎ-型のドレインドリフト領域３が形成されている。なお、シリコン基板１および埋込ドレイン層２は、それぞれ、本発明の「半導体基板」および「埋込層」の一例である。
【００１２】
シリコン基板１には、埋込ドレイン層２を取り囲むように、素子を分離するためのｐ+型の不純物領域４ａが形成されている。また、不純物領域４ａの上方には、素子を分離するためのｐ+型の不純物領域４ｂが形成されている。また、シリコン基板１の表面の不純物領域４ｂと対応する領域には、ＳｉＯ2からなる素子分離絶縁膜５が形成されている。これらの不純物領域４ａ、４ｂおよび素子分離絶縁膜５によって囲まれた領域にパワーＭＯＳＦＥＴ１００が形成されている。
【００１３】
素子分離絶縁膜５に囲まれた領域におけるシリコン基板１の表面には、複数（第１実施形態では、３つ）の溝部６がＸ方向に所定の間隔を隔てて、Ｘ方向と直交する方向（紙面垂直方向）に延びるように形成されている。この溝部６内には、ＳｉＯ2からなるゲート絶縁膜７が形成されている。また、ゲート絶縁膜７と接するようにポリシリコンからなるゲート電極８が形成されている。２つの互いに隣接する溝部６の間には、ｐ型のボディ領域９が形成されているとともに、ボディ領域９上の全面にｎ+型のソース領域１０が形成されている。
【００１４】
また、図１に示すように、複数の溝部６のうち、Ｘ方向における最も外側の溝部６ａと素子分離絶縁膜５との間には、ドレインドリフト領域３を貫通して埋込ドレイン層２まで達するように溝部１１が形成されている。溝部１１の内側面には、ＳｉＯ2からなる絶縁膜１２が形成されている。なお、溝部１１および絶縁膜１２は、それぞれ、本発明の「第１溝部」および「絶縁膜」の一例である。
【００１５】
ここで、第１実施形態では、溝部１１の下端部からさらに下方に突出するように溝部１３が形成されている。この溝部１３は、埋込ドレイン層２の不純物濃度が最大となる領域（基板１ａとエピタキシャル層１ｂとの界面１ｃ）を横切るように形成されている。溝部１３は、絶縁膜１２の内側面の断面形状を反映した断面形状を有する。また、溝部１３の下端部１３ａは、埋込ドレイン層２の領域内に位置しており、溝部１３が埋込ドレイン層２の下方にはみ出さないように形成されている。なお、この溝部１３の内面には絶縁膜は形成されていない。また、溝部１３は、本発明の「第２溝部」の一例である。
【００１６】
溝部１１および溝部１３の内部には、ドレイン電流を引き出すためのタングステンなどからなる導電性部材１４が絶縁膜１２と接して埋め込まれている。溝部１３の内面には絶縁膜が形成されていないので、導電性部材１４と埋込ドレイン層２とは、溝部１３の底面部１３ｂおよび側面部１３ｃの全体で接触している。これにより、溝部１３に埋め込まれた導電性部材１４と埋込ドレイン層２とが電気的に接続されている。なお、導電性部材１４は、本発明の「ドレイン引出層」の一例である。
【００１７】
複数の溝部６のうち最も外側の溝部６ａと溝部１１との間の領域には、ｐ-型の不純物領域１５が形成されている。不純物領域１５の表面には、不純物領域１５の不純物濃度（ｐ-）よりも高い不純物濃度（ｐ+）を有する不純物領域１５ａが形成されている。不純物領域１５ａは、不純物領域１５と後述するコンタクトプラグ１８ｃとのコンタクト抵抗を低減するために形成されている。
【００１８】
シリコン基板１の表面上には、絶縁膜１６ａおよび１６ｂからなる層間絶縁膜１６が形成されている。溝部１１は、この絶縁膜１６ａも貫通するように形成されている。層間絶縁膜１６には、コンタクトホール１７ａ〜１７ｃが形成されるとともに、コンタクトホール１７ａ〜１７ｃ内には、それぞれ、コンタクトプラグ１８ａ〜１８ｃが形成されている。コンタクトプラグ１８ａは、溝部１１および１３に埋め込まれた導電性部材１４に接続されている。コンタクトプラグ１８ｂは、ソース領域１０に接続されるとともに、コンタクトプラグ１８ｃは、不純物領域１５ａに接続されている。
【００１９】
パワーＭＯＳＦＥＴ１００は、コンタクトプラグ１８ａおよび導電性部材１４を介して埋込ドレイン層２に正電圧を印加するように構成されている。また、パワーＭＯＳＦＥＴ１００は、コンタクトプラグ１８ｂを介してソース領域１０に接地電圧を印加するとともに、コンタクトプラグ１８ｃおよび不純物領域１５ａを介して不純物領域１５に接地電圧を印加するように構成されている。そして、パワーＭＯＳＦＥＴ１００は、ゲート電極８にしきい値電圧以上の電圧が印加された場合に、ボディ領域９に溝部６の側面に沿ってチャネルが形成されることにより、オン状態になるように構成されている。なお、パワーＭＯＳＦＥＴ１００は、ソース／ドレイン間に電圧が印加された場合、ドレインドリフト領域３とボディ領域９とのｐｎ接合部に空乏層が形成されるように構成されている。
【００２０】
第１実施形態では、上記のように、溝部１１の下端部からさらに下方に突出するように溝部１３を形成する。これにより、溝部１３に埋め込まれた導電性部材１４と埋込ドレイン層２とを、溝部１３の底面部分１３ｂのみならず、溝部１３の側面部分１３ｃにおいても接触させることができる。これにより、溝の底面部分のみにおいて導電性部材と埋込層とが接触している従来の構成と比較して、溝部１３の側面部分１３ｃにおいても導電性部材１４と埋込ドレイン層２とが接触する分、導電性部材１４と埋込ドレイン層２との接触面積を大きくすることができる。したがって、導電性部材１４と埋込ドレイン層２との接触部分における抵抗を軽減することができる。これにより、パワーＭＯＳＦＥＴ１００のオン抵抗を低減することができるので、パワーＭＯＳＦＥＴ１００の消費電力が増加してしまうのを抑制することができる。
【００２１】
また、第１実施形態では、上記のように、溝部１３の下端部１３ａを埋込ドレイン層２の領域内に位置させる。これにより、導電性部材１４と埋込ドレイン層２とを溝部１３の底面部分１３ｂおよび側面部分１３ｃの全体において接触させることができる。
【００２２】
また、第１実施形態では、上記のように、溝部１３を、埋込ドレイン層２の不純物濃度が最大になる領域（基板１ａとエピタキシャル層１ｂとの界面１ｃ）を横切るように形成する。埋込ドレイン層２の不純物濃度が最大になる領域は、埋込ドレイン層２の抵抗が最も小さい領域である。これにより、導電性部材１４と埋込ドレイン層２との接触部分における抵抗をより軽減することができる。
【００２３】
図２〜図６は、本発明の第１実施形態によるパワーＭＯＳＦＥＴ１００の製造プロセスを説明するための断面図である。
【００２４】
まず、図２に示すように、基板１ａの所定の領域にｎ型の不純物を含有する拡散剤を塗布した後、熱処理を行うことにより、基板１ａにｎ型の不純物を導入する。この時、基板１ａは、基板１ａの表面の不純物濃度が最も高くなり、基板１ａの表面から下方に向かうにつれて次第に不純物濃度が低くなるような不純物濃度分布を有する。この後、基板１ａの表面上にシリコンをエピタキシャル成長させることによって、エピタキシャル層１ｂを形成する。そして熱処理を行うことによって、基板１ａの表面の不純物をエピタキシャル層１ｂに拡散させる。これにより、基板１ａとエピタキシャル層１ｂとの界面１ｃにおいて最大となる不純物濃度を有するとともに、その界面１ｃから上方向および下方向に向かうにつれて次第に不純物濃度が小さくなるような不純物濃度分布を有する埋込ドレイン層２が形成される。
【００２５】
この後、ドレインドリフト領域３と、不純物領域４ａおよび４ｂと、ＳｉＯ2からなる素子分離絶縁膜５とを形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域をパターニングする。これにより、溝部６が形成される。その後、熱酸化法により、ＳｉＯ2からなるゲート絶縁膜７を形成する。そして、溝部６内に、ゲート電極８を形成する。具体的には、溝部６内を埋め込むようにポリシリコン層を堆積する。そして、不純物をポリシリコン層にドープした後、ポリシリコン層をエッチバックする。
【００２６】
次に、溝部６間の領域に、ボディ領域９およびソース領域１０を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、ボディ領域９を形成するとともに、ｎ型の不純物をイオン注入することにより、ソース領域１０を形成する。その後、レジストマスクを除去する。
【００２７】
次に、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設けるとともに、ｐ型の不純物をイオン注入することにより、不純物領域１５を形成する。その後、レジストマスクを除去する。次に、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設けるとともに、ｐ型の不純物をイオン注入することにより、不純物領域１５の表面に不純物領域１５ａを形成する。その後、レジストマスクを除去する。
【００２８】
その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速熱処理）法を用いて熱処理を行うことによって、イオン注入の際の結晶欠陥を回復するとともに、ボディ領域９、ソース領域１０、不純物領域１５および１５ａの形成時に注入された不純物の活性化を行う。
【００２９】
その後、ドレインドリフト層３、素子分離絶縁膜５、ゲート絶縁膜７、ゲート電極８、ソース領域９、不純物領域１５および不純物領域１５ａの表面上に、絶縁膜１６ａを形成する。
【００３０】
次に、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜１６ａおよび半導体基板１の所定領域をパターニングする。これにより、不純物領域１５と素子分離絶縁膜５との間に溝部１１を形成する。この溝部１１は、埋込ドレイン層２に到達し、かつ、埋込ドレイン層２の不純物濃度が最大となる領域（基板１ａとエピタキシャル層１ｂとの界面１ｃ）を横切らないように形成する。
【００３１】
次に、溝部１１の内面に、ＳｉＯ2からなる絶縁膜１２を形成する。具体的には、図３に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＯ2層１２ａを形成する。その後、図４に示すように、ＳｉＯ2層１２ａのうち、絶縁膜１６ａの上面上に形成された部分と溝部１１の底面部分に形成された部分とを異方性のドライエッチングにより除去する。これにより、溝部１１の内側面を覆う絶縁膜１２を形成する。
【００３２】
次に、図５に示すように、絶縁膜１２をマスクとして異方性のドライエッチングを行うことにより、溝部１１の下端部からさらに下方に突出する溝部１３を形成する。絶縁膜１２をマスクとすることによって、溝部１３は、絶縁膜１２の断面形状を反映した断面形状となるように形成される。この時、溝部１３が埋込ドレイン層２の不純物濃度が最大となる領域（基板１ａとエピタキシャル層１ｂとの界面１ｃ）を横切り、かつ、溝部１３の下端部１３ａが埋込ドレイン層２の領域内に位置するように溝部１３を形成する。
【００３３】
そして、図６に示すように、内側面に絶縁膜１２が形成された溝部１１および内面に絶縁膜が形成されていない溝部１３にタングステンなどの導電性部材１４を埋め込む。これにより、導電性部材１４と埋込ドレイン層２とが溝部１３の底面部分１３ｂおよび側面部分１３ｃの全体において電気的に接続される。この後、絶縁膜１６ａおよび導電性部材１４の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
【００３４】
次に、図１に示すように、ＣＶＤ法により、絶縁膜１６ａおよび導電性部材１４の表面上にＳｉＯ2からなる絶縁膜１６ｂを形成する。そして、層間絶縁膜１６（絶縁膜１６ａおよび絶縁膜１６ｂ）にコンタクトホール１７ｂおよび１７ｃを形成するとともに、絶縁膜１６ｂにコンタクトホール１７ａを形成する。最後に、コンタクトホール１７ａ〜１７ｃにコンタクトプラグ１８ａ〜１８ｃを形成する。このようにして、第１実施形態によるパワーＭＯＳＦＥＴ１００が形成される。
【００３５】
第１実施形態では、上記のように、溝部１１の内側面に絶縁膜１２を形成した後、絶縁膜１２をマスクとしてエッチングを行うことによって、溝部１３を容易に形成することができる。
【００３６】
（第２実施形態）
図７は、本発明の第２実施形態による縦型のバイポーラトランジスタ（半導体装置）２００の構造を示した断面図である。
【００３７】
このバイポーラトランジスタ２００は、図７に示すように、シリコン基板１の表面に形成されている。シリコン基板１内には、所定の不純物が導入されることによりｎ+型の埋込コレクタ層１９が形成されている。この埋込コレクタ層１９は、上記第１実施形態の埋込ドレイン層２と同様の構成である。また、シリコン基板１の表面には、エピタキシャル層１ｂからなるｎ-型のコレクタ領域２０が形成されている。なお、埋込コレクタ層１９は、本発明の「埋込層」の一例である。
【００３８】
シリコン基板１には、素子を分離するための不純物領域４ａおよび不純物領域４ｂが形成されている。また、シリコン基板１の表面には、バイポーラトランジスタ２００の両側に２つの素子分離絶縁膜５が形成されている。また、シリコン基板１の表面の２つの素子分離絶縁膜５の間の領域には、絶縁膜２１が形成されている。
【００３９】
絶縁膜２１と素子分離絶縁膜５との間の領域２００ａのシリコン基板１の表面には、バイポーラトランジスタ２００のベースとしてのｐ型ウェル２２が形成されている。また、ｐ型ウェル２２の表面には、ベース引出層としてのｐ型ウェル２３と、エミッタとしてのｎ型ウェル２４とが形成されている。
【００４０】
また、素子分離絶縁膜５、絶縁膜２１、ｐ型ウェル２２、ｐ型ウェル２３およびｎ型ウェル２４の表面上には、絶縁膜２５ａおよび絶縁膜２５ｂからなる層間絶縁膜２５が形成されている。
【００４１】
また、図７に示すように、絶縁膜２１と素子分離絶縁膜５との間の領域２００ｂのシリコン基板１の表面には、絶縁膜２５ａおよびコレクタ領域２０を貫通して埋込コレクタ層１９まで達するように溝部１１が形成されている。そして、溝部１１内に、絶縁膜１２、溝部１３および導電性部材１４が形成されている。導電性部材１４は、本発明の「コレクタ引出層」の一例である。溝部１３と埋込コレクタ層１９との配置関係は、上記第１実施形態の溝部１３と埋込ドレイン層２との配置関係と同様であるので、説明を省略する。
【００４２】
層間絶縁膜２５には、コンタクトホール２６ａおよび２６ｂが形成されている。絶縁膜２５ｂには、コンタクトホール２６ｃが形成されている。コンタクトホール２６ａ〜２６ｃ内には、それぞれ、コンタクトプラグ２７ａ〜２７ｃが形成されている。コンタクトプラグ２７ａおよびコンタクトプラグ２７ｂは、それぞれ、ｎ型ウェル２４およびｐ型ウェル２３に接続される。コンタクトプラグ２７ｃは、溝部１１および１３に埋め込まれた導電性部材１４に接続されている。
【００４３】
第２実施形態では、上記のように、溝部１１の下端部からさらに下方に突出するように形成された溝部１３を設けることによって、溝部１３に埋め込まれた導電性部材１４と埋込コレクタ層１９とを、溝部１３の底面部分１３ｂのみならず、溝部１３の側面部分１３ｃにおいても接触させることができる。これにより、導電性部材１４と埋込コレクタ層１９との接触面積を大きくすることができるので、導電性部材１４と埋込コレクタ層１９との接触部分における抵抗を軽減することができる。したがって、導電性部材１４と埋込コレクタ層１９との接触部分における抵抗が増大することに起因してバイポーラトランジスタ２００の消費電力が増加してしまうのを抑制することができる。
【００４４】
第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４５】
なお、バイポーラトランジスタ２００の製造プロセスは、溝部１１、絶縁膜１２、溝部１３および導電性部材１４の製造プロセスが上記第１実施形態と同様であり、その他の製造プロセスはバイポーラトランジスタの一般的な製造プロセスと同様であるので、説明を省略する。
【００４６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４７】
たとえば、上記実施形態では、溝部１３を異方性のドライエッチングにより形成することにより、溝部１１の内側面に形成された絶縁膜１２の断面形状を反映した断面形状を有する溝部１３を形成した例を示したが、本発明はこれに限られない。たとえば、図８および図９に示す上記第１実施形態の第１変形例のパワーＭＯＳＦＥＴ３００のように、溝部１１の下端部からさらに下方に突出する溝部２８の内面が絶縁膜１２の内面よりも広がるように形成してもよい。図９に示すように、溝部２８の深さ方向と直交する方向の幅Ｗ１は、絶縁膜１２の内側面により形成される領域の深さ方向と直交する方向の幅Ｗ２よりも大きくなるように形成されている。これによって、溝部２８の表面積を上記第１実施形態の溝部１３の表面積よりも大きくすることができる。溝部２８の表面積を大きくした分、導電性部材１４と埋込ドレイン層２との接触面積を大きくすることができる。これにより、導電性部材１４と埋込ドレイン層２との接触部分における抵抗をより軽減することができる。この溝部２８は、絶縁膜１２をマスクとして、等方性のドライエッチングを行うことにより形成することが可能である。なお、溝部２８は、本発明の「第２溝部」の一例である。
【００４８】
第１変形例によるパワーＭＯＳＦＥＴ３００では、溝部２８と溝部１１との接続部分に角が形成されるので、溝部２８に埋め込まれた導電性部材１４にも角が形成される。したがって、導電性部材１４の角部分に電界集中が発生する。そこで、図１０に示す第１実施形態の第２変形例によるパワーＭＯＳＦＥＴ４００のように、溝部１１の下端部からさらに下方に突出するように、溝部２９を形成してもよい。この溝部２９は、溝部１１の下端部から下方に突出するとともに、絶縁膜１２の断面形状を反映した断面形状を有する第１部分２９ａと、第１部分２９ａの内面よりも広がるように形成された内面を有する第２部分２９ｂとを含んでいる。溝部２９の第２部分２９ｂの深さ方向と直交する方向の幅は、絶縁膜１２の内側面により形成される領域の深さ方向と直交する方向の幅よりも大きくなるように形成されている。また、第１部分２９ａと第２部分２９ｂとは滑らかに接続されている。これにより、溝部２９に埋め込まれた導電性部材１４と埋込ドレイン層２との接触面積を大きくすることができるので、導電性部材１４と埋込ドレイン層２との接触部分における抵抗をより軽減することができる。また、第１部分２９ａは、絶縁膜１２の内面を反映した内面形状を有するので、溝部１１と第１部分２９ａとの接続部分に埋め込まれた導電性部材１４に角部分が形成されない。また、第１部分２９ａと第２部分２９ｂとが滑らかに接続されているので、溝部２９に埋め込まれた導電性部材１４に角部分が形成されない。したがって、第２変形例によるパワーＭＯＳＦＥＴ４００では、導電性部材１４に電界集中が生じるのを抑制することができる。この溝部２９は、絶縁膜１２をマスクとして、異方性のドライエッチングを行うことにより第１部分２９ａを形成した後、等方性のドライエッチングを行うことにより第２部分２９ｂを形成することによって形成することが可能である。なお、溝部２９は、本発明の「第２溝部」の一例である。
【００４９】
また、上記第１実施形態および第２実施形態では、それぞれ、基板１ａに不純物を導入した後に基板１ａの表面上にエピタキシャル層を形成することにより埋込ドレイン層２および埋込コレクタ層１９を形成した例を示したが、本発明はこれに限らず、イオン注入により埋込ドレイン層２または埋込コレクタ層１９を形成してもよい。
【００５０】
また、上記実施形態では、タングステンからなる導電性部材１４を用いた例を示したが、本発明はこれに限らず、不純物が導入されたポリシリコンなどの他の導電性部材を用いてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態によるパワーＭＯＳＦＥＴを示す断面図である。
【図２】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図３】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。
【図７】本発明の第２実施形態によるバイポーラトランジスタを示す断面図である。
【図８】本発明の第１実施形態の第１変形例によるパワーＭＯＳＦＥＴを示す断面図である。
【図９】図８に示したパワーＭＯＳＦＥＴの溝部の下端部周辺を示す拡大断面図である。
【図１０】本発明の第１実施形態の第２変形例によるパワーＭＯＳＦＥＴを示す断面図である。
【符号の説明】
【００５２】
１  シリコン基板（半導体基板）
２  埋込ドレイン層（埋込層）
１１  溝部（第１溝部）
１２  絶縁膜
１３  溝部（第２溝部）
１３ａ  下端部
１３ｂ  底面部分
１３ｃ  側面部分
１４  導電性部材
２８  溝部（第２溝部）
２９  溝部（第２溝部）
１００  パワーＭＯＳＦＥＴ（半導体装置）
２００  バイポーラトランジスタ（半導体装置）
３００  パワーＭＯＳＦＥＴ（半導体装置）
４００  パワーＭＯＳＦＥＴ（半導体装置）
【図１】
2009152418.tif 000003
【図２】
2009152418.tif 000004
【図３】
2009152418.tif 000005
【図４】
2009152418.tif 000006
【図５】
2009152418.tif 000007
【図６】
2009152418.tif 000008
【図７】
2009152418.tif 000009
【図８】
2009152418.tif 000010
【図９】
2009152418.tif 000011
【図１０】
2009152418.tif 000012