(57)【要約】【課題】多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減する。【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。【選択図】図１
2009152682.tif 000002
【特許請求の範囲】
【請求項１】
入力多相クロックの位相誤差を低減する位相差平滑化装置であって、
前記入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、
前記重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、
前記位相フィルタ回路から出力されたクロックを出力多相クロックとして出力することを特徴とする位相差平滑化装置。
【請求項２】
請求項１記載の位相差平滑化装置において、
前記重み付け手段は、前記重み付けに対応した駆動力を備えたＣＭＯＳインバータであることを特徴とする位相差平滑化装置。
【請求項３】
請求項１又は２記載の位相差平滑化装置において、
前記位相フィルタ回路に入力されるクロックは前記多相クロックのうち隣接する二位相のクロックであり、前記位相フィルタ回路は入力されたクロックの位相を所望の比率で内分するような組み合わせの重み付け手段を２つ備えたことを特徴とする位相差平滑化装置。
【請求項４】
請求項１乃至３の何れか１項に記載の位相差平滑化装置を直列に複数段接続したことを特徴とする位相差平滑化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロックの伝送に関するものである。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、伝送インターフェース規格の多くに採用されている方法として、伝送されるデータにその周波数のクロックが重畳され（エンベデッドクロック）、データ受信部で受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元する、いわゆる高速シリアル伝送方法がある。
高速シリアル伝送の受信装置において多く用いられる手法として、オーバーサンプリングが挙げられる。これは、受信したデータをデータ帯域の数倍の周波数でサンプリングし、その結果を元にデジタル的に演算を行う事で、受信したデータとクロックを正確に復元するものである。
高速シリアル伝送で一般的に用いられる帯域はＧＨｚ帯に達する。そのため、送信されたデータをオーバーサンプリングするためには十数ＧＨｚ以上の周波数が必要となり、単一のクロックでオーバーサンプリングを行う事は困難である。そのためよく知られているのが、多相クロックを用いた方法である。
【０００３】
多相クロックとは、基準クロックと同じ周波数を持ち、その周期をＮ等分する位相を持つＮ個のクロックの事である。並列に用意されたサンプリング回路を多相クロックでそれぞれ動作させる事で、クロック周波数より早い周波数相当のオーバーサンプリングを実現する事が出来る。
多相クロックを用いたオーバーサンプリングによるデータリカバリの方法としては、特許文献１に提案されているものがある。これは、多相クロックを用いてオーバーサンプリングされたデータをデジタル信号処理して入力信号に含まれるジッタを低減し、取得されたデータ列から受信データを復元するものである。
また、多相クロックは十数ＧＨｚという非常に細かい時間刻みを持っている。そこで、多相クロックの中から一つを選択して同期して出力信号を生成する事で、精度の良い出力信号を生成する事ができる。多相クロックの選択はデジタル的に行えるので、装置の誤差等を高精度に補正するような出力信号とする事も可能である。
【０００４】
多相クロックを用いた出力信号生成装置としては、特許文献２に提案されているものがある。これは、画像形成装置において、多相クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御する事で、走査平均速度の変動を高精度に補正できる画素クロックを生成するものである。
これら、多相クロックを使用した回路は、多相クロックが等位相間隔で生成されている事を前提に設計されている。そのため、多相クロックの位相間隔に誤差があると、前記オーバーサンプリングを用いた受信装置では受信ジッタの増大を招き、前記出力信号生成装置では出力信号の精度低下を招いてしまう。
一般に多相クロックの生成方法として用いられているものに、図１１のようなリングオシレータが挙げられる。図１１の例では４位相を持つ多相クロックを生成する。遅延時間可変差動バッファ１６ａ、１６ｂは遅延制御信号ｃｏｎｔにより遅延時間を制御される差動バッファであり、駆動能力、出力負荷等が全て等価となるように作られている。多相クロックＣＫ０〜ＣＫ３は遅延時間可変差動バッファ１６ａ、１６ｂによって生成され、全て等しい時間間隔で出力される。遅延時間可変差動バッファ１６ａ、１６ｂに与えられる遅延制御信号ｃｏｎｔを適切な値とする事で、所望の周波数を持ち、位相を４等分した多相クロックＣＫ０〜ＣＫ３を生成する事ができる。遅延制御信号ｃｏｎｔの制御には、一般的に位相ロックループ（ＰＬＬ）や遅延ロックループ（ＤＬＬ）等の回路が用いられるが、これらは公知の技術であるため、詳細な説明は省略する。
【０００５】
ＰＬＬを用いた多相クロックの生成方法としては、特許文献３に提案されているものも挙げられる。これは、多相クロックを生成する遅延信号生成回路を複数列並べて多重にする事で、遅延素子の能力を高める事無く、かつ位相分解能を落とさずに高周波数の多相クロックを生成するものである。
また、ＰＬＬを使用しない多相クロック生成方法として、特許文献４に提案されているものがある。これは、同じ遅延を持った二つの遅延回路と位相補間回路からなる位相差信号発生回路により、基準クロックからある位相差を持った出力を生成する。この位相差信号発生回路を直列に並べる事で、所望の多相クロックを生成するものである。
【特許文献１】特開２００６−１６６２２９公報
【特許文献２】特開２００７−２２９９３２公報
【特許文献３】特開２００６−２２２８７９公報
【特許文献４】特開２００２−１４１７８５公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようにして生成された多相クロックは、理想的には各位相の生成、伝送に用いる回路は全て等価であるとし、従って各位相は等位相間隔となる。しかし、実際の回路においては、以下のような原因で等位相間隔とはならない。
第一に、レイアウトによる影響が挙げられる。例えば、レイアウトによって配線容量がばらつくと、信号の立ち上がり、立ち下がり速度がばらつく事になる。また、電源配線を実際にレイアウトすると、インピーダンスは０とはなり得ない。そのため電源配線インピーダンスにより電源電位は変動するので、全ての回路について電源は一定ではなくなってしまう。そのため、トランジスタの駆動能力にばらつきが発生する。
第二に、トランジスタの微細化に伴うばらつきが挙げられる。一般に多相クロックの生成や伝送においては、全ての位相に用いられるトランジスタが等価であるという前提で設計され、レイアウトの際にもコモンセントロイド等の手法を用いて各位相のトランジスタが等価となるように細心の注意を払う。しかし、たとえトランジスタを等価にレイアウトしたとしても、その閾値電圧や駆動能力は場所によってばらついてしまう。このばらつきはトランジスタの面積に反比例するので、微細なトランジスタを使用する程ばらつきは大きくなってしまう。
【０００７】
図１２は、上記の原因による立ち上がり、立ち下がり時間及びトランジスタの閾値電圧ばらつきによって多相クロックの位相ばらつきが起こる事を説明した図である。一般に、クロックの伝送については図１２（ａ）のようなモデルで説明する事ができる。送信バッファ１７から出力されたクロックＣＫは伝送路１８を通して受信バッファ１９で受信されて伝送される。伝送路１８には受信バッファ１９の入力容量や、配線につく寄生容量等の容量２０がつき、この容量への充放電のためにクロックの立ち上がり、立ち下がりは有限の時間を持つことになる。
図１２（ｂ）はクロックの立ち上がり時間がばらついた時に発生するクロックの誤差について説明したものである。ＣＫは伝送路１８でのクロックを表し、ＣＫＯは受信バッファ１９が出力するクロックを表している。また、Ｖｔｈは受信バッファ１９の閾値電圧である。今、上記説明したような要因によってクロックＣＫの立ち上がり時間がＴＲ１からＴＲ２までばらついたとする。この時、受信バッファ１９の出力クロックＣＫＯはΔｔ１だけばらついてしまう。
【０００８】
また、図１２（ｃ）は受信バッファ１９の閾値電圧がばらついた時に発生するクロックの誤差について説明したものである。クロックＣＫの立ち上がり時間が一定であったとしても、前述したように微細トランジスタのばらつきによって受信バッファ１９の閾値電圧がＶｔｈ１からＶｔｈ２までばらつくと、受信バッファ１９の出力クロックＣＫＯはΔｔ２だけばらついてしまう。
上記のような要因による多相クロックの位相ばらつきは、実際には数十ｐｓという微小な時間スケールのものである。しかし、近年の回路の高速化に伴い、多相クロックの位相差に求められる時間精度も数十ｐｓのオーダーとなっており、上記の位相ばらつきが無視できなくなってきている。
上記のような多相クロックの位相ばらつきを抑えるためには、立ち上がり速度によるばらつきを抑えるためにクロックの立ち上がり、立ち下がり時間をできるだけ短くし、また閾値ばらつきを抑えるためにトランジスタのサイズを大きくしなければならない。そのためには消費電力とチップサイズの増大は免れない。
本発明はかかる問題に鑑みてなされたものであり、多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減するものである。位相誤差低減に用いる素子は単純なＣＭＯＳインバータであるため、回路規模や消費電力を増大させる事なく、位相誤差を低減する事ができる。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、請求項１に記載の発明は、入力多相クロックの位相誤差を低減する位相差平滑化装置であって、前記入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、前記重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、前記位相フィルタ回路から出力されたクロックを出力多相クロックとして出力することを特徴とする。
また、請求項２に記載の発明は、請求項１記載の位相差平滑化装置において、前記重み付け手段は、前記重み付けに対応した駆動力を備えたＣＭＯＳインバータであることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２記載の位相差平滑化装置において、前記位相フィルタ回路に入力されるクロックは前記多相クロックのうち隣接する二位相のクロックであり、前記位相フィルタ回路は入力されたクロックの位相を所望の比率で内分するような組み合わせの重み付け手段を２つ備えたことを特徴とする。
また、請求項４に記載の発明は、請求項１乃至３の何れか１項に記載の位相差平滑化装置を直列に複数段接続したことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、生成及び伝送の過程において位相差に誤差を持つ多相クロックについて、該多相クロックを用いて位相誤差の平滑化を行い、精度の良い多相クロックを復元する事ができる。位相差平滑化装置に入力される多相クロックは位相差に誤差を含んでいてよいので、多相クロックの生成及び伝送に用いる回路は位相誤差低減に注力する必要がなくなり、また位相差平滑化装置に用いる回路は通常のＣＭＯＳインバータでよいので、回路規模や消費電力の低減に繋がる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を詳細に説明する。
［実施例１］
図１に、本発明による位相差平滑化装置の第一の実施形態の全体構成を示す。ただし、図１には多相クロックの位相数Ｎ＝４（Ｎは自然数）とした時の例を載せているが、必ずしもその限りではなく、２以上の任意の位相数Ｎに対して本発明を適用する事ができる。
位相差平滑化装置１に入力された入力多相クロックＣＫＩＮ［３：０］のうち、隣接する位相のクロック同士が、それぞれ位相補間回路２ａ〜２ｄに入力される。すなわち例を挙げれば、位相補間回路２ａにはＣＫＩＮ［３］とＣＫＩＮ［０］が、位相補間回路２ｂにはＣＫＩＮ［０］とＣＫＩＮ［１］が入力される。ただし、ＣＫＩＮ［ｋ］（ｋは正の整数）は入力多相クロックのｋ番目の位相のクロックを示し、以下同様の記述についても同じである。
位相補間回路２ａ〜２ｄは、それぞれ入力された二つのクロックの位相を内分する位相を持ったクロックを生成して出力する。こうして位相補間回路２ａ〜２ｄから出力されたクロックを出力多相クロックＣＫＯＵＴ［３：０］として出力する。
【００１２】
次に、図２に、本発明第１の実施例における位相補間回路２ａの詳細な動作を示す。なお、位相補間回路２ｂ〜２ｄについても同様である。位相補間回路２ａに入力される二本のクロックをそれぞれＣＫ＿Ａ、ＣＫ＿Ｂとし、出力されるクロックをＣＫ＿Ｏとする。図２に示すように、出力クロックＣＫ＿Ｏは入力クロックＣＫ＿Ａ、ＣＫ＿Ｂの位相をｒ：（１−ｒ）で内分した位相を持って出力される。ただし（０＜ｒ＜１）である。図１の実施例においては、多くの場合ｒ＝（１−ｒ）＝０．５である事が望ましいが、これは必ずしも限定されるものではない。例えば、誤差の少ないクロックに対する重み付け度合いを上げることで、位相誤差をより低減することができる。
次に、図３を用いて、本発第一の実施例における位相差平滑化装置１の効果について説明する。図３においては、入力及び出力多相クロックの位相数Ｎ＝４とし、ｒ＝０．５とするが、実際はこの限りではない。図１の実施例において、入力多相クロックＣＫＩＮ［３：０］は、理想的には、クロック周期ＴをＮ等分した位相差を持つクロックである事が望ましい。しかし実際の回路においては、前述したように電源電圧の変動や配線等の寄生容量ばらつき、また微細デバイスを使用することによる個体ばらつき等の要因により、その位相差は誤差Δθｉｎ［ｋ］を持つ。
【００１３】
図３（ａ）は理想的な入力多相クロックＣＫＩＮ［３：０］の位相関係を点線で、実際の入力多相クロックＣＫＩＮ［３：０］の位相関係を実線で示したものである。また、図３（ｂ）は入力多相クロックの各位相の、理想値からの誤差Δθｉｎ［ｋ］を表したものである。このとき、
ΣΔθｉｎ［ｋ］＝０・・・（１）
が成り立つ。
本発明による位相差平滑化装置はこれらの位相誤差を持つ入力多相クロックのそれぞれ隣接二位相から、各位相を内分した位相を取り出すために、出力多相クロックの各位相における位相誤差Δθｏｕｔ［ｋ］は
Δθｏｕｔ［ｋ］＝ｒ×Δθｉｎ［ｋ］＋（１−ｒ）×Δθｉｎ［ｋ＋１］・・・（２）
となる。ただし、Δθｉｎ［Ｎ］＝Δθｉｎ［０］とし、以下同様とする。
【００１４】
従って、入力多相クロック位相誤差Δθｉｎ［ｋ］の最大値をｍａｘ（Δθｉｎ）とし、出力多相クロック位相誤差Δθｏｕｔ［ｋ］の最大値をｍａｘ（Δθｏｕｔ）とすれば、
ｍａｘ（Δθｏｕｔ）≦ｍａｘ（Δθｉｎ）・・・（３）
が成り立つ。また位相誤差の最小値についても同様に、
ｍｉｎ（Δθｏｕｔ）≦ｍｉｎ（Δθｉｎ）・・・（４）
が成り立つ。
このようにして、位相差平滑化装置によって入力多相クロックの位相誤差は低減された後、出力多相クロックとして出力される。
【００１５】
図３（ｃ）は、このようにして生成される出力多相クロックの位相誤差Δθｏｕｔ［ｋ］を表したものである。図３（ｃ）の例では、式（２）におけるｒ＝０．５としている。
式（２）をブロック図を用いて表すと、図４のように記述される。位相が一つ進むという事は、１サイクル遅延すると考える事ができて、結局図４のブロック図は伝達関数Ｈ（ｚ）を
Ｈ（ｚ）＝ｒ＋（１−ｒ）×ｚ＾（−１）・・・（５）
として持つＦＩＲフィルタ（Finite Impulse Responseフィルタ）と捉える事ができる。つまり、図１の位相差平滑化装置１は、入力クロックの位相誤差列Δθｉｎ［ｋ］をフィルタリングし、出力クロックの位相誤差列Δθｏｕｔ［ｋ］として出力する平滑化フィルタとみなす事ができる。
【００１６】
次に、図５は、図１の実施例における位相補間回路２ａ〜２ｄの一構成例を示したものである。また、図６は図５の位相補間回路における信号の関係を示したものである。ＣＭＯＳインバータ５ａ、５ｂは、それぞれクロックＣＫ＿Ａ、ＣＫ＿Ｂを入力され、出力は接続される事で加算され、クロックＣＫ＿Ｍとして次段のＣＭＯＳインバータ６に入力される。ＣＭＯＳインバータ６は加算されたＣＭＯＳインバータ５ａ、５ｂの出力を増幅して、クロックＣＫ＿Ｏとして出力する。こうする事で、二つの入力クロックＣＫ＿Ａ、ＣＫ＿Ｂの位相を内分するクロックを生成する事ができる。
厳密にはＣＭＯＳインバータ５ａ、５ｂ、６の持つ遅延時間が加算されるが、図１の実施例においては位相補間回路２ａ〜２ｄが同じ遅延時間を持つと考えれば、この遅延は無視する事ができる。また、ＣＭＯＳインバータ５ａとＣＭＯＳインバータ５ｂのサイズ（駆動能力）の比を変えることで、入力クロックＣＫ＿Ａ、ＣＫ＿Ｂに対する出力クロックＣＫ＿Ｏの内分比を変えることができる。
位相補間回路２ａ〜２ｄの構成は他にも挙げる事ができるが、図５のようにＣＭＯＳインバータを用いた構成とする事により、回路規模を小さくする事ができる。またＣＭＯＳインバータはクロックが変化する時以外は電流を流さないので、消費電力の面でも有利である。
【００１７】
上記のＣＭＯＳインバータを用いた位相補間回路において、各位相補間回路の遅延時間は等しいと仮定していた。しかし、前述したように、実際は各素子のばらつき等によって遅延時間は等しくならず、そのため位相補間回路も新たな位相誤差の要因となり得るために注意が必要である。前記位相差平滑化装置はできるだけ次段の回路の近くに置き、余計な配線容量等による位相ばらつきが起きないようにする等の配慮が必要となる。
以上説明したように、本発明第一の実施例によれば、入力多相クロックのうち隣接するもの同士の位相を内分した位相を持つ多相クロックを出力多相クロックとして出力するため、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。本発明の位相差平滑化装置はＣＭＯＳインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またＣＭＯＳインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
【００１８】
［実施例２］
次に、図７に、本発明による位相差平滑化装置の第二の実施形態の全体構成の一例を示す。
位相差平滑化装置７に入力される多相クロックの位相数をＮとする。図７においてはＮ＝６とした時の実施例を示しているが、必ずしもその限りではなく、２以上の任意の位相数Ｎに対して本発明を適用する事ができる。入力多相クロックＣＫＩＮ［５：０］のうち、所望の位相関係のものがそれぞれ位相フィルタ回路８ａ〜８ｆに入力される。位相フィルタ回路８ａ〜８ｆは２以上の入力を持ち、それら入力クロックの位相を元に出力クロックの位相を生成して出力する。こうして６個の位相フィルタ回路８ａ〜８ｆから出力されたクロックを出力多相クロックＣＫＯＵＴ［５：０］として出力する。
図７に示す位相フィルタ回路８ａ〜８ｆは入力クロックを３本持つ回路となっているが、入力の本数は位相フィルタ回路８ａ〜８ｆに持たせる所望の平滑化特性によって決定されるため、特に入力本数は規定されるものではない。
【００１９】
次に、図８を用いて、図７における位相フィルタ回路８ａの詳細な動作について説明する。なお、位相補間回路８ｂ〜８ｆについても同様である。図８（ａ）に示すように、位相フィルタ回路８ａは入力クロックの位相に所望の重み付けを施して加算した位相を持つクロックを出力クロックとして出力する。
また、この時の位相フィルタ回路８ａのブロック図を図８（ｂ）に示す。図４で示したものと同様に、位相フィルタ回路８ａによって、出力クロック位相誤差Δθｏｕｔ［ｋ］は入力クロック位相誤差Δθｉｎ［ｋ］を用いて
Δθｏｕｔ［ｋ］＝ａ×Δθｉｎ［ｋ］＋ｂ×Δθｉｎ［ｋ＋１］＋ｃ×Δθｉｎ［ｋ＋２］・・・（６）
と表される。ただし、ａ、ｂ、ｃは各位相に対する重み付けであり、ａ＋ｂ＋ｃ＝１である。
本発明第１の実施例で説明したように、本発明の位相差平滑化装置は入力多相クロックの位相誤差列Δθｉｎ［ｋ］をフィルタリングするＦＩＲフィルタとして捉える事ができる。図８（ｂ）のブロック図を元に伝達関数Ｈ（ｚ）を求めると
Ｈ（ｚ）＝ａ＋ｂ×ｚ＾（−１）＋ｃ×ｚ＾（−２）・・・（７）
と表す事ができる。
これは二次のＦＩＲフィルタの形式になっている。ＦＩＲフィルタは、高次のフィルタを実現する事により鋭いカットオフ特性を得る事ができる。従って、入力多相クロックの位相誤差列の平滑化の効果を高める事ができ、位相誤差をより低減する事ができる。
【００２０】
次に、図９に、本発明第二の実施例における位相フィルタ回路８ａ〜８ｆの一構成例を示す。図５に示したものと同様、ＣＭＯＳインバータ１１ａ、１１ｂ、１１ｃはそれぞれクロックＣＫ＿Ａ、ＣＫ＿Ｂ、ＣＫ＿Ｃを入力し、各出力は接続される事で加算されてクロックＣＫ＿Ｍとして次段のＣＭＯＳインバータ１２に入力される。ＣＭＯＳインバータ１２は加算されたＣＭＯＳインバータ１１ａ、１１ｂ、１１ｃの出力クロックＣＫ＿Ｍを増幅して、クロックＣＫ＿Ｏとして出力する。
また、ＣＭＯＳインバータ１１ａ、１１ｂ、１１ｃのサイズ（チャネル幅）を変えることにより、各ＣＭＯＳインバータ１１ａ、１１ｂ、１１ｃのクロック出力の重み付けを実現する事が出来る。こうする事で、図８に示すように、入力クロックＣＫ＿Ａ、ＣＫ＿Ｂ、ＣＫ＿Ｃの位相誤差をフィルタリングし、低減した出力クロックＣＫ＿Ｏを生成する事ができる。
【００２１】
以上説明したように、本発明第二の実施例によれば、入力多相クロックのうち複数のものを選択し、それらの位相をフィルタリングする事で出力多相クロックの位相を定めて出力するため、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。
位相フィルタリング回路を高次のフィルタにする事で、位相誤差低減の効果を高める事ができる。また、任意のフィルタ乗数を設定できるので、位相差平滑化の効果をより高める事ができる。また、本発明の位相差平滑化装置はＣＭＯＳインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またＣＭＯＳインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
【００２２】
［実施例３］
次に、図１０に、本発明による位相差平滑化装置の第三の実施形態の全体構成を示す。図１０には多相クロックの位相数Ｎ＝４とした時の例を載せているが、必ずしもその限りではなく、３以上の任意の位相数Ｎに対して本発明を適用する事ができる。
本実施例の位相差平滑化装置１３は、二つの位相差平滑化装置１４、１５を直列に接続したものである。まず、第一段目の位相差平滑化装置１４に入力された入力多相クロックＣＫＩＮ［３：０］のうち、隣接する位相のもの同士が、それぞれ位相補間回路１４ａ〜１４ｄに入力される。
位相補間回路１４ａ〜１４ｄはそれぞれ入力された二つのクロックの位相を内分する位相を持ったクロックを生成して出力する。こうして位相補間回路１４ａ〜１４ｄから出力されたクロックは中間多相クロックＣＫＭ［３：０］として、さらに第二段目の位相差平滑化装置１５の位相補間回路１５ａ〜１５ｄに入力される。位相補間回路１５ａ〜１５ｄはＣＫＭ［３：０］のそれぞれの位相を内分した位相のクロックを生成して出力する。
こうして位相補間回路１５ａ〜１５ｄから出力されたクロックを出力多相クロックＣＫＯＵＴ［３：０］として出力する。図１０の実施例では各クロックに対して位相補間回路は直列に二段挿入されているが、必ずしもこの限りではなく、さらに多段に位相補間回路を挿入する事も可能である。
【００２３】
本発明第三の実施形態に用いられる位相補間回路１４ａ〜１４ｄ、１５ａ〜１５ｄは、本発明第一の実施形態に用いたものと同様である。式（２）で説明したように、位相補間回路１４ａ〜１４ｄの入力クロック位相誤差Δθｉｎ［ｋ］と出力クロック位相誤差Δθｍ［ｋ］は、その位相内分比をｒ：（１−ｒ）とすると、
Δθｍ［ｋ］＝ｒ×Δθｉｎ［ｋ］＋（１−ｒ）×Δθｉｎ［ｋ＋１］・・・（８）
という関係にある。同様に、位相補間回路１５ａ〜１５ｄについても、入力クロック位相誤差をΔθｍ［ｋ］、出力クロック位相誤差をΔθｏｕｔ［ｋ］とし、その位相内分比をｓ：（１−ｓ）とすると、
Δθｏｕｔ［ｋ］＝ｓ×Δθｍ［ｋ］＋（１−ｓ）×Δθｍ［ｋ＋１］・・・（９）
という関係が成り立つ。ここで、一般的にはｒ＝ｓ＝０．５が望ましいが、必ずしもその限りではない。
【００２４】
上記式（８）と式（９）より、図１０の実施例における入力多相クロックＣＫＩＮ［３：０］と出力多相クロックＣＫＯＵＴ［３：０］の位相誤差は
Δθｏｕｔ［ｋ］＝ｒ×ｓ×Δθｉｎ［ｋ］＋｛（１−ｒ）×ｓ＋ｒ×（１−ｓ）｝×Δθｉｎ［ｋ＋１］＋（１−ｒ）×（１−ｓ）×Δθｉｎ［ｋ＋２］・・・（１０）
と表される。
式（１０）を元に、式（５）のようにＦＩＲフィルタの伝達関数を求めると
Ｈ（ｚ）＝ｒ×ｓ＋｛（１−ｒ）×ｓ＋ｒ×（１−ｓ）｝×ｚ＾（−１）＋（１−ｒ）×（１−ｓ）×ｚ＾（−２）・・・（１１）
となる。
このように、位相補間回路を直列に接続する事で、簡易な回路で高次のフィルタを実現する事ができる。式（１０）に示すように、ＦＩＲフィルタとして完全に所望の係数を得る事はできない場合があるが、平滑化の特性としては十分である。
また、図１０の実施例において各クロックに直列に挿入される位相補間回路の段数を増加する事で、さらに高次のフィルタを実現できる。
【００２５】
図１０に示した位相補間回路１４ａ〜１４ｄ、１５ａ〜１５ｄの詳細な回路構成については、図５に示したものと同様であるため、詳細な説明は省略する。ただし、図５のＣＭＯＳインバータ６については、入力信号を反転させる事が主な目的であるため、回路上必要なければ除去しても問題ない。
また、図１０による実施例は位相差平滑化の手段として位相補間回路を使用したが、その代わりに本発明第二の実施例で説明した位相フィルタ回路を直列に接続する事で位相差の平滑化を行ってもよい。
以上説明したように、本発明第三の実施例によれば、入力多相クロックのうち隣接するもの同士の位相を内分した位相を持つ多相クロックを生成し、それをまた入力として隣接位相を内分した位相を持つクロックを生成するので、より高次のフィルタを実現する事ができ、位相差平滑化の効果をより高める事ができる。また、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。
また、各位相の平滑化に用いるクロックを次段において共通して使用することができるので、回路規模を低減する事ができる。本発明の位相差平滑化装置はＣＭＯＳインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またＣＭＯＳインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
【図面の簡単な説明】
【００２６】
【図１】本発明による位相差平滑化装置の第１の実施例の全体構成を示す図である。
【図２】本発明第１の実施例における位相補間回路２の詳細な動作を示す図である。
【図３】本発明第１の実施例における位相差平滑化装置１の効果について説明する図で、（ａ）は理想的な入力多相クロックと実際の入力多相クロックの位相関係を示した図、（ｂ）は入力多相クロックの各位相の理想値からの誤差表した図、（ｃ）は出力多相クロックの位相誤を表した図である。
【図４】式（２）を表すブロック図である。
【図５】図１の実施例における位相補間回路２ａ〜２ｄの一構成例を示した図である。
【図６】図５の位相補間回路における信号の関係を示した図である。
【図７】本発明による位相差平滑化装置の第二の実施形態の全体構成の一例を示す図である。
【図８】図７における位相フィルタ回路８ａ〜８ｆの詳細な動作について説明する図で、（ａ）は入力クロックと出力クロックとの関係を示す図、（ｂ）は位相フィルタ回路８ａ〜８ｆのブロック図である。
【図９】本発明第２の実施例における位相フィルタ回路の一構成を示す図である。
【図１０】本発明による位相差平滑化装置の第３の実施形態の全体構成を示す図である。
【図１１】多相クロックの生成方法として用いられている従来例を説明する図である。
【図１２】従来装置における多相クロックの位相ばらつきについて説明する図で、（ａ）はクロックの伝送について説明する図、（ｂ）はクロックの誤差について説明する図、（ｃ）はクロックの誤差について説明する図である。
【符号の説明】
【００２７】
１…位相差平滑化装置、２ａ、２ｂ、２ｃ、２ｄ…位相補間回路、３ａ、３ｂ…バッファ、４…加算器、５ａ、５ｂ、６…ＣＭＯＳインバータ、７…位相平滑化装置、８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ…位相フィルタ回路、９ａ、９ｂ、９ｂ…バッファ、１０…加算器、１１ａ、１１ｂ、１１ｃ、１２…ＣＭＯＳインバータ、１３、１４、１５…位相差平滑化装置、１４ａ、１４ｂ、１４ｃ、１４ｄ、１５ａ、１５ｂ、１５ｃ、１５ｄ…位相補間回路、１６ａ、１６ｂ…遅延時間可変差動バッファ、１７…送信バッファ、１８…伝送路、１９…受信バッファ、２０…容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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