(57)【要約】【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。【選択図】図１
2009152458.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたソース領域およびドレイン領域と、
前記半導体基板上の前記ソース領域、前記ドレイン領域間に形成されたゲート電極と、
前記半導体基板および前記ゲート電極上に形成された層間膜と、
前記層間膜に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜を有し、前記半導体基板および前記ゲート電極と離間するように形成されたダミーフローティングパターンを備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、ｎ型能動素子が形成される第１の領域と、ｐ型能動素子が形成される第２の領域を有し、
前記ダミーフローティングパターンは、
前記第１の領域に形成され、引張応力を有する第１のダミーフローティングパターンと、
前記第２の領域に形成され、前記第１のダミーフローティングパターンと異なる膜からなり、圧縮応力または引張応力を有する第２のダミーフローティングパターンを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記膜は、積層膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板の非素子形成面側に、引張または圧縮応力を有する金属または金属化合物を含む膜を有するダミーフローティングパターンを備えることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート電極を形成し、
前記半導体基板に、アクティブエリアを形成し、
前記アクティブエリア上および前記ゲート電極上に層間膜を形成し、
前記層間膜に、前記半導体基板または前記ゲート電極に到達する第１のトレンチと、前記半導体基板および前記ゲート電極と離間する第２のトレンチを形成し、
前記第１のトレンチに金属または金属化合物を含む第１の膜を埋め込み、ビアコンタクトを形成し、
前記第２のトレンチに金属または金属化合物を含み、前記第１の膜と同じ、または異なる第２の膜を埋め込み、ダミーフローティングパターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳ−ＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器などの小型化、高機能化に伴い、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを構成するＣＭＯＳ−ＦＥＴなどにおいて、駆動力を向上させるために、キャリア移動度を上げることが検討されている。
【０００３】
キャリア移動度は、用いられる基板面方位や軸方向、格子歪みなどによる応力に依存することが知られているが、その向上・劣化の方向は、電子をキャリアとするｎ型ＭＯＳ−ＦＥＴと、ホールをキャリアとするｐ型ＭＯＳ−ＦＥＴでは異なる。例えば、Ｓｉ基板（１００）面の〈１１０〉軸方向をチャネル長方向とする場合、その方向（Ｘ方向）と基板面に垂直方向（Ｚ方向）に、Ｎ型ＭＯＳ−ＦＥＴでは引張応力を、Ｐ型ＭＯＳ−ＦＥＴでは圧縮応力を付与し、チャネル幅方向（Ｙ方向）には、それぞれ引張応力を付与することで、キャリア移動度向上させることができる。
【０００４】
それぞれの応力付与の手法としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離に、引張応力を持つＳｉＮ膜などを形成することにより、引張応力を付与する手法、Ｓｉより格子定数の大きいＳｉＧｅ層をエピタキシャル成長させることにより、圧縮応力を付与する手法、電極上に引張応力あるいは圧縮応力を持つ絶縁膜を形成するなどの手法が挙げられる。そして、それぞれの素子を作り分けすることにより、それぞれの素子に適する応力を付与することが行われている（例えば特許文献１、２など参照）。
【０００５】
しかしながら、作り分けプロセスを要するため、工程数が増加したり、プロセスマージンが低下し前後のプロセスに影響するなどの問題がある。
【特許文献１】特開平１１−３４０３３７号公報（[請求項1]、[０００９]など）
【特許文献２】特開２００６−１６５３３５号公報（[００２１]など）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板に形成されたソース領域およびドレイン領域と、前記半導体基板上の前記ソース領域、前記ドレイン領域間に形成されたゲート電極と、前記半導体基板および前記ゲート電極上に形成された層間膜と、前記層間膜に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜を有し、前記半導体基板および前記ゲート電極と離間するように形成されたダミーフローティングパターンを備えることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、半導体基板上にゲート電極を形成し、前記半導体基板に、アクティブエリアを形成し、前記アクティブエリア上および前記ゲート電極上に層間膜を形成し、前記層間膜に、前記半導体基板または前記ゲート電極に到達する第１のトレンチと、前記半導体基板および前記ゲート電極と離間する第２のトレンチを形成し、前記第１のトレンチに金属または金属化合物を含む第１の膜を埋め込み、ビアコンタクトを形成し、前記第２のトレンチに金属または金属化合物を含み、前記第１の膜と同じ、または異なる第２の膜を埋め込み、ダミーフローティングパターンを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、半導体装置の製造工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について、図面を参照して説明する。
【００１１】
図１に本実施形態の半導体装置におけるＭＯＳＦＥＴセルの断面図を示す。図に示すように、例えば半導体基板として、バルクＳｉ基板、ＳｉＧｅ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などの基板ｗを用い、基板ｗは、例えばＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）−ＳｉＮ膜１１ａ／ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜１１ｂ／ＴＥＯＳ膜１１ｃから構成されるＳＴＩ１１により素子分離されるとともに、ＳｉＮ膜１１ａにより引張応力が付与されている。素子分離された領域には、それぞれ離間したソース領域１２ａ、ドレイン領域１３ａおよびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）１２ｂ、１３ｂを有するアクティブエリアが形成されている。ソース領域１２ａ、ドレイン領域１３ａの表面には、それぞれＮｉなどのシリサイド層１４、１５が形成されている。ソース領域１２ａ、ドレイン領域１３ａに挟まれた領域上には、ゲート絶縁膜１６ａを介して形成された多結晶シリコン層１６ｂおよびシリサイド層１６ｃからなるゲート電極１６が形成されている。ゲート電極１６には、ＴＥＯＳなどの絶縁膜１７ａ／ＬＰ−ＳｉＮ膜１７ｂからなるゲート側壁が形成されている。
【００１２】
これらの上層には、例えばＳｉＮ膜１８ａ／Ｐ−ＳｉＮ膜１８ｂ／ＴＥＯＳ膜１８ｃからなる層間膜１８が形成されており、ＳｉＮ膜１８ａにより、引張応力が付与されている。そして、層間膜１８を貫通するように、ゲート電極１６に到達するビアコンタクト１９、シリサイド層１４、１５に到達するビアコンタクト２０、２１が形成されている。さらに、ビアコンタクト１９とビアコンタクト２０、２１の間に、それぞれアクティブエリアと離間したダミーフローティングパターン２２が形成されている。これらビアコンタクト１９、２０、２１およびダミーフローティングパターン２２は、それぞれチタンなどのバリアメタル膜／タングステンなどのメタル膜より構成されており、ダミーフローティングパターン２２により、引張応力が付与されている。
【００１３】
さらに、ビアコンタクト１９、２０、２１の上層には、層間膜２３により分離された、Ｔｉなどのバリアメタル膜２４ａ／Ｃｕ２４ｂ膜からなる配線２４が形成されている。
【００１４】
このような半導体装置は、以下のようにして形成される。
【００１５】
先ず、図２に示すように、基板ｗ上に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮ膜を例えば１５０ｎｍ形成する。ＳｉＮ膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりＳｉＮ膜をエッチングする。さらに基板ｗを例えば３００ｎｍエッチングし、レジストパターンを剥離して、ＳＴＩトレンチを形成する。
【００１６】
次いで、ＬＰＣＶＤ法により、ＳｉＮ膜１１ａとなるＳｉＮ膜を例えば２０ｎｍ形成し、さらに絶縁膜１１ｂとなるＴＥＯＳ膜などの絶縁膜を全面に堆積させ、ＳＴＩトレンチを埋め込む。これを所定の深さまでエッチバックして、ＳｉＮ膜１１ａの一部を露出させ、露出した部分をエッチングにより除去する。そして、絶縁膜１１ｃとなるＴＥＯＳ膜などの絶縁膜を全面に堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、ＳｉＮ膜をストッパーとして、平坦化を行う。
【００１７】
さらに、絶縁膜１１ｃを例えば１００ｎｍ程度エッチングし、その上面を基板ｗの表面から所定の高さとする。そして、基板ｗ表面のＳｉＮ膜をエッチングにより全剥離することにより、ＳＴＩ１１を形成する。
【００１８】
次いで、図３に示すように、Ｐ型あるいはＮ型素子領域を形成するために、基板中に不純物注入を行い、例えば１０００℃以上で熱処理を施すことにより、基板ｗの表面側にＰ型あるいはＮ型のウェル、チャネル領域を形成する。そして、基板ｗ上にゲート絶縁膜１６ａとなる絶縁膜を例えば１ｎｍ形成し、さらにＬＰＣＶＤ法によりゲート電極１６を構成する多結晶シリコン層１６ｂとなる多結晶シリコンを例えば１５０ｎｍ形成する。
【００１９】
そして、多結晶シリコン上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ法により多結晶シリコンをエッチングし、レジストパターンを剥離して、ゲート電極１６を構成する多結晶シリコン層１６ｂを形成する。さらに、露出した絶縁膜を、ウェットエッチングにより全剥離してゲート電極１６を形成する。
【００２０】
次いで、図４に示すように、Ｐ型あるいはＮ型のウェル、チャネル領域中に、不純物注入を行い、例えば８００℃程度の熱処理を施すことにより、ＬＤＤ１２ｂ、１３ｂとなる浅い不純物拡散領域を形成する。そして、全面にＬＰＣＶＤ法により絶縁膜を例えば２０ｎｍ形成した後、全面にＬＰＣＶＤ法によりＳｉＮ膜を形成し、ＲＩＥ法によりエッチバックすることにより、ゲート電極１６に絶縁膜１７ａ／ＳｉＮ膜１７ｂからなるゲート側壁を形成する。
【００２１】
そして、ゲート電極１６およびウェル、チャネル領域、拡散領域中に不純物注入を行い、例えば１０００℃以上の熱処理を施すことにより、ソース領域１２ａ、ドレイン領域１３ａと、ＬＤＤ１２ｂ、１３ｂが形成される。さらに、サリサイド法により、ソース領域１２ａ、ドレイン領域１３ａおよび多結晶シリコン層１６ｂ表面に、それぞれシリサイド層１４、１５、１６ｃを選択的に形成する。
【００２２】
次いで、図５に示すように、全面にＬＰＣＶＤ法により、ＳｉＮ膜１８ａを例えば３０ｎｍ形成し、ＳｉＮ膜１８ａ上に、ＬＰＣＶＤ法により、Ｐ−ＳｉＮ膜などの絶縁膜を例えば４００ｎｍ形成し、ＣＭＰ法により平坦化して、絶縁膜１８ｂを形成する。さらにプラズマＣＶＤ法により、絶縁膜１８ｂ上にＴＥＯＳ膜などの絶縁膜１８ｃを例えば２００ｎｍ形成する。
【００２３】
そして、絶縁膜１８ｃ上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。このとき、レジストパターンには、それぞれビアコンタクト１９、２０、２１のパターンと、ビアコンタクト１９とビアコンタクト２０、２１間にそれぞれ配置されたダミーフローティングパターン２２のパターンが形成されており、ダミーフローティングパターン２２のパターンは、加工限界以下の寸法とする。このようなレジストパターンをマスクとして、ＲＩＥ法により絶縁膜１８ｃ、絶縁膜１８ｂ、ＳｉＮ膜１８ａをエッチングし、レジストパターンを剥離して、図６に上面図を示すように、コンタクトホール１９’、２０’、２１’およびダミーフローティングホール２２’を形成する。このとき、ダミーフローティングホール２２’は、加工限界以下の寸法で形成されているため、アクティブエリアに到達することなく絶縁膜１８ｂの途中でエッチストップする。
【００２４】
次いで、図７に示すように、バリアメタル膜１９ａ、２０ａ、２１ａ、２２ａとなるチタンなどのバリアメタル膜を、スパッタ法により形成し、バリアメタル膜上に、メタル膜１９ｂ、２０ｂ、２１ｂ、２２ｂとなるタングステンなどのメタル膜を、熱ＣＶＤ法により形成して、コンタクトホール１９’、２０’、２１’およびダミーフローティングホール２２’を埋め込む。そして、ＣＭＰ法により、絶縁膜１８ｃ上のメタル膜、バリアメタル膜を除去することにより、ビアコンタクトホール１９’、２０’、２１’およびダミーフローティングホール２２’内に、それぞれシリサイド層１４、１５、１６ｃに到達するビアコンタクト１９、２０、２１と、アクティブエリアと離間したダミーフローティングパターン２２を形成する。このとき、ダミーフローティングパターン２２内のバリアメタル膜２２ａ、メタル膜２２ｂは、引張応力を有している。
【００２５】
さらに、絶縁膜１８ｃおよびビアコンタクト１９、２０、２１、ダミーフローティングパターン２２上に、プラズマＣＶＤ法により、層間膜２３となる絶縁膜を例えば２００ｎｍ形成する。絶縁膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ法により絶縁膜をエッチングし、レジストパターンを剥離して、層間膜２３およびトレンチが形成される。
【００２６】
次いで、スパッタ法により、バリアメタル膜２４ａとなるチタンなどのバリアメタル膜を形成し、バリアメタル膜上に、メッキ法により、Ｃｕ膜２４ｂを形成して、トレンチを埋め込む。そして、ＣＭＰ法により、絶縁膜１８ｃ上のＣｕ膜、バリアメタル膜を除去することにより、トレンチ内にバリアメタル膜２４ａ／Ｃｕ膜２４ｂからなる配線２４を形成することにより、図１に示すような半導体装置が形成される。そして。配線上に形成されるメタルパッドに電圧を印加することにより、動作させることができる。
【００２７】
このようにして、ゲート電極近傍に引張応力を有するダミーフローティングパターンを形成することにより、ゲート電極近傍に引張応力を付与することが可能となる。そして、キャリア移動度の向上を図ることができ、ＣＭＯＳ−ＦＥＴなどの半導体装置における駆動力の向上を図ることが可能となる。
【００２８】
本実施形態において、ダミーフローティングパターン２２をビアコンタクト１９とビアコンタクト２０、２１間に配置したが、ゲート電極近傍に効果的に応力を印加できるように配置されていればよい。例えば、図８に示すように、ビアコンタクト１９およびビアコンタクト２０、２１を挟むように、ダミーフローティングパターン３２を配置してもよい。また、図９に示すように、ビアコンタクト１９およびビアコンタクト２０、２１を挟み、ゲート電極１６を囲むように、ダミーフローティングパターン４２を配置してもよい。また、図１０に示すように、基板ｗの裏面（非素子形成面）側にダミーフローティングパターン５２を形成してもよく、さらにこれらを組合せてもよい。
【００２９】
また、本実施形態において、引張応力を付与するダミーフローティングパターン内の膜として、チタン膜／タングステン膜を用いたが、このような膜に限定されるものではない。例えば、チタン膜、タングステン膜の他、チタン酸化膜、チタン窒化膜、タンタル膜、タンタル酸化膜、タンタル窒化膜、Ａｌ膜、Ｃｕ膜を単層で、あるいは積層して用いることができる。
【００３０】
また、本実施形態において、ダミーフローティングパターンにより引張応力を付与したが、ダミーフローティングパターンにより圧縮応力を付与してもよい。ダミーフローティングパターンにより、その膜の材料、膜厚、層構成、形成プロセスなどに依存して、引張／圧縮のいずれかの応力が付与される。従って、ダミーフローティングパターン内の膜を、例えばＣｕ膜としたり、上述したチタン膜、タングステン膜、チタン酸化膜、チタン窒化膜、タンタル膜、タンタル酸化膜、タンタル窒化膜、Ａｌ膜などの膜厚、層構成、形成プロセスなどを適宜変動させることにより、ゲート電極近傍に圧縮応力を付与したり、応力を緩和することも可能である。
【００３１】
そして、基板の面方向にも依存するが、このようにして、例えば、Ｃ−ＭＯＳＦＥＴにおいて、ｎ型能動素子が形成される領域に引張応力を、ｐ型能動素子領域に圧縮応力をそれぞれ付与することにより、それぞれの領域においてキャリア移動度の向上を図ることが可能となる。
【００３２】
また、本実施形態においては、ダミーフローティングパターン内の膜をビアコンタクトと同じ構成として、ダミーフローティングパターンをビアコンタクトと同時に形成したが、必ずしも同時に形成する必要はない。しかしながら、同時形成により、工程数を増加させることなく、ゲート電極近傍に応力を付与することが可能となる。このとき、ダミーフローティングパターンを加工限界以下の寸法にすることにより、ダミーフローティングホールの深さを制御したが、グレイトーン、ハーフトーンなどの多階調マスクを用いることにより、ビアコンタクトホールと異なる深さに制御することも可能であり、その他、エッチング深さを変動させる種々の手法を用いることができる。
【００３３】
また、ダミーフローティングパターンは、効率的にゲート電極近傍に応力を付与するためには、できるだけゲート電極近傍まで形成されることが好ましい。しかしながら、ゲート電極、あるいはアクティブエリアに到達すると、応力が開放されてしまうため、これらに到達しない深さであることが必要である。プロセスにおけるばらつきを考慮すると、ダミーフローティングパターンの底部が、例えばゲート電極の高さの１．５倍の位置となるように配置すればよい。
【００３４】
また、本実施形態においては、ダミーフローティングパターン上に層間膜が形成され、上層配線（多層配線）と非導通であるが、上層配線（多層配線）と接続されていてもよい。導通であっても、非導通であっても、ゲート電極近傍への応力の付与には影響はなく、また電気的な不具合も認められないためである。従って、上層配線の配置は、ダミーフローティングパターンの配置に影響されることなく、適宜決定することが可能である。
【００３５】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様による半導体装置におけるＭＯＳＦＥＴセルの断面図。
【図２】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す図。
【図３】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す図。
【図４】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す図。
【図５】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す図。
【図６】本発明の一態様におけるダミーフローティングパターンの配置を示す図。
【図７】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す図。
【図８】本発明の一態様におけるダミーフローティングパターンの配置を示す図。
【図９】本発明の一態様におけるダミーフローティングパターンの配置を示す図。
【図１０】本発明の一態様におけるダミーフローティングパターンの配置を示す図。
【符号の説明】
【００３７】
ｗ…基板、１１…ＳＴＩ、１２ａ…ソース領域、１２ｂ、１３ｂ…ＬＤＤ、１３ａ…ドレイン領域、１４、１５、１６ｃ…シリサイド層、１６…ゲート電極、１６ａ…ゲート絶縁膜、１６ｂ…多結晶シリコン層、１７ａ…絶縁膜、１７ｂ…ＳｉＮ膜、１８、２３…層間膜、１９、２０、２１…ビアコンタクト、１９’、２０’、２１’…コンタクトホール、２２、３２、４２、５２…ダミーフローティングパターン、２２’…ダミーフローティングホール、２４…配線。
【図１】
2009152458.tif 000003
【図２】
2009152458.tif 000004
【図３】
2009152458.tif 000005
【図４】
2009152458.tif 000006
【図５】
2009152458.tif 000007
【図６】
2009152458.tif 000008
【図７】
2009152458.tif 000009
【図８】
2009152458.tif 000010
【図９】
2009152458.tif 000011
【図１０】
2009152458.tif 000012