(57)【要約】 【課題】  外付け部品を用いることなく、入力端子に印加される負極性のサージ電圧による集積回路の破壊および誤動作を防止することができる集積回路装置および電子機器を提供する。【解決手段】  ＥＳＤ保護素子１１は、エミッタが入力端子１３に接続され、コレクタが電源Ｖｃｃに接続され、ベースが抵抗素子１１２を介して入力端子１３に接続されているＮＰＮトランジスタ１１１と、一端がトランジスタ１１１のベースに接続され、他端が入力端子１３に接続されている抵抗素子１１２とを備えている。さらに、集積回路１は、Ｐ型半導体から成る基板と、Ｎウェルを一部に有し、隣接するＮウェルの間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備える。集積回路１を形成する回路形成素子のうち入力端子１３に接続されている回路形成素子は、Ｎウェルを除く残余の部分である。【選択図】      図１
2009212169.tif 000002
【特許請求の範囲】
【請求項１】
入力端子を有し、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子から入力される信号に応じて動作する集積回路部と、
一端が前記入力端子に接続されている抵抗と、コレクタが前記集積回路部に供給される電源に接続され、エミッタが前記入力端子に接続され、ベースが前記抵抗の他端に接続されているＮＰＮ型のトランジスタとを備え、前記基板上に形成されて、前記集積回路部とともに集積化して形成されている保護回路部とを含み、
複数の前記回路形成素子のうち前記入力端子に接続されている回路形成素子は、前記基板に隣接する前記Ｎ型半導体部を除く残余の部分において、前記入力端子に接続されていることを特徴とする集積回路装置。
【請求項２】
前記保護回路部は、カソードが前記電源に接続され、アノードが前記入力端子に接続されているダイオードをさらに備えていることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記集積回路部は、２つの前記入力端子と、ベースが前記２つの入力端子のそれぞれに接続されている差動型の２つの第２のＮＰＮトランジスタとを備え、
前記保護回路部は、前記２つの入力端子のそれぞれに個別に設けられていることを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記集積回路部は、２つの前記入力端子と、エミッタが前記２つの入力端子のそれぞれに接続されている差動型の２つのＰＮＰ型のトランジスタとを備え、
前記保護回路部は、前記２つの入力端子のそれぞれに個別に設けられていることを特徴とする請求項１に記載の集積回路装置。
【請求項５】
入力端子と、入力端子から入力される信号に応じて動作する集積回路部と、前記入力端子に印加される異常な電圧から前記集積回路部を保護する保護回路部とを備えている集積回路装置であって、
前記保護回路部は、
一端が前記入力端子に接続されている第１の抵抗と、
コレクタが前記集積回路部に供給される電源に接続され、エミッタが前記入力端子に接続され、ベースが前記第１の抵抗の他端に接続されている第１のＮＰＮ型のトランジスタと、
一端が前記入力端子に接続され、他端が前記集積回路部に接続されている第２の抵抗と、
エミッタが前記集積回路部に接続され、コレクタが前記電源に接続され、ベースに予め定める電位が与えられている第２のＮＰＮ型のトランジスタとを備えていることを特徴とする集積回路装置。
【請求項６】
請求項１〜５のいずれか１つに記載の集積回路装置を用いていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の入力端子などに異常な電圧が印加されても集積回路が破壊されることを防止することができる集積回路装置および電子機器に関する。
【背景技術】
【０００２】
集積回路の入力端子に静電気放電などによる異常な電圧が印加されると、異常な電流が集積回路内を流れ、集積回路が破壊されることがある。このような異常な電圧が印加されても、集積回路が破壊されることを防止するための従来の技術として、以下のようなものがある。
【０００３】
たとえば、特許文献１に記載されている半導体集積回路のＥＳＤ（Electrostatic
Discharge：静電気放電）保護構造は、入出力パッドから入る静電気を集積回路内の半導体素子を破壊することなくグランドに抜けるように、集積回路内に寄生ＳＣＲ（Silicon
Controlled Rectifier：サイリスタ）からなるＥＳＤ保護素子を形成することによって、静電気放電から集積回路を保護する。
【０００４】
特許文献２に記載されている静電放電の保護回路は、エミッタが、保護される端子に、コレクタが集積回路に対する電源線路に、そして、ベースがグランドにそれぞれ接続されているＮＰＮ型のバイポーラトランジスタを備える。特許文献３に記載されている作動増幅回路は、差動増幅回路の入力部にあるＰＮＰトランジスタのベースに接続された端子と、前記端子に一端が接続され、他端に負極性信号が入力される正入力端子あるいは負入力端子が接続された複数個の抵抗の直列接続列と、前記直列接続列の一接続点にエミッタが接続され、コレクタおよびベースがグランドに接続されたトランジスタとを備える。
【０００５】
図１は、従来の技術による集積回路９の回路構成を示す図である。集積回路９は、ＥＳＤ保護素子９１、信号処理回路９２および入力端子９３を備えている。信号処理回路９２は、ベースが入力端子９３に接続されているＰＮＰ型のトランジスタ（以下「ＰＮＰトランジスタ」という）９２１を備えている。入力端子９３は、抵抗素子９４を介して基板の入力端子（以下「基板入力端子」という）９５に接続されている。ＥＳＤ保護素子９１は、コレクタが入力端子９３に接続され、エミッタがグランドに接続され、ベースが抵抗素子９１２を介してグランドに接続されているＮＰＮ型のトランジスタ（以下「ＮＰＮトランジスタ」という）９１１と、一端がトランジスタ９１１のベースに接続され、他端がグランドに接続されている抵抗素子９１２と、カソードが電源Ｖｃｃに接続され、アノードが入力端子９３に接続されているダイオード９１３とを備えている。
【０００６】
【特許文献１】特開２００２−９４００１号公報
【特許文献２】特開平１１−１６８１８１号公報
【特許文献３】特開２００１−３０８６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
正極性のサージ電圧が基板入力端子９５に印加されると、トランジスタ９１１がオン状態となり、入力端子９３の電位の上昇を抑えるので、正極性のサージ電圧から集積回路を保護することができる。しかしながら、負極性のサージ電圧が基板入力端子９５に印加されると、集積回路内に形成されている寄生トランジスタの影響で、回路が誤動作することがある。
【０００８】
図２は、集積回路８に形成される寄生トランジスタを説明するための図である。集積回路８は、Ｐ型半導体からなる基板８０１に隣接してＮ型半導体から成るＮウェル８０２，８０３が形成され、Ｎウェル８０２とＮウェル８０３とはＰ型半導体の分離層８０４によって分離されている。Ｎウェルは、Ｐ型半導体からなる基板に隣接して形成されているＮ型半導体のことである。Ｎウェル８０２にはＰ型半導体８０５が形成され、Ｐ型半導体８０５にはＮ型半導体８０６が形成され、Ｎウェル８０２、Ｐ型半導体８０５およびＮ型半導体８０６によって、ＮＰＮトランジスタ８１が形成されている。Ｎウェル８０３にはＰ型半導体８０７およびＰ型半導体８０７が形成され、Ｎウェル８０３、Ｐ型半導体８０７およびＰ型半導体８０７によって、ＰＮＰトランジスタ８２が形成されている。さらに、Ｐ型半導体の基板８０１、Ｎウェル８０２およびＮウェル８０３によって、寄生トランジスタ８３が形成されている。
【０００９】
トランジスタ８２のベースが入力端子９３に接続されている場合、入力端子９３に負極性のサージ電圧が印加されると、寄生トランジスタ８３のコレクタに負極性のサージ電圧が印加されることになる。寄生トランジスタ８３のコレクタつまりＮウェル８０３に負極性のサージ電圧が印加されると、Ｐ型拡散とＮ型拡散との逆バイアスによって成立している寄生トランジスタ８３のコレクタベース間の素子分離が保てなくなり、寄生トランジスタ８３が動作し、集積回路８が誤動作することとなる。したがって、図１に示したトランジスタ９１１のコレクタがＮウェルである場合、集積回路９が同様に誤動作することとなる。
【００１０】
従来の技術では、集積回路の入力端子に、クランプ回路、あるいはショットキーダイオードなどの外付け部品を接続することによって、負極性のサージ電圧から集積回路を保護しているが、外付け部品が必要であり、コスト削減および小型化の阻害要因となっている。
【００１１】
本発明の目的は、外付け部品を用いることなく、入力端子に印加される負極性のサージ電圧による集積回路の破壊および誤動作を防止することができる集積回路装置および電子機器を提供することである。
【課題を解決するための手段】
【００１２】
本発明（１）は、入力端子を有し、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子から入力される信号に応じて動作する集積回路部と、
一端が前記入力端子に接続されている抵抗と、コレクタが前記集積回路部に供給される電源に接続され、エミッタが前記入力端子に接続され、ベースが前記抵抗の他端に接続されているＮＰＮ型のトランジスタとを備え、前記基板上に形成されて、前記集積回路部とともに集積化して形成されている保護回路部とを含み、
複数の前記回路形成素子のうち前記入力端子に接続されている回路形成素子は、前記基板に隣接する前記Ｎ型半導体部を除く残余の部分において、前記入力端子に接続されていることを特徴とする集積回路装置である。
【００１３】
また本発明（５）は、入力端子と、入力端子から入力される信号に応じて動作する集積回路部と、前記入力端子に印加される異常な電圧から前記集積回路部を保護する保護回路部とを備えている集積回路装置であって、
前記保護回路部は、
一端が前記入力端子に接続されている第１の抵抗と、
コレクタが前記集積回路部に供給される電源に接続され、エミッタが前記入力端子に接続され、ベースが前記第１の抵抗の他端に接続されている第１のＮＰＮ型のトランジスタと、
一端が前記入力端子に接続され、他端が前記集積回路部に接続されている第２の抵抗と、
エミッタが前記集積回路部に接続され、コレクタが前記電源に接続され、ベースに予め定める電位が与えられている第２のＮＰＮ型のトランジスタとを備えていることを特徴とする集積回路装置である。
【００１４】
また本発明（６）は、前記集積回路装置を用いていることを特徴とする電子機器である。
【発明の効果】
【００１５】
本発明（１）によれば、入力端子を有し、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備えている集積回路部は、入力端子から入力される信号に応じて動作する。
【００１６】
一端が前記入力端子に接続されている抵抗と、コレクタが前記集積回路部に供給される電源に接続され、エミッタが前記入力端子に接続され、ベースが前記抵抗の他端に接続されているＮＰＮ型のトランジスタとを備えている保護回路部は、前記基板上に形成されて、前記集積回路部とともに集積化して形成されている。そして、複数の前記回路形成素子のうち前記入力端子に接続されている回路形成素子は、前記基板に隣接する前記Ｎ型半導体部を除く残余の部分において、前記入力端子に接続されている。
【００１７】
したがって、入力端子に負極性のサージ電圧が印加されても、保護回路部によって、集積回路部に異常な電流が流れることを防止し、さらに集積回路部のＮ型半導体部に負極性の電圧が印加されることがないので、外付け部品を用いることなく、入力端子に印加される負極性のサージ電圧による集積回路部の破壊および誤動作を防止することができる。そして、外付け部品を用いる必要がないので、コスト削減および小型化を図ることができる。
【００１８】
また本発明（５）によれば、集積回路装置は、入力端子と、入力端子から入力される信号に応じて動作する集積回路部と、前記入力端子に印加される異常な電圧から前記集積回路部を保護する保護回路部とを備えている。そして、前記保護回路部は、一端が前記入力端子に接続されている第１の抵抗と、コレクタが前記集積回路部に供給される電源に接続され、エミッタが前記入力端子に接続され、ベースが前記第１の抵抗の他端に接続されている第１のＮＰＮ型のトランジスタと、一端が前記入力端子に接続され、他端が前記集積回路部に接続されている第２の抵抗と、エミッタが前記集積回路部に接続され、コレクタが前記電源に接続され、ベースに予め定める電位が与えられている第２のＮＰＮ型のトランジスタとを備えている。
【００１９】
したがって、第１の抵抗および第１のＮＰＮ型のトランジスタからなるＥＳＤ保護素子によって、前記集積回路部に異常な電流が流れることを防止し、第２の抵抗および第２のＮＰＮ型のトランジスタからなるクランプ回路によって、前記集積回路部の入力部が負電圧になることを防止することができる。すなわち、外付け部品を用いることなく、入力端子に印加される負極性のサージ電圧による集積回路部の破壊および誤動作を防止することができる。そして、外付け部品を用いる必要がないので、コスト削減および小型化を図ることができる。
【００２０】
また本発明（６）によれば、前記集積回路装置を用いているので、電子機器が用いる集積回路装置の入力端子に負サージが印加されても、集積回路装置が破壊されることも誤動作することもなく、負サージに対して強い電子機器を実現することができる。
【発明を実施するための最良の形態】
【００２１】
図３は、本発明の実施の第１の形態である集積回路１の回路構成を示す図である。集積回路装置である集積回路１は、ＥＳＤ保護素子１１および信号処理回路１２および入力端子１３を備えている。集積回路部である信号処理回路１２は、コンパレータあるいはアンプなどの回路であり、入力端子１３を有し、コンパレータあるいはアンプなどの回路の入力部が入力端子１３に接続されている。入力端子１３は、抵抗素子１４を介して基板の入力端子（以下「基板入力端子」という）１５に接続されている。
【００２２】
保護回路部であるＥＳＤ保護素子１１は、エミッタが入力端子１３に接続され、コレクタが電源Ｖｃｃに接続され、ベースが抵抗素子１１２を介して入力端子１３に接続されているＮＰＮ型のトランジスタ（以下「ＮＰＮトランジスタ」という）１１１と、一端がトランジスタ１１１のベースに接続され、他端が入力端子１３に接続されている抵抗である抵抗素子１１２とを備えている。電源Ｖｃｃは、集積回路１に電力を供給する電源であり、バッテリーなどの直流電源、あるいはその直流電源の電圧を降圧した電源である。
【００２３】
集積回路１は、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子１３から入力される信号に応じて動作する。以下、Ｐ型半導体からなる基板に隣接して形成されているＮ型半導体部をＮウェルという。
【００２４】
Ｐ型半導体から成る基板は、たとえば図２に示した基板８０１であり、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部は、たとえば図２に示したＮウェル８０２およびＮウェル８０３であり、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部は、たとえば図２に示したＰ型半導体８０４であり、回路形成素子は、たとえばＮウェル８０２、Ｎウェル８０３、Ｐ型半導体８０４、Ｐ型半導体８０５、Ｎ型半導体８０６、Ｐ型半導体８０７およびＰ型半導体８０７である。
【００２５】
ＥＳＤ保護素子１１および信号処理回路１２は、集積回路１内に形成されている半導体素子であるが、集積回路１を形成する回路形成素子のうち入力端子１３に接続されている回路形成素子は、Ｎウェルを除く残余の部分である。したがって、集積回路１は、入力端子１３にＮウェルが接続されていないので、基板入力端子１５に負極性のサージ電圧（以下「負サージ」という）が印加されても、集積回路１に形成されているＮウェルに負電圧が印加されることがなく、集積回路１の寄生トランジスタによる誤動作を防止することができる。さらに、入力端子１３に負サージが印加されても、ＥＳＤ保護素子１１によって、異常な電流が信号処理回路１２に流れることを防止し、集積回路２が破壊されることを防止することができる。
【００２６】
このように、入力端子１３を有し、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮウェルを一部に有し、隣接するＮウェルの間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備えている信号処理回路１２は、入力端子１３から入力される信号に応じて動作する。
【００２７】
一端が入力端子１３に接続されている抵抗素子１１２と、コレクタが信号処理回路１２に供給される電源Ｖｃｃに接続され、エミッタが入力端子１３に接続され、ベースが抵抗素子１１２の他端に接続されているＮＰＮ型のトランジスタ１１１とを備えているＥＳＤ保護素子１１は、、前記基板上に形成されて、信号処理回路１２とともに集積化して形成されている。そして、複数の回路形成素子のうち入力端子１３に接続されている回路形成素子は、前記基板に隣接するＮウェルを除く残余の部分において、入力端子１３に接続されている。
【００２８】
したがって、入力端子１３に負極性のサージ電圧が印加されても、ＥＳＤ保護素子１１によって、信号処理回路１２に異常な電流が流れることを防止し、さらに集積回路１のＮウェルに負極性の電圧が印加されることがないので、外付け部品を用いることなく、入力端子に印加される負極性のサージ電圧による集積回路１の破壊および誤動作を防止することができる。そして、外付け部品を用いる必要がないので、コスト削減および小型化を図ることができる。
【００２９】
図４は、本発明の実施の第２の形態である集積回路２の回路構成を示す図である。集積回路装置である集積回路２は、ＥＳＤ保護素子２１および信号処理回路２２を備えている。集積回路部である信号処理回路２２は、コンパレータあるいはアンプなどの回路であり、入力端子２３を有し、コンパレータあるいはアンプなどの回路の入力部が入力端子２３に接続されている。入力端子２３は、抵抗素子２４を介して基板入力端子２５に接続されている。
【００３０】
保護回路部であるＥＳＤ保護素子２１は、エミッタが入力端子２３に接続され、コレクタが電源Ｖｃｃに接続され、ベースが抵抗素子２１２を介して入力端子１３に接続されているＮＰＮトランジスタ２１１と、一端がトランジスタ２１１のベースに接続され、他端が入力端子２３に接続されている抵抗である抵抗素子２１２と、カソードが電源Ｖｃｃに接続され、アノードが入力端子２３に接続されているダイオード２１３とを備えている。電源Ｖｃｃは、集積回路２に電力を供給する電源であり、バッテリーなどの直流電源、あるいはその直流電源の電圧を降圧した電源である。
【００３１】
集積回路２は、集積回路１と同様に、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子２３から入力される信号に応じて動作する。
【００３２】
ＥＳＤ保護素子２１および信号処理回路２２は、集積回路２内に形成されている半導体素子であるが、集積回路２を形成する回路形成素子のうち入力端子２３に接続されている回路形成素子は、Ｎウェルを除く残余の部分である。したがって、集積回路２は、入力端子２３にＮウェルが接続されていないので、基板入力端子２５に負サージが印加されても、集積回路２に形成されているＮウェルに負電圧が印加されることがなく、集積回路２の寄生トランジスタによる誤動作を防止することができる。さらに、入力端子２３に負サージが印加されても、ＥＳＤ保護素子２１によって、異常な電流が信号処理回路２２に流れることを防止し、集積回路２が破壊されることを防止することができる。
【００３３】
このように、ＥＳＤ保護素子２１は、カソードが電源Ｖｃｃに接続され、アノードが入力端子２３に接続されているダイオード２１３をさらに備えているので、正極性のサージ電圧が印加された場合のＥＳＤ耐力を向上することができる。
【００３４】
図５は、本発明の実施の第３の形態である集積回路３の回路構成を示す図である。集積回路装置である集積回路３は、ＥＳＤ保護素子３１，３２および信号処理回路３３を備えている。集積回路部である信号処理回路３３は、入力端子３４，３５と、入力端子３４，３５にそれぞれのベースが接続されているトランジスタが、ＮＰＮトランジスタ３３１，３３２からなるコンパレータあるいはアンプなどの回路とを備えている。入力端子３４は、抵抗素子３６を介して基板入力端子３８に接続され、入力端子３５は、抵抗素子３７を介して基板入力端子３９に接続されている。
【００３５】
保護回路部であるＥＳＤ保護素子３１，３２は、図３に示したＥＳＤ保護素子１１と同じ回路構成であり、重複を避けるために回路構成の説明は省略する。ＥＳＤ保護素子３１のトランジスタ３１１のエミッタが入力端子３４およびトランジスタ３３１のベースに接続され、ＥＳＤ保護素子３２のトランジスタ３２１のエミッタが入力端子３５およびトランジスタ３３２のベースに接続されている。電源Ｖｃｃは、集積回路３に電力を供給する電源であり、バッテリーなどの直流電源、あるいはその直流電源の電圧を降圧した電源である。
【００３６】
集積回路３は、集積回路１と同様に、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子３４，３５から入力される信号に応じて動作する。
【００３７】
ＥＳＤ保護素子３１，３２および信号処理回路３３は、集積回路３内に形成されている半導体素子であるが、集積回路３を形成する回路形成素子のうち入力端子３４，３５に接続されている回路形成素子は、Ｎウェルを除く残余の部分である。したがって、集積回路３は、入力端子３４，３５にＮウェルが接続されていないので、基板入力端子３８，３９に負サージが印加されても、集積回路３に形成されているＮウェルに負電圧が印加されることがなく、集積回路３の寄生トランジスタによる誤動作を防止することができる。さらに、入力端子３４，３５に負サージが印加されても、ＥＳＤ保護素子３１，３２によって、異常な電流が信号処理回路３３に流れることを防止し、集積回路３が破壊されることを防止することができる。
【００３８】
このように、信号処理回路３３は、２つの前記入力端子３４，３５と、ベースが２つの入力端子３４，３５のそれぞれに接続されている差動型の２つのＮＰＮトランジスタ３３１，３３２とを備え、ＥＳＤ保護素子３１，３２は、２つの入力端子３４，３５のそれぞれに個別に設けられている。したがって、ＮＴＮトランジスタ３３１，３３２を用いたコンパレータあるいはアンプなどの差動型の信号処理回路３３に対しても、外付け部品を用いることなく、集積回路３の入力端子３４，３５に印加される負極性のサージ電圧による集積回路３の破壊および誤動作を防止することができる。
【００３９】
図６は、本発明の実施の第４の形態である集積回路４の回路構成を示す図である。集積回路装置である集積回路４は、ＥＳＤ保護素子４１，４２および信号処理回路４３を備えている。集積回路部である信号処理回路４３は、入力端子４４，４５と、入力端子４４，４５にそれぞれのエミッタが接続されているトランジスタが、ＰＮＰ型のトランジスタ（以下「ＰＮＰトランジスタ」という）４３１，４３２からなるコンパレータあるいはアンプなどの回路とを備えている。入力端子４４は、抵抗素子４６を介して基板入力端子４８に接続され、入力端子４５は、抵抗素子４７を介して基板入力端子４９に接続されている。
【００４０】
保護回路部であるＥＳＤ保護素子４１，４２は、図３に示したＥＳＤ保護素子１１と同じ回路構成であり、重複を避けるために回路構成の説明は省略する。ＥＳＤ保護素子４１のトランジスタ４１１のエミッタが入力端子４４およびトランジスタ４３１のエミッタに接続され、ＥＳＤ保護素子４２のトランジスタ４２１のエミッタが入力端子４５およびトランジスタ４３２のエミッタに接続されている。電源Ｖｃｃは、集積回路４に電力を供給する電源であり、バッテリーなどの直流電源、あるいはその直流電源の電圧を降圧した電源である。
【００４１】
集積回路４は、集積回路１と同様に、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子４４，４５から入力される信号に応じて動作する。
【００４２】
ＥＳＤ保護素子４１，４２および信号処理回路４３は、集積回路４内に形成されている半導体素子であるが、集積回路４を形成する回路形成素子のうち入力端子４４，４５に接続されている回路形成素子は、Ｎウェルを除く残余の部分である。したがって、集積回路４は、入力端子４４，４５にＮウェルが接続されていないので、基板入力端子４８，４９に負サージが印加されても、集積回路４に形成されているＮウェルに負電圧が印加されることがなく、集積回路４の寄生トランジスタによる誤動作を防止することができる。さらに、入力端子４４，４５に負サージが印加されても、ＥＳＤ保護素子４１，４２によって、異常な電流が信号処理回路４３に流れることを防止し、集積回路４が破壊されることを防止することができる。
【００４３】
このように、信号処理回路４３は、２つの入力端子４４，４５と、エミッタが２つの入力端子４４，４５のそれぞれに接続されている差動型の２つのＰＮＰ型のトランジスタ４３１，４３２とを備え、ＥＳＤ保護素子４１，４２は、２つの入力端子４４，４５のそれぞれに個別に設けられている。したがって、ＰＮＰトランジスタ４３１，４３２を用いたコンパレータあるいはアンプなどの差動型の信号処理回路４３に対しても、外付け部品を用いることなく、入力端子４４，４５に印加される負極性のサージ電圧による集積回路４の破壊および誤動作を防止することができる。
【００４４】
図７は、本発明の実施の第５の形態である集積回路５の回路構成を示す図である。集積回路装置である集積回路５は、保護回路５１，５２および信号処理回路５３を備えている。集積回路部である信号処理回路５３は、入力端子５４，５５と、入力端子５４，５５にそれぞれのベースが接続されているトランジスタが、ＰＮＰトランジスタ５３１，５３２からなるコンパレータあるいはアンプなどの回路とを備えている。入力端子５４は、抵抗素子５６を介して基板入力端子５８に接続され、入力端子５５は、抵抗素子５７を介して基板入力端子５９に接続されている。
【００４５】
保護回路部である保護回路５１は、トランジスタ５１１，５１４、抵抗素子５１２，５１３、および定電圧源５１５を備えている。第１のＮＰＮ型のトランジスタであるトランジスタ５１１および第１の抵抗である抵抗素子５１２は、ＥＳＤ保護素子を構成する。トランジスタ５１１および抵抗素子５１２から構成されるＥＳＤ保護素子は、図３に示したＥＳＤ保護素子１１と同じ回路構成であり、重複を避けるために回路構成の説明は省略する。トランジスタ５１１のエミッタが入力端子５４および抵抗素子５１３の一端に接続されている。
【００４６】
第２の抵抗である抵抗素子５１３、第２のＮＰＮ型のトランジスタであるトランジスタ５１４および定電圧源５１５は、クランプ回路を構成する。抵抗素子５１３の一端は、入力端子５４に接続され、他端は、トランジスタ５１４のエミッタおよびトランジスタ５３１のベースに接続されている。トランジスタ５１４は、ＮＰＮトランジスタであり、コレクタが電源Ｖｃｃに接続され、ベースが定電圧源５１５に接続されている。
【００４７】
電源Ｖｃｃは、集積回路５に電力を供給する電源であり、バッテリーなどの直流電源、あるいはその直流電源の電圧を降圧した電源である。定電圧源５１５は、たとえば電源Ｖｃｃの電圧を直列に接続する抵抗によって抵抗分割した電圧であり、入力端子５４に負電圧が印加されたときに、トランジスタ５１４がオン状態となる電位に設定されている。
【００４８】
保護回路部である保護回路５２は、トランジスタ５２１，５２４、抵抗素子５２２，５２３、および定電圧源５２５を備えている。トランジスタ５２１，５２４、抵抗素子５２２，５２３、および定電圧源５２５は、それぞれ保護回路５１のトランジスタ５１１，５１４、抵抗素子５１２，５１３、および定電圧源５１５に対応し、保護回路５２の回路構成は、保護回路５１の回路構成と同じであり、重複を避けるために保護回路５２の回路構成の説明は省略する。抵抗素子５２３の一端は、入力端子５５に接続され、他端は、トランジスタ５２４のエミッタおよびトランジスタ５３２のベースに接続されている。
【００４９】
集積回路５は、集積回路１と同様に、Ｐ型半導体から成る基板と、Ｎ型半導体から成り、前記基板に隣接して形成されているＮ型半導体部を一部に有し、隣接するＮ型半導体部の間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備え、入力端子５４，５５から入力される信号に応じて動作する。
【００５０】
基板入力端子５８，５９に負サージが印加されても、保護回路５１，５２のクランプ回路によって、信号処理回路５３の入力部が負電圧になることがなく、信号処理回路５３の入力部すなわちトランジスタ５３１，５３２のベースがＮウェルの回路形成素子で形成されていても、集積回路５の寄生トランジスタによる誤動作を防止することができる。さらに、入力端子５４，５５に負サージが印加されても、保護回路５１，５２のＥＳＤ保護素子によって、異常な電流が信号処理回路５３に流れることを防止し、集積回路５が破壊されることを防止することができる。
【００５１】
このように、集積回路５は、入力端子５４，５５と、入力端子５４，５５から入力される信号に応じて動作する信号処理回路５３と、入力端子５４，５５に印加される異常な電圧から信号処理回路５３を保護する保護回路５１，５２とを備えている。そして、保護回路５１，５２は、一端が入力端子５４，５５に接続されている抵抗素子５１２，５２２と、コレクタが信号処理回路５３に供給される電源Ｖｃｃに接続され、エミッタが入力端子５４，５５に接続され、ベースが抵抗素子５１２，５２３の他端に接続されているＮＰＮ型のトランジスタトランジスタ５１１，５２１と、一端が入力端子５４，５５に接続され、他端が信号処理回路５３に接続されている抵抗素子５１３，５２３と、エミッタが信号処理回路５３に接続され、コレクタが電源Ｖｃｃに接続され、ベースに定電圧源５１５，５２５の電位が与えられているＮＰＮ型のトランジスタ５１４，５２４とを備えている。
【００５２】
すなわち、抵抗素子５１２，５２２およびトランジスタトランジスタ５１１，５２１からなるＥＳＤ保護素子によって、信号処理回路５３に異常な電流が流れることを防止し、抵抗素子５１３，５２３およびトランジスタ５１４，５２４からなるクランプ回路によって、信号処理回路５３の入力部が負電圧になることを防止することができる。したがって、外付け部品を用いることなく、入力端子５４，５５に印加される負極性のサージ電圧による集積回路５の破壊および誤動作を防止することができる。そして、外付け部品を用いる必要がないので、コスト削減および小型化を図ることができる。
【００５３】
集積回路１〜５は、電子機器、たとえば車両に搭載されるナビゲーション装置あるいはオーディオ装置などの機器に適用することができる。
【００５４】
このように、集積回路１〜５のうちのいずれかの集積回路を用いるので、電子機器が用いる集積回路の入力端子に負サージが印加されても、集積回路が破壊されることも誤動作することもなく、負サージに対して強い電子機器を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】従来の技術による集積回路９の回路構成を示す図である。
【図２】半導体素子８に形成される寄生トランジスタを説明するための図である。
【図３】本発明の実施の第１の形態である集積回路１の回路構成を示す図である。
【図４】本発明の実施の第２の形態である集積回路２の回路構成を示す図である。
【図５】本発明の実施の第３の形態である集積回路３の回路構成を示す図である。
【図６】本発明の実施の第４の形態である集積回路４の回路構成を示す図である。
【図７】本発明の実施の第５の形態である集積回路５の回路構成を示す図である。
【符号の説明】
【００５６】
１〜５，８，９  集積回路
１１，２１，３１，３２，４１，４２，９１  ＥＳＤ保護素子
１２，２２，３３，４３，５３，９２  信号処理回路
１３，２３，３４，３５，４４，４５，５４，５５，９３  入力端子
１４，２４，３６，３７，４６，４７，５６，５７，９４，１１２，２１２，３１２，３２２，４１２，４２２，５１２，５２２，５１３，５２３，９１２  抵抗素子
１５，２５，３８，３９，４８，４９，５８，５９，９４  基板入力端子
５１，５２  保護回路
８１，１１１，２１１，３１１，３２１，３３１，３３２，４１１，４２１，５１１，５１４，５２１，５２４，９１１  ＮＰＮトランジスタ
８２，４３１，４３２，５３１，５３２，９２１  ＰＮＰトランジスタ
８３  寄生ＮＰＮトランジスタ
２１３，９１３  ダイオード
５１５，５２５  定電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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