(57)【要約】【課題】入力電圧及び出力電圧をほぼ一致させて、歪みの少ない正確な信号伝達を行うことができる増幅器を提供する。【解決手段】ゲートに入力電圧Ｖｉが供給される差動対１７及び定電流源１６を備えたサブアンプ段１１と、トランジスタ群２１及びそのゲート−ソース間の電圧がトランジスタＮ１４のゲート−ソース間の電圧よりも高くなるようにバイアス電流を供給する定電流源２２を備えたバイアス電圧生成段１２と、入力電圧Ｖｉが供給される差動対３２及び差動対３２にバイアス電流を供給する定電流源３１、差動対３２のトランジスタＮ３５のドレインに挿入されたカスケードトランジスタＮ３１及び差動対３２のトランジスタＮ３６のドレインに挿入されそのドレインの電圧を出力電圧Ｖｏとして容量負荷へと出力するとともに該出力電圧ＶｏをトランジスタＮ３６のゲートに帰還するカスケードトランジスタＮ３２を備えたメインアンプ段１３とを備える。【選択図】図２
2009060398.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに入力電圧が供給される第１トランジスタと、ゲート及びドレインの接続された第２トランジスタとを有し、これら第１及び第２トランジスタのソース同士が接続されてなる第１差動対、並びに前記第１及び第２トランジスタのソースに接続され前記第１差動対にバイアス電流を供給する第１電流源を備えた第１アンプ段と、
前記第１及び第２トランジスタのソースにソースが接続されたレベルシフトトランジスタ、並びに前記レベルシフトトランジスタのソースに接続され該レベルシフトトランジスタのゲート−ソース間の電圧が前記第２トランジスタのゲート−ソース間の電圧よりも大きくなるように前記レベルシフトトランジスタにバイアス電流を供給する電流源を備えたバイアス電圧生成段と、
ゲートに前記入力電圧が供給される第３トランジスタと、第４トランジスタとを有し、これら第３及び第４トランジスタのソース同士が接続されてなる第２差動対、前記第３及び第４トランジスタのソースに接続され前記第２差動対にバイアス電流を供給する第２電流源、前記レベルシフトトランジスタのゲートにゲートが接続されるとともに前記第３トランジスタのドレインにソースが接続された第１カスケードトランジスタ、並びに前記レベルシフトトランジスタのゲートにゲートが接続されるとともに前記第４トランジスタのドレインにソースが接続され、該第４トランジスタのゲートにドレインが接続されて該ドレインの電圧を出力電圧として容量負荷へと出力するとともに該出力電圧を前記第４トランジスタのゲートに帰還する第２カスケードトランジスタを備えた第２アンプ段と、
を備えたことを特徴とする増幅器。
【請求項２】
請求項１に記載の増幅器において、
前記バイアス電圧生成段の前記レベルシフトトランジスタは、複数のトランジスタの各隣り合う該トランジスタのドレイン及びソースが接続されるとともに、全ての該トランジスタのゲートが接続され、前記電流源に最も近い片端のトランジスタのソースが前記第１及び第２トランジスタのソースに接続されるとともに、前記電流源から最も離れる片端のトランジスタのゲート及びドレインが接続されてなるトランジスタ群であることを特徴とする増幅器。
【請求項３】
請求項１又は２に記載の増幅器において、
前記容量負荷は、前記出力電圧をサンプリング処理するＡ／Ｄ変換器のインバータチョッパ型のコンパレータであることを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関するものである。
昨今、ビデオ信号帯域を超える１００ＭＨｚ以上の帯域のアナログ信号を伝達することが要求されている。このような要求の実現のため、多段構成の増幅器では動作速度が不足することから、極力シンプルな構成の増幅器が採用されている。
【背景技術】
【０００２】
高速Ａ／Ｄ変換器（以下、単に「Ａ／Ｄ」ともいう）マクロの前段に、増幅器としてのビデオアンプを接続して使用されているが、昨今、Ａ／Ｄマクロも高速化され、１００ＭＨｚを超える動作周波数となっている。また、Ａ／Ｄマクロの多ビット化により、より高精度な信号伝達が必要となる。従って、増幅器においても、Ａ／Ｄマクロ以上の周波数帯域、リニアリティ精度が必要とされてきている。
【０００３】
増幅器としての従来のバッファアンプでは、カレントミラー部、出力段など、アンプ回路が多段の構成となっており、十分な応答性を確保することが困難になっている。そこで、最小限の段数となるように、カレントミラー部から直接アナログ出力するシンプルな構成の増幅器が提案されている。
【０００４】
図６は、こうしたシンプルな構成の増幅器の一例を示す回路図である。同図に示されるように、この増幅器は、差動アンプであって、定電流源９１、差動対９２及びカレントミラー部９３を備えて構成される。
【０００５】
定電流源９１は、低電位電源ＡＶＳにソースが接続されたＮチャネルＭＯＳトランジスタＮ９１と、該トランジスタＮ９１のドレインにソースが接続され差動対９２にドレインが接続されたＮチャネルＭＯＳトランジスタＮ９２とを備える。この定電流源９１は、トランジスタＮ９１，Ｎ９２のゲートにバイアス電圧が印加されることで、差動対９２に定電流を供給する。
【０００６】
差動対９２は、ＮチャネルＭＯＳトランジスタＮ９３，Ｎ９４から構成され、両トランジスタＮ９３，Ｎ９４のソースの接続ノードがトランジスタＮ９２のドレインに接続されている。トランジスタＮ９３，Ｎ９４のドレインは、カレントミラー部９３を構成するＰチャネルＭＯＳトランジスタＰ９１，Ｐ９２のドレインにそれぞれ接続されている。両トランジスタＰ９１，Ｐ９２のソースは高電位電源ＡＶＤに接続され、一方のトランジスタＰ９１のドレインは両トランジスタＰ９１，Ｐ９２のゲートに接続されている。
【０００７】
ここで、差動対９２を構成する一方のトランジスタＮ９３は、そのゲートが入力端子Ｔ９１に接続されて入力電圧Ｖｉを受ける。差動対９２を構成する他方のトランジスタＮ９４は、そのドレインが出力端子Ｔ９２に接続されてドレイン電圧を出力電圧Ｖｏとして出力するとともに、そのゲートが出力端子Ｔ９２（ドレイン）に接続されて出力電圧Ｖｏを受ける。このようなシンプルな構成を採用することで、増幅器の高速化が図られている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上記した従来構成の増幅器では、入力電圧Ｖｉにより出力電圧Ｖｏとの差電圧（以下、「オフセット電圧」ともいう）ΔＶ（＝Ｖｏ−Ｖｉ）が大きく変動することがある。
【０００９】
具体的には、図７に示した太実線は、この増幅器の入力電圧Ｖｉと出力電圧Ｖｏとの関係を示すグラフである。また、図８は、入力電圧Ｖｉと差電圧ΔＶとの関係を示すグラフである。なお、同図では、電源電圧を３．３Ｖ、入力電圧ＶｉをＧＮＤ〜３．３Ｖとして動作させた場合を示す。
【００１０】
同図に示されるように、差電圧ΔＶは、入力電圧Ｖｉの全範囲に亘って安定せず、大きく傾斜する態様で変動することが確認される。アナログ信号を正確に伝達するためには、入力電圧Ｖｉのできる限り広い範囲で変動の少ない安定した差電圧ΔＶの特性が望まれる。従って、このように差電圧ΔＶの傾斜が大きいと、出力電圧Ｖｏの波形（伝達波形）が歪んでしまい、正確な信号伝達が阻害されることがある。
【００１１】
差電圧ΔＶが一定とならなかった原因は、差動対９２を構成するトランジスタＮ９３，Ｎ９４のドレイン電圧が互いに異なる挙動をして、これらドレイン電圧間に差が生じたためである。すなわち、入力電圧ＶｉとトランジスタＮ９３のドレイン電圧Ｖｄとの関係を図７に細実線にて併せ示したように、該ドレイン電圧Ｖｄは、入力電圧Ｖｉによらず一定な電圧を示そうとしているのに対し、出力電圧Ｖｏ（即ちトランジスタＮ９４のドレイン電圧）は、入力電圧Ｖｉに追従した電圧を示そうとしている。このため、差動対９２を構成するトランジスタＮ９３，Ｎ９４のドレイン電圧間に差が生じてしまい、結果として、差電圧ΔＶに大きな傾斜を生じることとなっている。
【００１２】
本発明の目的は、入力電圧及び出力電圧をほぼ一致させて、歪みの少ない正確な信号伝達を行うことができる増幅器を提供することにある。
【課題を解決するための手段】
【００１３】
上記問題点を解決するために、請求項１に記載の発明は、ゲートに入力電圧が供給される第１トランジスタと、ゲート及びドレインの接続された第２トランジスタとを有し、これら第１及び第２トランジスタのソース同士が接続されてなる第１差動対、並びに前記第１及び第２トランジスタのソースに接続され前記第１差動対にバイアス電流を供給する第１電流源を備えた第１アンプ段と、前記第１及び第２トランジスタのソースにソースが接続されたレベルシフトトランジスタ、並びに前記レベルシフトトランジスタのソースに接続され該レベルシフトトランジスタのゲート−ソース間の電圧が前記第２トランジスタのゲート−ソース間の電圧よりも大きくなるように前記レベルシフトトランジスタにバイアス電流を供給する電流源を備えたバイアス電圧生成段と、ゲートに前記入力電圧が供給される第３トランジスタと、第４トランジスタとを有し、これら第３及び第４トランジスタのソース同士が接続されてなる第２差動対、前記第３及び第４トランジスタのソースに接続され前記第２差動対にバイアス電流を供給する第２電流源、前記レベルシフトトランジスタのゲートにゲートが接続されるとともに前記第３トランジスタのドレインにソースが接続された第１カスケードトランジスタ、並びに前記レベルシフトトランジスタのゲートにゲートが接続されるとともに前記第４トランジスタのドレインにソースが接続され、該第４トランジスタのゲートにドレインが接続されて該ドレインの電圧を出力電圧として容量負荷へと出力するとともに該出力電圧を前記第４トランジスタのゲートに帰還する第２カスケードトランジスタを備えた第２アンプ段とを備えた。
【００１４】
請求項１に記載の発明の構成によれば、前記第１アンプ段では、第１差動対を構成する第１トランジスタのゲートに入力電圧が供給されることで、第２トランジスタのドレイン（及びゲート）の電圧が前記入力電圧に追従する。そして、第１及び第２トランジスタ（第１差動対）のソースの電圧は、前記入力電圧に追従し、且つ、該入力電圧に対して第１差動対（第２トランジスタ）のゲート−ソース間の電圧分だけ小さい電圧となる。
【００１５】
前記バイアス電圧生成段では、前記レベルシフトトランジスタのソースに接続された前記電流源により、前記レベルシフトトランジスタのゲート−ソース間の電圧が前記第２トランジスタのゲート−ソース間の電圧よりも大きくなるように設定される。このとき、前記レベルシフトトランジスタのゲートの電圧は、前記入力電圧に追従し、且つ、該入力電圧よりも大きい電圧となる。
【００１６】
前記第２アンプ段では、第２差動対を構成する第３及び第４トランジスタのドレインにそれぞれ第１及び第２カスケードトランジスタを挿入し、各々のゲートに前記レベルシフトトランジスタのゲートの電圧、即ち前記入力電圧に追従し、且つ、該入力電圧よりも大きい電圧を入力したことで、前記第３及び第４トランジスタのドレインの電圧は互いに同等の電圧変動となる。そして、増幅器（第２アンプ段）は、これら第３及び第４トランジスタの互いに同等のドレイン−ソース間の電圧を受け、前記入力電圧及び出力電圧をほぼ一致させることで、歪みの少ない正確な信号伝達を行うことができる。
【００１７】
なお、前記第１アンプ段の第１及び第２トランジスタのソースの電圧を、前記バイアス電圧生成段のインピーダンスの小さな前記電流源で受けてそこから前記レベルシフトトランジスタのゲート−ソース間の電圧分だけ立ち上げて、前記第２アンプ段の第１及び第２カスケードトランジスタのゲートに入力したことで、該第２カスケードトランジスタのドレインを通じた外部からの信号は、インピーダンスの小さな前記電流源で受け止められて、更に前記第１アンプ段の第１及び第２トランジスタのソースで受け止められる。従って、前記第２アンプ段の第２カスケードトランジスタのドレインを通じた外部からの信号を、インピーダンスの低い前記バイアス電圧生成段の前記電流源で緩衝することができ、増幅器としての動作を安定化することができる。
【００１８】
請求項２に記載の発明の構成によれば、前記バイアス電圧生成段の前記レベルシフトトランジスタは、複数のトランジスタの各隣り合う該トランジスタのドレイン及びソースが接続されるとともに、全ての該トランジスタのゲートが接続され、前記電流源に最も近い片端のトランジスタのソースが前記第１及び第２トランジスタのソースに接続されるとともに、前記電流源から最も離れる片端のトランジスタのゲート及びドレインが接続されてなるトランジスタ群であることで、該トランジスタ群は、その構成する複数のトランジスタの個数を調整することで、そのサイズを前記第１アンプ段の第１差動対と好適に相関を持たせることができる。
【００１９】
請求項３に記載の発明の構成によれば、前記容量負荷は、前記出力電圧をサンプリング処理するＡ／Ｄ変換器のインバータチョッパ型のコンパレータであることで、増幅器の駆動対象であるＡ／Ｄ変換器（コンパレータ）は、前記出力電圧による充放電の完了によって電流負荷が零になるため、Ａ／Ｄ変換器の駆動に伴う増幅器での信号伝達への影響を僅少にすることができる。
【発明の効果】
【００２０】
本発明では、入力電圧及び出力電圧をほぼ一致させて、歪みの少ない正確な信号伝達を行うことができる増幅器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本実施形態に係る増幅器及びその次段の構成を示す回路図である。同図に示されるように、増幅器１は、差動アンプであって、一方の入力端子にアナログの入力電圧Ｖｉが供給されるとともに、他方の入力端子に該増幅器１の出力端子からの出力電圧Ｖｏが供給される。
【００２２】
つまり、増幅器１は、一方の入力端子に供給される入力電圧Ｖｉ及び出力端子から帰還して他方の入力端子に供給される出力電圧Ｖｏの差動入力電圧に基づいて、該出力電圧Ｖｏを生成する。増幅器１は、入力電圧Ｖｉをインピーダンス変換して出力する、いわゆるボルテージ・フォロワを構成する。そして、増幅器１は、生成した出力電圧Ｖｏをその出力端子が接続される次段のＡ／Ｄ変換器２に供給する。
【００２３】
前記増幅器１の駆動対象であるＡ／Ｄ変換器２は、該増幅器１の出力端子が接続されるアナログ入力端子Ｔｉｎを通じて前記出力電圧Ｖｏをアナログの入力電圧ＶＩＮとして入力する複数のインバータチョッパ型のコンパレータ３と、最大電圧（フルスケール）を等分割してなる複数種類の参照電圧Ｖｒｅｆを生成して前記複数のコンパレータ３にそれぞれ供給する基準電圧源４と、前記複数のコンパレータ３の出力信号がそれぞれ供給されるエンコーダ５と、これら複数のコンパレータ３、基準電圧源４及びエンコーダ５を駆動制御する制御回路６とを備えて構成される。
【００２４】
各コンパレータ３は、入力電圧ＶＩＮと基準電圧源４からの対応する参照電圧Ｖｒｅｆとを比較することで、その比較結果に応じたレベル（ハイ又はロー）の出力信号を生成し、これをエンコーダ５に出力する。
【００２５】
エンコーダ５は、各コンパレータ３からの出力信号をエンコードして複数ビットのデジタル値に変換し、該デジタル値をデジタルの出力信号Ｄｏｕｔとしてデジタル出力端子Ｔｏｕｔから次段の回路に出力する。
【００２６】
なお、ビット数が「ｎ」の場合、基準電圧源４の生成する参照電圧Ｖｒｅｆの種類数及びコンパレータ３の個数は少なくとも「２＾ｎ−１」である。Ａ／Ｄ変換器２は、一度の比較動作で複数ビット（ｎビット）のデジタル値を決定することで、その動作の高速化が図られている。
【００２７】
ここで、各コンパレータ３の構造及びその動作について更に説明する。図１に示されるように、前記コンパレータ３は、スイッチＳＷＡ，ＳＷＢ，ＳＷＣと、コンデンサＣ１と、インバータＩＮＶとを備えて構成される。スイッチＳＷＡ，ＳＷＢは、前記制御回路６によりそのオンオフ動作が制御されており、入力電圧ＶＩＮ及び参照電圧ＶｒｅｆをコンデンサＣ１に選択的に供給する。コンデンサＣ１は、インバータＩＮＶに接続されている。スイッチＳＷＣは、インバータＩＮＶに並列接続されており、前記制御回路６によりそのオンオフ動作が制御されている。
【００２８】
このような構成にあって、スイッチＳＷＡ，ＳＷＣがオンされると、インバータＩＮＶの入出力端子を短絡することで発生する固有電圧に片端の接続されるコンデンサＣ１に対して、スイッチＳＷＡを介して入力電圧ＶＩＮが充放電され、該入力電圧ＶＩＮのサンプリング処理が行われる。
【００２９】
なお、充放電が完了すると、アナログ入力端子Ｔｉｎから容量（コンデンサＣ１）への充放電がなくなり、アナログ入力端子Ｔｉｎに電流負荷が発生することはない。換言すれば、インバータチョッパ型のコンパレータ３の存在により、アナログ入力端子Ｔｉｎからは、Ａ／Ｄ変換器２に内蔵のＳ／Ｈ（サンプル＆ホールド）回路が見える。この場合、Ｓ／Ｈ回路の容量に充放電が完了すると、アナログ入力端子Ｔｉｎへの電流負荷は零となる（電流が流れない）。
【００３０】
次に、スイッチＳＷＡ，ＳＷＣがオフされ、スイッチＳＷＢがオンされると、コンデンサＣ１には参照電圧Ｖｒｅｆが供給されることになるため、コンデンサＣ１の片端の電圧、即ちインバータＩＮＶの入力電圧は、入力電圧ＶＩＮ及び参照電圧Ｖｒｅｆに応じて変動する。
【００３１】
インバータＩＮＶは、その電圧変動を増幅することによって、比較対象電圧としての入力電圧ＶＩＮと比較基準電圧としての参照電圧Ｖｒｅｆの電圧比較を行い、その比較結果に応じたレベルの出力信号を生成・出力する。
【００３２】
次に、本実施形態の増幅器１について説明する。
図２は、増幅器１の構成を示す回路図である。同図に示されるように、この増幅器１は、サブアンプ段１１と、バイアス電圧生成段１２と、メインアンプ段１３とを備えて構成される。そして、サブアンプ段１１は、定電流源１６、差動対１７及びカレントミラー部１８を備える。
【００３３】
定電流源１６は、低電位電源ＡＶＳにソースが接続されたＮチャネルＭＯＳトランジスタＮ１１と、該トランジスタＮ１１のドレインにソースが接続され差動対１７にドレインが接続されたＮチャネルＭＯＳトランジスタＮ１２とを備える。この定電流源１６は、トランジスタＮ１１，Ｎ１２のゲートにバイアス電圧が印加されることで、差動対１７にバイアス電流としての定電流を供給する。
【００３４】
差動対１７は、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４から構成され、両トランジスタＮ１３，Ｎ１４のソースの接続ノードがトランジスタＮ１２のドレインに接続されている。トランジスタＮ１３，Ｎ１４のドレインは、カレントミラー部１８を構成するＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のドレインにそれぞれ接続されている。両トランジスタＰ１１，Ｐ１２のソースは高電位電源ＡＶＤに接続され、一方のトランジスタＰ１１のドレインは両トランジスタＰ１１，Ｐ１２のゲートに接続されている。
【００３５】
ここで、差動対１７を構成する一方のトランジスタＮ１３は、そのゲートが入力端子Ｔ１に接続されて入力電圧Ｖｉを受ける。差動対１７を構成する他方のトランジスタＮ１４は、そのドレイン及びゲートが接続されている。従って、サブアンプ段１１は、従来の増幅器（図６参照）と同様の構造を有しており、トランジスタＮ１４のドレインに入力電圧Ｖｉとほぼ同じドレイン電圧を発生する。このドレイン電圧は、入力電圧Ｖｉとの間に差電圧を生じる電圧であることはいうまでもない（図８参照）。
【００３６】
入力電圧Ｖｉを受け、トランジスタＮ１４のドレインに上述のドレイン電圧を発生する動作がなされることで、ノードＳＵＢＤＮにおいて差動対１７のソース電圧が決定される。このソース電圧は、入力電圧Ｖｉに追従し、且つ、該入力電圧Ｖｉに対して差動対１７（トランジスタＮ１４）のゲート−ソース間の電圧Ｖｇｓ分だけ低い電圧である。
【００３７】
前記バイアス電圧生成段１２は、複数（６個）のＮチャネルＭＯＳトランジスタＮ２１ａ〜Ｎ２１ｆからなるトランジスタ群２１及び定電流源２２，２３を備える。
定電流源２２は、低電位電源ＡＶＳにソースが接続されたＮチャネルＭＯＳトランジスタＮ２２と、該トランジスタＮ２２のドレインにソースが接続されトランジスタ群２１にドレインが接続されたＮチャネルＭＯＳトランジスタＮ２３とを備える。この定電流源２２は、トランジスタＮ２２，Ｎ２３のゲートにバイアス電圧が印加されることで、トランジスタ群２１にバイアス電流としての定電流を供給する。
【００３８】
トランジスタ群２１は、各隣り合うトランジスタＮ２１ａ〜Ｎ２１ｆのドレイン及びソースが接続されるとともに、全てのトランジスタＮ２１ａ〜Ｎ２１ｆのゲートが接続されている。そして、前記電流源に最も近い片端のトランジスタＮ２１ａのソースは、トランジスタＮ２３のドレインに接続されるとともに、ノードＳＵＢＤＮに接続されている。また、前記定電流源２２から最も離れる片端のトランジスタＮ２１ｆのドレインは、ゲート及び定電流源２３に接続されている。
【００３９】
本実施形態では、トランジスタ群２１のゲート−ソース間の電圧Ｖｇｓは、前段の差動対１７のゲート−ソース間の電圧Ｖｇｓよりも高い任意の電圧になるように前記定電流源２２のトランジスタＮ２２，Ｎ２３にて設定されている。従って、ノードＭＡＩＮＣＵＳに発生するトランジスタ群２１のゲートの電圧Ｖｍは、入力電圧Ｖｉよりも任意の電圧だけ高い状態を維持しながら、該入力電圧Ｖｉに追従する。
【００４０】
なお、サブアンプ段１１で生成された電圧をレベルシフトするバイアス電圧生成段１２（トランジスタ群２１）を構成するトランジスタ（Ｎ２１ａ〜Ｎ２１ｆ）は、該サブアンプ段１１（差動対１７）を構成するトランジスタ（Ｎ１３，Ｎ１４）と相関のあるサイズに設定されている。図２には、各トランジスタサイズの相関を倍率表示（×）にて表している。
【００４１】
図３は、入力電圧ＶｉとノードＭＡＩＮＣＵＳの電圧Ｖｍとの関係を示すグラフである。同図から明らかなように、電圧Ｖｍは、入力電圧Ｖｉが約０．５Ｖ以上のときに該入力電圧Ｖｉに好適に追従していることが確認される。
【００４２】
前記メインアンプ段１３は、定電流源３１、差動対３２、ＮチャネルＭＯＳ型のカスケードトランジスタＮ３１，Ｎ３２及びカレントミラー部３３を備える。
定電流源３１は、低電位電源ＡＶＳにソースが接続されたＮチャネルＭＯＳトランジスタＮ３３と、該トランジスタＮ３３のドレインにソースが接続され差動対３２にドレインが接続されたＮチャネルＭＯＳトランジスタＮ３４とを備える。この定電流源３１は、トランジスタＮ３３，Ｎ３４のゲートにバイアス電圧が印加されることで、差動対３２にバイアス電流としての定電流を供給する。
【００４３】
なお、メインアンプ段１３の動作に係るバイアス電流は、サブアンプ段１１のバイアス電流と相関のある電流値に設定されている。ただし、これらバイアス電流の電流値が互いに同等である必要はない。
【００４４】
差動対３２は、ＮチャネルＭＯＳトランジスタＮ３５，Ｎ３６から構成され、両トランジスタＮ３５，Ｎ３６のソースの接続ノードがトランジスタＮ３４のドレインに接続されている。トランジスタＮ３５，Ｎ３６のドレインは、カスケードトランジスタＮ３１，Ｎ３２のソースにそれぞれ接続されている。
【００４５】
カスケードトランジスタＮ３１，Ｎ３２のゲートは、ノードＭＡＩＮＣＵＳに接続されて電圧Ｖｍを受ける。また、カスケードトランジスタＮ３１，Ｎ３２のドレインは、カレントミラー部３３を構成するＰチャネルＭＯＳトランジスタＰ３１，Ｐ３２のドレインにそれぞれ接続されている。両トランジスタＰ３１，Ｐ３２のソースは高電位電源ＡＶＤに接続され、一方のトランジスタＰ３１のドレインは両トランジスタＰ３１，Ｐ３２のゲートに接続されている。
【００４６】
ここで、差動対３２を構成する一方のトランジスタＮ３５は、そのゲートが入力端子Ｔ１に接続されて入力電圧Ｖｉを受ける。差動対３２を構成する他方のトランジスタＮ３６は、そのゲートがカスケードトランジスタＮ３２のドレインに接続されている。カスケードトランジスタＮ３２は、そのドレインが出力端子Ｔ２に接続されてドレイン電圧を出力電圧Ｖｏとして出力する。従って、差動対３２を構成する他方のトランジスタＮ３６は、そのゲートが出力端子Ｔ２に接続されて出力電圧Ｖｏを受ける。
【００４７】
なお、メインアンプ段１３を構成するトランジスタは、サブアンプ段１１を構成するトランジスタと相関のあるサイズに設定されている。ただし、これらサブアンプ段１１及びメインアンプ段１３のトランジスタサイズが互いに同等である必要はない。図２には、各トランジスタサイズの相関を倍率表示（×）にて表している。
【００４８】
既述のように、ノードＭＡＩＮＣＵＳの電圧Ｖｍ、即ちカスケードトランジスタＮ３１，Ｎ３２のゲートの電圧は、入力電圧Ｖｉよりも任意の電圧だけ高い状態を維持しながら、該入力電圧Ｖｉに追従する。従って、カスケードトランジスタＮ３１，Ｎ３２は、差動対３２を構成するトランジスタＮ３５，Ｎ３６のドレインに、入力電圧Ｖｉに追従する電圧を発生する。これにより、トランジスタＮ３５，Ｎ３６のドレイン−ソース間電圧がほぼ一定に維持される。
【００４９】
なお、カスケードトランジスタＮ３１，Ｎ３２の動作を制御する電圧（ゲート電圧）は、メインアンプ段１３と同様な動作速度を有するサブアンプ段１１で生成された電圧に基づいていることはいうまでもない。
【００５０】
図４に、入力電圧Ｖｉと、トランジスタＮ３５，Ｎ３６のドレイン電圧であるノードＰｔ１，Ｐｔ２の電圧Ｖｄ１，Ｖｄ２との関係をそれぞれ示したように、両電圧Ｖｄ１，Ｖｄ２は、入力電圧Ｖｉが約０．５Ｖ以上のときに互いにほぼ同じ電圧値を示すことが確認される。
【００５１】
また、図４に、入力電圧Ｖｉと両トランジスタＮ３５，Ｎ３６のソース電圧であるノードＭＡＩＮＤＮの電圧Ｖｓとの関係を併せ示したように、各電圧Ｖｄ１，Ｖｄ２と電圧Ｖｓとの電圧間隔（差）、即ちトランジスタＮ３５，Ｎ３６のドレイン−ソース間電圧が入出力電圧によらず、一定に保たれようとしていることが確認される。
【００５２】
図５に示した太実線は、入力電圧Ｖｉと、出力電圧Ｖｏ及び入力電圧Ｖｉの差電圧ΔＶ（＝Ｖｏ−Ｖｉ）との関係を示すグラフである。なお、図５では、図８に示した従来の増幅器の入力電圧と差電圧との関係を示すグラフを細実線にて併せて描画している。同図に示されるように、本実施形態では、差動対３２を構成するトランジスタＮ３５，Ｎ３６の一定なドレイン−ソース間電圧を受けて、入力電圧Ｖｉが約０．５〜３．０Ｖまでの範囲にあるときに、差電圧ΔＶはほぼ零に一致する傾斜の少ない特性を示すことが確認される。これにより、差動対３２を構成するトランジスタＮ３５，Ｎ３６（増幅器１）は、入出力電圧によらず、歪みの少ない正確な信号伝達が可能となる。
【００５３】
なお、増幅器１の駆動対象であるＡ／Ｄ変換器２（コンパレータ３）は、容量負荷であって充放電の完了によって電流負荷が零になることは既述のとおりである。従って、Ａ／Ｄ変換器２の駆動による差電圧ΔＶへの影響は僅少である。
【００５４】
ところで、本実施形態では、サブアンプ段１１とメインアンプ段１３との間に、独立したレベルシフトを実行する回路（バイアス電圧生成段１２）を設け、その低インピーダンスでメインアンプ段１３をサブアンプ段１１から遮断した。これは、サブアンプ段１１とメインアンプ段１３との間に正確な相関を持たせることが必要なためである。
【００５５】
換言すれば、サブアンプ段１１のトランジスタＮ１３，Ｎ１４（差動対１７）に、メインアンプ段１３のトランジスタＮ３５，Ｎ３６（差動対３２）をカスケードするための電圧差を求めると、即ちトランジスタＮ１４のドレイン電圧とトランジスタＮ３６のドレイン電圧とに差を持たせると、サブアンプ段１１とメインアンプ段１３との動作速度に相関を持たせることが困難になってしまう可能性がある。そして、例えばサブアンプ段１１がメインアンプ段１３よりも遅いアンプになってしまっては、メインアンプ段１３が正常に動作できなくなってしまう。
【００５６】
また、メインアンプ段１３のトランジスタＮ３５，Ｎ３６（差動対３２）をカスケードするトランジスタＮ３１，Ｎ３２のゲートを、直に（若しくは電圧を立ち上げる抵抗等を介して）サブアンプ段１１のトランジスタＮ１４（差動対１７）のドレインに接続した場合、出力端子Ｔ２の受けるメインアンプ段１３の出力に付加されたデバイスのダメージ（信号）が、サブアンプ段１１（トランジスタＮ１４のドレイン）に帰還してしまう可能性がある。
【００５７】
仮に、このダメージがサブアンプ段１１に帰還してしまうと、増幅器（サブアンプ段及びメインアンプ段）としての動作が不安定（発振）になる可能性がある。このような課題に対して、出力端子Ｔ２の受けるダメージをインピーダンスの低いサブアンプ段１１及びバイアス電圧生成段１２の電流バイアス（トランジスタＮ２２，Ｎ２３のドレイン）で吸収安定させることは有効である。
【００５８】
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、増幅器１（メインアンプ段１３）は、トランジスタＮ３５，Ｎ３６の互いに同等のドレイン−ソース間の電圧を受け、前記入力電圧Ｖｉ及び出力電圧Ｖｏをほぼ一致させることで（差電圧ΔＶをほぼ零にすることで）、歪みの少ない正確な信号伝達を行うことができる。
【００５９】
なお、前記サブアンプ段１１のトランジスタＮ１３，Ｎ１４のソースの電圧を、前記バイアス電圧生成段１２のインピーダンスの小さな前記定電流源２２で受けてそこから前記トランジスタ群２１のゲート−ソース間の電圧Ｖｇｓ分だけ立ち上げて、前記メインアンプ段１３のカスケードトランジスタＮ３１，Ｎ３２のゲートに入力したことで、該カスケードトランジスタＮ３２のドレイン（出力端子Ｔ２）を通じた外部からの信号は、インピーダンスの小さな前記定電流源２２で受け止められて、更に入力電圧Ｖｉで駆動されているトランジスタＮ１４のドレインではなく、前記トランジスタＮ１３，Ｎ１４のソースで受け止められる。従って、前記メインアンプ段１３のカスケードトランジスタＮ３２のドレインを通じた外部からの信号を、インピーダンスの低いサブアンプ段１１及び前記バイアス電圧生成段１２の前記定電流源２２で緩衝することができ、増幅器１としての動作を安定化することができ、ひいては、増幅器１を高速安定動作させることができる。
【００６０】
（２）本実施形態では、前記バイアス電圧生成段１２におけるレベルシフトを、複数のトランジスタＮ２１ａ〜Ｎ２１ｆの各隣り合う該トランジスタＮ２１ａ〜Ｎ２１ｆのドレイン及びソースが接続されるとともに、全ての該トランジスタＮ２１ａ〜Ｎ２１ｆのゲートが接続されてなるトランジスタ群２１で行ったことで、該トランジスタ群２１は、その構成する複数のトランジスタＮ２１ａ〜Ｎ２１ｆの個数を調整することで、そのサイズを前記サブアンプ段１１の差動対１７（トランジスタＮ１３，Ｎ１４）と好適に相関を持たせることができる。
【００６１】
（３）本実施形態では、増幅器１の駆動対象であるＡ／Ｄ変換器２（インバータチョッパ型のコンパレータ３）は、前記出力電圧Ｖｏによる充放電の完了によって電流負荷が零になるため、Ａ／Ｄ変換器２の駆動に伴う増幅器１での信号伝達への影響を僅少にすることができる。そして、増幅器１は、Ａ／Ｄ変換器２の動作に要求される高速動作を実現することができる。
【００６２】
なお、上記実施形態は以下のように変更してもよい。
・前記実施形態において、サブアンプ段１１の差動対１７（トランジスタＮ１３，Ｎ１４）と相関を持たせることができるのであれば、トランジスタＮ２１ａ〜Ｎ２１ｆ（トランジスタ群２１）を１個のトランジスタで構成してもよい。
【００６３】
・前記実施形態において、サブアンプ段１１、バイアス電圧生成段１２、メインアンプ段１３を構成する各トランジスタのサイズ等の相関は、一例である。
・前記実施形態において、増幅器１の駆動対象は、Ａ／Ｄ変換器２（コンパレータ３）以外の容量負荷であってもよい。
【図面の簡単な説明】
【００６４】
【図１】一実施形態の増幅器及びＡ／Ｄ変換器の回路図。
【図２】一実施形態の増幅器の回路図。
【図３】カスケードトランジスタのゲート電圧の推移を示すグラフ。
【図４】メインアンプ段の差動対のドレイン電圧及びソース電圧の推移を示すグラフ。
【図５】差電圧の推移を示すグラフ。
【図６】従来の増幅器の回路図。
【図７】従来の出力電圧の推移を示すグラフ。
【図８】差電圧の推移を示すグラフ。
【符号の説明】
【００６５】
Ｎ１３  トランジスタ（第１トランジスタ）
Ｎ１４  トランジスタ（第２トランジスタ）
Ｎ２１ａ〜２１ｆ…トランジスタ
Ｎ３１…カスケードトランジスタ（第１カスケードトランジスタ）
Ｎ３２…カスケードトランジスタ（第２カスケードトランジスタ）
Ｎ３５  トランジスタ（第３トランジスタ）
Ｎ３６  トランジスタ（第４トランジスタ）
１…増幅器
２…Ａ／Ｄ変換器
３…インバータチョッパ型のコンパレータ（容量負荷）
１１…サブアンプ段（第１アンプ段）
１２…バイアス電圧生成段
１３…メインアンプ段（第２アンプ段）
１６…定電流源（第１電流源）
１７…差動対（第１差動対）
２１…トランジスタ群（レベルシフトトランジスタ）
２２…定電流源（電流源）
３１…定電流源（第２電流源）
３２…差動対（第２差動対）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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