(57)【要約】【課題】ディスチャージトランジスタのゲート電圧が、電源電圧、温度、及びプロセスの変動の影響を受け難く、常に所定の値を保つことができる設計容易なディスチャージ回路を提供する。【解決手段】一端がディスチャージノードＡに接続され、他端がグランドに接続され、ゲートがバイアス電圧Ｖｇに接続されたＮＭＯＳトランジスタ１１を有するディスチャージ部１０と、ゲートにバイアス電圧Ｖｇを供給するバイアス電圧発生部２０と、一端とゲートとがディスチャージ部１０のＮＭＯＳトランジスタのゲートに接続され、他端がディスチャージノードＡに接続されたＭＯＳトランジスタ３１を有するクランプ部３０とを有し、クランプ部３０は、ディスチャージ部１０のＮＭＯＳトランジスタ１１のゲートに印加されるバイアス電圧を所定の値にクランプする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリのイレース動作で負電圧にセットされたノードをディスチャージするディスチャージ回路であって、
一端が前記ノードに接続され、他端がグランドに接続され、ゲートがバイアス電圧に接続されたＭＯＳトランジスタを有するディスチャージ部と、
前記ゲートに前記バイアス電圧を供給するバイアス電圧発生部と、
一端とゲートとが前記ディスチャージ部のＭＯＳトランジスタのゲートに接続され、他端が前記ノードに接続されたＭＯＳトランジスタを有するクランプ部とを有し、
前記クランプ部は、前記ディスチャージ部のＭＯＳトランジスタのゲートに印加される前記バイアス電圧を所定の値にクランプすることを特徴とするディスチャージ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のディスチャージ回路に係り、より詳しくは、不揮発性メモリのイレース動作で負電圧にセットされたノードをディスチャージするディスチャージ回路に関する。
【背景技術】
【０００２】
不揮発性メモリにおいて、情報を消去するイレースモードは、イレースとベリファイの動作が連続して行われ、イレースが確実に行われたことが確認されるまで、この動作は繰り返される。イレースとベリファイでは、メモリセルに印加される電圧が大きく異なるため、イレースとベリファイとの動作間で電圧を切り換える際、負電圧にセットされたノードをディスチャージするプロセスがある。
【０００３】
図３は、不揮発性メモリセルの構造図である。図３において、メモリセルのフローティングゲートＦＧに蓄えられた情報電荷をイレースするため、制御ゲートＣＧにはワードラインＷＬを介して負電圧−９Ｖが印加され、それぞれのウエルＰＷｅｌｌ、ＮＷｅｌｌには９．５Ｖが印加されている。また基板Ｐ−Ｓｕｂはグランドに接続され、メモリセルに接続されているビットラインＢＬ及びソースラインＳＬは、電気的に開放されている。この状態で、フローティングゲートＦＧに蓄えられた情報電荷である電子は、ＰＷｅｌｌ側に引き抜かれ、予め設定されたセルの閾値Ｖｔに達したか否かがベリファイされる。
【０００４】
図４は、イレース動作が終了しベリファイ動作に入る前に、負電圧ノードをディスチャージするディスチャージ特性図である。イレース動作において、メモリセルの制御ゲートＣＧにはワードラインＷＬを介して負電圧−９Ｖが印加されていたため、ワードラインＷＬの電位は、イレース動作終了時点で−９Ｖにある。この電位をディスチャージ回路で放電させた放電特性が、放電特性１〜５に示されている。
【０００５】
放電特性１は、設計時における理想特性を示している。放電特性２は、ディスチャージ回路のディスチャージトランジスタが、ゲート電圧が上昇するか閾値が低下したことにより、強くオンすることで生じる特性であり、過大な放電電流が流れ、他のノードへのカップリングによる影響を与える。放電特性３は、逆に、ゲート電圧が低下するか閾値が上昇したことにより、弱くオンすることで生じる特性であり、放電が設定時間内に終了しないため、ベリファイ動作を開始できない。放電特性４は、放電特性２の現象が加速することで発生し、スナップバック現象を引き起こして、ディスチャージトランジスタを破壊する。放電特性５は、放電特性３の現象が加速することで発生し、ディスチャージトランジスタがオンしない場合であり、ディスチャージ動作ができない。
【０００６】
図５は、従来のディスチャージ回路を示すブロック図である。図５において、バイアス電圧発生部２０は、ＰＭＯＳトランジスタ２１のソースが電源ＶＣＣに、ゲートがグランドＧＮＤに、ドレインが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は抵抗Ｒ２の一端に、抵抗Ｒ２の他端はＮＭＯＳトランジスタ２２のドレインに接続されている。ＮＭＯＳトランジスタ２２のゲートはＰＭＯＳトランジスタ２１のゲートに、ソースはディスチャージノードＡに接続されている。ディスチャージノードＡはメモリセルのワード線との接続ノードとなっている。ディスチャージ部１０のＮＭＯＳトランジスタ１１のゲートは、抵抗Ｒ１と抵抗Ｒ２の接続ノードに接続され、ソースはディスチャージノードＡに、ドレインはグランドに接続されている。
【０００７】
ディスチャージノードＡはメモリセルのワード線との接続ノードとなっているため、イレース動作時点でのディスチャージノードＡの電位ＶＮＥＧは、−９Ｖにある。この−９Ｖを放電する放電特性を決めるＮＭＯＳトランジスタ１１のゲート電圧Ｖｇは、電源電圧ＶＣＣと−９Ｖ間の抵抗Ｒ１と抵抗Ｒ２との抵抗分圧で生成されているため、電源電圧ＶＣＣの変動を直接受けることになる。また、図４の放電特性１を実現するためには、ゲート／ソース間電圧Ｖｇｓをトランジスタ特性から算出した、目的の電圧スロープになる最適な電流量値となる所定の電圧値（Ｖｔｈ＋α）にする必要があるが、閾値Ｖｔｈの温度変動やプロセス変動に対してもトランジスタが必ずオンするためには、ゲート／ソース間電圧Ｖｇｓを閾値Ｖｔｈより高めに設定する必要がある。
【０００８】
そのため標準特性を有するトランジスタの場合は強くオンすることになり、ディスチャージノードＡの電位ＶＮＥＧは急激にグランドＧＮＤレベルに向かって上昇する。またゲート電圧Ｖｇも電位ＶＮＥＧの上昇に沿って上昇するため、図４の放電特性２のような放電特性になり、過大な放電電流が流れ、他のノードへのカップリングによる影響を与える。さらに、放電特性４に移行し、スナップバック現象を引き起こしてディスチャージトランジスタを破壊する場合がある。また設計上ゲート／ソース間電圧Ｖｇｓを閾値Ｖｔｈより高めに設定しても、プロセス変動等により、より高い閾値Ｖｔｈであると、放電特性３のように設定時間内に放電が終了できない場合や、放電特性５のようにディスチャージトランジスタがオンしない場合が生じる。
【０００９】
図６は、放電時のディスチャージノードの電位とゲート電圧との関係を示す放電バイアス特性図である。図６において、ゲート電圧Ｖｇは、抵抗Ｒ１と抵抗Ｒ２との抵抗分圧で生成されているため、ΔＶ＝Ｒ２／（Ｒ１＋Ｒ２）・（ＶＣＣ−ＶＮＥＧ）となり、時間とともにディスチャージノードＡの電位ＶＮＥＧに漸近する。従って、放電完了直前でもＮＭＯＳトランジスタ１１がオンを維持する条件で抵抗比を決定すると、放電開始時のＶｇ＝ΔＶが大きくなり、強くオンして、図４の放電特性２、４となる可能性があり、逆に放電開始の放電電流を抑えるようＶｇ＝ΔＶを設定すると、放電特性３、５となる可能性があり、最適設計が困難である。
【００１０】
特許文献１には、ワードラインに供給された負の電圧を放電するため、負の高電圧ノードに接続され、第１、２制御信号に応じて負の高電圧を放電する第１放電回路と、第２、３制御信号に応じて、第１放電回路と共に放電する第２放電回路と、第４、５制御信号に応じて、第１、２放電回路と共に放電する第３放電回路とを有する旨の記載がある。
【特許文献１】特開平１１−２３２８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、このような問題を解決するためになされたものであり、その目的は、ディスチャージトランジスタのゲート電圧が、電源電圧、温度、及びプロセスの変動の影響を受け難く、常に所定の値を保つことができる設計容易なディスチャージ回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のディスチャージ回路は、不揮発性メモリのイレース動作で負電圧にセットされたノードをディスチャージするディスチャージ回路であって、一端が該ノードに接続され、他端がグランドに接続され、ゲートがバイアス電圧に接続されたＭＯＳトランジスタを有するディスチャージ部と、該ゲートにバイアス電圧を供給するバイアス電圧発生部と、一端とゲートとがディスチャージ部のＭＯＳトランジスタのゲートに接続され、他端が前記ノードに接続されたＭＯＳトランジスタを有するクランプ部とを有し、クランプ部は、ディスチャージ部のＭＯＳトランジスタのゲートに印加されるバイアス電圧を所定の値にクランプすることを特徴とする。
【発明の効果】
【００１３】
本発明のディスチャージ回路によれば、ディスチャージトランジスタのゲート電圧が、電源電圧、温度、及びプロセスの変動の影響を受け難く、常に所定の値を保つことができる設計容易なディスチャージ回路を提供することができるため、他のノードへのカップリングによる影響や、ディスチャージトランジスタのスナップバックなどのトランジスタ破壊を防ぐことが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明による半導体集積回路の実施の形態について、図を用いて説明する。図１は、本発明によるディスチャージ回路を示すブロック図である。図１において、クランプ部３０のＮＭＯＳトランジスタ３１のドレインとゲートとがディスチャージ部１０のＮＭＯＳトランジスタ１１のゲートに接続され、ソースがディスチャージノードＡに接続されているところが、図５の場合と異なっている。
【００１５】
電源電圧ＶＣＣの変動に対し、ＮＭＯＳトランジスタ１１のゲート電圧Ｖｇが所定の閾値Ｖｔｈ＋ＶＮＥＧの許容範囲となるよう維持するため、ＮＭＯＳトランジスタ１１のゲート／ソース間電圧Ｖｇｓ＝Ｖｔｈ＋αとなる許容値αが設計時点で設定され、抵抗Ｒ１と抵抗Ｒ２との抵抗分圧によるＶｇとＮＭＯＳトランジスタ３１の閾値とが決定される。これにより電源電圧ＶＣＣが上昇し、ゲート電圧ＶｇがＮＭＯＳトランジスタ１１のソース電位を示すディスチャージノードＡの電位ＶＮＥＧよりＶｔｈ＋α以上のレベルになった場合、クランプ部３０のＮＭＯＳトランジスタ３１はオンし、ＶｇｓをＶｔｈ＋αの電位に保つよう動作する。電源電圧ＶＣＣが降下し、ゲート電圧ＶｇがＮＭＯＳトランジスタ１１のソース電位を示すディスチャージノードＡの電位ＶＮＥＧよりＶｔｈ＋α以下のレベルになった場合、ＮＭＯＳトランジスタ３１はオフする。このため、電源電圧ＶＣＣの降下予測値をαに設定することにより、Ｖｇｓは所定の閾値Ｖｔｈの許容範囲となるよう維持される。
【００１６】
温度、及びプロセスの変動に対しては、ＮＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ３１が、同一半導体基板上に、同一プロセスにより作製されるため、プロセスのバラツキによる影響がなく、温度変動に対するパラメータは、共に同じ影響を受けて変動するため変動差による動作の影響が無くなる。これによりＶｇｓは、温度、及びプロセスの変動に対して、所定の閾値Ｖｔｈの許容範囲となるよう維持される。なお、ＮＭＯＳトランジスタ３１のトランジスタサイズはＮＭＯＳトランジスタ１１のＶｇｓ＝Ｖｔｈ＋αを維持するように適切に選択される。
【００１７】
図２は、本発明の放電時のディスチャージノードの電位とゲート電圧との関係を示す放電バイアス特性図である。図２において、Ｖｇｓは、ディスチャージノードＡの電位ＶＮＥＧの変化に応じて、常にＶｇｓ＝Ｖｔｈ＋αを維持するため、放電完了直前でも放電動作を維持することができる。これにより、放電開始時のゲート電圧Ｖｇを大きく設定する必要が無くなり、図４の放電特性２、４、又は放電特性３、５となる可能性を考慮しなくて済むため、最適設計が容易となる。
【００１８】
以上説明したように、本発明によると、ディスチャージトランジスタのゲート電圧が、電源電圧、温度、及びプロセスの変動の影響を受け難く、常に所定の値を保つことができる設計容易なディスチャージ回路を提供することができるため、他のノードへのカップリングによる影響や、ディスチャージトランジスタのスナップバックなどのトランジスタ破壊を防ぐことが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明によるディスチャージ回路を示すブロック図。
【図２】本発明の放電時のディスチャージノードの電位とゲート電圧との関係を示す放電バイアス特性図。
【図３】不揮発性メモリセルの構造図。
【図４】負電圧ノードをディスチャージするディスチャージ特性図。
【図５】従来のディスチャージ回路を示すブロック図。
【図６】ディスチャージノードとゲートとの電圧関係を示す放電バイアス特性図。
【符号の説明】
【００２０】
１０  ディスチャージ部
１１  ＮＭＯＳトランジスタ
２０  バイアス電圧発生部
２１  ＰＭＯＳトランジスタ
２２  ＮＭＯＳトランジスタ
３０  クランプ部
３１  ＮＭＯＳトランジスタ
ＷＬ  ワードライン
Ａ  ディスチャージノード
ＶＮＥＧ  ディスチャージノードの電位
Ｖｇ  ゲート電圧
Ｖｇｓ  ゲート／ソース間電圧
ΔＶ  抵抗分圧によるゲート電圧
Ｖｔｈ  閾値
α  許容値
ＶＣＣ  電源電圧
ＧＮＤ  グランド
Ｒ１、２  抵抗
ＣＧ  制御ゲート
ＦＧ  フローティングゲート
ＳＬ  ソースライン
ＢＬ  ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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