(57)【要約】      （修正有）【課題】回路を複雑化させずに、カレントミラー回路のミラー精度を向上させることが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、カレントミラー回路に流す基準電流を生成する基準電流生成回路１と、ドレイン−ソース間に基準電流を流すミラー元の第１のトランジスタＭ１と、Ｍ１とともにカレントミラー回路を構成するミラー先の第２のトランジスタＭ２と、Ｍ２を電流源として用いる差動増幅器２と、Ｍ１のドレイン電圧とＭ２のドレイン電圧とを一致させるミラーずれ調整回路３とを備えている。Ｍ１のドレイン側に第５のトランジスタＭ５からなるミラーずれ調整回路３を接続し、Ｍ５のゲート電圧を、Ｍ２のドレイン側に接続される第３および第４のトランジスタＭ３、Ｍ４の両ゲート電圧の平均値と一致させるため、Ｍ１のドレイン電圧とＭ２のドレイン電圧とのずれがなくなる。【選択図】図１
2009152859.tif 000002
【特許請求の範囲】
【請求項１】
基準電流が流れる第１のトランジスタと、
前記第１のトランジスタと共にカレントミラー回路を構成する第２のトランジスタと、
前記第２のトランジスタを電流源として用いて、差動入力信号に応じた差動出力信号を生成する第３および第４のトランジスタを有する差動増幅器と、
前記第１のトランジスタのドレイン電圧またはコレクタ電圧と前記第２のトランジスタのドレイン電圧またはコレクタ電圧とが等しくなるように、前記第１のトランジスタのドレインまたはコレクタに接続されるミラーずれ調整回路と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記ミラーずれ調整回路は、第５のトランジスタを有し、
前記第５のトランジスタのゲートまたはベースには、前記第３のトランジスタのゲート電圧またはベース電圧と前記第４のトランジスタのゲート電圧またはベース電圧との直流平均電圧が印加され、
前記第５のトランジスタのソースまたはエミッタは前記第１のトランジスタのドレインまたはコレクタに接続され、前記第５のトランジスタのドレインまたはコレクタは前記第１のトランジスタのゲートまたはベースに接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ミラーずれ調整回路は、ソースまたはエミッタ同士が互いに接続され、かつドレインまたはコレクタ同士が互いに接続された第５および第６のトランジスタを有し、
前記第５および第６のトランジスタの一方のゲートまたはベースには前記第３のトランジスタのゲートまたはベースが接続され、他方のゲートまたはベースには前記第４のトランジスタのゲートまたはベースが接続され、
前記第５および第６のトランジスタのソースまたはエミッタは前記第１のトランジスタのドレインまたはコレクタに接続され、前記第５および第６のトランジスタのドレインまたはコレクタは前記第1のトランジスタのゲートまたはベースに接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第１および第２のトランジスタのゲートまたはベース間に接続されるミキサー入力回路を備え、
前記ミキサー入力回路は、
前記第１および第２のトランジスタのゲートまたはベース間に接続されるインピーダンス素子と、
前記インピーダンス素子と前記第２のトランジスタのゲートまたはベースとの間の接続ノードに一端が接続され、他端に前記差動入力信号とは無関係の交流信号が入力されるキャパシタ素子と、を有することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
前記第１および第２のトランジスタのゲートまたはベース間に接続されるミキサー入力回路を備え、
前記ミキサー入力回路は、
前記第２のトランジスタのドレインまたはコレクタに一端が接続され、他端に前記差動入力信号とは無関係の交流信号が入力されるキャパシタ素子と、を有することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路は、ＭＯＳトランジスタを多数組合わせて構成されている。ＭＯＳトランジスタを対に配置することで、カレントミラー回路を構成することができる。カレントミラー回路は、基準電流に比例した電流を流すことができるため、差動増幅器等の電流源として利用可能である。
【０００３】
ＭＯＳトランジスタを用いてカレントミラー回路を構成する場合、一対のＭＯＳトランジスタのゲート同士を接続し、一方のＭＯＳトランジスタ（以下、ミラー元トランジスタ）のドレイン−ソース間に基準電流を流す。これにより、他方のＭＯＳトランジスタ（以下、ミラー先トランジスタ）のドレイン−ソース間に、基準電流にミラー比を乗じた量の電流が流れる。ミラー比は、一対のＭＯＳトランジスタのゲート幅の比である。
【０００４】
何も工夫をせずにカレントミラー回路を設計すると、ミラー元トランジスタのドレイン電圧とミラー先トランジスタのドレイン電圧とが異なってしまう。両ドレイン電圧が異なっていても、ミラー先トランジスタの出力抵抗が十分に高ければ、ミラー元トランジスタからミラー先トランジスタに電流が正確にコピーされるため、問題は生じない。
【０００５】
しかしながら、先端プロセスで用いられるトランジスタでは、十分に高い出力抵抗が得られない。ミラー先トランジスタの出力抵抗が十分に高くない場合は、ミラー元トランジスタのドレイン電圧とミラー先トランジスタのドレイン電圧とが異なっていると、低い出力抵抗のおかげで、ミラー先トランジスタを流れる電流にずれが生じる。より具体的には、ミラー先トランジスタのドレイン電圧が高ければミラー先トランジスタの電流が増大し、逆にドレイン電圧が低ければ電流が減少する。このようなずれが生じると、ミラー先トランジスタのドレインに接続される回路（例えば、差動増幅器）の直流動作点がずれてしまい、トランスコンダクタンスが変化して差動増幅器の利得が変動する。差動増幅器の出力にも次段の回路が接続されている場合には、この次段の回路の直流動作点もずれてしまい、この次段の回路でも同様の問題が起こりうる。
【０００６】
ＭＯＳトランジスタの微細化が進むほど、ＭＯＳトランジスタの出力抵抗は小さくなるため、上述した問題が顕著となる。
【特許文献１】特開平６−１０４７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路を複雑化させずに、カレントミラー回路のミラー精度を向上させることが可能な半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基準電流が流れる第１のトランジスタと、前記第１のトランジスタと共にカレントミラー回路を構成する第２のトランジスタと、前記第２のトランジスタを電流源として用いて、差動入力信号に応じた差動出力信号を生成する第３および第４のトランジスタを有する差動増幅器と、前記第１のトランジスタのドレイン電圧またはコレクタ電圧と前記第２のトランジスタのドレイン電圧またはコレクタ電圧とが等しくなるように、前記第１のトランジスタのドレインまたはコレクタに接続されるミラーずれ調整回路と、を備えることを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、回路を複雑化させずに、カレントミラー回路のミラー精度を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１１】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路の回路図である。図１の半導体集積回路は、カレントミラー回路に流す基準電流を生成する基準電流生成回路１と、ドレイン−ソース間に基準電流を流すミラー元の第１のトランジスタＭ１と、第１のトランジスタＭ１とともにカレントミラー回路を構成するミラー先の第２のトランジスタＭ２と、第２のトランジスタＭ２を電流源として用いる差動増幅器２と、第１のトランジスタＭ１のドレイン電圧と第２のトランジスタＭ２のドレイン電圧とを一致させるミラーずれ調整回路３とを備えている。
【００１２】
差動増幅器２は、ソース同士が第２のトランジスタＭ２のドレインに共通に接続される第３および第４のトランジスタＭ３、Ｍ４を有する。第３のトランジスタＭ３のゲートと第４のトランジスタＭ４のゲートには差動入力信号ＩＮ＋、ＩＮ−が印加され、第３のトランジスタＭ３のドレインと第４のトランジスタＭ４のドレインからは差動出力信号ＯＵＴ＋、ＯＵＴ−が出力される。差動入力信号ＩＮ＋、ＩＮ−は、交流信号でもよいし、直流信号でもよい。
【００１３】
ミラーずれ調整回路３は、第５のトランジスタＭ５と、第５のトランジスタＭ５のゲート電圧を設定する基準電圧生成回路４とを有する。第５のトランジスタＭ５のドレインは第１のトランジスタＭ１のゲートに接続され、第５のトランジスタＭ５のソースは第１のトランジスタＭ１のドレインに接続されている。
【００１４】
基準電圧生成回路４は、第５のトランジスタＭ５のゲートに対して、第３のトランジスタＭ３のゲート電圧と第４のトランジスタＭ４のゲート電圧との平均電圧（コモンモード電圧）を印加する。基準電圧生成回路４は、第３および第４のトランジスタＭ３、Ｍ４の両ゲート電圧（差動入力信号ＩＮ＋、ＩＮ−）を平均化する処理を行ってもよいが、差動入力信号ＩＮ＋、ＩＮ−が交流信号の場合には、基準電圧生成回路４にて、上述したコモンモード電圧を生成してもよい。このコモンモード電圧は、第５のトランジスタＭ５のゲートに印加されるだけでなく、第３および第４のトランジスタＭ３、Ｍ４の両ゲートに印加される差動入力信号ＩＮ＋、ＩＮ−を生成する不図示の回路にも印加される。この不図示の回路では、コモンモード電圧を基準として、上下に変動する交流信号を生成し、この交流信号が差動入力信号ＩＮ＋、ＩＮ−となる。
【００１５】
図１の半導体集積回路は、第１〜第５のトランジスタＭ１〜Ｍ５をすべてＮ型ＭＯＳトランジスタで構成する例を示しているが、後述するようにＰ型ＭＯＳトランジスタで構成することも可能である。また、バイポーラトランジスタ（ＮＰＮトランジスタまたはＰＮＰトランジスタ）で構成してもよい。
【００１６】
第５のトランジスタＭ５のゲートに、第３および第４のトランジスタＭ３、Ｍ４の両ゲート電圧の平均値を印加することにより、カレントミラー回路を構成する第１のトランジスタＭ１のドレイン電圧と第２のトランジスタＭ２のドレイン電圧を等しくすることができる。第１のトランジスタＭ１のドレイン電圧と第２のトランジスタＭ２のドレイン電圧が等しくなると、第１のトランジスタＭ１のドレイン−ソース間を流れる電流と、第２のトランジスタＭ２のドレイン−ソース間を流れる電流との比は、第１のトランジスタＭ１のゲート幅と第２のトランジスタＭ２のゲート幅の比（ミラー比）に等しくなる。すなわち、図１のような回路構成にすることにより、ミラー比に合致する電流を第２のトランジスタのドレインに流すことができる。
【００１７】
第１のトランジスタＭ１のドレイン−ソース間電流は第５のトランジスタＭ５のドレイン−ソース間電流に等しく、第２のトランジスタＭ２のドレイン−ソース間電流は、第３のトランジスタＭ３のドレイン−ソース間電流と第４のトランジスタＭ４のドレイン−ソース間電流の和であるため、第１〜第５のトランジスタＭ５のゲート幅をそれぞれＷ（Ｍ１）、Ｗ（Ｍ２）、Ｗ（Ｍ３）、Ｗ（Ｍ４）、Ｗ（Ｍ５）とすると、以下の（１）式の関係が成り立つ。
Ｗ（Ｍ１）：Ｗ（Ｍ２）＝Ｗ（Ｍ５）：｛Ｗ（Ｍ３）＋Ｗ（Ｍ４）｝＝１：ｎ    
…（１）
【００１８】
したがって、ミラー先トランジスタである第２のトランジスタＭ２の出力電流は、ミラー元トランジスタである第１のトランジスタＭ１のドレイン−ソース間を流れる基準電流にミラー比（Ｍ（Ｍ２）／Ｗ（Ｍ１））を乗じた電流値になる。
【００１９】
このように、本実施形態では、ミラー元トランジスタ（第１のトランジスタＭ１）のドレイン電圧をミラー先トランジスタ（第２のトランジスタＭ２）のドレイン電圧と一致させるために、第１のトランジスタＭ１のドレイン側に第５のトランジスタＭ５からなるミラーずれ調整回路３を接続し、第５のトランジスタＭ５のゲート電圧を、第２のトランジスタＭ２のドレイン側に接続される第３および第４のトランジスタＭ３、Ｍ４の両ゲート電圧の平均値と一致させるため、第１のトランジスタＭ１のドレイン電圧と第２のトランジスタＭ２のドレイン電圧とのずれがなくなる。したがって、ミラー先トランジスタである第２のトランジスタＭ２の出力電流は、ミラー元トランジスタである第１のトランジスタＭ１を流れる基準電流にカレントミラー回路のミラー比を乗じた値になり、ミラー精度の向上が図れる。
【００２０】
本実施形態によれば、トランジスタの微細化が進んで、ミラー先トランジスタである第２のトランジスタＭ２の出力抵抗が小さくなった場合でも、ミラー元トランジスタのドレイン電圧とミラー先トランジスタのドレイン電圧を一致させることができるため、半導体集積回路の設計値と実測値とのずれを軽減でき、半導体集積回路全体の電気的特性の向上が図れる。
【００２１】
また、本実施形態のミラーずれ調整回路３は、第５のトランジスタＭ５だけで構成できるため、回路構成を複雑化することなく、カレントミラー回路のミラー精度向上が図れ、半導体のよりいっそうの集積化が可能になる。
【００２２】
（第２の実施形態）
以下に説明する第２の実施形態では、ミラーずれ調整回路３内のトランジスタのゲート電圧を、差動増幅器２を構成する第３および第４のトランジスタＭ３、Ｍ４のゲート電圧と一致させるものである。
【００２３】
図２は本発明の第２の実施形態に係る半導体集積回路の回路図である。図２では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００２４】
図２の半導体集積回路は、ミラーずれ調整回路３の構成が図１とは異なっている。図２のミラーずれ調整回路３は、第５のトランジスタＭ５に並列接続された第６のトランジスタＭ６を有する。この第６のトランジスタＭ６もＮ型ＭＯＳトランジスタで構成されている。
【００２５】
第５および第６のトランジスタＭ５、Ｍ６は、ドレイン同士が接続され、ソース同士も接続されている。第５のトランジスタＭ５のゲートは、第３のトランジスタＭ３のゲートと接続され、第６のトランジスタＭ６のゲートは、第４のトランジスタＭ４のゲートと接続されている。
【００２６】
図１の回路では、第３および第４のトランジスタＭ３、Ｍ４のゲートに振幅の大きな差動入力信号ＩＮ＋、ＩＮ−が印加されると、ＭＯＳトランジスタの非直線性のために、カレントミラー回路を構成する第１のトランジスタＭ１のドレイン電圧と第２のトランジスタＭ２のドレイン電圧とがずれてしまい、ミラー比の精度を向上できない。
【００２７】
そこで、図２の回路では、ミラーずれ調整回路３内に第６のトランジスタＭ６を設けて、第３および第４のトランジスタＭ３、Ｍ４の各ゲートと同じ電圧を第５および第６のトランジスタＭ５、Ｍ６の各ゲートに供給している。
【００２８】
図２の回路では、第３および第４のトランジスタＭ３、Ｍ４の各ゲートに印加される差動入力信号ＩＮ＋、ＩＮ−が第５および第６のトランジスタＭ５、Ｍ６の各ゲートにも印加されるため、差動入力信号ＩＮ＋、ＩＮ−の振幅に関係なく、常に第１のトランジスタＭ１のドレイン電圧を第２のトランジスタＭ２のドレイン電圧に一致させることができる。
【００２９】
図２の回路におけるミラー比は以下の（２）式で表される。
Ｗ（Ｍ１）：Ｗ（Ｍ２）＝｛Ｗ（Ｍ５）＋Ｗ（Ｍ６）｝：｛Ｗ（Ｍ３）＋Ｗ（Ｍ４）｝＝１：ｎ                                                                …（２）
【００３０】
したがって、ミラー先トランジスタである第２のトランジスタＭ２のドレイン−ソース間電流は、ミラー元トランジスタである第１のトランジスタＭ１のドレイン−ソース間を流れる基準電流にミラー比（ｎ＝Ｗ（Ｍ２）／Ｗ（Ｍ１））を乗じた電流値になる。
【００３１】
このように、第２の実施形態では、ミラー先トランジスタに接続される差動増幅器２に印加される差動入力信号ＩＮ＋、ＩＮ−をミラーずれ調整回路３にも印加するため、差動入力信号ＩＮ＋、ＩＮ−の振幅が大きい場合であっても、カレントミラー回路を構成する第１および第２のトランジスタＭ１、Ｍ２のドレイン電圧同士を一致させることができ、ミラー精度の向上が図れる。
【００３２】
（第３の実施形態）
以下に説明する第３の実施形態は、カレントミラー回路にミキサー入力回路を接続して、差動入力信号ＩＮ＋、ＩＮ−に、他の周波数からなる交流信号を合成した信号を差動出力信号ＯＵＴ＋、ＯＵＴ−として出力するものである。
【００３３】
図３は本発明の第３の実施形態に係る半導体集積回路の回路図である。図３では、図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３４】
図３の回路は、図２の回路にミキサー入力回路５を接続した構成になっている。このミキサー入力回路５は、カレントミラー回路を構成する第１のトランジスタＭ１のゲートと第２のトランジスタＭ２のゲートとの間に接続される。
【００３５】
図３のミキサー入力回路５は、抵抗Ｒ１とキャパシタＣ１とを有し、抵抗Ｒ１は第１のトランジスタＭ１のゲートと第２のトランジスタＭ２のゲートとの間に接続される。キャパシタＣ１の一端は抵抗Ｒ１と第２のトランジスタＭ２のゲートとの間に接続され、キャパシタＣ１の他端には交流信号が印加される。抵抗Ｒ１は交流信号ＩＮがトランジスタＭ１側に流れないようにブロックする作用を行う。キャパシタＣ１は、交流信号ＩＮは通過させるが、バイアス電圧をブロックするカップリング容量である。
【００３６】
第１のトランジスタＭ１のゲートと第２のトランジスタＭ２のゲートの間にミキサー入力回路５を接続することにより、トランジスタＭ２、Ｍ３およびＭ４はミキサー回路として働く。具体的には、トランジスタＭ３，Ｍ４は、差動入力信号ＩＮ＋、ＩＮ−の周波数と交流信号ＩＮの周波数を合成した周波数の差動出力信号ＯＵＴ＋、ＯＵＴ−を出力する。
【００３７】
上述した第１および第２の実施形態では、第３および第４のトランジスタＭ３、Ｍ４のゲートに印加される差動入力信号ＩＮ＋、ＩＮ−は直流でも交流でもよかったが、第３の実施形態における差動入力信号ＩＮ＋、ＩＮ−は交流に限られる。差動増幅器２に印加される差動入力信号ＩＮ＋、ＩＮ−とミキサー入力回路５に印加される交流信号ＩＮは、互いに無関係な信号であり、両者の周波数は異なる場合もあれば、同じ場合もありうる。
【００３８】
以下、図３の半導体集積回路の動作を説明する。ミキサー入力回路５に印加される交流信号ＩＮは、キャパシタＣ１を通過した後、抵抗Ｒ１には流れずに、第２のトランジスタＭ２のゲートに印加される。したがって、第２のトランジスタＭ２のドレインには、交流信号ＩＮに応じた電流が流れる。この電流は、差動入力信号ＩＮ＋、ＩＮ−の大小関係に応じて、第３および第４のトランジスタＭ３、Ｍ４に振り分けられる。交流信号ＩＮと差動入力信号ＩＮ＋、ＩＮ−とは周波数が互いに異なるため、第３および第４のトランジスタＭ３、Ｍ４の両ドレインに流れる差動出力信号ＯＵＴ＋、ＯＵＴ−は、交流信号ＩＮの周波数と差動入力信号ＩＮ＋、ＩＮ−の周波数を合成した周波数になる。
【００３９】
図３の半導体集積回路も、ミラーずれ調整回路３を有するため、カレントミラー回路を構成する第１のトランジスタＭ１のドレイン電圧と第２のトランジスタＭ２のドレイン電圧を一致させることができ、ミラー比に応じた電流がミラー先トランジスタである第２のトランジスタＭ２に流れ、差動出力信号ＯＵＴ＋、ＯＵＴ−の電流もミラー比に応じた値になる。
【００４０】
このように、第３の実施形態では、カレントミラー回路にミキサー入力回路５を接続した場合でも、ミラー比に応じた電流値の差動出力信号ＯＵＴ＋、ＯＵＴ−を生成することができる。
【００４１】
（第４の実施形態）
第４の実施形態は、第３の実施形態よりもミキサー入力回路５の構成を簡略化したものである。
【００４２】
図４は本発明の第４の実施形態に係る半導体集積回路の回路図である。図４では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４３】
図４の半導体集積回路は、図３とは異なる構成のミキサー入力回路５ａを備えている。図４のミキサー入力回路５ａは、キャパシタＣ１だけで構成され、キャパシタＣ１の一端はミラー先トランジスタである第２のトランジスタＭ２のドレインに接続され、キャパシタＣ１の他端には交流信号ＩＮが印加される。
【００４４】
交流信号ＩＮがミキサー入力回路５ａに印加されると、第２のトランジスタＭ２のドレイン電流に、交流信号ＩＮに応じた電流が重畳され、それに応じて、差動出力信号ＯＵＴ＋、ＯＵＴ−の電流も変化する。差動出力信号ＯＵＴ＋、ＯＵＴ−の一方ＯＵＴ＋には、交流信号ＩＮと差動入力信号ＩＮ＋、ＩＮ−の他方ＩＮ−との差分に応じた電流が流れる。差動出力信号ＯＵＴ＋、ＯＵＴ−の他方ＯＵＴ−には、交流信号ＩＮと差動入力信号ＩＮ＋、ＩＮ−の一方ＩＮ＋との和に応じた電流が流れる。
【００４５】
図４のミキサー入力回路５ａは、図３のミキサー入力回路５とは異なり、ミキサー入力回路５ａに印加される交流信号ＩＮを第２のトランジスタＭ２で増幅しないため、交流信号ＩＮの振幅が十分にある場合に適用可能となる。一方、交流信号ＩＮの振幅が小さい場合には、交流信号ＩＮを第２のトランジスタＭ２で増幅する図３のミキサー入力回路５ａの方が望ましい。
【００４６】
図４の半導体集積回路においても、図１〜図３の半導体集積回路と同様に、カレントミラー回路を構成する第１および第２のトランジスタＭ１、Ｍ２のドレイン電圧は一致することから、ミラー比に合致する電流をミラー先トランジスタである第２のトランジスタＭ２に流すことができ、ミラー精度の向上が図れる。
【００４７】
このように、第４の実施形態は、第３の実施形態よりも、ミキサー入力回路５ａの回路構成を簡略化でき、半導体集積回路全体の構成も簡略化できる。
【００４８】
（その他の実施形態）
上述した第３〜第４の実施形態では、図２に示す第２の実施形態の回路にミキサー入力回路５ａを追加したが、図１に示す第１の実施形態の回路にミキサー入力回路５ａを追加してもよい。
【００４９】
上述した第１〜第４の実施形態では、Ｎ型ＭＯＳトランジスタを用いて半導体集積回路を構成する例を説明したが、Ｐ型ＭＯＳトランジスタを用いて半導体集積回路を構成してもよい。
【００５０】
図５は第１の実施形態と同様の構成の半導体集積回路をＰ型ＭＯＳトランジスタを用いて構成した一例を示す回路図である。図５を見ればわかるように、電流の流れる方向が図１とは逆になるものの、各ＭＯＳトランジスタ同士の接続関係は図１と同様である。ミラーずれ調整回路３を構成する第５のトランジスタＭ５ａのソースは、ミラー元トランジスタである第１のトランジスタＭ１ａのドレインに接続され、第５のトランジスタＭ５ａのドレインは第１のトランジスタＭ１ａのゲートに接続される。
【００５１】
上述した第１〜第４の実施形態で説明した半導体集積回路を用いることで、各種の回路を構成することができる。図６は第１の実施形態で説明した半導体集積回路を用いて構成したオペアンプの回路図である。図６の破線部分が図１の回路に対応する。差動増幅器２の出力は、トランジスタＭ６で増幅された後に出力される。このトランジスタＭ６には電流源６が接続されている。
【００５２】
図１では、差動増幅器２を構成する第３および第４のトランジスタＭ３、Ｍ４に差動入力信号ＩＮ＋、ＩＮ−を印加したが、図６では、第３および第４のトランジスタＭ３、Ｍ４の各ゲートに印加される信号は差動入力信号ＩＮ＋、ＩＮ−ではない。第３のトランジスタＭ３には入力信号ＩＮが印加され、第４のトランジスタＭ４のゲートは基準電圧Ｖｂに設定される。
【００５３】
図６のオペアンプは、第３のトランジスタＭ３のゲートと入力信号ＩＮの端子との間に介挿される抵抗Ｒ３と、第３のトランジスタＭ３と出力信号ＯＵＴの端子との間に介挿される抵抗Ｒ４とを有する。これらＲ３，Ｒ４はオペアンプのゲインを決定する抵抗素子であり、出力信号ＯＵＴは、入力信号ＩＮのＲ４／Ｒ３倍に増幅される。
【００５４】
この他、第１〜第４の実施形態で説明した半導体集積回路を用いて差動増幅回路を構成することも可能である。
【００５５】
例えば、図７は第１の実施形態で説明した半導体集積回路を用いて構成した完全差動増幅型の反転増幅器の回路図である。図７では、図６と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５６】
図７の回路では、差動入力信号ＩＮ＋、ＩＮ−が入力されて、差動出力信号ＯＵＴ＋、ＯＵＴ−が出力される。一方の入力信号ＩＮ−は、抵抗Ｒ３を介してトランジスタＭ３のゲートに入力される。このゲートと一方の出力信号ＯＵＴ＋の端子との間には抵抗Ｒ４が介挿されている。他方の入力信号ＩＮ＋は、抵抗Ｒ５を介してトランジスタＭ４のゲートに入力される。このゲートと他方の出力信号ＯＵＴ−の端子との間には抵抗Ｒ６が介挿されている。
【００５７】
図７の回路において、入力信号ＩＮ＝ＩＮ＋−ＩＮ−とし、出力信号ＯＵＴ＝ＯＵＴ＋−ＯＵＴ−とし、ゲインをＡとすると、ＯＵＴ＝Ａ×ＩＮで表される。
【００５８】
ここで、ゲインＡは、差動出力信号ＯＵＴ＋、ＯＵＴ−に対応する抵抗Ｒ４またはＲ６を、差動入力信号ＩＮ＋、ＩＮ−に対応する抵抗Ｒ３またはＲ５で割った値で表される。図７の回路は差動増幅器であることから、Ｒ３＝Ｒ５、Ｒ４＝Ｒ６であり、Ａ＝Ｒ４／Ｒ３＝Ｒ６／Ｒ５となる。
【００５９】
図６や図７の回路は一例にすぎず、種々の変形例が適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体集積回路の回路図。
【図２】本発明の第２の実施形態に係る半導体集積回路の回路図。
【図３】本発明の第３の実施形態に係る半導体集積回路の回路図。
【図４】本発明の第４の実施形態に係る半導体集積回路の回路図。
【図５】第１の実施形態と同様の構成の半導体集積回路をＰ型ＭＯＳトランジスタを用いて構成した一例を示す回路図。
【図６】第１の実施形態で説明した半導体集積回路を用いて構成した反転増幅器の回路図。
【図７】第１の実施形態で説明した半導体集積回路を用いて構成した完全差動増幅型の反転増幅器の回路図。
【符号の説明】
【００６１】
１  基準電流生成回路
２  差動増幅器
３  ミラーずれ調整回路
４  基準電圧生成回路
５、５ａ  ミキサー入力回路
Ｍ１  第１のトランジスタ
Ｍ２  第２のトランジスタ
Ｍ３  第３のトランジスタ
Ｍ４  第４のトランジスタ
Ｍ５  第５のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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