(57)【要約】【課題】オン抵抗が低減された窒化物半導体素子およびその製造方法を提供すること。【解決手段】この窒化物半導体素子は、ｎ型層３、ｐ型層４およびｎ型層５を有する窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、トレンチ６が形成されている。トレンチ６の壁面７の全域を覆うように、ｎ型チャネル層８が形成されている。トレンチ６において、ｎ型チャネル層８の内側には、ｐ型不純物を含むＧａＮからなるｐ型ゲート層９が埋設されており、ｐ型ゲート層９の最表面１５には、ゲート電極１０が形成されている。また、ｎ型層５の最表面１６には、ソース電極１１が形成され、基板１の他方面には、ドレイン電極１２が接触形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型のIII族窒化物半導体からなる第１層、この第１層に設けられたｐ型不純物を含むIII族窒化物半導体からなる第２層、およびこの第２層に設けられたｎ型のIII族窒化物半導体からなる第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記壁面に、前記第１、第２および第３層に跨って形成されたｎ型のIII族窒化物半導体からなる第４層と、
前記第４層を挟んで、前記第２層に対向するように形成されたｐ型不純物を含むIII族窒化物半導体からなる第５層と、
前記第５層に電気的に接続されるように形成されたゲート電極と、
前記第３層に電気的に接続されるように形成されたソース電極と、
前記第１層に電気的に接続されるように形成されたドレイン電極と
を含む、窒化物半導体素子。
【請求項２】
ｎ型のIII族窒化物半導体からなる第１層を形成する第１層形成工程と、
この第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を形成する第２層形成工程と、
この第２層上に、ｎ型のIII族窒化物半導体からなる第３層を形成する第３層形成工程と、
前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、
前記壁面に、前記第１、第２および第３層に跨るように、ｎ型のIII族窒化物半導体からなる第４層を形成する第４層形成工程と、
前記第４層を挟んで前記第２層に対向するように、ｐ型不純物を含むIII族窒化物半導体からなる第５層を形成する第５層形成工程と、
前記第５層に電気的に接続するようにゲート電極を形成するゲート電極形成工程と、
前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、  前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と
を含む、窒化物半導体素子の製造方法。
【請求項３】
前記第５層形成工程が、前記第４層上にｐ型不純物を含むIII族窒化物半導体を成長させる成長工程と、前記ｐ型不純物を含むIII族窒化物半導体の一部を覆うマスクを介してエッチングすることにより前記第５層を形成する工程とを含み、
前記ゲート電極形成工程が、前記第５層における前記マスクで覆われる部分に前記ゲート電極を形成する工程を含む、請求項２に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体からなる窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
図３は、従来の窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板８１と、この基板８１に積層された積層構造部９３とを備えている。
積層構造部９３は、基板８１の側から順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５を備えている。積層構造部９３には、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５に跨る壁面９１が形成されている。積層構造部９３の表面には、壁面９１全域を覆うゲート絶縁膜８６が形成されている。
【０００４】
ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させる開口９４および開口９２が形成されている。
開口９４から露出するｎ型ＧａＮ層８５には、ソース電極８８が電気的に接続されている。一方、開口９２から露出するｎ型ＧａＮ層８３には、ドレイン電極８９が電気的に接続されている。また、ゲート絶縁膜８６上における壁面９１との対向部分には、ゲート電極８７が形成されている。
【０００５】
そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間に層間絶縁膜９０が介在されることにより、互いに絶縁されている。
次に、窒化物半導体素子の動作について説明する。たとえば、まず、ソース電極８８とドレイン電極８９との間（ソース−ドレイン間）に、ドレイン電極８９側が正となるバイアス（逆バイアス）が与えられる。これにより、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との界面（ｐｎ接合部）には、逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層８５とｎ型ＧａＮ層８３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。
【０００６】
この状態から、ゲート電極８７に対して、ソース電極８８を基準電位として正となるゲート閾値電圧以上のバイアスが印加されると、ｐ型ＧａＮ層８４における壁面９１とゲート絶縁膜８６との界面近傍（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。この反転層を介して、ソース−ドレイン間が導通する。こうして、トランジスタ動作が実現される。    
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の窒化物半導体素子では、ソース−ドレイン間を導通させるためのチャネル領域は、ｐ型ＧａＮ層８４に形成される。
ところが、ｐ型ＧａＮ層８４のような主としてｐ型不純物を含む窒化物半導体の電子移動度は、主としてｎ型不純物を含むｎ型の窒化物半導体の電子移動度よりも低い。そのため、従来の窒化物半導体素子では、チャネル領域の電子移動度の低さに起因して、そのオン抵抗が高くなってしまう。
【０００８】
そこで、本発明の目的は、オン抵抗が低減された窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための請求項１記載の発明は、ｎ型のIII族窒化物半導体からなる第１層、この第１層に設けられたｐ型不純物を含むIII族窒化物半導体からなる第２層、およびこの第２層に設けられたｎ型のIII族窒化物半導体からなる第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記壁面に、前記第１、第２および第３層に跨って形成されたｎ型のIII族窒化物半導体からなる第４層と、前記第４層を挟んで、前記第２層に対向するように形成されたｐ型不純物を含むIII族窒化物半導体からなる第５層と、前記第５層に電気的に接続されるように形成されたゲート電極と、前記第３層に電気的に接続されるように形成されたソース電極と、前記第１層に電気的に接続されるように形成されたドレイン電極とを含む、窒化物半導体素子である。
【００１０】
この構成によれば、ｎ型のIII族窒化物半導体からなる第１層、ｐ型不純物を含むIII族窒化物半導体から成る第２層およびｎ型のIII族窒化物半導体からなる第３層を積層することによって、ｎｐｎ構造の窒化物半導体積層構造部が形成されている。
第１、第２および第３層に跨って形成された壁面には、これらに跨るようにｎ型のIII族窒化物半導体からなる第４層が形成されている。このｎ型の第４層とｐ型不純物を含む第２層とは、ｐｎ接合を形成している。
【００１１】
一方、第４層における第２層との接合側とは反対側には、ｐ型不純物を含むIII族窒化物半導体からなる第５層が、第２層に対向するように形成されている。第４層は、第５層との関係においてもｐｎ接合を形成している。
また、第５層に電気的に接続されるようにゲート電極が形成されている。さらに、第３層に電気的に接続されるようにソース電極が形成され、第１層に電気的に接続されるようにドレイン電極が形成されている。
【００１２】
なお、ソース電極およびドレイン電極は、第３層および第１層にそれぞれ電気的に接続していればよく、これらの電極と半導体層との間に組成や不純物の異なる１層以上の半導体層が介装されてあってもよい。
次に、この窒化物半導体素子の動作について説明する。
ソース電極とドレイン電極との間には、ドレイン側が正となるバイアスが与えられる。これにより、第１層と第２層との界面のｐｎ接合部には逆方向電圧が与えられる。その結果、第３層と第１層との間、すなわち、ソース電極とドレイン電極との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。一方、第４層は、第２層との界面のｐｎ接合部および第５層との界面のｐｎ接合部から広がる空乏層によりピンチオフされている。
【００１３】
この状態から、ゲート電極に対して、ソース電極を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、第４層に広がる空乏層幅が小さくなり、チャネルが形成される。
そして、このチャネル（第４層）を介して、第１層と第３層との間が導通する。こうして、ソース−ドレイン間が導通することになる。
【００１４】
このように、この窒化物半導体素子は、第２層とのｐｎ接合部および第５層とのｐｎ接合部から広がる空乏層により、常時はピンチオフされているｎ型の第４層に対してゲート電圧を印加することにより、ソース−ドレイン間が導通する、いわゆる接合型電界効果トランジスタである。
すなわち、主としてｐ型不純物を含む窒化物半導体よりも電子移動度の高い、主としてｎ型不純物を含むｎ型のIII族窒化物半導体からなる第４層にチャネルを形成するので、素子のオン抵抗を低減することができる。
【００１５】
さらに、ｐ型不純物を含む第５層がジャンクションゲートとして用いられるため、素子の動作時におけるゲート閾値電圧の低下を抑制し、素子のノーマリオフ動作を達成することができる。
なお、たとえば、前記窒化物半導体積層構造部に、前記第３層から前記第２層を貫通して、前記第１層に達するトレンチが形成され、このトレンチの１対の内側面が前記壁面を形成する場合、前記第４層は、前記１対の内側面に沿う部分が前記トレンチを介して対向する形状で形成されてもよい。この場合、前記第５層は、前記トレンチにおいて、前記第４層の内側に埋設される形状で形成されてもよい。
【００１６】
また、第４層における第２層と第５層とで挟まれる部分の厚みは、第２層とのｐｎ接合部および第５層とのｐｎ接合部から広がる空乏層の大きさに応じて適宜最適な厚みに設定される。たとえば、第２層や第５層のｐ型不純物濃度などに応じて設定される。
また、請求項２に記載の発明は、ｎ型のIII族窒化物半導体からなる第１層を形成する第１層形成工程と、この第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を形成する第２層形成工程と、この第２層上に、ｎ型のIII族窒化物半導体からなる第３層を形成する第３層形成工程と、前記第１、２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面に、前記第１、第２および第３層に跨るように、ｎ型のIII族窒化物半導体からなる第４層を形成する第４層形成工程と、前記第４層を挟んで前記第２層に対向するように、ｐ型不純物を含むIII族窒化物半導体からなる第５層を形成する第５層形成工程と、前記第５層に電気的に接続するようにゲート電極を形成するゲート電極形成工程と、前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程とを含む、窒化物半導体素子の製造方法である。
【００１７】
この方法により、請求項１に記載の窒化物半導体素子を製造することができる。
また、請求項３に記載の発明は、前記第５層形成工程が、前記第４層上にｐ型不純物を含むIII族窒化物半導体を成長させる成長工程と、前記ｐ型不純物を含むIII族窒化物半導体の一部を覆うマスクを介してエッチングすることにより前記第５層を形成する工程とを含み、前記ゲート電極形成工程が、前記第５層における前記マスクで覆われる部分に前記ゲート電極を形成する工程を含む、請求項２に記載の窒化物半導体素子の製造方法である。
【００１８】
一般的に、ｐ型不純物を含むIII族窒化物半導体をエッチングすると、たとえば、半導体表面からの窒素抜けなどによって、エッチングされた部分のｎ型不純物の濃度が増加する。たとえば、前記窒化物半導体素子では、第５層の一部がエッチングされると、第５層において、エッチングされた部分のｎ型不純物濃度は、当該部分以外の部分の不純物濃度よりも大きくなる。
【００１９】
ｎ型不純物濃度の大きい部分に対してゲート電極を接触させても、第５層とゲート電極との間の接合部で良好なオーミック特性を得ることが困難である。
一方、請求項３の製造方法では、エッチングされる部分以外の部分、すなわち、第５層におけるマスクで覆われる部分にゲート電極を形成するので、第５層とゲート電極との間の接合部で、良好なオーミック特性を得ることができる。そのため、良好なトランジスタ動作を行なうことができる。
【００２０】
また、前記第５層形成工程は、たとえば、ＳｉＯ２を用いて、スピンオングラス（ＳＯＧ）法により前記マスクを形成する工程、ＳｉＯ２を用いて、プラズマＣＶＤ（Chemical vapor deposition）により前記マスクを形成する工程、および、ＳｉＯ２を用いて、ＥＣＲ（Electron Cyclotron Resonance）スパッタ法により前記マスクを形成する工程を含んでいることが好ましい。上記した方法によれば、前記第５層に対して、少ないダメージで前記マスクを形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板１と、基板１の一方面に形成された窒化物半導体積層構造部２とを備えている。
【００２２】
基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。この実施形態では、導電性基板が適用される。
窒化物半導体積層構造部２は、基板１に積層された主としてｎ型不純物を含むｎ型のＧａＮ（窒化ガリウム）からなるｎ型層３（第１層）と、ｎ型層３に積層された主としてｐ型不純物を含むＧａＮからなるｐ型層４（第２層）と、ｐ型層４に積層された主としてｎ型不純物を含むｎ型のＧａＮからなるｎ型層５（第３層）とを備えている。
【００２３】
窒化物半導体積層構造部２には、ｎ型層５における窒化物半導体積層構造部２の積層方向（以下、この方向を単に「積層方向」ということがある。）に平行な最表面１６から、ｎ型層５およびｐ型層４を貫通して、ｎ型層３の積層方向途中に至る深さのトレンチ６が形成されている。
トレンチ６は、断面略倒立台形状に形成されており、積層方向に直交する方向に延びるストライプ状に形成されている。また、トレンチ６は、図１では図示されていないが、そのストライプ方向と直交する幅方向（以下、この方向を単に「幅方向」ということがある。）に一定の間隔を空けて複数形成されている。
【００２４】
トレンチ６の傾斜した１対の内側面は、ｎ型層３、ｐ型層４およびｎ型層５に跨がる壁面７をそれぞれ形成している。
たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるｎ型層３、ｐ型層４およびｎ型層５は、やはりｃ面（０００１）を主面（積層界面）として積層されることになる。また、窒化物半導体積層構造部２の壁面７の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面（ノンポーラ面）や、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面（セミポーラ面）となる。
【００２５】
また、壁面７の全域を覆うように、主としてｎ型不純物を含むｎ型のＧａＮからなるｎ型チャネル層８（第４層）が形成されている。このｎ型チャネル層８には、ゲート電極１０（後述）に適切なバイアスが与えられることにより、ｎ型層３とｎ型層５との間を電気的に導通させるチャネルが形成される。ｎ型チャネル層８は、１対の壁面７にそれぞれ沿う部分がトレンチ６を介して対向する形状で形成されており、その厚みは、ｐ型層４のｐ型不純物濃度およびｐ型ゲート層９（後述）のｐ型不純物濃度に応じて設定されている。たとえば、ｐ型層４の不純物濃度が１×１０１９〜４×１０１９ｃｍ−３であり、ｐ型ゲート層９（後述）の不純物濃度が１×１０１９〜４×１０１９ｃｍ−３である場合、ｎ型チャネル層８におけるｐ型層４とｐ型ゲート層９（後述）とで挟まれる部分の厚みｔは、２０〜５０ｎｍである。また、ｎ型チャネル層８は、ｐ型層４に接して形成されていることにより、ｐ型層４との間でｐｎ接合を形成している。
【００２６】
トレンチ６において、ｎ型チャネル層８の内側には、ｐ型不純物を含むＧａＮからなるｐ型ゲート層９が埋設されている。ｐ型ゲート層９は、トレンチ６を埋め尽くし、さらに、その窒化物半導体積層構造部２の積層界面（以下、この界面を単に「積層界面」ということがある。）に平行な最表面１５が、ｎ型層５の最表面１６よりも上方に突出する凸形状で形成されている。ｐ型ゲート層９において、最表面１５の両側線に連なる１対の側面は、窒化物半導体積層構造部２の積層界面に対して傾斜した壁面１４をそれぞれ形成している。また、ｐ型ゲート層９は、ｎ型チャネル層８に接して形成されていることにより、ｎ型チャネル層８との間でｐｎ接合を形成している。なお、ｐ型ゲート層９の最表面１５は、ｎ型層５の最表面１６と面一に形成されていてもよいし、最表面１６よりもトレンチ６の内方に窪んだ凹面であってもよい。
【００２７】
ｐ型ゲート層９の最表面１５には、ゲート電極１０が形成されている。ゲート電極１０は、たとえば、Ｎｉと、このＮｉに積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料を用いて形成することができ、ｐ型ゲート層９に電気的に接続されている。
【００２８】
ｎ型層５の最表面１６には、ソース電極１１が形成されている。ソース電極１１は、たとえば、Ｔｉと、このＴｉに積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて形成することができ、ｎ型層５に電気的に接続されている。ソース電極１１を、Ａｌを含む金属で形成しておくことにより、ソース電極１１とｎ型層５との間の接合部で良好なオーミック特性を得ることができる。ソース電極１１は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて形成してもよい。
【００２９】
基板１の他方面には、ドレイン電極１２が接触形成されている。ドレイン電極１２は、たとえば、Ａｌなどの金属を用いて形成することができ、基板１を介して、ｎ型層３に電気的に接続されている。ドレイン電極１２は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて形成してもよい。
【００３０】
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１１とドレイン電極１２との間には、ドレイン電極１２側が正となるバイアスが与えられる。これにより、ｎ型層３とｐ型層４との界面のｐｎ接合には逆方向電圧が与えられる。その結果、ｎ型層５とｎ型層３との間、すなわち、ソース電極１１とドレイン電極１２との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。一方、ｎ型チャネル層８は、ｐ型層４との界面のｐｎ接合部およびｐ型ゲート層９との界面のｐｎ接合部から広がる空乏層によりピンチオフされている。
【００３１】
この状態から、ゲート電極１０に対して、ソース電極１１を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、ｎ型チャネル層８に広がる空乏層幅が小さくなり、ｎ型チャネル層８にチャネルが形成される。このチャネル（ｎ型チャネル層８）を介して、ｎ型層３とｎ型層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１０に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。また、チャネルの幅は、ゲート電極１０に与えるバイアスによって制御できる。このようにして、トランジスタ動作が実現される。
【００３２】
図２Ａ〜図２Ｅは、図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子を製造するには、まず、基板１の一方面から、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により、ｎ型不純物がドープされながらＧａＮが成長させられる。ＧａＮは、基板１の一方面に直交する方向に成長し、これによって、ｎ型層３が形成される（第１層形成工程）。なお、成長するＧａＮにドープするｎ型不純物としては、たとえば、Ｓｉを用いればよい。
【００３３】
次いで、ｎ型層３上に、たとえば、ＭＯＣＶＤ法により、ｐ型不純物がドープされながらＧａＮが成長させられて、ｐ型層４が形成される（第２層形成工程）。なお、成長するＧａＮにドープするｐ型不純物としては、たとえば、ＭｇまたはＣを用いればよい。
さらに、ｐ型層４上に、たとえば、ＭＯＣＶＤ法により、ｎ型不純物がドープされながらＧａＮが成長させられて、ｎ型層５が形成される（第３層形成工程）。なお、成長するＧａＮにドープするｎ型不純物としては、たとえば、Ｓｉを用いればよい。こうして、図２Ａに示すように、基板１の一方面に、基板１の成長主面（一方面）に平行な積層界面を有する、ｎ型層３、ｐ型層４およびｎ型層５からなる窒化物半導体積層構造部２が形成される。
【００３４】
その後、ｎ型層５の、積層界面に平行な最表面１６に、エッチングマスク（図示せず）が形成される。そして、このマスクを介して、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ型層５の最表面１６から、ｎ型層５およびｐ型層４を貫通して、ｎ型層３の積層方向途中に至る深さのトレンチ６がエッチングによって形成される。これにより、図２Ｂに示すように、複数本の窒化物半導体積層構造部２がストライプ状に整形されるとともに、ｎ型層３、ｐ型層４およびｎ型層５に跨る壁面７が同時に形成される（壁面形成工程）。
【００３５】
トレンチ６の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ６の壁面７を改善するためのウェットエッチング処理を行なってもよい。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、壁面７を均すことができる。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などによるウェットエッチングによっても、ダメージを受けた壁面７を改善することができ、ダメージの少ない壁面７を得ることができる。壁面７のダメージを低減しておくことにより、壁面７とｎ型チャネル層８との界面を良好な界面とすることができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００３６】
次いで、トレンチ６の内面およびｎ型層５の最表面１６から、たとえば、ＭＯＣＶＤ法により、ｎ型不純物がドープされながらＧａＮが成長させられる。なお、成長するＧａＮにドープするｎ型不純物としては、たとえば、Ｓｉを用いればよい。これにより、図２Ｃに示すように、トレンチ６の内面（壁面７）およびｎ型層５の最表面１６を覆うｎ型チャネル層８が形成される（第４層形成工程）。
【００３７】
ｎ型チャネル層８の形成に引き続いて、ｐ型不純物がドープされながらＧａＮが成長させられる。この成長は、トレンチ６内のｎ型チャネル層８から成長するＧａＮが、ｎ型層５の最表面１６よりも突出する高さになるまで続けられる。こうして、図２Ｃに示すように、ｎ型チャネル層８の表面全域を覆うｐ型ゲート層９が形成される（第５層形成工程）。
【００３８】
なお、ＧａＮは、ｎ型チャネル層８の表面から一様な成長速度で成長するので、成長後のｐ型ゲート層９は、図２Ｃに示すように、積層方向におけるトレンチ６の上方部分にストライプ状に窪んだ凹部１７を有する断面略凹形状となる。また、成長するＧａＮにドープするｐ型不純物としては、たとえば、ＭｇまたはＣを用いればよい。
次いで、凹部１７内における、ｐ型ゲート層９の、積層界面に平行な最表面１５に、マスク１３が形成されて、ｐ型ゲート層９の当該最表面１５がマスク１３で覆われる。
【００３９】
そして、このマスク１３を介して、ｐ型ゲート層９およびｎ型チャネル層８がストライプ状にドライエッチングされる。こうして、ｐ型ゲート層９がストライプ状に整形されるとともに、窒化物半導体積層構造部２の積層界面に対して傾斜した壁面１４が同時に形成される。また、ｎ型チャネル層８におけるトレンチ６外の部分が除去されて、図２Ｄに示すように、ｎ型層５の最表面１６が露出する。
【００４０】
その後、マスク１３が除去されて、マスク１３で覆われていたｐ型ゲート層９の最表面１５が露出する。
続いて、公知のフォトリソグラフィ技術により、ソース電極１１を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ソース電極１１の材料として用いられるメタル（この実施形態では、ＴｉおよびＡｌ）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１１以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ｎ型層５の最表面１６に、ソース電極１１が形成される（ソース電極形成工程）。
【００４１】
ソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれる。
次いで、公知のフォトリソグラフィ技術により、ゲート電極１０を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ゲート電極１０の材料として用いられるメタル（この実施形態では、ＮｉおよびＡｕ）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極１０以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ｐ型ゲート層９の最表面１５に、ゲート電極１０が形成される（ゲート電極形成工程）。すなわち、ゲート電極１０は、ｐ型ゲート層９の整形時にマスク１３で覆われていたｐ型ゲート層９の最表面１５に接触形成されることとなる。
【００４２】
その後は、ソース電極１１およびゲート電極１０の場合と同様の方法により、基板１の他方面に、ドレイン電極１２が形成される（ドレイン電極形成工程）。
こうして、図２Ｅに示すように、図１の窒化物半導体素子を得ることができる。
複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１０およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１２は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
【００４３】
以上のように、この窒化物半導体素子は、ｐ型層４とのｐｎ接合部およびｐ型ゲート層９とのｐｎ接合部から広がる空乏層により、常時はピンチオフされているｎ型チャネル層８に対してゲート電圧を印加することにより、ソース−ドレイン間が導通する、いわゆるｎ型チャネルの接合型電界効果トランジスタである。
主としてｐ型不純物を含むＧａＮよりも電子移動度の高い、ｎ型のＧａＮからなるｎ型チャネル層８にチャネルを形成するので、素子のオン抵抗を低減することができる。
【００４４】
さらに、主としてｐ型不純物を含むＧａＮからなるｐ型ゲート層９がジャンクションゲートとして用いられるため、素子の動作時におけるゲート閾値電圧の低下を抑制し、素子のノーマリオフ動作を達成することができる。
また、ゲート電極１０が、ｐ型ゲート層９の整形の際にマスク１３で覆われていた最表面１５に接触形成されているので、ゲート電極１０をｐ型ゲート層９に対して良好にオーミック接合することができる。  一般的に、ｐ型不純物を含むIII族窒化物半導体をエッチングすると、エッチングされた部分のｎ型不純物の濃度が増加する。たとえば、ｐ型ゲート層９の壁面１４など、ドライエッチングにより表われた部分のｎ型不純物濃度は、ｐ型ゲート層９における当該部分以外の部分の不純物濃度よりも大きくなる。ｎ型不純物濃度の大きい部分に対してゲート電極１０を接触形成しても、ｐ型ゲート層９とゲート電極１０との間の接合部で良好なオーミック特性を得ることが困難である。
【００４５】
一方、この実施形態では、ゲート電極１０がｐ型ゲート層９の最表面１５に接触形成されている。そのため、ｐ型ゲート層９とゲート電極１０との間の接合部で良好なオーミック特性を得ることができる。その結果、良好なトランジスタ動作を行なうことができる。
以上、本発明の一実施形態について説明したが、この発明はさらに他の形態で実施することもできる。  たとえば、前述の実施形態では、ｎ型層３、ｐ型層４、ｎ型層５、ｎ型チャネル層８およびｐ型ゲート層９を、ＧａＮを用いて形成したが、これらの層は、ＧａＮ以外のIII族窒化物半導体、たとえば、窒化アルミニウム（ＡｌＮ）窒化インジウム（ＩｎＮ）など、一般にＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる材料を用いて形成することもできる。
【００４６】
また、前述の実施形態では、壁面７は、基板１の主面に対して傾斜した面であるとしたが、傾斜している必要はなく、また、平面である必要もない。すなわち、壁面７は、基板１に垂直な平面であってもよいし、湾曲面であってもよい。
また、前述の実施形態では、窒化物半導体積層構造部２に断面略倒立台形状のトレンチ６が形成される例について説明したが、トレンチ６の形状は、Ｖ字形、Ｕ字形、矩形などの他の形状であってもよい。
【００４７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
【図２Ａ】図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図３】従来の窒化物半導体素子の構造を説明するための模式的な断面図である。
【符号の説明】
【００４９】
１    基板
２    窒化物半導体積層構造部
３    ｎ型層
４    ｐ型層
５    ｎ型層
６    トレンチ
７    壁面
８    ｎ型チャネル層
９    ｐ型ゲート層
１０  ゲート電極
１１  ソース電極
１２  ドレイン電極
１３  マスク
１４  壁面
１５  最表面
１６  最表面
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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