(57)【要約】  【課題】簡単な回路構成でＣＰＵ等の暴走に対する誤出力を抑止する。  【解決手段】ＣＰＵのＳ／Ｗ部１１からは、ＣＰＵからの出力データの決められた部分にクロックＯＮ，ＯＦＦと、クロックに応じてビットＯＮ，ＯＦＦおよびＯＦＦ，ＯＮの出力データを送出し、これら出力データは、ディジタル出力部１２を構成する切替器１３に供給される。切替器１３は、クロックＯＮ，ＯＦＦで切り替えられる可動接触片１３ａ，１３ｂと、固定接触片１３ａａ，１３ａｂ，１３ｂｂ，１３ｂａとインバータ回路１４ａ，１４ｂと、ＣＰＵの正常判定用トランジスタ１５ａ、１５ｂを有し、ＣＰＵ暴走等でビットＯＮが供給されると、インバータ回路１４ａの出力端は「０」になるので、トランジスタ１５ａはオフされ、出力トランジスタ１６1〜１６Nへのコレクタ電圧が供給されなくなる。これにより、ＣＰＵ暴走等に対する誤出力が抑止される。  【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＰＵからのクロックに応じてビットＯＮ及びビットＯＦＦの出力をＣＰＵのＳ／Ｗ部から送出し、このビットＯＮ及びビットＯＦＦを、クロックで反転させながら出力し、この出力をＣＰＵ正常判定回路に供給し、この判定回路の判定結果により出力回路が動作したとき、ＣＰＵが正常であるとしたことを特徴とする制御用機器のディジタル出力装置。
【請求項２】
前記正常判定回路は、クロックで切り替えられる切替器と、この切替器に供給されるビットＯＮ及びビットＯＦＦの出力により制御され、ＣＰＵ正常時のみ出力が送出されるＣＰＵの正常判定用素子とからなることを特徴とする請求項１記載の制御用機器のディジタル出力装置。
【請求項３】
ＣＰＵのＳ／Ｗ部から送出される出力データにパリティビットを付し、このパリティビットを判定回路で判定し、正常時のみ出力データを送出することを特徴とする制御用機器のディジタル出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル保護継電装置に係り、特にその装置等の制御用機器のディジタル出力装置に関するものである。
【背景技術】
【０００２】
図７は、ディジタル保護継電装置における強制動作機能構成図を示す。図７において、主検出用のコンピュータ１1と事故検出用のコンピュータ１2には、それぞれ設定パネルの一部としての選択スイッチパネル２の強制動作選択スイッチからの指令を取り込むためのディジタル入力回路３1、３2をバス結合で備える。
【０００３】
また、遮断器のトリップ指令を発生するためのディジタル出力回路４1、４2を備え、トリップ出力回路用の継電器５1、５2のオン、オフを制御する。
【０００４】
コンピュータ１1、１2による保護処理は、図８に例示するディジタル保護継電装置の保護処理ブロック図のように、リレー要素別の演算部ロック６1〜６4と、それぞれの演算結果に論理条件を与える論理ブロック７1〜７3を有してトリップ指令を発生する。このとき、強制動作選択スイッチからの指令は、例えば論理ブロックへのオア条件として組み込まれる。
【０００５】
なお、上記選択スイッチパネル２に代えてグラフィックディスプレイからなる設定パネルを、ディジタル入力回路３1に代えてマンマシンインターフェースボードを、ディジタル入力回路３2に代えてインターフェースを、さらに強制動作選択スイッチを設定パネルとは別に設け、設定パネルは主検出リレー部のマンマシンインターフェースボードに結合され、このボードを介して事故検出リレー部のインターフェースと結合された強制動作機能構成のものもある（特許文献１参照。）。
【特許文献１】特開平０８−０１９１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したような遮断器のトリップ指令を発生するためのディジタル出力回路では、ＣＰＵが暴走したときに誤ったデータを出力し、誤ってトリップ指令を発生させる、いわゆる誤制御を行ってしまう可能性がある。
【０００７】
このため、特に制御対象が重要な設備に対しては、ＣＰＵが暴走して誤出力しても、制御用機器を誤制御しないように、各装置（ＣＰＵ含む）を二重化し、例えば、図９に示すように、サブ、メインＣＰＵの出力のＡＮＤ条件で制御出力が発生するようにしおけば、片方のＣＰＵが暴走したとしても誤制御出力が発生しないように構成することができる。
【０００８】
しかし、各装置を二重化構成とするには、装置が複雑となるとともに、コストが嵩む問題点がある。
【０００９】
この発明は、上記の事情に鑑みてなされたもので、簡単な回路構成でＣＰＵ等の暴走に対する誤出力を抑止することができるとともに、ＣＰＵ内部のソフトウェア（Ｓ／Ｗ）暴走を外部に設ける簡単な回路構成で抑止できる制御用機器のディジタル出力装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、上記の課題を達成するために、ＣＰＵからのクロックに応じてビットＯＮ及びビットＯＦＦの出力をＣＰＵのＳ／Ｗ部から送出し、このビットＯＮ及びビットＯＦＦを、クロックで反転させながら出力し、この出力をＣＰＵ正常判定回路に供給し、この判定回路の判定結果により出力回路が動作したとき、ＣＰＵが正常であるとしたことを特徴とする。
【００１１】
また、前記正常判定回路は、クロックで切り替えられる切替器と、この切替器に供給されるビットＯＮ及びビットＯＦＦの出力により制御され、ＣＰＵ正常時のみ出力が送出されるＣＰＵの正常判定用素子とからなることを特徴とする。
【００１２】
さらに、ＣＰＵのＳ／Ｗ部から送出される出力データにパリティビットを付し、このパリティビットを判定回路で判定し、正常時のみ出力データを送出することを特徴とする。
【発明の効果】
【００１３】
この発明によれば、ＣＰＵを二重化構成することなく、簡単な回路構成によりコストが嵩むことなくＣＰＵ等の暴走に対する誤出力を抑止することができるとともに、ＣＰＵ内部のＳ／Ｗ暴走を簡単な回路構成で抑止することができる。
【発明を実施するための最良の形態】
【００１４】
以下この発明の実施の形態を図面に基づいて説明する。図１はこの発明の実施の第１形態を示す構成図であり、この図１において、１１はＣＰＵのＳ／Ｗ部である。このＣＰＵのＳ／Ｗ部１１からは、ＣＰＵの出力データの決められた部分に、クロックに応じてビットＯＮおよびビットＯＦＦの出力データが送出される。この出力データは、ディジタル出力部１２の一部を構成する切替器１３に供給される。
【００１５】
切替器１３は、クロックで切り替えられる可動接触片１３ａ，１３ｂを有し、可動接触片１３ａ，１３ｂにはクロックに応じてビットＯＮおよびビットＯＦＦの出力データが供給される。
【００１６】
なお、ディジタル出力部１２は、切替器１３の他に、インバータ回路１４ａ，１４ｂ、ＣＰＵの正常判定用トランジスタ１５ａ，１５ｂおよび出力トランジスタ１６1，１６N-1，１６Nから構成される。
【００１７】
前記可動接触片１３ａは、固定接触片１３ａａに当初は接続されていて、クロックＯＦＦで固定接触片１３ａｂに切替接続される。また、可動接触片１３ｂは、固定接触片１３ｂａに当初は接続されていて、クロックＯＮで固定接触片１３ｂｂに切替接続される。
【００１８】
インバータ回路１４ａ，１４ｂのうち、インバータ回路１４ａの入力端は固定接触片１３ａａに接続され、その出力端は固定接触片１３ａｂに接続されるとともに、ＣＰＵの正常判定用トランジスタ１５ａのベースに接続される。また、インバータ回路１４ｂの入力端は固定接触片１３ｂｂに接続され、その出力端は固定接触片１３ｂａに接続されるとともに、ＣＰＵの正常判定用トランジスタ１５ｂのベースに接続される。
【００１９】
ＣＰＵの正常判定用トランジスタ１５ａのエミッタは、ＣＰＵの正常判定用トランジスタ１５ｂのコレクタに接続され、その正常判定用トランジスタ１５ｂのエミッタは、各出力トランジスタ１６1、１６N-1，１６Nのコレクタに接続される。
【００２０】
上記のように構成することにより、図示のように可動接触片１３ａ，１３ｂが固定接触片１３ａａ，１３ｂａに接触しているとき、ＣＰＵの正常判定用トランジスタ１５ａ，１５ｂは「オン」されるので、出力データが各出力トランジスタ１６1、１６N-1，１６Nから送出される。
【００２１】
しかし、図示接続のように可動接触片１３ａ，１３ｂがあるとき、インバータ回路１４ａの入力端にＣＰＵ暴走等でビットＯＮが供給されると、その出力端は「０」になるので、ＣＰＵの正常判定用トランジスタ１５ａはオフされ、出力トランジスタ１６1〜１６Nへのコレクタ電圧が供給されなくなる。これにより、ＣＰＵ暴走等に対する誤出力が抑止されることになる。
【００２２】
図２から図５はＣＰＵのＳ／Ｗ部１１から出力されるクロック出力とＳ／Ｗ出力が正常時出力か、異常時出力かにおけるときのタイムチャートで、図２は、正常時出力のとき、正常判定用トランジスタ１５ａ，１５ｂが両方「オン」で、ＣＰＵは正常と判定される。
【００２３】
図３は、異常時出力（オール１）のときのもの、図４は、異常時出力（オール０）のときのもの、図５は、異常時出力であるが、クロック出力のみ正常のときのものである。ＣＰＵのＳ／Ｗ部１１からの出力が、異常時には、いずれも誤出力が抑止される。
【００２４】
図６は、この発明の実施の第２形態を示す構成図であり、図６において、２１はＣＰＵのＳ／Ｗ部である。このＣＰＵのＳ／Ｗ部２１からの出力データにパリティビットを付加して、この出力データをディジタル出力部２２に供給する。
【００２５】
ディジタル出力部２２は、パリティビット判定回路２３、ラッチ回路２４および出力トランジスタ２５1〜２５Nから構成される。前記パリティビットが付加された出力データが、パリティビット判定回路２３に入力されると、ここで、パリティビットが判定される。判定の結果、正常なら出力データは、ラッチ回路２４へ転送された後、出力トランジスタ２５1〜２５Nから送出される。
【００２６】
また、パリティビット判定回路２３によるパリティビットの判定結果が異常であると判定された場合、出力データは、パリティビット判定回路２３からラッチ回路２４へ供給されないので、Ｓ／Ｗ暴走が発生しても出力トランジスタ２５1〜２５Nからの誤出力は抑止される。
【図面の簡単な説明】
【００２７】
【図１】この発明の実施の第１形態を示す構成図。
【図２】正常時出力のときのタイムチャート。
【図３】異常時出力（オール１）のときのタイムチャート。
【図４】異常時出力（オール０）のときのタイムチャート。
【図５】異常時出力（クロックのみ正常）のときのタイムチャート。
【図６】この発明の実施の第２形態を示す構成図。
【図７】ディジタル保護継電装置における強制動作機能構成図。
【図８】ディジタル保護継電装置の保護処理ブロック図。
【図９】サブ、メインＣＰＵの出力のＡＮＤ条件による二重化構成した説明図。
【符号の説明】
【００２８】
１１…ＣＰＵのＳ／Ｗ部
１２…ディジタル出力部
１３…切替器
１３ａ，１３ｂ…可動接触片
１３ａａ，１３ｂａ…固定接触片
１３ｂｂ，１３ａｂ…固定接触片 
１４ａ，１４ｂ…インバータ回路
１５ａ，１５ｂ…ＣＰＵの正常判定用トランジスタ
１６1〜１６N…出力トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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