(57)【要約】【課題】読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供する。【解決手段】このＭＲＡＭの比較回路１０は、それぞれ電源電圧ＶＤＤのラインとノードＮ２７，Ｎ２８の間に接続されたトランジスタ２７，２８と、トンネル磁気抵抗素子ＴＭＲに電流を流すトランジスタ２９と、参照電流を流すトランジスタ３０と、ノードＮ２７，Ｎ２８の電圧を比較してデータ信号Ｑ０を生成する差動増幅回路４１と、電源電圧ＶＤＤを降圧してトランジスタ２７，２８のゲート電圧ＶＧを生成するゲート電圧発生回路２６とを備える。したがって、電源電圧ＶＤＤの上昇に伴うトランジスタ２７，２８の抵抗値の低下を抑制でき、ノードＮ２７の電圧Ｖ２７の振幅ΔＶの低下を抑制できる。【選択図】図８
2009301668.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置において前記抵抗体記憶素子からデータ信号を読み出す読出回路であって、
第１の電源電圧を降圧して第２の電源電圧を生成する降圧回路と、
それぞれ第１の電源電圧のラインと第１および第２のノード間に接続され、それらの制御電極がともに前記第２の電源電圧を受け、各々が抵抗素子を構成する第１および第２のＰ型トランジスタと、
その第１の電極が前記第１のノードに接続され、その第２の電極が前記抵抗体記憶素子を介して基準電圧のラインに接続され、前記抵抗体記憶素子の抵抗値に応じた値の電流を流す第１のＮ型トランジスタと、
その第１の電極が前記第２のノードに接続され、その第２の電極が参照抵抗素子を介して基準電圧のラインに接続され、前記参照抵抗素子の抵抗値に応じた値の電流を流す第２のＮ型トランジスタと、
前記第１および第２のノードの電圧を比較し、比較結果に応じた論理レベルのデータ信号を出力する差動増幅回路とを備える、不揮発性半導体記憶装置の読出回路。
【請求項２】
前記降圧回路は、
前記第１の電源電圧のラインと前記第２の電源電圧を出力する出力ノードとの間に直列接続された１または２以上のダイオード素子と、
前記出力ノードと前記基準電圧のラインとの間に接続された抵抗素子とを含む、請求項１に記載の不揮発性半導体記憶装置の読出回路。
【請求項３】
前記降圧回路は、
前記第１の電源電圧のラインと第３のノードとの間に直列接続された１または２以上のダイオード素子と、
前記第３のノードと前記第２の電源電圧を出力する出力ノードとの間に接続された第１の抵抗素子と、
前記出力ノードと前記基準電圧のラインとの間に接続された第２の抵抗素子とを含む、請求項１に記載の不揮発性半導体記憶装置の読出回路。
【請求項４】
前記第１の電源電圧が第１の電圧だけ変動すると前記第２の電源電圧は第２の電圧だけ変動し、
前記第２の電圧は、前記第１の電圧の２分の１よりも大きく、前記第１の電圧以下である、請求項１から請求項３までのいずれかに記載の不揮発性半導体記憶装置の読出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶措置の読出回路に関し、特に、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置において抵抗体記憶素子からデータ信号を読み出す読出回路に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば、非特許文献１，２参照）。
【０００４】
このＭＲＡＭは、複数行複数列に配置された複数のメモリセルを備え、各メモリセルは低抵抗状態または高抵抗状態になるトンネル磁気抵抗素子を含む。読出動作時は、選択されたメモリセルのトンネル磁気抵抗素子に流れる電流と参照電流とを比較し、比較結果に基づいて記憶データを読み出す。
【０００５】
具体的には、ＭＲＡＭは読出回路を備え、その読出回路は、それぞれ電源電圧のラインと第１および第２のノードの間に接続され、ゲートが接地された第１および第２のＰチャネルＭＯＳトランジスタと、ドレインが第１のノードに接続され、選択されたメモリセルのトンネル磁気抵抗素子の抵抗値に応じた値の電流を流す第１のＮチャネルＭＯＳトランジスタと、ドレインが第２のノードに接続され、参照電流を流す第２のＮチャネルＭＯＳトランジスタと、第１および第２のノードの電圧を比較し、比較結果に応じた論理レベルのデータ信号を生成する差動増幅回路とを含む（図９参照）。
【０００６】
トンネル磁気抵抗素子が低抵抗状態の場合は、第１のノードの電圧が第２のノードの電圧よりも低くなり、差動増幅回路は「Ｌ」レベルのデータ信号を生成する。トンネル磁気抵抗素子が高抵抗状態の場合は、第１のノードの電圧が第２のノードの電圧よりも高くなり、差動増幅回路は「Ｈ」レベルのデータ信号を生成する。第１のノードの電圧の振幅を大きくするため、第１および第２のＰチャネルＭＯＳトランジスタの抵抗値は可能な範囲で大きな値に設定されている。
【非特許文献１】2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture
【非特許文献２】ISSCC2007 26.5 2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のＭＲＡＭでは、電源電圧が上昇すると、第１および第２のＰチャネルＭＯＳトランジスタの抵抗値が低下し、第１のノードの電圧の振幅が小さくなり、読出動作が遅延するという問題があった。
【０００８】
それゆえに、この発明の主たる目的は、読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る不揮発性半導体記憶装置の読出回路は、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置において抵抗体記憶素子からデータ信号を読み出す読出回路であって、降圧回路と、第１および第２のＰ型トランジスタと、第１および第２のＮ型トランジスタと、差動増幅回路とを備える。降圧回路は、第１の電源電圧を降圧して第２の電源電圧を生成する。第１および第２のＰ型トランジスタは、それぞれ第１の電源電圧のラインと第１および第２のノード間に接続され、それらの制御電極がともに第２の電源電圧を受け、各々が抵抗素子を構成する。第１のＮ型トランジスタは、その第１の電極が第１のノードに接続され、その第２の電極が抵抗体記憶素子を介して基準電圧のラインに接続され、抵抗体記憶素子の抵抗値に応じた値の電流を流す。第２のＮ型トランジスタは、その第１の電極が第２のノードに接続され、その第２の電極が参照抵抗素子を介して基準電圧のラインに接続され、参照抵抗素子の抵抗値に応じた値の電流を流す。差動増幅回路は、第１および第２のノードの電圧を比較し、比較結果に応じた論理レベルのデータ信号を出力する。
【発明の効果】
【００１０】
この発明に係る不揮発性半導体記憶装置の読出回路では、第１の電源電圧を降圧して第２の電源電圧を生成し、その第２の電源電圧を第１および第２のＰ型トランジスタの制御ゲートに与える。したがって、第１の電源電圧が上昇すると第２の電源電圧も上昇するので、第１の電源電圧の上昇に伴う第１および第２のＰ型トランジスタの抵抗値の低下を抑制することができる。よって、第１のノードの電圧の振幅を大きく維持することができ、読出速度の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の一実施の形態によるＭＲＡＭの全体構成を示すブロック図である。図１において、このＭＲＡＭは、２つのメモリアレイ１，２、行デコーダ３、ドライバ４、列デコーダ５、書込／読出回路６、および制御回路７を備える。
【００１２】
メモリアレイ１は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬＡと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬＡと、それぞれ複数列（ここでは、３２列とする）に対応して設けられた複数のビット線ＢＬＡ０〜ＢＬＡ１５，ＢＬＡ３１〜ＢＬＡ１６とを含む。
【００１３】
各メモリセルＭＣは、図３に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１４】
すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的高い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的低い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ１，０にそれぞれ対応付けられる。
【００１５】
データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。
【００１６】
図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。
【００１７】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
データ読出時は、図６に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電位ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。
【００１９】
図２に戻って、メモリアレイ２は、メモリアレイ１と同じ構成であり、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬＢと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬＢと、それぞれ複数列（ここでは、３２列とする）に対応して設けられた複数のビット線ＢＬＢ０〜ＢＬＢ１５，ＢＬＢ３１〜ＢＬＢ１６とを含む。
【００２０】
メモリアレイ１，２の同じ列の２本のビット線ＢＬＡｎとＢＬＢｎ（ただし、ｎは０から３１までの整数である）は対を成しており、メモリアレイ１，２の複数のビット線対は予め２対ずつグループ化されている。図２では、メモリアレイ１，２の図中左右の両端から内側に向かって２対ずつグループ化されており、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６；ＢＬＡ１，ＢＬＢ１，ＢＬＡ１７，ＢＬＢ１７；…；ＢＬＡ１５，ＢＬＢ１５，ＢＬＡ３１，ＢＬＢ３１が４本ずつグループ化されている。
【００２１】
メモリアレイ１，２の各々の複数のメモリセルＭＣは、各行において、ビット線グループに対応して予め２つずつグループ化されている。メモリアレイ１，２の各々の予め定められた行（図２では書込／読出回路６に隣接する行）の各メモリセルグループは参照メモリセルグループとして使用され、その行のワード線ＷＬおよびディジット線ＤＬはそれぞれ参照ワード線ＲＷＬおよび参照ディジット線ＤＬとして使用される。各参照メモリセルグループに属する２つのメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲは、それぞれ最高値および最低値に設定されている。したがって、それらの２つのメモリセルＭＣの並列接続体に流れる電流値は、トンネル磁気抵抗素子ＴＭＲに流れる電流の最高値と最低値との平均値の２倍になる。これをデータ読出に利用する。
【００２２】
図１に戻って、行デコーダ３は、行アドレス信号ＲＡに従ってメモリアレイ１，２のうちのいずれか一方のメモリアレイと、そのメモリアレイの複数行のうちのいずれかの行のワード線ＷＬおよびディジット線ＤＬと、他方のメモリアレイの参照ワード線ＲＷＬとを選択する。ドライバ４は、データ書込時は行デコーダ３によって選択されたディジット線ＤＬに書込電流を流し、データ読出時は行デコーダ３によって選択されたワード線ＷＬおよび参照ワード線ＲＷＬの各々を選択レベルの「Ｈ」レベルに立上げる。列デコーダ５は、列アドレス信号ＣＡに従って、１６個のビット線対グループのうちのいずれかのビット線対グループを選択する。
【００２３】
書込／読出回路６は、データ書込時は、外部から与えられた書込データ信号Ｄ０，Ｄ１に従って、列デコーダ５によって選択されたビット線対グループのうちの、行デコーダ３によって選択されたメモリアレイに属する２本のビット線ＢＬの各々に書込電流を流し、２個のメモリセルＭＣの各々にデータ信号を書込む。
【００２４】
また、書込／読出回路６は、データ読出時は、列デコーダ５によって選択されたビット線対グループのうちの、行デコーダ３によって選択されたメモリアレイに属する２本のビット線ＢＬの各々に流れる電流と、他方のメモリアレイに属する２本のビット線に流れる電流値の平均値とを比較し、比較結果に応じた論理レベルのデータ信号Ｑ０，Ｑ１を外部に出力する。制御回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭ全体を制御する。
【００２５】
以下、この発明の特徴となるデータ読出方法について説明する。図７は、書込／読出回路６のうちのデータ読出に関連する部分を示す回路図である。図７において、書込／読出回路６は、比較回路１０，１１およびＮチャネルＭＯＳトランジスタ１２〜１９を含む。
【００２６】
比較回路１０は、ノードＮ１，Ｎ２に一定の電圧を印加してノードＮ１，Ｎ２から流出する電流Ｉ１，Ｉ２を比較し、たとえば、Ｉ１＞Ｉ２の場合は読出データ信号Ｑ０を「Ｌ」レベルにし、Ｉ１＜Ｉ２の場合は読出データ信号Ｑ０を「Ｈ」レベルにする。比較回路１１は、ノードＮ３，Ｎ４に一定の電圧を印加してノードＮ３，Ｎ４から流出する電流Ｉ３，Ｉ４を比較し、たとえば、Ｉ３＞Ｉ４の場合は読出データ信号Ｑ１を「Ｌ」レベルにし、Ｉ３＜Ｉ４の場合は読出データ信号Ｑ１を「Ｈ」レベルにする。
【００２７】
ノードＮ２とＮ４は、互いに接続されている。ノードＮ１は、それぞれＮチャネルＭＯＳトランジスタ１２，１４を介してノードＮ５，Ｎ６に接続される。ノードＮ２は、それぞれＮチャネルＭＯＳトランジスタ１３，１５を介してノードＮ５，Ｎ６に接続される。ノードＮ３は、それぞれＮチャネルＭＯＳトランジスタ１６，１８を介してノードＮ７，Ｎ８に接続される。ノードＮ４は、それぞれＮチャネルＭＯＳトランジスタ１７，１９を介してノードＮ７，Ｎ８に接続される。ＮチャネルＭＯＳトランジスタ１２，１５，１６，１９のゲートは行アドレス信号ＲＡ０を受け、ＮチャネルＭＯＳトランジスタ１３，１４，１７，１８のゲートは行アドレス信号／ＲＡ０を受ける。行アドレス信号ＲＡ０，／ＲＡ０は、メモリアレイ１，２のうちのいずれか一方のメモリアレイを選択するための信号であり、行デコーダ３で生成される。
【００２８】
また、図７では、列デコーダ５よって選択されたビット線対グループに属する４本のビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６が、図示しない列選択ゲートにより、それぞれノードＮ５〜Ｎ８に接続された状態が示されている。また、メモリアレイ１のワード線ＷＬＡおよび参照ワード線ＲＷＬＡと、メモリアレイ２のワード線ＷＬＢおよび参照ワード線ＲＷＬＢとが１本ずつ代表的に示されている。
【００２９】
ワード線ＷＬＡとビット線ＢＬＡ０，ＢＬＡ１６の交差部のメモリセルをそれぞれＭＣ１，ＭＣ２とし、ワード線ＷＬＢとビット線ＢＬＢ０，ＢＬＢ１６の交差部のメモリセルをそれぞれＭＣ３，ＭＣ４とする。メモリセルＭＣ１〜ＭＣ４の各々のトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて予め最高値Ｒmaxまたは最低値Ｒminに設定されている。
【００３０】
また、参照ワード線ＲＷＬＡとビット線ＢＬＡ０，ＢＬＡ１６の交差部の参照メモリセルをそれぞれＭＣ５，ＭＣ６とし、参照ワード線ＲＷＬＢとビット線ＢＬＢ０，ＢＬＢ１６の交差部の参照メモリセルをそれぞれＭＣ７，ＭＣ８とする。参照メモリセルＭＣ５，ＭＣ６のトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ最高値Ｒmaxおよび最低値Ｒminに予め設定され、参照メモリセルＭＣ７，ＭＣ８のトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ最高値Ｒmaxおよび最低値Ｒminに予め設定されているものとする。
【００３１】
行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ１２〜１９のうちのＮチャネルＭＯＳトランジスタ１２，１５，１６，１９が導通し、ノードＮ１〜Ｎ４がそれぞれノードＮ５〜Ｎ８に接続される。また、メモリアレイ１が選択され、そのメモリアレイ１の複数のワード線ＷＬＡのうちのいずれかのワード線ＷＬＡが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ２の参照ワード線ＲＷＬＢが選択レベルの「Ｈ」レベルにされる。
【００３２】
比較回路１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加し、ノードＮ１から選択されたメモリセルＭＣ１に流出する電流Ｉ１と、ノードＮ２から選択された参照メモリセルＭＣ７，ＭＣ８に流出する電流Ｉ２とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ０を出力する。
【００３３】
すなわち、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて最高値Ｒmaxまたは最低値Ｒminに設定されている。ノードＮ１から接地電圧ＶＳＳのラインに流出する電流Ｉ１は、ＶＣ／Ｒmax＝ＶＣ（１／Ｒmax＋１／Ｒmax）／２またはＶＣ／Ｒmin=ＶＣ（１／Ｒmin＋１／Ｒmin）／２となる。
【００３４】
一方、ノードＮ２と接地電圧ＶＳＳのラインとの間には、一対の参照メモリセルＭＣ７，ＭＣ８のトンネル磁気抵抗素子ＴＭＲの並列接続体が接続されている。一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ最高値Ｒmaxおよび最低値Ｒminに設定されている。ノードＮ２から接地電圧ＶＳＳのラインに流出する電流Ｉ２は、ＶＣ（１／Ｒmax＋１／Ｒmin）／２となる。ここで、電流Ｉ２がＶＣ（１／Ｒmax＋１／Ｒmin）の２分の１となるのは、一対の参照メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの並列接続体には、もう１つの比較回路１１からも同じ値の電流が供給されるからである。
【００３５】
したがって、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値が最高値Ｒmaxに設定されている場合はＩ１＜Ｉ２となり、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値が最低値Ｒminに設定されている場合はＩ１＞Ｉ２となる。よって、電流Ｉ１，Ｉ２の大小関係を検出することにより、メモリセルＭＣ１の記憶データを読み出すことができる。
【００３６】
同様に、比較回路１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加し、ノードＮ３から選択されたメモリセルＭＣ２に流出する電流Ｉ３と、ノードＮ４から選択された参照メモリセルＭＣ７，ＭＣ８に流出する電流Ｉ４とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ１を出力する。
【００３７】
また、行アドレス信号ＲＡ０，／ＲＡ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ１２〜１９のうちのＮチャネルＭＯＳトランジスタ１３，１４，１７，１８が導通し、ノードＮ１〜Ｎ４がそれぞれノードＮ６，Ｎ５，Ｎ８，Ｎ７に接続される。また、メモリアレイ２が選択され、そのメモリアレイ２の複数のワード線ＷＬＢのうちのいずれかのワード線ＷＬＢが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ１の参照ワード線ＲＷＬＡが選択レベルの「Ｈ」レベルにされる。
【００３８】
比較回路１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加し、ノードＮ１から選択されたメモリセルＭＣ３に流出する電流Ｉ１と、ノードＮ２から選択された参照メモリセルＭＣ５，ＭＣ６に流出する電流Ｉ２とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ０を出力する。
【００３９】
また、比較回路１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加し、ノードＮ３から選択されたメモリセルＭＣ４に流出する電流Ｉ３と、ノードＮ４から選択された参照メモリセルＭＣ５，ＭＣ６に流出する電流Ｉ４とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ１を出力する。
【００４０】
図８は、比較回路１０の構成を示す回路図である。図８において、比較回路１０は、ＰチャネルＭＯＳトランジスタ２１〜２３および抵抗素子２４，２５を含むゲート電圧発生回路２６と、ＮチャネルＭＯＳトランジスタ２７，２８およびＮチャネルＭＯＳトランジスタ２９，３０とを備える。
【００４１】
ＰチャネルＭＯＳトランジスタ２１〜２３および抵抗素子２４，２５は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２１〜２３の各々のゲートとドレインは互いに接続されている。ＰチャネルＭＯＳトランジスタ２１〜２３の各々は、ダイオード素子を構成する。抵抗素子２４，２５の各々は、ＮチャネルＭＯＳトランジスタのゲートに電源電圧ＶＤＤを印加したものである。
【００４２】
ＰチャネルＭＯＳトランジスタ２１〜２３の各々のしきい値電圧の絶対値をＶＴとすると、ＰチャネルＭＯＳトランジスタ２３のドレインの電圧はＶＤＤ−３ＶＴとなる。また、抵抗素子２４，２５の抵抗値をそれぞれＲ１，Ｒ２とすると、抵抗素子２４，２５間のノードＮ２４の電圧ＶＧはＶＧ＝（ＶＤＤ−３ＶＴ）×Ｒ２／（Ｒ１＋Ｒ２）となる。ここで、ｋ＝Ｒ２／（Ｒ１＋Ｒ２）は１／２＜ｋ≦１の範囲内の所定の値に設定されている。換言すると、Ｒ１とＲ２の比Ｒ１／Ｒ２は０≦Ｒ１／Ｒ２＜１の範囲内の所定の値に設定されている。なお、ｋ＝１すなわちＲ１／Ｒ２＝０の場合はＲ１＝０であり、抵抗素子２４は設けられず、ＰチャネルＭＯＳトランジスタ２３のドレインはノードＮ２４に直接接続される。したがって、電源電圧ＶＤＤがΔＶＳだけ変動すると、電圧ＶＧはｋΔＶＳだけ変動する。このよう設定した理由については、後に詳述する。
【００４３】
トランジスタ２７，２９は電源電圧ＶＣＣのラインとノードＮ１との間に直列接続され、トランジスタ２８，３０は電源電圧ＶＣＣのラインとノードＮ２との間に直列接続される。トランジスタ２７，２８のゲートはゲート電圧発生回路２６の出力電圧ＶＧを受け、トランジスタ２７，２８の各々は抵抗素子を構成する。トランジスタ２９，３０のゲートは一定の電圧ＶＳＡを受け、トランジスタ２９，３０は、それぞれノードＮ１，Ｎ２に一定の電圧を印加する定電圧源を構成する。ノードＮ１，Ｎ２の各々には、電圧ＶＳＡよりもトランジスタ２９，３０のしきい値電圧だけ低い一定の電圧ＶＣが印加される。
【００４４】
また、比較回路１０は、ＰチャネルＭＯＳトランジスタ３１〜３４、ＮチャネルＭＯＳトランジスタ３５〜３９、およびインバータ４０を備え、これらは差動増幅回路４１を構成する。トランジスタ３１，３５，３７は電源電圧ＶＤＤのラインとノードＮ３９との間に直列接続され、トランジスタ３２，３６，３８は電源電圧ＶＤＤのラインとノードＮ３９との間に直列接続され、トランジスタ３９はノードＮ３９と接地電圧ＶＳＳのラインとの間に接続される。トランジスタ３１，３５のゲートはトランジスタ３２，３６の間のノードＮ３４に接続され、トランジスタ３２，３６のゲートはトランジスタ３１，３５の間のノードＮ３３に接続される。トランジスタ３７のゲートはトランジスタ２７，２９間のノードＮ２７の電圧Ｖ２７を受け、トランジスタ３８のゲートはトランジスタ２８，３０間のノードＮ２８の電圧Ｖ２８を受ける。トランジスタ３９のゲートは、活性化信号ＳＥを受ける。
【００４５】
トランジスタ３３，３４のソースはともに電源電圧ＶＤＤを受け、それらのドレインはそれぞれノードＮ３３，Ｎ３４に接続され、それらのゲートはプリチャージ信号ＰＣを受ける。インバータ４０は、ノードＮ３３に現れる信号の反転信号を、比較回路１０の出力信号Ｑ０として出力する。
【００４６】
次に、この比較回路１０の動作について説明する。ノードＮ１から流出する電流Ｉ１がノードＮ２から流出する電流Ｉ２よりも大きい場合は、トランジスタ２７，２８の電圧降下により、ノードＮ２７の電圧Ｖ２７がノードＮ２８の電圧Ｖ２８よりも低くなり、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも低くなる。逆に、Ｉ１がＩ２よりも小さい場合は、Ｖ２７がＶ２８よりも高くなり、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも高くなる。
【００４７】
この状態で、プリチャージ信号ＰＣが所定時間だけ活性化レベルの「Ｌ」レベルにされる。これにより、トランジスタ３３，３４が所定時間だけ導通し、ノードＮ３３，Ｎ３４がともに「Ｈ」レベル（電源電圧ＶＤＤ）に充電される。このとき、インバータ５４の出力信号Ｑ０は、「Ｌ」レベルになっている。
【００４８】
次いで、活性化信号ＳＥが活性化レベルの「Ｈ」レベルに立ち上げられると、トランジスタ３９が導通して差動増幅回路４１が活性化される。Ｉ１＞Ｉ２の場合は、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも低いので、ノードＮ３４が「Ｌ」レベルに引き下げられ、データ信号Ｑ０は「Ｌ」レベルに維持される。逆に、Ｉ１＜Ｉ２の場合は、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも高いので、ノードＮ３３が「Ｌ」レベルに引き下げられ、データ信号Ｑ０は「Ｈ」レベルに立ち上げられる。活性化信号ＳＥが活性化レベルの「Ｈ」レベルに立ち上げられた後に、データ信号Ｑ０が外部から読み出される。比較回路１１も、比較回路１０と同じ構成である。
【００４９】
次に、ゲート電圧発生回路２６を設けた理由について説明する。図９は、この実施の形態の比較例を示す回路図であって、図８と対比される図である。図９を参照して、この比較回路４２が比較回路１０と異なる点は、ゲート電圧発生回路２６が除去されてトランジスタ２７，２８のゲートが接地されている点である。
【００５０】
このような比較回路４２では、ＮチャネルＭＯＳトランジスタ２９，３０を飽和領域で動作させてノードＮ１，Ｎ２に定電圧ＶＣを印加し、抵抗値が最高値Ｒmaxまたは最低値Ｒminのトンネル磁気抵抗素子ＴＭＲに最低値Ｉminまたは最高値Ｉmaxの電流Ｉ１，Ｉ２を流す。ＮチャネルＭＯＳトランジスタ２９，３０を飽和領域で動作させるために、電源電圧ＶＤＤが規格の最低値ＶＤＤminになった場合でもノードＮ２７，Ｎ２８の電圧Ｖ２７，Ｖ２８をノードＮ１，Ｎ２の電圧ＶＣよりもオーバードライブ電圧ΔＯＶだけ高い電圧に維持する必要がある。
【００５１】
また、ゲート長Ｌが大きく、ゲート幅Ｗが小さなＰチャネルＭＯＳトランジスタ２７，２８のゲートに定電圧(図９では、接地電圧ＶＳＳ）を印加して、ＰチャネルＭＯＳトランジスタ２７，２８の各々を線形領域（非飽和領域）で動作させて抵抗素子として使用している。電圧Ｖ２７，Ｖ２８を電圧ＶＣよりもオーバードライブ電圧ΔＯＶだけ高い電圧に維持できる範囲で、抵抗素子の抵抗値ＲＤＳ（ＰチャネルＭＯＳトランジスタ２７，２８のオン抵抗値）をなるべく大きな値に設定して差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶ＝ＲＤＳ（Ｉmax−Ｉmin）を大きくしている。
【００５２】
しかし、このような状態で、電源電圧ＶＤＤが規格の最高値ＶＤＤmax＝ＶＤＤmin＋ΔＶＳまで上昇すると、抵抗素子の抵抗値ＲＤＳが小さくなり、差動増幅回路４１の入力電圧Ｖ２７，Ｖ２８の振幅ΔＶが小さくなるという問題がある。
【００５３】
すなわち、ＰチャネルＭＯＳトランジスタ２７，２８の抵抗値ＲＤＳを数式（１）で表わすと、線形動作のトランジスタのＶＤＳ−ＩＤＳ特性より、抵抗値ＲＤＳは数式（２）で表わされる。
１／ＲＤＳ≡ＩＤＳ／ＶＤＳ  …（１）
１／ＲＤＳ≡β[（ＶＧＳ−ＶＴ）−ＶＤＳ／２]ＶＤＳ／ＶＤＳ  …（２）
ただし、ＩＤＳはＰチャネルＭＯＳトランジスタ２７，２８のソース−ドレイン間電流であり、ＶＤＳはそのソース−ドレイン間電圧であり、ＶＧＳはそのソース−ゲート間電圧であり、βはその電流増幅率である。
【００５４】
電源電圧ＶＤＤが規格の最低値ＶＤＤminである場合のＰチャネルＭＯＳトランジスタ２７，２８の抵抗値をＲＤＳ１とし、ＰチャネルＭＯＳトランジスタ２７，２８のゲート電圧をＶＧとし、そのドレイン電圧をＶＤとすると、抵抗値ＲＤＳ１は次式（３）で表わされる。
１／ＲＤＳ１＝β（ＶＤＤmin／２−ＶＧ−ＶＴ＋ＶＤ／２）  …（３）
ここで、電源電圧ＶＤＤが規格の最高値ＶＤＤmax＝ＶＤＤmin＋ΔＶＳに上昇したとすると、このときのＮチャネルＭＯＳトランジスタ２７，２８の抵抗値ＲＤＳ２は次式（４）で表わされる。
１／ＲＤＳ２＝β（ＶＤＤmin／２＋ΔＶＳ／２−ＶＧ−ＶＴ＋ＶＤ／２）  …（４）
ここで、数式（３）と（４）の右辺を比較すると、ΔＶＳ／２の分だけ数式（４）の右辺の方が大きくなっている。したがって、１／ＲＤＳ２＞１／ＲＤＳ１であり、ＲＤＳ２＜ＲＤＳ１である。よって、図９で示した比較回路４２では、電源電圧ＶＤＤが上昇すると、電圧Ｖ２７の振幅ΔＶ＝ＲＤＳ（Ｉmax−Ｉmin）が低下してしまう。
【００５５】
これに対して図８で示した比較回路１０では、電源電圧ＶＤＤがΔＶＳだけ変化したことに応じて、ＰチャネルＭＯＳトランジスタ２７，２８のゲート電圧ＶＧをΔＶＧだけ変化させる。ΔＶＧは、ΔＶＳの１／２よりも大きく、ΔＶＳ以下の範囲内（ΔＶＳ／２＜ΔＶＧ≦ΔＶＳ）に設定される。したがって、数式（４）は次式（６）のように書き換えられる。
１／ＲＤＳ２
＝β[ＶＤＤmin／２＋ΔＶＳ／２−（ＶＧ＋ΔＶＧ）−ＶＴ＋ＶＤ／２]  …（５）
ここで、ΔＶＧはΔＶＳ／２よりも大きくなるように制御するので、数式（５）の右辺のΔＶＳ／２はΔＶＧによって相殺される。そのため、電源電圧ＶＤＤがΔＶＳだけ変動しても数式（５）の右辺が一定となり、ＲＤＳは一定（ＲＤＳ２＝ＲＤＳ１）になり、電圧Ｖ２７，Ｖ２８の振幅ΔＶ＝ＲＤＳ（Ｉmax−Ｉmin）は小さくならない。
【００５６】
ところが、ΔＶＧ＝ΔＶＳ／２では、ＲＤＳ２＝ＲＤＳ１で、読出動作のときにトンネル磁気抵抗素子ＴＭＲの抵抗値に応じた一定の電流ＩmaxまたはＩminが流れるということは、ΔＶＳによりＶＤ＝ＶＳ−ＲＤＳ２×Ｉmax（またはＩmin）が上昇することになり、ＲＤＳ２＜ＲＤＳ１となる。
【００５７】
しかし、ΔＶＧ＞ΔＶＳ／２とすると、ΔＶＧ−ΔＶＳ／２＝ΔＶＰの分を、ＲＤＳ２をＲＤＳ１よりもΔＲＤＳ増やしてＶＤの上昇を抑える分と、ＶＤの上昇分ΔＶＤ（＜ΔＶＳ）とに振り分けることができる。つまり、数式（５）の左辺は数式（６）のようになる。
１／ＲＤＳ２＝１／（ＲＤＳ１＋ΔＲＤＳ）
＝１／ＲＤＳ１−１／[（ＲＤＳ１）２／ΔＲＤＳ＋ＲＤＳ１]  …（６）
また、数式（５）の右辺は数式（７）のようになる。
β[ＶＤＤmin／２＋ΔＶＳ／２−（ＶＧ＋ΔＶＧ）−ＶＴ＋ＶＤ／２]
＝β[ＶＤＤmin／２＋ΔＶＳ／２−（ＶＧ＋ΔＶＳ／２＋ΔＶＰ）−ＶＴ＋ＶＤ／２＋Δ／２]
＝１／ＲＤＳ１＋β（−ΔＶＰ＋ΔＶＤ／２）  …（７）
数式（６）（７）から次式（８）が成り立つ。
−１／[（ＲＤＳ１）２／ΔＲＤＳ＋ＲＤＳ１]＝β（−ΔＶＰ＋ΔＶＤ／２）  …（８）
ここで、ＲＤＳ１，ΔＲＤＳ，β，ΔＶＤはともに０よりも大きいので、ΔＶＰ＞０ならば、ΔＲＤＳとΔＶＤが特定値を持つことが可能である。ΔＶＰ≦０ならばΔＲＤＳとΔＶＤが特定値を持つことはできない。
【００５８】
したがって、ΔＶＰ＝ΔＶＧ−ΔＶＳ／２＞０、すなわちΔＶＳ／２＜ΔＶＧとすれば、ＲＤＳ２＝ＲＤＳ１＋ΔＲＤＳ＞ＲＤＳ１なので、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxになっても、差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶを、電源電圧ＶＤＤが規格の最低値ＶＤＤminのときの振幅以上に維持することができる。また、ΔＶＧ≦ΔＶＳと限定しているのは、ΔＶＧ＞ΔＶＳとするにはアンプなどが必要となり、事実上困難だからである。
【００５９】
図１０は、本願発明および比較例における差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶを示す図である。図１０の横軸は電圧Ｖ２７を示し、その縦軸はトランジスタ２７，２９に流れる電流Ｉを示している。右上がりの２つの曲線は、トンネル磁気抵抗素子ＴＭＲの抵抗値が最低値Ｒminおよび最高値Ｒminの場合にトランジスタ２９に流れる電流Ｉmax，Ｉminを示している。電圧Ｖ２７が０．３Ｖ以上の場合は、トランジスタ２９のソースは一定の電圧ＶＣに保持され、トランジスタ２９には、トンネル磁気抵抗素子ＴＭＲの抵抗値ＲminまたはＲminに応じた値の電流ＩmaxまたはＩminが流れる。
【００６０】
また、右下がりの４つの曲線のうちの１番下の曲線は、電源電圧ＶＤＤが規格の最低値ＶＤＤminの場合に比較回路４２（比較例）のトランジスタ２７に流れる電流を示している。この曲線とトランジスタ２９に流れる電流を示す２つの曲線との２つの交点間の電圧ΔＶ１が、電源電圧ＶＤＤが規格の最低値ＶＤＤminの場合における比較回路４２の差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶ１となる。
【００６１】
また、右下がりの４つの曲線のうちの１番上の曲線は、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxの場合に比較回路４２（比較例）のトランジスタ２７に流れる電流を示している。この曲線とトランジスタ２９に流れる電流を示す２つの曲線との２つの交点間の電圧ΔＶ４が、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxに上昇した場合における比較回路４２の差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶ４となる。ΔＶ４は、ΔＶ１よりもかなり小さくなっていることが分かる。
【００６２】
また、右下がりの４つの曲線のうちの下から２番目の曲線は、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxの場合にｋ＝１に設定された比較回路１０（本願発明）のトランジスタ２７に流れる電流を示している。この曲線とトランジスタ２９に流れる電流を示す２つの曲線との２つの交点間の電圧ΔＶ２が、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxに上昇した場合における比較回路１０の差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶ２となる。ΔＶ２は、ΔＶ１とほとんど変わらず大きいことが分かる。
【００６３】
また、右下がりの４つの曲線のうちの上から２番目の曲線は、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxの場合にｋ＝１／２に設定された比較回路１０のトランジスタ２７に流れる電流を示している。この曲線とトランジスタ２９に流れる電流を示す２つの曲線との２つの交点間の電圧ΔＶ３が、電源電圧ＶＤＤが規格の最高値ＶＤＤmaxに上昇した場合における比較回路１０の差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶ３となる。ΔＶ３は、ΔＶ２とΔＶ４の間の大きさであることが分かる。
【００６４】
この実施の形態では、電源電圧ＶＤＤが上昇したことに応じてＰチャネルＭＯＳトランジスタ２７，２８のゲート電圧ＶＧも上昇するので、電源電圧ＶＤＤの上昇に伴うＰチャネルＭＯＳトランジスタ２７，２８の抵抗値の低下を抑制することができる。したがって、差動増幅回路４１の入力電圧Ｖ２７の振幅ΔＶを高く維持することができ、読出速度の高速化を図ることができる。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】この発明の一実施の形態によるＭＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイの構成を示すブロック図である。
【図３】図２に示したメモリセルの構成を示す回路図である。
【図４】図３に示したメモリセルのデータ書込方法を説明するための図である。
【図５】図３に示したメモリセルのデータ書込方法を説明するための他の図である。
【図６】図３に示したメモリセルのデータ読出方法を説明するための図である。
【図７】図１に示した書込／読出回路の要部を示す回路図である。
【図８】図７に示した比較回路の構成を示す回路図である。
【図９】実施の形態の比較例を示す回路図である。
【図１０】実施の形態の効果を示す図である。
【符号の説明】
【００６７】
１，２  メモリアレイ、３  行デコーダ、４  ドライバ、５  列デコーダ、７  制御回路、ＭＣ  メモリセル、ＴＭＲ  トンネル磁気抵抗素子、ＡＴＲ  アクセストランジスタ、ＷＬ  ワード線、ＤＬ  ディジット線、ＢＬ  ビット線、ＥＬ  電極、ＦＬ  固定磁化膜、ＴＢ  トンネル絶縁膜、ＶＬ  自由磁化膜、１０，１１，４２  比較回路、１２〜１９，２９，３０，３５〜３９  ＮチャネルＭＯＳトランジスタ、２１〜２３，２７，２８，３１〜３４  ＰチャネルＭＯＳトランジスタ、２６  ゲート電圧発生回路、４１  差動増幅回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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