(57)【要約】【課題】フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルと配線基板との密着性が向上した半導体装置およびその製造方法を提供する。【解決手段】複数の配線基板側パッド９を有する配線基板２と、配線基板２に搭載され、複数の配線基板側パッド７を有する半導体チップ１と、半導体チップ側パッド７と配線基板側パッド９とを接続するバンプ５と、半導体チップ１と配線基板２との間のバンプ５が形成されていない領域に充填されたアンダーフィル６とを備える。配線基板２の表面に、配線基板側パッド９を囲んで形成されたソルダーレジスト層３、４を備え、ソルダーレジスト層３、４は、配線基板側パッド９の周辺部が凹部となるように形成された段差部１５を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の配線基板側パッドを有する配線基板と、
前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、
前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備えた半導体装置において、
前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、
前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする半導体装置。
【請求項２】
隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する請求項１記載の半導体装置。
【請求項３】
前記ソルダーレジスト層は、前記配線基板上に形成された第２ソルダーレジスト層と、前記第２ソルダーレジスト層上に形成された第１ソルダーレジスト層とを有し、
前記段差部は、前記第２ソルダーレジスト層の上面と第１ソルダーレジスト層の端部により形成された請求項１または２に記載の半導体装置。
【請求項４】
前記溝部は、前記第１ソルダーレジスト層の厚さ以上の深さを有する請求項３記載の半導体装置。
【請求項５】
前記第１ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である請求項１〜４に記載の半導体装置。
【請求項６】
半導体チップの半導体チップ側パッドにバンプを形成し、
前記バンプの表面にフラックスを濡れ広がらせ、
配線基板に、配線基板側パッドを露出する第２開口部を有する第２ソルダーレジスト層を形成し、
前記第２ソルダーレジスト層上に、前記第２開口部より大きい第１開口部を有する第１ソルダーレジスト層を形成し、
前記配線基板側パッドに前記バンプを接着させ、
前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する半導体装置の製造方法。
【請求項７】
前記第１ソルダーレジスト層を形成した後に、前記第１ソルダーレジスト層の表面をプラズマ処理により粗面にする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第１ソルダーレジスト層に溝部を形成する請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に対する半導体チップの実装において、半導体チップに形成されたパッドと配線基板上に設けた接続用パッドとをはんだバンプによって接合した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の高機能化、ならびに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んでいる。これらの電子部品を搭載した電子機器に使用される半導体パッケージは、従来にもまして小型化かつ多ピン化が要求されている。
【０００３】
従来のようなリードフレームを使用した形態のパッケージでは、小型化に限界がきているため、半導体装置の高集積化と実装技術の高密度化の実現するためにワイヤボンディング実装、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）実装、フリップチップ実装が行われている。これらの実装技術の中でもフリップチップ実装技術が最も高密度な実装技術として、コンピュータ機器や高機能モバイル機器などの半導体装置の高密度実装に多く用いられている。
【０００４】
フリップチップ実装は、半導体チップ側パッドと配線基板側パッドとを導電性バンプを介して接続することにより行われる。この導電性バンプは、金やはんだなどの導電性金属によって形成され、特に実装の容易さや接合部（半導体チップ側パッドと配線基板側パッドとの接合部分）の応力緩和といった観点からはんだが使用されることが多い。このはんだバンプは、はんだボールやはんだペースト、または、はんだめっき等により形成されている。
【０００５】
一般に、はんだ接続する際にフラックスが使用される。フラックスにより、はんだバンプ表面と接着する電極パッドの表面に存在する酸化物などの汚れを除去する。さらに、フラックスは、はんだ接続時の電極表面やはんだの再酸化を防止して、はんだ表面の表面張力を低下させ、はんだの電極金属への濡れ広がり性を向上させる。
【０００６】
このフラックスとしては、ロジンに活性剤、有機溶剤と添加剤を加えたものが多く用いられている。はんだ接続後にフラックス残渣があると、以下のような問題がある。フラックス残渣が生じる場合、フラックスは、隣接するはんだバンプ間を接続し、もしくははんだバンプごとのフラックスは間隙を保っているものの非常に近接した状態で残ることが多い。このようにフラックス残渣が生じた場合に、特に電圧印加を伴った信頼性試験、例えば高温高湿バイアス試験において、残渣フラックス中のイオン性成分に起因してイオンマイグレーションにより、端子間の電気絶縁性の低下や短絡が発生する可能性が極めて高い。この問題を解決するために、半導体装置の製造において、フラックス洗浄除去の工程が必須となっている。
【０００７】
フリップチップ工法におけるはんだ接続の接続用パッドのピッチは狭くなる一方であり、狭ピッチ化と共に接続部の高さは低くなる傾向にある。配線基板と実装された半導体チップの間（ギャップ）のフラックス残渣は、接続部の高さが低くなるにつれて、洗浄が困難となり、洗浄により完全にフラックスを除去することが大きな課題となっている。洗浄性向上のために、洗浄性の高い洗浄剤により洗浄を行うと、洗浄剤廃棄時の環境問題が発生し、長時間高出力での洗浄を行った場合はコストアップや洗浄中の配線基板の吸湿によるデラミネーションを引き起こすといった問題がある。
【０００８】
また、半導体パッケージの小型化且つ多ピン化により接合部におけるバンプはますます微細化し、接合強度や信頼性の低下が懸念されている。そこで、接合部の信頼性確保のためにギャップ部分に、アンダーフィルと呼ばれる絶縁性の樹脂を注入充填し硬化することで、接合部を封止する技術も実施されている。しかしこのアンダーフィルは、半導体チップ表面と、配線基板表面さらに接合部を形成するはんだ表面といった複数の材料に対して良好な密着性を確保しなければ封止樹脂として有効に機能しない。また、アンダーフィルと半導体チップなどとの密着性が悪い場合はアンダーフィルの剥離やクラック、さらには配線基板や接合部、半導体チップへのクラックが生じ、吸湿による電気絶縁性の低下あるいは短絡を引き起こす。
【０００９】
この残渣フラックスを除去し、アンダーフィルの密着性を向上させるために、バンプ接合後にプラズマ雰囲気に暴露して表面のプラズマ処理を行う方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−１１０８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、プラズマ処理を用いる方法では、反応性を保持したプラズマガスがフリップチップ実装を行った隙間部分に入り難く、プラズマによるクリーニング効果および表面処理効果が十分に発揮されにくい。十分な効果を得るためには発生プラズマの出力を上げる必要がある。しかし、出力を上げることにより、半導体チップ直下に位置しない配線基板の表面に必要以上のダメージが与えられ、ごく表面部分に成分の変質した脆弱層が形成され、表面部分の膜内脆性破壊が生じる原因となる可能性がある。
【００１１】
本発明は、上述の事情に鑑みてなされたもので、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルと配線基板との密着性が向上した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、複数の配線基板側パッドを有する配線基板と、前記配線基板に搭載され、複数の配線基板側パッドを有する半導体チップと、前記半導体チップ側パッドと前記配線基板側パッドとを接続するバンプと、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に充填されたアンダーフィルとを備える。上記課題を解決するために、前記配線基板の表面に、前記配線基板側パッドを囲んで形成されたソルダーレジスト層を備え、前記ソルダーレジスト層は、前記配線基板側パッドの周辺部が凹部となるように形成された段差部を有することを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、上記課題を解決するために、半導体チップの半導体チップ側パッドにバンプを形成し、前記バンプの表面にフラックスを濡れ広がらせ、配線基板に、配線基板側パッドを露出する第２開口部を有する第２ソルダーレジスト層を形成し、前記第２ソルダーレジスト層上に、前記第２開口部より大きい第１開口部を有する第１ソルダーレジスト層を形成し、前記配線基板側パッドに前記バンプを接着させ、前記半導体チップと前記配線基板との間の前記バンプが形成されていない領域に形成されたアンダーフィルを充填する。
【発明の効果】
【００１４】
本発明によれば、フリップチップ実装しギャップを洗浄した後にフラックス残渣が発生しても、フラックス残渣ははんだバンプ近傍に集中させられるので、はんだバンプ間を接続することがない。そのため、フラックス残渣によるイオンマイグレーションの発生を効果的に防止すると共に、アンダーフィルの配線基板表面への接触面積を向上させることで、アンダーフィルと配線基板との密着性が向上できるようにした半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の半導体装置および半導体装置の製造方法は、上記構成を基本として種々の態様をとることができる。
【００１６】
すなわち、上記半導体装置において、隣り合う配線基板側パッドの間に位置するソルダーレジスト層に形成された溝部を有する構成にすることができる。
【００１７】
また、前記ソルダーレジスト層は、前記配線基板上に形成された第２ソルダーレジスト層と、前記第２ソルダーレジスト層上に形成された第１ソルダーレジスト層とを有し、前記段差部は、前記第２ソルダーレジスト層の上面と第１ソルダーレジスト層の端部により形成された構成にすることもできる。また、前記溝部は、前記第１ソルダーレジスト層の厚さ以上の深さを有する構成にすることもできる。
【００１８】
また、前記第１ソルダーレジスト層の前記アンダーフィルと接する側の面が粗面である構成にすることもできる。
【００１９】
また、上記半導体装置の製造方法において、前記第１ソルダーレジスト層を形成した後に、前記第１ソルダーレジスト層の表面をプラズマ処理により粗面にしてもよい。
【００２０】
また、前記第２開口部を形成する際に、同時に、隣り合う半導体チップ側パッドの間に位置する第１ソルダーレジスト層に溝部を形成してもよい。
【００２１】
（実施の形態１）
まず、本発明の実施の形態１に係る半導体装置の構成について説明する。図１は、本実施の形態に係る半導体装置の構成を示す断面図である。図２は、図１の部分拡大図である。半導体チップ１は、配線基板２にフリップチップ実装されている。
【００２２】
図２に示すように、半導体チップ１の裏面（配線基板２と対向する側の面）には、アルミニウムにより形成された半導体チップ側パッド７が複数形成されている。半導体チップ側パッド７は、例えば直径１００μｍの円形状である。半導体チップ側パッド７は、ニッケル／金めっきにより形成された半導体チップ側めっき層８によりめっきされている。半導体チップ側めっき層８は、例えばニッケルめっき厚１０μｍ、金めっき厚０．１μｍである。半導体チップ１の裏面の半導体チップ側パッド７が形成されていない領域には、ポリイミドなどからなる半導体チップ絶縁保護膜１１が形成されている。
【００２３】
配線基板２は、半導体チップ１と電気的にはんだバンプ５により接続され、はんだバンプ５が形成されていない領域では、絶縁性のアンダーフィル６により半導体チップ１と接着されている。配線基板２には、電気信号を取り出すための配線基板側パッド９が複数形成されている。配線基板側パッド９は、配線１２に接続されている。配線１２は、外部配線（図示せず）に接続されている。配線基板側パッド９は、配線基板側めっき層１０によりめっきされている。配線基板２の配線基板側パッド９が形成されていない領域および配線基板側パッド９の配線基板側めっき層１０が形成されていない領域には、第２ソルダーレジスト層４が形成されている。第２ソルダーレジスト層４は、例えば配線基板側めっき層１０を露出させるための開口径が１００μｍである開口部を有する。
【００２４】
はんだバンプ５は、半導体チップ側めっき層８が形成された半導体チップ側パッド７と、配線基板側めっき層１０が形成された配線基板側パッド９とを接続する。はんだバンプ５の組成は、例えば９７．５ｗｔ％錫−２．５ｗｔ％銀である。
【００２５】
第２ソルダーレジスト層４上に、配線基板側めっき層１０を囲み、配線基板側めっき層１０より大きな第１開口部１３を有する第１ソルダーレジスト層３が形成されている。第１ソルダーレジスト層３上のはんだバンプ５が形成されていない半導体チップ１と配線基板２との間（ギャップ）に充填されていて、半導体チップ１と配線基板２との接合強度を増加させるアンダーフィル６が形成されている。
【００２６】
第１ソルダーレジスト層３は、第２ソルダーレジスト層４と異なる材料で形成され、第１開口部１３の直径が１４０μｍである。第１開口部１３の開口径が第２ソルダーレジスト層４の開口径より大きいので、第２ソルダーレジスト層４の上面と第１ソルダーレジスト層３の端部により段差部１５が形成される。
【００２７】
第１ソルダーレジスト層３および第２ソルダーレジスト層４のアンダーフィル６に接触する面には、粗面化処理が施されている。第２ソルダーレジスト層４の表面の荒さは、例えば、最大高さ（Ｒｚ：ＪＩＳ  Ｂ  ０６０１−２００１）が０．１μｍ〜３．０μｍであればよい。第１ソルダーレジスト層３および第２ソルダーレジスト層４の面を粗面とすることにより、第１ソルダーレジスト層３および第２ソルダーレジスト層４とアンダーフィル４との接着性が向上し、剥離を低減することができる。
【００２８】
次に、本実施の形態に係る半導体装置の製造方法について説明する。半導体装置の製造方法は、半導体チップ１と配線基板２とを接着して行われる。
【００２９】
まず、半導体チップ１の形成工程について説明する。図３は、半導体チップ１の断面図である。図３に示すように、配線基板１上にフリップチップ実装するために、裏面に形成された半導体側パッド７上に無電解ニッケル／金めっき処理によりニッケルめっき厚１０μｍ、金めっき厚０．１μｍの半導体チップ側めっき層８を形成する。半導体チップ側めっき層８が形成された半導体側パッド７は、１００μｍ径の円形である。半導体側パッド７上に直径が１００μｍの９７．５ｗｔ％錫−２．５ｗｔ％銀の組成からなるはんだボールを搭載し、窒素ガス雰囲気下でリフロー処理を行うことではんだバンプ５を形成する。また、半導体チップ１の裏面側のはんだバンプ５が接続されていない領域に、ポリイミド等から成る半導体チップ絶縁保護膜１１を形成する。
【００３０】
つぎに、配線基板２の形成工程について説明する。図４は配線基板２の平面図であり、図５は図４のＡ−Ａ線の断面図である。図５に示すように、配線基板２上および配線基板側パッド９上に厚さ２０μｍの第２ソルダーレジスト層４を形成する。つぎに、第２ソルダーレジスト層４上に、厚さが３０μｍである第１ソルダーレジスト層３を形成する。つぎに、第１ソルダーレジスト層３の配線基板側パッド９上の領域に開口径が１４０μｍである第１開口部１３を形成する。つぎに、第２ソルダーレジスト層４の配線基板側パッド９上の領域に開口径が１００μｍである第２開口部１４を形成する。第１開口部１３の開口径が第２開口部１４の開口径より長いため、第２ソルダーレジスト層４の上面と第１ソルダーレジスト層３の端面とで段差部１５が形成される。
【００３１】
ソルダーレジスト層３、４の加工は、一般的に感光性タイプのソルダーレジスト材料を使用し、露光処理によってパターン加工により行われる。しかし、この加工方法に限定されず、所望の形状が加工できればどのような工法を用いても良く、例えば第三高調波Ｎｄ−ＹＡＧレーザや、３００ｎｍより波長の短い深紫外エキシマレーザなどのレーザ加工装置を用いて加工しても良い。
【００３２】
つぎに、配線基板側パッド９の、第２ソルダーレジスト層４から露出している部分に、無電解ニッケル／金めっきにより、ニッケルめっき厚が１０μｍ、金めっき厚が０．１μｍとなるように、配線基板側めっき層１０を形成する。
【００３３】
つぎに、第１ソルダーレジスト層３および第１ソルダーレジスト層３から露出している第２ソルダーレジスト層４の表面を最大高さが２．０μｍとなるように減圧酸素雰囲気下でのプラズマ処理を行う。プラズマ処理は、例えば出力５００Ｗ、酸素供給圧１．０Ｐａ、処理時間５分で行われる。
【００３４】
つぎに、半導体チップ１と配線基板２とを接着させる工程について説明する。図６は、半導体チップ１の断面図である。図７〜図９は、半導体チップ１と配線基板２とを接着させる工程を示す断面図である。
【００３５】
まず、図６に示すように、半導体チップ側パッド７に半導体チップ側めっき層８を介して形成されたはんだバンプ５に、フッラクス１６を付着させる。フラックスの付着方法は、平坦面に均一に、はんだバンプ５の高さよりも薄い膜厚（例えば５０μｍ）に塗布されたフラックス１６中に、半導体チップに形成されたはんだバンプ５を浸漬することによって行う。こうすることで、フラックス１６のはんだに対する濡れ性の作用により、フラックス１６は浸漬されていないはんだバンプ５の表面部までぬれ広がりが起こり、はんだバンプ５表面を均一にフラックス１６で覆うことが出来る。
【００３６】
なお、フラックス１６の付着の方法は、はんだバンプ５の表面全体にフラックス１６がぬれ広がり、かつ半導体チップに形成されている半導体チップ絶縁保護膜１１にフラックス１６が付着しなければ、どのような方法を用いてもよい。
【００３７】
つぎに、図７に示すように、配線基板２と半導体チップ１とを所定の位置関係となるように位置を合わせる。つぎに、図８に示すように、半導体チップ１を配線基板２上に搭載する。この搭載段階では、はんだバンプ５は配線基板側パッド９にフラックス１６を介して、接触しているのみであり、はんだ接続は行われていない。半導体チップ１を配線基板２に搭載する際に、フラックス１６が配線基板側めっき層１０上に広がる。
【００３８】
つぎに、半導体チップ１が搭載された配線基板２をはんだリフロー装置を用いて加熱処理を行う。加熱処理は、窒素雰囲気下で、はんだバンプ５に使用している９７．５ｗｔ％錫−２．５ｗｔ％銀はんだが溶融する温度（融点２１７℃）よりも３０℃以上高い温度を保持して２０秒以上行われる。加熱処理を行うことにより、図９に示すように、半導体チップ１と配線基板２とがはんだバンプ５により接続された実装体が形成される。
【００３９】
つぎに、フラックス洗浄を行い、はんだバンプ５の周辺に残渣しているフラックス１６を除去する。このフラックス洗浄は、以下の工程により行う。まず配線基板２に半導体チップ１が実装されている実装体を洗浄液に完全に浸漬し、洗浄液に周波数１００ｋＨｚ、出力１００Ｗの超音波を５分間印加させる。つぎに、洗浄液から取り出した半導体チップ１を実装した配線基板２を、速やかに純水を使用して５分間のリンス処理を行う。洗浄液中で超音波伝搬させることで、実装体のギャップ部分に、洗浄液を効果的に進入させ、フラックス残渣を比較的効率よく除去することができる。
【００４０】
なお、フラックス残渣を除去するために、洗浄液中に伝搬させる超音波の周波数は、５０Ｈｚ〜６００Ｈｚであることが好ましい。また、超音波の出力を５０〜１０００Ｗの範囲で行うことが好ましい。超音波の出力が５０Ｗ未満であればフラックス残渣が除去されず、１０００Ｗより大きければ、はんだバンプ５にはんだ内クラックあるいはパッド７、９にクラックが発生しやすい。
【００４１】
また、洗浄時間とリンス処理時間は１分を越える条件であればフラックス残渣の除去性に差は見られない。しかし、長時間の超音波処理は、配線基板２が吸湿してしまい、以降の熱処理工程で配線基板内の膨れやデラミネーションを引き起こすため、１０分以下の条件が好ましい。
【００４２】
半導体チップ１を配線基板２に実装する際に、フラックスが第１開口部１３に広がっても、段差部１５により広がりが阻止される。そのため、隣接する配線基板側パッド９間を接続するフラックスの量が少ない。従って、隣接する配線基板側パッド９間を接続するフラックスは、フラックス洗浄により除去される。
【００４３】
つぎに、フラックス洗浄が終了した図９に示すような配線基板２に半導体チップ１が実装されている実装体を、窒素雰囲気下で温度１１５℃〜１２５℃において１時間のべーク処理を行う。
【００４４】
ベーク処理の時間が１時間よりも短い場合、またはベーク処理の温度が１１５℃を下回った場合には、配線基板表面に付着した表面吸着水の除去が十分に行われない。そのため、つぎの工程であるアンダーフィル充填工程において、アンダーフィル６（図２参照）のソルダーレジスト表面に対する濡れ性が低下し、アンダーフィル６の充填が十分に行われない。また、３時間以上のベーク処理を行った場合、または１２５℃を超える温度でベーク処理した場合は、ソルダーレジスト１６の表面が変色する。
【００４５】
つぎに、図２に示すように半導体チップ１と配線基板２を実装した実装体のギャップ部分へ、アンダーフィル塗布装置によって未硬化のアンダーフィル６を充填する。アンダーフィル６の塗布は、半導体チップ１の外形を成す４つの辺の内、最も長い辺に沿って所定量のアンダーフィル６を配置し、配置されたアンダーフィル６の粘度を下げて隙間への浸透性を高めることにより行われる。その際、配線基板２を６５℃に過熱し、アンダーフィル６を充填後にさらに、１０分間同一温度で放置することでアンダーフィル６を十分に充填することができる。
【００４６】
つぎに、アンダーフィル６を充填した配線基板２に半導体チップ１が実装されている実装体を窒素雰囲気下のオーブンに入れて、１４５℃から１５５℃の温度で１時間の硬化を行う。この熱処理工程により、未硬化のアンダーフィル６が硬化することで、アンダーフィル６は、はんだバンプ５を封止し、水分の浸入や外的なストレス、また熱変形や内部残留応力によって発生する圧縮やせん断応力から接合部を保護する。以上の工程により、図１に示す半導体装置が製造される。
【００４７】
なお、この熱処理工程において、硬化温度が１３０℃に満たない場合、または硬化時間が１時間に満たない場合には、アンダーフィル６の硬化が十分に行われない。このため、アンダーフィル６による封止効果が不十分となり、水分の浸入による電気絶縁性の低下や、震度や熱変形による局所的応力負荷が発生した場合に接続部の破壊が生じる。また、硬化温度が１７０℃を超えた場合、または硬化時間が３時間を越えた場合には、アンダーフィル６の過剰な硬化反応により配線基板２が変形、あるいは接合部や配線基板２内の破壊や剥離が発生する。
【００４８】
以上のように、本実施の形態に係る半導体装置は、第１ソルダーレジスト層３と第２ソルダーレジスト層４とにより段差部１５が形成されている。このため、半導体チップ１を配線基板２に搭載する際に、フラックス１６が広がっても、隣接する配線基板側パッド９まで広がらず、隣接配線基板側パッド９間で短絡することを防ぐことができる。
【００４９】
なお、第１ソルダーレジスト層３と、第１ソルダーレジスト層３に覆われていない部分の第２ソルダーレジスト層４の表面を粗面化処理する場合を例に示したが、第１ソルダーレジスト層３の表面だけに粗面化処理された構成であってもよい。
【００５０】
（実施の形態２）
図１０は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の第１ソルダーレジスト層３に溝部１７が形成された構成である。本実施の形態に係る半導体装置のその他の構成は、実施の形態１に係る半導体装置と同様である。本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置と同様の構成要素については、同一の符号を付して説明を省略する。
【００５１】
はんだバンプ５が形成される配線基板側パッド９に挟まれる第１ソルダーレジスト層３には、溝部１７が形成されている。溝部１７は、第１ソルダーレジスト層３の厚さと同じ３０μｍの深さで、幅が２５μｍである。また、溝部１７は、隣り合う第１ソルダーレジスト３の開口端から等間隔となる位置に形成されている。
【００５２】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、第１ソルダーレジスト３に溝部１７を形成する以外は、実施の形態１に係る半導体装置の製造方法と同様である。以下、実施の形態１に係る半導体装置の製造方法との差異がある部分について説明する。
【００５３】
まず、配線基板２の形成工程について説明する。図１１は配線基板２の平面図であり、図１２は図１１のＢ−Ｂ線の断面図である。なお、半導体チップ１の形成工程は、実施の形態１の形成工程と同様である。第１ソルダーレジスト層３には、溝部１７が形成されている。溝部１７は、第１ソルダーレジスト層３を露光処理によってパターン加工することにより、第１開口部１３と同時に形成される。他の配線基板２の形成工程は、実施の形態１の形成工程と同様である。
【００５４】
図１３は、半導体チップ１と配線基板２とを接着させた際の構成を示す断面図である。半導体チップ１と配線基板２とを接着させる工程において、半導体チップ１と配線基板２とを接触させると、第２ソルダーレジスト層４上にフラックスが広がる。フラックスの量が多いと、段差部１５を越えて、フラックスが第１ソルダーレジスト層３上を広がる。第１ソルダーレジスト層３上のフラックスは、溝部１７に落ち込む。これにより、第１ソルダーレジスト層３上に残るフラックスの量が従来より低減する。そのため、後のフラックス洗浄工程において、第１ソルダーレジスト層３上のフラックスを取り除くことができる。
【００５５】
以上のように、本実施の形態に係る半導体装置は、第１ソルダーレジスト層３と第２ソルダーレジスト層４とにより段差部１５が形成されている。このため、半導体チップ１を配線基板２に搭載する際に、フラックス１６が広がり、隣接する配線基板側パッド９まで広がらず、隣接配線基板側パッド９間で短絡することを防ぐことができる。
【００５６】
さらに、第１ソルダーレジスト層３に溝部１７が形成されることにより、段差部１５を越えたフラックス１６が溝部１７に落ち込み、フラックス１６が隣接する配線基板側パッド９まで広がらない。そのため、隣接配線基板側パッド９間で短絡することを防ぐことができる。
【００５７】
なお、実施の形態１および２において第１ソルダーレジスト層３と第２ソルダーレジスト層４とが異なる材料により形成された例を示したが、同一の材料で形成されていてもよい。
【００５８】
以下に、各種構成の半導体装置の電気絶縁性と接続性の検査を行った結果を示す。
(実施例１）
【００５９】
実施例１の半導体装置として、図２に示す本発明の実施の形態１に係る構成を有する半導体装置を作成した。半導体装置の作成後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだ接続部間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドはみられなかった。フラックス残渣は、はんだバンプ５間を接続するに至らずに、第１ソルダーレジスト層３に形成された第１開口部１３に存在していたものがほとんどであった。また、段差部１５におけるフラックス１６は、アンダーフィル６に完全に覆われていた。段差部１５をはみ出してフラックス１６が広がる現象も、きわめて一部のはんだバンプ５間に見られた。しかし、フラックス残渣は１μｍ以下の厚さとなっており非常に薄く、また段差部１５を乗り越えて広がったフッラクス量が非常に少なかった。
【００６０】
この半導体装置に対してＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＴＥＳＴ  ＭＥＴＨＯＤ  Ａ１１３−Ａ  ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して、２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に５ボルトの電圧が掛かる状況において温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下（１×１０の８乗オーム以下）は見られず、１５００時間後においても短絡(１０００オーム以下)は見られなかった。２０００時間後になって、短絡は見られなかったものの、一部に電気絶縁性の低下が見られた。
【００６１】
また、はんだバンプ５を少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査した。その結果、１０００サイクル後においても接続抵抗値の変化率が、初期抵抗値＋１０％以下となり、良好な温度サイクル試験耐性を持つことが分かった。
（実施例２）
【００６２】
実施例２の半導体装置として、図１０に示す本発明の実施の形態２に係る構成を有する半導体装置を作成した。この半導体装置は、第１ソルダーレジスト層３の厚さが３０μｍ、第２ソルダーレジスト層４の厚さが２０μｍである。
【００６３】
半導体装置の作成後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ５間での電気的絶縁性を検査した。検査の結果、アンダーフィル６にボイドは見られなかった。フラックス残渣は、第１ソルダーレジスト層３に形成された第１開口部１３と、溝部１７の中に存在した。段差部１５のフラックス残渣は、アンダーフィル６に完全に覆われていた。また、溝部１７のフラックス残渣は、はんだバンプ５から連続した広がりとはなっていなかったため、隣り合うはんだバンプ５間を接続するようなフラックス残渣は見られなかった。
【００６４】
また、半導体装置に対してＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＴＥＳＴ  ＭＥＴＨＯＤ  Ａ１１３−Ａ  ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ５間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下は見られなかった。さらに、２０００時間後においても短絡は見られなかった。
【００６５】
また、はんだバンプ５を少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査した。その結果、１０００サイクル後においても接続抵抗値の変化率が、初期抵抗値＋１０％以下となり、良好な温度サイクル試験耐性を持つことが分かった。
（実施例３）
【００６６】
本実施例に係る半導体装置として、本発明の実施の形態２に係る構成を有する半導体装置を作成した。この半導体装置は、第１ソルダーレジスト層３の厚さが１５μｍ、第２ソルダーレジスト層４の厚さが３５μｍである。本実施例に係る半導体装置の他の構成は、実施例２に係る半導体装置の構成と同様であり、同一の構成要素については同一の符号を付して説明を省略する。
【００６７】
半導体装置の製造後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ５間での電気的絶縁性を検査した。検査の結果、アンダーフィル６にボイドは見られなかった。フラックス残渣は、ソルダーレジスト層に形成された段差部１５と、溝部１７の中に存在した。段差部１５のフラックス残渣は、アンダーフィルに完全に覆い被されていた。また、溝部１７のフラックス残渣は、はんだバンプ５から連続した広がりとはなっていなかったため、隣り合うはんだバンプ５を接続するような残渣は見られなかった。ただし、実施例２と比較すると、はんだバンプ５間に形成された溝部１７に存在するフラックス残渣は多かった。
【００６８】
また、半導体装置に対してＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＴＥＳＴ  ＭＥＴＨＯＤ  Ａ１１３−Ａ  ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ５間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下は見られなかった。さらに、２０００時間後においても短絡は見られなかった。
【００６９】
また、はんだバンプ５を少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査した。その結果、１０００サイクル後においても接続抵抗値の変化率が、初期抵抗値＋１０％以下となり、良好な温度サイクル試験耐性を持つことが分かった。
（比較例１）
【００７０】
図１４は、比較例１に係る半導体装置の構成を示す断面図である。本比較例に係る半導体装置は、実施の形態１に係る半導体装置に対して第１ソルダーレジスト層３がない点において異なる。その他の構成については、実施の形態１に係る半導体装置と同様であり、同一の符号を付して説明を省略する。第２ソルダーレジスト層４ｂは、厚さが５０μｍである。また、第１ソルダーレジスト層が形成されていないので、段差部が形成されていない。
【００７１】
また、製造工程においても、第１ソルダーレジスト層を形成しない点および第２ソルダーレジスト層４ｂの厚さを５０μｍにする点以外は、実施の形態１に係る半導体装置の製造方法と同様である。
【００７２】
本比較例の構成では、半導体チップ１を配線基板２に実装する際に、フラックスが第２ソルダーレジスト層４ｂ上を広がる。本比較例の構成では段差部を有さないため、第２ソルダーレジスト層４ｂ全面にフラックスが広がり、隣り合うはんだバンプ５を接続する。後の洗浄工程において一部のフラックスは洗浄除去されるが、フラックス残渣ははんだバンプ５間を接続する形で存在してしまう。
【００７３】
このように、隣り合うはんだバンプ５間を接続する形でフラックス残渣が存在すると、高温高湿バイアス試験などの信頼性試験において、イオンマイグレーションの原因となるフラックス中のイオン性成分が豊富にはんだバンプ５間に存在することとなる。そのため、イオンマイグレーションが発生しやすくなり、隣り合うはんだバンプ５間の絶縁性が低下する。
【００７４】
比較例１に係る半導体装置の製造後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ５間での電気的絶縁性を検査した。検査の結果、アンダーフィル６にボイドは見られなかった。フラックス残渣は、はんだバンプ５間を接続する形で多数、存在していた。このはんだバンプ５間を接続する形で存在していたフラックス残渣の厚さは５μｍ以上となっていた。
【００７５】
また、半導体装置に対してＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＴＥＳＴ  ＭＥＴＨＯＤ  Ａ１１３−Ａ  ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ５間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、８００時間後には電気絶縁性の低下が発生し、１２００時間後には短絡が生じた。
（比較例２）
【００７６】
比較例２に係る半導体装置は、実施例２に係る半導体装置の第１ソルダーレジスト層３および第２ソルダーレジスト層４（図１０参照）が、表面に粗面化処理が施されていない構成である。その他の構成については、実施例２に係る半導体装置と同様であり、同一の符号を付して説明を省略する。また、本比較例に係る半導体装置の製造方法は、第１ソルダーレジスト層３および第２ソルダーレジスト層４に粗面化処理が施されていない点以外は、実施例２に係る半導体装置の製造方法と同様であるので、説明を省略する。
【００７７】
本比較例に係る半導体装置の構成によれば、フラックス１６は、実施例２と同様ソルダーレジストに形成された段差部１５や溝部１７に残るものの、はんだバンプ５間を接続するフラックス残渣は生じにくい。そのため、はんだバンプ５間のイオンマイグレーションによる導通は生じにくい。しかしながら、第１ソルダーレジスト層３の表面に粗化処理が施されていないことから、アンダーフィル６と配線基板２との間の密着力が、粗化したものと比較して弱い。このため、熱サイクル試験などの信頼性試験において、アンダーフィル６から第１ソルダーレジスト３の剥離が発生しやすくなる。
【００７８】
半導体装置の製造後の状態において、アンダーフィル６におけるボイドの有無、半導体チップ側パッド７とはんだバンプ５および配線基板側パッド９とはんだバンプ５との導通性、隣り合うはんだバンプ間での電気的絶縁性を検査した。検査の結果、アンダーフィルにボイドは見られなかった。残渣していたフラックスは、ソルダーレジスト層に形成された段差部１５と、溝部１７の中に存在した。段差部１５のフラックス残渣は、アンダーフィル６に完全に覆い被されていた。また、溝部１７中のフラックス残渣は、はんだバンプ５から連続した広がりとはなっていなかったため、隣り合うはんだバンプ５を接続するような残渣は見られなかった。
【００７９】
また、半導体装置に対してＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＴＥＳＴ  ＭＥＴＨＯＤ  Ａ１１３−Ａ  ＬＥＶＥＬ３で規定される条件下で吸湿保存の前処理を行った。さらに、その直後に半導体装置に対して２６０℃の温度ではんだリフロー試験を３回行う前処理を行った。さらに、その後半導体装置に対して、隣り合うはんだバンプ間に５ボルトの電圧が印加される状態で温度８５℃、相対湿度８５％の環境下における高温高湿バイアス信頼性試験（８５℃、８５％ＲＨ、Ｄ．Ｃ．５Ｖ）を行った。その結果、１０００時間後においても隣り合うはんだバンプ５間での電気的絶縁性の低下（１×１０の８乗オーム以下）は見られなかった。２０００時間後においても短絡(１０００オーム以下)は見られなかった。
【００８０】
さらに、はんだバンプを少なくとも１つ以上含む配線部分の接続抵抗値の変化を、温度サイクル試験（−５５℃⇔１２５℃、各３０分）において検査確認した。その結果、５００サイクルでアンダーフィルとソルダーレジスト層間の剥離が原因である接続抵抗値の上昇（初期抵抗値＋１０％以上）、１０００サイクルにおいて回路の断線が発生した。断線不良の発生原因を確認するため、信頼性試験後のサンプルの不良モード解析を行った結果、発生した断線箇所におけるはんだバンプの周辺には、アンダーフィルとソルダーレジスト層間の剥離が見られた。
【産業上の利用可能性】
【００８１】
本発明の半導体装置は、フラックス残渣によるイオンマイグレーションを防ぐことができ、アンダーフィルと配線基板との密着性が向上するという効果を有し、特に軽薄短小化した半導体装置に利用可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す断面図
【図２】図１に示す半導体装置の部分拡大図
【図３】同上半導体装置における半導体チップの構成を示す断面図
【図４】同上半導体装置における配線基板の構成を示す平面図
【図５】同上配線基板の断面図
【図６】同上半導体装置における半導体チップの構成を示す断面図
【図７】半導体チップと配線基板とを接着させる工程を示す断面図
【図８】図７のつぎの工程を示す断面図
【図９】図８のつぎの工程を示す断面図
【図１０】本発明の実施の形態２に係る半導体装置の構成を示す断面図
【図１１】同上半導体装置における配線基板の平面図
【図１２】同上配線基板の断面図
【図１３】半導体チップと配線基板とを接着させた際の構成を示す断面図
【図１４】比較例１に係る半導体装置の構成を示す断面図
【符号の説明】
【００８３】
１  半導体チップ
２  配線基板
３  第１ソルダーレジスト層
４、４ｂ  第２ソルダーレジスト層
５  はんだバンプ
６  アンダーフィル
７  半導体チップ側パッド
８  半導体チップ側めっき層
９  配線基板側パッド
１０  配線基板側めっき層
１１  半導体チップ絶縁保護膜
１２  配線
１３  第１開口部
１４  第２開口部
１５  段差部
１６  フラックス
１７  溝部
【図１】
2009152317.tif 000003
【図２】
2009152317.tif 000004
【図３】
2009152317.tif 000005
【図４】
2009152317.tif 000006
【図５】
2009152317.tif 000007
【図６】
2009152317.tif 000008
【図７】
2009152317.tif 000009
【図８】
2009152317.tif 000010
【図９】
2009152317.tif 000011
【図１０】
2009152317.tif 000012
【図１１】
2009152317.tif 000013
【図１２】
2009152317.tif 000014
【図１３】
2009152317.tif 000015
【図１４】
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