(57)【要約】【課題】リフロー処理によりモジュール基板に反りが発生した場合での半導体モジュールの実装歩留の低下を抑制する。【解決手段】半導体モジュール７０には、実装部品１乃至３が実装される。半導体モジュール７０に設けられる基板４１のリード端子と基板４１上に載置される実装部品の外部端子とを接続するはんだは、基板４１の反りが大きい中央部の単位面積当たりのはんだ量を多くし、端部側になるほどはんだ量を減少させ、基板４１の反りが小さい端部の単位面積当たりのはんだ量を少なくしている。【選択図】図２
2009212145.tif 000002
【特許請求の範囲】
【請求項１】
第１主面にリード端子が複数設けられるモジュール基板と、
基板の第１主面に半導体チップが設けられ、前記基板の第１主面と相対向する第２主面に外部端子が複数設けられ、前記半導体チップが気密封止され、前記モジュール基板の第１主面に複数の前記リード端子と複数の前記外部端子とがそれぞれ相対向するように載置される実装部品と、
複数の前記リード端子と複数の前記外部端子とをそれぞれ接続する複数のはんだと、
を具備し、前記モジュール基板の中央部に設けられる第１のはんだは、前記モジュール基板の中央部から前記モジュール基板の外縁部側に離間して設けられる第２のはんだよりもはんだ量が多いことを特徴とする半導体モジュール。
【請求項２】
前記第１のはんだに第１の外部端子及び第１のリード端子が接続され、前記第２のはんだに第２の外部端子及び第２のリード端子が接続され、前記第１の外部端子に対する前記第１のリード端子の口径比を前記第２の外部端子に対する前記第２のリード端子の口径比よりも大きくすることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１のはんだに第１の外部端子及び第１のリード端子が接続され、前記第２のはんだに第２の外部端子及び第２のリード端子が接続され、前記第１のリード端子に対する前記第１の外部端子の口径比を前記第２のリード端子に対する前記第２の外部端子の口径比よりも大きくすることを特徴とする請求項１に記載の半導体モジュール。
【請求項４】
半導体チップが気密封止された実装部品の外部端子とモジュール基板のリード端子がはんだを介して接続される半導体モジュールの製造方法であって、
大きさが異なる開口部を有するメタルマスクを用いて、前記モジュール基板の中央部のはんだ量を前記モジュール基板の端部のはんだ量よりも多くし、前記モジュール基板のリード端子上にはんだを形成する工程と、
はんだ形成された前記モジュール基板の第１主面上に前記外部端子を相対向するように前記実装部品を載置する工程と、
リフロー処理により、前記リード端子と前記外部端子を前記はんだを介して接続する工程と、
を具備することを特徴とする半導体モジュールの製造方法。
【請求項５】
半導体チップが気密封止された実装部品の外部端子とモジュール基板のリード端子がはんだを介して接続される半導体モジュールの製造方法であって、
前記実装部品の第１の領域のはんだ量を前記実装部品の第２の領域のはんだ量よりも多くし、前記実装部品の外部端子の第１主面上にはんだを形成する工程と、
はんだ形成された前記実装部品の第１の領域のはんだを前記モジュール基板の中央部側のリード端子上に載置し、はんだ形成された前記実装部品の第２の領域のはんだを前記モジュール基板の端部側のリード端子上に載置する工程と、
リフロー処理により、前記リード端子と前記外部端子を前記はんだを介して接続する工程と、
を具備することを特徴とする半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップが気密封止された実装部品が基板に実装された半導体モジュール及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、移動体端末、情報端末などの普及により半導体チップが気密封止された複数の実装部品がモジュール基板に実装された半導体モジュールが多数開発されている。携帯電話、情報端末機器、モバイル機器などでは小型軽量化要求が強いので、半導体チップが気密封止された実装部品には、半導体チップの占有率の大きなＬＧＡ（Land  Grid  Array）、ＢＧＡ（Ball  Grid  Array）、スタックドＭＣＰ（Stacked  Multi  Chip  Package）、ＴＡＢ（Tape  Automated  Bonding）、ＣＳＰ（Chip  Size  Package）などが用いられる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載され、動体端末や情報端末などの機器に適用される半導体モジュールでは、要求されるコストに適合させるためにモジュール基板に半導体チップと比較して熱膨張係数が比較的大きなガラスエポキシ基板（ガラエポ基板とも呼称される）が採用される。このため、熱膨張係数の差によりモジュール基板に反りが発生して実装歩留が低下する恐れがある。
【特許文献１】特開２００５−９４０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、リフローにより基板に反りが発生しても実装歩留の低下を抑制することができる半導体モジュール及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体モジュールは、第１主面にリード端子が複数設けられるモジュール基板と、基板の第１主面に半導体チップが設けられ、前記基板の第１主面と相対向する第２主面に外部端子が複数設けられ、前記半導体チップが気密封止され、前記モジュール基板の第１主面に複数の前記リード端子と複数の前記外部端子とがそれぞれ相対向するように載置される実装部品と、複数の前記リード端子と複数の前記外部端子とをそれぞれ接続する複数のはんだとを具備し、前記モジュール基板の中央部に設けられる第１のはんだは、前記モジュール基板の中央部から前記モジュール基板の外縁部側に離間して設けられる第２のはんだよりもはんだ量が多いことを特徴とする。
【０００６】
更に、本発明の一態様の半導体モジュールの製造方法は、半導体チップが気密封止された実装部品の外部端子とモジュール基板のリード端子がはんだを介して接続される半導体モジュールの製造方法であって、大きさが異なる開口部を有するメタルマスクを用いて、前記モジュール基板の中央部のはんだ量を前記モジュール基板の端部のはんだ量よりも多くし、前記モジュール基板のリード端子上にはんだを形成する工程と、はんだ形成された前記モジュール基板の第１主面上に前記外部端子を相対向するように前記実装部品を載置する工程と、リフロー処理により、前記リード端子と前記外部端子を前記はんだを介して接続する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、リフローにより基板に反りが発生しても実装歩留の低下を抑制することができる半導体モジュール及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体モジュール及びその製造方法について、図面を参照して説明する。図１は、半導体モジュールを示す平面図、図２は図１のＡ−Ａ線に沿う半導体モジュールの断面図、図３は図１のＢ−Ｂ線に沿う断面図である。本実施例では、モジュール基板のリード端子と実装部品の外部端子を接続するはんだの量を基板の位置により変えている。
【００１０】
図１に示すように、半導体モジュール７０には、実装部品１乃至３が設けられる。半導体モジュール７０は、例えば、情報端末機器用に使用される。実装部品１乃至３は、基板４１の第１主面（表面）に実装される。実装部品１乃至３には、半導体集積回路（ＬＳＩ）である半導体チップがそれぞれ搭載される。実装部品１乃至３は、ＬＧＡ（Land  Grid  Array）である。実装部品１は、実装部品２及び３よりも大きく、半導体モジュール７０の大部分を占有し、内蔵される半導体チップも大きい。実装部品１乃至３はケース４により封止される。
【００１１】
ここで、基板４１は、半導体モジュール７０のモジュール基板として用いられる。基板中央部ＣＰとは、半導体モジュール７０の上下及び左右から見て中心の位置をいう。外部機器との接続用外部端子やパッシブな小型実装部品などの図示及び説明を省略する。
【００１２】
図２に示すように、実装部品１が基板４１の第１主面（表面）に載置され、実装部品１の外部端子と基板４１のリード端子がはんだを介して接続される。基板４１の第１主面と相対向する第２主面（裏面）はケース４に固定されている。
【００１３】
基板４１の第１主面（表面）には、リード端子４２ａ乃至ｈが設けられる。リード端子４２ａ乃至ｈは、図示しない接続リードなどを介して図示しない外部機器との接続用外部端子と接続される。基板４１は、後述するリフロー処理により第１主面側が凹状に反っている（中央部がへこむ）。ここでは、基板４１の反り量が一番大きい部分が基板中央部（図１に示す基板中央部ＣＰに相当する）である。
【００１４】
実装部品１には、基板５１、半導体チップ５２、外部端子５３ａ乃至ｈ、接続端子５４ａ、接続端子５４ｂ、ボンディング端子５５ａ、ボンディング端子５５ｂ、ボンディングワイヤ５６ａ、ボンディングワイヤ５６ｂ、及びモールド樹脂５７が設けられる。基板５１の第１主面（表面）、半導体チップ５２、接続端子５４ａ、接続端子５４ｂ、ボンディング端子５５ａ、ボンディング端子５５ｂ、ボンディングワイヤ５６ａ、及びボンディングワイヤ５６ｂは、モールド樹脂５７により気密封止される。基板５１は、実装部品１の基板として用いられる。
【００１５】
半導体チップ５２は、例えば比較的チップサイズの大きなメモリデバイスからなり、図示しない接着層を介して基板５１の第１主面（表面）に固着される。基板５１の第１主面（表面）に設けられる接続端子５４ａと半導体チップ５２の第１主面（表面）に設けられるボンディング端子５５ａは、ボンディングワイヤ５６ａを介して接続される。基板５１の接続端子５４ｂと半導体チップ５２のボンディング端子５５ｂは、ボンディングワイヤ５６ｂを介して接続される。接続端子５４ａ及び５４ｂは、実装部品１の外部端子に接続される。
【００１６】
基板右端のリード端子４２ａと外部端子５３ａは、はんだ４３ａを介して接続される。基板右端から２番目のリード端子４２ｂと外部端子５３ｂは、はんだ４３ｂを介して接続される。基板右端から３番目のリード端子４２ｃと外部端子５３ｃは、はんだ４３ｃを介して接続される。基板中央部のリード端子４２ｄと外部端子５３ｄは、はんだ４３ｄを介して接続される。基板中央部のリード端子４２ｅと外部端子５３ｅは、はんだ４３ｅを介して接続される。基板左端から３番目のリード端子４２ｆと外部端子５３ｆは、はんだ４３ｆを介して接続される。基板左端から２番目のリード端子４２ｇと外部端子５３ｇは、はんだ４３ｇを介して接続される。基板左端のリード端子４２ｈと外部端子５３ｈは、はんだ４３ｈを介して接続される。
【００１７】
ここで、はんだ４３ａのはんだ量をＶｏｌａ、はんだ４３ｂのはんだ量をＶｏｌｂ、はんだ４３ｃのはんだ量をＶｏｌｃ、はんだ４３ｄのはんだ量をＶｏｌｄ、はんだ４３ｅのはんだ量をＶｏｌｅ、はんだ４３ｆのはんだ量をＶｏｌｆ、はんだ４３ｇのはんだ量をＶｏｌｇ、はんだ４３ｈのはんだ量をＶｏｌｈとすると、
Vold≒Vole＞Volc≒Volf＞Volb≒Volg＞Vola≒Volh・・・・・・・式（１）
と設定される。つまり、基板４１の反りが大きい中央部の単位面積当たりのはんだ量を多くし、端部側になるほどはんだ量を減少させ、基板４１の反りが小さい端部の単位面積当たりのはんだ量を少なくしている。
【００１８】
図３に示すように、実装部品１が基板４１の第１主面（表面）に載置され、実装部品１の外部端子と基板４１のリード端子がはんだを介して接続される。基板４１の第１主面と相対向する第２主面（裏面）はケース４に固定されている。
【００１９】
実装部品１には、外部端子５３ａａ乃至ｈｈが設けられる。基板４１の第１主面（表面）には、リード端子４２ａａ乃至ｈｈが設けられる。リード端子４２ａａ乃至ｈｈは、図示しない接続リードなどを介して図示しない外部機器との接続用外部端子と接続される。
【００２０】
基板５１の第１主面（表面）に設けられる接続端子５４ａａと半導体チップ５２の第１主面（表面）に設けられるボンディング端子５５ａａは、ボンディングワイヤ５６ａａを介して接続される。基板５１の接続端子５４ｂｂと半導体チップ５２のボンディング端子５５ｂｂは、ボンディングワイヤ５６ｂｂを介して接続される。接続端子５４ａａ及び５４ｂｂは、実装部品１の外部端子に接続される。
【００２１】
基板下端のリード端子４２ａａと外部端子５３ａａは、はんだ４３ａａを介して接続される。基板下端から２番目のリード端子４２ｂｂと外部端子５３ｂｂは、はんだ４３ｂｂを介して接続される。基板下端から３番目のリード端子４２ｃｃと外部端子５３ｃｃは、はんだ４３ｃｃを介して接続される。基板中央部のリード端子４２ｄｄと外部端子５３ｄｄは、はんだ４３ｄｄを介して接続される。基板中央部のリード端子４２ｅｅと外部端子５３ｅｅは、はんだ４３ｅｅを介して接続される。基板上部から３番目のリード端子４２ｆｆと外部端子５３ｆｆは、はんだ４３ｆｆを介して接続される。基板上部から２番目のリード端子４２ｇｇと外部端子５３ｇｇは、はんだ４３ｇｇを介して接続される。基板上部のリード端子４２ｈｈと外部端子５３ｈｈは、はんだ４３ｈｈを介して接続される。
【００２２】
ここで、はんだ４３ａａのはんだ量をＶｏｌａａ、はんだ４３ｂｂのはんだ量をＶｏｌｂｂ、はんだ４３ｃｃのはんだ量をＶｏｌｃｃ、はんだ４３ｄｄのはんだ量をＶｏｌｄｄ、はんだ４３ｅｅのはんだ量をＶｏｌｅｅ、はんだ４３ｆｆのはんだ量をＶｏｌｆｆ、はんだ４３ｇｇのはんだ量をＶｏｌｇｇ、はんだ４３ｈｈのはんだ量をＶｏｌｈｈとすると、
Voldd≒Volee＞Volcc≒Volff＞Volbb≒Volgg＞Volaa≒Volhh・・・式（２）
と設定される。つまり、基板４１の反りが大きい中央部の単位面積当たりのはんだ量を多くし、上部及び下端側になるほどはんだ量を減少させ、基板４１の反りが小さい部分の単位面積当たりのはんだ量を少なくしている。
【００２３】
次に、半導体モジュールの製造方法について図４乃至７を参照して説明する。図４は半導体モジュールの製造方法を示すフローチャート、図５及び図６は半導体モジュールの製造工程を示す断面図、図７はリフロー後で発生する基板の反りを示す図である。
【００２４】
図４に示すように、はんだは基板４１の第１主面（表面）にメタルマスクを用いて形成される。図５に示すように、基板４１の第１主面（表面）に形成されるはんだは、開口径の異なるメタルマスク６１を用いる。具体的には、基板中央部の開口径φ１、基板右端から３番目及び基板左端から３番目の開口径φ２、基板右端から２番目及び基板左端から２番目の開口径φ３、基板右端と基板左端用の開口径φ４とすると、
φ1＞φ2＞φ3＞φ4・・・・・・・・・・・・・・・・・・・・・（３）
と設定される。ここでは、基板４１上のリード端子４２ａ乃至ｈの径を略同一にしているが、径が異なる場合は端子の口径比に応じてメタルマスク開口径を変更するのが好ましい。リード端子４２ａ乃至ｈの形状が方形或いは長方形の場合、その形状に対応して比率を変えてメタルマスク開口径を形成するのが好ましい。
【００２５】
基板４１の第１主面（表面）に形成されたはんだは、図６に示すように、基板中央部のはんだ４３ｄ及び４３ｅは、基板中央部のリード端子４２ｄ及び４２ｅよりも大きく形成される。基板右端から３番目のはんだ４３ｃ及び基板左端から３番目のはんだ４３ｆは、基板右端から３番目のリード端子４２ｃ及び基板左端から３番目のリード端子４２ｆと略同じ大きさに形成される。基板右端から２番目のはんだ４３ｂ及び基板左端から２番目のはんだ４３ｇは、基板右端から２番目のリード端子４２ｂ及び基板左端から２番目のリード端子４２ｇよりも小さく形成される。基板右端のはんだ４３ａ及び基板左端のはんだ４３ｈは、基板右端のリード端子４２ａ及び基板左端のリード端子４２ｈよりも更に小さく形成される（端部が一番小さく）。つまり、メタルマスク６１の開口径を変化させることにより、リード端子上のはんだ量を変化させている。
【００２６】
ここで、はんだ４２ａ乃至ｈ、はんだ４２ａａ乃至ｈｈなどには、Ｓｎ（錫）−Ｃｕ（銅）系のＰｂ（鉛）フリーはんだを用いているが、代わりにＳｎ（錫）−Ａｇ（銀）系のＰｂ（鉛）フリーはんだ、Ｓｎ（錫）−Ｚｎ（亜鉛）系のＰｂ（鉛）フリーはんだ、Ｓｎ（錫）−Ｂｉ（ビスマス）系のＰｂ（鉛）フリーはんだ、或いはＳｎ（錫）Ｐｂ（鉛）共晶はんだなどを用いてもよい（ステップＳ１）。
【００２７】
次に、基板４１の第１主面（表面）に実装部品１乃至３を所定の位置に載置する。なお、実装部品２及び３をリード端子と接続するはんだについても実装部品１と同様に基板４１の中央部からの距離を考慮してはんだ量を変化させている（ステップＳ２）。
【００２８】
続いて、例えば略２５０℃のリフロー炉を用いて、リフロー処理によりはんだを溶融させて、実装部品の外部端子と基板４１のリード端子を接続する。
【００２９】
ここで、図７に示すように、リフロー処理前では基板４１及び実装部品１乃至３の反りが少なくほぼ平坦形状を有するのに対し、リフロー処理後では基板４１が第１主面（表面）側に凹型形状に反る。反り量は、リフロー温度を上げると大きくなる。
【００３０】
この理由は、実装部品１乃至３に使用される実装基板は、実装部品１乃至３を載置する基板４１の熱膨張係数よりも小さな基板材料を用いている。このため、実装部品１乃至３は、リフローなどの熱処理工程で発生する反りの発生が大幅に抑制される。それに対して、基板４１に使用されるガラスエポキシ樹脂の熱膨張係数が、例えば４０〜６５ｐｐｍ／℃とシリコンチップの熱膨張係数３ｐｐｍ／℃よりも１桁以上大きく、実装部品１乃至３に使用される基板やモールド樹脂よりも大きいことにより基板４１に反りが発生する。
【００３１】
融点が比較的低いＳｎ（錫）Ｐｂ（鉛）はんだ（融点１８３℃）やＳｎ（錫）−Ｂｉ（ビスマス）系のＰｂ（鉛）フリーはんだ（融点１４８℃）の場合、比較的低温度ではんだリフロー処理することができ、基板の反り量が小さい。これに対し、本本実施例のＳｎ（錫）−Ｃｕ（銅）系のＰｂ（鉛）フリーはんだ（融点２２７℃）、Ｓｎ（錫）−Ａｇ（銀）系のＰｂ（鉛）フリーはんだ（融点２２１℃）、或いはＳｎ（錫）−Ｚｎ（亜鉛）系のＰｂ（鉛）フリーはんだ（融点１９８℃）では、比較的高温度ではんだリフロー処理するので基板４１の反り量が増大する（ステップＳ３）。
【００３２】
そして、リフロー処理後、ケース４が取り付けられ、基板４１の第１主面（表面）に実装された実装部品１乃至３が封止される。ここでは、リフロー処理後にケース４を取り付けているが、ケース取り付け後リフロー処理を行ってもよい。その場合、ケース４をリフロー処理温度に耐えられる材料を選択するのが好ましい（ステップＳ４）。
【００３３】
次に、半導体モジュールの実装歩留について図８乃至図９を参照して説明する。図８は半導体モジュールの実装歩留を示す図、図９は比較例の半導体モジュールを示す断面図である。ここで、比較例の半導体モジュールではモジュール基板のリード端子と実装部品の外部端子を接続するはんだの量をモジュール基板の位置によらず一定にしている。比較例の半導体モジュールの断面図（図８）は、本実施例の半導体モジュールのＡ−Ａ線に沿う断面図（図２）と同じ断面である。
【００３４】
図８に示すように、本実施例では、リフロー処理により基板４１に反りが発生しても基板４１のリード端子上に設けられるはんだ量を反り量に応じて変化させているので、反り量の少ないところで発生する端子間ショートや反り量の多いところで発生するはんだ供給不足による端子間オープン不良などを抑制することができる。このため、実装歩留が低下しない。また、リフロー処理温度が変動（下限温度〜上限温度）しても、実装歩留の低下を抑制することができる。
【００３５】
一方、はんだの量を基板の位置によらず一定にしている比較例では、図９に示すように、反りの発生が少ない端部では、はんだの量が過剰となり過剰なはんだにより、例えば実装部品１の外部端子間が接続されてショート不良が発生する。反りの発生が大きな中央部では、はんだの量が不足して実装部品１の外部端子と基板４１のリード端子の間がはんだで接続することが困難となり、実装部品１の外部端子と基板４１のリード端子の間がオープン不良となる。このため、実装歩留が低下する。また、リフロー処理温度が変動し、上限温度でリフロー処理が行われると下限温度よりも更に実装歩留が低下する。
【００３６】
上述したように、本実施例の半導体モジュール及びその製造方法では、実装部品１乃至３が実装される。実装部品１乃至３は、半導体チップがそれぞれ搭載され、基板４１の第１主面（表面）に載置される。基板４１のリード端子上には、開口径の異なるメタルマスク６１を用いて基板４１の位置に応じて量の異なるはんだが形成される。はんだが形成された基板４１と実装部品１乃至３は、リフロー熱処理により接続される。基板４１のリード端子と基板４１上に載置される実装部品の外部端子とを接続するはんだは、基板４１の反りが大きい中央部の単位面積当たりのはんだ量が多くされ、端部側になるほどはんだ量が減少され、基板４１の反りが小さい端部の単位面積当たりのはんだ量が少なくされる。
【００３７】
このため、リフロー処理が行われ、基板４１に反りが発生しても、反り量の少ないところで発生する端子間ショートや反り量の多いところで発生するはんだ供給不足による端子間オープン不良などを抑制することができる。また、比較的融点の高いＰｂ（鉛）フリーはんだを用いた場合でも、リフロー処理により発生するモジュール基板の反り量に対応するように予めはんだ量を変更しているので、端子間ショートや端子間オープン不良などを抑制することができる。したがって、半導体モジュール７０の実装歩留の低下を抑制することができる。
【００３８】
なお、本実施例では、実装部品１にＬＧＡを使用したが、ＢＧＡ（Ball  Grid  Array）、スタックドＭＣＰ（Stacked  Multi  Chip  Package）、ＴＡＢ（Tape  Automated  Bonding）、ＣＳＰ（Chip  Size  Package）などを適用してもよい。更に、実装部品１がはんだ付けされる基板４１にガラスエポキシ基板を使用しているが、代わりにフッ素樹脂系基板、ポリフェニレンエーテル樹脂系基板などの樹脂基板を適用してもよい。その場合、リフロー温度や樹脂基板の熱膨張係数を考慮し、基板の反りに対応してはんだの量を変更するのが好ましい。
【実施例２】
【００３９】
次に、本発明の実施例２に係る半導体モジュール及びその製造方法について図面を参照して説明する。図１０は、半導体モジュールを示す平面図、図１１は図１０のＣ−Ｃ線に沿う半導体モジュールの断面図、図１２は図１０のＤ−Ｄ線に沿う半導体モジュールの断面図である。本実施例では、基板の第１主面（表面）にチップサイズの大きな半導体チップを搭載する複数の実装部品を実装し、モジュール基板の第１主面（表面）と相対向する第２主面（裏面）にチップサイズの小さな半導体チップを搭載する実装部品を実装し、モジュール基板のリード端子と実装部品の外部端子を接続するはんだの量をモジュール基板の位置により変えている。
【００４０】
以下、本実施例では、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４１】
図１０に示すように、半導体モジュール７１には、実装部品１１乃至１３が設けられる。半導体モジュール７１は、例えば、メモリカード用に使用される。実装部品１１及び１２は、基板中央部ＣＰに対して離間され、基板４１ａの第１主面（表面）に実装される。実装部品１３は、基板中央部ＣＰに配置され、基板４１ａの第１主面（表面）と相対向する第２主面（裏面）に実装される。実装部品１１及び１２には比較的チップサイズの大きなメモリデバイスが搭載される。実装部品１３には比較的チップサイズの小さなコントロールデバイスが搭載される。実装部品１１及び１２には、実施例１と同様にリフロー熱処理などに対して反りの発生が少ないＢＧＡを用いている。実装部品１１乃至１３はケース４により封止される。基板４１ａは、半導体モジュール７１のモジュール基板として用いられる。
【００４２】
なお、基板４１ａには、実施例１と同様にガラスエポキシ基板が用いられる。基板中央部ＣＰとは、半導体モジュール７１の上下及び左右から見て中心の位置をいう。外部機器との接続用外部端子やパッシブな小型実装部品などの図示及び説明を省略する。
【００４３】
図１１に示すように、実装部品１１が基板４１ａの第１主面（表面）に載置され、実装部品１１の外部端子と基板４１ａのリード端子がはんだを介して接続される。実装部品１３が基板４１ａの第１主面（表面）と相対向する第２主面（裏面）に接着層を介して載置され、図示しない半導体チップ９１のボンディング端子がボンディングワイヤを介して基板４１ａのリード端子に接続される。半導体チップ９１は、樹脂９２で封止される。
【００４４】
基板４１ａの第１主面（表面）には、リード端子４２１ａ乃至ｈが設けられる。リード端子４２１ａ乃至ｈは、図示しない接続リードなどを介して図示しない外部機器との接続用外部端子と接続される。基板４１ａは、リフロー処理などにより第１主面側が凹状に反っている（中央部がへこむ）。ここでは、基板４１ａの反り量が一番大きい部分が基板中央部（図１に示す基板中央部ＣＰに相当する）である。
【００４５】
実装部品１１には、テープ５８、半導体チップ５２ａ、外部端子５３１ａ乃至ｈ、接続端子５４１ａ、接続端子５４１ｂ、ボンディング端子５５１ａ、ボンディング端子５５１ｂ、ボンディングワイヤ５６１ａ、ボンディングワイヤ５６１ｂ、絶縁膜５９、及びモールド樹脂５７が設けられる。テープ５８の第１主面（表面）、半導体チップ５２ａ、接続端子５４１ａ、接続端子５４１ｂ、ボンディング端子５５１ａ、ボンディング端子５５１ｂ、ボンディングワイヤ５６１ａ、及びボンディングワイヤ５６１ｂは、モールド樹脂５７により気密封止される。絶縁膜５９は、テープ５８の第１主面（表面）と相対向する第２主面（裏面）の外部端子の間に設けられる。テープ５８は、実装部品１１の基板（テープ基板とも呼称される）として用いられる。
【００４６】
半導体チップ５２ａは、比較的チップサイズの大きなメモリデバイスからなり、図示しない接着層を介してテープ５８の第１主面（表面）に固着される。テープ５８の第１主面（表面）に設けられる接続端子５４１ａと半導体チップ５２ａの第１主面（表面）に設けられるボンディング端子５５１ａは、ボンディングワイヤ５６１ａを介して接続される。テープ５８の接続端子５４１ｂと半導体チップ５２ａのボンディング端子５５１ｂは、ボンディングワイヤ５６１ｂを介して接続される。接続端子５４１ａ及び５４１ｂは、実装部品１１の外部端子に接続される。
【００４７】
基板右端のリード端子４２１ａと外部端子５３１ａは、はんだ４３１ａを介して接続される。基板右端から２番目のリード端子４２１ｂと外部端子５３１ｂは、はんだ４３１ｂを介して接続される。基板右端から３番目のリード端子４２１ｃと外部端子５３１ｃは、はんだ４３１ｃを介して接続される。基板中央部のリード端子４２１ｄと外部端子５３１ｄは、はんだ４３１ｄを介して接続される。基板中央部のリード端子４２１ｅと外部端子５３１ｅは、はんだ４３１ｅを介して接続される。基板左端から３番目のリード端子４２１ｆと外部端子５３１ｆは、はんだ４３１ｆを介して接続される。基板左端から２番目のリード端子４２１ｇと外部端子５３１ｇは、はんだ４３１ｇを介して接続される。基板左端のリード端子４２１ｈと外部端子５３１ｈは、はんだ４３１ｈを介して接続される。
【００４８】
ここで、はんだ４３１ａのはんだ量をＶｏｌａ１、はんだ４３１ｂのはんだ量をＶｏｌｂ１、はんだ４３１ｃのはんだ量をＶｏｌｃ１、はんだ４３１ｄのはんだ量をＶｏｌｄ１、はんだ４３１ｅのはんだ量をＶｏｌｅ１、はんだ４３１ｆのはんだ量をＶｏｌｆ１、はんだ４３１ｇのはんだ量をＶｏｌｇ１、はんだ４３１ｈのはんだ量をＶｏｌｈ１とすると、
Vold1≒Vole1＞Volc1≒Volf1＞Volb1≒Volg1＞Vola1≒Volh1・・・式（４）
と設定される。つまり、基板４１ａの反りが大きい中央部の単位面積当たりのはんだ量を多くし、端部側になるほどはんだ量を減少させ、基板４１ａの反りが小さい端部の単位面積当たりのはんだ量を少なくしている。
【００４９】
図１２に示すように、基板４１ａの下端側には実装部品１１が設けられ、基板４１ａの上部側には実装部品１２が設けられる。実装部品１１及び１２が基板４１ａの第１主面（表面）に載置され、実装部品１１及び１２の外部端子と基板４１ａのリード端子がはんだを介して接続される。実装部品１３が基板４１ａの第１主面と相対向する第２主面（裏面）の基板中央部ＣＰに設けられる。
【００５０】
実装部品１１には、外部端子５３２ａ乃至ｄが設けられる。テープ５８の第１主面（表面）に設けられる接続端子５４２ａと半導体チップ５２ａの第１主面（表面）に設けられるボンディング端子５５２ａは、ボンディングワイヤ５６２ａを介して接続される。テープ５８の接続端子５４２ｂと半導体チップ５２ａのボンディング端子５５２ｂは、ボンディングワイヤ５６２ｂを介して接続される。接続端子５４２ａ及び５４２ｂは、実装部品１１の外部端子に接続される。
【００５１】
実装部品１２には、テープ６３、半導体チップ６２、外部端子５３３ａ乃至ｄ、接続端子５４３ａ、接続端子５４３ｂ、ボンディング端子５５３ａ、ボンディング端子５５３ｂ、ボンディングワイヤ５６３ａ、ボンディングワイヤ５６３ｂ、絶縁膜６４、及びモールド樹脂５７が設けられる。テープ６３の第１主面（表面）、半導体チップ６２、接続端子５４３ａ、接続端子５４３ｂ、ボンディング端子５５３ａ、ボンディング端子５５３ｂ、ボンディングワイヤ５６３ａ、及びボンディングワイヤ５６３ｂは、モールド樹脂５７により気密封止される。絶縁膜６４は、基板６４の第１主面（表面）と相対向する第２主面（裏面）の外部端子の間に設けられる。テープ６３は、実装部品１２の基板（テープ基板とも呼称される）として用いられる。
【００５２】
半導体チップ６２は、比較的チップサイズの大きなメモリデバイスからなり、図示しない接着層を介してテープ６３の第１主面（表面）に固着される。テープ６３の第１主面（表面）に設けられる接続端子５４３ａと半導体チップ６２の第１主面（表面）に設けられるボンディング端子５５３ａは、ボンディングワイヤ５６３ａを介して接続される。テープ６３の接続端子５４３ｂと半導体チップ６２のボンディング端子５５３ｂは、ボンディングワイヤ５６３ｂを介して接続される。接続端子５４３ａ及び５４３ｂは、実装部品１２の外部端子に接続される。
【００５３】
基板下端側のリード端子４２２ａと実装部品１１の外部端子５３２ａは、はんだ４３２ａを介して接続される。基板下端から２番目のリード端子４２２ｂと実装部品１１の外部端子５３２ｂは、はんだ４３２ｂを介して接続される。基板中央部ＣＰから右に２番目のリード端子４２２ｃと実装部品１１の外部端子５３２ｃは、はんだ４３２ｃを介して接続される。基板中央部ＣＰから右に１番目のリード端子４２２ｄと実装部品１１の外部端子５３２ｄは、はんだ４３２ｄを介して接続される。基板中央部ＣＰから左に１番目のリード端子４２３ｄと実装部品１２の外部端子５３３ｄは、はんだ４３３ｄを介して接続される。基板中央部ＣＰから左に２番目のリード端子４２３ｃと実装部品１２の外部端子５３３ｃは、はんだ４３３ｃを介して接続される。基板上部から２番目のリード端子４２３ｂと外部端子５３３ｂは、はんだ４３３ｂを介して接続される。基板上部のリード端子４２３ａと外部端子５３３ａは、はんだ４３３ａを介して接続される。
【００５４】
ここで、はんだ４３２ａのはんだ量をＶｏｌA、はんだ４３２ｂのはんだ量をＶｏｌB、はんだ４３２ｃのはんだ量をＶｏｌC、はんだ４３２ｄのはんだ量をＶｏｌD、はんだ４３３ｄのはんだ量をＶｏｌＥ、はんだ４３３ｃのはんだ量をＶｏｌＦ、はんだ４３３ｂのはんだ量をＶｏｌＧ、はんだ４３３ａのはんだ量をＶｏｌＨとすると、
VolD≒VolE＞VolC≒VolF＞VolB≒VolG＞VolA≒VolH・・・式（５）
と設定される。つまり、基板４１ａの反りが大きい中央部の単位面積当たりのはんだ量を多くし、上部及び下端側になるほどはんだ量を減少させ、基板４１ａの反りが小さい部分の単位面積当たりのはんだ量を少なくしている。
【００５５】
次に、半導体モジュールの製造方法について図１３及び図１４を参照して説明する。図１３は半導体モジュールの製造方法を示すフローチャート、図１４は半導体モジュールの製造工程を示す断面図である。
【００５６】
図１３に示すように、基板４１ａの第２主面（裏面）に半導体チップ９１が接着層を介して固定され、ワイヤボンディングが行われ、その後樹脂９２で半導体チップ９１が封止される（実装部品１３の形成）。実装部品１３を形成することにより、基板４１ａが実装部品１１及び１２が実装される側に反る。反り量はリフロー処理工程で発生する反り量のほぼ（１／４）程度である。この反り量は、樹脂９２の材質により影響を受ける（ステップＳ２１）。
【００５７】
次に、はんだが実装部品１１及び１２の外部端子上に設けられる。ここでは、実装部品１１を例にして説明する。図１４に示すように、例えば実装部品１１の外部端子５３１ａ乃至ｈ上にはんだボール６５ａ乃至ｈがそれぞれ形成される（図面では、下方向にはんだボールが表記されているが）。外部端子５３１ｄ上のはんだボール６５ｄと外部端子５３１ｅ上のはんだボール６５ｅのはんだボール径をφ１１、外部端子５３１ｃ上のはんだボール６５ｃと外部端子５３１ｆ上のはんだボール６５ｆのはんだボール径をφ１２、外部端子５３１ｂ上のはんだボール６５ｂと外部端子５３１ｇ上のはんだボール６５ｇのはんだボール径をφ１３、外部端子５３１ａ上のはんだボール６５ａと外部端子５３１ｈ上のはんだボール径をφ１４とすると、
φ11＞φ12＞φ13＞φ14・・・・・・・・・・・・・式（６）
と設定される。ここでは、実装部品１１の外部端子の径を略同一にしているが、径が異なる場合は外部端子の口径比に応じてはんだボール径を変更するのが好ましい。実装部品１２についても、実装部品１１と同様に基板４１ａにそり量に対応するようにはんだボール径を変えている（ステップＳ２２）。
【００５８】
続いて、基板４１ａの第１主面（表面）に実装部品１１及び１２を所定の位置に載置する（ステップＳ２）。なお、これ以降のステップは実施例１と同様なので説明を省略する。
【００５９】
上述したように、本実施例の半導体モジュール及びその製造方法では、実装部品１３が基板４１ａの第２主面（裏面）の基板中央部ＣＰに実装される。実装部品１１及び１２が基板４１ａの第１主面（表面）に実装される。実装部品１１は半導体チップ５２ａが搭載され、基板４１ａの第１主面（表面）の基板中央部ＣＰよりも下部に載置される。実装部品１２は半導体チップ６２が搭載され、基板４１ａの第１主面（表面）の基板中央部ＣＰよりも上部に載置される。実装部品１１及び１２の外部端子には、径の異なるはんだボールが形成される。はんだボールが形成された実装部品１１及び１２は、基板４１ａの第１主面（表面）に載置され、リフロー熱処理により基板４１ａに接続される。基板４１ａのリード端子と基板４１ａ上に載置される実装部品の外部端子とを接続するはんだは、基板４１ａの反りが大きい中央部の単位面積当たりのはんだ量が多くされ、端部側になるほどはんだ量が減少され、基板４１ａの反りが小さい端部の単位面積当たりのはんだ量が少なくされる。
【００６０】
このため、リフロー処理が行われ、実装部品１３の形成時よりも大きな反りが基板４１ａに発生しても、反り量の少ないところで発生する端子間ショートや反り量の多いところで発生するはんだ供給不足による端子間オープン不良などを抑制することができる。したがって、半導体モジュール７１の実装歩留の低下を抑制することができる。
【００６１】
なお、本実施例では、実装部品１１及び１２にＢＧＡを使用したが、代わりにＬＧＡ、スタックドＭＣＰ、ＴＡＢ、ＣＳＰなどを適用してもよい。
【実施例３】
【００６２】
次に、本発明の実施例３に係る半導体モジュール及びその製造方法について図面を参照して説明する。図１５は、半導体モジュールを示す断面図、図１６は半導体モジュールに使用されるモジュール基板を示す断面図である。本実施例では、モジュール基板のリード端子と実装部品の外部端子を接続するはんだの量を変え、モジュール基板のリード端子径をモジュール基板の位置により変えている。
【００６３】
半導体モジュール７２には、実施例１と同様に実装部品１乃至３が設けられる。本実施例では、基板４１ｂのリード端子の径を変化させている。このため、実施例１と異なる部分のみ説明する。
【００６４】
図１５に示すように、基板４１ｂの第１主面（表面）には、リード端子４２４ａ乃至ｈが設けられる。リード端子４２４ａ乃至ｈは、図示しない接続リードなどを介して図示しない外部機器との接続用外部端子と接続される。基板４１ｂは、後述するリフロー処理により第１主面側が凹状に反っている（中央部がへこむ）。なお、基板４１ｂは、半導体モジュール７２のモジュール基板として用いられ、実施例１と同様にガラスエポキシ基板を用いている。
【００６５】
基板右端のリード端子４２４ａと外部端子５３ａは、はんだ４３４ａを介して接続される。基板右端から２番目のリード端子４２４ｂと外部端子５３ｂは、はんだ４３４ｂを介して接続される。基板右端から３番目のリード端子４２４ｃと外部端子５３ｃは、はんだ４３４ｃを介して接続される。基板中央部のリード端子４２４ｄと外部端子５３ｄは、はんだ４３４ｄを介して接続される。基板中央部のリード端子４２４ｅと外部端子５３ｅは、はんだ４３４ｅを介して接続される。基板左端から３番目のリード端子４２４ｆと外部端子５３ｆは、はんだ４３４ｆを介して接続される。基板左端から２番目のリード端子４２４ｇと外部端子５３ｇは、はんだ４３４ｇを介して接続される。基板左端のリード端子４２４ｈと外部端子５３ｈは、はんだ４３４ｈを介して接続される。
【００６６】
ここで、リード端子４２４ｄとリード端子４２４ｅの径をφ１、リード端子４２４ｃとリード端子４２４ｆの径をφ２、リード端子４２４ｂとリード端子４２４ｇの径をφ３、リード端子４２４ａとリード端子４２４ｈの径をφ４とすると、
φ1＞φ2＞φ3＞φ4・・・・・・・・・・・・・・・・・式（７）
と設定される。
【００６７】
はんだ４３４ａのはんだ量をＶｏA、はんだ４３４ｂのはんだ量をＶｏB、はんだ４３４ｃのはんだ量をＶｏC、はんだ４３４ｄのはんだ量をＶｏD、はんだ４３４ｅのはんだ量をＶｏE、はんだ４３４ｆのはんだ量をＶｏＦ、はんだ４３４ｇのはんだ量をＶｏＧ、はんだ４３４ｈのはんだ量をＶｏＨとすると、
VoD≒VoE＞VoC≒VoF＞VoB≒VoG＞VoA≒VoH・・・・式（８）
と設定される。つまり、基板４１ｂの反りが大きい中央部の単位面積当たりのはんだ量を多くし、端部側になるほどはんだ量を減少させ、基板４１ｂの反りが小さい端部の単位面積当たりのはんだ量を少なくしている。
【００６８】
図１６に示すように、基板４１ｂ上に設けられるはんだは開口径の異なるメタルマスクを用いて形成される。具体的には、径の一番小さな基板右端のリード端子４２４ａ上には略径が同一な径φ４のはんだ４３４ａを設ける。径の一番小さな基板左端のリード端子４２４ｈ上には略径が同一な径φ４のはんだ４３４ｈを設ける。径が２番目に小さな基板右端のリード端子４２４ｂ上には略径が同一な径φ３のはんだ４３４ｂを設ける。径が２番目に小さな基板左端のリード端子４２４ｇ上には略径が同一な径φ３のはんだ４３４ｇを設ける。径が３番目に小さな基板右端のリード端子４２４ｃ上には略径が同一な径φ２のはんだ４３４ｃを設ける。径が３番目に小さな基板左端のリード端子４２４ｆ上には略径が同一な径φ２のはんだ４３４ｆを設ける。径が一番大きな基板中央部のリード端子４２４ｄ上には略径が同一な径φ１のはんだ４３４ｄを設ける。径が一番大きな基板中央部のリード端子４２４ｅ上には略径が同一な径φ１のはんだ４３４ｅを設ける。基板４１ｂの上下方向に対しても同様にリード端子及びはんだの大きさを変えている。
【００６９】
上述したように、本実施例の半導体モジュール及びその製造方法では、実装部品１乃至３が実装される。実装部品１乃至３は、半導体チップがそれぞれ搭載され、基板４１ｂの第１主面（表面）に載置される。基板４１ｂのリード端子は配置場所により大きさを変えている。基板４１ｂのリード端子上には、開口径の異なるメタルマスク６１を用いて基板４１ｂの位置に応じて量の異なるはんだが形成される。形成されるはんだとリード端子の大きさが略同一に形成される。はんだが形成された基板４１ｂと実装部品１乃至３は、リフロー熱処理により接続される。基板４１ｂのリード端子と基板４１ｂ上に載置される実装部品の外部端子とを接続するはんだは、基板４１ｂの反りが大きい中央部の単位面積当たりのはんだ量が多くされ、端部側になるほどはんだ量が減少され、基板４１ｂの反りが小さい端部の単位面積当たりのはんだ量が少なくされる。
【００７０】
このため、リフロー処理が行われ、基板４１ｂに反りが発生しても、反り量の少ないところで発生する端子間ショートや反り量の多いところで発生するはんだ供給不足による端子間オープン不良などを抑制することができる。したがって、半導体モジュール７２の実装歩留の低下を抑制することができる。
【００７１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。例えば、実施例では、半導体モジュールを情報端末機器用に使用しているが、携帯電話、モバイル機器などに適用してもよい。また、実施例２では、実装部品のはんだボール径を基板４１ａの反り量に応じて変えているが、実装部品の外部端子の大きさも同様に変えてもよい。
【００７２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体チップが気密封止された実装部品の外部端子とモジュール基板のリード端子がはんだを介して接続される半導体モジュールの製造方法であって、前記実装部品の第１の領域のはんだボール径を前記実装部品の第２の領域のはんだボール径よりも大きくし、前記実装部品の外部端子の第１主面上にはんだボールを形成する工程と、はんだ形成された前記実装部品の第１の領域のはんだボールを前記モジュール基板の中央部側のリード端子上に載置し、はんだ形成された前記実装部品の第２の領域のはんだボールを前記基板の端部側のリード端子上に載置する工程と、リフロー処理により、前記リード端子と前記外部端子を前記はんだボールを介して接続する工程とを具備することを特徴とする半導体モジュールの製造方法。
【００７３】
（付記２）  第１主面にリード端子が複数設けられるモジュール基板と、基板の第１主面に半導体チップが設けられ、前記基板の第１主面と相対向する第２主面に外部端子が複数設けられ、前記半導体チップが気密封止され、前記モジュール基板の第１主面に複数の前記リード端子と複数の前記外部端子とが相対向するように載置される実装部品と、複数の前記リード端子と複数の前記外部端子とをそれぞれ接続する複数のはんだとを具備し、前記モジュール基板の熱膨張係数は前記半導体チップの熱膨張係数よりも大きく、前記モジュール基板の中央部に設けられる前記はんだは前記モジュール基板の中央部から離間して設けられる前記はんだよりもはんだ量が多い半導体モジュール。
【００７４】
（付記３）  前記実装部品は、ＬＧＡ、ＢＧＡ、スタックドＭＣＰ、或いはＴＡＢである付記２に記載の半導体モジュール。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１に係る半導体モジュールを示す平面図。
【図２】図１のＡ−Ａ線に沿う半導体モジュールの断面図。
【図３】図１のＢ−Ｂ線に沿う半導体モジュールの断面図。
【図４】本発明の実施例１に係る半導体モジュールの製造方法を示すフローチャート。
【図５】本発明の実施例１に係る半導体モジュールの製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体モジュールの製造工程を示す断面図。
【図７】本発明の実施例１に係るリフロー後で発生する基板の反りを示す図。
【図８】本発明の実施例１に係る半導体モジュールの実装歩留を示す図。
【図９】本発明の実施例１に係る比較例の半導体モジュールを示す平面図。
【図１０】本発明の実施例２に係る半導体モジュールを示す平面図。
【図１１】図１０のＣ−Ｃ線に沿う半導体モジュールの断面図。
【図１２】図１０のＤ−Ｄ線に沿う半導体モジュールの断面図。
【図１３】本発明の実施例２に係る半導体モジュールの製造方法を示すフローチャート。
【図１４】本発明の実施例２に係る半導体モジュールの製造工程を示す断面図。
【図１５】本発明の実施例３に係る半導体モジュールを示す平面図。
【図１６】本発明の実施例３に係る半導体モジュールに使用されるモジュール基板を示す断面図。
【符号の説明】
【００７６】
１〜３、１１、１２  実装部品
４  ケース
４１、４１ａ、４１ｂ、５１  基板
４２ａ〜４２ｈ、４２ａａ〜４２ｈｈ、４２１ａ〜４２１ｈ、４２２ａ〜４２２ｄ、４２３ａ〜４２３ｄ、４２４ａ〜４２４ｈ  リード端子
４３ａ〜４３ｈ、４３ａａ〜４３ｈｈ、４３１ａ〜４３１ｈ、４３２ａ〜４３２ｄ、４３３ａ〜４３３ｄ、４３４ａ〜４３４ｈ  はんだ
５２、５２ａ、６２  半導体チップ
５３ａ〜５３ｈ、５３ａａ〜５３ｈｈ、５３１ａ〜５３１ｈ、５３２ａ〜５３２ｄ、５３３ａ〜５３３ｄ  外部端子
５４ａ、５４ｂ、５４ａａ、５４ｂｂ、５４１ａ、５４１ｂ、５４２ａ、５４２ｂ、５４３ａ、５４３ｂ  接続端子
５５ａ、５５ｂ、５５ａａ、５５ｂｂ、５５１ａ、５５１ｂ、５５２ａ、５５２ｂ、５５３ａ、５５３ｂ  ボンディング端子
５６ａ、５６ｂ、５６ａａ、５６ｂｂ、５６１ａ、５６１ｂ、５６２ａ、５６２ｂ、５６３ａ、５６３ｂ  ボンディングワイヤ
５７  モールド樹脂
５８、６３  テープ
５９、６４  絶縁膜
６１  メタルマスク
６５ａ〜６５ｈ  はんだボール
７０、７１、７２、８０  半導体モジュール
ＣＰ  基板中央部
φ１〜φ４  メタルマスク開口径
φ１１〜φ１４  はんだボール径
【図１】
2009212145.tif 000003
【図２】
2009212145.tif 000004
【図３】
2009212145.tif 000005
【図４】
2009212145.tif 000006
【図５】
2009212145.tif 000007
【図６】
2009212145.tif 000008
【図７】
2009212145.tif 000009
【図８】
2009212145.tif 000010
【図９】
2009212145.tif 000011
【図１０】
2009212145.tif 000012
【図１１】
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【図１２】
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【図１３】
2009212145.tif 000015
【図１４】
2009212145.tif 000016
【図１５】
2009212145.tif 000017
【図１６】
2009212145.tif 000018