(57)【要約】【課題】  正常に動作するパワーオンクリア回路を提供する。【解決手段】  電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合でも、プルダウン素子２２がノードＣに設けられるので、ノードＣの電圧が不定になりにくく、パワーオンクリア回路は正常に動作し、パワーオンクリア回路の出力端子に接続された回路は正常に初期化される。【選択図】  図１
2009152735.tif 000002
【特許請求の範囲】
【請求項１】
パワーオンクリア回路において、
一端が電源端子に設けられ、他端がインバータの入力端子に設けられ、電源電圧が立ち上がり始めると、電荷をチャージしていき、前記他端の電圧が電源電圧近傍になっていき、その後所定時間が経過すると、前記電荷をディスチャージしていき、前記他端の電圧が接地電圧近傍になっていく容量と、
前記他端の電圧を反転し、パワーオンクリア回路の出力端子に接続された回路を初期化するための信号を出力する前記インバータと、
前記インバータの出力端子と接地端子との間に設けられ、前記他端の電圧が電源電圧近傍になっていく時に前記インバータの出力端子をプルダウンするプルダウン素子と、
を備えることを特徴とするパワーオンクリア回路。
【請求項２】
前記プルダウン素子は、定電流源であることを特徴とする請求項１記載のパワーオンクリア回路。
【請求項３】
前記プルダウン素子は、プルダウン抵抗であることを特徴とする請求項１記載のパワーオンクリア回路。
【請求項４】
パワーオンクリア回路において、
一端が電源端子に設けられ、他端がインバータの入力端子に設けられ、電源電圧が立ち上がり始めると、電荷をチャージしていき、前記他端の電圧が電源電圧近傍になっていき、その後所定時間が経過すると、前記電荷をディスチャージしていき、前記他端の電圧が接地電圧近傍になっていく容量と、
通常の反転電圧未満の反転電圧によって前記他端の電圧を反転し、パワーオンクリア回路の出力端子に接続された回路を初期化するための信号を出力する前記インバータと、
を備えることを特徴とするパワーオンクリア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンクリア回路に関する。
【背景技術】
【０００２】
従来のパワーオンクリア回路について説明する。図５は、従来のパワーオンクリア回路を示す図である。
【０００３】
電源電圧が立ち上がると、容量１１のカップリングにより、ノードＢの電圧も電源電圧になっていく。すると、インバータ２１により、ノードＣの電圧はロー信号になる。ノードＣの電圧は、波形整形回路１０３によって波形整形され、ノードＤでロー信号になる。このロー信号は、ノードＤに接続された回路を初期化する。また、ノードＣの電圧がロー信号になると、Ｅ型ＮＭＯＳ３はオフし、Ｅ型ＮＭＯＳ３は機能しない。
【０００４】
その後、制御回路１０１により、ノードＡの電圧は電源電圧になる。すると、Ｅ型ＮＭＯＳ２がオンし、容量１１に蓄積された電荷がＤ型ＮＭＯＳ１及びＥ型ＮＭＯＳ２を介してディスチャージされ、ノードＢの電圧も接地電圧になっていく。すると、インバータ２１により、ノードＣの電圧はハイ信号になる。ノードＣの電圧は、波形整形回路１０３によって波形整形され、ノードＤでハイ信号になる。このハイ信号は、ノードＤに接続された回路を通常動作させる。また、ノードＣの電圧がハイ信号になると、Ｅ型ＮＭＯＳ３はオンし、ノードＢの電圧は接地電圧になる。つまり、ノードＢの接地電圧及びノードＣのハイ信号は、保持される（例えば、特許文献１参照）。
【特許文献１】特開平１０−２０００５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合、ノードＣの電圧が不定になることがあるので、パワーオンクリア回路が正常に動作しないことがある。
【０００６】
本発明は、上記課題に鑑みてなされ、正常に動作するパワーオンクリア回路を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、パワーオンクリア回路において、一端が電源端子に設けられ、他端がインバータの入力端子に設けられ、電源電圧が立ち上がり始めると、電荷をチャージしていき、前記他端の電圧が電源電圧近傍になっていき、その後所定時間が経過すると、前記電荷をディスチャージしていき、前記他端の電圧が接地電圧近傍になっていく容量と、前記他端の電圧を反転し、パワーオンクリア回路の出力端子に接続された回路を初期化するための信号を出力する前記インバータと、前記インバータの出力端子と接地端子との間に設けられ、前記他端の電圧が電源電圧近傍になっていく時に前記インバータの出力端子をプルダウンするプルダウン素子と、を備えることを特徴とするパワーオンクリア回路を提供する。
【０００８】
また、本発明は、パワーオンクリア回路において、一端が電源端子に設けられ、他端がインバータの入力端子に設けられ、電源電圧が立ち上がり始めると、電荷をチャージしていき、前記他端の電圧が電源電圧近傍になっていき、その後所定時間が経過すると、前記電荷をディスチャージしていき、前記他端の電圧が接地電圧近傍になっていく容量と、通常の反転電圧未満の反転電圧によって前記他端の電圧を反転し、パワーオンクリア回路の出力端子に接続された回路を初期化するための信号を出力する前記インバータと、を備えることを特徴とするパワーオンクリア回路を提供する。
【発明の効果】
【０００９】
本発明では、電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合でも、プルダウン素子がインバータの出力端子に設けられるので、インバータの出力端子の電圧が不定になりにくく、パワーオンクリア回路は正常に動作する。
【００１０】
また、本発明では、電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合でも、インバータの反転電圧は通常の反転電圧未満になっているので、インバータの出力端子の電圧がロー信号になりやすく、インバータの出力端子の電圧が不定になりにくく、パワーオンクリア回路は正常に動作する。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
［第一実施形態］
まず、第一実施形態のパワーオンクリア回路の構成について説明する。図２は、第一実施形態のパワーオンクリア回路を示す図である。
【００１３】
パワーオンクリア回路は、制御回路１０１、充放電回路１０２、判定回路１０４及び波形整形回路１０３を備えている。充放電回路１０２は、容量１１、Ｄ型（デプレッション型）ＮＭＯＳ１及びＥ型（エンハンスメント型）ＮＭＯＳ２を備えている。判定回路１０４は、インバータ２１、Ｅ型ＮＭＯＳ３、容量１２及びプルダウン素子２２を備えている。
【００１４】
制御回路１０１は、入力端子がパワーオンクリア回路の出力端子に接続され、出力端子がＥ型ＮＭＯＳ２のゲートに接続されている。容量１１は、一端が電源端子に接続され、他端がＤ型ＮＭＯＳ１のドレインに接続されている。Ｄ型ＮＭＯＳ１は、ゲート及びソースがＥ型ＮＭＯＳ２のドレインに接続さている。Ｅ型ＮＭＯＳ２は、ソースが接地端子に接続されている。インバータ２１は、入力端子が容量１１の他端に接続され、出力端子が波形整形回路１０３の入力端子に接続されている。Ｅ型ＮＭＯＳ３は、ゲートがインバータ２１の出力端子に接続され、ソースが接地端子に接続され、ドレインがインバータ２１の入力端子に接続されている。容量１２は、インバータ２１の出力端子と接地端子との間に設けられている。プルダウン素子２２は、インバータ２１の出力端子と接地端子との間に設けられている。波形整形回路１０３は、出力端子がパワーオンクリア回路の出力端子に接続されている。
【００１５】
制御回路１０１は、入力端子の電圧が電源電圧になると、出力端子の電圧が接地電圧になる。制御回路１０１は、入力端子の電圧が接地電圧になると、出力端子の電圧が電源電圧になる。電源電圧が立ち上がり始めると、容量１１は電荷をチャージしていき、ノードＢの電圧が電源電圧近傍になっていく。その後所定時間が経過すると、容量１１は電荷をディスチャージしていき、ノードＢの電圧が接地電圧近傍になっていく。インバータ２１は、ノードＢの電圧を反転し、パワーオンクリア回路の出力端子に接続された回路を初期化するための信号を出力する。プルダウン素子２２は、ノードＢの電圧が電源電圧近傍になっていく時にインバータ２１の出力端子をプルダウンする。波形整形回路１０３は、例えば、バッファや２段構成のインバータである。
【００１６】
ここで、図１のプルダウン素子２２は、図２に示すように、ゲート及びソースが接地端子に接続されてドレインがインバータ２１の出力端子に接続されたＤ型ＮＭＯＳ２２１によって実現される。Ｄ型ＮＭＯＳ２２１は、定電流源として機能する。また、図１のプルダウン素子２２は、図３に示すように、一端がインバータ２１の出力端子に接続されて他端が接地端子に接続された抵抗２２２によって実現される。抵抗２２２は、プルダウン抵抗として機能する。
【００１７】
次に、パワーオンクリア回路の動作について説明する。
【００１８】
電源電圧が立ち上がると、容量１１のカップリングにより、ノードＢの電圧も電源電圧になっていく。すると、インバータ２１により、ノードＣの電圧はロー信号になる。さらに、ノードＣに設けられたプルダウン素子２２よっても、ノードＣの電圧はロー信号になる。つまり、ノードＣの電圧は、不定になりにくい。ノードＣの電圧は、波形整形回路１０３によって波形整形され、ノードＤでロー信号になる。このロー信号は、ノードＤに接続された回路を初期化する。また、ノードＣの電圧がロー信号になると、Ｅ型ＮＭＯＳ３はオフし、Ｅ型ＮＭＯＳ３は機能しない。
【００１９】
その後、制御回路１０１により、ノードＡの電圧は電源電圧になる。すると、Ｅ型ＮＭＯＳ２がオンし、容量１１に蓄積された電荷がＤ型ＮＭＯＳ１及びＥ型ＮＭＯＳ２を介してディスチャージされ、ノードＢの電圧も接地電圧になっていく。すると、インバータ２１により、ノードＣの電圧はハイ信号になる。ここで、プルダウン素子２２がノードＣに設けられても、インバータ２１のＰＭＯＳ（図示せず）はノードＣに設けられたプルダウン素子２２よりもドライブ能力が高いので、ノードＢの電圧が接地電圧になると、ノードＣの電圧はハイ信号になることができる。ノードＣの電圧は、波形整形回路１０３によって波形整形され、ノードＤでハイ信号になる。このハイ信号は、ノードＤに接続された回路を通常動作させる。また、ノードＣの電圧がハイ信号になると、Ｅ型ＮＭＯＳ３はオンし、ノードＢの電圧は接地電圧になる。つまり、ノードＢの接地電圧及びノードＣのハイ信号は、保持される。
【００２０】
このようにすると、電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合でも、プルダウン素子２２がノードＣに設けられるので、ノードＣの電圧が不定になりにくく、パワーオンクリア回路は正常に動作し、パワーオンクリア回路の出力端子に接続された回路は正常に初期化される。
【００２１】
［第二実施形態］
次に、第二実施形態のパワーオンクリア回路の構成について説明する。図４は、第二実施形態のパワーオンクリア回路を示す図である。
【００２２】
第二実施形態のパワーオンクリア回路は、第一実施形態と比較し、プルダウン素子２２が削除されている。また、第二実施形態のパワーオンクリア回路は、インバータ２１のＥ型ＮＭＯＳが通常のＥ型ＮＭＯＳから通常のＥ型ＮＭＯＳよりも閾値電圧が低いＮＭＯＳ５に変更されている。つまり、インバータ２１の反転電圧は、通常の反転電圧未満になっている。
【００２３】
次に、パワーオンクリア回路の動作について説明する。
【００２４】
電源電圧が立ち上がると、容量１１のカップリングにより、ノードＢの電圧も電源電圧になっていく。すると、インバータ２１により、ノードＣの電圧はロー信号になる。ここで、インバータ２１の反転電圧は通常の反転電圧未満になっているので、ノードＢの電圧が通常の反転電圧以上になる時だけでなく、ノードＢの電圧が通常の反転電圧未満であってインバータ２１の反転電圧以上になる時も、ノードＣの電圧はロー信号になる。つまり、ノードＣの電圧は、不定になりにくい。ノードＣの電圧は、波形整形回路１０３によって波形整形され、ノードＤでロー信号になる。このロー信号は、ノードＤに接続された回路を初期化する。
【００２５】
その後、制御回路１０１により、ノードＡの電圧は電源電圧になる。すると、Ｅ型ＮＭＯＳ２がオンし、容量１１に蓄積された電荷がＤ型ＮＭＯＳ１及びＥ型ＮＭＯＳ２を介してディスチャージされ、ノードＢの電圧も接地電圧になっていく。すると、インバータ２１により、ノードＣの電圧はハイ信号になる。ノードＣの電圧は、波形整形回路１０３によって波形整形され、ノードＤでハイ信号になる。このハイ信号は、ノードＤに接続された回路を通常動作させる。
【００２６】
このようにすると、電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合でも、インバータ２１の反転電圧は通常の反転電圧未満になっているので、ノードＣの電圧がロー信号になりやすく、ノードＣの電圧が不定になりにくく、パワーオンクリア回路は正常に動作し、パワーオンクリア回路の出力端子に接続された回路は正常に初期化される。
【００２７】
なお、波形整形回路１０３から出力されるロー信号は、ノードＤに接続された回路を初期化するが、ノードＤに接続されたＩＣを初期化してもよい。
【図面の簡単な説明】
【００２８】
【図１】第一実施形態のパワーオンクリア回路を示す図である。
【図２】プルダウン素子を示す図である。
【図３】プルダウン素子を示す図である。
【図４】第二実施形態のパワーオンクリア回路を示す図である。
【図５】従来のパワーオンクリア回路を示す図である。
【符号の説明】
【００２９】
１０１  制御回路                １０２  充放電回路                １０３  波形整形回路
１０４  判定回路                １  Ｄ型ＮＭＯＳ                  ２、３  Ｅ型ＮＭＯＳ
１１、１２  容量                ２１  インバータ
２２  プルダウン素子            Ａ、Ｂ、Ｃ、Ｄ  ノード
【図１】
2009152735.tif 000003
【図２】
2009152735.tif 000004
【図３】
2009152735.tif 000005
【図４】
2009152735.tif 000006
【図５】
2009152735.tif 000007