(57)【要約】【課題】回路構成が比較的簡単で、回路規模が小さく、消費電流の小さなフイールドバス用３値信号出力回路を実現すること。【解決手段】直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに、静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、
相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とするフイールドバス用３値信号出力回路。
【請求項２】
前記静止レベルは、ハイレベルおよびローレベルとは個別に独立して設定されることを特徴とする請求項１記載のフイールドバス用３値信号出力回路。
【請求項３】
前記ハイレベルとローレベルの出力は、演算増幅器の増幅率を切り替えることにより設定されることを特徴とする請求項１または請求項２記載のフイールドバス用３値信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フイールドバス用３値信号出力回路に関し、直流電流とデジタル信号とを共通の伝送線路で伝送するフイールドバスとフイールド信号を処理する信号処理手段との間に設けられるインターフェイス回路に組み込まれる静止レベルとハイ（Ｈｉｇｈ）レベルとロー（Ｌｏｗ）レベルの３値を出力する３値信号出力回路の改良に関する。
【背景技術】
【０００２】
図２は従来のフイールドバスのインターフェイス回路とその周辺を含む構成例を示すブロック図である（非特許文献１、図１）。インターフェイス回路１０は、フイールドバス２０と通信制御部３０との間に接続されていて、相互間で信号の授受を行う。通信制御部３０はＣＰＵ４０に接続され、相互間で信号の授受を行う。ＣＰＵ４０にはセンサ５０が接続されていて、センサ５０はＣＰＵ４０に測定信号を入力する。これらセンサ５０とフイールドバス２０との間における信号の流れを矢印で示すと、センサ５０→ＣＰＵ４０←→通信制御部３０←→インターフェイス回路１０←→フイールドバス２０のようになっている。
【０００３】
インターフェイス回路１０には、電源部６０と送信部７０と受信部８０が設けられている。
【０００４】
電源部６０は、２本の伝送線で構成されデジタル信号が重畳された直流電流が伝送されるフイールドバス２０から供給される電源に基づき、インターフェイス回路１０の各部に駆動電圧を供給するとともに、通信制御部３０、ＣＰＵ４０およびセンサ５０にも駆動電圧を供給する。この電源部６０は、基準電圧回路６１、シャントレギュレータ６２、シリーズレギュレータ６３、電圧監視回路６４などで構成されている。
【０００５】
送信部７０は、ＭＤＳ（Medium Dependent Sublayer）インターフェイス７１、ジャバインヒビット回路７２、３値信号出力回路７３、スルーレート制御回路７４、電流制御アンプ７５などで構成されている。ＭＤＳインターフェイス７１は、通信制御部３０から入力されるデジタル信号に基づいて、３値信号出力回路７３を制御する信号を生成する。ジャバインヒビット回路７２は、デジタル信号のアクティブ時間が規定時間より長いと異常と判断して送信を停止する。３値信号出力回路７３およびスルーレート制御回路７４は、図３に示すように電流源ＣＳ１〜ＣＳ４と電流スイッチＳＷ１〜ＳＷ３と演算増幅器ＯＰとで構成されていて、静止レベルとＨｉｇｈレベルとＬｏｗレベルの３値よりなるアナログ電圧信号を出力する。スルーレート制御回路７４は、３値アナログ電圧信号の立ち上がり時間および立ち下がり時間を制御する。電流制御アンプ７５は、スルーレート制御回路７４の出力信号に基づき、フイールドバス２０に流れる電流を制御する。
【０００６】
受信部８０は、バンドパスフィルタ８１、信号検出回路８２、キャリア検出回路８３などで構成されている。バンドパスフィルタ８１は、２次バンドパスフィルタとして構成されていて、フイールドバス２０から取り込んだ受信信号をフィルタリングする。信号検出回路８２は、バンドパスフィルタ８１でフィルタリングされた受信信号をデジタル信号に変換する。キャリア検出回路８３は、フイールドバス２０に通信信号が存在するか否かを検出するものであって、たとえば１００ｍＶｐ−ｐの場合には通信信号が存在すると判断する。
【０００７】
図３は、従来の３値信号出力回路７３およびスルーレート制御回路７４の構成例を示す回路図である。電流源ＣＳ１の一端は電源ラインに接続されて他端はスイッチＳＷ１を介して演算増幅器ＯＰの反転入力端子に接続されるとともにスイッチＳＷ２を介して電流源ＣＳ２の一端に接続され、電流源ＣＳ２の他端は共通電位点に接続されている。電流源ＣＳ３の一端は電源ラインに接続されて他端はスイッチＳＷ３を介して演算増幅器ＯＰの反転入力端子に接続されるとともに電流源ＣＳ４の一端に接続され、電流源ＣＳ４の他端は共通電位点に接続されている。演算増幅器ＯＰの反転入力端子は抵抗Ｒ１を介して出力端子に接続されるとともに、抵抗Ｒ２を介して共通電位点に接続されている。非反転入力端子には電圧ＶＭＩＤが入力されている。
【０００８】
図４は図３の動作説明図であり、（ａ）は静止レベルが通常レベルに設定されている通常モードを示し、（ｂ）は静止レベルがローパワーレベルに設定されているローパワーモードを示している。まず、３値信号出力回路７３に入力されるＶＴＸとＶＳＬが０Ｖの場合、電流源ＣＳとＣＳ４の電流値は０である。静止レベルを出力するとき、スイッチＳＷ１とＳＷ２はオフであり、演算増幅器ＯＰの出力電圧ＶＤＲＶは抵抗Ｒ１とＲ２の比で決まる値になる。Ｌｏｗレベル送信のときにはスイッチＳＷ１がオンになり、Ｈｉｇｈレベル送信のときにはスイッチＳＷ１とＳＷ２がオンになる。これにより、通常モードとして出力電圧ＶＤＲＶに（ａ）のように静止、Ｌｏｗ、Ｈｉｇｈの３値が出力される。
【０００９】
次に、ローパワーモードについて説明する。ローパワーモードでは、電流源ＣＳ３の端子ＶＳＬに電圧を与えて電流Ｉを設定する。静止のときはスイッチＳＷ３がオンであるため静止レベルのみを変えることができ、（ｂ）のように静止レベルを低くできる。
【００１０】
これに対し、伝送器の消費電流が大きい場合には、電流源ＣＳ４の端子ＶＴＸに電圧を与える。これにより、生成される電流Ｉ（ＶＴＸ）が常に流れるので平均値を押し上げることになる。
【００１１】
【特許文献１】特開平０８−１２５６９３号公報
【００１２】
【非特許文献１】横河技報 Ｖｏｌ.４２ Ｎｏ.２(１９９８年) ｐ７〜１０「フィールドバス通信インタフェースＩＣ」１９９８年  横河電機株式会社発行
【００１３】
特許文献１には、フイールドバスに送出するデジタル信号の立上がり時間と立下り時間を安定化させるフイールドバスのインターフェイス回路の構成が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、従来の３値信号出力回路は回路構成が複雑なため回路規模が大きくなり、消費電流も比較的大きいという問題点があった。直流電流とデジタル信号とを共通の伝送線路で伝送するフイールドバス構成では、できるだけ消費電流を小さくすることが望ましく、従来の回路構成でも実用上の支障はないもののさらに消費電流を小さくすることが期待されていた。
【００１５】
したがって、本発明が解決しようとする課題は、回路構成が比較的簡単で、回路規模が小さく、消費電流の小さなフイールドバス用３値信号出力回路を実現することにある。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに、静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、
相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とする。
【００１７】
請求項２記載の発明は、請求項１記載のフイールドバス用３値信号出力回路において、前記静止レベルは、ハイレベルおよびローレベルとは個別に独立して設定されることを特徴とする。
【００１８】
請求項３記載の発明は、請求項１または請求項２記載のフイールドバス用３値信号出力回路において、前記ハイレベルとローレベルの出力は、演算増幅器の増幅率を切り替えることにより設定されることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、回路構成が比較的簡単で、回路規模が小さく、消費電流の小さなフイールドバス用３値信号出力回路を実現できる。
【発明を実施するための最良の形態】
【００２０】
以下本発明について、図面を用いて詳細に説明する。図１は本発明に係るフイールドバス用３値信号出力回路の一実施例を示す回路図である。
【００２１】
図１において、静止レベルを設定する電圧ＶＳＬは、スイッチＳＷ５を介してバッファとして動作する演算増幅器ＯＰ２の非反転入力端子に入力されている。基準電位ＶＭＩＤは、演算増幅器ＯＰ１の非反転入力端子に入力されている。演算増幅器ＯＰ１の出力端子はスイッチＳＷ６を介して演算増幅器ＯＰ２の非反転入力端子に入力されている。３個の抵抗Ｒ３、Ｒ４、Ｒ５は直列接続されていて、抵抗Ｒ３の一端は演算増幅器ＯＰ１の出力端子に接続され、抵抗Ｒ５の一端は共通電位点に接続されている。抵抗Ｒ４には並列にスイッチＳＷ７が接続されている。抵抗Ｒ４とＲ５の接続点は演算増幅器ＯＰ１の反転入力端子に接続されている。演算増幅器ＯＰ１は、非反転増幅回路として動作する。このような構成において、演算増幅器ＯＰ２の出力ＶＤＲＶが３値出力回路の出力となる。
【００２２】
図１の動作について説明する。
静止時、すなわち送信を行わない状態では、スイッチＳＷ５をオン、スイッチＳＷ６をオフに制御する。その結果、演算増幅器ＯＰ２の出力電圧ＶＤＲＶはＶＳＬとなる。
【００２３】
送信時には、逆にスイッチＳＷ５をオフ、スイッチＳＷ６をオンに制御する。これにより、演算増幅器ＯＰ２の出力電圧ＶＤＲＶは、演算増幅器ＯＰ１の出力電圧となる。送信時に、ローレベルを送信する場合にはスイッチＳＷ７をオンにし、ハイレベルを送信する場合にはスイッチＳＷ７をオフにする。
【００２４】
抵抗Ｒ３、Ｒ４、Ｒ５の符号をそれぞれの抵抗値とすると、演算増幅器ＯＰ１の出力ＶＯＰ１は次のようになる。
ローレベル送信時：ＶＯＰ１＝ＶＭＩＤ(１+Ｒ３／Ｒ５)
ハイレベル送信時：ＶＯＰ１＝ＶＭＩＤ(１＋(Ｒ３＋Ｒ４)／Ｒ５)
【００２５】
以上の動作をまとめると、演算増幅器ＯＰ２の出力ＶＤＲＶは以下に示すように３値を出力することになる。
１）静止時          ：ＶＤＲＶ＝ＶＳＬ
２）ローレベル送信時：ＶＤＲＶ＝ＶＭＩＤ(１＋Ｒ３／Ｒ５)
３）ハイレベル送信時：ＶＤＲＶ＝ＶＭＩＤ(１＋(Ｒ３＋Ｒ４)／Ｒ５)
たとえば、ＶＳＬ＝２．５Ｖ、ＶＭＩＤ＝２．０Ｖ、Ｒ３:Ｒ４:Ｒ５＝１:８:２０とすると、演算増幅器ＯＰ２の出力ＶＤＲＶは、静止時は２．５Ｖ、ローレベル送信時は２．１Ｖ、ハイレベル送信時は２．９Ｖとなる。
【００２６】
なお、静止時の電圧値ＶＳＬは、ハイレベル送信時とローレベル送信時とを個別に独立して設定できるので、低消費電力のフィールド機器で採用されるローパワーシグナリングにも対応できる。
【００２７】
本発明によれば、比較的簡単な回路構成で、静止、Ｌｏｗ、Ｈｉｇｈの３値レベルを出力する３値出力回路を構成できる。そして、
【００２８】
このような回路構成にすることにより、回路をＩＣ化した場合には、回路のチップ面積を従来の３値出力回路に比べて大幅に縮小でき、低消費電力化も実現できる。。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るフイールドバス用３値信号出力回路の一実施例を示す構成ブロック図である。
【図２】従来のフイールドバスのインターフェイス回路とその周辺を含む構成例を示すブロック図である。
【図３】従来の３値信号出力回路７３およびスルーレート制御回路７４の構成例を示す回路図である。
【図４】図３の動作説明図である。
【符号の説明】
【００３０】
ＶＳＬ  静止レベル設定電圧
ＶＭＩＤ  基準電位
ＶＤＲＶ  出力
ＯＰ１  演算増幅器（非反転増幅回路）
ＯＰ２  演算増幅器（バッファ）
ＳＷ５〜ＳＷ７  スイッチ
Ｒ３、Ｒ４、Ｒ５  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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