(57)【要約】【課題】ソースラインノイズによる誤った読み出しを防止することができる不揮発性半導体記憶装置とその制御方法を提供することにある。【解決手段】各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、メモリセルアレイへの書き込みを制御し、読出電圧Ｒ１と、読出電圧Ｒ２と、読出電圧Ｒ３（Ｒ１＜Ｒ２＜Ｒ３）とを用いて各メモリセルからデータを読み出すように制御する制御回路とを備えた不揮発性半導体記憶装置において、制御回路は、読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御し、少なくとも、第１の読出電圧Ｒ１と、第２の読出電圧Ｒ２と、第３の読出電圧Ｒ３（Ｒ１＜Ｒ２＜Ｒ３）とを用いて各メモリセルからデータを読み出すように制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、第１の読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電することを特徴とする不揮発性半導体記憶装置。
【請求項３】
上記制御回路は、ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージすることにより、ベリファイを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
上記制御回路は、ラッチを介して上記メモリセルアレイへの書き込み及び読み出しを制御し、上記制御回路は、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行うことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御し、少なくとも、第１の読出電圧Ｒ１と、第２の読出電圧Ｒ２と、第３の読出電圧Ｒ３（Ｒ１＜Ｒ２＜Ｒ３）とを用いて各メモリセルからデータを読み出すように制御する不揮発性半導体記憶装置の制御方法において、
第１の読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行うことを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項６】
各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイへの書き込みを制御する不揮発性半導体記憶装置の制御方法において、
ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項７】
ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージすることにより、ベリファイを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電することを特徴とする請求項６記載の不揮発性半導体記憶装置の制御方法。
【請求項８】
ラッチを介して上記メモリセルアレイへの書き込み及び読み出しを制御し、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行うことを特徴とする請求項６記載の不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその制御方法に関する。
【背景技術】
【０００２】
ビットラインとソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。
【０００３】
一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。
【０００４】
以上のように構成された不揮発性半導体記憶装置において、書き込み対象であるメモリセルにプログラム動作により書き込みを行うと、メモリセルトランジスタのフローティングゲートに電荷が注入されしきい値電圧が上昇する。これにより、ゲートにしきい値以下の電圧を印加しても電流が流れなくなり、データ「０」を書き込んだ状態が達成される。一般に、消去状態のメモリセルのしきい値電圧にはバラツキがある。従って、所定の書き込み電圧を印加してプログラム動作を実行し、しきい値電圧がベリファイレベル以上になるようにベリファイすると、書き込み後のメモリセルのしきい値電圧はベリファイレベル以上である程度分布を有するものとなる。ここで、メモリセルを異なるしきい値電圧に設定することで、図３に示すように、多値を表現する多値メモリセルの不揮発性半導体記憶装置（以下、多値の不揮発性半導体記憶装置という。）を実現できる（例えば、非特許文献５参照。）。図３において、Ｒ１，Ｒ２，Ｒ３（Ｒ１＜Ｒ２＜Ｒ３）は該当電圧よりも高いしきい値でプログラムされたメモリセルから対応するデータを読み出すための読出電圧である。
【０００５】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２００１−０２８５７５号公報。
【特許文献５】特開２００１−３２５７９６号公報。
【特許文献６】特開２００６−３１８５８４号公報。
【特許文献７】特開２００４−１５８１１１号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の多値の不揮発性半導体記憶装置において、読み出しのデータパターンに依存してデータの読み出し時にソースラインのレベルが上昇して浮き上がってしまい、読み出し処理が正常にできないために、以下のように読み出しマージンに悪影響を与える場合がある。すなわち、読み出しのデータパターンにおいて例えば消去状態のデータ“１１”が大半で、例えば１〜３個の少数データ“１０”が書かれているメモリセルから読み出しを行う場合に、消去状態のデータ“１１”を保持するメモリセルが接続されたビットラインに対して読み出しのためのプリチャージを行うと（図４参照。）、最上位のデータ“１０”を読み出すための読出電圧Ｒ３（図３参照。）を有する書き込みライン電圧では、大きな電流がソースラインに流れ込むために、これがノイズ（以下、ソースラインノイズという。）となり、特に、しきい値電圧が低く、データ“１０”が書き込まれているメモリセルでは、誤って読み出すことがあるという問題点があった（例えば、非特許文献６及び７参照。）。なお、図４は従来例に係るフラッシュＥＥＰＲＯＭの読み出し処理の工程を示す表であり、横方向が時間経過方向であり、回路図及び各符号は第１の実施形態に係る図６乃至図８におけるそれらと同様であり、詳細後述する。
【０００７】
本発明の目的は以上の問題点を解決し、「ソースラインノイズによる誤った読み出し」を防止することができる不揮発性半導体記憶装置とその制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
第１の発明に係る不揮発性半導体記憶装置は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御し、少なくとも、第１の読出電圧Ｒ１と、第２の読出電圧Ｒ２と、第３の読出電圧Ｒ３（Ｒ１＜Ｒ２＜Ｒ３）とを用いて各メモリセルからデータを読み出すように制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、第１の読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行うことを特徴とする。
【０００９】
第２の発明に係る不揮発性半導体記憶装置は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電することを特徴とする。
【００１０】
上記不揮発性半導体記憶装置において、上記制御回路は、ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージすることにより、ベリファイを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電することを特徴とする。
【００１１】
また、上記不揮発性半導体記憶装置において、上記制御回路は、ラッチを介して上記メモリセルアレイへの書き込み及び読み出しを制御し、上記制御回路は、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行うことを特徴とする。
【００１２】
第３の発明に係る不揮発性半導体記憶装置とその制御方法は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイへの書き込みを制御し、少なくとも、第１の読出電圧Ｒ１と、第２の読出電圧Ｒ２と、第３の読出電圧Ｒ３（Ｒ１＜Ｒ２＜Ｒ３）とを用いて各メモリセルからデータを読み出すように制御する不揮発性半導体記憶装置の制御方法において、
第１の読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行うことを特徴とする。
【００１３】
第４の発明に係る不揮発性半導体記憶装置とその制御方法は、各メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイへの書き込みを制御する不揮発性半導体記憶装置の制御方法において、
ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電することを特徴とする。
【００１４】
上記不揮発性半導体記憶装置とその制御方法において、ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージすることにより、ベリファイを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電することを特徴とする。
【００１５】
また、上記不揮発性半導体記憶装置とその制御方法において、ラッチを介して上記メモリセルアレイへの書き込み及び読み出しを制御し、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行うことを特徴とする。
【発明の効果】
【００１６】
従って、本発明に係る不揮発性半導体記憶装置とその制御方法によれば、第１の読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行う。これにより、上記プリチャージを行わないことにより、従来技術の項で述べた「ソースラインへの大電流の流れ込み」を防止でき、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００１７】
また、ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電する。具体的には、ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電する。これにより、所定のプログラムベリファイ対象メモリセルのみのベリファイをすることができ、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００１８】
さらに、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行う。これにより、所定の小数の非プログラムセル以外のメモリセルのみをベリファイ対象とすることができ、「ソースラインノイズによる誤った読み出し」を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２０】
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。
【００２１】
図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【００２２】
メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビットラインＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビットライン毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。
【００２３】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビットラインでページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビットライン数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビットラインＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００２４】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【００２５】
ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【００２６】
なお、図１及び図２において、メモリセルアレイ１０へのデータの書き込み、消去の基本動作は例えば非特許文献４−５において開示されており周知技術であり、詳細説明を省略する。
【００２７】
第１の実施形態．
図６乃至図８は本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭのための読み出し方法の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。第１の実施形態では、読出電圧Ｒ１を用いた読み出し時に消去状態のデータ“１１”と判断されたメモリセルに対しては読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わず、従来技術の項で述べた「ソースラインへの大電流の流れ込み」を防止することを特徴としている。
【００２８】
図６乃至図８（図９乃至１１を含む）において、各符号の意義は以下の通りである。なお、当該図面を参照した説明では、奇数番目のビットラインに関する動作のみを代表して説明することとする。また、図６乃至図１１において、本実施形態に関係しない回路を省略している。
【００２９】
ＳＬ：ソースライン。
ＳＧＤ：ドレイン側ゲート選択電圧。
ＳＧＳ；ソース側ゲート選択電圧。
ＶＰＡＳＳＲ：読み出し時の非選択電圧。
ＶＰＡＳＳＰ：書き込み時の非選択電圧。
ＶＰＧＭ：書込電圧（プログラム電圧）。
Ｒ１，Ｒ２，Ｒ３：読出電圧。
ＢＬＥ：奇数番目のビットライン。
ＢＬＯ：偶数番目のビットライン。
ＹＢＬＥ：奇数番目のビットラインのイネーブル電圧。
ＹＢＬＯ：偶数番目のビットラインのイネーブル電圧。
ＢＬＳＥ：奇数番目のビットライン選択電圧。
ＢＬＳＯ：偶数番目のビットライン選択電圧。
ＢＬＣＬＡＭＰ：ビットラインの選択クランプ電圧。
ＢＬＰＲＥ：ビットラインのプリチャージイネーブル電圧。
ＲＥＧ：ベリファイ選択電圧。
Ｖ１：プリチャージ印加電圧。
Ｖ２：ベリファイ用印加電圧。
ＤＴＧ：ベリファイ選択電圧。
ＢＬＣＤ：転送スイッチ電圧。
ＳＮＳ：転送信号ライン電圧。
ＶＬ１：ラッチ電圧（ビットライン側）。
Ｑ１〜Ｑ１０：電界効果トランジスタ（ＦＥＴ）。
Ｃｆ：浮遊容量。
１４ｃ：ラッチ。
【００３０】
以下、図５及び図６を参照して、第１の実施形態のフラッシュＥＥＰＲＯＭのための読み出し方法の工程について説明する。
【００３１】
図６（ａ）に示すように、まず、ステップＳ１において、ＦＥＴＱ１，Ｑ５，Ｑ８−Ｑ１０をオフとする一方、ＦＥＴＱ２−Ｑ４，Ｑ６−Ｑ７をオンとすることにより、読出電圧Ｒ１を用いてデータを読み出す。このとき、電圧Ｖ２はＦＥＴＱ３，Ｑ４，Ｑ６，Ｑ７を介してビットラインに印加され、そのときのビットラインＢＬＥの電圧はＦＥＴＱ６，Ｑ２を介して信号ラインに読み出される。このとき、ラッチ１４ｃのラッチ電圧ＶＬ１は、読出データが“１１”のときにローレベルである一方、その他のデータのときハイレベルとなる。次いで、図６（ｂ）に示すように、ステップＳ２において、読出データ“１１”以外のときは電圧Ｖ２によりプリチャージされてビットラインＢＬＥの電圧はＢＬＣＬＡＭＰ電圧により制御された約１．２Ｖとなるが、読出データ“１１”のときはプリチャージせずに、ビットラインＢＬＥの電圧はおよそ接地電位のフローティング状態となる。
【００３２】
そして、図７（ａ）に示すように、ステップＳ３において、ＦＥＴＱ１をオンし、ＦＥＴＱ６をオフする。このとき、ラッチ１４ｃのラッチ電圧ＶＬ１が反転され、読出データ“１１”以外のときはＶＬ１＝ハイレベルとなり、読出データ“１１”のときはＶＬ１＝ローレベルとなる。一方、ビットラインの電圧ＢＬＥは読出データに応じた電圧（図７（ａ）参照。）となる。さらに、図７（ｂ）に示すように、ステップＳ４において、ＦＥＴＱ４がオフとされ、ＦＥＴＱ６がオンとされて、読出データに対応したビットラインＢＬＥの電圧が信号ラインＳＮＳに読み出される。
【００３３】
次いで、図８（ａ）に示すように、ステップＳ５において、ＦＥＴＱ４がオンとされ、ＦＥＴＱ６がオフとされて、電圧Ｖ２が信号ラインＳＮＳに印加され、ラッチ１４ｃのラッチ電圧ＶＬ１が信号ラインＳＮＳの電圧となる。さらに、図８（ｂ）に示すように、ステップＳ６において、ＦＥＴＱ４がオフとされて、信号ラインＳＮＳの電圧がラッチ１４ｃにラッチされる。すなわち、読出データに対応した電圧がラッチ１４ｃにラッチされて読み出される。そして、ラッチ１４ｃの電圧が反転される。
【００３４】
以上説明したように、本実施形態によれば、読出電圧Ｒ１を用いた読み出し時にデータ“１１”と判断されたメモリセルに対しては読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わず、従来技術の項で述べた「ソースラインへの大電流の流れ込み」を防止でき、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００３５】
第２の実施形態．
図９は本発明の第２の実施形態に係るフラッシュＥＥＰＲＯＭのためのベリファイ方法の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。以下、図９を参照して、第２の実施形態のフラッシュＥＥＰＲＯＭのためのベリファイ方法の工程について説明する。
【００３６】
図９（ａ）に示すように、まず、ＦＥＴＱ２，Ｑ４，Ｑ８−Ｑ１０をオフとする一方、ＦＥＴＱ１，Ｑ３，Ｑ５−Ｑ７をオンとすることにより、電圧Ｖ１がＦＥＴＱ５，Ｑ６，Ｑ７を介してビットラインＢＬＥに印加される。すなわち、すべてのメモリセルを選択してすべてのメモリセルに対してプリチャージすることにより、ビットラインＢＬＥのすべてのメモリセルを所定の電圧（例えば、１．２Ｖ）にプリチャージする。次いで、図９（ｂ）に示すように、上記所定のデータ値にプログラムされた小数のメモリセル（例えば１ないし３個のメモリセルをいう。）を順次時分割で選択して、ＦＥＴＱ４をオンとし、ＦＥＴＱ５をオフとすることにより、各選択された小数のメモリセルから電荷を放電させる。すなわち、ビットラインＢＬＥはプログラム対象メモリセルについてはフローティング状態となっているが、非対象メモリセルについては接地電位となる。
【００３７】
以上説明したように、本実施形態によれば、ベリファイ時において、プログラムしない（プログラム対象でない、もしくはプログラムベリファイが既にパスした）メモリセルのラッチ１４ｃのラッチ電圧ＶＬ１はハイレベルとなっているので、一旦、ＢＬＰＲＥ電圧印加でＦＥＴＱ５をオンして、ビットラインＢＬＥをチャージした後、プログラムしないメモリセルは、ＦＥＴＱ４，Ｑ３を介して接地電位に放電する。これにより、所定の小数の非プログラムセルを確実に消去状態とすることができ、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００３８】
第３の実施形態．
図１０及び図１１は本発明の第３の実施形態に係るフラッシュＥＥＰＲＯＭのためのベリファイ方法、並びに読み出し方法の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。以下、図１０及び図１１を参照して、第３の実施形態のフラッシュＥＥＰＲＯＭのためのベリファイ方法、並びに読み出し方法の工程について説明する。
【００３９】
図１０（ａ）に示すように、まず、ＦＥＴＱ１，Ｑ５−Ｑ８をオフとする一方、ＦＥＴＱ２−Ｑ３，Ｑ９−Ｑ１０をオンとすることにより、電圧Ｖ２がＦＥＴＱ３，Ｑ４，Ｑ２を介して信号ラインＳＮＳ及びラッチ１４ｃに印加されて、当該ラッチ１４ｃのラッチ電圧ＶＬ１が反転される。一方、ビットラインＢＬＥ，ＢＬＯ上の電荷はＦＥＴＱ９，Ｑ１０を介して放電される。次いで、図１０（ｂ）に示すように、ＦＥＴＱ２をオフし、ＦＥＴＱ６をオンして、電圧Ｖ２をＦＥＴＱ３，Ｑ４，Ｑ６，Ｑ７を介してビットラインＢＬＥに印加される。ここで、プログラム対象のメモリセルのみを順次時分割で選択して所定のデータ値（例えば、データ“１０”）にプログラムし、又はベリファイしてゆく。さらに、図１１に示すように、データの読み出し時には、ラッチ１４ｃのラッチ電圧ＶＬ１を反転することによりラッチ情報を元に戻してからデータの読み出しを行うことでプログラム禁止メモリセルに対するマスクデータ処理を行う。
【００４０】
以上説明したように、本実施形態によれば、ベリファイ時はプログラムしない（プログラム対象でない、もしくはベリファイが既にパスしたメモリセル）のラッチ１４ｃのラッチ電圧ＶＬ１はハイレベルとなっているので、ベリファイ開始時に、ラッチ電圧ＶＬ１を反転し、プログラムされたメモリセルをハイレベルとし、プログラムされないメモリセルをローレベルとして、選択的な充電を行うことにより、ベリファイ対象のメモリセルのみをＢＬＥにチャージすることができる。データの読み出し時には、再度、ラッチ電圧ＶＬ１の反転を行ってラッチ情報を元に戻してから読み出しすることで、プログラム禁止のメモリセルに対してマスクデータ処理を行うことができる。これにより、所定の小数の非プログラムセル以外のメモリセルを確実にプログラム状態とすることができ、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００４１】
変形例．
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。
【００４２】
第２の実施形態においては、制御回路１１は、ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージすることにより、ベリファイを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電することを特徴としている。また、第３の実施形態においては、制御回路１１は、ラッチを介して上記メモリセルアレイへの書き込み及び読み出しを制御し、制御回路１１は、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行うことを特徴としている。従って、上記第２又は第３の実施形態において、少なくとも、制御回路１１は、ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電してもよい。
【産業上の利用可能性】
【００４３】
以上詳述したように、本発明に係る不揮発性半導体記憶装置とその制御方法によれば、第１の読出電圧Ｒ１を用いた読み出し時に、消去状態のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行わない一方、消去状態のデータ以外のデータと判断されたメモリセルに対しては、第３の読出電圧Ｒ３を用いた読み出し時に読み出しのためのビットラインのプリチャージを行う。これにより、上記プリチャージを行わないことにより、従来技術の項で述べた「ソースラインへの大電流の流れ込み」を防止でき、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００４４】
また、ベリファイ時において、プログラムすべきメモリセルのビットラインをチャージし、プログラムしないメモリセルのビットラインを放電する。具体的には、ベリファイの読み出し前において、各ビットラインのすべてのメモリセルを選択してチャージを行った後、プログラムしないメモリセルを順次選択して当該メモリセルの電荷を放電する。これにより、所定のプログラムベリファイ対象メモリセルのみのベリファイをすることができ、「ソースラインノイズによる誤った読み出し」を防止することができる。
【００４５】
さらに、ベリファイの読み出し前において、ラッチにラッチされたプログラムすべきデータを反転し、各ビットラインのすべてのメモリセルを選択して当該メモリセルの電荷を放電し、ベリファイすべきメモリセルを順次選択してチャージすることにより、ベリファイを行った後、データの読み出し時に、上記ラッチにラッチされたデータを反転してデータの読み出しを行う。これにより、所定の小数の非プログラムセル以外のメモリセルのみをベリファイ対象とすることができ、「ソースラインノイズによる誤った読み出し」を防止することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】多値のフラッシュＥＥＰＲＯＭのしきい値電圧の確率分布を示す図である。
【図４】従来例に係るフラッシュＥＥＰＲＯＭの読み出し処理の工程を示す表である。
【図５】本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭの読み出し処理の工程を示す表である。
【図６】（ａ）は本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭのための読み出し方法の第１の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図であり、（ｂ）は当該読み出し方法の第２の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。
【図７】（ａ）は本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭのための読み出し方法の第３の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図であり、（ｂ）は当該読み出し方法の第４の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。
【図８】（ａ）は本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭのための読み出し方法の第５の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図であり、（ｂ）は当該読み出し方法の第６の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。
【図９】（ａ）は本発明の第２の実施形態に係るフラッシュＥＥＰＲＯＭのためのプログラム及びベリファイ方法の第１の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図であり、（ｂ）は当該プログラム及びベリファイ方法の第２の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。
【図１０】（ａ）は本発明の第３の実施形態に係るフラッシュＥＥＰＲＯＭのためのベリファイ方法、並びに読み出し方法の第１の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図であり、（ｂ）は当該ベリファイ方法、並びに読み出し方法の第２の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。
【図１１】本発明の第３の実施形態に係るフラッシュＥＥＰＲＯＭのためのベリファイ方法、並びに読み出し方法の第３の工程を示すメモリセルアレイ１０及びページバッファ１４の回路図である。
【符号の説明】
【００４７】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１４ｃ…ラッチ、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
Ｑ１〜Ｑ１０：電界効果トランジスタ（ＦＥＴ）、
Ｃｆ：浮遊容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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