(57)【要約】【課題】高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置を提供する。【解決手段】支持基板１１の主面に絶縁膜１２を介して形成された半導体膜１３に、ゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように形成されたドレイン領域１６およびソース領域１７とを有し、ドレイン領域１６がゲート電極１５と隣接する長さＷｄが、ソース領域１７がゲート電極１５と隣接する長さＷｓより大きいセルトランジスタ１８を具備する。セルトランジスタ１８がマトリックス状に配置され、第１の方向Ｘには、隣接するセルトランジスタ１８同士でドレイン領域１６およびソース領域１７を共用するように配列され、第２の方向Ｙには、素子分離領域２７を挟んで隣り合うセルトランジスタ１８がドレイン領域１６とソース領域１７とが互いに対向するように配列されている。【選択図】図１
2009152407.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の主面に絶縁膜を介して形成された半導体膜に、ゲート絶縁膜を介して形成されたゲート電極膜と、前記ゲート電極膜をゲート長方向に挟むように形成されたドレイン領域およびソース領域を有し、前記ドレイン領域が前記ゲート電極膜と隣接する長さが、前記ソース領域が前記ゲート電極膜と隣接する長さより大きいセルトランジスタを具備することを特徴とする半導体記憶装置。
【請求項２】
前記セルトランジスタがマトリックス状に配置されたメモリセルアレイを具備し、
前記マトリックスの第１の方向には、隣接する前記セルトランジスタ同士で前記ドレイン領域および前記ソース領域を共用するように配列され、前記第１の方向に直角な第２の方向には、素子分離領域を挟んで隣り合う前記セルトランジスタが、一方の前記セルトランジスタの前記ドレイン領域と他方の前記セルトランジスタの前記ソース領域とが対向するように配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
支持基板の主面に絶縁膜を介して形成された半導体膜に、ゲート絶縁膜を介して形成されたゲート電極膜と、前記ゲート電極膜をゲート長方向に挟むように形成されたドレイン領域およびソース領域とを有し、前記ドレイン領域が前記ゲート電極膜と隣接する長さが前記ソース領域が前記ゲート電極膜と隣接する長さより小さいセルトランジスタが、マトリックス状に配置されたメモリセルアレイを具備し、
前記マトリックスの第１の方向には、隣接する前記セルトランジスタ同士で前記ドレイン領域および前記ソース領域を共用するように配列され、前記第１の方向に直角な第２の方向には、素子分離領域を挟んで隣り合う前記セルトランジスタが、一方の前記セルトランジスタの前記ドレイン領域と他方の前記セルトランジスタの前記ソース領域とが対向するように配列されていることを特徴とする半導体記憶装置。
【請求項４】
前記第１の方向に対して斜め方向に隣り合う前記セルトランジスタの前記ソース領域が、それぞれビアを介してストライプ状のソース線に共通接続されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の方向に前記素子分離領域を挟んで隣り合う前記セルトランジスタの前記ソース領域が、それぞれビアを介してジクザグ状のソース線に共通接続されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、データを記憶するノードとして、支持基板上にＢＯＸ（Buried Oxidation）層と呼ばれる絶縁層を介して形成された薄い半導体層を有するＳＯＩ（Silicon On Insulator）ウェーハに形成されたＦＢＣ（Floating Body Cell）を用いた単一トランジスタＤＲＡＭ（Dynamic Random Access Memory）が知られている。
【０００３】
単一トランジスタＤＲＡＭでは、トランジスタがＮチャネルの場合に、電気的に浮遊しているトランジスタの本体に閉じ込められて蓄積した正孔の数により、トランジスタの閾値が変わることを利用してデータを記憶している。
【０００４】
データの書き込みは、ゲート電圧を選択して、除去される正孔より多くの正孔／電子対を生成するようにトランジスタを動作させることにより行われる。  
データの消去は、ゲート電圧を選択して、正孔／電子対の生成より速く正孔が除去されるようにトランジスタを動作させることにより行われる。
【０００５】
然しながら、データを記憶するノードとしてＦＢＣを用いた単一トランジスタＤＲＡＭは、データを記憶するノードとしてキャパシタを用いたＤＲＡＭに比べて、信号量が少ないので、信号マージンが低く、書き込み速度が遅いという問題がある。
【０００６】
これに対して、読み込み・書き込み速度を速めた単一トランジスタＤＲＡＭが知られている（例えば、特許文献１参照。）。
【０００７】
特許文献１に開示された単一トランジスタＤＲＡＭは、ドレイン領域と本体との間に、本体と導電型が同じて、本体より高濃度の領域を有し、書き込みの間に衝突電離を促進することにより、電子／正孔対の形成を促進している。  
ソース領域および本体に隣接してソース領域と導電型が同じて、ソース領域より低濃度の領域を有し、消去の間にダイオード電流を促進している。
【０００８】
然しながら、特許文献１に開示された単一トランジスタＤＲＡＭは、構造が複雑であり、本体より高濃度の領域およびソース領域より低濃度の領域を形成するための工程数が増加するという問題がある。  
そのため、生産性が低下し、半導体記憶装置の製造コストが増大する問題がある。
【特許文献１】特開２００６−５０５９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、支持基板の主面に絶縁膜を介して形成された半導体膜に、ゲート絶縁膜を介して形成されたゲート電極膜と、前記ゲート電極膜をゲート長方向に挟むように形成されたドレイン領域およびソース領域を有し、前記ドレイン領域が前記ゲート電極膜と隣接する長さが、前記ソース領域が前記ゲート電極膜と隣接する長さより大きいセルトランジスタを具備することを特徴としている。
【００１１】
本発明の別態様の半導体記憶装置は、支持基板の主面に絶縁膜を介して形成された半導体膜に、ゲート絶縁膜を介して形成されたゲート電極膜と、前記ゲート電極膜をゲート長方向に挟むように形成されたドレイン領域およびソース領域とを有し、前記ドレイン領域が前記ゲート電極膜と隣接する長さが前記ソース領域が前記ゲート電極膜と隣接する長さより小さいセルトランジスタが、マトリックス状に配置されたメモリセルアレイを具備し、前記マトリックスの第１の方向には、隣接する前記セルトランジスタ同士で前記ドレイン領域および前記ソース領域を共用するように配列され、前記第１の方向に直角な第２の方向には、素子分離領域を挟んで隣り合う前記セルトランジスタが、一方の前記セルトランジスタの前記ドレイン領域と他方の前記セルトランジスタの前記ソース領域とが対向するように配列されていることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本実施例に係る半導体記憶装置について図１および図２を用いて説明する。図１は半導体記憶装置を示す図で、図1（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線方向に沿って切断し矢印方向に眺めた断面図、図２は半導体記憶装置の動作を示す図で、図２（ａ）はその平面図、図２（ｂ）はその断面図である。
【００１５】
図１に示すように、本実施例の半導体記憶装置１０は、単一トランジスタＤＲＡＭであり、支持基板１１の主面に絶縁膜１２を介して形成された半導体膜１３に、ゲート絶縁膜１４を介して形成されたゲート電極膜１５と、ゲート電極膜１５をゲート長方向むように形成されたドレイン領域１６およびソース領域１７を有し、ドレイン領域１６がゲート電極膜１５と隣接する長さＷｄが、ソース領域１７がゲート電極膜１５と隣接する長さＷｓより大きいセルトランジスタ１８を具備している。
【００１６】
更に、半導体記憶装置１０は、ゲート電極１５の側面に形成された側壁膜１９と、ゲート電極１５上に形成されたシリサイド膜２０と、ドレイン領域１６およびソース領域１７上に形成されたシリサイド膜２１と、シリサイド膜２１を介してソース領域１７をソース線２２に接続するコンタクトプラグ２３と、シリサイド膜２１を介してドレイン領域１６をビット線２４に接続するコンタクトプラグ２５（ビア）と、シリサイド膜２０を介してゲート電極膜１５が接続されたワード線（図示せず）と、セルトランジスタ１８を覆う層間絶縁膜２６とを具備している。
【００１７】
セルトランジスタ１８のドレイン領域１６およびソース領域１７は、半導体膜１３の表面から絶縁膜１２に至るように形成されている。  
セルトランジスタ１８は、絶縁膜１２上の半導体膜１３の膜厚が薄いので、完全空乏形のＭＯＳトランジスタとして動作する。
【００１８】
セルトランジスタ１８は、マトリックス状に配置され、メモリセルアレイを構成している。  
マトリックスの第１の方向Ｘには、隣接するセルトランジスタ１８同士でドレイン領域１６およびソース領域１７を共用するように配列されている。  
マトリックスの第１の方向Ｘに直角な第２の方向Ｙには、素子分離領域（ＳＴＩ：Shallow Trench Isolation）２７を挟んで隣り合うセルトランジスタ１８が、一方のセルトランジスタ１８のドレイン領域１６と他方のセルトランジスタ１８のソース領域１７とが対向するように配列されている。
【００１９】
第１の方向Ｘに対して斜め方向に隣り合うセルトランジスタ１８のソース領域１７は、それぞれコンタクトプラグ２３を介して傾斜したストライプ状のソース線２２に共通接続されている。
【００２０】
支持基板１１は、例えばｐ型シリコン基板であり、絶縁膜１２は、例えば厚さ１０〜３０ｎｍ程度のシリコン酸化膜であり、半導体膜１３は、例えば厚さ２０〜５０ｎｍ程度のｐ型シリコン膜である。  
支持基板１１、絶縁膜１２、半導体膜１３は、例えばシリコン基板に酸素イオンを深く注入し、高温で熱処理することによりシリコン基板の表面から一定の深さに酸化膜を形成させるとともに、表面層に生じた欠陥を消滅させることにより製造されたＳＩＭＯＸ（Separation by Implanted Oxygen）ウェーハである。
【００２１】
図２は半導体記憶装置１０のセルトランジスタ１８に、データ“１”を書き込む動作を示している。  
図２に示すように、セルトランジスタ１８ａにデータ“１”を書き込むときは、ソース線２２を基準電位（ＧＮＤ）に接続し、ビット線２４を第１の正電圧の電源に接続し、ワード線に第２の正電圧を印加すると、セルトランジスタ１８ａがオンになり、チャネル電流が流れる。
【００２２】
このとき、電子は第１の正電圧による電界により加速され、ドレイン領域１６中の不純物原子に衝突する。衝突した電子は不純物原子を電離させ、電子・正孔対が生成するインパクトイオン化現象が生じる。
【００２３】
発生した正孔４０は、ドレイン領域１６からＦＢＣのチャネル領域４１になだれ込む。チャネル領域４１になだれ込んだ正孔４０は、絶縁膜１２が負に帯電しているので、絶縁膜１２側へ引き寄せられ、チャネル領域４１の絶縁膜１２の界面近傍に蓄積し、正孔蓄積領域４２が生じる。  
これにより、セルトランジスタ１８ａの閾値か変化し、セルトランジスタ１８ａにデータ“１”が書き込まれた状態になる。
【００２４】
このとき、ドレイン領域１６がゲート電極膜１５と隣接する長さＷｄが大きく設定されているので、インパクトイオン化する正孔４０の生成量が増加し、多くの正孔４０がドレイン領域１６からチャネル領域４１になだれ込むことができる。
【００２５】
その結果、信号量が増大するので、信号マージンが向上し、書き込み速度を向上させることが可能である。
【００２６】
更に、ソース領域１７がゲート電極膜１５ａと隣接する長さＷｓが短く設定されているので、ソース領域１７の抵抗が大きくなり、ドレイン領域１６からチャネル領域４１になだれ込んだ正孔４０が、勢い余ってソース領域１７に突き抜けるのを防止することができる。
【００２７】
その結果、ソース領域１７に突き抜けた正孔４０が、隣接するセルトランジスタ１８ｂのチャネル領域４１に入り込み、セルトランジスタ１８ｂがデータ“０”状態である場合に、データ“０”状態をデータ“１”状態に書き換えてしまう誤動作（“１”disturbと称する）を防止することが可能である。
【００２８】
更に、正孔蓄積領域４２の正孔４０がソース領域１７にリークするのが防止されるので、データの保持時間が長くなり、リフレッシュに必要な電力を削減することが可能である。
【００２９】
ドレイン領域１６がゲート電極膜１５と隣接する長さＷｄと、ソース領域１７がゲート電極膜１５ａと隣接する長さＷｓについては、所望の特性が得られる範囲内にあればよく、特に限定されない。  
例えば、長さＷｓと長さＷｄの比は、半導体記憶装置の集積度と得られる効果を勘案すると、１．５〜２倍程度が適当である。
【００３０】
次に、半導体記憶装置１０の製造方法について、図３乃至図９を用いて説明する。  
始めに、図３に示すように、支持基板１１に絶縁膜１２を介して半導体膜１３が形成されたＳＯＩウェーハ５０を用意する。
【００３１】
次に、図４に示すように、半導体膜１３上に、例えばＣＶＤ（Chemical vapor Deposition）法によりシリコン窒化膜５１を形成する。  
次に、シリコン窒化膜５１上に、フォトリソグラフィ法により、絶縁分離領域に対応した開口５２ａを有するレジスト膜５２を形成する。
【００３２】
次に、図５に示すように、レジスト膜５２をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜５１を異方性エッチングする。  
次に、レジスト膜５２を除去した後、シリコン窒化膜５１をマスクとして、半導体膜１３および絶縁膜１２を順次異方性エッチングし、分離溝５３を形成する。
【００３３】
次に、図６に示すように、支持基板１１の全面に、例えばＣＶＤ法によりシリコン酸化膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により、余分なシリコン酸化膜を除去し、分離溝５３にシリコン酸化膜を埋め込む。これにより、ＳＴＩ２７が形成される。
【００３４】
次に、図７に示すように、ＳＴＩ２７をＲＩＥ法により、半導体膜１３とほぼ等しい厚さになるまでエッチバックし、シリコン窒化膜５１をウェットエッチングにより除去する。
【００３５】
次に、図８に示すように、周知の方法により、半導体膜１３にゲート絶縁膜１４を介してゲート電極１５を形成し、ゲート電極１５をゲート長方向に挟むようにドレイン領域１６、ソース領域１７を形成する。  
具体的には、熱酸化法により、半導体膜１３にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上に、ＣＶＤ法によりポリシリコン膜を形成し、フォトリソグラフィ法により、ゲート電極膜１５を形成する。
【００３６】
次に、コンタクト抵抗を低減するために、ゲート電極１５上にシリサイド膜２０を形成し、ドレイン領域１６およびソース領域１７に、シリサイド膜２１を形成する。シリサイド膜２０、２１は、例えばタングステンシリサイド（ＷＳｉ）膜である。
【００３７】
次に、ゲート電極１５の側壁に、ＣＶＤ法およびＲＩＥ法により側壁膜１９を形成し、イオン注入法により、側壁膜１９に対して自己整合的にドレイン領域１６、ソース領域１７を形成する。
【００３８】
次に、セルトランジスタ１８上に層間絶縁膜２６ａを形成し、ソース領域１７のシリサイド膜２１に対応する位置にコンタクトホール（図示せず）を形成し、コンタクトホールに導電材料を埋め込んでコンタクトプラグ２３を形成する。  
同様に、ドレイン領域１６のシリサイド膜２１に対応する位置にコンタクトホール（図示せず）を形成し、コンタクトホールに導電材料を埋め込んでコンタクトプラグ２５を形成する。
【００３９】
次に、図９に示すように、第１の方向Ｘに対して斜め方向に隣り合うセルトランジスタ１８のソース領域１７を、それぞれコンタクトプラグ２３を介して傾斜したストライプ状のソース線２２に共通接続する。
【００４０】
次に、ソース線２２を含むセルトランジスタ１８上に層間絶縁膜（図示せず）を形成し、第１の方向Ｘに隣接するセルトランジスタ１８のドレイン領域１６を、それぞれコンタクトプラグ２５を介してビット線２４（図示せず）に接続する。
【００４１】
これにより、図１に示すセルトランジスタ１８がマトリックス状に配置され、マトリックスの第１の方向Ｘには、隣接するセルトランジスタ１８同士でドレイン領域１６およびソース領域１７を共用するように配列され、第１の方向Ｘに直角な第２の方向Ｙには、ＳＴＩ２７を挟んで隣り合うセルトランジスタ１８が、一方のセルトランジスタ１８のドレイン領域１６と他方のセルトランジスタ１８のソース領域１７とが対向するように配列されているメモリセルアレイを具備する半導体記憶装置１０が得られる。
【００４２】
以上説明したように、本実施例の半導体記憶装置１０は、支持基板１１に絶縁膜１２を介して形成された半導体膜１３に形成され、ドレイン領域１６がゲート電極膜１５と隣接する長さＷｄが、ソース領域１７がゲート電極膜１５と隣接する長さＷｓより大きいセルトランジスタ１８を具備している。
【００４３】
更に、第２の方向Ｙに、ＳＴＩ２７を挟んで隣り合うセルトランジスタ１８のドレイン領域１６とソース領域１７とが対向するようにセルトランジスタ１８をマトリックス状に配置し、第１の方向Ｘに対して斜め方向に隣り合うセルトランジスタ１８の各ソース領域１７が、傾斜したストライプ状のソース線２２に共通接続されている。
【００４４】
その結果、インパクト化係数が大きくなり、信号量が増大するので、信号マージンが向上し、書き込み速度を向上させることができる。
【００４５】
更に、ソース領域１７の抵抗が大きくなり、チャネル領域４１からソース領域１７に突き抜けた正孔４０が、隣接するセルトランジスタ１８ｂのチャネル領域４１に入り込めなくなるので、“１”disturbを防止することができる。
【００４６】
ドレイン領域１６がゲート電極膜１５と隣接する長さＷｄと、ソース領域１７がゲート電極膜１５と隣接する長さＷｓが異なっていても高集積化することができるので、半導体記憶装置１０のチップサイズを小さくできる利点がある。
【００４７】
また、ドレイン領域１６、ソース領域１７およびソース線２２の各パターンを変更するだけで済むので、少ない工程数で、単一トランジスタＤＲＡＭを有する半導体記憶装置１０を製造することができる。
【００４８】
従って、高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置１０が得られる。
【００４９】
ここでは、ソース線２２が、傾斜したストライプ状のソース線である場合について説明したが、ジクザグ状のソース線であっても構わない。
【００５０】
図１０は本実施例に係る別の半導体記憶装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図１０（ｃ）は図１０（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図である。
【００５１】
即ち、図１０に示すように、半導体記憶装置６０は、第２の方向Ｙに、ＳＴＩ２７を挟んで隣り合うセルトランジスタ１８のソース領域１７が、それぞれコンタクトプラグ２３を介して、第２の方向Ｙに沿ってジクザグ状のソース線６１に共通接続されている。
【００５２】
支持基板１１、絶縁膜１２、半導体膜１３が、ＳＩＭＯＸウェーハである場合について説明したが、酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨して薄膜化した張り合わせ基板を用いても構わない。
【００５３】
セルトランジスタ１８がＮチャネルである場合について説明したが、セルトランジスタがＰチャネルであっても同様である。この場合には、半導体膜、ドレイン領域、ソース領域の導電型が反転し、電子がチャネル領域に蓄積される。
【００５４】
また、支持基板１１がｐ型シリコン基板１１である場合について説明したが、シリコンゲルマニウム（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、その他の化合物半導体基板などを用いることもできる。
【００５５】
ゲート絶縁膜１４がシリコン酸化膜である場合について説明したが、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）またはハフニウムアルミニウム酸窒化膜（ＨｆＡｌＯＮ）を用いることも可能である。
【００５６】
例えば、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）は、ｐ型シリコン基板１１上に、ＭＯＣＶＤ法によりハフニウムシリコン酸化膜（ＨｆＳｉＯ４）を形成した後、アンモンア（ＮＨ３）雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。
【実施例２】
【００５７】
本発明の実施例２に係る半導体記憶装置について、図１１および図１２を用いて説明する。図１１は半導体記憶装置を示す図で、図１１（ａ）はその平面図、図１１（ｂ）は図１１（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図、図１１（ｃ）は図１１（ａ）のＦ−Ｆ線に沿って切断し矢印方向に眺めた断面図、図１２は半導体記憶装置の動作を示す図で、図１２（ａ）はその平面図、図１２（ｂ）はその断面図である。
【００５８】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、ドレイン領域がゲート電極膜と隣接する長さが、ソース領域がゲート電極膜と隣接する長さより小さいことにある。
【００５９】
即ち、図１１に示すように、本実施例の半導体記憶装置７０は、支持基板１１の主面に絶縁膜１２を介して形成された半導体膜１３に、ゲート絶縁膜１４を介して形成されたゲート電極膜１５と、ゲート電極膜１５をゲート長方向に挟むように形成されたドレイン領域７１およびソース領域７２とを有し、ドレイン領域７１がゲート電極膜１５と隣接する長さＷｄが、ソース領域７２がゲート電極膜１５と隣接する長さＷｓより小さいセルトランジスタ７３を具備している。
【００６０】
セルトランジスタ７３は、マトリックス状に配置されている。マトリックスの第１の方向Ｘには、隣接するセルトランジスタ１８同士でドレイン領域７１およびソース領域７２を共用するように配列され、第１の方向Ｘに直角な第２の方向Ｙには、ＳＴＩ２７を挟んで隣り合うセルトランジスタ７３が、一方のセルトランジスタ７３のドレイン領域７１と他方のセルトランジスタ７３のソース領域７２とが対向するように配列されている。
【００６１】
図１２は半導体記憶装置７０のデータ“１”が書き込まれているセルトランジスタ７３ａに、データ“０”を書き込む動作を示している。
【００６２】
図１２に示すように、セルトランジスタ７３ａにデータ“０”を書き込むときは、ソース線２２を基準電位（ＧＮＤ）に接続し、ビット線２４を負電位に接続し、ワード線に正電圧を印加すると、セルトランジスタ７３ａがオフになり、チャネル電流が停止する。
【００６３】
このとき、絶縁膜１２の界面近傍の正孔蓄積領域４２に蓄えられていた正孔が、チャネル領域４１からドレイン領域７１になだれ込み、正孔蓄積領域４２が消滅する。  
これにより、セルトランジスタ７３ａの閾値か変化し、セルトランジスタ７３ａにデータ“０”が書き込まれた状態になる。
【００６４】
このとき、ドレイン領域７１がゲート電極膜１５と隣接する長さＷｄが小さく設定されているので、ドレイン領域７１の側壁容量Ｃが小さくなり、書き込み速度を向上させることが可能である。
【００６５】
更に、ドレイン領域７１の抵抗が大きくなり、チャネル領域４１からドレイン領域７１になだれ込んだ正孔４０が、勢い余ってドレイン領域７１を突き抜けてセルトランジスタ７３ｂのチャネル領域４１に入り込むのを防止することができる。  
その結果、隣接するセルトランジスタ７３ｂがデータ“０”状態である場合に、データ“０”状態をデータ“１”状態に書き換えてしまう誤動作（“０”disturbと称する）を防止することが可能である。
【００６６】
ドレイン領域７１がゲート電極膜１５と隣接する長さＷｄと、ソース領域７２がゲート電極膜１５と隣接する長さＷｓについては所望の特性が得られる範囲内にあればよく、特に限定されない。  
例えば、長さＷｄと長さＷｓの比は、半導体記憶装置の集積度と得られる効果を勘案すると、１．５〜２倍程度が適当である。
【００６７】
以上説明したように、本実施例の半導体記憶装置７０は、ドレイン領域７１がゲート電極膜１５と隣接する長さＷｄが、ソース領域７２がゲート電極膜１５と隣接する長さＷｓより小さいセルトランジスタ７３を具備している。
【００６８】
その結果、ドレイン領域７１の側壁容量が小さくなるので、書き込み速度を向上させることができる。更に、ドレイン領域７１の抵抗が大きくなるので、“０”disturbを防止することができる。  
従って、高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置１０が得られる。
【００６９】
ここでは、ソース線が傾斜したストライプ状のソース線２２である場合について説明したが、ジクザグ状のソース線６１でも構わない。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体記憶装置を示す図で、図1（ａ）はその平面図、図１（ｂ）は図1（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図1（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係る半導体記憶装置の動作を示す図で、図２（ａ）はその平面図、図２（ｂ）はその断面図。
【図３】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る別の半導体記憶装置を示す図で、図1０（ａ）はその平面図、図１０（ｂ）は図1０（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図１０（ｃ）は図1０（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図。
【図１１】本発明の実施例２に係る半導体記憶装置を示す図で、図1１（ａ）はその平面図、図１１（ｂ）は図1１（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図、図１１（ｃ）は図1１（ａ）のＦ−Ｆ線に沿って切断し矢印方向に眺めた断面図。
【図１２】本発明の実施例２に係る半導体記憶装置の動作を示す図で、図１２（ａ）はその平面図、図１２（ｂ）はその断面図。
【符号の説明】
【００７１】
１０、６０、７０  半導体記憶装置
１１  支持基板
１２  絶縁膜
１３  半導体膜
１４  ゲート絶縁膜
１５  ゲート電極膜
１６、７１  ドレイン領域
１７、７２  ソース領域
１８、１８ａ、１８ｂ、７３、７３ａ、７３ｂ  セルトランジスタ
１９  側壁膜
２０、２１  シリサイド膜
２２、６１  ソース線
２３、２５  コンタクトプラグ（ビア）
２４  ビット線
２６、２６ａ  層間絶縁膜
２７  ＳＴＩ（絶縁分離領域）
４０  正孔
４１  チャネル領域
４２  正孔蓄積領域
５０  ＳＯＩウェーハ
５１  シリコン酸化膜
５２  レジスト膜
５２ａ  開口
５３  分離溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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