(57)【要約】【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。【選択図】図１
2009212369.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチゲート型ＭＯＳトランジスタを有する半導体装置であって、
前記半導体基板には、ＳＴＩ構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記素子分離領域が、前記活性領域の幅方向両側に位置するとともに前記活性領域の長辺方向に沿って延在する第１素子分離領域と、前記活性領域の長手方向両側に位置する第２素子分離領域とから構成されてなり、
前記トレンチゲート型ＭＯＳトランジスタが、前記活性領域内に設けられたトレンチと、
前記トレンチと前記第１素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、
前記第１素子分離領域に埋設され、第１ゲート絶縁膜を介して前記フィン型チャネル領域と接する第１ゲート電極と、
前記トレンチに埋設され、第２ゲート絶縁膜を介して前記フィン型チャネル領域と接する第２ゲート電極と、
前記フィン型チャネル領域と接続され、前記活性領域内において前記第２ゲート電極を挟んで前記トレンチの両側に位置するソース／ドレイン拡散領域と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記第１素子分離領域は少なくとも、前記半導体基板上に位置する第１素子分離絶縁膜と、前記第１素子分離絶縁膜上に位置する前記第１ゲート電極との積層膜で構成され、
前記第２素子分離領域は、第２素子分離絶縁膜の単層膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極が、前記フィン型チャネル領域の長手方向と平行な方向に延在することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１ゲート電極は、少なくとも金属を含んで構成されることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記第１ゲート電極は、その底面の位置が前記フィン型チャネル領域の最下端部より深い位置にあることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第１トレンチ部と連通する第２トレンチ部とから構成され、
前記フィン型チャネル領域は、前記第１トレンチ部と前記第２トレンチ部とにより区画形成されるとともに、前記最下端部が前記第２トレンチ部によって前記半導体基板から分断されていることを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置。
【請求項７】
前記フィン型チャネル領域は、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることを特徴とする請求項１乃至請求項６の何れか一項に記載の半導体装置。
【請求項８】
前記トレンチゲート型ＭＯＳトランジスタとこのトレンチゲート型ＭＯＳトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられていることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項９】
前記記憶素子がキャパシタであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記記憶素子が相変化素子であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
請求項１乃至請求項１０に記載の何れか一項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
【請求項１２】
請求項１乃至請求項１０の何れか一項に記載の半導体装置の製造方法であって、
半導体基板の活性領域の幅方向両側となる位置に、第１ゲート絶縁膜と第１ゲート電極とを少なくとも形成して前記半導体基板に第１素子分離領域を形成する第１素子分離領域形成工程と、
前記半導体基板の前記活性領域の長手方向両側となる位置に第２素子分離領域を形成すると同時に、前記第１素子分離領域と前記第２素子分離領域とに囲まれた前記活性領域を形成する第２素子分離領域形成工程と、
前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記第１素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、
前記トレンチの内部に第２ゲート絶縁膜を形成するとともに前記トレンチを埋める第２のゲート電極を形成する第２ゲート形成工程と、
前記第２ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース／ドレイン拡散領域を形成するソース／ドレイン形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１素子分離領域形成工程が、
前記半導体基板に素子分離用の第１素子分離溝を設けることによって前記半導体基板に前記活性領域となる凸部を形成する工程と、前記第１素子分離溝の底部に第１素子分離絶縁膜を埋め込む工程と、前記第１素子分離絶縁膜より上側の前記凸部の側壁面に前記第１ゲート絶縁膜を形成する工程と、前記第１素子分離絶縁膜および前記第１ゲート絶縁膜を覆うように前記第１ゲート電極を前記第１素子分離溝に埋め込む工程とを具備してなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１ゲート電極の底面を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記トレンチ形成工程が、
前記活性領域内に、略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有し前記第１トレンチ部と連通する前記第２トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第１トレンチ部と前記第２トレンチ部とによって区画形成されるとともに、前記最下端部を前記第２トレンチ部によって前記半導体基板から分断させることを特徴とする請求項１２乃至請求項１４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法並びにデータ処理システムに関するものであり、特に、トレンチゲートトランジスタを備えた半導体装置及び半導体装置の製造方法並びにデータ処理システムに関するものである。
【背景技術】
【０００２】
近年、トランジスタの微細化に伴い、所謂ショートチャネル効果による、閾値電圧の低下やサブスレッショルド特性（所謂S-Factor）の悪化が問題となっている。これを抑制する高性能トランジスタとして、ＳＯＩ基板(Silicon On Insulator)を用いたフィン型電界効果トランジスタ（以下、Fin型FETという）が注目されている。また、下記特許文献１、２には、改良されたFin型FETとして、活性領域内に形成するトレンチ内部にフィン状のＳＯＩ構造を形成し、これをチャネルに用いるトランジスタ構造が記載されている。
【特許文献１】特開２００７−１５８２６９号公報
【特許文献２】特開２００７−２５８６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の従来技術において、使用されるＳＯＩ基板は、通常の単結晶シリコン基板よりも高価であり、汎用DRAMのような低コストでの製造が望まれるような製品に対しては適用が困難である問題があった。
また、特許文献１、２に記載されたFIN型FETは空乏型トランジスタであるため、チャネル領域となるシリコン層が薄く、チャネル領域の不純物濃度によってトランジスタの閾値電圧を調整することが難しいという問題があった。そのため、薄いシリコン層をチャネル領域とするFin型FETであっても、閾値の制御が容易なトランジスタを有する半導体装置が望まれている。
【０００４】
本発明は、上記事情に鑑みてなされたものであって、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするFin型FETであっても動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を備えたデータ処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に形成されたトレンチゲート型ＭＯＳトランジスタを有する半導体装置であって、前記半導体基板には、ＳＴＩ構造の素子分離領域と、前記素子分離領域に囲まれた活性領域とが形成され、前記素子分離領域が、前記活性領域の幅方向両側に位置するとともに前記活性領域の長辺方向に沿って延在する第１素子分離領域と、前記活性領域の長手方向両側に位置する第２素子分離領域とから構成されてなり、前記トレンチゲート型ＭＯＳトランジスタが、前記活性領域内に設けられたトレンチと、前記トレンチと前記第１素子分離領域との間の前記活性領域に形成されたフィン型チャネル領域と、前記第１素子分離領域に埋設され、第１ゲート絶縁膜を介して前記フィン型チャネルと接する第１ゲート電極と、前記トレンチに埋設され、第２ゲート絶縁膜を介して前記フィン型チャネルと接する第２ゲート電極と、前記フィン型チャネルと接続され、前記活性領域内において前記第２ゲート電極を挟んで前記トレンチの両側に位置するソース／ドレイン拡散領域と、を具備してなることを特徴とする。
【０００６】
上記の半導体装置によれば、トレンチと第１素子分離領域との間の活性領域にフィン型チャネル領域が形成され、トレンチにトレンチゲート電極となる第２ゲート電極が形成されるとともに、第１素子分離領域にはバックゲート電極となる第１ゲート電極が形成されているので、一定のバックゲート電圧を印加しつつトレンチゲート型ＭＯＳトランジスタを動作させることができ、これにより、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作を実現できる。
【０００７】
また、本発明の半導体装置においては、前記第１素子分離領域は少なくとも、前記半導体基板上に位置する第１素子分離絶縁膜と、前記第１素子分離絶縁膜上に位置する前記第１ゲート電極との積層膜で構成され、前記第２の素子分離領域は、第２素子分離絶縁膜の単層膜で構成されることが好ましい。
上記の半導体装置によれば、第１ゲート電極の下方に第１素子分離絶縁膜が配置され、第２素子分離領域には第２素子分離絶縁膜が形成されているので、第１、第２素子分離絶縁膜によって活性領域を確実に分断することができる。
【０００８】
更に、本発明の半導体装置においては、前記第１ゲート電極が、前記フィン型チャネル領域の長手方向と平行な方向に延在することが好ましい。
上記の半導体装置によれば、第１ゲート電極がフィン型チャネル領域の長手方向と平行な方向に延在するので、バックゲート電圧をフィン型チャネル領域の全体に印加することができる。
【０００９】
また、本発明の半導体装置においては、前記第１ゲート電極は、少なくとも金属を含んで構成されることが好ましい。
上記の半導体装置によれば、第１ゲート電極が金属を含んで構成されているので、第１ゲート電極を低抵抗化することができ、デバイスの高速動作が可能になる。
【００１０】
また、本発明の半導体装置においては、前記第１ゲート電極は、その底面の位置が前記フィン型チャネル領域の最下端部より深い位置にあることが好ましい。
上記の半導体装置によれば、第１ゲート電極の底面の位置がフィン型チャネル領域の最下端部より深い位置にあるので、バックゲート電圧をフィン型チャネル領域の全体に印加することができる。
【００１１】
更に、本発明の半導体装置においては、前記トレンチは、前記活性領域の表面側に位置するとともに前記半導体基板に対して略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有するとともに前記第１トレンチ部と連通する前記第２トレンチ部とから構成され、前記フィン型チャネル領域は、前記第１のトレンチ部と前記第２のトレンチ部とにより区画形成されるとともに、前記最下端部が前記第２トレンチ部によって前記半導体基板から分断されていることが好ましい。
上記の半導体装置によれば、フィン型チャネル領域が、第１のトレンチ部と第２のトレンチ部とにより区画形成され、その最下端部が第２トレンチ部によって半導体基板から分断されているので、第２ゲート電極とソース／ドレイン拡散領域の電位差が閾値を超えたときに電流がフィン型チャネル領域を流れ、半導体基板には電流が流れないか、流れにくくなる。これにより、第２ゲート電極の寄生容量を低減してデバイスの高速動作が可能になる。また、デバイスの動作時にはフィン型チャネル領域が完全空乏化されるので、高価なＳＯＩ基板を用いることなく、ＳＯＩ構造のチャネルを形成できる。
【００１２】
また、本発明の半導体装置においては、前記フィン型チャネルは、前記トレンチを挟んで前記活性領域の幅方向両側に一対で形成されていることが好ましい。
上記の半導体装置によれば、トレンチを挟んで活性領域の幅方向両側にフィン型チャネル領域が一対で形成されているので、ダブルゲート型のFin型FETを構成できる。
【００１３】
更に、本発明の半導体装置においては、前記トレンチゲート型ＭＯＳトランジスタとこのトレンチゲート型ＭＯＳトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられていることが好ましい。
上記の半導体装置によれば、トレンチゲート型ＭＯＳトランジスタに接続された記憶素子とからなる半導体記憶装置が備えられているので、より微細化及び低電圧化に好適な半導体記憶装置を実現できる。
【００１４】
また、本発明の半導体装置においては、前記記憶素子がキャパシタであることが好ましい。
上記の半導体装置によれば、記憶素子をキャパシタとすることで、より微細化及び低電圧化に好適なダイナミックランダムアクセスメモリ（ＤＲＡＭ）を構成できる。
【００１５】
更に、本発明の半導体装置においては、前記記憶素子が相変化素子であることが好ましい。
上記の半導体装置によれば、記憶素子を相変化素子とすることで、より微細化及び低電圧化に好適な相変化型不揮発メモリ（ＰＲＡＭ）を構成できる。
【００１６】
次に、本発明のデータ処理システムは、先の何れかに記載の半導体装置を備えていることを特徴とする。
上記のデータ処理システムによれば、データ処理システムの小型化、高性能化が図られる。
【００１７】
次に、本発明の半導体装置の製造方法は、先の何れか一項に記載の半導体装置の製造方法であって、半導体基板の活性領域の幅方向両側となる位置に、第１ゲート絶縁膜と第１ゲート電極とを少なくとも形成して前記半導体基板に第１素子分離領域を形成する第１素子分離領域形成工程と、前記半導体基板の前記活性領域の長手方向両側となる位置に第２素子分離領域を形成すると同時に、前記第１素子分離領域と前記第２素子分離領域とに囲まれた前記活性領域を形成する第２素子分離領域形成工程と、前記活性領域内にトレンチを形成すると同時に、前記トレンチと前記第１素子分離領域との間の前記活性領域にフィン型チャネル領域を区画形成するトレンチ形成工程と、前記トレンチの内部に第２ゲート絶縁膜を形成するとともに前記トレンチを埋める第２のゲート電極を形成する第２ゲート形成工程と、前記第２ゲート電極を挟む前記トレンチの両側の前記活性領域に、前記フィン型チャネル領域と接続されるソース／ドレイン拡散領域を形成するソース／ドレイン形成工程と、を具備してなることを特徴とする。
上記の半導体装置の製造方法によれば、第１素子分離領域を形成する際に、第１ゲート絶縁膜と第１ゲート電極とを形成し、また、トレンチを形成する際に、トレンチと第１素子分離領域との間の活性領域にフィン型チャネル領域を区画形成するので、第１ゲート電極がフィン型チャネル領域のバックゲートとして機能する半導体装置を製造することができる。
【００１８】
また、本発明の半導体装置の製造方法においては、前記第１素子分離領域形成工程が、前記半導体基板に素子分離用の第１素子分離溝を設けることによって前記半導体基板に前記活性領域となる凸部を形成する工程と、前記第１素子分離溝の底部に第１素子分離絶縁膜を埋め込む工程と、前記第１素子分離絶縁膜より上側の前記凸部の側壁面に前記第１ゲート絶縁膜を形成する工程と、前記第１素子分離絶縁膜および前記第１ゲート絶縁膜を覆うように前記第１ゲート電極を第１素子分離溝に埋め込む工程とを具備してなることが好ましい。
上記の半導体装置の製造方法によれば、第１素子分離溝に第１素子分離絶縁膜を形成し、凸部の側壁面に第１ゲート絶縁膜を形成し、更に第１ゲート電極を形成するので、第１素子分離領域によって活性領域を区画形成できると同時に、バックゲートとなる第１ゲート電極を形成できる。
【００１９】
更に、本発明の半導体装置の製造方法においては、前記第１ゲート電極の底面を、前記フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることが好ましい。
上記の半導体装置の製造方法によれば、第１ゲート電極の底面を、フィン型チャネル領域の最下端部となる位置よりも深い位置に設けることで、バックゲート電圧をフィン型チャネル領域の全体に印加することが可能な半導体装置を製造できる。
【００２０】
また、本発明の半導体装置の製造方法においては、前記トレンチ形成工程が、前記活性領域内に、略垂直な壁面を有する第１トレンチ部と、断面形状が略円弧状な壁面を有し前記第１トレンチ部と連通する前記第２トレンチ部とを順次形成して前記トレンチを設ける工程とからなり、前記フィン型チャネル領域は、前記第１のトレンチ部と前記第２のトレンチ部とによって区画形成されるとともに、前記最下端部を前記第２トレンチ部によって前記半導体基板から分断させることが好ましい。
上記の半導体装置の製造方法によれば、第１トレンチ部と第２トレンチ部を形成すると同時に、フィン型チャネル領域を形成すると共にフィン型チャネル領域を半導体基板から分断させることができ、ＳＯＩ構造のチャネルを容易に形成できる。
【発明の効果】
【００２１】
本発明によれば、活性領域のトレンチ内部に形成する薄いシリコン層をチャネル領域とするFin型FETであっても動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにこの半導体装置を備えたデータ処理システムを提供できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施形態である半導体装置を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＡ−Ａ’線に対応する断面模式図であり、（ｃ）は（ａ）のＢ−Ｂ’線に対応する断面模式図である。また、図２〜図２７は、本発明の実施形態である半導体装置の製造方法を説明する工程図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００２３】
（半導体装置）
図１に示す半導体装置１は、半導体基板１０１に形成されたトレンチゲート型ＭＯＳトランジスタＴｒを具備して概略構成されている。図１は、本発明の半導体装置１をｎ型ＭＯＳＦＥＴ構造で構成されるＤＲＡＭ（Dynamic Random Access Memory）のメモリセルトランジスタに適用した場合のレイアウトの１例を示している。
図１（ａ）に示すように、半導体基板１０１には、ＳＴＩ構造の素子分離領域Ｓと、素子分離領域Ｓに囲まれた複数の活性領域Ｋとが形成されている。図１（ａ）に示す活性領域Ｋは、平面視長方形状に区画形成されており、活性領域Ｋ同士がその長手方向に沿って規則的に配列されている。各活性領域Ｋを囲む素子分離領域Ｓは、第１素子分離領域Ｓ１と第２素子分離領域Ｓ２とから構成されている。第１素子分離領域Ｓ１は、活性領域Ｋの幅方向両側に位置するとともに活性領域Ｋの長辺方向に沿って延在している。また、第１素子分離領域Ｓ１には、図１（ａ）に示すように、バックゲートとなる第１ゲート電極３が配置されている。一方、第２素子分離領域Ｓ２は、活性領域Ｋの長手方向両側に位置するとともに、第１素子分離領域Ｓ１に挟まれている。
また、活性領域Ｋには、各々２本のワード線２が交差するように配設される。ワード線２と交差する活性領域Ｋにはトレンチ１００が設けられており、トレンチ１００はワード線２によって埋設されている。ワード線２は、トレンチゲートとなる第２のゲート電極２２５を構成している。
【００２４】
図１（ｂ）は、図１（ａ）に示した平面図の、ワード線２に平行で活性領域Ｋの短辺方向のＡ−Ａ’線に対応する断面模式図である。また、図１（ｃ）は、ワード線２に交差し活性領域Ｋの長辺方向のＢ−Ｂ’線に対応する断面模式図である。なお、図２以降についても、同じ構成で示している。
【００２５】
まずＡ−Ａ’断面となる図１（ｂ）に示すように、半導体基板１０１には、活性領域Ｋと第１素子分離領域Ｓ１とが形成されている。第１素子分離領域Ｓ１は、半導体基板１０１に設けられた第１素子分離溝１１ａに、第１素子分離絶縁膜１３１が埋め込まれたＳＴＩ構造の素子分離領域である。一方、活性領域Ｋは、第１素子分離溝１１ａを設けることによって半導体基板１０１上に形成された半導体からなる凸部Ｔである。
【００２６】
第１素子分離溝１１ａには、第１素子分離絶縁膜１３１と、第１ゲート電極１５１（図１（ａ）における符号３）と、ゲート電極絶縁用のシリコン酸化膜１６１とが順次積層されている。また、第１素子分離絶縁膜１３１と半導体基板１０１との間には、第１素子分離溝１１ａの内壁の絶縁膜となるシリコン酸化膜１２１が積層されている。また、第１ゲート電極１５１と対向する凸部Ｔの側壁面Ｔ１に第１ゲート絶縁膜１４１が積層されている。第１ゲート電極１５１と対向する活性領域Ｋには、フィン型チャネル領域１８５が形成されている。従って、第１ゲート電極１５１は、第１ゲート絶縁膜１４１を介してフィン型チャネル領域１８５と対向している。
【００２７】
次に、活性領域Ｋには、トレンチ１００が設けられている。トレンチ１００は、半導体基板１０１に対して略垂直な壁面１００ａを有する第１トレンチ部１００ｂと、断面形状が略円弧状な壁面１００ｃを有するとともに第１トレンチ部１００ｂと連通する第２トレンチ部１００ｄとから構成されている。トレンチ１００の壁面１００ａ及び１００ｃには、第２ゲート絶縁膜１９１が形成されている。
【００２８】
また、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋには、一対のフィン型チャネル領域１８５が形成されている。一対のフィン型チャネル領域１８５は、トレンチ１００を挟んで相互に対向している。各フィン型チャネル領域１８５は、第１のトレンチ部１００ｂと第２のトレンチ部１００ｄとによって区画形成されており、その最下端部１８５ａが第２トレンチ部１００ｄによって半導体基板１０１から分断されている。一方、フィン型チャネル領域１８５は、後述するソース／ドレイン拡散領域２４１と接続されている。また、フィン型チャネル領域１８５は、第１トレンチ部１００ｂと第１ゲート電極１５１との間に配置されている。そして、フィン型チャネル領域１８５は、第１ゲート絶縁膜１４１を介して第１のゲート電極１５１と接している。この第１ゲート電極１５１は、フィン型チャネル領域１８５の長手方向と平行な方向に延在している。また、第１ゲート電極１５１は、その底面１５１ａの位置が、フィン型チャネル領域１８５の最下端部１８５ａより深い位置に位置している。
【００２９】
一方、トレンチ１００の内部はポリシリコン層２０１が埋設され、ポリシリコン層２０１の上には低抵抗膜２１１およびキャップ絶縁膜２２１が積層されている。ポリシリコン層２０１と低抵抗膜２１１とによって第２ゲート電極２２５が構成されている。フィン型チャネル領域１８５は、第２ゲート絶縁膜１９１を介して第２ゲート電極２２５と接している。
【００３０】
また、第１のゲート電極１５１上にはシリコン酸化膜１６１があり、このシリコン酸化膜１６１によって第１ゲート電極１５１と第２ゲート電極２２５とを絶縁している。
【００３１】
一方、Ｂ−Ｂ’断面となる図１（ｃ）に示すように、シリコン酸化膜からなる第２素子分離絶縁膜１７１が、活性領域Ｋの長手方向両側に配設されている。第２素子分離領域Ｓ２は、この第２素子分離絶縁膜１７１の単層膜で構成されている。また、Ｂ−Ｂ’断面に示すように、活性領域Ｋには二つのトレンチ１００が設けられている。また、活性領域Ｋには、ソース／ドレイン拡散領域となる不純物拡散領域２４１が形成されている。各トレンチ１００は、第２ゲート絶縁膜１９１を介してソース／ドレインとなる不純物拡散領域２４１と接している。また、不純物拡散領域２４１は、フィン型チャネル領域１８５に接続された状態で、第２ゲート電極２２５を挟んでトレンチ１００の両側に位置している。また、不純物拡散領域２４１にはコンタクトプラグ２５１が接続されている。更に、第２ゲート電極２２５およびキャップ絶縁膜２２１の側壁にはサイドウオール２３１が設けられており、サイドウオール２３１によってコンタクトプラグ２５１と第２ゲート電極２２５とを絶縁している。
【００３２】
以上説明したように、本実施形態の半導体装置１には、トレンチゲート型ＭＯＳトランジスタＴｒが備えられている。このトレンチゲート型ＭＯＳトランジスタＴｒは、活性領域Ｋ内に設けられたトレンチ１００と、フィン型チャネル領域１８５と、第１ゲート絶縁膜１４１を介してフィン型チャネル領域１８５と接する第１ゲート電極１５１と、第２ゲート絶縁膜１９１を介してフィン型チャネル領域１８５と接する第２ゲート電極２２５と、ソース／ドレイン拡散領域を構成する不純物拡散領域２４１によって構成されている。このトレンチゲート型ＭＯＳトランジスタＴｒにおいては、第１素子分離領域Ｓ１に備えられた第１ゲート電極１５１がバックゲートとして機能し、トレンチ１００に一部が埋め込まれた第２ゲート電極２２５がトレンチゲートとして機能するように構成されている。そして、第１、第２ゲート電極１５１、２２５によってトランジスタＴｒを駆動できるようになっている。また、このトランジスタＴｒにおいては、第１素子分離領域Ｓ１と対向する活性領域Ｋにフィン型チャネル領域１８５が形成され、第２トレンチ部１００ｄが略球状にエッチングされて形成されることで、フィン型チャネル領域１８５と半導体基板１０１とが電気的に分離されている。そして、フィン型チャネル領域１８５の長手方向と平行な方向に延在するバックゲート（第１ゲート電極１５１）によって、トランジスタＴｒの閾値電圧を調整することが可能となっている。
【００３３】
（半導体装置の製造方法）
次に、本実施形態の半導体装置１の製造方法について、図面を参照して説明する。本実施形態の半導体装置の製造方法は、第１素子分離領域形成工程と、第２素子分離領域形成工程と、トレンチ形成工程と、第２ゲート形成工程と、ソース／ドレイン形成工程と、から概略構成されている。以下、各工程について順次説明する。
【００３４】
（第１素子分離領域形成工程）
第１素子分離領域形成工程では、半導体基板１０１の活性領域Ｋの幅方向両側となる位置に、第１ゲート絶縁膜１４１と第１ゲート電極１５１とを少なくとも形成して半導体基板１０１に第１素子分離領域Ｓ１を形成する。
【００３５】
具体的には、まず図２に示すように、ｐ型のシリコンからなる半導体基板１０１の表面に、通常の熱酸化法によって例えば厚さ１０ｎｍのシリコン酸化膜１１１を成長させる。次いで、ＬＰ-ＣＶＤ法により例えば厚さ１５０ｎｍのシリコン窒化膜１１２を堆積した後、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜１１２とシリコン酸化膜１１１をパターニングすることにより、活性領域Ｋの形成位置に対応する複数のスリットパターン１１を形成する。スリットパターン１１には、半導体基板１０１の表面１０１ａが露出した状態になる。
【００３６】
次に、図３に示すように、シリコン窒化膜１１２をマスクとして、スリットパターン１１に露出したシリコン基板１０１を例えば２００ｎｍの深さまでエッチングして第１素子分離溝１１ａを形成する。図３（ａ）では、第１素子分離溝１１ａの平面視形状を点線で示している。この第１素子分離溝１１ａが第１素子分離領域Ｓ１となる。また、第１素子分離溝１１ａの形成によって、半導体基板１０１に活性領域Ｋとなる凸部Ｔが設けられる。なお、図３以降の図面では、製造方法の説明の理解を容易にするために、スリットパターン１１の形成位置を点線で示す。
【００３７】
次に、図４に示すように、熱酸化法によって例えば厚さ１０ｎｍのシリコン酸化膜１２１を第１素子分離溝１１ａの内壁に成長させる。
【００３８】
次に図５に示すように、回転塗布法により塗布絶縁膜１３１ａを塗布する。このとき回転塗布法の特性により、塗布絶縁膜１３１ａは第１素子分離溝１１ａの底部で厚く、第１素子分離溝１１ａの底部以外では薄く塗布される。塗布絶縁膜１３１ａは第１素子分離溝１１ａの底部で例えば厚さ７０ｎｍとなるように塗布する。次いで、その後、酸素雰囲気中で熱処理を行うことにより塗布絶縁膜１３１ａを改質する。
【００３９】
次に図６に示すように、ＨＦ溶液を用いて塗布絶縁膜１３１ａ及びシリコン酸化膜１２１を例えば２０ｎｍ程度までウエットエッチングする。ここでのエッチング量は凸部Ｔの側壁面Ｔ１上の塗布絶縁膜１３１ａ及びシリコン酸化膜１２１が完全に除去される程度に設定すればよい。この段階で第１素子分離領域Ｓ１となる第１素子分離溝１１ａの底部に第１素子分離絶縁膜１３１が埋め込まれる。
【００４０】
次に図７に示すように、熱酸化法によって例えば厚さ６ｎｍのシリコン酸化膜を、第１素子分離絶縁膜１３１よりも上側に位置する凸部Ｔの側壁面Ｔ１上に成長させる。このシリコン酸化膜は第１のゲート絶縁膜１４１となる。
【００４１】
次に図８に示すように、ＬＰ−ＣＶＤ法を用いて、リンが１×１０２０／ｃｍ３の濃度でドープされたポリシリコン層１５１ｂを、半導体基板１０１の全面に形成する。ポリシリコン層１５１ｂは、Ｂ−Ｂ’断面において例えば厚さ４０ｎｍとなるように堆積する。これにより、凸部Ｔ及び第１素子分離溝１１ａがポリシリコン層１５１ｂによって埋められる。
【００４２】
次に図９に示すように、シリコン窒化膜１１２をストッパとするＣＭＰ法によってポリシリコン層１５１ｂを研磨除去し、続いて例えばＨＢｒ及びＯ２を含む混合ガスを用いた異方性ドライエッチングを行い、ポリシリコン層１５１ｂをシリコン窒化膜１１２の表面からさらに５０ｎｍの深さまでエッチバックする。この段階で、第１の素子分離絶縁膜１３１の上に積層されたバックゲート電極となる第１ゲート電極１５１が形成される。第１ゲート絶縁膜１４１は、第１ゲート電極１５１によって覆われる。
また、第１ゲート電極１５１を形成する際には、第１ゲート電極１５１の底面１５１ａが、フィン型チャネル領域１８５の最下端部１８５ａとなる位置よりも深い位置に設けるように調整する。この位置の調整は、第１素子分離絶縁膜１３１の厚みを調整することによって行ってもよく、後述のトレンチ形成工程においてトレンチ１００の形成時に調整してもよい。
【００４３】
次に図１０に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ法によりシリコン酸化膜１６１を例えば１００ｎｍ程度の厚みに堆積する。
【００４４】
次に図１１に示すように、シリコン窒化膜１１２をストッパとするＣＭＰ法によってシリコン酸化膜１６１を研磨除去することにより、第１のゲート電極１５１上のみにシリコン酸化膜１６１を埋め込む。このシリコン酸化膜１６１は後述する第２素子分離領域Ｓ２を形成する際の半導体基板１０１（シリコン）のエッチング時に、第１ゲート電極１５１に対するエッチングのマスクとして機能する。また、このシリコン酸化膜１６１は、第１ゲート電極１５１と第２ゲート電極２２５の絶縁膜としても機能する。
【００４５】
（第２素子分離領域形成工程）
次に、第２素子分離領域形成工程では、半導体基板１０１の活性領域Ｋの長手方向両側となる位置に第２素子分離領域Ｓ２を形成すると同時に、第１素子分離領域Ｓ１と第２素子分離領域Ｓ２とに囲まれた活性領域Ｋを形成する。
【００４６】
具体的には、まず図１２に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、 シリコン窒化膜１１２及びシリコン酸化膜１１１を長手方向に沿って複数に分断するようにパターニングすることで、第２素子分離領域Ｓ２に対応するスリットパターン１２を設ける。スリットパターン１２を設けることで、半導体基板１０１が露出される。このとき、ゲート電極絶縁用のシリコン酸化膜１６１が残存するように、シリコン酸化膜１１１のエッチング量を１５ｎｍ程度とするが望ましい。
【００４７】
次に図１３に示すように、シリコン窒化膜１１２をマスクとして、スリットパターン１２から露出した半導体基板１０１を例えば２００ｎｍの深さまで選択的にエッチングして第２素子分離領域Ｓ２となる第２素子分離溝１２ａを形成する。スリットパターン１２内には、半導体基板１０１の他にゲート電極絶縁用のシリコン酸化膜１６１も露出されている。図１３の工程では、スリットパターン１２内の半導体基板１０１のみを選択的にエッチングすることで、シリコン窒化膜１１２及びシリコン酸化膜１１１の長手方向両側の位置にのみ第２素子分離溝１２ａを形成する。
【００４８】
次に図１４に示すように、公知のＨＤＰ−ＣＶＤ法（High Density Plasma CVD）により、半導体基板１０１の全面に４００ｎｍの厚みのシリコン酸化膜を堆積し、その後、堆積したシリコン酸化膜を、シリコン窒化膜１１２をストッパとするＣＭＰ法によって研磨除去する。この段階で、第２の素子分離領域Ｓ２となる第２素子分離溝１２ａが、シリコン酸化膜からなる第２素子分離絶縁膜１７１で充填される。すなわち、活性領域Ｋの長手方向に沿って延在する第１素子分離領域Ｓ１は、少なくとも第１素子分離絶縁膜１３１と第１のゲート電極１５１との積層膜で構成され、活性領域Ｋの短辺方向に沿って延在する第２素子分離領域Ｓ２の内第１素子分離領域Ｓ１と交差しない領域は、第２素子分離絶縁膜１７１の単層膜で構成される。
【００４９】
（トレンチ形成工程）
次に、トレンチ形成工程では、活性領域Ｋ内にトレンチ１００を形成すると同時に、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋにフィン型チャネル領域１８５を区画形成する。
【００５０】
具体的には、まず図１５に示すように、熱リン酸によりシリコン窒化膜１１２を除去した後、半導体基板１０１の全面にＬＰ−ＣＶＤ法によって厚さ１００ｎｍのシリコン窒化膜１７５を堆積する。次に、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜１７５をパターニングすることにより、シリコン窒化膜１７５にゲートトレンチパターン１３を設ける。ゲートトレンチパターン１３からは、活性領域Ｋ上のシリコン酸化膜１１１が露出した状態になる。
【００５１】
次に図１６に示すように、シリコン窒化膜１７５をマスクとして、例えばエッチングガスとしてＣＦ４とＡｒの混合ガスを用いて、シリコン酸化膜１１１を１０ｎｍ程度エッチングして活性領域Ｋの半導体基板１０１の表面を露出させる。次に、例えばＣｌ２（塩素）、ＨＢｒ（臭化水素）、Ｏ２（酸素）の混合ガスを用いてシリコン酸化膜１１１に対して高い選択比を持たせたシリコンエッチングを行うことにより、深さ８０ｎｍで壁面１００ａが略垂直な第１のトレンチ部１００ｂを設ける。
【００５２】
次に図1７に示すように、通常の熱酸化を行い、第１トレンチ部１００ｂの壁面１００ａを含む内壁全体に厚さ１０ｎｍのシリコン酸化膜１８１を成長させる。
【００５３】
次に図1８に示すように、例えばエッチングガスとしてＣＦ４とＡｒの混合ガスを用い異方性ドライエッチングを行うことにより、第１トレンチ部１００ｂの底部に形成されたシリコン酸化膜１８１を除去する。
【００５４】
次に図1９に示すように、熱リン酸を用いてシリコン窒化膜１７５を選択的に除去する。
【００５５】
次に図２０に示すように、例えばアンモニアを含む水溶液を用いた等方性エッチングにより半導体基板１０１をエッチングする。これにより、第１トレンチ部１００ｂの底部に露出されたシリコン（半導体基板１０１）がエッチングされて、Ａ−Ａ’断面に示すように、断面形状が略円弧状な壁面１００ｃを有する第２トレンチ部１００ｄが第１トレンチ部１００ｂと連通するように設けられる。第２トレンチ部１００ｄを形成するウエットエッチングは、凸部Ｔの側壁面Ｔ１に形成された第１ゲート絶縁膜１４１の一部が露出するまで行う。これにより、活性領域Ｋの第１トレンチ部１００ｂの両側に、半導体基板１０１から分離されたフィン型チャネル領域１８５が形成される。このように、フィン型チャネル領域１８５は、第１のトレンチ部１００ｂと第２のトレンチ部１００ｄとによって区画形成される。また、フィン型チャネル領域１８５は、その最下端部１８５ａが第２トレンチ部１００ｄによって半導体基板１０１から分断された状態になる。第２トレンチ部１００ｄの形成工程は、例えばＣＤＥ（Chemical Dry Etching）のような等方性ドライエッチングで行ってもよい。
【００５６】
（第２ゲート形成工程）
第２ゲート形成工程では、トレンチ１００の内部に第２ゲート絶縁膜１９１を形成するとともにトレンチ１００を埋める第２ゲート電極２２５を形成する。
【００５７】
具体的には、まず図２１に示すように、ＨＦ溶液を用いてシリコン酸化膜１１１、１８１を除去した後、例えば厚さ６ｎｍのシリコン酸化膜からなる第２ゲート絶縁膜１９１をトレンチ１００の内面に形成する。第２ゲート絶縁膜１９１の形成には通常の熱酸化法を用いることができるが、角部の丸め効果が大きい特徴のあるＩＳＳＧ（In Situ Steam Generation）酸化法を用いることが望ましい。
【００５８】
次に図２２に示すように、リンが１×１０２０／ｃｍ３の濃度でドープされた厚さ８０ｎｍのポリシリコン層２０１を半導体基板１０１の全面に形成する。ポリシリコン層２０１は、トレンチ１００の内部を完全に埋めるように形成する。その後、ポリシリコン層２０１上に、例えば厚さ５ｎｍの窒化タングステン（ＷＮ）と例えば厚さ７０ｎｍのタングステン（Ｗ）を順次積層して低抵抗膜２１１を形成する。次いで、通常のＬＰ−ＣＶＤ法によって例えば厚さ１４０ｎｍのシリコン窒化膜からなるキャップ絶縁膜２２１を堆積する。
【００５９】
次に図２３に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、キャップ絶縁膜２２１をパターニングすることにより、ゲートトレンチパターン１４を形成する。
【００６０】
次に図２４に示すように、キャップ絶縁膜２２１をマスクとしてドライエッチングを行い、低抵抗膜２１１およびポリシリコン層２０１をエッチング加工する。この段階で、キャップ絶縁膜２２１を有し、第１および第２トレンチ部１００ｂ、１００ｄを充填する第２ゲート電極２２５が形成される。この結果、以下の構成が得られる。半導体基板１０１に、第１素子分離絶縁膜１３１と第１ゲート電極１５１が積層された第１素子分離領域Ｓ１が活性領域Ｋの短辺方向両側に配設されている。活性領域Ｋには側壁が略垂直な第１トレンチ部１００ｂと、下方に連続する外周が円形状の第２トレンチ部１００ｄが形成されている。また、活性領域Ｋには、第１トレンチ部１００ｂと第１ゲート電極１５１との間に位置して相互に対向する一対のフィン型チャネル領域１８５が形成されている。トレンチ１００の内部はポリシリコン層２０１で埋設され、その上には低抵抗膜２１１およびキャップ絶縁膜２２１が積層されている。ポリシリコン層２０１と低抵抗膜２１１とによって第２ゲート電極２２５が構成されている。フィン型チャネル領域１８５は、第１ゲート絶縁膜１４１を介して第１ゲート電極１５１と接し、また第２ゲート絶縁膜１９１を介して第２ゲート電極２２５と接している。第１のゲート電極１５１上にはシリコン酸化膜１６１があり、第１のゲート電極１５１と第２ゲート電極２２５を絶縁している。
【００６１】
（ソース／ドレイン形成工程）
次に、ソース／ドレイン形成工程では、第２ゲート電極２２５を挟むトレンチ１００の両側の活性領域Ｋに、フィン型チャネル領域１８５と接続されるソース／ドレイン拡散領域２４１を形成する。
【００６２】
具体的には、まず図２５に示すように、ＬＰ−ＣＶＤ法によって例えば厚さ２５ｎｍのシリコン窒化膜２３１ａを半導体基板１０１の全面に堆積する。
【００６３】
次に図２６に示すように、周知のＳＡＣ（Self-Aligned Contact）法によりサイドウオール２３１を形成すると共にコンタクトホール１５を形成する。コンタクトホール１５は、第２ゲート電極２２５を挟んでトレンチ１００の両側に形成する。その後、コンタクトホール１５を介して活性領域Ｋに、ドーズ量１．０×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶの条件でリンをイオン注入し、さらに、ドーズ量１．０×１０１３／ｃｍ２、加速エネルギー３０ｋｅＶの条件で砒素をイオン注入する。次いで、例えば窒素等の不活性ガス雰囲気中で９００℃で１０秒の熱処理を行ない、活性領域Ｋにソース・ドレインとなる不純物拡散領域２４１を形成する。
【００６４】
次に図２７に示すように、ＬＰ−ＣＶＤ法を用いて、リンが１×１０２０／ｃｍ３の濃度でドープされたポリシリコン層を厚さ８０ｎｍで堆積し、堆積したポリシリコン層を、キャップ絶縁膜２２１をストッパとするＣＭＰ法によって研磨除去することにより、コンタクトプラグ２５１を形成する。このようにして、本実施形態のゲートトレンチ型のＭＯＳトランジスタＴｒが製造される。
【００６５】
（半導体記憶装置の一例）
その後周知の方法により、図２８に示すように、層間絶縁膜２６１及びビット線２６５を形成する。次に、層間絶縁膜２６１及びビット線２６５上に、層間絶縁膜２７１、２８１を積層した後、層間絶縁膜２８１に下部電極２８５、絶縁膜２８７及び上部電極２９１からなるキャパシタを形成する。続いて、層間絶縁膜２８１上に層間絶縁膜２９５を積層した後、配線２９７を形成する。さらに層間絶縁膜２９９を積層し、必要に応じて多層配線構造を形成する。以上の工程を経るにより、ＤＲＡＭのメモリセル（半導体記憶装置）が形成される。
【００６６】
図２９の平面図に示すように、第２ゲート電極２２５（ワード線）への給電コンタクト１８及び第１ゲート電極１５１（バックゲート）の給電コンタクト１７は、一点鎖線で囲んだメモリセル領域１６の外側の任意の位置に設けることが可能である。周知の技術を用いてコンタクトプラグ（給電コンタクト１８、１７）を形成し、上層配線とこれらを接続すればよい。
【００６７】
図３０には、図１に示す半導体装置１において、バックゲート電圧（第１ゲート電極１５１の電圧：ＶＢＧ）を０Ｖ、０．５Ｖ、１．０Ｖとした場合に、フィン型チャネル領域１８５を流れる電流（ＩＤ）のトレンチゲート（第２ゲート電極の電圧：ＶＧ）電圧依存性を示している。図３０から明らかなように、バックゲート電圧（ＶＢＧ）とトレンチゲート電圧（ＶＧ）とを調整することによりトランジスタの電流−電圧特性を広範囲に渡って制御でき、設計の自由度を大幅に向上できることが示されている。
【００６８】
また、図３１は、バックゲートとトレンチゲートを同じ電圧で掃引した場合のドレイン電流（ＩＤ）のトレンチゲート電圧（ＶＧ）依存性を示している。この動作状態においては、図中ＶＢＧ＝０Ｖとして示されるバックゲート電圧（ＶＢＧ）を一定とした動作に比べて、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作となる。
【００６９】
本実施例形態においては、バックゲート電極（第１ゲート電極１５１）をポリシリコンで形成したが、バックゲート電極をトレンチゲート電極（第２ゲート電極２２５）と同様にポリメタル構造で形成することもできる。この場合には、図８に示した工程において、第１素子分離領域Ｓ１を埋設しない程度の薄いポリシリコンを形成し、その後低抵抗膜でポリシリコン内部を埋設する方法を用いればよい。これにより、トレンチゲートと同様にバックゲートの低抵抗化が可能となるので、高速動作に好適となる。
【００７０】
（半導体記憶装置の他の例）
図３２は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
図３２に示す半導体記憶装置は、図２８に示したメモリセルの記憶素子として、キャパシタに代えて相変化素子Ｐｃを用いる点にある。図２６に示したポリシリコンプラグを形成する前までの構成は前実施形態と同じなので説明は省略する。
【００７１】
相変化素子Ｐｃは、タングステンプラグ３０１に接続された下部電極（ヒータープラグ）３１５と、基準電位コンタクト３３０ａを介して基準電位配線３４０に接続された上部電極３３０と、下部電極３１５と上部電極３３０との間に設けられた記録層３２５によって構成されている。符号２６１、３１２、３３５、３５１に示す層は層間絶縁膜である。なお、記録層３２５はサイドウオール３２１の内側に設けられているが、サイドウオール３２１は必須の構成ではない。
【００７２】
記録層３２５には相変化材料が用いられる。相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。記録層３２５の厚さは特に限定されないが、本実施形態では、例えば１０〜２００ｎｍに設定することができる。記録層３２５の成膜方法としては、スパッタリング法を用いることができる。
【００７３】
下部電極３１５はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極３１５の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【００７４】
上部電極３３０には、ＷやＴｉＮなどの高融点金属を用いることができる。また、基準電位コンタクト３３０ａの材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極３１５と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００７５】
以上のような構造を有する半導体記憶装置は、ＤＲＡＭの周辺回路を構成するワードドライバによって複数のワード線２２５のいずれか１本を活性化し、この状態で複数のビット線３１０の少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線２２５が活性化しているメモリセルでは、セルトランジスタがオンするため、対応するビット線は、相変化素子Ｐｃを介してビット線３１０に接続された状態となる。したがって、この状態で所定のビット線３１０に書き込み電流を流せば、相変化素子Ｐｃに含まれる記録層３２５を結晶相又はアモルファス相に変化させることができる。また、ビット線３１０に読み出し電流を流せば、相変化素子Ｐｃに含まれる記録層３２５が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【００７６】
以上説明した半導体装置及びその製造方法によれば、以下のような効果が得られる。
上記の半導体装置１によれば、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋにフィン型チャネル領域１８５が形成され、トレンチ１００にトレンチゲート電極２２５となる第２ゲート電極２０１が形成されるとともに、第１素子分離領域Ｓ１にはバックゲート電極となる第１ゲート電極１５１が形成されているので、一定のバックゲート電圧を印加しつつトレンチゲート型ＭＯＳトランジスタＴｒを動作させることができ、これにより、サブスレッショルド特性が向上し、さらにオン電流も増加するため、より微細化及び低電圧化に好適なデバイス動作を実現できる。
【００７７】
また、上記の半導体装置１によれば、第１ゲート電極１５１の下方に第１素子分離絶縁膜１３１が配置され、第２素子分離領域Ｓ２には第２素子分離絶縁膜１７１が形成されているので、第１、第２素子分離絶縁膜１３１，１７１によって活性領域を確実に分断することができる。
【００７８】
更に、上記の半導体装置１によれば、第１ゲート電極１５１がフィン型チャネル領域１８５の長手方向と平行な方向に延在するので、バックゲート電圧をフィン型チャネル領域１８５の全体に印加することができる。
また、上記の半導体装置によれば、第１ゲート電極１５１が金属を含んで構成された場合には、第１ゲート電極１５１を低抵抗化することができ、デバイスの高速動作が可能になる。
【００７９】
また、上記の半導体装置１によれば、第１ゲート電極１５１の底面１５１ａの位置がフィン型チャネル領域１８５の最下端部１８５ａより深い位置にあるので、バックゲート電圧をフィン型チャネル領域１８５の全体に印加することができる。
【００８０】
更に、上記の半導体装置１によれば、フィン型チャネル領域１８５が、第１トレンチ部１００ｂと第２トレンチ部１００ｄとにより区画形成され、その最下端部１８５ａが第２トレンチ部１００ｄによって半導体基板１０１から分断されているので、第２ゲート電極２２５とソース／ドレイン拡散領域２４１の電位差が閾値を超えたときに電流がフィン型チャネル領域１８５を流れ、半導体基板１０１には電流が流れないか、流れにくくなる。これにより、第２ゲート電極２２５の寄生容量を低減してデバイスの高速動作が可能になる。また、デバイスの動作時にはフィン型チャネル領域１８５が完全空乏化されるので、高価なＳＯＩ基板を用いることなく、ＳＯＩ構造のチャネルを形成できる。
【００８１】
また、上記の半導体装置１によれば、トレンチ１００を挟んで活性領域Ｋの幅方向両側にフィン型チャネル領域１８５が一対で形成されているので、ダブルゲート型のFin型FETを構成できる。
【００８２】
更に、上記の半導体装置１によれば、トレンチゲート型ＭＯＳトランジスタＴｒに接続された記憶素子とからなる半導体記憶装置が備えられているので、より微細化及び低電圧化に好適な半導体記憶装置を実現できる。
【００８３】
また、上記の半導体装置１によれば、記憶素子をキャパシタとすることで、より微細化及び低電圧化に好適なダイナミックランダムアクセスメモリ（ＤＲＡＭ）を構成できる。
更に、上記の半導体装置１によれば、記憶素子を相変化素子Ｐｃとすることで、より微細化及び低電圧化に好適な相変化型不揮発メモリ（ＰＲＡＭ）を構成できる。
【００８４】
次に、本発明の半導体装置１の製造方法によれば、第１素子分離領域Ｓ１を形成する際に、第１ゲート絶縁膜１３１と第１ゲート電極１５１とを形成し、また、トレンチ１００を形成する際に、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋにフィン型チャネル領域１８５を区画形成するので、第１ゲート電極１５１がフィン型チャネル領域１８５のバックゲートとして機能する半導体装置１を製造できる。
【００８５】
また、上記の半導体装置１の製造方法によれば、第１素子分離溝１１ａに第１素子分離絶縁膜１３１を形成し、凸部Ｔの側壁面Ｔ１に第１ゲート絶縁膜１４１を形成し、更に第１ゲート電極１５１を形成するので、第１素子分離領域Ｓ１によって活性領域Ｋを区画形成できると同時に、バックゲートとなる第１ゲート電極１５１を形成できる。
【００８６】
更に、上記の半導体装置１の製造方法によれば、第１ゲート電極１５１の底面１５１ａを、フィン型チャネル領域１８５の最下端部１８５ａとなる位置よりも深い位置に設けることで、バックゲート電圧をフィン型チャネル領域１８５の全体に印加することが可能な半導体装置１を製造できる。
【００８７】
また、上記の半導体装置１の製造方法によれば、第１トレンチ部１００ｂと第２トレンチ部１００ｄを形成すると同時に、フィン型チャネル領域１８５を形成すると共にフィン型チャネル領域１８５を半導体基板１０１から分断させることができ、ＳＯＩ構造のチャネルを容易に形成できる。
【００８８】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ、あるいは導電プラグや配線のレイアウトは一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【００８９】
［データ処理システム］
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
【００９０】
図３３は本実施形態のデータ処理システム４００の概略構成図である。データ処理システム４００はＣＰＵ（Central Processing Unit）４１０と半導体記憶装置４２０とを備えている。図３３ではＣＰＵ４１０はシステムバス４３０を介して半導体記憶装置４２０に接続されているが、システムバス４３０を介さずにローカルなバスによって接続されても良い。システムバス４３０は簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。またデータ処理システム４００では、必要に応じて半導体記憶装置以外の記憶装置４４０、入出力装置４５０がシステムバス４３０に接続される。
【００９１】
ここで入出力装置４５０には、例えば液晶ディスプレイなどのディスプレイデバイスが含まれ、半導体記憶装置以外の記憶装置４４０には、ハードディスクやＭＯドライブなどが含まれるが、これに限定されない。入出力装置４５０には、入力装置と出力装置のいずれか一方のみの場合も含まれる。半導体記憶装置４２０は、例えばＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）であり、具体的にはＳＲＡＭ（Static Random Access Memory）、ＳＤＲＡＭ（SynchronousDynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random-Access Memory）、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random-Access Memory）等のＤＲＡＭ、フラッシュメモリ等の半導体素子から構成される記憶媒体である。さらに、各構成要素の個数は、図３３では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
【００９２】
図３４は半導体記憶装置４２０の概略構成図である。半導体記憶装置４２０は、メモリアレイ部５０１、Ｘデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６、内部ＣＬＫ(Clock)回路部５０７、制御信号回路部５０８を備えている。
【００９３】
メモリアレイ部５０１は、複数のワード線ＷＬ（Word line）と、複数のビット線ＢＬ（Bit Line）と、センスアンプ回路ＳＡ（Sense Amplifier）とを備えており、それぞれのワード線ＷＬとビット線ＢＬの交点にメモリセルＭＣ（Memory Cell）が存在する。
【００９４】
メモリアレイ部５０１とデータラッチ回路５０５と入出力インターフェース部５０６は、データ転送用バスにより接続される。データ制御回路部５０４は、データラッチ回路部５０５におけるデータ転送を制御する。Ｘデコーダ部５０２及びＹデコーダ５０３は、メモリアレイ部５０１におけるメモリセルＭＣからの書き込み、読み出し等の動作を制御する。内部ＣＬＫ回路部５０７は、ＣＫ、／ＣＫ、ＣＫＥ（Clock Enable）が入力され、制御信号回路部５０８、Ｘデコーダ５０２、Ｙデコーダ５０３、データ制御回路部５０４で利用されるクロックを生成する。制御信号回路部５０８は、入力される／ＣＳ(Chip Select)、／ＲＡＳ(Row Address Strobe)、／ＣＡＳ（Column Address Strobe）、／ＷＥ(Write Enable)に基づいてＸデコーダ部５０２及びＹデコーダ５０３を制御する制御信号を生成して出力する。なお、／は、ロウレベルがアクティブレベルとなることを示す記号である。
【００９５】
ワード線ＷＬとビット線ＢＬの交点のそれぞれには、データを記憶するメモリセル（記憶素子）ＭＣが備えられている。メモリセルＭＣは、データを記憶するためのキャパシタあるいは相変化素子と、選択用のトランジスタにより構成され、当該トランジスタは、ゲート電極がワード線ＷＬに接続され、ドレインまたはソースの一方がビット線ＢＬに接続され、他方がキャパシタあるいは相変化素子に接続される。センスアンプ回路ＳＡは、データ記憶用キャパシタあるいは相変化素子からビット線に読み出されるデータを増幅する。
【００９６】
ここで、メモリセルＭＣ、センスアンプ回路ＳＡ、Ｘ制御回路、Ｙ制御回路の少なくとも一部には、本発明の半導体装置が備えられている。特に、メモリセルＭＣとセンスアンプＳＡを構成するトランジスタは、本発明に係るトレンチゲート型ＭＯＳトランジスタＴｒが好適に用いられる。本発明に係るトレンチゲート型ＭＯＳトランジスタＴｒは、所謂垂直型のＳＯＩチャネル領域を有するため、基板バイアス効果を低減でき、ショートチャネル効果を抑制し、サブスレッショルド特性を改善できる。これにより本発明の半導体装置によれば、電源電圧を低くしてもトランジスタＴｒのスイッチング動作を高速にでき、データ処理システム４００の高速化が図られる。また、本発明の半導体装置によれば、第１ゲート電極のゲート電圧を調整することでトランジスタＴｒの閾値を調整できるので、回路構成を簡素化することが可能になる。
【００９７】
また近年では、低消費電力化は時代の趨勢となっており、半導体装置を備えた種々の電子機器において低消費電力化のための技術開発が進められている。例えば、携帯電話やデジタルプレーヤー等の携帯型電子機器においては、小型、低消費電力でバッテリ寿命の長い電子機器が望まれており、電子機器に内蔵されるデータ処理システムにおいても、よりいっそうの小型化、低消費電力化が求められている。本発明の場合、データ処理システムを構成するトランジスタは２つのチャネル領域を有し、ダブルゲート電極型のＦｉｎＦＥＴ構造を有するトランジスタからなるため、データ処理システムを含む電子機器全体の小型化、低消費電力化が可能である。また、高速応答性によって処理スピードの速い高性能なデータ処理システム及び電子機器が提供できる。
【００９８】
このような事情は、本発明の半導体装置をＸデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６に適用した場合も同じである。さらに、ＣＰＵ４１０、記憶装置４４０、入出力装置４５０に本発明の半導体装置を適用した場合も同様である。データ処理システム４００の大きさ、駆動能力は、個々のトランジスタの大きさ、駆動能力に依存するため、これらのトランジスタを本発明の半導体装置に置き換えることで、小型で高性能なデータ処理システムを提供することができる。
【産業上の利用可能性】
【００９９】
本発明の活用例として、各種メモリを搭載した半導体装置等が挙げられる。ＤＲＡＭを一つの適用例として挙げられるが、ＲＡＭやＲＯＭ等のメモリ素子以外にも種々の半導体装置に広く適用できるのは勿論である。
【図面の簡単な説明】
【０１００】
【図１】図１は、本発明の実施形態である半導体装置を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＡ−Ａ’線に対応する断面模式図であり、（ｃ）は（ａ）のＢ−Ｂ’線に対応する断面模式図である。
【図２】図２は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図３】図３は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図４】図４は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図５】図５は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図６】図６は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図７】図７は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図８】図８は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図９】図９は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図１０】図１０は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図１１】図１１は、本発明の実施形態である半導体装置の製造方法を示す図であって、第１素子分離領域形成工程を説明する模式図である。
【図１２】図１２は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２素子分離領域形成工程を説明する模式図である。
【図１３】図１３は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２素子分離領域形成工程を説明する模式図である。
【図１４】図１４は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２素子分離領域形成工程を説明する模式図である。
【図１５】図１５は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図１６】図１６は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図１７】図１７は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図１８】図１８は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図１９】図１９は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図２０】図２０は、本発明の実施形態である半導体装置の製造方法を示す図であって、トレンチ形成工程を説明する模式図である。
【図２１】図２１は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２ゲート形成工程を説明する模式図である。
【図２２】図２２は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２ゲート形成工程を説明する模式図である。
【図２３】図２３は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２ゲート形成工程を説明する模式図である。
【図２４】図２４は、本発明の実施形態である半導体装置の製造方法を示す図であって、第２ゲート形成工程を説明する模式図である。
【図２５】図２５は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース／ドレイン形成工程を説明する模式図である。
【図２６】図２６は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース／ドレイン形成工程を説明する模式図である。
【図２７】図２７は、本発明の実施形態である半導体装置の製造方法を示す図であって、ソース／ドレイン形成工程を説明する模式図である。
【図２８】図２８は、本発明の実施形態である半導体記憶装置の一例を示す断面模式図である。
【図２９】図２９は、本発明の実施形態である半導体記憶装置の一例を示す平面模式図である。
【図３０】図３０は、フィン型チャネル領域を流れる電流ＩＤのトレンチゲート電圧ＶＧ（第２ゲート電圧）の依存性を示すグラフである。
【図３１】図３１は、フィン型チャネル領域を流れる電流ＩＤのトレンチゲート電圧ＶＧ（第２ゲート電圧）の依存性を示すグラフである。
【図３２】図３２は、本発明の実施形態である半導体記憶装置の別の例を示す断面模式図である。
【図３３】図３３は、本発明の実施形態であるデータ処理システムを示す概略構成図である。
【図３４】図３４は、本発明の実施形態である半導体記憶装置の概略構成図である。
【符号の説明】
【０１０１】
１…半導体装置、１００…トレンチ、１００ａ…垂直な壁面、１００ｂ…第１トレンチ部、１００ｃ…略円弧状な壁面、１００ｄ…第２トレンチ部、１０１…半導体基板、１３１…第１素子分離絶縁膜、１４１…第１ゲート絶縁膜、１５１…第１ゲート電極、１５１ａ…第１ゲート電極の底面、１７１…第２素子分離絶縁膜、１８５…フィン型チャネル領域、１８５ａ…フィン型チャネル領域の最下端部、１９１…第２ゲート絶縁膜、２２５…第２ゲート電極、２４１…ソース／ドレイン拡散領域、４００…データ処理システム、Ｋ…活性領域、Ｓ…素子分離領域、Ｓ１…第１素子分離領域、Ｓ２…第２素子分離領域、Ｔｒ…トレンチゲート型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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