(57)【要約】【課題】ラッチ回路のデータ信号を強誘電体キャパシタに保持させる半導体集積回路において、強誘電体キャパシタのインプリント特性の劣化を防止すること。【解決手段】データ信号Dを保持する信号保持部１２と、信号保持部１２にスイッチTR1、TR2を介して電気的に接続された強誘電体キャパシタF1、F2とを備えたラッチ回路１０を有し、所定の期間内のみスイッチスイッチTR1、TR2をオン状態にし、データ信号Dの電位に応じた残留分極量を強誘電体キャパシタF1、F2に保持させる半導体集積回路による。【選択図】図３
2009212736.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を保持する信号保持部と、前記信号保持部にスイッチを介して電気的に接続された強誘電体キャパシタとを備えたラッチ回路を有し、
所定の期間内のみ前記スイッチをオン状態にし、前記データ信号の電位に応じた残留分極量を前記強誘電体キャパシタに保持させることを特徴とする半導体集積回路。
【請求項２】
前記ラッチ回路は、クロック信号に同期して前記データ信号を取り込む入力部を更に有することを特徴とする請求項２に記載の半導体集積回路。
【請求項３】
前記ラッチ回路を複数段設け、前記クロック信号を分周する分周回路を構成したことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記ラッチ回路を複数段設け、前記クロック信号に同期して前記データ信号を前記ラッチ回路に順次シフトさせるシフトレジスタを構成したことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記ラッチ回路を並列に複数個設け、前記クロック信号に同期して複数ビットのデータ信号のそれぞれのビットを前記ラッチ回路の各々に取り込ませるデータレジスタを構成したことを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータ等に搭載される半導体集積回路では、低消費電力化の要求が厳しくなりつつある。
【０００３】
低消費電力化を図るには、例えば、マイクロコンピュータ内で使用されていないモジュールへの電源電圧の供給を停止し、そのモジュールでの消費電流をゼロとする方法がある。しかしながら、モジュール内には、シフトレジスタや分周回路等のような揮発性のラッチ回路を有するものがあり、電源電圧の供給を停止したのではこれらのラッチ回路に保持されていたデータ信号が消失してしまう。
【０００４】
これを解決するため、ラッチ回路に強誘電体キャパシタを補助的に設け、そのラッチ回路に保持されているデータ信号を強誘電体キャパシタに保持させた後に、電源電圧の供給を停止する方法が提案されている（特許文献１）。
【０００５】
図１は、特許文献１が開示するラッチ回路５の要部を示す図である。
【０００６】
この回路５では、保持されているデータ信号がインバータ１の出力端子Mから出力される。そして、インバータ１の入力端子Nと出力端子Mには、それぞれ強誘電体キャパシタ２、３が接続されている。なお、各強誘電体キャパシタ２、３の一方の電極は、それぞれ端子Pに共通に接続されており、ラッチ回路５に電源電圧を供給しているときは接地電位にされる。
【０００７】
強誘電体キャパシタ２、３は、強誘電体薄膜の分極を利用してデータ信号を保持するものであり、電源を切った後でもデータ信号を保持する不揮発性メモリとして機能する。
【０００８】
したがって、ラッチ回路５に電源電圧の供給を停止した後でも、入力端子Ｎと出力端子Ｍの電位が強誘電体キャパシタ２、３に保持される。そして、電源電圧の供給を再び開始した後に、強誘電体キャパシタ２、３に保持されていた電位がラッチ回路５に取り込まれ、データ信号の消失が防止される。
【０００９】
ところで、電源電圧が供給されている状態では、インバータ１の入力端子Nと出力端子Mの電位はそれぞれ逆の電位となり、一方がL電位で他方がH電位となる。また、端子Pは接地電位となっているから、強誘電体キャパシタ２、３のどちらか一方には必ずH電位が印加されることになる。また、インバータ１の出力が反転することで、各強誘電体キャパシタ２、３に保持される電位も反転する。
【００１０】
ところが、このように強誘電体キャパシタ２、３の電位が繰り返し反転したり、同じ電位が強誘電体キャパシタ２、３に長時間印加されると、強誘電体キャパシタ２、３のインプリント特性が劣化してしまう。
【００１１】
図２は、強誘電体キャパシタのインプリント特性の劣化を模式的に示す図である。
【００１２】
同図において、横軸は強誘電体キャパシタの電極間の電圧Vを示し、縦軸は強誘電体薄膜の残留分極電荷量Qswを示す。
【００１３】
そして、実線で示される曲線は、インプリント特性が劣化していない状態での強誘電体キャパシタのヒステリシス曲線である。
【００１４】
インプリント特性が劣化すると、ヒステリシス曲線は点線で示されるように下側にシフトする。こうなると、例えば電圧が０のときの残留分極量が、元々はQsw1であったものがQsw2に低下し、強誘電体キャパシタにデータを書き込みにくくなってしまう。
【００１５】
この他に、本発明に関連する技術が次の特許文献３にも開示されている。
【特許文献１】特開２００４−２１２４７７号公報
【特許文献２】特開２００４−７８７７２号公報
【特許文献３】特開２０００−７７９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ラッチ回路のデータ信号を強誘電体キャパシタに保持させる半導体集積回路において、強誘電体キャパシタのインプリント特性の劣化を防止することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、データ信号を保持する信号保持部と、前記信号保持部にスイッチを介して電気的に接続された強誘電体キャパシタとを備えたラッチ回路を有し、所定の期間内のみ前記スイッチをオン状態にし、前記データ信号の電位に応じた残留分極量を前記強誘電体キャパシタに保持させる半導体集積回路が提供される。
【発明の効果】
【００１８】
本発明によれば、強誘電体キャパシタにデータ信号を保持させるので、所定の期間を経過した後においてラッチ回路への電源電圧の供給を停止しても、データ信号が消失することがない。しかも、その強誘電体キャパシタは、スイッチがオン状態になったときだけ信号保持部と電気的に接続されるので、強誘電体キャパシタの両極板間に長期間にわたって電圧が印加されず、強誘電体キャパシタのインプリント特性の劣化を防止できる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００２０】
なお、以下の各実施形態では、ある信号「S」の反転信号を記号「S＼」で表す。また、ある端子「T」に入力される信号の反転信号が入力される端子を記号「TX」で表す。
【００２１】
（１）第１実施形態
図３は、本実施形態に係る半導体集積回路が備えるラッチ回路１０の回路図である。
【００２２】
このラッチ回路１０は、第１〜第３クロックドインバータINV1〜INV3と、第１、第２トランスファトランジスタTR1、TR2と、第１、第２強誘電体キャパシタF1、F2とを有する。
【００２３】
このうち、第３クロックドインバータINV3は、入力端子Dからデータ信号Dを取り込む入力部１１として機能するものであって、電源線と接地線との間にpチャンネルトランジスタP1、P2とnチャンネルトランジスタN1、N2とを直列に接続してなる。
【００２４】
pチャンネルトランジスタP1とnチャンネルトランジスタN1のそれぞれのゲートは接続されており、これらのゲートにデータ信号Dが印加される。また、nチャンネルトランジスタN2のゲートには端子Cからクロック信号が入力され、pチャンネルトランジスタP2のゲートには端子CXからクロック信号の反転信号が入力される。
【００２５】
また、第３クロックドインバータINV3の出力端にはリセットトランジスタTR3のソース／ドレインが接続される。そのリセットトランジスタTR3は、リセット信号RSTがH電位になったときにオン状態となり、第３クロックドインバータINV3の出力端の電位を接地電位にリセットする。以下では、特に断らない限り、リセット信号RSTがL電位でリセットトランジスタTR3がオフ状態になっているものとして説明する。
【００２６】
このような第３クロックドインバータINV3では、クロック信号CがH電位となると、トランジスタN2、P2がオン状態となり、トランジスタN1、P1のオン・オフ状態に応じて接地電位GND又は電源電位VddがノードAに出力される。データ信号DがH電位のときは、トランジスタN1がオン状態でトランジスタP1がオフ状態となるので、ノードAに接地電位（L電位）GNDが出力される。データ信号DがL電位のときは、これとは逆に電源電位（H電位）VddがノードAに出力される。
【００２７】
一方、クロック信号CがL電位となると、トランジスタN2、P2がオフ状態となるため、ノードAはハイインピーダンス状態となり、データ信号Dの電位レベルによらずにノードAの電位が固定される。
【００２８】
このように、第３クロックドインバータINV3は、クロック信号Cに同期してデータ信号Dを取り込み、その反転信号を後段に出力する機能を有する。
【００２９】
これと同様の機能を第１、第２クロックドインバータINV1、INV2も有する。
【００３０】
第１、第２クロックドインバータINV1、INV2は、互いにループ状に接続されて、データ信号Dをラッチ（保持）するための信号保持部１２として機能する。
【００３１】
このうち、第１クロックドインバータINV1は、直列に接続されたpチャンネルトランジスタP5、P6とnチャンネルトランジスタN5、N6とを有し、ノードAの電位を反転した電位をクロック信号C1に同期して出力端子Qに出力する。
【００３２】
一方、第２クロックドインバータINV2は、直列に接続されたpチャンネルトランジスタP3、P4とnチャンネルトランジスタN3、N4とを有し、ノードBの電位を反転した電位をクロック信号C2に同期してノードAに出力する。
【００３３】
このようなクロックドインバータINV1、INV2のうち、ラッチ回路１０の出力側にある第１クロックドインバータINV1のことを出力バッファと呼び、第２クロックドインバータINV2のことを抵抗帰還部と呼ぶ場合もある。
【００３４】
第１強誘電体キャパシタF1は、スイッチとして機能する第１トランスファトランジスタTR1を介して、第１、第２クロックドインバータINV1、INV2のインバータループの出力端に相当するノードBと電気的に接続される。
【００３５】
そして、第２強誘電体キャパシタF2は、第２トランスファトランジスタTR2を介して、上記インバータループの入力端に相当するノードAと電気的に接続される。
【００３６】
なお、第１、第２強誘電体キャパシタF1、F2の両電極のうち、ノードA、Bに接続されていない方の電極はプレート端子PLに接続される。
【００３７】
次に、このラッチ回路１０のラッチ動作について説明する。
【００３８】
データ信号Dをラッチするときには、トランスファトランジスタTR1、TR2はオフ状態となっており、第１、第２強誘電体キャパシタF1、F2はそれぞれノードB、Aから切り離された状態となる。
【００３９】
その後、ラッチすべきデータ信号Dが入力部１１に入力され、クロック信号C、C1、C2の全てがH電位になると、第１、第２クロックドインバータINV1、INV2のループにデータ信号Dがラッチされ、該データ信号Dが出力端子Qから出力される。
【００４０】
この状態で、クロック信号C、C1、C2の中にL電位になるものが存在しても、ノードA、Bの電位レベルは変動しないので、データ信号Dのラッチ状態が維持され、出力端子Qからデータ信号Dが出力され続ける。
【００４１】
このようなラッチ回路１０は、マイクロコンピュータが備えるCPUのモジュール内において、シフトレジスタ等の一部として使用するのが好適である。
【００４２】
その場合、データ信号Dやクロック信号C、C1、C2の電位レベルに変動がなく、第１〜第３トランジスタINV1〜INV3を構成するトランジスタのオン・オフ状態が変動しない場合でも、これらのトランジスタのソース−ドレイン間にリーク電流が流れることがある。
【００４３】
そのリーク電流はマイクロコンピュータの低消費電力化を妨げるものであるから、この場合はラッチ回路１０への電源電圧Vddの供給を停止し、リーク電流を０とするのが好ましい。
【００４４】
このように電源電圧Vddの供給を停止するモードを以下ではスタンバイモードと呼ぶことにする。
【００４５】
ラッチ回路１０をスタンバイモードに移行させるには、次のような動作を行えばよい。
【００４６】
図４は、スタンバイモードの前後におけるラッチ回路１０の動作を示すタイミングチャートである。
【００４７】
スタンバイ移行期間では、クロック信号CをL電位にすることで、トランジスタN2、P2をオフ状態にし、ノードAをVddとGNDの双方から切り離す。なお、そのクロック信号Cは、マイクロコンピュータ内のシステムクロック信号CLに同期しており、システムクロック信号CL立ち上がりによりL電位となる。
【００４８】
そして、リード信号RDをH電位にすることにより、第１、第２トランスファトランジスタTR1、TR2をオン状態にする。また、プレート信号PLをH電位とする。
【００４９】
このとき、出力端子QからH電位のデータ信号Dが出力されている場合は、第１強誘電体キャパシタF1の両極板間の電位差がゼロとなるので、第１強誘電体キャパシタF1には残留分極は生じない。一方、L電位のノードAに電気的に接続されている第２強誘電体キャパシタF2では、両極板間の電位差がH電位となり、残留分極が生ずる。
【００５０】
これとは逆に、出力端子QからL電位のデータ信号Dが出力されている場合には、残留分極は第１強誘電体キャパシタF1に生じ、第２強誘電体キャパシタF2には生じない。
【００５１】
このようにしてスタンバイ移行期間が終了すると、電源電圧Vddの供給を停止し、ラッチ回路１０はスタンバイモードとなる。
【００５２】
スタンバイモード中であっても、ラッチ回路１０にラッチされていたデータ信号Dは、上記のように第１、第２強誘電体キャパシタF1、F2に残留分極の形で保持されるので、データ信号Dが消失するおそれはない。
【００５３】
一方、スタンバイモードから復帰させるには、スタンバイ復帰期間において、各クロック信号C、C1、C2をL電位にする。これにより、トランジスタP2、N2、P4、N4、P6、N6がオフ状態となり、ノードA、BがVddとGNDの双方から切り離される。
【００５４】
この状態で、リード信号RDをH電位にしてトランスファトランジスタTR1、TR2をオン状態にし、更にプレート信号PLをH電位にする。
【００５５】
ここで、スタンバイモード前にラッチされていたデータ信号DがH電位の場合は、第１強誘電体キャパシタF1に残留分極が生じていないので、強誘電体キャパシタF1の両極板間の電位差が０であり、ノードBの電位がプレート信号PLと同じH電位になる。一方、第２強誘電体キャパシタF2には残留分極が生じており、その残留分極電荷量に応じた分だけノードAの電位はPL端子よりも低いため、プレート信号PLの電位をH電位としてもノードAの電位はL電位となる。
【００５６】
同様に、スタンバイモード前にラッチされていたデータ信号DがL電位のときは、ノードAの電位がH電位、ノードBの電位がL電位となる。
【００５７】
このようにして、各ノードA、Bの電位がスタンバイモード移行前の状態に復帰される。
【００５８】
この後は、通常の動作に戻り、入力端子Dから入力されるデータ信号Dが信号保持部１２にラッチされる。
【００５９】
以上説明した本実施形態によれば、電源電圧の供給を停止してラッチ回路１０をスタンバイモードにする場合であっても、ラッチされていたデータ信号Dが第１、第２強誘電体キャパシタQに保持されるので、そのデータ信号Dが消失しない。
【００６０】
しかも、第１、第２強誘電体キャパシタF1、F2の前段に第１、第２トランスファトランジスタTR1、TR2を設け、スタンバイモードへの移行期間やスタンバイ復帰期間のような所定期間のみこれらのトランジスタTR1、TR2をオン状態にし、これ以外の期間ではオフ状態にする。
【００６１】
そのため、上記の所定期間以外の期間では、第１、第２強誘電体キャパシタF1、F2が信号保持部１２から切り離され、ノードA、Bの電位が各強誘電体キャパシタF1、F2に印加されない。よって、各強誘電体キャパシタF1、F2にノードA、Bの電位が長時間印加されたり、これらのノードの電位の反転に伴って強誘電体キャパシタF1、F2の極板間の電位が繰り返し反転することがない。これにより、強誘電体キャパシタF1、F2が備える強誘電体薄膜のインプリント特性の劣化を防止することができるようになる。
【００６２】
（２）第２実施形態
本実施形態では、第１実施形態で説明したラッチ回路をシフトレジスタに適用する。
【００６３】
図５は、本実施形態に係る半導体集積回路が備えるシフトレジスタ２０の回路図である。
【００６４】
このシフトレジスタ２０は、CPU等のマイクロコンピュータの内部に設けられるものであって、第１〜第４ラッチ回路２１〜２４を有する。各ラッチ回路２１〜２４の各々の回路構成は、第１実施形態で説明したラッチ回路１０（図３参照）のそれと同じである。
【００６５】
そして、前段のラッチ回路の出力端子Qが後段の入力端子Dに接続されると共に、クロック信号CLKが第１、第３ラッチ回路２１、２３のクロック端子Cに入力され、その半端信号CLK＼が第２、第４ラッチ回路２２、２４の端子CXに入力される。
【００６６】
また、各ラッチ回路２１〜２４のクロック端子C1、C2は共通であり、該クロック端子C1、C2にスタンバイ解除信号RDSTBが入力される。同様に、クロック端子CX1、CX2は各ラッチ回路２１〜２４に共通であり、スタンバイ解除信号RDSTBの反転信号RDSTB＼がクロック端子CX1、CX2に入力される。
【００６７】
図６は、このシフトレジスタ２０の動作を示すタイミングチャートである。
【００６８】
シリアルデータ取込期間では、第１ラッチ回路２１の入力端子Dに入力されるシフトデータDSが、クロック信号CLKの立ち上がり時に第１ラッチ回路２１にラッチされる。
そして、クロック信号CLKの次の立下り時にそのシフトデータSDが第２ラッチ回路２２にラッチされる。このような動作がクロック信号CLKに同期して行われ、シフトデータDSが後段の第３、第４ラッチ回路２３、２４に順次シフトされていく。
【００６９】
シリアルデータ取込停止期間では、クロック信号CLKの供給が停止され、シリアルデータ取込停止期間の直前でのシフトデータDSが各ラッチ回路２１〜２４にラッチされる。
【００７０】
その後、スタンバイ移行期間に移り、このシフトレジスタ２０を備えたマイクロコンピュータ内のスタンバイ信号STBに基づき、リード信号RDとプレート信号PLがH電位となる。
【００７１】
これにより、第１実施形態で説明したように、各ラッチ回路２１〜２４にラッチされているシフトデータが、これらのラッチ回路内の強誘電体キャパシタF1、F2（図３参照）に保持される。
【００７２】
この後に、スタンバイモードに移行し、シフトレジスタ２０への電源電圧Vddの供給が停止され、シフトレジスタ２０での消費電力がゼロとなる。
【００７３】
そして、所定期間が経過した後、スタンバイ復帰期間に移る。
【００７４】
スタンバイ復帰期間では、スタンバイ解除信号RDSTBの立ち上がりに基づき、リード信号RDとプレート信号PLが共にH電位となる。これにより、第１実施形態で説明したように、強誘電体キャパシタF1、F2（図３参照）に保持されていたシフトデータDSが第１〜第４ラッチ回路２１〜２４に取り込まれ、スタンバイモード前の状態に復帰する。
【００７５】
この後は、再びシリアルデータ取込期間に移り、シフトデータDSを各ラッチ回路２１〜２４に順次取り込んで行く。
【００７６】
以上説明した本実施形態によれば、図５を参照して説明したように、シフトレジスタ２０の第１〜第４ラッチ回路２１〜２４に第１実施形態で説明したラッチ回路１０を適用した。そのため、スタンバイモードにおいてシフトレジスタ２０への電源電圧Vddの供給を停止しても、その直前に各ラッチ回路２１〜２４に保持されていたデータが、ラッチ回路２１〜２４のそれぞれの強誘電体キャパシタF1、F2（図３参照）に保持されるので、データの消失を防止できる。
【００７７】
しかも、第１実施形態で説明したように、その強誘電体キャパシタF1、F2には、スタンバイモードへの移行期間やスタンバイ復帰期間のみ電圧が印加されるので、電圧を長時間印加することによる強誘電体薄膜のインプリント特性の劣化を防止できる。
【００７８】
（３）第３実施形態
本実施形態では、第１実施形態で説明したラッチ回路をデータレジスタに適用する。
【００７９】
図７は、本実施形態に係る半導体集積回路が備えるデータレジスタ３０の回路図である。
【００８０】
そのデータレジスタ３０は、CPU等のマイクロコンピュータの内部に設けられるものであって、第１実施形態で説明したラッチ回路１０とそれぞれ同じ回路構成の第１〜第８ラッチ回路３１〜３８を有する。
【００８１】
図示のように、各ラッチ回路３１〜３８は並列に設けられ、各々の端子Cにはアドレスデコーダ信号（クロック信号）ADDRが共通に入力される。そして、アドレスデコーダ信号ADDRの反転信号ADDR＼が、各ラッチ回路３１〜３８の端子CXに共通に入力される。
【００８２】
更に、ラッチ回路３１〜３８のそれぞれの端子C1、C2にはスタンバイ解除信号RDSTBが共通に入力され、その反転信号RDSTB＼がラッチ回路３１〜３８のそれぞれの端子CX1、CX2に入力される。
【００８３】
それらのラッチ回路３１〜３８のそれぞれの入力端子Dは独立しており、８ビットのデータバス信号DBUSのそれぞれのビットが各ラッチ回路３１〜３８の各々に取り込まれる。取り込まれた各ビットは、出力端子Qからデータレジスタ信号DRの各ビットとして出力され、そのデータレジスタ信号DRによってCPUの周辺回路等が制御される。
【００８４】
図８は、このデータレジスタ３０の動作を示すタイミングチャートである。
【００８５】
これに示されるように、CPUの命令サイクルの１サイクルであるインストラクションサイクルが終了すると、データレジスタ３０へのデータの書き込み期間に移る。
【００８６】
その書き込み期間では、各ラッチ回路３１〜３８のクロック端子Cに入力されているアドレスデコーダ信号ADDRがH電位となり、これと同期してデータバス信号DBUSの各ビットが各々のラッチ回路３１〜３８に取り込まれる。
【００８７】
そして、このようにラッチされたデータバス信号DBUSの各ビットが、データレジスタ信号DRの各ビットとして出力される。
【００８８】
なお、図８では、データバス信号DBUSの偶数ビットがH電位で奇数ヒットがL電位の「０１０１０１０１」の場合を例示しているが、基本的にはデータバス信号DBUSの各ビットは独立しており、図示の例に限定されるものではない。
【００８９】
その後、スタンバイ移行期間に移り、CPU内部のスタンバイ信号STBがH電位に立ち上がったのを受けて、リード信号RDとプレート信号PLがH電位となる。これにより、第１実施形態で説明したように、各ラッチ回路３１〜３８にラッチされていたデータバス信号DBUSの各ビットが、各々のラッチ回路３１〜３８の強誘電体キャパシタF1、F2（図３参照）に保持される。
【００９０】
続いて、スタンバイモードに移り、電源電圧Vddの供給が停止される。このとき、スタンバイモードの直前のデータバス信号DBUSは、上記のように強誘電体キャパシタF1、F2に保持されているので、消失するおそれはない。
【００９１】
次いで、スタンバイ復帰期間に入ると、スタンバイ解除信号RDSTBが立ち上がってH電位となる。これを受けて、リード信号RDとプレート信号PLもH電位となる。これにより、第１実施形態で説明したように、強誘電体キャパシタF1、F2に保持されていたデータバス信号DBUSの各ビットがラッチ回路３１〜３８の各々に取り込まれ、スタンバイモードの直前の状態に復帰することができる。
【００９２】
この後は、インストラクションサイクル等のCPUの命令サイクルが通常通り行われることになる。
【００９３】
以上説明した本実施形態によれば、データレジスタ３０の第１〜第８ラッチ回路３１〜３８に第１実施形態で説明したラッチ回路１０を適用したので、スタンバイモード直前のデータバス信号DBUSが強誘電体キャパシタF1、F2に保持され、そのデータの消失を防止できる。
【００９４】
更に、第１実施形態と同様に、強誘電体キャパシタF1、F2には、スタンバイモードへの移行期間やスタンバイ復帰期間のみ電圧が印加されるので、電圧を長時間印加することによる強誘電体薄膜のインプリント特性の劣化を防止できる。
【００９５】
（４）第４実施形態
本実施形態では、第１実施形態で説明したラッチ回路を分周回路に適用する。
【００９６】
図９は、本実施形態に係る半導体集積回路が備える分周回路４０の回路図である。
【００９７】
この分周回路４０は、CPU等のマイクロコンピュータの内部に設けられるものであって、リセット信号RSTが共通に入力される第１分周回路４１と第２分周回路４２とを有する。図示のように、第１分周回路４１の出力端子Jは、第２分周回路４２のクロック端子CLKに接続される。また、第２分周回路４２の端子CLK＼には、インバータ４３を介して第１分周回路４１の出力端子Jが接続される。
【００９８】
図１０は、第１、第２分周回路４１、４２のそれぞれの回路図である。
【００９９】
各分周回路４１、４２は、第１、第２ラッチ回路４６、４７とインバータ４８とを有する。第１、第２ラッチ回路４６、４７の回路構成は、第１実施形態で説明したラッチ回路１０（図３参照）のそれと同様であって、スタンバイモードに移行する直前のデータを保持するための強誘電体キャパシタF1、F2（図３参照）がラッチ回路４６、４７のそれぞれに設けられる。
【０１００】
そして、クロック信号CLKが第１ラッチ回路４６のクロック端子Cと第２ラッチ回路４７の端子CXに入力され、クロック信号CLKの反転信号CLK＼が第１ラッチ回路４６の端子CXと第２ラッチ回路４７の端子クロック端子Cに入力される。
【０１０１】
また、第１ラッチ回路４６の出力端子Qは第２ラッチ回路４７の入力端子Dに接続され、第２ラッチ回路４７の出力端子Qはインバータ４８を介して第１ラッチ回路４６の入力端子Dに接続される。
【０１０２】
図１１は、この分周回路の動作を示すタイミングチャートである。なお、図１１において、符号G〜Kは、図９及び図１０中の各ノードG〜Kの電位を示す。
【０１０３】
また、分周回路スタンバイ解除信号FDSTBは、第１、第２ラッチ回路４６、４７のそれぞれの端子C1、C2（図３参照）に共通に入力される信号であり、その反転信号FDSTB＼は第１、第２ラッチ回路４６、４７のそれぞれの端子CX1、CX2に共通に入力される。なお、図１０では図が煩雑になるのでこれらの端子C1、C2、CX1、CX2を省略している。
【０１０４】
図１１に示されるように、通常動作期間では、リセット信号RSTの立ち上がりと共にクロック信号CLKに対する分周動作が開始し、クロック信号CLKを２分周した信号がノードG〜Jから出力され、４分周した信号がノードKから出力される。
【０１０５】
通常動作期間の終了後は、スタンバイ移行期間に移る。
【０１０６】
スタンバイ移行期間では、CPU内部のスタンバイ信号STBがH電位に立ち上がり、これを受けてリード信号RDとプレート信号PLがH電位となる。これにより、第１、第２ラッチ回路４６、４７のそれぞれの出力端子Qから出力されていたデータ信号が、各ラッチ回路４６、４７の強誘電体キャパシタF1、F2（図３参照）に保持される。
【０１０７】
その後、スタンバイ期間に移り、電源電圧Vddの供給が停止される。このとき、スタンバイ期間の直前のデータ信号は、上記のように強誘電体キャパシタF1、F2に保持されているので、消失するおそれはない。
【０１０８】
次いで、スタンバイ復帰期間に入るとリード信号RD、プレート信号PL、及び分周回路スタンバイ解除信号FDSTBがH電位となる。これにより、第１実施形態で説明したように、各強誘電体キャパシタF1、F2に保持されていたデータ信号がラッチ回路４６、４７の各々に取り込まれ、スタンバイ期間の直前の状態に復帰する。
【０１０９】
この後は通常動作に戻り、クロック信号CLKに対する分周動作が再び行われることになる。
【０１１０】
以上説明した本実施形態によれば、第１、第２分周回路４１、４２のそれぞれが備える第１、第２ラッチ回路４６、４７に第１実施形態で説明したラッチ回路１０を適用した。
【０１１１】
これにより、スタンバイモード直前のデータ信号が強誘電体キャパシタF1、F2（図３参照）に保持されてそのデータの消失を防止できると共に、強誘電体キャパシタF1、F2に電圧を長時間印加することによる強誘電体薄膜のインプリント特性の劣化を防止できる。
【０１１２】
以下に、本発明の特徴を付記する。
【０１１３】
（付記１）  データ信号を保持する信号保持部と、前記信号保持部にスイッチを介して電気的に接続された強誘電体キャパシタとを備えたラッチ回路を有し、
所定の期間内のみ前記スイッチをオン状態にし、前記データ信号の電位に応じた残留分極量を前記強誘電体キャパシタに保持させることを特徴とする半導体集積回路。
【０１１４】
（付記２）  前記信号保持部は、第１インバータ及び第２インバータのインバータループにより前記データを保持し、
前記インバータループの入力端と出力端の少なくとも一方に、前記スイッチを介して前記強誘電体キャパシタの一方の電極が電気的に接続されたことを特徴とする付記１に記載の半導体集積回路。
【０１１５】
（付記３）  前記第１インバータは出力バッファであり、前記第２インバータは帰還抵抗であることを特徴とする付記２に記載の半導体集積回路。
【０１１６】
（付記４）  前記第１インバータ及び前記第２インバータは、クロックドインバータであることを特徴とする付記２又は付記３に記載の半導体集積回路。
【０１１７】
（付記５）  前記ラッチ回路は、クロック信号に同期して前記データ信号を取り込む入力部を更に有することを特徴とする付記１〜４のいずれかに記載の半導体集積回路。
【０１１８】
（付記６）  前記ラッチ回路を複数段設け、前記クロック信号を分周する分周回路を構成したことを特徴とする付記５に記載の半導体集積回路。
【０１１９】
（付記７）  前記ラッチ回路を複数段設け、前記クロック信号に同期して前記データ信号を前記ラッチ回路に順次シフトさせるシフトレジスタを構成したことを特徴とする付記５に記載の半導体集積回路。
【０１２０】
（付記８）  前記ラッチ回路を並列に複数個設け、前記クロック信号に同期して複数ビットのデータ信号のそれぞれのビットを前記ラッチ回路の各々に取り込ませるデータレジスタを構成したことを特徴とする付記５に記載の半導体集積回路。
【０１２１】
（付記９）  前記ラッチ回路はプレート端子を更に有し、前記ラッチ回路に接続されていない方の前記強誘電体キャパシタの電極が前記プレート端子に接続されたことを特徴とする付記１〜８のいずれかに記載の半導体集積回路。
【０１２２】
（付記１０）  前記所定の期間を経過した後に、前記ラッチ回路への電源電圧の供給を停止することを特徴とする付記１〜９のいずれかに記載の半導体集積回路。
【図面の簡単な説明】
【０１２３】
【図１】図１は、特許文献１が開示するラッチ回路の要部を示す図である。
【図２】図２は、強誘電体キャパシタのインプリント特性の劣化を模式的に示す図である。
【図３】図３は、本発明の第１実施形態に係る半導体集積回路が備えるラッチ回路の回路図である。
【図４】図４は、図３に示すラッチ回路の動作を示すタイミングチャートである。
【図５】図５は、本発明の第２実施形態に係る半導体集積回路が備えるシフトレジスタの回路図である。
【図６】図６は、図５に示すシフトレジスタの動作を示すタイミングチャートである。
【図７】図７は、本発明の第３実施形態に係る半導体集積回路が備えるデータレジスタの回路図である。
【図８】図８は、図７に示すデータレジスタの動作を示すタイミングチャートである。
【図９】図９は、本発明の第４実施形態に係る半導体集積回路が備える分周回路の回路図である。
【図１０】図１０は、図９の第１、第２分周回路のそれぞれの回路図である。
【図１１】図１１は、図８及び図９に示す分周回路の動作を示すタイミングチャートである。
【符号の説明】
【０１２４】
１…インバータ、２、３…強誘電体キャパシタ、５、１０…ラッチ回路、１１…入力部、１２…信号保持部、２０…シフトレジスタ、２１〜２４…第１〜第４ラッチ回路、３０…データレジスタ、３１〜３８…第１〜第８ラッチ回路、４０…分周回路、４１、４２…第１、第２分周回路、４６、４７…第１、第２ラッチ回路、４８…インバータ、INV1〜INV3…第１〜第３クロックドインバータ、TR1、TR2…第１、第２トランスファトランジスタ、TR3…リセットトランジスタ、F1、F2…第１、第２強誘電体キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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