(57)【要約】【課題】フエイスアップ搭載された半導体チップと高低差のある基板上の電極とを、半導体チップのフエイスダウン接続により接続する。【解決手段】基板１０上にフエイスアップ搭載された第１半導体チップ２１の第１電極１１と、基板１０上に形成された第２電極１２とを、フエイスダウンボンディングされた第２半導体チップ２２〜２４により接続する。この第２半導体チップは、薄く可撓性を有し、フエイスダウンボンディングの際の押圧により弾性変形し、第１電極１１と第２電極１２の間に段差部２２−１を形成する。段差部２２−１が高低差を吸収してボンディングが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上にフエイスアップ搭載された、上面に第１電極を備える第１半導体チップと、
前記第１半導体チップの外側に延在する前記基板上に形成された第２電極と、
前記第１電極及び前記第２電極にフエイスダウンボンディングされた第２半導体チップとを有し、
前記第１電極及び前記第２電極は、互いに高さが異なる領域に形成され、
前記第２半導体チップは、前記第１電極及び前記第２電極の間に屈曲する段差部を有することを特徴とする半導体装置。
【請求項２】
前記第２電極は、前記第１半導体チップの搭載面と同一平面内にある前記基板上面に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２電極は、前記基板上にフエイスアップ搭載された第３半導体チップの上面に形成されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２半導体チップは、厚さが１０μｍ以上かつ２００μｍ以下のシリコンチップであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記段差部の最大傾斜角が１０度以上かつ６０度以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路が形成された複数の半導体チップを一つの基板上に搭載した半導体装置に関し、とくに基板と半導体チップの間又は半導体チップ相互間の信号遅延が小さな半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、半導体チップを個別にパッケージ内に収容し、このパッケージを回路配線が形成された配線基板の上面に平面的に配設していた。しかし、パッケージ面積に比べて半導体チップの面積が小さく、さらに配線基板上に配線領域が形成されるため実装密度を高くすることが難しい。また、半導体チップ間の配線が長く、信号伝搬の遅延が大きい。
【０００３】
システム・イン・パッケージは、各種半導体回路が形成された複数の半導体チップを一つの基板上に搭載する半導体装置の実装手段であり、複数の半導体チップを高密度に実装することができるため、高密度かつ高速の半導体装置を実現することができる。
【０００４】
図１０は従来の半導体装置平面図であり、システム・イン・パッケージにより実装された半導体装置を表している。図１１は従来の半導体装置断面図であり、図１０のＣＣ’断面を表している。
【０００５】
図１０を参照して、システム・イン・パッケージを適用した従来の半導体装置１０４では、基板１１０（例えば、回路基板）上に複数の半導体チップ１２０を配置し、その間を基板１１０に形成された配線１１０ｂを用いて、あるいはワイヤー又はリードを用いて接続していた。このように半導体チップ１２０は基板１１０上面に平面的に配置されるため、実装密度の向上は制限されてしまう。また、配線１１０ｂ、ワイヤー又はリードの長さは半導体チップ１２０間の距離より短縮することはできず、信号伝搬の遅延の大幅な短縮は難しい。
【０００６】
半導体チップを積層して搭載することで実装面積を小さくしたシステム・イン・パッケージが開発されている。例えば、回路基板上面に形成された凹部にフエイスアップで複数の半導体チップを平面的に搭載し、半導体チップ間をフエイスダウンボンディイグされた他の半導体チップにより接続する半導体装置が開示されている。（例えば、特許文献１参照。）。また、絶縁基板上面にフエイスアップ搭載された複数の半導体チップ相互間を、フエイスダウンボンディングされた半導体チップで接続し、さらにその複数の半導体チップを基板上面に形成されたリードにより接続した半導体装置が開示されている。（例えば、特許文献２参照。）。
【０００７】
また、複数の半導体チップを積層し、半導体チップを貫通するビア（ＴＳＶ：Ｔｒｏｕｇｈ  ＳｉＬｉｃｏｎ  Ｖｉａｓ）あるいは半導体チップ側面を上下に延在する配線を用いて、積層した半導体チップ間を接続する方法もよく知られている。
【特許文献１】特開平０９−２９３６２４号公報
【特許文献２】特開平０４−２５６３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、基板上に複数半導体チップを平面的に搭載し、半導体チップ間を基板に形成された配線又はワイヤを介して接続する従来の半導体装置では、実装密度が低くかつ配線遅延も大きいという問題がある。
【０００９】
フエイスアップ搭載された複数チップ間をフエイスダウンボンディングされた半導体チップにより接続する従来の半導体装置では、半導体チップが積層されて搭載されるため実装面積は大幅に減少し、かつ配線遅延も小さい。しかし、従来の半導体装置では、厚く剛性が大きな半導体チップが用いられており、フエイスダウンボンディングされた半導体チップにより接続される電極、例えばフエイスアップ搭載された複数の半導体チップの上面に形成されている電極は同一平面になければならない。即ち、フエイスアップ搭載される半導体チップは、その上面の高さを、半導体チップの外側に設けられた接続すべき第２電極と高さを揃えて実装されねばならない。
【００１０】
しかし、半導体チップの厚さは、例えば機能や目的により異なる仕様で製造される場合も多く、平坦な基板上面にフエイスアップ搭載したのでは、各半導体チップの上面間に高低差が生じ、フエイスダウンボンディングされた半導体チップにより接続することができない。かかる場合、半導体チップ上面の高さを揃えて実装するには、基板に深さの異なる凹部を設けるなど、複雑な製造工程が必要になる。さらに、基板上面に形成された電極とフエイスアップ実装された半導体チップの電極とをフエイスダウンボンディングされた半導体チップを用いて接続する場合、基板上面と半導体チップ上面との高さを一致させねばならず、厚さが異なる半導体チップ間を接続する場合と同様の問題を生ずる。
【００１１】
また、積層された半導体チップ間を上下に接続する半導体装置では、半導体チップを貫通するビアあるいは半導体チップ端面に配線を形成しなければならず、製造が難しい。
【００１２】
本発明は、基板上にフエイスアップ搭載された第１半導体チップの第１電極と、第１電極と高さが異なる基板領域上に形成された第２電極とを、フエイスダウンボンディングされた可撓性を有する第１半導体チップにより接続することで、製造が容易でかつ実装密度が高く信号遅延が小さな半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、基板上にフエイスアップ搭載された、上面に第１電極を備える第１半導体チップと、第１半導体チップの外側に延在する基板上に形成された第２電極と、第１電極及び第２電極にフエイスダウンボンディングされた第２半導体チップとを有する。さらに、第１及び第２電極は互いに高さが異なる領域に形成されており、第２半導体チップは第１及び第２電極の間に屈曲する段差部を有する。
【００１４】
上記構成の半導体装置では、高さが異なる第１及び第２の電極間を、段差部が形成された第２半導体チップ用いて接続する。従って、第１及び第２電極間の段差は第２半導体チップの段差部により吸収されるので、高さが異なる第１及び第２の電極間を第２半導体チップのフエイスダウンボンディングにより接続することができる。
【発明の効果】
【００１５】
本発明によれば、基板上にフエイスアップ搭載された第１半導体チップ上に形成された第１電極と、第１半導体チップの外側かつ第１電極形成領域と高さが異なる領域に形成された第２電極との間を、第２半導体チップのフエイスダウンボンディングにより接続することができる。従って、製造が容易で、高実装密度かつ信号遅延が小さな半導体装置が実現される。
【発明を実施するための最良の形態】
【００１６】
本発明の第１実施形態は、平坦な基板上面に形成された第２電極と、その基板上面にフエイスアップ搭載された第１半導体チップとを、フエイスダウンボンディングされた第２半導体チップにより接続したシステム・イン・パッケージの半導体装置に関する。
【００１７】
図１は本発明の第１実施形態平面図であり、基板上の半導体チップ２１〜２４の配置を表している。図２は本発明の第１実施形態断面図であり、図１中のＡＡ’断面を表している。なお、図２中の円Ａ内の図は、図２中の第１電極１１近傍の部分拡大図である。
【００１８】
図１及び図２を参照して、本第１実施形態の半導体装置１００は、平坦な基板１０上面に第１半導体装置２１がフエイスアップ搭載されている。さらに、第１半導体装置２１上面に形成された第１電極１１、及び、基板１０上面に形成された第２電極１２に、第２半導体チップ２２、２３、２４がバンプ３０を介してフエイスダウンボンディングされている。従って、第１電極１１及び第２電極１２は、第２半導体チップに形成された配線又は回路（図示せず）を介して相互に接続される。
【００１９】
基板１０は、システム・イン・パッケージ用の回路基板であり、絶縁樹脂又はセラミックを絶縁層とするビルドアップ多層配線、例えば１層目配線１０ａ及び２層目配線１０ｂを含む２層配線構造の回路基板を用いた。もちろん、上面にのみ配線１０ａが形成された基板１０を用いてもよい。
【００２０】
基板１０上面に、接着剤３１を介して第１半導体チップ２１がフエイスアップで固着されている。第１半導体チップ２１の外側の基板１０上面に第２電極１２が設けられ、この第２電極１２は基板１０上面に延在する１層目配線１０ａに接続している。ビア１０ｃは、一層目及び二層目の配線１０ａ、１０ｂを接続する。
【００２１】
第１半導体チップ２１の上面には、外部装置との接続用の第１電極１１が形成されている。この第１電極は、基板１０上面に形成された第２電極１２に比べて、ほぼ第１半導体チップ２１の厚みと接着剤３１の厚みとを合わせた分だけ高い位置に形成される。
【００２２】
第２半導体チップ２２、２３、２４は、下面にフエイスダウンボンディング用の電極２２ａが形成されている。この電極２２ａは、第２半導体チップ２２、２３、２４のフエイスダウンボンディングにより、バンプ３０を介して第１電極１１及び第２電極１２に接続される。
【００２３】
フエイスダウンボンディングの結果、第２半導体チップ２２、２３、２４は、それぞれ高さが異なる第１電極１１及び第２電極１２の間を、架橋するように接続される。なお、第２半導体チップ２２、２３、２４の下面と、基板１０上面及び第１半導体チップ２１上面との間には接着剤３２が充填され、これにより第２半導体チップ２２、２３、２４は基板１０上に固定される。なお、接続強度が許されるならば、接着剤３２はなくてもよい。
【００２４】
第２半導体チップ２２、２３、２４は、可撓性を有する半導体チップであればよく、例えは薄いシリコンチップを用いることができる。薄いシリコンチップは、十分な可撓性を有しており、高さの異なる第１及び第２電極１１、１２間を架橋するようにフエイスダウンボンディングされる際に、容易に弾性変形して屈曲し、両端部分から滑らかに接続する傾斜面からなる階段状の段差部２２−１を第１及び第２電極１１、１２間に形成する。即ち、第２半導体チップ２２、２３、２４の両端部分（第１及び第２電極１１、１２の直上近傍の部分）は基板１０及び第１半導体チップ２１の上面に平行になり、その間を段差部２２−１が滑らかに接続する。従って、第２半導体チップ２２、２３、２４は、階段状の形状をなす。なお、段差部は組成変形を伴うことで形成されてもよいが、素子の特性劣化の観点からは弾性変形により形成されることが好ましい。
【００２５】
本第１実施形態では、第１半導体チップ２１として、信号処理を行うロジック回路を含む厚さ８０μｍのシリコン集積回路を用いた。ロジック回路は、通常大規模な回路からなり、チップも厚いことが多いので可撓性が小さい。このため、弾性変形を生じさせる第２半導体チップ２２〜２４のようなフエイスダウン実装に用いるには適さず、フエイスアップ搭載される第１半導体チップとして用いることが好ましい。なお、８０μｍより薄く大きな可撓性を有する半導体チップを、第１半導体チップ２１としてフエイスアップ搭載することは何ら差し支えない。第１半導体チップ２１は、厚さ２０μｍの接着剤３１を介して基板１０上面に固着されている。従って、基板１０上面から第１半導体チップ２１上面まで、略１００μｍの高低差がある。
【００２６】
本第１実施形態の第２半導体チップ２２は、厚さ５０μｍのシリコンチップにメモリ回路が形成されたメモリチップであり、残りの第２半導体チップ２３、２４は、厚さ５０μｍのシリコンチップに入出力回路が形成された入出力チップである。これらの第２半導体チップ２２〜２４の下面にはフエイスダウンボンディング用の電極２２ａが形成されており、さらに電極２２ａ上にバンプ３０、例えば高さ８０μｍ〜１００μｍの金スタッドバンクが形成されている。
【００２７】
本第１実施形態の半導体装置１００では、第１電極１１と第２電極１２間の距離は、第２半導体チップ２２〜２４の大きさ程度、例えば５〜１０ｍｍ程度である。上述したように、第１電極１１は、基板１０上面に形成された第２電極１２より第１半導体チップ及び接着剤３１の厚さの合計分、即ち１００μｍだけ高い位置に形成されている。第１及び第２電極１１、１２にフエイスダウンボンディングされた第２半導体チップ２２〜２４は、その両端近傍で基板１０上面及び第１半導体チップ２１上面にほぼ平行に固定される。そして、第２半導体チップ２２〜２４の中央近くに形成された高低差１００μｍの階段状をなす段差部２２−１により、第１半導体チップ２２〜２４の両端部分の高さの差、即ち第１及び第２電極１１、１２間の１００μｍの高さの差が吸収される。なお、段差部２２−１の最大傾斜角（段差部２２−１の表面と基板１０上面とがなす最大の角。）は、４０度〜５０度であった。
【００２８】
第１電極１１及び第２電極１２の間の高低差は、大きすぎると第２半導体チップ２２〜２４に過大な歪みが生じ、半導体装置１００の特性を劣化させる。また、ボンディングの際に、第２半導体チップ２２〜２４を損傷するおそれもある。従って、第１半導体チップ２１の厚さは、２００μｍ以下であることが好ましい。さらに、歪みによる特性劣化の観点からは、第１半導体チップ２１の厚さが１００μｍ以下であることが好ましい。
【００２９】
他方、第１電極１１及び第２電極１２の間の高低差は、小さいほど損傷及び特性劣化の防止のためには好ましい。従って、厚さ１０μｍの薄い第１半導体チップ２１を用いることもできる。しかし、第１半導体チップ２１が薄すぎると、第２半導体チップ２２〜２４のフエイスダウンボンディングの際に損傷するおそれがある。従って、損傷防止の観点からは３０μｍ以上の厚さとすることが好ましい。さらに、製造の容易性の観点から、第１半導体の厚さを５０μｍ以上とすることが好ましい。
【００３０】
第２半導体チップ２２〜２４の厚さは、第１及び第２電極１１、１２上にフエイスダウンボンディングすることで、その中間部分に弾性変形により第１及び第２電極１１、１２間の高低差を吸収する段差部２２−１が形成される程度の可撓性を有する程の薄いものでなければならない。この観点から、第２半導体チップ２２〜２４の厚さは、２００μｍ以下とすることが好ましい。さらに、段差部２２−１の弾性変形に起因する特性劣化を抑制する観点から、厚さを１００μｍ以下とすることが好ましく、とくに５０μｍ以下とすることが望ましい。
【００３１】
他方、第２半導体チップ２２〜２４は、薄すぎるとボンディング及び製造が困難になるので、１０μｍ以上とすることが好ましい。とくに、チップの薄片化工程の容易さの観点から、第２半導体チップ２２〜２４の厚さを３０μｍ以上とすることが望ましい。
【００３２】
第２半導体チップ２２〜２４に形成される段差部２２−１は、屈折部分の曲率が大きすぎると第２半導体チップ２２〜２４内の弾性歪みが大きくなり、半導体装置１００の特性が劣化する。この観点から、傾斜部２２−１の最大傾斜角は６０度以下であることが好ましい。さらに特性劣化を回避するには、５０度以下とすることが望ましい。
【００３３】
一方、段差部２２−１の曲率が小さすぎると、段差部２２−１で必要な高低差が形成されず、フエイスダウンボンディングによる接続ができない。従って、段差部２２−１の最大傾斜角を１０度以上とすることが好ましい。さらに、実用上有効な高低差を有する段差部２２−１を形成するには、段差部２２−１の最大傾斜角を３０度以上、望ましくは４０度以上とすることがより望ましい。
【００３４】
以下、本第１実施形態の半導体装置１００の製造方法を説明する。
【００３５】
図３は本発明の第１実施形態半導体チップの製造工程斜視図であり、第１半導体チップ及び第２半導体チップの製造工程を表している。
【００３６】
初めに、第２半導体チップ２２の製造方法を説明する。図３（ａ）を参照して、まず、シリコンウエーハ５１の上面のスクライブライン５２により画定された領域に、メモリ回路を構成する集積回路２２Ａを形成する。次いで、図３（ｂ）を参照して、シリコンウエーハ５１を裏面（図３中の下方の面）から厚さ８０μｍまで研削した後、厚さ５０μｍまで研磨して薄くする。
【００３７】
次いで、図３（ｃ）を参照して、集積回路２２Ａの外部との接続用電極（電極２２ａ）上に、Ａｕスタックバンプ３０を形成する。次いで、図３（ｄ）を参照して、スクライブライン５２に沿ってシリコンウエーハ５１を切断しチップに分割することで、図３（ｅ）を参照して、上面にバンプ３０が形成された第２半導体チップを形成する。なお、他の第２半導体チップ２３、２４も、集積回路２２Ａが入出力回路である他は，第２半導体チップ２２と同様の工程により製造される。
【００３８】
次に、第１半導体チップ１の製造方法を説明する。図３（ｆ）を参照して、第２半導体チップ２２の製造工程と同様に、シリコンウエーハ５１上に集積回路２１Ａを形成する。この集積回路２１Ａは、信号処理をするためのロジック回路を含み、シリコンウエーハ５１上面に内部回路に接続する接続用の電極（第１電極１１）が形成されている。次いで、図３（ｇ）を参照して、シリコンウエーハ５１を裏面から厚さ８０μｍまで研削する。
【００３９】
次いで、図３（ｈ）を参照して、シリコンウエーハ５１をスクライブライン５２に沿って切断し、図３（ｉ）  を参照して、第１半導体チップ２１を形成する。なお第１半導体チップ２１にはバンプ３０は形成されない。
【００４０】
図４は本発明の第１実施形態製造工程断面図であり、基板上に半導体チップを搭載する工程を表している。
【００４１】
図４（ａ）を参照して、まず、上述した多層配線を備える回路基板１０の上面に、接着剤３１を介して第１半導体チップ２１を固着する。なお、基板１０の上面、第１半導体チップ２１の外側に、第１半導体チップ２１の搭載位置から例えば５ｍｍ〜１０ｍｍ程度離れた場所に第２電極１２が形成されている。
【００４２】
次いで、第２半導体チップ２２〜２４を搭載すべき領域、即ち第１半導体チップ２１上面の第１電極が形成された領域、及び基板１０上面の第１半導体チップ２１から第２電極上に至る領域に、接着剤３２（アンダーフィル）を滴下する。
【００４３】
次いで、図４（ｂ）を参照して、第１半導体チップ２１上面の第１電極と基板１０上面の第２電極１２とにバンプ３０を当接させて、第２半導体チップ２２〜２４を載置し、熱圧着して予備的に接合する。これにより、第２半導体チップ２２〜２４は、第１半導体チップ２１によりかかるように第１電極と第２電極１２との間を架橋して配置される。
【００４４】
次いで、図４（ｃ）を参照して、基板１０上全面をラバー５４により被覆し、ラバー５４上面からボンディングヘッダーで押圧し１００℃〜２００℃、例えば１５０℃に加熱して接着剤３２を固化させ、第２半導体チップ２２〜２４をラミネートボンデングする。このラミネートボンディングの際に、第２半導体チップ２２〜２４はラバー５４を介して押圧され、第１電極１１及び第２電極１２付近（通常は第２半導体チップ２２〜２４の両端部分）はそれぞれ第１半導体チップ２１及び基板１０の上面に平行に固定される。その際、この固定された両端部分の中間部に、押圧による弾性変形により段差部２２−１が形成される。
【００４５】
次いで、図４（ｄ）を参照して、押圧を解除しラバー５４を除去して、第１実施形態の半導体装置が製造される。
【００４６】
本第１実施形態の半導体装置１００は、薄い第２半導体チップ２２のラミネートボンデングを用いて製造することができるので、製造工程が簡単である。なお、上述の第１実施形態では、バンプ３０は第２半導体装置２２〜２４に形成された。これに限らず、バンプ３０を第１半導体チップ２１及び基板１０上に設けてもよいことは言うまでもない。また、第２半導体チップ２２〜２４のフエイスダウンボンディングの際に、接着剤３２の滴下に代えて、接着用のシートを用いることもできる。
【００４７】
本発明の第２実施形態は、シリコン基板を回路基板として用いたシステム・イン・バッケージの半導体装置に関する。
【００４８】
図５は本発明の第２実施形態断面図であり、半導体装置の第２電極１２近傍の部分断面図を表している。
図５を参照して、本第３実施形態の基板１０は、シリコン基板５５の上面に厚さが２０μｍ〜３０μｍの多層配線層５６が形成されたシリコン配線基板である。多層配線層５６は、例えばポリイミド等の絶縁樹脂層の中に、例えば厚さがそれぞれ３μｍ〜１０μｍの２層のＣｕ配線１０ａ、１０ｂが形成されている。１層目配線１０ａは、一部がパッドを形成し、この部分が第２電極１２を構成する。このパッドの開口は、例えば２０μｍ〜６０μｍの正方形である。２層目配線１０ｂは、直径１０μｍ〜３０μｍのビアを介してシリコン基板５５上に形成された導体層に接続している。
【００４９】
本第２実施形態は、基板１０を除き、他は第１実施形態と同様である。本第２実施形態では、シリコン配線基板を用いるのて、より精密な配線を容易に形成することできる。
【００５０】
本発明の第３実施形態は、基板上にフエイスアップ搭載された第１半導体チップの第１電極と、基板上の電極とを接続するために、フエイスダウンボンディングされた第２半導体チップの他に、さらにワイヤボンディングを用いた半導体装置１０１に関する。
【００５１】
図６は本発明の第３実施形態平面図であり、基板上の半導体チップの配置を表している。図７は本発明の第３実施形態断面図であり、図６中のＢＢ’断面を表している。
【００５２】
図６及び図７を参照して、本第３実施形態の半導体装置１０１では、基板１０上面にフエイスアプ搭載された第１半導体チップ２１の第１電極１１と、基板１０上面に形成された第２電極１２とを接続ために、第１実施形態形態と同様に第２半導体チップ２２のフエイスダウンボンディングを用いる。
【００５３】
本第３実施形態では、さらに基板１０上面に、ワイヤボンデング用電極１０ｄ（第１電極）が形成されている。また，第１半導体チップ２１上面に、ワイヤボンディング用電極２５ａ（第３電極）が両端近傍に列設されている。そして、基板１０上面に形成されたワイヤボンデング用電極１０ｄと第１半導体チップ上面に形成されたワイヤボンディング用電極２５ａとの間を、ワイヤ３３を用いて接続されている。
【００５４】
ワイヤボンデング用のワイヤは、電流容量が集積回路に形成される通常の配線に比べて大きいので、とくに大きな電源容量を必要とするロジック回路の電源配線に適している。しかし、ワイヤによる信号遅延は避けられないので、小さな遅延時間が要求される信号伝送への適用は制限される。
【００５５】
本第３実施形態では、小さな信号遅延が要求されるロジック回路とメモリ回路との接続にフエイスダウンボンデングを用いることで、信号遅延の問題を回避し、大きな電流が要求される電源配線にワイヤボンデングを用いることで、大きな電源電流を確保することができる。なお、第３実施形態では電源配線をワイヤとしたが、他の大電流容量を必要する配線、例えば大電流駆動を要する入出力回路の信号入出力に適用することもできる。
【００５６】
本発明の第４実施形態は、第２電極１２ａがフエイスアップ搭載された第３半導体チップ上面に形成された半導体装置１０２に関する。
【００５７】
図８は本発明の第４実施形態断面図であり、基板上面にフエイスアップ搭載された厚さが異なる半導体チップ間の接続構造を表している。
【００５８】
図８を参照して、基板１０上面に第１半導体チップ２１が接着剤３１を介してフエイスアップ搭載されている。この第１半導体チップ２１の上面の両端近傍に、第１電極１１が形成されている。また、第１半導体チップ２１の一端の外側の基板１０上面に、第２電極１２が形成されている。この一端に形成された第１電極１１と基板１０上面の第２電極１２とを架橋するように、第２半導体チップ２２がフエイスダウンボンデイングされている。この構造は、既述の第１実施形態と同様である。
【００５９】
本第４実施形態では、さらに、基板１０上面に、第１半導体チップ２１と厚さが異なる第３半導体チップ２５が接着剤３１を介してフエイスアップ搭載される。この第３半導体チップ２５の上面には、チップの対向する両端近傍にそれぞれ第２電極１２ａ及びワイヤボンディング用電極２５ａが設けられている。さらに、第３半導体チップ２５の外側の基板１０上面に、ワイヤボンディング用電極１０ｄが形成されている。
【００６０】
そして、第３半導体チップ２５上面に形成された第２電極２５ａと、第１半導体チップ２１の上面の他端に形成された第１電極１１とが第２半導体チップ２６のフエイスダウンボンディングにより第２半導体チップ２６を介して接続されている。この第２半導体チップ２６は、可撓性を有し、高低差のある第１及び第２電極１１、１２ａのフエイスダウンボンデングの際に段差部２６−１を生ずることは既述の第２半導体チップ２１と同様である。
【００６１】
他方、第３半導体チップ２５上面に形成されたワイヤボンディング用電極２５ａと、基板１０の上面に形成されたワイヤボンディング用電極１０ｄとは、通常のワイヤボンディングによりワイヤ３３を用いて接続される。
【００６２】
本第４実施形態によれば、異なる厚さの半導体チップ間を容易にフエイスダウンされた半導体チップにより接続することができるので、信号遅延が小さな半導体装置を容易に製造することができる。
【００６３】
本発明の第５実施形態は、基板１０凹部に第１半導体チップ２１を搭載した半導体装置１０３に関する
図９は本発明の第５実施形態断面図である。図９を参照して、本第５実施形態の半導体装置１０３では、基板１０の上面に凹部４０が形成されており、第１半導体チップ２１はその凹部４０内にフエイスアップ搭載される。
【００６４】
凹部４０の外側の基板１０上面に、第２電極１２が形成されている。この第２電極１２と、第１半導体チップ２１上面に形成された第１電極１１との間は、第１半導体チップ２２のフエイスダウン接続により接続される。
【００６５】
本第５実施形態の半導体装置１０３は、第１半導体チップ２１凹部４０に搭載されるので、第１半導体チップ２１上面と基板１０上面との高低差が緩和される。このため、厚い半導体チップをも、第１半導体チップ２１として用いることができる。
【００６６】
上記の本明細書には以下の付記記載の発明が開示されている。
（付記１）  基板上にフエイスアップ搭載された、上面に第１電極を備える第１半導体チップと、
前記第１半導体チップの外側に延在する前記基板上に形成された第２電極と、
前記第１電極及び前記第２電極にフエイスダウンボンディングされた第２半導体チップとを有し、
前記第１電極及び前記第２電極は、互いに高さが異なる領域に形成され、
前記第２半導体チップは、前記第１電極及び前記第２電極の間に屈曲する段差部を有することを特徴とする半導体装置。
（付記２）  前記第２電極は、前記第１半導体チップの搭載面と同一平面内にある前記基板上面に形成されることを特徴とする付記１記載の半導体装置。
（付記３）  前記第２電極は、前記基板上にフエイスアップ搭載された第３半導体チップの上面に形成されたことを特徴とする付記１記載の半導体装置。
（付記４）  前記第２半導体チップは、厚さが１０μｍ以上かつ２００μｍ以下のシリコンチップであることを特徴とする付記１〜３のいずれか一項に記載の半導体装置。
（付記５）  前記段差部の最大傾斜角が１０度以上かつ６０度以下であることを特徴とする付記１〜４のいずれか一項に記載の半導体装置。
（付記６）前記第１半導体チップの上面に形成された第３電極とを有し、
前記第２電極と前記第３電極とがワイヤボンディングされていることを特徴とする付記１〜５のいずれか一項に記載の半導体装置。
【産業上の利用可能性】
【００６７】
本発明をシステム・イン・パッケージ実装された半導体装置に適用することで、高密度実装かつ高速動作の半導体装置を実現することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態平面図
【図２】本発明の第１実施形態断面図
【図３】本発明の第１実施形態半導体チップの製造工程斜視図
【図４】本発明の第１実施形態製造工程断面図
【図５】本発明の第２実施形態断面図
【図６】本発明の第３実施形態平面図
【図７】本発明の第３実施形態断面図
【図８】本発明の第４実施形態断面図
【図９】本発明の第５実施形態断面図
【図１０】従来の半導体装置平面図
【図１１】従来の半導体装置断面図
【符号の説明】
【００６９】
１０、１１０  基板
１０ａ、１０ｂ、１１０ｂ  配線
１０ｃ、１１０ｃ  ビア
１０ｄ、２５ａ  ワイヤボンディング用電極
１１  第１電極
１２、１２ａ  第２電極
２１  第１半導体チップ
２１Ａ、２２Ａ  集積回路
２２、２３、２４、２６  第２半導体チップ
２２ａ  電極
２２−１、２６−１  段差部
２５  第３半導体チップ
３０  バンプ
３１、３２、１３１  接着剤
３３  ワイヤ
４０  凹部
５１  シリコンウエーハ
５２  スクライブライン
５４  ラバー
５５  シリコン基板
５６  多層配線層
１００、１０１、１０２、１０３、１０４  半導体装置
１２０  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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