(57)【要約】【課題】カソード膜の膜厚が変動しても、しきい値電圧の変動を抑制すること。【解決手段】ｎ-単結晶シリコン基板１上に酸化膜２を選択的に形成する。この酸化膜２の窓部から、ドリフト層のよりも高濃度にドープされたカソード膜３を形成する。カソード膜３上にゲート酸化膜４を形成し、その上にゲートポリシリコン５を形成する。また、カソード膜３において、ｎ-単結晶シリコン基板１と接触する部分が高濃度のｎ+バッファ領域７となり、その隣にｐベース領域６を形成する。ｐベース領域６の内部に高濃度にドープされた第２のｐベース領域２６を形成し、この第２のｐベース領域２６の内部に、ｐ+ボディ領域８とｎ+ソース領域９を選択的に形成する。さらに、ゲートポリシリコン５の上に選択的に層間絶縁膜１０を形成し、その上にエミッタ電極１１を形成する。【選択図】図１
2009152522.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１の主面を選択的に覆う第１の絶縁膜と、
前記第１の絶縁膜の窓部において、前記半導体基板に接触する、当該半導体基板より不純物濃度が高い第１の第１導電型半導体領域と、
前記第１の絶縁膜の窓部の外側において前記第１の絶縁膜の上に設けられた第１の第２導電型半導体領域と、
前記第１の第２導電型半導体領域の内部の表面側に設けられた、当該第１の第２導電型半導体領域より不純物濃度の高い第２の第２導電型半導体領域と、
前記第２の第２導電型半導体領域の内部の表面側に選択的に設けられた第２の第１導電型半導体領域と
前記第１の第１導電型半導体領域、前記第２の第１導電型半導体領域、前記第１の第２導電型半導体領域および前記第２の第２導電型半導体領域を覆う第２の絶縁膜と、
前記第２の絶縁膜の上に設けられた制御電極と、
前記第２の第２導電型半導体領域の内部の前記制御電極の直下から離れた領域に設けられた、当該第２の第２導電型半導体領域より不純物濃度の高い第３の第２導電型半導体領域と、
前記第２の第１導電型半導体領域および前記第２の第２導電型半導体領域の両方に接触する第１の電極と、
前記第１の電極と前記制御電極との間に設けられた第３の絶縁膜と、
前記半導体基板の第２の主面に沿って設けられた第４の第２導電型半導体領域と、
前記第４の第２導電型半導体領域に接触する第２の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２の第２導電型半導体領域は、前記第１の絶縁膜から離れて設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記第４の第２導電型半導体領域との間に、前記半導体基板よりも高不純物濃度の第３の第１導電型半導体領域が設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の第２導電型半導体領域の表面の不純物濃度は、前記第２の第２導電型半導体領域の表面の不純物濃度の１０分の１以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
第１導電型半導体基板の第１の主面上に厚い部分と薄い部分を有する第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜の薄い部分の一部を除去して窓部を形成する第２の工程と、
前記第１の絶縁膜の薄い部分および前記半導体基板の、前記窓部において露出した部分の上に第１導電型半導体膜を積層する第３の工程と、
前記第１導電型半導体膜を前記第１の絶縁膜の厚い部分の高さまで研磨する第４の工程と、
前記第１導電型半導体膜の上に第２の絶縁膜および制御電極となる多結晶半導体膜を順次形成する第５の工程と、
前記多結晶半導体膜の一部を除去して、前記第１導電型半導体膜の、前記半導体基板と接触する第１の第１導電型半導体領域の上の部分に前記多結晶半導体膜を残し、前記第１導電型半導体膜の、前記第１の絶縁膜の薄い部分上に第１の第２導電型半導体領域を形成する第６の工程と、
前記第１の第２導電型半導体領域の内部の表面に、当該第１の第２導電型半導体領域より不純物濃度の高い第２の第２導電型半導体領域を前記第１の絶縁膜の薄い部分に達しない深さで形成する第７の工程と、
前記第２の第２導電型半導体領域の内部に、第３の第２導電型半導体領域を形成し、さらに該第２の第２導電型半導体領域の内部の表面に、第２の第１導電型半導体領域を形成する第８の工程と、
前記第２の第１導電型半導体領域および前記第２の第２導電型半導体領域の一部に接触する第１の電極を形成する第９の工程と、
前記半導体基板の第２の主面に沿って第４の第２導電型半導体領域を形成する第１０の工程と、
前記第４の第２導電型半導体領域に接触する第２の電極を形成する第１１の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第７の工程において、前記第１導電型半導体膜の厚さが０．８μｍ以下の場合、前記第２の第２導電型半導体領域を、熱処理温度が１０００℃で、拡散時間が６０ｍｉｎ以内の処理により形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第７の工程において、前記第２の第２導電型半導体領域を、イオン注入量が１．０×１０16／ｃｍ2以下とすることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１０の工程において、前記半導体基板の第２の主面を研削した後に、その研削面に沿って前記第４の第２導電型半導体領域と、前記半導体基板よりも高不純物濃度の第３の第１導電型半導体領域を形成し、かつ当該第３の第１導電型半導体領域を前記第４の第２導電型半導体領域よりも深く形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワー半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記する。以下に、ＩＧＢＴの特性等について説明する。
【０００３】
（ＩＧＢＴ性能のトレードオフについて）
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。このトレードオフ関係の限界値は、シリコンの物性で決まる値に近づきつつある。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。
【０００４】
また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作をおこなう。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、ＩＧＢＴと組み合わせて使われる還流ダイオードの特性に大きく左右される。
【０００５】
（トレードオフの改善について）
オン電圧とターンオフ損失のトレードオフ関係（以下、オン電圧−ターンオフ損失の関係とする）を最適化するには、ＩＧＢＴがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。したがって、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
【０００６】
最適なトレードオフを実現するには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００７】
ＩＧＢＴのターンオフ時には、空乏層は、カソード側のｐｎ接合からドリフト層内部に拡がり、裏面のアノード層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のアノード層に注入される。そして、アノード側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
【０００８】
電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してカソード側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
【０００９】
ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、アノード−カソード間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりカソード側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、アノード側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。
【００１０】
アノード側のキャリア濃度を下げるには、アノード層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、カソード側のキャリア濃度を上げるメカニズムは、ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ：電子注入促進）効果と呼ばれている。
【００１１】
ここで、表面からの電子注入が促進されるような構造、すなわちＩＥ効果の大きい構造を有するトップゲート型ＩＧＢＴが提案されている（たとえば、下記特許文献１または下記特許文献２参照。）。図１３は、従来のトップゲート型ＩＧＢＴの構成を示す断面図である。なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
【００１２】
図１３において、ドリフト層となるｎ-単結晶シリコン基板１の第１の主面上に、たとえば厚い部分と薄い部分を有する酸化膜２が選択的に形成されている。そして、この酸化膜２の薄い部分の表面と、ｎ-単結晶シリコン基板１の、酸化膜２によって覆われていない部分は、ｎ-単結晶シリコン基板１よりも高濃度にｎ型ドープされたカソード膜３によって覆われている。カソード膜３は、ｎ-単結晶シリコン基板１の、酸化膜２によって覆われていない部分からエピタキシャル成長し、酸化膜２の薄い部分上へ横方向に成長したｎ型の単結晶シリコンでできている。このように選択的なエピタキシャル成長で形成した単結晶シリコンに換えて多結晶シリコンとしてもよい。
【００１３】
カソード膜３は、カソード膜３の、ｎ-単結晶シリコン基板１と接触する部分が、ｎ+バッファ領域７となる。カソード膜３において、ｎ+バッファ領域７に隣接する部分には、選択的にｐ型にドープされたｐベース領域６が設けられている。また、ｐベース領域６の内部には、ｐベース領域６より不純物濃度の高いｐ+ボディ領域８およびｎ+ソース領域９が選択的に設けられている。ここで、ｐ+ボディ領域８は、ゲートポリシリコン５の直下から離れて設けられている。従って、ゲートポリシリコン５の直下の領域においてｐ型不純物濃度が最大となる領域（以下、最大ｐ濃度領域とする）は、ｐベース領域６である。
【００１４】
また、カソード膜３の表面には、ｎ+バッファ領域７の上を覆い、かつｐベース領域６の一部を覆うように選択的にゲート酸化膜４が形成されている。ゲート酸化膜４の上には、ゲート電極となるポリシリコン（以下、ゲートポリシリコンとする）５が堆積されている。ゲートポリシリコン５は、その周囲が層間絶縁膜１０により覆われている。この層間絶縁膜１０によりゲートポリシリコン５は、エミッタ電極１１から絶縁されている。
【００１５】
層間絶縁膜１０と、ｎ+ソース領域９と、ｐベース領域６との表面には、エミッタ電極１１となるアルミニウム層が形成されている。すなわち、エミッタ電極１１は、ｎ+ソース領域９の一部と接している。また、ｎ-単結晶シリコン基板１の第２の主面には、ｐ+アノード層１２が形成されている。ｐ+アノード層１２の表面には、アノード電極１３となるアルミニウム層が形成されている。
【００１６】
ここでゲート電極（ゲートポリシリコン５）をカソードに対して正電位にすると、ｐベース領域６の、ゲート酸化膜４との界面付近の領域に電子が誘起されて、チャネルが形成される。電子は、このチャネルを通ってｎ+バッファ領域７に入る。ｎ+バッファ領域７の表面には、極めて高濃度の電子蓄積層が形成されているので、電子電流の多くはこの電子蓄積層を経由して流れる。そして、電子は、ドリフト層（ｎ-単結晶シリコン基板１）に入ると、電界ドリフトにより裏面のｐ+アノード層１２に注入される。ｐ+アノード層１２に注入された電子は、拡散によってアノード電極１３まで移動する。
【００１７】
ｎ-ドリフト層とｐ+アノード層１２との接合が順バイアスされるので、ホールが、アノードから注入されて、ｎ-ドリフト層中を電界ドリフトにより移動し、ｎ+バッファ領域７に入る。ホールの大部分は、その拡散長が短いため、ｎ+バッファ領域７およびｎ+バッファ領域７の電子蓄積層において電子と再結合して、消滅する。電子蓄積層とｎ-ドリフト層とからなる接合が順バイアスされるので、電子蓄積層からの電子注入が促進される（ＩＥ効果）。このため、カソード側のキャリア濃度が高まり、オン電圧−スイッチング損失のトレードオフが良好となる。
【００１８】
このように、従来のトップゲート型ＩＧＢＴによれば、ｎ-単結晶シリコン基板よりなるドリフト層中のキャリア分布が表面偏重型になるので、オン電圧−ターンオフ損失のトレードオフが最適化される。その一方で、カソード領域中の電界強度の局所的なピークを抑えることによって、局所的なアバランシェ降伏が起こりにくくなり、十分な耐圧を確保することができる。このため、オン電圧−耐圧のトレードオフが悪化するのを防ぐことができる。また、従来のトップゲート型ＩＧＢＴにおいては、カソード領域が酸化膜によってドリフト層（ｎ-単結晶シリコン基板）から隔てられているので、カソード領域の設計寸法は、ドリフト領域の特性に直接は寄与しない。したがって、ソース領域を従来よりも微細化しなくても、トレードオフ特性は不変である。
【００１９】
【特許文献１】特開２００６−２３７５５３号公報
【特許文献２】特開２００７−４３０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述した特許文献１または２の技術では、カソード膜３を選択的エピタキシャル成長によって酸化膜２の厚い部分より若干厚くなるまで形成して、その後、酸化膜２の厚い部分の高さまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨でカソード膜３を減厚させて平坦なカソード膜３としている。カソード膜３を多結晶シリコンで形成する場合にも酸化膜２の厚い部分より若干厚くなるまで形成して、その後、酸化膜２の厚い部分の高さまでＣＭＰ研磨でカソード膜３を減厚させて平坦なカソード膜３とする必要がある。これは、カソード膜３の厚さで電流路が決定するため、特性のばらつきを防ぐためにはカソード膜３を平坦化することが必須なためである。ところが、研磨後のカソード膜３のばらつきは、ウエハ毎に生じるばかりでなく、多かれ少なかれウエハ内のチップ毎にも生じてしまう。このため、一定のドーズ量で最大ｐ濃度領域を形成した場合、カソード膜の膜厚がばらつきで変化すると、最大ｐ濃度領域の体積が変化し、最大ｐ濃度領域のｐ型不純物濃度が変化する。図１４は、従来のトップゲート型ＩＧＢＴにおけるしきい値電圧と、カソード膜の膜厚と、の関係について示す特性図である。図１４においては、縦軸はしきい値電圧（Ｖ）であり、横軸はカソード膜の膜厚（μｍ）である。
【００２１】
図１４によれば、カソード膜が厚くなると、しきい値電圧が低くなり、カソード膜が薄くなると、しきい値電圧が高くなることがわかる。これは、酸化膜の拡散係数がシリコンの拡散係数の１／１００００程度であるため、ｐ型不純物はシリコン中を拡散して酸化膜に到達しても酸化膜中へはほとんど拡散しない。そのため、カソード膜が薄いと、最大ｐ濃度領域の体積が小さいので、不純物濃度が高くなり、しきい値電圧が高くなる。一方、カソード膜が厚いと、最大ｐ濃度領域の体積が大きいので、不純物濃度が低くなり、しきい値電圧が下がる。このように、従来のトップゲート型ＩＧＢＴにおいては、カソード膜の膜厚によってしきい値電圧が変動してしまうという問題がある。
【００２２】
この発明は、上述した従来技術による問題点を解消するため、カソード膜の膜厚が変動しても、しきい値電圧の変動を抑制することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型半導体基板の第１の主面に選択的に第１の絶縁膜が覆われている。第１の絶縁膜の窓部においては、半導体基板より不純物濃度が高い第１の第１導電型半導体領域が半導体基板に接触している。また、第１の絶縁膜の窓部の外側においては、第１の絶縁膜の上に第１の第２導電型半導体領域が設けられている。この第１の第２導電型半導体領域の内部の表面側に、当該第１の第２導電型半導体領域より不純物濃度の高い第２の第２導電型半導体領域が設けられている。そして、第２の第２導電型半導体領域の内部の表面側に選択的に第２の第１導電型半導体領域が設けられている。さらに、第２の絶縁膜が、第１の第１導電型半導体領域、第２の第１導電型半導体領域、第１の第２導電型半導体領域および第２の第２導電型半導体領域の上を覆っている。この第２の絶縁膜の上に制御電極が設けられている。また、第２の第２導電型半導体領域の内部の制御電極の直下から離れた領域に、第２の第２導電型半導体領域より不純物濃度の高い第３の第２導電型半導体領域が設けられている。そして、第１の電極は、第２の第１導電型半導体領域および第２の第２導電型半導体領域の両方に接触している。第１の電極と前記制御電極との間には、第３の絶縁膜が設けられている。また、半導体基板の第２の主面に沿って第４の第２導電型半導体領域が設けられ、第２の電極は、第４の第２導電型半導体領域に接触していることを特徴とする。
【００２４】
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、第２の第２導電型半導体領域が、第１の絶縁膜から離れて設けられていることを特徴とする。
【００２５】
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、半導体基板と第４の第２導電型半導体領域との間に、半導体基板よりも高不純物濃度の第３の第１導電型半導体領域が設けられていることを特徴とする。
【００２６】
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、第１の第２導電型半導体領域の表面の不純物濃度は、第２の第２導電型半導体領域の表面の不純物濃度の１０分の１以下であることを特徴とする。
【００２７】
また、請求項５の発明にかかる半導体装置の製造方法は、まず、第１導電型半導体基板の第１の主面上に厚い部分と薄い部分を有する第１の絶縁膜を形成する。ついで、第１の絶縁膜の薄い部分の一部を除去して窓部を形成し、第１の絶縁膜の薄い部分および半導体基板の、窓部において露出した部分の上に第１導電型半導体膜を積層する。そして、積層した第１導電型半導体膜を第１の絶縁膜の厚い部分の高さまで研磨する。ついで、第１導電型半導体膜の上に第２の絶縁膜および制御電極となる多結晶半導体膜を順次形成する。さらに、多結晶半導体膜の一部を除去して、第１導電型半導体膜の、半導体基板と接触する第１の第１導電型半導体領域の上の部分に多結晶半導体膜を残し、第１導電型半導体膜の、第１の絶縁膜の薄い部分に第１の第２導電型半導体領域を形成する。ついで、第１の第２導電型半導体領域の内部の表面に、当該第１の第２導電型半導体領域より不純物濃度の高い第２の第２導電型半導体領域を第１の絶縁膜の薄い部分に達しない深さで形成する。そして、第２の第２導電型半導体領域の内部に、第３の第２導電型半導体領域を形成し、さらに第２の第２導電型半導体領域の内部の表面に、第２の第１導電型半導体領域を形成する。ついで、第２の第１導電型半導体領域および第２の第２導電型半導体領域の一部に接触する第１の電極を形成する。また、半導体基板の第２の主面に沿って第４の第２導電型半導体領域を形成する。ついで、第４の第２導電型半導体領域に接触する第２の電極を形成することを特徴とする。
【００２８】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、第１導電型半導体膜の厚さが０．８μｍ以下の場合、第２の第２導電型半導体領域を、熱処理温度が１０００℃で、拡散時間が６０ｍｉｎ以内の処理により形成することを特徴とする。
【００２９】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、第２の第２導電型半導体領域を、イオン注入量が１．０×１０16／ｃｍ2以下で形成することを特徴とする。
【００３０】
また、請求項８の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、半導体基板の第２の主面を研削した後に、その研削面に沿って第４の第２導電型半導体領域と、半導体基板よりも高不純物濃度の第３の第１導電型半導体領域を形成し、かつ当該第３の第１導電型半導体領域を第４の第２導電型半導体領域よりも深く形成することを特徴とする。
【００３１】
上記各発明によれば、第２の第２導電型半導体領域が、第１の絶縁膜と離れて設けられている。したがって、第１の第１導電型半導体領域の厚さが変動しても、第２の第２導電型半導体領域の体積が変動しない。このため、第２の第２導電型半導体領域の不純物濃度が変化せず、半導体装置のしきい値電圧が変動しない。
【発明の効果】
【００３２】
本発明にかかる半導体装置およびその製造方法によれば、カソード膜の膜厚が変動しても、しきい値電圧の変動を抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３４】
（実施の形態）
図１は、本実施の形態にかかる半導体装置の構造について示す断面図である。図１に示すように、ドリフト層となるｎ-単結晶シリコン基板（第１導電型半導体基板）１の第１の主面上に、たとえば厚い部分と薄い部分を有する酸化膜（第１の絶縁膜）２が選択的に形成されている。ｎ-単結晶シリコン基板１の、酸化膜２で覆われていない部分は、ドリフト層（ｎ-単結晶シリコン基板１）よりも高濃度にｎ型ドープされたカソード膜３で覆われている。カソード膜３は、たとえば、ｎ-単結晶シリコン基板１の、酸化膜２で覆われていない部分（以下、窓部とする）からエピタキシャル成長したｎ型の単結晶シリコンでできている。なお、エピタキシャル成長で形成したｎ型の単結晶シリコンに換えて多結晶シリコンとしてもよい。カソード膜３の、ｎ-単結晶シリコン基板１と接触する部分、すなわち酸化膜２の窓部付近の部分は、ｎ+バッファ領域（第１の第１導電型半導体領域）７となる。
【００３５】
カソード膜３には、ｎ+バッファ領域７に隣接し、選択的に高濃度ｐ型にドープされたｐベース領域（第１の第２導電型半導体領域）６が、酸化膜２の窓部の外側の薄い部分上に設けられている。また、ｐベース領域６の内部の表面領域に、ｐベース領域６より高濃度の第２のｐベース領域（第２の第２導電型半導体領域）２６が酸化膜２の薄い部分に到達しないように設けられている。第２のｐベース領域２６の内部の表面領域に、ｎ+バッファ領域７から離れて、非常に高濃度のｎ+ソース領域（第２の第１導電型半導体領域）９が形成されている。また、第２のｐベース領域２６の内部に、ｎ+ソース領域９に接し、ゲートポリシリコン５の直下から離れた位置に、第２のｐベース領域２６より高濃度のｐ+ボディ領域（第３の第２導電型半導体領域）８が選択的に設けられている。また、ｐ+ボディ領域８は、第２のｐベース領域２６の表面に露出していてもよい。
【００３６】
カソード膜３の表面にゲート酸化膜（第２の絶縁膜）４が形成されており、このゲート酸化膜４上にゲート電極（制御電極）となるポリシリコン（以下、ゲートポリシリコンとする）５が堆積されている。ゲートポリシリコン５の上に層間絶縁膜（第３の絶縁膜）１０が設けられており、この層間絶縁膜１０によりゲートポリシリコン５がエミッタ電極１１から絶縁されている。
【００３７】
層間絶縁膜１０の上には、エミッタ電極（第１の電極）１１となるアルミニウム層が形成されている。エミッタ電極１１は、層間絶縁膜１０を貫通するコンタクトホールを介して第２のｐベース領域２６とｎ+ソース領域９に接触している。また、ｐ+ボディ領域８が、第２のｐベース領域２６の表面に露出している場合、エミッタ電極１１は、第２のｐベース領域２６とｎ+ソース領域９とｐ+ボディ領域８に接触していてもよい。
【００３８】
ｎ-単結晶シリコン基板１の第２の主面には、ｐ+アノード層（第４の第２導電型半導体領域）１２が形成されている。ｐ+アノード層１２の表面には、アノード電極（第２の電極）１３となるアルミニウム層が形成されている。なお、特に図示しないが、ドリフト層とｐ+アノード層１２との間に、ドリフト層（ｎ-単結晶シリコン基板１）よりも高不純物濃度のｎ+バッファ層（第３の第１導電型半導体領域）が設けられていてもよい。
【００３９】
つぎに、本実施の形態にかかる半導体装置の製造方法について説明する。図２〜図５は、本実施の形態にかかる半導体装置の製造方法について順に示す断面図である。特に限定しないが、本実施の形態においては、たとえば、定格６００Ｖ耐圧のノンパンチスルー型ＩＧＢＴを製造する場合について説明する。まず、図２に示すように、ｎ-単結晶シリコン基板１として、ｎ型ＦＺシリコン基板を用意する。そして、熱酸化をおこない、その基板のミラー研磨面に、酸化膜２を成長させる。さらに、パターニングおよびエッチングをおこなって、酸化膜２の表面部分の一部を除去して薄い部分を設け、さらにその薄い部分の一部を除去して窓部を形成する。なお、薄い酸化膜上の一部に厚い酸化膜を形成してから薄い酸化膜の一部を除去して窓部を形成してもよい。
【００４０】
そして、ｎ-単結晶シリコン基板１の、酸化膜２の窓部において露出する部分から、ｎ型の単結晶シリコンをエピタキシャル成長させ、カソード膜３を形成する。さらに、カソード膜３が所定の厚さとなるように酸化膜２の厚い部分の高さまでＣＭＰ研磨で平滑化する。カソード膜３は、後にソース領域、チャネル領域およびバッファ領域となる。また、熱酸化をおこなって、カソード膜３の表面を酸化し、ゲート酸化膜４を形成する。
【００４１】
そして、ゲート酸化膜４の上に、ゲート電極となるゲートポリシリコン５を堆積する。そして、熱処理をおこない、ゲートポリシリコン５を高濃度ｎ型にドープする。さらに、パターニングおよびエッチングをおこなって、ゲートポリシリコン５の一部を除去する。残ったゲートポリシリコン５をマスクとして、カソード膜３に、ボロンをイオン注入する。そして、たとえば窒素雰囲気中で１１５０℃、１１０分のドライブをおこない、チャネル領域となるｐベース領域６を形成する（図２）。
【００４２】
ついで、ｐベース領域６に、ボロンをイオン注入する。そして、たとえば窒素雰囲気中でドライブをおこない、ｐベース領域６より濃度が高く、第２のチャネル領域となる第２のｐベース領域２６を、酸化膜２に到達しないように形成する（図３）。第２のｐベース領域２６の形成条件については後述する。
【００４３】
ついで、第２のｐベース領域２６の内部の、ゲートポリシリコン５の直下から離れた領域に、ｐベース領域６および第２のｐベース領域２６よりも濃度の高いｐ+ボディ領域８を形成する（図４）。ついで、第２のｐベース領域２６に、たとえば砒素をイオン注入する。そして、ドライブをおこない、ｎ+ソース領域９を形成する（図５）。
【００４４】
ついで、層間絶縁膜１０としてＢＰＳＧを堆積し、パターニングおよびエッチングをおこなって、層間絶縁膜１０を貫通するコンタクトホールを形成する。ついで、層間絶縁膜１０の上に、アルミニウム等の金属をスパッタする。そして、アルミニウム等の金属のパターニングおよびエッチングをおこない、エミッタ電極１１を形成する。ついで、ｎ-単結晶シリコン基板１の裏面を研削する。その後、その研削面に、ボロンをイオン注入し、ｐ+アノード層１２を形成する。
【００４５】
ついで、ｐ+アノード層１２の表面にアルミニウム等の金属を蒸着し、アノード電極１３を形成する（図１）。なお、アニールをおこなう前に、ｎ-単結晶シリコン基板１の裏面の研削面に、リン等のｎ型不純物をイオン注入してもよい。そうすれば、アニールによって、ｐ+アノード層１２とともに、ｎ-ドリフト層とｐ+アノード層１２との間にｎ+バッファ層が形成される。最後に、ウェハをダイシングしてチップが完成する。
【００４６】
本実施の形態によれば、ゲートポリシリコン５の直下における最大ｐ濃度領域が、第２のｐベース領域２６である。この第２のｐベース領域２６は、ドリフト層の表面に形成された酸化膜２と接していないため、カソード膜３の膜厚が変わっても、第２のｐベース領域２６の体積が変化しない。
【００４７】
（しきい値電圧と、カソード膜の膜厚と、の関係について）
つぎに、実施の形態にかかる半導体装置における、しきい値電圧と、カソード膜の膜厚と、の関係について説明する。図６は、本実施の形態にかかる半導体装置における、しきい値電圧と、カソード膜の膜厚と、の関係について示す特性図である。図６において、縦軸はしきい値電圧（Ｖ）であり、横軸はカソード膜の膜厚（μｍ）である。また、実線は本発明の特性を示し、対比として点線で従来技術の特性を示す。
【００４８】
図６に示すように、従来技術においては、カソード膜の膜厚の変動によってしきい値電圧が変動するが、本実施の形態にかかる半導体装置によれば、カソード膜の膜厚が変動しても、しきい値電圧の変動を抑制することができる。
【００４９】
（第２のベース領域の好適な形成条件）
つぎに、第２のベース領域の好適な形成条件について説明する。まず、第２のベース領域の好適な拡散時間について説明する。図７は、第２のベース領域の、拡散深さと、拡散時間と、の関係について示す特性図である。図７においては、縦軸は拡散深さ（μｍ）であり、横軸は拡散時間（ｍｉｎ）である。また、図７においては、１０００℃の熱処理温度で、１．０×１０15／ｃｍ2のドーズ量のボロンをイオン注入する場合について説明する。熱処理温度としては、９８０℃〜１０２０℃が好ましい。図７に示すように、拡散時間が６０ｍｉｎを超えると、拡散深さが０．８μｍよりも深くなる。
【００５０】
図８は、第２のベース領域の拡散時間と、しきい値電圧と、の関係について示す特性図である。図８においては、縦軸はしきい値電圧（Ｖ）であり、横軸は拡散時間（ｍｉｎ）である。また、図８においては、カソード膜の膜厚が０．８μｍの場合について説明する。したがって、拡散時間が６０ｍｉｎを超えると拡散深さが０．８μｍよりも深くなり、第２のベース領域がドリフト層の表面に形成された酸化膜に到達するため、第２のベース領域のｐ型不純物濃度が高くなる。したがって、図８に示すように、拡散時間が６０ｍｉｎを超えると、しきい値電圧が大きくなってしまう。これにより、カソード膜の膜厚が０．８μｍの場合、しきい値電圧のばらつきを抑制するには、拡散時間を６０ｍｉｎ以下とすることが好ましいことがわかる。
【００５１】
つぎに、第２のベース領域の好適なドーズ量について説明する。図９は、第２のベース領域のドーズ量と、しきい値電圧と、の関係について示す特性図である。図９においては、縦軸はしきい値電圧（Ｖ）であり、横軸はドーズ量（／ｃｍ2）である。図９においては、１０００℃の熱処理温度で、拡散時間が６０ｍｉｎの活性化熱処理をおこなう場合について説明する。図９に示すように、ドーズ量が１．０×１０16／ｃｍ2を超えると、しきい値電圧が急激に大きくなる。これにより、第２のベース領域のイオン注入のドーズ量を、１．０×１０16／ｃｍ2以下とすることが好ましいことがわかる。
【００５２】
（ベース領域と、第２のベース領域と、の関係について）
つぎに、ベース領域と、第２のベース領域と、の関係について説明する。図１０〜図１２は、第２のベース領域の表面の不純物濃度に対する、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係について示す特性図である。図１０〜図１２においては、縦軸はしきい値電圧（Ｖ）であり、横軸は不純物濃度（／ｃｍ3）である。
【００５３】
図１０においては、第２のベース領域の表面の不純物濃度が１．０×１０17／ｃｍ3の場合の、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係を示す。図１０に示すように、ベース領域の表面の不純物濃度が１．０×１０16／ｃｍ3を超えると、しきい値電圧が急激に大きくなる。
【００５４】
また、図１１においては、第２のベース領域の表面の不純物濃度が５．０×１０16／ｃｍ3の場合の、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係を示す。図１１に示すように、ベース領域の表面の不純物濃度が５．０×１０15／ｃｍ3を超えると、しきい値電圧が急激に大きくなる。
【００５５】
さらに、図１２においては、第２のベース領域の表面の不純物濃度が３．０×１０16／ｃｍ3の場合の、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係を示す。図１２に示すように、ベース領域の表面の不純物濃度が３．０×１０15／ｃｍ3を超えると、しきい値電圧が急激に大きくなる。
【００５６】
上述したように、ベース領域の表面の不純物濃度が、第２のベース領域の表面の不純物濃度の１０分の１より大きくなると、しきい値電圧が大きくなってしまう。これにより、ベース領域の表面の不純物濃度がしきい値電圧に影響を与えないようにするためには、ベース領域の表面の不純物濃度が、第２のベース領域の表面の不純物濃度の１０分の１以下であることが好ましいことがわかる。
【産業上の利用可能性】
【００５７】
以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、ＩＧＢＴに適している。
【図面の簡単な説明】
【００５８】
【図１】本実施の形態にかかる半導体装置の構造について示す断面図である。
【図２】本実施の形態にかかる半導体装置の製造方法について示す断面図である。
【図３】本実施の形態にかかる半導体装置の製造方法について示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造方法について示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造方法について示す断面図である。
【図６】本実施の形態にかかる半導体装置における、しきい値電圧と、カソード膜の膜厚と、の関係について示す特性図である。
【図７】第２のベース領域の、拡散深さと、拡散時間と、の関係について示す特性図である。
【図８】第２のベース領域の拡散時間と、しきい値電圧と、の関係について示す特性図である。
【図９】第２のベース領域のドーズ量と、しきい値電圧と、の関係について示す特性図である。
【図１０】第２のベース領域の表面の不純物濃度が１．０×１０17／ｃｍ3の場合の、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係について示す特性図である。
【図１１】第２のベース領域の表面の不純物濃度が５．０×１０16／ｃｍ3の場合の、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係について示す特性図である。
【図１２】第２のベース領域の表面の不純物濃度が３．０×１０16／ｃｍ3の場合の、ベース領域の表面の不純物濃度と、しきい値電圧と、の関係について示す特性図である。
【図１３】従来のトップゲート型ＩＧＢＴの構成を示す断面図である。
【図１４】従来のトップゲート型ＩＧＢＴにおけるしきい値電圧と、カソード膜の膜厚と、の関係について示す特性図である。
【符号の説明】
【００５９】
１  ｎ-単結晶シリコン基板（第１導電型半導体基板）
２  酸化膜（第１の絶縁膜）
３  カソード膜
４  ゲート酸化膜（第２の絶縁膜）
５  ゲートポリシリコン
６  ｐベース領域（第１の第２導電型半導体領域）
７  ｎ+バッファ領域（第１の第１導電型半導体領域）
８  ｐ+ボディ領域（第３の第２導電型半導体領域）
９  ｎ+ソース領域（第２の第１導電型半導体領域）
１０  層間絶縁膜（第３の絶縁膜）
１１  エミッタ電極（第１の電極）
１２  ｐ+アノード層（第４の第２導電型半導体領域）
１３  アノード電極（第２の電極）
２６  第２のｐベース領域（第２の第２導電型半導体領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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