(57)【要約】【課題】良好な映像を再生可能な出力信号を出力する映像再生装置を提供する。【解決手段】映像再生装置のＴＢＣ回路４は、入力Ｖｓｙｎｃの周期である入力Ｖ周期を計数する入力Ｖ周期クロックカウンタ４１および第一ラッチ回路４２と、入力Ｖ周期に基づいて基準Ｖ周期を算出する基準Ｖ周期算出部４３と、基準Ｖ周期に基づいて、ロックレンジの最小周期及び最大周期を演算するロックレンジ算出部４５と、クロックをカウントする出力Ｖ周期クロックカウンタ４６と、カウントされたクロックに基づいて、最小周期及び最大周期に対応する第一タイミング信号および第二タイミング信号を出力するロックレンジタイミング決定部４７と、第一タイミング信号の出力タイミング、第二タイミング信号の出力タイミング、及び入力Ｖｓｙｎｃの入力タイミングに基づいて、ロックレンジの期間内に出力Ｖｓｙｎｃを出力する出力Ｖ周期信号出力部４８とを具備した。【選択図】図２
2009033337.tif 000002
【特許請求の範囲】
【請求項１】
映像信号および入力垂直同期信号を含む入力信号のうち、前記入力垂直同期信号に所定の信号処理を実施して、前記映像信号を処理するフィールドである対象フィールドにおける映像再生用の出力垂直同期信号を出力する映像信号処理装置であって、
前記入力垂直同期信号の周期である入力垂直同期周期を計数する入力周期計数手段と、
前記入力垂直同期周期に基づいて、前記対象フィールドにおける映像再生に係る基準垂直同期周期を算出する基準周期演算手段と、
前記基準垂直同期周期に基づいて、前記出力垂直同期信号の出力タイミング期間に関するロックレンジの最小周期、および前記ロックレンジの最大周期を演算するロックレンジ演算手段と、
一定間隔でクロックをカウントするクロックカウンタと、
前記クロックカウンタにてカウントされるクロックに基づいて、前記最小周期および前記最大周期に対応する第一タイミング信号および第二タイミング信号を出力するロックレンジタイミング決定手段と、
前記第一タイミング信号の出力タイミング、第二タイミング信号の出力タイミング、および前記入力垂直同期信号の入力タイミングに基づいて、前記ロックレンジの期間内に前記出力垂直同期信号を出力する出力手段と、
を具備したことを特徴とした映像信号処理装置。
【請求項２】
請求項１に記載の映像信号処理装置であって、
前記基準周期演算手段は、前記入力垂直同期周期、および先に入力された入力垂直同期信号に対応するフィールドである直前フィールドにおける基準垂直同期周期に基づいて、前記対象フィールドにおける前記基準垂直同期周期を算出する
ことを特徴とした映像信号処理装置。
【請求項３】
請求項２に記載の映像信号処理装置であって、
前記基準周期演算手段は、前記対象フィールドの基準垂直同期周期に対応する前記入力垂直同期周期が、前記直前フィールドの基準垂直同期周期と比べて、所定の変化量で変化した場合、前記直前フィールドの基準垂直同期周期から前記変化量よりも小さい割合で前記入力垂直同期周期に近似する方向に変化させた前記基準垂直同期周期を演算する
ことを特徴とした映像信号処理装置。
【請求項４】
請求項１に記載の映像信号処理装置であって、
前記基準周期演算手段は、前記入力垂直同期周期と一致する前記基準垂直同期周期を出力する
ことを特徴とした映像信号処理装置。
【請求項５】
請求項１ないし請求項４のいずれかに記載の映像信号処理装置であって、
前記出力手段は、前記第一タイミング信号の入力タイミングおよび前記第二タイミング信号の入力タイミングとの間をロックレンジとして、このロックレンジ内で前記出力垂直同期信号を出力する
ことを特徴とした映像信号処理装置。
【請求項６】
請求項５に記載の映像信号処理装置であって、
前記出力手段は、前記ロックレンジ内に前記入力垂直同期信号が入力された場合、この入力垂直同期信号と同期して、前記出力垂直同期信号を出力する
ことを特徴とした映像信号処理装置。
【請求項７】
請求項５に記載の映像信号処理装置であって、
前記出力手段は、前記ロックレンジ内に前記入力垂直同期信号が入力されなかった場合に、前記第二タイミング信号の入力タイミングに同期して前記出力垂直同期信号を出力する
ことを特徴とした映像信号処理装置。
【請求項８】
請求項５に記載の映像信号処理装置であって、
前記出力手段は、前記ロックレンジ内に前記入力垂直同期信号が入力されなかった場合、前記第一タイミング信号の入力タイミングまたは前記第二タイミング信号の入力タイミングのうちいずれか一方に同期して前記出力垂直同期信号を出力する
ことを特徴とした映像信号処理装置。
【請求項９】
入力信号を取得する信号取得手段と、
前記入力信号を映像信号および入力垂直同期信号に分離する信号分離手段と、
分離された前記同期信号を処理する請求項１ないし請求項８のいずれかに記載の映像信号処理装置と、
前記映像信号処理装置から出力される前記出力垂直同期信号に基づいて、前記映像信号を表示手段に表示させる制御をする表示制御手段と、
を具備したことを特徴とした再生装置。
【請求項１０】
請求項９に記載の再生装置であって、
前記表示手段は、プラズマディスプレイパネルである
ことを特徴とした再生装置。
【請求項１１】
映像信号および入力垂直同期信号を含む入力信号のうち、前記入力垂直同期信号に所定の信号処理を実施し、前記映像信号を処理するフィールドである対象フィールドにおける映像再生用の出力垂直同期信号を出力する映像信号処理方法であって、
前記入力垂直同期信号の周期である入力垂直同期周期を計数し、
この計数された前記入力垂直同期周期に基づいて、前記対象フィールドにおける映像再生に係る基準垂直同期周期を算出し、
この算出された前記基準垂直同期周期に基づいて、前記出力垂直同期信号の出力タイミング期間に関するロックレンジの最小周期、および前記ロックレンジの最大値に関する最大周期を演算し、
クロックカウンタでカウントされるクロックに基づいて、前記演算された前記最小周期および前記最大周期に対応する第一タイミング信号および第二タイミング信号を出力し、
これらの前記第一タイミング信号の出力タイミング、第二タイミング信号の出力タイミング、および前記入力垂直同期信号の入力タイミングに基づいて、前記ロックレンジの期間内に前記出力信号を出力する
ことを特徴とする映像信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された映像信号を処理する映像信号処理装置、再生装置、および映像信号処理方法に関する。
【背景技術】
【０００２】
従来、入力された映像信号を処理して出力する信号処理装置が知られている。このような信号処理装置では、一般的に、入力された映像信号の時間軸変動成分（ジッター）の吸収のために、入力された映像信号の垂直同期周波数（Ｖ周期）に対して、再生出力用として異なった垂直同期周波数を出力するように、クロックのタイミングを変更して位相同期させるタイムベースコレクタ（ＴＢＣ）回路が用いられている（例えば、特許文献１参照）。
【０００３】
この特許文献１に記載のものは、ＴＢＣ回路の一例であり、このＴＢＣ回路では、入力された映像信号に含まれる同期信号を分離し、この同期信号から生成される第１クロックに基づいて、Ａ／Ｄコンバータで映像信号がサンプリングされ、補間データが生成される。また、これらの映像信号および補間データは、走査線変換回路中に設けられるバッファメモリに記録される。この後、読出し用クロック発生回路にて第１クロックとは異なる第２クロックを生成し、この第２クロックに基づいてバッファメモリに記録されたデータが読み出され、Ｄ／Ａコンバータにてアナログ信号に変換されて出力される。
【０００４】
図１０は、上記のような従来のＴＢＣ回路におけるタイムチャートを示す図である。
上記したような従来のＴＢＣ回路では、図１０に示すようなタイムチャートで映像信号が処理される。
すなわち、図１０に示すように、ＴＢＣ回路では、所定の周波数範囲のロックレンジが予め設定されている。ここで、入力Ｖｓｙｎｃの垂直同期周波数Ｖ＝６０Ｈｚとすると（１フィールド６０Ｈｚ）、ロックレンジは、直前の出力信号の垂直同期信号の出力時点から５９〜６１Ｈｚの範囲内で設定される。そして、このロックレンジ期間内に入力映像信号の垂直同期信号（入力Ｖｓｙｎｃ）が存在した場合、その入力Ｖｓｙｎｃに同期して、再生用の出力Ｖｓｙｎｃが出力される。この時、ロックレンジの最小値が入力Ｖｓｙｎｃの１フィールド６０Ｈｚよりも周期が短い６１Ｈｚに設定されているため、例えば図１０におけるフィールドＤで示される信号のように、ジッター成分により入力Ｖｓｙｎｃの周波数が大きくなった場合でも、フィールドＥの入力Ｖｓｙｎｃの入力タイミングがロックレンジ期間の範囲内に収まり、出力Ｖｓｙｎｃが入力Ｖｓｙｎｃと同期して出力される。
また、入力映像信号がビデオソースからフィルムソースに切り換わった場合、フレームレートを６０Ｈｚから７２Ｈｚに変換する映像信号変換装置が提案されている（例えば、特許文献２参照）。
【０００５】
【特許文献１】実用新案登録第２５３０６５５号
【特許文献２】特開２００５−５１３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＰＤＰ（Plasma Display Panel）の駆動方式で一般的であるサブフィールド（ＳＦ）法では、１フィールドの期間内で、１フィールドの駆動が完結するように駆動シーケンスが設定されている必要がある。したがって、上記した図１０の例では、ロックレンジの最小値である６１Ｈｚよりも短い期間内で、１フィールドの駆動が完結する必要がある。こで、１フィールドの駆動シーケンスの時間が長い方が、１フィールド内に設けることができるサブフィールド（ＳＦ）の数を増やすことができるため、表示効率が向上する。したがって、ロックレンジの最小周期をなるべく長く、例えば図１０では６１Ｈｚから６０Ｈｚに近くなるように設定することが好ましい。
【０００７】
しかしながら、入力Ｖｓｙｎｃの基準周波数が同じ６０Ｈｚであった場合でも、信号源個々のジッター成分のバラツキにより、入力Ｖｓｙｎｃのタイミングは６０Ｈｚ近傍でばらつくおそれがある。したがって、ロックレンジの最小周波数を小さくすると、入力Ｖｓｙｎｃと出力Ｖｓｙｎｃの同期が取れず、映像再生状態が悪化してしまうという問題が一例として挙げられる。
【０００８】
また、図１１に示すように、例えば通常再生処理から早送り再生処置に切り替わる場合や、特許文献２に記載のようにＮＴＳＣソースからフィルムソースに切り替わる場合など、入力Ｖｓｙｎｃの周波数が、フィールドＡ〜Ｃと、フィールドＤ以降とで切り替わる場合がある。このような場合、ロックレンジは固定であるため、入力Ｖｓｙｎｃの周期が切り替わった場合に対応できず、回路内のバッファメモリが不足して、コマ落ち（例えば図１１におけるフィールドＥ，Ｇ）などの不都合が発生する。また、フィールドＤ以降の周期が長くなる場合でも、入力が出力に追いつかず、出力時にコマの重複などの不都合が生じる。このようなコマ落ちやコマの重複が発生すると、動きに違和感がある映像が再生され、映像再生状態が悪化してしまうという問題が一例として挙げられる。
【０００９】
本発明は、上記問題に鑑みて、良好な映像を再生可能な出力信号を出力する映像信号処理装置、再生装置、および映像信号処理方法を提供することを１つの目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１に記載の発明は、映像信号および入力垂直同期信号を含む入力信号のうち、前記入力垂直同期信号に所定の信号処理を実施して、前記入力垂直同期信号に対応するフィールドである対象フィールドにおける映像再生用の出力垂直同期信号を出力する映像信号処理装置であって、前記入力垂直同期信号の周期である入力垂直同期周期を計数する入力周期計数手段と、前記入力垂直同期周期に基づいて、前記対象フィールドにおける映像再生に係る基準垂直同期周期を算出する基準周期演算手段と、前記基準垂直同期周期に基づいて、前記出力垂直同期信号の出力タイミング期間に関するロックレンジの最小周期、および前記ロックレンジの最大周期を演算するロックレンジ演算手段と、一定間隔でクロックをカウントするクロックカウンタと、前記クロックカウンタにてカウントされるクロックに基づいて、前記最小周期および前記最大周期に対応する第一タイミング信号および第二タイミング信号を出力するロックレンジタイミング決定手段と、前記第一タイミング信号の出力タイミング、第二タイミング信号の出力タイミング、および前記入力垂直同期信号の入力タイミングに基づいて、前記ロックレンジの期間内に前記出力垂直同期信号を出力する出力手段と、を具備したことを特徴とした映像信号処理装置である。
【００１１】
本発明の請求項９に記載の発明は、入力信号を取得する信号取得手段と、前記入力信号を映像信号および入力垂直同期信号に分離する信号分離手段と、分離された前記同期信号を処理する請求項１ないし請求項８のいずれかに記載の映像信号処理装置と、前記映像信号処理装置から出力される前記出力垂直同期信号に基づいて、前記映像信号を表示手段に表示させる制御をする表示制御手段と、を具備したことを特徴とした再生装置である。
【００１２】
本発明の請求項１１に記載の発明は、映像信号および入力垂直同期信号を含む入力信号のうち、前記入力垂直同期信号に所定の信号処理を実施し、前記映像信号を処理するフィールドである対象フィールドにおける映像再生用の出力垂直同期信号を出力する映像信号処理方法であって、前記入力垂直同期信号の周期である入力垂直同期周期を計数し、この計数された前記入力垂直同期周期に基づいて、前記対象フィールドにおける映像再生に係る基準垂直同期周期を算出し、この算出された前記基準垂直同期周期に基づいて、前記出力垂直同期信号の出力タイミング期間に関するロックレンジの最小周期、および前記ロックレンジの最大値に関する最大周期を演算し、クロックカウンタでカウントされるクロックに基づいて、前記演算された前記最小周期および前記最大周期に対応する第一タイミング信号および第二タイミング信号を出力し、これらの前記第一タイミング信号の出力タイミング、第二タイミング信号の出力タイミング、および前記入力垂直同期信号の入力タイミングに基づいて、前記ロックレンジの期間内に前記出力信号を出力することを特徴とする映像信号処理方法である。
【発明を実施するための最良の形態】
【００１３】
［第一の実施の形態］
以下、本発明に係る第一の実施の形態の映像再生装置を図面に基づいて説明する。
図１は、本発明に係る実施の形態の映像再生装置の概略を示すブロック図である。
図２は、前記実施の形態のＴＢＣ回路の概略構成を示すブロック図である。
図３は、ＴＢＣ回路を構成する基準Ｖ周期算出部の基準Ｖ周期算出方法の概略を示す図である。
【００１４】
〔映像再生装置の構成〕
図１において、１は、再生装置としての映像再生装置であり、この映像再生装置１は、入力された映像信号をＰＤＰ６にて表示可能な出力信号に変換して表示させる装置である。そして、映像再生装置１は、図１に示すように、信号取得手段としての入力部２と、信号分離手段としての信号分離回路３と、映像信号処理装置としてのＴＢＣ回路４と、表示制御手段としての駆動回路５と、ＰＤＰ（Plasma Display Panel）６と、などを備えている。なお、映像再生装置１にＰＤＰ６が設けられる構成を示すが、例えばＰＤＰ６が別体に設けられ、駆動回路５から出力される再生用映像信号が例えばケーブル線などによりＰＤＰ６に出力される構成などとしてもよい。
【００１５】
入力部２は、映像信号や同期信号などの各種信号により構成される入力映像信号としての入力信号を取得し、取得した入力信号を信号分離回路３に出力する。この入力部２は、例えばＣＤやＤＶＤ、ビデオテープなどの各種記録媒体から情報を読み込むドライブ装置に接続され、これらのドライブ装置から情報を取得する。また、入力部２は、例えば放送局から配信される放送波などを受信するアンテナを備え、アンテナを介して放送波に含まれる入力信号を取得するものであってもよい。さらに、入力部２は、インターネット回線などの通信線にて外部と通信可能に設けられ、これらの通信線を介して入力信号を取得する構成であってもよい。
【００１６】
信号分離回路３は、入力部２から入力された入力信号を、例えば振幅分離などにより同期信号と映像信号とに分離する。また、信号分離回路３は、同期信号を例えば周波数分離などにより、水平同期信号Ｈｓｙｎｃ（Horizontal Synchronizing signal）と垂直同期信号Ｖｓｙｎｃ（Vertical Synchronizing signal）とに分離する。また、信号分離回路３は、分離した垂直同期信号Ｖｓｙｎｃ（以後、入力Ｖｓｙｎｃと称す）をＴＢＣ（タイムベースコレクタ：Time Base Corrector）回路に出力する。また、信号分離回路３は、入力信号から分離された映像信号および水平同期信号Ｈｓｙｎｃを駆動回路５に出力する。
【００１７】
ＴＢＣ回路４は、入力された入力Ｖｓｙｎｃ信号に基づいて出力垂直同期信号（出力Ｖｓｙｎｃ）を駆動回路５に出力する。なお、このＴＢＣ回路４の詳細については、後述する。
【００１８】
駆動回路５は、ＴＢＣ回路４および信号分離回路３に接続されている。この駆動回路５は、図示しないエンコーダなどを備え、映像信号をＰＤＰ６にて表示可能な信号形態にエンコードする。また、駆動回路５は、映像信号に対応してＴＢＣ回路４から出力される出力Ｖｓｙｎｃおよび信号分離回路３から入力されるＨｓｙｎｃに基づいて、ＰＤＰ６における垂直方向および水平方向の同期をとるとともに、エンコードされた映像信号をＰＤＰ６に再生させる制御をする。
この時、駆動回路５は、出力Ｖｓｙｎｃに基づいて、映像信号を再生させる対象フィールドを設定し、対象フィールドに映像信号を重畳させて映像の表示制御を実施する。ここで、フィールドとは、１つの画面を作り出す垂直走査の数を示すものであり、２フィールドで１つのフレームが構成される。例えば、日本国やアメリカ合衆国などで一般的に用いられているＮＴＳＣ方式では、１秒を３０フレーム、６０フィールドで走査し、１回のフィールド走査の走査線数は２６２．５本となる。
また、駆動回路５は、ＰＤＰ６の駆動において、サブフィールド（ＳＦ）駆動法を採用している。すなわち、駆動回路５は、１フィールドを、アドレス期間と表示期間に時間的に分離された複数のサブフィールド（例えば８つのサブフィールド）に分割する。ここで、これら各サブフィールドは、例えば１フィールドを８つのサブフィールドに分割する場合、輝度の相対比が１:２:４：８：１６：６４：１２８になるように、表示のための印加パルス（サステインパルス）数を設定されている。そして、駆動回路５は、映像信号に基づいて、各サブフィールドが点灯状態であるか、または非点灯状態であるかを認識し、この点灯状態に対応して、ＰＤＰ６の図示しない放電セルを発光状態または非発光状態のいずれか一方に初期化するリセット放電を実施する。これにより、駆動回路５は、各サブフィールドの組み合わせにより、映像信号に応じたＰＤＰ６の２５６階調表示を実施する。
【００１９】
ＰＤＰ６は、駆動回路５の制御により所定の映像を表示させる。
具体的には、ＰＤＰ６は、走査ライン毎に配列されるＲＧＢアドレス電極と、これらＲＧＢアドレス電極に交差して配列される複数の表示電極対と、ＲＧＢアドレス電極と表示電極対との各交差点に１画素に対応して形成される放電セルと、を備えている。そして、ＰＤＰ６は、駆動回路５により、各放電セルの放電状態が制御され、映像信号に対応する映像を表示する。
【００２０】
（ＴＢＣ回路の構成）
次に、ＴＢＣ回路４の詳細を説明する。ＴＢＣ回路４は、図２に示すように、入力Ｖ周期クロックカウンタ４１と、第一ラッチ回路４２と、基準周期演算手段としての基準Ｖ周期算出部４３と、第二ラッチ回路４４と、ロックレンジ演算手段としてのロックレンジ算出部４５と、クロックカウンタとしての出力Ｖ周期クロックカウンタ４６と、ロックレンジタイミング決定手段としてのロックレンジタイミング決定部４７と、出力手段としての出力Ｖ周期信号出力部４８と、などを備えている。なお、入力Ｖ周期クロックカウンタ４１および第一ラッチ回路４２により、本発明の入力周期計数手段が構成される。
【００２１】
入力Ｖ周期クロックカウンタ４１は、一定周期のクロック情報を出力するクロックカウンタである。この入力Ｖ周期クロックカウンタ４１は、信号分離回路３、第一ラッチ回路４２に接続されている。そして、この入力Ｖ周期クロックカウンタ４１は、信号分離回路３から入力Ｖｓｙｎｃが入力されると、クロックカウント値をリセットして「０」に設定し、クロックカウントを開始する。
具体的には、入力Ｖ周期クロックカウンタ４１は、例えば「１」の入力Ｖｓｙｎｃが入力されると、「０，１，２，３…Ｍ」とカウントを開始し、カウントしたクロックカウント値をクロック情報として第一ラッチ回路４２に出力する。また、入力Ｖ周期クロックカウンタ４１は、「Ｍ」をカウントした時点で次の入力Ｖｓｙｎｃが入力されると、再びクロックカウント値を「０」に設定し、再び「０」からカウントを開始する。なお、ここで「Ｍ」が入力Ｖｓｙｎｃの入力垂直同期周期（入力Ｖ周期）となる。
【００２２】
第一ラッチ回路４２は、信号分離回路３、入力Ｖ周期クロックカウンタ４１、および基準Ｖ周期算出部４３に接続されている。この第一ラッチ回路４２は、信号分離回路３から入力Ｖｓｙｎｃが入力された時点で、入力Ｖ周期クロックカウンタ４１からの入力されるクロック情報をラッチ、すなわちデータ保持する。この第一ラッチ回路４２は、次の入力Ｖｓｙｎｃが入力されるまで、入力Ｖ周期クロックカウンタ４１のクロック情報に同期してラッチしたクロック情報を基準Ｖ周期算出部４３に出力し続ける。
例えば、第一ラッチ回路４２に入力Ｖｓｙｎｃが入力された時点では、先に入力された入力Ｖｓｙｎｃに基づいて入力Ｖ周期クロックカウンタ４１にてカウントされたクロック情報が第一ラッチ回路４２に入力される。この時、入力Ｖ周期クロックカウンタ４１から入力されるクロック情報のクロックカウント値は入力Ｖ周期である「Ｍ」であるため、第一ラッチ回路４２は、この「Ｍ」をラッチし、次のラッチ時（次に入力Ｖｓｙｎｃが入力される時）まで基準Ｖ周期算出部４３に出力し続ける。
【００２３】
基準Ｖ周期算出部４３は、第一ラッチ回路４２および第二ラッチ回路４４に接続されている。この基準Ｖ周期算出部４３は、第一ラッチ回路４２から入力される数値Ｍと、後述する第二ラッチ回路４４から入力される数値Ｎに基づいて、映像処理を実施する対象フィールドにおける基準垂直同期周期（以後基準Ｖ周期と称する）Ｎを算出し、第二ラッチ回路４４に出力する。
【００２４】
具体的には、基準Ｖ周期算出部４３は、図３に示すような動作を実施する。
すなわち、例えば時刻ｔ１まで、入力Ｖｓｙｎｃの垂直同期周波数が継続して６０Ｈｚであり、第一ラッチ回路４２から基準Ｖ周期算出部４３に入力される数値に変化がなかった場合、基準Ｖ周期算出部４３は、第一ラッチ回路４２から入力される数値「Ｍ１」を第二ラッチ回路４４に出力する。つまり、基準Ｖ周期算出部４３は、第一ラッチ回路４２から入力される数値Ｍと、第二ラッチ回路４４から入力される数値Ｎとを比較し、同一値であると判断した場合、数値Ｎ＝Ｍ（図３の例では、Ｎ１＝Ｍ１）として第二ラッチ回路４４に出力する。
【００２５】
一方、次の入力Ｖｓｙｎｃの周期である時刻ｔ２において、入力映像信号の形態が変化して、例えば入力Ｖｓｙｎｃの垂直同期周波数が６０Ｈｚから７２Ｈｚに変化した際、第一ラッチ回路４２から基準Ｖ周期算出部４３に数値「Ｍ２（Ｍ２＜Ｍ１）」が入力されたとする。この場合、基準Ｖ周期算出部４３は、第一ラッチ回路４２から入力されるＭ２と、第二ラッチ回路４４から入力されるＮ１とを比較し、この数値Ｍ２と、Ｎ１に所定の変化係数ＫとしてのＫａ（０＜Ｋａ＜１）をかけた数値Ｎ１×Ｋａ（例えば本実施の形態では、Ｎ１×０．９）とのうち大きい数値をＮ２として第二ラッチ回路４４に出力する。
【００２６】
さらに次の周期である時刻ｔ３において、時刻ｔ２の場合と同様に、第一ラッチ回路４２から基準Ｖ周期算出部４３に数値Ｍ２が入力される場合、基準Ｖ周期算出部４３は、この数値Ｍ２と、Ｎ２に所定の変化係数Ｋａをかけた数値Ｎ２×Ｋａ（例えば本実施の形態では、Ｎ２×０．９）とのうち大きい数値をＮ３として第二ラッチ回路４４に出力する。
また、時刻ｔ４以降においても同様に、基準Ｖ周期算出部４３は、第一ラッチ回路４２からの入力数値Ｍ２と、第二ラッチ回路４４からの入力数値Ｎに所定の変化係数Ｋａをかけた数値（Ｎ×Ｋａ）とを比較し、大きい方を第二ラッチ回路４４に出力する。基準Ｖ周期算出部４３は、第一ラッチ回路４２からの入力数値Ｍと第二ラッチ回路４４からの入力数値Ｎとが同一値となるまで以上の処理を繰り返し実行する。以上により、基準Ｖ周期算出部４３は、入力Ｖｓｙｎｃの垂直同期周波数の数値が大きくなる方向に変化し、入力Ｖ周期Ｍが小さくなった場合、基準Ｖ周期Ｎの値を徐々に小さく変化させてＭに近づけ、最終的に入力Ｖ周期Ｍと同値の基準Ｖ周期Ｎを出力する。
【００２７】
なお、上記において第一ラッチ回路４２からの入力数値Ｍ１からＭ２へ数値が小さくなる場合を例示したが、Ｍ１からＭ２へ数値が大きくなる場合では、基準Ｖ周期算出部４３は、ｔ２以降において、数値Ｍと数値Ｎに所定の変化係数ＫとしてのＫｂ（Ｋｂ＞１）をかけた数値Ｎ×Ｋｂとのうち、小さい方の数値を第二ラッチ回路４４に出力する。これにより、基準Ｖ周期算出部４３は、入力Ｖｓｙｎｃの垂直同期周波数の数値が例えば７２Ｈｚから６０Ｈｚに変化し、入力Ｖ周期Ｍが大きくなった場合、基準Ｖ周期Ｎの値を徐々に大きく変化させてＭに近づける。
【００２８】
第二ラッチ回路４４は、基準Ｖ周期算出部４３、ロックレンジ算出部４５、および出力Ｖ周期信号出力部４８に接続されている。この第二ラッチ回路４４は、出力Ｖ周期信号出力部４８から出力Ｖｓｙｎｃが入力された時点で、基準Ｖ周期算出部４３から入力される数値（基準Ｖ周期Ｎ）をラッチする。また、第二ラッチ回路４４は、ラッチした数値を、次に出力Ｖ周期信号出力部４８から出力Ｖｓｙｎｃが入力されるまで、基準Ｖ周期算出部４３およびロックレンジ算出部４５に出力し続ける。ここで第二ラッチ回路４４がラッチする数値は、基準Ｖ周期算出部４３にて算出された基準Ｖ周期Ｎであり、対象フィールドの直前フィールドの基準Ｖ周期となる。
【００２９】
ロックレンジ算出部４５は、第二ラッチ回路４４から入力される基準Ｖ周期Ｎに対して、ロックレンジの最小周期ｍｉｎＶと、ロックレンジの最大周期ｍａｘＶとを算出する。
具体的には、ロックレンジ算出部４５は、以下の示す式に基づいて、最小周期ｍｉｎＶおよび最大周期ｍａｘＶを算出する。
【００３０】
(数  １）
ｍｉｎＶ＝Ｎ×Ａ  （Ａ＜１かつＡ≒１）      …（１）
ｍａｘＶ＝Ｎ×Ｂ  （Ｂ＞１）      …（２）
【００３１】
上記（１）および（２）式において、Ａ，Ｂは予め設定された係数であり、Ａは１より小さい数値に、Ｂは１よりも大きい数値に設定されている。
ここで、前記したように、従来のＴＢＣ回路のロックレンジでは、信号源のバラツキによるジッター成分を考慮してロックレンジを大きく設定する必要があるため、ｍｉｎＶを小さく設定し、ロックレンジを広くする必要があった。これに対して、ロックレンジ算出部４５は、上記した入力Ｖ周期クロックカウンタ４１、第一ラッチ回路４２、基準Ｖ周期算出部４３、および第二ラッチ回路４４により、入力Ｖｓｙｎｃの入力Ｖ周期Ｍに応じた基準Ｖ周期Ｎを設定し、この基準Ｖ周期Ｎに対応するロックレンジを算出するため、信号源個々のバラツキを考慮する必要がなく、ｍｉｎＶをよりＮに近く（Ａ≒１）設定することが可能となり、駆動シーケンスの長さを長く設定することが可能となる。
そして、ロックレンジ算出部４５は、算出した最小周期ｍｉｎＶおよび最大周期ｍａｘＶに関するロックレンジ周期情報をロックレンジタイミング決定部４７に出力する。
【００３２】
出力Ｖ周期クロックカウンタ４６は、一定周期でクロック情報を出力するクロックカウンタである。この出力Ｖ周期クロックカウンタは、ロックレンジタイミング決定部４７、および出力Ｖ周期信号出力部４８に接続されている。
そして、この出力Ｖ周期クロックカウンタ４６は、出力Ｖ周期信号出力部４８から出力Ｖｓｙｎｃが入力されると、クロックカウント値をリセットして「０」に設定し、クロックカウントを開始する。
具体的には、出力Ｖ周期クロックカウンタ４６は、例えば「１」の入力Ｖｓｙｎｃが入力されると、「０，１，２，３…Ｌ」とカウントを開始し、カウントしたクロックカウント値をクロック情報としてロックレンジタイミング決定部４７に出力する。また、出力Ｖ周期クロックカウンタ４６は、「Ｌ」をカウントした時点で次の出力Ｖｓｙｎｃが入力されると、再びクロックカウント値を「０」に設定し、再び「０」からカウントを開始する。ここで「Ｌ」が出力Ｖｓｙｎｃの周期となる。
【００３３】
ロックレンジタイミング決定部４７は、ロックレンジ算出部４５、出力Ｖ周期信号出力部４８、および出力Ｖ周期クロックカウンタ４６に接続されている。このロックレンジタイミング決定部４７は、ロックレンジ算出部４５から入力されるロックレンジ周期情報、および出力Ｖ周期クロックカウンタ４６から入力されるクロック情報に基づいて、ロックレンジのタイミングを設定する。つまり、ロックレンジ算出部４５にて算出されるロックレンジ周期情報は、ロックレンジ期間の長さを設定するものであるが、ロックレンジを設定するタイミングに関する情報は含まれていない。ロックレンジタイミング決定部４７は、このロックレンジ周期情報に基づいて、ロックレンジを設定するタイミングを決定する。
具体的には、ロックレンジタイミング決定部４７は、出力Ｖ周期クロックカウンタ４６から入力されるクロック情報に基づいて、クロックカウンタ値と、最小周期ｍｉｎＶとが一致するタイミングで、第一タイミング信号を出力Ｖ周期信号出力部４８に出力する。また、ロックレンジタイミング決定部４７は、クロック情報のクロックカウンタ値と、最大周期ｍａｘＶとが一致するタイミングで、第二タイミング信号を出力Ｖ周期信号出力部４８に出力する。ここで、この第一タイミング信号の出力タイミングから第二タイミング信号の出力タイミングまでの期間がロックレンジとなる。
【００３４】
出力Ｖ周期信号出力部４８は、信号分離回路３、駆動回路５、第二ラッチ回路４４、出力Ｖ周期クロックカウンタ４６、およびロックレンジタイミング決定部４７に接続されている。
この出力Ｖ周期信号出力部４８は、ロックレンジタイミング決定部４７から第一タイミング信号が入力されるタイミングから、第二タイミング信号が入力されるタイミングの間で、出力Ｖｓｙｎｃを、駆動回路５、第二ラッチ回路４４、および出力Ｖ周期クロックカウンタ４６に出力する。また、出力Ｖ周期信号出力部４８は、図示しないバッファメモリを備えており、信号分離回路３から入力された入力Ｖｓｙｎｃを一時このバッファメモリに記憶する。
【００３５】
具体的には、出力Ｖ周期信号出力部４８は、第一タイミング信号が入力されるタイミングから第二タイミング信号が入力されるタイミングまでのロックレンジ期間において、信号分離回路３から入力Ｖｓｙｎｃが入力された場合、この入力Ｖｓｙｎｃの入力タイミングと同期して、バッファメモリに記憶された先に入力された入力Ｖｓｙｎｃに対応する出力Ｖｓｙｎｃを出力する。
また、出力Ｖ周期信号出力部４８は、ロックレンジ期間内に信号分離回路３から入力Ｖｓｙｎｃが入力されなかった場合、第二タイミング信号の入力タイミングで出力Ｖｓｙｎｃを出力する。
【００３６】
〔映像再生装置の駆動方法〕
次に上記映像再生装置１の駆動方法における、ＴＢＣ回路４の信号処理動作について説明する。
図４は、本実施の形態の映像再生装置のＴＢＣ回路の動作を示すフローチャートである。
図５は、本実施の形態において、入力垂直同期信号がロックレンジ内で入力された場合のＴＢＣ回路のタイミングチャートである。
図６は、本実施の形態において、入力垂直同期信号がロックレンジ外で入力された場合のＴＢＣ回路のタイミングチャートである。
図７は、本実施の形態において、図１０に対応する入力垂直同期信号が入力された場合のＴＢＣ回路のタイミングチャートである。
図８は、本実施の形態において、図１１に対応する入力垂直同期信号が入力された場合のＴＢＣ回路のタイミングチャートである。
【００３７】
上述したような映像再生装置１では、入力部２に映像信号を含む入力信号が入力されると、信号分離回路３にてこの入力信号が映像信号、入力Ｖｓｙｎｃ、およびＨｓｙｎｃに分離される。そして、信号分離回路３にて分離された入力Ｖｓｙｎｃは、ＴＢＣ回路４に入力される。
【００３８】
ＴＢＣ回路４は、図４に示すように、信号分離回路３から入力Ｖｓｙｎｃが入力されると（ステップＳ１０１）、この入力Ｖｓｙｎｃの周期である入力Ｖ周期を計数する（ステップＳ１０２）。
【００３９】
具体的には、ステップＳ１０２において、入力Ｖ周期クロックカウンタ４１は、入力Ｖｓｙｎｃが入力されると、クロックカウント値をリセットし「０」に設定して、クロックカウントを開始する。そして、入力Ｖ周期クロックカウンタ４１は、次の入力Ｖｓｙｎｃが信号分離回路３から入力されると、クロックカウントを停止し、この時のクロックカウンタ値Ｍｎを入力Ｖ周期として第一ラッチ回路４２に出力する。
また、第一ラッチ回路４２は、入力Ｖ周期クロックカウンタ４１から入力Ｖ周期が入力されると、この数値Ｍｎをラッチし、次の入力Ｖｓｙｎｃが入力されるまで、この数値Ｍｎを基準Ｖ周期算出部４３に出力し続ける。
【００４０】
例えば、図５に示す例では、信号分離回路３からＢフィールドに対応する入力Ｖｓｙｎｃが入力されると、入力Ｖ周期クロックカウンタ４１はクロックカウント値を「０」に設定する。また、入力Ｖ周期クロックカウンタ４１は、先に入力されたＡフィールドに対応する入力Ｖｓｙｎｃの入力Ｖ周期である「Ｍ１」を第一ラッチ回路４２に出力する。
そして、第一ラッチ回路４２は、例えばＢフィールドに対応する入力Ｖｓｙｎｃが入力されると、Ａフィールドに対応する入力Ｖｓｙｎｃの入力Ｖ周期である「Ｍ１」をラッチして、基準Ｖ周期算出部４３に出力し続ける。そして、新たにＣフィールドに対応する入力Ｖｓｙｎｃが入力されると、Ｂフィールドに対応する入力Ｖｓｙｎｃの入力Ｖ周期である「Ｍ２」をラッチし、Ｄフィールドに対応する入力Ｖｓｙｎｃが入力されるまで基準Ｖ周期算出部４３に出力し続ける。
【００４１】
この後、ＴＢＣ回路４は、基準Ｖ周期算出部４３にて基準Ｖ周期を算出する処理を実施する。これには、先ず、基準Ｖ周期算出部４３は、第二ラッチ回路４４から入力される先に入力された入力Ｖｓｙｎｃの基準Ｖ周期を認識する（ステップＳ１０３）。
そして、基準Ｖ周期算出部４３は、ステップＳ１０２にて計数されて、第一ラッチ回路４２から入力される数値Ｍｎと、ステップＳ１０３にて認識した数値Ｎｎ−１とを比較し、これらの数値ＭｎとＮｎ−１とが同一値であるか否かを判断する（ステップＳ１０４）。
【００４２】
例えば、図５において、Ｂフィールドに対応する入力Ｖｓｙｎｃが入力されている間、基準Ｖ周期算出部４３は、第二ラッチ回路４４にてラッチされている数値Ｎ１、および第一ラッチ回路４２から入力される数値Ｍ１を認識し、これらの数値Ｍ１およびＮ１を比較する。他のフィールドの入力Ｖｓｙｎｃが入力されている場合でも同様の動作を実施し、例えば、Ｃフィールドに対応する入力Ｖｓｙｎｃが入力されている間では、基準Ｖ周期算出部４３は、数値Ｍ２およびＮ２を認識し、これらの大小関係を比較判断する。
なお、図５は、ロックレンジ期間内に入力Ｖｓｙｎｃが入力される例であるが、図６では、ロックレンジ期間外に入力Ｖｓｙｎｃが入力される例を示す。
例えば、図６のＣフィールドに対応する入力Ｖｓｙｎｃが信号分離回路３から入力されている状態では、基準Ｖ周期算出部４３には、第一ラッチ回路４２からＢフィールドの対応する入力Ｖｓｙｎｃの入力Ｖ周期である「Ｍ２」が入力される。
また、Ｃフィールドの入力Ｖｓｙｎｃがロックレンジ期間外に入力されるため、Ｃフィールドの入力Ｖｓｙｎｃの入力時に同期して、出力Ｖｓｙｎｃが出力されない。したがって、第二ラッチ回路４４では、Ｃフィールドの入力Ｖｓｙｎｃの入力時、先にラッチしていたＮ１を出力し続ける。したがって、基準Ｖ周期算出部４３は、Ｃフィールドの入力Ｖｓｙｎｃの入力時の所定時間の間、Ｍ２とＮ１とを比較する。
この後、ロックレンジ期間が終了するとともに、出力Ｖｓｙｎｃが出力されるため、第二ラッチ回路４４は、ラッチする数値を切り替え、Ｂフィールドの入力Ｖｓｙｎｃに対する基準Ｖ周期であるＮ２を基準Ｖ周期算出部４３に出力する。したがって、ロックレンジ期間が終了すると、基準Ｖ周期算出部４３は、Ｍ２とＮ２とを比較する。
【００４３】
そして、このステップＳ１０４において、基準Ｖ周期算出部４３は、数値Ｍｎと数値Ｎｎとが同一値であると判断すると、基準Ｖ周期としてＮｎ＝Ｍｎを第二ラッチ回路４４に出力する（ステップＳ１０５）。
【００４４】
一方、基準Ｖ周期算出部４３は、例えば入力Ｖｓｙｎｃの周波数が６０Ｈｚから７２Ｈｚに変わるなどして入力Ｖ周期の数値Ｍｎが変動し、数値Ｍｎと数値Ｎｎとが同一値でないと判断した場合、第一ラッチ回路４２からの入力数値Ｍｎと、第二ラッチ回路４４からの入力数値Ｎｎ−１とを比較して、Ｎｎ−１がＭｎよりも大きいが否かを判断する（ステップＳ１０６）。
このステップＳ１０６において、基準Ｖ周期算出部４３は、Ｎｎ−１がＭｎよりも大きいと判断した場合、すなわち入力Ｖｓｙｎｃの周波数が大きくなり、入力Ｖ周期が小さくなったと判断した場合、以下の処理を実施する。すなわち、基準Ｖ周期算出部４３は、数値Ｎｎ−１に所定の変化係数Ｋａをかけた数値Ｎｎ−１×Ｋａと、第一ラッチ回路４２から入力される数値Ｍｎと、を比較し、大きい方を基準Ｖ周期の数値Ｎｎとして第二ラッチ回路４４に出力する（ステップＳ１０７）。
また、ステップＳ１０６において、基準Ｖ周期算出部４３は、Ｎｎ−１がＭｎよりも小さいと判断した場合、すなわち入力Ｖｓｙｎｃの周波数が小さくなり、入力Ｖ周期が大きくなったと判断した場合、以下の処理を実施する。すなわち、基準Ｖ周期算出部４３は、数値Ｎｎ−１に所定の変化係数Ｋｂをかけた数値Ｎｎ−１×Ｋｂと、第一ラッチ回路４２から入力される数値Ｍｎと、を比較し、小さい方を基準Ｖ周期の数値Ｎｎとして第二ラッチ回路４４に出力する（ステップＳ１０８）。
上記処理により、基準Ｖ周期算出部４３は、入力Ｖ周期が突然変化した場合でも、変化係数Ｋ（ＫａまたはＫｂ）の変化率に応じて徐々に基準Ｖ周期を変化させ、最終的に入力Ｖ周期に収束するような基準Ｖ周期を出力することが可能となる。
【００４５】
例えば、図５のＣフィールドに対応する入力Ｖｓｙｎｃが信号分離回路３から入力されている状態において、基準Ｖ周期算出部４３には、第一ラッチ回路４２からＢフィールドの対応する入力Ｖｓｙｎｃの入力Ｖ周期である「Ｍ２」が入力される。
また、基準Ｖ周期算出部４３は、第二ラッチ回路４４から、Ｂフィールドに対応するＶｓｙｎｃが入力された際に基準Ｖ周期算出部４３から出力された基準Ｖ周期（Ａフィールドの入力Ｖｓｙｎｃに対する基準Ｖ周期）である「Ｎ２」が入力される。
【００４６】
ここで、Ａフィールドに対応する入力ＶｓｙｎｃとＢフィールドに対応する入力Ｖｓｙｎｃとの周波数が同一値であり、入力Ｖ周期の数値Ｍ１＝Ｍ２である場合、基準Ｖ周期算出部４３は、Ｃフィールドの入力Ｖｓｙｎｃが入力された際に、Ｂフィールドの入力Ｖｓｙｎｃに対する基準Ｖ周期Ｎ３＝Ｍ２を第二ラッチ回路４４に出力する。
【００４７】
一方、Ｂフィールド以降、入力Ｖｓｙｎｃの周波数が切り替わり、Ｍ１≠Ｍ２となった場合、基準Ｖ周期算出部４３は、Ｃフィールドの入力Ｖｓｙｎｃが入力された際に、Ｂフィールドの入力Ｖｓｙｎｃに対する基準Ｖ周期Ｎ３＝Ｎ２を第二ラッチ回路４４に出力する。
【００４８】
さらに、Ａフィールドの入力Ｖｓｙｎｃの周波数が６０Ｈｚであり、Ｂフィールド以降の入力Ｖｓｙｎｃの周波数が７２Ｈｚである場合などでは、基準Ｖ周期算出部４３は、Ｍ１＞Ｍ２と判断する。この場合、基準Ｖ周期算出部４３は、Ｄフィールドの入力Ｖｓｙｎｃが入力された際に、Ｎ３×ＫａおよびＭ３のうち大きい方の数値を、Ｃフィールドの入力Ｖｓｙｎｃに対する基準Ｖ周期Ｎ４として、第二ラッチ回路４４に出力する。
また、Ａフィールドの入力Ｖｓｙｎｃの周波数が７２Ｈｚであり、Ｂフィールド以降の入力Ｖｓｙｎｃの周波数が６０Ｈｚである場合などでは、基準Ｖ周期算出部４３は、Ｍ１＞Ｍ２と判断する。この場合、基準Ｖ周期算出部４３は、Ｄフィールドの入力Ｖｓｙｎｃが入力された際に、Ｎ３×ＫｂおよびＭ３のうち小さい方の数値を、Ｃフィールドの入力Ｖｓｙｎｃに対する基準Ｖ周期Ｎ４として、第二ラッチ回路４４に出力する。
【００４９】
図６に示す例でも同様であり、例えば図６のＣフィールドに対応する入力Ｖｓｙｎｃの入力時からロックレンジ期間が終了するまでの所定時間の間、基準Ｖ周期算出部４３は、Ｍ２とＮ１との大小関係を比較判断し、上記図５と同様の処理にて対応するＮ２を出力する。また、ロックレンジ期間が終了すると、出力Ｖｓｙｎｃが出力されて第二ラッチ回路４４の出力する数値がＮ２に切り替わる。したがって、基準Ｖ周期算出部４３は、Ｍ２とＮ２とを比較判断して、Ｎ２’を出力する。
【００５０】
ステップＳ１０５、ステップＳ１０７、およびステップＳ１０８のうちいずれかの処理が実施されると、基準Ｖ周期Ｎｎはロックレンジ算出部４５に入力される。
そして、ロックレンジ算出部４５は、入力された基準Ｖ周期Ｎｎに基づいて、ロックレンジの最小周期ｍｉｎＶおよび最大周期ｍａｘＶを算出する（ステップＳ１０９）。
ここで、ロックレンジ算出部４５は、前記したように、数式（１）および（２）に基づいて最小周期ｍｉｎＶおよび最大周期ｍａｘＶを算出する。また、ロックレンジ算出部４５は、算出した最小周期ｍｉｎＶおよび最大周期ｍａｘＶをロックレンジ周期情報としてロックレンジタイミング決定部４７に出力する。
【００５１】
ステップＳ１０９の後、ロックレンジタイミング決定部４７は、入力されたロックレンジ周期情報に基づいて、ロックレンジを決定する（ステップＳ１１０）。
具体的には、このステップＳ１１０では、ロックレンジタイミング決定部４７は、出力Ｖ周期クロックカウンタ４６から入力されるクロック情報を認識する。そして、ロックレンジタイミング決定部４７は、クロックカウンタ値と、最小周期ｍｉｎＶおよび最大周期ｍａｘＶと、が一致するタイミングでそれぞれ第一タイミング信号および第二タイミング信号を出力し、ロックレンジを設定する。
【００５２】
例えば、図５に示す例では、各フィールドの入力Ｖｓｙｎｃの入力に同期して、出力Ｖｓｙｎｃが出力され、この出力Ｖｓｙｎｃの出力タイミングにより出力Ｖ周期クロックカウンタ４６のクロックカウンタ値がリセットされて「０」に設定される。そして、ロックレンジタイミング決定部４７は、クロックカウンタ値にて最小周期ｍｉｎＶがカウントされた時点で第一タイミング信号を出力し、クロックカウンタ値にて最大周期ｍａｘＶがカウントされた時点で第二タイミング信号を出力する。例えば、図５のＣフィールドの入力Ｖｓｙｎｃが入力されている状態では、ロックレンジ算出部４５にて最小周期ｍｉｎＶＮ２および最大周期ｍａｘＶＮ２が算出される。したがって、ロックレンジタイミング決定部４７は、出力Ｖ周期クロックカウンタ４６にて、ｍｉｎＶＮ２がカウントされるタイミングで第一タイミング信号を出力して、ロックレンジの開始タイミングを決定する。また、ロックレンジタイミング決定部４７は、出力Ｖ周期クロックカウンタ４６にて、ｍａｘＶＮ２がカウントされるタイミングで第二タイミング信号を出力して、ロックレンジの終了タイミングを決定する。
【００５３】
図６に示す例では、先に設定されたロックレンジの終了と同時に出力Ｖｓｙｎｃが出力され、この出力Ｖｓｙｎｃの出力タイミングにより出力Ｖ周期クロックカウンタ４６のクロックカウンタ値がリセットされて「０」に設定される。この場合でも、ロックレンジタイミング決定部４７は、図５の例と同様に、クロックカウンタ値にて最小周期ｍｉｎＶがカウントされた時点で第一タイミング信号を出力し、クロックカウンタ値にて最大周期ｍａｘＶがカウントされた時点で第二タイミング信号を出力する。
【００５４】
この後、出力Ｖ周期信号出力部４８は、出力Ｖｓｙｎｃの出力動作処理を実施する。
すなわち、出力Ｖ周期信号出力部４８は、ステップＳ１１０にて設定されたロックレンジ内で、信号分離回路３から新たに入力Ｖｓｙｎｃが入力されたか否かを判断する（ステップＳ１１１）。
このステップＳ１１１において、出力Ｖ周期信号出力部４８は、ロックレンジ期間内に入力Ｖｓｙｎｃの入力を認識すると、例えば図５に示すように、この入力Ｖｓｙｎｃの入力タイミングに同期して、先に入力された入力Ｖｓｙｎｃに対応する出力Ｖｓｙｎｃを出力する（ステップＳ１１２）。
【００５５】
一方、ステップＳ１１１において、出力Ｖ周期信号出力部４８は、ロックレンジ期間内に入力Ｖｓｙｎｃの入力が認識されなかった場合、例えば図６に示すように、ロックレンジ期間の終了タイミングである第二タイミング信号に同期して、先に入力された入力Ｖｓｙｎｃに対応する出力Ｖｓｙｎｃを出力する（ステップＳ１１３）。
なお、上記実施の形態では、基準Ｖ周期算出部４３は、入力Ｖｓｙｎｃの入力Ｖ周期が大きく変化した場合、変化係数Ｋを用いて、基準Ｖ周期Ｎを徐々に入力Ｖｓｙｎｃに近づける処理を実施したがこれに限らない。例えば、基準Ｖ周期算出部４３は、入力Ｖ周期Ｍの変化量に関わらず、入力Ｖ周期Ｍと同値の基準Ｖ周期Ｎを出力する構成としてもよい。
【００５６】
（従来のＴＢＣ回路との比較）
上記のような動作により、例えば前記した図１０に示すような入力Ｖｓｙｎｃが入力された場合、本実施の形態のＴＢＣ回路４では、図７に示すような出力Ｖｓｙｎｃを出力する。
すなわち、図１０に示すような従来のＴＢＣ回路では、ロックレンジが固定されているため、ロックレンジの範囲を小さくするには限度がある。これに対して、上記したようなＴＢＣ回路４では、入力Ｖ周期および直前に入力された入力Ｖｓｙｎｃに対する基準Ｖ周期に応じて、ロックレンジを設定することが可能となるため、従来に比べてロックレンジの最小周期ｍｉｎＶを大きく設定することが可能となる。また、例えばＤフィールドの入力Ｖｓｙｎｃのように、ジッター成分などの影響により、他のフィールドの入力Ｖｓｙｎｃに対して入力Ｖ周期が短い信号が入力された場合でも、出力Ｖｓｙｎｃの周期を一定にすることが可能となる。
【００５７】
また、図１１に示すような入力Ｖｓｙｎｃが入力された場合、本実施の形態のＴＢＣ回路４では、図８に示すような出力Ｖｓｙｎｃを出力する。
すなわち、図１１では、入力Ｖｓｙｎｃの入力Ｖ周期の変動により、コマ落ちが見られる。これに対して、ＴＢＣ回路４では、図８に示すように、Ｄフィールド以降において、入力Ｖｓｙｎｃの周波数が切り替わった場合でも、ロックレンジの最小周期ｍｉｎＶおよび最大周期ｍａｘＶが個別に算出される。したがって、入力Ｖｓｙｎｃの入力Ｖ周期に基づいて算出されるロックレンジが、出力Ｖｓｙｎｃに追従して設定され、コマ落ちなどの不都合が回避される。
さらに、図８の例では、ＰＤＰ６の駆動前に出力のＶ周期の最小値が確定しているので、出力の周期ぎりぎりまでサブフィールド数を増やした駆動シーケンスでＰＤＰ６を安定して駆動させることが可能となる。
なお、図８の例では、基準Ｖ周期算出部４３が、入力Ｖ周期Ｍの変化量に関わらず、入力Ｖ周期Ｍと同値の基準Ｖ周期Ｎを出力する構成を用いた場合を例示した。しかしながら、基準Ｖ周期算出部４３が、入力Ｖｓｙｎｃの入力Ｖ周期が大きく変化した場合、変化係数Ｋを用いて、基準Ｖ周期Ｎを徐々に入力Ｖｓｙｎｃに近づける処理を実施した構成であっても、入力Ｖｓｙｎｃの周波数が切り替わった場合に、ロックレンジの最小周期ｍｉｎＶおよび最大周期ｍａｘＶが個別に算出されるので、入力Ｖｓｙｎｃの入力Ｖ周期に基づいて算出されるロックレンジが、出力Ｖｓｙｎｃに追従して設定され、同様にコマ落ちなどの不都合が回避される。
【００５８】
〔映像再生装置の作用効果〕
上述したように、上記実施の形態の映像再生装置１では、ＴＢＣ回路４は、入力Ｖ周期クロックカウンタ４１および第一ラッチ回路により、入力された入力Ｖｓｙｎｃの入力Ｖ周期Ｍを計数し、基準Ｖ周期算出部４３により計数された入力Ｖ周期Ｍに基づいて、基準Ｖ周期が算出される。また、ＴＢＣ回路４のロックレンジ算出部４５およびロックレンジタイミング決定部４７は、算出した基準Ｖ周期に基づいて、ロックレンジの周期およびロックレンジのタイミングを決定している。そして、ＴＢＣ回路４の出力Ｖ周期信号出力部４８は、この入力Ｖｓｙｎｃの個々に対してそれぞれ設定されるロックレンジ、および入力Ｖｓｙｎｃの入力タイミングに基づいて、出力Ｖｓｙｎｃを出力している。
このため、ジッター成分などの影響により、信号源間のバラツキが生じ、入力Ｖｓｙｎｃの同期周波数にバラツキが生じたとしても、ロックレンジが固定されていないため、これら入力Ｖｓｙｎｃのバラツキを考慮する必要がなく、ロックレンジの最小周期ｍｉｎＶを基準Ｖ周期Ｎに可能な限り近く設定することができる。したがって、１フィールドの長さが長くなり、駆動シーケンスの長さも長く設定することができる。よって、１フィールド内に設けることができるＳＦの数を増やすことができ、ＰＤＰ６における表示効率の向上をも図ることができる。また、ロックレンジが出力Ｖｓｙｎｃに追従して設定され、このロックレンジ期間内に出力Ｖｓｙｎｃが出力されるため、コマ落ちやコマの重複がなく、良好に出力Ｖｓｙｎｃを出力することができる。よって、この出力Ｖｓｙｎｃに基づいて映像信号の再生処理を実施することで、ＰＤＰ６に表示される映像にちらつきや背景輝度の不連続変化などがなく、良好な映像を表示させることができる。
【００５９】
また、基準Ｖ周期算出部４３は、入力Ｖｓｙｎｃの入力Ｖ周期、および先に入力されたＶｓｙｎｃの基準Ｖ周期に基づいて、第二ラッチ回路４４に出力すべき基準Ｖ周期Ｎを算出している。
すなわち、入力されたＶｓｙｎｃのみによって基準Ｖ周期を算出する場合、入力Ｖｓｙｎｃの周波数が急激に変化した場合、出力される基準Ｖ周期も急激に変化するため、映像信号の変化も大きくなり、例えば画像のちらつきなどの問題が生じるおそれがある。特に、ＰＤＰ６では、一般に駆動方式としてサブフィールド（ＳＦ）法を用いているため、１フィールドの駆動期間内に、予め定められた数だけ放電セルを初期化するリセット放電を実施する必要がある。一般に、このリセット放電により、黒表示の際の輝度が影響を受けることが知られている。ここで、基準Ｖ周期が急激に変化すると、１フィールドの駆動期間の急激な変化により、一定期間内に生起されるリセット放電の数に大きな違いが生じるため、黒表示の際の輝度がその都度大きく変化してしまい、視聴者に違和感を与えるなどの問題が発生する。
これに対して、本実施の形態の映像再生装置１のＴＢＣ回路４では、上記のように、入力Ｖｓｙｎｃの入力Ｖ周期、および先に入力されたＶｓｙｎｃの基準Ｖ周期に基づいて、第二ラッチ回路４４に出力すべき基準Ｖ周期Ｎを算出するので、先に入力された入力Ｖｓｙｎｃに対応する基準Ｖ周期と、新たに入力された入力Ｖｓｙｎｃとの差が著しく大きい場合を容易に認識することができ、基準Ｖ周期の変化率を変えて最適な基準Ｖ周期を出力することができる。よって、映像再生装置１では、ＰＤＰ６の画像のちらつきなどを防止でき、良好な映像を再生させることができる。
【００６０】
また、この時、基準Ｖ周期算出部４３は、入力Ｖ周期Ｍｎが先に入力された入力Ｖｓｙｎｃに対応する基準Ｖ周期Ｎｎ−１よりも小さい場合、この基準Ｖ周期Ｎｎ−１に所定の変化率をかけた数値Ｎｎ−１×Ｋａと、入力Ｖ周期Ｍｎとのうち、大きい方を基準Ｖ周期Ｎｎとして出力している。また、基準Ｖ周期算出部４３は、入力Ｖ周期Ｍｎが先に入力された入力Ｖｓｙｎｃに対応する基準Ｖ周期Ｎｎ−１よりも大きい場合、この基準Ｖ周期Ｎｎ−１に所定の変化率をかけた数値Ｎｎ−１×Ｋｂと、入力Ｖ周期Ｍｎとのうち、小さい方を基準Ｖ周期Ｎｎとして出力する。
これにより、基準Ｖ周期算出部４３は、入力Ｖ周期Ｍｎに近づけるように、基準Ｖ周期Ｎｎを徐々に変化させ、最終的に入力Ｖ周期Ｍｎと同値となる基準Ｖ周期Ｎｎを出力することができる。したがって、基準Ｖ周期の急激な変化を抑えることができ、上記したような画像のちらつきや黒表示の際の輝度の違和感などの不都合を防止することができ、ＰＤＰ６にて良好な映像を表示させることができる。
さらに、基準Ｖ周期算出部４３は、基準Ｖ周期Ｎｎ−１に予め設定された所定の変化係数Ｋをかけた数値Ｎｎ−１×Ｋと、入力Ｖ周期Ｍｎと、を比較する。このため、基準Ｖ周期算出部４３において、複雑な演算を実施する必要がなく、回路構成も簡単にすることができ、構成を簡単にすることができる。
【００６１】
また、出力Ｖ周期信号出力部４８は、ロックレンジタイミング決定部４７から出力される第一タイミング信号の出力タイミング、および第二タイミング信号の出力タイミングの間をロックレンジとして設定し、このロックレンジ内で出力Ｖｓｙｎｃを出力している。
これにより、ロックレンジ期間内で出力Ｖｓｙｎｃを出力することにより、入力Ｖｓｙｎｃがジッター成分などの影響を受けた場合でも、正確なタイミングの出力Ｖｓｙｎｃを出力することができる。また、駆動回路５は、この出力Ｖｓｙｎｃに基づいて、映像信号を処理することで、ＰＤＰ６に時間軸のずれなどがない良好な映像を表示させることができる。
【００６２】
この時、出力Ｖ周期信号出力部４８は、ロックレンジ内に入力Ｖｓｙｎｃの入力が成された場合、この入力Ｖｓｙｎｃと同期して出力Ｖｓｙｎｃを出力する。
このため、入力Ｖｓｙｎｃに対応して連続して出力Ｖｓｙｎｃを出力することができ、ジッター成分などによる時間軸のずれがなく、連続する映像信号間にタイムラグが発生するなどの不都合も防止することができ、ＰＤＰ６にて良好な画像を表示させることができる。
【００６３】
また、出力Ｖ周期信号出力部４８は、ロックレンジ内に入力Ｖｓｙｎｃの入力がない場合、ロックレンジの終了タイミングである第二タイミング信号と同期して出力Ｖｓｙｎｃを出力する。
このため、ロックレンジ内に入力Ｖｓｙｎｃが入力されない場合でも、先に出力される出力Ｖｓｙｎｃに追従してロックレンジが設けられているため、このロックレンジの最終端で次の出力Ｖｓｙｎｃが出力されることで、順次入力Ｖｓｙｎｃに対応する出力Ｖｓｙｎｃを出力することができる。したがって、コマ落ちやコマの重複などの不都合を防止でき、ＰＤＰ６にて違和感のない良好な画像を表示することができる。
【００６４】
また、映像再生装置１は、表示手段としてＰＤＰ６を備えている。
上記したようにＰＤＰ６の駆動方式では、一般的にＳＦ法が採用されており、このようなＳＦ法では、１フィールドを複数のＳＦに分割して、分割したＳＦのそれぞれに対応して放電セルにリセット放電を実施する。このようなＰＤＰ６に対しても、上記したように、ＴＢＣ回路４を用いることにより、入力Ｖｓｙｎｃの周波数が急に変更された場合でも、出力Ｖｓｙｎｃが徐々に変化するため、リセット放電の実施時に画質低下が起こることがなく、表示効率を向上させることができる。
【００６５】
また、変化係数ＫをＫ≒１（０＜Ｋａ＜１でＫａ≒１、Ｋｂ＞１でＫｂ≒１）と設定してもよい。
この場合、例えば継続して入力Ｖｓｙｎｃの周波数が変動せず、入力Ｖｓｙｎｃの変動が突発的なものである場合は、基準Ｖ周期は大きく変動しない。例えば、Ａフィールドの入力Ｖｓｙｎｃの周波数が６０Ｈｚであり、このＡフィールドに続くＢフィールドの入力Ｖｓｙｎｃの周波数がジッター成分などの影響を受けて突発的に周波数が変化して７４Ｈｚとなり、その後のＣフィールド以降の入力Ｖｓｙｎｃの周波数が６０Ｈｚである場合、Ｂフィールドの入力Ｖｓｙｎｃのみ基準Ｖ周期を大きく変動させると、それに対応して映像信号の時間軸もずれ、ＰＤＰ６に表示される画像に違和感が発生するおそれがある。これに対して、上記のような設定にすることで、基準Ｖ周期算出部４３は、連続するフィールドのうちいずれか１つの入力Ｖｓｙｎｃの入力Ｖ周期が異なる場合では、基準Ｖ周期を大きく変動させることがなく、ＰＤＰ６に違和感のない良好な画像を表示させることができる。
【００６６】
［他の実施の形態］
なお、本発明は、上述した実施の形態に限定されるものではなく、本発明の目的を達成できる範囲で以下に示される変形をも含むものである。
【００６７】
例えば、上記実施の形態では、ロックレンジの期間内に入力Ｖｓｙｎｃが入力されなかった場合、ロックレンジの最終端である第二タイミング信号に同期させて出力Ｖｓｙｎｃを出力したが、これに限らない。例えば、図９に示すようなタイミングで出力Ｖｓｙｎｃを出力してもよい。
すなわち、図９において、出力Ｖ周期信号出力部４８は、出力Ｖ周期クロックカウンタ４６から入力されるクロック信号を認識し、ロックレンジ内に入力Ｖｓｙｎｃが入力されなかった場合、入力Ｖｓｙｎｃ（Ｂフィールドの入力Ｖｓｙｎｃ）の入力タイミングＴ１が、直後のロックレンジの第一タイミング信号Ｔ２に時間的に近い位置で入力されたか否かを判断する。そして、出力Ｖ周期信号出力部４８は、直前の入力Ｖｓｙｎｃの入力タイミングと、直後のロックレンジの第一タイミング信号Ｔ２との差αが、例えばＬ／２以下であり、時間的に近い位置に入力されたと判断すると、この第一タイミング信号に同期して出力Ｖｓｙｎｃを出力する。また、入力Ｖｓｙｎｃの入力タイミングＴ１と、第一タイミング信号Ｔ２との差αが、例えば２／Ｌよりも大きいと判断した場合、上記実施の形態のＴＢＣ回路４と同様に、第二タイミング信号の出力タイミングで出力Ｖｓｙｎｃを出力する。
この構成では、上記実施の形態に比べて、以後のフィールドの入力を繰り返すうちに、入力Ｖｓｙｎｃの入力タイミングに出力Ｖｓｙｎｃの出力タイミングが同期しやすくなり、信号処理動作をより簡単にすることができる。
なお、この場合、図２に示すＴＢＣ回路のブロック図において、出力Ｖ周期クロックカウンタ４６から出力されるクロック信号が、出力Ｖ周期信号出力部４８へ入力される構成の追加が必要となる（図２中の点線矢印）。
【００６８】
さらに、上記実施の形態において、基準Ｖ周期算出部４３は、変化係数Ｋとして、Ｋａ＝０．９を用いたが、これに限定されない。例えば、Ｋａの値としてＫａ＝０．５としてもよく、０＜Ｋａ＜１の範囲内でいかなる数値に設定されていてもよい。
また、基準Ｖ周期算出部４３は、第二ラッチ回路４４からの入力数値Ｎに変化係数Ｋａを掛け合わせた値Ｎ×Ｋａと、第一ラッチ回路４２からの入力数値Ｍと、を比較したがこれに限らない。例えば、第二ラッチ回路４４からの入力数値Ｎから所定の変化係数ｋを引いた値（Ｎ−ｋ）と、数値Ｍと、を比較する構成としてもよい。この構成であっても、基準Ｖ周期を徐々に入力Ｖ周期Ｍに近づけるように変化させることができる。
【００６９】
そして、映像再生装置１は、表示手段としてＰＤＰ６を備える構成を例示したが、これに限定されず、表示手段として例えば液晶パネル、有機ＥＬなど、各種表示パネルを用いてもよく、ＣＲＴなどの表示手段を用いる構成としてもよい。
【００７０】
また、上記実施の形態では、図１に示すように、ＰＤＰ６が映像再生装置１に一体的に設けられている例を示すが、例えばＰＤＰ６が映像再生装置１とは別体のＰＤＰ装置に設けられ、例えばケーブル線などの通信線により映像再生装置１の駆動回路５に接続される構成などとしてもよい。
【００７１】
さらには、上記実施の形態では、映像信号処理装置として、ハードウエアであるＴＢＣ回路４を例示したが、これに限定されず、例えば１つのＩＣ（Integrated Circuit）などの素子にて構成する構成としてもよく、上述した各機能をプログラムとして構築し、メモリなどの記憶部に記憶しておき、ＣＰＵ（Central Processing Unit）などの演算手段にて演算処理される構成としてもよい。さらには、このようなプログラムを別途記録媒体から読み取らせる構成とすることにより、上述したように取扱が容易で、利用の拡大が容易に図れる。
【００７２】
その他、本発明の実施の際の具体的な構造および手順は、本発明の目的を達成できる範囲で他の構造などに適宜変更できる。
【００７３】
〔実施の形態の効果〕
上述したように、上記実施の形態の映像再生装置１では、ＴＢＣ回路４は、入力Ｖ周期クロックカウンタ４１および第一ラッチ回路により、入力された入力Ｖｓｙｎｃの入力Ｖ周期Ｍを計数し、基準Ｖ周期算出部４３により計数された入力Ｖ周期Ｍに基づいて、基準Ｖ周期が算出される。また、ＴＢＣ回路４のロックレンジ算出部４５およびロックレンジタイミング決定部４７は、算出した基準Ｖ周期に基づいて、ロックレンジの周期およびロックレンジのタイミングを決定している。そして、ＴＢＣ回路４の出力Ｖ周期信号出力部４８は、この入力Ｖｓｙｎｃの個々に対してそれぞれ設定されるロックレンジ、および入力Ｖｓｙｎｃの入力タイミングに基づいて、出力Ｖｓｙｎｃを出力している。
このため、ジッター成分などの影響により、信号源間のバラツキが生じ、入力Ｖｓｙｎｃの同期周波数にバラツキが生じたとしても、ロックレンジが固定されていないため、これら入力Ｖｓｙｎｃのバラツキを考慮する必要がなく、ロックレンジの最小周期ｍｉｎＶを基準Ｖ周期Ｎに可能な限り近く設定することができる。したがって、１フィールドの長さが長くなり、駆動シーケンスの長さも長く設定することができる。よって、１フィールド内に設けることができるＳＦの数を増やすことができ、ＰＤＰ６における表示効率の向上をも図ることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る実施の形態の映像再生装置の概略を示すブロック図である。
【図２】本実施の形態のＴＢＣ回路の概略構成を示すブロック図である。
【図３】本実施の形態のＴＢＣ回路を構成する基準Ｖ周期算出部の基準Ｖ周期算出方法の概略を示す図である。
【図４】本実施の形態の映像再生装置のＴＢＣ回路の動作を示すフローチャートである。
【図５】本実施の形態において、入力垂直同期信号がロックレンジ内で入力された場合のＴＢＣ回路のタイミングチャートである。
【図６】本実施の形態において、入力垂直同期信号がロックレンジ外で入力された場合のＴＢＣ回路のタイミングチャートである。
【図７】本実施の形態において、図１０に対応する入力垂直同期信号が入力された場合のＴＢＣ回路のタイミングチャートである。
【図８】本実施の形態において、図１１に対応する入力垂直同期信号が入力された場合のＴＢＣ回路のタイミングチャートである。
【図９】他の実施の形態におけるＴＢＣ回路のタイミングチャートである。
【図１０】従来のＴＢＣ回路におけるタイミングチャートである。
【図１１】従来のＴＢＣ回路において入力垂直同期信号の周波数が変動した場合におけるタイミングチャートである。
【符号の説明】
【００７５】
１  …  再生装置としての映像再生装置
２  …  信号取得手段としての入力部
３  …  信号分離手段としての信号分離回路
４  …  映像信号処理装置としてのＴＢＣ回路
５  …  表示制御手段としての駆動回路
６  …  ＰＤＰ
４１…  入力周期計数手段を構成する入力Ｖ周期クロックカウンタ
４２…  入力手記係数手段を構成する第一ラッチ回路
４３…  基準周期演算手段としての基準Ｖ周期算出部
４５…  ロックレンジ演算手段としてのロックレンジ算出部
４６…  クロックカウンタとしての出力Ｖ周期クロックカウンタ
４７…  ロックレンジタイミング決定手段としてのロックレンジタイミング決定部
４８…  出力手段としての出力Ｖ周期信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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