(57)【要約】【課題】  VCOを構成する電流制御発振回路を制御する電流を生成する電圧−電流変換の動作を高速化して、従来に比較して周波数制御の応答特性を向上させるPLL回路を提供する。【解決手段】  本発明のＰＬＬ回路は、電圧−電流変換回路と電流加算器と電流制御発振回路とから構成され、制御電圧及び制御電流に対応した周波数のパルスを出力する電圧制御発振回路と、パルスと、電圧制御発振回路が生成すべき周波数の基準パルスとの位相差により、第１の制御信号及び第２の制御信号を出力する位相検出器と、第１の制御信号により、第１の充電電流または第１の放電電流を出力する第１のチャージポンプ回路と、第１の充電電流または第１の放電電流により制御電圧を生成し、電圧制御発振回路に出力するループフィルタと、第２の制御信号により、第２の充電電流または第２の放電電流である制御電流を生成し、制御電圧発振回路に出力する第２のチャージポンプ回路とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧−電流変換回路と電流加算器と電流制御発振回路とから構成され、制御電圧及び制御電流に対応した周波数のパルスを出力する電圧制御発振回路と、
前記パルスと、前記電圧制御発振回路が生成すべき周波数の基準パルスとの位相差により、第１の制御信号及び第２の制御信号を出力する位相検出器と、
前記第１の制御信号により、第１の充電電流または第１の放電電流を出力する第１のチャージポンプ回路と、
前記第１の充電電流または前記第１の放電電流により前記制御電圧を生成し、前記電圧制御発振回路に出力するループフィルタと、
前記第２の制御信号により、第２の充電電流または第２の放電電流である前記制御電流を生成し、前記制御電圧発振回路に出力する第２のチャージポンプ回路と
を有することを特徴とするＰＬＬ回路。
【請求項２】
前記電圧−電流変換回路が前記制御電圧を電流に変換し、
前記電流加算器が、前記変換した電流と、前記制御電流とを加算し、この加算された電流を前記電流制御発振回路に対して周波数制御電流として供給する
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記ループフィルタが第１のチャージポンプの出力と接地点との間に介挿されたコンデンサから構成されていることを特徴とする請求項１または請求項２に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特に、特性のバラツキの発生を低減したＰＬＬ回路に関する。
【背景技術】
【０００２】
従来から半導体集積回路内に設けられ、特に無線通信分野である携帯電話や無線ＬＡＮ（local area network）等におけるパルス発生回路として多用されている。
上記ＰＬＬ回路は、図６に示すように、位相比較器１００、チャージポンプ１０１、ループフィルタ１０２、ＶＣＯ（電圧制御発振回路）１０３とから構成されている。
位相比較器１００は、ＰＬＬ回路が出力する出力パルスと、入力される入力パルスとの位相比較を行い、チャージポンプ回路１０１に対し、出力パルスが入力パルスに比較して位相が遅れている場合、チャージアップ電流ＩUPを流す制御信号ＵＰを出力し、出力パルスが入力パルスに比較して位相が早い場合、チャージダウン電流ＩDNを流す制御信号ＤＮを出力する。
【０００３】
チャージポンプ回路１０１は、制御信号ＵＰが入力されると、チャージアップ電流ＩUPをループフィルタ１０２へ出力し、一方、制御信号ＤＮが入力されると、チャージダウン電流ＩDNをループフィルタ１０２へ出力する。
ループフィルタ１０２は、チャージポンプ回路１０１から入力される直流信号を平均化し、交流成分の少ない直流信号に変換するローパスフィルタであり、時定数により後段のＶＣＯ１０３の周波数変化の速度を設定する。すなわち、ＶＣＯ１０３の発振周波数の変化は、時定数が長ければ徐々に変化し、時定数が短ければ素早く、入力パルスに追従する。
【０００４】
ＶＣＯ１０３は、ループフィルタ１０２から入力される直流信号の電圧レベルにより、出力パルスの発振周波数を制御する。
また、ＶＣＯ１０３は、直流の電圧信号を電流信号に変換する電圧／電流変換部１０３Ａと、電圧／電流変換部１０３が出力する電流により発振周波数が決定される電流制御発振部１０３Ｂとから構成されている。
上記ループフィルタ１０２としては、図７に示されるような完全積分型フィルタ回路が用いられている（例えば、非特許文献１参照）。
ここで、スイッチ回路１０１’は、図６のチャージポンプ１０１に代える構成であり、完全積分型フィルタ回路（ループフィルタ１０２）に対して、電圧を印加する。
【０００５】
また、図８に示すように、ループフィルタ１０２として、電流入力−電圧出力型を用いたものであり、コンデンサＣ２と抵抗Ｒ２とを直列に接続したものであり、コンデンサＣ２に蓄積される電圧と、このコンデンサＣへの充電電流によって抵抗Ｒ２端子間に発生する電圧とを加算し、加算結果をＶＣＯ１０３内の電圧／電流変換回路１０３Ａに対して出力している（例えば、特許文献１参照）。
これにより、コンデンサＣが蓄積される電圧に加えて、抵抗Ｒ２に発生する電圧が後段のＶＣＯ１０３へ出力されるため、図９に示すように、抵抗Ｒ２の電圧分だけ電圧特性の応答特性を高速にすることができる。
ここで、ｒ2は抵抗Ｒ2の抵抗値、ＩF1はチャージポンプ回路１０１が出力するチャージアップ電流ＩUP及びチャージダウン電流ＩDNの電流値、ｃ2はコンデンサＣ2の容量値である。
【非特許文献１】’ＰＬＬ−ＩＣの使い方’、畑 雅恭、古川 計介著、秋葉出版、〔新装版〕版、 １９８７年６月
【特許文献１】特開２００５−２６０４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１及び特許文献１で用いられている完全積分型フィルタ回路のループフィルタ１０２は、図９に示すように、急峻な電圧出力信号を出力する応答特性を有している。
しかしながら、ＶＣＯ１０３内の電圧−電流変換部１０３Ａが、入力される急峻な電圧出力信号を、電圧−電流変換する際、この急峻な変化に十分に対応する応答特性を持たせることはＣＭＯＳプロセスでは困難であり、実際には図１０に示すように、電圧−電流変換後の電流出力信号の波形はなまったものとなってしまう。
【０００７】
この結果、ループフィルタ１０２における応答特性を良くしたとしても、ＶＣＯ１０３内の電圧−電流変換部１０３Ａの応答特性のなまりによる低さから、素子特性から理論的な設計ができない。
また、製造バラツキに起因して、電圧−電流変換の速度がバラツクことにより、ＰＬＬ回路の応答特性もバラツクこととなり、量産した際にスペック内に入らない製品が多くなる問題がある。
【０００８】
本発明は、このような事情に鑑みてなされたもので、ＶＣＯを構成する電流制御発振回路を制御する電流を生成する電圧−電流変換の動作を高速化することにより、従来に比較して周波数制御の応答特性を向上させるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＰＬＬ回路は、電圧−電流変換回路と電流加算器と電流制御発振回路とから構成され、制御電圧及び制御電流に対応した周波数のパルスを出力する電圧制御発振回路と、前記パルスと、前記電圧制御発振回路が生成すべき周波数の基準パルスとの位相差により、第１の制御信号及び第２の制御信号を出力する位相検出器と、前記第１の制御信号により、第１の充電電流または第１の放電電流を出力する第１のチャージポンプ回路と、前記第１の充電電流または前記第１の放電電流により前記制御電圧を生成し、前記電圧制御発振回路に出力するループフィルタと、前記第２の制御信号により、第２の充電電流または第２の放電電流である前記制御電流を生成し、前記制御電圧発振回路に出力する第２のチャージポンプ回路とを有する。
【００１０】
本発明のＰＬＬ回路は、前記電圧−電流変換回路が前記制御電圧を電流に変換し、前記電流加算器が、前記変換した電流と、前記制御電流とを加算し、この加算された電流を前記電流制御発振回路に対して周波数制御電流として供給することを特徴とする。
【００１１】
本発明のＰＬＬ回路は、前記ループフィルタが第１のチャージポンプの出力と接地点との間に介挿されたコンデンサから構成されていることを特徴とする。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、第１のチャージポンプの出力する第１の充電電流及び第１の放電電流によりループフィルタにて生成される制御電圧を、電圧−電流変換回路にて変換した電流と、第２のチャージポンプ回路で生成した制御電流とを、電流加算回路により加算して、この加算された電流により電流制御発振回路を駆動するため、急峻な電圧変化を制御電流にて電流制御発振回路に伝達することが可能となり、電流制御発振回路において前記制御電流により急峻な応答特性を有する周波数変化を実現することができる。
【００１３】
すなわち、本発明によれば、実質的に従来のループフィルタの機能がコンデンサ（ループフィルタ）と、第２のチャージポンプ回路と、電流加算回路とのそれぞれから形成されているので、抵抗及びコンデンサのみ形成された従来例における抵抗値と容量値とのバラツキによるフィルタの応答特性に対する影響を抑制することができ、従来例に比較してバラツキの少ないフィルタ特性を実現している。
この結果、本発明によれば、電流加算回路を設けることにより、ループフィルタが抵抗と容量とで構成された従来に比較し、電流制御発振回路から見た場合、理想的な完全積分型フィルタを実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態によるＰＬＬ回路を図面を参照して説明する。図１は同実施形態のＰＬＬ回路の構成例を示すブロック図である。
この図において、本実施形態のＰＬＬ回路は、位相比較回路１、チャージポンプ２、チャージポンプ３、ループフィルタ４、ＶＣＯ５及び分周器６を有している。また、ＶＣＯ５は、電圧−電流変換回路５１、電流加算回路５２及び電流制御発振回路５３から構成されている。
分周器６は、ＶＣＯ５が出力するパルス信号Ｆoutの周波数ｆoutを１／Ｎ分周し、周波数ｆout／Ｎの周波数の分周パルス信号を出力する。これにより、パルス信号Ｆoutの周波数ｆoutは、基準パルス信号Ｆinの周波数ｆinのＮ倍の周波数となる。
【００１５】
位相比較回路１は、上記分周パルス信号と、ＶＣＯ５が生成すべき周波数の１／Ｎの周波数の基準パルス信号Ｆinとの位相差を検出し、この位相差に応じて第１の充電電流あるいは第１の放電電流のいずれかを電流信号ＩF1として流すかを制御する制御信号ＵＰ１及び制御信号ＤＮ１を、予め設定された周期毎に、予め設定された制御期間にて上記比較を行いチャージポンプ２に出力する。
また、位相比較回路１は、上記位相差に応じて第２の充電電流あるいは第２の放電電流のいずれかを電流信号ＩF2として流すかを制御する制御信号ＵＰ２及び制御信号ＤＮ２をチャージポンプ３に出力する。
【００１６】
ここで、位相比較回路１は、上記基準パルス信号Ｆinに比較して分周パルス信号の位相が遅い場合、チャージポンプ２が第１の充電電流を電流信号ＩF1として流すよう制御する制御信号ＵＰ１を出力し、一方、上記基準パルス信号Ｆinに比較して分周パルス信号の位相が早い場合、チャージポンプ２が第１の放電電流を電流信号ＩF1として流すよう制御する制御信号ＤＮ１を出力する。
また、位相比較回路１は、上記基準パルス信号Ｆinに比較して分周パルス信号の位相が遅い場合、チャージポンプ３が第２の充電電流を電流信号ＩF2として流すよう制御する制御信号ＵＰ２を出力し、一方、上記基準パルス信号Ｆinに比較して分周パルス信号の位相が早い場合、チャージポンプ３が第２の放電電流を電流信号ＩF2として流すよう制御する制御信号ＤＮ２を出力する。
【００１７】
チャージポンプ２は、電源電圧線と接地線との間に、定電流源ＣＲ１Ｕ、スイッチＳＷ１Ｕ、スイッチＳＷ１Ｄ、定電流源ＣＲ１Ｄが順番に直列に接続され、スイッチＳＷ１Ｕ及びスイッチＳＷ１Ｄの接続点が出力端子となり、上記電流信号ＩF1をループフィルタ４に対して出力する。
また、チャージポンプ２は、上記制御信号ＵＰ１が入力されると、スイッチＳＷ１Ｕをオン状態とし、第１の充電電流を電流信号ＩF1として出力端子から出力し、一方、制御信号ＤＮ１が入力されると、スイッチＳＷ１Ｄをオン状態とし、第１の放電電流を電流信号ＩF1として出力端子から出力する。
【００１８】
チャージポンプ３は、電源電圧線と接地線との間に、定電流源ＣＲ２Ｕ、スイッチＳＷ２Ｕ、スイッチＳＷ２Ｄ、定電流源ＣＲ２Ｄが順番に直列に接続され、スイッチＳＷ２Ｕ及びスイッチＳＷ２Ｄの接続点が出力端子となり、上記電流信号ＩF2をＶＣＯ５に対して出力する。
また、チャージポンプ３は、上記制御信号ＵＰ２が入力されると、スイッチＳＷ２Ｕをオン状態とし、第２の充電電流を電流信号ＩF2として出力端子から出力し、一方、制御信号ＤＮ２が入力されると、スイッチＳＷ２Ｄをオン状態とし、第２の放電電流を電流信号ＩF2として出力端子から出力する。
【００１９】
ループフィルタ４は、コンデンサＣ２から構成されており、リップルを含んだチャージポンプ２からの直流信号ＩF1をコンデンサＣ２において充放電することによって積分動作を行い制御電圧Ｖ1として、ＶＣＯ５へ出力する。
電圧−電流変換回路５１は、入力される制御電圧Ｖ1を、電圧値に対応した電流値の電流ＩF3へ変換し、この変換結果の電流ＩF3を電流加算回路５２に対して出力する。
電流加算回路５２は、上記電流ＩF3と、電流信号ＩF2とを加算して、加算結果の電流ＩF4を電流制御発振回路５３に対して出力する。
電流制御発振回路５３は、電流加算回路５２から入力される電流ＩF4の電流値に対応した周波数ｆoutのパルス信号Ｆoutを出力する。
【００２０】
次に、本実施形態によるＰＬＬ回路の動作を図１、図２及び図３を用いて説明する。図２及び３は図１の各回路における動作例を説明する波形図である。
・基準パルス信号Ｆinに比較して分周パルス信号の位相が遅い場合（図２）
時刻ｔ１において、位相比較回路１は、上記制御期間となると、位相差を検出することにより、制御信号ＵＰ１及びＵＰ２を出力する。
そして、チャージポンプ２は、スイッチＳＷＩＵをオン状態として、電流信号ＩF1として、定電流源ＣＲ１Ｕの定電流である第１の充電電流をループフィルタ４に対して流し出す。
【００２１】
これにより、ループフィルタ４は、上記電流信号ＩF1によりコンデンサＣが充電されることにより、この充電された充電電圧を制御電圧Ｖ１として、電圧−電流変換回路５１へ出力する。
そして、電圧−電流変換回路５１は、入力される制御電圧Ｖ１を電流ＩF3へ変換し、この電流ＩF2を電流加算回路５２へ出力する。
【００２２】
また、このとき、チャージポンプ３は、スイッチＳＷ２Ｕをオン状態として、電流信号ＩF2として、定電流源ＣＲ２Ｕの定電流である第２の充電電流を電流加算回路５２に対して流し出す。
電流加算回路５２は、上記電流信号ＩF3及びＩF2を加算し、電流信号ＩF4として電流制御発振回路５３に対して出力する。
この結果、電流制御発振回路５３は、増加した電流値に対応して出力するパルス信号Ｆoutの周波数ｆoutを高く調整する。
【００２３】
次に、時刻ｔ２において、位相比較回路１は、制御期間が経過したことを検知した時点にて、制御信号ＵＰ１及びＵＰ２の出力を停止する。
制御信号ＵＰ１が入力されなくなることにより、チャージポンプ２は、スイッチＳＷ１Ｕをオフ状態とし、第１の充電電流である電流信号ＩF1の流し出しを停止する。
これにより、ループフィルタ４は、充電電流が流れ込まなくなるため、現在の充電電圧を保持し、この充電電圧を制御電圧Ｖ１として電圧−電流変換回路５１に対して出力する。
そして、電圧−電流変換回路５１は、入力される制御電圧Ｖ１を電流ＩF3へ変換し、この電流ＩF2を電流加算回路５２へ出力する。
また、制御信号ＵＰ２が入力されなくなることにより、チャージアンプ３も、チャージアンプ２と同様に、スイッチＳＷ２Ｕをオフ状態とし、第２の充電電流である電流信号ＩF2の流し出しを停止する。
【００２４】
したがって、電流加算回路５２は、電流信号ＩF2が入力されず、電流信号ＩF3のみが入力されるため、電流信号ＩF3をそのまま電流信号ＩF4として出力する。
これにより、この結果、電流制御発振回路５３は、電流信号ＩF2の電流値に対応した周波数であるパルス信号Ｆoutにより周波数ｆoutを発生する。
【００２５】
・基準パルス信号Ｆinに比較して分周パルス信号の位相が早い場合（図３）
時刻ｔ１において、位相比較回路１は、上記制御期間となると、位相差を検出することにより、制御信号ＤＮ１及びＤＮ２を出力する。
そして、チャージポンプ２は、スイッチＳＷＩＤをオン状態として、電流信号ＩF1として、定電流源ＣＲ１Ｄの定電流である第１の放電電流をループフィルタ４より流し込む。
【００２６】
これにより、ループフィルタ４は、上記電流信号ＩF1によりコンデンサＣが放電されることにより、この放電後の充電電圧を制御電圧Ｖ１として、電圧−電流変換回路５１へ出力する。
そして、電圧−電流変換回路５１は、入力される制御電圧Ｖ１を電流ＩF3へ変換し、この電流ＩF2を電流加算回路５２へ出力する。
【００２７】
また、このとき、チャージポンプ３は、スイッチＳＷ２Ｄをオン状態として、電流信号ＩF2として、定電流源ＣＲ２Ｄの定電流である第２の放電電流を電流加算回路５２から流し込む。
電流加算回路５２は、上記電流信号ＩF3及びＩF2を加算し、電流信号ＩF4として電流制御発振回路５３に対して出力する。
この結果、電流制御発振回路５３は、減少した電流値に対応して出力するパルス信号Ｆoutの周波数ｆoutを低く調整する。
【００２８】
次に、時刻ｔ２において、位相比較回路１は、制御期間が経過したことを検知した時点にて、制御信号ＤＮ１及びＤＮ２の出力を停止する。
制御信号ＤＮ１が入力されなくなることにより、チャージアンプ２は、スイッチＳＷ１Ｄをオフ状態とし、第１の放電電流である電流信号ＩF1の流し込みを停止する。
これにより、ループフィルタ４は、放電電流が流し出されなくなるため、現在の充電電圧を保持し、この充電電圧を制御電圧Ｖ１として電圧−電流変換回路５１に対して出力する。
そして、電圧−電流変換回路５１は、入力される制御電圧Ｖ１を電流ＩF3へ変換し、この電流ＩF2を電流加算回路５２へ出力する。
また、制御信号ＮＵ２が入力されなくなることにより、チャージアンプ３も、チャージアンプ２と同様に、スイッチＳＷ２Ｄをオフ状態とし、第２の放電電流である電流信号ＩF2の流し込みを停止する。
【００２９】
したがって、電流加算回路５２は、電流信号ＩF2が流し出されず、電流信号ＩF3のみが入力されるため、電流信号ＩF3をそのまま電流信号ＩF4として出力する。
上述した処理により、電流制御発振回路５３は、電流信号ＩF2の電流値に対応した周波数であるパルス信号Ｆoutにより周波数ｆoutを発生する。
【００３０】
次に、図４により、図１における電圧−電流変換回路５１及び電流加算回路５２の構成例を説明する。
図１と同様な構成については、同一の符号を付し、その構成の説明を省略する。
電圧−電流変換回路５１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１と、Ｎチャネル型のＭＯＳトランジスタＭＮ１と、抵抗Ｒ３とから構成されている。
【００３１】
上記ＭＯＳトランジスタＭＰ１は、ソースが電源電圧に接続され、ゲートがドレインと接続されてダイオード接続されている。
上記ＭＯＳトランジスタＭＮ１は、ドレインが上記ＭＯＳトランジスタＭＰ１のドレインと接続され、ソースと自身が形成されているウェルとが接続され、抵抗Ｒ３を介して接地されている。
上述した構成により、電圧−電流変換回路５１は、電流加算回路５２とで構成するカレントミラー回路におけるバイアス生成回路となり、制御電圧Ｖ１に対応した電流信号ＩF3（図２及び図３におけるＶ１／ｒ３、ｒ３は抵抗Ｒ３の抵抗値）の複製を電流加算回路５２にて流すためのバイアス電圧を、電流加算回路５２に対して出力する。
【００３２】
また、電流加算回路５２は、Ｐチャネル型のＭＯＳトランジスタＭＰ２と、Ｎチャネル型のＭＯＳトランジスタＭＮ２とから構成されている。
ＭＯＳトランジスタＭＰ２は、ソースが電源電圧に接続され、ゲートに上記電圧−電流変換回路５２が出力するバイアス電圧が印加されている。
ＭＯＳトランジスタＭＮ２は、ドレインが上記ＭＯＳトランジスタＭＰ２のドレインと接続され、ゲートがドレインに接続され（ダイオード接続）、ソースが接地されている。また、ＭＯＳトランジスタＭＮ２のドレインは、チャージポンプ３の出力端子が接続されており、電流信号ＩF2が流し込まれ、または流し出される。
この構成により、電流加算回路５２は、カレントミラー構成の電圧−電流変換回路５１に流れる電流信号ＩF3に対応した電流と、上記電流信号ＩF2とのそれぞれの電流値を加算した結果として、電流信号ＩＦ4を電流制御発振回路５３に出力する。
【００３３】
次に、図１及び図２における電流制御発振回路５３について説明する。図５は、図１及び図２における電流制御発振回路５３の構成例を説明する概念的な回路図である。
電流制御発振回路５３は、Ｐチャネル型のＭＯＳトランジスタＭＰ３及びＭＰ４と、Ｎチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４及びＭＮ５と、コンデンサＣ３とから構成されている。
ＭＯＳトランジスタＭＰ３は、ソースが電源電圧に接続され、ゲートがＭＯＳトランジスタＭＰ４のドレインに接続されている。
ＭＯＳトランジスタＭＮ３は、ドレインが上記ＭＯＳトランジスタＭＰ３のドレインに接続され、ゲートがＭＯＳトランジスタＭＰ３のゲートに接続され、ソースがＭＯＳトランジスタＭＮ５のドレインに接続されている。
【００３４】
ＭＯＳトランジスタＭＰ４は、ソースが電源電圧に接続され、ゲートがＭＯＳトランジスタＭＰ３のドレインに接続されている。
ＭＯＳトランジスタＭＮ４は、ドレインがＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートがＭＯＳトランジスタＭＰ４のゲートに接続され、ソースがＭＯＳトランジスタＭＮ５のドレインに接続されている。
コンデンサＣ２は、ＭＯＳトランジスタＭＮ３のドレインと、ＭＯＳトランジスタＭＮ４のドレインとの間に介挿されている。
ＭＯＳトランジスタＭＮ５は、ソースが接地され、電流加算回路５２から電流信号ＩF4に対応する電流を流すバイアス電圧がゲートに印加されている。
上述した構成により、ＭＯＳトランジスタＭＮ５は、電流加算回路５２の出力する加算された電流（ＩF4）に基づいてカレントミラー動作する。したがって、電流（ＩF4）が小さくなることで、コンデンサＣ３の充放電の周期が長くなって発振周波数ｆoutが低くなり、電流（ＩF4）が大きくなることで、コンデンサＣ３の充放電の周期が短くなって発振周波数ｆoutが高くなる。
【００３５】
また、電流加算回路５２から出力される信号電流ＩF4の電流値は、以下の（１）式（時間により変動する関数）により求めることができる。
ＩF4＝ＩF3±ＩF2＝（Ｖ１／ｒ３）±ＩF2                    …（１）
本実施形態にて述べた電圧−電流変換回路５１、電流加算回路５２及び電流制御発振回路５３の構成に限らず、同様の動作を行うものであれば、どのような構成でもかまわない。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図２】図１のＰＬＬ回路の動作例を示す波形図である。
【図３】図１のＰＬＬ回路の動作例を示す波形図である。
【図４】図１における電圧−電流変換回路５１、電流加算回路５２の回路例を示す  概念図である。
【図５】図１の電流制御型発振回路５３の構成例を示す概念的な回路図である。
【図６】ＰＬＬ回路の一般的な構成を示すブロック図である。
【図７】従来例におけるＰＬＬ回路の構成を示すブロック図である。
【図８】他の従来例におけるＰＬＬ回路の構成を示すブロック図である。
【図９】図２のＰＬＬ回路の動作を説明する波形図である。
【図１０】図２のＰＬＬ回路の動作を説明する波形図である。
【符号の説明】
【００３７】
１…位相比較回路
２，３…チャージポンプ
４…ループフィルタ
５…ＶＣＯ
６…分周器
５１…電圧−電流変換回路
５２…電流加算回路
５３…電流制御発振回路
Ｃ２，Ｃ３…コンデンサ
ＣＲ１Ｄ，ＣＲ１Ｕ，ＣＲ２Ｄ，ＣＲ２Ｕ…定電流回路
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４…ＭＯＳトランジスタ（Ｐチャネル型）
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５…ＭＯＳトランジスタ（Ｎチャネル型）
Ｒ３…抵抗
ＳＷ１Ｄ，ＳＷ１Ｕ，ＳＷ２Ｄ，ＳＷ２Ｕ…スイッチ
【図１】
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【図２】
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【図３】
2009152734.tif 000005
【図４】
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【図５】
2009152734.tif 000007
【図６】
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【図７】
2009152734.tif 000009
【図８】
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【図９】
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【図１０】
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