(57)【要約】【課題】半導体集積回路の設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより配線に対するリピータ挿入による遅延削減を効果的に行う。【解決手段】素子配置配線装置１００において、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａとを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路を構成する複数の回路素子のレイアウトおよび該回路素子間に位置する配線のレイアウトを作成する素子配置配線装置であって、
該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から各配線の平均温度を求め、該各配線の平均温度を考慮した温度依存抵抗による該各配線での信号遅延時間を導出する信号遅延時間導出手段と、
該各配線の平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルのサイズおよび個数を決定するリピータ最適値決定手段と、
該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータセルが該決定された個数だけ挿入されたレイアウトに変更するリピータ配置手段とを備えた素子配置配線装置。
【請求項２】
請求項１に記載の素子配置配線装置において、
前記半導体集積回路の熱分布解析により求めた、前記各配線の自己発熱による熱分布情報を格納する熱分布情報格納部と、
該熱分布情報格納部に格納されている熱分布情報から該各配線の平均温度を算出する平均温度算出部と、
該算出された各配線の平均温度を格納する平均温度格納部とを有する素子配置配線装置。
【請求項３】
請求項１に記載の素子配置配線装置において、
前記半導体集積回路の基本レイアウトにおける配線である概略配線に関する情報を格納する概略配線情報格納部を備え、
該概略配線情報格納部は、該概略配線の配線長を、該概略配線を特定する信号ネット名と該概略配線の配線長とを対応付けた対応表として格納している素子配置配線装置。
【請求項４】
請求項１に記載の素子配置配線装置において、
前記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納する遅延パラメータ格納部を備え、
前記信号遅延時間導出手段は、
前記遅延パラメータ格納部に格納されている遅延パラメータに基づいて、該配線での温度依存抵抗に応じた該配線での信号遅延時間を導出する素子配置配線装置。
【請求項５】
請求項４に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの抵抗を前記遅延パラメータとして格納した抵抗格納部を有する素子配置配線装置。
【請求項６】
請求項４に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの容量を前記遅延パラメータとして格納した容量格納部を有する素子配置配線装置。
【請求項７】
請求項４に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の抵抗の温度係数を、前記遅延パラメータとして格納した温度係数格納部を有する素子配置配線装置。
【請求項８】
請求項４に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の入力容量を、前記遅延パラメータとして格納した素子入力容量格納部を有する素子配置配線装置。
【請求項９】
請求項４に記載の素子配置配線装置において、
前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の出力抵抗を、前記遅延パラメータとして格納した素子出力抵抗格納部を有する素子配置配線装置。
【請求項１０】
請求項２に記載の素子配置配線装置において、
前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部を備えた素子配置配線装置。
【請求項１１】
請求項１０に記載の素子配置配線装置において、
前記信号遅延時間導出手段は、
前記平均温度格納部に格納されている各配線の平均温度に基づいて、該各配線の温度依存性を考慮した遅延計算を行って、該各配線での信号遅延時間を算出する温度依存遅延計算部と、
該温度依存遅延計算部により算出された各配線での信号遅延時間を格納する温度依存遅延格納部とを有する素子配置配線装置。
【請求項１２】
請求項１１に記載の素子配置配線装置において、
前記リピータ最適値決定手段は、
前記各配線の平均温度を参照して該配線の温度依存性を考慮して、該配線に挿入すべきリピータセルの最適なサイズおよび最適な個数を決定するリピータ最適値決定部と、
該リピータ最適値決定手段により求めた最適なサイズおよび最適な個数を格納するリピータ最適値格納部とを有する素子配置配線装置。
【請求項１３】
請求項１２に記載の素子配置配線装置において、
前記リピータ配置手段は、前記リピータ最適値格納部に格納したリピータセルの最適なサイズおよび個数に基づいて、該最適なサイズを有するリピータセルを該最適な個数分、前記配線に挿入する素子配置配線装置。
【請求項１４】
回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、
該回路情報は、請求項１〜１３のいずれかに記載の素子配置配線装置により作成された、該半導体集積回路の回路素子および配線のレイアウトを示すものである半導体集積回路の製造方法。
【請求項１５】
半導体集積回路を構成する複数の回路素子のレイアウト、および該前段回路素子と後段の回路素子とを接続する配線のレイアウトを作成する素子配置配線方法であって、
該配線での信号遅延時間が低減されるようリピータセルを挿入するリピータセル挿入ステップを含み、
該リピータセル挿入ステップは、
該配線に電流が流れることによって発生するジュール熱による該配線の温度上昇を考慮して、該半導体集積回路における複数の配線の各々の信号遅延時間を導出するステップと、
該各配線の信号遅延時間に基づいて、遅延時間の制約違反を起こしている配線である制約違反ネットを抽出するステップと、
該制約違反ネットに対して挿入すべきリピータセルの最適なレイアウトを決定するステップと、
該決定したリピータセルの最適なレイアウトに基づいて、該リピータセルを該制約違反ネットに挿入するステップとを含む素子配置配線方法。
【請求項１６】
請求項１５に記載の素子配置配線方法において、
前記信号遅延時間を導出するステップは、
前記半導体集積回路の熱分布解析により求めた、前記配線の自己発熱による熱分布情報から、該配線の平均温度を求める平均温度算出ステップと、
該求められた平均温度を平均温度格納部に格納するステップとを含み、
該平均温度格納部に格納されている各配線の平均温度に基づいて、該配線での温度依存抵抗に応じた信号遅延時間を導出するものである素子配置配線方法。
【請求項１７】
請求項１５に記載の素子配置配線方法において、
前記前段回路素子と後段の回路素子とを接続する配線は、前記半導体集積回路の基本レイアウトに複数の概略配線として含まれるものであり、
前記各概略配線の配線長は、該各概略配線を特定する信号ネット名と該各概略配線の配線長とを対応付けた対応表として概略配線情報格納部に格納されている素子配置配線方法。
【請求項１８】
請求項１５に記載の素子配置配線方法において、
前記配線を構成する配線材料に固有の単位長あたりの抵抗は、抵抗格納部に格納されている素子配置配線方法。
【請求項１９】
請求項１５に記載の素子配置配線方法において、
前記配線を構成する配線材料に固有の単位長あたりの容量は、容量格納部に格納されている素子配置配線方法。
【請求項２０】
請求項１５に記載の素子配置配線方法において、
前記半導体集積回路を構成するすべての回路素子の入力容量は、素子入力容量格納部に格納されている素子配置配線方法。
【請求項２１】
請求項１５に記載の素子配置配線方法において、
前記半導体集積回路を構成するすべての回路素子の出力抵抗は、素子出力抵抗格納部に格納されている素子配置配線方法。
【請求項２２】
請求項１５に記載の素子配置配線方法において、
前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約は、遅延制約格納部に格納されている素子配置配線方法。
【請求項２３】
請求項１６に記載の素子配置配線方法において、
前記信号遅延時間を導出するステップは、
前記平均温度格納部に格納されている各配線の平均温度に基づいて、該各配線の温度依存性を考慮した遅延計算を行って、該各配線での信号遅延時間を算出するステップと、
該算出された該各配線での信号遅延時間を温度依存遅延格納部に格納するステップとを含む素子配置配線方法。
【請求項２４】
請求項１５に記載の素子配置配線方法において、
前記リピータセルの最適なサイズ及び最適な個数を決定するステップでは、
前記制約違反ネットの平均温度を参照して該制約違反ネットの温度依存性を考慮して、該制約違反ネットに挿入すべきリピータセルの最適なサイズおよび個数が決定され、
該決定されたリピータセルの最適なサイズおよび最適な個数はリピータ最適値格納部に格納される素子配置配線方法。
【請求項２５】
請求項２４に記載の素子配置配線方法において、
前記リピータ配置ステップでは、最適なサイズのリピータが最適な個数分だけ前記制約違反ネットに挿入される素子配置配線方法。
【請求項２６】
請求項１５に記載の素子配置配線方法において、
前記半導体集積回路を構成する複数の回路素子のレイアウトおよび前段および後段の回路素子間の配線のレイアウトとして、自動レイアウト処理により該配線が遅延時間の制約を満たすよう、該配線の抵抗の温度依存性を考慮せずにリピータセルが挿入された基本レイアウトを作成する自動レイアウトステップを、前記リピータセル挿入ステップの前段階のステップとして含み、
該リピータセル挿入ステップは、
該基本レイアウトにおける配線の自己発熱による温度分布を考慮した遅延時間の検証を行う遅延検証ステップを含み、
該遅延検証の結果に応じて、該基本レイアウトにおける制約違反ネットに対してリピータセルの挿入を行うものである素子配置配線方法。
【請求項２７】
請求項２６に記載の素子配置配線方法において、
前記リピータセル挿入ステップは、
該基本レイアウトにおける配線の自己発熱による温度分布から該配線の平均温度を求めるステップを含み、
前記遅延検証ステップでは、該配線の平均温度に基づいて該配線の遅延時間の検証を行う素子配置配線方法。
【請求項２８】
請求項２７に記載の素子配置配線方法において、
前記リピータセル挿入ステップは、
前記制約違反ネットに対してリピータセルを挿入した場合に遅延改善が可能か否かを判定する遅延改善判定ステップを含み、
該遅延改善が可能である場合のみ、該制約違反ネットに対してリピータセルを挿入するステップである素子配置配線方法。
【請求項２９】
請求項１５〜２８のいずれかに記載の素子配置配線方法の各ステップをコンピュータに実行させるための処理手順が記述された制御プログラム。
【請求項３０】
請求項２９に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子配置配線装置、半導体集積回路の製造方法、素子配置配線方法、制御プログラム、および記録媒体に関し、特に、標準素子の自動配置配線を用いたＬＳＩ（大規模半導体集積回路）の設計方法において、回路素子間を接続する比較的長い信号配線での信号遅延が削減されるよう該配線にリピータを挿入する際に、ジュール熱による配線温度の上昇に伴う、配線抵抗の増加に起因する回路素子間の配線での遅延時間変動を考慮してリピータセルの挿入を行う技術に関する。
【背景技術】
【０００２】
従来から標準素子（標準セル）の自動配置配線方法を用いてＬＳＩを設計する方法があるが、半導体集積回路の高集積化に伴って、デザインルールの縮小化による配線での信号遅延、電流密度の増加による配線での発熱などが問題となってきており、このような問題に対する対策が必要となっている。
【０００３】
（１）リピータ挿入による配線遅延削減
一般に、ゲート間の遅延、つまり一つのゲートのファンイン（出力端）から該一つのゲートに続く他のゲートのファンイン（入力端）までの遅延量（遅延時間）Ｔｄは、以下の式（１）のように表すことができる。ここで、ゲートはインバータ回路などの機能ブロックであり、１以上の標準セルを用いて構成されるものである。
【０００４】
Ｔｄ  ＝  Ｔｇａｔｅ  ＋  Ｔｗｉｒｅ  …（１）
ここで、Ｔｇａｔｅは、配線負荷によらないゲート遅延と配線負荷に関するゲート遅延、及び、前段の鈍りに依存する遅延の和である。ここで、配線負荷によらないゲート遅延は、ゲート固有の信号遅延量であり、配線負荷に関するゲート遅延は、ゲートを回路内に挿入することにより生ずるゲート内での信号遅延量であり、また、Ｔｗｉｒｅは、配線固有の信号遅延量である配線遅延量を表す。
【０００５】
半導体集積回路のデザインルールの縮小化に伴い、式（１）で示す遅延では、配線遅延（Ｔｗｉｒｅ）の占める割合がゲート遅延（Ｔｇａｔｅ）よりも大きくなってきている。その結果、ＬＳＩチップ（半導体集積回路チップ）の配置配線設計において配線遅延を考慮することが必須の課題となっている。これは、トランジスタデバイスの微細化に伴って、ゲート遅延が小さくなるのに対し、配線抵抗が大きくなってきたからである。
【０００６】
高速な半導体集積回路を設計するには、式（１）の各項の値を小さくすることが必要である。特に、前述したとおり、配線遅延（Ｔｗｉｒｅ）が支配的となっていることから、式（１）における配線遅延（Ｔｗｉｒｅ）を削減することが高速化の必須課題であるといえる。
【０００７】
この課題に対し、機能ブロック同士を接続するブロック間配線など、配線が比較的長い場合、リピータセル（遅延調整セル：バッファセル）を配線の途中部分に挿入して総遅延時間を削減する方法がよく知られている。
【０００８】
例えば、図１０に示すように、機能ブロック（出力側ゲート）１１と機能ブロック（入力側ゲート）１２とが配線１０により接続されている場合、機能ブロック１１に属する駆動セルが配線１０全体を駆動する程の能力を持たない場合には、機能ブロック間に形成される配線１０にリピータセルを挿入することで、この駆動力を補うリピータセルにより配線１０の分割が行われる。
【０００９】
従来のリピータ挿入には、配線の信号遅延時間を解析的に求めて配線を等間隔に分割する方法（非特許文献１）や、遅延解析ツールが仮想的にリピータを配線に挿入して遅延制約値を満たすか否かを回路シミュレーション等により試行錯誤的に見積もる方法などが採られてきた。
【００１０】
図３は、前者の信号遅延時間を解析的に求めて配線を等間隔に分割する方法を説明するための図であり、図１０に示す配線１０に対してリピータセル（以下、単にリピータともいう。）を複数挿入した状態を示している。
【００１１】
この手法は、図３に示すように、配線長Ｌの信号配線にｋ個の同じサイズ（つまり同じ駆動能力）のリピータＲｐ１〜Ｒｐｋを等間隔に挿入し、全体の遅延時間を、均等に分割した各配線での遅延時間のｋ倍であるとして求める手法である。このような非特許文献１に開示の手法を用いると、図３の初段のリピータＲｐ１の入力端Ｖｉｎから最終段のリピータＲｐｋの出力端Ｖｏｕｔまでの信号遅延時間Ｔｐｄは、次の式（２）で表される。
【００１２】
【数１】
2009301444.tif 000003
ここで、式（２）のＣｉｎｔ、Ｒｉｎｔはそれぞれ、前記配線１０の容量、抵抗であり、図３のＣＬは信号の受け側ゲート（図１０のレシーバセル１２）の入力容量である。また、Ｃ０、Ｒ０は最小サイズのリピータの入力容量と出力抵抗であり、ｈは挿入しようとするリピータの、最小サイズのリピータに対する電流駆動能力の比率を示す。即ち、リピータの電流駆動能力は、リピータを構成するトランジスタのＷｇ／Ｌｇ（ゲート幅／ゲート長）に比例して大きくなり、トランジスタのＷｇ／Ｌｇ比をｈ倍にすると、リピータの出力抵抗と入力容量は、各々Ｒ０／ｈ、ｈＣ０となる。なお、式（２）では、ＣＬはｈＣ０として計算している。上記式（２）をｋ、ｈで偏微分して∂Ｔｐｄ／∂ｋと∂Ｔｐｄ／∂ｈをゼロとおくと、次式（３）、（４）のように最適な分割数ｋと最適なリピータサイズｈを求めることができる。
【００１３】
【数２】
2009301444.tif 000004
【００１４】
【数３】
2009301444.tif 000005
上記式（３）および式（４）で求めた、サイズｈのリピータＲｐをｋ個だけ、該配線１０に等間隔に挿入することにより、最適な遅延の改善を実現できる。なお、図４は、図３に示すリピータとして、最小サイズのｋ個のリピータ（ｈ＝１）、つまりリピータＲｓ１〜Ｒｓｋを用いた場合の配線分割の例を示す。
【００１５】
本手法を用いると、自動レイアウトの配置が完了した後の概略配線段階で、解析式（式（２））を用いて遅延を見積もりながらリピータ挿入による遅延改善を行うため、設計の早い段階で遅延改善を行うことができるという利点がある。
【００１６】
一方、後者のリピータ挿入手法は、対象とする配線上にリピータや遅延素子を仮想的に挿入して回路シミュレーション等により遅延時間を計算し、それが遅延制約を満たすようになるまで試行錯誤を繰返すものである。この手法は、レイアウトが完了した最終段階でリピータ挿入を行うため、遅延の改善が必要な場合に再度レイアウトを修正する必要があるため、隣接する素子の配置や配線のレイアウトにまで影響を及ぼしてしまう恐れがある。しかも、回路シミュレーションを行うことによる多大な処理時間がかかるという欠点がある。
【００１７】
（２）ＬＳＩ配線の自己発熱問題
半導体加工技術の進歩によるＬＳＩの高集積化・高速化とともに、ＬＳＩの電力密度の増加に伴う発熱問題が深刻になってきている。特に配線においては、配線に電流が流れることによって発生するジュール熱による配線の温度上昇、即ち、自己発熱の問題が深刻である。配線の温度が上昇すると、エレクトロマイグレーションによる信頼性の低下や、配線抵抗の増大により回路動作速度の低下が性能劣化を招く。ここで、配線抵抗ｒと温度Ｔの関係は、一般に以下の式で近似される。
【００１８】
ｒ  ＝  ｒ０（１＋β（Ｔ−Ｔ０））      …（５）
ただし、Ｔは解析する温度（発熱状態での温度）、Ｔ０は参照温度（環境温度）、ｒ０は温度がＴ０のときの抵抗値、βは配線の温度係数である。ここで、温度係数βは、現在の半導体製造で使われているＣｕ配線の場合、およそ０．００３である。この場合、式（５）から、配線の温度が１００℃上昇した場合の抵抗の変化率は３０％となる。即ち、配線の自己発熱により配線の温度が上昇すると、配線抵抗が増大し、回路動作速度の低下が性能劣化を招くことは避けられない。非特許文献２によると、５０ｎｍテクノロジ以降の微細プロセスを用いて製造されたＬＳＩ内の配線の温度上昇は最大３００℃から７００℃になる、との予測がなされており、配線の自己発熱は今後ますます深刻な問題である。
【００１９】
このような状況のもと、ＬＳＩを設計する際に、上記に示した熱を考慮した設計を行うことが重要視されている。ＬＳＩの熱解析は、市販のＣＡＤソフトや数値シミュレーションソフト、あるいは数式処理ソフトを用いて行うことができる。ここで、熱解析の手法を簡単に示す。一般に、ＬＳＩ内の３次元物体の熱分布は、エネルギー保存則の原理から導かれる熱伝導方程式（式（６））を解くことによって求めることができる。
【００２０】
ｃρ∂Ｔ／∂ｔ  ＝  ｋ∂２Ｔ／∂ｘ２  ＋  ｋ∂２Ｔ／∂ｙ２ 
＋  ｋ∂２Ｔ／∂ｚ２  ＋  ｑ        …  （６）
ただし、ｔは時刻、Ｔは温度である。また、単位時間・単位体積あたりの内部発熱をｑ（ｘ，ｙ，ｚ，ｔ）、物質の比熱をｃ、密度をρ、熱伝導率をｋで表す。
【００２１】
ＬＳＩの熱解析は定常状態での解析が一般的である。発熱が定常状態の場合、過渡的な温度変化はなくなるため、式（６）の左辺が０となる。そこで、式（６）の左辺を０で置き換えた熱伝導方程式をコントロールボリュームの考え方を用いて離散化し、各コントロールボリュームを抵抗で結ぶことにより熱回路抵抗網を作ることができる。こうしてできた熱回路抵抗網に発熱源を設定し熱拡散解析モデルとしてモデル化し、数値解析を行うことにより熱分布が得られる。なお、コントロールボリュームを用いた数値解析の考え方は公知であり、ここでは説明を省略する。
【００２２】
今、熱解析の一例として、配線で消費される電流によって生じる熱を発熱源とした場合の配線の熱分布を考える。簡単のために、図６に示すような構造を持つ配線の熱分布を考える。図６に示す配線１０は、配線幅がｗ、配線厚さがｔｍ、配線長がＬ、基板１からの配線高さがｔｏｘである配線であり、その両端が、基板１に接続コンタクト１０ａによって接続されている。このとき、配線の長さ方向の熱分布は、１次元で考えることができる（式（７））。
【００２３】
ｃρ∂Ｔ／∂ｔ    ＝    ｋ∂２Ｔ／∂ｘ２  ＋    ｑ        …  （７）
非特許文献３に従うと、配線内部の熱発生量、絶縁膜中の熱拡散による放熱量から定常状態での１次元熱拡散方程式を導くことができる。ただし、導出に必要な配線の電気抵抗率、配線の熱伝導率、配線の電気抵抗の温度係数、絶縁膜の熱伝導率は、物質固有の値である。また、配線のＲＭＳ（Ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ）電流ＩｒｍｓについてはＬＳＩの動作に依存するものであり、消費電力シミュレーション等によって見積もられる値である。このようにして求めた配線１０での熱分布を図７に示す。ここで、基板の表面温度は均一と仮定し、該温度をＴｒｅｆ（＝Ｔ０）とする。図７に示す熱分布の横軸は、配線の長さ方向の位置ｘ（ｕｍ）、縦軸は配線の温度Ｔ（℃）を表している。図７からわかるように、定常状態における配線の温度は均一ではなく、長さ方向に対して不均一であり、配線の中央付近で温度が最大（以下、△Ｔｍａｘ）となり、絶縁膜中の熱拡散により基板と接続されている両端に向かって温度が低くなる。
【非特許文献１】Ｃｉｒｃｕｉｔｓ，Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，ａｎｄ  Ｐａｃｋａｇｉｎｇ  ｆｏｒ  ＶＬＳＩ，Ｈ．Ｂ．Ｂａｋｏｇｌｕ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏｍｐａｎｙ，１９９０．
【非特許文献２】Ｓｃａｌｉｎｇ  Ａｎａｌｙｓｉｓ  ｏｆ  Ｍｕｌｔｉｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｍｐｅｒａｔｕｒｅｓ  ｆｏｒ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ＩＣｓ，  Ｓｕｎｇｊｕｎ  Ｉｍ，Ｎａｖｉｎ  Ｓｒｉｖａｓｔａｖａ，Ｋａｕｓｔａｖ  Ｂａｎｅｒｊｅｅ，ａｎｄ  Ｋｅｎｎｅｔｈ  Ｅ．  Ｇｏｏｄｓｏｎ，ＩＥＥＥ  Ｔｒａｎａｃｔｉｏｎ  Ｄｅｖｉｃｅｓ．  Ｖｏｌ．５２．  Ｎｏ．１２．  Ｄｅｃｅｍｂｅｒ  ２００５．
【非特許文献３】Ｅｌｅｃｔｒｏｔｈｅｒｍａｌ  Ａｎａｌｙｓｉｓ  ｏｆ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，Ｙｉ−Ｋａｎ  Ｃｈｅｎｇ，Ｃｈｉｎｇ−Ｈａｎ  Ｔｓａｉ，Ｃｈｉｎ−Ｃｈｉ  Ｔｅｎｇ，ａｎｄ  Ｓｕｎｇ−Ｍｏ  （Ｓｔｅｖｅ）  Ｋａｎｇ，Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．，２０００．
【発明の開示】
【発明が解決しようとする課題】
【００２４】
以上説明したように、ＬＳＩ内の配線は自己発熱によって温度上昇が生じ、その結果、抵抗が変化する。遅延を改善するためのリピータ挿入を行う場合には、配線の温度変化を考慮する必要がある。
【００２５】
しかしながら、前述した第１の手法によるリピータセル挿入方法によると、上記で示したような配線の自己発熱による配線と基板との温度差を考慮していない。配線の温度が上昇すると、式（５）で示したように配線抵抗の抵抗値が大きくなる。従来の第１の手法によるリピータ挿入では、配線の自己発熱による抵抗増加を考慮しないことにより配線遅延が過小に見積もられ、その結果、本来リピータ挿入による改善が可能な配線であっても、もはやリピータの挿入は不要とされ、あるいは、最適なサイズのリピータを決定することができず、それ以上の遅延改善が不可能と判断されてしまう可能性があった。
【００２６】
また、先述した第２の手法、つまり、遅延解析ツールが仮想的にリピータを挿入して遅延制約値を満たすか否かを回路シミュレーション等により試行錯誤的に見積もる方法では、回路規模が大きくなると、遅延解析に多くの処理時間を要するという問題がある。つまり、あらゆるパスの遅延制約を見ながらリピータ挿入を繰返し行うのは現実的でない処理時間を要することになる。また、レイアウトが完了した段階での見積もりであるため、開発の早い段階での修正に比べ、修正にかかる時間がかかり開発期間の劣化を招く。
【００２７】
本発明は、上記のような問題点を解決するためになされたもので、設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これによりリピータ挿入による遅延削減を効果的に行うことができる素子配置配線装置および素子配置配線方法、並びに、該素子配置配線装置を用いて半導体集積回路を製造する方法、該素子配置配線方法をコンピュータに実行させるための制御プログラム、および該制御プログラムが格納された記憶媒体を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明に係る素子配置配線装置は、半導体集積回路を構成する複数の回路素子のレイアウトおよび該回路素子間に位置する配線のレイアウトを作成する素子配置配線装置であって、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から各配線の平均温度を求め、該各配線の平均温度を考慮した温度依存抵抗による該各配線での信号遅延時間を導出する信号遅延時間導出手段と、該各配線の平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルのサイズおよび個数を決定するリピータ最適値決定手段と、該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータセルが該決定された個数だけ挿入されたレイアウトに変更するリピータ配置手段とを備えたものであり、そのことにより上記目的が達成される。
【００２９】
本発明は、上記素子配置配線装置において、前記半導体集積回路の熱分布解析により求めた、前記各配線の自己発熱による熱分布情報を格納する熱分布情報格納部と、該熱分布情報格納部に格納されている熱分布情報から該各配線の平均温度を算出する平均温度算出部と、該算出された各配線の平均温度を格納する平均温度格納部とを有することが好ましい。
【００３０】
本発明は、上記素子配置配線装置において、前記半導体集積回路の基本レイアウトにおける配線である概略配線に関する情報を格納する概略配線情報格納部を備え、該概略配線情報格納部は、該概略配線の配線長を、該概略配線を特定する信号ネット名と該概略配線の配線長とを対応付けた対応表として格納していることが好ましい。
【００３１】
本発明は、上記素子配置配線装置において、前記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納する遅延パラメータ格納部を備え、前記信号遅延時間導出手段は、前記遅延パラメータ格納部に格納されている遅延パラメータに基づいて、該配線での温度依存抵抗に応じた該配線での信号遅延時間を導出することが好ましい。
【００３２】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの抵抗を前記遅延パラメータとして格納した抵抗格納部を有することが好ましい。
【００３３】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の単位長あたりの容量を前記遅延パラメータとして格納した容量格納部を有することが好ましい。
【００３４】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記配線を構成する配線材料に固有の抵抗の温度係数を、前記遅延パラメータとして格納した温度係数格納部を有することが好ましい。
【００３５】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の入力容量を、前記遅延パラメータとして格納した素子入力容量格納部を有することが好ましい。
【００３６】
本発明は、上記素子配置配線装置において、前記遅延パラメータ格納部は、前記半導体集積回路を構成するすべての回路素子の出力抵抗を、前記遅延パラメータとして格納した素子出力抵抗格納部を有することが好ましい。
【００３７】
本発明は、上記素子配置配線装置において、前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部を備えたことが好ましい。
【００３８】
本発明は、上記素子配置配線装置において、前記信号遅延時間導出手段は、前記平均温度格納部に格納されている各配線の平均温度に基づいて、該各配線の温度依存性を考慮した遅延計算を行って、該各配線での信号遅延時間を算出する温度依存遅延計算部と、該温度依存遅延計算部により算出された各配線での信号遅延時間を格納する温度依存遅延格納部とを有することが好ましい。
【００３９】
本発明は、上記素子配置配線装置において、前記リピータ最適値決定手段は、前記各配線の平均温度を参照して該配線の温度依存性を考慮して、該配線に挿入すべきリピータセルの最適なサイズおよび最適な個数を決定するリピータ最適値決定部と、該リピータ最適値決定手段により求めた最適なサイズおよび最適な個数を格納するリピータ最適値格納部とを有することが好ましい。
【００４０】
本発明は、上記素子配置配線装置において、前記リピータ配置手段は、前記リピータ最適値格納部に格納したリピータセルの最適なサイズおよび個数に基づいて、該最適なサイズを有するリピータセルを該最適な個数分、前記配線に挿入することが好ましい。
【００４１】
本発明に係る半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報は、上述した素子配置配線装置により作成された、該半導体集積回路の回路素子および配線のレイアウトを示すものであり、そのことにより上記目的が達成される。
【００４２】
本発明に係る素子配置配線方法は、半導体集積回路を構成する複数の回路素子のレイアウト、および該前段回路素子と後段の回路素子とを接続する配線のレイアウトを作成する素子配置配線方法であって、該配線での信号遅延時間が低減されるようリピータセルを挿入するリピータセル挿入ステップを含み、該リピータセル挿入ステップは、該配線に電流が流れることによって発生するジュール熱による該配線の温度上昇を考慮して、該半導体集積回路における複数の配線の各々の信号遅延時間を導出するステップと、該各配線の信号遅延時間に基づいて、遅延時間の制約違反を起こしている配線である制約違反ネットを抽出するステップと、該制約違反ネットに対して挿入すべきリピータセルの最適なレイアウトを決定するステップと、該決定したリピータセルの最適なレイアウトに基づいて、該リピータセルを該制約違反ネットに挿入するステップとを含むものであり、そのことにより上記目的が達成される。
【００４３】
本発明は、上記素子配置配線方法において、前記信号遅延時間を導出するステップは、前記半導体集積回路の熱分布解析により求めた、前記配線の自己発熱による熱分布情報から、該配線の平均温度を求める平均温度算出ステップと、該求められた平均温度を平均温度格納部に格納するステップとを含み、該平均温度格納部に格納されている各配線の平均温度に基づいて、該配線での温度依存抵抗に応じた信号遅延時間を導出するものであることが好ましい。
【００４４】
本発明は、上記素子配置配線方法において、前記前段回路素子と後段の回路素子とを接続する配線は、前記半導体集積回路の基本レイアウトに複数の概略配線として含まれるものであり、前記各概略配線の配線長は、該各概略配線を特定する信号ネット名と該各概略配線の配線長とを対応付けた対応表として概略配線情報格納部に格納されていることが好ましい。
【００４５】
本発明は、上記素子配置配線方法において、前記配線を構成する配線材料に固有の単位長あたりの抵抗は、抵抗格納部に格納されていることが好ましい。
【００４６】
本発明は、上記素子配置配線方法において、前記配線を構成する配線材料に固有の単位長あたりの容量は、容量格納部に格納されていることが好ましい。
【００４７】
本発明は、上記素子配置配線方法において、前記半導体集積回路を構成するすべての回路素子の入力容量は、素子入力容量格納部に格納されていることが好ましい。
【００４８】
本発明は、上記素子配置配線方法において、前記半導体集積回路を構成するすべての回路素子の出力抵抗は、素子出力抵抗格納部に格納されていることが好ましい。
【００４９】
本発明は、上記素子配置配線方法において、前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約は、遅延制約格納部に格納されていることが好ましい。
【００５０】
本発明は、上記素子配置配線方法において、前記信号遅延時間を導出するステップは、前記平均温度格納部に格納されている各配線の平均温度に基づいて、該各配線の温度依存性を考慮した遅延計算を行って、該各配線での信号遅延時間を算出するステップと、該算出された該各配線での信号遅延時間を温度依存遅延格納部に格納するステップとを含むことが好ましい。
【００５１】
本発明は、上記素子配置配線方法において、前記リピータセルの最適なサイズ及び最適な個数を決定するステップでは、前記制約違反ネットの平均温度を参照して該制約違反ネットの温度依存性を考慮して、該制約違反ネットに挿入すべきリピータセルの最適なサイズおよび個数が決定され、該決定されたリピータセルの最適なサイズおよび最適な個数はリピータ最適値格納部に格納されることが好ましい。
【００５２】
本発明は、上記素子配置配線方法において、前記リピータ配置ステップでは、最適なサイズのリピータが最適な個数分だけ前記制約違反ネットに挿入されることが好ましい。
【００５３】
本発明は、上記素子配置配線方法において、前記半導体集積回路を構成する複数の回路素子のレイアウトおよび前段および後段の回路素子間の配線のレイアウトとして、自動レイアウト処理により該配線が遅延時間の制約を満たすよう、該配線の抵抗の温度依存性を考慮せずにリピータセルが挿入された基本レイアウトを作成する自動レイアウトステップを、前記リピータセル挿入ステップの前段階のステップとして含み、該リピータセル挿入ステップは、該基本レイアウトにおける配線の自己発熱による温度分布を考慮した遅延時間の検証を行う遅延検証ステップを含み、該遅延検証の結果に応じて、該基本レイアウトにおける制約違反ネットに対してリピータセルの挿入を行うものであることが好ましい。
【００５４】
本発明は、上記素子配置配線方法において、前記リピータセル挿入ステップは、該基本レイアウトにおける配線の自己発熱による温度分布から該配線の平均温度を求めるステップを含み、前記遅延検証ステップでは、該配線の平均温度に基づいて該配線の遅延時間の検証を行うことが好ましい。
【００５５】
本発明は、上記素子配置配線方法において、前記リピータセル挿入ステップは、前記制約違反ネットに対してリピータセルを挿入した場合に遅延改善が可能か否かを判定する遅延改善判定ステップを含み、該遅延改善が可能である場合のみ、該制約違反ネットに対してリピータセルを挿入するステップであることが好ましい。
【００５６】
本発明に係る制御プログラムは、上述した素子配置配線方法の各ステップをコンピュータに実行させるための処理手順が記述されたものであり、そのことにより上記目的が達成される。
【００５７】
本発明に係る記録媒体は、上述した制御プログラムが格納されたものであり、そのことにより上記目的が達成される。
【００５８】
以下、本発明の作用について説明する。
【００５９】
本発明においては、素子配置配線装置において、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段とを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更するので、設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができる。これにより、該配線のリピータ挿入による遅延削減を行う場合、この抵抗値を用いて回路の遅延を見積もることにより、配線に挿入されるリピータの最適なサイズと最適な挿入個数とを決めることができ、リピータ挿入による遅延削減を効果的に行うことができる。
【００６０】
また、本発明においては、上記半導体集積回路における、上記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部を備え、該遅延制約格納部に格納されている信号遅延時間制約に基づいて、配線の温度分布による抵抗分布を考慮して算出した信号遅延時間が制約違反を起こしている配線を制約違反ネットとして抽出するので、違反ネットの抽出を確実に行うことができる。
【００６１】
例えば、前記違反ネット抽出手段は、前記遅延制約格納部に格納されている前記配線の信号遅延時間制約と、導出された配線の信号遅延時間との対比という簡単な処理で、前記違反ネットを抽出することができる。
【００６２】
また、この発明においては、制約違反ネットに対するリピータセルの挿入により遅延改善が可能であるか否かを判定する遅延改善判定部を備えたので、この判定結果に応じてリピータセルのサイズや挿入個数を決定する演算が行われる。このため、リピータセルの挿入により遅延改善が得られない配線に対するリピータセルの挿入といった無駄な処理を回避することができる。
【発明の効果】
【００６３】
以上のように、本発明によれば、半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から各配線の平均温度を求め、該各配線の平均温度を考慮した温度依存抵抗による該各配線での信号遅延時間を導出する信号遅延時間導出手段と、該各配線の平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルのサイズおよび個数を決定するリピータ最適値決定手段と、該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータセルが該決定された個数だけ挿入されたレイアウトに変更するリピータ配置手段とを備えたので、設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これによりリピータ挿入による遅延削減を効果的に行うことができる。
【発明を実施するための最良の形態】
【００６４】
まず、本発明の基本原理として、配線の自己発熱による温度変化を考慮したリピータ挿入方法について説明する。
【００６５】
一般に、図１４に示すような、ドライバ抵抗（出力抵抗）Ｒ０、配線抵抗Ｒｉｎｔ、配線容量Ｃｉｎｔ、レシーバ入力容量ＣＬからなる回路の配線遅延モデルを考えた場合、回路の入力端Ｖｉｎから出力端Ｖｏｕｔまでの遅延Ｄは、公知の桜井の式を用いて以下のように表すことができる。
【００６６】
なお、この桜井の式は、文献『Ｔ．Ｓａｋｕｒａｉ，Ａｐｐｒｏｘｉｍａｔｉｏｎ  ｏｆ  ｗｉｒｉｎｇ  ｄｅｌａｙ  ｉｎ  ＭＯＳＦＥＴ  ＬＳＩ，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．  ＳＣ−１８，ｐｐ．４１８−４２６，Ａｕｇ．  １９８３．』に開示されている。
【００６７】
Ｄ  ＝  ０．４ＲｉｎｔＣｉｎｔ
＋  ０．７（Ｒ０Ｃｉｎｔ  ＋  Ｒ０ＣＬ  ＋  ＲｉｎｔＣＬ）    …  （８）
前述の式（５）で表されるような配線の温度変化による抵抗変化がある場合、上記の式（８）のＲｉｎｔを、配線の温度を考慮した抵抗値Ｒ’ｉｎｔで置き換えることにより、配線の温度を考慮した信号遅延時間Ｄ’（式（９））を得ることができる。
【００６８】
Ｄ’  ＝  ０．４Ｒ’ｉｎｔＣｉｎｔ 
＋  ０．７（Ｒ０Ｃｉｎｔ  ＋  Ｒ０ＣＬ  ＋  Ｒ’ｉｎｔＣＬ）    …  （９）
今、図７で示されるような１次元温度分布を持つ配線の平均の温度を求める。図８は図７における温度分布に平均温度Ｔａｖｅを追加して示している。ここで、平均の温度とは、熱解析の結果得られた温度分布に対し、該分布の面積を配線長Ｌで割ることにより求められるものである。即ち、配線の温度分布をＴ（ｘ）とすると、平均温度Ｔａｖｇは次式（１０）で示される。
【００６９】
【数４】
2009301444.tif 000006
ただし、Ｔ（ｘ）は、式（７）を解析的に解いて得られた解析式、あるいは、数値的に解いて得られた結果から多項式等の近似式をあてはめることにより容易に求めることができる。
【００７０】
このようにして得られた配線の平均温度Ｔａｖｇを式（５）のＴにあてはめると、温度を考慮した抵抗素子の抵抗を求めることができる。温度を考慮した配線抵抗をＲ’ｉｎｔとすると、Ｒ’ｉｎｔは次式（１１）で表される。
【００７１】
Ｒ’ｉｎｔ  ＝  Ｒｉｎｔ（１＋β（Ｔａｖｇ−Ｔ０））          （１１）
そして、式（２）のＲｉｎｔを式（１１）のＲ’ｉｎｔで置き換えることにより、配線の温度を考慮した信号遅延時間が求まる。
【００７２】
【数５】
2009301444.tif 000007
また、最適なリピータの数ｋ、および、リピータのサイズｈについても同様に、式（３）および（４）のＲｉｎｔを、式（１１）のＲ’ｉｎｔで置き換えることにより、配線の温度を考慮して求めることができる。
【００７３】
【数６】
2009301444.tif 000008
【００７４】
【数７】
2009301444.tif 000009
今、式（１１）より、Ｒ’ｉｎｔ  ＞  Ｒｉｎｔ  であるので、ｋ’  ＞  ｋ、ｈ’  ＜  ｈとなり、配線の温度を考慮することにより必要なリピータの数は増加し、最適なリピータのサイズは小さくなるケースがあることがわかる。即ち、配線の温度を考慮したリピータ挿入を行わない場合、十分な遅延改善が行われない可能性がある。遅延による性能劣化を防ぐためには、遅延改善を最適にしておく必要がある。
【００７５】
以上のことから、配線の自己発熱を考慮した最適なリピータ挿入による信号遅延時間の改善を図るためには、温度に依存した抵抗の変化を考慮することが必要であることがわかる。
【００７６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００７７】
（実施形態１）
図１は、本発明の実施形態１による素子配置配線装置の機能ブロックを示す図である。
【００７８】
この実施形態１の素子配置配線装置１００は、半導体集積回路を構成する複数の回路素子および該回路素子間に位置する配線のレイアウトを作成するものである。
【００７９】
すなわち、本実施形態の素子配置配線装置１００は、あらかじめ半導体集積回路の熱解析により得られた熱分布情報を格納する熱分布情報格納部１３２と、該熱分布情報から各配線の平均温度を算出する平均温度算出手段１０４と、自動配置配線処理により得られた半導体集積回路の基本レイアウトを示す回路情報として、該基本レイアウトにおける配線（概略配線）の情報を格納する概略配線情報格納部１３１と、該概略配線情報格納部１３１に格納されている概略配線後の配線情報と各配線の平均温度とに基づいて各配線での温度依存遅延時間を導出する信号遅延時間導出部１０１と、各配線での温度依存遅延時間に基づいて遅延時間制約に違反した配線（違反ネット）を抽出して格納する違反ネット抽出手段１０２と、該違反ネットに対して挿入すべきリピータの最適サイズおよび最適個数を決定するリピータ最適値決定手段１０３とを有している。
【００８０】
ここで、該概略配線情報格納部１３１には、該概略配線の配線長が、該概略配線を特定する信号ネット名と該概略配線の配線長とを対応付けた対応表として格納されている。上記概略配線情報格納部１３１に格納されている配線長情報は、半導体集積回路の機能実現のための概略配線を行った後の、回路素子相互間の配線長などの配線情報であり、この配線情報は、各配線の温度を考慮せずにリピータセルを挿入した配線の情報である。
【００８１】
また、上記熱分布情報格納部１３２には、あらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、熱解析シミュレーションを行うことにより求めた熱分布情報が格納されている。ここで、熱分布情報とは、レイアウト上の座標と当該座標での温度を示すものである。また、熱分布情報格納部１３２は、配線生成後のレイアウトに対して、あらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、市販のＣＡＤソフト等を用いて熱解析を行うことにより求めた温度分布情報を、配線の位置の関数として格納する温度分布格納部１１（図１２参照）を含んでいる。
【００８２】
また、上記平均温度算出手段１０４は、図１２に示すように、上記温度分布格納部１１に格納されている各配線の温度分布と、概略配線情報格納部１３１の配線長データ表から取り出した配線長を用いて、前述の式（１０）で示した算出方法を用いて、配線の平均温度を算出する平均温度算出部１３と、該算出した配線の平均温度を格納する平均温度格納部１１１とを有している。
【００８３】
さらに、この素子配置配線装置１００は、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、各配線の平均温度を求め、該各配線での平均温度を考慮した温度依存抵抗による該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１に加えて、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａと、該回路情報に基づいて作成された該半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更するリピータ挿入部１２１とを備えている。
【００８４】
また、上記素子配置配線装置１００は、上記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納する遅延パラメータ格納部１００ｂと、前記半導体集積回路における、前記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部１２２とを備えている。
【００８５】
また、上記信号遅延時間導出手段１０１は、上記概略配線情報格納部１３１に格納されている配線長情報、および上記平均温度格納部１１１に格納されている各配線の平均温度に基づいて、上記配線での温度依存抵抗に応じた該配線での信号遅延時間を導出する温度依存遅延計算部１１２と、導出された該配線での信号遅延時間を示す遅延時間情報を格納する温度依存遅延格納部１１３とを有している。
【００８６】
また、上記遅延パラメータ格納部１００ｂは、上記回路素子間の配線での信号遅延に影響を与える遅延パラメータを格納するものであり、上記温度依存遅延計算部１１２は、上記遅延パラメータ格納部１００ｂに格納されている遅延パラメータに基づいて、該配線での温度依存抵抗に応じた該配線での信号遅延時間を導出するものである。
【００８７】
この遅延パラメータ格納部１００ｂは、具体的には、上記配線を構成する配線材料に固有の、予め与えられた単位長あたりの抵抗および容量を、上記遅延パラメータとして格納した抵抗容量格納部（単位長あたりの配線抵抗・容量格納部）１１４と、上記配線を構成する配線材料に固有の、予め与えられた抵抗の温度係数を、各配線材料毎に上記遅延パラメータとして格納した温度係数格納部１１５と、上記半導体集積回路を構成するすべての回路素子（セル）の、予め与えられた入力容量および出力抵抗を、上記遅延パラメータとして格納した素子情報格納部（セルの入力容量と出力抵抗情報格納部）１１６とを有している。
【００８８】
さらに、付け加えると、単位長あたりの配線抵抗・容量の格納部１１４には、市販の３次元フィールドソルバーや２次元ＬＰＥ（Ｌａｙｏｕｔ  Ｐａｒａｍｅｔｅｒ  Ｅｘｔｒａｃｔｉｏｎ）ツール（寄生回路成分抽出ツール）等を用いて求めておいた、配線材料ごとの単位長あたりの配線抵抗・容量の値が格納されている。上記配線抵抗の温度係数格納部１１５には、配線の材料ごとに半導体製造上の固有の値である、温度変化に対する抵抗変化の係数が格納されている。
【００８９】
図５に抵抗の温度依存性を示す。図５のρ０は温度Ｔ０のときの抵抗で、Ｔ０をリファレンスの温度（環境温度）と呼ぶことにし、温度Ｔ０のときの抵抗ρ０は既知であるとする。このとき、温度変化に対する配線抵抗変化を線形で近似することができることは一般によく知られている。即ち、図５に記載しているように、抵抗の温度依存性は式（１５）で表すことができる。ただし、Ｔ’は解析する温度、Ｔ０はリファレンスの温度、ρ０は温度がＴ０のときの抵抗値、βは配線の温度係数である。  
【００９０】
ｒ＝  ρ０（１＋β（Ｔ’−Ｔ０））
＝  ρ０（１＋βＴ）                  …（１５）
ただし、Ｔは温度変化量である。また、リファレンスの温度Ｔ０は環境温度であり、例えば基板表面の温度である。
【００９１】
また、セルの入力容量と出力抵抗の格納部１１６には、図１４で示すように、半導体集積回路で用いる全機能セル（リピータセル以外のセル）に関する入力容量ＣＬ及び出力抵抗Ｒ０と、図１５に示す挿入するリピータセル１１および１２に関する入力容量ＣＬ及び出力抵抗Ｒ０とが格納されている。
【００９２】
さらに、上記リピータ最適値決定手段１００ａは、上記遅延制約格納部１２２に格納されている信号遅延時間制約に基づいて、上記計算部１１２で計算した信号遅延時間が制約違反を起こしている配線（制約違反ネット）を抽出する違反ネット抽出手段１０２と、該抽出した制約違反ネットに挿入するリピータの最適なサイズと最適な個数とを決定するリピータの最適値決定部１１９とを有している。
【００９３】
ここで、上記違反ネット抽出手段１０２は、上記遅延制約格納部１２２に格納されている配線の信号遅延時間制約と、上記温度依存遅延格納部１１３に格納されている、導出された配線の信号遅延時間との対比に基づいて、上記違反ネットを抽出する違反ネット抽出部１１７と、該抽出した違反ネットを特定する情報を格納する違反ネット格納部１１８と、制約違反ネットに対してリピータセルを挿入した場合に遅延改善が可能か否かを判定する遅延改善判定部１１８ａとを有している。上記リピータの最適値決定部１１９は、図１３に示すように、制約違反ネットに挿入するリピータの最適な個数を算出するリピータの最適個数算出部２１と、制約違反ネットに挿入するリピータの最適なサイズを算出するリピータの最適サイズ算出部２２とを有し、該遅延改善が可能である場合のみ、各算出部２１および２２によるサイズおよび個数の算出を行い、リピータの最適値格納部１２０にこれらの算出したサイズおよび個数を格納するものである。また上記リピータ挿入部１２１は、該リピータの最適値決定部１１９およびリピータの最適値格納部１２０とともに、リピータ挿入装置１０３を構成している。
【００９４】
図２（ａ）は、図１に示す素子配置配線装置の要部ハード構成例を示すブロック図である。
【００９５】
本実施形態の素子配置配線装置１００は、図２（ａ）に示すように、コンピュータシステムで構成されており、各種入力指令を可能とするキーボードやマウス、画面入力装置などの操作入力部２と、各種入力指令に応じて表示画面上に、初期画面、選択誘導画面および処理結果画面などの各種画像を表示可能とする表示部３と、全体的な制御を行う制御手段としてのＣＰＵ（中央演算処理装置）１１０ａと、ＣＰＵ１１０ａの起動時にワークメモリとして働く一時記憶手段としてのＲＡＭ４と、ＣＰＵ１１０ａを動作させるための制御プログラムおよびこれに用いる各種データなどが記録されたコンピュータ読み取り可能な可読記録媒体（記憶手段）としてのＲＯＭ５と、素子配置配線処理における各種データを記憶すると共にこれを参照可能とするためのデータベース６とを有している。
【００９６】
ＣＰＵ１１０ａは、操作入力部２からの入力指令の他、ＲＯＭ５内からＲＡＭ４内に読み出された制御プログラムおよびこれに用いる各種データに基づいて、前述した温度依存遅延計算部１０１、違反ネット抽出部１０２、遅延改善判定部１０２ａおよびリピータの最適値決定部１０３の機能をそれぞれ実行するものである。
【００９７】
ＲＯＭ５は、ハードディスク、光ディスク、磁気ディスクおよびＩＣメモリなどの可読記録媒体（記憶手段）で構成されている。この制御プログラムおよびこれに用いる各種データは、携帯自在な光ディスク、磁気ディスクおよびＩＣメモリなどからＲＯＭ５にダウンロードされてもよいし、コンピュータのハードディスクからＲＯＭ５にダウンロードされてもよいし、無線または有線、インターネットなどを介してＲＯＭ５にダウンロードされてもよい。
【００９８】
このような図２（ａ）に示すハードウエア構成を有する素子配置配線装置１００は、図１に示す素子配置配線装置１００の機能をコンピュータに実行させるための処理手順が記述された制御プログラムをコンピュータ読み取り可能な可読記憶媒体に格納して、コンピュータ（ＣＰＵ１１０ａ）により自動的に以下の素子配置配線処理を行うものである。
【００９９】
ＲＡＭ４やデータベース６は、ＣＰＵ１１０ａによる素子配置配線処理中に中間データとして生成される各種データを、その都度格納すると共に、必要に応じてこれらを参照可能としている。なお、データベース６はＲＡＭ４と一体で同じ記憶手段として構成されていてもよい。
【０１００】
次に動作について説明する。
【０１０１】
図２（ｂ）は、上記実施形態１の素子配置配線装置１００の動作フローを示す図である。ここでは、半導体集積回路の温度を考慮した最適なリピータ挿入処理について説明する。
【０１０２】
本実施形態の素子配置配線装置１００は、半導体集積回路の概略配線を含む基本レイアウトを作成し（ステップＳ１）、該作成した基本レイアウトに含まれる概略配線を示す情報（概略配線情報）を概略配線情報格納部１３１に格納する。ただし、該概略配線情報は半導体集積回路の基本機能に基づいて予め作成して、概略配線情報格納部１３１に格納したものでもよい。ここでは、この基本レイアウトは、ゲート間を接続する配線に、該配線の温度を考慮しないリピータ挿入処理を施して得られたものである。また、配線情報格納部１３１には、概略配線生成後の配線の材質と配線長情報（配線長データ）が格納されている。この配線長データは、信号配線名とその配線長の対応表として格納されている。
【０１０３】
次に、素子配置配線装置１００では、平均温度算出部１３が、概略配線後のレイアウトに対して、全信号配線の平均温度を計算して、これを平均温度格納部１１１に格納する。
【０１０４】
配線の平均温度を求める方法を図１２を用いて示す。図１２の温度分布格納部１１にはあらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、市販のＣＡＤソフト等を用いて熱解析を行うことにより求めた温度分布情報が格納されている。そして、平均温度算出部１３は、温度分布格納部１１１に格納されている温度分布情報と概略配線情報格納部１３１に格納されている配線長情報とから温度分布情報および当該配線長を取り出し、前述した式（１０）を用いて配線の平均温度Ｔａｖｅを算出する。平均温度算出部１３で得られた平均温度は、図１２および図１に示す平均温度格納部１１１に格納される。
【０１０５】
続いて、素子配置配線装置１００では、全信号ネットの温度依存信号遅延時間が計算される。
【０１０６】
つまり、温度依存遅延計算部１１２は、上記算出した各配線の平均温度を用いて、前述の式（９）で表される温度依存遅延計算を行い（ステップＳ２）、該得られた遅延量を温度依存遅延格納部１１３に格納する（ステップＳ３）。このとき、温度依存遅延計算に必要な、単位長あたりの配線抵抗・容量と、配線の温度依存係数、および、セルの入力容量と出力抵抗の値は、各々図１に示す格納部１１４、１１５、１１６から取得する。
【０１０７】
具体的には、上記温度依存遅延計算部１１２で、全ネットに対し温度を考慮した遅延計算を、前述した式（８）及び式（９）を用いて行う。式（８）及び式（９）において、配線抵抗Ｒｉｎｔ、Ｃｉｎｔは、格納部１１４に格納されている単位長あたりの配線容量ｃ０および参照温度における配線抵抗ρ０に概略配線情報格納部１３１から参照した配線長Ｌを掛け合わせて算出する。また、配線抵抗の温度係数は格納部１１５を、ドライバセルの出力抵抗Ｒ０とレシーバセルの入力容量ＣＬは、格納部１１６を、そして、配線の自己発熱による温度変化から求めた平均温度Ｔ（ｘ）は、格納部１１１を各々参照する。
【０１０８】
このようにして求めた、全ネットの温度を考慮した遅延を、温度依存遅延格納部１１３に格納しておく。
【０１０９】
次に、素子配置配線装置１００では、遅延制約に違反しているネット（違反ネット）が抽出される。
【０１１０】
つまり、違反ネット抽出部１１７は、上記算出した各配線での遅延量を、遅延違反制約部１２２に格納されている遅延制約と比較し、違反しているネットを取り出して（ステップＳ４）、その違反ネットを特定する情報を違反ネット格納部１１８に格納する（図１の１１７）、該違反ネットを格納する（ステップＳ５）。
【０１１１】
その後、遅延改善判定部１１８ａは、違反ネット格納部１１８に格納されている違反ネットを特定する情報に基づいて、違反ネットに対してリピータを挿入することにより遅延改善が可能であるか否かの判定を行う（ステップＳ６）。
【０１１２】
その後、リピータ挿入装置１０３では、遅延改善判定部１１８ａで遅延改善が可能であると判定されたときのみ、上記抽出した違反ネットに対して最適なリピータを挿入する処理を行う（ステップＳ７およびＳ８）。
【０１１３】
つまり、リピータ最適値決定部１１９は、違反ネット格納部１１８に格納されている違反ネットに対し、前述の式（１２）で表されるリピータ挿入後の温度依存遅延計算を行い、式（１３）、（１４）で表される方程式を解くことにより、リピータの最適値を算出する。具体的には、リピータの最適個数計算部２１が違反ネットに挿入すべきリピータの最適な個数を算出し、リピータの最適サイズ計算部２２が違反ネットに挿入すべきリピータの最適なサイズを算出し（ステップＳ７）、それぞれ最適個数および最適サイズをリピータの最適値格納部１２０に格納する。
【０１１４】
その後、リピータ挿入部１２１は、上記違反ネットに対して、決定された最適なサイズを有するリピータを、決定された最適な個数だけ、挿入する（ステップＳ８）。
【０１１５】
例えば、図１４の配線遅延を削減するため、図３に示すように電流駆動能力がｈのリピータを配線上に均等にｋ個挿入し配線分割することを考える。ここで、電流駆動能力ｈは最小サイズのリピータの駆動能力に対する比率を示す。このようにして得られたリピータの最適個数ｋおよびサイズｈはリピータの最適値格納部１２０に格納される。そして、リピータ挿入部１２１は、格納部１２０に格納されたリピータの最適個数および最適サイズを取り出し、これらの最適値に基づいてレイアウト上に当該リピータを均等に配置する。
【０１１６】
以上のステップにより、配線の自己発熱による配線抵抗の温度上昇を考慮したリピータ挿入による最適な遅延改善を図ることができる。
【０１１７】
以上のように、本発明にかかる、配線の自己発熱によって生じる温度変化を考慮した最素子配置配線装置１００によれば、次の効果を期待できる。
【０１１８】
標準セルの自動配置配線を用いたＬＳＩ設計において、あらかじめ求めておいた配線の自己発熱によって生じる熱分布情報（つまり座標と温度との対応を示す情報）、別途求めておいた配線材料ごとの単位長あたりの配線抵抗・容量の値、温度変化に対する配線抵抗変化の係数、及びセルの入力容量と出力抵抗を参照することにより、配線の自己発熱によって生じる温度上昇を考慮した遅延計算を行うことができる。
【０１１９】
また、本発明によれば、配線の自己発熱によって生じる温度上昇を考慮した遅延計算の結果、制約違反のあるネットに対して、温度を考慮して最適なリピータの挿入個数およびそのサイズを決定することにより、遅延削減効果を最適にすることができる。
【０１２０】
本発明の効果の精度の改善を表す例を以下に示す。標準セルの自動配置配線を用いて設計したレイアウトデータに対し、該レイアウトデータに含まれる回路構成として、図１６に示すようなインバータ素子で構成されるドライバセルとレシーバセル、およびそれらを接続する長さＬの配線を考える。
【０１２１】
図９の実線は、熱解析シミュレーションの結果得られた図１６の配線部分１０の１次元の熱分布を表している。即ち、図９のＸ軸（横軸）は配線長さＬを有する配線における位置であり、Ｙ軸（縦軸）は温度Ｔ（℃）である。
【０１２２】
図９に示すように、本例では、配線の熱分布Ｔ（ｘ）が配線長Ｌの配線における位置ｘに対する指数関数（Ｔ（ｘ）＝ａ・ｅｘｐ（ｘ））となっている。なお、ここで、ａは係数である。また、図９の破線は、実線で示す温度分布から求めた平均の温度である。
【０１２３】
図１１は、図１６に示す配線１０上に、本手法による図９の温度分布で示される配線の自己発熱による温度上昇を考慮した場合のリピータの個数（ｋｏｐｔ）、それらのリピータのサイズ（ｈｏｐｔ）および遅延削減率を、従来手法による温度を考慮しない場合のリピータの個数（ｋｏｒｇ）、それらのリピータのサイズ（ｈｏｒｇ）および遅延削減効果と比較して示したものである。
【０１２４】
本例では、従来手法による遅延削減効果が３３．４％であるのに対し、本発明の手法により遅延削減効果が４０．１％となり、配線の自己発熱による温度上昇を考慮した本発明の手法と配線の自己発熱による温度上昇考慮しない従来手法とでは、遅延削減を最適にするリピータのサイズおよび挿入個数に違いがあり、本発明の手法によれば、従来手法に比べてより効果的に遅延削減を実現することができる。
【０１２５】
このように本実施形態１による素子配置配線装置１００では、半導体集積回路の各配線の平均温度を考慮して該各配線での信号遅延時間を導出する信号遅延時間導出手段１０１と、該各配線での平均温度を考慮した信号遅延時間に基づいて、該配線に該配線での信号遅延時間が低減されるよう挿入されるリピータセルの最適サイズおよび最適個数を決定するリピータ最適値決定手段１００ａとを備え、半導体集積回路の基本レイアウトを、該リピータセルの挿入が必要な配線に、該決定されたサイズのリピータが該決定された個数だけ挿入されたレイアウトに変更するので、半導体集積回路の設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これにより配線に対するリピータ挿入による遅延削減を効果的に行うことができる。
【０１２６】
また、本実施形態では、上記半導体集積回路における、上記回路素子間に位置するすべての配線に対して設定された信号遅延時間制約を格納する遅延制約格納部１２２を備え、該遅延制約格納部に格納されている信号遅延時間制約に基づいて、配線の温度分布による抵抗分布を考慮して算出した信号遅延時間が制約違反を起こしている配線を検証して制約違反ネットとして抽出するので、違反ネットの抽出を確実に行うことができる。
【０１２７】
例えば、前記違反ネット抽出手段１０２は、前記遅延制約格納部に格納されている前記配線の信号遅延時間制約と、導出された配線の信号遅延時間との対比という簡単な検証処理で、前記違反ネットを抽出することができる。
【０１２８】
また、本実施形態１では、制約違反ネットに対するリピータセルの挿入により遅延改善が可能であるか否かを判定する遅延改善判定部１１８ａを備えたので、この判定結果に応じてリピータセルのサイズや挿入個数を決定する演算が行われる。このため、リピータセルの挿入による遅延改善が得られない配線に対してリピータセルを挿入するといった無駄な処理を回避することができる。
【０１２９】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１３０】
本発明は、素子配置配線装置および素子配置配線方法、並びに、該素子配置配線装置を用いて半導体集積回路を製造する方法、該素子配置配線方法をコンピュータに実行させるための制御プログラム、および該制御プログラムが格納された記憶媒体の分野において、半導体集積回路の自動配置配線方法を用いた設計の早い段階で遅延改善を行うことができ、しかも、回路素子間の配線の自己発熱による温度上昇を考慮して回路素子間の配線の正確な抵抗値を求めることができ、これによりリピータ挿入による遅延削減を効果的に行うことができ、自動配置配線方法を用いてＬＳＩを設計する技術において有用なものである。
【図面の簡単な説明】
【０１３１】
【図１】図１は、本発明の実施の形態１に係る素子配置配線装置の要部構成例を示すブロック図である。
【図２】図２は、上記実施形態の素子配置配線装置を説明する図であり、そのハードウエア構成例（図（ａ））および動作フロー（図（ｂ））を示している。
【図３】図３は、半導体集積回路における配線にリピータを挿入して該配線を分割した状態を説明する回路図である。
【図４】図４は、図３に示すリピータとして、最小サイズのリピータを用いた場合を示す回路図である。
【図５】図５は、抵抗の温度依存性をグラフで説明する図である。
【図６】図６は、熱解析の一例を説明する図であり、半導体基板上に絶縁膜を介して配線を形成してなる配線構造を示している。
【図７】図７は、図６に示す配線構造における熱分布（温度分布）をグラフで示す図である。
【図８】図８は、図６に示す熱分布（温度分布）を有する配線構造の配線の平均温度Ｔａｖｅを示す図である。
【図９】図９は、本発明の効果の説明に用いる配線の熱分布（温度分布）を説明する図であり、該配線の熱分布として、配線長方向の位置と温度との関係が指数関数となっているものを示している。
【図１０】図１０は、リピータセルを挿入する配線の例を説明する図であり、半導体集積回路を構成する前段および後段の２つの機能ブロックと、これらの機能ブロック間の配線とを示している。
【図１１】図１１は、本発明の効果を説明する図であり、遅延削減率の改善を本発明による手法と従来の手法とで対比して示している。
【図１２】図１２は、本発明の実施形態１による素子配置配線装置における平均温度算出手段１０４の具体的構成を説明するブロック図である。
【図１３】図１３は、本発明の実施形態１による素子配置配線装置におけるリピータの最適値決定部１１９の具体的構成を説明するブロック図である。
【図１４】図１４は、本発明の基本原理を説明する回路図であり、回路の配線遅延モデルを示している。
【図１５】図１５は、本発明の実施形態１の素子配置配線装置で用いるリピータセルの出力抵抗および入力容量を説明する図である。
【図１６】図１６は、本発明の効果を説明するための図であり、本実施形態１の素子配置配線装置で用いる前段および後段の２つの機能セルの出力抵抗および入力容量とともに、これらの機能セル間に接続された配線の抵抗および容量を示している。
【符号の説明】
【０１３２】
１１  温度分布格納部
１３  平均温度計算部
２１  リピータの最適個数算出部
２２  リピータの最適サイズ算出部
１００  素子配置配線装置
１００ａ  リピータ最適値決定手段
１００ｂ  遅延パラメータ格納部
１０１  温度依存遅延計算手段
１０２  遅延制約違反ネット抽出手段
１０２ａ  遅延改善判定部
１０３  リピータ最適値決定手段
１０４  平均温度算出手段
１１１  平均温度格納部
１１１ａ  平均温度計算部
１１２  温度依存遅延計算部
１１３  温度依存遅延格納部
１１４  単位長あたりの配線抵抗・容量格納部
１１５  配線の材質毎の抵抗の温度係数格納部
１１６  セルの入力容量および出力抵抗格納部
１１７  遅延制約違反ネット抽出部
１１８  遅延制約違反ネット格納部
１１８ａ  遅延改善判定部
１１９  リピータの最適値決定装置
１２０  リピータの最適値格納部
１２１  リピータ挿入部
１２２  遅延制約格納部
１３１  概略配線情報格納部
１３２  熱分布情報格納部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2009301444.tif 000022
【図１４】
2009301444.tif 000023
【図１５】
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【図１６】
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