(57)【要約】【課題】  複数のＤＡＣを搭載したアクティブマトリックス基板を用いた液晶表示装置において、各ＤＡＣの出力特性がばらつくと出力画像に固定パターンとして目視でき画像の低下になる。【解決手段】  基板上に配された複数の画素電極を有する画素部と、入力されたデジタル映像信号をアナログ映像信号に変換して前記画素部に出力するためのデジタルアナログ変換回路を複数有するデジタルアナログ変換部と、を前記基板に有し、更に複数の前記デジタルアナログ変換回路の出力特性の差異を所定の範囲内に収めるための調整手段を有し、前記調整手段は、トリミングによる抵抗値の調整が可能な組成物を有する抵抗体を有する。【選択図】  図１
2009069372.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素電極を有する画素部が基板上に配され、入力されたデジタル映像信号をアナログ映像信号に変換して前記画素部に出力するためのデジタルアナログ変換回路を複数有するデジタルアナログ変換部を前記基板に有するアクティブマトリクス基板において、
複数の前記デジタルアナログ変換回路の出力特性の差異を所定の範囲内に収めるための調整手段を有し、
前記調整手段は、トリミングによる抵抗値の調整が可能な抵抗体を有することを特徴とするアクティブマトリクス基板。
【請求項２】
前記抵抗体は、トリミングによる抵抗値の調整が可能な組成物が、前記トリミングにより前記抵抗値が変化されるものであることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記画素電極に前記アナログ映像信号を伝送するための信号線と、前記信号線に前記アナログ映像信号を供給するための転送スイッチと、を更に有し、
前記デジタルアナログ変換回路はバッファ回路を有しており、
前記抵抗体は、前記画素部の外側の領域で且つ前記バッファ回路の入力端子と前記転送スイッチとの間に設けられていることを特徴とする請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
前記画素電極と前記基板の表面との間に設けられた配線層を有し、
前記抵抗体は、前記配線層に設けられていることを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリクス基板。
【請求項５】
前記配線層の前記基板側の第１の表面に設けられた第１の導電層と、前記第１の表面と対向する前記配線層の第２の表面に設けられた第２の導電層と、を有し、
前記抵抗体は、配線層の電流が流れる方向に対して配線層が分断された箇所を前記第１の導電層及び前記第２の導電層のうちの少なくとも一方で接続することにより構成されていることを特徴とする請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記配線層は、前記信号線を構成する第１の配線層と、前記画素電極と前記第１の配線層との間に設けられた遮光層を構成する第２の配線層と、を少なくとも有することを特徴とする請求項４又は５に記載のアクティブマトリクス基板。
【請求項７】
前記バッファ回路は、入力端子及び出力端子を有する増幅器を有し、
前記増幅器は前記入力端子が第１の抵抗を介して定電位を供給する電源に電気的に接続され、且つ前記出力端子が第２の抵抗を介して定電位を供給する電源に電気的に接続されており、
前記抵抗体は前記第１の抵抗及び第２の抵抗のうちの少なくとも一方であることを特徴とする請求項３から６のいずれか１項に記載のアクティブマトリクス基板。
【請求項８】
前記増幅器はその内部に抵抗を有し、
前記抵抗体は前記抵抗であることを特徴とする請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記抵抗体は、レーザ光の照射及び過電流の印加のうちの少なくとも一方によりその抵抗値が変化されることが可能な組成物を有することを特徴とする請求項２から８のいずれか１項に記載のアクティブマトリクス基板。
【請求項１０】
前記組成物は、窒素元素、酸素元素、及び炭素元素のうちの少なくともいずれか１つの元素と、シリコン元素と、少なくとも一種類以上の金属元素と、を含むことを特徴とする請求項２から９のいずれか１項に記載のアクティブマトリクス基板。
【請求項１１】
前記基板は、単結晶半導体基板であり、前記画素電極は光反射特性を有することを特徴とする請求項１から１０のいずれか１項に記載のアクティブマトリクス基板。
【請求項１２】
請求項１から１１のいずれか１項に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に、前記画素部を囲むように設けられたシール材と、
前記アクティブマトリクス基板、前記対向基板、及び前記シール材で囲まれた空間に設けられた液晶層と、
を有し、
前記抵抗体は、前記シール材が配置される領域よりも外側の領域に配置されていることを特徴とする液晶表示装置。
【請求項１３】
請求項１２に記載の液晶表示装置を有する投影型表示装置。
【請求項１４】
複数の画素電極を有する画素部が基板上に配され、入力されたデジタル映像信号をアナログ映像信号に変換して前記画素部に出力するためのデジタルアナログ変換回路を複数有するデジタルアナログ変換部を前記基板に有するアクティブマトリクス基板の製造方法であって、
複数の前記デジタルアナログ変換回路の出力特性の差異を所定の範囲内に収めるための抵抗体を形成する工程と、
トリミングにより前記抵抗体の抵抗値の調整を行う工程と、
を有することを特徴とするアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に用いられるアクティブマトリクス基板に関し、特に基板内にデジタルアナログ変換器を備えた液晶表示装置に用いられるアクティブマトリクス基板とその製造方法、それを用いた反射型液晶表示装置、及びそれを投影表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器の端末用に広く普及しており、特に、ＯＡ機器においては映像を大画面に投影する投影型液晶表示装置が盛んに利用されている。
【０００３】
この種の投影型液晶表示装置には、大別すると透過型液晶表示装置と反射型液晶表示装置とがある。透過型液晶表示装置の場合、各画素に設けられたスイッチ素子（トランジスタ）、容量、及び配線によって、光を透過させる画素の透過領域が開口率を小さくするという課題がある。これに対し、反射型液晶表示装置は、各画素の反射用画素電極（以下「反射電極」という）を絶縁分離する領域以外を反射電極にすることが可能である。そして、反射電極の下部にアクティブマトリックス駆動に必要なスイッチング素子と容量および配線を配置することができる。このため、反射型液晶表示装置は、液晶表示パネルの小型化、高精細化、高輝度化において、透過型液晶表示装置と比較して有利な点が多い。
【０００４】
一般的に、上述した反射型液晶表示装置では、単結晶シリコン基板等の単結晶半導体基板上に、ＭＯＳトランジスタなどのスイッチング素子に接続された反射電極がマトリックス状に複数配置される。そして複数の反射電極に対向して全画素共通となる透明な共通電極が配置され、さらに、単結晶半導体基板の反射電極と共通電極との間に液晶が注入された構成をとる。このような反射型液晶表示装置においては、共通電極側から光を入射させて、共通電極と反射電極の間の電位差を画像信号に対応させ、画素ごとに液晶の配向を制御することで反射光を変調している。
【０００５】
また、液晶表示装置は、実装面の自由度を高くする為にフレキシブルプリント配線板で接続されている。さらに液晶表示に必要な駆動電圧は１０Ｖ以上必要であり、出力画像の高品質化と低消費電力化を実現するために、液晶表示装置内（単結晶半導体基板内）にデジタルアナログ変換回路（以下ＤＡＣと記す）を搭載することが提案されている。
【０００６】
特許文献１では、階調情報を持った複数ビットからなる信号を入力信号とし、少なくともコンデンサとスイッチで構成され、複数ビットの信号を時間的に直列に入力するＤＡＣを有する表示装置が開示されている。この特許文献１においては、ＤＡＣがコンデンサ、スイッチ等を用いて構成されると共に、ビットデータを時間的に直列に入力してＤＡ変換を行うため、小さな回路規模で、高精度なＤＡ変換ができるとされている。
【０００７】
特許文献２では、水平走査回路、ラッチ回路、ＤＡＣ、複数の信号転送スイッチ、及び選択回路を有する液晶表示装置が開示されている。水平走査回路は、デジタル映像信号に基づく映像データをサンプリングする。ラッチ回路は、水平走査回路からの出力に同期してデータを記憶する。ＤＡＣは、ラッチ回路からの出力をアナログ信号に変換する。複数の信号転送スイッチは、ＤＡＣと複数の信号線との間に配されている。選択回路は、複数の信号転送スイッチから少なくとも一つを選択する。
【特許文献１】特開平２−２１６１９０号公報
【特許文献２】特開平１０−１７７３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した従来技術には、以下に示す問題点があった。
【０００９】
液晶表示装置へ複数のＤＡＣ搭載した場合、すべてのＤＡＣの出力特性（出力信号の差）を所定の規格内に収める必要がある。一般的に、各ＤＡＣの出力電圧（出力信号）の差（以下ＣＨ間誤差と記す）が±３ｍＶ程度以上だと、低輝度のハーフトーン画像を出力した際、人間の目には固定パターンとして輝度の違いが見えてしまい出力画像の低下を招く。
【００１０】
上述した従来技術の何れにおいても、各ＤＡＣ回路の出力部には差動増幅回路（以下出力ＡＭＰと記す）が使用されており、この出力ＡＭＰのオフセット電圧やゲインの特性ばらつきが、ＣＨ間誤差を発生させる要因になっている。
【００１１】
本発明は、同一基板に画素部と複数のＤＡＣを搭載したアクティブマトリクス基板を液晶表示装置に用いた際に、複雑な構成を用いることなくＣＨ間誤差を所定値以下で実現し、良好な出力画像を得るアクティブマトリックス基板を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のアクティブマトリクス基板は、基板上に配された複数の画素電極を有する画素部と、入力されたデジタル映像信号をアナログ映像信号に変換して前記画素部に出力するためのデジタルアナログ変換回路を複数有するデジタルアナログ変換部と、を前記基板に有し、更に複数の前記デジタルアナログ変換回路の出力特性の差異を所定の範囲内に収めるための調整手段を有し、前記調整手段は、トリミングによる抵抗値の調整が可能な組成物を有する抵抗体を有することを特徴とするものである。
【００１３】
また、本発明のアクティブマトリクス基板を用いた液晶表示装置は、前記アクティブマトリクス基板に対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に、前記画素部を囲むように設けられたシール材と、前記アクティブマトリクス基板、前記対向基板、及び前記シール材で囲まれた空間に設けられた液晶層と、を有する。
【００１４】
また、本発明の投影表示装置は、前記液晶表示装置を備えている。
【００１５】
本発明のアクティブマトリクス基板の製造方法は、複数の画素電極を有する画素部が基板上に配され、入力されたデジタル映像信号をアナログ映像信号に変換して前記画素部に出力するためのデジタルアナログ変換回路を複数有するデジタルアナログ変換部を前記基板に有するアクティブマトリクス基板の製造方法であって、複数の前記デジタルアナログ変換回路の出力特性の差異を所定の範囲内に収めるための抵抗体を形成する工程と、トリミングにより前記抵抗体の抵抗値の調整を行う工程と、を有することを特徴とするものである。
【発明の効果】
【００１６】
本発明によれば、同一基板に画素部と複数のデジタルアナログ変換回路を搭載したアクティブマトリクス基板において、複雑な構成又は工程を用いることなく各デジタルアナログ変換回路の出力電圧（出力信号）の差を所定の範囲内にすることができる。それにより、各デジタルアナログ変換回路の出力特性のばらつきを複雑な構成又は工程を用いることなく低減させることが可能となる。そしてそのアクティブマトリクス基板を液晶表示装置に用いた際に、複雑な構成又は工程を用いることなく良好な出力画像を得ることが可能となる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明に係るアクティブマトリクス基板、反射型液晶表示装置、及び投影型表示装置を実施するための最良の形態について図面を参照して詳細に説明する。
【００１８】
まず、図１〜図１０を参照して、本発明の好適な実施形態を説明する。
【００１９】
図２は、本実施例に係る反射型液晶表示装置（表示パネル）のシステムの一例を模式的に示している。
【００２０】
図２において、１０１は、駆動回路及び画素部（後述参照）が一体に形成された液晶表示装置用の基板（アクティブマトリクス基板）に用いられる単結晶シリコン基板等の単結晶半導体基板である。１０３は基板に対向して配置された透明電極（対向基板）であり、液晶を反転駆動する際の共通電極となる。１０５は表示領域である。単結晶半導体基板１０１と透明電極１０３との間に、表示領域５を囲むようにシール材１０２が配置される。単結晶半導体基板１０１とシール材１０２と透明電極１０３で囲まれた空間に、液晶層が封止される。本実施形態では、液晶層を構成する材料として誘電率異方性が負の分子からなる垂直配向型の液晶材料が用いられる。さらに、結晶半導体基板１の四辺のうち少なくとも一辺側に、電源や各信号を受けるためのパッド（ＰＡＤ）が集められる。このＰＡＤに、フレキシブルプリント配線板１０４が接続される。この１つのフレキシブルプリント配線板１０４を介して、電源や各信号が入力される。単結晶半導体基板１０１の一辺に全ての信号及び電源を集める理由は、実装上及びコストのことを考慮したことによる。
【００２１】
また、１０６は表示パネル制御用及びデジタル映像信号出力用のＩＣ（集積回路）を搭載し、単結晶半導体基板１０１の外部に設けられた駆動回路基板（外部駆動回路基板）である。１０７は、映像ソース（図示していない）からデータを受信し、クロックなどのタイミング関係の制御信号やデジタル映像信号を出力する制御ＩＣである。１０８は、制御ＩＣ１０７から出力された映像信号をフレキシブルプリント配線板１０４を介して表示パネルにデータを出力するドライバＩＣである。なお、制御ＩＣ１０７の出力端の駆動能力がフレキシブルプリント配線板１０４の寄生容量に対して十分満足していれば、ドライバＩＣ１０８は不要である。
【００２２】
同一の単結晶半導体基板１には、走査回路等の駆動回路と、画素電極を含む画素が形成され、駆動回路一体型の反射型液晶表示装置を構成している。このように単結晶半導体基板を素子基板とした反射型液晶表示装置は、ＬＣＯＳ（Ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ＯＮ  Ｓｉｌｉｃｏｎ）とも呼ばれる。
【００２３】
図３は、この駆動回路一体型の反射型液晶表示装置における単結晶半導体基板１０１の画素領域および駆動回路の配置を示した一例をしめす。
【００２４】
２０１が画素領域（画素部）であり、２０２が水平走査回路、２０３が垂直走査回路、２０４がＰＡＤ部、２０５がＩ／Ｏ（ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部、２０６が転送スイッチ群、２０７がＤＡＣ部になる。これら各要素２０１〜２０７が同一の単結晶半導体基板１０１に一体形成されている。図２で示したフレキシブルプリント配線板１０４はＰＡＤ部２０４に接続されている。全ての電源、制御信号及び映像信号は、単結晶半導体基板１０１の一辺に接続されたフレキシブルプリント配線板１０４より供給される。
【００２５】
図３は、単結晶半導体基板１０１上に形成された画素部２０１の回路構成を示す概略回路図である。図３では、一般的な反射型液晶表示装置のアクティブマトリックス駆動回路で用いられるものを例示している。図３において、図２の画素部２０１に対応する画素部３０１として便宜上３行３列（３×３）の画素配置を例示しているが、本発明はこれに限定されるものではない。
【００２６】
図４では、単結晶半導体基板１０１であるＰ型Ｓｉ基板に形成されているものとする。図３において、３０１は１つの画素を示す。画素３０１は、スイッチングトランジスタ等からなるスイッチ素子３０２と、保持容量３０３と、光反射特性を有する画素電極である反射電極３０４で構成されている。画素３０１内のスイッチ素子３０２は、ＮＭＯＳトランジスタで構成されている。同一行の画素３０１内のスイッチ素子３０２のゲートは、走査線３０５に共通に接続されており、走査線３０５には垂直走査回路（垂直シフトレジスタ）３０６の各レジスタの出力が印加される。同一列の画素３０１内のスイッチ素子３０２のソースは、信号線３０７に共通に接続されている。各画素３０１のスイッチ素子３０２のドレインは、保持容量３０３の一方の端子と反射電極３０４とに接続され、保持容量３０３の他方の端子は、全画素共通のＶｃｏｍ電位を供給するための配線（不図示）に接続されている。信号線３０７は、転送スイッチ３０８を介して映像信号線３０９に接続されている。転送スイッチ３０８のＯＮ／ＯＦＦは、水平走査回路（水平シフトレジスタ）３１０の各レジスタ出力によって制御される。ここで、垂直走査回路３０６は図２の垂直走査回路２０３と対応しており、水平走査回路３１０は図２の水平走査回路２０２と対応しており、転送スイッチ３０８の集合が図２の転送スイッチ群に対応している。
【００２７】
図４に示す画素部３０１の回路動作を簡単に説明する。まず、入力されたデジタル映像信号が不図示のデジタルアナログ変換回路（以下ＤＡＣと記す）でアナログ映像信号に変換される。そしてＤＡＣから出力されたアナログ映像信号が映像信号線３０９に出力される。そして、シフトレジスタ等の水平走査回路３１０によって転送スイッチ３０８を順次ＯＮ状態（導通状態）にしていくことで映像信号電圧がサンプリングされ、転送スイッチ３０８を介して信号線３０７に供給される。この一つの信号線３０７と、垂直走査回路３０６によって選択された走査線３０５に接続された画素３０１のスイッチ素子３０２が選択されてＯＮ状態とされる。それにより、映像信号電圧が供給された信号線３０７と選択された走査線３０５との交差した位置にある所定の画素３０１の保持容量３０３に、信号線３０７を伝送しスイッチ素子３０２で転送された映像信号電圧が書き込まれる。これにより、反射電極３０４は保持容量３０３に書き込まれた電圧になる。そして、反射電極３０４と透明共通電極（不図示）との間に生じる電位差が液晶に印加され、液晶の光学特性を変化させている。上記動作が行単位で行われて、１画面分の映像信号が画素部に与えられる。
【００２８】
図５は、上記の反射型液晶表示装置の一例を示した模式的回路ブロック図であり、図６は、単結晶半導体基板１０１に一体に形成される画素領域および駆動回路の回路構成を示す。
【００２９】
図５及び図６の例は、画素領域の駆動回路として、各画素３０１への映像信号電圧を書き込む時間を確保するために、同時に４画素ずつ書き込むために４本のビデオ線３０９を用いた場合の液晶表示装置の一例を示している。各各映像信号線３０９には、夫々入力されたデジタル映像信号をアナログ映像信号に変換するＤＡＣを複数有するＤＡＣ群４０４（ＤＡＣ１〜ＤＡＣ４）がそれぞれ接続されている。この画素３０１の同時書き込み数、つまりＤＡＣの数をチャンネル数（ＣＨ）と呼ぶことにする。なお、本実施形態のＤＡＣ群は本願発明のデジタルアナログ変換部に相当するものである。
【００３０】
４０１はデータ制御回路であり、シフトレジスタ回路（Ｓ／Ｒ）４０２とラッチ回路（Ｌａｔｃｈ）４０３を有している。データ制御回路４０３では、各ＤＡＣに対応してシフトレジスタ回路４０２とラッチ回路４０３がそれぞれ一個ずつ配置され、ラッチ回路４０３から出力されたデジタル映像信号が各ＤＡＣに入力される。データ制御回路４０１では、シリアル形式で入力されるデジタル映像信号をデータクロック信号ＤＣＫのタイミングに同期してパラレル形式にデジタル映像信号を変換した後、データラッチ信号ＤＬＴにて所定の画素のデジタルデータを確定する。また、データ制御回路４０１を搭載する場所は、単結晶半導体基板１０１の駆動回路用のＰＡＤ領域またはその周辺部に設けることが望ましく、本実施形態では図３の中のＰＡＤ部２０４に隣接するＩ／Ｏ部２０５に設けられている。
【００３１】
図中のＨＣＫは、水平走査のタイミングを制御するための水平タイミングクロック信号であり、ＨＳＴは水平走査のスタートのタイミングを制御するための水平タイミングスタート信号である。水平走査回路２０２には、外部駆動回路基板１０６から水平タイミングクロック信号ＨＣＫと水平タイミングスタート信号ＨＳＴが入力される。水平走査回路２０２出力は、スイッチ（ＳＷ）制御線２０８を介して転送スイッチ群２０６の各転送スイッチ３０８に印加されている。水平走査回路２０２からスイッチ制御線２０８に出力される制御信号は、４画素分の信号線３０７に接続された４つの転送スイッチ３０８を同時にＯＮ／ＯＦＦ可能となっている。
【００３２】
図中のＶＣＫは垂直走査のタイミングを制御するための垂直タイミングクロック信号であり、ＨＳＴは垂直走査のスタートのタイミングを制御するための垂直タイミングスタート信号である。垂直走査回路２０３には、外部駆動回路基板１０６から垂直タイミングクロック信号ＶＣＫと垂直タイミングスタート信号ＶＳＴが入力される。垂直走査回路２０３の出力は、各画素３０１のスイッチ素子３０２（ＮＭＯＳ）のゲートに接続された走査線３０５に順次供給されている。
【００３３】
図７は、画素部３０１の断面構造を模式的に示すものである。５１１はＰ型Ｓｉ基板などの単結晶半導体基板であり、フィールド酸化膜等の素子分離領域５１２ａ、５１２ｂの間にＮＭＯＳトランジスタ等の画素のスイッチ素子３０２が設けられている。５０１が画素のスイッチ素子のゲートであり、５０２がソース領域、５０５がドレイン領域である。ソース領域５０２からはソースコンタクト５０３を介して第１の配線層５２０を含む信号線５０４と接続されている。ドレイン領域５０５からはドレインコンタクト２０６を介して第１の配線層５２０を含むドレイン配線５０７に接続されている。ドレインコンタクト５０６はコンタクト５０８を介して保持容量３０３を構成する電極５０９に接続され、さらに、スルーホール２１３を介して第３の配線層で形成された反射電極５１４に接続されている。また、電極５０９の対向電極であるＶｃｏｍが与えられる電極５１０はＮ＋型の不純物がドーピングされた拡散層で形成されている。そのため、保持容量は画素のスイッチ素子と同様にフィールド酸化膜等の素子分離領域５１２ｂ、５１２ｃの間に形成されている。また、第１の配線層５２０と反射電極の間には、隣接する反射電極との隙間から入射する光を遮光するために第２の配線層５２１を含む遮光層５１５が配置されている。遮光層５１５は、スルーホール５１３が通るところは電気的絶縁を得るために穴が開けられている。なお、画素の保持容量を少しでも稼ぐために、遮光層５１５には定電位が与えられている。また、低抵抗な配線材（ＡｌやＡｌ化合物）の層である第１の配線層５２０は、その基板側の第１の表面にバリアメタル膜（下層）となる第１の導電層５１８ａが設けられている。そして、その第１の表面と対向する第２の表面には反射防止膜（上層）となる第２の導電層５１９ａが設けられている。ここで、信号線５０４とドレイン配線５０７は、第１の配線層５２０と第１の導電層５１８ａと第２の導電層５１９ａを含んで構成される。また、低抵抗な導電材料（ＴｉやＴｉ化合物）の層である第２の配線層は、その基板側の第１の表面にバリアメタル膜（下層）となる第３の導電層５１８ｂが設けられている。そして、その第１の表面と対向する第２の表面には反射防止膜（上層）となる第４の導電層５１９ｂが設けられている。ここで、遮光層５１５は、第２の配線層５２１と第３の導電層５１８ｂと第４の導電層５１９ｂを含んで構成される。ここで、第１の配線層５２０及び第２の配線層５２１に用いられる導電材料は、第１の導電層〜第４の導電層に用いられる導電材料よりも低抵抗な導電材料である。また反射防止膜とは、低抵抗な配線材よりも反射特性の低い材料を用いて形成されたものであり、反射電極間を透過した光が第１または第２の配線層の表面で反射された反射光の強度を低減させるためのものである。
【００３４】
液晶５１６は、反射電極５１４の対向電極となり複数の画素に共通に設けられる透明電極５１７と反射電極５１４との間に所定の間隔をもって挟み込まれている。なお、反射電極５１４の上には、無機の絶縁膜などの保護膜がついていても構わない。
【００３５】
図８にＤＡＣの回路構成の一例を示す。図８に示すＤＡＣは、所謂Ｒ−２Ｒ抵抗はしご回路の構成を基本とし、６ビットのＤＡＣを示している。Ｒ−２Ｒ抵抗はしご回路の部分に関する構成の説明は、従来より一般的に使用されているものであり、此処での説明は省略する。Ｒ−２Ｒ抵抗はしご回路の出力端であるＶ１端子に発生する電圧は、容量Ｃを介して電圧増幅器（出力ＡＭＰ）の＋側の入力端子（正転入力端子）に入力されている。そして、ＡＭＰの−側の入力端子（反転入力端子）は、第１の抵抗Ｒ１を介してＧＮＤ電位などの定電位を供給する電源に電気的に接続されるとともに第２の抵抗Ｒ２を介してＡＭＰの出力端子に接続されている。この構成により、出力ＡＭＰは（１＋Ｒ２／Ｒ１）のゲインを持った電圧バッファ回路となり、電圧バッファ回路の出力Ｖｏｕｔが映像信号線に供給される。ここで、電圧バッファ回路の＋側の入力端子は電圧増幅器の＋側の入力端子であり、−側の入力端子は第１の抵抗Ｒ１のＧＮＤ電位に接続される側の端子である。なお、抵抗精度、温度特性等の面から、抵抗は金属薄膜の抵抗体で構成することが望ましい。特に、出力ＡＭＰに接続されている抵抗Ｒ１、Ｒ２は、後に説明するトリミング素子になるので、トリミングによる抵抗値の調整が可能な金属薄膜の抵抗体で構成する必要がある。
【００３６】
本実施例が示すＤＡＣでは、出力ＡＭＰの＋端子にスイッチＳ６を接続し、スイッチＳ６の他端に映像信号の中心電圧となるＶｃｌｍｐ電圧を入力し、スイッチＳ６の制御端子にｃｌｍｐ信号を入力する構造になっている。また、正フィールドの最大基準電圧値（ＭＳＢ電圧値）であるＶＰＨ、および、最小基準電圧値（ＬＳＢ電圧値）であるＶｃｌｍｐを切り換える為の選択スイッチＳ７、Ｓ８が接続されている。また、負フィールドの最大基準電圧値（ＭＳＢ電圧値）であるＶｃｌｍｐ、および、最小基準電圧値（ＬＳＢ電圧値）であるＶＰＬを切り換える為の選択スイッチＳ８が接続されている。選択スイッチＳ７、Ｓ８には、正フィールドと負フィールドに相関のある信号ＩＮＶが入力されている。選択スイッチＳ７、Ｓ８の出力は、Ｒ−２Ｒ抵抗はしご回路に接続されたスイッチＳ０〜Ｓ５に夫々接続されている。ＤＡ０〜ＤＡ５はデジタルデータであり、上記スイッチＳ０〜Ｓ５に入力される。なお、上記基準電圧は、同一の単結晶半導体基板の内部で発生させても良いし、単結晶半導体基板の外部より入力しても構わない。
【００３７】
図９には、フィールド反転駆動した時のＶｏｕｔ電圧の概略を説明している。図中に示すＩＮＶ信号は、フィールド状態を示す信号であって、ＩＮＶ信号がＨｉｇｈレベルのとき、ＶＯＵＴ電圧は映像信号の中心電圧Ｖｃｌｍｐに対して＋側（大きい方）に出力される。また、ＩＮＶ信号がＬｏｗレベルのとき、Ｖｏｕｔ電圧は映像信号の中心電圧Ｖｃｌｍｐに対して−側（小さい方）に出力される。この出力状態を実現する為に、正フィールドから負フィールドに変化するとき、或いは、負フィールドから正フィールドに変化するとき、まず、スイッチＳ６によってＡＭＰ１の＋端子をＶｃｌｍｐ電圧にクランプし、その後、デジタルデータを変化させる。ＡＭＰ１の＋端子をクランプする時、データをＬＳＢ値に設定してからｃｌｍｐ信号を変化させるか、あるいは、ｃｌｍｐ信号によってクランプ中にデータをＬＳＢに設定する必要がある。クランプした後は、データを変化させることにより所定のアナログ出力電圧を得ることが出来る。
【００３８】
図１０には、図８に示すＤＡＣの電圧バッファ回路に用いられる出力ＡＭＰの回路構成の一例を示す。ＰＭＯＳトランジスタＴ１のソース及びバックゲートは電源電圧ＶＣＣに接続され、Ｔ１のドレインはＰＭＯＳトランジスタＴ２、Ｔ３のソースに入力され、Ｔ２、Ｔ３のバックゲートは電源電圧ＶＣＣが与えられている。Ｔ２のゲートがＡＭＰの＋側の入力端子となり、Ｔ３のゲートがＡＭＰの−側の入力端子となる。Ｔ２のドレインはＮＭＯＳトランジスタＴ４のドレインに接続され、Ｔ３のドレインはＮＭＯＳトランジスタＴ５のドレインとゲート及びＴ４のゲートに入力されている。Ｔ４のソースは第３の抵抗Ｒ３を介してＧＮＤ側の入力端子に接続され、Ｔ５のソースは第４の抵抗Ｒ４を介してＧＮＤ側の入力端子に接続されている。Ｔ４、Ｔ５のバックゲートはＧＮＤに接続されている。ＰＭＯＳトランジスタＴ６のソース及びバックゲートは電源電圧ＶＣＣが与えられ、Ｔ６のドレインはＮＭＯＳトランジスタＴ７のドレインに接続され、この接続点が出力ＡＭＰの出力端子となる。Ｔ７のソース及びバックゲートはＧＮＤ側の入力端子に接続され、Ｔ７ゲートは、Ｔ２のドレイン及びＴ４のドレインに接続されている。Ｔ７のゲートとＴ７のドレインの間には位相補償の容量Ｃ１が接続されている。Ｔ１のゲートとＴ２のゲートには電圧Ｖｂｉａｓが入力され、Ｔ１、Ｔ２は定電流を出力する。ここで、第３の抵抗Ｒ３、第４の抵抗Ｒ４は、後述するトリミングに用いるので、トリミングによる抵抗値の調整が可能な金属薄膜の抵抗体にする必要がある。
【００３９】
先述したように、複数のＤＡＣを搭載した液晶表示装置において、良好な出力画像を得る為には、複数のＤＡＣ間の出力特性の差異（ＣＨ間誤差）を±３ｍＶ程度以下にして各ＤＡＣ間での出力特性のばらつきを低減することが要求されている。しかしながら、製造バラツキによる素子特性のバラツキにより、複数のＤＡＣ間の出力電圧の差異が±３ｍＶ程度以下にならないものも存在する。そこで、本実施形態では、製造後にＣＨ間誤差を所定の範囲内に収める為に、特定の素子（本実施例では抵抗）に対してトリミング行為を行う。
【００４０】
以下に、ＣＨ間誤差を所定の範囲内に収める為のトリミングに関する一例を説明する。ＣＨ間誤差を発生させる要因は、ＤＡＣ回路の出力ＡＭＰのオフセット電圧とゲインのばらつきが挙げられる。まず、出力ＡＭＰのゲインが所定の値になるようにトリミングを行う。トリミングを行う場所は、図８に示す抵抗Ｒ１（又は抵抗Ｒ２）にであり、第１の抵抗Ｒ１（又は第２の抵抗Ｒ２）がトリミング素子となる。トリミングの方法として、例えば、レーザ光を抵抗Ｒ１（又はＲ２）に照射することにより抵抗Ｒ１（又はＲ２）の抵抗値を変化させ、所定のゲインが得られるようにする。そのため、第１の抵抗Ｒ１及び第２の抵抗Ｒ２のうちの少なくとも一方は、トリミングによる抵抗値の調整が可能な組成物を有する抵抗体を有している。
【００４１】
次に、出力ＡＭＰのオフセット電圧が所定の値になるようにトリミングを行う。トリミングを行う場所は、図１０に示す第３の抵抗Ｒ３（又は第４のＲ４）であり、第３の抵抗Ｒ３（又は第４の抵抗Ｒ４）がトリミング素子となる。トリミングの方法は、ゲイン調整と同様に、レーザ光を第３の抵抗Ｒ３（又は第４のＲ４）照射することにより第３の抵抗Ｒ３（又は第４のＲ４）の抵抗値を変化させ、所定のオフセット電圧が得られるようにする。そのため、第３の抵抗Ｒ３及び第４の抵抗Ｒ４のうちの少なくとも一方は、トリミングによる抵抗値の調整が可能な組成物を有する抵抗体を有している。
【００４２】
上述したトリミング方法は、レーザ光を照射させる方法であるが、別の方法として、トリミングを行う抵抗に過剰な電流（過電流）を流す方法でも良い。その場合は、特定の抵抗のみに過電流が流れるようにトリミング用の回路を追加する必要がある。レーザ光を照射することでトリミングを行う方法は、トリミング用の回路を必要としないので、基板サイズを大きくすることがないので電流を流す方法より有利である。また、抵抗体にレーザ光を照射する方法と抵抗体に過剰な電流を流す方法を組合せて行ってもよい。
【００４３】
一般的なＬＳＩの製造プロセスにおいて、約１ｕｍ以下の加工精度を必要とする配線を形成する際、半導体プロセスの露光工程での光の干渉を低減させることが求められる。その為に、ＡｌもしくはＡｌ化合物の低抵抗な配線材の上層に反射率の低い金属材を積層し、反射防止膜として機能させている。また、エレクトロマイグレーションに対する信頼性の面から、上記低抵抗な配線材の下層に高融点金属材をバリアメタルとして配置している。
【００４４】
反射型液晶表示装置に用いられるアクティブマトリクス基板において、上記反射防止膜及びバリアメタルは、チタン／窒化チタン（Ｔｉ／ＴｉＮ）の積層膜で作られているが、一般的なＴｉ／ＴｉＮの比抵抗は１００〜２００μΩｃｍであり、その抵抗値は小さい。
【００４５】
そこで本実施形態では、第１の配線層及び第２の配線層の反射防止膜またはバリアメタルとなる第１〜第４の導電層に用いられるＴｉ／ＴｉＮの変わりに、シリコン元素（Ｓｉ）と一種類以上の金属元素と窒素元素を含んだ組成物を用いる。そして、トリミング素子である抵抗Ｒ１及び抵抗Ｒ２の少なくとも一方を、上記組成物を含む第１の配線層５２０及び第２の配線層５２１の少なくとも一方に形成する。また、トリミング素子である抵抗Ｒ３及び抵抗Ｒ４の少なくとも一方を、上記組成物を含む第１の配線層５２０及び第２の配線層５２１の少なくとも一方に設ける。ここで、Ｓｉと一種類以上の金属元素と窒素元素を含んだ組成物としては、例えばＴａＳｉＮ（窒化タンタルシリコン）やＣｒＳｉＮ（窒化クロムシリコン）を用いる。例えば、ＴａＳｉＮの比抵抗は５００〜１３０００μΩｃｍ、ＣｒＳｉＮの比抵抗は２０００〜３０００μΩｃｍである。これらの組成物の膜厚を制御することにより、所定の抵抗体を形成することが出来るとともに、トリミング可能な組成物を有する金属薄膜の抵抗体として使用することができる。トリミング可能な組成物としては、その比抵抗が５００〜１３０００μΩｃｍであることが望ましい。また、これらの材料は、低抵抗な配線材料よりも比抵抗が高く、反射率が低く、かつ、融点も高いので反射防止膜及びバリアメタル材としても兼用することが可能である。
【００４６】
上述したトリミングによる抵抗値の調整が可能な組成物を有する金属薄膜の抵抗体は、Ｓｉと一種類以上の金属元素と窒素元素を含んだ組成物で説明した。しかしながら本願発明はこれに限るものではない。例えばＳｉと一種類以上の金属元素と酸素元素または炭素元素を含んだ組成物（ＴａＳｉＯ、ＴａＳｉＣ等）等のように、低抵抗な配線材料よりも反射率が低く、かつ、融点も高い物であれば同様の機能を果たすことが出来る。
【００４７】
図１１にトリミング素子となる抵抗体の形成方法を、図１にトリミング素子となる抵抗体を有する画素部の周辺の領域における断面図を、それぞれ示す。以下の説明のおいては、トリミングにより抵抗値の調整が可能な組成物を有する抵抗体を構成する導電層としてＴａＳｉＮを用いて進める。なお、図１及び図１１において、図７と同じ構成要素は同じ番号を付与し、説明は割愛する。図１１を用いてトリミング素子となる抵抗体の形成方法を以下に説明する。
（ａ）まず抵抗体となるＴａＳｉＮからなる第１の導電層５１８ａを数十ｎｍ堆積させ、続いて低抵抗な配線材となるＡｌ化合物の第１の配線層５２０（例えばＡｌＣｕ）を４００〜８００ｎｍ堆積させる。次に、レジスト５２４を塗布した後、フォトリソグラフィーにより抵抗体にしたいところのレジストを除去する。
（ｂ）続いて、ウエットエッチングにより、第１の配線層５２０をエッチングする。ここで、第１の導電層５１８ａであるＴａＳｉＮと第１の配線層５２０であるＡｌ化合物とのエッチングの選択比が十分取れるエッチング液を使用する。なお、ウエットエッチングにてＡｌ化合物の第１の配線層５２０をエッチングするため、Ａｌ化合物のエッチング面はメサ型（テーパーを持った形）に形成される。
（ｃ）続いてレジスト除去する。このとき、ＴａＳｉＮの第１の導電層５１８ａ上にＡｌ化合物の第１の配線層５２０が無い領域が抵抗体（抵抗素子）５２３となる。
（ｄ）続いて全面に再度ＴａＳｉＮのからなる第２の導電層５１９ａを数十ｎｍ堆積させた後、再度全面にレジスト５２５を塗布して、フォトリソグラフィーにより配線にしたいパターンを形成する。
（ｅ）ドライエッチングにより、上層ＴａＳｉＮの第２の導電層５１９ａ、Ａｌ化合物の第１の配線層５２０、下層ＴａＳｉＮの第１の導電層５１８ａを一括でエッチングした後、レジスト５２５を除去すると配線パターンが形成される。Ａｌ化合物がある積層構造の領域は低抵抗な配線５２２となり、Ａｌ化合物のない積層構造の領域は金属薄膜の抵抗体５２３となる。このようにして形成された抵抗体５２３は図１に示される。このように、第１の配線層５２０の電流が流れる方向に対して第１の配線層５２０を除去して配線５２２を分断し、分断された箇所をトリミングによる抵抗値の調整が可能な組成物で接続することにより、抵抗体５２３が設けられる。なお、上記説明した第１の配線層５１９は、図７に記載された画素の信号線５０４やドレインコンタクト５０７を構成する第１の配線層５２０と同じ層である。また、第１の導電層５１８ａは、図７で記載された画素部のバリアメタル膜となる第１の導電層５１８ａと、第２の導電層５１９ａは画素部の反射防止膜となる第２の導電層５１９ａと、それぞれ同じ層で構成されている。
【００４８】
なお、金属薄膜の抵抗体の抵抗値を所定の値にするには、長さＬ、幅Ｗ、厚さＤを適切に組合せることで実現可能である。また、上記説明では、配線層の上下に２つのＴａＳｉＮの導電層を設けて抵抗体を構成したが、本発明はそれに限定されるものではなく、少なくとも１つの導電層で抵抗体が構成されていればよい。
【００４９】
反射型液晶表示装置の場合、最上層に反射電極をもつアクティブマトリクス基板なので、基板全体に強い光が照射される。反射電極は各画素で分離されており、その分離領域より照射光が基板に向けて入ってしまう。この分離領域より入射光が単結晶半導体基板に設けられたスイッチ素子などの能動素子に到達すると、回路が誤動作を起こすので、反射電極の下層には遮光層が基板全体に配置されている。したがって、上述した金属薄膜の抵抗体は、反射電極と単結晶半導体基板の表面との間にある配線層に設けられていればよいが、遮光層と単結晶半導体基板の表面との間にある配線層に配置されることが望ましい。図１に示す画素部の周辺領域の断面構造と図６に示す画素部の断面構造では、遮光層とスイッチ素子などの能動素子との間にある配線層は１層のみであるが、配線層が１層のみのアクティブマトリックス基板に限定されるものではない。遮光層より下層（基板側）にある配線層が２層以上ある場合は、どの配線層にトリミング可能な金属薄膜の抵抗体を形成してもかまわない。
【００５０】
また、トリミング可能な金属薄膜の抵抗体は、デジタルアナログ変換回路部の電圧バッファ回路の入力部と画素電極との間に配された配線層に設けられていればよい。ただし、表示領域（画素部）の外側の領域で少なくともＤＡＣの電圧バッファ回路の入力部と転送スイッチ群２０６との間に配された配線層に設けられることが好ましい。望ましくは、図３に示すＤＡＣ部２０７領域近傍、Ｉ／Ｏ部２０５領域近傍、ＰＡＤ部２０４近傍等の、その上方に液晶が設けられる領域を除く領域に抵抗体を配置することである。更に望ましくは、シール材１０２が配置される領域よりも外側の領域に抵抗体を配置することである。それにより、この場所に配置することによりアクティブマトリック基板完成後、あるいは、液晶表示装置完成後にトリミングすることが可能になる。なお、遮光層より単結晶半導体基板側にある配線層にトリミング可能な抵抗体が配置された場合には、レーザ光を照射するため抵抗体の上部には遮光層を配置してはならない。
【００５１】
また、遮光層５１５と同じ配線層を出力ＡＭＰの入力部と転送スイッチ群２０６との間の配線層として用いてもよい。その場合には遮光層と同じ第２の配線層に、第３の導電層５１８ｂと第４の導電層５１９ｂの少なくともいずれかを用いてトリミング可能な金属薄膜の抵抗体を設けてもよい。画素部では、遮光層よりも上層（アクティブマトリクス基板の表面側）には反射電極を構成する層が設けられている。レーザ光を照射することによってトリミングを行う場合には、この反射電極を構成する層が上方に存在しない領域である画素部の外側の領域において遮光層と同じ配線層にトリミング可能な金属薄膜の抵抗体を設けることが望ましい。
【００５２】
また、トリミング可能な金属薄膜の抵抗体は、デジタルアナログ変換回路毎に設けられてもよいが、本願発明は必ずしもこれに限定されるものではない。例えば、複数あるデジタルアナログ変換回路のうちで所定のデジタルアナログ変換回路の出力を基準として出力特性の調整を行う場合を考える。その場合には、所定のデジタルアナログ変換回路に応じた抵抗体は設けずに、他のデジタルアナログ変換回路に応じた抵抗体を設ければよい。
【００５３】
また、図１及び図１１において、配線から抵抗体になる場所で、Ａｌ化合物の加工（エッチング）端面がテーパーを持たせている。これは、第２の導電層５１９ａである上層のＴａＳｉＮの膜厚が薄く堆積されても断線することなく安定に堆積させることを配慮したためである。ただし、加工端面が基板に対して垂直になっていても、上層のＴａＳｉＮが薄く断線することなく堆積させることが出来るのであれば、テーパーを持たせることは必須ではない。
【００５４】
また、ＤＡＣの出力電圧のオフセットとゲインに対して、トリミングによる抵抗値の調整が可能な抵抗体を用いてＣＨ間誤差を無くすことを説明してきたが、本発明は必ずしもこの２つの項目に対してのみトリミングを行うものに限定されるものではない。例えば、微分直線性に対してもトリミングによる補正が可能である。
【００５５】
更に、金属薄膜の抵抗体の温度係数は拡散抵抗やポリシリコン抵抗よりも小さいので、反射型液晶表示装置のように基板全面に光が照射され基板の温度が上昇しやすい表示装置においていは、安定な出力電圧を得ることが出来る。
【００５６】
また、本実施例では、Ｒ−２Ｒを用いたＤＡＣで示したが、容量を用いたＤＡＣにおいても適応できる。本実施例を用いることで、著しく製造工程を増やすことなく、特性の安定した液晶表示装置を提供できる。
【００５７】
なお、実施例は、単結晶半導体基板にＤＡＣを搭載した反射型液晶表示装置で説明したが、本発明は、これに限るものではない。例えば、絶縁性基板上にポリシリコンなど多結晶半導体のスイッチ素子と画素電極を有し、同一絶縁性基板にＤＡＣを搭載したアクティブマトリックス基板を用いた透過型液晶表示装置にも適応可能である。
【００５８】
以上に説明したように、本実施形態では画素部と複数のＤＡＣを同一基板に搭載したアクティブマトリクス基板を用いた液晶表示装置において、トリミングによる抵抗値の調整が可能な組成物を有する抵抗体に、反射防止膜やバリアメタル膜となる材料を使用した。これにより、製造工程を著しく増やすことなく、安定した高歩留まりを確保しつつ、ＤＡＣ出力のＣＨ間誤差が所定の値以下で実現でき、高画質な出力画像を得ることができる。
【００５９】
ここで、図１２を用いて、本発明のアクティブマトリックス基板を用いた液晶表示装置を使用した投影表示装置について説明する。図１２は投影表示装置用の光学システムの一例である。１１０１はランプ、１１０２はリフレクター、１１０３はロッドインテグレーター、１１０４はコリメーターレンズ、１１０５は偏光変換系、１１０６はリレーレンズ、１１０７はダイクロイックミラーである。また、１１０８は偏光ビームスプリッター、１１０９はクロスプリズム、１１１０は本発明のアクティブマトリックス基板を用いた液晶表示装置、１１１１は投影レンズ、１１１２は全反射ミラーである。
【００６０】
ランプ１１０１から出た光束はリフレクター１１０２で反射し、インテグレーター１１０３の入り口に集光する。このリフレクター１１０３は楕円リフレクターであり、発光部及びインテグレーター入り口にその焦点が存在する。インテグレーター１１０３に入った光束はインテグレーター内部で０〜数回反射を繰り返し、インテグレーター出口で２次光源像を形成する。２次光源形成法としてはフライアイを用いた方法も有るが、ここでは省略する。２次光源からの光束はコリメーターレンズ１１０４を通して、おおむね平行光とされ、偏光変換系の偏光ビームスプリッター１１０５に入射する。Ｐ波は偏光ビームスプリッター１１０５で反射し、λ／２板を通りＳ波となり、全てがＳ波となりリレーレンズ１１０６に入射する。光束はリレーレンズ１１０６により、液晶表示装置に集光される。パネルに集光される間に、色分解ダイクロイックミラー１１０７、偏光板（不図示）、偏光ビームスプリッター１１０８、クロスプリズム１１０９等で色分解系が構成され、Ｓ波がそれぞれ３枚の液晶表示装置１１１０に入射する。液晶表示装置１１１０では液晶シャッターが、映像に合わせて画素ごとに電圧を制御する。液晶の作用によりＳ波を楕円偏光（もしくは直線偏光）に変調し、偏光ビームスプリッター１１０８でＰ波成分を透過させ、クロスプリズム１１０９で色合成した後投影レンズ１１１１から投影する形態が一般的である。
【産業上の利用可能性】
【００６１】
本発明は、液晶表示装置、特にアクティブマトリックス基板を有する液晶表示装置に利用することが可能である。特に、反射型液晶表示装置及びそれを用いた投影表示装置に利用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係る反射型液晶表示装置の画素部の周辺の領域における断面図である。
【図２】本発明の実施形態に係る反射型液晶表示装置の全体構成を示す斜視図である。
【図３】本発明の実施形態に係るアクティブマトリクス基板に搭載される画素部及び駆動回路の配置を示す平面図である。
【図４】本発明の実施形態に係る画素部の内部構成を示す回路図である。
【図５】本発明の実施形態に係る反射型液晶表示装置の全体構成を示すブロック図である。
【図６】本発明の実施形態に係るアクティブマトリクス基板に搭載される画素領域及び駆動回路の内部構成を示す回路図である。
【図７】本発明の実施形態に係る反射型液晶表示装置の画素部の断面図である。
【図８】本発明の実施形態に係るデジタルアナログ変換回路の回路構成図である。
【図９】本発明の実施形態に係るデジタルアナログ変換回路の出力電圧（出力信号）の波形図である。
【図１０】本発明の実施形態に係るデジタルアナログ変換回路を構成する増幅回路の回路図である。
【図１１】本発明の実施形態に係る抵抗体の形成方法を示す図である。
【図１２】本発明の液晶表示装置を用いた投影表示装置を示すブロック図である。
【符号の説明】
【００６３】
３０１  画素
３０２  スイッチ素子
３０３  保持容量
３０４  反射電極
３０５  走査線
３０６  垂直走査回路
３０７  信号線
３０８  転送スイッチ
３０９  映像信号線
３１０  水平走査回路
４０１  データ制御回路
４０２  シフトレジスタ回路
４０３  ラッチ回路
４０４  デジタルアナログ変換回路（ＤＡＣ）群
４０５  デジタルアナログ変換回路（ＤＡＣ）
５０１  ゲート
５０２  ソース領域
５０３  ソースコンタクト
５０４  信号線
５０５  ドレイン領域
５０６  ドレインコンタクト
５０７  ドレイン配線
５０８  コンタクト
５０９  電極
５１０  電極
５１１  単結晶半導体基板
５１２  素子分離領域
５１３  スルーホール
５１４  反射電極
５１５  遮光層
５１６  液晶
５１７  透明電極
５１８ａ  第１の導電層
５１９ｂ  第２の導電層
５２０  第１の配線層
５２１  第２の配線層
５２２  配線
５２３  抵抗体（抵抗素子）
５２４  レジスト
５２５  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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