(57)【要約】      （修正有）【課題】工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成し、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法の提供。【解決手段】半導体基板１０１上に、コレクタの一部となる埋込み領域１０２を、第１、第２のバイポーラトランジスタの形成領域に同一工程で形成し、エピタキシャル層１０４を形成し、第１の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の全体に形成し、第２の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の１箇所に埋込み領域を形成しない領域を有して形成する。第２の縦型バイポーラトランジスタの埋込み領域を形成しない領域では、周囲からの不純物の拡散により、縦方向の拡散拡がり量が連続的に狭くなり、埋込み領域を形成しない領域が形成される。【選択図】図１
2009212362.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板に第１の縦型バイポーラトランジスタと、前記第１の縦型バイポーラトランジスタと耐圧の異なる第２の縦型バイポーラトランジスタとを形成する半導体装置の製造方法において、
前記一導電型の半導体基板上に、コレクタの一部となる逆導電型の埋込み層を、前記第１の縦型バイポーラトランジスタの形成領域と前記第２の縦型バイポーラトランジスタの形成領域に同一工程で形成する工程と、前記一導電型の半導体基板上にコレクタの一部となる逆導電型の半導体層を形成する工程とを含み、
前記第１の縦型バイポーラトランジスタの形成領域において、前記埋込み層をベース形成領域の全体に形成し、前記第２の縦型バイポーラトランジスタの形成領域において、前記埋込み層をベース形成領域の１箇所に埋込み層を形成しない領域を有して形成し、
縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記埋込み層を形成しない領域では、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記埋込み層を形成しない領域の内部において埋込み層が接続することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の縦型バイポーラトランジスタの形成領域において、前記埋込み層をベース形成領域の複数箇所に埋込み層を形成しない領域を有して形成し、
縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記埋込み層を形成しない複数箇所の領域では、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記埋込み層を形成しない複数箇所の領域の内部において埋込み層が接続することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
一導電型の半導体基板に第１の縦型バイポーラトランジスタと、前記第１の縦型バイポーラトランジスタと耐圧の異なる第２の縦型バイポーラトランジスタとを形成する半導体装置の製造方法において、
一導電型の半導体基板上に、コレクタの一部となる逆導電型の第１の拡散層を、前記第１の縦型バイポーラトランジスタの形成領域と前記第２の縦型バイポーラトランジスタの形成領域に同一工程で形成する工程と、前記一導電型の半導体基板にコレクタの一部となる、前記第１の拡散層よりは不純物濃度が低い逆導電型の第２の拡散層を形成する工程とを含み、
前記第１の縦型バイポーラトランジスタの形成領域において、前記第１の拡散層をベース形成領域の全体に形成し、前記第２の縦型バイポーラトランジスタの形成領域において、前記第１の拡散層をベース形成領域の１箇所に拡散層を形成しない領域を有して形成し、
縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記第１の拡散層を形成しない領域では、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記第１の拡散層を形成しない領域の内部において拡散層が接続することを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の縦型バイポーラトランジスタの形成領域において、前記第１の拡散層をベース形成領域の複数箇所に拡散層を形成しない領域を有して形成し、
縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記第１の拡散層を形成しない複数箇所の領域では、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記第１の拡散層を形成しない複数箇所の領域の内部において拡散層が接続することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
請求項１または請求項２に記載の半導体装置の製造方法において、前記第２の縦型バイポーラトランジスタを複数個形成し、
前記複数個の第２の縦型バイポーラトランジスタにおいて、前記埋込み層を形成しない領域のサイズが異なり、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なり、前記埋込み層を形成しない領域の内部において埋込み層が接続することを特徴とする半導体装置の製造方法。
【請求項６】
請求項３または請求項４に記載の半導体装置の製造方法において、前記第２の縦型バイポーラトランジスタを複数個形成し、
前記複数個の第２の縦型バイポーラトランジスタにおいて、前記第１の拡散層を形成しない領域のサイズが異なり、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なり、前記第１の拡散層を形成しない領域の内部において拡散層が接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、高速な縦型バイポーラトランジスタと高耐圧な縦型バイポーラトランジスタとを、同一の半導体基板に形成する方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化に伴って、携帯電話等の移動体通信分野で主に使用される高周波アナログ集積回路の搭載素子数、回路機能ブロックは、非常に増大している。高周波アナログ集積回路では、入出力回路においては、ダイナミックレンジを大きくするため、高耐圧トランジスタが必要となり、内部回路では、消費電力を小さくするため、低耐圧であるが、高周波特性の優れた高速トランジスタが必要となる。
【０００３】
高速と高耐圧のバイポーラトランジスタを形成するには、高速と高耐圧のトランジスタの仕様を満たすように、ベース、エミッタ部分の不純物プロファイルを設計すればよいが、同一半導体基板上に搭載する場合には、ベース、エミッタの形成工程を２回行うことが必要となり、工程数が著しく増大するという問題がある。
【０００４】
そこで、高速と高耐圧のバイポーラトランジスタを同一半導体基板上に搭載する方法として、高速と高耐圧のバイポーラトランジスタのコレクタの埋込み拡散層を、それぞれのトランジスタに対して形成する方法が提案されている。
【０００５】
以下、図２３を参照しながら、特許文献１に示されている、高速バイポーラトランジスタとしての縦型ＮＰＮバイポーラトランジスタと、高耐圧バイポーラトランジスタとしての縦型ＮＰＮバイポーラトランジスタとを、半導体基板上に同時に形成した半導体装置を説明する。
【０００６】
図２３は、縦型バイポーラトランジスタの構造として、従来から使用されている、ダブルポリシリコン構造を成し、自己整合的に形成したエミッタ／ベースを有する、高速な縦型ＮＰＮバイポーラトランジスタ（以下、第１のバイポーラトランジスタという）と高耐圧な縦型ＮＰＮバイポーラトランジスタ（以下、第２のバイポーラトランジスタという）とを示す断面図である。
【０００７】
図２３に示すように、ｐ型のシリコン基板１１上にはｎ型のエピタキシャル層１２が形成されている。上記エピタキシャル層１２には第１のバイポーラトランジスタの形成領域３と第２のバイポーラトランジスタの形成領域４とを分離するための素子分離酸化膜１３が形成されている。この素子分離酸化膜１３の下部には上記シリコン基板１１に達するｐ+ 型の素子分離拡散層１４が形成されている。
【０００８】
また上記第１のバイポーラトランジスタの形成領域３における上記シリコン基板１１の上層には、ｎ+ 型の第１の埋込み拡散層３１が形成され、この第１の埋込み拡散層３１は上記エピタキシャル層１２の下層にも拡散されている。さらに上記エピタキシャル層１２の上層にはｐ型のベース層３２が形成され、さらにこのベース層３２に接続するｐ+ 型のグラフトベース層３３が形成されている。上記ベース層３２の上層にはｎ+ 型のエミッタ層３４が形成されている。さらに、上記第１のバイポーラトランジスタの形成領域３におけるエピタキシャル層１２には、上記グラフトベース層３３から間隔を置いた位置に、上記第１の埋込み拡散層３１に接続するｎ+ 型のコレクタ取り出し層３５が形成されている。
【０００９】
一方、第２のバイポーラトランジスタの形成領域４におけるシリコン基板１１の上層には、ｎ型の第２の埋込み拡散層５１が上記第１の埋込み拡散層３１よりも深い状態に形成されている。そしてこの第２の埋込み拡散層５１の不純物濃度は、エピタキシャル層１２の不純物濃度と同等程度、またはそれ以上であっても第１の埋込み拡散層３１の不純物濃度よりも低い状態になっている。なお、第２の埋込み拡散層５１は上記エピタキシャル層１２の下層にも若干拡散されている。
【００１０】
また上記第２のバイポーラトランジスタの形成領域４におけるエピタキシャル層１２の上層にはｐ型のベース層５２が形成され、さらにこのベース層５２に接続するｐ+ 型のグラフトベース層５３が形成されている。上記ベース層５２の上層にはｎ+ 型のエミッタ層５４が形成されている。さらに、上記第２のバイポーラトランジスタの形成領域４におけるエピタキシャル層１２には、上記グラフトベース層５３から間隔を置いた位置に、上記第２の埋込み拡散層５１に接続するｎ+ 型のコレクタ取り出し層５５が形成されている。
【００１１】
上記エピタキシャル層１２上には第１酸化膜１５が形成され、上記ベース層３２，５２およびグラフトベース層３３，５３上の第１酸化膜１５に第１開口部が形成されている。上記第１酸化膜１５上には、各第１開口部から各グラフトベース層３３，５３に接続するベース取り出し電極３７，５７が形成されている。さらに上記ベース取り出し電極３７，５７を覆う状態に上記第１酸化膜１５上には第２酸化膜１６が形成されている。
【００１２】
上記第２酸化膜１６には上記ベース層３２，５２上に第２開口部が形成されていて、その側壁にはサイドウォール絶縁膜３９，５９が形成されている。このサイドウォール絶縁膜３９，５９の内側がエミッタ開口部となり、そのエミッタ開口部の底部に上記エミッタ層３４，５４が在る。上記第２酸化膜１６上には、エミッタ開口部から上記エミッタ層３４，５４に接続するエミッタ取り出し電極４１，６１が形成されている。
【００１３】
そして上記ベース取り出し電極３７，５７上の上記第２酸化膜１６にはベースコンタクトホールが形成され、上記コレクタ取り出し層３５，５５上の第１，第２酸化膜１５，１６にはコレクタコンタクトホールが形成されている。そしてベースコンタクトホールを通して上記ベース取り出し電極３７，５７に接続するベース電極４４，６４、エミッタ取り出し電極４１，６１に接続するエミッタ電極４５，６５、コレクタコンタクトホールを通してコレクタ取り出し層３５，５５に接続するコレクタ電極４６，６６が形成されている。上記の如くに、第１のバイポーラトランジスタ１および第２のバイポーラトランジスタ２は構成され、各第１，第２のバイポーラトランジスタ１，２によって半導体装置５が構成されている。
【００１４】
上記の半導体装置５では、第１の縦型バイポーラトランジスタ１の形成領域３におけるシリコン基板１１の上層に、エピタキシャル層１２と同一導電型の第１の埋込み拡散層３１を形成することから、第１の縦型バイポーラトランジスタ１では、エピタキシャル層１２と第１の埋込み拡散層３１とがコレクタ層となるが、第１の埋込み拡散層３１の不純物濃度が高いことから、実効的にはエピタキシャル層１２がコレクタ層として機能する。そして第１の埋込み拡散層３１は、低濃度のエピタキシャル層１２中を層方向に流れようとするコレクタ電流を第１の埋込み拡散層３１に流すようにして、コレクタ抵抗を低減する機能を持つ。
【００１５】
一方第２のバイポーラトランジスタ２には、第２の埋込み拡散層５１の不純物濃度が、エピタキシャル層１２の不純物濃度と同等程度、またはそれ以上であっても第１の埋込み拡散層３１の不純物濃度よりも低く、第２の埋込み拡散層５１の深さは第１の埋込み拡散層３１の深さよりも深い状態になっていることから、あたかもエピタキシャル層１２を厚く形成したような状態になる。すなわち、ｎ型のエピタキシャル層１２とＮ型の第２の埋込み拡散層５１とが実効的なコレクタ層として機能する。したがって、コレクタ層の厚さは実効的に厚くなるため、第２のバイポーラトランジスタ２の耐圧は高いものとなる。
【００１６】
以上より、第１のバイポーラトランジスタ１のコレクタ層の厚さは第２のバイポーラトランジスタ２のコレクタ層の厚さよりも薄くなり、第２の埋込み拡散層５１は第１の埋込み拡散層３１よりも不純物濃度が低くなるため、第１のバイポーラトランジスタ１は第２のバイポーラトランジスタ２よりも高速に動作し、第２のバイポーラトランジスタ２は第１のバイポーラトランジスタ１よりも耐圧が高くなる。しかも、Ｎ型のエピタキシャル層１２は共通で、第１，第２の埋込み拡散層３１，５１の不純物濃度と深さとを変えることにより、動作速度、耐圧を変えているので、第１，第２のバイポーラトランジスタ１，２は同一の半導体基板１０に形成することが可能となる。
【００１７】
更に、上記第２の縦型バイポーラトランジスタ２では、第２の埋込み拡散層５１が第１の埋込み拡散層３１よりも深くかつ低濃度に形成されているため、寄生ＰＮＰトランジスタ（グラフトベース層５３がエミッタ、ｎ型のエピタキシャル層１２がベース、およびｐ型のシリコン基板１１がコレクタに相当）の電流増幅率ｈＦＥが大きくなる、またコレクタ抵抗が大きくなるという問題が生じる。そこで、これらの問題を解決するため、以下のような手段を用いている。
【００１８】
図２３に示すように、半導体装置５は、上記に説明した第２のバイポーラトランジスタ２において、エピタキシャル層１２に形成したｎ+ 型のコレクタ取り出し拡散層５５と、ｎ+ 型の第２の埋込み拡散層５１とに接続するもので、第２の埋込み拡散層５１の不純物濃度よりも高い不純物濃度を有する埋込み拡散層６８を、半導体基板１０の上層に形成したものである。この埋込み拡散層６８は、第１の埋込み拡散層３１と同時に形成し、そして同一の導電型、同様の不純物濃度および同様の深さに形成する。これにより、第２の縦型バイポーラトランジスタ２の寄生ＰＮＰトランジスタの動作を抑え、さらにコレクタ抵抗の増大を抑えることが可能になる。
【００１９】
以上のような半導体装置５により、高速バイポーラトランジスタ１と、高耐圧バイポーラトランジスタ２とを、半導体基板１０上に同時に形成している。
【特許文献１】特許第３４０９５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記従来の半導体装置の製造方法では、高速と高耐圧のバイポーラトランジスタを形成するため、半導体基板上にコレクタのＮ型埋込み層を２回形成しているので、埋込み層を形成するための工程数が増加する問題点を有する。
【００２１】
また、高耐圧のバイポーラトランジスタは、コレクタの引出し領域に不純物濃度が高い埋込み層６８を形成することでコレクタ抵抗を低減しているが、ベース領域の直下全体で、低不純物濃度のコレクタエピタキシャル層と不純物濃度が低い埋込み層の領域が広がるため、この部分でのコレクタ抵抗が高速バイポーラトランジスタに比べて増加するため、高速バイポーラトランジスタよりもコレクタ抵抗がかなり大きくなり、コレクタ飽和電圧（以下、Ｖｃｅｓａｔとも表現する）の増加やｈＦＥのコレクタ電流に対する特性において、高電流領域でのｈＦＥが、より少ないコレクタ電流で低下する。
【００２２】
高耐圧トランジスタを使用する入出力回路では、大振幅のアナログ信号を扱うため、コレクタ出力端子の電圧が大きく変動し、出力トランジスタのコレクタ−エミッタ間電圧（以下、ＣＥ間電圧とも表現する）が大きく変動するが、コレクタの飽和電圧が高くなると、コレクタ出力端子の線形動作領域が狭くなり、出力信号電圧の歪特性が劣化する。また、大振幅のアナログ信号を扱う回路の場合、回路の動作電流も増加するため、高電流領域のｈＦＥが少ないコレクタ電流で低下しやすくなると、出力信号電圧の歪特性が劣化する。
【００２３】
このように、従来の半導体装置の製造方法では、コレクタ埋込み層を形成するための工程数が増加する問題に加えて、高耐圧バイポーラトランジスタを使用する回路で歪特性が劣化するという問題点を有する。
【００２４】
前記に鑑み、本発明は、工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一の半導体基板上に形成することを可能とし、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
前記の目的を達成するため、本発明の請求項１に係る半導体装置の製造方法は、一導電型の半導体基板に第１の縦型バイポーラトランジスタと、前記第１の縦型バイポーラトランジスタと耐圧の異なる第２の縦型バイポーラトランジスタとを形成する半導体装置の製造方法において、前記一導電型の半導体基板上に、コレクタの一部となる逆導電型の埋込み層を、前記第１の縦型バイポーラトランジスタの形成領域と前記第２の縦型バイポーラトランジスタの形成領域に同一工程で形成する工程と、前記一導電型の半導体基板上にコレクタの一部となる逆導電型の半導体層を形成する工程とを含み、前記第１の縦型バイポーラトランジスタの形成領域において、前記埋込み層をベース形成領域の全体に形成し、前記第２の縦型バイポーラトランジスタの形成領域において、前記埋込み層をベース形成領域の１箇所に埋込み層を形成しない領域を有して形成し、縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記埋込み層を形成しない領域では、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記埋込み層を形成しない領域の内部において埋込み層が接続することを特徴とする。
【００２６】
従来の半導体装置の製造法では、高速バイポーラトランジスタと高耐圧バイポーラトランジスタで、コレクタの埋込み層の不純物濃度や拡散深さを変えているため、埋込み層をそれぞれ別の工程で形成していたが、本発明の請求項１に係る半導体装置の製造方法によると、高速バイポーラトランジスタでは、埋込み層に開口部を設けずに形成し、高耐圧バイポーラトランジスタでは、埋込み層に開口部を設けて形成することで、高速と高耐圧のバイポーラトランジスタの埋込み層を同時に形成することができる。
【００２７】
また、本発明の請求項１に係る半導体装置の製造方法によると、高耐圧バイポーラトランジスタでは、ベース領域の直下でコレクタの埋込み層の不純物の縦方向への拡散拡がり量が連続的に狭くなっている。そのため、ベース領域の端部のコレクタ電流が集中する部分では、コレクタ埋込み層の不純物の縦方向の拡散拡がり量は、ほとんど狭くならないため、コレクタ電流が流れる経路のコレクタ抵抗は増加しない。一方、真性ベース領域の直下では、コレクタ埋込み層の縦方向の拡散拡がり量がベース領域の端部から連続して狭くなっているため、真性ベース領域の直下のコレクタのエピタキシャル層の厚みは増加する。そのため、真性ベース領域の直下では、コレクタ−ベース間の空乏層がエピタキシャル層側に広がる領域が増加するため、コレクタ−ベース間耐圧（以下ＣＢ耐圧とも表現する）、及びコレクタ−エミッタ間耐圧（以下ＣＥ耐圧とも表現する）が増加し、アーリー電圧（以下、Ｖａとも表現する）が向上する。
【００２８】
よって、高耐圧バイポーラトランジスタでは、コレクタ抵抗の増加による不具合（Ｖｃｅｓａｔの増加や、高電流領域でのｈＦＥの低下）が起こることなく、ＣＥ耐圧や、アーリー電圧を向上できる。そのため、高耐圧トランジスタでは、コレクタ電流のＣＥ間電圧特性において、ＣＥ間電圧に対するコレクタ電流の変動が少ない領域（回路動作領域）が拡大する。
【００２９】
それゆえ、大振幅のアナログ信号を扱う入出力回路では、コレクタ出力端子の電圧が大きく変動し、出力トランジスタのＣＥ間電圧が大きく変動するが、本提案の高耐圧トランジスタを使用することで、ＣＥ間電圧の変動に対する回路動作領域が拡大し、更に、回路動作領域においてコレクタ電流の変動を小さくできるため、出力信号の歪特性を低減できる。
【００３０】
また、大振幅のアナログ信号を扱う回路では、回路の動作電流も増加するため、ｈＦＥが低下する高電流領域の近くまで回路の動作電流が流れる場合もあるが、高電流領域のｈＦＥの低下が少なくなるため、大振幅のアナログ信号に対する歪特性を低減できる。
【００３１】
本発明の請求項２に係る半導体装置の製造方法は、前記第２の縦型バイポーラトランジスタの形成領域において、前記埋込み層をベース形成領域の複数箇所に埋込み層を形成しない領域を有して形成し、縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記埋込み層を形成しない複数箇所の領域では、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記埋込み層を形成しない複数箇所の領域の内部において埋込み層が接続することを特徴とする。
【００３２】
本発明の請求項２に係る半導体装置の製造方法によると、請求項１の効果に加えて、ベース領域の下に複数箇所のコレクタの低濃度領域ができ、コレクタの低濃度領域の総和が増加するため、エミッタ直下のみに、コレクタの低濃度領域が1個あるより、ＣＥ耐圧、アーリー電圧がより向上し、コレクタ−ベース間の寄生容量がより低下する。
【００３３】
また、ベース活性領域の直下のコレクタの低濃度領域の総和で、ＣＥ耐圧、アーリー電圧向上の効果が決まるため、コレクタ埋込み層とエミッタ拡散窓のマスク合わせずれによる特性バラツキを低減できる。
【００３４】
更に、コレクタ埋込み層の開口部を複数箇所設けた場合、埋込み層の開口部の幅を小さくできるため、埋込み層の不純物の縦方向の拡散拡がり量は小さくても横方向拡散で埋込み層の開口部分を接続できる。高速バイポーラトランジスタの性能を向上するため、コレクタのエピタキシャル層を薄くし、埋込み層の不純物の縦方向の拡散拡がり量を小さくした場合でも、埋込み層を接続することができるため、埋込み層の不純物の縦方向の拡散拡がり量は、高速バイポーラトランジスタの設計上に必要となる最小限の量で良いことになる。そのため、コレクタ埋込み層と半導体基板間の接合面積が小さくなり、コレクタと半導体基板間の接合容量を低減できると同時に、埋込み層の横方向への拡散拡がり量も少なくできるため、トランジスタのセルサイズを小さくできる。
【００３５】
また、大振幅電圧や大出力電力のアナログ信号を扱う回路では、高耐圧のバイポーラトランジスタとして、ベース領域内に複数のエミッタが在るトランジスタ（以下、マルチエミッタとも表現する）を使用するが、ベース領域の下のコレクタ埋込み層に複数個の開口部を設けることで、このようなマルチエミッタのトランジスタに対しても、ＣＥ耐圧やアーリー電圧を向上できるようになり、大振幅電圧や大出力電力のアナログ信号を扱う回路での歪を低減できる。
【００３６】
本発明の請求項３に係る半導体装置の製造方法は、一導電型の半導体基板に第１の縦型バイポーラトランジスタと、前記第１の縦型バイポーラトランジスタと耐圧の異なる第２の縦型バイポーラトランジスタとを形成する半導体装置の製造方法において、一導電型の半導体基板上に、コレクタの一部となる逆導電型の第１の拡散層を、前記第１の縦型バイポーラトランジスタの形成領域と前記第２の縦型バイポーラトランジスタの形成領域に同一工程で形成する工程と、前記一導電型の半導体基板にコレクタの一部となる、前記第１の拡散層よりは不純物濃度が低い逆導電型の第２の拡散層を形成する工程とを含み、前記第１の縦型バイポーラトランジスタの形成領域において、前記第１の拡散層をベース形成領域の全体に形成し、前記第２の縦型バイポーラトランジスタの形成領域において、前記第１の拡散層をベース形成領域の１箇所に拡散層を形成しない領域を有して形成し、縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記第１の拡散層を形成しない領域では、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記第１の拡散層を形成しない領域の内部において拡散層が接続することを特徴とする。
【００３７】
本発明の請求項３に係る半導体装置の製造方法によると、高不純物濃度のコレクタ埋込み層と、コレクタのエピタキシャル層を形成しないバイポーラトランジスタにおいて、請求項１の効果に加えて、素子分離領域となるディープトレンチ（以下、ＤＴＩとも表現する）とシャロートレンチ（以下、ＳＴＩとも表現する）の形成後に高不純物濃度のコレクタ拡散層を形成するため、この拡散層がバイポーラトランジスタの素子分離領域の外部に拡がることがないため、隣接する素子を近接できるようになり、半導体集積回路のチップサイズを削減できる。
【００３８】
また、コレクタのエピタキシャル層を形成しない場合、高不純物濃度のコレクタ拡散層のＰ型半導体基板の表面での濃度が高くなり、ＣＢ耐圧やＣＥ耐圧が低下しやすい場合があるが、本発明の請求項３に係る半導体装置の製造方法によると、高耐圧バイポーラトランジスタでは、ベース領域の直下のコレクタの高不純物濃度の拡散層が、ベース領域の周囲のコレクタの高不純物濃度の拡散層からの横方向の拡散によって接続するため、ベース領域も直下にコレクタの低不純物濃度の領域を形成できるため、ＣＢ耐圧やＣＥ耐圧を高くすることができる。
【００３９】
本発明の請求項４に係る半導体装置の製造方法は、前記第２の縦型バイポーラトランジスタの形成領域において、前記第１の拡散層をベース形成領域の複数箇所に拡散層を形成しない領域を有して形成し、縦型バイポーラトランジスタの製造工程が終了するまでに、前記第２の縦型バイポーラトランジスタにおいて、前記第１の拡散層を形成しない複数箇所の領域では、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、前記第１の拡散層を形成しない複数箇所の領域の内部において拡散層が接続することを特徴とする。
【００４０】
本発明の請求項４に係る半導体装置の製造方法によると、高不純物濃度のコレクタ埋込み層と、コレクタのエピタキシャル層を形成しないバイポーラトランジスタにおいて、請求項３の効果に加えて、請求項２に係る半導体装置の製造方法と同様の効果を有する。即ち、ベース領域の下に複数箇所のコレクタの低不純物濃度領域ができ、コレクタの低不純物濃度領域の総和が増加するため、エミッタ直下のみに、コレクタの低不純物濃度領域が1個あるより、ＣＥ耐圧、アーリー電圧がより向上し、コレクタ−ベース間の寄生容量がより低下する。
【００４１】
また、ベース活性領域の直下のコレクタの低不純物濃度領域の総和で、ＣＥ耐圧、アーリー電圧向上の効果が決まるため、コレクタの高不純物濃度の拡散層とエミッタ拡散窓のマスク合わせずれによる特性バラツキを低減できる。
【００４２】
また、大振幅電圧や大出力電力のアナログ信号を扱う回路では、高耐圧のバイポーラトランジスタとして、ベース領域内に複数のエミッタが在るトランジスタを使用するが、ベース領域の下のコレクタの高不純物濃度の拡散層に複数個の開口部を設けることで、このようなマルチエミッタのトランジスタに対しても、ＣＥ耐圧やアーリー電圧を向上できるようになり、大振幅電圧や大出力電力のアナログ信号を扱う回路での歪を低減できる。
【００４３】
本発明の請求項５に係る半導体装置の製造方法は、前記第２の縦型バイポーラトランジスタを複数個形成し、前記複数個の第２の縦型バイポーラトランジスタにおいて、前記埋込み層を形成しない領域のサイズが異なり、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なり、前記埋込み層を形成しない領域の内部において埋込み層が接続することを特徴とする。
【００４４】
本発明の請求項５に係る半導体装置の製造方法によると、複数個の高耐圧のバイポーラトランジスタに対して、埋込み層を形成しない領域のサイズを変えることで、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なる。そのため、真性ベース領域の直下のコレクタのエピタキシャル層の厚みは、複数個の高耐圧バイポーラトランジスタにおいて異なり、ＣＢ耐圧、ＣＥ耐圧や、アーリー電圧が変化する。よって、様々な耐圧のバイポーラトランジスタを形成できる。
【００４５】
本発明の請求項６に係る半導体装置の製造方法は、前記第２の縦型バイポーラトランジスタを複数個形成し、前記複数個の第２の縦型バイポーラトランジスタにおいて、前記第１の拡散層を形成しない領域のサイズが異なり、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なり、前記第１の拡散層を形成しない領域の内部において拡散層が接続することを特徴とする。
【００４６】
本発明の請求項６に係る半導体装置の製造方法によると、高不純物濃度のコレクタ埋込み層と、コレクタのエピタキシャル層を形成しないバイポーラトランジスタにおいて、複数個の高耐圧のバイポーラトランジスタに対して、高不純物濃度のコレクタ拡散層を形成しない領域のサイズを変えることで、その周囲の拡散層からの不純物の拡散により、拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なる。そのため、真性ベース領域の直下のコレクタの低不純物領域の厚みは、複数個の高耐圧バイポーラトランジスタにおいて異なり、ＣＢ耐圧、ＣＥ耐圧や、アーリー電圧が変化する。よって、様々な耐圧のバイポーラトランジスタを形成できる。
【発明の効果】
【００４７】
本発明に係る半導体装置の製造方法によると、高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成する場合において、高速トランジスタでは、埋込み層の開口部を設けず形成し、高耐圧トランジスタでは、埋込み層に開口部を設けて形成することで、高速と高耐圧のバイポーラトランジスタの埋込み層を同時に形成することができる。
【００４８】
また、高耐圧バイポーラトランジスタでは、ベース領域の直下でコレクタの埋込み層の不純物の縦方向への拡散拡がり量が連続的に狭くなっているため、コレクタ抵抗の増加による不具合（Ｖｃｅｓａｔの増加や、高電流領域でのｈＦＥの低下）が起こることなく、ＣＥ耐圧や、アーリー電圧を向上できる。そのため、高耐圧トランジスタでは、コレクタ電流のＣＥ間電圧特性において、ＣＥ間電圧に対するコレクタ電流の変動が少ない領域（回路動作領域）が拡大する。よって、大振幅のアナログ信号を扱う入出力回路では、本提案の高耐圧トランジスタを使用することで、ＣＥ間電圧の変動に対する回路動作領域が拡大し、更に、回路動作領域においてコレクタ電流の変動を小さくできるため、出力信号の歪特性を低減できる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法によって形成される半導体装置を示す断面図である。図２〜図７は、図１の第１の実施形態に係る半導体装置の製造工程を示す断面図である。また、図８〜図１２は、第１の実施形態における半導体装置の製造方法によって形成された半導体装置の特性データである。
【００５０】
図１〜図７では、第１の実施形態として、Ｓｉ系薄膜のエピタキシャルベース構造を有する、高速な縦型ＮＰＮバイポーラトランジスタ（以下、第１のバイポーラトランジスタという）と、高耐圧な縦型ＮＰＮバイポーラトランジスタ（以下、第２のバイポーラトランジスタという）とを、同一の半導体基板上に同時に形成した半導体装置、及びその製造工程の断面図を示す。ここで、Ｓｉ系薄膜には、ＳｉＧｅ系の薄膜や、ＳｉＧｅＣ系の薄膜も含んでいる。図１〜図７において、高速な第１のバイポーラトランジスタは、左側（ａ）に示し、高耐圧な第２のバイポーラトランジスタは、右側（ｂ）に示している。図では、第１、第２のトランジスタは、間隔をあけて記入しているが、同一の半導体基板上に形成される。
【００５１】
図１に示すように、シリコン基板からなるｐ型半導体基板１０１上にはｎ型のエピタキシャル層１０４が形成されている。上記エピタキシャル層１０４には第１のバイポーラトランジスタと第２のバイポーラトランジスタとを素子分離するためディープトレンチ（ＤＴＩ）１０５と、シャロートレンチ（ＳＴＩ）１０７が形成されている。ディープトレンチ（ＤＴＩ）１０５の下部にはｐ型半導体基板１０１がｎ型に反転することを防止するためのｐ型チャネルストッパ層１０６が形成されている。
【００５２】
また上記第１のバイポーラトランジスタにおける上記ｐ型半導体基板１０１の上層には、コレクタ領域の一部となる第１のｎ型埋込み領域１０２が形成され、この第１のｎ型埋込み領域１０２は上記ｎ型エピタキシャル層１０４の下層にも拡散されている。ここで、この第１のｎ型埋込み領域１０２は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第１のベース活性領域１０８において、不純物濃度の縦方向の拡散拡がり量が、同一である。
【００５３】
さらに上記ｎ型エピタキシャル層１０４の上層の第１のベース活性領域１０８には、ベース領域となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、さらにこのｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１に接続するｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が、シャロートレンチ（ＳＴＩ）１０７の上部に形成されている。上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の表面近傍にはｎ型エミッタ拡散層１１６が形成されている。さらに、上記第１のバイポーラトランジスタのｎ型エピタキシャル層１０４には、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２から間隔を置いた位置に、上記第１のｎ型埋込み領域１０２に接続するｎ型コレクタ引出し領域１１０が形成されている。
【００５４】
一方、第２のバイポーラトランジスタにおけるｐ型半導体基板１０１の上層には、コレクタ領域の一部となる第１のｎ型埋込み領域１０２と、第２のｎ型埋込み領域１０３が形成されている。ここで、この第２のｎ型埋込み領域１０３は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第２のベース活性領域１０９において、不純物濃度の縦方向の拡散拡がり量が、ベース活性領域の端部から、ベース活性領域の中央部に向かって連続的に狭くなり、ベース領域の直下で接続している。
【００５５】
さらに、第１のバイポーラトランジスタと同様に、第２のバイポーラトランジスタにおいても、上記ｎ型エピタキシャル層１０４の上層の第２のベース活性領域１０９にはベース領域となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、さらにこのｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１に接続するｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が、シャロートレンチ（ＳＴＩ）１０７の上部に形成されている。上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の表面近傍にはｎ型エミッタ拡散層１１６が形成されている。さらに、上記第２のバイポーラトランジスタのｎ型エピタキシャル層１０４には、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２から間隔を置いた位置に、上記第１のｎ型埋込み領域１０２に接続するｎ型コレクタ引出し領域１１０が形成されている。
【００５６】
上記ｎ型エピタキシャル層１０４上のｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１上には、エミッタ拡散窓となるエミッタ開口１１４を有するＳｉＯ2膜１１３が形成されている。上記ＳｉＯ2膜１１３上には、エミッタの一部となるｎ型多結晶Ｓｉ膜１１５が形成され、ＳｉＯ2膜１１３のエミッタ開口１１４によって、ｎ型エミッタ拡散層１１６と接続している。上記ｎ型多結晶Ｓｉ膜１１５の側壁にはサイドウォール絶縁膜として、ＳｉＯ2膜１１７が成されている。
【００５７】
そして上記ｎ型多結晶Ｓｉ膜１１５と、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２と、上記ｎ型コレクタ引出し領域１１０の表面には、金属薄膜１１８が形成される。その後、ｎ型エピタキシャル層１０４、ｎ型多結晶Ｓｉ膜１１５、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型コレクタ引出し領域１１０、及び、シャロートレンチ（ＳＴＩ）１０７を覆うように表面絶縁膜１１９を形成し、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型多結晶Ｓｉ膜１１５、ｎ型コレクタ引出し領域１１０の上部にコンタクトホールを形成し、ベース電極１２０、エミッタ電極１２１、コレクタ電極１２２が形成されている。
【００５８】
上記の如くに、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタは構成され、各第１，第２のバイポーラトランジスタによって、高速バイポーラトランジスタと、高耐圧バイポーラトランジスタとを、半導体基板上に同時に形成した半導体装置が構成されている。
【００５９】
次に、図１によって説明した半導体装置の製造方法を、図２〜図７の製造工程を示す断面図によって、以下に説明する。
【００６０】
図２に示すように、熱酸化法によって、Ｐ型半導体基板１０１にＳｉＯ2膜１５１をおよそ１０ｎｍ〜３０ｎｍの厚さに形成する。その後、レジスト塗布によるレジスト膜の形成、露光、現像、ベーキング等の処理（以下、リソグラフィー技術と表現する）によってレジスト膜１５２を形成する。このレジスト膜１５２は、高速な縦型ＮＰＮバイポーラトランジスタとなる第１のバイポーラトランジスタの形成領域全体に開口部を形成する。よって、第１のバイポーラトランジスタに形成される第１のベース活性領域１０８よりも広く開口部を形成する。また、高耐圧な縦型ＮＰＮバイポーラトランジスタとなる第２のバイポーラトランジスタの形成領域では、第２のベース活性領域１０９となる部分にレジスト膜１５２を残し、それ以外の第２のバイポーラトランジスタの形成領域に開口部を形成する。
【００６１】
続いて上記レジスト膜１５２をマスクとして、Ｎ型の不純物イオンを注入して、レジスト膜１５２の開口部分に、第１のｎ型埋込み領域１０２を形成する。図２では、上記イオン注入として、Ａｓ（砒素）のイオン注入１５３を行い、イオン注入エネルギーを例えば２０ｋｅＶ〜５０ｋｅＶの範囲に設定し、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 の範囲に設定している。
【００６２】
その後、図３に示すように、既存のレジスト除去技術（例えばアッシングおよび洗浄）によって上記レジスト膜１５２を除去した後、高温の熱処理を行い、第１のｎ型埋込み領域１０２をｐ型半導体基板１０１内に拡散する。ここで、高温の熱処理は、例えば、１０００℃〜１１００℃で、５０分〜３００分の時間でＮ2雰囲気中で行う。この熱処理を行った後、第１のｎ型埋込み領域１０２は、ｐ型半導体基板１０１の縦方向（深さ方向）に拡散するだけでなく、横方向（水平方向）にも拡散する。ここで、第２のバイポーラトランジスタにおいて、第２のベース活性領域１０９の周囲にイオン注入された第１のｎ型埋込み領域１０２が、第２のベース活性領域１０９内に拡散する。この第２のベース活性領域１０９内に拡散したｎ型の不純物領域を、第２のｎ型埋込み領域１０３とする。
【００６３】
その後、エッチングおよび洗浄処理によって、上記ｐ型半導体基板１０１上に形成されている上記ＳｉＯ2膜１５１を除去した後、図４に示すように、既存のエピタキシャル成長法によって、上記ｐ型半導体基板１０１上に、抵抗率が０．２Ωｃｍ〜５Ωｃｍの範囲で、厚さが０．２μｍ〜１μｍの範囲のｎ型エピタキシャル層１０４を形成する。エピタキシャル成長は、１１００℃〜１２００℃で行い、ｎ型の不純物としては、Ｐ（リン）やＡｓ（砒素）を使用する。
【００６４】
このエピタキシャル成長では、ｐ型半導体基板１０１に形成されている、上記第１のｎ型埋込み領域１０２は、ｐ型半導体基板１０１の縦方向（深さ方向）と、ｎ型エピタキシャル層１０４の縦方向（ｐ型半導体基板１０１との界面から、上方向）に拡散し、縦方向の拡散拡がり量は、ｐ型半導体基板１０１とｎ型エピタキシャル層１０４に拡散した量を加えると、０．２μｍ〜２μｍの範囲に設定される。エピタキシャル成長でも、ｎ型の不純物は、縦方向に拡散するだけでなく、横方向（水平方向）にも拡散する。それゆえ、図３の第２のバイポーラトランジスタにおいて、第２のベース活性領域１０９の周囲に形成されていた第1のｎ型埋込み領域１０２と、第２のベース活性領域１０９の内部に形成されていた第２のｎ型埋込み領域１０３が、エピタキシャル成長において、第２のベース活性領域１０９内に更に拡散し、第２のベース活性領域１０９内で第２のｎ型の不純物埋込み領域１０３が接続する。図４では、第２のｎ型埋込み領域１０３は、第２のベース活性領域１０９内で接触した図となっているが、この接触量は、第２のベース活性領域１０９の幅（すなわち、図２において、第２のバイポーラトランジスタの、第２のベース活性領域１０９を覆うように形成したレジスト膜１５２の幅）と、第１の不純物埋込み領域１０２を形成するためのイオン注入条件と熱処理条件と、ｎ型エピタキシャル層１０４を形成するときの条件（抵抗率、厚さ、成長温度など）によって決定する。また、上記の第１のｎ型埋込み領域１０２は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第１のベース活性領域１０８において、不純物濃度の縦方向の拡散拡がり量が、同一である。
【００６５】
次に、図５に示すように、第１のバイポーラトランジスタと第２のバイポーラトランジスタの素子分離領域に、ｎ型エピタキシャル層１０４を貫き、ｐ型半導体基板１０１の内部に到達するディープトレンチ（ＤＴＩ）１０５を形成する。ディープトレンチ（ＤＴＩ）１０５の形成方法は、半導体デバイスの素子分離として公知になっている方法と同等である。ディープトレンチ（ＤＴＩ）１０５のトレンチ幅は、０．４μｍ〜１．０μｍであり、トレンチ深さは、２μｍ〜５μｍであり、第１のｎ型埋込み領域１０２よりも十分深い部分までエッチングによって形成する。トレンチエッチングを行ったあと、トレンチの底部のみに、Ｂ（ホウ素）をイオン注入して、ｐ型チャネルストッパ層１０６を形成する。ｐ型チャネルストッパ層１０６は、トレンチの底部で、ｐ型半導体基板１０１がｎ型に反転して、隣接するバイポーラトランジスタのｎ型埋込み層が接続することを防止するため、トレンチの底部に形成する。その後、ディープトレンチの表面には、熱酸化によりＳｉＯ2膜を１００ｎｍ〜２００ｎｍ形成し、このＳｉＯ2膜で囲まれたトレンチ内を、化学的気相成長法（以下、ＣＶＤ法と表現する、ＣＶＤは、Chemical Vapor Depositionの略）によって形成した、ポリシリコン膜や、ＳｉＯ2膜で埋め込む。
【００６６】
ディープトレンチ（ＤＴＩ）１０５を形成後、ディープトレンチの周囲と、第１のベース活性領域１０８と、第２のベース活性領域１０９の周囲に、シャロートレンチ（ＳＴＩ）１０７を形成する。このとき、コレクタの第１のｎ型埋込み領域１０２と配線層を接続させる領域には、シャロートレンチ（ＳＴＩ）は形成しない。シャロートレンチ（ＳＴＩ）１０７の形成方法は、半導体デバイスの素子分離として公知になっている方法と同等である。
【００６７】
シャロートレンチ（ＳＴＩ）１０７のトレンチ幅は、ディープトレンチ（ＤＴＩ）１０５の周囲で、ディープトレンチ１０５の幅より０．１μｍ〜１．０μｍ大きいサイズとし、第１のベース活性領域１０８と、第２のベース活性領域１０９の周囲で、ディープトレンチ（ＤＴＩ）が存在しない部分では、０．４μｍ〜２μｍである。また、シャロートレンチ（ＳＴＩ）１０７のトレンチ深さは、０．２μｍ〜０．５μｍであり、ｎ型エピタキシャル層１０４の内部に形成する。シャロートレンチ１０７のエッチングを行ったあと、シャロートレンチ１０７の表面には、熱酸化によりＳｉＯ2膜を５ｎｍ〜５０ｎｍ形成し、このＳｉＯ2膜で囲まれたシャロートレンチ１０７内を、ＣＶＤ法によって形成した、ＳｉＯ2膜で埋め込む。シャロートレンチ１０７内へのＳｉＯ2膜の埋込みは、通常に使用される化学的機械的研磨法（以下、ＣＭＰ法と表現する、ＣＭＰは、Chemical Mechanical Polishingの略）を使用する。
【００６８】
その後、コレクタの第１のｎ型埋込み領域１０２と配線層を接続させる領域に、ｎ型の不純物のイオン注入を行い、ｎ型コレクタ引出し領域１１０を形成する。イオン注入は、Ｐ（リン）を、イオン注入エネルギーを例えば４０ｋｅＶ〜１００ｋｅＶの範囲に設定し、ドーズ量を１×１０15個／ｃｍ2 〜１×１０16個／ｃｍ2 の範囲に設定する。ここで図５では、ｎ型コレクタ引出し領域１１０を形成した後を示している。
【００６９】
次に、図６に示すように、第１、第２のバイポーラトランジスタに、ベース領域、エミッタ領域を同一工程で形成する。図６では、ｎ型エピタキシャル層１０４とシャロートレンチ（ＳＴＩ）１０７の上層に、ベース領域となる、Ｓｉ系薄膜のエピタキシャル成長を行う。ベース領域のＳｉ系薄膜は、Ｓｉ薄膜とＳｉ1-X1-Y1ＧｅX1ＣY1（０≦Ｘ１＜１、０≦Ｙ１＜１）で表される組成を有する薄膜からなる。また、上記Ｓｉ系薄膜を形成するときに、ｐ型の不純物をドーピングして、ｐ型のベース領域を形成している。このＳｉ系薄膜の膜構成と膜厚とＢ（ホウ素）の不純物濃度分布は、第1と第２のバイポーラトランジスタの仕様（ＣＥ耐圧、ｈＦＥ、ｆｔなど）を満たすように設定する。以下では、上記のベース領域に形成されるＳｉ系薄膜を、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層と表現する。（ＳｉＧｅ層と記入しているが、ＳｉＧｅＣ層を形成している場合も含んでいる。）
また、ベース領域に上記Ｓｉ系薄膜を形成した場合、ｎ型エピタキシャル層１０４の上層の第１のベース活性領域１０８と、第２のベース活性領域１０９上では、このベース領域となる上記Ｓｉ系薄膜は、単結晶領域となり、シャロートレンチ（ＳＴＩ）１０７上では、多結晶領域となる。よって、ベース領域のＳｉ系薄膜を形成した後、第１のベース活性領域１０８と、第２のベース活性領域１０９上には、例えば、５０ｎｍ〜２００ｎｍの膜厚のｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、シャロートレンチ（ＳＴＩ）１０７の上部には、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が形成される。ここで、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１と、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２は、Ｓｉ系薄膜の形成時に、接続して形成される。
【００７０】
次に、上記ｎ型エピタキシャル層１０４上のｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１上には、ＣＶＤ法によりＳｉＯ2膜を形成し、リソグラフィー技術とエッチングによって、エミッタ拡散窓となるエミッタ開口１１４を有するＳｉＯ2膜１１３を形成する。上記ＳｉＯ2膜１１３の膜厚は、２０ｎｍ〜５０ｎｍで、エミッタ拡散窓となるエミッタ開口１１４の幅は、０．２μｍ〜０．５μｍである。次に、上記ＳｉＯ2膜１１３上には、ＣＶＤ法によって、エミッタの一部となるｎ型多結晶Ｓｉ膜１１５を堆積する。上記ｎ型多結晶Ｓｉ膜１１５の膜厚は、２００ｎｍ〜５００ｎｍであり、ｎ型の不純物としては、Ｐ（リン）をＣＶＤのときにドーピングしている。次に、リソグラフィー技術とエッチングによって、エミッタ領域の一部となるｎ型多結晶Ｓｉ膜１１５、ＳｉＯ2膜１１３、及びベース領域の一部となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２を形成する。
【００７１】
次に図７に示すように、上記ｎ型多結晶Ｓｉ膜１１５の形成後、ＣＶＤ法によってＳｉＯ2膜を５０ｎｍ〜２００ｎｍの膜厚で成長する。次に急速加熱アニーリング（以下、ＲＴＡと表現する、ＲＴＡは、Rapid Thermal Annealing の略である）によって、９００℃〜１０００℃の温度で数秒〜数十秒の範囲でアニーリングを行うことで、ｎ型多結晶Ｓｉ膜１１５の中の不純物を、ＳｉＯ2膜１１３のエミッタ開口１１４を通して、ベース領域となるｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の上層に拡散し、ｎ型エミッタ拡散層１１６を形成するとともに活性化する。その後、ＳｉＯ2膜のドライエッチを行うことによって、ｎ型多結晶Ｓｉ膜１１５の側壁には、サイドウォール絶縁膜として、ＳｉＯ2膜１１７を形成する。
【００７２】
次に、上記ｎ型多結晶Ｓｉ膜１１５と、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２と、上記ｎ型コレクタ引出し領域１１０の表面に、金属薄膜１１８を形成する。この金属薄膜１１８の形成は、通常のシリサイド形成技術を使用し、Ｔｉ（チタン）やＣｏ（コバルト）を堆積し、熱処理とウエットエッチを行うことによって形成する。
【００７３】
その後、図１に示すように、ｎ型エピタキシャル層１０４、ｎ型多結晶Ｓｉ膜１１５、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型コレクタ引出し領域１１０、サイドウオールのＳｉＯ2膜１１７、金属薄膜１１８及び、シャロートレンチ（ＳＴＩ）１０７を覆うように表面絶縁膜１１９を形成し、リソグラフィー技術とエッチングによって、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型多結晶Ｓｉ膜１１５、ｎ型コレクタ引出し領域１１０の上部にコンタクトホールを形成し、ベース電極１２０、エミッタ電極１２１、コレクタ電極１２２を形成する。
【００７４】
このようにして、同一のｐ型半導体基板１０１に、高速な縦型ＮＰＮバイポーラトランジスタである第１のバイポーラトランジスタ、および高耐圧な縦型ＮＰＮバイポーラトランジスタである第２のバイポーラトランジスタで構成される半導体装置が形成される。以降、図示はしないが、既知の技術によって多層配線を形成する。
【００７５】
次に、本発明の第１の実施形態に係る半導体装置の製造方法によって形成された半導体装置の特性の測定結果を、図８〜図１２の特性データによって示す。特性データでは、製造工程の断面図である図２に示すように、第２のバイポーラトランジスタにおいて、第２のベース活性領域１０９を覆うように形成したレジスト膜１５２の幅を変化させた場合について、第２のバイポーラトランジスタの特性を示している。以下においては、第２のベース活性領域１０９を覆うように形成したレジスト膜１５２の幅を、埋込みの開口間隔と表現している。また、測定したトランジスタでは、埋込みの開口間隔の変化以外の部分は同一にしており、エミッタ開口幅（図１における、ＳｉＯ2膜１１３のエミッタ開口１１４の開口幅に相当する）は、０．２μｍであり、ベース活性領域の幅（図２における、第２のベース活性領域１０９の幅に相当する）は、１．０μｍである。また、測定したトランジスタのコレクタ埋込み領域の縦方向への拡散拡がり量（図４における、第１のｎ型埋込み領域１０２の縦方向の拡散拡がり量）は、ｐ型半導体基板１０１とｎ型エピタキシャル層１０４に拡散した量を加えると、１．０μｍである。
【００７６】
図８（ａ）は、バイポーラトランジスタのＣＥ間耐圧（ＢＶｃｅｏ）の埋込みの開口間隔依存性を示している。図８（ａ）において、縦軸は、ＢＶｃｅｏを表し、横軸は、埋込みの開口間隔を表している。
【００７７】
図８（ａ）において、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、埋込みの開口部では、その周囲の埋込み層が横方向から拡散し、埋込みの開口部の内部では接続している。これに対して、埋込みの開口間隔が３．０μｍの場合は、埋込みの開口部で、その周囲の埋込み層が横方向から拡散するが、埋込みの開口部の内部では接続しない。図８（ａ）より、埋込みの開口間隔を大きくするにつれて、ＢＶｃｅｏは向上（増加）する。
【００７８】
埋込みに開口部を設けたバイポーラトランジスタでは、ベース領域の直下でコレクタの埋込み層の不純物の縦方向への拡散拡がり量が連続的に狭くなっている。そのため、真性ベース領域の直下では、コレクタのエピタキシャル層の厚みは、埋込みの開口間隔が大きくなるにつれて増加する。そのため、真性ベース領域の直下では、コレクタ−ベース間の空乏層がエピタキシャル層側に広がる領域が増加するため、ＣＢ耐圧が増加し、ＣＥ耐圧も増加する。
【００７９】
次に、図８（ｂ）は、バイポーラトランジスタのアーリー電圧（Ｖａ）の埋込みの開口間隔依存性を示している。図８（ｂ）において、縦軸は、Ｖａを表し、横軸は、埋込みの開口間隔を表している。図８（ｂ）より、埋込みの開口間隔を大きくするにつれて、Ｖａは向上（増加）する。
【００８０】
埋込みに開口部を設けたバイポーラトランジスタでは、ベース領域の直下でコレクタの埋込み層の不純物の縦方向への拡散拡がり量が連続的に狭くなっている。そのため、真性ベース領域の直下では、コレクタのエピタキシャル層の厚みは、埋込みの開口間隔が大きくなるにつれて増加する。そのため、真性ベース領域の直下では、コレクタ−ベース間の空乏層がエピタキシャル層側に広がる領域が増加するため、真性ベース領域側への空乏層の拡がりが抑制されて、アーリー電圧が向上する。
【００８１】
図９（ａ）は、バイポーラトランジスタのｈＦＥの埋込みの開口間隔依存性を示している。ここで、ｈＦＥはエミッタ接地（エミッタをＧＮＤ電位）で測定したコレクタ電流をベース電流で割り算したパラメータである。図９（ａ）において、縦軸は、ｈＦＥを表し、横軸は、埋込みの開口間隔を表している。
【００８２】
図９（ａ）より、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、ｈＦＥは、埋込みの開口部がない場合と同等である。一方、埋込みの開口間隔が３．０μｍの場合は、ｈＦＥが低下している。埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、埋込みの開口部では、その周囲の埋込み層が横方向から拡散し、埋込みの開口部の内部では接続しているが、埋込みの開口間隔が３．０μｍの場合は、埋込みの開口部で、その周囲の埋込み層が横方向から拡散するが、埋込みの開口部の内部では接続しない。そのため、埋込みの開口間隔が３．０μｍの場合は、ｐ型半導体基板に流れ込んでしまう電流が増加するため、コレクタ電流が減少し、ｈＦＥが低下する。
【００８３】
次に、図９（ｂ）は、バイポーラトランジスタのｐ型ベース、ｎ型コレクタ、ｐ型半導体基板間の寄生ＰＮＰのｈＦＥの埋込みの開口間隔依存性を示している。図９（ｂ）において、縦軸は、ｐ型ベースをエミッタとし、ｎ型コレクタをベースとし、ｐ型半導体基板をコレクタとした場合の寄生ＰＮＰトランジスタのｈＦＥを表し、横軸は、埋込みの開口間隔を表している。
【００８４】
図９（ｂ）において、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、寄生ＰＮＰのｈＦＥは、０．１以下であるが、埋込みの開口間隔が３．０μｍの場合は、寄生ＰＮＰのｈＦＥは、１．７に増加する。寄生ＰＮＰのｈＦＥは、ｐ型半導体基板に流れる電流を、ｎ型コレクタに流れる電流で割った値であるため、埋込みの開口間隔が３．０μｍの場合は、ｐ型半導体基板に流れる電流の方がｎ型コレクタに流れる電流よりも増えている。埋込みの開口間隔が広くなりすぎて、埋込みの開口部の内部で接続しなくなると、ＮＰＮトランジスタを動作させた場合、ベース電流やコレクタ電流が、ｐ型半導体基板に流れる成分が増加し、ｐ型半導体基板の電位が、正常な電位（通常はＧＮＤ電位）よりも上昇してしまい、回路動作中にラッチアップが起こりやすくなる。これに対して、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、埋込みの開口部で、その周囲の埋込み層が横方向から拡散し、埋込みの開口部の内部では接続するため、ベース電流やコレクタ電流が、ｐ型半導体基板に流れる成分がは非常に少なくなり、半導体集積回路として、正常な回路動作が可能となる。
【００８５】
よって、図８（ａ）、（ｂ）と図９（ａ）、（ｂ）より、埋込みの開口部で、その周囲の埋込み層が横方向から拡散し、埋込みの開口部の内部で接続する場合は、ｈＦＥが変化することなく、ＣＥ耐圧やＶａを向上でき、ｐ型ベース、ｎ型コレクタ、ｐ型半導体基板間の寄生ＰＮＰの動作によるラッチアップの発生を防止できる。
【００８６】
次に、図１０は、バイポーラトランジスタのｈＦＥ−Ｉｃ特性の埋込みの開口間隔依存性を示している。図１０は、エミッタ接地（エミッタをＧＮＤ電位）で測定した特性であり、縦軸は、ｈＦＥを表し、横軸は、コレクタ電流を対数（ｌｏｇ）で表している。
【００８７】
バイポーラトランジスタのｈＦＥ−Ｉｃ特性は、コレクタ電流が大きくなると、急激に低下する。これは、エミッタからベース領域に注入される少数キャリア（ＮＰＮでは電子）が増加し、高注入領域になると、ベース領域での電荷中性条件を満たすため、ホールが増加し、ホールによる電流が増加してベース電流が増えることが要因の１つであるが、コレクタ領域の寄生抵抗であるコレクタ抵抗（Ｒｃ）が増加した場合もｈＦＥの減少が発生する。コレクタ電流が大きい領域では、コレクタ抵抗が大きくなると、このコレクタ抵抗成分によるコレクタの電圧降下が大きくなり、ベース−コレクタ接合の逆バイアスが低下して、コレクタ電流の減少が起こるためである。
【００８８】
図１０において、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、ｈＦＥ−Ｉｃ特性において、ｈＦＥが低下し始めるコレクタ電流は、埋込みの開口部がない場合と同等であるが、埋込みの開口間隔が３．０μｍの場合は、ｈＦＥが低下しはじめるコレクタ電流が小さくなっている。図１０において、エミッタ、ベースの不純物分布は各トランジスタにおいて同じであるため、コレクタ抵抗の違いが影響している。埋込みの開口間隔が３．０μｍの場合は、埋込みの開口の内部で、埋込み層が存在しない領域があるため、コレクタ抵抗が大きくなり、少ないコレクタ電流でｈＦＥが低下し始めるが、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、ｈＦＥが低下し始めるコレクタ電流が同等であるため、コレクタ抵抗も同等になっている。
【００８９】
次に、図１１は、バイポーラトランジスタのＩｃ−Ｖｃｅ特性の埋込みの開口間隔依存性を示している。図１１は、エミッタ接地（エミッタをＧＮＤ電位）で測定した特性であり、縦軸は、ベース電流（Ｉｂ）が１μＡで一定のときのコレクタ電流を表し、横軸は、コレクタ−エミッタ間電圧（Ｖｃｅ）を表している。図１１では、ベース電流を１μＡ流すため、ベースの電位は、０．７Ｖ付近の値となっている。Ｖｃｅは、０〜０．２Ｖまで印加しているため、図１１のＩｃ−Ｖｃｅ特性は、バイポーラトランジスタが飽和した領域（ベース電圧がコレクタ電圧よりも高い領域）での特性であり、図１１は、コレクタ飽和電圧特性（Ｖｃｅｓａｔ特性）の埋込みの開口間隔依存性を示している。
【００９０】
図１１において、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、コレクタ飽和電圧特性は、埋込みの開口部がない場合と同等であるが、埋込みの開口間隔が３．０μｍの場合は、コレクタ電流が少なくなっている。（コレクタ飽和電圧が大きくなっている。）コレクタ飽和電圧は、コレクタ領域の寄生抵抗であるコレクタ抵抗（Ｒｃ）とエミッタ領域の寄生であるエミッタ抵抗（Ｒｅ）が増加すると大きくなるが、図１１において、エミッタ、ベースの不純物分布は各トランジスタにおいて同じであるため、コレクタ抵抗の違いが影響している。埋込みの開口間隔が３．０μｍの場合は、コレクタ抵抗が大きくなるため、コレクタ飽和電圧が大きくなっているが、埋込みの開口間隔が０．４μｍ〜１．０μｍの場合は、コレクタ飽和電圧特性が同等であるため、コレクタ抵抗も同等になっている。
【００９１】
よって、図１０、図１１より、埋込みの開口部で、その周囲の埋込み層が横方向から拡散し、埋込みの開口部の内部で接続する場合は、コレクタ抵抗の増加によるｈＦＥの低下や、コレクタ飽和電圧の増加は見られない。
【００９２】
バイポーラトランジスタのエミッタ電流は、エミッタ領域の端部に集中するため、ベース領域の端部を通って、コレクタ領域に流れる。埋込みに開口部を設けたバイポーラトランジスタでは、ベース領域の直下でコレクタの埋込み層の不純物の縦方向への拡散拡がり量が連続的に狭くなっているので、ベース領域の端部のコレクタ電流が集中する部分では、コレクタ埋込み層の不純物の縦方向の拡散拡がり量は、ほとんど狭くならないため、コレクタ電流が流れる経路のコレクタ抵抗は増加しない。一方、真性ベース領域の直下では、コレクタ埋込み層の縦方向の拡散拡がり量がベース領域の端部から連続して狭くなっているため、真性ベース領域の直下のコレクタのエピタキシャル層の厚みは増加する。そのため、真性ベース領域の直下では、コレクタ−ベース間の空乏層がコレクタのエピタキシャル層側に広がる領域が増加するため、ＣＢ耐圧、及びＣＥ耐圧が増加し、アーリー電圧が増加する。
【００９３】
よって、高耐圧バイポーラトランジスタでは、コレクタ抵抗の増加による不具合（Ｖｃｅｓａｔの増加や、高電流領域でのｈＦＥの低下）が起こることなく、ＣＥ耐圧や、アーリー電圧を向上できる。
【００９４】
次に、図１２は、バイポーラトランジスタのＩｃ−Ｖｃｅ特性の埋込みの開口間隔依存性を示している。図１２は、エミッタ接地（エミッタをＧＮＤ電位）で測定した特性であり、縦軸は、ベース電流（Ｉｂ）が１μＡで一定のときのコレクタ電流を表し、横軸は、コレクタ−エミッタ間電圧（Ｖｃｅ）を表している。図１２では、ベース電流を１μＡ流すため、ベースの電位は、０．７Ｖ付近の値となっているが、Ｖｃｅは、０〜５．５Ｖまで印加しており、バイポーラトランジスタが非飽和した領域（コレクタ電圧がベース電圧よりも高い領域）の特性も示しており、埋込みの開口間隔がない場合と、０．４μｍ、０．６μｍ、１．０μｍの場合とについて、バイポーラトランジスタの回路動作領域の特性を示している。
【００９５】
携帯電話などの移動体通信用機器に用いられる高周波アナログ集積回路においては、入出力回路では、大きな信号振幅を歪ませないことが求められており、例えば、２〜３Ｖpeak to peakの大振幅信号を扱うことが必要となっている。入出力回路において、ダイナミックレンジ（回路の線形動作電圧の範囲）を大きくするには、回路の電源電圧を上げることが必要になるため、入出力回路では、高耐圧トランジスタが必要となる。入力回路の後段や、出力回路の前段の内部回路では、小さくて、一定の信号振幅（例えば、0.1〜0.2Ｖpeak to peak ）で信号処理を行うことと、アナログ集積回路全体としての消費電力を小さくするため、内部回路の電源電圧は下げている。そのため、内部回路では、低耐圧であるが、高周波特性の優れた高速トランジスタを使用し、低消費電流で設計することで、内部回路の消費電力を下げている。そのため、高耐圧のバイポーラトランジスタを使用するアナログ信号処理を行う入出力回路では、大きな信号振幅電圧を低歪みでアナログ信号処理することが必要であるため、回路動作領域が大きいことが特に重要となる。
【００９６】
アナログ信号の歪特性を改善するため、アナログ回路の設計は、コレクタ電流の変化が少ない領域を使用する。図１２では、Ｖｃｅを、０．０５Ｖステップで変化させた場合のコレクタ電流の変化を示しているが、回路動作領域を、コレクタ電流の変化率が０．５％以下とした場合、埋込み層に開口がないトランジスタでは、０．７Ｖ〜３．５Ｖとなり、回路動作領域の電圧幅は、２．８Ｖとなっている。これに対して、埋込みの開口間隔が１．０μｍのトランジスタでは、回路動作領域は、０．５５Ｖ〜４．２５となり、回路動作領域の電圧幅は、３．７Ｖとなり、埋込みの開口がない場合に比べて、３２％も増加する。
【００９７】
よって、大振幅のアナログ信号を扱う入出力回路では、コレクタ出力端子の電圧が大きく変動し、出力トランジスタのＣＥ間電圧が大きく変動するが、埋込みの開口部を１．０μｍにしたトランジスタを使用することで、ＣＥ間電圧の変動に対する回路動作領域が拡大し、更に、Ｖａが向上するため、回路動作領域において、ＣＥ間電圧に対するコレクタ電流の変動を小さくできるため、出力信号の歪特性を低減できる。
【００９８】
以上の説明より、本発明の第１の実施形態によると、高速な縦型ＮＰＮバイポーラトランジスタと高耐圧な縦型ＮＰＮバイポーラトランジスタを形成する半導体装置の製造方法において、従来の半導体装置の製造法では、高速なバイポーラトランジスタと高耐圧なバイポーラトランジスタで、コレクタの埋込み層の不純物濃度や拡散深さを変えているため、それぞれ別の工程で形成していたが、本発明の第１の実施形態では、高速トランジスタでは、埋込み層の開口部を設けず形成し、高耐圧トランジスタは埋込み層に開口部を設けて形成し、その周囲の埋込み層からの不純物の拡散により、埋込み層の不純物の縦方向の拡散拡がり量が連続的に狭くなり、埋込み層を形成しない領域の内部において埋込み層が接続するように形成することで、高速と高耐圧のバイポーラトランジスタの埋込み層を同時に形成することができる。これにより、従来の半導体装置の製造方法に比べて、製造工程数を大きく削減できる。
【００９９】
また、上記の第１の実施形態の半導体装置の製造方法によると、高耐圧バイポーラトランジスタでは、ベース領域の直下でコレクタの埋込み層の不純物の縦方向への拡散拡がり量が連続的に狭くなっている。そのため、ベース領域の端部のコレクタ電流が集中する部分では、コレクタ埋込み層の不純物の縦方向の拡散拡がり量は、ほとんど狭くならないため、コレクタ電流が流れる経路のコレクタ抵抗は増加しない。一方、真性ベース領域の直下では、コレクタ埋込み層の縦方向の拡散拡がり量がベース領域の端部から連続して狭くなっているため、真性ベース領域の直下のコレクタのエピタキシャル層の厚みは増加する。そのため、真性ベース領域の直下では、コレクタ−ベース間の空乏層がエピタキシャル層側に広がる領域が増加するため、コレクタ−ベース間耐圧、及びコレクタ−エミッタ間耐圧が増加し、アーリー電圧が向上する。
【０１００】
よって、高耐圧バイポーラトランジスタでは、コレクタ抵抗の増加による不具合（Ｖｃｅｓａｔの増加や、高電流側でのｈＦＥの低下）が起こることなく、ＣＥ耐圧や、アーリー電圧を向上できる。そのため、高耐圧バイポーラトランジスタでは、コレクタ電流のＣＥ間電圧特性において、ＣＥ間電圧に対するコレクタ電流の変動が少ない領域（回路動作領域）が拡大する。
【０１０１】
それゆえ、大振幅のアナログ信号を扱う入出力回路では、コレクタ出力端子の電圧が大きく変動し、出力トランジスタのＣＥ間電圧が大きく変動するが、本提案の高耐圧トランジスタを使用することで、ＣＥ間電圧の変動に対する回路動作領域が拡大し、出力信号の歪特性を低減できる。また、大振幅のアナログ信号を扱う回路では、回路の動作電流も増加するため、ｈＦＥが低下する高電流領域の近くまで回路の動作電流が流れる場合もあるが、高電流領域のｈＦＥの低下が少なくなるため、大振幅のアナログ信号に対する歪特性を低減できる。
【０１０２】
ここで説明した、第１の実施形態においては、高速なバイポーラトランジスタでは、コレクタの埋込み層をバイポーラトランジスタの全面に形成し、高耐圧バイポーラトランジスタでは、コレクタの埋込み層を、ベース活性領域の直下で開口部（例えば、開口部の幅を１．０μｍ）を設けて形成している。この場合、図８（ａ）より、高速バイポーラトランジスタでは、ＣＥ耐圧は５．４Ｖであり、高耐圧バイポーラトランジスタでは、ＣＥ耐圧は６．２Ｖである。
【０１０３】
移動体通信用のアナログ集積回路では、高速バイポーラトランジスタは、電源電圧が２Ｖ以下の内部回路で使用する場合が多く、高耐圧バイポーラトランジスタでは、電源電圧が２．８Ｖ〜３．７Ｖの入出力回路で使用する場合が多い。第１の実施形態に対して高速バイポーラトランジスタのｆｔやｆｍａｘを高くするため、コレクタのｎ型エピタキシャル層の厚さを薄くした場合には、高速バイポーラトランジスタのＣＥ耐圧は、２．１Ｖ〜３Ｖに設計できるが、このとき、高耐圧バイポーラトランジスタのＣＥ耐圧は、２．９Ｖ〜３．８Ｖに設計することができる。そのため、高速バイポーラトランジスタのｆ特を向上することで、アナログ集積回路の消費電力を更に低減することも可能となる。このように、第１の実施形態を高速バイポーラトランジスタと、高耐圧バイポーラトランジスタの設計に適用すれば、高周波アナログ集積回路の性能を、様々な用途にあわせて向上できる。
【０１０４】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１３は、本発明の第２の実施形態に係る半導体装置の製造方法によって形成される半導体装置を示す断面図である。図１４〜図１６は、図１３の第２の実施形態に係る半導体装置の製造工程を示す断面図である。なお、前記図１〜図７によって説明した構成部分と同様の部分については、同一の符号を付す。
【０１０５】
図１３〜図１６では、第２の実施形態として、Ｓｉ系薄膜のエピタキシャルベース構造を有する、高速な縦型ＮＰＮバイポーラトランジスタ（以下、第１のバイポーラトランジスタという）と高耐圧な縦型ＮＰＮバイポーラトランジスタ（以下、第２のバイポーラトランジスタという）とを、同一の半導体基板上に同時に形成した半導体装置、及びその製造工程の断面図を示す。ここで、Ｓｉ系薄膜には、ＳｉＧｅ系の薄膜や、ＳｉＧｅＣ系の薄膜も含んでいる。図１３〜図１６において、高速な第１のバイポーラトランジスタは、左側（ａ）に示し、高耐圧な第２のバイポーラトランジスタは、右側（ｂ）に示している。図では、第１、第２のトランジスタは、間隔をあけて記入しているが、同一の半導体基板上に形成される。
【０１０６】
図１３に示すように、シリコン基板からなるｐ型半導体基板１０１上にはｎ型のエピタキシャル層１０４が形成されている。上記エピタキシャル層１０４には第１のバイポーラトランジスタと第２のバイポーラトランジスタとを素子分離するためディープトレンチ（ＤＴＩ）１０５と、シャロートレンチ（ＳＴＩ）１０７が形成されている。ディープトレンチ（ＤＴＩ）１０５の下部にはｐ型半導体基板１０１がｎ型に反転することを防止するためのｐ型チャネルストッパ層１０６が形成されている。
【０１０７】
また上記第１のバイポーラトランジスタにおける上記ｐ型半導体基板１０１の上層には、コレクタ領域の一部となる第１のｎ型埋込み領域１０２が形成され、この第１のｎ型埋込み領域１０２は上記ｎ型エピタキシャル層１０４の下層にも拡散されている。ここで、この第１のｎ型埋込み領域１０２は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第１のベース活性領域１０８において、不純物濃度の縦方向の拡散拡がり量が、同一である。
【０１０８】
さらに上記ｎ型エピタキシャル層１０４の上層の第１のベース活性領域１０８には、ベース領域となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、さらにこのｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１に接続するｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が、シャロートレンチ（ＳＴＩ）１０７の上部に形成されている。上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の表面近傍にはｎ型エミッタ拡散層１１６が形成されている。さらに、上記第１のバイポーラトランジスタのｎ型エピタキシャル層１０４には、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２から間隔を置いた位置に、上記第１のｎ型埋込み領域１０２に接続するｎ型コレクタ引出し領域１１０が形成されている。
【０１０９】
一方、第２のバイポーラトランジスタにおけるｐ型半導体基板１０１の上層には、コレクタ領域の一部となる第１のｎ型埋込み領域１０２と、第２のｎ型埋込み領域１０３が形成されている。ここで、この第２のｎ型埋込み領域１０３は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第２のベース活性領域１０９において、不純物濃度の縦方向の拡散拡がり量が、ベース活性領域内で連続的に狭くなる部分を複数箇所有した状態で接続している。
【０１１０】
さらに、第１のバイポーラトランジスタと同様に、第２のバイポーラトランジスタにおいても、上記ｎ型エピタキシャル層１０４の上層の第２のベース活性領域１０９にはベース領域となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、さらにこのｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１に接続するｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が、シャロートレンチ（ＳＴＩ）１０７の上部に形成されている。上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の表面近傍にはｎ型エミッタ拡散層１１６が形成されている。さらに、上記第２のバイポーラトランジスタのｎ型エピタキシャル層１０４には、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２から間隔を置いた位置に、上記第１のｎ型埋込み領域１０２に接続するｎ型コレクタ引出し領域１１０が形成されている。
【０１１１】
上記ｎ型エピタキシャル層１０４上のｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１上には、エミッタ拡散窓となるエミッタ開口１１４を有するＳｉＯ2膜１１３が形成されている。上記ＳｉＯ2膜１１３上には、エミッタの一部となるｎ型多結晶Ｓｉ膜１１５が形成され、ＳｉＯ2膜１１３のエミッタ開口１１４によって、ｎ型エミッタ拡散層１１６と接続している。上記ｎ型多結晶Ｓｉ膜１１５の側壁にはサイドウォール絶縁膜として、ＳｉＯ2膜１１７が成されている。
【０１１２】
そして上記ｎ型多結晶Ｓｉ膜１１５と、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２と、上記ｎ型コレクタ引出し領域１１０の表面には、金属薄膜１１８が形成される。その後、ｎ型エピタキシャル層１０４、ｎ型多結晶Ｓｉ膜１１５、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型コレクタ引出し領域１１０、及び、シャロートレンチ（ＳＴＩ）１０７を覆うように表面絶縁膜１１９を形成し、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型多結晶Ｓｉ膜１１５、ｎ型コレクタ引出し領域１１０の上部にコンタクトホールを形成し、ベース電極１２０、エミッタ電極１２１、コレクタ電極１２２が形成されている。
【０１１３】
上記の如くに、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタは構成され、各第１，第２のバイポーラトランジスタによって、高速バイポーラトランジスタと、高耐圧バイポーラトランジスタとを、半導体基板上に同時に形成した半導体装置が構成されている。
【０１１４】
次に、図１３によって説明した半導体装置の製造方法を、図１４〜図１６の製造工程を示す断面図によって、以下に説明する。
【０１１５】
図１４に示すように、熱酸化法によって、Ｐ型半導体基板１０１にＳｉＯ2膜１５１をおよそ１０ｎｍ〜３０ｎｍの厚さに形成する。その後、リソグラフィー技術によってレジスト膜１５２を形成する。このレジスト膜１５２は、高速な縦型ＮＰＮバイポーラトランジスタとなる第１のバイポーラトランジスタの形成領域全体に開口部を形成する。よって、第１のバイポーラトランジスタに形成される第１のベース活性領域１０８よりも広く開口部を形成する。また、高耐圧な縦型ＮＰＮバイポーラトランジスタとなる第２のバイポーラトランジスタの形成領域では、第２のベース活性領域１０９となる部分に、Line＆Space状にレジスト膜１５２を残した部分と開口した部分を複数箇所形成し、それ以外の第２のバイポーラトランジスタの形成領域に開口部を形成する。ここで、第２のベース活性領域１０９となる部分に形成するレジスト膜１５２は、Line＆Space状でなく、部分的に開口部を設けた状態を複数箇所形成しても良い。
【０１１６】
続いて上記レジスト膜１５２をマスクとして、Ｎ型の不純物イオンを注入して、レジスト膜１５２の開口部分に、第１のｎ型埋込み領域１０２を形成する。図１４では、上記イオン注入として、Ａｓ（砒素）のイオン注入１５３を行い、イオン注入エネルギーを例えば２０ｋｅＶ〜５０ｋｅＶの範囲に設定し、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 の範囲に設定している。
【０１１７】
その後、図１５に示すように、既存のレジスト除去技術（例えばアッシングおよび洗浄）によって上記レジスト膜１５２を除去した後、高温の熱処理を行い、第１のｎ型埋込み領域１０２をｐ型半導体基板１０１内に拡散する。ここで、高温の熱処理は、例えば、１０００℃〜１１００℃で、５０分〜３００分の時間でＮ2雰囲気中で行う。
【０１１８】
この熱処理を行った後、第１のｎ型埋込み領域１０２は、ｐ型半導体基板１０１の縦方向（深さ方向）に拡散するだけでなく、横方向（水平方向）にも拡散する。ここで、第２のバイポーラトランジスタにおいて、第２のベース活性領域１０９の周囲とその内部にイオン注入された複数箇所の第１のｎ型埋込み領域１０２が、第２のベース活性領域１０９内に拡散する。この第２のベース活性領域１０９内に拡散したｎ型の不純物領域を、第２のｎ型埋込み領域１０３とする。
【０１１９】
その後、エッチングおよび洗浄処理によって、上記ｐ型半導体基板１０１上に形成されている上記ＳｉＯ２膜１５１を除去した後、図１６に示すように、既存のエピタキシャル成長法によって、上記ｐ型半導体基板１０１上に、抵抗率が０．２Ωｃｍ〜５Ωｃｍの範囲で、厚さが０．２μｍ〜１μｍの範囲のｎ型エピタキシャル層１０４を形成する。エピタキシャル成長は、１１００℃〜１２００℃で行い、ｎ型の不純物としては、Ｐ（リン）やＡｓ（砒素）を使用する。
【０１２０】
このエピタキシャル成長では、ｐ型半導体基板１０１に形成されている、上記第１のｎ型埋込み領域１０２は、ｐ型半導体基板１０１の縦方向（深さ方向）と、ｎ型エピタキシャル層１０４の縦方向（ｐ型半導体基板１０１との界面から、上方向）に拡散し、縦方向の拡散拡がり量は、ｐ型半導体基板１０１とｎ型エピタキシャル層１０４に拡散した量を加えると、０．２μｍ〜２μｍの範囲に設定される。エピタキシャル成長でも、ｎ型の不純物は、縦方向に拡散するだけでなく、横方向（水平方向）にも拡散する。それゆえ、図１５の第２のバイポーラトランジスタにおいて、第２のベース活性領域１０９の周囲と内部に形成されていた第1のｎ型埋込み領域１０２と、第２のベース活性領域１０９の内部に形成されていた第２のｎ型埋込み領域１０３が、エピタキシャル成長において、第２のベース活性領域１０９内に更に拡散し、第２のベース活性領域１０９内で第２のｎ型の不純物埋込み領域１０３が接続する。図１６での、第２のｎ型埋込み領域１０３の、第２のベース活性領域１０９内での接触量は、第２のベース活性領域１０９の幅（すなわち、図１４において、第２のバイポーラトランジスタの、第２のベース活性領域１０９を部分的に覆うように形成した複数箇所のレジスト膜１５２の幅）と、第１の不純物埋込み領域１０２を形成するためのイオン注入条件と熱処理条件と、ｎ型エピタキシャル層１０４を形成するときの条件（抵抗率、厚さ、成長温度など）によって決定する。また、上記の第１のｎ型埋込み領域１０２は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第１のベース活性領域１０８において、不純物濃度の縦方向の拡散拡がり量が、同一である。
【０１２１】
以下、第１の実施形態と同様の工程を行うことにより、図１３に示すような、同一のｐ型半導体基板１０１に、高速な縦型ＮＰＮバイポーラトランジスタである第１のバイポーラトランジスタ、および高耐圧な縦型ＮＰＮバイポーラトランジスタである第２のバイポーラトランジスタで構成される半導体装置が形成される。以降、図示はしないが、既知の技術によって多層配線を形成する。
【０１２２】
本発明の第２の実施形態に係る半導体装置の製造方法によると、第１の実施形態で説明した効果に加えて、以下の効果を有する。
【０１２３】
第２の実施形態では、第２のベース活性領域１０９の下に複数箇所のコレクタの低濃度領域ができ、コレクタの低濃度領域の総和が増加するため、エミッタ直下のみに、コレクタの低濃度領域が1個あるより、ＣＥ耐圧、アーリー電圧がより向上し、更にコレクタ−ベース間の寄生容量がより低下する。
【０１２４】
また、ベース活性領域の直下のコレクタの低濃度領域の総和で、ＣＥ耐圧、アーリー電圧向上の効果が決まるため、コレクタの第２のｎ型埋込み領域１０３とエミッタ開口１１４のマスク合わせずれによる特性バラツキを低減できる。
【０１２５】
更に、コレクタ埋込み層の開口部を複数箇所設けた場合、埋込み層の開口部の幅を小さくできるため、埋込み層の不純物の縦方向の拡散拡がり量は小さくても横方向拡散で埋込み層の開口部分を接続できる。高速なバイポーラトランジスタの性能を向上する場合、不純物濃度が低くて、コレクタ抵抗成分が大きいコレクタのエピタキシャル層を薄くする。この場合、埋込み層の不純物の縦方向の拡散拡がり量は小さくなるが、埋込み層の開口部を複数箇所形成する場合は、開口部の幅を小さくできるため、横方向への拡散によって、開口部内において、埋込み層を接続することができる。そのため、埋込み層の不純物の縦方向の拡散拡がり量は、高速バイポーラトランジスタの設計上に必要となる最小限の量でも、高耐圧バイポーラトランジスタを形成できることになり、コレクタのｎ型埋込み層とｐ型半導体基板間の接合容量を低減できると同時に、埋込み層の横方向への拡散拡がり量も少なくできるため、トランジスタのセルサイズを小さくできる。
【０１２６】
また、大振幅電圧や大出力電力のアナログ信号を扱う回路では、高耐圧のバイポーラトランジスタとして、ベース領域内に複数個のエミッタが在るトランジスタ（以下、マルチエミッタとも表現する）を使用するが、ベース領域の下のコレクタ埋込み層に複数箇所の開口部を設けることで、このようなマルチエミッタのトランジスタに対しても、ＣＥ耐圧やアーリー電圧を向上でき、大振幅電圧や大出力電力のアナログ信号を扱う回路での歪を低減できる。
【０１２７】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１７は、本発明の第３の実施形態に係る半導体装置の製造方法によって形成される半導体装置を示す断面図である。図１８〜図２２は、図１７の第３の実施形態に係る半導体装置の製造工程を示す断面図である。なお、前記図１〜図７によって説明した構成部分と同様の部分については、同一の符号を付す。
【０１２８】
図１７〜図２２では、第３の実施形態として、Ｓｉ系薄膜のエピタキシャルベース構造を有する、高速な縦型ＮＰＮバイポーラトランジスタ（以下、第１のバイポーラトランジスタという）と、高耐圧な縦型ＮＰＮバイポーラトランジスタ（以下、第２のバイポーラトランジスタという）とを、同一の半導体基板上に同時に形成した半導体装置、及びその製造工程の断面図を示す。ここで、Ｓｉ系薄膜には、ＳｉＧｅ系の薄膜や、ＳｉＧｅＣ系の薄膜も含んでいる。図１７〜図２２において、高速な第１のバイポーラトランジスタは、左側（ａ）に示し、高耐圧な第２のバイポーラトランジスタは、右側（ｂ）に示している。図では、第１、第２のトランジスタは、間隔をあけて記入しているが、同一の半導体基板上に形成される。
【０１２９】
図１７では、シリコン基板からなるｐ型半導体基板１０１上に、ｎ型のエピタキシャル層を形成せずに、第１のバイポーラトランジスタと第２のバイポーラトランジスタを形成している。上記ｐ型半導体基板１０１には第１のバイポーラトランジスタと第２のバイポーラトランジスタとを素子分離するためディープトレンチ（ＤＴＩ）１０５と、シャロートレンチ（ＳＴＩ）１０７が形成されている。ディープトレンチ（ＤＴＩ）１０５の下部にはｐ型半導体基板１０１がｎ型に反転することを防止するためのｐ型チャネルストッパ層１０６が形成されている。
【０１３０】
また上記第１のバイポーラトランジスタにおける上記ｐ型半導体基板１０１の上層には、コレクタ領域の一部となる第１のｎ型高不純物濃度領域３０１と、ｎ型低不純物濃度領域３０３が形成されている。ここで、第１のｎ型高不純物濃度領域３０１は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第１のベース活性領域１０８において、不純物濃度の縦方向の拡散拡がり量が同一である。
【０１３１】
さらに上記ｎ型低不純物濃度領域３０３の上層の第１のベース活性領域１０８には、ベース領域となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、さらにこのｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１に接続するｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が、シャロートレンチ（ＳＴＩ）１０７の上部に形成されている。上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の表面近傍にはｎ型エミッタ拡散層１１６が形成されている。さらに、上記第１のバイポーラトランジスタのｐ型半導体基板１０１には、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２から間隔を置いた位置に、上記第１のｎ型高不純物濃度領域３０１に接続するｎ型コレクタ引出し領域１１０が形成されている。
【０１３２】
一方、第２のバイポーラトランジスタにおけるｐ型半導体基板１０１の上層には、コレクタ領域の一部となる第１のｎ型高不純物濃度領域３０１と、第２のｎ型高不純物濃度領域３０２と、ｎ型低不純物濃度領域３０３が形成されている。ここで、この第２のｎ型高不純物濃度領域３０２は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第２のベース活性領域１０９において、不純物濃度の縦方向の拡散拡がり量が、ベース活性領域の端部から、ベース活性領域の中央部に向かって連続的に狭くなり、ベース領域の直下で接続している。
【０１３３】
さらに、第１のバイポーラトランジスタと同様に、第２のバイポーラトランジスタにおいても、上記ｎ型低不純物濃度領域３０３の上層の第２のベース活性領域１０９にはベース領域となる、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１が形成され、さらにこのｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１に接続するｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２が、シャロートレンチ（ＳＴＩ）１０７の上部に形成されている。上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１の表面近傍にはｎ型エミッタ拡散層１１６が形成されている。さらに、上記第２のバイポーラトランジスタのｐ型半導体基板１０１には、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２から間隔を置いた位置に、上記第１のｎ型高不純物濃度領域３０１に接続するｎ型コレクタ引出し領域１１０が形成されている。
【０１３４】
ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１上には、エミッタ拡散窓となるエミッタ開口１１４を有するＳｉＯ2膜１１３が形成されている。上記ＳｉＯ2膜１１３上には、エミッタの一部となるｎ型多結晶Ｓｉ膜１１５が形成され、ＳｉＯ2膜１１３のエミッタ開口１１４によって、ｎ型エミッタ拡散層１１６と接続している。上記ｎ型多結晶Ｓｉ膜１１５の側壁にはサイドウォール絶縁膜として、ＳｉＯ2膜１１７が成されている。
【０１３５】
そして上記ｎ型多結晶Ｓｉ膜１１５と、上記ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２と、上記ｎ型コレクタ引出し領域１１０の表面には、金属薄膜１１８が形成される。その後、ｐ型半導体基板１０１、ｎ型多結晶Ｓｉ膜１１５、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）１１１、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型コレクタ引出し領域１１０、及び、シャロートレンチ（ＳＴＩ）１０７を覆うように表面絶縁膜１１９を形成し、ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）１１２、ｎ型多結晶Ｓｉ膜１１５、ｎ型コレクタ引出し領域１１０の上部にコンタクトホールを形成し、ベース電極１２０、エミッタ電極１２１、コレクタ電極１２２が形成されている。
【０１３６】
上記の如くに、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタは構成され、各第１，第２のバイポーラトランジスタによって、高速バイポーラトランジスタと、高耐圧バイポーラトランジスタとを、半導体基板上に同時に形成した半導体装置が構成されている。
【０１３７】
次に、図１７によって説明した半導体装置の製造方法を、図１８〜図２２の製造工程を示す断面図によって、以下に説明する。
【０１３８】
図１８に示すように、ｐ型半導体基板１０１の第１のバイポーラトランジスタと第２のバイポーラトランジスタの素子分離領域に、ディープトレンチ（ＤＴＩ）１０５を形成する。半導体デバイスの素子分離として公知になっている方法と同等である。ディープトレンチ（ＤＴＩ）１０５のトレンチ幅は、０．４μｍ〜１．０μｍであり、トレンチ深さは、２μｍ〜５μｍであり、第１のｎ型高不純物濃度領域３０１が形成される領域よりも十分深い部分までエッチングによって形成する。トレンチエッチングを行ったあと、トレンチの底部のみに、Ｂ（ホウ素）をイオン注入して、ｐ型チャネルストッパ層１０６を形成する。ｐ型チャネルストッパ層１０６は、トレンチの底部で、ｐ型半導体基板１０１がｎ型に反転して、隣接するバイポーラトランジスタのコレクタのｎ型高不純物濃度領域が接続することを防止するため、トレンチの底部に形成する。その後、ディープトレンチの表面には、熱酸化によりＳｉＯ2膜を１００ｎｍ〜２００ｎｍ形成し、このＳｉＯ2膜で囲まれたトレンチ内を、ＣＶＤ法によって形成した、ポリシリコン膜や、ＳｉＯ2膜で埋め込む。
【０１３９】
ディープトレンチ（ＤＴＩ）１０５を形成後、ディープトレンチの周囲と、第１のベース活性領域１０８と、第２のベース活性領域１０９の周囲に、シャロートレンチ（ＳＴＩ）１０７を形成する。このとき、コレクタの第１のｎ型高不純物濃度領域３０１と配線層を接続させる領域には、シャロートレンチ（ＳＴＩ）は形成しない。シャロートレンチ（ＳＴＩ）１０７の形成方法は、半導体デバイスの素子分離として公知になっている方法と同等である。シャロートレンチ（ＳＴＩ）１０７のトレンチ幅は、ディープトレンチ（ＤＴＩ）１０５周囲は、ディープトレンチの幅より０．１μｍ〜１．０μｍ大きいサイズとし、第１のベース活性領域１０８と、第２のベース活性領域１０９の周囲で、ディープトレンチ（ＤＴＩ）が存在しない部分では、０．４μｍ〜２μｍである。また、シャロートレンチ（ＳＴＩ）１０７のトレンチ深さは、０．２μｍ〜０．５μｍであり、ｐ型半導体基板１０１の内部に形成する。シャロートレンチのエッチングを行ったあと、シャロートレンチの表面には、熱酸化によりＳｉＯ2膜を５ｎｍ〜５０ｎｍ形成し、このＳｉＯ2膜で囲まれたシャロートレンチ内を、ＣＶＤ法によって形成した、ＳｉＯ2膜で埋め込む。シャロートレンチ内へのＳｉＯ２膜の埋込みは、通常に使用されるＣＭＰ法を使用する。
【０１４０】
次に、図１９に示すように、熱酸化法によって、Ｐ型半導体基板１０１とシャロートレンチ（ＳＴＩ）１０７の上部にＳｉＯ2膜３０４をおよそ１０ｎｍ〜３０ｎｍの厚さに形成する。その後、リソグラフィー技術によってレジスト膜３０５を形成する。このレジスト膜３０５は、高速な縦型ＮＰＮバイポーラトランジスタとなる第１のバイポーラトランジスタの形成領域全体に開口部を形成する。よって、第１のバイポーラトランジスタに形成される第１のベース活性領域１０８よりも広く開口部を形成する。また、高耐圧な縦型ＮＰＮバイポーラトランジスタとなる第２のバイポーラトランジスタの形成領域では、第２のベース活性領域１０９となる部分にレジスト膜３０５を残し、それ以外の第２のバイポーラトランジスタの形成領域に開口部を形成する。
【０１４１】
続いて上記レジスト膜３０５をマスクとして、Ｎ型の不純物イオンを注入して、レジスト膜３０５の開口部分に、第１のｎ型高不純物濃度領域３０１を形成する。図１９では、上記イオン注入として、Ｐ（リン）のイオン注入３０６を行い、イオン注入エネルギーを例えば３００ｋｅＶ〜１２００ｋｅＶの範囲に設定し、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 の範囲に設定している。
【０１４２】
その後、図２０に示すように、既存のレジスト除去技術（例えばアッシングおよび洗浄）によって上記レジスト膜３０５を除去した後、高温の熱処理を行い、第１のｎ型高不純物濃度領域３０１をｐ型半導体基板１０１内に拡散する。ここで、高温の熱処理は、例えば、１０００℃〜１１００℃で、３０分〜３００分の時間でＮ2雰囲気中で行う。この熱処理を行った後、第１のｎ型高不純物濃度領域３０１は、ｐ型半導体基板１０１の縦方向（深さ方向）に拡散するだけでなく、横方向（水平方向）にも拡散する。ここで、第２のバイポーラトランジスタにおいて、第２のベース活性領域１０９の周囲にイオン注入された第１のｎ型高不純物濃度領域３０１が、第２のベース活性領域１０９内に拡散する。この第２のベース活性領域１０９内に拡散したｎ型の不純物領域を、第２のｎ型高不純物濃度領域３０２とする。
【０１４３】
上記の高温の熱処理では、ｐ型半導体基板１０１に形成されている、上記第１のｎ型高不純物濃度領域３０１は、ｐ型半導体基板１０１の縦方向（深さ方向）と横方向（水平方向）に拡散する。上記ｎ型高不純物濃度領域３０１の縦方向の拡散拡がり量は、０．２μｍ〜２μｍの範囲に設定する。また、第２のベース活性領域１０９の内部では、その周囲のｎ型高不純物濃度領域３０１が、第２のベース活性領域１０９内に更に拡散し、第２のベース活性領域１０９内で第２のｎ型高不純物濃度領域３０２が接続する。図２０では、第２のｎ型高不純物濃度領域３０２は、第２のベース活性領域１０９内で接触した図となっているが、この接触量は、第２のベース活性領域１０９の幅（すなわち、図１９において、第２のバイポーラトランジスタの、第２のベース活性領域１０９を覆うように形成したレジスト膜３０５の幅）と、第１のｎ型高不純物濃度領域３０１を形成するためのイオン注入条件と熱処理条件によって決定する。また、上記の第１のｎ型高不純物濃度領域３０１は、シャロートレンチ（ＳＴＩ）１０７によって囲まれた、第１のベース活性領域１０８において、不純物濃度の縦方向の拡散拡がり量が、同一である。また、ｎ型高不純物濃度領域３０１は、ディープトレンチ（ＤＴＩ）１０５とシャロートレンチ（ＳＴＩ）１０７が存在するため、ディープトレンチ（ＤＴＩ）１０５とシャロートレンチ（ＳＴＩ）１０７の内部の領域のみに拡散する。
【０１４４】
次に、図２１に示すように、リソグラフィー技術によってレジスト膜３０７を形成する。このレジスト膜３０７は、第１のバイポーラトランジスタと第２のバイポーラトランジスタの形成領域全体に開口部を形成する。続いて上記レジスト膜３０７をマスクとして、Ｎ型の不純物イオンを注入して、レジスト膜３０７の開口部分に、コレクタとなるｎ型低不純物濃度領域３０３を形成する。図２１では、上記イオン注入として、Ｐ（リン）のイオン注入３０８を行い、イオン注入エネルギーを例えば、３０ｋｅＶ〜８００ｋｅＶの範囲に設定し、ドーズ量を１×１０11個／ｃｍ2 〜１×１０14個／ｃｍ2 の範囲に設定している。
【０１４５】
その後、図２２に示すように、既存のレジスト除去技術（例えばアッシングおよび洗浄）によって上記レジスト膜３０７を除去した後、高温の熱処理を行い、ｎ型低不純物濃度領域３０３をｐ型半導体基板１０１内に拡散する。ここで、高温の熱処理は、例えば、８００℃〜１０００℃で、３０分〜２００分の時間でＮ2雰囲気中にて行う。その後、コレクタの第１のｎ型高不純物濃度領域３０１と配線層を接続させる領域に、ｎ型の不純物のイオン注入を行い、ｎ型コレクタ引出し領域１１０を形成する。イオン注入は、Ｐ（リン）を、イオン注入エネルギーを例えば４０ｋｅＶ〜１００ｋｅＶの範囲に設定し、ドーズ量を１×１０15個／ｃｍ2 〜１×１０16個／ｃｍ2 の範囲に設定する。この図２２では、ｎ型コレクタ引出し領域１１０を形成した後を示している。
【０１４６】
以下、第１の実施形態と同様の工程を行うことにより、図１７に示すような、同一のｐ型半導体基板１０１に、高速な縦型ＮＰＮバイポーラトランジスタである第１のバイポーラトランジスタ、および高耐圧な縦型ＮＰＮバイポーラトランジスタである第２のバイポーラトランジスタで構成される半導体装置が形成される。以降、図示はしないが、既知の技術によって多層配線を形成する。
【０１４７】
本発明の第３の実施形態に係る半導体装置の製造方法によると、第１の実施形態で説明した効果に加えて、以下の効果を有する。
【０１４８】
第３の実施形態では、高不純物濃度のコレクタ埋込み層と、コレクタのエピタキシャル層を形成しないバイポーラトランジスタにおいて、素子分離領域となるディープトレンチ（ＤＴＩ）とシャロートレンチ（ＳＴＩ）の形成後に高不純物濃度のコレクタ拡散層を形成するため、この拡散層がバイポーラトランジスタの素子分離領域の外部に拡がることがない。そのため、隣接する素子を近接して配置できるようになり、半導体集積回路のチップサイズを削減できる。
【０１４９】
また、コレクタのエピタキシャル層を形成しない場合、高不純物濃度のコレクタ拡散層のＰ型半導体基板の表面での濃度が高くなり、ＣＢ耐圧やＣＥ耐圧が低下しやすい場合があるが、第３の実施形態において、高耐圧バイポーラトランジスタでは、ベース領域の直下のコレクタの高不純物濃度拡散層が、ベース領域の周囲のコレクタの高不純物濃度の拡散層からの横方向の拡散によって接続するため、ベース領域も直下にコレクタの低不純物濃度の領域を形成しやすくなるため、ＣＢ耐圧やＣＥ耐圧を高くすることができる。
【０１５０】
ここで、第３の実施形態では、図１９において、高耐圧なバイポーラトランジスタにコレクタとなる第１のｎ型の高不純物濃度領域３０１を形成するときに、第２のベース活性領域の全体をレジスト膜３０５で覆って、第１のｎ型の高不純物濃度領域３０１が形成されない部分を１箇所設けているが、第２の実施例と同様に、第１のｎ型の高不純物濃度領域３０１が形成されない部分を複数箇所設けておいても良い。このような構成の場合では、第３の実施形態で説明した効果に加えて、第２の実施形態と同様に、ベース領域の下に複数箇所のコレクタの低不純物濃度領域ができ、コレクタの低不純物濃度領域の総和が増加するため、エミッタ直下のみに、コレクタの低不純物濃度領域が1個あるより、ＣＥ耐圧、アーリー電圧がより向上し、更にコレクタ−ベース間の寄生容量がより低下する。また、ベース活性領域の直下のコレクタの低不純物濃度領域の総和で、ＣＥ耐圧、アーリー電圧向上の効果が決まるため、コレクタの高不純物濃度の拡散層とエミッタ拡散窓のマスク合わせずれによる特性バラツキを低減できる。更に、大振幅電圧や大出力電力のアナログ信号を扱う回路では、高耐圧バイポーラトランジスタとして、ベース領域内に複数のエミッタが在るトランジスタを使用するが、ベース領域の下のコレクタの高不純物濃度の拡散層に複数個の開口部を設けることで、このようなマルチエミッタのトランジスタに対しても、ＣＥ耐圧やアーリー電圧を向上できるようになり、大振幅電圧や大出力電力のアナログ信号を扱う回路での歪を低減できる。
【０１５１】
本発明の第１〜第３の実施形態で説明したように、高耐圧バイポーラトランジスタでは、コレクタの埋込み層を形成しない領域や、コレクタの高不純物濃度の拡散層を形成しない領域のサイズを変えることで、その周囲の埋込み層や高不純物濃度の拡散層からの不純物の拡散により、コレクタの埋込み層や高不純物濃度の拡散層の不純物の縦方向の拡散拡がり量が連続的に狭くなる部分の変化量が異なり、ＣＢ耐圧や、ＣＥ耐圧やアーリー電圧を変化させることができる。そのため、複数個の高耐圧バイポーラトランジスタにおいて、コレクタの埋込み層を形成しない領域や、コレクタの高不純物濃度の拡散層を形成しない領域のサイズを変えることで、様々な耐圧のバイポーラトランジスタを同一半導体基板上に形成できる。
【０１５２】
以上、本発明を第１、第２、第３の実施形態を通して説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の思想の範囲内であるならば、適宜の応用例を含めて全て本発明に含まれる。
【０１５３】
例えば、本発明の実施形態の説明では、ベース領域にＳｉ系薄膜をエピタキシャル成長させたバイポーラトランジスタの場合について説明しているが、ダブルポリシリコン構造を成し、自己整合的に形成したエミッタ／ベースを有するバイポーラトランジスタや、ｐ型半導体基板や、ｎ型エピタキシャル層に、イオン注入等を用いてエミッタ、ベース、コレクタ領域を形成したバイポーラトランジスタにおいても適用できる。また、コレクタ領域にイオン注入等を用いて、ベース領域の直下からコレクタの埋込み層や、高不純物濃度の拡散層まで、コレクタのエピタキシャル層や、コレクタの低不純物濃度の拡散層よりも不純物濃度が高いコレクタの不純物拡散層（例えば、ＳＩＣ拡散層、ＳＩＣは、selective implanted collectorsの略）を有するバイポーラトランジスタにも適用できる。更に、本発明の実施形態の説明では、ＮＰＮトランジスタについて説明しているが、ＰＮＰトランジスタにも適用できることは明らかである。
【産業上の利用可能性】
【０１５４】
本発明の半導体装置の製造方法は、高周波アナログ集積回路で、特性の優れた、高速と高耐圧のバイポーラトランジスタを形成する方法等に有用である。
【図面の簡単な説明】
【０１５５】
【図１】第１の実施形態に係る半導体装置を示す断面図
【図２】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図８】第１の実施形態に係る半導体装置の特性データ
【図９】第１の実施形態に係る半導体装置の特性データ
【図１０】第１の実施形態に係る半導体装置の特性データ
【図１１】第１の実施形態に係る半導体装置の特性データ
【図１２】第１の実施形態に係る半導体装置の特性データ
【図１３】第２の実施形態に係る半導体装置を示す断面図
【図１４】第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１５】第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１７】第３の実施形態に係る半導体装置を示す断面図
【図１８】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１９】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図２０】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図２１】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図２２】第３の実施形態に係る半導体装置の製造工程を示す断面図
【図２３】従来の半導体装置を示す断面図
【符号の説明】
【０１５６】
１０１  ｐ型半導体基板（一導電型の半導体基板）
１０２  第１のｎ型埋込み領域（逆導電型の埋込み層）
１０３  第２のｎ型埋込み領域（埋込み層）
１０４  ｎ型エピタキシャル層（逆導電型の半導体層）
１０５  ディープトレンチ（ＤＴＩ）
１０６  ｐ型チャネルストッパ層
１０７  シャロートレンチ（ＳＴＩ）
１０８  第１のベース活性領域
１０９  第２のベース活性領域
１１０  ｎ型コレクタ引出し領域
１１１  ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）
１１２  ｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（多結晶領域）
１１３  ＳｉＯ2膜
１１４  エミッタ開口
１１５  ｎ型多結晶Ｓｉ膜
１１６  ｎ型エミッタ拡散層
１１７  ＳｉＯ2膜
１１８  金属薄膜
１１９  表面絶縁膜
１２０  ベース電極
１２１  エミッタ電極
１２２  コレクタ電極
１５１  ＳｉＯ2膜
１５２  レジスト膜
１５３  Ａｓのイオン注入
３０１  第１のｎ型高不純物濃度領域（逆導電型の第１の拡散層）
３０２  第２のｎ型高不純物濃度領域（拡散層）
３０３  ｎ型低不純物濃度領域（逆導電型の第２の拡散層）
３０４  ＳｉＯ2膜
３０５  レジスト膜
３０６  Ｐのイオン注入
３０７  レジスト膜
３０８  Ｐのイオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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