(57)【要約】【課題】素子分離溝周辺に亀裂（クラック）を生じさせることなく素子分離領域内に絶縁膜を埋込むことができるようにする。【解決手段】シリコン基板２に素子分離溝３を形成し、当該素子分離溝３内にポリシラザン膜４ｂを形成する。周辺回路領域Ｐ内においてポリシラザン膜４ｂの上面に段差を生じるため、ポリシラザン膜４ｂの上にＢＰＳＧ膜４ｃを堆積させる。このＢＰＳＧ膜４ｃをメルト処理し、その際の熱によりポリシラザン膜４ｂを素子分離絶縁膜４に転換させる。ポリシラザン膜４ｂの上にＢＰＳＧ膜４ｃを堆積させることでＢＰＳＧ膜４ｃをキャップ膜として機能させる。また、ＢＰＳＧ膜４ｃをメルト処理することでリフロー効果によって段差部分Ｈ２を低減して応力を緩和することができる。これにより亀裂を防止できる。【選択図】図１２
2009152360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内に過水素化シラザン重合体を含む溶液を塗布する工程と、
前記溶液を熱処理してポリシラザン膜を形成する工程と、
前記ポリシラザン膜上にＢＰＳＧ（Boron-Phosphorus Silicate Glass）膜を堆積する工程と、
前記ＢＰＳＧ膜をメルト処理しリフローする工程と、
前記リフローされたＢＰＳＧ膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内に過水素化シラザン重合体を含む溶液を塗布し、ポリシラザン膜を形成する工程と、
前記ポリシラザン膜を第１の温度で熱処理する工程と、
前記ポリシラザン膜上にＢＰＳＧ（Boron-Phosphorus Silicate Glass）膜を堆積する工程と、
前記ＢＰＳＧ膜を前記第１の温度より高い第２の温度でメルト処理しリフローする工程と、
前記リフローされたＢＰＳＧ膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
ゲート絶縁膜が形成された半導体基板上に第１の多結晶シリコン膜を形成する工程と、
前記第１の多結晶シリコン膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜、前記第１の多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板を順次エッチングし、素子分離溝を形成する工程と、
前記素子分離溝内に過水素化シラザン重合体を含む溶液を塗布し、ポリシラザン膜を形成する工程と、
前記ポリシラザン膜を第１の温度で熱処理する工程と、
前記ポリシラザン膜上にＢＰＳＧ（Boron-Phosphorus Silicate Glass）膜を堆積する工程と、
前記ＢＰＳＧ膜を前記第１の温度より高い第２の温度でメルト処理しリフローする工程と、
前記シリコン窒化膜をストッパとして、ＣＭＰ（Chemical Mechanical Polish）法にてリフローされたＢＰＳＧ膜を除去する工程と、
前記シリコン窒化膜を除去し、前記第１の多結晶シリコン膜を露出する工程と、
露出した前記第１の多結晶シリコン膜上にインターポリ絶縁膜を形成する工程と、
前記インターポリ絶縁膜上に第２の多結晶シリコン膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記ポリシラザン膜を第１の温度で熱処理する工程と前記ポリシラザン膜上にＢＰＳＧ膜を堆積する工程との間に、前記ポリシラザン膜を温水処理する工程と、前記温水処理されたポリシラザン膜を過酸化水素水および硫酸溶液で処理する工程とを備えたことを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記ポリシラザン膜を第１の温度で熱処理する工程は水蒸気酸化処理工程を有することを特徴とする請求項２乃至４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域に絶縁膜を埋込むための半導体装置の製造方法に関する。
【背景技術】
【０００２】
技術革新の速い半導体装置は、常に低消費電力化、高速化が図られていると共に、微細化による集積度の向上が図られてきている。現在では、微細化に伴いコストの低下、動作速度の向上等の利点も多数存在するが、逆に以前はそれほど問題を生じていなかった現象がより顕在化してきており、対策を行う必要を生じている。
【０００３】
素子間分離幅も狭くなるに伴い素子間分離領域のアスペクト比も高くなるため、不良要因となり得るボイドを発生させることなく素子間分離を達成することは困難になりつつある。そこで、従来より用いられていたＨＤＰ−ＣＶＤ（High Density Plasma−Chemical Vapor Deposition）法等により素子分離絶縁膜を形成する方法に代えて、素子分離溝内に塗布技術を用いて流動性を有する溶液を塗布し当該溶液を絶縁膜に転換する方法が用いられてきている（例えば、特許文献１、２参照）。
【０００４】
例えば、特許文献１記載の方法では、基板に溝を形成し、当該基板上に過水素化シラザン重合体を含む溶液を塗布し、当該溶液を加熱し過水素化シラザン重合体を含む膜を形成し、減圧下の水蒸気雰囲気中で膜を酸化処理し、当該膜をシリコンおよび酸素を含む絶縁膜に転換している。しかしながら、過水素化シラザン重合体を含む溶液が溝内に塗布されると、特に溝が深くまたは／および広く形成されている領域近辺では、塗布後の表面に段差が生じやすい。当該塗布溶液をシリコン酸化膜に転換するときには化学反応させて有機溶剤を脱離する必要があるが、このとき膜収縮を生じる。溝近辺における表面段差が大きいと膜収縮によって塗布溶液に過剰なストレスが掛かり亀裂を生じ、当該亀裂が半導体基板内にまで達してしまうという不具合を生じる。尚、本発明に関連する技術として特許文献３に記載された技術思想が開示されている。
【特許文献１】特開２００６−２６９８９９号公報
【特許文献２】特開２００４−１７９６１４号公報
【特許文献３】特開２０００−７７６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、素子分離溝周辺に亀裂（クラック）を生じさせることなく素子分離領域内に絶縁膜を埋込むことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板に素子分離溝を形成する工程と、前記素子分離溝内に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を熱処理してポリシラザン膜を形成する工程と、前記ポリシラザン膜上にＢＰＳＧ（Boron-Phosphorus Silicate Glass）膜を堆積する工程と、前記ＢＰＳＧ膜をメルト処理しリフローする工程と、前記リフローされたＢＰＳＧ膜を除去する工程とを備えている。
【０００７】
本発明の別の態様は、半導体基板に素子分離溝を形成する工程と、前記素子分離溝内に過水素化シラザン重合体を含む溶液を塗布し、ポリシラザン膜を形成する工程と、前記ポリシラザン膜を第１の温度で熱処理する工程と、前記ポリシラザン膜上にＢＰＳＧ（Boron-Phosphorus Silicate Glass）膜を堆積する工程と、前記ＢＰＳＧ膜を前記第１の温度より高い第２の温度でメルト処理しリフローする工程と、前記リフローされたＢＰＳＧ膜を除去する工程とを備えている。
【０００８】
本発明の別の態様は、ゲート絶縁膜が形成された半導体基板上に第１の多結晶シリコン膜を形成する工程と、前記第１の多結晶シリコン膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜、前記第１の多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板を順次エッチングし、素子分離溝を形成する工程と、前記素子分離溝内に過水素化シラザン重合体を含む溶液を塗布し、ポリシラザン膜を形成する工程と、前記ポリシラザン膜を第１の温度で熱処理する工程と、前記ポリシラザン膜上にＢＰＳＧ（Boron-Phosphorus Silicate Glass）膜を堆積する工程と、前記ＢＰＳＧ膜を前記第１の温度より高い第２の温度でメルト処理しリフローする工程と、前記シリコン窒化膜をストッパとして、ＣＭＰ（Chemical Mechanical Polish）法にてリフローされたＢＰＳＧ膜を除去する工程と、前記シリコン窒化膜を除去し、前記第１の多結晶シリコン膜を露出する工程と、露出した前記第１の多結晶シリコン膜上にインターポリ絶縁膜を形成する工程と、前記インターポリ絶縁膜上に第２の多結晶シリコン膜を形成する工程とを備えている。
【発明の効果】
【０００９】
本発明によれば、溝近辺に亀裂（クラック）を生じさせることなく素子分離領域内に絶縁膜を埋込むことができるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図２Ａは、メモリセル領域における構造を模式的な平面図によって示しており、図２Ｂは、周辺回路領域における構造を模式的な平面図によって示している。これらの図２Ａおよび図２Ｂに平面図を示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域Ｐとに区画形成されており、ガードリング領域（図示せず）によって電気的に分離されている。
【００１２】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域における等価回路を示している。メモリセル領域ＭにはメモリセルアレイＡｒが構成されており、周辺回路領域ＰにはメモリセルアレイＡｒを駆動するための周辺回路ＰＣ（図２Ｂ参照）が構成されている。
【００１３】
図１に示すように、フラッシュメモリ装置Ｚのメモリセル領域ＭのメモリセルアレイＡｒは、２（複数）個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行列状に形成されることにより構成されている。このＮＡＮＤセルユニットＵＣ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域（図示せず）を共用して形成されている。
【００１４】
図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１により共通接続されている。同様に、図１中、Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２により共通接続されている。
【００１５】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延伸するソース線ＳＬに接続されている。
【００１６】
図１に示すように、ＮＡＮＤセルユニットＵＣは、Ｘ方向に複数並設されているが、これらＸ方向に並設されたＮＡＮＤセルユニットＵＣが１つのブロックＢ１を構成しており、当該ブロックＢ１がＹ方向に複数構成されている。図１には、２つのブロックＢ１、Ｂ２を示している。
【００１７】
図２Ａは、メモリセル領域Ｍ内の平面図を模式的に示している。この図２Ａに示すように、メモリセル領域Ｍ内において、ワード線ＷＬは活性領域Ｓａの延伸方向と直交する図２Ａ中のＸ方向に沿って形成されている。ワード線ＷＬと交差する活性領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。これらのゲート電極ＭＧは、Ｘ方向および当該Ｘ方向に直交交差したＹ方向に並設されている。ワード線ＷＬは、図２Ａ中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設されたゲート電極ＭＧを結合してＸ方向に沿って形成されている。
【００１８】
選択ゲート線ＳＧＬ１は、活性領域Ｓａの延伸方向と直交交差する図２Ａ中のＸ方向に沿って形成されている。選択ゲート線ＳＧＬ１と交差する活性領域Ｓａ上には、それぞれ、選択ゲートトランジスタの選択ゲート電極ＳＧが構成されている。選択ゲート線ＳＧＬ１は、Ｘ方向に直交したＹ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１−ＳＧＬ１間に位置した複数の活性領域Ｓａ上にビット線コンタクトＣＢがそれぞれ形成されている。
【００１９】
また、選択ゲート線ＳＧＬ２は、活性領域Ｓａの延伸方向と直交する図２Ａ中のＸ方向に沿って形成されている。選択ゲート線ＳＧＬ２と交差する活性領域Ｓａ上には、それぞれ、選択ゲートトランジスタの選択ゲート電極ＳＧが構成されている。選択ゲート線ＳＧＬ２は、Ｘ方向に直交したＹ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間に位置した複数の活性領域Ｓａ上にソース線コンタクトＣＳがそれぞれ構成されている。
【００２０】
図２Ｂは、周辺回路領域内の一部の平面図を模式的に示している。この図２Ｂに示すように、周辺回路領域Ｐにおいては、高耐圧トランジスタＨＶＴｒおよび低耐圧トランジスタＬＶＴｒが組み合わされることによって構成されている。この周辺回路ＰＣは、メモリセルアレイＡｒのメモリセルに不揮発的に記憶されたデータを読出、書込、消去処理を行うために設けられている。
【００２１】
高耐圧トランジスタＨＶＴｒおよび低耐圧トランジスタＬＶＴｒは、それぞれ、シリコン基板２に複数の活性領域Ｓａがそれぞれ矩形状に設けられており、これらの活性領域Ｓａのそれぞれの外周を覆うようにＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂが構成されている。高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧ、低耐圧トランジスタＬＶＴｒのゲート電極ＬＶＧは、それぞれ、複数の活性領域Ｓａ上方に位置して当該活性領域Ｓａを横切るように構成されている。
【００２２】
高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧの両脇にはその活性領域Ｓａ内にソース／ドレイン領域２ｂが設けられている。低耐圧トランジスタＬＶＴｒのゲート電極ＬＶＧの両脇にはその活性領域Ｓａ内にソース／ドレイン領域２ｃが設けられている。
【００２３】
図３Ａは、図２ＡにおけるＡ−Ａ線に沿う断面（メモリセルトランジスタのゲート電極ＭＧのワード線方向断面）を模式的に示している。図３Ｂは、図２ＡにおけるＢ−Ｂ線に沿う断面（メモリセルトランジスタのビット線方向断面）を模式的に示している。図３Ｃは、図２ＢにおけるＣ−Ｃ線に沿う断面（高耐圧トランジスタＨＶＴｒの断面）を模式的に示している。なお、低耐圧トランジスタＬＶＴｒは、高耐圧トランジスタＨＶＴｒとはゲート絶縁膜の膜厚以外は同様であるため、その断面の記載を省略している。
【００２４】
以下、メモリセル領域Ｍ内のメモリセルトランジスタＴｒｍの構造について説明する。メモリセル領域Ｍの所定領域Ｒ１内では、図３Ａに示すように、ｐ型のシリコン基板２の表層にはＮウェル、Ｐウェル（何れも図示せず）が構成されており、当該ウェルの表層に素子分離溝３が形成されている。これらの素子分離溝３は、複数の活性領域Ｓａをワード線方向に分離するように構成されており、素子分離溝３内には素子分離絶縁膜４が形成されている。素子分離絶縁膜４は、その上部がシリコン基板２の表面から上方に突出して構成されている。シリコン基板２の複数の活性領域Ｓａ上のそれぞれにはゲート絶縁膜５が例えばシリコン酸化膜により形成されている。
【００２５】
ゲート絶縁膜５は、その側面がそれぞれ素子分離絶縁膜４の上部側面の一部に接触してトンネル絶縁膜として構成されている。これらのゲート絶縁膜５上には導電層６が例えばリン等の不純物がドープされた多結晶シリコンなどの半導体層により構成されており、浮遊ゲート電極ＦＧとして機能する。導電層６は、素子分離絶縁膜４の側面最上部に接触して配設されると共に、その上面が当該素子分離絶縁膜４の上端より上方に突出して構成されている。シリコン基板２から上方に向けて突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および導電層６の側面下部と面一に形成されている。素子分離絶縁膜４は、素子分離溝３内の大部分に塗布型絶縁膜４ａを主として含んで構成されている。
【００２６】
塗布型絶縁膜４ａは、例えばポリシラザン系のスピンオングラス（ＳＯＧ:Spin On Glass）膜により構成され、流動性に優れＴＥＯＳ酸化膜などに比較して埋込性の良い膜である。この塗布型絶縁膜４ａは、その上端がゲート絶縁膜５の上面よりも上方に位置して構成されている。
【００２７】
ゲート間絶縁膜（インターポリ絶縁膜）７は、素子分離絶縁膜４の上面、導電層６の上部側面、および、導電層６の上面に沿って形成されている。このゲート間絶縁膜７は、例えばシリコン酸化膜／高誘電体絶縁膜／シリコン酸化膜の積層構造をなしている。高誘電体絶縁膜としては、例えばシリコン酸化膜よりも比誘電率が高いシリコン窒化膜またはアルミニウム酸化物（Ａｌ２Ｏ３）膜が用いられる。尚、ゲート間絶縁膜７は、シリコン酸化膜／高誘電体絶縁膜／シリコン酸化膜の上下にプラズマ窒化（ラジカル窒化）処理によってシリコン窒化膜が形成されていてもよい。
【００２８】
ゲート間絶縁膜７の上には導電層８が形成されている。この導電層８は、例えば多結晶シリコン、および当該多結晶シリコンの上部に形成されたタングステンまたはコバルトなどの金属によるシリサイド層から構成され、制御ゲート電極ＣＧ、ワード線ＷＬとして機能する。このようにメモリセルトランジスタＴｒｍのゲート電極ＭＧが、シリコン基板２上にゲート絶縁膜５を介して導電層６、ゲート間絶縁膜７、導電層８の積層構造によって構成されている。
【００２９】
図３Ｂに示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。各ゲート電極ＭＧを構成する各膜６〜８は、その側面が面一に形成されている。尚、図示しないが、分断領域ＧＶ内には層間絶縁膜や不要物透過抑制用のバリア膜などが成膜される。メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置してソース／ドレイン領域２ａが形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ａを含んで構成されている。
【００３０】
他方、図３Ｃに示すように、周辺回路領域Ｐの所定領域Ｒ２内には高耐圧トランジスタＨＶＴｒが構成されている。この高耐圧トランジスタＨＶＴｒは、シリコン基板２上にゲート絶縁膜１５を介して形成されたゲート電極ＨＶＧと、当該ゲート電極ＨＶＧの両脇で且つシリコン基板２の表層に構成されたソース／ドレイン領域２ｂとを含んで構成される。
【００３１】
高耐圧トランジスタＨＶＴｒの形成領域Ｒ２内においては、ゲート絶縁膜１５は、メモリセル領域Ｍに形成されるゲート絶縁膜５に比較して厚く形成されている。このゲート絶縁膜１５の上に、多結晶シリコン層６、ゲート間絶縁膜７、導電層８が順次積層されており、これによりゲート電極ＨＶＧが構成されている。
【００３２】
ゲート電極ＨＶＧのゲート間絶縁膜７には多結晶シリコン層６と導電層８とを導通するための開口７ａが形成されており、この開口７ａ内に導電層８が埋め込まれることによって多結晶シリコン層６および導電層８間が電気的に導通接続されている。各層６〜８の側面は面一に形成されている。
【００３３】
素子分離溝３が、シリコン基板２の活性領域Ｓａの周端部に沿って形成されており、当該素子分離溝３内には素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４は、メモリセル領域Ｍに構成される材料と同一材料により形成されているため、周辺回路領域Ｐにおいても同一符号を付して表している。尚、高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧは、分断領域ＧＶにおいて電気的に分断されており、図示しないが、分断領域ＧＶ内には層間絶縁膜などが成膜される。
【００３４】
さて、メモリセル領域Ｍ内ではメモリセルの高集積化が要求されており、幅狭な素子分離領域Ｓｂが必要とされている。他方、メモリセルを駆動するための駆動用のトランジスタＨＶＴｒが形成される周辺回路領域Ｐ内では、高耐圧に耐えうる素子分離領域Ｓｂが必要とされる。すなわち、周辺回路領域Ｐ内の素子分離領域Ｓｂの幅はメモリセル領域Ｍ内の素子分離領域Ｓｂの幅に比較して広い幅が設けられる。
【００３５】
このように、幅広および幅狭な素子分離領域Ｓｂが混在するフラッシュメモリ装置１内では、塗布技術を用いて過水素化シラザン重合体を含む溶液を塗布し水蒸気雰囲気中で酸化処理すると、特に幅広な素子分離領域Ｓｂと活性領域Ｓａとの境界付近においては、酸化処理後の膜に亀裂が生じ、この亀裂がシリコン基板２内にまで侵食してしまう不具合を生じる。そこで、本実施形態では次に示す製造方法を採用している。
【００３６】
以下では、本実施形態の特徴部分となるメモリセル領域Ｍ内のメモリセルトランジスタＴｒｍと高耐圧トランジスタＨＶＴｒの製造方法を中心に説明する。尚、図示しないその他の領域を製造するのに必要な工程を適宜付加しても良い。低耐圧トランジスタＬＶＴｒの製造方法については、シリコン基板２上のゲート絶縁膜の膜厚がメモリセル領域ＭのメモリセルトランジスタＴｒｍのゲート絶縁膜５の製造方法と同一である点以外は高耐圧トランジスタＨＶＴｒの製造方法とほぼ同一であるため、その説明を省略する。
【００３７】
図４に示すように、ｐ型のシリコン基板２の上面全面に犠牲酸化膜２０を形成し、メモリセル領域Ｍをレジストによるマスクパターン２１で覆い、高耐圧トランジスタＨＶＴｒの形成領域Ｒ２の犠牲酸化膜２０をドライエッチング処理によって処理すると共に当該領域Ｒ２内のシリコン基板２の上面を掘り下げる。次に、フォトリソグラフィ技術およびインプランテーション技術を用いてイオンを注入し熱処理する。尚、犠牲酸化膜２０はイオン注入前または後で剥離する。
【００３８】
次に、図５に示すように、シリコン基板２の上面を熱酸化処理することで高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜１５を形成する。次に、図６に示すように、領域Ｒ２をマスクパターン２２で覆い、領域Ｒ１およびＭ内の熱酸化膜を等方性エッチング処理し、高耐圧トランジスタＨＶＴｒの形成領域Ｒ２内にゲート絶縁膜１５を残存させる。
【００３９】
次に、図７に示すように、マスクパターン２２を剥離し、高耐圧トランジスタＨＶＴｒの形成領域Ｒ２に形成されたゲート絶縁膜１５よりも薄い熱酸化膜をメモリセルトランジスタＴｒｍ用のゲート絶縁膜５として形成する。
【００４０】
次に、図８に示すように、リン等の不純物がドープされた非晶質シリコンをＬＰ−ＣＶＤ法により堆積する。この非晶質シリコンは後に熱処理されることにより多結晶シリコン層に変成されるため、符号６を付している。
【００４１】
次に、図９に示すように、多結晶シリコン層６の上面上にシリコン窒化膜２３をＬＰ−ＣＶＤ法により堆積し、次に、ハードマスクとしてシリコン酸化膜２４をＬＰ−ＣＶＤ法により堆積する。
【００４２】
次に、図１０に示すように、シリコン酸化膜２４上にフォトレジスト（図示せず）を塗布し、素子分離溝３を形成するための領域以外の領域にフォトレジストを残存させるように所定の形状にパターンニングし、当該レジストをマスクとしてＲＩＥ（Reactive Ion Etching）法によりシリコン酸化膜２４を異方性エッチング処理する。次に、シリコン酸化膜２４をマスクとして各膜５、６、１５、２３およびシリコン基板２の上部に素子分離溝３を形成することで活性領域Ｓａおよび素子分離領域Ｓｂを区画する。尚、素子分離溝２３を形成している間にハードマスクとなるシリコン酸化膜２４の厚さが薄くなる。このようにしてメモリセル領域Ｍおよび周辺回路領域Ｐ内の活性領域Ｓａが区画される。
【００４３】
次に、図１１に示すように、素子分離溝３内に過水素化シラザン重合体を含む溶液をＳＯＧ法により塗布して素子分離溝３内に充填し、次にこの溶液をベーキング処理してポリシラザン膜４ｂを形成する。ポリシラザン膜４ｂが形成された後には、特に素子分離溝３の幅および活性領域Ｓａの幅が広い領域である高耐圧トランジスタＨＶＴｒの形成領域Ｒ２周辺付近においては、活性領域Ｓａと素子分離領域Ｓｂとの境界付近の領域Ｒ２ａで、ポリシラザン膜４ｂの活性領域Ｓａの上方に位置した第１上面４ｂａと、素子分離領域Ｓｂの上方に位置した第２上面４ｂｂとの間に段差Ｈ１が生じる。
【００４４】
ポリシラザン膜４ｂは酸化膜に転換するために高温熱処理を行う必要がある。この高温熱処理時にポリシラザン膜４ｂの段差Ｈ１に過剰なストレスが掛かり当該領域Ｒ２ａ付近で高温熱処理で形成された酸化膜にクラック（亀裂）が発生する。このクラックにより膜間応力が発生し、当該クラック付近に形成される素子（トランジスタＨＶＴｒ等）の特性劣化の虞がある。
【００４５】
そこで、本実施形態では次に示すようなプロセスを採用しポリシラザン膜４ｂを酸化膜に転換している。まず第１温度の所定条件（２００℃〜４００℃の低温、例えば２８０℃）で所定時間（例えば３０分）、水蒸気酸化処理（ＷＶＧ：Water Vapor Generator）を行う。この水蒸気酸化処理は、ポリシラザン膜４ｂの膜質安定化熱処理として行われる。このような水蒸気酸化処理を行った状態では、ポリシラザン膜４ｂは、良質な膜とはなっておらず、膜中にシリコン−水素（Ｓｉ−Ｈ）結合、窒素−水素（Ｎ−Ｈ）結合、シリコン−窒素（Ｓｉ−Ｎ）結合などが残留している。
【００４６】
次に、所定条件（例えば６５℃、１０分〜数十分）で温水処理を行う。この温水処理により、ポリシラザン膜４ｂ内の炭素、窒素等、トランジスタ特性に悪影響を与える虞のある不要物の脱離を行う。次に、温水処理されたポリシラザン膜４ｂを過酸化水素水および硫酸溶液で処理する。
【００４７】
次に、図１２に示すように、ポリシラザン膜４ｂの上面上にＢＰＳＧ膜４ｃを所定膜厚（数十ｎｍ（例えば８０ｎｍまたはそれ以上））でＣＶＤ法により堆積する。次に、水蒸気酸化によるポリシラザン膜４ｂの高温熱処理に代えて、ＢＰＳＧ膜４ｃを第１温度より高い第２温度（例えば８５０℃）でメルト処理を行いリフロー（軟化）し、ポリシラザン膜４ｂに対して高温熱処理を施す。このとき、ＢＰＳＧ膜４ｃはキャップ膜として機能し、ポリシラザン膜４ｂ事体に亀裂が入る現象を抑制することができる。さらに、このＢＰＳＧ膜４ｃの堆積処理、リフロー効果を発揮させることにより前述工程にて生じた段差Ｈ１を低減できることができる（図１２の段差Ｈ２参照）。このような工程を経てポリシラザン膜４ｂがＳＯＧ膜としての良質なシリコン酸化膜（塗布型絶縁膜４ａ）に転換される。
【００４８】
次に、図１３に示すように、ＣＭＰ（Chemical Mechanical Polish）法により、シリコン窒化膜２３をストッパーとしてＢＰＳＧ膜４ｃを除去すると共に塗布型絶縁膜４ａを平坦化し、素子分離溝３内の塗布型絶縁膜４ａを素子分離絶縁膜４として構成する。
【００４９】
次に、図１４に示すように、希弗酸（ダイリュートフッ酸）処理によってメモリセル領域Ｍにおける素子分離絶縁膜４をエッチバックし、素子分離絶縁膜４の上面４ｚをシリコン基板２とゲート絶縁膜５との界面付近（界面より上方または下方）に位置するように調整し、次に、ホット燐酸処理によってシリコン窒化膜２３を剥離する。メモリセル領域Ｍにおける素子分離絶縁膜４の上面４ｚの落とし込み処理は、メモリセルのカップリング比確保のために行われる。
【００５０】
次に、図１５に示すように、ゲート間絶縁膜７をＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ラジカル窒化処理等を用いることにより形成する。次に、ポリシリコンを薄くＣＶＤ法により堆積し（図示せず）、高耐圧トランジスタＨＶＴｒ、低耐圧トランジスタＬＶＴｒ、選択ゲートトランジスタＴｒｓ用のゲート間絶縁膜７に開口７ａを形成し、次に、ゲート間絶縁膜７上に導電層８を制御ゲート電極ＣＧ用に形成する。
【００５１】
次に、図３Ｂおよび図３Ｃに示すように、導電層８、ゲート間絶縁膜７、多結晶シリコン層６を異方性エッチング処理によって分断領域ＧＶにおいて分断加工処理を行う。尚、導電層８を構成するシリコンの金属による上部シリサイド化工程は、適用する金属材料等に応じて分断領域ＧＶを形成する前または後の何れに行っても良い。このような工程を経て、各トランジスタＨＶＴｒ、Ｔｒｍのゲート電極ＨＶＧ、ＭＧを加工形成できる。
【００５２】
次に、各トランジスタのＨＶＴｒ、Ｔｒｍのソース／ドレイン領域２ａ、２ｂをそれぞれ形成するためのイオンインプランテーション処理などを行い、図示しないスペーサ、コンタクト領域、層間絶縁膜、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、その上層のビット線ＢＬなどの配線層を形成することでフラッシュメモリ装置１を構成できる。
【００５３】
本実施形態によれば、素子分離溝３内の素子分離絶縁膜４による埋込技術として、埋込過水素化シラザン重合体を含む溶液を塗布した後ポリシラザン膜４ｂを形成し、このポリシラザン膜４ｂ上にＢＰＳＧ膜４ｃを堆積しているため、キャップ材としての効果が得られる。しかもＢＰＳＧ膜４ｃをメルト処理しているため、リフローによって段差部分を低減し応力を緩和することができ亀裂を防止できる。また、ＢＰＳＧ膜４ｃを堆積することにより素子分離溝３内に塗布するポリシラザン膜４ｂの量を減らすことができる。
【００５４】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ｐ型のシリコン基板２を適用したが、ｎ型のシリコン基板２の上にｐウェルを形成したシリコン基板を適用しても良いし、他種類の半導体基板を適用しても良い。
ポリシラザン膜４ｂのキャップ膜としてＢＰＳＧ膜４ｃを適用し、当該ＢＰＳＧ膜４ｃを堆積し当該ＢＰＳＧ膜４ｃをリフロー処理する工程に代えて、ｄ−ＴＥＯＳ（プラズマＴＥＯＳ）膜を堆積する工程を設けることによって段差を低減させるようにしても良い。
【００５５】
素子分離絶縁膜４を、ポリシラザン膜４ｂと化学気相成長（ＣＶＤ）法で成膜されたＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜、ＨＤＰ（High Density Plasma）膜などとの積層構造により構成されていても良い。
ＮＡＮＤ型のフラッシュメモリ装置に適用したが、幅広および幅狭な素子分離領域Ｓｂが混在する半導体装置であれば、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、ＤＲＡＭ(Dynamic-RAM)、ＰＳＲＡＭ(Pseudo-SRAM)等に適用しても良い。
ゲート間絶縁膜７として、アルミナ（Ａｌ２Ｏ３）などの高誘電体絶縁膜について酸化膜または／および窒化膜を上下に挟んだ積層構造を適用したが、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）などを適用しても良い。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態を模式的に示すフラッシュメモリ装置のメモリセル領域の電気的構成の一部を示す図
【図２Ａ】メモリセル領域の一部を模式的に示す平面図
【図２Ｂ】周辺回路領域のトランジスタ構造を模式的に示す平面図
【図３Ａ】図２ＡにおけるＡ−Ａ線に沿って模式的に示す断面図
【図３Ｂ】図２ＡにおけるＢ−Ｂ線に沿って模式的に示す断面図
【図３Ｃ】図２ＢにおけるＣ−Ｃ線に沿って模式的に示す断面図
【図４】一製造工程を模式的に示す断面図（その１）
【図５】一製造工程を模式的に示す断面図（その２）
【図６】一製造工程を模式的に示す断面図（その３）
【図７】一製造工程を模式的に示す断面図（その４）
【図８】一製造工程を模式的に示す断面図（その５）
【図９】一製造工程を模式的に示す断面図（その６）
【図１０】一製造工程を模式的に示す断面図（その７）
【図１１】一製造工程を模式的に示す断面図（その８）
【図１２】一製造工程を模式的に示す断面図（その９）
【図１３】一製造工程を模式的に示す断面図（その１０）
【図１４】一製造工程を模式的に示す断面図（その１１）
【図１５】一製造工程を模式的に示す断面図（その１２）
【符号の説明】
【００５７】
図面中、３は素子分離溝、４ｂはポリシラザン膜、４ｃはＢＰＳＧ膜（キャップ膜）を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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