(57)【要約】【課題】PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末を提供する。【解決手段】PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことにより、PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末の提供を実現できる。【選択図】図１
2009033646.tif 000002
【特許請求の範囲】
【請求項１】
PLL回路と、入力画像データの解像度を判定する判定回路と、前記解像度に応じて前記PLL回路の設定を行う設定回路とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記判定回路は、前記入力画像データに同期して入力される基準信号を用いて前記解像度を判定することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記判定回路は、周波数データをコードとして画像データパスより前記画像データを入力することで前記解像度を判定することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記判定回路は、周波数の切替を認識し、前記PLL回路の設定を変更することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、周波数の切替時に前記PLL回路のPLL発振周波数を維持する回路構成を持つことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、周波数の切替時に任意の設定時間において前記PLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことを特徴とする半導体装置。
【請求項８】
請求項１から７のいずれか１項記載の半導体装置を無線高周波部に用いたことを特徴とする携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いた携帯端末に関し、特にPLL回路を用いた半導体装置及びそれを用いた携帯端末に関する。
【背景技術】
【０００２】
PLL回路を用いた半導体装置としては、高速モードと通常モードとを備えたPLL回路において安定したロック波形を得ることができるようにモード切替信号を生成するPLL回路のモード制御回路及び半導体装置が提案されている。
この半導体装置は、モード制御回路は、モード切替SWを、予め設定した位相差内にアップパルス信号PR及びダウンパルス信号PPの位相が入ってきた場合に高速モードから通常モードに切り替え、かつ通常モードに固定するように生成するようになっている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２６７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、画像転送を例に挙げると、今後解像度がより高く、より高速なデータ転送が必要となる。
しかし、解像度が低くてもよいアプリケーションなどもある為、データ転送速度に対応したPLL制御回路設定が必要となってくる。
従来技術では、PLL回路に入力される周波数が一定であり、周波数を切替える時は一度PLL回路をPLL状態（一定の周波数で発振する状態）からSLP状態（スリープ状態：待機状態）にしてから再設定しなおすことがなされていた。このため、PLL回路の発振周波数を任意に設定することができなかった。
そこで、本発明の目的は、PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、本発明の請求項１記載の発明は、PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことを特徴とする。
【０００５】
請求項２記載の発明は、請求項１記載の発明において、前記判定回路は、前記入力画像データに同期して入力される基準信号を用いて前記解像度を判定することを特徴とする。
【０００６】
請求項３記載の発明は、請求項１記載の発明において、前記判定回路は、周波数データをコードとして画像データパスより前記画像データを入力することで前記解像度を判定することを特徴とする。
【０００７】
請求項４記載の発明は、請求項１記載の発明において、前記判定回路は、周波数の切替を認識し、前記PLL回路の設定を変更することを特徴とする。
【０００８】
請求項５記載の発明は、請求項１記載の発明において、周波数の切替時に前記PLL回路のPLL発振周波数を維持する回路構成を持つことを特徴とする。
【０００９】
請求項６記載の発明は、請求項１記載の発明において、周波数の切替時に任意の設定時間においてPLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことを特徴とする。
【００１０】
請求項７記載の発明は、請求項１記載の発明において、PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことを特徴とする。
【００１１】
請求項８記載の発明は、請求項１から７のいずれか１項記載の半導体装置を無線高周波部に用いた携帯端末であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことにより、PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末の提供を実現できる。
【発明を実施するための最良の形態】
【００１３】
本発明に係る半導体装置の一実施の形態は、PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことを特徴とする。
【００１４】
上記構成によれば、入力画像データの解像度を判定し、その解像度に応じてPLL回路の設定を行うことにより、リファレンスクロックを入力することでPLL回路の設定を任意に行うことができる。
【００１５】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、判定回路は、入力画像データに同期して入力される基準信号を用いて解像度を判定することを特徴とする。
【００１６】
上記構成によれば、入力画像データに同期して入力される基準信号を用いて解像度を判定することにより、リファレンスクロックを入力することでPLL回路の設定を任意に行うことができる。
【００１７】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、判定回路は、周波数データをコードとして画像データパスより画像データを入力することで解像度を判定することを特徴とする。
【００１８】
上記構成によれば、判定回路が周波数データをコードとして画像データパスより画像データを入力することで解像度を判定するので、PLL回路の設定を任意に行うことができることに加え、信号線を減らすことができる。
【００１９】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、判定回路は、周波数の切替を認識し、PLL回路の設定を変更することを特徴とする。
【００２０】
上記構成によれば、判定回路は、周波数の切替を認識し、PLL回路の設定を変更することにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。
【００２１】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、周波数の切替時にPLL回路のPLL発振周波数を維持する回路構成を持つことを特徴とする。
【００２２】
上記構成によれば、周波数の切替時にPLL回路のPLL発振周波数を維持する回路構成を持つことにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。
【００２３】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、周波数の切替時に任意の設定時間においてPLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことを特徴とする。
【００２４】
上記構成によれば、周波数の切替時に任意の設定時間においてPLL回路をPLL状態からSLP状態へ遷移させる回路構成を持つことにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。
【００２５】
本発明に係る半導体装置の他の実施の形態は、上記構成に加え、PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことを特徴とする。
【００２６】
上記構成によれば、PLL回路をSLP状態からPLL状態に復帰する際にも周波数の判定を行う回路構成を持つことにより、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。
【００２７】
本発明に係る携帯端末の一実施例は、上記いずれかの半導体装置を無線高周波部に用いたことを特徴とする。
【００２８】
上記構成によれば、上記いずれかの半導体装置を無線高周波部に用いたことにより、画像情報の送受信を効率よく行うことができる。
【００２９】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【実施例１】
【００３０】
本発明に係る半導体装置に用いられるPLL制御回路の一実施例の構成を図１に示す。
図１に示すPLL制御回路１−１は、PLL回路３と、M分周器２と、N分周器４とで構成されている。PLL制御回路１−１は、M分周器２とN分周器４とで構成される設定回路で解像度に応じてPLL発振周波数を設定する。PLL回路３は、図示しない位相比較器、ループフィルタ、電圧制御発振器を有し、N分周器４とでPLL発振を行う。
すなわち、本発明に係る半導体装置のPLL回路のN分周器４は設定回路のN分周器４を兼ねている。N分周器４がPLL回路３の外部にて構成されているのは解像度により切替が必要な為である。
【００３１】
PLL制御回路１−１は、通常、入力されるリファレンスクロックの周波数を示すモード設定信号があると考えられる。図示しない前段のLSI（Large Scale Integrated circuit：大規模集積回路）よりモード設定信号が入力されているのであれば問題ない。
【００３２】
しかしモード設定信号が入力されていない場合を考慮する必要がある。
そこで、モード設定信号が入力されていないPLL制御回路を図２に示す。以下、図１に示したPLL制御回路と同様の要素には共通の符号を用いた。
図２は本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。
図２に示すPLL制御回路１−２は、PLL回路３と、M分周器２と、N分周器４と、入力画像データの解像度を判定するREFCLK判定回路５と、帰還CLK制御回路６とで構成されている。
REFCLK判定回路５は、図示しないロジック回路で構成されており、例を挙げると、QVGA及びVGAにおいて、水平方向の画素数に差がありREFCLKが画素周期を表すためそれをカウントすることで解像度が異なるデータ入力であることを判別する構成となっている。
設定回路は、M分周器２と、N分周器４と、入力画像データの解像度を判定するREFCLK判定回路５と、帰還CLK制御回路６とで構成されており、REFCLK判定回路５で入力されたデータ解像度を判断し、それにあわせたPLL設定を行う回路構成である。
【００３３】
図２に示す基準信号とは、画像情報の画像サイズを表す信号であり、垂直方向幅(以降はVsync)及び水平方向幅(以降はHsync)のことを意味している。
データとは、図示しない前段LSIより入力される画像データそのものを意味する。それぞれを利用してREFCLK判定回路を実現する。
まず、REFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートを図３に示す。
Hsync,Vsyncのアクティブ論理は"H""L"どちらであっても問題はない。転送される１ライン分の画像データ解像度の違いにより、Hsyncのアサート幅が変わってくることから、REFCLKによるカウンタ値にて入力周波数を判定しPLL制御回路の設定を行う。
【００３４】
入力周波数の判定からPLL制御回路の設定までのタイミングチャートを図４に記す。
図４中、Taが示しているのは、非画像領域である。非画像領域Taは画像に影響がないため、この期間内で周波数判定を行うのが好ましい。TaはPLL制御回路の設定からPLL回路のロックまでの期間を示している。
ここで、PLL回路のロックとは、位相比較の対象である２つのクロックの周波数が一致し、かつ、位相が一致していることを意味する。
Tbは水平方向１ラインを意味し、Cregは画像解像度の差異を判定する設定値が任意に設定できる。Cregは解像度の差異を判定するのに必要な値であり、例えば、QVGAなら１ラインに２４０画素、VGAなら１ラインに480画素とした場合、解像度を判定する値を300、350、400と任意に設定することで、解像度の判定が行える事を示す。
【００３５】
ここで、１ラインをリファレンスクロックでカウントした結果Cqv（REFCLK１周期＝１画素という意味であり、REFCLKをカウントすることが解像度の差異を判定することが可能となる。非画像領域の１ラインで実施している。）をCregと比較することで、
Creg  ＜  Cqv    …(１)
なら、本転送は解像度が高い転送であると判定できる。
これとは逆に、
Creg  ＞  Cqv    …(２)
であれば、本転送は解像度が低い転送であると判定ができる。
【００３６】
解像度を判断した後、A期間において、図２における帰還CLK制御回路６、N分周器４、及びM分周器２の設定を行い、その後PLL回路３のSLP状態を解除する。Vsyncがアサートされるまでの時間は非画像領域のライン数分となる。図２の帰還CLK制御回路５と、N分周器４と、M分周器２との設定方法に関しては、それぞれのモジュールにあらかじめ用意してある設定テーブル（図示せず。）から選択することができる。尚、SLP状態は待機状態であり、REFCLKのアクセスが止まった場合、またはPLL回路３が発振する必要が無い状態を示す。尚、テーブル自体は図に示していないが、図１０のREFCLK判定回路内部に構成されていると言う意味である。PLL回路３が一旦SLP状態になってから再度PLL回路３の発振が必要になった際（PLL状態に移行する必要が生じたとき）、同じ解像度であるのか？異なる解像度であるのか？を判定する回路構成の違いを記している。
【実施例２】
【００３７】
また、画像データにどちらの解像度転送なのかを示す指定コードを入力することでPLL制御回路を任意に設定することが可能となる。
図５にREFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートの他の一例を記す。
Vsyncがディアサートされている領域すなわち非画像領域において、前段のLSIより指定コードを画像データパス（図５のC領域：これは、内部でカウントし判定するのではなく、非画像領域期間CにてPLL設定回路をセットする為に画像のデータバスを使用しているという意味、供給元は図示しないCPUでもよい）を利用して入力する。
リファレンスクロックにてデータをサンプリングし、指定コードを認識することにより入力されている転送データの解像度を判定する回路（図９）である。指定コードと呼ぶものは、非画像領域にて次に転送される周波数情報を保持している。
例）  00000000 …前転送と同様
00001111 …設定テーブル１を選択
11110000 …設定テーブル２を選択
コードのBit幅は1ラインの画素数を超えなければ何Bitであっても構わない。
図５のD領域は、PLL制御回路設定後、PLL回路３がロックするまでの期間を示している。
【００３８】
ここで、本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成を図９に示す。
図９に示すPLL制御回路１−３と図２に示したPLL制御回路１−２との相違点はREFCLK判定回路５の代わりにコード判定回路７を用いた点である。
コード判定回路７は、周波数データをコードとして画像データパスより画像データを入力することで解像度を判定する機能を有する。
【００３９】
図６は解像度が異なる画像データの転送が続けて行われる際のタイミングチャートの一例を示している。
図中にStateAと示すのは、解像度の低い画像データの転送状態を示し、StateBは解像度が異なる画像データの転送を行う際にリファレンスクロックが停止している状態を示し、StateCは解像度が高い画像データの転送が行われている状態を意味している。StateCに移行し解像度の判定からPLL回路３のロックまでは前記した図４の説明と同様である。
【実施例３】
【００４０】
ここで、StateBの状態においてリファレンスクロックが停止した際、PLL回路３の状態を図７のタイミングチャートに記すと、
Set １：PLL回路３の発振周波数を維持した状態（ロックした状態）
Set ２：PLL回路３の完全なSLP状態
が考えられる。StateBの時間が決まっていない場合、PLL回路３の発振周波数を設計者が任意に設定する事が可能な構成となっている。リファレンスクロックのエッジと帰還回路からのエッジにより位相比較されているが、リファレンスクロックの入力が停止した時にも帰還回路からのエッジは戻ってくる為、図２の帰還CLK制御回路６にて、リファレンスクロックの状態を示す信号を認識すると帰還信号のエッジがマスクされる回路構成を取る。
【００４１】
図７はPLL R，PLLV、PLLFo、とCounterとの関係を示すタイミングチャートの一例である。
ここで、REFCLKが入ってこなくなった場合、帰還信号はREFCLKに関係なくPLL回路の図示しない位相比較器に戻ってくる。位相比較はエッジにてロック状態へ移行しようするので、REFCLKが入らないで、帰還信号だけ入ってくると、PLL回路自体がロックしていないと判定してロック状態を解除してしまう。
帰還信号が１パルスでも入ると、PLL回路の位相比較器が反応してしまう為、REFCLKが入らなくなったと同時に帰還信号もPLL回路３に戻らないようにマスク処理をしていると言う意味である。
REFCLKも帰還信号も入力されない状態の場合、PLL回路はエッジが来ないため位相比較することなくしばらくは、ロック状態を維持するような動作を行う。以上がマスク処理を施す回路の説明である。
【００４２】
また、図７のSet１期間は、PLLの発振状態を維持しながらFo(逓倍後のCLK)にてカウンタされる。
ここで、本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成を図１０に示す。
図１０に示すPLL制御回路１−４と図２に示したPLL制御回路１−２との相違点は、REFCLK判定回路５の出力がPLL回路３にも入力される点である。
図１０に示すPLL制御回路１−４は、設計者が図１０のREFCLK判定回路５で任意に設定した値と一致した際にSet２のPLL回路３をPLL状態からSLP状態へと移行する回路構成である。
Set１の期間内にリファレンスクロックが動き始めると、図１０のREFCLK判定回路５で解像度の判定を行い、リファレンスクロックの周波数にあわせたPLL制御回路１０４の設定を行った後にPLL_R,PLL_Vにエッジが入力される回路構成である。この回路構成を持つことで、PLL回路３のロックアップタイムが短縮する事を可能とする。
【００４３】
PLL回路３がSLP状態からPLL状態に復帰する場合のタイミングチャートを図８に示す。
StateDの状態は、PLL回路３自体はSLP状態でPLL制御回路の値もSLP状態前の状態を保持している。StateEはリファレンスクロックが入ってきたことを認識し、PLL制御回路を初期化するか、あるいは前の状態のままでよいかを判定する期間である。
図１０のREFCLK判定回路内にて設定テーブルを持っており、設定を変わるか比較する回路がある。StateFは、判定の結果を受けPLL制御回路を設定する。StateGは、リファレンスクロックに対し必要な逓倍数のクロックが出力され、使用できる状態を意味する。
【実施例４】
【００４４】
図１１は本発明に係る半導体装置を用いた携帯端末の一実施例を示す概念図である。
同図に示す携帯端末としての携帯電話10は、主にアンテナ11と、電波を受発信する無線高周波部12と、音声信号を処理し、通信手順の制御を行うベースバンド部19とで構成されている。無線高周波部12は信号処理の基準となる図１、２、９、１０のいずれかに示したPLL制御回路と、受信アナログ部13を構成するLNA（Low Noise Amplifier：低雑音増幅器）、ミキサ、IF（中間周波数）アンプ、送信アナログ部15を構成するIF変調、ミキサ、パワーアンプ、送受信切り替えスイッチ14等からなる。
【００４５】
ベースバンド部19は、CPU（Central Processing Unit：中央演算処理装置）20、DSP（Digital Signal Processor）21、モデム22、AD／DAコンバータ23で構成されている。ベースバンド部19には画像処理部18、メモリ24、スピーカ27、マイクロフォン28、キー29が接続されている。
メモリ24はフラッシュメモリ25及びSRAM26からなる。画像処理部18にはカメラ16及びLCD17が接続されている。
本携帯端末は、PLL制御回路を有する半導体装置を高周波部に用いたことにより、画像情報の送受信を効率よく行うことができる。
【００４６】
以上において、請求項１と請求項２の半導体装置においては、入力されるリファレンスクロックを入力することでPLLの設定を任意に行うことが可能となる。請求項３の半導体装置においては、PLLの設定を任意に行うことができることに加え、信号線を減らすことが可能となる。請求項４、請求項５、請求項６、請求項７の半導体装置においては、リファレンスクロックが一定の周波数入力、周波数の変化、完全停止、リファレンスクロックが停止する時間に関わらず、必要とする発振周波数を得ることが可能となる。また、請求項１〜７のいずれかに記載の半導体装置を高周波部に用いたことにより、画像情報の送受信を効率よく行うことができる。
【００４７】
以上において、前段コントローラより転送される画像データCLK周波数を、画像領域を示す制御信号とPLL回路に入力されるリファレンスクロックとを元に入力周波数の周波数判定を行った後に、PLL制御回路の設定を行うことが可能となり、画像データにコードを付加しPLL制御回路の設定を行うことが可能となり、電源立ち上げ時及び、PLL回路がSLP状態から復帰する場合もPLL回路がロックする為に必要なPLL制御回路の設定を行うことが可能となる。
【産業上の利用可能性】
【００４８】
本発明は、携帯端末などのデータ通信装置に利用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る半導体装置に用いられるPLL制御回路の一実施例の構成図である。
【図２】本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。
【図３】REFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートの一例である。
【図４】入力周波数の判定からPLL制御回路の設定までのタイミングチャートである。
【図５】REFCLK , Hsync , Vsyncと入力画像データとの関係を示すタイミングチャートの他の一例である。
【図６】解像度が異なる画像データの転送が続けて行われる際のタイミングチャートの一例を示す図である。
【図７】PLL R，PLLV、PLLFo、とCounterとの関係を示すタイミングチャートの一例である。
【図８】PLL回路がSLP状態から復帰する場合のタイミングチャートの一例である。
【図９】本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。
【図１０】本発明に係る半導体装置に用いられるPLL制御回路の他の実施例の構成図である。
【図１１】本発明に係る半導体装置を用いた携帯端末の一実施例を示す概念図である。
【符号の説明】
【００５０】
１−１〜１−４    PLL制御回路
２    M分周器
３    PLL回路
４    N分周器
５    REFCLK判定回路
６    帰還CLK制御回路
７    コード判定回路
【図１】
2009033646.tif 000003
【図２】
2009033646.tif 000004
【図３】
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【図４】
2009033646.tif 000006
【図５】
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【図６】
2009033646.tif 000008
【図７】
2009033646.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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