(57)【要約】【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。【選択図】図４
2009033029.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行方向および列方向に配置されたメモリアレイと、
各列のメモリセルに対応して形成された複数のビット線と、
を有する半導体記憶装置であって、
上記ビット線が、複数の配線層に分散して形成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記ビット線は、各配線層内で均等なピッチに形成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置であって、
上記ビット線は、
２層の配線層に分散して形成され、
各配線層内で、上記メモリセルの２倍のピッチに形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置であって、
同一の配線層内で隣接するビット線の間に、所定の電位の他の配線が形成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置であって、
上記ビット線が形成される複数の配線層の間に、半導体からなるワード線を裏打ちするワード線裏打ち配線が形成された配線層が設けられていることを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置であって、
上記メモリセルが形成される基板に平行な方向の位置関係において互いに隣接する上記ビット線が、それぞれ互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置であって、
行方向に隣接する各メモリセルに対応する上記ビット線が、それぞれ互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置であって、
上記ビット線は、各配線層内で均等なピッチに形成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置であって、
上記ビット線は、互いに異なる配線層に形成されたピット線における、メモリセルが形成される基板に平行な方向の位置が、上記均等なピッチの１／２だけずれて形成されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項８の半導体記憶装置であって、
同一の配線層内で隣接するビット線の間に、所定の電位の他の配線が形成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１の半導体記憶装置であって、
上記複数のビット線は、メインビット線とサブビット線とに階層化され、
上記メインビット線が、複数の配線層に分散して形成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１の半導体記憶装置であって、
上記複数のビット線は、２本ずつが折り返しビット線構造の相補ビット線対を構成し、
各相補ビット線対を構成するビット線は、それぞれ互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１の半導体記憶装置であって、
上記複数のビット線は、２本ずつが折り返しビット線構造の相補ビット線対を構成し、
メモリセルが形成される基板に平行な方向の位置関係において互いに隣接する上記相補ビット線対が、それぞれ互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１３の半導体記憶装置であって、
各相補ビット線対を構成するビット線は、それぞれ上記メモリセルと同じピッチに形成されるとともに、
同一の配線層内で互いに隣接する２対の相補ビット線対における、互いに他の相補ビット線対に近接する側のビット線のピッチが、それぞれ上記メモリセルのピッチの３倍になるように形成されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置であって、
上記ビット線は、メモリセルが形成される基板に平行な方向の平面に投影したときの位置が、それぞれ上記メモリセルと同じピッチになるように形成されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項１４の半導体記憶装置であって、
上記メモリセルの３倍のピッチで配置されるビット線の間に、所定の電位の他の配線が形成されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項４、請求項１０、および請求項１６のうち何れか１項の半導体記憶装置であって、
各配線層内における上記ビット線および上記他の配線が、上記メモリセルと同じピッチになるように形成されていることを特徴とする半導体記憶装置。
【請求項１８】
請求項４、請求項１０、および請求項１６のうち何れか１項の半導体記憶装置であって、
上記他の配線は、所定の固定電位に保たれることを特徴とする半導体記憶装置。
【請求項１９】
請求項１８の半導体記憶装置であって、
上記所定の固定電位は、メモリセルからビット線に読み出された信号を増幅するセンスアンプに電圧を供給する電源配線の電位であり、上記電源配線のメッシュ配線構造が形成されていることを特徴とする半導体記憶装置
【請求項２０】
請求項４、請求項１０、および請求項１６のうち何れか１項の半導体記憶装置であって、
上記他の配線は、メモリセルからビット線に読み出された信号を増幅する少なくとも２つのセンスアンプに共通に設けられ、上記センスアンプから出力されるデータを伝送するデータ線であることを特徴とする半導体記憶装置
【請求項２１】
請求項１６の半導体記憶装置であって、
上記他の配線は、メモリセルからビット線に読み出された信号を増幅する少なくとも２つのセンスアンプに共通に設けられ、上記センスアンプから出力されるデータを伝送するデータ線であって、
上記データ線は、上記ビット線よりも配線幅が広く形成されていることを特徴とする半導体記憶装置。
【請求項２２】
請求項１１の半導体記憶装置であって、
さらに、上記メモリセルを選択的にサブビット線に接続するセル選択トランジスタと、上記サブビット線を選択的にメインビット線に接続するサブビット線選択トランジスタとを有し、
上記セル選択トランジスタのゲート幅は、サブビット線選択トランジスタのゲート幅と等しく、セル選択トランジスタのゲート長は、サブビット線選択トランジスタのゲート長よりも長く形成されていることを特徴とする半導体記憶装置。
【請求項２３】
複数のメモリセルが行方向および列方向に配置されたメモリアレイと、
各列のメモリセルに対応して形成された複数のビット線と、
を有する半導体記憶装置であって、
上記複数のビット線は、メインビット線とサブビット線とに階層化されるとともに、
さらに、上記メモリセルを選択的にサブビット線に接続するセル選択トランジスタと、上記サブビット線を選択的にメインビット線に接続するサブビット線選択トランジスタとを有し、
上記セル選択トランジスタのゲート幅は、サブビット線選択トランジスタのゲート幅と等しく、セル選択トランジスタのゲート長は、サブビット線選択トランジスタのゲート長よりも長く形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）や、スタティックＲＡＭ（ＳＲＡＭ）、フラッシュメモリなどの半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置としては、例えばメモリセルの数に対するセンスアンプの数を低減するために、１対の主ビット線対に対して複数対の副ビット線対が設けられた、いわゆる階層ビット線構造のＤＲＡＭが知られている（例えば、特許文献１参照。）。
【０００３】
この種のＤＲＡＭは、例えば、図１３に模式的に示すように、メインメモリアレイ領域ＭＭに、例えばメインビット線／ＭＢＬ２等の長さに対して、ほぼ均等に分割された長さの４本のサブビット線／ＳＢＬ２０〜／ＳＢＬ２３等が配置される。各メインビット線は、図示しないセンスアンプに接続され、メモリセルから読み出された信号がセンス増幅されるようになっている。
【０００４】
上記サブビット線、およびメインビット線は、図示しないメモリセルと同じピッチに配置される。より詳しくは、例えば図１３における切断面Ｙでの断面を図１４に示すように、ワード線ＷＬ０（〜ＷＬ２５５）とワード線裏打ち配線ＷＬ０＿Ｍ（〜ＷＬ２５５＿Ｍ）との間に、サブビット線ＳＢＬ００〜ＳＢＬ０３…／ＳＢＬｎ０〜／ＳＢＬｎ３、およびメインビット線ＭＢＬ０〜／ＭＢＬｎが、それぞれ等間隔で上下に重なるように配置される。
【０００５】
上記のようなＤＲＡＭでは、メモリセルからデータが読み出される際の読み出し電圧ΔＶは、
ΔＶ＝｛１／（１＋Ｃｂ／Ｃｓ）｝×ＶＤＤ／２−Ｖｎｏｉｓｅ  で表される。ここで、
Ｃｂ        ：メインビット線とサブビット線の寄生容量の合計（ビット線負荷容量）
Ｃｓ        ：メモリセルの蓄積容量
ＶＤＤ      ：電源電圧
Ｖｎｏｉｓｅ：カップリングノイズ等によって失われる信号電圧
である。
【０００６】
上記ビット線負荷容量Ｃｂは、図１４に併せて示すように、例えばメインビット線ＭＢＬ１の配線間の寄生容量を例に挙げると、サイドカップリング容量Ｃｃ、オーバーラップ容量Ｃｏ、フリンジ容量Ｃｆの合計となる。
【特許文献１】特開平６−３４９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体記憶装置では、例えば、配線ピッチの微細化に伴って読み出し電圧ΔＶが低下し、安定動作させることが困難になるという課題を有していた。すなわち、配線ピッチが微細化すると、特にサイドカップリング容量Ｃｃが増大し、これ自体の影響とともに、カップリングノイズも増大することによって、読み出し電圧ΔＶの低下を招く。この影響は、上記のような階層ビット線構造における主ビット線や、階層ビット線構造でない場合のビット線のように、配線長が比較的長い場合には特に大きくなる。
【０００８】
本発明は、かかる点に鑑みてなされたものであり、例えば配線ピッチが微細化しても、読み出し電圧の低下を抑えることなどが容易にできるようにすることを目的としている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明は、
複数のメモリセルが行方向および列方向に配置されたメモリアレイと、
各列のメモリセルに対応して形成された複数のビット線と、
を有する半導体記憶装置であって、
上記ビット線が、複数の配線層に分散して形成されていることを特徴とする。
【００１０】
これにより、ビット線が単一の配線層に形成される場合に比べて、隣接するビット線のピッチを長くすることが容易にできる。それゆえ、サイドカップリング容量を低減し、カップリングノイズの影響を低減することなどが容易にできる。
【発明の効果】
【００１１】
本発明によれば、例えば配線ピッチが微細化しても、読み出し電圧の低下を抑えることなどが容易にできる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００１３】
《発明の実施形態１》
実施形態１として、階層ビット線構造、折り返しビット線構造、およびワード線裏打ち方式のＤＲＡＭについて説明する。
【００１４】
図１は、ＤＲＡＭの要部の立体構造を模式的に示す斜視図、
図２は、図１のＸ１ａ断面図（メインビット線ＭＢＬ２の位置での縦断面）、
図３は、図１のＸ１ｂ断面図（メインビット線／ＭＢＬｎの位置での縦断面）、
図４は、図１のＹ１断面図（ワード線ＷＬ０の位置での縦断面）である。
【００１５】
（ＤＲＡＭの概略構成）
このＤＲＡＭは、メインメモリアレイＭＭに、例えばｎ＋１ビット×２５６ワードの記憶素子（メモリセル）を有している。記憶データを入出力するためのビット線は、メインビット線ＭＢＬ０〜ＭＢＬｎ、／ＭＢＬ０〜／ＭＢＬｎと、上記メインビット線の長さに対して４分割された長さのサブビット線ＳＢＬ００〜ＳＢＬ０３…／ＳＢＬｎ０〜／ＳＢＬｎ３とから成る階層ビット線構造を有し、図１に示すように配置された折り返しビット線構造が形成されている。
【００１６】
各メインビット線（例えばＭＢＬ２、／ＭＢＬｎ）は、図２、図３に示すように、スイッチ素子（階層スイッチ）ＳＷ０〜ＳＷ３を介して、何れかのサブビット線ＳＢＬ２０〜ＳＢＬ２３、／ＳＢＬｎ０〜／ＳＢＬｎ３に選択的に接続されるようになっている。各メインビット線は、また、図示しないセンスアンプに接続されている。センスアンプの出力は、例えば図示しないグローバルデータ線およびメインアンプを介して出力されるようになっている。
【００１７】
ワード線ＷＬ０〜ＷＬ２５５は、上記メインおよびサブビット線に垂直な方向に配置されている。これらのワード線ＷＬ０〜ＷＬ２５５は、例えばはポリシリコン等で形成され、図示しない複数のシャント領域で、アルミニウムやカッパ等の金属で形成されたワード線裏打ち配線ＷＬ０＿Ｍ〜ＷＬ２５５＿Ｍに接続されている。
【００１８】
図示しないメモリセルは、各サブビット線ＳＢＬ００…とワード線ＷＬ０…との交差位置付近に形成されている。
【００１９】
（各配線の配線層）
サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。詳しくは、メインビット線ＭＢＬ０〜ＭＢＬｎは、第２メタルで形成され、メインビット線／ＭＢＬ０〜／ＭＢＬｎは、第３メタルで形成されている。すなわち、これらのメインビット線は、図４に示すように千鳥状に配置されている。
【００２０】
また、ワード線裏打ち配線ＷＬ０＿Ｍ〜ＷＬ２５５＿Ｍは、さらに上層の第４メタル（第４金属配線層）で形成されている。
【００２１】
ここで、メインビット線ＭＢＬ０〜ＭＢＬｎと、スイッチ素子ＳＷ０〜ＳＷ３（図２）とは、コンタクトＣ１、Ｃ２、および第１メタルの中継配線Ｗ１を介して接続されている。また、メインビット線／ＭＢＬ０〜／ＭＢＬｎと、スイッチ素子ＳＷ０〜ＳＷ３（図３）とは、コンタクトＣ１〜Ｃ３、および第１、第２メタルの中継配線Ｗ１、Ｗ２を介して接続されている。
【００２２】
（配線間容量）
上記のようにメインビット線が第２、第３金属配線層に分散して形成されることにより、隣接するメインビット線のピッチは、図４に示すように、サブビット線のピッチ（すなわちメモリセルのピッチ、またはメインビット線が単一の配線層に形成される場合のメインビット線ピッチ）の２倍になる。このように各メインビット線が複数の配線層にほぼ均等な配線本数で、かつほぼ均等な配線ピッチで配置されることにより、例えばメモリセルのピッチが微細化される場合でも、メインビット線ＭＢＬ０〜ＭＢＬｎ間等のサイドカップリング容量Ｃｃ２ａ、およびメインビット線／ＭＢＬ０〜／ＭＢＬｎ間等のサイドカップリング容量Ｃｃ３ａを小さく抑えることが容易にできる。
【００２３】
また、図４に示すようにメインビット線ＭＢＬ０〜ＭＢＬｎ、／ＭＢＬ０〜／ＭＢＬｎが千鳥状に配置される場合（同図の左右方向に配置が１／２ピッチ分ずれている場合）には、例えばメインビット線ＭＢＬ０、／ＭＢＬ０間などのオーバーラップ容量も小さく抑えられる。なお、メインビット線ＭＢＬ０と／ＭＢＬ０等が重なるように配置して、オーバラップ容量が大きくなっても、隣接するメインビット線ＭＢＬ１、／ＭＢＬ１等からのカップリングノイズをより低減し得るようにしてもよい。
【００２４】
それゆえ、メインビット線の負荷容量を低減するとともに、カップリングノイズを低減することも容易にでき、チップ面積や消費電力のペナルティーなしに、十分な読み出し電圧を確保して安定動作を図ることが容易にできる。または、配線間距離を微細化したり、メインビット線の長さ方向のセル数を増大させて大容量化したりすることなども容易に可能になる。
【００２５】
また、例えばシステムＬＳＩに内蔵されるＤＲＡＭ等のように、他の回路部分を形成するために６〜７層など多くの配線層が形成される場合には、特に上記のようなメインビット用の２層の配線層を専用に設けることなく、読み出し電圧の確保等が可能になる。
【００２６】
《発明の実施形態２》
図５に示すように、実施形態１のＤＲＡＭにおける例えばメインビット線ＭＢＬ０、ＭＢＬ１の間や、メインビット線／ＭＢＬ０、／ＭＢＬ１の間などに、他の所定の配線ＳＬ１、ＳＬ２を配置してもよい。上記配線ＳＬ１、ＳＬ２は、例えば、各メインビット線ＭＢＬ０…が接続されるセンスアンプの電源またはグラウンドなどの固定電位源に接続される。なお、必ずしも上記のような常時固定された電位の電位源に限らず、必要時（少なくとも記憶データ読み出しのためにメインビット線電位が変動するときなど）にインピーダンスが十分に低い所定の電位の電位源であればよい。また、配線ＳＬ１、ＳＬ２が互いに接続された同電位の配線であってもよい。ここで、配線ＳＬ１は、前記実施形態１で図３を参照して説明したように第２メタルの中継配線Ｗ２（メインビット線／ＭＢＬ０〜／ＭＢＬｎとスイッチ素子ＳＷ０〜ＳＷ３とを接続するための配線）が形成される箇所では、設けられていなくてもよい。すなわち、そのような箇所は、メインビット線全長に対する比率が小さいので（例えば１／６４、１／３２、１／１６程度など）同様の効果を得ることができる。
【００２７】
上記のように構成される場合、各メインビット線ＭＢＬ０…と配線ＳＬ１、ＳＬ２との間に前記カップリング容量Ｃｃ２、Ｃｃ３の約２倍のカップリング容量Ｃｃ２ｂ、Ｃｃ３ｂが生じることになるが、配線ＳＬ１、ＳＬ２が固定電位等であればシールド配線として作用するので、ノイズの影響を低減し、やはり、十分な読み出し電圧を確保して安定動作を図ることなどが容易にできる。
【００２８】
また、配線ＳＬ１、ＳＬ２がセンスアンプの電源やグラウンド等、ＤＲＡＭの基準となる電位の配線に接続される場合には、上記電源配線等を網目状（メッシュ配線構造）に形成して配線抵抗を低抵抗化することなども容易にでき、より安定した動作をさせることなどができる。
【００２９】
なお、配線ＳＬ１、ＳＬ２に代えて、後の実施形態４で説明するようなグローバルデータ線を配置しても、ノイズの影響を低減する効果を得ることはできる。
【００３０】
《発明の実施形態３》
前記実施形態１のように互いに隣り合うメインビット線をそれぞれ異なる配線層に形成するのに代えて、折り返しビット線構造で相補関係にあるメインビット線を対として、メインビット線対の単位で配線層を異ならせるようにしてもよい。
【００３１】
具体的には、実施形態３のＤＲＡＭは、例えば図６、図７に示すように、メインビット線対（ＭＢＬ０，／ＭＢＬ０）、（ＭＢＬ２，／ＭＢＬ２）…は第２金属配線層に形成される一方、メインビット線対（ＭＢＬ１，／ＭＢＬ１）、（ＭＢＬ，／ＭＢＬ３）…は第３金属配線層に形成されている。すなわち、対をなす例えばメインビット線（ＭＢＬ０，／ＭＢＬ０）間のピッチは、サブビット線ピッチと同じになる一方、互いに異なる対で隣接する例えばメインビット線／ＭＢＬ０、ＭＢＬ２間のピッチは、サブビット線ピッチの３倍になる。（対の内外のメインビット線間のサイドカップリング容量を図７に示すようにＣｃ２ｂ、Ｃｃ２ｃ、Ｃｃ３ｂ、Ｃｃ３ｃとすると、Ｃｃ２ｂ＞Ｃｃ２ｃ、Ｃｃ３ｂ＞Ｃｃ３ｃになる。）
上記のように構成される場合、対をなすメインビット線（ＭＢＬ０，／ＭＢＬ０）間等のサイドカップリング容量Ｃｃ２ｂ，Ｃｃ３ｂは実施形態１よりも大きくなるが、一方、これらの相補関係にあるメインビット線間ではカップリングノイズの影響は生じにくく、また、隣接対のメインビット線／ＭＢＬ０、ＭＢＬ２間などのカップリングノイズの影響はこれらの間のサイドカップリング容量Ｃｃ２ｃ、Ｃｃ３ｃ等が低減されることによって生じにくくなる。それゆえ、特にカップリングノイズの影響を小さく抑えて十分な読み出し電圧を確保することなどが容易にできる。さらに、相補関係にあるメインビット線どうしの配線容量および抵抗を均等にすることによって、例えばメインビット線ＭＢＬ０、／ＭＢＬ０のうちの何れからデータを読み出した場合でも読み出し電圧ΔＶや読み出し速度が同じになるようにして、より安定動作を図ることも容易になる。
【００３２】
また、ビット線対単位で千鳥状に配置されることによってオーバーラップ容量も容易に低減できる点は実施形態１と同様である。
【００３３】
なお、図６、図７などのようにメインビット線／ＭＢＬ０、ＭＢＬ２間等の距離がサブビット線間の距離よりも長い場合には、メインビット線の幅をより広くして低抵抗化による読み出し速度の高速化を図るようにしてもよい。
【００３４】
《発明の実施形態４》
実施形態３のようにメインビット線が対単位で配置される場合にも、実施形態２で説明したのと同様に他の配線をメインビット線／ＭＢＬ０、ＭＢＬ２等の間に配置することができ、特にメインビット線間のピッチがサブビット線ピッチの２倍よりも長い場合には、配線の幅を広く形成することも容易にできる。以下、具体的に説明する。
【００３５】
実施形態４のＤＲＡＭは、図８に示すように、ｍ＋１個のメインメモリアレイＭＭ０〜ＭＭｍが設けられて構成されている。各メインメモリアレイのメインビット線ＭＢＬ０〜／ＭＢＬｎは、センスアンプ列Ｓ０〜Ｓｍ＋１を構成するセンスアンプＳＡ０〜ＳＡｎに接続されている。ここで、同図の例では、両端を除く各センスアンプＳＡ１〜ＳＡｎは、これらの両側に配置されるメインメモリアレイによって共用され、一方のメインメモリアレイのメインビット線対の電位差が選択的に増幅されるシェアードセンスアンプ方式が用いられている（すなわち、各センスアンプＳＡ０等の配置ピッチはメインメモリアレイＭＭ０…の配置ピッチの２倍になっている。）。
【００３６】
また、例えばセンスアンプ列Ｓ０〜Ｓｍ＋１におけるセンスアンプＳＡ０、ＳＡ１の組に対して１対のグローバルデータ線ＧＤＬ０、／ＧＤＬ０、およびメインアンプＭＡ０が設けられ、何れかのセンスアンプＳＡ０、ＳＡ１から選択的に出力された電位差が増幅されるようになっている。他のセンスアンプＳＡ２〜ＳＡｎについても同様である。
【００３７】
上記グローバルデータ線ＧＤＬ０〜／ＧＤＬ（（ｎ−１）／２）は、図９に示すように、メインビット線／ＭＢＬ０、ＭＢＬ２の間等に配置され、これらよりも広い幅に形成されている（グローバルデータ線ＧＤＬ０〜／ＧＤＬ（（ｎ−１）／２）の数が、メインビット線ＭＢＬ０〜／ＭＢＬｎの数に対して１：２以下なので、このような配置が可能になる。）。
【００３８】
上記のように構成される場合、通常、グローバルデータ線ＧＤＬ０…は、メモリセルからサブビット線を介してメインビット線にデータが読み出される時点では、プリチャージ電源に低抵抗で接続されているため、シールド効果を得ることができる。それゆえ、やはり、隣接するメインビット線対からのカップリングノイズを低減することが容易にでき、十分な読み出し電圧を確保して安定動作を図ることなどができる。
【００３９】
また、上記のようにグローバルデータ線ＧＤＬ０…をメインビット線と同じ配線層に形成する場合でも、サブビット線ピッチの３倍のピッチの領域に１本のグローバルデータ線ＧＤＬ０…を設ける場合には、グローバルデータ線ＧＤＬ０…の幅や他の配線との間の距離を確保することが比較的容易にできる。それゆえ、一般に、グローバルデータ線は全メインメモリアレイを横断するように配置されて配線長が長大となるために寄生抵抗／寄生容量が大きくなりがちであるが、上記のようにグローバルデータ線の幅や距離を確保することによって、グローバルデータ線の充放電時間や充放電電流の増大による大幅なアクセス時間や消費電力の増大を容易に回避または軽減できる。
【００４０】
一方、グローバルデータ線ＧＤＬ０…を形成するための配線層を特に設けなくてもよいので、全てのメインビット線を同一の配線層に形成する場合と比べて、配線層の数を同じにすることが容易にできる。
【００４１】
なお、メインビット線の数に対するグローバルビット線の数の比は、１：２に限らず、より小さくてもよい。
【００４２】
また、メインビット線対の間に設けられるのはグローバルビット線に限らず、実施形態２で説明したような所定の電位の配線でもよく、また、メインビット線と同じ本数が同じピッチで設けられてもよい。
【００４３】
《発明の実施形態５》
配線層の積層順序は上記各実施形態の順序に限るものではない。例えば、実施形態５のＤＲＡＭは、図１０に示すように、メインビット線ＭＢＬ０〜ＭＢＬｎ、および実施形態２で説明したような配線ＳＬ１が形成される配線層と、メインビット線／ＭＢＬ０〜／ＭＢＬｎ、および配線ＳＬ２が形成された配線層との間に、ワード線裏打ち配線ＷＬ０＿Ｍ〜ＷＬ２５５＿Ｍが形成されている。また、同図の例では、例えばメインビット線ＭＢＬ０、／ＭＢＬ０等、および配線ＳＬ１、ＳＬ２が、それぞれワード線裏打ち配線ＷＬ０＿Ｍ等を介して重なるように配置されている。配線ＳＬ１、ＳＬ２についても同様である。
【００４４】
上記のように構成される場合、メインビット線ＭＢＬ０等またはメインビット線／ＭＢＬ０等と、ワード線裏打ち配線ＷＬ０＿Ｍ等とのオーバラップ容量を、それぞれＣｏ３、Ｃｏ４とすると、これらのオーバラップ容量Ｃｏ３、Ｃｏ４を均等にすることが容易にできる。そこで、ワード線駆動時のワード線裏打ち配線ＷＬ０＿Ｍ等からのカップリングノイズが、相補関係のメインビット線対ＭＢＬ０、／ＭＢＬ０等に同相で、かつ、均等なカップリングノイズとなって、ノイズ成分が相殺される。したがって、やはり、十分な読み出し電圧を確保して安定動作を図ることなどが容易にできる。
【００４５】
なお、上記のような配線層の順序は、図１０に示すような各配線層内での配線の配置に限らず、実施形態１〜４のような配置等に対して適用してもよい。
【００４６】
《発明の実施形態６》
まず、実施形態６のＤＲＡＭの回路について図１１に基づいて説明する。
【００４７】
このＤＲＡＭは、メインメモリアレイＭＭ内に４つのサブメモリアレイＳＭ０〜ＳＭ３を有し、４×ｎビット×６４ワードのデータを記憶するようになっている。記憶データが入出力されるビット線は、上記４つのサブメモリアレイＳＭ０〜ＳＭ３に共通のメインビット線ＭＢＬ０〜ＭＢＬｎ（および／ＭＢＬ０〜／ＭＢＬｎ）と、各サブメモリアレイＳＭ０〜ＳＭ３に対応するサブビット線ＳＢＬ００〜ＳＢＬｎ０、…ＳＢＬ０３〜ＳＢＬｎ３（および／ＳＢＬ００〜／ＳＢＬｎ０、…／ＳＢＬ０３〜／ＳＢＬｎ３）とが設けられた階層ビット線構造で、かつ、折り返しビット線構造を有している。
【００４８】
以下、主にサブメモリアレイＳＭ０の１、２ビット目のデータが記憶される部分を代表的に説明する。各１ビットのデータが記憶されるメモリセルＭＣは、ワード線ＷＬ０〜ＷＬ６３における４本ごとのうちの２本と、サブビット線ＳＢＬ００、またはサブビット線／ＳＢＬ００との交差位置に対応して設けられている。より具体的には、ワード線ＷＬ０、３、４、７、８、…、５９、６０、６３と、サブビット線ＳＢＬ００との交差位置、およびワード線ＷＬ１、２、５、６、…、６１、６２と、サブビット線／ＳＢＬ００との交差位置に対応して設けられている。
【００４９】
各サブビット線ＳＢＬ００、／ＳＢＬ００は、それぞれビット線選択線ＫＳ０Ａ、ＫＳ０Ｂによって制御されるビット線接続ゲートＳＷ００、／ＳＷ００（ビット線接続ゲート群ＳＷ０、／ＳＷ０）を介して、メインビット線ＭＢＬ０、／ＭＢＬ０に接続されるようになっている。すなわち、各サブメモリアレイＳＭ０〜ＳＭ３は、サブビット線ＳＢＬ００、／ＳＢＬ００…が選択的にメインビット線ＭＢＬ０、／ＭＢＬ０に接続されることにより選択されるようになっている。
【００５０】
メインビット線ＭＢＬ０、／ＭＢＬ０は、センスアンプＳＡ０に接続され、両者間にメモリセルＭＣの記憶データに応じて生じる電位差が増幅されるようになっている。
【００５１】
ここで、図１１はＤＲＡＭの回路を示すものであるが、各構成要素の配置関係にも、概ね対応している。すなわち、例えばビット線接続ゲート群ＳＷ０、／ＳＷ０、ＳＷ１、／ＳＷ１は、サブメモリアレイＳＭ０、ＳＭ１の間付近に線対称に配置され、ビット線接続ゲート群ＳＷ２、／ＳＷ２、ＳＷ３、／ＳＷ３は、サブメモリアレイＳＭ２、ＳＭ３の間付近に線対称に配置される。なお、ビット線接続ゲート群ＳＷ０…の配置順序は線対称性が保たれる範囲で異なっていてもよい。
【００５２】
図１２は、メインビット線ＭＢＬ０の位置での縦断面を示している。１カ所のＮ型の拡散層ＯＤごとに２つのメモリセルゲートＴＧまたはビット線接続ゲートＳＷ（Ｎ型ＭＯＳＦＥＴ）が形成され、Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。上記ソース／ドレイン領域は、ストレージコンタクトＣＡを介して、メモリセルキャパシタＣｓのストレージ電極ＳＮに接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアＶ１を介して、サブビット線ＳＢＬ、またはメインビット線ＭＢＬに接続されている。
【００５３】
上記ビット線接続ゲートＳＷおよびメモリセルゲートＴＧのゲート幅は同じで、ビット線接続ゲートＳＷのゲート長は、メモリセルゲートＴＧのゲート長より短く設定され、電流駆動能力は、ビット線接続ゲートＳＷの方が高い一方、チャネルリークは、メモリセルゲートＴＧの方が少なくなるようになっている。具体的には、例えば、メモリセルゲートＴＧのゲート長は、セル面積を大きくしない範囲で可能な限り長く設定されることが好ましい。また、メモリセルゲートＴＧとビット線接続ゲートＳＷとのゲート長の差は、製造プロセスにおける均一化を妨げない範囲に設定することが、微細化を図るうえでは好ましい。
【００５４】
上記のように設定されていることによって、階層ビット線方式のＤＲＡＭ等における、メモリセルからセンスアンプにデータが読み出される経路中にメモリセルゲートＴＧとビット線接続ゲートＳＷが直列に接続されていることによる速度ペナルティー（アクセス時間の低下）が軽減される（なお、ビット線接続ゲートＳＷにはメモリセルゲートＴＧほど厳しいチャネルリーク抑制が求められない。）。一方、メモリセルゲートＴＧにおいては、チャネルリークが抑制され、セルキャパシタＣｓに蓄えられた電荷保持時間が長く保たれる。
【００５５】
なお、上記各実施形態で説明したＤＲＡＭのように、メモリセル面積が小さく、配線ピッチが小さい半導体記憶装置では特にサイドカップリング容量が支配的となるため、特に上記のような寄生容量の低減効果等を得やすいが、これに限らず、スタティックＲＡＭやフラッシュメモリ等の不揮発性メモリ素子などでも、同様の効果を得ることはできる。
【００５６】
また、階層ビット線構造の場合には、メインビット線とサブビット線との接続箇所は比較的少ないので、メインビット線を複数の配線層に分散させることも比較的容易で、寄生容量の低減効果等も得やすいが、階層ビット線構造でないメモリ素子においても、ビット線を複数の配線層に分散させることによってサイドカップリング容量を容易に低減できるメカニズムは同様である。ＳＲＡＭや、ＮＡＮＤ型フラッシュメモリなどの記憶装置においても、同様に適用することが可能である。
【００５７】
また、上記のような折り返しビット線構造の半導体記憶装置に限らず、センスアンプ手段に対して、対を成すメインビット線の一方と他方が各々異なるメインメモリアレイに延びるように配置された、オープン（開放）ビット線構造の半導体記憶装置においても、同様に、各々のメインメモリアレイにおいて、隣接するメインビット線が２つの配線層に、交互に配置されるようにしてもよい。
【００５８】
また、メインビット線が２層の配線層に分散して配置されるのに限らず、３層以上に配置して、よりメインビット線間隔を大きくするなどしてもよい。
【００５９】
また、各実施形態や変形例で説明した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態５で説明したようなゲート長の設定を実施形態１〜４で説明したような階層構造の半導体記憶装置に適用するなどしてもよい。
【産業上の利用可能性】
【００６０】
本発明にかかる半導体記憶装置は、例えば配線ピッチが微細化しても、読み出し電圧の低下を抑えることなどが容易にできる効果を有し、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）や、スタティックＲＡＭ（ＳＲＡＭ）、フラッシュメモリなどの半導体記憶装置等として有用である。
【図面の簡単な説明】
【００６１】
【図１】実施形態１のＤＲＡＭの要部の立体構造を模式的に示す斜視図である。
【図２】図１のＸ１ａ断面図である。
【図３】図１のＸ１ｂ断面図である。
【図４】図１のＹ１断面図である。
【図５】実施形態２のＤＲＡＭの構成を示す断面図である。
【図６】実施形態３のＤＲＡＭの要部の立体構造を模式的に示す斜視図である。
【図７】図１のＹ２断面図である。
【図８】実施形態４のＤＲＡＭのグローバルデータ線ＧＤＬ０等を示す回路図である。
【図９】同、ＤＲＡＭの構成を示す断面図である。
【図１０】実施形態５のＤＲＡＭの構成を示す断面図である。
【図１１】実施形態６のＤＲＡＭの回路を示す回路図である。
【図１２】同、ＤＲＡＭの構成を示す断面図である。
【図１３】従来のＤＲＡＭの要部の立体構造を模式的に示す斜視図である。
【図１４】図１３のＹ断面図である。
【符号の説明】
【００６２】
ＭＭ                        メインメモリアレイ
ＭＢＬ０〜ＭＢＬｎ          メインビット線
／ＭＢＬ０〜／ＭＢＬｎ      メインビット線
ＳＢＬ００〜ＳＢＬｎ３      サブビット線
／ＳＢＬ００〜／ＳＢＬｎ３  サブビット線
ＷＬ０〜ＳＬ２５５          ワード線
Ｃ１、Ｃ２                  コンタクト
Ｃ１〜Ｃ３                  コンタクト
Ｗ１、Ｗ２                  中継配線
ＳＷ０〜ＳＷ３              スイッチ素子
ＧＤＬ０〜ＧＤＬ((n-1)/2)       グローバルデータ線
／ＧＤＬ０〜／ＧＤＬ((n-1)/2)   グローバルデータ線
ＳＡ０〜ＳＡｎ              センスアンプ
Ｓ０〜Ｓｍ＋１              センスアンプ列
ＭＡ０〜ＭＡ((n-1)/2)       メインアンプ
【図１】
2009033029.tif 000003
【図２】
2009033029.tif 000004
【図３】
2009033029.tif 000005
【図４】
2009033029.tif 000006
【図５】
2009033029.tif 000007
【図６】
2009033029.tif 000008
【図７】
2009033029.tif 000009
【図８】
2009033029.tif 000010
【図９】
2009033029.tif 000011
【図１０】
2009033029.tif 000012
【図１１】
2009033029.tif 000013
【図１２】
2009033029.tif 000014
【図１３】
2009033029.tif 000015
【図１４】
2009033029.tif 000016
【手続補正書】
【提出日】平成20年7月23日(2008.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルが行方向および列方向に配置されたメモリアレイと、
各列のメモリセルに対応して形成された複数のビット線と、
を有する半導体記憶装置であって、
上記複数のビット線は、メインビット線とサブビット線とに階層化され、
上記メインビット線が、複数の配線層に分散して形成され、
同一配線層において隣接する上記メインビット線同士のピッチが、隣接する上記サブビット線同士のピッチより広いことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
同一配線層において隣接する上記メインビット線同士のピッチが、隣接する上記サブビット線同士のピッチの２倍であることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置であって、
同一の配線層内で隣接する上記メインビット線の間に、所定の電位の他の配線が形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置であって、
各配線層内における上記メインビット線および上記他の配線が、上記サブビット線と同じピッチになるように形成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項３の半導体記憶装置であって、
上記他の配線は、所定の固定電位に保たれることを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置であって、
上記所定の固定電位は、メモリセルからメインビット線に読み出された信号を増幅するセンスアンプに電圧を供給する電源配線の電位であり、上記電源配線のメッシュ配線構造が形成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項３の半導体記憶装置であって、
上記他の配線は、メモリセルからメインビット線に読み出された信号を増幅する少なくとも２つのセンスアンプに共通に設けられ、上記センスアンプから出力されるデータを伝送するデータ線であることを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置であって、
上記データ線は、上記メインビット線よりも配線幅が広く形成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項１の半導体記憶装置であって、
上記メインビット線が形成される複数の配線層の間に、半導体からなるワード線を裏打ちするワード線裏打ち配線が形成された配線層が設けられていることを特徴とする半導体記憶装置。
【請求項１０】
請求項１の半導体記憶装置であって、
上記メモリセルが形成される基板に平行な方向の位置関係において互いに隣接する上記メインビット線が、それぞれ互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１の半導体記憶装置であって、
行方向に隣接する各メモリセルに対応する上記メインビット線が、それぞれ互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１の半導体記憶装置であって、
上記メインビット線は、各配線層内で均等なピッチに形成されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１２の半導体記憶装置であって、
上記メインビット線は、互いに異なる配線層に形成されたメインビット線における、メモリセルが形成される基板に平行な方向の位置が、上記均等なピッチの１／２だけずれて形成されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１２の半導体記憶装置であって、
同一の配線層内で隣接するメインビット線の間に、所定の電位の他の配線が形成されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１の半導体記憶装置であって、
上記複数のサブビット線は、２本ずつが折り返しビット線構造の相補ビット線対を構成していることを特徴とする半導体記憶装置。
【請求項１６】
請求項１５の半導体記憶装置であって、
各相補ビット線対を構成するサブビット線は、それぞれ上記メモリセルと同じピッチに形成されることを特徴とする半導体記憶装置。
【請求項１７】
請求項１の半導体記憶装置であって、
上記複数のメインビット線は、２本ずつが折り返しビット線構造の相補ビット線対を構成し、
上記複数のメインビット線は、相補ビット線対を単位として、複数の配線層に分散して形成されていることを特徴とする半導体記憶装置。
【請求項１８】
請求項１７の半導体記憶装置であって、
上記複数のメインビット線は、各配線層内において相補ビット線対単位で均等なピッチに形成されていることを特徴とする半導体記憶装置。
【請求項１９】
請求項１の半導体記憶装置であって、
上記複数のメインビット線は、２本ずつが折り返しビット線構造の相補ビット線対を構成し、
メモリセルが形成される基板に平行な方向の位置関係において互いに隣接する上記相補ビット線対を構成するメインビット線は、相補ビット線対を単位として、複数の配線層に分散して形成されていることを特徴とする半導体記憶装置。
【請求項２０】
請求項１の半導体記憶装置であって、
さらに、上記メモリセルを選択的にサブビット線に接続するセル選択トランジスタと、上記サブビット線を選択的にメインビット線に接続するサブビット線選択トランジスタとを有し、
上記セル選択トランジスタのゲート幅は、サブビット線選択トランジスタのゲート幅と等しく、セル選択トランジスタのゲート長は、サブビット線選択トランジスタのゲート長よりも長く形成されていることを特徴とする半導体記憶装置。
【請求項２１】
複数のメモリセルが行方向および列方向に配置されたメモリアレイと、
各列のメモリセルに対応して形成された複数のビット線と、
を有する半導体記憶装置であって、
上記複数のビット線は、メインビット線とサブビット線とに階層化されるとともに、
さらに、上記メモリセルを選択的にサブビット線に接続するセル選択トランジスタと、上記サブビット線を選択的にメインビット線に接続するサブビット線選択トランジスタとを有し、
上記セル選択トランジスタのゲート幅は、サブビット線選択トランジスタのゲート幅と等しく、セル選択トランジスタのゲート長は、サブビット線選択トランジスタのゲート長よりも長く形成されていることを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記の課題を解決するため、本発明は、
複数のメモリセルが行方向および列方向に配置されたメモリアレイと、
各列のメモリセルに対応して形成された複数のビット線と、
を有する半導体記憶装置であって、
上記複数のビット線は、メインビット線とサブビット線とに階層化され、
上記メインビット線が、複数の配線層に分散して形成され、
同一配線層において隣接する上記メインビット線同士のピッチが、隣接する上記サブビット線同士のピッチより広いことを特徴とする。