(57)【要約】【課題】遅延制御回路における定常位相誤差を排除できる構成の提供。【解決手段】第１の可変遅延回路及び第１の位相制御回路を備えた遅延制御回路において、更に、第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路と、前記第２の可変遅延回路に対する遅延値を用いて、前記第１のクロックパス又は第２のクロックパスに対し、前記第１の位相調整回路にて発生する定常位相誤差を相殺する追加のフィードバックループを形成するよう配設される第２の位相調整回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の可変遅延回路が配された第１のクロックパスと、前記第１の可変遅延回路を経由しない第２のクロックパスとが形成され、前記第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を、前記第１の可変遅延回路の遅延値を用いて合わせる第１の位相制御回路を備えた遅延制御回路であって、
前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路と、
前記第２の可変遅延回路に対する遅延値を用いて、前記第１のクロックパス又は第２のクロックパスに対し、前記第１の位相調整回路にて発生する定常位相誤差を相殺する追加のフィードバックループを形成するよう配設される第２の位相調整回路と、を備えたこと、を特徴とする遅延制御回路。
【請求項２】
前記第２の位相調整回路は、前記第１のクロックパス又は前記第２のクロックパスの始終点を含む任意の位置から出力される第３のクロックと、前記第２の可変遅延回路より出力される第４のクロックとの位相を、前記第２の可変遅延回路に対する遅延値を用いて合わせるよう配設されることを特徴とする請求項１に記載の遅延制御回路。
【請求項３】
前記第２の可変遅延回路は、前記第１のクロックパスにおいて、入力端子と前記第１の可変遅延回路の間に挿入され、前記第２の位相制御回路は前記第３のクロックと前記第４のクロックが供給され、前記第３のクロックは前記第２の可変遅延回路の出力クロックであり、前記第４のクロックは前記第２のクロックパスの終点であることを特徴とする、請求項１又は２記載の遅延制御回路。
【請求項４】
前記第２の可変遅延回路は、前記第１のクロックパスにおいて、前記第１の可変遅延回路の出力と前記第１の位相制御回路との間に挿入され、前記第２の位相制御回路は前記第１のクロックと前記第３のクロックが供給され、前記第３のクロックは前記第２の可変遅延回路の入力クロックであることを特徴とする、請求項１又は２記載の遅延制御回路。
【請求項５】
前記第２の可変遅延回路は、前記第２のクロックパスに挿入され、前記第２の位相制御回路は前記第３のクロックと前記第４のクロックが供給され、前記第３のクロックは前記第１の可変遅延回路の入力クロックであり、前記第４のクロックは前記第２のクロックパスの終点であることを特徴とする、請求項１又は２記載の遅延制御回路。
【請求項６】
前記第１のクロックパスには、同クロックパスの遅延を調整するための第３の遅延回路が挿入されることを特徴とする、請求項１乃至５いずれか一に記載の遅延制御回路。
【請求項７】
前記第２のクロックパスには、同クロックパスの遅延を調整するための第４の遅延回路が挿入されていることを特徴とする、請求項１乃至５いずれか一に記載の遅延制御回路。
【請求項８】
前記第３の遅延回路及び第４の遅延回路は、前記第１の位相制御回路にて遅延制御されることを特徴とする、請求項１乃至７いずれか一に記載の遅延制御回路。
【請求項９】
前記第１の位相制御回路に供給されるクロックの位相はｎπ（ｎは奇数）又はｍπ（ｍは偶数）であることを特徴とする、請求項１乃至８いずれか一に記載の遅延制御回路。
【請求項１０】
前記第１の可変遅延回路はｘ段（ｘは整数）の同一特性を有する遅延バッファにて構成され、各遅延バッファは各々の出力クロックを出力することを特徴とする、請求項１乃至９いずれか一に記載の遅延制御回路。
【請求項１１】
前記第１の位相遅延回路にて発生する第１の誤差遅延値と、前記第２の位相遅延回路にて発生する第２の誤差遅延値とが、それぞれ実質的に同等であることを特徴とする、請求項１乃至１０いずれか一に記載の遅延制御回路。
【請求項１２】
前記第１の位相制御回路及び前記第２の位相制御回路は、同一の回路形式と素子ディメンジョンを有し、かつ同一レイアウト構成であることを特徴とする、請求項１乃至１１いずれか一に記載の遅延制御回路。
【請求項１３】
前記第１のクロックパスの始終点を含む２つの任意の位置同士の遅延時間は、前記第２の位相制御回路にて発生する第２の誤差遅延によって前記第１の位相制御回路にて発生する第１の誤差遅延が相殺され、設定値またはそれに近い値の遅延が生成されることを特徴とする、請求項１乃至１２いずれか一に記載の遅延制御回路。
【請求項１４】
第１の可変遅延回路が配された第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を合わせる第１の位相調整回路を含む遅延制御回路における定常位相誤差の排除方法であって、
前記第１の位相調整回路にて、前記第１の可変遅延回路に与える遅延値を用いて、前記第１、第２のクロックの位相を合わせる第１の工程と、
前記第１の位相調整回路と別に設けられた第２の位相調整回路にて、前記第１のクロックパス又は前記第２のクロックパスの始終点を含む任意の位置から出力される第３のクロックと、前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路から出力される第４のクロックとの位相を前記第２の可変遅延回路に与える遅延値を調整して合わせる第２の工程と、を含む遅延制御回路における定常位相誤差の排除方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延制御回路及び遅延制御方法に関し、特に、所定の周波数を持つリファレンスクロック信号に対し、所定の遅延差（分解能）単位で位相を制御した少なくとも１つ以上のクロック信号を出力する遅延制御回路及び遅延制御方法に関する。
【背景技術】
【０００２】
リファレンスクロック信号に対し所定の遅延差（分解能）を持つ複数のクロックを出力するための手段として遅延制御回路が広く利用されている。その用途として、オーバーサンプリング方式を特徴とするＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路があり、それに使用される複数クロックの特性は、位相差においては温度／電源電圧／プロセス製造ばらつきの変動に影響されず、また分解能においては数十ｐｓｅｃ台のきめ細かい値であることが要求される。
【０００３】
こうした遅延制御回路の一例として、遅延ロックループ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（ＤＬＬ））を用いた例がある。例えば、特許文献１記載のデジタル位相制御回路が挙げられる。図１５は、特許文献１のデジタル位相制御回路の回路図であり、１６０ｐｓの分解能を持つ遅延ロックループ（ＤＬＬ１）と、２００ｐｓの分解能を持つ遅延ロックループ（ＤＬＬ２）で構成されている。
【０００４】
いま例えば、ＤＬＬ１では遅延バッファＧ１とＧ２を経由しセレクタ出力され、ＤＬＬ２では遅延バッファＨ１とＨ２を経由してセレクタ出力されていると仮定すると、入力（ＩＮ）に対し出力（ＯＵＴ）からは、１６０ｐｓ×２＋２００ｐｓ×２＝７２０ｐｓの遅延を持つクロックが出力される。次に、ＤＬＬ１では遅延バッファＨ１とＨ２とＨ３を経由しセレクタ出力され、ＤＬＬ２ではＧ１のみ経由しセレクタ出力されたと仮定すると、入力（ＩＮ）に対し出力（ＯＵＴ）からは、１６０ｐｓ×３＋２００ｐｓ＝６８０ｐｓの遅延を持つクロックが出力される。すなわち、それぞれのＤＬＬ内のバッファ選択の前後によって、４０ｐｓの位相差が生成されることになる。この例の場合、ＤＬＬ１とＤＬＬ２のトータルの遅延時間は４０ｐｓだけ早まったため、位相シフトは−４０ｐｓ（位相が早まる）と便宜上表現する。
【０００５】
上記特許文献１の構成において４０ｐｓの分解能を得るためには、２つのＤＬＬが生成するそれぞれのクロックの位相差（２００ｐｓと１６０ｐｓ）は、温度／電源電圧／プロセス製造ばらつきの影響を受けない一定値であることが条件とされる。
【０００６】
図１６は、図１５のＤＬＬ２を抜粋した回路図である。図１６において、複数クロックはＤＬＬを構成するＶＣＤＬ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｄｅｌａｙ  Ｌｉｎｅ）の可変遅延回路１〜８から生成され出力される。図１６に示すＤＬＬは、正／反クロックの相補信号対を持つ差動バッファで構成されており、リファレンス入力となるＩＮとＩＮＢの位相関係と、各出力となるＯＴｎとＯＢｎ（ｎは１から８）の位相関係は、互いに相補関係、所謂反転位相を示す。図１６において、位相比較器（ＰＤ２）とチャージポンプ（ＣＰ２）の機能を備えた回路（ＰＤ２＋ＣＰ２）は、入力信号（ＩＮ，ＩＮＢ）とＶＣＤＬの可変遅延回路８の出力（ＯＴ８，ＯＢ８）との位相差を検知し、制御電流値に変換し出力する。ローパスフィルタの機能を持つ回路（ＬＰＦ２）は、前記制御電流値を積算し制御電圧（ＶＣ２）に変換する。その制御電圧（ＶＣ２）は、ＶＣＤＬの各可変遅延回路にフィードバックされ、ＶＣＤＬ２の遅延時間を制御する。
【０００７】
図１７は、図１６のＤＬＬのタイミングチャートを示す。説明の便宜上、図１７では、ＶＣＤＬの可変遅延回路２、４、６、８の正相出力（ＯＴ２，ＯＴ４，ＯＴ６，ＯＴ８）と位相比較対象（ＩＮ，ＯＢ８）のみを記載しているが、ＶＣＤＬの各可変遅延回路からの出力ＯＴｎ（ｎは１から８）の位相差は２００ｐｓを示し、また相補出力ＯＢｎ（ｎは１から８）の位相関係はＯＴｎ（ｎは１から８）に対し相反している。すなわち、図１７は、リファレンスクロックの半周期（１６００ｐｓ）をＶＣＤＬの段数（８段）で割った値の遅延（２００ｐｓ）で位相制御され、かつそのＶＣＤＬの偶数段の可変遅延回路の出力を表示していることを表している。
【０００８】
図１８は、図１６のＤＬＬで使用されている位相比較器（ＰＤ２）とチャージポンプ（ＣＰ２）の動作図である。図１８は位相比較回路とチャージポンプ回路（ＰＤ２＋ＣＰ２）において、２つの相補対クロック入力端子（１，１BARと２，２BAR）の位相差に対する制御電流値の関係を示している。ここで、１BARには１の反転（相補）クロックが供給され、また２BARには２の反転（相補）クロックが供給され、それぞれのクロックの位相差の符号と制御出力電流の符号がそれぞれタイミングチャートとグラフに示されている。なお、この回路（ＰＤ２＋ＣＰ２）の位相比較の対象は、−πから＋πの間において、各相補入力端子（１，１BARに対する２，２BAR）間で同一の立ち上がりエッジまたは立下りエッジで位相比較を行うものとする。例えば図１７において、位相比較対象はＩＮとＯＢ８であり、ＩＮに対しＯＴ８の逆位相のクロックを使用し、位相比較対象同士の立ち上がりと立下りエッジを、−πから＋πの間において合わせている。それによって、ＤＬＬをリファレンスクロックの半周期において位相ロックを行うことができる。従って、図１８に示す様に回路（ＰＤ２＋ＣＰ２）の入力端子（１，１BAR）には、反転したクロックを供給する必要があり、そのため図１６ではＯＴ８とＯＢ８の接続を反転（１にはＯＢ８、１BARにはＯＴ８）させている。
【０００９】
【特許文献１】特開２００１−２８５２６６号公報
【特許文献１】特表平１１−５１３８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した遅延ロックループ（ＤＬＬ）を用いた遅延制御回路には、遅延制御を行う際に誤差遅延、所謂定常位相誤差が発生し、正確な分解能を出力できないという問題点がある。この定常位相誤差とは、図１６において、位相比較器とチャージポンプ回路（ＰＤ２＋ＣＰ２）の特性が温度／電源電圧／プロセス製造ばらつきの変動を受け変化することで、位相比較クロック間の遅延がゼロにならないことを指す。
【００１１】
図１９は、図１６の回路構成において、定常位相誤差（−２００ｐｓ）が発生した場合のタイミングチャートを示す。図１９では、ＤＬＬを構成するＶＣＤＬの各可変遅延回路の出力が、定常位相誤差（−２００ｐｓ）の発生により、各可変遅延回路の位相差は２５ｐｓ変動しかつ、ＶＣＤＬの最終段（ＯＴ８）のリファレンスクロックとの位相差は、定常位相誤差（−２００ｐｓ）の分だけそのままシフトしていることを示す。
【００１２】
次に、先に示した特許文献１の構成（図１５）において定常位相誤差が発生した場合を考える。いま例えば、図１５において、ＤＬＬ１にて＋２００ｐｓの定常位相誤差が発生し、ＤＬＬ２にて−２００ｐｓの定常位相誤差が発生したと仮定すると、各ＤＬＬのＶＣＤＬの位相差はＤＬＬ１においては、（１６００ｐｓ＋２００ｐｓ）／１０＝１８０ｐｓとなり、ＤＬＬ２においては、（１６００ｐｓ−２００ｐｓ）／８＝１７５ｐｓとなる。
【００１３】
この状態で上述した特許文献１の場合と同様の分解能の計算を試みる。まず、ＤＬＬ１では遅延バッファＧ１とＧ２を経由しセレクタ出力され、ＤＬＬ２では遅延バッファＨ１とＨ２を経由してセレクタ出力されていると仮定すると、入力（ＩＮ）に対し出力（ＯＵＴ）からは、１８０ｐｓ×２＋１７５ｐｓ×２＝７１０ｐｓの遅延を持つクロックが出力される。次に、ＤＬＬ１では遅延バッファＨ１とＨ２とＨ３を経由しセレクタ出力され、ＤＬＬ２ではＧ１のみ経由しセレクタ出力されたと仮定すると、入力（ＩＮ）に対し出力（ＯＵＴ）からは、１８０ｐｓ×３＋１７５ｐｓ＝７１５ｐｓの遅延を持つクロックが出力される。すなわち、それぞれのＤＬＬ内のバッファ選択の前後によって、５ｐｓの位相差が生成されることになる。この例の場合、ＤＬＬ１とＤＬＬ２のトータルの遅延時間は５ｐｓだけ遅れたため、位相シフトは＋５ｐｓ（位相が遅れる）と便宜上表現する。
【００１４】
先に説明した定常位相誤差のない場合の位相差は−４０ｐｓであった。つまり定常位相誤差の発生によって、位相を４０ｐｓ早めたい設定を選択しているにも拘わらず、５ｐｓ位相が遅れてしまう結果をもたらす。すなわち特許文献１の遅延制御回路は、定常位相誤差の発生によって多相クロックの分解能精度を損なうだけでなく、位相シフト方向を誤らせるという問題点がある。
【００１５】
なお、定常位相誤差を排除するための方法も提案がなされており、例えば、特許文献２に記載の方法が挙げられる。特許文献２のタイミングバーニアの回路図を図２０に示す。図２０は、位相ロック制御回路１４で発生する定常位相誤差を遅延回路１６と１８で補正するための機能が盛込まれている。図２０において、遅延制御回路２０に供給するエラーデータの調整で、例えば遅延回路１６の遅延が大きくなりかつ遅延回路１８の遅延を小さくすることで、定常位相誤差を排除することができる。
【００１６】
しかしながら、特許文献２の定常位相誤差の補正は、同文献１３頁等に記載されているように、ユーザーがオシロスコープ等で定常位相誤差を予め監視し、更に定常位相誤差を排除する様に、遅延制御回路２０に供給するエラーデータのマニュアル操作を行わなければならない。この場合、この遅延制御回路を搭載した装置毎に対しマニュアル操作が必要となり、かつ装置環境の温度／電源電圧の時間周期的な変動に対しても、常にユーザーが監視し定常位相誤差を補正しなければならない。すなわち特許文献２に記載のタイミングバーニアにも、定常位相誤差量を検知し、更にこの定常位相誤差を自動補正する機能を有していないという問題点がある。
【課題を解決するための手段】
【００１７】
本発明の第１の視点によれば、第１の可変遅延回路が配された第１のクロックパスと、前記第１の可変遅延回路を経由しない第２のクロックパスとが形成され、前記第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を、前記第１の可変遅延回路の遅延値を用いて合わせる第１の位相制御回路を備えた遅延制御回路であって、前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路と、前記第２の可変遅延回路に対する遅延値を用いて、前記第１のクロックパス又は第２のクロックパスに対し、前記第１の位相調整回路にて発生する定常位相誤差を相殺する追加のフィードバックループを形成するよう配設される第２の位相調整回路と、を備える遅延制御回路が提供される。第２の可変遅延回路に対する前記第２の位相調整回路の制御量には、第２の位相調整回路にて発生する定常位相誤差が含まれているため、結果として、第１の位相制御回路における定常位相誤差が排除される。
【００１８】
本発明の第２の視点によれば、第１の可変遅延回路が配された第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を合わせる第１の位相調整回路を含む遅延制御回路における定常位相誤差の排除方法が提供される。この定常位相誤差の排除方法は、前記第１の位相調整回路にて、前記第１の可変遅延回路に与える遅延値を用いて、前記第１、第２のクロックの位相を合わせる第１の工程と、前記第１の位相調整回路とは別に設けた第２の位相調整回路にて、前記第１のクロックパス又は前記第２のクロックパスの始終点を含む任意の位置から出力される第３のクロックと、前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路から出力される第４のクロックとの位相を前記第２の可変遅延回路に与える遅延値を調整して合わせる第２の工程と、を含む。
【発明の効果】
【００１９】
本発明によれば、定常位相誤差を自動的に排除することが可能となる。その理由は、第１の可変遅延回路及び第１の位相調整回路と別に配された第２の可変遅延回路及び第２の位相調整回路により第１、第２のクロックパスのいずれかに対し、第１の位相調整回路で発生する定常位相誤差を排除する追加の（第２の）位相調整を行う回路を追加したことにある。また、第２の可変遅延回路は、前記第１のクロックパス、第２のクロックパスのいずれかにも配置することができるため、他の定常位相誤差の相殺手段を採用する場合と比較して、遅延制御回路の設計の容易化、回路規模の削減、消費電力の低減の上で有利である。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の種々の展開可能形態を示す。
【００２１】
（形態１）
本発明の第１の実施形態は、クロックが供給される入力端子と、前記入力端子に接続され第１の可変遅延回路を経由する第１のクロックパスと、前記入力端子に接続される第２のクロックパスと、第２の可変遅延回路と、前記第１のクロックパスを通じて出力された第１のクロックと前記第２のクロックパスを通じて出力された第２のクロックとの位相を、前記第１の可変遅延回路の遅延値を制御して合わせる第１の位相制御回路と、前記第１のクロックパスの始終点を含む任意の位置から出力される第３のクロックと前記第２のクロックパスの始終点を含む任意の位置から出力される第４のクロックとの位相、または前記第１のクロックと前記第３のクロックとの位相の何れか一方を前記第２の可変遅延回路の遅延値を制御して合わせる第２の位相制御回路とを備え、前記第２の可変遅延回路が、前記第１のクロックパスあるいは前記第２のクロックパスのいずれか一方に備える。
【００２２】
（形態２）
前記第２の可変遅延回路は、前記第１のクロックパスにおいて、前記入力端子と前記第１の可変遅延回路の間に挿入され、前記第２の位相制御回路は前記第３のクロックと前記第４のクロックが供給され、前記第３のクロックは前記第２の可変遅延回路の出力クロックであり、前記第４のクロックは前記第２のクロックパスの終点である構成を採ることができる。
【００２３】
（形態３）
前記第２の可変遅延回路は、前記第１のクロックパスにおいて、前記第１の可変遅延回路の出力と前記第１の位相制御回路との間に挿入され、前記第２の位相制御回路は前記第１のクロックと前記第３のクロックが供給され、前記第３のクロックは前記第２の可変遅延回路の入力クロックである構成を採ることができる。
【００２４】
（形態４）
前記第２の可変遅延回路は、前記第２のクロックパスに挿入され、前記第２の位相制御回路は前記第３のクロックと前記第４のクロックが供給され、前記第３のクロックは前記第１の可変遅延回路の入力クロックであり、前記第４のクロックは前記第２のクロックパスの終点である構成を採ることができる。
【００２５】
（形態５）
前記第１のクロックパスには、同クロックパスの遅延を調整するための第３の遅延回路が挿入される構成を採ることができる。
【００２６】
（形態６）
前記第２のクロックパスには、同クロックパスの遅延を調整するための第４の遅延回路が挿入されている構成を採ることができる。
【００２７】
（形態７）
前記第３の遅延回路及び第４の遅延回路は、前記第１の位相制御回路にて遅延制御される構成を採ることができる。
【００２８】
（形態８）
前記第１の位相制御回路に供給されるクロックの位相はｎπ（ｎは奇数）またはｍπ（ｍは偶数）である構成を採ることができる。
【００２９】
（形態９）
前記第１の可変遅延回路はｘ段（ｘは整数）の同一特性を有する遅延バッファにて構成され、各遅延バッファ各々の出力クロックを出力する構成を採ることができる。
【００３０】
（形態１０）
前記第１の位相遅延回路にて発生する第１の誤差遅延値と、前記第２の位相遅延回路にて発生する第２の誤差遅延値とが、それぞれ実質的に同等（同等又はそれに近い値）であることが望ましい。
【００３１】
（形態１１）
前記第１の位相制御回路及び前記第２の位相制御回路は同一の回路形式と素子ディメンジョンを有し、かつ同一レイアウト構成を採ることができる。
【００３２】
前記第２の位相制御回路にて発生する第２の誤差遅延によって前記第１の位相制御回路にて発生する第１の誤差遅延が相殺される限りにおいて、下記実施例に示す変形を加えることができる。この結果、前記第１のクロックパスの始終点を含む２つの任意の位置同士の遅延時間は、設定値またはそれに近い値の遅延が生成される。
【実施例１】
【００３３】
続いて、本発明の第１の実施例を図１を参照して詳細に説明する。図１は、本発明の遅延制御回路の第１の実施例の回路構成を示し、図２はそのタイミングチャートを示す。
【００３４】
図１を参照すると、クロックが供給される入力端子ＩＮと、入力端子ＩＮに接続され、可変遅延回路１〜８をカスケード接続して構成されたＶＣＤＬが配された第１のクロックパスと、入力端子ＩＮに接続され、第１の位相制御回路（ＰＤ１＋ＣＰ１＋ＬＰＦ１）に対しリファレンスクロックを供給する第２のクロックパスと、第２の可変遅延回路０と、第１のクロックパスを通じて出力された第１のクロックＢＢＡＲと前記第２のクロックパスを通じて出力された第２のクロックＡとの位相を、前記第１の可変遅延回路１〜８に与える制御電圧（遅延値）を用いて合わせる第１の位相制御回路（ＰＤ１＋ＣＰ１＋ＬＰＦ１）と、前記第１のクロックパスの始終点を含む任意の位置から出力される第３のクロックＣと前記第２のクロックパスの始点から出力される第４のクロックＩＮとの位相を前記第２の可変遅延回路０に与える制御電圧（遅延値）ＶＣ２を制御して合わせる第２の位相制御回路（ＰＤ２＋ＣＰ２＋ＬＰＦ２）とを備える構成が示されている。
【００３５】
説明の便宜上、図２では、ＶＣＤＬの各可変遅延回路２、４、６、８の正相出力（ＯＴ２，ＯＴ４，ＯＴ６，ＯＴ８）と、２つの位相制御回路の位相比較対象波形（ＡとＢＢＡＲ、ＩＮとＣ）のみを記載しているが、ＶＣＤＬの各可変遅延回路１から８の出力ＯＴｎ（ｎは１から８）の位相差はほぼ２００ｐｓを示し、また相補出力ＯＢｎ（ｎは１から８）の位相関係はＯＴｎ（ｎは１から８）に対し相反している。
【００３６】
つまり、図２は、リファレンスクロックの半周期（１６００ｐｓ）をＶＣＤＬの段数（８段）で割った値の遅延（２００ｐｓ）で位相制御され、かつその偶数段のＶＣＤＬ出力を表示している。
【００３７】
また、図１において、第１の位相制御回路（ＰＤ１＋ＣＰ１＋ＬＰＦ１）と第２の位相制御回路（ＰＤ２＋ＣＰ２＋ＬＰＦ２）は、回路及びレイアウト構成が同一であることによって、同等の特性を出力するものとする。
【００３８】
また、図２において、位相比較対象１とは前記第１の位相制御回路での位相比較対象を意味し、また位相比較対象２とは前記第２の位相制御回路での位相比較対象であることを意味する。すなわち、それぞれの位相をロックさせるための位相比較対象である。
【００３９】
ここで、定常位相誤差の位相関係は、ＶＣＤＬを介さないリファレンスクロックパスに対し、ＶＣＤＬを介するクロックパスの遅延が遅れている場合を、プラス側の定常位相誤差とし、逆にＶＣＤＬを介するクロックパスの遅延が早い場合を、マイナス側の定常位相誤差と、説明の便宜上定義する。
【００４０】
いま図２に示すタイミングチャートの通り、第１の位相制御回路（ＰＤ１＋ＣＰ１＋ＬＰＦ１）にて＋２００ｐｓの定常位相誤差が発生したと仮定する。この状態において、第２の位相比較回路（ＰＤ２＋ＣＰ２＋ＬＰＦ２）でも同様の定常位相誤差が発生する。これは上述した様に、２つの位相制御回路はともに回路及びレイアウト構成が同一であることによって、同等の定常位相誤差が発生しているためである。
【００４１】
前記第２の位相制御回路は、ＶＣＤＬの０の遅延を制御することで、図２に示す遅延（２００ｐｓ）を生成する。これによって、ＶＣＤＬの可変遅延回路１〜８のトータルの遅延時間は、前記第１の位相制御回路で発生した定常位相誤差分（＋２００ｐｓ）だけ延びるが、前期第２の位相制御回路で発生した定常位相誤差（＋２００ｐｓ）の分だけＶＣＤＬの先頭段の可変遅延回路１の入力クロックも遅れるため、ＶＣＤＬの可変遅延回路１〜８のトータルの遅延時間は、相対的に１６００ｐｓとなる。従って、ＶＣＤＬの可変遅延回路１〜８の出力（ＯＴ１からＯＴ８及びＯＢ１からＯＢ８）の位相差は、相対的に２００ｐｓ間隔になり、定常位相誤差が排除されることになる。
【実施例２】
【００４２】
続いて、プラス側及びマイナス側の定常位相誤差を排除できるようにした第２の実施例について説明する。図３は、本発明の遅延制御回路の第２の実施例の回路構成を示し、図４はそのタイミングチャートを示す。図４のタイミングチャートの表示方法は図２と同一であるため説明は省略する。
【００４３】
実際の回路は電源／温度／プロセス製造ばらつきによって、発生する定常誤差は、図２に示す様なプラス方向に必ず発生するとは限らない場合がある。そこで、図３の構成では、定常位相誤差がプラス／マイナスの何れの方向であっても、それを排除することができる。
【００４４】
図３を参照すると、上記した第１の実施例の構成に加えて第２のクロックパス上に、第１の位相制御回路により制御される可変遅延回路０ａ、１ａが追加されている。その他図３において、第１及び第２の位相制御回路の機能は、第１の実施例と同一である。
【００４５】
ここで図４に示すとおり、第１の位相制御回路（ＰＤ１＋ＣＰ１＋ＬＰＦ１）にて−２００ｐｓの定常位相誤差が発生したと仮定する。この状態において、第２の位相比較回路（ＰＤ２＋ＣＰ２＋ＬＰＦ２）でも同様の定常位相誤差が発生する。これは前記第１の実施例と同様、２つの位相制御回路はともに回路及びレイアウト構成が同一であることによって、同等の定常位相誤差が発生しているためである。
【００４６】
図３において、可変遅延回路０ａ、１ａには、ＶＣＤＬの可変遅延回路１〜８と同様に制御電圧ＶＣ１が供給されているため、ほぼ２００ｐｓ前後の遅延時間を出力している。このとき、第２の位相制御回路の定常位相誤差が−２００ｐｓになる様に、可変遅延回路０の遅延が制御され、ＶＣＤＬの先頭段の可変遅延回路１に入力されるクロックの遅延は図４に示す様に２００ｐｓ（Ｃ点の生成遅延２００ｐｓ）となる。
【００４７】
これによって、ＶＣＤＬの可変遅延回路１〜８のトータルの遅延時間は、前記第１の位相制御回路で発生した定常位相誤差分（−２００ｐｓ）だけ縮むが、前期第２の位相制御回路で発生した定常位相誤差（−２００ｐｓ）の分だけＶＣＤＬの可変遅延回路１の入力クロックがＶＣＤＬ０ａと１ａの位相に対し縮むため、ＶＣＤＬ１から８のトータルの遅延時間は、相対的に１６００ｐｓとなる。従って、ＶＣＤＬの可変遅延回路１〜８の出力（ＯＴ１からＯＴ８及びＯＢ１からＯＢ８）の位相差は相対的に２００ｐｓ間隔になり、定常位相誤差が排除されることになる。
【００４８】
なお、図４では定常位相誤差がマイナスの方向に発生した場合の例を代表で示しているが、プラスの方向に発生した場合でも、同様に定常位相誤差が排除される。この場合、位相比較対象１と２の相対的位置が逆になり、かつＣ点の生成遅延が６００ｐｓになることで、定常位相誤差が排除できることは容易に理解できるので、ここでの説明は省略する。
【００４９】
また、ＶＣＤＬ０と相対的な遅延差を生成するために挿入されている遅延バッファ（ＶＣＤＬ０ａと１ａ）は単なる一例であり、ＶＣＤＬを利用しない単純な遅延バッファ（電源／温度／プロセス製造ばらつきで遅延が変化するバッファ）であっても定常位相誤差を排除する効果は全く同等である。
【００５０】
上述した第１の実施例は、定常位相誤差がプラスのみに発生した場合の排除機能を有し、また第２の実施例は、定常位相誤差がプラス／マイナス両方に発生した場合の排除機能を示した。第１の実施例は、定常位相誤差が予めプラス側の一方向に出ることが分かっている場合、もしくは位相制御回路の設計の過程においてプラス側にのみ定常位相誤差が出る様に最適化した場合に、好ましく利用できる。第１の実施例の構成を採用することで、遅延バッファ（図３における可変遅延回路１ａと１ｂ）の追加を抑え、遅延制御回路全体の回路面積と消費電力を低減できる効果がある。
【実施例３】
【００５１】
続いて、第２の可変遅延回路０をＶＣＤＬの後段に配置した本発明の第３の実施例について説明する。図５は、本発明の遅延制御回路の第３の実施例の回路構成を示し、図６はそのタイミングチャートを示す。図６のタイミングチャートの表示方法は図２と同一であるため説明は省略する。
【００５２】
図５に示す通り本発明の第３の実施例では、第２の位相制御回路とそれによって制御される可変遅延回路はＶＣＤＬの可変遅延回路１〜８に続けて後段に挿入されている。ここでいま図６のタイミングチャートに示す様に、第１の位相制御回路の定常位相誤差が＋２００ｐｓ発生したとする。この状態において、第２の位相制御回路でも、第１の位相制御回路と同様の回路構成とレイアウト構成を持つことで、それと同等の定常位相誤差が発生する。
【００５３】
これによってＶＣＤＬの後段に配された可変遅延回路９では図６に示す様に２００ｐｓの遅延が生成され、ＶＣＤＬの可変遅延回路１〜８のトータルの遅延時間は２００ｐｓ早まり１６００ｐｓとなる。従って、ＶＣＤＬの可変遅延回路１〜８の出力（ＯＴ１からＯＴ８及びＯＢ１からＯＢ８）の位相差は相対的に２００ｐｓ間隔になり、定常位相誤差が排除されることになる。
【実施例４】
【００５４】
上述した第３の実施例においては、第２の位相制御回路の片方の入力（２／２ＢＡＲ）、に、ＶＣＤＬの最終段の可変遅延回路８の出力（ＯＴ８／ＯＢ８）を接続するものとして説明したが、入力端子ＩＮ／ＩＮＢに接続しても同様の効果を得る。以下、第２の位相制御回路に、第２のクロックパスのリファレンスクロックが入力されるようにした第４の実施例について説明する。
【００５５】
図７は、本発明の遅延制御回路の第４の実施例の回路構成を示す。タイミングチャートは図６と同様であり、本実施例においても、ＶＣＤＬの後段に配された可変遅延回路９で２００ｐｓの遅延が生成され、ＶＣＤＬの可変遅延回路１〜８のトータルの遅延時間は２００ｐｓ早まり１６００ｐｓとなる。従って、ＶＣＤＬの可変遅延回路１〜８の出力（ＯＴ１からＯＴ８及びＯＢ１からＯＢ８）の位相差は相対的に２００ｐｓ間隔になり、定常位相誤差が排除されることになる。
【実施例５】
【００５６】
上記した第３及び第４の実施例の遅延制御回路は、プラス側の定常位相誤差を排除することができるが、マイナス側の定常位相誤差を排除するための回路は構成できない。続いて、マイナス側の定常位相誤差を排除するようにした第５の実施例について説明する。
【００５７】
図８は本発明の遅延制御回路の第５の実施例の回路構成を示し、図９はそのタイミングチャートを示す。図８を参照すると、本発明の第５の実施例では、第２の位相制御回路とそれによって遅延制御される可変遅延回路０ａは、入力端子ＩＮ／ＩＮＢと第１の位相制御回路の入力（２／２）との間に挿入される。
【００５８】
定常位相誤差の排除方法の基本的な概念及び作用は、これまでの実施例と同様であり、図９のタイミングチャートを参照すれば明らかなとおり、第１の位相制御回路の定常位相誤差を排除している。
【実施例６】
【００５９】
続いて、プラス側及びマイナス側の定常位相誤差を排除できるようにした第６の実施例について説明する。本発明の第６の実施例を図１０に示す。図１０を参照すると、本発明の第６の実施例は、上記した第５の実施例の構成に加えてＶＣＤＬの前段に、可変遅延回路０ｂ、１ｂがが追加されている。その他図１０において、第１及び第２の位相制御回路の機能は、第５の実施例と同一である。
【００６０】
図１１は、プラス側の定常位相誤差が発生した場合のタイミングチャートである。プラス側／マイナス側の定常位相誤差の排除方法及びその基本的な概念及び作用は、第２の実施例等と同様であり、同図のタイミングチャートにて明らかになっているためここでの説明は省略する。
【実施例７】
【００６１】
続いて、本発明の第７の実施例について図面を参照して説明する。図１２は本発明の遅延制御回路の第７の実施例の回路構成を示し、図１３はそのタイミングチャートを示す。図１３に示す第７の実施例は、位相比較対象を半周期（１６００ｐｓ）ではなく一周期（３２００ｐｓ）にした場合の一例で、前記第６の実施例を基に構成したものである。第６の実施例に対し異なる点は、位相比較対象が一周期のエッジに変わった分、反転位相クロックから非反転クロックの位相になった点である。そのため、図１２では第１及び第２の位相制御回路の入力（１／１ＢＡＲ）に供給するクロックの位相を図１０のものに対し反転させている。
【００６２】
図１３のタイミングチャートには、一周期で遅延制御されているため、ＶＣＤＬの各可変遅延回路の遅延が半周期である図１１に対し２倍の８００ｐｓになっていることが示されている。それ以外の定常位相誤差の排除方法の基本的な概念及び作用は、前記第６の実施例と同様であるため、説明は省略する。
【実施例８】
【００６３】
続いて、本発明の第８の実施例について図面を参照して説明する。上記した第１〜第７の実施例では、差動クロックにて動作するものとして説明したが、単相構成に変更することもできる。図１４は、本発明の遅延制御回路の第８の実施例の回路構成を示す。
【００６４】
図１４の構成は、上記第６の可変遅延回路を単相構成にしたものである。また例えば、図１４の構成において、可変遅延回路を倍の１６段とし、後段の可変遅延回路９〜１６の出力をそれぞれＯＢ１〜ＯＢ８とすれば、４００ｐｓの遅延差（分解能）を持った遅延制御回路を得ることができる。
【００６５】
以上、本発明の好適な実施形態を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形・置換・調整を加えることができる。例えば、上記した実施例では、第１、第２の位相制御回路が、同様の回路構成及びレイアウト構成を持つものとして説明したが、本発明の効果を著しく阻害しない範囲で、適当な改変を加えることは可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施例の遅延制御回路の回路構成を示した図である。
【図２】本発明の第１の実施例の遅延制御回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施例の遅延制御回路の回路構成を示した図である。
【図４】本発明の第２の実施例の遅延制御回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施例の遅延制御回路の回路構成を示した図である。
【図６】本発明の第３の実施例の遅延制御回路の動作を説明するためのタイミングチャートである。
【図７】本発明の第４の実施例の遅延制御回路の回路構成を示した図である。
【図８】本発明の第５の実施例の遅延制御回路の回路構成を示した図である。
【図９】本発明の第５の実施例の遅延制御回路の動作を説明するためのタイミングチャートである。
【図１０】本発明の第６の実施例の遅延制御回路の回路構成を示した図である。
【図１１】本発明の第６の実施例の遅延制御回路の動作を説明するためのタイミングチャートである。
【図１２】本発明の第７の実施例の遅延制御回路の回路構成を示した図である。
【図１３】本発明の第７の実施例の遅延制御回路の動作を説明するためのタイミングチャートである。
【図１４】本発明の第８の実施例の遅延制御回路の回路構成を示した図である。
【図１５】背景技術として示す特許文献１のデジタル位相制御回路の回路図である。
【図１６】図１５のＤＬＬ２を抜粋した回路図である。
【図１７】図１６の回路の動作を説明するためのタイミングチャートである。
【図１８】図１６の位相比較器（ＰＤ１）とチャージポンプ（ＣＰ１）の動作図である。
【図１９】図１６の回路において、定常位相誤差が生じている場合のタイミングチャートである。
【図２０】特許文献２に記載のタイミングバーニアの回路図である。
【符号の説明】
【００６７】
ＶＣ１、ＶＣ２  制御電圧
ＩＮ／ＩＮＢ  入力端子
０、０ａ、０ｂ、１、１ａ、１ｂ、２〜９  可変遅延回路
ＬＰＦ  ローパスフィルタ
ＰＤ１、ＰＤ２  位相比較器（位相比較回路）
ＣＰ１、ＣＰ２  チャージポンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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