(57)【要約】【課題】高耐圧トランジスタを有する半導体装置において、チップサイズを大きくすることなく、高耐圧化と同時にオン電流の低減を図る。【解決手段】Ｎ型ドレイン領域１４から見てＰ型ボディ領域４側のＮ型ドリフト領域５内にトレンチオフセット領域２が形成されている。トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度よりも低い不純物濃度を持つＮ型電界緩和領域７が設けられている。【選択図】図１
2009152442.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面部に互いに隣り合うように形成された第１導電型のボディ領域及び第２導電型のドリフト領域と、
前記ボディ領域の表面部に前記ドリフト領域から離隔して形成された第２導電型のソース領域と、
前記ドリフト領域の表面部に前記ボディ領域から離隔して形成された第２導電型のドレイン領域と、
少なくとも前記ソース領域と前記ドリフト領域との間に位置する部分の前記ボディ領域の上にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ドレイン領域と前記ボディ領域との間に位置する部分の前記ドリフト領域内にトレンチオフセット領域が設けられており、
前記トレンチオフセット領域の前記ソース領域側の側面及び底面に接するように、前記ドリフト領域の平均不純物濃度よりも低い不純物濃度を持つ第２導電型の電界緩和領域が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
少なくとも前記電界緩和領域の下側に位置する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流経路拡幅領域が設けられていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記トレンチオフセット領域の前記ドレイン領域側の底面に接するように、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流保持領域が設けられていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記半導体領域は第１導電型のウェル領域であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記半導体領域におけるトランジスタ領域を囲むトレンチ分離領域をさらに備え、
前記トランジスタ領域内に、前記ボディ領域、前記ドリフト領域、前記ソース領域、前記ドレイン領域、前記トレンチオフセット領域及び前記電界緩和領域が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記ソース領域から見て前記ゲート電極の反対側に位置する部分の前記ボディ領域の表面部に、前記ボディ領域の平均不純物濃度よりも高い不純物濃度を持つ第１導電型のボディコンタクト領域が設けられていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ソース領域及び前記ボディコンタクト領域の上に、当該各領域と電気的に接続するソース電極が設けられており、
前記ドレイン領域の上に、当該ドレイン領域と電気的に接続するドレイン電極が設けられていることを特徴とする半導体装置。
【請求項８】
第１導電型の半導体領域上におけるトランジスタ領域内の所定の位置にトレンチオフセット領域を形成すると共に前記半導体領域上に当該トランジスタ領域を囲むようにトレンチ分離領域を形成する工程（ａ）と、
前記トランジスタ領域内に位置する部分の前記半導体領域の表面部に第１導電型のボディ領域を形成する工程（ｂ）と、
前記トランジスタ領域内において前記ボディ領域と隣り合う部分の前記半導体領域の表面部に第２導電型のドリフト領域を、前記トレンチオフセット領域を囲むように形成する工程（ｃ）と、
前記トレンチオフセット領域の前記ボディ領域側の側面及び底面と接する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも低い不純物濃度を持つ第２導電型の電界緩和領域を形成する工程（ｄ）と、
少なくとも前記ボディ領域の前記ドリフト領域側の端部の上にゲート絶縁膜を介してゲート電極を形成する工程（ｅ）と、
前記ボディ領域の表面部に第２導電型のソース領域を前記ドリフト領域から離隔するように形成すると共に、前記ドリフト領域の表面部に第２導電型のドレイン領域を、当該ドレイン領域と前記ソース領域との間に前記トレンチオフセット領域が介在するように形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
少なくとも前記電界緩和領域の下側に位置する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流経路拡幅領域を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記トレンチオフセット領域の前記ドレイン領域側の底面に接する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流保持領域を形成する工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のいずれか１項に記載の半導体装置の製造方法において、
前記ソース領域から見て前記ゲート電極の反対側に位置する部分の前記ボディ領域の表面部に、前記ボディ領域の平均不純物濃度よりも高い不純物濃度を持つ第１導電型のボディコンタクト領域を形成する工程（ｉ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記ソース領域及び前記ボディコンタクト領域の上に、当該各領域と電気的に接続するソース電極を形成すると共に、前記ドレイン領域の上に、当該ドレイン領域と電気的に接続するドレイン電極を形成する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高耐圧トランジスタを有する半導体装置においてチップサイズを大きくすることなく、オン電流の大きさを確保しながら接合領域の耐圧性能を高めることができる当該半導体装置の構造及びそれを実現するための製造方法に関する。
【背景技術】
【０００２】
近年、液晶モニター搭載のパーソナルコンピュータや液晶テレビなどが広く普及するのに伴い、それらを駆動するための半導体素子に対する要求が高まってきている。特に液晶パネルの表示速度などの高性能化に対しては、高電圧下での動作が駆動系半導体素子に求められる。一方、セット製品の容積を小さくすること、及び１チップ当たりの単価を抑えるためにチップ面積を小さくすることが求められている。従って、デバイスサイズを抑えながら高耐圧特性を高めるという相反する要求が駆動系半導体素子に対してなされている。単純に高耐圧性能を高めるためには、接合領域の不純物濃度を薄くする、高濃度Ｎ型不純物領域（Ｎ+ 層）と高濃度Ｐ型不純物領域（Ｐ+ 層）との間の距離を大きくする、又は不純物濃度の低い領域の幅をできるだけ大きくするなどの方策が考えられるが、これらの方策を採用した場合にはデバイスサイズが大きくなってしまう。そこで、デバイスサイズを抑えながら高耐圧特性を高めるという要望に応えるために、液晶駆動用ＩＣ（integrated circuit）等に利用される高耐圧素子として、ＬＤ（Lateral Double Diffused ）ＭＯＳ（metal oxide semiconductor ）トランジスタが提案されている。
【０００３】
ＬＤＭＯＳトランジスタとは、半導体基板表面側に形成した拡散領域に対して、導電型の異なる不純物を拡散させて、新たな拡散領域を形成し、これらの拡散領域の横方向拡散の差を実効チャネル長として利用するものであり、短いチャネルが形成されるので、高耐圧を保持しながら低オン抵抗化を可能とする素子となっている。
【０００４】
以下、図６を参照しながら、特許文献１に開示されている高耐圧トランジスタの構成について説明する。
【０００５】
図６に示すように、第１導電型、例えばＰ型の半導体基板１０１上にＰウェル領域１２１が形成されている。Ｐウェル領域１２１の表面部に互いに隣り合うようにＮ- 型不純物層１２２及びＰ型ボディ領域１０３が形成されている。Ｐ型ボディ領域１０３の表面部には、Ｎ- 型不純物層１２２から離隔して、ソース領域となるＮ型拡散領域１０４が形成されている。Ｎ- 型不純物層１２２の表面部には、Ｐ型ボディ領域１０３から離隔して、ドレイン領域となるＮ型拡散領域１０５が形成されている。Ｐ型ボディ領域１０３とＮ- 型不純物層１２２とが接する箇所及びその近傍の上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成されている。このゲート電極１０７直下に位置する部分のＰ型ボディ領域１０３の表面部にチャネル領域１０８が形成されている。ドレイン領域となるＮ型拡散領域１０５とＰ型ボディ領域１０３との間に位置する部分のＮ- 型不純物層１２２上には、オフセット領域となるＬＯＣＯＳ酸化膜１０９が設けられている。このＬＯＣＯＳ酸化膜１０９の下側に位置する部分のＮ- 型不純物層１２２がドリフト領域となる。尚、Ｎ- 型不純物層１２２及びＰ型ボディ領域１０３等を含むトランジスタ形成領域を囲むように、Ｐウェル領域１２１上に素子分離領域となるＬＯＣＯＳ酸化膜１０９が設けられている。ソース領域となるＮ型拡散領域１０４から見てゲート電極１０７の反対側に位置する部分のＰ型ボディ領域１０３の表面部には、Ｎ型拡散領域１０４に隣接して、Ｐ型ボディ領域１０３の電位をとるためのＰ+ 型拡散領域１１２が形成されている。ソース領域となるＮ型拡散領域１０４及びＰ+ 型拡散領域１１２の上に、当該各領域と電気的に接続するソース電極１１０が設けられており、ドレイン領域となるＮ型拡散領域１０５の上に、当該領域と電気的に接続するドレイン電極１１１が設けられている。これらの電極形成領域を除いて、ゲート電極１０７を含む基板表面は層間絶縁膜１１３によって被覆されている。
【０００６】
特許文献１に開示された高耐圧トランジスタの特徴は、図６に示すように、Ｐウェル領域１２１内に形成されたＮ- 型不純物層１２２が、ゲート電極１０７の下方において浅く形成されている部分（第１のＮ- 型不純物層１２２Ａ）と、ドレイン領域となるＮ型拡散領域１０５の近傍において深く形成されている部分（第２のＮ- 型不純物層１２２Ｂ）とを有していることである。ここで、ゲート電極１０７の下方において浅く形成された第１のＮ- 型不純物層１２２Ａの不純物濃度は相対的に高く設定されており、これによってオン抵抗が小さくなり電流が流れやすくなる。また、ドレイン領域となるＮ型拡散領域１０５の近傍において深く形成された第２のＮ- 型不純物層１２２Ｂの不純物濃度は相対的に低く設定されており、これによって空乏層が拡大しやすくなり、高耐圧化を図ることができる。
【０００７】
以下、図７（ａ）〜（ｃ）、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）を参照しながら、特許文献１に開示されている高耐圧トランジスタ、つまり図６に示す高耐圧トランジスタを形成する方法について説明する。
【０００８】
まず、図７（ａ）に示すように、シリコンからなり且つＰウェル領域１２１が設けられているＰ型の半導体基板１０１の表面上に、パッド酸化膜１３０を形成した後、素子分離形成領域を覆うフォトレジスト膜１３１をマスクとして、Ｐウェル領域１２１内に、後の工程でドリフト領域となるＮ- 型不純物層１２２を形成するための２種類のＮ型不純物（例えばヒ素イオン及びリンイオン）をそれぞれイオン注入して、第１のイオン注入層１３２及び第２のイオン注入層１３３を形成する。
【０００９】
次に、フォトレジスト膜１３１を除去した後、図７（ｂ）に示すように、半導体基板１０１上に形成したシリコン窒化膜（図示省略）をマスクとして、素子分離領域及びオフセット領域となるＬＯＣＯＳ酸化膜１０９を形成する。このとき、前述の２種類のＮ型不純物の拡散係数の差によって、半導体基板１０１内の比較的浅い位置に第１のＮ- 型不純物層１２２Ａが形成されると共に、半導体基板１０１内の比較的深い位置に第２のＮ- 型不純物層１２２Ｂが形成される。
【００１０】
次に、図７（ｃ）に示すように、ソース形成領域及びその近傍が開口されたフォトレジスト膜１３４をマスクとして、ソース形成領域及びその近傍に位置する部分の半導体基板１０１の表面部にＰ型不純物（例えばボロンイオン）をイオン注入した後、当該注入不純物を拡散させる。これによって、ソース形成領域及びその近傍に位置する部分の第２のＮ- 型不純物層１２２Ｂのみを選択的に消滅させることができる。
【００１１】
次に、フォトレジスト膜１３４及びパッド酸化膜１３０を除去した後、図８（ａ）に示すように、半導体基板１０１の露出表面上にゲート絶縁膜１０６を形成し、その後、ゲート絶縁膜１０６上にゲート電極１０７を形成する。ここで、ゲート電極１０７の一部が、オフセット領域となるＬＯＣＯＳ酸化膜１０９上にまたがるようにゲート電極１０７を形成する。
【００１２】
次に、図８（ｂ）に示すように、ゲート電極１０７及びドレイン形成領域を被覆するフォトレジスト膜１３５をマスクとして、半導体基板１０１の表面部にＰ型不純物（例えばボロンイオン）を注入した後、当該注入不純物を拡散させる。これによって、ゲート電極１０７の一端部とオーバーラップするようにＰ型ボディ領域１０３が形成される。
【００１３】
次に、フォトレジスト膜１３５を除去した後、図９（ａ）に示すように、ソース形成領域（Ｐ型ボディ領域１０３内に位置する）及びドレイン形成領域が開口されたフォトレジスト膜１３６をマスクとして、半導体基板１０１の表面部にＮ型不純物（例えばヒ素イオン）を注入してソース・ドレイン領域となるＮ型拡散領域１０４及び１０５を形成する。
【００１４】
次に、フォトレジスト膜１３６を除去した後、図９（ｂ）に示すように、ボディコンタクト形成領域（Ｐ型ボディ領域１０３内におけるＮ型拡散領域１０４に隣接する部分に位置する）が開口されたフォトレジスト膜１３７をマスクとして、半導体基板１０１の表面部にＰ型不純物（例えば二フッ化ボロン）を注入した後、当該注入不純物を拡散させる。これにより、Ｐ型ボディ領域１０３に所望の電位を与えるためのＰ+ 型拡散領域１１２が形成される。
【００１５】
その後、フォトレジスト膜１３７を除去した後、ソース領域となるＮ型拡散領域１０４及びＰ+ 型拡散領域１１２の上に、当該各領域と電気的に接続するソース電極１１０を形成すると共に、ドレイン領域となるＮ型拡散領域１０５の上に、当該領域と電気的に接続するドレイン電極１１１を形成した後、これらの電極形成領域を除いて基板表面を層間絶縁膜１１３によって被覆することによって、図６に示す高耐圧トランジスタが完成する。
【特許文献１】特許第３４２３２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述の従来の高耐圧トランジスタにおいては、トランジスタサイズを増大させることなく、今後のＲｏｎ（オン抵抗）低減及び高耐圧化への要望に応えていくことは困難である。
【００１７】
前記に鑑み、本発明は、ＬＤＭＯＳトランジスタ等の高耐圧トランジスタを有する半導体装置及びその製造方法において、チップサイズを大きくすることなく、高耐圧化と同時にオン電流の低減を図ることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、特許文献１に開示されたＬＤＭＯＳトランジスタを含む従来の高耐圧トランジスタの構造について、本願発明者が種々の検討を行った結果、次のような知見を得た。
【００１９】
ＬＤＭＯＳトランジスタの動作時には、ドレイン・ゲート間、及びドレイン・基板間にはそれぞれ数十ボルトから百ボルト超までの電圧がかかる。このとき、ドリフト領域全体に亘ってドレイン・基板接合の周囲に空乏層が拡がり、それによって耐圧が確保される。この空乏層領域を広げるために、ＬＤＭＯＳトランジスタにおいては、一般的に、ドリフト領域の不純物濃度を抑制しつつ当該ドリフト領域の配置範囲を横方向に大きく設定するなどの手法が用いられている。しかしながら、ドリフト領域の不純物濃度を低く設定すればするほど、高耐圧を確保できるもののＲｏｎが大きくなってしまう。また、ドリフト領域を横方向に広く配置すればするほど、高耐圧を確保できるもののＲｏｎが大きくなり、さらには、チップ面積が大きくなって製造コストが増大してしまう。
【００２０】
それに対して、前述の特許文献１に開示されたＬＤＭＯＳトランジスタにおいては、高耐圧化及びＲｏｎ低減を両立させるために、Ｒｏｎ低減を目的として、不純物濃度が比較的高いドリフト領域である第１のＮ- 型不純物層１２２Ａをゲート電極１０７の下方に配置すると共に、高耐圧化を目的として、不純物濃度が比較的低いドリフト領域である第２のＮ- 型不純物層１２２Ｂを、オフセット領域となるＬＯＣＯＳ酸化膜１０９の下側に配置している。これまでのところ、この特許文献１に開示されたＬＤＭＯＳトランジスタ構造によって、高耐圧化及びＲｏｎ低減に対するユーザの要望に応えることが可能であった。しかし、今後、全体のチップサイズを変えることなく、さらなる高耐圧化及びＲｏｎ低減の要望があった場合、特許文献１に開示されたＬＤＭＯＳトランジスタによれば、以下のように、その要望に応えることはできない。すなわち、Ｒｏｎ低減のために第１のＮ- 型不純物層１２２Ａの不純物濃度を高くしたとしても、高耐圧化のために第２のＮ- 型不純物層１２２Ｂの不純物濃度を低くすると、第２のＮ- 型不純物層１２２Ｂが高抵抗化してしまうので、結局、Ｒｏｎ低減を実現することはできない。逆に、第２のＮ- 型不純物層１２２Ｂの不純物濃度を高くすると、印加電圧によって生じた電界がＰ型ボディ領域１０３と第１のＮ- 型不純物層１２２Ａとの接合面に集中する結果、耐圧を確保することができなくなる。また、第１のＮ- 型不純物層１２２Ａの不純物濃度を低くすると、Ｒｏｎが大きくなってしまう。
【００２１】
すなわち、特許文献１に開示されたＬＤＭＯＳトランジスタにおいては、トランジスタサイズを変えずに、今後のＲｏｎ低減及び高耐圧化への要望に共に応えていくことはできない。その原因は、相対的に高濃度の第１のＮ- 型不純物層１２２Ａによってオン電流を大きくしようとしているものの、それが、相対的に低濃度の第２のＮ- 型不純物層１２２Ｂによって阻害されているから、簡単に言えば、ソース領域からドレイン領域までの電流経路が１つになっているからである。
【００２２】
以上の知見に基づき、本願発明者は、プロセス・デバイスシミュレーションを用いて、不純物濃度分布と電界強度分布との関係や、不純物濃度分布とオン電流との関係等の種々の検討を行った結果、まず、オフセット領域として、従来のＬＯＣＯＳ構造に代えて、トレンチ構造を用いることを想到した。トレンチ構造のオフセット領域（以下、トレンチオフセット領域と称する）を用いた場合、水平方向のサイズが同じＬＯＣＯＳ構造のオフセット領域を用いた場合と比較して、シリコン領域と絶縁膜（酸化膜）との界面の長さをより長くすることができる。ここで、トレンチオフセット領域のソース領域側の側面及び底面に接するように、ドリフト領域全体の平均不純物濃度よりも低い不純物濃度を持つ電界緩和領域を設けておき、トランジスタＯＦＦ時の高耐圧化をこの電界緩和領域によって実現する。すなわち、本発明に係るトレンチオフセット領域及び電界緩和領域によると、ドレイン領域からゲート電極に向かって拡がるポテンシャル（電位）分布はトレンチオフセット領域の底面や側面を回り込みながら拡がるので、水平方向のサイズが同じＬＯＣＯＳ構造のオフセット領域を用いた従来のＬＤＭＯＳトランジスタと比べて、より高耐圧化を図ることができる。言い換えると、ＬＯＣＯＳ構造のオフセット領域を用いた従来のＬＤＭＯＳトランジスタと比べて、同じ耐圧を確保するためのチップサイズを低減することができる。
【００２３】
また、本願発明者は、高耐圧化及びＲｏｎ低減のさらなる両立を図るために、高耐圧化を図る前述のトレンチオフセット領域及び電界緩和領域に加えて、トランジスタ動作時の電流経路となる高濃度不純物領域を設けることを想到した。これにより、ソース領域からドレイン領域までの電流経路が、当該高濃度不純物領域を通る経路と、低濃度不純物領域である電界緩和領域を通る経路との２経路となり、さらなるＲｏｎ低減を図ることができる。
【００２４】
すなわち、本発明に係る電界緩和領域の下側、つまりゲート電極下方の比較的深い領域に、ドリフト領域全体の平均不純物濃度よりも高い不純物濃度を持つ電流経路拡幅領域を設ける。これにより、トランジスタＯＮ時の電流経路を深さ方向に拡幅することができるので、前述の電界緩和領域での電流劣化を極力抑制しながらＲｏｎ低減を図ることができる。
【００２５】
また、本発明に係る電流経路拡幅領域を流れた電流がドレイン領域に到達するまでに劣化してしまうことを防止するため、トレンチオフセット領域のドレイン領域側の底面に接し且つ電流経路拡幅領域に接するように、ドリフト領域全体の平均不純物濃度よりも高い不純物濃度を持つ電流保持領域を設ける。これにより、前述の電流経路拡幅領域によって増加させた電流が損なわれることを防止することができる。
【００２６】
以上のように、本発明によると、トレンチオフセット領域及びそのソース領域側の側面及び底面に接する電界緩和領域によって耐圧の確保を実現し、電界緩和領域の下側に配置した電流経路拡幅領及びトレンチオフセット領域のドレイン領域側の底面に接する電流保持領域によってオン電流の確保を実現する。このため、チップサイズを大きくすることなく、高耐圧化と同時にＲｏｎ低減を図ることができるＬＤＭＯＳトランジスタを実現することができる。
【００２７】
具体的には、本発明に係る半導体装置は、第１導電型の半導体領域の表面部に互いに隣り合うように形成された第１導電型のボディ領域及び第２導電型のドリフト領域と、前記ボディ領域の表面部に前記ドリフト領域から離隔して形成された第２導電型のソース領域と、前記ドリフト領域の表面部に前記ボディ領域から離隔して形成された第２導電型のドレイン領域と、少なくとも前記ソース領域と前記ドリフト領域との間に位置する部分の前記ボディ領域の上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記ドレイン領域と前記ボディ領域との間に位置する部分の前記ドリフト領域内にトレンチオフセット領域が設けられており、前記トレンチオフセット領域の前記ソース領域側の側面及び底面に接するように、前記ドリフト領域の平均不純物濃度よりも低い不純物濃度を持つ第２導電型の電界緩和領域が設けられている。ここで、第１導電型の半導体領域は半導体基板であってもよいし、その上に形成されたウェル領域であってもよい。また、ボディ領域とドリフト領域とは接していてもよいし、接していなくてもよい。また、ゲート電極は、ボディ領域の上のみならず、ボディ領域とトレンチオフセット領域との間に位置する部分のドリフト領域（電界緩和領域を含む）の上にも形成されていることが好ましく、さらには、トレンチオフセット領域のボディ領域側の端部とオーバーラップするように形成されていることが好ましい。
【００２８】
本発明の半導体装置によると、オフセット領域として、従来のＬＯＣＯＳ構造に代えて、トレンチオフセット領域を用いるため、水平方向のサイズが同じＬＯＣＯＳ構造のオフセット領域を用いた場合と比較して、シリコン領域と絶縁膜（酸化膜）との界面の長さをより長くすることができる。また、トレンチオフセット領域のソース領域側の側面及び底面に接するように、ドリフト領域全体の平均不純物濃度よりも低い不純物濃度を持つ電界緩和領域を設けているため、トランジスタＯＦＦ時の高耐圧化をこの電界緩和領域によって実現することができる。すなわち、トレンチオフセット領域及び電界緩和領域によって、ドレイン領域に高電圧を印加した場合におけるポテンシャル（電位）の集中を緩和できるため、水平方向のサイズが同じＬＯＣＯＳ構造のオフセット領域を用いた従来構造（つまり同じトランジスタサイズの従来構造）と比べて、より高耐圧化を図ることができる。言い換えると、ＬＯＣＯＳ構造のオフセット領域を用いた従来構造と比べて、同じ耐圧を確保するためのチップサイズを低減することができ、それによってＲｏｎを低減することもできる。
【００２９】
尚、本願において、高耐圧とは一般に２０Ｖ程度以上の電圧に対する耐圧を意味するが、ＬＤＭＯＳ型の高耐圧トランジスタについては１００Ｖ程度以上の電圧に対する耐圧を意味する。
【００３０】
本発明の半導体装置において、少なくとも前記電界緩和領域の下側に位置する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流経路拡幅領域が設けられていることが好ましい。このようにすると、トランジスタＯＮ時の電流経路を深さ方向に拡幅することができる。言い換えると、ソース領域からドレイン領域までの電流経路として、高濃度不純物領域である電流経路拡幅領域を通る経路と、低濃度不純物領域である電界緩和領域を通る経路とを設定することができる。従って、電界緩和領域での電流劣化を極力抑制しながらＲｏｎ低減を図ることができる。すなわち、同じトランジスタサイズの従来構造と比べて、より大きい電流能力を有するトランジスタを実現することができる。
【００３１】
尚、本発明の半導体装置において、ゲート電極下側にドリフト領域が残るように電界緩和領域を形成し、当該ドリフト領域と接するように電流経路拡幅領域を形成することによって、ソース領域からドレイン領域までの電流経路を確保することが好ましい。すなわち、電流経路拡幅領域は、電界緩和領域から見てソース領域側のゲート電極の下方に位置する部分のドリフト領域に形成されていてもよい。さらに、当該ドリフト領域の周りの半導体領域にまで電流経路拡幅領域が形成されていてもよい。
【００３２】
本発明の半導体装置において、前述の電流経路拡幅領域を設ける場合、前記トレンチオフセット領域の前記ドレイン領域側の底面に接するように、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流保持領域が設けられていることが好ましい。このようにすると、電流経路拡幅領域を流れてきた電流がドレイン領域に到達するまでに劣化してしまうことを防止することができる。言い換えると、電流経路拡幅領域によって増加させた電流が損なわれることを防止することができる。従って、電界緩和領域での電流劣化を極力抑制しながらＲｏｎ低減を図ることができる。すなわち、同じトランジスタサイズの従来構造と比べて、より大きい電流能力を有するトランジスタを実現することができる。
【００３３】
尚、本発明の半導体装置において、電流経路拡幅領域及びドレイン領域のそれぞれと接するように電流保持領域を形成することによって、ソース領域からドレイン領域までの電流経路を確保することが好ましい。また、トレンチオフセット領域の底面下側における電界緩和領域と電流保持領域との間に、両者の中間的な不純物濃度を有する領域が形成されてもよい。すなわち、電界緩和領域と電流保持領域とは接していてもよいし、接していなくてもよい。
【００３４】
本発明の半導体装置において、前記半導体領域は第１導電型のウェル領域であってもよい。
【００３５】
本発明の半導体装置において、前記半導体領域におけるトランジスタ領域を囲むトレンチ分離領域をさらに備え、前記トランジスタ領域内に、前記ボディ領域、前記ドリフト領域、前記ソース領域、前記ドレイン領域、前記トレンチオフセット領域及び前記電界緩和領域が形成されていてもよい。
【００３６】
本発明の半導体装置において、前記ソース領域から見て前記ゲート電極の反対側に位置する部分の前記ボディ領域の表面部に、前記ボディ領域の平均不純物濃度よりも高い不純物濃度を持つ第１導電型のボディコンタクト領域が設けられていてもよい。このようにすると、ボディ領域を所定の電位に設定することが容易になる。また、この場合、前記ソース領域及び前記ボディコンタクト領域の上に、当該各領域と電気的に接続するソース電極が設けられており、前記ドレイン領域の上に、当該ドレイン領域と電気的に接続するドレイン電極が設けられていてもよい。
【００３７】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上におけるトランジスタ領域内の所定の位置にトレンチオフセット領域を形成すると共に前記半導体領域上に当該トランジスタ領域を囲むようにトレンチ分離領域を形成する工程（ａ）と、前記トランジスタ領域内に位置する部分の前記半導体領域の表面部に第１導電型のボディ領域を形成する工程（ｂ）と、前記トランジスタ領域内において前記ボディ領域と隣り合う部分の前記半導体領域の表面部に第２導電型のドリフト領域を、前記トレンチオフセット領域を囲むように形成する工程（ｃ）と、前記トレンチオフセット領域の前記ボディ領域側の側面及び底面と接する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも低い不純物濃度を持つ第２導電型の電界緩和領域を形成する工程（ｄ）と、少なくとも前記ボディ領域の前記ドリフト領域側の端部の上にゲート絶縁膜を介してゲート電極を形成する工程（ｅ）と、前記ボディ領域の表面部に第２導電型のソース領域を前記ドリフト領域から離隔するように形成すると共に、前記ドリフト領域の表面部に第２導電型のドレイン領域を、当該ドレイン領域と前記ソース領域との間に前記トレンチオフセット領域が介在するように形成する工程（ｆ）とを備えている。
【００３８】
本発明の半導体装置の製造方法によると、前述の本発明の半導体装置を製造するための方法であるため、前述の本発明の半導体装置と同様の効果を得ることができる。また、本発明に係る半導体装置の製造方法において、少なくとも前記電界緩和領域の下側に位置する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流経路拡幅領域を形成する工程（ｇ）をさらに備えていてもよいし、この場合、前記トレンチオフセット領域の前記ドレイン領域側の底面に接する部分の前記ドリフト領域に、前記ドリフト領域の平均不純物濃度よりも高い不純物濃度を持つ第２導電型の電流保持領域を形成する工程（ｈ）をさらに備えていてもよい。また、本発明に係る半導体装置の製造方法において、前記ソース領域から見て前記ゲート電極の反対側に位置する部分の前記ボディ領域の表面部に、前記ボディ領域の平均不純物濃度よりも高い不純物濃度を持つ第１導電型のボディコンタクト領域を形成する工程（ｉ）をさらに備えていてもよいし、この場合、前記ソース領域及び前記ボディコンタクト領域の上に、当該各領域と電気的に接続するソース電極を形成すると共に、前記ドレイン領域の上に、当該ドレイン領域と電気的に接続するドレイン電極を形成する工程（ｊ）をさらに備えていてもよい。
【発明の効果】
【００３９】
本発明によると、チップサイズを大きくすることなく、高耐圧化と同時にＲｏｎ低減（オン電流確保）を図ることができる高耐圧トランジスタを実現することができる。
【発明を実施するための最良の形態】
【００４０】
（実施形態）
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４１】
図１は本実施形態に係る半導体装置（具体的にはＬＤＭＯＳトランジスタを有する半導体装置）の断面図である。
【００４２】
図１に示すように、例えばシリコンからなるＰ型半導体基板１上にＰウェル領域６が形成されている。Ｐウェル領域６の表面部に互いに隣り合うようにＰ型ボディ領域４及びＮ型ドリフト領域５が形成されている。Ｐ型ボディ領域４とＮ型ドリフト領域５とは接していてもよいし、接していなくてもよい。Ｐ型ボディ領域４の表面部にはＮ型ドリフト領域５から離隔してＮ型ソース領域１３が形成されている。Ｎ型ドリフト領域５の表面部にはＰ型ボディ領域４から離隔してＮ型ドレイン領域１４が形成されている。Ｎ型ソース領域１３及びＮ型ドレイン領域１４のそれぞれの不純物濃度は例えば１×１０20／ｃｍ3 程度である。少なくともＮ型ソース領域１３とＮ型ドリフト領域５との間に位置する部分のＰ型ボディ領域４の上には、ゲート絶縁膜１０を介してゲート電極１１が形成されている。
【００４３】
本実施形態の第１の特徴として、Ｎ型ドレイン領域１４から見てＰ型ボディ領域４側のＮ型ドリフト領域５内に、Ｎ型ドレイン領域１４と隣り合うように、トレンチ構造を有するオフセット領域つまりトレンチオフセット領域２が形成されている。
【００４４】
尚、本実施形態において、ゲート電極１１は、Ｐ型ボディ領域４の上のみならず、Ｐ型ボディ領域４とトレンチオフセット領域２との間に位置する部分のＮ型ドリフト領域５（後述する電界緩和領域７を含む）の上にも形成されており、さらには、トレンチオフセット領域２のＰ型ボディ領域４側の端部とオーバーラップするように形成されている。また、Ｎ型ドリフト領域５及びＰ型ボディ領域４等を含むトランジスタ形成領域を囲むように、Ｐウェル領域６上に、トレンチ構造を有する分離領域つまりトレンチ分離領域３が設けられている。
【００４５】
本実施形態の第２の特徴として、トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度（例えば３×１０16／ｃｍ3 程度）よりも低い不純物濃度（例えば１×１０16／ｃｍ3 程度）を持つＮ型電界緩和領域７が設けられている。
【００４６】
本実施形態の第３の特徴として、Ｎ型電界緩和領域７の下側に位置する部分のＮ型ドリフト領域５に、Ｎ型ドリフト領域５の平均不純物濃度（例えば３×１０16／ｃｍ3 程度）よりも高い不純物濃度（例えば５×１０16／ｃｍ3 程度）を持つＮ型電流経路拡幅領域８が設けられている。ここで、ゲート電極１１下側にＮ型ドリフト領域５が残るようにＮ型電界緩和領域７を形成し、当該Ｎ型ドリフト領域５と接するようにＮ型電流経路拡幅領域８を形成することによって、Ｎ型ソース領域１３からＮ型ドレイン領域１４までの電流経路を確保する。すなわち、Ｎ型電流経路拡幅領域８は、Ｎ型電界緩和領域７から見てＮ型ソース領域１３側のゲート電極１１の下方に位置する部分のＮ型ドリフト領域５にも（さらには当該Ｎ型ドリフト領域５の周りのＰウェル領域６にも）形成されている。
【００４７】
本実施形態の第４の特徴として、トレンチオフセット領域２のＮ型ドレイン領域１４側の底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度（例えば３×１０16／ｃｍ3 程度）よりも高い不純物濃度（例えば７×１０16／ｃｍ3 程度）を持つＮ型電流保持領域９が設けられている。ここで、Ｎ型電流経路拡幅領域８及びＮ型ドレイン領域１４のそれぞれと接するようにＮ型電流保持領域９を形成することによって、Ｎ型ソース領域１３からＮ型ドレイン領域１４までの電流経路を確保することが好ましい。また、トレンチオフセット領域２の底面下側におけるＮ型電界緩和領域７とＮ型電流保持領域９との間に、両者の中間的な不純物濃度を有する領域が形成されてもよい。すなわち、Ｎ型電界緩和領域７とＮ型電流保持領域９とは接していてもよいし、接していなくてもよい。
【００４８】
また、図１に示すように、Ｎ型ソース領域１３から見てゲート電極１１の反対側に位置する部分のＰ型ボディ領域４の表面部に、Ｐ型ボディ領域４の平均不純物濃度よりも高い不純物濃度を持つＰ型ボディコンタクト領域１２が設けられている。Ｎ型ソース領域１３及びＰ型ボディコンタクト領域１２の上には、当該各領域と電気的に接続するソース電極１６が設けられており、Ｎ型ドレイン領域１４の上には、当該Ｎ型ドレイン領域１４と電気的に接続するドレイン電極１７が設けられている。これらの電極形成領域を除いて、ゲート電極１１を含む基板表面は層間絶縁膜１５によって被覆されている。
【００４９】
以下、本実施形態に係る半導体装置の製造方法について説明する。
【００５０】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は本実施形態に係る半導体装置の製造方法、具体的には、図１に示すＬＤＭＯＳトランジスタを有する半導体装置を製造するための方法の各工程を示す断面図である。
【００５１】
まず、図２（ａ）に示すように、例えば公知のトレンチ形成技術及び酸化膜埋め込み技術等を用いて、例えばシリコンからなるＰ型半導体基板１上におけるトランジスタ領域内の所定の位置にトレンチオフセット領域２を形成すると共にＰ型半導体基板１上に当該トランジスタ領域を囲むようにトレンチ分離領域３を形成する。
【００５２】
次に、図２（ｂ）に示すように、トランジスタ領域内に位置する部分のＰ型半導体基板１の表面部にＰ型ボディ領域４を形成する。具体的には、トレンチオフセット領域２及びトレンチ分離領域３を含むＰ型半導体基板１上の全面に保護酸化膜２１を形成した後、ボディ領域形成箇所が開口されたフォトレジスト膜３１をマスクとして、Ｐ型不純物、例えばボロンをＰ型半導体基板１の表面部にイオン注入する。その後、フォトレジスト膜３１をアッシングにより除去した後、公知の熱拡散を行ってＰ型ボディ領域４を形成する。このとき、イオン注入条件は、例えば注入エネルギーが３０ｋｅＶ、注入ドーズ量が１×１０12／ｃｍ2 であり、熱拡散条件は、例えば温度が１０００℃、時間が６０分である。
【００５３】
次に、保護酸化膜２１をエッチングにより除去した後、図２（ｃ）に示すように、トレンチオフセット領域２及びトレンチ分離領域３を含むＰ型半導体基板１上の全面に保護酸化膜２２を新たに形成する。その後、マスクなしに、Ｐ型半導体基板１の全面にＰ型不純物、例えばボロンをイオン注入し、例えば深さ１μｍ程度の位置に注入飛程を有するＰウェル注入層４１を形成する。このとき、イオン注入条件は、例えば注入エネルギーが７００ｋｅＶ、注入ドーズ量が３×１０12／ｃｍ2 である。
【００５４】
次に、図３（ａ）に示すように、ドリフト領域形成箇所が開口されたフォトレジスト膜３２をマスクとして、Ｐ型半導体基板１の表面部にＮ型不純物、例えばリンのイオン注入を３回行った後、フォトレジスト膜３２をアッシングにより除去し、その後、公知の熱拡散を行ってＮ型ドリフト領域５を形成する。このとき、Ｐウェル注入層４１のボロンがこの熱処理によって拡散してＰウェル領域６がトレンチオフセット領域２を囲むように形成される。
【００５５】
尚、図３（ａ）に示す工程において、１回目のイオン注入条件は、例えば注入エネルギーが６００ｋｅＶ、注入ドーズ量が５×１０12／ｃｍ2 であり、２回目のイオン注入条件は、例えば注入エネルギーが３５０ｋｅＶ、注入ドーズ量が５×１０12／ｃｍ2 であり、３回目のイオン注入条件は、例えば注入エネルギーが１００ｋｅＶ、注入ドーズ量が５×１０12／ｃｍ2 であり、熱拡散条件は、例えば温度が１０００℃、時間が６０分である。また、図３（ａ）に示す工程において、フォトレジスト膜３２の開口部がＰ型ボディ領域４の端部（Ｎ型ドリフト領域５側の端部）にオーバーラップしていてもよい。
【００５６】
次に、保護酸化膜２２をエッチングにより除去した後、図３（ｂ）に示すように、トレンチオフセット領域２及びトレンチ分離領域３を含むＰ型半導体基板１上の全面に保護酸化膜２３を新たに形成する。その後、Ｐ型半導体基板１上に、電界緩和領域形成箇所が開口されたフォトレジスト膜３３を形成する。このとき、Ｎ型ドリフト領域５内に、トレンチオフセット領域２のＰ型ボディ領域４側の側面の上端から下端まで、さらに当該下端からトレンチオフセット領域２の底面中央付近までに沿って電界緩和領域注入層を形成するために、フォトレジスト膜３３に、トレンチオフセット領域２の中央部を一端とし且つトレンチオフセット領域２のＰ型ボディ領域４側の端部を他端とする開口部を形成する。その後、フォトレジスト膜３３をマスクとして、Ｐ型不純物、例えばボロンをＮ型ドリフト領域５にイオン注入し、前述の位置に電界緩和領域注入層４２を形成する。このとき、イオン注入は、ウェハ面に対してその法線方向から所定の角度、例えば３０°傾けた角度で、ウェハ面内において９０°ずつ異なる４方向から実施する。また、イオン注入条件は、例えば注入エネルギーが２００ｋｅＶ、注入ドーズ量が５×１０11／ｃｍ2 である。
【００５７】
尚、図３（ｂ）に示す工程において、フォトレジスト膜３３の前述の他端（Ｐ型ボディ領域４側の端）が、トレンチオフセット領域２のＰ型ボディ領域４側の端部からＰ型ボディ領域４側の方向に離れていてもよい。
【００５８】
次に、フォトレジスト膜３３及び保護酸化膜２３をアッシング及びエッチングにより除去した後、図３（ｃ）に示すように、トレンチオフセット領域２及びトレンチ分離領域３を含むＰ型半導体基板１上の全面に保護酸化膜２４を新たに形成する。その後、Ｐ型半導体基板１上に、電流経路拡幅領域形成箇所が開口されたフォトレジスト膜３４を形成する。このとき、Ｎ型ドリフト領域５内における電界緩和領域注入層４２の下側のより深い位置に電流経路拡幅領域注入層を形成するために、フォトレジスト膜３４に、トレンチオフセット領域２のＰ型ボディ領域４側の端部を中心としてその両側に０．５μｍ程度の幅で拡がる開口部を形成する。その後、フォトレジスト膜３４をマスクとして、Ｎ型不純物、例えばリンをＮ型ドリフト領域５にイオン注入し、前述の位置（具体的にはフォトレジスト膜３４の開口部の基板表面から０．８μｍ程度下方の位置）に電流経路拡幅領域注入層４３を形成する。このとき、電流経路拡幅領域注入層４３は、電界緩和領域注入層４２から見てＰ型ボディ領域４側にシフトして形成される。また、イオン注入条件は、例えば注入エネルギーが５５０ｋｅＶ、注入ドーズ量が６×１０12／ｃｍ2 である。
【００５９】
尚、図３（ｃ）に示す工程において、フォトレジスト膜３４の開口部のＰ型ボディ領域４反対側の端が、前述の位置よりもＰ型ボディ領域４から遠ざかった位置（但しトレンチオフセット領域２のＰ型ボディ領域４反対側の端部を超えない位置）にあってもよい。
【００６０】
次に、フォトレジスト膜３４及び保護酸化膜２４をアッシング及びエッチングにより除去した後、図４（ａ）に示すように、トレンチオフセット領域２及びトレンチ分離領域３を含むＰ型半導体基板１上の全面に保護酸化膜２５を新たに形成する。その後、Ｐ型半導体基板１上に、電流保持領域形成箇所が開口されたフォトレジスト膜３５を形成する。このとき、Ｎ型ドリフト領域５内に、トレンチオフセット領域２のＰ型ボディ領域４反対側の側面の上端から下端まで、さらに当該下端からトレンチオフセット領域２の底面中央付近までに沿って電流保持領域注入層を形成するために、フォトレジスト膜３５に、トレンチオフセット領域２の中央部を一端とし且つトレンチオフセット領域２のＰ型ボディ領域４反対側の端部を他端とする開口部を形成する。その後、フォトレジスト膜３５をマスクとして、Ｎ型不純物、例えばリンをＮ型ドリフト領域５にイオン注入し、前述の位置に電流保持領域注入層４４を形成する。このとき、イオン注入は、ウェハ面に対してその法線方向から所定の角度、例えば３０°傾けた角度で、ウェハ面内において９０°ずつ異なる４方向から実施する。また、イオン注入条件は、例えば注入エネルギーが３５０ｋｅＶ、注入ドーズ量が５×１０12／ｃｍ2 である。
【００６１】
尚、図４（ａ）に示す工程において、フォトレジスト膜３５の前述の一端（Ｐ型ボディ領域４側の端）が、トレンチオフセット領域２の中央部よりもＰ型ボディ領域４側に位置していてもよい。また、フォトレジスト膜３５の前述の他端（Ｐ型ボディ領域４反対側の端）が、トレンチオフセット領域２のＰ型ボディ領域４反対側の端部からＰ型ボディ領域４反対側の方向に離れていてもよい。
【００６２】
次に、図４（ｂ）に示すように、フォトレジスト膜３５をアッシングにより除去した後、例えば酸素雰囲気中において公知の熱拡散を行うことにより、電界緩和領域注入位層４２のボロンを拡散させてＮ型電界緩和領域７を形成し、電流経路拡幅領域注入層４３のリンを拡散させてＮ型電流経路拡幅領域８を形成し、電流保持領域注入層４４からリンを拡散させてＮ型電流保持領域９を形成する。
【００６３】
具体的には、トレンチオフセット領域２のＰ型ボディ領域４側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度（例えば３×１０16／ｃｍ3 程度）よりも低い不純物濃度（例えば１×１０16／ｃｍ3 程度）を持つＮ型電界緩和領域７を形成する。
【００６４】
また、Ｎ型電界緩和領域７の下側に位置する部分のＮ型ドリフト領域５に、Ｎ型ドリフト領域５の平均不純物濃度（例えば３×１０16／ｃｍ3 程度）よりも高い不純物濃度（例えば５×１０16／ｃｍ3 程度）を持つＮ型電流経路拡幅領域８を形成する。
【００６５】
さらに、トレンチオフセット領域２のＮ型ドレイン領域１４側の底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度（例えば３×１０16／ｃｍ3 程度）よりも高い不純物濃度（例えば７×１０16／ｃｍ3 程度）を持つＮ型電流保持領域９を形成する。
【００６６】
尚、熱拡散条件は、例えば、温度が８５０℃、時間が２０分である。
【００６７】
その後、保護酸化膜２５をエッチングにより除去する。
【００６８】
次に、図４（ｃ）に示すように、トレンチオフセット領域２及びトレンチ分離領域３を含むＰ型半導体基板１上の全面に、例えば酸化処理により、例えば厚さ２０ｎｍ程度のゲート絶縁膜１０を形成する。続いて、ゲート絶縁膜１０上に、例えば厚さ３００ｎｍのポリシリコン膜を均一な厚さで形成した後、当該ポリシリコン膜をパターニングして例えば幅３μｍ程度のゲート電極１１を形成する。尚、ゲート電極１１は、Ｐ型ボディ領域４のＮ型ドリフト領域５側の端部上から、Ｐ型ボディ領域４とトレンチオフセット領域２との間に位置する部分のＮ型ドリフト領域５（電界緩和領域７を含む）上を経て、トレンチオフセット領域２のＰ型ボディ領域４側の端部上まで形成される。このとき、ゲート電極１１を、Ｐ型ボディ領域４及びトレンチオフセット領域２のそれぞれに対して０．５μｍ程度オーバーラップするように形成してもよい。
【００６９】
次に、図５（ａ）に示すように、ボディコンタクト領域形成箇所が開口されたフォトレジスト膜３６をマスクとして、Ｐ型不純物、例えば二フッ化ボロンをＰ型ボディ領域４の表面部にイオン注入し、フォトレジスト膜３６の開口部の基板表面から例えば深さ０．０５μｍ程度の位置に注入飛程を有するボディコンタクト領域注入層４５を形成する。このとき、イオン注入条件は、例えば注入エネルギーが５０ｋｅＶ、注入ドーズ量が５×１０15／ｃｍ2 である。その後、フォトレジスト膜３６を除去する。
【００７０】
次に、図５（ｂ）に示すように、ソース領域形成箇所及びドレイン領域形成箇所が開口されたフォトレジスト膜３７をマスクとして、Ｎ型不純物、例えばヒ素をＰ型ボディ領域４及びＮ型ドリフト領域５のそれぞれの表面部にイオン注入し、フォトレジスト膜３７の開口部の基板表面から例えば深さ０．０１μｍ程度の位置に注入飛程を有するソース領域注入層４６及びドレイン領域注入層４７を形成する。このとき、イオン注入条件は、例えば注入エネルギーが５０ｋｅＶ、注入ドーズ量が３×１０15／ｃｍ2 である。その後、フォトレジスト膜３７を除去する。
【００７１】
次に、図５（ｃ）に示すように、例えば公知の熱拡散を行うことにより、ボディコンタクト領域注入層４５の二フッ化ボロンを拡散させると共に活性化させてＰ型ボディコンタクト領域１２を形成し、ソース領域注入層４６のヒ素を拡散させると共に活性化させてＮ型ソース領域１３を形成し、ドレイン領域注入層４７のヒ素を拡散させると共に活性化させてＮ型ドレイン領域１４を形成する。
【００７２】
具体的には、Ｐ型ボディ領域４の表面部にＮ型ドリフト領域５から離隔してＮ型ソース領域１３を形成する。また、Ｎ型ドリフト領域５の表面部にＮ型ドレイン領域１４を、当該Ｎ型ドレイン領域１４とＮ型ソース領域１３との間にトレンチオフセット領域２が介在するように形成する。さらに、Ｎ型ソース領域１３から見てゲート電極１１の反対側に位置する部分のＰ型ボディ領域４の表面部に、Ｐ型ボディ領域４の平均不純物濃度よりも高い不純物濃度を持つＰ型ボディコンタクト領域１２を形成する。
【００７３】
尚、熱拡散条件は、例えば、温度が９００℃、時間が５０分である。
【００７４】
最後に、基板全面に層間絶縁膜１５を形成した後、ソース電極形成箇所及びドレイン電極形成箇所の層間絶縁膜１５を開口し、その後、Ｎ型ソース領域１３及びＰ型ボディコンタクト領域１２と電気的に接続するソース電極１６と、Ｎ型ドレイン領域１４と電気的に接続するドレイン電極１７とを形成することによって、図１に示すＬＤＭＯＳトランジスタを有する半導体装置を完成させる。
【００７５】
以上に説明したように、本実施形態に係るＬＤＭＯＳトランジスタを有する半導体装置においては、不純物濃度が例えば１×１０20／ｃｍ3 程度のＮ型ソース領域１３及びＮ型ドレイン領域１４が形成されていると共に、Ｎ型ソース領域１３とＮ型ドレイン領域１４との間に位置するトレンチオフセット領域２の下側等に不純物濃度が例えば３×１０16／ｃｍ3 程度のＮ型ドリフト領域５が形成されている。
【００７６】
すなわち、本実施形態によると、オフセット領域として、従来のＬＯＣＯＳ構造に代えて、トレンチオフセット領域２を用いるため、水平方向のサイズが同じＬＯＣＯＳ構造のオフセット領域を用いた場合と比較して、シリコン領域と絶縁膜（酸化膜）との界面の長さをより長くすることができる。さらに、Ｎ型ドリフト領域５中に、トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、つまり、Ｎ型ドレイン領域１４からの高電圧が印加される箇所に、Ｎ型ドリフト領域５全体の平均不純物濃度よりも低い不純物濃度（例えば１×１０16／ｃｍ3 程度）を持つＮ型電界緩和領域７を設けているため、トランジスタＯＦＦ時の高耐圧化を実現することができる。すなわち、従来構造ではトランジスタＯＦＦ時にＬＯＣＯＳ構造のオフセット領域の端部にポテンシャル（電位）が集中していた。それに対して、本実施形態ではトランジスタＯＦＦ時にトレンチオフセット領域２及びＮ型電界緩和領域７の作用により、ポテンシャル間隔が拡がって電界強度が抑えられるため、ドレイン電極１７に高電圧を印加した場合の耐圧を従来構造と比べて２０％程度高くすることができる。言い換えると、ＬＯＣＯＳ構造のオフセット領域を用いた従来構造と比べて、同じ耐圧を確保するためのチップサイズを低減することができる。
【００７７】
また、本実施形態によると、Ｎ型電界緩和領域７の下側に位置する部分のＮ型ドリフト領域５に、Ｎ型ドリフト領域５の平均不純物濃度よりも高い不純物濃度（例えば５×１０16／ｃｍ3 程度）を持つＮ型電流経路拡幅領域８を設けているため、トランジスタＯＮ時の電流経路を深さ方向に拡幅してＲｏｎを低下させることができる。尚、ゲート電極１１下側にＮ型ドリフト領域５が残るようにＮ型電界緩和領域７を形成し、当該Ｎ型ドリフト領域５と接するようにＮ型電流経路拡幅領域８を形成することによって、Ｎ型ソース領域１３からＮ型ドレイン領域１４までの電流経路を確保することが好ましい。すなわち、Ｎ型電流経路拡幅領域８は、Ｎ型電界緩和領域７から見てＮ型ソース領域１３側のゲート電極１１の下方に位置する部分のＮ型ドリフト領域５に形成されていてもよい（さらに当該Ｎ型ドリフト領域５の周りのＰウェル領域６にまで形成されていてもよい）。
【００７８】
さらに、本実施形態によると、トレンチオフセット領域２のＮ型ドレイン領域１４側の底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度よりも高い不純物濃度（例えば７×１０16／ｃｍ3 程度）を持つＮ型電流保持領域９を設けているため、Ｎ型電流経路拡幅領域８を流れてきた電流がＮ型ドレイン領域１４に到達するまでに劣化してしまうことを防止することができる。尚、Ｎ型電流経路拡幅領域８及びＮ型ドレイン領域１４のそれぞれと接するようにＮ型電流保持領域９を形成することによって、Ｎ型ソース領域１３からＮ型ドレイン領域１４までの電流経路を確保することが好ましい。また、トレンチオフセット領域２の底面下側におけるＮ型電界緩和領域７とＮ型電流保持領域９との間に、両者の中間的な不純物濃度を有する領域が形成されてもよい。すなわち、Ｎ型電界緩和領域７とＮ型電流保持領域９とは接していてもよいし、接していなくてもよい。
【００７９】
以上のように、従来構造ではトランジスタＯＮ時においてＬＯＣＯＳ構造のオフセット領域の側面や底面の近傍に電流経路が限定されていたのに対して、本実施形態によると、Ｎ型電流経路拡幅領域８の作用によって基板の深さ方向に電流経路を拡幅することができると共に、その拡張された電流経路を流れてきた電流をＮ型電流保持領域９の作用によって保持することができるので、電流能力を従来構造と比べて２０％程度高くすることができる。
【００８０】
尚、本実施形態において、オフセット領域としては、シリコン領域と絶縁膜（酸化膜）との界面の長さをより長くすることができるトレンチ構造を採用したが、Ｎ型電界緩和領域７のみによっても、ある程度の高耐圧化を図ることができるので、オフセット領域としてＬＯＣＯＳ構造を用いることも可能である。
【００８１】
また、本実施形態において、Ｎチャネルトランジスタを例として説明してきたが、Ｐチャネルトランジスタについても前述と同様の構成を採用することにより、接合耐圧の向上等、同様の効果を得ることができる。すなわち、トレンチオフセット領域２、トレンチ分離領域３、保護酸化膜２１〜２５、ゲート絶縁膜１０、ゲート電極１１等の形成条件や熱酸化条件については、本実施形態と同様に設定したまま、各種不純物領域を形成するための不純物種については、それぞれ本実施形態と反対導電型の不純物種に変える。例えば、ウェル形成にはリンを用い、ドリフト領域形成にはボロンを用い、電界緩和領域形成にはリンを用い、電流経路拡幅領域形成にはボロンを用い、電流保持領域にはボロンを用い、ソース・ドレイン領域形成には二フッ化ボロンを用い、ボディコンタクト領域形成にはヒ素を用いる。このようにすると、本実施形態と同様の効果を得ることができる。
【００８２】
具体的には、従来構造ではトランジスタＯＦＦ時にＬＯＣＯＳ構造のオフセット領域の端部にポテンシャル（電位）が集中していた。それに対して、前述のＰチャネルトランジスタの構成によって、トランジスタＯＦＦ時にトレンチオフセット領域及びＰ型電界緩和領域の作用により、ポテンシャル間隔が拡がって電界強度が抑えられるため、ドレイン電極に高電圧を印加した場合の耐圧を従来構造と比べて２０％程度高くすることができる。また、従来構造ではトランジスタＯＮ時においてＬＯＣＯＳ構造のオフセット領域の側面や底面の近傍に電流経路が限定されていたのに対して、前述のＰチャネルトランジスタの構成によって、Ｐ型電流経路拡幅領域の作用によって基板の深さ方向に電流経路を拡幅することができると共に、その拡張された電流経路を流れてきた電流をＰ型電流保持領域の作用によって保持することができるので、電流能力を従来構造と比べて２０％程度高くすることができる。
【００８３】
尚、本実施形態において説明した、各種のイオン注入条件、熱拡散条件、不純物濃度等はいずれも例示であって、本発明の趣旨がこれらの例示に限定されないことは言うまでもない。例えば、本実施形態において、各種のイオン注入毎に保護酸化膜２１〜２５を新たに形成しているが、保護酸化膜の形成回数をこれよりも減らしてもよい。また、本実施形態において、Ｐウェル領域６を形成し、当該Ｐウェル領域６内にＰ型ボディ領域４及びＮ型ドリフト領域５等を形成しているが、これに代えて、Ｐウェル領域６を形成せず、Ｐ型半導体基板１内にＰ型ボディ領域４及びＮ型ドリフト領域５等を形成してもよい。
【産業上の利用可能性】
【００８４】
本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ等の高耐圧トランジスタを有する半導体装置に適用した場合には、チップサイズを大きくすることなく、ドレイン・基板間の電界強度を緩和してドレイン・基板間の接合耐圧を向上させることができると共にオン電流を確保することもでき、非常に有用である。
【図面の簡単な説明】
【００８５】
【図１】図１は本発明の一実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は従来の高耐圧トランジスタの構成を示す断面図である。
【図７】図７（ａ）〜（ｃ）は従来の高耐圧トランジスタの形成方法の各工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は従来の高耐圧トランジスタの形成方法の各工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は従来の高耐圧トランジスタの形成方法の各工程を示す断面図である。
【符号の説明】
【００８６】
１    Ｐ型半導体基板
２    トレンチオフセット領域
３    トレンチ分離領域
４    Ｐ型ボディ領域
５    Ｎ型ドリフト領域
６    Ｐウェル領域
７    Ｎ型電界緩和領域
８    Ｎ型電流経路拡幅領域
９    Ｎ型電流保持領域
１０    ゲート絶縁膜
１１    ゲート電極
１２    Ｐ型ボディコンタクト領域
１３    Ｎ型ソース領域
１４    Ｎ型ドレイン領域
１５    層間絶縁膜
１６    ソース電極
１７    ドレイン電極
２１    保護酸化膜
２２    保護酸化膜
２３    保護酸化膜
２４    保護酸化膜
２５    保護酸化膜
３１    フォトレジスト膜
３２    フォトレジスト膜
３３    フォトレジスト膜
３４    フォトレジスト膜
３５    フォトレジスト膜
３６    フォトレジスト膜
３７    フォトレジスト膜
４１    Ｐウェル注入層
４２    電界緩和領域注入層
４３    電流経路拡幅領域注入層
４４    電流保持領域注入層
４５    ボディコンタクト領域注入層
４６    ソース領域注入層
４７    ドレイン領域注入層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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