(57)【要約】    【課題】経年変化に伴う画質劣化を抑制させることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。    【解決手段】各放電セル内に二次電子放出材料を含む蛍光体層を備えたプラズマディスプレイパネルの累積使用時間、或いは点灯モードの状態にある放電セル各々に印加されたサスティンパルスの累積印加回数が所定値よりも大となった場合に限り、全放電セルを一斉にリセット放電させるべく行電極に印加するリセットパルスと同時に、このリセットパルスと同一極性の補助パルスを列電極に印加する。【選択図】  図１２
2009069602.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加することにより前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程と、を実行し、
前記単位表示期間内の前記サブフィールド各々の内の１のサブフィールドでは、前記アドレス行程に先立って、前記行電極対各々における一方の行電極に第１リセットパルスを印加することにより前記放電セルをリセット放電させるリセット行程を更に実行し、
前記リセット行程では、前記点灯モードの状態にある前記放電セル各々に印加された前記サスティンパルスの累積印加回数が所定値より大となった場合に限り、前記第１リセットパルスの印加と同時に当該第１リセットパルスと同一極性の補助パルスを前記列電極各々に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記補助パルスは正極性のパルスであって、前記リセット行程では、前記累積印加数が多いほど、前記補助パルスのパルス幅及び／又はピーク電位を大きくすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記第１リセットパルス及び前記補助パルスは共に正極性のパルスであって、前記補助パルスの正極性ピーク電位は前記第１リセットパルスの正極性ピーク電位よりも低電位であることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記列電極各々に印加すべき前記補助パルスのパルス幅及び／又はピーク電位を、その列電極に属する前記放電セルの前記蛍光体材料における発光色毎に異ならせたことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記リセット行程では、前記第１リセットパルスの印加直後に前記行電極対各々の前記一方の行電極に負極性の第２リセットパルスを印加し、
前記累積印加回数に応じて、前記第２リセットパルスの負極性ピーク電位を調整することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記累積印加回数が多くなるほど、前記第２リセットパルスの負極性ピーク電位を正極側へ高めるべき調整を行うことを特徴とする請求項５に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、を含み、
前記累積印加回数が多いほど前記第１電位を高くすべき調整を行うことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、を含み、
前記累積印加回数が多いほど前記電位一定区間の期間長を短くすべき調整を行うことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、前記電位一定区間に後続して前記行電極に印加される電位が時間経過に伴い徐々に第２電位まで低下する区間、を含み、
前記累積印加回数が多いほど前記第２電位を高くすべき調整を行うことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記サスティンパルスの各々は、前記行電極に印加される電位が時間経過に伴い徐々に上昇して所定ピーク電位に到る前縁部と、前記所定ピーク電位の状態を所定期間に亘り維持するパルス中央部とを備え、
前記サスティン行程において繰り返し印加される前記サスティンパルス各々の内の先頭のサスティンパルスに対して、前記累積印加回数が多いほど、前記行電極の電位を前記所定ピーク電位に固定するタイミングを早めるべき調整を施すことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記サスティンパルスの各々は、前記行電極に印加される電位が時間経過に伴い徐々に上昇して所定ピーク電位に到る前縁部と、前記所定ピーク電位の状態を所定期間に亘り維持するパルス中央部とを備え、
前記サスティン行程において繰り返し印加される前記サスティンパルス各々の内の先頭のサスティンパルスの前記パルス中央部に対して、前記累積印加回数が多いほど、前記所定期間を短くすべき調整を施すことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記リセット行程では、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記蛍光体層には二次電子放出材料が含まれることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記酸化マグネシウム結晶体は粒径が2000Å以上であることを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記放電空間内において前記二次電子放出材料が前記放電ガスに接触していることを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加することにより前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程と、を実行し、
前記単位表示期間内の前記サブフィールド各々の内の１のサブフィールドでは、前記アドレス行程に先立って、前記行電極対各々における一方の行電極に第１リセットパルスを印加することにより前記放電セルをリセット放電させるリセット行程を更に実行し、
前記リセット行程では、前記プラズマディスプレイパネルの累積使用時間が所定時間より大となった場合に限り、前記第１リセットパルスの印加と同時に当該第１リセットパルスと同一極性の補助パルスを前記列電極各々に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記補助パルスは正極性のパルスであって、前記リセット行程では、前記累積使用時間が長いほど、前記補助パルスのパルス幅及び／又はピーク電位を大きくすることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記第１リセットパルス及び前記補助パルスは共に正極性のパルスであって、前記補助パルスの正極性ピーク電位は前記第１リセットパルスの正極性ピーク電位よりも低電位であることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記列電極各々に印加すべき前記補助パルスのパルス幅及び／又はピーク電位を、その列電極に属する前記放電セルの前記蛍光体材料における発光色毎に異ならせたことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記リセット行程では、前記第１リセットパルスの印加直後に前記行電極対各々の前記一方の行電極に一斉に負極性の第２リセットパルスを印加し、
前記累積使用時間に応じて、前記第２リセットパルスの負極性ピーク電位を調整することを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記累積使用時間が多くなるほど、前記第２リセットパルスの負極性ピーク電位を正極側へ高めるべき調整を行うことを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、を含み、
前記累積使用時間が多いほど前記第１電位を高くすべき調整を行うことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、を含み、
前記累積使用時間が多いほど前記電位一定区間の期間長を短くすべき調整を行うことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２６】
前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、前記電位一定区間に後続して前記行電極に印加される電位が時間経過に伴い徐々に第２電位まで低下する区間、を含み、
前記累積使用時間が多いほど前記第２電位を高くすべき調整を行うことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２７】
前記サスティンパルスの各々は、前記行電極に印加される電位が時間経過に伴い徐々に上昇して所定ピーク電位に到る前縁部と、前記所定ピーク電位の状態を所定期間に亘り維持するパルス中央部とを備え、
前記サスティン行程にて繰り返し印加される前記サスティンパルス各々の内の先頭のサスティンパルスに対して、前記累積使用時間が多いほど、前記行電極の電位を前記所定ピーク電位に固定するタイミングを早めるべき調整を施すことを特徴とする請求項１８記載のプラズマディスプレイパネルの駆動方法。
【請求項２８】
前記サスティンパルスの各々は、前記行電極に印加される電位が時間経過に伴い徐々に上昇して所定ピーク電位に到る前縁部と、前記所定ピーク電位の状態を所定期間に亘り維持するパルス中央部とを備え、
前記サスティン行程において繰り返し印加される前記サスティンパルス各々の内の先頭のサスティンパルスの前記パルス中央部に対して、前記累積使用時間が多いほど、前記所定期間を短くすべき調整を施すことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２９】
前記リセット行程では、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項３０】
前記蛍光体層には二次電子放出材料が含まれることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項３１】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項３０に記載のプラズマディスプレイパネルの駆動方法。
【請求項３２】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項３１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３３】
前記酸化マグネシウム結晶体は粒径が2000Å以上であることを特徴とする請求項３１記載のプラズマディスプレイパネルの駆動方法。
【請求項３４】
前記放電空間内において前記二次電子放出材料が前記放電ガスに接触していることを特徴とする請求項３０に記載のプラズマディスプレイパネルの駆動方法。
【請求項３５】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加することにより前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程と、を実行し、
前記単位表示期間内の前記サブフィールド各々の内の１のサブフィールドでは、前記アドレス行程に先立って、前記行電極対各々における一方の行電極に第１リセットパルスを印加することにより前記放電セルをリセット放電させるリセット行程を更に実行し、
前記リセット行程において、所定の条件下では前記第１リセットパルスの印加と同時に当該第１リセットパルスと同一極性の補助パルスを前記列電極各々に印加する第１駆動シーケンスを実行する一方、前記所定の条件とは異なる条件下では前記第１リセットパルスの印加時に前記列電極各々の電位を０ボルトとする第２駆動シーケンスを実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項３６】
前記所定の条件下とは、前記放電セル各々の前記列電極及び前記行電極間での放電開始電圧が所定値に維持されるプラズマディスプレイパネルの設置環境であり、前記所定の条件とは異なる条件下とは、前記放電開始電圧が前記所定値よりも低下するプラズマディスプレイパネルの設置環境であることを特徴とする請求項３５記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
又、各放電セル内において電極を被覆すべく設けられている酸化マグネシウム層内に、電子線照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含ませることにより、放電確率を高めるようにしたＰＤＰが提案されている（例えば、特許文献１参照）。このようなＰＤＰによれば、放電遅れが大幅に短縮されるので、微弱な放電を短時間に安定して生起させることが可能となる。よって、表示画像には関与しない放電（リセット放電等）に伴う発光を抑制させて、暗い画像を表示している際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【０００４】
ところが、かかるＰＤＰにおいては、経年変化に伴う放電開始電圧の推移により、誤放電又は放電失敗の確率が高くなり、表示画質が劣化するという問題があった。
【特許文献１】特開２００６−９１４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題を解決すべく為されたものであり、経年変化に伴う画質劣化を抑制させることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加することにより前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程と、を実行し、前記単位表示期間内の前記サブフィールド各々の内の１のサブフィールドでは、前記アドレス行程に先立って、前記行電極対各々における一方の行電極に第１リセットパルスを印加することにより前記放電セルをリセット放電させるリセット行程を更に実行し、前記リセット行程では、前記点灯モードの状態にある前記放電セル各々に印加された前記サスティンパルスの累積印加回数が所定値より大となった場合に限り、前記第１リセットパルスの印加と同時に当該第１リセットパルスと同一極性の補助パルスを前記列電極各々に印加する。
【０００７】
又、請求項１８記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加することにより前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程と、を実行し、前記単位表示期間内の前記サブフィールド各々の内の１のサブフィールドでは、前記アドレス行程に先立って、前記行電極対各々における一方の行電極に第１リセットパルスを印加することにより前記放電セルをリセット放電させるリセット行程を更に実行し、前記リセット行程では、前記プラズマディスプレイパネルの累積使用時間が所定時間より大となった場合に限り、前記第１リセットパルスの印加と同時に当該第１リセットパルスと同一極性の補助パルスを前記列電極各々に印加する。
【０００８】
又、請求項３５記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において、前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記行電極対の各々にサスティンパルスを繰り返し印加することにより前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン行程と、を実行し、前記単位表示期間内の前記サブフィールド各々の内の１のサブフィールドでは、前記アドレス行程に先立って、前記行電極対各々における一方の行電極に第１リセットパルスを印加することにより前記放電セルをリセット放電させるリセット行程を更に実行し、前記リセット行程において、所定の条件下では前記第１リセットパルスの印加と同時に当該第１リセットパルスと同一極性の補助パルスを前記列電極各々に印加する第１駆動シーケンスを実行する一方、前記所定の条件とは異なる条件下では前記第１リセットパルスの印加時に前記列電極各々の電位を０ボルトとする第２駆動シーケンスを実行する。
【発明を実施するための最良の形態】
【０００９】
各放電セル内に二次電子放出材料を含む蛍光体層を備えたプラズマディスプレイパネルの累積使用時間、或いは点灯モードの状態にある放電セル各々に印加されたサスティンパルスの累積印加回数が所定値よりも大となった場合に限り、全放電セルを一斉にリセット放電させるべく行電極に印加するリセットパルスと同時に、このリセットパルスと同一極性の補助パルスを列電極に印加する。かかる補助パルスの印加によれば、経年変化に伴い、放電セル内の行電極及び列電極間での放電開始電圧が低下してしまっても、両電極間に印加される電圧が低くなるので、リセット放電が必要以上に強い放電となってしまうことが防止される。
【実施例】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６及び点灯サスティンパルスカウンタ５８１から構成される。
【００１３】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１４】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１５】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１６】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００１７】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００１８】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通している。
【００１９】
各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。例えば、第（３Ｋ−２）番目の列電極（Ｄ1,Ｄ4,Ｄ7,Ｄ10,・・・）に属する放電セルＰＣ各々の蛍光体層１７には赤色発光を為す蛍光体、第（３Ｋ−１）番目の列電極（Ｄ2,Ｄ5,Ｄ8,Ｄ11,・・・）に属する放電セルＰＣ各々の蛍光体層１７には緑色発光を為す蛍光体、第（３Ｋ）番目の列電極（Ｄ3,Ｄ6,Ｄ9,Ｄ12,・・・）に属する放電セルＰＣ各々の蛍光体層１７には青色発光を為す蛍光体が夫々形成されている。つまり、１つの列電極Ｄ上には、赤、緑及び青の内の１の色の発光を担う放電セルが配列されているのである。尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。すなわち、図５に示すように、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上において、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出しているのである。
【００２０】
以下に、ＣＬ発光ＭｇＯ結晶体を酸化マグネシウム層１３及び蛍光体層１７の双方に含ませた構成を採用したことによる作用効果について、図６及び図７を参照しつつ説明する。
【００２１】
尚、図６は、酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰの放電セルにおいて生起された放電における放電強度の時間推移を表す図である。一方、図７は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０の放電セルにおいて生起された放電における放電強度の時間推移を表す図である。
【００２２】
このように、従来のＰＤＰでは、図６に示す如く放電開始時点から比較的強い放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図７に示す如く、微弱な放電が放電開始時点から約0.04［ｍｓ］以内に終息する。よって、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませる構造を採用することにより、従来のＰＤＰに比して放電遅れ時間の大幅な短縮化、及び放電の微弱化が図られるのである。
【００２３】
Ｘ電極ドライバ５１は、リセットパルス発生回路及びサスティンパルス発生回路からなる。Ｘ電極ドライバ５１のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号に応じたパルス波形を有するリセットパルス（後述する）を発生し、ＰＤＰ５０の行電極Ｘ1〜Ｘn各々に印加する。Ｘ電極ドライバ５１のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号に応じたパルス波形を有するサスティンパルス（後述する）を発生し、ＰＤＰ５０の行電極Ｘ1〜Ｘn各々に印加する。
【００２４】
Ｙ電極ドライバ５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。Ｙ電極ドライバ５３のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号に応じたパルス波形を有するリセットパルス（後述する）を発生し、ＰＤＰ５０の行電極Ｙ1〜Ｙn各々に印加する。又、Ｙ電極ドライバ５３のリセットパルス発生回路は、駆動制御回路５６から供給された壁電荷調整パルス生成信号に応じたパルス波形を有する壁電荷調整パルス（後述する）を発生し、ＰＤＰ５０の行電極Ｙ1〜Ｙn各々に印加する。又、Ｙ電極ドライバ５３のスキャンパルス発生回路は、駆動制御回路５６から供給された走査パルス生成信号に応じたパルス波形を有する走査パルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙ1〜Ｙn各々に順次択一的に印加する。Ｙ電極ドライバ５３のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるパルス波形を有するサスティンパルス（後述する）を発生し、ＰＤＰ５０の行電極Ｙ1〜Ｙn各々に印加する。又、Ｙ電極ドライバ５３のサスティンパルス発生回路は、駆動制御回路５６から供給された微小発光パルス生成信号によって示されるパルス波形を有する微小発光パルス（後述する）を発生し、ＰＤＰ５０の行電極Ｙ1〜Ｙn各々に印加する。
【００２５】
アドレスドライバ５５は、駆動制御回路５６から供給された画素駆動データビットに応じたピーク電位を有する画素データパルス（後述する）を発生し、ＰＤＰ５０の列電極Ｄ1〜Ｄm各々に印加する。更に、アドレスドライバ５５は、駆動制御回路５６から供給された補助パルス生成信号に応じて補助パルス（後述する）を発生し、列電極Ｄ1〜Ｄm各々に印加する。
【００２６】
点灯サスティンパルスカウンタ５８１は、先ず、各ＳＦ毎に、アドレスドライバ５５によって放電セルＰＣ1,1〜ＰＣn,m各々に印加された画素データパルスの内で、点灯モード（後述する）に対応した画素データパルスの数を計数する。次に、点灯サスティンパルスカウンタ５８１は、各ＳＦ毎に、この点灯モードに対応した画素データパルスの数と、Ｘ電極ドライバ５１及びＹ電極ドライバ５３によって一対の行電極Ｘ及びＹに繰り返し印加されたサスティンパルスの数と、を乗算し、その乗算結果を累算して行く。尚、かかる乗算結果は、プラズマディスプレイ装置の電源遮断後も保持され、次回の電源投入時において点灯サスティンパルスカウンタ５８の初期値となる。すなわち、点灯サスティンパルスカウンタ５８１は、工場出荷時から現時点までに各放電セルＰＣに繰り返し印加されたサスティンパルスの内で、点灯モードの状態にある放電セルＰＣに印加されたサスティンパルス、つまり実際のサスティン放電に寄与することになるサスティンパルスのみを対象としてその累積印加回数（以下、点灯サスティンパルス累積数と称する）を計数するのである。点灯サスティンパルスカウンタ５８１は、かかる点灯サスティンパルス累積数を示す点灯サスティンパルス累積数信号ＳＳを駆動制御回路５６に供給する。
【００２７】
ここで、１フィールド毎の点灯サスティンパルス数を算出方法としては、１フィールド毎の平均輝度レベル（Average Picture Level）値（％）を求め、この平均輝度レベル値に１フィールド中に印加される全サスティンパルス数を乗算することにより算出することができる。更に、この１フィールド毎の点灯サスティンパルス数を累積加算することにより、点灯サスティンパルス累積数を求めることもできる。
【００２８】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図８に示す如き、全輝度範囲を１６段階の第１〜１６階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図８に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットＤＢとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２９】
更に、駆動制御回路５６は、ＰＤＰ５０を図９に示す如き発光駆動シーケンスに従って駆動させるべき各種駆動制御信号をパネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５）に供給する。すなわち、駆動制御回路５６は、１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）毎に、その先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。尚、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。
【００３０】
パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）は、駆動制御回路５６から供給された各種駆動制御信号に応じて、図１０に示す如き駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。尚、図１０は、図９に示されるサブフィールドＳＦ１〜ＳＦ１４の内から、先頭のサブフィールドＳＦ１及びそれに後続するサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３１】
図１０において、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有し且つ正極性のピーク電位を有するリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、図１０に示すように、リセットパルスＲＰ１Y1の正極性ピーク電位は、後述するサスティンパルスＩＰにおける正極性ピーク電位以下の電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Y1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３２】
又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、このリセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性のピーク電位を有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３３】
次に、第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図１０に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。この際、かかるリセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ１Y2の負極性ピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Y2の負極性ピーク電位は、後述する書込走査パルスＳＰWの負極性ピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Y2の負極性ピーク電位を書込走査パルスＳＰWの負極性ピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３４】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図１０に示す如き負極性のピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ1〜Ｘn各々に印加する。更に、第１選択書込アドレス行程Ｗ１Wでは、アドレスドライバ５５が、サブフィールドＳＦ１に対応した画素駆動データビットＤＢの論理レベルに応じたパルス電圧を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットＤＢが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットＤＢに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第１リセット行程Ｒ１において初期化された消灯モードの状態を維持する。
【００３５】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１０に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間には放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰの正極性ピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位である。又、図１０に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００３６】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかであり且つ正極性ピーク電位を有するリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性ピーク電位を有するリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。ここで、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図１０に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Y2の負極性ピーク電位及びベースパルスＢＰ+の正極性ピーク電位は、行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、上記第１リセット放電に応じて行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Y2における負極性ピーク電位は、書込走査パルスＳＰWの負極性ピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWの負極性ピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、以下の第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。
【００３７】
第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図１０に示す如き負極性のピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットＤＢの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットＤＢが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットＤＢに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている。よって、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００３８】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１０に示す如き時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３９】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷDでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１０に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+の正極性ピーク電位は、この選択消去アドレス行程ＷDの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に固定されている。又、選択消去アドレス行程ＷDの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットＤＢをその論理レベルに応じたピーク電位を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットＤＢが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットＤＢが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４０】
サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１０に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において繰り返し印加されるサスティンパルスＩＰの総数は偶数である。これにより、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰは行電極Ｘに印加され、最終のサスティンパルスＩＰEは図１０に示す如く行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。つまり、各放電セルＰＣ内の壁電荷形成状態は、第１リセット放電終了直後と同一となる。
【００４１】
ここで、最終のサスティンパルスＩＰEにおける後縁部、つまり正極性のピーク電位の状態からその電位が低下して０ボルトに到る区間は、図１１に示す如き第１電位低下区間Ｔb1、電位一定区間Ｔb2及び第２電位低下区間Ｔb3からなる。すなわち、正極性ピーク電位の状態から時間経過に伴い徐々に低下する第１電位低下区間Ｔb1、その電位低下が停止して停止した時点での電位ＶＺの状態が期間長Ｗ４に亘り維持される電位一定区間Ｔb2、及びこの電位ＶＺの状態から時間経過に伴い徐々に電位が低下して０ボルトに到る第２電位低下区間Ｔb3からなる。かかるサスティンパルスＩＰEの後縁部において微弱な放電が生起されて放電セルＰＣ内に残留する壁電荷の一部が消去されて、この放電セルＰＣ内の壁電荷の量が適量に調整される。
【００４２】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４３】
以上の如き駆動を、図８に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００４４】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図８に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００４５】
この第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００４６】
この第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００４７】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【００４８】
従って、図８〜図１０に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図８に示す如き１６段階にて表すことが可能となるのである。
【００４９】
この際、かかる駆動では、最も輝度重みが小なるサブフィールドＳＦ１において、表示画像に寄与する放電としてサスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。尚、図８に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００５０】
ここで、図１に示すプラズマディスプレイ装置には、図３に示す如き酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませることにより、従来のＰＤＰに比して大幅に放電確率を高めると共に、放電遅れ時間の短縮及び放電の微弱化を実現したＰＤＰ５０が搭載されている。かかるＰＤＰ５０によれば、微弱化したリセット放電を確実に生起させることが可能となるので、表示画像には関与しないリセット放電に伴う発光を抑えて、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００５１】
ところが、ＰＤＰでは、経年変化、特に現時点までに生起されたサスティン放電の累積回数が多くなるほど、放電セル内の各電極間における放電開始電圧が低下又は上昇して行く。よって、かかる放電開始電圧の推移に伴い、各種の誤放電或いは放電失敗が生じることになる。
【００５２】
例えば、放電セルＰＣの列電極Ｄ及び行電極Ｙ間では、現時点までに生起されたサスティン放電の累積回数が多くなるほど放電開始電圧が低下し、放電が生起され易くなる。
【００５３】
よって、図１０に示す如き第１リセット行程Ｒ１及び第２リセット行程Ｒ２各々の前半部では、サスティン放電の累積回数が増えるほどリセットパルスＲＰ１Y1（ＲＰ２Y1）に応じて行電極Ｙ及び列電極Ｄ間で生起される第１リセット放電が強くなる。すると、このような強いリセット放電により、必要以上の量の壁電荷が形成されてしまい、後半部において引き続きリセット放電が生起されても、放電セルＰＣを消灯モードに初期化し得る程度にその壁電荷を消去させることが困難になる。
【００５４】
そこで、図１に示されるプラズマディスプレイ装置では、ＰＤＰ５０におけるサスティン放電の累積回数が所定回数を超えた後は、以下の如き駆動を実施するようにしている。
【００５５】
すなわち、駆動制御回路５６は、先ず、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が所定回数よりも大であるか否かを判定する。かかる点灯サスティンパルス累積数が所定回数よりも小であると判定された場合には、駆動制御回路５６は、図１０に示す如き形態で各種駆動パルスをＰＤＰ５０に印加させるべくパネルドライバを駆動制御する。
【００５６】
一方、上記点灯サスティンパルス累積数が所定回数よりも大であると判定された場合、駆動制御回路５６は、第１リセット行程Ｒ１及び第２リセット行程Ｒ２各々で、リセットパルスＲＰ１Y1（ＲＰ２Y1）と同時に図１２に示す如き正極性の補助パルスＨＰを列電極Ｄ1〜Ｄmに印加させるべくアドレスドライバ５５を駆動制御する。尚、図１２では、ＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２各々において補助パルスＨＰを列電極Ｄ1〜Ｄmに印加する点を除く他の駆動動作は、図１０に示されるものと同一である。
【００５７】
すなわち、正極性のリセットパルスＲＰ１Y1（ＲＰ２Y1）が行電極Ｙ1〜Ｙn各々に一斉に印加されると同時に、このリセットパルスＲＰ１Y1（ＲＰ２Y1）と同一極性の補助パルスＨＰを列電極Ｄ1〜Ｄmに印加することにより、列電極Ｄ及び行電極Ｙ間に掛かる電圧を小さくするのである。これにより、点灯サスティンパルス累積数が所定回数を超えたが故に、列電極Ｄ及び行電極Ｙ間の放電開始電圧が低下してしまっても、列電極Ｄ及び行電極Ｙ間で生起される第１リセット放電の強度が抑制される。よって、第１リセット放電に伴って形成される壁電荷の量が必要以上に増大することはないので、引き続き、行電極Ｘ及びＹ間で生起される第２リセット放電により、全放電セルＰＣを確実に消灯モードの状態に初期化することが可能となる。
【００５８】
尚、リセットパルスＲＰ１Y1（ＲＰ２Y1）と同一極性の補助パルスＨＰを列電極Ｄ1〜Ｄmに印加するにあたり、列電極Ｄ及び行電極Ｙ間で第１リセット放電を生起させる必要から、この補助パルスＨＰの正極性のピーク電位は、リセットパルスＲＰ１Y1（ＲＰ２Y1）における正極性のピーク電位よりも低くする。
【００５９】
又、各放電セルＰＣ内の蛍光体層１７が担う蛍光体の発光色（赤、青、緑）毎に点灯サスティンパルス累積数に対する放電開始電圧の推移特性が異なる場合には、各放電セルＰＣが担う発光色毎に、その放電セルＰＣに印加すべき補助パルスＨＰのパルス幅を異ならせるようにしても良い。
【００６０】
すなわち、アドレスドライバ５５は、例えば、緑色発光を担う放電セルＰＣ各々が属する第（３Ｋ−２）番目の列電極（Ｄ1,Ｄ4,Ｄ7,Ｄ10,・・・）には、図１３（ａ）に示す如きパルス幅ＷＧを有する正極性の補助パルスＨＰGを印加する。又、アドレスドライバ５５は、赤色発光を担う放電セルＰＣ各々が属する第（３Ｋ−１）番目の列電極（Ｄ2,Ｄ5,Ｄ8,Ｄ11,・・・）には、図１３（ｂ）に示す如きパルス幅ＷＲ（ＷＲ＞ＷＧ）を有する正極性の補助パルスＨＰRを印加する。又、アドレスドライバ５５は、青色発光を担う放電セルＰＣ各々が属する第（３Ｋ）番目の列電極（Ｄ3,Ｄ6,Ｄ9,Ｄ12,・・・）には、図１３（ｃ）に示す如きパルス幅ＷＢ（ＷＢ＞ＷＲ＞ＷＧ）を有する正極性の補助パルスＨＰBを印加する。
【００６１】
この際、図１３（ａ）〜図１３（ｃ）に示す一例は、赤色発光を担う放電セルＰＣ、緑色発光を担う放電セルＰＣ、青色発光を担う放電セルＰＣ各々の放電開始電圧が、点灯サスティンパルス累積数が多くなるほど、
青色＜赤色＜緑色
なる大小関係をもって低下する場合を想定して為されたものである。
【００６２】
要するに、点灯サスティンパルス累積数の増加に伴う放電開始電圧の低下度合いが大なる発光色を担う放電セルＰＣほど、パルス幅が大なる補助パルスＨＰを印加するのである。これにより、経年変化に伴う各発光色（赤、青、緑）毎の第１リセット放電の強度のバラツキが緩和される。この際、各発光色（赤、青、緑）毎の、点灯サスティンパルス累積数に対する放電開始電圧の推移特性が略同一である場合には、図１３（ａ）〜図１３（ｃ）に示す如き補助パルスＨＰR、ＨＰG、ＨＰB各々のパルス幅を同一にしても良い。
【００６３】
尚、図１２に示す如き補助パルスＨＰを印加するにあたり、各放電セルＰＣが担う発光色（赤、青、緑）毎に、その放電セルＰＣに印加すべき補助パルスＨＰのピーク電位を異ならせるようにしても良い。
【００６４】
例えば、アドレスドライバ５５は、緑色発光を担う放電セルＰＣ各々が属する第（３Ｋ−２）番目の列電極（Ｄ1,Ｄ4,Ｄ7,Ｄ10,・・・）には、図１４（ａ）に示す如き正極性ピーク電位ＶＧを有する補助パルスＨＰGを印加する。又、アドレスドライバ５５は、赤色発光を担う放電セルＰＣ各々が属する第（３Ｋ−１）番目の列電極（Ｄ2,Ｄ5,Ｄ8,Ｄ11,・・・）には、図１４（ｂ）に示す如き正極性ピーク電位ＶＲ（ＶＲ＞ＶＧ）を有する補助パルスＨＰRを印加する。又、アドレスドライバ５５は、青色発光を担う放電セルＰＣ各々が属する第（３Ｋ）番目の列電極（Ｄ3,Ｄ6,Ｄ9,Ｄ12,・・・）には、図１４（ｃ）に示す如き正極性ピーク電位ＶＢ（ＶＢ＞ＶＲ＞ＶＧ）を有する補助パルスＨＰBを印加する。
【００６５】
この際、図１４（ａ）〜図１４（ｃ）に示す一例は、赤色発光を担う放電セルＰＣ、緑色発光を担う放電セルＰＣ、青色発光を担う放電セルＰＣ各々の放電開始電圧が、点灯サスティンパルス累積数が多くなるほど、
青色＜赤色＜緑色
なる大小関係をもって低下する場合を想定して為されたものである。
【００６６】
要するに、点灯サスティンパルス累積数の増加に伴う放電開始電圧の低下度合いが大なる発光色を担う放電セルＰＣほど、正極性ピーク電位が高い補助パルスＨＰを印加するのである。これにより、経年変化に伴う各発光色（赤、青、緑）毎の第１リセット放電の強度のバラツキが緩和される。
【００６７】
又、補助パルスＨＰを列電極Ｄ1〜Ｄmに印加するにあたり、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、図１３（ａ）〜図１３（ｃ）に示される補助パルスＨＰR、ＨＰG、ＨＰB各々のパルス幅を大きくしても良い。同様に、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、図１４（ａ）〜図１４（ｃ）に示される補助パルスＨＰR、ＨＰG、ＨＰB各々の正極性ピーク電位を高くしても良い。
【００６８】
更に、各発光色（赤、青、緑）毎の補助パルス（ＨＰR、ＨＰG、ＨＰB）に対して、図１３（ａ）〜図１３（ｃ）に示す如きパルス幅（ＷＧ、ＷＲ、ＷＢ）の設定と、図１４（ａ）〜図１４（ｃ）に示す如きピーク電位（ＶＧ、ＶＲ、ＶＢ）の設定とを併用して実行するようにしても良い。
【００６９】
尚、点灯サスティンパルス累積数の増加に伴う放電開始電圧の低下により、リセット行程（Ｒ１、Ｒ２）の前半部のみならず、その後半部においても第２リセット放電の強度が増加してしまう。よって、本来、この第２リセット放電に応じて消去されるべき壁電荷の一部が放電セル内に残留してしまう虞が生じ、全ての放電セルを確実に消灯モードに初期化することができなくなるという不具合が発生する。
【００７０】
そこで、かかる不具合に対処すべく、上述した如き動作と併用させて、第１リセット行程Ｒ１（Ｒ２）の後半部において、図１０又は図１２に示す如く全ての行電極Ｙに対して一斉に印加すべきリセットパルスＲＰ１Y2（ＲＰ２Y2）の負極性ピーク電位（−Ｖr）を、点灯サスティンパルス累積数に応じて調整する。
【００７１】
すなわち、駆動制御回路５６は、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、その負極性ピーク電位（−Ｖr）を高く、つまり正極側にシフトさせたリセットパルスＲＰ１Y2（ＲＰ２Y2）を生成させるべきリセットパルス生成信号をＹ電極ドライバ５３に供給する。かかる駆動制御によれば、経年変化に伴い、列電極Ｄ及び行電極Ｙ間での放電開始電圧が低下してしまっても、その分だけリセットパルスＲＰ１Y2（ＲＰ２Y2）の負極性ピーク電位が高くなるので、列電極Ｄ及び行電極Ｙ間に印加される電圧が低くなり、第２リセット放電の強度が抑制される。よって、列電極Ｄ及び行電極Ｙ間の放電開始電圧が低下してしまっても、第２リセット放電の強度は経年変化に拘わらずに略一定の強度に維持されるので、確実に全ての放電セルＰＣを消灯モードに初期化させることが可能となる。
【００７２】
又、各サスティン行程Ｉの最後尾では、最終のサスティンパルスＩＰEの後縁部において、壁電荷の量を適量に調整することを目的として微弱な消去放電を生起させているが、点灯サスティンパルス累積数の増加に伴う放電開始電圧の低下により、列電極Ｄ及び行電極Ｙ間で生起される消去放電が強い放電となってしまう。よって、かかる消去放電によって行電極Ｙ及び列電極Ｄ各々の近傍に形成されていた壁電荷が必要以上に消去されてしまい、本来、点灯モードの状態を維持させるべきところ、これが消灯モードに遷移してしまうという不具合が生じる。
【００７３】
そこで、かかる不具合に対処すべく、上述した如き動作と併用させて、各サスティン行程Ｉの最後尾で印加すべき最終サスティンパルスＩＰEの後縁部における電位一定区間Ｔb2の電位ＶＺを、点灯サスティンパルス累積数に応じて以下の如く調整する。
【００７４】
すなわち、駆動制御回路５６は、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、図１１に示す如き電位一定区間Ｔb2の電位ＶＺを高くした最終サスティンパルスＩＰEを生成させるべきサスティンパルス生成信号をＹ電極ドライバ５３に供給する。かかる駆動制御によれば、経年変化に伴い、列電極Ｄ及び行電極Ｙ間での放電開始電圧が低下してしまっても、その分だけ最終サスティンパルスＩＰEにおける電位一定区間Ｔb2の電位ＶＺが高くなるので、列電極Ｄ及び行電極Ｙ間に印加される電圧が低くなり、この電位一定区間Ｔb2において生起される放電の強度が抑制される。よって、列電極Ｄ及び行電極Ｙ間の放電開始電圧が低下してしまっても、最終サスティンパルスＩＰEの電位一定区間Ｔb2において生起される放電の強度は、経年変化に拘わらず略一定の強度に維持されるので、適切な分だけ壁電荷の消去が為されるようになる。
【００７５】
尚、図１１に示す如き電位一定区間Ｔb2の電位ＶＺを調整する代わりに、この電位一定区間Ｔb2の期間長Ｗ４を、点灯サスティンパルス累積数に応じて調整するようにしても良い。
【００７６】
すなわち、駆動制御回路５６は、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、図１１に示す如き電位一定区間Ｔb2の期間長Ｗ４を短くした最終サスティンパルスＩＰEを生成させるべきサスティンパルス生成信号をＹ電極ドライバ５３に供給する。かかる駆動制御によれば、経年変化に伴い、列電極Ｄ及び行電極Ｙ間での放電開始電圧が低下してしまっても、その分だけ最終サスティンパルスＩＰEにおける電位一定区間Ｔb2の期間長Ｗ４が短くなるので、この電位一定区間Ｔb2において生起される放電の強度が抑制される。よって、列電極Ｄ及び行電極Ｙ間の放電開始電圧が低下してしまっても、最終サスティンパルスＩＰEの電位一定区間Ｔb2において生起される放電の強度は、経年変化に拘わらずに略一定の強度に維持されるので、適切な分だけ壁電荷の消去が為されるようになる。
【００７７】
又、図１１に示す如き電位ＶＰを調整するようにしても良い。
【００７８】
すなわち、駆動制御回路５６は、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、図１１に示す如き電位ＶＰを高くした最終サスティンパルスＩＰEを生成させるべきサスティンパルス生成信号をＹ電極ドライバ５３に供給する。かかる駆動制御によれば、経年変化に伴い、列電極Ｄ及び行電極Ｙ間での放電開始電圧が低下してしまっても、その分だけ最終サスティンパルスＩＰEにおける電位ＶＰが高くなるので、この電位ＶＰの印加時おいて生起される放電の強度が抑制される。よって、列電極Ｄ及び行電極Ｙ間の放電開始電圧が低下してしまっても、最終サスティンパルスＩＰEの電位ＶＰの印加時において生起される放電の強度は、経年変化に拘わらずに略一定の強度に維持されるので、適切な分だけ壁電荷の消去が為されるようになる。
【００７９】
尚、この電位ＶＺ、電位一定区間Ｔb2、及び電位ＶＰの調整はそれぞれいずれか１つのみの調整でもよく、２つ以上の組み合わせによって調整を行ってもよい。
【００８０】
又、上記の如き点灯サスティンパルス累積数が多くなると、行電極Ｙ及び列電極Ｄ間の放電開始電圧は低下するが、行電極Ｘ及びＹ間の放電開始電圧は逆に高くなる。これにより、特に、各サスティン行程Ｉにて最初に生起させるべきサスティン放電が生起されにくくなる。
【００８１】
そこで、かかる不具合に対処すべく、上述した如き動作と併用させて、ＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最初に印加するサスティンパルスＩＰの波形を、点灯サスティンパルス累積数に応じて調整する。
【００８２】
図１５は、かかるサスティンパルスＩＰを生成させるべくＸ電極ドライバ５１及びＹ電極ドライバ５３各々に搭載されているサスティンパルス発生部の一例を示す図である。
【００８３】
図１５に示すように、Ｘ電極ドライバ５１に搭載されているサスティンパルス発生部は、直流の電位ＶSを発生する直流電源Ｂ１、その一端が接地電位に接地されているコンデンサＣ１、ダイオードＤ１及びＤ２、コイルＬ１及びＬ２、スイッチング素子Ｓ１〜Ｓ４から構成される。一方、Ｙ電極ドライバ５３に搭載されているサスティンパルス発生部は、直流の電位ＶSを発生する直流電源Ｂ１１、その一端が接地電位に接地されているコンデンサＣ１１、ダイオードＤ１１及びＤ１２、コイルＬ１１及びＬ１２、スイッチング素子Ｓ１１〜Ｓ１４から構成される。上記スイッチング素子Ｓ１〜Ｓ４、Ｓ１１〜Ｓ１４各々は、駆動制御回路５６から供給された駆動制御信号としてのスイッチング信号ＳＷ１〜ＳＷ４、ＳＷ１１〜ＳＷ１４に応じて夫々オンオフ制御される。
【００８４】
この際、駆動制御回路５６は、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて、図１６に示す如きスイッチングシーケンスＳＳＸ及びＳＳＹを交互に実行することにより、Ｘ電極ドライバ５１内のスイッチング素子Ｓ１〜Ｓ４及びＹ電極ドライバ５３内のＳ１１〜Ｓ１４をオン・オフ制御する。
【００８５】
スイッチングシーケンスＳＳＸでは、駆動制御回路５６は、時点ｔ１のタイミングでスイッチング素子Ｓ１をオフ状態からオン状態、スイッチング素子Ｓ４をオン状態からオフ状態に夫々切り替える。すると、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、スイッチング素子Ｓ１及び行電極Ｘを介して放電セルＰＣに流れ込む。これにより、行電極Ｘ上の電位は図１６に示す如く徐々に上昇して行く。次に、駆動制御回路５６は、時点ｔ２のタイミングでスイッチング素子Ｓ３をオフ状態からオン状態に切り替える。すると、電源Ｂ１の正端子の電位ＶSがスイッチング素子Ｓ３を介して行電極Ｘに印加される。これにより、行電極Ｘ上の電位は図１６に示すように、サスティンパルスのピーク電位としての電位ＶSになる。次に、駆動制御回路５６は、時点ｔ３のタイミングでスイッチング素子Ｓ１及びＳ３を夫々オン状態からオフ状態に切り替えると共に、スイッチング素子Ｓ２をオフ状態からオン状態に切り替える。すると、放電セルＰＣ内の行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が行電極Ｘ、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ込む。この際、コンデンサＣ１の充電動作により、行電極Ｘ上の電位は図１６に示す如く電位ＶSの状態から徐々に低下して行く。そして、駆動制御回路５６は、時点ｔ４のタイミングでスイッチング素子Ｓ４をオフ状態からオン状態に切り替える。これにより、行電極Ｘは接地電位（０ボルト）に接地される。このようなスイッチングシーケンスＳＳＸに従った一連のスイッチング制御により、Ｘ電極ドライバ５１は、図１６に示す如き波形を有する１パルス分のサスティンパルスＩＰを生成し、これを行電極Ｘに印加する。
【００８６】
一方、スイッチングシーケンスＳＳＹでは、駆動制御回路５６は、先ず、時点ｔ１１のタイミングでスイッチング素子Ｓ１１をオフ状態からオン状態、スイッチング素子Ｓ１４をオン状態からオフ状態に夫々切り替える。すると、コンデンサＣ１１に蓄えられていた電荷に伴う電流がコイルＬ１１、ダイオードＤ１１、スイッチング素子Ｓ１１及び行電極Ｙを介して放電セルＰＣに流れ込む。これにより、行電極Ｙ上の電位は図１６に示す如く徐々に上昇して行く。次に、駆動制御回路５６は、時点ｔ１２のタイミングでスイッチング素子Ｓ１３をオフ状態からオン状態に切り替える。すると、電源Ｂ１１の正端子の電位ＶSがスイッチング素子Ｓ１３を介して行電極Ｙに印加される。これにより、行電極Ｙ上の電位は図１６に示すように、サスティンパルスのピーク電位としての電位ＶSになる。次に、駆動制御回路５６は、時点ｔ１３のタイミングでスイッチング素子Ｓ１１及びＳ１３を夫々オン状態からオフ状態に切り替えると共に、スイッチング素子Ｓ１２をオフ状態からオン状態に切り替える。すると、放電セルＰＣ内の行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が行電極Ｙ、コイルＬ１２、ダイオードＤ１２及びスイッチング素子Ｓ１２を介してコンデンサＣ１１に流れ込む。この際、コンデンサＣ１１の充電動作により、行電極Ｙ上の電位は図１６に示す如く電位ＶSの状態から徐々に低下して行く。そして、駆動制御回路５６は、時点ｔ１４のタイミングでスイッチング素子Ｓ１４をオフ状態からオン状態に切り替える。これにより、行電極Ｙは接地電位（０ボルト）に接地される。
【００８７】
このようなスイッチングシーケンスＳＳＹに従った一連のスイッチング制御により、Ｙ電極ドライバ５３は、図１６に示す如き波形を有する１パルス分のサスティンパルスＩＰを生成し、これを行電極Ｙに印加する。
【００８８】
この際、駆動制御回路５６は、各サブフィールドの輝度重みに対応した回数分だけ、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて、上述した如きスイッチングシーケンスＳＳＹ及びＳＳＸを交互に繰り返し実行する。尚、図１０及び図１１に示される実施例では、ＳＦ２〜ＳＦ１４の内のサブフィールドＳＦ２のサスティン行程Ｉに限り、スイッチングシーケンスＳＳＹ及びＳＳＸの内のＳＳＹのみを１回だけ実行して、１パルス分だけ行電極Ｙ1〜Ｙn各々にサスティンパルスＩＰを印加するようにしている。
【００８９】
ここで、駆動制御回路５６は、図１０又は図１２に示されるＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて先頭のサスティンパルスＩＰを生成する際には、点灯サスティンパルス累積数に応じて、この先頭サスティンパルスＩＰに対して以下の如き波形調整を施す。この際、ＳＦ２のサスティ行程Ｉでは、行電極Ｙに印加されるサスティンパルスＩＰが先頭のサスティンパルスＩＰとなる。
【００９０】
そこで、駆動制御回路５６は、ＳＦ２のサスティ行程Ｉでは、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、スイッチング素子Ｓ１３をオフ状態からオン状態に切り替えるタイミング（時点ｔ１２）を図１７に示す如く早める。つまり、駆動制御回路５６は、ＳＦ２のサスティ行程Ｉにおいて、Ｙ電極ドライバ５３に対してスイッチングシーケンスＳＳＹに従った制御を実施するにあたり、点灯サスティンパルス累積数が多いほど行電極Ｙを電位ＶSに固定させるタイミング（時点ｔ１２）を早めるのである。
【００９１】
一方、ＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰが先頭のサスティンパルスＩＰとなる。そこで、駆動制御回路５６は、ＳＦ３〜ＳＦ１４各々のサスティ行程Ｉにおいて先頭で印加すべきサスティンパルスＩＰを生成する際には、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が多いほど、スイッチング素子Ｓ３をオフ状態からオン状態に切り替えるタイミング（時点ｔ２）を図１８に示す如く早める。つまり、駆動制御回路５６は、ＳＦ３〜ＳＦ１４各々のサスティ行程Ｉにおいて、先頭のサスティンパルスＩＰを生成させるべく、スイッチングシーケンスＳＳＸに従った制御を実施するにあたり、点灯サスティンパルス累積数が多いほど、行電極Ｘを正極性ピーク電位としての電位ＶSに固定させるタイミング（時点ｔ２）を早めるのである。
【００９２】
この際、スイッチングシーケンスＳＳＸ及びＳＳＹにおいて行電極Ｘ及びＹを電位ＶSに固定させるタイミング（時点ｔ２、時点ｔ１２）を早めるほど、図１７及び図１８に示すように、先頭サスティンパルスＩＰにおける前縁部でのオーバーシュトＯＶＳが大となり、その正極性ピーク電位が高くなる。よって、経年変化に伴い、行電極Ｘ及びＹ間での放電開始電圧が上昇してしまっても、その分だけ先頭のサスティンパルスＩＰの正極性ピーク電位が高くなるので、比較的放電が生起されにくくなる各サスティン行程Ｉの最先頭部においても確実にサスティン放電を生起させることが可能となる。
【００９３】
ところで、ＳＦ３〜ＳＦ１４各々のサスティ行程Ｉでは、図１８に示すように、行電極Ｘに印加された先頭のサスティンパルスＩＰに応じて、この先頭のサスティンパルスＩＰの前縁部におけるオーバーシュト部（ＯＶＳ）にてサスティン放電が生起されることになる。一方、かかる先頭のサスティンパルスＩＰに後続して、行電極Ｙ及びＸ交互に印加される第２番目以降のサスティンパルスＩＰ各々では、そのパルス幅の中間部でサスティン放電が生起される。よって、先頭のサスティンパルスＩＰに応じて生起されたサスティン放電と、次のサスティンパルスＩＰに応じて生起されたサスティン放電とのサスティン放電間隔が、それ以降に生起されるサスティン放電同士のサスティン放電間隔よりも長くなってしまう。従って、このサスティン放電間隔が長くなった分だけ放電セル内に残留する荷電粒子が消滅してしまうので、第２番目のサスティン放電が失敗する可能性が高くなる。
【００９４】
そこで、前述した如くスイッチング素子Ｓ３をオフ状態からオン状態に切り替えるタイミング（時点ｔ２）を早めた分だけ、先頭のサスティンパルスＩＰのパルス幅を短くすると共に、第２番目以降のサスティンパルスＩＰ各々を印加するタイミングを早める。
【００９５】
すなわち、駆動制御回路５６は、先頭のサスティンパルスＩＰを生成するにあたり、スイッチング素子Ｓ３をオフ状態からオン状態に切り替えるタイミング（時点ｔ２）を早めると共に、行電極Ｙを電位ＶSにクランプさせておく期間を短くする。つまり、図１８に示すように、スイッチング素子Ｓ３をオン状態からオフ状態、スイッチング素子Ｓ１をオン状態からオフ状態、スイッチング素子Ｓ２をオフ状態からオン状態に夫々切り替えるタイミング（時点ｔ３）を早めるのである。これにより、行電極Ｙを電位ＶSにクランプさせておく期間を、図１６に示す如き期間ＴS1よりも短い期間ＴS2にすることが可能となる。更に、駆動制御回路５６は、図１８に示すように、スイッチング素子Ｓ４をオフ状態からオン状態に切り替えるタイミング（時点ｔ４）を早める。以上の如き制御により、先頭のサスティンパルスＩＰのパルス幅が短くなるので、その分だけ第２番目のサスティンパルスＩＰを印加すべきタイミングを早めることが可能となる。そこで、駆動制御回路５６は、先頭のサスティンパルスＩＰのパルス幅を短くした分だけ、第２番目以降のサスティンパルスＩＰ各々を生成すべきスイッチングシーケンスＳＳＹ及びＳＳＸを開始させるタイミングを早めるのである。これにより、各サスティン行程Ｉで繰り返し印加されるサスティンパルスＩＰの内の先頭のサスティンパルスＩＰに応じて生起されるサスティン放電のみが、パルス中央部ではなく前縁部において生起される場合であっても、そのサスティン放電間隔の増大を抑えることが可能となる。よって、各サスティン行程Ｉにおいて、第２番目のサスティン放電を確実に生起させることができるようになる。
【００９６】
尚、図１８に示す実施例では、各サブフィールドＳＦのサスティン行程Ｉの先頭のサスティンパルスＩＰのみに前述した如き波形調整を施すようにしているが、後続する２番目以降のサスティンパルスに対してこの波形調整を施すようにしても良い。
【００９７】
又、図１に示される構成では、点灯サスティンパルスカウンタ５８１により、工場出荷時から現時点までに、実際にＰＤＰ５０に印加されたサスティンパルスの内でサスティン放電に寄与したサスティンパルスの累積数（点灯サスティンパルス累積数）を計数し、この累積数に応じて前述の如き各種制御を実行している。しかしながら、このサスティン放電に寄与したサスティンパルスの累積数は、ＰＤＰ５０の実使用時間とほぼ一致するので、上記点灯サスティンパルス累積数に代わり、ＰＤＰ５０の実使用時間に応じて前述した如き各種制御を実行するようにしても良い。
【００９８】
図１９は、かかる点に鑑みて為されたプラズマディスプレイ装置の変形例を示す図である。
【００９９】
尚、図１９に示されるプラズマディスプレイ装置では、図１に示される点灯サスティンパルスカウンタ５８１に代わり累積使用時間タイマ５９０を設けたものであり、その他の構成及び各種駆動動作については、図１に示されるプラズマディスプレイ装置と同一である。
【０１００】
累積使用時間タイマ５９０は、プラズマディスプレイ装置における工場出荷後の最初の電源投入に応じて時間計測を開始し、電源遮断に応じて時間計測動作を停止する。この際、累積使用時間タイマ５９０は、電源遮断時点での経過時間を、次の電源投入時における初期値として内蔵レジスタ（図示せぬ）に記憶させる。つまり、累積使用時間タイマ５９０は、次回の電源投入に応じて、この内蔵レジスタに記憶されている初期値から経過時間の計数を開始することにより、工場出荷後からの累積使用時間を計数するのである。この際、累積使用時間タイマ５９０は、現時点での累積使用時間を、上記点灯サスティンパルス累積数と見なして、この点灯サスティンパルス累積数を表す点灯サスティンパルス累積数信号ＳＳを駆動制御回路５６に供給する。
【０１０１】
従って、図１９に示されるプラズマディスプレイ装置によれば、工場出荷後からの累積使用時間に応じて、
・図１２〜図１３に示す如き補助パルスＨＰの印加
・図１２に示すリセットパルスＲＰ１Y2（ＲＰ２Y2）のピーク電位調整
・図１１に示す如き最終サスティンパルスＩＰEの後縁部の波形調整
・図１７及び図１８に示す如き先頭サスティンパルスＩＰの波形調整
が為されるのである。
【０１０２】
又、図１２に示す駆動では、リセット行程（Ｒ１、Ｒ２）にて行電極Ｙ及び列電極Ｄ間で生起させるべきリセット放電が経年変化に伴い強放電となってしまうことを防止すべく、補助パルスＨＰを列電極Ｄに印加するものであるが、行電極Ｘ及びＹ間でリセット放電を生起させる場合にも同様な効果が得られる。すなわち、行電極Ｘ及びＹ間でリセット放電を生起させる場合であっても、経時変化に伴い、行電極Ｙ及び列電極Ｄ間で不要な放電が生起する可能性があるので、このような場合にも、リセット行程において補助パルスＨＰを列電極Ｄに印加することにより、この不要な放電の発生を防ぐことができる。
【０１０３】
又、図１０及び図１２に示される第１リセット行程Ｒ１では、その前半部においてリセットパルスＲＰ１Y1を行電極Ｙ1〜Ｙnへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これを省略しても良い。
【０１０４】
例えば、図１０及び図１２に示される第１リセット行程Ｒ１に代わり、図２０に示す如き第１リセット行程Ｒ１を採用する。
【０１０５】
図２０に示される第１リセット行程Ｒ１の前半部では、行電極Ｙ1〜Ｙnを接地電位に固定する。つまり、第１リセット行程Ｒ１の前半部での行電極Ｙから列電極Ｄへの列側陰極放電の目的は、第１選択書込アドレス行程Ｗ１Wでの書込放電を安定化させる為の荷電粒子放出にある。ところが、ＰＤＰ５０の如き、ＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構造を採用したＰＤＰを駆動する場合には、このような構造をもたない従来のＰＤＰを駆動する場合に比して書込アドレス放電が安定化する。従って、第１リセット行程Ｒ１の前半部では、行電極Ｙ及び列電極Ｄ共に接地電位として列側陰極放電を生起させない構成を採用することが可能となるのである。この場合には行電極Ｘについても図１４の如く接地電位レベルとし、列電極Ｄに対して補助パルスＨＰが印加されることもない。
【０１０６】
又、図８及び図９に示される駆動では、黒表示（輝度レベル０）を表す第１階調よりも１段階だけ高輝度を表す第２階調において、１回分のサスティン放電よりも放電強度が弱い微小発光放電を生起させることにより、このサスティン放電に伴う発光輝度レベルよりも低い輝度レベルαを表現している。この際、輝度レベルαを表現する階調が不要であるならば、図８に示されるサブフィールドＳＦ１〜ＳＦ１４の内の先頭のＳＦ１自体を省略した発光駆動シーケンスに従ってＰＤＰ５０を駆動するようにしても良い。
【０１０７】
図２１は、かかる点に鑑みて為された発光駆動シーケンスの他の一例を示す図である。
【０１０８】
図２１に示される発光駆動シーケンスによれば、駆動制御回路５６は、単位表示期間毎に、その先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。尚、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき駆動制御信号をパネルドライバに供給する。
【０１０９】
又、かかる発光駆動シーケンスに従った駆動制御を実施するにあたり、駆動制御回路５６は、入力映像信号を、各画素毎にその輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して前述した如き誤差拡散処理及びディザ処理からなる多階調化処理を施す。駆動制御回路５６は、かかる多階調化処理により、入力映像信号によって表現可能な全輝度範囲を１５段階にて表す図２２に示す如き４ビットの多階調化画素データＰＤSを得る。そして、駆動制御回路５６は、かかる多階調化画素データＰＤSを図２２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【０１１０】
パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）は、駆動制御回路５６から供給された各種駆動制御信号に応じて、図２３又は図２４に示す如き形態にて各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。尚、図２３及び図２４は、図２１に示されるサブフィールドＳＦ１〜ＳＦ１４の内から、先頭のサブフィールドＳＦ１及びそれに後続するサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【０１１１】
図２３又は図２４において、先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。かかるリセットパルスＲＰY1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。又、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰY1と同一極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【０１１２】
リセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰY2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。この第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰY2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【０１１３】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ５３が、図２３又は図２４に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、リセット行程Ｒの後半部で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+を引き続き行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【０１１４】
更に、この選択書込アドレス行程ＷWでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【０１１５】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図２３又は図２４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【０１１６】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図２３又は図２４に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加する。この間、アドレスドライバ５５は、そのサブフィールドＳＦに対応した画素駆動データビットに応じたパルス電圧を有する画素データパルスＤＰを生成し、これを１表示ライン分（ｍ個）ずつ順次、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【０１１７】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図２３又は図２４に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。そして、最終のサスティンパルスＩＰEの印加後、Ｙ電極ドライバ５３は、図２３又は図２４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【０１１８】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【０１１９】
以上の如き一連駆動を、図２２に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図２２に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図２２に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【０１２０】
ここで、図２１及び図２２に示される駆動を実施するにあたり、駆動制御回路５６は、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が所定回数よりも小である場合には図２３、大である場合には図２４に示す如き形態で各種駆動パルスをＰＤＰ５０に印加させるべくパネルドライバを駆動制御する。
【０１２１】
すなわち、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数が所定回数よりも大である場合には、サブフィールドＳＦ１のリセット行程Ｒにおいて、リセットパルスＲＰY1と同時に図２４に示す如く、正極性の補助パルスＨＰを列電極Ｄ1〜Ｄmに印加させるのである。すなわち、正極性のリセットパルスＲＰY1が行電極Ｙ1〜Ｙn各々に一斉に印加されると同時に、このリセットパルスＲＰY1と同一極性の補助パルスＨＰを列電極Ｄ1〜Ｄmに印加することにより、列電極Ｄ及び行電極Ｙ間に掛かる電圧を小さくするのである。これにより、点灯サスティンパルス累積数が所定回数を超えたが故に、列電極Ｄ及び行電極Ｙ間の放電開始電圧が低下してしまっても、列電極Ｄ及び行電極Ｙ間で生起される第１リセット放電の強度が抑制される。よって、第１リセット放電に伴って形成される壁電荷の量が必要以上に増大することはないので、引き続き、行電極Ｘ及びＹ間で生起される第２リセット放電により、全放電セルＰＣを確実に消灯モードの状態に初期化することが可能となる。
【０１２２】
尚、補助パルスＨＰを列電極Ｄ1〜Ｄmに印加するにあたり、図１３又は図１４に示す如く、各発光色（赤、青、緑）毎にその発光色を担う放電セルＰＣが属する列電極Ｄに対して、夫々異なるパルス幅及び／又はピーク電位を有する補助パルス（ＨＰR、ＨＰG、ＨＰB）を印加するようにしても良い。
【０１２３】
更に、かかる駆動制御と併用させて、点灯サスティンパルス累積数信号ＳＳにて示される点灯サスティンパルス累積数に応じて、
・リセットパルスＲＰY2の負極性ピーク電位（−Ｖｒ）の調整
・最終サスティンパルスＩＰEの後縁部に対する図１１に示す如き波形調整、
・先頭サスティンパルスＩＰに対する図１７及び図１８に示す如き波形調整
を実行するようにしても良い。
【０１２４】
又、図１０、図１２、図２３、図２４に示される第１リセット行程Ｒ１及び第２リセット行程Ｒ２では、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【０１２５】
また、上述の実施例では、累積使用期間の増大に伴う行電極及び列電極間での放電開始電圧の低下に対処すべく、図１０の駆動シーケンスから図１２の駆動シーケンスに切り換えてＰＤＰを駆動するようにした例を示した。
【０１２６】
しかしながら、このような経時変化以外においても、プラズマディスプレイ装置の使用環境（例えば気温等）が特定の条件を満たさなくなった時に、行電極及び列電極間での放電開始電圧が低下することがある。よって、この際、累積使用期間に拘わらずに、図１０にて示される発光駆動シーケンスから図１２に示す発光駆動シーケンスに切り替えてＰＤＰに対する駆動を実行するようにしても良い。
【０１２７】
図２５はその一例を示すプラズマディスプレイ装置の概略構成である。
【０１２８】
図２５に示されるプラズマディスプレイ装置では、図１９に示される累積使用時間タイマ５９０に代わり、温度センサ６００を採用した点を除く他の部分については図１９に示されるものと同一である。よって、以下に、温度センサ６００において測定されたＰＤＰ５０の温度又はＰＤＰ５０周辺の温度に応じて為される動作について説明する。
【０１２９】
温度センサ６００は、ＰＤＰ５０の温度（例えば前面透明基板１０又は背面基板１４の温度）、或いはＰＤＰ５０周辺の温度を測定し、その測定された温度を示す温度情報を駆動制御回路５６に供給する。ここで、ＰＤＰ５０の温度が低下する程、行電極及び列電極間での放電開始電圧が低下する傾向がある。そこで、駆動制御回路５６は、温度センサ６００から供給された温度情報が、所定温度以上の温度を示す場合には、図１０に示される発光駆動シーケンスに従ってＰＤＰ５０を駆動させる一方、所定温度より低い温度を示す場合には、図１２に示される発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべくパネルドライバを制御する。
【０１３０】
以上の様に、行電極及び列電極間での放電開始電圧を所定値に維持させることが可能な設置環境から外れた環境下、つまり放電開始電圧が所定値よりも低下してしまうことになる設置環境下でＰＤＰを駆動させる場合には、累積使用期間に拘わらずに、図１０に示す発光駆動シーケンスから図１２に示す発光駆動シーケンスに切り替えてＰＤＰを駆動するのである。
【図面の簡単な説明】
【０１３１】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰにおいて生起される列側陰極放電の強度の推移を表す図である。
【図７】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０において生起される列側陰極放電の強度の推移を表す図である。
【図８】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図９】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１０】図９に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１１】各サスティン行程Ｉの最後尾で印加される最終サスティンパルスＩＰEの波形を示す図である。
【図１２】点灯サスティンパルス累積数が所定回数よりも大であると判定された場合に、ＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１３】各発光色（赤、青、緑）毎にその発光色を担う放電セルＰＣが属する列電極Ｄに、夫々異なるパルス幅の補助パルス（ＨＰR、ＨＰG、ＨＰB）を印加する際の形態を示す図である。
【図１４】各発光色（赤、青、緑）毎にその発光色を担う放電セルＰＣが属する列電極Ｄに、夫々異なるパルス幅の補助パルス（ＨＰR、ＨＰG、ＨＰB）を印加する際の形態を示す図である。
【図１５】Ｘ電極ドライバ５１及びＹ電極ドライバ５３に夫々搭載されているサスティンパルス発生部の構成を示す図である。
【図１６】Ｘ電極ドライバ５１及びＹ電極ドライバ５３に夫々搭載されているサスティンパルス発生部を駆動制御する為のスイッチングシーケンスＳＳＸ及びＳＳＹと、生成されるサスティンパルスＩＰの波形を示す図である。
【図１７】サブフィールドＳＦ２のサスティン行程Ｉにおいて印加されるサスティンパルスＩＰの波形と、このサスティンパルスＩＰを生成する為のスイッチングシーケンスＳＳＹを表す図である。
【図１８】サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉの先頭部において印加されるサスティンパルスＩＰ各々の波形と、各サスティンパルスＩＰを生成する為のスイッチングシーケンスＳＳＹ及びＳＳＸを表す図である。
【図１９】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の他の構成を示す図である。
【図２０】サブフィールドＳＦ１のリセット行程Ｒ１において第１リセット放電を省略した場合の形態を示す図である。
【図２１】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２２】図２１に示される発光駆動シーケンスに従ってＰＤＰ５０を駆動した場合における各階調毎の発光パターンの一例を示す図である。
【図２３】図２１に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図２４】点灯サスティンパルス累積数が所定回数よりも大であると判定された場合に、図２１に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図２５】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の更に他の構成を示す図である。
【符号の説明】
【０１３２】
１３          酸化マグネシウム層
１７          蛍光体層
５０          ＰＤＰ
５１          Ｘ電極ドライバ
５３          Ｙ電極ドライバ
５５          アドレスドライバ
５６          駆動制御回路
５８１        点灯サスティンパルスカウンタ
５９０        累積使用時間タイマ
【図１】
2009069602.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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