(57)【要約】【課題】確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なフライバック型スイッチング電源を提供する。【解決手段】このフライバック型スイッチング電源では、トランス１の補助巻線１ｃに発生するメイン巻線１ａと逆極性の交流電圧Ｖ３を整流および平滑化して１次側制御部５の電源端子５ｂに与えるとともに、トランス１の補助巻線１ｄに発生するメイン巻線１ａと同極性の交流電圧Ｖ４を整流および平滑化して１次側制御部５の電源端子５ｂに与える。したがって、メイン巻線１ａと逆極性の交流電圧Ｖ３を用いた場合のメリットと、同極性の交流電圧Ｖ４を用いた場合のメリットの両方を得ることができる。【選択図】図１
2009261192.tif 000002
【特許請求の範囲】
【請求項１】
トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、前記トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するフライバック型スイッチング電源において、
前記トランスは、前記メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、前記メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、
それぞれ前記第１および第２の交流電圧を整流して前記制御用ＩＣの電源電圧を生成する第１および第２の整流回路を備えたことを特徴とする、フライバック型スイッチング電源。
【請求項２】
前記第１の補助巻線と前記２次巻線との巻数比は、前記制御用ＩＣの電源電圧の下限値と前記第２の直流電圧との比に基づいて設定され、
前記第２の補助巻線と前記メイン巻線との巻数比は、前記制御用ＩＣの電源電圧の下限値と前記第１の直流電圧との比に基づいて設定されていることを特徴とする、請求項１に記載のフライバック型スイッチング電源。
【請求項３】
さらに、前記第２の直流電圧によって駆動され、一定の電流を出力する定電流回路を備えたことを特徴とする、請求項１または請求項２に記載のフライバック型スイッチング電源。
【請求項４】
通常動作時よりも前記第２の直流電圧を低下させる待機モードを有することを特徴とする、請求項１または請求項２に記載のフライバック型スイッチング電源。
【請求項５】
さらに、交流電源電圧を全波整流して内部電源電圧を生成する第３の整流回路と、
前記内部電源電圧を整流して前記第１の直流電圧を生成する第４の整流回路と、
前記第３および第４の整流回路の間に設けられ、前記第３の整流回路から前記第４の整流回路に流れる電流の波形を前記内部電源電圧と同じ波形にして力率を改善する力率改善回路とを備えたことを特徴とする、請求項１から請求項４までのいずれかに記載のフライバック型スイッチング電源。
【請求項６】
トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、前記トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するフライバック型スイッチング電源において、
前記トランスは、前記メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、前記メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、
前記第１の交流電圧を整流して前記制御用ＩＣの電源電圧を生成する第１の整流回路と、
前記第２の交流電圧を整流してモニタ電圧を生成する第２の整流回路と、
前記モニタ電圧が予め定められた電圧よりも低下したことに応じて前記制御用ＩＣを非活性化させる減電圧検出回路とを備えたことを特徴とする、フライバック型スイッチング電源。
【請求項７】
前記第１の補助巻線と前記２次巻線との巻数比は、前記制御用ＩＣの電源電圧の下限値と前記第２の直流電圧との比に基づいて設定されていることを特徴とする、請求項６に記載のフライバック型スイッチング電源。
【請求項８】
前記制御用ＩＣは、その制御端子に基準電圧が与えられたことに応じて非活性化され、
前記減電圧検出回路は、
前記制御端子と前記基準電圧のラインとの間に接続されたトランジスタと、
前記モニタ電圧と前記予め定められた電圧とを比較し、前記モニタ電圧が前記予め定められた電圧よりも低下したことに応じて前記トランジスタを導通させる比較回路とを含むことを特徴とする、請求項６または請求項７に記載のフライバック型スイッチング電源。
【請求項９】
トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、前記トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するフライバック型スイッチング電源において、
前記トランスは、前記メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、前記メイン巻線と逆極性の第２の交流電圧を発生する第２の補助巻線とを含み、
前記第１の交流電圧を整流して第１の電源電圧を生成する第１の整流回路と、
前記第２の交流電圧を整流して第２の電源電圧を生成する第２の整流回路と、
通常動作時は、前記第１の電源電圧を前記制御用ＩＣの電源端子に与え、前記通常動作時よりも前記第２の直流電圧を低下させる待機モード時は、前記第１の電源電圧に前記第２の電源電圧を加算した電圧を前記制御用ＩＣの電源端子に与える切換回路とを備えたことを特徴とする、フライバック型スイッチング電源。
【請求項１０】
前記第１の補助巻線と前記２次巻線との巻数比は、前記制御用ＩＣの電源電圧の下限値と前記通常動作時における前記第２の直流電圧との比に基づいて設定されていることを特徴とする、請求項９に記載のフライバック型スイッチング電源。
【請求項１１】
前記第１の補助巻線の一方端子は基準電圧のラインに接続され、
前記第１の整流回路は前記第１の補助巻線の他方端子と第１のノードとの間に接続された第１のダイオードを含み、
前記第２の補助巻線の一方端子は前記第１の補助巻線の他方端子に接続され、
前記第２の整流回路は前記第２の補助巻線の他方端子と第２のノードとの間に接続された第２のダイオードを含み、
前記第１のノードは前記制御用ＩＣの電源端子に接続され、
前記切換回路は、前記第２のノードと前記制御用ＩＣの電源端子との間に接続され、前記待機モード時に導通するトランジスタを含むことを特徴とする、請求項９または請求項１０に記載のフライバック型スイッチング電源。
【請求項１２】
さらに、交流電源電圧を全波整流して内部電源電圧を生成する第３の整流回路と、
前記内部電源電圧を整流して前記第１の直流電圧を生成する第４の整流回路と、
前記第３および第４の整流回路の間に設けられ、前記第３の整流回路から前記第４の整流回路に流れる電流の波形を前記内部電源電圧と同じ波形にして力率を改善する力率改善回路とを備え、
前記力率改善回路は、前記通常動作時に活性化され、前記待機モード時に非活性化されることを特徴とする、請求項９から請求項１１までのいずれかに記載のフライバック型スイッチング電源。
【請求項１３】
トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、前記トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するフライバック型スイッチング電源において、
前記トランスは、前記メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、前記メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、
前記第１の交流電圧を整流して第１の電源電圧を生成する第１の整流回路と、
前記第２の交流電圧を整流して第２の電源電圧を生成する第２の整流回路と、
通常動作時は、前記第２の電源電圧を前記制御用ＩＣの電源端子に与え、前記通常動作時よりも前記第２の直流電圧を低下させる待機モード時は、前記第１および第２の電源電圧を前記制御用ＩＣの電源端子に与える切換回路とを備えたことを特徴とする、フライバック型スイッチング電源。
【請求項１４】
前記第２の補助巻線と前記メイン巻線との巻数比は、前記制御用ＩＣの電源電圧の下限値と前記通常動作時における前記第１の直流電圧との比に基づいて設定されていることを特徴とする、請求項１３に記載のフライバック型スイッチング電源。
【請求項１５】
前記第１の補助巻線の一方端子は基準電圧のラインに接続され、
前記第１の整流回路は前記第１の補助巻線の他方端子と電源ノードとの間に接続された第１のダイオードを含み、
前記切換回路は、前記電源ノードと前記制御用ＩＣの電源端子との間に接続され、前記待機モード時に導通するトランジスタを含み、
前記第２の補助巻線の一方端子は前記基準電圧のラインに接続され、
前記第２の整流回路は前記第２の補助巻線の他方端子と前記制御用ＩＣの電源端子との間に接続された第２のダイオードを含むことを特徴とする、請求項１３または請求項１４に記載のフライバック型スイッチング電源。
【請求項１６】
さらに、交流電源電圧を全波整流して内部電源電圧を生成する第３の整流回路と、
前記内部電源電圧を整流して前記第１の直流電圧を生成する第４の整流回路と、
前記第３および第４の整流回路の間に設けられ、前記第３の整流回路から前記第４の整流回路に流れる電流の波形を前記内部電源電圧と同じ波形にして力率を改善する力率改善回路とを備え、
前記力率改善回路は、前記通常動作時に活性化され、前記待機モード時に非活性化されることを特徴とする、請求項１３から請求項１５までのいずれかに記載のフライバック型スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はフライバック型スイッチング電源に関し、特に、トランスのメイン巻線に第１の直流電圧をパルス的に印加し、トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するフライバック型スイッチング電源に関する。
【背景技術】
【０００２】
フライバック型スイッチング電源には、制御用ＩＣを用いた他励式のものと、制御用ＩＣを使用しない自励式のものがある。図１４は、制御用ＩＣを用いた従来のフライバック型スイッチング電源の構成を示す回路図であり、図１５は制御用ＩＣの構成を示す回路図である。このようなスイッチング電源は、たとえば特許文献１に記載されている。
【０００３】
図１４および図１５において、このスイッチング電源は、トランス１０１と制御用ＩＣ１０２とを備える。トランス１０１は、メイン巻線１０１ａ、２次巻線１０１ｂ、および補助巻線１０１ｃを含む。制御用ＩＣ１０２は、６つのピンＰ１〜Ｐ６を含む。メイン巻線１０１ａの一方端子は入力端子１０３に接続され、メイン巻線１０１ａの他方端子はパワートランジスタ（スイッチング素子）１０８と電流検出用抵抗素子１０９を介して接地端子１０４に接続される。入力端子１０３には直流電源電圧ＶＩＮが与えられ、接地端子１０４には接地電圧ＧＮＤが与えられる。入力端子１０３および接地端子１０４間には、平滑コンデンサ１０５が接続される。
【０００４】
パワートランジスタ１０８のゲートは、抵抗素子１０７を介して制御用ＩＣ１０２の５番ピン（出力端子）Ｐ５に接続される。パワートランジスタ１０８は、５番ピンＰ５からの制御信号ＶＣによってオン／オフ制御される。パワートランジスタ１０８がオン／オフされると、メイン巻線１０１ａに駆動電流が流れ、２次巻線１０１ｂおよび補助巻線１０１ｃに交流電圧が発生する。
【０００５】
電流検出用抵抗素子１０９の端子間電圧は、抵抗素子１１０，１１１で分圧され、ノイズ除去用コンデンサ１１４が接続された３番ピンＰ３（過電流保護端子）に与えられる。３番ピンＰ３の電圧がＩＣ１０２内蔵のコンパレータの参照電圧（０．２４Ｖ）を超えると、制御信号ＶＣは「Ｌ」レベルに立ち下げられ、発振器（ＯＳＣ）の出力信号に応答して再度「Ｈ」レベルになる。したがって、メイン巻線１０１ａに流れる電流が過大になると、制御信号ＶＣのパルス幅が狭くなり、スイッチング電源の出力電圧ＶＯＵＴが低下してくる。
【０００６】
また、直流電源電圧ＶＩＮは入力端子１０３および抵抗素子１０６を介して制御用ＩＣ１０２の６番ピン（電源端子）Ｐ６に接続される。トランス１０１の補助巻線１０１ｃの端子間電圧は、ダイオード１１２で整流されてコンデンサ１１３で平滑化され、直流電圧に変換されて６番ピンＰ６に与えられる。４番ピンＰ４は接地される。ＩＣ１０２内蔵の減電圧保護回路（ＵＶＬＯ）は、６番ピンＰ６の電圧ＶＣＣが９Ｖ以下に低下した場合は制御信号ＶＣの出力を停止させ、６番ピンＰ６の電圧ＶＣＣが１６．５Ｖ以上に復帰した場合は制御信号ＶＣの出力を開始させる。したがって、電源電圧ＶＣＣが９Ｖ以下に低下すると、誤動作を防止するため、スイッチング電源は駆動停止される。
【０００７】
制御用ＩＣ１０２の１番ピンＰ１には、内蔵の発振器（ＯＳＣ）の発振周波数を決定するための抵抗素子１１６が接続される。７番ピンＰ７には、コンデンサ１１７が接続され、内蔵の電圧発生回路から参照電圧ＲＥＦ（５Ｖ）が出力される。参照電圧ＲＥＦは２番ピンに与えられる。２番ピンＰ２には、フォトカプラのトランジスタ１１５が接続され、スイッチング電源の出力電圧ＶＯＵＴがフィードバックされる。８番ピンＰ８には、コンデンサ１１８が接続されている。８番ピンＰ８を接地すると、制御用ＩＣ１０２は非活性化され、制御信号ＶＣの出力が停止される。
【０００８】
また、トランス１０１の２次巻線１０１ｂの一方端子はダイオード１２０，１２１の並列接続体を介して出力端子１２８に接続され、２次巻線１０１ｂの他方端子は接地端子１２９に接続される。トランス１０１の２次巻線１０１ｂの端子間電圧は、ダイオード１２０，１２１で整流されてコンデンサ１２２で平滑化され、直流電圧ＶＯＵＴに変換されて出力端子１２８に与えられる。接地端子１２９には接地電圧ＧＮＤが与えられる。
【０００９】
直流電圧ＶＯＵＴは、抵抗素子１２６，１２７で分圧されてシャントレギュレータ１２５の比較端子に与えられ、シャントレギュレータ１２５内の参照電圧と比較される。比較端子の電圧が参照電圧よりも高くなると、シャントレギュレータ１２５の抵抗値が低下し、フォトカプラの発光ダイオード１２３、抵抗素子１２４、およびシャントレギュレータ１２５に流れる電流が増加し、発光ダイオード１２３と光結合されているトランジスタ１１５の抵抗値が低下する。トランジスタ１１５の抵抗値が低下すると、制御用ＩＣ１０２の２番ピンＰ２の電圧が低下し、制御信号ＶＣのパルス幅が狭くなり、出力電圧ＶＯＵＴが低下する。
【００１０】
逆に、比較端子の電圧が参照電圧よりも低くなると、シャントレギュレータ１２５の抵抗値が上昇し、フォトカプラの発光ダイオード１２３、抵抗素子１２４、およびシャントレギュレータ１２５に流れる電流が減少し、発光ダイオード１２３と光結合されているトランジスタ１１５の抵抗値が上昇する。トランジスタ１１５の抵抗値が上昇すると、制御用ＩＣ１０２の２番ピンＰ２の電圧が上昇し、制御信号ＶＣのパルス幅が広くなり、出力電圧ＶＯＵＴが上昇する。このようにして、出力電圧ＶＯＵＴは一定に保たれる。
【００１１】
ところで、上述の通り、メイン巻線１０１ａに流れる電流がるレベルを超えると、制御信号ＶＣのパルス幅が狭くなり、出力電圧ＶＯＵＴが低下してくる。出力電圧ＶＯＵＴが低下すると、２番ピンＰ２の電圧が上昇し、制御信号ＶＣのパルス幅が広くなるが、２番ピンＰ２の電圧がＩＣ１０２内蔵のコンパレータの参照電圧（３．５Ｖ）を超えると、過負荷遮断動作が行なわれて、制御信号ＶＣが「Ｌ」レベルにラッチされる。過負荷遮断動作が行なわれた場合、直流電源電圧ＶＩＮを一旦遮断し、再度投入しないと、制御用ＩＣ２を復帰させることができない。
【００１２】
また、直流電源電圧ＶＩＮは商用交流電圧から生成される。商用交流電圧が低下して直流電源電圧ＶＩＮが低下した場合、パワートランジスタ１０８に流れる電流が増加し、６番ピンＰ６の電圧が低下して減電圧保護動作が働く前に、３番ピンＰ３の電圧が０．２４Ｖを超えることがある。３番ピンＰ３の電圧が０．２４Ｖを超えると、パワートランジスタ１０８のオン時間が短くなって電流が減少する。パワートランジスタ１０８に流れる電流が減少すると、出力電圧ＶＯＵＴが低下し、発光ダイオード１２３に流れる電流が減少し、トランジスタ１１５の抵抗値が上昇し、２番ピンＰ２の電圧が参照電圧（３．５Ｖ）を超えると、過負荷遮断動作が行なわれて、制御信号ＶＣが「Ｌ」レベルにラッチされる。この場合、商用交流電圧を一旦遮断し、再度投入しないと、制御用ＩＣ１０２を復帰させることができない。
【００１３】
落雷の多い地方では、数秒間の停電が落雷時によく発生し、停電時に制御用ＩＣ１０２で過負荷遮断動作が行なわれて制御信号ＶＣが「Ｌ」レベルにラッチされた場合、落雷によりスイッチング電源が破壊されたとユーザに誤解される場合がある。この場合、ユーザから苦情が出るので、停電解除後は制御用ＩＣ１０２が自動的に復帰することが望ましい。そこで従来は、過負荷遮断動作が行なわれる前に減電圧保護回路（ＵＶＬＯ）が先に作動するように、トランス１０１のメイン巻線１０１ａと補助巻線１０１ｃの巻数比を調整し、数秒間の停電時に過負荷遮断動作が行なわれることを防止している。
【特許文献１】特開２００５−１２４２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このようなスイッチング電源では、補助巻線１０１ｃに発生したメイン巻線１０１ａと逆極性の電圧を整流して制御用ＩＣ１０２の電源電圧ＶＣＣを生成した場合、メイン巻線１０１ａ、２次巻線１０１ｂ、および補助巻線１０１ｃの巻数をそれぞれＮ１，Ｎ２，Ｎ３とすると、電源電圧ＶＣＣはＶＣＣ＝（Ｎ３／Ｎ２）×ＶＯＵＴとなる。したがって、電源電圧ＶＣＣは入力電圧ＶＩＮに依存せずに安定する。また、スイッチング電源の起動時は、入力電圧ＶＩＮが定格値になる前の低入力時においても出力電圧ＶＯＵＴが立ち上がってくる。
【００１５】
しかし、低入力時にも出力電圧ＶＯＵＴを出力するので、低入力時には、定格負荷でも過負荷遮断動作が行なわれ、減電圧保護回路（ＵＶＬＯ）が働く前に制御信号ＶＣが「Ｌ」レベルにラッチされてしまう。また、電源オフ時にも、この状態になってしまい、次の電源投入時に起動できないことがある。
【００１６】
また、過負荷遮断動作が行なわれるとき、出力電圧ＶＯＵＴが低下してくるので、巻数比Ｎ３／Ｎ２を小さくして電源電圧ＶＣＣを低く設定すると、今度は減電圧保護回路（ＵＶＬＯ）が働き、過負荷遮断動作が行なわれないことがある。
【００１７】
さらに、待機時に消費電力の低減化を図るために出力電圧ＶＯＵＴを定格値よりも低くする場合があるが、出力電圧ＶＯＵＴを下げると電源電圧ＶＣＣが低下して減電圧保護回路（ＵＶＬＯ）が働くので、出力電圧ＶＯＵＴを大きく下げることができない。
【００１８】
一方、補助巻線１０１ｃに発生したメイン巻線１０１ａと同極性の電圧を整流して制御用ＩＣ１０２の電源電圧ＶＣＣを生成した場合、メイン巻線１０１ａ、２次巻線１０１ｂ、および補助巻線１０１ｃの巻数をそれぞれＮ１，Ｎ２，Ｎ３とすると、電源電圧ＶＣＣはＶＣＣ＝（Ｎ３／Ｎ１）×ＶＩＮとなる。したがって、電源電圧ＶＣＣは入力電圧ＶＩＮに依存するので、巻数比Ｎ３／Ｎ１は最低入力時に設定される。このため、最高入力時時に電源電圧ＶＣＣが高くなりすぎるので、降圧回路などを設けなければならず、損失増大を招く。また、起動時には、入力電圧ＶＩＮが定格値近くにならないと電源電圧ＶＣＣが規定の電圧に到達しないので、スイッチング電源の起動には不利である。
【００１９】
反面、入力電圧ＶＩＮが安定していれば、電源電圧ＶＣＣは出力電圧ＶＯＵＴの変動に影響されず、過負荷時に電源電圧ＶＣＣが低下することがない。したがって、過負荷時には、減電圧保護回路（ＵＶＬＯ）は働かず、過負荷遮断動作が行なわれる。
【００２０】
それゆえに、この発明の主たる目的は、確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なフライバック型スイッチング電源を提供することである。
【課題を解決するための手段】
【００２１】
この発明に係るフライバック型スイッチング電源は、トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するものである。このフライバック型スイッチング電源においては、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、それぞれ第１および第２の交流電圧を整流して制御用ＩＣの電源電圧を生成する第１および第２の整流回路が設けられる。
【００２２】
好ましくは、第１の補助巻線と２次巻線との巻数比は、制御用ＩＣの電源電圧の下限値と第２の直流電圧との比に基づいて設定され、第２の補助巻線とメイン巻線との巻数比は、制御用ＩＣの電源電圧の下限値と第１の直流電圧との比に基づいて設定されている。
【００２３】
また好ましくは、さらに、第２の直流電圧によって駆動され、一定の電流を出力する定電流回路が設けられる。
【００２４】
また好ましくは、通常動作時よりも第２の直流電圧を低下させる待機モードを有する。
また好ましくは、さらに、交流電源電圧を全波整流して内部電源電圧を生成する第３の整流回路と、内部電源電圧を整流して第１の直流電圧を生成する第４の整流回路と、第３および第４の整流回路の間に設けられ、第３の整流回路から第４の整流回路に流れる電流の波形を内部電源電圧と同じ波形にして力率を改善する力率改善回路とが設けられる。
【００２５】
また、この発明に係る他のフライバック型スイッチング電源は、トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するものである。このフライバック型スイッチング電源においては、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、第１の交流電圧を整流して制御用ＩＣの電源電圧を生成する第１の整流回路と、第２の交流電圧を整流してモニタ電圧を生成する第２の整流回路と、モニタ電圧が予め定められた電圧よりも低下したことに応じて制御用ＩＣを非活性化させる減電圧検出回路とが設けられる。
【００２６】
好ましくは、第１の補助巻線と２次巻線との巻数比は、制御用ＩＣの電源電圧の下限値と第２の直流電圧との比に基づいて設定されている。
【００２７】
また好ましくは、制御用ＩＣは、その制御端子に基準電圧が与えられたことに応じて非活性化され、減電圧検出回路は、制御端子と基準電圧のラインとの間に接続されたトランジスタと、モニタ電圧と予め定められた電圧とを比較し、モニタ電圧が予め定められた電圧よりも低下したことに応じてトランジスタを導通させる比較回路とを含む。
【００２８】
また、この発明に係るさらに他のフライバック型スイッチング電源は、トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するものである。このフライバック型スイッチング電源においては、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と逆極性の第２の交流電圧を発生する第２の補助巻線とを含み、第１の交流電圧を整流して第１の電源電圧を生成する第１の整流回路と、第２の交流電圧を整流して第２の電源電圧を生成する第２の整流回路と、通常動作時は、第１の電源電圧を制御用ＩＣの電源端子に与え、通常動作時よりも第２の直流電圧を低下させる待機モード時は、第１の電源電圧に第２の電源電圧を加算した電圧を制御用ＩＣの電源端子に与える切換回路とが設けられる。
【００２９】
好ましくは、第１の補助巻線と２次巻線との巻数比は、制御用ＩＣの電源電圧の下限値と通常動作時における第２の直流電圧との比に基づいて設定されている。
【００３０】
また好ましくは、第１の補助巻線の一方端子は基準電圧のラインに接続され、第１の整流回路は第１の補助巻線の他方端子と第１のノードとの間に接続された第１のダイオードを含む。第２の補助巻線の一方端子は第１の補助巻線の他方端子に接続され、第２の整流回路は第２の補助巻線の他方端子と第２のノードとの間に接続された第２のダイオードを含む。第１のノードは制御用ＩＣの電源端子に接続され、切換回路は、第２のノードと制御用ＩＣの電源端子との間に接続され、待機モード時に導通するトランジスタを含む。
【００３１】
また好ましくは、さらに、交流電源電圧を全波整流して内部電源電圧を生成する第３の整流回路と、内部電源電圧を整流して第１の直流電圧を生成する第４の整流回路と、第３および第４の整流回路の間に設けられ、第３の整流回路から第４の整流回路に流れる電流の波形を内部電源電圧と同じ波形にして力率を改善する力率改善回路とが設けられ、力率改善回路は、通常動作時に活性化され、待機モード時に非活性化される。
【００３２】
また、この発明に係るさらに他のフライバック型スイッチング電源は、トランスと、該トランスのメイン巻線に第１の直流電圧をパルス的に印加するためのスイッチング素子と、該スイッチング素子をオン／オフ制御する制御用ＩＣとを備え、トランスの２次巻線に発生した交流電圧を整流して第２の直流電圧を生成するものである。このフライバック型スイッチング電源においては、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、第１の交流電圧を整流して第１の電源電圧を生成する第１の整流回路と、第２の交流電圧を整流して第２の電源電圧を生成する第２の整流回路と、通常動作時は、第２の電源電圧を制御用ＩＣの電源端子に与え、通常動作時よりも第２の直流電圧を低下させる待機モード時は、第１および第２の電源電圧を制御用ＩＣの電源端子に与える切換回路とが設けられる。
【００３３】
好ましくは、第２の補助巻線とメイン巻線との巻数比は、制御用ＩＣの電源電圧の下限値と通常動作時における第１の直流電圧との比に基づいて設定されている。
【００３４】
また好ましくは、第１の補助巻線の一方端子は基準電圧のラインに接続され、第１の整流回路は第１の補助巻線の他方端子と電源ノードとの間に接続された第１のダイオードを含み、切換回路は、電源ノードと制御用ＩＣの電源端子との間に接続され、待機モード時に導通するトランジスタを含む。第２の補助巻線の一方端子は基準電圧のラインに接続され、第２の整流回路は第２の補助巻線の他方端子と制御用ＩＣの電源端子との間に接続された第２のダイオードを含む。
【００３５】
また好ましくは、さらに、交流電源電圧を全波整流して内部電源電圧を生成する第３の整流回路と、内部電源電圧を整流して第１の直流電圧を生成する第４の整流回路と、第３および第４の整流回路の間に設けられ、第３の整流回路から第４の整流回路に流れる電流の波形を内部電源電圧と同じ波形にして力率を改善する力率改善回路とが設けられ、力率改善回路は、通常動作時に活性化され、待機モード時に非活性化される。
【発明の効果】
【００３６】
この発明に係るフライバック型スイッチング電源では、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、それぞれ第１および第２の交流電圧を整流して制御用ＩＣの電源電圧を生成する第１および第２の整流回路が設けられる。したがって、メイン巻線と逆極性の交流電圧と同極性の交流電圧との両方を用いて制御用ＩＣの電源電圧を生成するので、確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なスイッチング電源を実現できる。
【００３７】
また、この発明に係る他のフライバック型スイッチング電源では、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と同極性の交流電圧を発生する第２の補助巻線とを含み、第１の交流電圧を整流して制御用ＩＣの電源電圧を生成する第１の整流回路と、第２の交流電圧を整流してモニタ電圧を生成する第２の整流回路と、モニタ電圧が予め定められた電圧よりも低下したことに応じて制御用ＩＣを非活性化させる減電圧検出回路とが設けられる。したがって、メイン巻線と逆極性の交流電圧を使用して制御用ＩＣの電源電圧を生成し、メイン巻線と同極性の交流電圧を用いて入力電圧の低下を検出するので、確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なスイッチング電源を実現できる。
【００３８】
また、この発明に係るさらに他のフライバック型スイッチング電源では、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と逆極性の第２の交流電圧を発生する第２の補助巻線とを含み、第１の交流電圧を整流して第１の電源電圧を生成する第１の整流回路と、第２の交流電圧を整流して第２の電源電圧を生成する第２の整流回路と、通常動作時は、第１の電源電圧を制御用ＩＣの電源端子に与え、通常動作時よりも第２の直流電圧を低下させる待機モード時は、第１の電源電圧に第２の電源電圧を加算した電圧を制御用ＩＣの電源端子に与える切換回路とが設けられる。したがって、メイン巻線と逆極性の交流電圧を使用して第１および第２の電源電圧を生成し、通常動作時は第１の電源電圧を使用し、待機モード時は第１および第２の電源電圧を加算して使用するので、確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なスイッチング電源を実現できる。
【００３９】
また、この発明に係るさらに他のフライバック型スイッチング電源では、トランスは、メイン巻線と逆極性の第１の交流電圧を発生する第１の補助巻線と、メイン巻線と同極性の第２の交流電圧を発生する第２の補助巻線とを含み、第１の交流電圧を整流して第１の電源電圧を生成する第１の整流回路と、第２の交流電圧を整流して第２の電源電圧を生成する第２の整流回路と、通常動作時は、第２の電源電圧を制御用ＩＣの電源端子に与え、通常動作時よりも第２の直流電圧を低下させる待機モード時は、第１および第２の電源電圧を制御用ＩＣの電源端子に与える切換回路とが設けられる。したがって、通常動作時はメイン巻線と同極性の交流電圧を使用して電源電圧を生成し、待機モード時はメイン巻線と同極性の交流電圧と逆極性の交流電圧との両方を使用して電源電圧を生成するので、確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なスイッチング電源を実現できる。
【発明を実施するための最良の形態】
【００４０】
[実施の形態１]
図１は、この発明の実施の形態１によるフライバック型スイッチング電源の要部を示す回路ブロック図である。図１において、このスイッチング電源は、トランス１を備える。トランス１は、メイン巻線１ａ、２次巻線１ｂ、補助巻線１ｃ、および補助巻線１ｄを含む。メイン巻線１ａの一方端子は入力端子２に接続され、メイン巻線１ａの他方端子はパワートランジスタ（スイッチング素子）４を介して接地端子３に接続される。入力端子２には直流電源電圧ＶＩＮが与えられ、接地端子３には接地電圧ＧＮＤが与えられる。
【００４１】
図１では、図面および説明の簡単化のため、図１４で示した制御用ＩＣ１０２、抵抗素子１０７，１０９〜１１１，１１６、およびコンデンサ１１４，１１７，１１８は、まとめて１次側制御部５と記載されている。パワートランジスタ４のゲートは、１次側制御部５の出力端子５ａ（制御用ＩＣ１０２の５番ピンＰ５）から出力される制御信号ＶＣを受ける。パワートランジスタ４は、制御信号ＶＣによってオン／オフ制御される。パワートランジスタ４がオン／オフされると、メイン巻線１ａに駆動電流が流れ、２次巻線１ｂおよび補助巻線１ｃ，１ｄの各々に交流電圧が発生する。
【００４２】
また、トランス１の補助巻線１ｃの一方端子は接地端子３に接続され、補助巻線１ｃの他方端子にはメイン巻線１ａと逆極性の交流電圧Ｖ３が発生する。この交流電圧Ｖ３は、ダイオード８で整流され、コンデンサ７で平滑化されて１次側制御部５の電源端子５ｂ（制御用ＩＣ１０２の６番ピンＰ６）に与えられる。
【００４３】
補助巻線１ｄの一方端子は接地端子３に接続され、補助巻線１ｄの他方端子にはメイン巻線１ａと同極性の交流電圧Ｖ４が発生する。この交流電圧Ｖ４は、ダイオード９で整流され、コンデンサ７で平滑化されて１次側制御部５の電源端子５ｂに与えられる。補助巻線１ｃ，１ｄ、コンデンサ７、およびダイオード８，９は、補助電源６を構成する。
【００４４】
１次側制御部５は、補助電源６から電源端子５ｂに与えられる電源電圧ＶＣＣによって駆動される。また、１次側制御部５は、電源端子５ｂの電圧が９Ｖ以下に低下した場合は制御信号ＶＣの出力を停止し、電源端子５ｂの電圧が１６．５Ｖ以上に復帰した場合は制御信号ＶＣの出力を開始する。したがって、電源電圧ＶＣＣが９Ｖ以下に低下すると、誤動作を防止するため、スイッチング電源は駆動停止される。
【００４５】
また、トランス１の２次巻線１ｂの一方端子は接地端子１５に接続され、その他方端子にはメイン巻線１ａと逆極性の交流電圧Ｖ２が発生する。接地端子１５には、接地電圧ＧＮＤが与えられる。交流電圧Ｖ２は、ダイオード１０で整流され、コンデンサ１１で平滑化されて出力端子１４に与えられる。図１では、図面および説明の簡単化のため、図１４の抵抗素子１２４，１２６，１２７およびシャントレギュレータ１２５はまとめて電圧検出部１２と記載され、図１４のフォトカプラの発光ダイオード１２３およびトランジスタ１１５はまとめて１次−２次伝達部１３と記載されている。
【００４６】
出力端子１４の電圧ＶＯＵＴは、電圧検出部１２および１次−２次伝達部１３を介して１次側制御部５のフィードバック端子５ｃ（制御用ＩＣ１０２の２番ピンＰ２）に与えられる。１次側制御部５は、フィードバック端子５ｃの電圧が所定の値になるように、制御信号ＶＣを生成してパワートランジスタ４をオン／オフ制御する。これにより、出力電圧ＶＯＵＴは、一定値に保持される。
【００４７】
また、１次側制御部５は、出力電圧ＶＯＵＴが所定の値よりも低下してフィードバック端子５ｃの電圧が参照電圧（３．５Ｖ）を超えると、過負荷遮断動作を行ない、制御信号ＶＣを「Ｌ」レベルにラッチする。この場合、直流電源電圧ＶＩＮを生成するための商用交流電圧を一旦遮断し、再度投入しないと、１次側制御部５を復帰させることができない。
【００４８】
図２(ａ）はトランス１の２次巻線１ｂの端子間電圧Ｖ２を示すタイムチャートであり、図２（ｂ）は補助巻線１ｃの端子間電圧Ｖ３を示すタイムチャートであり、図２（ｃ）は補助巻線１ｄの端子間電圧Ｖ４を示すタイムチャートである。メイン巻線１ａ、２次巻線１ｂ、補助巻線１ｃ、および補助巻線１ｄの巻数をそれぞれＮ１，Ｎ２，Ｎ３，Ｎ４とする。
【００４９】
パワートランジスタ４をオンすると、２次巻線１ｂにはメイン巻線１ａと逆極性の電圧Ｖ２＝−（Ｎ２／Ｎ１）ＶＩＮが発生し、補助巻線１ｃにはメイン巻線１ａと逆極性の電圧Ｖ３＝−（Ｎ３／Ｎ１）ＶＩＮが発生し、補助巻線１ｄにはメイン巻線１ａと同極性の電圧Ｖ４＝（Ｎ４／Ｎ１）ＶＩＮが発生する。
【００５０】
この状態でパワートランジスタ４をオフすると、２次巻線１ｂにはフライバック電圧Ｖ２＝ＶＯが発生し、補助巻線１ｃには２次巻線１ｂと同極性の電圧Ｖ３＝（Ｎ３／Ｎ２）ＶＯが発生し、補助巻線１ｄには２次巻線１ｂと逆極性の電圧Ｖ４＝−（Ｎ４／Ｎ２）ＶＩＮが発生する。
【００５１】
したがって、スイッチング電源の出力端子１４には、交流電圧Ｖ２がダイオード１０およびコンデンサ１１で整流および平滑化された電圧ＶＯ＝ＶＯＵＴが出力される。また、１次側制御部５の電源端子５ｂには、交流電圧Ｖ３がダイオード８およびコンデンサ７で整流および平滑化された電圧（Ｎ３／Ｎ２）ＶＯ＝（Ｎ３／Ｎ２）ＶＯＵＴと、交流電圧Ｖ４がダイオード９およびコンデンサ７で整流および平滑化された電圧（Ｎ４／Ｎ１）ＶＩＮの両方が与えられる。１次側制御部５に含まれる制御用ＩＣ１０２の電源電圧ＶＣＣの下限値をＶＣＣminとすると、（Ｎ３／Ｎ２）ＶＯＵＴ＝（Ｎ４／Ｎ１）ＶＩＮ＝ＶＣＣminとなるように巻数比Ｎ３／Ｎ２，Ｎ４／Ｎ１が設定される。
【００５２】
したがって、この実施の形態１では、メイン巻線１ａと逆極性の交流電圧Ｖ３を用いた場合のメリットと、同極性の交流電圧Ｖ４を用いた場合のメリットの両方を得ることができる。よって、確実に起動し、過負荷時には過負荷遮断動作が行なわれ、入力減電圧時には減電圧保護回路が動作し、待機時に出力電圧を低下させることが可能なスイッチング電源を実現できる。
【００５３】
図３は、実施の形態１の変更例を示す回路ブロック図である。図３において、この変更例は、図１で示したフライバック型スイッチング電源の出力端子１４の前段に定電流回路１６を追加したものである。この定電流回路１６は、図４に示すように、負荷電流がある特定電流に到達するまでは一定の電圧を出力し、負荷電流がある特定電流に到達すると定電流特性を示す回路である。このような特性は、ＬＥＤ照明の電源に求められる特性である。この変更例では、メイン巻線１ａと同極性の電圧Ｖ４を用いて１次側制御部５の電源電圧ＶＣＣを生成することにより、電源電圧ＶＣＣを安定化させるとともに、過負荷時には過負荷遮断動作が行なわれるようにしている。また、メイン巻線１ａと逆極性の電圧Ｖ３も用いて１次側制御部５の電源電圧ＶＣＣを生成することにより、スイッチング電源の起動を確実にしている。
【００５４】
図５は、実施の形態１の他の変更例を示す回路ブロック図である。図５において、この変更例は、図１で示したフライバック型スイッチング電源に信号入力端子１７および電圧切換回路１８を追加したものである。信号入力端子１７には、外部から制御信号φＣが与えられる。電圧切換回路１８は、制御信号φＣに従って電圧検出部１２を制御し、制御信号φＣが「Ｌ」レベルにされる通常動作時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルに設定し、制御信号φＣが「Ｈ」レベルにされる待機モード時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルよりも低い第２のレベルに設定する。これにより、待機モード時における消費電力の低減化を図ることができる。この変更例では、メイン巻線１ａと逆極性の電圧Ｖ３から生成される電源電圧ＶＣＣが待機モード時に低下するが、メイン巻線１ａと同極性の電圧Ｖ４から生成される電源電圧ＶＣＣは待機モード時でも低下しないので、安定した電源電圧ＶＣＣを得ることができる。
【００５５】
図６は、実施の形態１のさらに他の変更例を示す回路ブロック図である。図６において、この変更例は、図１で示したフライバック型スイッチング電源に交流入力端子２０，２１、整流回路２２、およびＰＦＣ（Power Factor Correct：力率改善）回路２３を追加したものである。交流入力端子２０，２１間には、交流電圧ＶＡＣが与えられる。整流回路２２は、交流電圧ＶＡＣを全波整流して内部電源電圧Ｖｉｎ１を生成し、その内部電源電圧Ｖｉｎ１を出力端子２２ａ，２２ｂ間に出力する。出力端子２２ｂは、接地される。ＰＦＣ回路２３は、整流回路２２の出力電圧Ｖｉｎ１を整流して直流電源電圧ＶＩＮを生成するとともに、整流回路２２から流入する電流の波形を整流回路２２の出力電圧Ｖｉｎ１と同じ全波整流された正弦波状にして力率を改善する。
【００５６】
すなわち、ＰＦＣ回路２３は、コンデンサ２４，２９、コイル２５、パワートランジスタ２６、電圧検出部２７、ダイオード２８、およびＰＦＣ側制御部３０を含む。コンデンサ２４は、整流回路２２の出力端子２２ａ，２２ｂ間に接続される。コイル２５およびパワートランジスタ２６は、整流回路２２の出力端子２２ａ，２２ｂ間に直列接続される。電圧検出部２７は、パワートランジスタ２６のドレイン電圧Ｖｉｎ２を検出する。ＰＦＣ側制御部３０は、電圧検出部２７の検出結果に基づいてパワートランジスタ２６をオン／オフ制御し、整流回路２２から流入する電流の波形を整流回路２２の出力電圧Ｖｉｎ１と同じ全波整流された正弦波状にする。パワートランジスタ２６のドレイン電圧Ｖｉｎ２は、ダイオード２８で整流され、コンデンサ２９で平滑化されて直流電源電圧ＶＩＮとなる。この変更例でも、実施の形態１と同じ効果が得られる。
【００５７】
[実施の形態２]
図７は、この発明の実施の形態２によるフライバック型スイッチング電源の要部を示す回路ブロック図であって、図１と対比される図である。図７において、このスイッチング電源が図１のスイッチング電源と異なる点は、補助電源６が補助電源３１で置換されている点である。
【００５８】
補助電源３１は、補助電源６にコンデンサ３２および減電圧検出回路３３を追加したものである。補助巻線１ｄに発生したメイン巻線１ａと同極性の交流電圧Ｖ４は、ダイオード９で整流され、コンデンサ３２で平滑化されて直流のモニタ電圧ＶＭに変換される。減電圧検出回路３３は、モニタ電圧ＶＲが所定の電圧よりも低下した場合は、１次側制御部５の制御端子５ｄ（制御用ＩＣ１０２の８番ピンＰ８）を「Ｌ」レベルにして１次側制御部５を非活性化させる。１次側制御部５が非活性化されると、制御信号ＶＣが「Ｌ」レベルに固定され、パワートランジスタ４がオフ状態に固定される。
【００５９】
図８は、図７に示したスイッチング電源の構成をより詳細に示す回路ブロック図である。図８において、減電圧検出回路３３は、抵抗素子４０，４１，４４，４７、コンデンサ４２、ツェナーダイオード４３、ダイオード４５、およびＰＮＰバイポーラトランジスタ４６を含む。抵抗素子４０，４１は、ダイオード９のカソードと接地端子３との間に直列接続される。コンデンサ４２は、抵抗素子４１に並列接続される。トランジスタ４６のエミッタは抵抗素子４７を介して１次側制御部５の制御端子５ｄに接続され、そのベースはダイオード４５およびツェナーダイオード４３を介して抵抗素子４０，４１間のノードに接続される。抵抗素子４４は、ツェナーダイオード４３のアノードと接地端子３との間に接続される。
【００６０】
モニタ電圧ＶＭは、抵抗素子４０，４１で分圧されて直流電圧Ｖｍとなる。直流電圧Ｖｒがツェナーダイオード４３のツェナー電圧よりも高い場合は、トランジスタ４６がオフし、１次側制御部５は活性状態にされる。直流電圧Ｖｍがツェナーダイオード４３のツェナー電圧よりも低くなると、トランジスタ４６がオンし、制御端子５ｄが「Ｌ」レベルにされて１次側制御部５は非活性化される。
【００６１】
この実施の形態２では、メイン巻線１ａと同極性の交流電圧Ｖ４を整流および平滑化してモニタ電圧ＶＭを生成し、このモニタ電圧ＶＭが所定の電圧よりも低下した場合は１次側制御部５を非活性化させる。したがって、直流電源電圧ＶＩＮが低下したにもかかわらず、過負荷遮断動作が行なわれて制御信号ＶＣが「Ｌ」レベルにラッチされるのを防止することができる。また、実施の形態１と同じ効果が得られる。
【００６２】
[実施の形態３]
図９は、この発明の実施の形態３によるフライバック型スイッチング電源の要部を示す回路ブロック図であって、図１と対比される図である。図９において、このスイッチング電源が図１のスイッチング電源と異なる点は、補助電源６および１次−２次伝達部１３がそれぞれ補助電源５０および１次−２次伝達部５６で置換され、信号入力端子５４および電圧切換制御回路５５が追加されている点である。
【００６３】
補助電源５０は、補助電源６に補助電源電圧切換回路５１、ダイオード５２、およびコンデンサ５３を追加し、ダイオード９を除去したものである。トランス１の補助巻線１ｄの一方端子は接地端子３に接続され、補助巻線１ｄの他方端子にはメイン巻線１ａと逆極性の交流電圧Ｖ５が発生する。この交流電圧Ｖ５は、ダイオード５２で整流され、コンデンサ５３で平滑化されて１次側制御部５の電源端子５ｂに与えられる。また、補助巻線１ｃの一方端子にはメイン巻線１ａと逆極性の交流電圧Ｖ３が発生する。この交流電圧Ｖ３は、ダイオード８で整流され、コンデンサ７で平滑化されて補助電源電圧切換回路５１の入力端子５１ａに与えられる。
【００６４】
メイン巻線１ａ、２次巻線１ｂ、補助巻線１ｃ、および補助巻線１ｄの巻数をそれぞれＮ１，Ｎ２，Ｎ３，Ｎ４とし、１次側制御部５に含まれる制御用ＩＣ１０２の電源電圧ＶＣＣの下限値をＶＣＣminとすると、（Ｎ３／Ｎ２）ＶＯＵＴ＝（Ｎ４／Ｎ２）ＶＯＵＴ＝ＶＣＣminとなるように巻数比Ｎ３／Ｎ２，Ｎ４／Ｎ１が設定される。
【００６５】
補助電源電圧切換回路５１の出力端子５１ｂは、１次側制御部５の電源端子５ｂに接続される。補助電源電圧切換回路５１は、制御端子５１ｃが「Ｌ」レベルにされる通常動作時は入力端子５１ａと出力端子５１ｂの間を遮断し、制御端子５１ｃが「Ｈ」レベルにされる待機モード時は入力端子５１ａと出力端子５１ｂの間を接続する。これにより、通常動作時は交流電圧Ｖ５を整流および平滑化した電圧が１次側制御部５の電源端子５ｂに与えられ、待機モード時は交流電圧Ｖ５を整流および平滑化した電圧と交流電圧Ｖ３を整流および平滑化した電圧との和の電圧が１次側制御部５の電源端子５ｂに与えられる。したがって、出力電圧ＶＯＵＴが低レベルにされる待機モード時においても、１次側制御部５を駆動することができる。
【００６６】
１次−２次伝達部５６は、電圧検出部１２の出力信号を１次側制御部５のフィードバック端子５ｃに伝達する。また、１次−２次伝達部５６は、電圧切換制御回路５５の出力信号を補助電源電圧切換回路５１の制御端子５１ｃに伝達する。
【００６７】
信号入力端子５４には、外部から制御信号φＣが与えられる。電圧切換制御回路５５は、制御信号φＣに従って電圧検出部１２を制御し、制御信号φＣが「Ｌ」レベルにされる通常動作時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルに設定し、制御信号φＣが「Ｈ」レベルにされる待機モード時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルよりも低い第２のレベルに設定する。これにより、待機モード時における消費電力の低減化を図ることができる。
【００６８】
また、電圧切換制御回路５５は、制御信号φＣが「Ｌ」レベルにされる通常動作時は、補助電源電圧切換回路５１の制御端子５１ｃを「Ｌ」レベルにし、制御信号φＣが「Ｈ」レベルにされる待機モード時は、補助電源電圧切換回路５１の制御端子５１ｃを「Ｈ」レベルにする。
【００６９】
図１０は、図９に示したスイッチング電源の構成をより詳細に示す回路ブロック図である。図１０において、補助電源電圧切換回路５１は、ＰチャネルＭＯＳトランジスタ６０、コンデンサ６１、抵抗素子６２，６３，６５，６６、およびＮＰＮバイポーラトランジスタ６４を含む。ＰチャネルＭＯＳトランジスタ６０は、入力端子５１ａと出力端子５１ｂの間に接続される。コンデンサ６１および抵抗素子６２は、トランジスタ６０のゲート−ソース間に並列接続される。
【００７０】
ＮＰＮバイポーラトランジスタ６４のコレクタは抵抗素子６３を介してトランジスタ６０のゲートに接続され、そのエミッタは接地端子３に接続され、そのベースは抵抗素子６５を介して接地端子６５に接続されるとともに抵抗素子６６を介して制御端子５１ｃに接続される。
【００７１】
制御端子５１ｃが「Ｌ」レベルにされる通常動作時は、ＰＮＰバイポーラトランジスタ６４がオフし、ＰチャネルＭＯＳトランジスタ６０のゲート−ソース間電圧が０Ｖになってトランジスタ６０がオフし、入力端子５１ａと出力端子５１ｂの間が遮断される。
【００７２】
制御端子５１ｃが「Ｈ」レベルにされる待機モード時は、ＰＮＰバイポーラトランジスタ６４がオンし、ＰチャネルＭＯＳトランジスタ６０のゲート−ソース間に負電圧が発生してトランジスタ６０がオンし、入力端子５１ａと出力端子５１ｂの間が電気的に接続される。
【００７３】
１次−２次伝達部５６は、図１で示した１次−２次伝達部１３と、発光ダイオード６７およびトランジスタ６８からなるフォトカプラとを含む。トランジスタ６８のコレクタはダイオード５２のカソードに接続され、そのエミッタは抵抗素子６６，６５を介して接地端子３に接続される。
【００７４】
発光ダイオード６７が発光していないときは、トランジスタ６８がオフし、制御端子５１ｃが「Ｌ」レベルにされる。発光ダイオード６７が発光すると、トランジスタ６８がオンし、制御端子５１ｃが「Ｈ」レベルにされる。
【００７５】
電圧切換制御回路５５は、出力電圧切換回路７０、抵抗素子７１〜７３、およびＮＰＮバイポーラトランジスタ７４を含む。出力電圧切換回路７０は、制御信号φＣに従って電圧検出部１２を制御し、制御信号φＣが「Ｌ」レベルにされる通常動作時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルに設定し、制御信号φＣが「Ｈ」レベルにされる待機モード時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルよりも低い第２のレベルに設定する。これにより、待機モード時における消費電力の低減化を図ることができる。
【００７６】
抵抗素子７１，７２は、出力端子１４と接地端子１５の間に直列接続される。抵抗素子７３は、出力端子１４とフォトカプラの発光ダイオード６７のアノードとの間に接続される。ＮＰＮバイポーラトランジスタ７４のコレクタは発光ダイオード６７のカソードに接続され、そのベースは信号入力端子５４に接続され、そのエミッタは接地端子１５に接続される。
【００７７】
制御信号φＣが「Ｌ」レベルにされる通常動作時は、ＮＰＮバイポーラトランジスタ７４がオフし、発光ダイオード６７は発光しない。制御信号φＣが「Ｈ」レベルにされる待機モード時は、ＮＰＮバイポーラトランジスタ７４がオンし、発光ダイオード６７が発光する。
【００７８】
この実施の形態３では、通常動作時はメイン巻線１ａと逆極性の交流電圧Ｖ５を整流および平滑化した電圧を１次側制御部５の電源端子５ｂに与え、待機モード時は交流電圧Ｖ５を整流および平滑化した電圧とメイン巻線１ａと逆極性の交流電圧Ｖ３を整流および平滑化した電圧との和の電圧を１次側制御部５の電源端子５ｂに与える。したがって、出力電圧ＶＯＵＴが低レベルにされる待機モード時においても、１次側制御部５を駆動することができる。また、実施の形態１と同じ効果が得られる。
【００７９】
図１１は、実施の形態３の変更例を示す回路ブロック図である。図１１において、この変更例は、図９で示したフライバック型スイッチング電源に、図６で示した交流入力端子２０，２１、整流回路２２、およびＰＦＣ回路２３を追加したものである。交流入力端子２０，２１間には、交流電圧ＶＡＣが与えられる。整流回路２２は、交流電圧ＶＡＣを全波整流して内部電源電圧Ｖｉｎ１を生成し、その内部電源電圧Ｖｉｎ１を出力端子２２ａ，２２ｂ間に出力する。出力端子２２ｂは、接地される。ＰＦＣ回路２３は、内部電源電圧Ｖｉｎ１を整流して直流電源電圧ＶＩＮを生成するとともに、整流回路２２から流入する電流の波形を内部電源電圧Ｖｉｎ１と同じ全波整流された正弦波状にして力率を改善する。
【００８０】
電圧切換制御回路５５は、制御信号φＣが「Ｌ」レベルにされる通常動作時は、１次−２次伝達部５６を介してＰＦＣ側制御部３０を活性化させ、制御信号φＣが「Ｈ」レベルにされる待機モード時は、１次−２次伝達部５６を介してＰＦＣ側制御部３０を非活性化させる。したがって、待機モード時は、ＰＦＣ回路２３が非活性化され、消費電力の低減化が図られる。
【００８１】
[実施の形態４]
図１２は、この発明の実施の形態４によるフライバック型スイッチング電源の要部を示す回路ブロック図であって、図６と対比される図である。図１２において、このスイッチング電源が図６のスイッチング電源と異なる点は、補助電源６および１次−２次伝達部１３がそれぞれ補助電源８０および１次−２次伝達部５６で置換され、信号入力端子５４および電圧切換制御回路５５が追加されている点である。
【００８２】
補助電源電圧切換回路５１の入力端子５１ａはダイオード８のカソードに接続され、その出力端子５１ｂは１次側制御部５の電源端子５ｂに接続される。補助電源電圧切換回路５１は、制御端子５１ｃが「Ｌ」レベルにされる通常動作時は入力端子５１ａと出力端子５１ｂの間を遮断し、制御端子５１ｃが「Ｈ」レベルにされる待機モード時は入力端子５１ａと出力端子５１ｂの間を接続する。これにより、通常動作時はメイン巻線１ａと同極性の交流電圧Ｖ４を整流および平滑化した電圧が１次側制御部５の電源端子５ｂに与えられ、待機モード時は交流電圧Ｖ４を整流および平滑化した電圧と、メイン巻線１ａと逆極性の交流電圧Ｖ３を整流および平滑化した電圧との両方が１次側制御部５の電源端子５ｂに与えられる。したがって、出力電圧ＶＯＵＴが低レベルにされる待機モード時においても、１次側制御部５を駆動することができる。
【００８３】
１次−２次伝達部５６は、電圧検出部１２の出力信号を１次側制御部５のフィードバック端子５ｃとＰＦＣ側制御部３０に伝達する。また、１次−２次伝達部５６は、電圧切換制御回路５５の出力信号を補助電源電圧切換回路５１の制御端子５１ｃに伝達する。
【００８４】
信号入力端子５４には、外部から制御信号φＣが与えられる。電圧切換制御回路５５は、制御信号φＣに従って電圧検出部１２を制御し、制御信号φＣが「Ｌ」レベルにされる通常動作時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルに設定し、制御信号φＣが「Ｈ」レベルにされる待機モード時は、スイッチング電源の出力電圧ＶＯＵＴを第１のレベルよりも低い第２のレベルに設定する。これにより、待機モード時における消費電力の低減化を図ることができる。
【００８５】
また、電圧切換制御回路５５は、制御信号φＣが「Ｌ」レベルにされる通常動作時は、補助電源電圧切換回路５１の制御端子５１ｃを「Ｌ」レベルにし、制御信号φＣが「Ｈ」レベルにされる待機モード時は、補助電源電圧切換回路５１の制御端子５１ｃを「Ｈ」レベルにする。
【００８６】
この実施の形態４では、通常動作時はメイン巻線１ａと同極性の交流電圧Ｖ４を整流および平滑化した電圧を１次側制御部５の電源端子５ｂに与え、待機モード時は交流電圧Ｖ４を整流および平滑化した電圧と、メイン巻線１ａと逆極性の交流電圧Ｖ３を整流および平滑化した電圧との両方を１次側制御部５の電源端子５ｂに与える。したがって、出力電圧ＶＯＵＴが低レベルにされる待機モード時においても、１次側制御部５を駆動することができる。また、実施の形態１と同じ効果が得られる。
【００８７】
図１３は、実施の形態４の変更例を示す回路ブロック図である。図１３において、この変更例が図１２のスイッチング電源と異なる点は、補助電源８０が補助電源８１で置換されている点である。補助電源８１は、補助電源８０のコンデンサ７の一方端子を補助電源電圧切換回路５１の出力端子５１ｂの代わりに入力端子５１ａに接続し、ダイオード９のカソードと整流回路２２の出力端子２２ｂとの間にコンデンサ５３を接続したものである。また、１次−２次伝達部５６は、発光ダイオード６７およびトランジスタ６８からなるフォトカプラと、１次−２次伝達部８２で構成される。補助電源電圧切換回路５１および電圧切換制御回路５５の構成は、図１０で示した通りである。１次−２次伝達部８２は、電圧検出部１２の出力信号を１次側制御部５のフィードバック端子５ｃとＰＦＣ側制御部３０に伝達する。この変更例でも、実施の形態４と同じ効果が得られる。
【００８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８９】
【図１】この発明の実施の形態１によるフライバック型スイッチング電源の要部を示す回路ブロック図である。
【図２】図１に示したトランスの巻線に発生する電圧を示すタイムチャートである。
【図３】実施の形態１の変更例を示す回路ブロック図である。
【図４】図３に示した定電流回路の電流−電圧特性を示す図である。
【図５】実施の形態１の他の変更例を示す回路ブロック図である。
【図６】実施の形態１のさらに他の変更例を示す回路ブロック図である。
【図７】この発明の実施の形態２によるフライバック型スイッチング電源の要部を示す回路ブロック図である。
【図８】図７に示したフライバック型スイッチング電源のより詳細な構成を示す回路ブロック図である。
【図９】この発明の実施の形態３によるフライバック型スイッチング電源の要部を示す回路ブロック図である。
【図１０】図９に示したフライバック型スイッチング電源のより詳細な構成を示す回路ブロック図である。
【図１１】実施の形態３の変更例を示す回路ブロック図である。
【図１２】この発明の実施の形態４によるフライバック型スイッチング電源の要部を示す回路ブロック図である。
【図１３】実施の形態４の変更例を示す回路ブロック図である。
【図１４】従来のフライバック型スイッチング電源の構成を示す回路ブロック図である。
【図１５】図１４に示した制御用ＩＣの構成を示す回路ブロック図である。
【符号の説明】
【００９０】
１，１０１  トランス、１ａ，１０１ａ  メイン巻線、１ｂ，１０１ｂ  ２次巻線、１ｃ，１ｄ，１０１ｃ  補助巻線、２，１０３  入力端子、３，１５，１０４，１２９  接地端子、４，２６，１０８  パワートランジスタ、５  １次側制御部、５ａ  出力端子、５ｂ  電源端子、５ｃ  フィードバック端子、５ｄ  制御端子、６，３１，５０，８０，８１  補助電源、７，１１，２４，２９，３２，４２，５３，６１，１０５，１１３，１１４，１１７，１１８，１２２  コンデンサ、８〜１０，２８，４５，５２，１１２，１２０，１２１  ダイオード、１２，２７  電圧検出部、１３，５６，８２  １次−２次伝達部、１４，１２８  出力端子、１６  定電流回路、１７，５４  信号入力端子、１８  電圧切換回路、２０，２１  交流入力端子、２２  整流回路、２２ａ，２２ｂ  出力端子、２３  ＰＦＣ回路、２５  コイル、３０  ＰＦＣ側制御部、３３  減電圧検出回路、４０，４１，４４，４７，６２，６３，６５，６６，７１〜７３，１０６，１０７，１０９〜１１１，１１６，１２４，１２６，１２７  抵抗素子、４３  ツェナーダイオード、４６，７４  ＰＮＰバイポーラトランジスタ、５１  補助電源電圧切換回路、５１ａ  入力端子、５１ｂ  出力端子、５１ｃ  制御端子、５５  電圧切換制御回路、６０  ＰチャネルＭＯＳトランジスタ、６４  ＮＰＮバイポーラトランジスタ、６７，１２３  発光ダイオード、６８，１１５  トランジスタ、７０  出力電圧切換回路、１０２  制御用ＩＣ、１２５  シャントレギュレータ。
【図１】
2009261192.tif 000003
【図２】
2009261192.tif 000004
【図３】
2009261192.tif 000005
【図４】
2009261192.tif 000006
【図５】
2009261192.tif 000007
【図６】
2009261192.tif 000008
【図７】
2009261192.tif 000009
【図８】
2009261192.tif 000010
【図９】
2009261192.tif 000011
【図１０】
2009261192.tif 000012
【図１１】
2009261192.tif 000013
【図１２】
2009261192.tif 000014
【図１３】
2009261192.tif 000015
【図１４】
2009261192.tif 000016
【図１５】
2009261192.tif 000017