(57)【要約】【課題】画素の黒状態を再現できるようにするとともに、選択時から次の選択時までの間に画素の有機ＥＬ素子の発光状態の変化を防止する。【解決手段】ＥＬディスプレイパネルは、複数の走査線２と、走査線２に直交する複数の信号線３と、画素ごとに設けられた有機ＥＬ素子８と、画素まで配線された電力供給線４と、走査線２と信号線３の交差部において、走査線２にゲートを接続し、ドレイン・ソースのうちの一方を信号線３に接続したスイッチトランジスタ５と、電力供給線４と有機ＥＬ素子８との間にドレイン・ソースを直列接続した駆動トランジスタ６と、を備える。スイッチトランジスタ５の半導体膜５ｂは、アモルファスシリコンからなる。駆動トランジスタ６の半導体膜は、微結晶シリコンを含む第一半導体膜６ｂと、アモルファスシリコンからなる第二半導体膜６ｃとの積層体である。【選択図】図３
2009212219.tif 000002
【特許請求の範囲】
【請求項１】
走査線と、
信号線と、
有機ＥＬ素子と、
電力供給線と、
前記走査線にゲートを接続し、ドレイン・ソースのうちの一方を前記信号線に接続したスイッチトランジスタと、
前記電力供給線と前記有機ＥＬ素子との間にドレイン・ソースを直列接続した駆動トランジスタと、を備え、
前記スイッチトランジスタのチャネルとなる半導体膜がアモルファスシリコンからなり、
前記駆動トランジスタのチャネルとなる半導体膜が、微結晶シリコンを含む第一半導体膜と、アモルファスシリコンからなる第二半導体膜との積層体を有することを特徴とするＥＬディスプレイパネル。
【請求項２】
前記駆動トランジスタの前記第二半導体膜は、前記第一半導体膜と、前記駆動トランジスタのドレイン又はソースとの間に介在していることを特徴とする請求項１記載のＥＬディスプレイパネル。
【請求項３】
ゲートが前記走査線に接続され、ドレイン・ソースのうちの一方が前記駆動トランジスタのゲートに接続された保持トランジスタをさらに備えることを特徴とする請求項１又は２記載のＥＬディスプレイパネル。
【請求項４】
走査線と、
信号線と、
電力供給線と、
前記走査線にゲートを接続し、ドレイン・ソースのうちの一方を前記信号線に接続したスイッチトランジスタと、
前記電力供給線にドレイン・ソースの一方を直列接続した駆動トランジスタと、を備え、
前記スイッチトランジスタのチャネルとなる半導体膜がアモルファスシリコンからなり、
前記駆動トランジスタのチャネルとなる半導体膜が、微結晶シリコンを含む第一半導体膜と、アモルファスシリコンからなる第二半導体膜との積層体を有することを特徴とするトランジスタアレイパネル。
【請求項５】
前記駆動トランジスタの前記第二半導体膜は、前記第一半導体膜と、前記駆動トランジスタのドレイン又はソースとの間に介在していることを特徴とする請求項３記載のトランジスタアレイパネル。
【請求項６】
ゲートが前記走査線に接続され、ドレイン・ソースのうちの一方が前記駆動トランジスタのゲートに接続された保持トランジスタをさらに備えることを特徴とする請求項４又は５記載のトランジスタアレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＬディスプレイパネル及びトランジスタアレイパネルに関し、特にアクティブマトリクス駆動方式のＥＬディスプレイパネル及びトランジスタアレイパネルに関する。
【背景技術】
【０００２】
エレクトロルミネッセンスディスプレイパネル（以下、ＥＬディスプレイパネルという）は大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式のディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式のディスプレイよりも優れている。アクティブマトリクス駆動方式のＥＬディスプレイパネルでは、液晶ディスプレイパネルとは異なり、自発光型の有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）が画素ごとに設けられている。また、アクティブマトリクス駆動方式の液晶ディスプレイパネルでは、画素ごとに１つのトランジスタが設けられているが、アクティブマトリクス駆動方式のＥＬディスプレイパネルでは、一般的に各画素ごとに複数のトランジスタが設けられている。これは、有機ＥＬ素子が電流を流す特性を有するため、誘電体である液晶のように電荷を保持できないためである。
【０００３】
ＥＬディスプレイパネルにおいては、各画素に設けられるトランジスタの数は、その駆動方式等によって異なる。何れの場合でも、少なくともスイッチトランジスタと駆動トランジスタがある。スイッチトランジスタは、信号線から信号の取り込み・遮断をする機能を有する。駆動トランジスタは、信号線より取り込んだ信号に応じたレベルの電流を有機ＥＬ素子に流す機能を有する。
【０００４】
これらトランジタのチャネルとなる半導体膜には、非晶質状のアモルファスシリコンが用いられたり、又は、多結晶状のポリシリコンが用いられたりする。アモルファスシリコンの半導体膜は、ＣＶＤ法といった気相成長法によって成膜することができる。一方、ポリシリコンの半導体膜は、例えば成膜したアモルファスシリコンの半導体膜をアニールすることで得られる。一般的に、ＥＬディスプレイパネルにおいては、スイッチトランジスタの半導体膜と駆動トランジスタの半導体膜は同一工程で形成することから、同一種類のシリコンとなる。
【０００５】
ところで、アモルファスシリコンを半導体膜とした薄膜トランジスタは、ゲート閾値電圧シフトが起こりやすく、経年変化しやすい。そのため、アモルファスシリコンを半導体膜とした薄膜トランジスタを駆動トランジスタに用いた場合、その経年変化によって有機ＥＬ素子の発光強度が変化してしまう。
【０００６】
一方、ポリシリコンを半導体膜とした薄膜トランジスタは、アモルファスシリコンより移動度が高く、大電流を流しやすく、ゲート閾値電圧シフトが起こりにくい。ところが、アモルファスシリコンをレーザーアニールで多結晶化することから、均一な多結晶化が困難である。そのため、ポリシリコンを半導体膜とした薄膜トランジスタを駆動トランジスタに用いた場合、画素ごとに駆動トランジスタの特性が大きく異なってしまう。そうすると、表示ムラが生じてしまう。
【０００７】
また、アモルファスシリコンとポリシリコンの長所を併せ持った微結晶シリコン（マイクロクリスタルシリコン、ナノクリスタルシリコン）を半導体膜とした薄膜トランジスタがある。
【特許文献１】特開昭５９−１４１２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、微結晶シリコンを半導体膜とした薄膜トランジスタは、リーク電流が生じてしまう。そうすると、このような薄膜トランジスタを駆動トランジスタに用いると、リーク電流により有機ＥＬ素子が発光してしまい、低輝度階調の再現性を損なう。
【０００９】
そこで、本発明の課題は、アクティブマトリクス表示において、電流供給能力が高く、リーク電流の少なくすることである。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、請求項１に係る発明によるＥＬディスプレイパネルは、
走査線と、
信号線と、
有機ＥＬ素子と、
電力供給線と、
前記走査線にゲートを接続し、ドレイン・ソースのうちの一方を前記信号線に接続したスイッチトランジスタと、
前記電力供給線と前記有機ＥＬ素子との間にドレイン・ソースを直列接続した駆動トランジスタと、を備え、
前記スイッチトランジスタのチャネルとなる半導体膜がアモルファスシリコンからなり、
前記駆動トランジスタのチャネルとなる半導体膜が、微結晶シリコンを含む第一半導体膜と、アモルファスシリコンからなる第二半導体膜との積層体を有することを特徴とする。
前記駆動トランジスタの前記第二半導体膜は、前記第一半導体膜と、前記駆動トランジスタのドレイン又はソースとの間に介在していることが好ましい。
ゲートが前記走査線に接続され、ドレイン・ソースのうちの一方が前記駆動トランジスタのゲートに接続された保持トランジスタをさらに備えてもよい。
【００１１】
また、トランジスタアレイパネルであって、
走査線と、
信号線と、
電力供給線と、
前記走査線にゲートを接続し、ドレイン・ソースのうちの一方を前記信号線に接続したスイッチトランジスタと、
前記電力供給線にドレイン・ソースの一方を直列接続した駆動トランジスタと、を備え、
前記スイッチトランジスタのチャネルとなる半導体膜がアモルファスシリコンからなり、
前記駆動トランジスタのチャネルとなる半導体膜が、微結晶シリコンを含む第一半導体膜と、アモルファスシリコンからなる第二半導体膜との積層体を有することを特徴とする。
【００１２】
前記駆動トランジスタの前記第二半導体膜は、前記第一半導体膜と、前記駆動トランジスタのドレイン又はソースとの間に介在していることが好ましい。
ゲートが前記走査線に接続され、ドレイン・ソースのうちの一方が前記駆動トランジスタのゲートに接続された保持トランジスタをさらに備えてもよい。
【発明の効果】
【００１３】
本発明によれば、電流供給能力が高く、リーク電流の少なくすることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと略称する。
【００１５】
図１は、アクティブマトリクス駆動方式で動作するＥＬディスプレイパネルの１画素に相当する回路を示した回路図である。
【００１６】
図１に示すように、ＥＬディスプレイパネルには、複数の走査線２が互いに平行となるよう配列され、複数の信号線３が平面視して走査線２と直交するよう配列され、隣り合う走査線２の間において電力供給線４が走査線２と平行になるよう設けられている。
【００１７】
１画素につき薄膜トランジスタ５，６とキャパシタ７と有機ＥＬ素子８とが設けられている。以下、薄膜トランジスタ５をスイッチトランジスタ５と称し、薄膜トランジスタ６を駆動トランジスタ６と称する。
【００１８】
各画素においては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電力供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及び有機ＥＬ素子８のアノードに接続されている。全ての画素の有機ＥＬ素子８はカソードを共通電極とし、カソードが一定電圧Ｖcomに保たれている（例えば、接地されている）。
【００１９】
ＥＬディスプレイパネルの周囲において走査線２が走査側ドライバに接続され、電力供給線４が一定電圧源又はドライバに接続され、信号線３がデータ側ドライバに接続され、これらドライバによってＥＬディスプレイパネルがアクティブマトリクス駆動方式で駆動される。電力供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００２０】
続いて、ＥＬディスプレイパネル、それに用いられるトランジスタアレイパネル及び画素の回路構造について図２〜図３を用いて説明する。ここで、図２は、ＥＬディスプレイパネルの１画素に相当する平面図であり、図３は、図２のIII−III線に沿った面の矢視断面図であり、図４は、図２のIV−IV線に沿った面の矢視断面図である。図２においては、電極及び配線を主に示す。
【００２１】
図２に示すように、スイッチトランジスタ５及び駆動トランジスタ６は信号線３と平行となるように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍に有機ＥＬ素子８が配置されている。また、走査線２と電力供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及び有機ＥＬ素子８が配置されている。
【００２２】
図２〜図４に示すように、ゲート絶縁膜となる層間絶縁膜１１が基板１０の上に一面に成膜されており、スイッチトランジスタ５及び駆動トランジスタ６を覆って保護する層間絶縁膜１２が層間絶縁膜１１の上に一面に成膜されている。信号線３は層間絶縁膜１１と基板１０との間に形成され、走査線２及び電力供給線４は層間絶縁膜１１と層間絶縁膜１２との間に形成されている。なお、電力供給線４が走査線２に対して平行になっているが、電力供給線４が信号線３に対して平行となってもよい。この場合、電力供給線４は、基板１０と層間絶縁膜１１との間に介在する。
【００２３】
図２、図４に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。そして、スイッチトランジスタ５は、ゲート５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。電極５ｈがドレイン、電極５ｉがソースでなく、電極５ｈがソース、電極５ｉがドレインであってもよい。特に、スイッチトランジスタ５がＮチャネル型のトランジスタである場合、電極５ｈがドレインであり、電極５ｉがソースであり、スイッチトランジスタ５がＰチャネル型のトランジスタである場合、電極５ｈがソースであり、電極５ｉがドレインである。
【００２４】
ゲート５ａは基板１０と層間絶縁膜１１の間に形成されている。ゲート５ａは、Ｃｒ、Ａｌ、Ｃｒ／Ａｌ、ＡｌＴｉ又はＡｌＴｉＮｂ等の金属膜をパターニングしてなる。このゲート５ａの上に絶縁性の層間絶縁膜１１が成膜され、層間絶縁膜１１によってゲート５ａが被覆されている。層間絶縁膜１１は、例えばシリコン窒化物又はシリコン酸化物からなる。層間絶縁膜１１の上に半導体膜５ｂが形成されており、半導体膜５ｂがゲート５ａに対応する位置にあり、半導体膜５ｂがゲート５ａとの間に層間絶縁膜１１を挟んで相対している。半導体膜５ｂは真性アモルファスシリコンからなり、この半導体膜６ｂがチャネル形成領域となる。半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。チャネル保護膜５ｄは、シリコン窒化物又はシリコン酸化物からなる。半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。不純物半導体膜５ｆ，５ｇは半導体膜５ｂの両端部上で互いに離間して形成される。不純物半導体膜５ｆ，５ｇはｐ型半導体であってもよいし、ｎ型半導体であってもよい。不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。電極５ｈ，５ｉは例えばＣｒ、Ａｌ、Ｃｒ／Ａｌ、ＡｌＴｉ又はＡｌＴｉＮｂ等の金属膜をパターニングしてなり、電極５ｈ、５ｉの材料は不純物半導体膜５ｆ、５ｇの種類による。チャネル保護膜５ｄ、電極５ｈ及び電極５ｉの上には、絶縁性の層間絶縁膜１２が成膜され、チャネル保護膜５ｄ、電極５ｈ及び電極５ｉが層間絶縁膜１２によって被覆されている。
【００２５】
図２、図３に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。そして、駆動トランジスタ６は、ゲート６ａ、第一半導体膜６ｂ、第二半導体膜６ｃ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。電極６ｈがドレイン、電極６ｉがソースでなく、電極６ｈがソース、電極６ｉがドレインであってもよい。特に、駆動トランジスタ５がＮチャネル型のトランジスタである場合、電極６ｈがドレインであり、電極６ｉがソースである。
【００２６】
ゲート６ａは基板１０と層間絶縁膜１１の間に形成され、Ｃｒ、Ａｌ、Ｃｒ／Ａｌ、ＡｌＴｉ又はＡｌＴｉＮｂ等の金属膜をパターニングしてなり、層間絶縁膜１１によってゲート６ａが被覆されている。層間絶縁膜１１の上に第一半導体膜６ｂが形成されており、第一半導体膜６ｂがゲート６ａに対応する位置にあり、第一半導体膜６ｂがゲート６ａとの間に層間絶縁膜１１を挟んで相対している。第一半導体膜６ｂは、微結晶シリコンを含み、更に詳しくは微結晶の径がμｍオーダーのマイクロクリスタルシリコン又は微結晶の径がｎｍオーダーのナノクリスタルシリコンを含む。第一半導体膜６ｂの全体がマイクロクリスタル化し又はナノクリスタル化していてもよいし、第一半導体膜６ｂの一部がマイクロクリスタル化し又はナノクリスタル化するとともに他の一部がアモルファス化していてもよい。
【００２７】
第一半導体膜６ｂ上には第二半導体膜６ｃが積層され、これらの積層体がチャネル形成領域となる。第二半導体膜６ｃは、真性アモルファスシリコンからなる。また、第一半導体膜６ｂの厚みと第二半導体膜６ｃの厚みの総和は、５ｎｍ〜１００ｎｍであることが望ましい。その厚みの総和が５ｎｍ未満だと薄膜としての機能を果たさず、１００ｎｍを超えると垂直方向の抵抗が増大し、膜応力も増えてクラックが発生しやすくなるためである。
【００２８】
第二半導体膜６ｃの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。第二半導体膜６ｃの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、第二半導体膜６ｃの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。第一半導体膜６ｂの表面には凹凸があるので、その凹凸を緩和すべく、第二半導体膜６ｃの厚みと不純物半導体膜６ｆの厚みとの総和が、第一半導体膜６ｂの厚み以上であることが好ましい。第二半導体膜６ｃの厚みと不純物半導体膜６ｇの厚みとの総和も、第一半導体膜６ｂの厚み以上であることが好ましい。また、不純物半導体膜６ｆ、６ｇの厚みは、５ｎｍ〜１００ｎｍであることが望ましい。
【００２９】
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。チャネル保護膜６ｄ、電極６ｈ及び電極６ｉが層間絶縁膜１２によって被覆されている。
【００３０】
この駆動トランジスタ６の半導体が第一半導体膜６ｂ及び第二半導体膜６ｃの積層体であるから、これらの利点を併せ持つものとなる。マイクロクリスタルシリコンはアモルファスシリコンよりも移動度が高いので、アモルファスシリコン単層の半導体膜のトランジスタと比べて駆動トランジスタ６を高速駆動することができる。
また、アモルファスシリコンは、マイクロクリスタルシリコンよりもリーク電流が小さい。このためアモルファスシリコンからなる第二半導体膜６ｃを、マイクロクリスタルシリコンを含む第一半導体膜６ｂよりもドレイン電極６ｈ及びソース電極６ｉ側、つまり上側に配置することでドレイン電極６ｈ及びソース電極６ｉ間に電流が流れるときこの電流は必ずアモルファスシリコンからなる第二半導体膜６ｃを通過するので駆動トランジスタ６としてリーク電流を抑えることができる。
仮にマイクロクリスタルシリコンを含む第一半導体膜６ｂを上側に配置すると、アモルファスシリコンからなる第二半導体膜６ｃを介在することなしにドレイン電極６ｈ及びソース電極６ｉ間に電流を流すことが可能となるのでリーク電流が増大する恐れがある。
また、仮に駆動トランジスタ６がマイクロクリスタルシリコン単層の半導体膜のみを有する場合、駆動トランジスタ６のリーク電流は直接有機ＥＬ素子８に流れてしまうので、本来無発光表示画素まで発光してしまう恐れがある。対してスイッチトランジスタ５は多少のリーク電流があっても、駆動トランジスタ６のゲート電圧には或る程度の閾値電圧が設定されているので、リーク電流によって駆動トランジスタ６のゲート電位が若干変調しただけでは、駆動トランジスタ６がドレイン−ソース間に電流を流す要因にはならない。したがって、仮にスイッチトランジスタ５に、マイクロクリスタルシリコンを含む第一半導体膜とアモルファスシリコンからなる第二半導体膜を積層しても無発光表示特性に大きな影響はない。本実施形態では、無発光表示特性に影響のある駆動トランジスタ６に、マイクロクリスタルシリコンを含む第一半導体膜６ｂとソース−ドレインとの間に、アモルファスシリコンからなる第二半導体膜６ｃを設けたので、有機ＥＬ素子８にリーク電流を流すことを抑制し、高いコントラスト比を実現することが可能である。
また駆動トランジスタ６は、有機ＥＬ素子８に電流を流すトランジスタであり、駆動トランジスタ６をオンするために動作するスイッチトランジスタ５と比べて駆動に要求される電流値が大きいため、スイッチトランジスタ５よりもトランジスタサイズ（特にチャネル幅サイズ）が大きい。トランジスタサイズのサイズが大きいと、基板１０側から外に有機ＥＬ素子８の光を出射して表示するいわゆるボトムエミッション型構造の場合、画素電極８ａを含む有機ＥＬ素子８が設置される面積が小さくなってしまう。仮にスイッチトランジスタ５に、マイクロクリスタルシリコンを含む第一半導体膜とアモルファスシリコンからなる第二半導体膜を積層しただけでは、有機ＥＬ素子８に大電流を流せるわけではないのでトランジスタサイズを著しく小さくできるわけではない。本実施形態では、駆動トランジスタ６がマイクロクリスタルシリコンを含む第一半導体膜６ｂを有しているので、移動度が向上し、スイッチトランジスタ５のみをマイクロクリスタルシリコンを含む半導体膜を含むトランジスタとするのに比べて、トランジスタサイズを著しく小さくできる。
また、アモルファスシリコンは経時劣化によって徐々にゲート閾値電圧がｎチャネルの場合、正側にシフトしてしまうが、本実施形態では、第一半導体膜６ｂのマイクロクリスタルシリコン又はナノクリスタルシリコンによって、この駆動トランジスタ６のゲート閾値電圧シフトを抑えることができる。
【００３１】
キャパシタ７については、図２、図４に示すように、基板１０と層間絶縁膜１１との間に一方の電極７ａが形成され、層間絶縁膜１１と層間絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが層間絶縁膜１１を挟んで相対している。
【００３２】
ここで、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート５ａ及び駆動トランジスタ６のゲートは、基板１０に一面に成膜された導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。また、走査線２、電力供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５の電極５ｈ，５ｉ及び駆動トランジスタ６の電極６ｈ，６ｉは、層間絶縁膜１１に一面に成膜された導電膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００３３】
層間絶縁膜１１にはコンタクトホール１１ａ〜１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５の電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５の電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５の電極５ｉと駆動トランジスタ６のゲート６ａが電気的に導通する。駆動トランジスタ６のゲート６ａがキャパシタ７の電極７ａに連なっており、駆動トランジスタ６の電極６ｈが電力供給線４に連なっており、駆動トランジスタ６の電極６ｉがキャパシタ７の電極７ｂに連なっている。
【００３４】
基板１０の表面に走査線２、信号線３、電力供給線４、スイッチトランジスタ５、駆動トランジスタ６及びキャパシタ７をパターニングしてなるパネルをトランジスタアレイパネルという。
【００３５】
有機ＥＬ素子８は、図２、図４に示すように、アノードとなる画素電極８ａと、画素電極８ａの上に形成された正孔注入層８ｂと、正孔注入層８ｂの上に形成された発光層８ｃと、発光層８ｃの上に形成された共通電極８ｄとを備える。
【００３６】
画素電極８ａは層間絶縁膜１１の上に形成されている。画素電極８ａは画素ごとに独立して形成されている。画素電極８ａは透明電極であって、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。画素電極８ａは一部、トランジスタ６の電極６ｉに重なり、画素電極８ａと電極６ｉが接触している。
【００３７】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、発光層８ｃは、ポリフェニレンビニレン系発光材料からなる。
【００３８】
共通電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
【００３９】
画素電極８ａと共通電極８ｄの間に形成される有機化合物膜は、正孔注入層８ｂ、発光層８ｃの二層構造でなくてもよい。例えば、画素電極８ａ側から順に、正孔輸送層、発光層の積層体であってもよい、正孔輸送層、発光層、電子輸送層の積層体であってもよいし、発光層、電子輸送層の積層体であってもよいし、これらの積層体において更に層間に正孔注入層又は電子輸送層が介在してもよい。
【００４０】
また、画素電極８ａと共通電極８ｄの間に形成される有機化合物膜は、湿式法により形成される高分子タイプであってもよいし、乾式法により形成される低分子タイプであってもよいし、高分子タイプと低分子タイプの混在タイプであってもよい。
【００４１】
層間絶縁膜１２には、各画素電極８ａに対応する位置において開口１２ａが形成されている。そのため、層間絶縁膜１２は平面視して網目状に形成されている。更に、層間絶縁膜１２の上にバンク１３が形成されている。層間絶縁膜１２と同様に、バンク１３も平面視して網目状に形成され、各画素電極８ａに対応する位置において開口１３ａが形成されている。このように、層間絶縁膜１２及びバンク１３によって画素電極８ａの上の部分が画素ごとに仕切られている。そして、開口１２ａ，１３ａ内において、正孔注入層８ｂ及び発光層８ｃが画素電極８ａに積層されている。共通電極８ｄは全ての画素に共通した電極であり、共通電極８ｄがバンク１３を被覆する。なお、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、隣り合う画素間での液体（液体が乾くと、正孔注入層８ｂや発光層８ｃになる。）の滲みを防止するものである。
【００４２】
このＥＬディスプレイパネルにおいては、画素電極８ａ、基板１０及び層間絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、層間絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となるボトムエミッション構造となる。なお、基板１０ではなく、反対側が表示面のいわゆるトップエミッション構造となってもよい。この場合、共通電極８ｄが透明である。
【００４３】
このＥＬディスプレイパネルは、次のように駆動される。
即ち、全ての電力供給線４に所定レベルの電圧が印加された状態で、走査側ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。各走査線２が選択されている時に、データ側ドライバによって階調に応じたレベルの電圧が全ての信号線３に印加される。そうすると、選択されている走査線２においては、スイッチトランジスタ５がオンになっているから、階調に応じたレベルの電圧が駆動トランジスタ６のゲート６ａに印加されるので、その電圧レベルが駆動トランジスタ６によってソース・ドレイン電流のレベルに変換され、その電圧レベルに応じたレベルのソース・ドレイン電流が駆動トランジスタ６に流れ、有機ＥＬ素子８がその電流レベルに応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート６ａの電荷が閉じ込められ、駆動トランジスタ６のゲート６ａの電圧が先の選択時と同レベルに保たれる。ここで、キャパシタ７は、駆動トランジスタ６のゲート６ａの電圧を保つことを補助する。
【００４４】
このＥＬディスプレイパネルにおいては、スイッチトランジスタ５の半導体膜５ｂがアモルファスシリコンからなるので、マイクロクリスタルシリコンを半導体膜とした薄膜トランジスタと比較して、非選択時にスイッチトランジスタ５がオフとなっている場合でも、リーク電流がスイッチトランジスタ５に生じにくい。そのため、非選択時における駆動トランジスタ６のゲート６ａの電圧を保つことができるとともに、他の行の画素にクロストークが発生することを防止することができる。
【００４５】
一方、駆動トランジスタ６の半導体膜が、マイクロクリスタルシリコンを含む第一半導体膜６ｂとアモルファスシリコンの第二半導体膜６ｃの積層体であるから、その移動度を高くすることができる上、リーク電流の発生を最小限に抑えることができる。駆動トランジスタ６の移動度が高ければ、その電流駆動能力が高く、電力供給線４の電圧が低くても、ソース・ドレイン電流を確保することができ、それゆえ、電力供給線４が低電圧であっても、有機ＥＬ素子８が発光する。そのため、ＥＬディスプレイパネルの消費電力を抑えることができる。更に、駆動トランジスタ６の電流駆動能力が高いので、駆動トランジスタ６のチャネル幅を狭くすることができ、全体として開口率（全体に対して発光する面積の比率）を高めることができる。
【００４６】
仮に、駆動トランジスタ６の半導体膜がマイクロクリスタルシリコンを含む半導体膜のみであったら、リーク電流が高くなり、有機ＥＬ素子８が発光しない状態、所謂、黒の状態を再現することができない。それに対して、本実施形態においては、駆動トランジスタ６の半導体膜が第一半導体膜６ｂと第二半導体膜６ｃの積層体であるから、リーク電流を抑えることができる上、リーク電流が起きても、有機ＥＬ素子８が発光する程度のものではなく、低輝度階調の再現性が良く、高コントラスト比を再現することができる。
【００４７】
また、図５は、比較例として窒化シリコン上にマイクロクリスタルシリコン単層を５０ｎｍ程度堆積し、その上にさらに窒化シリコンを堆積した構造の断面写真であり、マイクロクリスタルシリコン単層では比較的凹凸が大きいため、膜厚を制御しにくい。トランジスタの特性にばらつきを生じやすい。図６は、窒化シリコン上にマイクロクリスタルシリコン層を２５ｎｍ程度堆積し、さらにアモルファスシリコン層を２５ｎｍ程度堆積し、その上にさらに窒化シリコンを堆積した構造の断面写真であり、比較的凹凸を緩和することができる。このため、このようなトランジスタ上方に絶縁膜を介して有機ＥＬ素子８を形成するようなトップエミッション構造の場合、有機ＥＬ素子８を平滑にすることができ、凹凸によるアノード−カソードのショートを引き起こす恐れがない。また、アモルファスシリコンからなる第二半導体膜６ｃが第一半導体膜６ｂの上に形成されることで、その凹凸が緩和される（図５、図６参照）。凹凸が緩和されることによって、不純物半導体膜６ｆ，６ｇ、電極６ｈ，６ｉの接触不良が生じにくい。そのため、歩留まりを挙げることができる。
図７は、比較例として半導体膜が５０ｎｍ厚のマイクロクリスタルシリコン単層の薄膜トランジスタのゲート電圧−ドレイン電流特性と、本実施形態として半導体膜が２５ｎｍ厚のマイクロクリスタルシリコン層（下層）と、２５ｎｍ厚のアモルファスシリコン層（上層）の積層構造の薄膜トランジスタのゲート電圧−ドレイン電流特性を示した図である。図に示すように、本実施形態では急峻なオンオフ特性を得ることができたのに対して比較例では、トランジスタとして動作できなかった。
【００４８】
ＥＬディスプレイパネルの製造方法について説明する。
まず、スパッタリング法、蒸着法等によって基板１０の表面に導電膜を成膜し、フォトリソグラフィー法・エッチング法等によってその導電膜を形状加工する。これにより、トランジスタ５，６のゲート５ａ，６ａ、キャパシタ７の電極７ａ、信号線３を形成する。
【００４９】
次に、プラズマＣＶＤ等の気相成長法によって層間絶縁膜１１を一面に成膜し、ゲート５ａ，６ａ、電極７ａ及び信号線３を層間絶縁膜１１によって被覆する。次に、画素ごとに、コンタクトホール１１ａ〜１１ｃを形成し、これらコンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃを埋め込むようコンタクトプラグ２０ａ〜２０ｃを形成する。なお、ゲート５ａ，６ａ上の層間絶縁膜１１はゲート絶縁膜として機能し、電極７ａ上の層間絶縁膜１１はキャパシタ７の誘電体として機能する。
【００５０】
次に、マイクロクリスタルシリコンを含む半導体膜を層間絶縁膜１１の上に成膜する。具体的には、基板１０をチャンバー内にセッティングし、ＳｉＨ4ガス及びＨ2ガスをプラズマ分解させて、半導体膜を成膜する。この場合、マイクロクリスタルシリコンが形成されるように、アモルファスシリコンの膜を成膜する場合よりもプラズマパワー及び圧力を高くする。例えば、チャンバー内に導入するガスの流量については、ＳｉＨ4を２０ SCCM とし、Ｈ2を４２００ SCCMとし、Ａｒを６０００ SCCMとする。また、パワー密度を０．０８９ W/cm2とし、圧力を９００ Paとする。このような条件で、マイクロクリスタルシリコンを含む半導体膜を成膜する。なお、成膜した半導体膜がマイクロクリスタルシリコン化しているか否かは、ラマン分光測定により算出した結晶化度により判別する。マイクロクリスタルシリコンの半導体膜のラマンスペクトルを測定すると、４８０ cm-1付近に見られるアモルファスシリコンのブロードなピークの面積Ａa-Siと、５００ cm-1付近に見られる結晶化シリコンのシャープなピークの面積Ａc-Siから結晶化度d（％）は、次式により算出される。
ｄ= Ａc-Si／ (Ａc-Si −Ａa-Si) × 100
結晶化度ｄが高いほど薄膜中には結晶化したシリコンが含まれ一般に移動度の高い薄膜トランジスタとなるが、結晶化度ｄが２０％以上あればマイクロクリスタルシリコンの半導体膜とみなす事ができる。
【００５１】
次に、成膜した半導体膜をパターニングすることによって、各画素の駆動トランジスタ６ごとに独立した第一半導体膜６ｂを形成する。
【００５２】
次に、アモルファスシリコンの半導体膜を層間絶縁膜１１の上に成膜し、その半導体膜によって第一半導体膜６ｂを被覆する。具体的には、基板１０をチャンバー内にセッティングし、ＳｉＨ4のガス流量を１５００ SCCMとし、Ｈ2のガス流量を１９０ SCCMとし、パワー密度を０．０３４W/cm2とし、圧力を５０Paとして、アモルファスシリコンの半導体膜を成膜する。
【００５３】
次に、アモルファスシリコンの半導体膜の上に絶縁膜を成膜し、その絶縁膜をフォトリソグラフィー法・エッチング法により形状加工することによって、各画素のトランジスタ５，６ごとに独立したチャネル保護膜５ｄ，６ｄを形成する。
【００５４】
次に、アモルファスシリコンの半導体膜の上に不純物半導体膜を一面に成膜し、その不純物半導体膜によってチャネル保護膜５ｄ，６ｄを被覆する。トランジスタ５，６をｐ型とする場合には、導入するＳｉＨ4ガス中にジボラン等のアクセプター型の不純物を混入させて、それをプラズマ成膜する。トランジスタ５，６をｎ型とする場合には、導入するＳｉＨ4ガス中にアルシンやホスフィン等のドナー型の不純物を混入させて、それをプラズマＣＶＤによって成膜する。
【００５５】
不純物半導体膜を成膜するに際し、先に成膜したアモルファスシリコンの半導体膜の厚みとここで成膜する不純物半導体膜の厚みとの総和を、先に形成した第一半導体膜６ｂの厚み以上とする。第一半導体膜６ｂの表面の凹凸をアモルファスシリコンの半導体膜と不純物半導体膜とによって緩和するためである。また、不純物半導体膜の膜厚を５〜１００ｎｍにすることが望ましい。
【００５６】
次に、フォトリソグラフィー法により不純物半導体膜の上にレジスト形成し、不純物半導体膜及びアモルファスシリコン半導体膜をエッチング法により形状加工する。これにより、各画素のトランジスタ５，６ごとに独立した半導体膜５ｂ，６ｃ、不純物半導体膜５ｆ，５ｇ，６ｆ，６ｇを形成する。
【００５７】
次に、スパッタ、蒸着等によって導電膜を不純物半導体膜５ｆ，５ｇ，６ｆ，６ｇとなる不純物半導体膜を被覆する。この導電膜をフォトリソグラフィーのレジストマスクによりエッチングすることによって、走査線２、電力供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５の電極５ｈ，５ｉ及び駆動トランジスタ６の電極６ｈ，６ｉを形成する。ついで、当該レジストマスク或いはスイッチトランジスタ５の電極５ｈ，５ｉ及び駆動トランジスタ６の電極６ｈ，６ｉ等をマスクとしてアモルファスシリコンの半導体膜をエッチングして、第二半導体膜５ｂ，６ｃをパターニングする。
【００５８】
次に、気相成長法により透明導電膜を層間絶縁膜１１の上に一面に成膜し、その透明導電膜によって駆動トランジスタ６の電極６ｉ等を被覆する。そして、この透明導電膜をフォトリソグラフィー法・エッチング法等により形状加工することによって、画素ごとに独立した画素電極８ａを形成する。
【００５９】
次に、気相成長法により層間絶縁膜１１の上に層間絶縁膜１２を一面に成膜し、その層間絶縁膜１２によってトランジスタ５，６、走査線２及び電力供給線４を被覆する。次に、その層間絶縁膜１２に開口１２ａを画素ごとに形成する。開口１２ａの形成箇所は、画素電極８ａに重なった部分である。次に、フォトリソグラフィー法により網目状のバンク１３を形成する。
【００６０】
次に、湿式塗布法（例えば、各種の印刷法、液滴吐出法（インクジェットプリント法））により各画素電極８ａの上に正孔注入層８ｂ及び発光層８ｃを形成する。次に、バンク１３の上及び発光層８ｃの上に共通電極８ｄを一面に成膜する。
【００６１】
なお、周辺ドライバを上記製造工程でまとめて基板１０の上に製造してもよい。この場合、周辺ドライバに含まれる薄膜トランジタのチャネルとなる半導体膜は、駆動トランジスタ６と同様に、マイクロクリスタルシリコンを含む半導体膜と、アモルファスシリコンからなる半導体膜との積層体にする。従って、駆動トランジスタ６を形成するのと同一工程で、周辺ドライバを製造することができる。
またＥＬディスプレイパネルは上述した製造方法に限らない。駆動トランジスタ６以外の画素内のトランジスタを駆動トランジスタ６の第一半導体膜６ｂ、第二半導体膜６ｃのように、マイクロクリスタルシリコンを含む第一半導体膜と、この第一半導体膜上にアモルファスシリコンからなる半導体膜５ｂを形成してもよい。この場合、例えば、層間絶縁膜１１を成膜するまでは、上述と同じ工程とし、層間絶縁膜１１と連続してマイクロクリスタルシリコンを含む半導体膜、アモルファスシリコンの半導体膜、窒化シリコン等のチャネル保護膜となる絶縁膜を順次堆積する。次いで、絶縁膜をフォトリソグラフィーによりエッチングしてチャネル保護膜５ｄ，６ｄを形成する。そして、不純物半導体膜５ｆ，５ｇ，６ｆ，６ｇとなるリン等の不純物を含む不純物半導体膜をＣＶＤで堆積後、スイッチトランジスタ５、駆動トランジスタ６のソース、ドレイン電極となるソース、ドレインメタルをスパッタ、蒸着等により堆積する。ソース、ドレインメタルをフォトリソグラフィーのレジストマスクによりエッチングしてスイッチトランジスタ５の電極５ｈ，５ｉ及び駆動トランジスタ６の電極６ｈ，６ｉを形成する。さらに当該レジストマスク或いはスイッチトランジスタ５の電極５ｈ，５ｉ及び駆動トランジスタ６の電極６ｈ，６ｉ等をマスクとして不純物半導体膜をエッチングして不純物半導体膜５ｆ，５ｇ，６ｆ，６ｇを形成し、次いで当該レジストマスク或いはスイッチトランジスタ５の電極５ｈ，５ｉ及び駆動トランジスタ６の電極６ｈ，６ｉ等をマスクとしてアモルファスシリコンの半導体膜をエッチングして第二半導体膜５ｂ，６ｃを形成するとともにそれらの下方のマイクロクリスタルシリコンを含む半導体膜をエッチングしてスイッチトランジスタ５の第一半導体膜及び駆動トランジスタ６の第一半導体膜６ｂを形成する。この製造方法では、それ以外のマイクロクリスタルシリコンやアモルファスシリコンの具体的な製造条件等については、先に示す製造方法と同じでよい。
【００６２】
なお、上記実施形態の図１において、駆動トランジスタ６がＮチャネル型である場合には、キャパシタ７が駆動トランジスタ６のゲート６ａと有機ＥＬ素子８との間に形成されているが、駆動トランジスタ６がＰチャネル型である場合においては、キャパシタ７が駆動トランジスタ６のゲート６ａと電力供給線４との間に形成されていることが好ましい。また、駆動トランジスタ６とスイッチトランジスタ５の両方がＰチャネル型又はＮチャネル型であってもよいし、片方がＰチャネル型でもう一方がＮチャネル型であってもよい。
【００６３】
また、上記実施形態においては、１画素につき２つの薄膜トランジスタ５，６が設けられているが、１画素の薄膜トランジスタの数は２つに限定されるものではなく、３つ以上であってもよい。
【００６４】
例えば、図８に示すような回路であってもよい。図８は、電流指定式のアクティブマトリクス駆動方式のＥＬディスプレイパネルの１画素に関連する回路を示したものである。このＥＬディスプレイパネルにおいては、複数の走査線１０２と複数の信号線１０３が絶縁された状態で直交し、走査線１０２の間に電力供給線１０４がある。スイッチトランジスタ１０５については、ゲートが走査線１０２に接続され、ドレインとソースの一方が信号線１０３に接続され、他方が有機ＥＬ素子１０８のアノードに接続されている。保持トランジスタ１０９については、ゲートが走査線１０２に接続され、ドレインとソースの一方が電力供給線１０４に接続され、他方が駆動トランジスタ１０６のゲートに接続されている。駆動トランジスタ１０６については、ドレイン・ソースの一方が電力供給線１０４に接続され、他方が有機ＥＬ素子１０８のアノードに接続されている。キャパシタ１０７は、駆動トランジスタ１０６のゲートと有機ＥＬ素子１０８のアノードとの間に接続されている。このような回路においても、スイッチトランジスタ１０５のチャネルとなる半導体膜は、アモルファスシリコンからなる。駆動トランジスタ１０６のチャネルとなる半導体膜は、微結晶シリコンを含む第一半導体膜と、アモルファスシリコンからなる第二半導体膜との積層体である。保持トランジスタ１０９は、非選択時に駆動トランジスタ１０６のゲート電圧を保持する機能を有するので、保持トランジスタ１０９のチャネルとなる半導体膜は、アモルファスシリコンからなる。
【００６５】
駆動トランジスタ１０６の移動度が高く、駆動トランジスタ１０６の電流駆動能力が高いので、駆動トランジスタ１０６のチャネル幅を狭くすることができ、駆動トランジスタ１０６のサイズを小さくすることができる。
このように、選択的に、有機ＥＬ素子８に直列に接続されるトランジスタの半導体膜を、微結晶シリコンを含む第一半導体膜と、アモルファスシリコンからなる第二半導体膜との積層構造にしたことによって効果的にトランジスタ特性及び開口率を改善することができる。
また上記各実施形態では、スイッチトランジスタ及び駆動トランジスタが逆スタガ型構造であったが、コプラナ構造であってもよい。
【図面の簡単な説明】
【００６６】
【図１】ＥＬディスプレイパネルの１画素に相当する回路を示した回路図である。
【図２】ＥＬディスプレイパネルの１画素を示した平面図である。
【図３】図２に示されたIII−III線に沿った面の矢視断面図である。
【図４】図２に示されたIV−IV線に沿った面の矢視断面図である。
【図５】マイクロクリスタルシリコンからなる半導体膜単層の場合の断面写真である。
【図６】マイクロクリスタルシリコンからなる半導体膜にアモルファスシリコンからなる半導体膜を積層した状態の断面写真である。
【図７】マイクロクリスタルシリコンからなる半導体膜にアモルファスシリコンからなる半導体膜を積層した薄膜トランジスタのゲート電圧−電流特性と、マイクロクリスタルシリコンからなる半導体膜のみの薄膜トランジスタのゲート電圧−電流特性とをしめす図である。
【図８】別の実施形態におけるＥＬディスプレイパネルの１画素に相当する回路を示した回路図である。
【符号の説明】
【００６７】
２  走査線
３  信号線
４  電力供給線
５  スイッチトランジスタ
５ａ  ゲート
５ｂ  半導体膜
５ｈ、５ｉ  電極
６  駆動トランジスタ
６ａ  ゲート
６ｂ  第一半導体膜
６ｃ  第二半導体膜
６ｈ、６ｉ  電極
８  有機ＥＬ素子
【図１】
2009212219.tif 000003
【図２】
2009212219.tif 000004
【図３】
2009212219.tif 000005
【図４】
2009212219.tif 000006
【図７】
2009212219.tif 000007
【図８】
2009212219.tif 000008
【図５】
2009212219.tif 000009
【図６】
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