(57)【要約】【課題】光量の少ない条件下においても、解像度を落とさずに良好な画像を取得する固体撮像装置を提供する。【解決手段】本発明の固体撮像装置は、複数の列に対応して設けられ、アナログ画素信号をデジタル画素信号に変換する複数のＡＤ変換手段を備える。各ＡＤ変換手段は、コンパレータと、カウンタと、カウント制御部とを備える。前記コンパレータは、三角波形をもつ参照電圧と、対応する垂直信号線からのアナログ信号とを比較する。前記カウント制御部は、対応する列のコンパレータと他の列のコンパレータとを含む複数のコンパレータの複数の出力信号線に接続され、当該複数の出力信号線の状態に応じて前記カウンタのカウント動作を制御する。前記カウンタは、前記複数のコンパレータに入力される複数のアナログ画素信号の和を表すカウント値を前記デジタル画素信号として出力する。【選択図】図２
2009060545.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素部と、前記画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線とを備える固体撮像装置であって、
複数の列に対応して設けられ、アナログ画素信号をデジタル画素信号に変換する複数のＡＤ変換手段を備え、
各ＡＤ変換手段は、コンパレータと、カウンタと、カウント制御部とを備え、
前記コンパレータは、三角波形を有する参照電圧と、対応する垂直信号線からのアナログ信号とを比較し、
前記カウント制御部は、対応する列のコンパレータと他の列のコンパレータとを含む複数のコンパレータからの複数の出力信号線に接続され、当該複数の出力信号線の状態に応じて前記カウンタのカウント動作を制御し、
前記カウンタは、前記複数のコンパレータに入力される複数のアナログ画素信号の和を表すカウント値を前記デジタル画素信号として出力する
ことを特徴とする固体撮像装置。
【請求項２】
各コンパレータは、前記参照電圧と対応する垂直信号線からのアナログ画素信号とが一致したとき前記出力信号線のレベルを反転し、
前記カウンタは、カウントステップ数可変であり、
前記カウント制御部は、接続された複数の出力信号線のうち非反転の出力信号線の数をカウントステップ数として、対応する前記カウンタにカウント動作をさせる
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、さらに、
前記カウンタからのデジタル画素信号を保持するために列毎に設けられたメモリを備える
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記カウント制御部には、Ｎ(Ｎは２以上)本の出力信号線が接続され、
Ｎ列毎にＮ列中の特定の１列に対応する前記メモリからデジタル画素信号を出力する
ことを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記Ｎ列毎の特定の１列以外の列に対応するカウント制御部は、対応するカウンタのカウント動作を停止する
ことを特徴とする請求項４記載の固体撮像装置。
【請求項６】
各コンパレータは、前記参照電圧と対応する垂直信号線からのアナログ画素信号とが一致したとき前記出力信号線のレベルを反転し、
前記カウンタは、カウントステップ数可変であり、
前記カウント制御部は、
画素混合モードにおいて、接続された複数の出力信号線のうち非反転の出力信号線の数をカウントステップ数として、対応する前記カウンタにカウント動作をさせ、
画素を混合しないモードにおいて、対応するコンパレータからの出力信号線が反転するまで、カウントステップ数を１として、対応する前記カウンタにカウント動作をさせる
ことを特徴とする請求項１記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、さらに、
前記カウンタからのデジタル画素信号を保持するために列毎に設けられたメモリを備え、
前記画素混合モードにおいて、全列に対応するメモリからデジタル画素信号を出力する動作と、複数列毎に特定の１列に対応するメモリからデジタル画素信号を出力する動作とを切り替え可能である
ことを特徴とする請求項６記載の固体撮像装置。
【請求項８】
請求項１〜７の何れかに記載の固体撮像装置を備えるカメラ。
【請求項９】
行列状に配置された複数の画素部と、前記画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線と、複数の列に対応して設けられアナログ画素信号をデジタル画素信号に変換する複数のＡＤ変換回路とを備える固体撮像装置の駆動方法であって、
前記各ＡＤ変換回路は、三角波形をもつ参照電圧と対応する垂直信号線からのアナログ信号とを比較するコンパレータと、カウントステップ数可変のカウンタとを備え、
前記固体撮像装置の駆動方法は、
ＡＤ変換回路において、対応する列のコンパレータと他の列のコンパレータとを含むＮ個のコンパレータからのＮ本の出力信号を入力するステップと、
ＡＤ変換回路において、Ｎをカウントステップ数の初期値として対応するカウンタのカウント動作を開始するステップと、
ＡＤ変換回路において、前記Ｎ本の出力信号のうち１つが反転する毎に、対応するカウンタのカウントステップ数を１減じるステップと、
ＡＤ変換回路において、前記Ｎ本の出力信号の全てが反転したとき、対応するカウンタのカウント動作を停止するステップと
を有することを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行列状に配置された複数の画素部と、画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線とを備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置の撮像素子には高速なデータ出力が求められており、ＣＣＤイメージセンサに比べ、高速なデータ出力が可能なＭＯＳイメージセンサが注目されている。その中でも、アナログ画素信号を列毎にデジタルデータに変換して出力する「カラムＡＤ方式」のＭＯＳイメージセンサは、更に高速なデータ出力に適しているため、特に注目されている（例えば、特許文献１）。
【０００３】
まず、一般的なアナログ−デジタル変換方式を用いた「カラムＡＤ方式」のＭＯＳイメージセンサの動作について具体的に説明する。
【０００４】
図５は、従来の「カラムＡＤ方式」のＭＯＳイメージセンサの一般的な構成を示す図である。
【０００５】
従来の「カラムＡＤ方式」のＭＯＳイメージセンサは一般的に、１列を一つの単位セルとし、その単位セルが水平方向にアレイ状に配列された構成となっている。同図では、説明を簡単にするため３つの単位セルを示している。左端に位置する単位セルは、照射される光量に応じた電気信号を出力する光電変換を行う画素部１１〜１２と、画素部１１〜１２の出力が共通に接続された垂直信号線３０１と、垂直信号線３０１に定電流を流すための負荷トランジスタｍ１４と、垂直信号線３０１の電位をあるタイミングでラッチするアナログラッチ回路２０１と、アナログラッチ回路２０１でラッチされた信号をデジタル信号に変換するアナログ−デジタル変換回路５０１で構成される。
【０００６】
図６は、従来の「カラムＡＤ方式」のＭＯＳイメージセンサの一般的な駆動タイミングを示す図である。
【０００７】
同図では、上記構成のＭＯＳイメージセンサにおいて、１行の画素データを一括転送してから、１画素毎に水平信号線に読み出すまでの駆動タイミングを具体的に示す。
【０００８】
まず、駆動部５００は、読み出しを行う行のリセットトランジスタをオンにして、ＦＤ部をリセットする。その後、リセットトランジスタをオフにし、転送トランジスタをオンにすることで、ＰＤに蓄積された電荷をＦＤに転送する。増幅トランジスタは、光電変換信号Ｖｓｉｇを垂直信号線に出力する。ここで、サンプルホールドスイッチをオンにするとＶｓｉｇがサンプルホールド容量に書き込まれ、サンプルホールドスイッチをオフにすると、Ｖｓｉｇが保持される。
【０００９】
さらに、参照用電位の変化とカウンタのカウントアップを同期させて行うことで、比較回路の出力が反転した時、カウンタ出力はＶｓｉｇをデジタル値に変換したＶｓｉｇ＿Ｄで停止する。各列のＶｓｉｇ＿Ｄは、データ読み出し期間に１列ずつ水平信号線から読み出される。ここで、複数列同時に読み出すことも可能であるが、その場合は必要な水平信号線が増加し、面積の増大にもつながる。
【００１０】
上記動作を全ての行について行うことで全画素信号を読み出すことが可能である。読み出す画素を限定して出力データ数を減らすことによりフレームレートを上げる駆動モード（以下、間引き駆動と記載する）を有する場合も多く、その際複数の画素信号を加算することは一般的に用いられている駆動方法である（例えば、特許文献２）。
【００１１】
複数の画素を加算する目的は、主として感度の低下を補うことである。フレームレートを上げることはすなわち全画素信号を出力する時間を短くすることなので、長時間露光を行うことが困難になる。そうすると、撮像時の光量が十分でない場合は、取得画像が全体的に暗くなってしまう問題がある。このことは、フレームレートに関らず撮像時の光量が十分でない場合には生じる問題であり、複数の画素を加算することにより、撮像時の光量が十分でない場合にも良好が画像を取得することが可能となる。
【００１２】
以上のように、複数の画素を加算して出力する駆動は、光量が少ない条件下においても良好な画像取得を行うのに重要な技術である。
【特許文献１】特開２００６−９３８１６号公報
【特許文献２】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ここで、複数の画素信号を加算して一つのデータとして出力する駆動において、水平方向の加算はアナログ−デジタル変換後、後段の回路にて加算を行うのが一般的である。後段の回路で画素信号の加算を行う場合は、必ず画素数に対して出力データ数は少なくなるため解像度の低下は避けられず、全画素読み出し駆動で画素加算を行うことはできない。
【００１４】
また後段回路で加算処理を行うため、後段回路へ出力するデータの数は全画素読み出し駆動でも間引き駆動でも同じである。従って、両者を同じデータレートで信号を出力するためには、間引き駆動時の後段回路へのデータ出力は高速にする必要があり、消費電力は増大し、設計もより困難になっている。
【００１５】
間引き駆動時にはデータレートを落とすことで上記課題は解決可能ではあるが、その場合結局フレームレートを上げることができなくなる。
【００１６】
上記課題に鑑み本発明は、画素加算と全画素読み出し駆動の両方を実現することにより、光量の少ない条件下においても、解像度を落とさずに良好な画像を取得し、間引き駆動によりフレームレートを上げる際にも消費電力の増加が生じない固体撮像装置、カメラおよび固体撮像装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の固体撮像装置は、行列状に配置された複数の画素部と、前記画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線とを備える固体撮像装置であって、複数の列に対応して設けられ、アナログ画素信号をデジタル画素信号に変換する複数のＡＤ変換手段を備え、各ＡＤ変換手段は、コンパレータと、カウンタと、カウント制御部とを備え、前記コンパレータは、三角波形を有する参照電圧と、対応する垂直信号線からのアナログ信号とを比較し、前記カウント制御部は、対応する列のコンパレータと他の列のコンパレータとを含む複数のコンパレータからの複数の出力信号線に接続され、当該複数の出力信号線の状態に応じて前記カウンタのカウント動作を制御し、前記カウンタは、前記複数のコンパレータに入力される複数のアナログ画素信号の和を表すカウント値を前記デジタル画素信号として出力する。
【００１８】
この構成によれば、画素混合すべき複数列のコンパレータからの複数の出力線の状態に応じてカウンタ動作を制御することにより、前記複数のコンパレータに入力される複数のアナログ画素信号の和を表すデジタル画素信号を得ることができる。例えば、全列において同時に画素混合できるので、光量の少ない条件下においても解像度を落とさずに良好な画像を取得するができる。また例えば、間引き駆動によりフレームレートを上げる際にも消費電力の増加させないことができる。
【００１９】
ここで、各コンパレータは、前記参照電圧と対応する垂直信号線からのアナログ画素信号とが一致したとき前記出力信号線のレベルを反転し、前記カウンタは、カウントステップ数可変であり、前記カウント制御部は、接続された複数の出力信号線のうち非反転の出力信号線の数をカウントステップ数として、対応する前記カウンタにカウント動作をさせるようにしてもよい。
【００２０】
この構成によれば、特別な加算回路を設ける必要がなく、カウントステップ数の制御により画素混合（画素加算）を容易に実現することができる。
【００２１】
ここで、前記固体撮像装置は、さらに、前記カウンタからのデジタル画素信号を保持するために列毎に設けられたメモリを備えるようにしてもよい。
【００２２】
この構成によれば、列毎にメモリを設けることにより、高速なデータ出力が可能となる。
【００２３】
ここで、前記カウント制御部には、Ｎ(Ｎは２以上)本の出力信号線が接続され、Ｎ列毎にＮ列中の特定の１列に対応する前記メモリからデジタル画素信号を出力するようにしてもよい。
【００２４】
この構成によれば、読み出すデータ数を削減するので、読み出し速度を上げずに読み出し期間を短縮でき、低消費電力な高フレームレート撮像を実現する。
【００２５】
ここで、前記Ｎ列毎の特定の１列以外の列に対応するカウント制御部は、対応するカウンタのカウント動作を停止するようにしてもよい。
【００２６】
この構成によれば、間引き駆動において低消費電力化することができる。
ここで、各コンパレータは、前記参照電圧と対応する垂直信号線からのアナログ画素信号とが一致したとき前記出力信号線のレベルを反転し、前記カウンタは、カウントステップ数可変であり、前記カウント制御部は、画素混合モードにおいて、接続された複数の出力信号線のうち非反転の出力信号線の数をカウントステップ数として、対応する前記カウンタにカウント動作をさせ、画素を混合しないモードにおいて、対応するコンパレータからの出力信号線が反転するまで、カウントステップ数を１として、対応する前記カウンタにカウント動作をさせるようにしてもよい。
【００２７】
この構成によれば、出力するデータの数を全画素読み出し駆動でも間引き駆動でも同じにすれば、両者を同じデータレートで信号を出力するために間引き駆動時の後段回路へのデータ出力を高速にする必要がなく、消費電力を増大させず、設計も容易にすることができる。
【００２８】
ここで、前記固体撮像装置は、さらに、前記カウンタからのデジタル画素信号を保持するために列毎に設けられたメモリを備え、前記画素混合モードにおいて、全列に対応するメモリからデジタル画素信号を出力する動作と、複数列毎に特定の１列に対応するメモリからデジタル画素信号を出力する動作とを切り替え可能であるようにしてもよい。
【００２９】
この構成によれば、高速なデータ出力が可能となる。
また、本発明のカメラは、上記固体撮像装置を同じ構成を有する。
【００３０】
また、本発明の固体撮像装置の駆動方法は、行列状に配置された複数の画素部と、前記画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線と、複数の列に対応して設けられアナログ画素信号をデジタル画素信号に変換する複数のＡＤ変換回路とを備える固体撮像装置の駆動方法であって、前記各ＡＤ変換回路は、三角波形をもつ参照電圧と対応する垂直信号線からのアナログ信号とを比較するコンパレータと、カウントステップ数可変のカウンタとを備え、前記固体撮像装置の駆動方法は、ＡＤ変換回路において、対応する列のコンパレータと他の列のコンパレータとを含むＮ個のコンパレータからのＮ本の出力信号を入力するステップと、ＡＤ変換回路において、Ｎをカウントステップ数の初期値として対応するカウンタのカウント動作を開始するステップと、ＡＤ変換回路において、前記Ｎ本の出力信号のうち１つが反転する毎に、対応するカウンタのカウントステップ数を１減じるステップと、ＡＤ変換回路において、前記Ｎ本の出力信号の全てが反転したとき、対応するカウンタのカウント動作を停止するステップとを有する。
【００３１】
この構成によれば、画素混合すべき複数列のコンパレータからの複数の出力線の状態に応じてカウントステップ数を制御することにより、前記複数のコンパレータに入力される複数のアナログ画素信号の和を表すデジタル画素信号を得ることができる。例えば、全列において同時に画素混合できるので、光量の少ない条件下においても解像度を落とさずに良好な画像を取得するができる。また例えば、間引き駆動によりフレームレートを上げる際にも消費電力の増加させないことができる。
【発明の効果】
【００３２】
本発明によれば、アナログ−デジタル変換時に複数列の信号の加算が可能である。画素混合を行っても出力するデータ数を画素数と同一にすることが可能となり、低照度下においても良好な画像の取得を実現する。すなわち、解像度を落とすことなく感度を上げることが可能となり、低照度下での撮像においても良好な画像取得が実現できる。
【００３３】
また、読み出しデータ数を削減することによりフレームレートを上げる駆動の際には、アナログ−デジタル変換回路から出力するデータ数を減らし、消費電力の増加を抑えることを実現する。
【００３４】
また本発明によると、アナログ−デジタル変換時に複数列の信号の加算が可能な構成にし、読み出すデジタル信号の数を削減することで、フレームレートを上げても消費電力の増加を抑えることを実現できる。
【発明を実施するための最良の形態】
【００３５】
本発明を実施するに最良な形態を以下に説明する。
【００３６】
（第１の実施形態）
本実施の形態における固体撮像装置は、行列状に配置された複数の画素部と、画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線と、複数の列に対応して設けられ、アナログ画素信号をデジタル画素信号に変換する複数のＡＤ変換回路とを備える。ここで、各ＡＤ変換手段は、コンパレータと、カウンタと、カウント制御部とを備える。コンパレータは、三角波形をもつ参照電圧と、対応する垂直信号線からのアナログ画素信号とを比較する。カウント制御部は、対応する列のコンパレータと他の列のコンパレータとを含む複数のコンパレータの複数の出力信号線に接続され、当該複数の出力信号線の状態に応じて前記カウンタのカウント動作を制御する。具体的には、カウント制御部は、接続されている出力信号線の数Ｎを、カウントステップ数の初期値として対応するカウンタのカウント動作を開始し、Ｎ本の出力信号のうち１つが反転する毎に、カウントステップ数を１減じ、Ｎ本の出力信号の全てが反転したときカウンタのカウント動作を停止する。
【００３７】
その結果、カウンタは、前記複数のコンパレータに入力される複数のアナログ画素信号の和を表すカウント値を前記デジタル画素信号として出力する。
【００３８】
以下、図面を参照しながら、本発明の第１の実施形態に係る固体撮像装置およびその駆動方法について説明する。
【００３９】
図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示す図である。同図の固体撮像装置は、パルス発生回路１００と、行列状に配置された複数の画素部１１、１２、２１、２２、２１、３２と、複数の画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線３０１、３０２、３０３と、サンプルホールド回路２０１、２０２、２０３と、アナログ−デジタル変換部（以下、ＡＤ変換部）１０１、１０２、１０３とを備える。同図では説明の便宜上画素数を６画素に簡略化しているが、実際は、数万〜数千万ある。
【００４０】
図１の固体撮像装置は、１列を単位セルとし、その単位セルが水平方向にアレイ状に配列された構成となっている。左端の単位セルは、光電変換により照射される光量に応じたアナログ画素信号を出力する画素部１１〜１２と、画素部１１〜１２の出力が共通に接続された垂直信号線３０１と、垂直信号線３０１に定電流を流すための負荷トランジスタｍ１４と、垂直信号線３０１の電位をあるタイミングでラッチするサンプルホールド回路（アナログラッチ回路ともいう）２０１と、サンプルホールド回路２０１でラッチされたアナログ画素信号をデジタル信号に変換するＡＤ変換部１０１を備える。他の列の単位セルについても同様の構成である。
【００４１】
なお、サンプルホールド回路２０１にはリセットノイズ抑制のためのＣＤＳ（相関二重サンプリング）回路や、信号振幅を大きくするための増幅回路が付加されることもよくあり、以下では特に明記しないが、本実施の形態で示すサンプルホールド回路は、前記ＣＤＳ回路や増幅回路が付加される場合もあてはまる。
【００４２】
画素部にはパルス発生回路１００からの出力が行単位で入力され、画素信号を行毎に一括して周辺回路部へ転送する駆動が行われる。周辺回路部にはパルス発生回路１００からの出力が列単位で入力され、周辺回路部にストアされているデータを列毎に読み出す駆動が行われる。また、各列の垂直信号線に流れる定電流が等しくなるよう、負荷トランジスタｍ１４〜ｍ３４は全てトランジスタｍ０４とカレントミラーになる構造を持つ。
【００４３】
画素部１１〜２３は全て同じ構造であり、代表して画素部１１について説明する。
画素部１１は光電変換を行うフォトダイオードｐｄ１１を持ち、ｐｄ１１のアノード側は接地され、カソード側は転送トランジスタｍ１１１のソースに接続される。ｍ１１１のゲートは行毎に共通な行選択線ＴＸ１に接続されており、行選択線ＴＸ１が高電位の期間にフォトダイオードに蓄積された電荷が一般的にフローティングディフュージョン（ＦＤ）と呼ばれるｍ１１１のドレイン側へ転送される。ＦＤはリセットトランジスタｍ１１３を介して電源に接続され、ｍ１１３のゲートは行毎に共通な行リセット線ＲＳ１に接続されている。ｍ１１３と前述のｍ１１１を制御することにより、ＦＤ及びＰＤのリセットを行う。またＦＤは増幅トランジスタｍ１１２のゲートにも接続されており、ソースフォロア動作により画素信号を垂直信号線へと出力する。
【００４４】
なお上記構成のＭＯＳイメージセンサは選択トランジスタを持たないが、選択トランジスタを持つ構成の画素部もよくあり、以下では特に明記しないが、本特許で示す画素部は、選択トランジスタが付加される場合もあてはまる。
【００４５】
サンプルホールド回路２０１〜２０３は全て同じ構造であり、代表してサンプルホールド回路２０１について説明する。垂直信号線３０１はサンプルホールドスイッチｍ１５を介してサンプルホールド容量ｃ１１に接続されている。サンプルホールド容量ｃ１１は、サンプルパルスＮＣＳＨにより制御されるサンプルホールドスイッチを介して垂直信号線３０１の電位を保持する。
【００４６】
ＡＤ変換部１０１〜１０３は全て同じ構造であり、代表してＡＤ変換部１０２について説明する。前記サンプルホールド回路２０２から出力されるアナログ画素信号は、比較回路（以下、コンパレータと呼ぶ。）ｄ２１の一方に入力される。コンパレータｄ２１のもう一方には、参照用電位発生回路にて発生される三角波形の参照電位が入力されており、アナログ画素信号と参照用電位の比較を行う。コンパレータｄ２１は、前記参照電圧と対応する垂直信号線からのアナログ画素信号とが一致したとき前記出力信号線のレベルを反転する。
【００４７】
カウンタ部ｄ２２には、コンパレータｄ２１の出力と参照用電位発生回路のクロック信号と同期したクロック信号ＣＴＣＬＫが入力されており、比較開始と同時にカウント動作を開始する。カウンタ部ｄ２２には、コンパレータｄ２１の出力信号線だけでなく、コンパレータｄ１１、ｄ３１の出力信号線も接続されており、コンパレータｄ１１、ｄ２１、ｄ３１からの出力信号線の状態により１クロックでのカウントステップ数が制御される。
【００４８】
つまり、画素混合モードでは、カウンタ部ｄ２２は、コンパレータｄ１１、ｄ２１、ｄ３１からの３つの出力信号線のうち非反転の出力信号線の数をカウントステップ数として、カウントする。これにより、カウンタ部ｄ２２は、コンパレータｄ１１、ｄ２１、ｄ３１から入力される複数のアナログ画素信号の和を表すカウント値をデジタル画素信号として出力する。また、画素混合しない動作モードでは、カウンタ部ｄ２２は、カウントステップ数を１として、カウント動作開始後、コンパレータｄ２１の出力が反転するまでカウントする。
【００４９】
カウンタ部ｄ２２のデジタル画素信号は、カウンタ部ｄ２２内部に一時保持され、任意のタイミングで水平読み出し信号線に読み出される。
【００５０】
図２は、複数のＡＤ変換部の構成を示すブロック図である。同図は、図１中のＡＤ変換部１０１〜１０５に該当する部分である。
【００５１】
図２では、簡単のため５列に対応する５つのＡＤ変換部を示し、水平方向の３画素加算する構成を示している。しかし、これは画素数や加算列数を限定するものではなく、いかなる画素数や加算列数においても本発明を適用することは可能である。また、実施形態における画素加算は隣り合う列での加算となっているが、例えば１列おきなど隣り合っていない列同士の加算できるよう本実施形態を適用することも可能である。
【００５２】
カウンタ部は何れも同様の構成なので、ここではカウンタ部ｄ２２を代表として説明する。図２においてカウンタ部ｄ２２は、カウンタｄ２２２と、カウンタ制御部（ＣＴ制御部）ｄ２２１と、メモリを構成するＦＦ（フリップフロップ）ｄ２２３〜ｄ２２７とを備える。
【００５３】
カウンタ制御部ｄ２２１は、対応する列のコンパレータと他の列のコンパレータとを含む複数のコンパレータ（同図ではコンパレータｄ２１、ｄ１１、ｄ３１）の複数の出力信号線に接続され、複数の出力信号線の状態に応じて前記カウンタのカウント動作を制御する。つまり、接続された複数の出力信号線のうち非反転の出力信号線の数をカウントステップ数として、対応するカウンタｄ２２２にカウント動作をさせる。
【００５４】
カウンタｄ２２２は、カウントステップ数可変であり、カウンタ制御部ｄ２２１から指示されるカウントステップ数でカウント動作する。これにより、カウンタｄ２２２は、コンパレータｄ２１、ｄ１１、ｄ３１に入力される複数のアナログ画素信号の和を表すカウント値をデジタル画素信号として出力する。
【００５５】
ＦＦｄ２２３〜ｄ２２７は、カウンタｄ２２２からのデジタル画素信号を保持するメモリを構成する。
【００５６】
図２のように、一つの列のカウンタ部には複数列のコンパレータ出力信号が入力され、カウンタ制御部によってまだ出力が反転していない出力信号の数に応じた制御信号をカウンタに出力する。
【００５７】
また、カウンタは、入力される制御信号に応じてカウントのステップ数を変える。例えば、水平３画素加算を実現する回路の時、出力信号が反転していないコンパレータの数が３つならばカウントステップ数は３、出力信号が反転していないコンパレータの数が２つならばカウントステップ数は２、出力信号が反転していないコンパレータの数が１つならばカウントステップ数は１、全てのコンパレータ出力が反転していればカウンタのステップ数は０となる。
【００５８】
前記３つのコンパレータ出力の中で、カウント開始から最も早く出力信号が反転するタイミングまでのクロックサイクル数をＡ、２番目に出力信号が反転するタイミングまでのクロックサイクル数をＢ、最後の出力信号が反転するタイミングまでのクロックサイクル数をＣとする。前記カウンタでカウントアップした場合、カウンタが示すカウント値は（式１)となり、３列の信号加算を実現できていることがわかる。
【００５９】
（式１)  ３×Ａ＋２×（Ｂ−Ａ）＋１×（Ｃ−Ｂ）＝Ａ＋Ｂ＋Ｃ
【００６０】
ここで、Ｎの列のカウンタはＮ−１，Ｎ，Ｎ＋１の３列加算、Ｎ＋１の列のカウンタはＮ，Ｎ＋１，Ｎ＋２の３列加算、Ｎ＋２の列のカウンタはＮ＋１，Ｎ＋２，Ｎ＋３の３列加算・・・、となっており、どの列からも３列加算されたデジタル画素信号を得ることができる。本固体撮像装置では、従来のような３列に一つの信号しか得られないこととは異なり、解像度を落とさずに画素加算行うことが可能である。
【００６１】
以上のように、カウンタ部ｄ２２にはコンパレータ（比較回路)ｄ１１、ｄ３１の出力信号も入力されており、コンパレータｄ１１、ｄ２１、ｄ３１の状態により１クロックでのカウンタｄ２２２のステップ数が制御される。つまり、カウンタｄ２２２のカウントステップ数が複数列のコンパレータの出力信号により制御される。
【００６２】
すなわち、上記コンパレータからの出力信号線が隣接する列のカウンタ制御部に接続される。カウンタ制御部は、同じ列にあるコンパレータの出力信号線だけでなく、他の列のコンパレータの出力新合成によっても、カウンタのカウントステップ数を制御することができる。カウンタ制御部は、（式１）で示した通り、出力が反転していないコンパレータ数をカウンタのカウントステップ数とするようにカウンタを制御する。この構成により、複数列の出力値の加算を、全ての列の各カウンタによって実行することができる。
【００６３】
また、各カウンタ部は、カウンタからのデジタル画素信号を一時的に保持するメモリを備える。２次元状に配列された画素に対して、各列に共通な垂直信号線と各列に共通なメモリを持つので、各画素で光電変換された電気信号は１行分まとめて複数のメモリにストアされる。複数のメモリは選択スイッチを介して共通の水平信号線に接続されており、１行分のデータは選択スイッチの駆動により１画素分ずつ水平信号線から出力される。
【００６４】
従って、複数のメモリから水平信号線への出力に要する時間が、センサのデータ出力期間に大きな影響を及ぼすことになるが、アナログ信号での出力の場合、ノイズの影響を大きく受けるので高速な読み出しが可能になり、ノイズの影響が少ないデジタル信号で読み出すことにより、高速なデータ出力が可能となる。
【００６５】
図３は、本実施形態における固体撮像装置の動作を示すタイミングチャートである。
図３より、まず、読み出しを行う行のリセットトランジスタをオンにして、ＦＤ部をリセットする（リセット信号ＲＳ１）。その後、リセットトランジスタをオフにし、転送トランジスタをオンにすることで（転送信号ＴＸ１）、ＰＤに蓄積された電荷をＦＤに転送し、光電変換信号Ｖｓｉｇを垂直信号線に出力する。ここで、サンプルホールドスイッチをオンにするとＶｓｉｇがサンプルホールド容量に書き込まれ、サンプルホールドスイッチをオフにすると、Ｖｓｉｇが保持される（サンプルホールド信号ＮＣＳＨ）。保持されている電位は画素に照射される光量に応じて変化するので、列毎に異なる可能性が高い。２列目のサンプルホールド容量に保持されている電位をＶｓｉｇ２２、３列目のサンプルホールド容量に保持されている電位をＶｓｉｇ３２、４列目のサンプルホールド容量に保持されている電位をＶｓｉｇ４２とする。
【００６６】
ここで、参照用電位を線形に変化させると、サンプルホールド容量に保持されている電位が低い列からコンパレータ出力が反転する。前述の通り、反転したコンパレータ出力の数によりカウンタのカウントステップ数を制御しており、３つのコンパレータの中で最も早く出力が反転するまでのステップ数を３、２番目に出力が反転するまでのステップ数を２、最後に出力が反転するまでのステップ数を１としてカウンタのカウントアップ行い、全てのコンパレータ出力が反転した状態ではカウントアップを停止し、カウンタの値を保持させる。
【００６７】
保持されたカウンタの値は読み出し期間に、列毎に水平信号線に読み出され後段回路へ出力される。
【００６８】
上記動作により、水平方向に加算された信号が出力されるが、ここで、Ｎの列のカウンタはＮ−１，Ｎ，Ｎ＋１の３列加算、Ｎ＋１の列のカウンタはＮ，Ｎ＋１，Ｎ＋２の３列加算、Ｎ＋２の列のカウンタはＮ＋１，Ｎ＋２，Ｎ＋３の３列加算・・・、となっており、画素加算を行っても画素数と同じ数のデータを取得しており、解像度を落とさない画素加算を実現することができる。
【００６９】
以上、説明してきたように、本実施の形態に係る固体撮像装置は、１クロックにおけるカウントステップ数が可変のカウンタを用いて、そのステップ数の選択を隣接列のコンパレータ出力によって制御することにより、従来は後段回路で行っていた水平方向の信号加算処理をカウンタ部内部で行うことができる。
【００７０】
また、上記隣接列のコンパレータ出力が反転している列数を、カウンタのカウントステップ数として、これにより、従来は画素数に対して少ない数しか取得できなかった画素加算データが、画素数と同じ数だけ取得することができる。
【００７１】
言い換えると、本発明の実施形態に係る固体撮像装置およびその駆動方法は、１クロックにおけるカウントステップ数を選択でき、そのステップ数の選択を隣接列のコンパレータ出力によって制御するカウンタを備え、上記隣接列のコンパレータ出力が反転している列数を、カウンタのカウントステップ数として、この特徴からカウンタ部における水平方向の画素加算という作用効果を得ることが出来、これにより、画素信号加算を行う場合に、必ず画素数に対して出力データ数は少なくならず、解像度の低下はなく、全画素読み出し駆動で画素加算を行うことができる。
【００７２】
（第２の実施形態）
以下、図面を参照にしながら、本発明の第２の実施形態に係る固体撮像装置およびその駆動方法について説明する。
【００７３】
まず、本発明の第２の実施形態に係る固体撮像装置の装置構造は、図２、図１で示した本発明の第１の実施形態に係る固体撮像装置の装置構造とほぼ同じである。
【００７４】
図４は、本発明の第２の実施形態に係る固体撮像装置の動作を示すタイムチャートである。
【００７５】
図４より、まず、読み出しを行う行のリセットトランジスタをオンにして、ＦＤ部をリセットする。その後、リセットトランジスタをオフにし、転送トランジスタをオンにすることで、ＰＤに蓄積された電荷をＦＤに転送し、光電変換信号Ｖｓｉｇを垂直信号線に出力する。ここで、サンプルホールドスイッチをオンにするとＶｓｉｇがサンプルホールド容量に書き込まれ、サンプルホールドスイッチをオフにすると、Ｖｓｉｇが保持される。保持されている電位は画素に照射される光量に応じて変化するので、列毎に異なる可能性が高い。２列目のサンプルホールド容量に保持されている電位をＶｓｉｇ２２，  ３列目のサンプルホールド容量に保持されている電位をＶｓｉｇ３２、４列目のサンプルホールド容量に保持されている電位をＶｓｉｇ４２とする。
【００７６】
ここで、参照用電位を線形に変化させると、サンプルホールド容量に保持されている電位が低い列からコンパレータ出力が反転する。前述の通り、反転したコンパレータ出力の数によりカウンタのカウントステップ数を制御しており、３つのコンパレータの中で最も早く出力が反転するまでのステップ数を３、２番目に出力が反転するまでのステップ数を２、最後に出力が反転するまでのステップ数を１としてカウンタのカウントアップ行い、全てのコンパレータ出力が反転した状態ではカウントアップをやめ、カウンタの値を保持させる。
【００７７】
保持されたカウンタの値は読み出し期間に、列毎に水平信号線に読み出され後段回路へ出力されるが、読み出すデータの数を複数列に一つにする。
【００７８】
上記動作により、従来と同じ解像度を落とした水平方向の加算信号が出力されるが、従来と比べ、読み出すデータ数を削減することができるので、読み出し速度を上げずに読み出し期間を短縮でき、低消費電力な高フレームレート撮像を実現する。
【００７９】
また、第２の駆動方法においては、読み出さない列のカウンタを停止することも可能であり、それにより更なる低消費電力を実現する。
以上、図４で示された本発明の実施形態に係る固体撮像装置は、画素加算されたデータを複数列に一つ読み出すことにより、読み出し速度を上げることなく、読み出し期間を短縮することができる。
【００８０】
言い換えると、本発明の実施形態に係る固体撮像装置およびその駆動方法は、１クロックにおけるカウントステップ数を選択でき、そのステップ数の選択を隣接列のコンパレータ出力によって制御するカウンタを備え、画素加算されたデータを複数列に一つ読み出すことにより、読み出し速度を上げることなく、読み出し期間を短縮することが出来、後段回路で加算処理を行うため、後段回路へ出力するデータの数は全画素読み出し駆動でも間引き駆動でも同じでよく、両者を同じデータレートで信号を出力するために間引き駆動時の後段回路へのデータ出力は高速にする必要がなく、消費電力は増大せず、設計も容易となる。
【産業上の利用可能性】
【００８１】
本発明は、行列状に配置された複数の画素部と、画素部からのアナログ画素信号を伝達するために列毎に設けられた垂直信号線とを備える固体撮像装置に好適であり、デジタルスチルカメラ、カメラ付き携帯電話機、監視カメラ、ノートパソコンに内蔵のカメラ、情報処理機器に接続されるカメラ等に適している。
【図面の簡単な説明】
【００８２】
【図１】本発明における固体撮像装置の構成を示すブロック図である。
【図２】本発明における第１の実施形態のＡＤ変換部のブロック図である。
【図３】第１の実施形態の固体撮像装置の動作を示すタイムチャートである。
【図４】第２の実施形態の固体撮像装置の動作を示すタイムチャートである。
【図５】従来のＭＯＳイメージセンサの代表的な回路図である。
【図６】従来のＭＯＳイメージセンサの代表的な動作を示すタイムチャートである。
【符号の説明】
【００８３】
ｄ１１、ｄ２１、ｄ３１、ｄ４１、ｄ５１  比較回路
ｄ１２、ｄ２２、ｄ３２、ｄ４２、ｄ５２  カウンタ部
ｄ１２１、ｄ２２１、ｄ３２１、ｄ４２１、ｄ５２１  カウンタ制御部
ｄ１２２、ｄ２２２、ｄ３２２、ｄ４２２、ｄ５２２  カウンタ
ｄ１２３〜ｄ１２７、ｄ２２３〜ｄ２２７、ｄ３２３〜ｄ３２７、ｄ４２３〜ｄ４２７、ｄ５２３〜ｄ５２７  ＦＦ
１１、１２、２１、２２、３１、３２  画素部
１０１、１０２、１０３  ＡＤ変換部
２０１、２０２、２０３  サンプルホールド回路
３０１、３０２、３０３  垂直信号線
ｐｄ１１、ｐｄ１２、ｐｄ２１、ｐｄ２２、ｐｄ３１、ｐｄ３２  フォトダイオード
ｍ１１１、ｍ２１１、ｍ３１１、ｍ１２１、ｍ２２１、ｍ３２１  転送トランジスタ
ｍ１１２、ｍ２１２、ｍ３１２、ｍ１２２、ｍ２２２、ｍ３２２  リセットトランジスタ
ｍ１１３、ｍ２１３、ｍ３１３、ｍ１２３、ｍ２２３、ｍ３２３  増幅トランジスタ
ｍ０４、ｍ１４、ｍ２４、ｍ３４  定電流源トランジスタ
ｍ１５、ｍ２５、ｍ３５  サンプルホールドスイッチ
ｃ１１、ｃ２１、ｃ３１  サンプルホールド容量
ＮＣＳＨ  サンプルパルス
ＲＡＭＰ  参照電圧
ＣＴＣＬＫ  カウンタクロック
ＴＸ１、ＴＸ２  転送パルス
ＲＳ１、ＲＳ２  リセットパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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