(57)【要約】      （修正有）【課題】ＳＯＮＯＳメモリの記憶密度を増大させる方法を提供する。【解決手段】ｆｉｎＦＥＴＳＯＮＯＳメモリセルを採用し、第１のＳＯＮＯＳメモリセル１３６ａ、および、第２のＳＯＮＯＳメモリセル１３６ｂを備える。第２のメモリセル１３６ｂは、第１のメモリセル１３６ａ上に積み重ねる。【選択図】図２
2009027136.tif 000002
【特許請求の範囲】
【請求項１】
第１のＳＯＮＯＳメモリセルと、
上記第１のＳＯＮＯＳメモリセル上に積み重ねられた第２のＳＯＮＯＳメモリセルとを備える、ことを特徴とする集積回路。
【請求項２】
上記第１のＳＯＮＯＳメモリセルは、第１のｆｉｎＦＥＴＳＯＮＯＳメモリセルを備え、
上記第２のＳＯＮＯＳメモリセルは、第２のｆｉｎＦＥＴＳＯＮＯＳメモリセルを備える、ことを特徴とする請求項１に記載の集積回路。
【請求項３】
上記第１のＳＯＮＯＳメモリセルのゲート、および、上記第２のＳＯＮＯＳメモリセルのゲートを形成するワード線をさらに備える、ことを特徴とする請求項１に記載の集積回路。
【請求項４】
メモリはＮＡＮＤメモリを備える、ことを特徴とする請求項１に記載の集積回路。
【請求項５】
上記第１のＳＯＮＯＳメモリセル、および、上記第２のＳＯＮＯＳメモリセルは、シリコンオンインシュレータウェハ上に形成されている、ことを特徴とする請求項１に記載の集積回路。
【請求項６】
上記第１のＳＯＮＯＳメモリセル、および、上記第２のＳＯＮＯＳメモリセルは、ダブルシリコンオンインシュレータウェハ上に形成されている、ことを特徴とする請求項１に記載の集積回路。
【請求項７】
上記第１のＳＯＮＯＳメモリセル、および、上記第２のＳＯＮＯＳメモリセルは、バルクシリコンウェハ上に形成されている、ことを特徴とする請求項１に記載の集積回路。
【請求項８】
第１のソース、第１のドレイン、第１のトンネル誘電材料層、第１のトラッピング材料層、第１のブロッキング誘電材料層、および、２つの第１のゲートを備える第１のメモリセルと、
第２のソース、第２のドレイン、第２のトンネル誘電材料層、第２のトラッピング材料層、第２のブロッキング誘電材料層、および、２つの第２のゲートを備える第２のメモリセルとを備え、
上記第２のメモリセルは上記第１のメモリセル上に積み重ねられている、ことを特徴とするメモリ。
【請求項９】
上記２つの第１のゲートと上記２つの第２のゲートとに結合された１つのワード線をさらに備える、ことを特徴とする請求項８に記載のメモリ。
【請求項１０】
メモリデバイスはＮＡＮＤメモリデバイスを備える、請求項８に記載のメモリ。
【請求項１１】
上記第１のメモリセル、および、上記第２のメモリセルは、シリコンオンインシュレータウェハ上に形成されている、ことを特徴とする請求項８に記載のメモリ。
【請求項１２】
上記第１のメモリセル、および、上記第２のメモリセルは、ダブルシリコンオンインシュレータウェハ上に形成されている、ことを特徴とする請求項８に記載のメモリ。
【請求項１３】
上記第１のメモリセル、および、上記第２のメモリセルは、バルクシリコンウェハ上に形成されている、ことを特徴とする請求項８に記載のメモリ。
【請求項１４】
第１のシリコン層と第２のシリコン層とを備えるダブルシリコンオンインシュレータウェハを設ける工程と、
上記第１のシリコン層内にソース／ドレイン領域の第１のラインを形成し、上記第１のラインの上方にある上記第２のシリコン層内に、ソース／ドレイン領域の第２のラインを形成する工程と、
上記第１のシリコン層内に第１のビット線を設けると共に、上記第２のシリコン層内に第２のビット線を設けるために、上記ウェハの中に、上記ソース／ドレイン領域の第１のラインと、上記ソース／ドレイン領域の第２のラインとに垂直に複数のラインをエッチングする工程と、
上記第１のビット線の露出部分、および、上記第２のビット線の露出部分の上に、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層を堆積させる工程と、
上記トンネル誘電材料層、上記トラッピング材料層、および、上記ブロッキング誘電材料層をエッチングして、各第１のビット線に沿ったメモリセルからなる第１のチェーン、および、各第２のビット線に沿ったメモリセルからなる第２のチェーンを設ける工程と、
各第１のチェーン内のメモリセル、および、各第２のチェーン内のメモリセルにゲートを設けるために、エッチングされた上記ブロッキング誘電材料層の上に複数のワード線を形成する工程とを含む、ことを特徴とするメモリ製造方法。
【請求項１５】
上記複数のワード線を形成する工程は、複数の金属ワード線を形成する工程を含む、ことを特徴とする請求項１４に記載のメモリ製造方法。
【請求項１６】
上記エッチングする工程は、
上記ウェハ上にハードマスク材料層を堆積させる工程と、
上記ソース／ドレイン領域の第１のラインと上記ソース／ドレイン領域の第２のラインとに垂直なラインの中に、上記ハードマスク材料層をパターン形成する工程と、
上記ハードマスク材料によって保護されていないウェハの部分をエッチングして、上記第１のシリコン層内に上記第１のビット線を設けると共に、上記第２のシリコン層内に上記第２のビット線を設ける工程を含む、ことを特徴とする請求項１４に記載のメモリ製造方法。
【請求項１７】
上記トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層を堆積させる工程は、第１の酸化物層、窒化物層、および、第２の酸化物層を、それぞれ堆積させる工程を含む、ことを特徴とする請求項１４に記載のメモリ製造方法。
【請求項１８】
第１のシリコン層を備えるシリコンオンインシュレータウェハを設ける工程と、
上記第１のシリコン層内にソース／ドレイン領域の第１のラインを形成し、上記第１のシリコン層に、上記第１のラインの上方にあるソース／ドレイン領域の第２のラインを形成する工程と、
複数の第１のシリコン材料のラインを設けるために、上記ウェハの中に、上記ソース／ドレイン領域の第１のラインと上記ソース／ドレイン領域の第２のラインとに垂直に、複数のラインをエッチングする工程と、
各第１のシリコン材料のラインの一部を酸化させて、第１のビット線と、上記第１のビット線の上方にあり、酸化させた部分によって上記第１のビット線から絶縁されている第２のビット線とを設ける工程と、
上記第１のビット線の露出部分の上、および、上記第２のビット線の露出部分の上に、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層を堆積させる工程と、
上記トンネル誘電材料層、上記トラッピング材料層、および、上記ブロッキング誘電材料層をエッチングして、各第１のビット線に沿ったメモリセルからなる第１のチェーン、および、各第２のビット線に沿ったメモリセルからなる第２のチェーンを設ける工程と、
各第１のチェーン内のメモリセル、および、各第２のチェーン内のメモリセルに、ゲートを設けるために、エッチングされた上記ブロッキング誘電材料層の上に複数のワード線を形成する工程とを含む、ことを特徴とするメモリ製造方法。
【請求項１９】
上記複数のワード線を形成する工程は、複数の金属ワード線を形成する工程を含む、ことを特徴とする請求項１８に記載のメモリ製造方法。
【請求項２０】
上記エッチングする工程は、
上記ウェハ上にハードマスク材料層を堆積させる工程と、
上記ソース／ドレイン領域の第１のラインと上記ソース／ドレイン領域の第２のラインとに垂直なラインの中に、上記ハードマスク材料層をパターン形成する工程と、
上記ハードマスク材料層によって保護されていないウェハをエッチングして、複数の上記第１のシリコン材料のラインを設ける工程とを含む、ことを特徴とする請求項１８に記載のメモリ製造方法。
【請求項２１】
上記トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層を堆積させる工程は、第１の酸化物層、窒化物層、および、第２の酸化物層をそれぞれ堆積させる工程を含む、ことを特徴とする請求項１８に記載のメモリ製造方法。
【請求項２２】
バルクシリコンウェハを設ける工程と、
上記バルクシリコン内に、ソース／ドレイン領域の第１のラインを形成し、上記バルクシリコン内に、上記ソース／ドレイン領域の第１のラインの上方にある上記ソース／ドレイン領域の第２のラインを形成する工程と、
複数のシリコン材料のラインを設けるために、上記ウェハの中に、上記ソース／ドレイン領域の第１のラインと上記ソース／ドレイン領域の第２のラインとに垂直に、複数のラインをエッチングする工程と、
上記シリコン材料のラインの各々の第１の部分と第２の部分とを酸化させて、酸化させた上記第１の部分によって上記バルクシリコンから絶縁される第１のビット線と、上記第１のビット線の上方にあり、酸化させた上記第２の部分によって上記第１のビット線から絶縁される第２のビット線とを設ける工程と、
上記第１のビット線の露出部分の上、および、上記第２のビット線の露出部分の上に、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層を堆積させる工程と、
上記トンネル誘電材料層、上記トラッピング材料層、および、上記ブロッキング誘電材料層をエッチングして、各第１のビット線に沿ったメモリセルからなる第１のチェーン、および、各第２のビット線に沿ったメモリセルからなる第２のチェーンを設ける工程と、
各第１のチェーン内のメモリセル、および、各第２のチェーン内のメモリセルに、ゲートを設けるために、エッチングされた上記ブロッキング誘電材料層の上に複数のワード線を形成する工程とを含む、ことを特徴とするメモリデバイス製造方法。
【請求項２３】
上記複数のワード線を形成する工程は、複数の金属ワード線を形成する工程を含む、ことを特徴とする請求項２２に記載のメモリデバイス製造方法。
【請求項２４】
上記エッチングする工程は、
上記ウェハ上にハードマスク材料層を堆積させる工程と、
上記ソース／ドレイン領域の第１のラインと上記ソース／ドレイン領域の第２のラインとに垂直なラインの中に、上記ハードマスク材料層をパターン形成する工程と、
上記ハードマスク材料層によって保護されていないウェハをエッチングして、複数の上記シリコン材料のラインを設ける工程とを含む、ことを特徴とする請求項２２に記載のメモリデバイス製造方法。
【請求項２５】
上記第１のビット線と第２のビット線とを設ける工程は、上記シリコン材料のラインの各々の第１の部分と第２の部分とを同時に酸化させる工程を含む、ことを特徴とする請求項２２に記載のメモリデバイス製造方法。
【請求項２６】
上記第１のビット線と第２のビット線とを設ける工程は、上記シリコン材料のラインの各々の第１の部分と第２の部分とを連続的に酸化させる工程を含む、ことを特徴とする請求項２２に記載のメモリデバイス製造方法。
【請求項２７】
メモリを有する集積回路であって、上記メモリは、
ｆｉｎＦＥＴＳＯＮＯＳメモリセルからなる第１のチェーンと、
上記第１のチェーン上に積み重ねられ、ｆｉｎＦＥＴＳＯＮＯＳメモリセルからなる第２のチェーンと、
各々が、上記第１のチェーン内の１つのメモリセルのゲートと、上記第２のチェーン内の１つのメモリセルのゲートとに結合された複数のワード線と、
上記第１のチェーンを選択して上記第１のチェーンのメモリセルにアクセスするように構成された、第１の選択トランジスタと、
上記第２のチェーンを選択して上記第２のチェーンのメモリセルにアクセスするように構成された、第２の選択トランジスタとを含む、ことを特徴とする集積回路。
【請求項２８】
ホストと、
上記ホストに通信可能に接続されているメモリアレイとを含み、
上記メモリアレイは、
第１のＳＯＮＯＳメモリセルと、
上記第１のＳＯＮＯＳメモリセル上に積み重ねられた第２のＳＯＮＯＳメモリセルとを備える、ことを特徴とするシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
フラッシュメモリは、電気的に消去および再プログラム可能な不揮発性メモリの一種である。フラッシュメモリは、複数のブロック内において消去およびプログラム可能であり、ここでは、各ブロックは複数のメモリセルを含んでいる。各メモリセルは、情報を記憶する浮遊ゲートトランジスタを含む。各浮遊ゲートトランジスタは、１ビット以上のデータを記憶する。フラッシュメモリの一種に、ＮＡＮＤフラッシュがある。ＮＡＮＤフラッシュは、トンネル注入を利用してメモリセルにデータを書き込み、トンネル放出を利用してメモリセルからデータを消去する。ＮＡＮＤフラッシュメモリは、ブロックデバイスとしてアクセスされる。そのブロック長は、通常、５１２ビット、２０４８ビット、または、他の好適なビット数である。
【０００２】
不揮発性メモリの別の種類には、電荷トラッピングメモリ、特に、半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）メモリがある。ＳＯＮＯＳメモリセルは、一般的に、電荷トラッピング誘電体を有する標準的な金属酸化膜半導体（ＭＯＳ）トランジスタを含む。電荷トラッピング誘電体には、１データビットまたはマルチデータビットが記憶される。電荷トラッピング誘電体は、一般的に、第１の酸化物層、窒化物層、および、第２の酸化物層を含む多層構造を有している。ゲートに正バイアスをかけることによって、エミッタ−コレクタ回路からの電子が、上記第１の酸化物層をトンネルし、上記窒化物層において捕獲される。この捕獲された電子は、トランジスタの閾値電圧（Ｖｔ）を上昇させるエネルギー障壁を、エミッタとコレクタとの間に提供する。これが、データビットを記憶するために用いられる。捕獲された電子は、ゲートに負バイアスを印加することによって除去される。
【０００３】
メモリセルのプログラミングの後、読み出されるストレージトランジスタに低いゲート電圧を印加することによって、該メモリセルの状態を検出することが可能である。この電圧は、検出される状態に応じて予想される閾値電圧の間の値になるように選択される。コレクタとエミッタとの間に電流が流れる場合には、メモリセルは電子が捕獲されている状態ではないので、論理値「０」の状態に設定される。コレクタとエミッタとの間に電流が流れない場合には、上記メモリセルは捕獲された電子を有するので、論理値「１」の状態に設定される。同様に、マルチデータビットを記憶する場合は、いくつかの異なるＶｔ状態を利用することができる。
【０００４】
トランジスタの一種に、ｆｉｎＦＥＴトランジスタがある。ｆｉｎＦＥＴトランジスタとは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）マルチゲートトランジスタである。ｆｉｎＦＥＴトランジスタは、通常、シリコンオンインシュレータ（ＳＯＩ）基板上に形成される。このトランジスタのゲートは、トランジスタのチャネルの少なくとも２つの端部に配置されてマルチゲート構造を形成し、これによって、チャネル制御を改善している。
【０００５】
ＮＡＮＤフラッシュの記憶密度を増大させるために、最小加工寸法（Ｆ）を低減させている。最小加工寸法を低減させるには、複雑な加工工程を行うためのリソグラフィツールおよび加工ツールが必要であり、これらツールは、ますます高価になっている。さらに、上記トランジスタ固有のスケーリング、および、上記浮遊ゲートの容量結合も、物理的制約に達している。
【０００６】
これらの理由等により、本発明は必要である。
【０００７】
〔概要〕
一実施形態は、集積回路を提供する。該集積回路は、第１のＳＯＮＯＳメモリセル、および、第２のＳＯＮＯＳメモリセルを備える。該第２のメモリセルは、該第１のメモリセル上に積み重ねられている。
【０００８】
〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を示すものであって、図面の詳細な説明と共に、本発明の原理を説明するものである。本発明の他の実施形態、および、本発明が意図する多くの利点は、以下の詳細な説明を参照することによってより良好に理解されることは、明らかであろう。上記図面の構成要素は、互いに縮尺される必要はない。同様の参照番号は、対応する類似の部分を示すものである。
【０００９】
図１Ａは、システムの一実施形態を示すブロック図である。
【００１０】
図１Ｂは、メモリセルアレイの一実施形態を示す概略図である。
【００１１】
図２は、積層型ｆｉｎＦＥＴ半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）メモリの一実施形態を示す断面図である。
【００１２】
図３は、ダブルシリコンオンインシュレータ（ＳＯＩ）ウェハの一実施形態を示す断面図である。
【００１３】
図４は、上記ウェハ内にソース／ドレイン領域を形成し、該ウェハ内にソース／ドレインドーパントを注入した後の、該ウェハの一実施形態を示す平面図である。
【００１４】
図５Ａは、上記ウェハをエッチングした後の該ウェハの一実施形態を示す平面図である。
【００１５】
図５Ｂは、上記ウェハをエッチングした後の該ウェハの一実施形態を示す断面図である。
【００１６】
図６は、エッチングされたウェハ、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層の一実施形態を示す断面図である。
【００１７】
図７は、上記トンネル誘電材料層、上記トラッピング材料層、および、上記ブロッキング誘電材料層をエッチングした後の、上記エッチングされたウェハ、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層の一実施形態を示す断面図である。
【００１８】
図８は、ＳＯＩウェハの一実施形態を示す断面図である。
【００１９】
図９は、上記ウェハをエッチングした後の該ウェハの一実施形態を示す断面図である。
【００２０】
図１０は、上記エッチングされたウェハ、および、第１の保護材料層の一実施形態を示す断面図である。
【００２１】
図１１は、上記エッチングされたウェハ、上記第１の保護材料層、および、第１のスペーサ材料層の一実施形態を示す断面図である。
【００２２】
図１２は、上記第１の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第１のスペーサ材料層の一実施形態を示す断面図である。
【００２３】
図１３は、上記エッチングされたウェハ、上記第１の保護材料層、上記第１のスペーサ材料層、および、第２のスペーサ材料層の一実施形態を示す断面図である。
【００２４】
図１４は、上記エッチングされたウェハ、上記第１の保護材料層、上記第１のスペーサ材料、上記第２のスペーサ材料、および、第２の保護材料層の一実施形態を示す断面図である。
【００２５】
図１５は、上記第２の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、上記第１のスペーサ材料層、上記第２のスペーサ材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【００２６】
図１６は、上記第１のスペーサ材料層および上記第２のスペーサ材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【００２７】
図１７は、上記エッチングされたウェハの露出部分を酸化させた後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【００２８】
図１８は、上記ウェハをエッチングした後の該ウェハの一実施形態を示す断面図である。
【００２９】
図１９は、上記エッチングされたウェハ、および、第１のスペーサ材料層の一実施形態を示す断面図である。
【００３０】
図２０は、上記エッチングされたウェハ、上記第１のスペーサ材料層、および、第１の保護材料層の一実施形態を示す断面図である。
【００３１】
図２１は、上記第１の保護材料層、および、上記第１のスペーサ材料層をエッチングした後の、上記エッチングされたウェハ、および、該第１の保護材料層の一実施形態を示す断面図である。
【００３２】
図２２は、上記エッチングされたウェハの露出部分を酸化させた後の、上記エッチングされたウェハ、および、上記第１の保護材料層の一実施形態を示す断面図である。
【００３３】
図２３は、上記第１の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１のスペーサ材料層、および、該第１の保護材料層の一実施形態を示す断面図である。
【００３４】
図２４は、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第１の保護材料層、および、第２のスペーサ材料層の一実施形態を示す断面図である。
【００３５】
図２５は、上記第１の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、および、上記第１の保護材料層の一実施形態を示す断面図である。
【００３６】
図２６は、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第１の保護材料層、および、第３のスペーサ材料層の一実施形態を示す断面図である。
【００３７】
図２７は、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第３のスペーサ材料層、上記第１の保護材料層、および、第２の保護材料層の一実施形態を示す断面図である。
【００３８】
図２８は、上記第２の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第３のスペーサ材料層、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【００３９】
図２９は、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第３のスペーサ材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【００４０】
図３０は、上記エッチングされたウェハの露出部分を酸化させた後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【００４１】
図３１は、メモリアレイ内のメモリセルからなる上部チェーンと下部チェーンとのコンタクトの一実施形態を示す断面図である。
【００４２】
〔詳細な説明〕
以下の詳細な説明では、添付の図面を参照する。該図面は、該詳細な説明の一部を構成し、本発明が実施され得る特定の実施形態を図示するために示されるものである。これに関して、「上」、「下」、「前」、「後」、「先端」、「後端」などの方向を示す用語は、説明する図面の位置を参照する上で用いられる。本発明の実施形態での構成要素は、異なる多数の位置に配置することができるため、上記方向を示す用語は、図解の目的で用いられるのであって、決して制限されるものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ、構造的または論理的な変更がなされてもよいことを理解されたい。従って、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の範囲は、添付の請求の範囲によって定義されるものである。
【００４３】
図１Ａは、システム９０の一実施形態を示すブロック図である。システム９０は、ホスト９２、および、メモリアレイ１００を備えている。ホスト９２は、コミュニケーションリンク９４を介して通信可能にメモリアレイ１００に接続されている。ホスト９２は、コンピュータ（例えば、デスクトップ、ラップトップ、手持ちサイズの機械）、携帯用電子機器（例えば、携帯電話、携帯情報端末（ＰＤＡ）、ＭＰ３プレーヤー、ビデオプレーヤー）、または、メモリを用いる他の任意の好適なデバイスを有している。メモリアレイ１００は、ホスト９２用のメモリを提供する。一実施形態では、メモリアレイ１００は、積層型の半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）メモリを含む。
【００４４】
図１Ｂは、メモリセル１００のアレイの一実施形態を示す概略図である。メモリセル１００のアレイは、第１のビット線選択線１０４、第１のビット線選択トランジスタ１１０、第２のビット線選択線１０８、第２のビット線選択トランジスタ１１２、ビット線１０２、ワード線１０６、および、メモリセル１１４を含む。各メモリセル１１４は、少なくとも２つのｆｉｎＦＥＴ半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）メモリセルからなる積層内の、上部または下部のｆｉｎＦＥＴＳＯＮＯＳメモリセルである。第１のビット線１０２に結合された複数のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなる第１のチェーンは、第２のビット線１０２に結合された複数のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなる第２のチェーンの上部に積み重ねられている。これら積み重ねられた、複数のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなる第１のチェーンおよび第２のチェーンは、１つの共通のワード線１０６を共有している。
【００４５】
ここで用いるように、「ＳＯＮＯＳ」という用語は総称的に用いるものであり、同様の機能を提供するために同様の方法で配置された好適な任意の材料を含むと同時に、半導体−酸化物−窒化物−酸化物−半導体材料に限定されるものではない。例えば、「ＳＯＮＯＳ」は、半導体−高誘電率誘電体−窒化物−高誘電率誘電体−金属素材を含んでも良い。
【００４６】
ここで用いるように、「電気的に結合された」という表現は、部材同士が直接結合される必要があることを意味するように意図されたものではなく、「電気的に結合された」部材間に介在部材が設けられていてもよい。
【００４７】
各第１のビット線選択トランジスタ１１０のゲートは、第１のビット線選択線１０４のビット線選択信号を受信する。各第１のビット線選択トランジスタ１１０のソース／ドレイン経路の一端は、共通部分、または、グランド１１２に電気的に結合されている。各第１のビット線選択トランジスタ１１０のソース／ドレイン経路の他端は、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなるチェーン内の第１のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のソース／ドレイン経路の一端に電気的に結合されている。各チェーン内の各ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のソース／ドレイン経路は、該チェーン内の別のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のソース／ドレイン経路に電気的に結合されている。各ｆｉｎＦＥＴＳＯＮＯＳトランジスタ１１４のゲートは、ワード線１０６のワード線選択信号を受信する。各チェーン内の終端のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のソース／ドレイン経路は、第２のビット線選択トランジスタ１１２のソース／ドレイン経路に電気的に結合されている。各第２のビット線選択トランジスタ１１２のソース／ドレイン経路の他端は、ビット線１０２に電気的に結合されている。各第２のビット線選択トランジスタ１１２のゲートは、第２のビット線選択線１０８のビット線選択信号を受信する。
【００４８】
メモリアレイ１００は、ＮＡＮＤ型ｆｉｎＦＥＴＳＯＮＯＳメモリアレイを提供する。読み出しアクセスまたは書き込みアクセスのためにｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４にアクセスする場合、選択すべきｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４用のビット線１０２は、第１および第２のビット線選択トランジスタ１１０、１１２の各々をアクティブにすることによって選択される。読み出し動作中には、選択されたｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４用のワード線１０６を除く全てのワード線１０６は、選択されていないｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４をパスモード（pass mode）に設定するために、アクティブにされる。選択されたｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４用のワード線１０６は、この選択されたｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４内に記憶されたデータ値を読み出すために、アクティブにされる。このデータ信号は、選択されたｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４と選択されたビット線１０２との間のチェーン内の選択されていないｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４を介して、選択されたビット線に移動する。書き込み動作中には、全ワード線１０６は、選択されたメモリセル１１４からなるチェーンに沿った各ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４内に記憶されたデータを消去するために、アクティブにされる。選択された複数のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４は、その後バイアスをかけられて、少なくとも１データビットが、この選択されたｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４に書き込まれる。
【００４９】
図２は、積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０の一実施形態を示す断面図である。積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０は、基板１３２、第１の酸化物層１３４ａ、第１のビット線１３６ａ、第２の酸化物層１３４ｂ、第２のビット線１３６ｂ、ハードマスク材料層１３８、トンネル誘電材料層１４０、トラッピング材料層１４２、ブロッキング誘電材料層１４４、および、ワード線１４６を備えている。基板１３２は、第１の酸化物層１３４ａに接している。第１の酸化物層１３４ａは、第１のビット線１３６ａに接している。第１のビット線１３６ａは、第２の酸化物層１３４ｂに接している。第２の酸化物層１３４ｂは、第２のビット線１３６ｂに接している。第２のビット線１３６ｂは、ハードマスク材料層１３８に接している。第１の酸化物層１３４ａ、第１のビット線１３６ａ、第２の酸化物層１３４ｂ、第２のビット線１３６ｂ、および、ハードマスク材料層１３８の側壁は、トンネル誘電材料層１４０に接している。トンネル誘電材料層１４０は、トラッピング材料層１４２に接している。トラッピング材料層１４２は、ブロッキング誘電材料層１４４に接している。ブロッキング誘電材料層１４４は、ワード線１４６に接している。
【００５０】
一実施形態では、基板１３２は、バルクシリコンまたは他の好適な基板材料を含む。第１の酸化物層１３４ａおよび第２の酸化物層１３４ｂは、ＳｉＯ２または他の好適な誘電材料を含む。第１の酸化物層１３４ａは、メモリセルの各積層内の下部のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４を、基板１３２から絶縁している。第２の酸化物層１３４ｂは、この下部のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４を、メモリセルの各積層内の上部のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４から絶縁している。
【００５１】
ハードマスク材料層１３８は、ＳｉＮまたは他の好適なハードマスク材料を含む。ハードマスク材料層１３８は、第１の酸化物層１３４ａ、第１のビット線１３６ａ、第２の酸化物層１３４ｂ、および、第２のビット線１３６ｂを形成するために用いられる。ハードマスク材料層１３８はさらに、第２のビット線１３６ｂをワード線１４６から絶縁している。
【００５２】
一実施形態では、第１のビット線１３６ａおよび第２のビット線１３６ｂは、シリコン領域、およびドープされたシリコン領域を含む。ドープされたシリコン領域は、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のソース／ドレイン領域となる。各ソース／ドレイン領域は、１つのチェーン内の隣接する２つのｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４に共有されている。非ドープのシリコン領域は、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のチャネル領域となる。
【００５３】
一実施形態では、トンネル誘電材料層１４０は、酸化物（例えばＳｉＯ２）または他の好適なトンネル誘電材料を含む。トラッピング材料層１４２は、窒化物（例えば、ＳｉＮ）または他の好適なトラッピング材料を含む。ブロッキング誘電材料層１４４は、酸化物（例えば、ＳｉＯ２）または他の好適なブロッキング誘電材料を含む。トラッピング材料層１４２は、各ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４ごとに１データビット以上を記憶する。各ワード線１４６は、ポリシリコン、金属、または、他の好適な材料を含み、各ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４用のゲートを形成する。
【００５４】
積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０は、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなる複数のチェーンを含む。ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなる下部チェーンは、各第１のビット線１３６ａに沿って形成されており、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４からなる上部チェーンは、各第２のビット線１３６ｂに沿って形成されている。２つ以上のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４を積み重ねることによって、典型的なフラッシュメモリデバイスと比べて、クリティカル・ディメンジョンがより緩和して、有効な記憶密度が増大する。
【００５５】
以下の図３〜図７は、図２に関連して既に図解した積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０を製造するための一実施形態を示す図である。
【００５６】
図３は、ダブルシリコンオンインシュレータ（ＳＯＩ）ウェハ１５０の一実施形態を示す断面図である。ダブルＳＯＩウェハ１５０は、バルクシリコン層１３２、第１の埋め込み酸化物（ＢＯＸ）層１３５ａ、第１のシリコン層１３７ａ、第２のＢＯＸ層１３５ｂ、および、第２のシリコン層１３７ｂを有している。一実施形態では、ダブルＳＯＩウェハ１５０は、ウェハ溶融によって製造される。他の実施形態では、ダブルＳＯＩウェハ１５０は、他の好適な技術を用いて製造される。
【００５７】
図４は、ウェハ１５０内にソース／ドレイン領域１５４を形成し、ウェハ１５０内にソース／ドレインドーパントを注入した後の、ウェハ１５０の一実施形態を示す平面図である。ラインリソグラフィを用いて、フォトレジストのような保護材料を含むライン１５２を、ウェハ１５０の上面に形成する。ライン１５４が、ウェハ１５０の上面の露出部分である。ウェハ１５０の露出部分１５４の中に、ソース／ドレインドーパントを注入する。ソース／ドレインドーパントは、第１のシリコン層１３７ａおよび第２のシリコン層１３７ｂの中に、様々なエネルギー準位で注入されて、下部および上部のｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４の均一な性能が実現される。
【００５８】
図５Ａは、ウェハ１５０をエッチングした後の、ウェハ１５０の一実施形態を示す平面図である。ライン１５２の保護材料を除去する。その後、ウェハ１５０の上に、ＳｉＮまたは他の好適なハードマスク材料のようなハードマスク材料を堆積させて、ハードマスク材料層を設ける。ハードマスク材料層は、化学気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、プラズマ気相成長法（ＰＶＤ）、ジェット気相成長法（ＪＶＤ）、または、他の好適な堆積技術を用いて堆積される。
【００５９】
ラインリソグラフィを用いて、ライン１５４に垂直なライン１６０を形成する。ライン１６０は、上記ハードマスク材料層を部分的に露出させる。このハードマスク材料層の露出部分と、該ハードマスク材料層の露出部分の下層にある、第２のシリコン層１３７ｂ、第２のＢＯＸ層１３５ｂ、第１のシリコン層１３７ａ、および、第１のＢＯＸ層１３５ａの部分とをエッチングする。エッチングの後、該ハードマスク材料層の保護された部分の下層にある、第２のシリコン層１３７ｂ、第２のＢＯＸ層１３５ｂ、第１のシリコン層１３７ａ、および、第１のＢＯＸ層１３５ａの部分が、１５６で示されるソース／ドレイン領域、および、１５８で示されるチャネル領域となる。
【００６０】
図５Ｂは、ウェハ１５０をエッチングした後の、ウェハ１５０の一実施形態を示す断面図である。上記ハードマスク材料層の露出部分と、該ハードマスク材料層の露出部分の下層にある、第２のシリコン層１３７ｂ、第２のＢＯＸ層１３５ｂ、第１のシリコン層１３７ａ、および、第１のＢＯＸ層１３５ａの部分とをエッチングして、開口部１６０を設ける。開口部１６０は、ウェハ１５０を、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のための上部領域と下部領域とからなる複数のチェーンに分割する。上記ハードマスク材料層およびウェハ１５０をエッチングして、図２に関連して既に図解した、ハードマスク材料層１３８、第２のビット線１３６ｂ、第２の酸化物層１３４ｂ、第１のビット線１３６ａ、および第１の酸化物層１３４ａを設ける。
【００６１】
図６は、エッチングされたウェハ１５０、トンネル誘電材料層１４０ａ、トラッピング材料層１４２ａ、および、ブロッキング誘電材料層１４４ａを示す断面図である。基板１３２と、第１の酸化物層１３４ａと、第１のビット線１３６ａと、第２の酸化物層１３４ｂと、第２のビット線１３６ｂと、ハードマスク材料層１３８との露出部分の上に、酸化物（例えばＳｉＯ２、ＨｆＯ）または他の好適なトンネル誘電材料のようなトンネル誘電材料を成長させるか、または、コンフォーマルに堆積させて、トンネル誘電材料層１４０ａを設ける。トンネル誘電材料層１４０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００６２】
トンネル誘電材料層１４０ａの上に、窒化物（例えばＳｉＮ）、酸化物（例えばＡｌ２Ｏ３）または他の好適なトラッピング材料のようなトラッピング材料をコンフォーマルに堆積させて、トラッピング材料層１４２ａを設ける。トラッピング材料層１４２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００６３】
トラッピング層１４２ａの上に、酸化物（例えばＳｉＯ２、ＨｆＯ）または他の好適なブロッキング誘電材料のようなブロッキング誘電材料を堆積させて、ブロッキング誘電材料層１４４ａを設ける。ブロッキング誘電材料層１４４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００６４】
図７は、トンネル誘電材料層１４０ａ、トラッピング材料層１４２ａ、および、ブロッキング誘電材料層１４４ａをエッチングした後の、エッチングされたウェハ１５０、トンネル誘電材料層１４０、トラッピング材料層１４２、および、ブロッキング誘電材料層１４４の一実施形態を示す断面図である。ブロッキング誘電材料層１４４ａ、トラッピング材料層１４２ａ、および、トンネル誘電材料層１４０ａをエッチングして、ハードマスク１３８および基板１３２を露出させて、図２に関連して既に図解した、トンネル誘電材料層１４０、トラッピング材料層１４２、および、ブロッキング誘電材料層１４４を設ける。
【００６５】
ハードマスク材料層１３８と、ブロッキング誘電材料層１４４と、トラッピング材料層１４２と、トンネル誘電材料層１４０と、基板１３２との露出部分の上に、ワード線およびゲート材料を堆積させる。ワード線およびゲート材料は、例えば、ポリシリコン、金属、または、他の好適なワード線とゲート材料である。ワード線およびゲート材料をパターン形成およびエッチングして、図２に関連して既に図解した、ワード線１４６、および、ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０を設ける。
【００６６】
以下の図８〜図１７は、図２に関連して既に図解した積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０の製造するための他の一実施形態を示す図である。
【００６７】
図８は、ＳＯＩウェハ１５１の一実施形態を示す断面図である。ＳＯＩウェハ１５１は、バルクシリコン層１３２、第１のＢＯＸ層１３５ａ、および、第１のシリコン層１３７ａを有している。ウェハ１５１の第１のシリコン層１３７ａ内には、図４に関連して既に図解したウェハ１５０内に形成されるソース／ドレイン領域と同様に、ソース／ドレイン領域が形成される。ウェハ１５１の上には、ハードマスク材料層が堆積され、図５Ａに関連して既に図解したウェハ１５０上のパターン形成されたハードマスク材料層と同様にパターン形成される。
【００６８】
図９は、ウェハ１５１をエッチングした後のウェハ１５１の一実施形態を示す断面図である。ハードマスク材料層の露出部分、および、該ハードマスク材料層の露出部分の下層にある第１のシリコン層１３７ａの部分をエッチングして、開口部１６０を設ける。開口部１６０は、ウェハ１５１を、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のための領域からなる複数のチェーンに分割する。ウェハ１５１をエッチングして、ハードマスク材料層１３８、および、シリコン部１３９を設ける。
【００６９】
図１０は、エッチングされたウェハ１５１、および、第１の保護材料層１７０ａの一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９と、第１の酸化物層１３５ａとの露出部分の上に、ＳｉＮまたは他の好適な保護材料のような保護材料をコンフォーマルに堆積させて、第１の保護材料層１７０ａを設ける。保護材料層１７０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００７０】
図１１は、エッチングされたウェハ１５１、第１の保護材料層１７０ａ、および、第１のスペーサ材料層１７２の一実施形態を示す断面図である。保護材料層１７０ａの上に、酸化物（例えばＳｉＯ２）または他の好適なスペーサ材料のようなスペーサ材料を堆積させる。スペーサ材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。スペーサ材料を凹状に窪ませながらエッチングして、スペーサ材料層１７２を設ける。
【００７１】
図１２は、第１の保護材料層１７０ａをエッチングした後の、エッチングされたウェハ１５１、第１の保護材料層１７０ｂ、および、スペーサ材料層１７２の一実施形態を示す断面図である。第１の保護材料層１７０ａを、ウェットエッチング、等方性ドライエッチング、または、他の好適なエッチングを用いてエッチングして、第１の保護材料層１７０ｂを設ける。第１の保護材料層１７０ｂの露出した上端部が、後のプロセスステップにおいて形成される第１のビット線１３６ａの高さを決定する。
【００７２】
図１３は、エッチングされたウェハ１５１、第１の保護材料層１７０ｂ、第１のスペーサ材料層１７２、および、第２のスペーサ材料層１７４の一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９と、第１のスペーサ材料層１７２と、第１の保護材料層１７０ｂとの露出部分の上に、酸化物（例えばＳｉＯ２）または他の好適なスペーサ材料のようなスペーサ材料を堆積させる。この第２のスペーサ材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。第２のスペーサ材料を凹状に窪ませながらエッチングして、スペーサ材料層１７４を設ける。スペーサ材料層１７４の高さが、後のプロセスステップにおいて形成される第２の酸化物層１３４ｂの高さを決定する。
【００７３】
図１４は、エッチングされたウェハ１５１、第１の保護材料層１７０ｂ、第１のスペーサ材料層１７２、第２のスペーサ材料層１７４、および、第２の保護材料層１７６ａの一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９と、第２のスペーサ材料層１７４との露出部分の上に、ＳｉＮまたは他の好適な保護材料のような保護材料をコンフォーマルに堆積させて、第２の保護材料層１７６ａを設ける。第２の保護材料層１７６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００７４】
図１５は、第２の保護材料層１７６ａをエッチングした後の、エッチングされたウェハ１５１、第１の保護材料層１７０ｂ、第１のスペーサ材料層１７２、第２のスペーサ材料層１７４、および、第２の保護材料層１７６ｂの一実施形態を示す断面図である。第２の保護材料層１７６ａをエッチングして、第２のスペーサ材料層１７４を露出させる。一実施形態では、ドライエッチングバックまたは他の好適なエッチングによって、第２のスペーサ材料層１７４を露出させる。
【００７５】
図１６は、第１のスペーサ材料層１７２、および、第２のスペーサ材料層１７４をエッチングした後の、エッチングされたウェハ１５１、第１の保護材料層１７０ｂ、および、第２の保護材料層１７６ｂを示す断面図である。第１のスペーサ材料層１７２、および、第２のスペーサ材料層１７４を除去して、シリコン部１３９の部分１７８を露出させる。この露出部分１７８は、後のプロセスステップにおいて形成される第２の酸化物層１３４ｂの領域を決定する。
【００７６】
図１７は、シリコン部１３９の露出部分１７８を酸化させた後の、エッチングされたウェハ１５１、第１の保護材料層１７０ｂ、および、第２の保護材料層１７６ｂの一実施形態を示す断面図である。シリコン部１３９の露出部分１７８を酸化させて、図２に関連して既に図解した、第１のビット線１３６ａ、第２の酸化物層１３４ｂ、および、第２のビット線１３６ｂを設ける。その後、第１の保護材料層１７０ｂ、および、第２の保護材料層１７６ｂを除去して、この製造プロセスを、図６の冒頭部分で既に図解したように継続する。
【００７７】
以下の図１８〜図２２は、図２に関連して既に図解した積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０を製造するための他の一実施形態を示す図である。
【００７８】
図１８は、ウェハ１５３をエッチングした後のウェハ１５３の一実施形態を示す断面図である。本実施形態では、バルクシリコンウェハ１５３を用いて、積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０を製造する。ウェハ１５３のバルクシリコン内には、図４に関連して既に図解したウェハ１５０内に形成されたソース／ドレイン領域と同様に、ソース／ドレイン領域を形成する。ウェハ１５３の上には、ハードマスク材料層を堆積させ、図５Ａに関連して既に図解したウェハ１５０上のパターン形成されたハードマスク材料層と同様にパターン形成する。
【００７９】
上記ハードマスク材料層の露出部分、および、該ハードマスク材料層の露出部分の下層にあるバルクシリコンの部分をエッチングして、開口部１６０を設ける。開口部１６０は、ウェハ１５３を、ｆｉｎＦＥＴＳＯＮＯＳメモリセル１１４のための領域からなる複数のチェーンに分割する。ウェハ１５３をエッチングして、ハードマスク材料層１３８、および、シリコン部１３９ａを設けると同時に、基板１３２をそのままの状態で残す。
【００８０】
図１９は、エッチングされたウェハ１５３、第１のスペーサ材料層１８０の一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９ａと、基板１３２との露出部分の上に、酸化物（例えばＳｉＯ２）または他の好適なスペーサ材料のようなスペーサ材料を堆積させる。該スペーサ材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。該スペーサ材料を、凹状に窪ませるエッチング、エッチングバック、または、他の好適なエッチングを用いてエッチングして、スペーサ材料層１８０を設ける。
【００８１】
図２０は、エッチングされたウェハ１５３、第１のスペーサ材料層１８０、および、第１の保護材料層１８２ａの一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９ａと、第１のスペーサ材料層１８０との露出部分の上に、ＳｉＮまたは他の好適な保護材料のような保護材料をコンフォーマルに堆積させて、第１の保護材料層１８２ａを設ける。第１の保護材料層１８２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００８２】
図２１は、第１の保護材料層１８２ａ、および、第１のスペーサ材料層１８０をエッチングした後の、エッチングされたウェハ１５３、および、第１の保護材料層１８２ｂの一実施形態を示す断面図である。第１の保護材料層１８２ａを、スペーサ反応性イオンエッチング、または、他の好適なエッチングを用いてエッチングして、ハードマスク材料層１３８、および、第１のスペーサ材料層１８０を露出させる。第１のスペーサ材料層１８０を、ウェットエッチング、または、他の好適なエッチングを用いて除去して、シリコン部１３９ａの部分１８３、および、基板１３２を露出させる。
【００８３】
図２２は、シリコン部１３９ａの露出部分１８３、および、基板１３２を酸化させた後の、エッチングされたウェハ１５３、および、第１の保護材料層１８２ｂの一実施形態を示す断面図である。シリコン部１３９ａの露出部分１８３を酸化させて、図９に関連して既に図解したシリコン部１３９、および、図２に関連して既に図解した第１の酸化物層１３４ａと同様に、シリコン部１３９を設ける。その後、第１の保護材料層１８２ｂを除去して、この製造プロセスを、図１０の冒頭部分で既に図解したように継続する。
【００８４】
以下の図２３〜図３０は、図２に関連して既に図解した積層型ｆｉｎＦＥＴＳＯＮＯＳメモリ１３０を製造するための他の一実施形態を示す図である。
【００８５】
図２３は、図２１に関連して既に図解した第１の保護材料層１８２ａをエッチングした後の、エッチングされたウェハ１５３、第１の保護材料層１８２ｂ、および、第１のスペーサ材料層１８０の一実施形態を示す断面図である。本実施形態では、ウェハ１５３を図１８〜図２１に関連して既に図解したように加工するが、本実施形態における第１のスペーサ材料層１８０をエッチングしない点が異なっている。
【００８６】
図２４は、エッチングされたウェハ１５３、第１の保護材料層１８２ｂ、第１のスペーサ材料層１８０、および、第２のスペーサ材料層１８４を示す断面図である。ハードマスク材料層１３８と、第１の保護材料層１８２ｂと、第１のスペーサ材料層１８０との露出部分の上に、酸化物(例えばＳｉＯ２)または他の好適なスペーサ材料のようなスペーサ材料を堆積させる。該スペーサ材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。該スペーサ材料を凹状に窪ませるエッチング、エッチングバック、または、他の好適なエッチングを用いてエッチングして、第２のスペーサ材料層１８４を設ける。
【００８７】
図２５は、第１の保護材料層１８２ｂをエッチングした後の、エッチングされたウェハ１５３、第１のスペーサ材料層１８０、第２のスペーサ材料層１８４、および、第１の保護材料層１８２ｃの一実施形態を示す断面図である。第１の保護材料層１８２ｂをエッチングして、シリコン部１３９ａを部分的に露出させ、第１の保護材料層１８２ｃを設ける。
【００８８】
図２６は、エッチングされたウェハ１５３、第１のスペーサ材料層１８０、第２のスペーサ材料層１８４、第１の保護材料層１８２ｃ、および、第３のスペーサ材料層１８６の一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９ａと、第１の保護材料層１８２ｃと、第２のスペーサ材料層１８４との露出部分の上に、酸化物（例えばＳｉＯ２）または他の好適なスペーサ材料のようなスペーサ材料を堆積させる。該スペーサ材料は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。該スペーサ材料を凹状に窪ませるエッチング、エッチングバック、または、他の好適なエッチングを用いてエッチングして、第３のスペーサ材料層１８６を設ける。
【００８９】
図２７は、エッチングされたウェハ１５３、第１のスペーサ材料層１８０、第２のスペーサ材料層１８４、第３のスペーサ材料層１８６、第１の保護材料層１８２ｃ、および、第２の保護材料層１８８ａの一実施形態を示す断面図である。ハードマスク材料層１３８と、シリコン部１３９ａと、第３のスペーサ材料層１８６との露出部分の上に、ＳｉＮまたは他の好適な保護材料のような保護材料をコンフォーマルに堆積させて、第２の保護材料層１８８ａを設ける。第２の保護材料層１８８ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または、他の好適な堆積技術を用いて堆積される。
【００９０】
図２８は、第２の保護材料層１８８ａをエッチングした後の、エッチングされたウェハ１５３、第１のスペーサ材料層１８０、第２のスペーサ材料層１８４、第３のスペーサ材料層１８６、第１の保護材料層１８２ｃ、および、第２の保護材料層１８８ｂの一実施形態を示す断面図である。第２のスペーサ材料層１８８ａを、スペーサ反応性イオンエッチング、または、他の好適なエッチングを用いてエッチングして、ハードマスク１３８の上面、および、第３のスペーサ材料層１８６の上面を露出させ、第２の保護材料層１８８ｂを設ける。
【００９１】
図２９は、第１のスペーサ材料層１８０、第２のスペーサ材料層１８４、および、第３のスペーサ材料層１８６をエッチングした後の、エッチングされたウェハ１５３、第１の保護材料層１８２ｃ、および、第２の保護材料層１８８ｂの一実施形態を示す断面図である。第１のスペーサ材料層１８０、第２のスペーサ材料層１８４、および、第３のスペーサ材料層１８６を、ウェットエッチングまたは他の好適なエッチングを用いて除去して、シリコン部１３９ａの部分１７８、１８３、および基板１３２を露出させる。
【００９２】
図３０は、シリコン部１３９ａの部分１７８、１８３、および基板１３２を酸化させた後の、エッチングされたウェハ１５３、第１の保護材料層１８２ｃ、および、第２の保護材料層１８８ｂの一実施形態を示す断面図である。シリコン部１３９ａの露出部分１７８、１８３、および、基板１３２を酸化させて、図２に関連して既に図解した、第１の酸化物層１３４ａ、第１のビット線１３６ａ、第２の酸化物層１３４ｂ、および、第２のビット線１３６ｂを設ける。その後、第１の保護材料層１８２ｃ、第２の保護材料層１８８ｂを除去して、この製造工程を、図６の冒頭で既に図解したように継続する。
【００９３】
図３１は、第１のビット線１３６ａへのコンタクト１９０ａ、および、第２のビット線１３６ｂへのコンタクト１９０ｂの一実施形態を示す断面図である。ビット線１３６ａは、コンタクト１９０ａに電気的に結合されている。コンタクト１９０ａは、ビット線１０２ａに電気的に結合されている。ビット線１３６ｂは、コンタクト１９０ｂに電気的に結合されている。コンタクト１９０ｂは、ビット線１０２ｂに電気的に結合されている。ビット線１３６ａは、ビット線１３６ｂよりも長いので、コンタクト１９０ａは、ビット線１３６ｂおよびコンタクト１９０ｂから電気的に絶縁されている。
【００９４】
本発明の実施形態は、積層型ｆｉｎＦＥＴＳＯＮＯＳメモリを提供するものである。２つ以上のｆｉｎＦＥＴＳＯＮＯＳメモリセルは、互いの上面上に積み重なっており、１つの共通のワード線を共有している。上記積層型ｆｉｎＦＥＴＳＯＮＯＳメモリは、典型的なフラッシュメモリデバイスと比べてより緩和されたクリティカル・ディメンジョンを用いると同時に、メモリの記憶密度を増大させる。
【００９５】
本明細書において、特定の実施形態について説明したが、本発明の範囲から逸脱することなく、図解した特定の実施形態を、様々な代替例、および／または、均等な実施の形態に置き換えても良いことは、当業者には明らかであろう。本願は、本明細書において説明する特定の実施形態の任意の適応、または、任意の変更例を対象とすることを意図するものである。従って、本発明は、特許請求の範囲、および、それに相当するものによってのみ、限定されることを意図するものである。
【図面の簡単な説明】
【００９６】
【図１Ａ】システムの一実施形態を示すブロック図である。
【図１Ｂ】メモリセルアレイの一実施形態を示す概略図である。
【図２】積層型ｆｉｎＦＥＴ半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）メモリの一実施形態を示す断面図である。
【図３】ダブルシリコンオンインシュレータ（ＳＯＩ）ウェハの一実施形態を示す断面図である。
【図４】上記ウェハ内にソース／ドレイン領域を形成し、該ウェハ内にソース／ドレインドーパントを注入した後の、該ウェハの一実施形態を示す平面図である。
【図５Ａ】上記ウェハをエッチングした後の該ウェハの一実施形態を示す平面図である。
【図５Ｂ】上記ウェハをエッチングした後の該ウェハの一実施形態を示す断面図である。
【図６】エッチングされたウェハ、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層の一実施形態を示す断面図である。
【図７】上記トンネル誘電材料層、上記トラッピング材料層、および、上記ブロッキング誘電材料層をエッチングした後の、上記エッチングされたウェハ、トンネル誘電材料層、トラッピング材料層、および、ブロッキング誘電材料層の一実施形態を示す断面図である。
【図８】ＳＯＩウェハの一実施形態を示す断面図である。
【図９】上記ウェハをエッチングした後の該ウェハの一実施形態を示す断面図である。
【図１０】上記エッチングされたウェハ、および、第１の保護材料層の一実施形態を示す断面図である。
【図１１】上記エッチングされたウェハ、上記第１の保護材料層、および、第１のスペーサ材料層の一実施形態を示す断面図である。
【図１２】上記第１の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第１のスペーサ材料層の一実施形態を示す断面図である。
【図１３】上記エッチングされたウェハ、上記第１の保護材料層、上記第１のスペーサ材料層、および、第２のスペーサ材料層の一実施形態を示す断面図である。
【図１４】上記エッチングされたウェハ、上記第１の保護材料層、上記第１のスペーサ材料、上記第２のスペーサ材料、および、第２の保護材料層の一実施形態を示す断面図である。
【図１５】上記第２の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、上記第１のスペーサ材料層、上記第２のスペーサ材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【図１６】上記第１のスペーサ材料層および上記第２のスペーサ材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【図１７】上記エッチングされたウェハの露出部分を酸化させた後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【図１８】上記ウェハをエッチングした後の該ウェハの一実施形態を示す断面図である。
【図１９】上記エッチングされたウェハ、および、第１のスペーサ材料層の一実施形態を示す断面図である。
【図２０】上記エッチングされたウェハ、上記第１のスペーサ材料層、および、第１の保護材料層の一実施形態を示す断面図である。
【図２１】上記第１の保護材料層、および、上記第１のスペーサ材料層をエッチングした後の、上記エッチングされたウェハ、および、該第１の保護材料層の一実施形態を示す断面図である。
【図２２】上記エッチングされたウェハの露出部分を酸化させた後の、上記エッチングされたウェハ、および、上記第１の保護材料層の一実施形態を示す断面図である。
【図２３】上記第１の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１のスペーサ材料層、および、該第１の保護材料層の一実施形態を示す断面図である。
【図２４】上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第１の保護材料層、および、第２のスペーサ材料層の一実施形態を示す断面図である。
【図２５】上記第１の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、および、上記第１の保護材料層の一実施形態を示す断面図である。
【図２６】上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第１の保護材料層、および、第３のスペーサ材料層の一実施形態を示す断面図である。
【図２７】上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第３のスペーサ材料層、上記第１の保護材料層、および、第２の保護材料層の一実施形態を示す断面図である。
【図２８】上記第２の保護材料層をエッチングした後の、上記エッチングされたウェハ、上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第３のスペーサ材料層、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【図２９】上記第１のスペーサ材料層、上記第２のスペーサ材料層、上記第３のスペーサ材料層をエッチングした後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【図３０】上記エッチングされたウェハの露出部分を酸化させた後の、上記エッチングされたウェハ、上記第１の保護材料層、および、上記第２の保護材料層の一実施形態を示す断面図である。
【図３１】メモリアレイ内のメモリセルからなる上部チェーンと下部チェーンとのコンタクトの一実施形態を示す断面図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【外国語明細書】
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