(57)【要約】【課題】  製造過程で発生するウェハー及び半導体チップの歪み及びクラックを抑制することで、製造歩留まりの低下を防止する。【解決手段】  スタックパッケージは、ボンディングパッド形成面が向かい合うように配置された第１及び第２半導体チップと、前記第１半導体チップ及び第２半導体チップ内にそれぞれ形成された多数のスルーシリコンビアと、前記第１半導体チップと第２半導体チップの各ボンディングパッド形成面上に、対応するスルーシリコンビアとボンディングパッドとを連結するようにそれぞれ形成されて、互いにコンタクトされた多数の再配線と、を含む。【選択図】  図５
2009010312.tif 000002
【特許請求の範囲】
【請求項１】
ボンディングパッド形成面が向かい合うように配置された第１及び第２半導体チップと、
前記第１半導体チップ及び第２半導体チップ内にそれぞれ形成された多数のスルーシリコンビアと、
前記第１半導体チップ及び第２半導体チップの各ボンディングパッド形成面上に、対応するスルーシリコンビアとボンディングパッドとを連結するようにそれぞれ形成されて、互いにコンタクトされた多数の再配線と、
を含むことを特徴とするスタックパッケージ。
【請求項２】
前記スルーシリコンビアと再配線は、一体に形成されることを特徴とする請求項１に記載のスタックパッケージ。
【請求項３】
前記スルーシリコンビア及び再配線はスズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成されることを特徴とする請求項１に記載のスタックパッケージ。
【請求項４】
前記第１半導体チップの再配線と第２半導体チップの再配線は、異方性導電フィルムまたは半田ペーストによって互いにコンタクトされることを特徴とする請求項１に記載のスタックパッケージ。
【請求項５】
前記第１半導体チップと第２半導体チップとの間の空間に充填された充填材をさらに含むことを特徴とする請求項１に記載のスタックパッケージ。
【請求項６】
前記スタックされた第１及び第２半導体チップが付着する基板をさらに含むことを特徴とする請求項１に記載のスタックパッケージ。
【請求項７】
上方に配置される第１半導体チップまたは第２半導体チップ上に形成されたキャッピング膜をさらに含むことを特徴とする請求項６に記載のスタックパッケージ。
【請求項８】
少なくとも二つ以上がスタックされたパッケージユニットを含み、
前記パッケージユニットは、
ボンディングパッド形成面が向かい合うように配置された第１及び第２半導体チップと、
前記第１半導体チップ及び第２半導体チップ内にそれぞれ形成された多数のスルーシリコンビアと、
前記第１半導体チップ及び第２半導体チップの各ボンディングパッドの形成面上に、対応するスルーシリコンビアとボンディングパッドとを連結するようにそれぞれ形成されて、互いにコンタクトされた多数の再配線と、を含み、
前記パッケージユニットは前記スルーシリコンビアが互いにコンタクトされるようにスタックされることを特徴とするスタックパッケージ。
【請求項９】
前記スルーシリコンビアと再配線は、一体に形成されることを特徴とする請求項８に記載のスタックパッケージ。
【請求項１０】
前記スルーシリコンビア及び再配線は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成されることを特徴とする請求項８に記載のスタックパッケージ。
【請求項１１】
前記パッケージユニット内の再配線及び前記スタックされたパッケージユニット内のスルーシリコンビアは、異方性導電フィルムまたは半田ペーストによって互いにコンタクトされることを特徴とする請求項８に記載のスタックパッケージ。
【請求項１２】
前記パッケージユニット内の第１半導体チップと第２半導体チップとの間の空間、及び前記スタックされたパッケージユニットの間の空間に充填された充填材をさらに含むことを特徴とする請求項８に記載のスタックパッケージ。
【請求項１３】
前記スタックされたパッケージユニットが付着する基板をさらに含むことを特徴とする請求項８に記載のスタックパッケージ。
【請求項１４】
前記スタックされたパッケージユニットのうちの、最上部のパッケージユニットの上部半導体チップ上に形成されたキャッピング膜をさらに含むことを特徴とする請求項１１に記載のスタックパッケージ。
【請求項１５】
多数のボンディングパッドを具備した半導体チップを含む第１及び第２ウェハーそれぞれに、前記各第１及び第２ウェハーを貫通しない深さで多数の溝を形成する工程と、
前記第１及び第２ウェハーの各溝内にスルーシリコンビアを形成すると共に、前記各スルーシリコンビアとこれに対応するボンディングパッドとを連結する再配線を形成する工程と、
前記第１及び第２ウェハーを、対応する再配線が互いにコンタクトされるように付着する工程と、
前記第１及び第２ウェハーに形成されたスルーシリコンビアが露出するように前記第１及び第２ウェハーの下面をそれぞれグラインディングする工程と、
前記付着した第１及び第２ウェハーをチップレベルで切断して多数のパッケージユニットを形成する工程と、
を含むことを特徴とするスタックパッケージの製造方法。
【請求項１６】
前記スルーシリコンビア及び再配線を形成する工程は、
前記第１及び第２ウェハーに形成された各溝の側壁に絶縁膜を形成する工程と、
前記絶縁膜を含む各ウェハー上に金属シード膜を形成する工程と、
前記各溝の内部が充填されるように前記金属シード膜上に金属膜を形成する工程と、
前記金属膜及び金属シード膜をパターニングする工程と、
を含むことを特徴とする請求項１５に記載のスタックパッケージの製造方法。
【請求項１７】
前記スルーシリコンビア及び再配線は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成することを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項１８】
前記第１ウェハーの再配線と前記第２ウェハーの再配線とのコンタクトは、異方性導電フィルムまたは半田ペーストを利用して行うことを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項１９】
前記第１及び第２ウェハーを付着する工程と前記第１及び第２ウェハーの下面をグラインディングする工程との間に、
前記付着した第１ウェハーと第２ウェハーとの間の空間に充填材を充填する工程、をさらに含むことを特徴とする請求項１５に記載のスタックパッケージの製造方法。
【請求項２０】
前記第１ウェハーと第２ウェハーとの下面をグラインディングする工程は、
前記第１ウェハーの下面に第１テープを付着する工程と、
前記第２ウェハーの下面をグラインディングする工程と、
前記第１ウェハーの下面に付着した第１テープを除去する工程と、
前記グラインディングされた第２ウェハーの下面に第２テープを付着する工程と、
前記第１ウェハーの下面をグラインディングする工程と、
前記第２ウェハーの下面に付着した第２テープを除去する工程と、
を含むことを特徴とする請求項１５に記載のスタックパッケージの製造方法。
【請求項２１】
前記多数のパッケージユニットを形成する工程後、
前記形成されたパッケージユニットを基板上に付着させる工程と、
前記パッケージユニットの上部半導体チップ上にキャッピング膜を形成する工程と、をさらに含むことを特徴とする請求項１５に記載のスタックパッケージの製造方法。
【請求項２２】
前記多数のパッケージユニットを形成する工程後、
前記少なくとも二つ以上のパッケージユニットを、スルーシリコンビアが互いにコンタクトされるようにスタックする工程と、
前記少なくとも二つ以上がスタックされたパッケージユニットを基板上に付着させる工程と、
前記スタックされたパッケージユニットらのうちの最上部のパッケージユニットの上部半導体チップ上に、キャッピング膜を形成する工程と、
をさらに含むことを特徴とする請求項１５に記載のスタックパッケージ。
【請求項２３】
前記スルーシリコンビア間のコンタクトは、異方性導電フィルムまたは半田ペーストを利用して行うことを特徴とする請求項２２に記載のスタックパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスタックパッケージ及びその製造方法に関し、製造過程で発生するウェハー及び半導体チップの歪み及びクラックが抑制されるようにしたスタックパッケージ、及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積素子に対するパッケージング技術は、小型化及び高容量化に対する要求によって持続的に発展しており、最近では、小型化及び高容量化と実装効率性とを満足させることができるスタックパッケージ(stack package)に対する多様な技術が開発されている。
【０００３】
半導体産業で言う“スタック”とは、少なくとも２個以上の半導体チップまたはパッケージを垂直に積み上げる技術であり、メモリー素子の場合、半導体集積工程で具現可能なメモリー容量よりも大きいメモリー容量を有する製品を具現することができ、また、実装面積使用の効率性を高めることができる。
【０００４】
スタックパッケージは、製造技術によって、個別半導体チップをスタックした後、一度にスタックされた半導体チップをパッケージングする方法と、パッケージングされた個別半導体チップをスタックして形成する方法とに、分類することができ、前記スタックパッケージは金属ワイヤまたはスルーシリコンビアなどを通じて電気的に連結される。
【０００５】
図１は、従来の金属ワイヤを利用したスタックパッケージを示す断面図である。
図１に示すように、金属ワイヤを利用したスタックパッケージ１００は、少なくとも２個以上の半導体チップ１１０が基板１２０上に接着剤１１４を介してスタックされ、前記各チップ１１０と基板１２０が金属ワイヤ１１６を通じて電気的に連結される。
【０００６】
図１で、未説明の図面符号１１２はボンディングパッドを、１２２は接続パッドを、１２４はボールランドを、１７０は外部接続端子を、また、１９０は封止剤をそれぞれ示す。
【０００７】
しかし、従来の金属ワイヤを利用したスタックパッケージは、金属ワイヤを通じて電気的な信号交換が行われるので、速度が遅く、多くの数のワイヤが使用されるため、各チップに電気的な特性劣化が発生する。また、従来の金属ワイヤを利用したスタックパッケージは、金属ワイヤを通じた電気的連結のために基板に追加面積が要求されて、パッケージの大きさが増加する。さらに、従来の金属ワイヤを利用したスタックパッケージは、各チップのボンディングパッドにワイヤボンディングをするためのギャップ(gap)が要求されるので、パッケージの全体高さが高くなる。
【０００８】
そこで、金属ワイヤを利用したスタックパッケージでの問題を克服すると共に、スタックパッケージの電気的な特性劣化防止及び小型化が可能になるように、スルーシリコンビア(through silicon via：ＴＳＶ)を利用したスタックパッケージ構造が提案された。
【０００９】
図２は、従来のスルーシリコンビアを利用したスタックパッケージを示す断面図である。
【００１０】
図２に示すように、スルーシリコンビアを利用したスタックパッケージ２００は、基板２２０上に、内部にスルーシリコンビア２３０が形成された半導体チップ２１０が、前記各スルーシリコンビア２３０が対応するように、スタックされる。
【００１１】
図２で、未説明の図面符号２１２は絶縁膜を、２１４は金属シード膜を、２２２は接続パッドを、２２４はボールランドを、また、２７０は外部接続端子をそれぞれ示す。
【００１２】
前記スルーシリコンビアを利用したスタックパッケージは、電気的な連結がスルーシリコンビアを通じて行われることで、電気的な劣化が防止され、それによって、半導体チップの動作速度を向上させることができる上、小型化が可能である。
【００１３】
しかし、ウェハーレベルまたはチップレベルでスルーシリコンビアを利用してスタックパッケージを形成する場合、スタックされるウェハー及び半導体チップは、スルーシリコンビアを形成するためのグラインディング工程で非常に薄い厚さを有するようになるために、スルーシリコンビアを有するウェハー及び半導体チップのスタック時に、熱膨脹係数差によってウェハー及び半導体チップの歪みが発生して、スタックが難しくなり、特に、ピックアップ(pick-up)間違いとウェハー及び半導体チップにクラックが発生するなど、製造歩留まりが低くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、製造過程で発生するウェハー及び半導体チップの歪み及びクラックが抑制されるようにしたスタックパッケージ、及びその製造方法を提供する。
【００１５】
また、本発明は、ウェハー及び半導体チップの歪み及びクラック発生を抑制することで、製造歩留まりの低下を防止することができるスタックパッケージ、及びその製造方法を提供する。
【課題を解決するための手段】
【００１６】
一態様において、スタックパッケージは、ボンディングパッド形成面が向かい合うように配置された第１及び第２半導体チップと、前記第１半導体チップ及び第２半導体チップ内にそれぞれ形成された多数のスルーシリコンビアと、前記第１半導体チップ及び第２半導体チップの各ボンディングパッド形成面上に、対応するスルーシリコンビアとボンディングパッドとを連結するようにそれぞれ形成されて、互いにコンタクトされた多数の再配線と、を含む。
【００１７】
前記スルーシリコンビアと再配線は、一体に形成される。
前記スルーシリコンビア及び再配線は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成される。
【００１８】
前記第１半導体チップの再配線と第２半導体チップの再配線とは、異方性導電フィルム(anisotropic conductivity film)または半田ペースト(solder paste)によってお互いにコンタクトされる。
【００１９】
前記第１半導体チップと第２半導体チップとの間の空間に充填された充填材をさらに含む。
【００２０】
前記スタックされた第１及び第２半導体チップが付着する基板をさらに含む。
上方に配置される第１半導体チップまたは第２半導体チップ上に形成されたキャッピング膜をさらに含む。
【００２１】
一態様において、スタックパッケージは、少なくとも二つ以上がスタックされたパッケージユニットを含み、前記パッケージユニットは、ボンディングパッド形成面が向かい合うように配置された第１及び第２半導体チップと、前記第１半導体チップ及び第２半導体チップ内にそれぞれ形成された多数のスルーシリコンビアと、前記第１半導体チップ及び第２半導体チップの各ボンディングパッド形成面上に、対応するスルーシリコンビアとボンディングパッドとを連結するようにそれぞれ形成されて、互いにコンタクトされた多数の再配線と、を含み、前記パッケージユニットは前記スルーシリコンビアが互いにコンタクトされるようにスタックされることを特徴とする。
【００２２】
前記スルーシリコンビアと再配線は、一体に形成される。
前記スルーシリコンビア及び再配線は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成される。
【００２３】
前記パッケージユニット内の再配線及び前記スタックされたパッケージユニット内のスルーシリコンビアは、異方性導電フィルムまたは半田ペーストによって互いにコンタクトされる。
【００２４】
前記パッケージユニット内の第１半導体チップと第２半導体チップとの間の空間、及び前記スタックされたパッケージユニットの間の空間に充填された充填材をさらに含む。
【００２５】
前記スタックされたパッケージユニットが付着する基板をさらに含む。
前記スタックされたパッケージユニットのうちの、最上部のパッケージユニットの上部半導体チップ上に形成されたキャッピング膜をさらに含む。
【００２６】
他の態様において、スタックパッケージの製造方法は、多数のボンディングパッドを具備した半導体チップを含む第１及び第２ウェハーそれぞれに、前記各第１及び第２ウェハーを貫通しない深さで多数の溝を形成する工程と、前記第１及び第２ウェハーの各溝内にスルーシリコンビアを形成すると共に、前記各スルーシリコンビアとこれに対応するボンディングパッドとを連結する再配線を形成する工程と、前記第１及び第２ウェハーを、対応する再配線が互いにコンタクトされるように付着する工程と、前記第１及び第２ウェハーに形成されたスルーシリコンビアが露出するように前記第１及び第２ウェハーの下面をそれぞれグラインディングする工程と、前記付着した第１及び第２ウェハーをチップレベルで切断して多数のパッケージユニットを形成する工程と、を含む。
【００２７】
前記スルーシリコンビア及び再配線を形成する工程は、前記第１及び第２ウェハーに形成された各溝の側壁に絶縁膜を形成する工程と、前記絶縁膜を含む各ウェハー上に金属シード膜を形成する工程と、前記各溝の内部が充填されるように前記金属シード膜上に金属膜を形成する工程と、前記金属膜及び金属シード膜をパターニングする工程と、を含む。
【００２８】
前記スルーシリコンビア及び再配線は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成する。
【００２９】
前記第１ウェハーの再配線と前記第２ウェハーの再配線とのコンタクトは、異方性導電フィルムまたは半田ペーストを利用して行う。
【００３０】
前記第１及び第２ウェハーを付着する工程と前記第１及び第２ウェハーの下面をグラインディングする工程との間に、前記付着した第１ウェハーと第２ウェハーとの間の空間に充填材を充填する工程をさらに含む。
【００３１】
前記第１ウェハーと第２ウェハーとの下面をグラインディングする工程は、前記第１ウェハーの下面に第１テープを付着する工程と、前記第２ウェハーの下面をグラインディングする工程と、前記第１ウェハーの下面に付着した第１テープを除去する工程と、前記グラインディングされた第２ウェハーの下面に第２テープを付着する工程と、前記第１ウェハーの下面をグラインディングする工程と、前記第２ウェハーの下面に付着した第２テープを除去する工程と、を含む。
【００３２】
前記多数のパッケージユニットを形成する工程後、前記形成されたパッケージユニットを基板上に付着させる工程と、前記パッケージユニットの上部半導体チップ上にキャッピング膜を形成する工程と、をさらに含む。
【００３３】
前記多数のパッケージユニットを形成する工程後、前記少なくとも二つ以上のパッケージユニットを、スルーシリコンビアが互いにコンタクトされるようにスタックする工程と、前記少なくとも二つ以上がスタックされたパッケージユニットを基板上に付着させる工程と、前記スタックされたパッケージユニットらのうちの最上部のパッケージユニットの上部半導体チップ上に、キャッピング膜を形成する工程と、をさらに含む。
【００３４】
前記スルーシリコンビア間のコンタクトは、異方性導電フィルムまたは半田ペーストを利用して行う。
【発明の効果】
【００３５】
本発明は、二枚のウェハーを電気的連結が可能になるようにスタックした後、各ウェハーの下面をバックグラインディングする方法でスタックパッケージを形成することで、薄い厚さのウェハー及び半導体チップを使用して、スタックパッケージの形成時に発生する歪みによるピックアップ間違い及びクラックなどの、スタックパッケージの形成問題を防止することができる。よって、本発明は、容易にスタックパッケージを形成することができて、スタックパッケージの歩留まりを向上することができ、また、薄い厚さのスタックパッケージを形成することができる。
【００３６】
また、本発明は二枚のウェハーをスタックした後、ウェハーソーイング工程を実行することで、クラック防止のためのレーザー(laser)ソーイング工程が不必要になり、既存装備を使用してソーイング工程を実行することができる。
【発明を実施するための最良の形態】
【００３７】
本発明は、二枚のウェハーを電気的連結が可能になるようにスタックした後、各ウェハーの下面をバックグラインディングする方法を利用して、ウェハーレベルまたはチップレベルでスルーシリコンビアを利用したスタックパッケージを具現する。また、本発明は、前記スタックされた各ウェハー下面のバックグラインディングで露出したスルーシリコンビアを利用して、単一形態及びスタックされた形態のパッケージを基板を含む外部回路に実装する方法で、スタックパッケージを具現する。これを通じて、本発明は、ウェハー及び半導体チップの薄い厚さによって発生する問題を防止する。
【００３８】
言い換えると、本発明は、ウェハーレベルでスルーシリコンビアと前記スルーシリコンビア及びボンディングパッドを連結する再配線とが形成された第１及び第２半導体チップを、前記再配線が相互コンタクトされるように付着し、これを基板上に実装してスタックパッケージを形成する。また、前記第１及び第２半導体チップが付着したパッケージを単位パッケージユニットにして、前記パッケージユニットを多数スタックした後、これを基板上に実装してスタックパッケージを形成する。
【００３９】
したがって、本発明は二枚のウェハーを電気的に連結されるようにスタックした後、各ウェハー下面にスルーシリコンビアが露出するようにすると共に、ウェハーの厚さが薄くなるように各ウェハー下面をバックグラインディングしてスタックパッケージを形成するため、従来のウェハーの薄い厚さに起因するスタックパッケージの形成時の歪みの発生によるピックアップ(pick-up)間違い、及びクラックなどが発生することを抑制または防止することができ、これによって、従来のスタックパッケージ製造過程での問題を解決することができる。
【００４０】
したがって、本発明は、容易にスタックパッケージを形成することができるので、スタックパッケージの製造歩留まりを向上させることができ、特に、薄い厚さのスタックパッケージを具現することができる。
【００４１】
以下、本発明の実施形態によるスタックパッケージ及びその製造方法を詳しく説明する。
【００４２】
図３は、本発明の一実施形態によるスタックパッケージを示す断面図である。
図３に示すように、ボンディングパッド３１２の形成面が向かい合うように、第１及び第２半導体チップ３１０ａ、３１０ｂが配置されている。前記第１及び第２半導体チップ３１０ａ、３１０ｂ内にはそれぞれスルーシリコンビア３２０が形成され、前記スルーシリコンビア３２０とボンディングパッド３１２との間には再配線３２２が形成される。前記第１及び第２半導体チップ３１０ａ、３１０ｂは、前記再配線３２２の間に形成された半田ペースト(図示せず)、及び第１及び第２半導体チップ３１０ａ、３１０ｂの間の空間に設けられた非導電性ペースト(non conductive paste)などの第１充填材３２４ａを介して、電気的及び物理的にスタックされる。
【００４３】
前記スタックされた第１及び第２半導体チップ３１０ａ、３１０ｂは、上面に接続パッド３４２を具備した基板３４０上に付着し、前記基板３４０の下面にはソルダボール３４４が付着する。前記スタックされた下部第１半導体チップ３１０ａと基板３４０とは、第１半導体チップ３１０ａのスルーシリコンビア３２０と基板の接続パッド３４２との間に形成された半田ペースト(図示せず)、及び第１半導体チップ３１０ａと基板との間の空間に設けられた非導電性ペーストなどの第２充填材３２４ｂを介して、電気的及び物理的に付着する。
【００４４】
前記第１及び第２半導体チップ３１０ａ、３１０ｂのスタック、ならびに第１半導体チップ３１０ａと基板３４０との間の付着は、異方性導電フィルム(anisotropic conductive film)を利用して形成することもできる。
【００４５】
前記スルーシリコンビア及び再配線は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つで、またはこれらのうちの少なくとも一つ以上で作製された合金で形成され、一体とされる。
【００４６】
上述した本発明の一実施形態によるスタックパッケージは、図４Ａないし図４Ｉに示す工程手順で形成される。
【００４７】
図４Ａを参照すると、製造工程が完了して上面に多数のボンディングパッド３１２が備えられた半導体チップ３１０を含む第１ウェハー３００ａに、マスクパターン３１４を形成し、前記第１ウェハー３００ａを貫通しない深さで、各半導体チップ３１０に多数の溝Ｔを形成する。
【００４８】
図４Ｂを参照すると、前記溝Ｔの表面を含む前記第１ウェハー３００ａの上面に絶縁膜３１６を形成した後、エッチバック工程を実行して、前記溝Ｔの側壁のみに絶縁膜３１６を残留させる。
【００４９】
図４Ｃを参照すると、前記溝Ｔ側壁の絶縁膜３１６を含めて前記第１ウェハー３００ａ上に、金属シード膜３１８を形成する。その後、前記金属シード膜３１８上にメッキ工程を実行して、前記溝Ｔの内部が充填されるように金属膜３２０ａを形成する。前記金属膜３２０ａは、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つで、またはこれらのうちの少なくとも一つ以上で作製された合金で形成する。
【００５０】
図４Ｄを参照すると、前記金属膜にエッチバック工程を実行して、スタックパッケージを形成するために要求される厚さで金属膜の高さを低める。その後、パターニング工程で、前記金属膜及びその下部金属シード膜３１８を除去し、前記ボンディングパッド３１２及びスルーシリコンビア３２０を連結する再配線３２２を形成する。
【００５１】
図４Ｅを参照すると、上述した図４Ｄと同一の構造を有する第２ウェハー３００ｂを形成した後、前記第１及び第２ウェハー３００ａ、３００ｂを、それらの対応する再配線３２２が相互コンタクトされるように、付着する。前記第１及び第２ウェハー３００ａ、３００ｂは、前記付着する再配線３２２の間に設けられた半田ペースト(図示せず)、及び前記再配線３２２を除く第１及び第２ウェハー３００ａ、３００ｂの間の空間に設けられた第１充填材３２４ａを介して、電気的及び物理的に付着する。あるいは、前記第１及び第２ウェハー３００ａ、３００ｂは、前記再配線３２２を含む第１及び第２ウェハー３００ａ、３００ｂの間の空間に設けられた異方性導電フィルムを介して、電気的及び物理的に付着することもできる。
【００５２】
図４Ｆを参照すると、下部に位置する前記第１ウェハー３００ａの下面にグラインディングラミネートテープ３２６を付着した後、グラインディング(grinding)工程及び蝕刻工程のうちの少なくともいずれか一つ以上の工程で、前記第２ウェハー３００ｂの下面をバックグラインディングして、第２ウェハー３００ｂのスルーシリコンビア３２０を露出させる。
【００５３】
図４Ｇを参照すると、前記第１ウェハー３００ａの下面のグラインディングラミネートテープを除去した後、前記図４Ｆと同一の方法で、前記第１ウェハー３００ａのスルーシリコンビア３２０を露出させる。
【００５４】
図４Ｈを参照すると、前記第１ウェハー３００ａまたは第２ウェハー３００ｂの下面に、ソーイング工程を実行するためのテープ(図示せず)を付着した後、前記相互付着した第１及び第２ウェハー３００ａ、３００ｂをソーイングして、チップレベルで分離する。この時、前記チップレベルでスタックされた半導体チップ３１０ａ、３１０ｂは、パッケージユニット３３０単位で分類されて、前記パッケージユニット３３０を多数スタックしてスタックパッケージを形成することができる。
【００５５】
図４Ｉを参照すると、前記チップレベルのスタックされた第１半導体チップ及び第２半導体チップ３１０ａ、３１０ｂを、上面に接続パッド３４２を具備した基板３４０上に付着する。前記基板の下部にソルダボール３４４を付着し、前記上部第２半導体チップ３１０ｂの下面にキャッピング膜３５０を形成して、前記第２半導体チップ３１０ｂを保護する。前記下部第１半導体チップ３１０ａと基板４００とは、前記下部第１半導体チップ３１０ａのスルーシリコンビア３２０と基板３４０の接続パッド３４２との間に設けられた半田ペースト(図示せず)、及び前記第１半導体チップ３１０ａと基板との間の空間に設けられた第２充填材３２４ｂを介して、電気的及び物理的に付着する。前記第１半導体チップ３１０ａと基板３４０とは、前記スルーシリコンビア３２０及び基板３４０の接続パッド３４２を含む第１半導体チップ３１０ａと基板３４０との間の空間に設けられた異方性導電フィルムを介して、電気的及び物理的に付着することもできる。
【００５６】
このように、本発明は二枚のウェハーを電気的に連結されるようにスタックした後、各ウェハー下面にスルーシリコンビアが露出するように各ウェハーの下面をバックグラインディングしてスタックパッケージを形成することで、ウェハーの薄い厚さに起因する歪みによるスタックパッケージの形成問題を防止することができて、容易にスタックパッケージを形成することができ、また、スタックパッケージの歩留まりを向上することができ、薄い厚さのスタックパッケージを形成することができる。
【００５７】
一方、本発明は、上述した図４Ｈに示したように形成されたパッケージユニットを相互スタックして、スタックパッケージを形成することができる。
【００５８】
図５は、本発明の他の実施形態によるスタックパッケージを説明するために示す断面図である。
【００５９】
図５に示すように、上述した図４Ｈに示したような構造を有する少なくとも二つ以上のパッケージユニット４３０が、前記各パッケージユニット４３０に備えられたスルーシリコンビアが相互コンタクトされるように、スタックされる。前記スタックされたパッケージユニット４３０は、上面に多数の接続パッド４４２を具備した基板４４０上に付着し、前記スタックされた最上部のパッケージユニット４３０上にはキャッピング膜４５０が形成され、前記基板４４０の下部にはソルダボール４４４が付着する。
【００６０】
前記パッケージユニット４３０は、各パッケージユニット４３０に形成されたスルーシリコンビア４２０の間に設けられた半田ペースト(図示せず)、及び前記スルーシリコンビア４２０を除くパッケージユニット４３０の間の空間に設けられた非導電性ペーストなどの第３充填材４２４ｃを介して、電気的及び物理的に付着する。前記パッケージユニット４３０は、前記スルーシリコンビア４２０を含む第１及び第２ウェハー３００ａ、３００ｂの間の空間に設けられた異方性導電フィルムを介して、電気的及び物理的に付着することもできる。
【００６１】
前記スタックパッケージを形成するためのパッケージユニットの製造方法は、上述した図４Ａないし図４Ｆの製造方法と同一であり、その後の基板上への付着工程は図４Ｉの方法と同一である。
【００６２】
以上のように、本発明は二枚のウェハーを電気的連結が可能になるようにスタックした後、各ウェハーの下面をバックグラインディングする方法でスタックパッケージを形成することで、薄い厚さのウェハー及び半導体チップを使用したスタックパッケージの形成時に発生する歪みによるピックアップ間違い及びクラックなどの、スタックパッケージの形成問題を防止することができる。よって、本発明は、容易にスタックパッケージを形成することができてスタックパッケージの歩留まりを向上させることができ、また、薄い厚さのスタックパッケージを形成することができる。
【００６３】
また、本発明は、二枚のウェハーをスタックした後、ウェハーソーイング工程を実行することで、クラック防止のためのレーザー(laser)ソーイング工程が不必要になり、既存装備を使用してソーイング工程を実行することができる。
【００６４】
以上、ここでは本発明を特定の実施形態に関して図示して説明したが、本発明はそれに限定されるものではなく、特許請求の範囲に記載した本発明の精神と分野を逸脱しない限度内で本発明が多様に改造及び変形され得るということを、当業界で通常の知識を有する者は容易に理解することができる。
【図面の簡単な説明】
【００６５】
【図１】従来の金属ワイヤを利用したスタックパッケージを示す断面図である。
【図２】従来のスルーシリコンビアを利用したスタックパッケージを示す断面図である。
【図３】本発明の一実施形態によるスタックパッケージを示す断面図である。
【図４Ａ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための初期工程における断面図である。
【図４Ｂ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ａに続く工程における断面図である。
【図４Ｃ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｂに続く工程における断面図である。
【図４Ｄ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｃに続く工程における断面図である。
【図４Ｅ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｄに続く工程における断面図である。
【図４Ｆ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｅに続く工程における断面図である。
【図４Ｇ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｆに続く工程における断面図である。
【図４Ｈ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｇに続く工程における断面図である。
【図４Ｉ】本発明の一実施形態によるスタックパッケージの製造方法を説明するための図４Ｈに続く工程における断面図である。
【図５】本発明の他の実施形態によるスタックパッケージを説明するために示す断面図である。
【符号の説明】
【００６６】
３００ａ  第１ウェハー
３００ｂ  第２ウェハー
３１０ａ  第１半導体チップ
３１０ｂ  第２半導体チップ
３１２  ボンディングパッド
３１４  マスクパターン
３１６  絶縁膜
３１８  金属シード膜
３２０，４２０  スルーシリコンビア
３２０ａ  金属膜
３２２  再配線
３２４ａ  第１充填材
３２４ｂ  第２充填材
３２６  グラインディングラミネートテープ
３４０，４４０  基板
３４２，４４２  接続パッド
３４４，４４４  ソルダボール
Ｔ  溝
４２４ｃ  第３充填材
４３０  パッケージユニット
４５０  キャッピング膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図５】
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