(57)【要約】【課題】  自己集合ナノ構造をパターン化しそして多孔性誘電体層を形成する方法を提供する。【解決手段】  自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法は、１つの態様において、下側層を覆ってハードマスク層を設けるステップと、パターン化の間に保護されるべきハードマスク層の領域をフォトレジスト層により予め画定するステップと、ハードマスク層及びフォトレジスト層を覆って共重合体層を形成するステップと、共重合体層から自己集合ナノ構造を形成するステップと、自己集合ナノ構造をパターン化するためにエッチングするステップとを含む。【選択図】図１４
2009010375.tif 000002
【特許請求の範囲】
【請求項１】
共重合体を使用して形成された自己集合ナノ構造をパターン化する方法であって、
下側層を覆ってハードマスク層を形成するステップと、
前記ハードマスク層のうち、前記パターン化の間に保護されるべき領域を覆ってフォトレジスト層を形成することにより予め画定するステップと、
前記ハードマスク層及び前記フォトレジスト層を覆って重合体層を形成するステップと、
前記共重合体層から自己集合ナノ構造を形成するステップと、
前記自己集合ナノ構造をパターン化するためにエッチングするステップとを含む方法。
【請求項２】
前記フォトレジスト層は、前記共重合体層中で不溶解性である、請求項１に記載の方法。
【請求項３】
前記フォトレジストは、前記自己集合ナノ構造をパターン化するためのエッチングの間に使用される溶剤中で不溶解性である、請求項１に記載の方法。
【請求項４】
前記溶剤は、プロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）を含む、請求項３に記載の方法。
【請求項５】
前記自己集合ナノ構造を形成するステップは、前記共重合体のミクロ相分離を生じさせるためのアニール処理を含む、請求項１に記載の方法。
【請求項６】
前記自己集合ナノ構造は、ポリメチルメタクリレート（ＰＭＭＡ）柱を有するポリスチレンを含み、前記自己集合ナノ構造をパターン化するエッチングは、前記ポリスチレンから前記ＰＭＭＡ柱を除去することを含む、請求項５に記載の方法。
【請求項７】
前記フォトレジスト層を除去するステップと、前記ハードマスク層を使用して前記下側層をパターン化するためにエッチングするステップとによる前記下側層のパターン化処理を含む、請求項１に記載の方法。
【請求項８】
前記下側層は誘電体層である、請求項１に記載の方法。
【請求項９】
多孔性誘電体層を形成する方法であって、
下側誘電体層を覆ってハードマスク層を形成するステップと、
前記ハードマスク層のうち、パターン化の間に保護されるべき領域を覆ってフォトレジスト層を形成することにより予め画定するステップと、
前記ハードマスク層及び前記フォトレジスト層を覆って自己集合ジブロック共重合体層を形成するステップと、
前記自己集合ジブロック共重合体層から自己集合ナノ構造を形成するステップと、
前記自己集合ナノ構造をパターン化し、前記ハードマスク層をパターン化するためにエッチングするステップと、
前記自己集合ナノ構造及び前記フォトレジスト層を除去するステップと、
前記ハードマスク層を使用して前記下側層をパターン化するためにエッチングするステップとを含む方法。
【請求項１０】
前記フォトレジスト層は、前記ジブロック共重合体層中で不溶解性である、請求項９に記載の方法。
【請求項１１】
前記フォトレジスト層は、前記自己集合ナノ構造をパターン化するためのエッチングの間に使用される溶剤中で不溶解性である、請求項９に記載の方法。
【請求項１２】
前記溶剤は、プロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）を含む、請求項１１に記載の方法。
【請求項１３】
前記フォトレジスト層は、架橋材料を含む、請求項９に記載の方法。
【請求項１４】
前記自己集合ナノ構造を形成するステップは、前記自己集合ジブロック共重合体のミクロ相分離を生じさせるためのアニール処理を含む、請求項９に記載の方法。
【請求項１５】
前記自己集合ナノ構造は、ポリメチルメタクリレート（ＰＭＭＡ）柱を有するポリスチレンを含み、前記自己集合ナノ構造をパターン化するエッチングは、前記ポリスチレンから前記ＰＭＭＡ柱を除去することを含む、請求項１４に記載の方法。
【請求項１６】
前記フォトレジスト層を除去するステップと、前記ハードマスク層を使用して前記下側層をパターン化するためにエッチングするステップとによる前記下側層のパターン化処理を含む、請求項９に記載の方法。
【請求項１７】
多孔性誘電体層を形成する方法であって、
下側誘電体層を覆ってハードマスク層を形成するステップと、
前記ハードマスク層のうち、パターン化の間に保護されるべき領域を覆ってフォトレジスト層を形成することにより予め画定するステップと、
前記ハードマスク層及び前記フォトレジスト層を覆って自己集合ジブロック共重合体層を形成するステップであって、前記フォトレジスト層は前記自己集合ジブロック共重合体中で不溶解性である、前記ステップと、
前記自己集合ジブロック共重合体層のミクロ相分離を生じさせて自己集合ナノ構造を形成するためにアニールするステップと、
前記自己集合ナノ構造をパターン化し、前記ハードマスク層をパターン化するためにエッチングするステップと、
前記自己集合ナノ構造及び前記フォトレジスト層を除去するステップと、
前記ハードマスク層を使用して前記下側誘電体層をパターン化するためにエッチングするステップとを含む方法。
【請求項１８】
前記フォトレジストは、前記自己集合ナノ構造をパターン化するためのエッチングの間に使用される溶剤中で不溶解性である、請求項１７に記載の方法。
【請求項１９】
前記溶剤は、プロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）を含む、請求項１８に記載の方法。
【請求項２０】
前記自己集合ナノ構造は、ポリメチルメタクリレート（ＰＭＭＡ）柱を有するポリスチレンを含み、前記自己集合ナノ構造をパターン化するエッチングは、前記ポリスチレンから前記ＰＭＭＡ柱を除去することを含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に集積回路（ＩＣ）チップの製造に関する。更に具体的にいうならば、本発明は、多孔性の誘電体を形成するために使用される自己集合（self assembly）ナノ構造をパターン化する方法、及び多孔性の誘電体を形成する方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）チップの製造業界においては、後工程（ＢＥＯＬ、back-end-of-line）が、回路遅延を最小にするための改良の目的とされてきた。回路遅延を短くするための１つの解決法は、従来の二酸化シリコン（ＳｉＯ２）誘電体（誘電率ｋが約３．９）を、例えばハイドロジェネテッド・シリコン・オキシカーバイド（ＳｉＣＯＨ，hydrogenated silicon oxycarbide）のような密度の高い低ｋ材料（ｋ＜３．０）に代えてきた。更に、性能を改善するために、高速回路のためには更なる寄生キャパシタンスの減少が要求される（例えば、ｋ＜２．５）。
【０００３】
寄生キャパシタンスの低下は、例えば自己集合（self assembly）ナノ構造のような新たな多孔性の低ｋ誘電体を使用して達成されることができる。しかしながら、多くの多孔性材料は、高密度の誘電体に比べると機械的特性が比較的弱い。他のプロセスを用いる多孔性低ｋ誘電体の集積化は、問題を生じる。例えば、従来の化学機械的研磨（ＣＭＰ）が、材料を平坦化するために一般的に使用されてきた。しかしながら、ＣＭＰは、多孔性低ｋ誘電体を研磨することに関して多くの困難を生じる。他の例についていうと、拡散バリア層の従来の物理的蒸着（ＰＶＤ）は、多孔性誘電体の孔を十分に充填することができず、又これの表面を十分に覆うことができない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の問題を解決する１つの方法は、レベル相互間誘電体（ＩＬＤ）層から自己集合ナノ構造を物理的に除去することであった。図１乃至３に示すように、シリコン基板１８の上に、誘電体下側層１６（例えばスピン・オン有機ポリマ）、ハードマスク層１４が順次設けられ、このハードマスク層１４の表面１２上に、ポリスチレン（ＰＳ）及びポリメチルメタクリレート（ＰＭＭＡ）からなる共重合体混合物１０が付着される。図２に示すように、アニールにより、ブロック成分のミクロ相分離が生じ、その結果、ＰＳブロック・ポリマ２０は、ＰＭＭＡ柱２２に対して散りばめられた矩形上のパターンを形成するように再配列される。次いで、ＰＭＭＡ柱２２は、湿式若しくは乾式エッチングにより選択的に除去され、そしてハードマスク１４をパターン化し、このハードマスク１４は、多孔性誘電体２４を形成するために後に使用される。（図６乃至図７）。図３に示すように、領域２６は、ＰＳ２０及びＰＭＭＡ２２の上面上の従来のパターン化されたフォトレジスト２８により、除去から保護されることができる。しかしながら、図４乃至図５に示すように、ＰＳ２０からＰＭＭＡ柱２２を除去するプラズマ処理（図６及び図７）の間に、フォトレジスト２８がＰＭＭＡ柱２２の上面に再付着して、ＰＭＭＡ柱２２の除去または孔３０の充填あるいはその両方を妨げる。図５は、図４の上面を示す。この結果、図６乃至図７に示すように、ハードマスク１４かくして多孔性誘電体２４のパターンが一様でなくなり、性能改善を低下する。
【０００５】
従って、本発明の目的は、上記の問題点を解決する方法を提供することである。
【課題を解決するための手段】
【０００６】
自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法が開示される。本発明の１つの態様において、本発明の方法は、下側層を覆ってハードマスク層を設けるステップと、パターン化の間に保護されるべきハードマスク層の領域をフォトレジスト層により予め画定するステップと、ハードマスク層及びフォトレジスト層を覆って共重合体層を形成するステップと、共重合体層から自己集合ナノ構造を形成するステップと、自己集合ナノ構造をパターン化するためにエッチングするステップとを含む。
【０００７】
本発明の第１の態様は、共重合体を使用して形成された自己集合ナノ構造をパターン化する方法を提供し、そしてこの方法は、下側層を覆ってハードマスク層を設けるステップと、パターン化の間に保護されるべきハードマスク層の領域をフォトレジスト層により予め画定するステップと、ハードマスク層及びフォトレジスト層を覆って共重合体層を形成するステップと、共重合体層から自己集合ナノ構造を形成するステップと、自己集合ナノ構造をパターン化するためにエッチングするステップとを含む。
【０００８】
本発明の第２の態様は、多孔性誘電体層を形成する方法を提供し、そしてこの方法は、下側誘電体層を覆ってハードマスク層を設けるステップと、パターン化の間に保護されるべきハードマスク層の領域をフォトレジスト層により予め画定するステップと、ハードマスク層及びフォトレジスト層を覆って自己集合ジブロック（di-block）共重合体層を形成するステップと、自己集合ジブロック共重合体層から自己集合ナノ構造を形成するステップと、自己集合ナノ構造をパターン化しそしてハードマスク層をパターン化するためにエッチングするステップと、自己集合ナノ構造及びフォトレジスト層を除去するステップと、ハードマスク層を使用して下側誘電体層をパターン化するためにエッチングするステップとを含む。
【０００９】
本発明の第３の態様は、多孔性誘電体層を形成する方法を提供し、そしてこの方法は、下側誘電体層を覆ってハードマスク層を設けるステップと、パターン化の間に保護されるべきハードマスク層の領域をフォトレジスト層により予め画定するステップと、ハードマスク層及びフォトレジスト層を覆って自己集合ジブロック（di-block）共重合体層を形成するステップであって、ここで、フォトレジスト層はジブロック共重合体層中で不溶解性である上記ステップと、アニールにより自己集合ジブロック共重合体のミクロ相分離を生じさせて自己集合ナノ構造を形成するステップと、自己集合ナノ構造をパターン化しそしてハードマスク層をパターン化するようにエッチングするステップと、自己集合ナノ構造及びフォトレジスト層を除去するステップと、ハードマスク層を使用して下側誘電体をパターン化するためにエッチングするステップとを含む。
【発明を実施するための最良の形態】
【００１０】
図８乃至図１５は、本発明に従う自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す。図８は、下側層１１６を覆って（即ち、１１６の上に）ハードマスク層１１４を設けるステップを示し、この下側層は後に多孔性誘電体にされる誘電体とすることができる。下側層１１６は、多孔性誘電体材料に変換されることができる低誘電率（低−ｋ）材料（ｋ＜３．９）若しくは周知の若しくは新たな誘電体を含むことができる。例えば、下側層１６の材料は、スピンオン有機ポリマ、ハイドロジェネテッド・シリコン・オキシカーバイド（ＳｉＣＯＨ，hydrogenated silicon oxycarbide）、窒化シリコン（Ｓｉ３Ｎ４）、二酸化シリコン（ＳｉＯ２）、Ｄｏｗ  Ｃｈｅｍｉｃａｌ社（ミシガン州、ミッドランド）製のＳｉＬＫ（Ｒ）とすることができる。下側層１１６は、上面に多孔性誘電体を設けるシリコン基板若しくは他の集積回路チップのような基板１１８を覆って（即ち、１１８の上に）の上に形成されることができる。
【００１１】
図８は又、後続のパターン化ステップの間に保護されるべきハードマスク層１１４の領域をフォトレジスト層１２８により予め画定することを示している。フォトレジストの材料は、架橋材料を含む。フォトレジスト層１２８は、自己集合ジブロック共重合体層１１０中で不溶解性であり、その結果、フォトレジスト層は、これの上に自己集合ジブロック共重合体層１１０（図９）が形成されるときに損傷されない。更に、フォトレジスト層１２８は、変形することなく自己集合ジブロック共重合体層１１０のアニール処理に耐えなければならず、そして、自己集合ジブロック共重合体層１１０から形成される自己集合ナノ構造から材料を除去するためのエッチング溶剤に不溶解性であることが必要である。後者の要求事項に関して、フォトレジスト層１２８は、例えば、プロピレン・グリコール・メチル・エーテル・アセテート（ＰＧＭＥＡ）中で不溶解性を示すものでよい。
【００１２】
図９は、ハードマスク層１１４及びフォトレジスト層１２８を覆って自己集合ジブロック共重合体層１１０を形成するステップを示す。自己集合ジブロック共重合体層１１０は、例えば、化学蒸着（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ），プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、半−大気（semi-atmosphere）ＣＶＤ（ＳＡＣＶＤ），高密度プラズマＣＶＤ（ＨＤＰＣＶＤ），急速加熱ＣＶＤ（ＲＴＣＶＤ），超高真空ＣＶＤ（ＵＨＶＣＶＤ）、反応制限処理ＣＶＤ（ＬＲＰＣＶＤ）、有機金属（metalorganic）ＣＶＤ（ＭＯＣＶＤ）、スパッタ付着、イオン・ビーム付着、電子ビーム付着、レーザ・アシスト付着、スピンオン方法、物理蒸着（ＰＶＤ），原子層付着（ＡＬＤ），化学的酸化、分子線ビーム・エピタキシ（ＭＢＥ）、メッキ及び蒸着等の周知の若しくは新たな付着技法を使用して形成されることができる。自己集合ジブロック共重合体層１１０は、例えば、ポリスチレン−ブロック−ポリメチルメタクリレ−ト（ＰＳ−ｂ−ＰＭＭＡ）、ポリスチレン−ブロック−ポリイソプレン（ＰＳ−ｂ−ＰＩ）、ポリスチレン−ブロック−ポリブタジエン（ＰＳ−ｂ−ＰＢＤ），ポリスチレン−ブロック−ポリビニルピリジン（ＰＳ−ｂ−ＰＶＰ）、ポリスチレン−ブロック−ポリエチレンオキサイド（ＰＳ−ｂ−ＰＥＯ），ポリスチレン−ブロック−ポリエチレン（ＰＳ−ｂ−ＰＥ），ポリスチレン−ブロック−ポリオルガノシリカ（ＰＳ−ｂ−ＰＯＳ），ポリスチレン−ブロック−ポリフェロセニルジメチルシリカ（ＰＳ−ｂ−ＰＦＳ），ポリエチレンオキサイド−ブロック−ポリイソプレン（ＰＥＯ−ｂ−ＰＩ），ポリエチレンオキサイド−ブロック−ポリブタジエン（ＰＥＯ−ｂ−ＰＢＤ），ポリエチレンオキサイド−ブロック−ポリメチルメタクリレ−ト（ＰＥＯ−ｂ−ＰＭＭＡ）、ポリエチレンオキサイド−ブロック−ポリエチルエチレン（ＰＥＯ−ｂ−ＰＥＥ）、ポリブタジエン−ブロック−ポリビニルピリジン（ＰＢＤ−ｂ−ＰＶＰ）及びポリイソプレン−ブロック−ポリメチルメタクリレ−ト（ＰＩ−ｂ−ＰＭＭＡ）等の周知の若しくは新たな自己集合ジブロック共重合体を含むことができる。これの代わりに、トリブロック共重合体が使用されることができる。説明を簡略化するために、ポリスチレン−ブロック−ポリメチルメタクリレ−ト（ＰＳ−ｂ−ＰＭＭＡ）を使用する例を以下に説明する。以下の処理において、ポリスチレン−ブロック−ポリメチルメタクリレ−ト（ＰＳ−ｂ−ＰＭＭＡ）の代わりに、上述の他の共重合体を使用できることを理解されたい。
【００１３】
図１０乃至図１１は、図９に示した自己集合ジブロック共重合体層１１０から自己集合ナノ構造１２９を形成することを示す。１つの実施例において、この処理は、アニール（例えば、約２００℃）により、図９の自己集合ジブロック共重合体層１１０をポリスチレン１２０及びＰＭＭＡ柱１２２にミクロ相分離させる。自己集合ナノ構造は、ポリメチルメタクリレート（ＰＭＭＡ）柱を有するポリスチレンを含み、自己集合ナノ構造をパターン化するエッチングは、ポリスチレンからＰＭＭＡ柱を除去する。図１１は、図１０の平面図であり、幾つかのＰＭＭＡ柱１２２が、フォトレジスト層１２８の上に形成されていないことを示す。ＰＭＭＡ柱１２２及び結果的に生じる孔１３０，１３２（図１２乃至図１５）が、ほぼ一様に分布されているように示されているが、この分布は図示のように完全に分散していなくともよい。
【００１４】
図１２乃至図１３は、自己集合ナノ構造１２９をパターン化するためのエッチング・ステップを示す。このエッチング・ステップは、フォトレジスト層１２８が溶融しない上述のＰＧＭＥＡのような溶剤を使用することができる。図示のように、エッチングは、ポリスチレン１２０を残してＰＭＭＡ柱１２２（図１０乃至図１１）を除去することにより自己集合ナノ構造１２９をパターン化して、孔１３０を残す。フォトレジスト層１２８の上の孔１３０は、せいぜいフォトレジスト層１２８にわずかに進入するだけであり、一方、ハードマスク層１１４上の孔１３０は、ハードマスク層１１４を貫通してこれをパターン化するように延び、即ち、下側層１１６にまで延びる。フォトレジスト層１２８は、エッチング溶剤中で不溶解性であるので、フォトレジストは、ＰＭＭＡ柱１２２（図１０乃至図１１）の上面に付着することがなく、かくして、孔１３０の分布状態がそのままハードマスク層１１４に転写される。
【００１５】
図１４乃至図１５は、フォトレジスト層１２８（図１２乃至図１３）を除去すること、及びハードマスク層１１４を使用して下側層１１６をパターン化するためにエッチングすることによる下側層１１６のパターン化、即ち、ハードマスク層１１４の孔１３０を延長して下側層１１６に孔１３２を形成して下側層１１６を多孔性にすることを示す。エッチングは、下側層１１６の材料を除去するための例えば反応性イオンエッチング（ＲＩＥ）若しくは湿式エッチング等の周知の若しくは新たなエッチング方法を使用して行うことができる。
【００１６】
上述の方法は、集積回路チップの製造において使用される。上記多孔性誘電体を備えた集積回路チップは、加工途中のウエハの形で（即ち、パッケージ前の多数のチップを有する単独ウエハとして）、ベア・ダイとして、若しくはパッケージ済みの形で製造者により販売されることができる。後者の場合、チップは、単独チップ・パッケージ（例えば、マザー・ボードにリードが取り付けられているプラスチック・キャリア若しくは更に高いレベルのキャリア）に、又は複数チップ・パッケージ（例えば、片面若しくは両面に相互接続を有し又は埋め込み型の相互接続を有するセラミック・パッケージ）にマウントされる。いずれの場合にも、チップは、（ａ）例えば、マザー・ボードのような中間製品、又は（ｂ）最終製品の一部として、他のチップ、個別の回路素子若しくは他の信号処理装置又はこれらの全部と共に集積される。最終製品は、玩具及び他のローエンドにおける用途から、ディスプレイ、キーボード若しくは他の入力デバイス及び中央処理装置を有するハイエンドのコンピュータにわたる、集積回路チップを含む任意の製品であり得る。
【００１７】
上述の本発明の種々な態様についての説明は、本発明を説明するためのものであり、本発明を特定なものに限定するものではなく、従って、本発明の精神から逸脱することなく、多くの変更又は修正が可能であることが明らかである。当業者にとって明らかであるこのような変更又は修正は、本発明の範囲内にある。
【図面の簡単な説明】
【００１８】
【図１】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図２】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図３】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図４】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図５】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図６】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図７】従来のパターン化及び多孔性誘電体形成プロセスを示す図である。
【図８】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図９】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図１０】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図１１】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図１２】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図１３】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図１４】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【図１５】本発明に従う、自己集合ナノ構造をパターン化しそして多孔性誘電体を形成する方法の実施例を示す図である。
【符号の説明】
【００１９】
１１０  自己集合ジブロック共重合体層
１１４  ハードマスク層
１１６  下側層
１１８  基板
１２０  ポリスチレン
１２２  ＰＭＭＡ層
１２６  領域
１２８  フォトレジスト層
１３０、  １３２  孔
【図１】
2009010375.tif 000003
【図２】
2009010375.tif 000004
【図３】
2009010375.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009010375.tif 000012
【図１１】
2009010375.tif 000013
【図１２】
2009010375.tif 000014
【図１３】
2009010375.tif 000015
【図１４】
2009010375.tif 000016
【図１５】
2009010375.tif 000017