(57)【要約】      （修正有）【課題】システムインパッケージ及びその製造方法を提供する。【解決手段】金属配線の形成された半導体基板上に、パシベーション膜２０、２２を形成する段階と、パシベーション膜をパターニングし、第１及び第２開口部２４を形成する段階と、第１及び第２開口部を覆い、第１開口部を通じて金属配線と接続されるパッド３２を形成する段階と、パッドの形成されたパシベーション膜上にフォトレジストを形成する段階と、第２開口部と重なる領域に、フォトレジストからパッドを貫通して半導体基板の一部まで延在する深いトレンチを形成する段階と、深いトレンチの内部にパッドとサイドコンタクトされるビアコンダクタ４２を形成する段階と、フォトレジストを除去し、ビアコンダクタの一側端を第１バンプ４２Ａとして突出させる段階と、第１バンプを他の半導体チップまたは印刷回路基板と電気的に連結させる段階と、を含む方法とした。【選択図】図１１
2009027174.tif 000002
【特許請求の範囲】
【請求項１】
金属配線の形成された半導体基板上にパシベーション膜を形成する段階と、
前記パシベーション膜をパターニングし、第１開口部及び第２開口部を形成する段階と、
前記第１開口部及び第２開口部を覆い、前記第１開口部を通じて前記金属配線と接続されるパッドを形成する段階と、
前記パッドの形成された前記パシベーション膜上にフォトレジストを形成する段階と、
前記第２開口部と重なる領域に、前記フォトレジストから前記パッドを貫通して前記半導体基板の一部まで延在する深いトレンチを形成する段階と、
前記深いトレンチの内部に、前記パッドとサイドコンタクトされるビアコンダクタを形成する段階と、
前記フォトレジストを除去し、前記ビアコンダクタの一側端を第１バンプとして突出させる段階と、
前記第１バンプを他の半導体チップまたは印刷回路基板と電気的に連結させる段階と、
を含むことを特徴とするシステムインパッケージの製造方法。
【請求項２】
前記パシベーション膜を形成する段階は、
窒化物パシベーション膜を形成する段階と、
前記窒化物パシベーション膜の上部にＴＥＯＳパシベーション膜を形成する段階と、
を含むことを特徴とする、請求項１に記載のシステムインパッケージの製造方法。
【請求項３】
前記窒化物パシベーション膜は、２０００〜３０００Åの範囲の厚さに形成し、前記ＴＥＯＳパシベーション膜は、６０００〜１００００Åの範囲の厚さに形成することを特徴とする、請求項２に記載のシステムインパッケージの製造方法。
【請求項４】
前記フォトレジストの厚さは、２〜１０μｍの範囲の厚さに形成され、９０：１の高いエッチング選択比を有することを特徴とする、請求項１に記載のシステムインパッケージの製造方法。
【請求項５】
前記深いトレンチは、線幅は１０〜３０μｍの範囲とし、深さは４０〜１００μｍの範囲において前記半導体基板が貫通されない範囲内とすることを特徴とする、請求項１に記載のシステムインパッケージの製造方法。
【請求項６】
前記深いトレンチの内面に前記ビアコンダクタを覆うようにバリアメタルとシードメタルを順次に形成する段階をさらに含み、
前記ビアコンダクタは銅で形成されることを特徴とする、請求項１に記載のシステムインパッケージの製造方法。
【請求項７】
前記バリアメタルは、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ系のメタルを含むことを特徴とする、請求項６に記載のシステムインパッケージの製造方法。
【請求項８】
前記ビアコンダクタを、電気メッキまたは無電解電気メッキを用いて形成することを特徴とする、請求項６に記載のシステムインパッケージの製造方法。
【請求項９】
前記ビアコンダクタの深さを１０〜２０μｍの範囲とすることを特徴とする、請求項８に記載のシステムインパッケージの製造方法。
【請求項１０】
前記ビアコンダクタを１５０〜２５０℃で２０分〜１２０分間アニールする段階をさらに含むことを特徴とする、請求項６に記載のシステムインパッケージの製造方法。
【請求項１１】
前記ビアコンダクタは、前記パッドの傾斜側面及び垂直側面とコンタクトされたことを特徴とする、請求項１に記載のシステムインパッケージの製造方法。
【請求項１２】
前記半導体基板の背面をエッチングし、前記ビアコンダクタの他側面を第２バンプとして突出させる段階をさらに含み、
前記第２バンプを他の半導体チップまたは印刷回路基板と電気的に連結させることを特徴とする、請求項１に記載のシステムインパッケージの製造方法。
【請求項１３】
複数の半導体チップが積層された構造のシステムインパッケージにおいて、少なくとも一つの半導体チップは、
金属配線を含む半導体基板上に形成され、第１開口部及び第２開口部が形成されたパシベーション膜と、
前記パシベーション膜上において前記第１開口部及び第２開口部を覆い、前記第１開口部を通じて前記金属配線と接続されたパッドと、
前記第２開口部と重なる領域で、前記パッドから前記半導体基板を貫通して形成され、前記パッドとサイドコンタクトされたビアコンダクタと、
前記ビアコンダクタと一体として形成され、前記パッドよりも突出した第１バンプと、
を備えることを特徴とするシステムインパッケージ。
【請求項１４】
前記ビアコンダクタと一体として形成され、前記半導体基板よりも突出した第２バンプをさらに備えることを特徴とする、請求項１３に記載のシステムインパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子パッケージの製造方法に係り、特に、複数の半導体チップが積層構造で連結されたシステムインパッケージ及びその製造方法に関する。
【背景技術】
【０００２】
各種電子機器のモバイル化・小型化・多機能化に伴い、多様なチップを一個のパッケージに具現する３次元（３Ｄ）システムインパッケージ（System In Package：ＳＩＰ）への関心が高まりつつある。既存の携帯用機器では、メモリー等の半導体個別素子がそれぞれパッケージ形態で組み込まれて相互連結されたが、システムインパッケージ技術を用いると、全ての個別素子を一つのパッケージ中に組み込むことができ、製品の小型化及び消費電力の低減を図りながら様々な機能を具現することが可能になる。システムインパッケージ技術は、メモリー、ロジックデバイス、センサー、コンバータなどに適用されている。
【０００３】
従来のシステムインパッケージは、半導体チップを貫通するビアコンダクタ（Via Conductor）を用いて、積層された複数の半導体チップを電気的に連結するとともに、これら半導体チップを印刷回路基板（Printed Circuit Board、以下「ＰＣＢ」という）に電気的に連結する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のシステムインパッケージは、ビアコンダクタの適用によって製造工程が複雑になるという問題があった。例えば、従来のシステムインパッケージの製造方法は、半導体チップにビアコンダクタを形成する工程の他にも、ビアコンダクタとパッドとを連結するコンダクタ形成工程と、パッド上に他の半導体チップまたはＰＣＢとの電気的連結のためのバンプを形成する工程などをさらに必要とし、製造工程が複雑になるものであった。また、エッチングし難い銅（Cu）を使ってバンプを形成する場合には、銅層パターニングのための化学機械的研磨（Chemical Mechanical Polishing、以下「ＣＭＰ」という）工程をさらに行わねばならず、製造工程がより複雑になってしまう。
【０００５】
本発明は上記の問題点を解決するためのもので、その目的は、複数の半導体チップが積層構造で連結されたシステムインパッケージにおいて、ビアコンダクタとバンプを同時に形成することによって製造工程を単純化できるシステムインパッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための本発明に係るシステムインパッケージの製造方法は、金属配線の形成された半導体基板上にパシベーション膜を形成する段階と、前記パシベーション膜をパターニングし、第１開口部及び第２開口部を形成する段階と、前記第１開口部及び第２開口部を覆い、前記第１開口部を通じて前記金属配線と接続されるパッドを形成する段階と、前記パッドの形成された前記パシベーション膜上にフォトレジストを形成する段階と、前記第２開口部と重なる領域に、前記フォトレジストから前記パッドを貫通して前記半導体基板の一部まで延在する深いトレンチを形成する段階と、前記深いトレンチの内部に前記パッドとサイドコンタクトされるビアコンダクタを形成する段階と、前記フォトレジストを除去し、前記ビアコンダクタの一側端を第１バンプとして突出させる段階と、前記第１バンプを他の半導体チップまたは印刷回路基板と電気的に連結させる段階と、を含む。
【０００７】
また、複数の半導体チップが積層された構造の本発明によるシステムインパッケージにおいて、少なくとも一つの半導体チップは、金属配線を含む半導体基板上に形成され、第１開口部及び第２開口部が形成されたパシベーション膜と、前記パシベーション上で前記第１開口部及び第２開口部を覆い、前記第１開口部を通じて前記金属配線と接続されたパッドと、前記第２開口部と重なる領域で、前記パッドから前記半導体基板を貫通して形成され、前記パッドとサイドコンタクトされるビアコンダクタと、前記ビアコンダクタと一体として形成され、前記パッドよりも突出した第１バンプと、を備える。
【発明の効果】
【０００８】
本発明による半導体素子パッケージ及びその製造方法は、パッドとサイドコンタクトで直接連結されたビアコンダクタを、バンプと一体化した構造で同時に形成することによって、工程数を減らし、製造コストを節減し、生産性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
上記の特徴を含め、本発明の他の特徴及び利点は、添付の図面に基づく本発明の好適な実施形態についての説明から明白になる。
【００１０】
以下、本発明の好適な実施形態を、図１〜図１２を参照しつつ詳細に説明する。
【００１１】
図１〜図１２は、本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【００１２】
本発明のシステムインパッケージの製造方法は、図１〜図４に示すように任意の半導体チップ上にパッド３０を形成する工程と、図５〜図１１に示すようにパッド３０から半導体基板１０まで貫通して形成されるとともに、第１及び第２バンプ４２Ａ及び４２Ｂと一体として形成されるビアコンダクタ４２を形成する工程と、図１２に示すように、図１１に示す半導体チップ５０を他の半導体チップ６０及びＰＣＢ７０と積層構造で互いに連結するボンディング工程と、を含む。本実施形態では、低い抵抗を有する金属である銅（Cu）を使ってビアコンダクタ４２を形成した場合を挙げて説明するが、本発明がこれに限定されることはない。
【００１３】
図１を参照すると、半導体基板１０上に、任意の半導体チップに適当な下部構造物が形成される。下部構造物は、複数の金属配線及び絶縁膜を含むもので、同図には、その一例として、半導体基板１０上に形成された複数の下部金属配線１２及び上部金属配線１８と、上下部金属配線１８，１２間の絶縁膜１４を貫通して上下部金属配線１８及び１２をそれぞれ電気的に連結するコンタクト１６と、上部金属配線１８が埋め立てられている絶縁膜２１と、を含む場合を概略的に示す。上部金属配線１８として銅を使用する場合、絶縁膜２１をパターニングして上部金属配線１８の形成されるトレンチを形成し、トレンチに埋め立てられ、絶縁膜２１の表面を覆うように銅を蒸着した後、ＣＭＰ工程で絶縁膜２１が露出されるまで銅をエッチングすることによって、絶縁膜２１と平坦な表面をなす上部金属配線１８が形成される。
【００１４】
続いて、上部金属配線１８の埋め立てられている絶縁膜２１上に、複層構造で第１及び第２パシベーション膜２０，２２を形成する。第１パシベーション膜２０は、ＳｉＮｘなどのような窒化絶縁物を蒸着し、２０００〜３０００Å程度の厚さとすれば良い。第２パシベーション膜２２は、低い誘電定数を持つ酸化絶縁物、例えば、ＴＥＯＳ（Tetra-Etyl-Ortho-Silicate）を６０００〜１００００Å程度の厚さに形成すれば良い。
【００１５】
図２を参照すると、第１及び第２パシベーション膜２０，２２をフォトリソグラフィ工程及びエッチング工程でパターニングすることによって、第１及び第２開口部２４，２６を形成する。第１開口部２４は、後続工程で形成されるパッドと電気的に接続される上部金属配線１８を露出させる役割を果たす。第２開口部２６は、後続工程でビアコンダクタが形成される領域を提供する。
【００１６】
図３を参照すると、開口部２４，２６が形成されているパシベーション膜２２上に、バリアメタル（Barrier Metal）２８とパッドメタル（Pad Metal）３０が順次に形成される。例えば、アルミニウム（Al）パッドを形成する場合、アルミニウムパッドバリアメタル２８とアルミニウムメタル３０が第２パシベーション膜２２上に積層される。
【００１７】
図４を参照すると、パッドメタル３０及びバリアメタル２８をフォトリソグラフィ工程及びエッチング工程でパターニングし、第１及び第２開口部２４，２６を覆うパッド３２を形成する。バリアメタル２８及びパッドメタル３０が積層されたパッド３２は、第１開口部２４を通じて上部金属配線１８と電気的に連結される。
【００１８】
図５を参照すると、パッド３２の形成されている第２パシベーション膜２２上に、フォトレジスト３４がコーティングされる。例えば、フォトレジスト３４は、２〜１０μｍ程度の厚さにコーティングされ、９０：１程度の高い選択比（High Selectivity）を持つものを使用することができる。
【００１９】
図６を参照すると、フォトレジスト３４をフォトリソグラフィ工程でパターニングし、後続のビアコンダクタが形成される領域をオープンするトレンチ３６を形成する。フォトレジスト３４を貫通するトレンチ３６は、図２に示す第１及び第２パシベーション膜２０及び２２の第２開口部２６と重なる。
【００２０】
図７を参照すると、フォトレジスト３４を貫通するトレンチ３６は、パッド３２を貫通して半導体基板１０の下部まで深く延在する。この深いトレンチ３６は、高速エッチング装備を用いてパッド３２と絶縁膜１４及び２１を貫通し、引き続き半導体基板１０の下部まで延在するものの、半導体基板１０を貫通しないように形成する。例えば、深いトレンチ３６は、１０〜３０μｍ程度の線幅を有し、４０〜１００μｍ程度の深さを持つように形成すれば良い。深いトレンチ３６は、パッド３２の側面、例えば、傾斜面及び垂直面が露出されるようにパッド３２を貫通する。
【００２１】
図８及び図９を参照すると、深いトレンチ３６の内面にバリアメタル４０を形成したのち、深いトレンチ３６に銅を埋め立ててビアコンダクタ４２を形成し、銅アニール（annealing）工程を実施する。半導体基板１０または絶縁膜１４として有機絶縁物を使った場合、有機絶縁膜１４への銅の拡散を防止するために、バリアメタル４０を形成する。バリアメタル４０としては、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ系のメタルを使用する。その後、バリアメタル４０上にシード（Seed）メタル（図示せず）をさらに形成した後、電気メッキ法または無電解電気メッキ法で銅メッキ工程を実施し、深いトレンチ３６を完全に埋め込んでなる銅ビアコンダクタ４２を形成する。以降、銅ビアコンダクタ４２の安定化のために、１５０〜２５０℃で２０分〜１２０分間、アニール処理を行うことができる。ビアコンダクタ４２は、バリアメタル４０を介してパッド３２の側面、すなわち、傾斜面及び垂直面とサイドコンタクト（Side contact）構造で接続される。ビアコンダクタ４２は、１０〜２０μｍ程度の深さを持つように形成されることができる。
【００２２】
図１０を参照すると、フォトレジスト３４をエッチングし、ビアコンダクタ４２の上端部が突出した構造とする。パッド３２の上に突出したビアコンダクタ４２の上側突出部は、他の半導体チップまたはＰＣＢと電気的に連結される第１バンプ４２Ａとなる。
【００２３】
図１１を参照すると、半導体基板１０の背面をグラインディング及びエッチングし、ビアコンダクタ４２の下端部が突出した構造とする。半導体基板１０の背面をシリコンエッチング比が相対的に高いエッチング方法でバックグラインディングし、ビアコンダクタ４２が露出されるまで半導体基板１０をエッチングする。ビアコンダクタ４２のエッチング比が半導体基板１０よりも低いので、ビアコンダクタ４２の下端部は突出する。半導体基板１０の下側に突出したビアコンダクタ４２は、他の半導体チップまたはＰＣＢと電気的に連結される第２バンプ４２Ｂとなる。このとき、半導体基板１０のバックグラインディングによって、ビアコンダクタ４２下部のバリアメタル４０もエッチングされ、ビアコンダクタ４２の下面が露出される。
【００２４】
これにより、任意の半導体チップ５０を貫通するビアコンダクタ４２が、突出構造の第１及び第２バンプ４２Ａ，４２Ｂと一体化した構造で同時に形成され、ビアコンダクタ４２はパッド３２を貫通してパッド３２とサイドコンタクトされる。したがって、従来に比べて、パッドとビアコンダクタとを連結するコンダクタ形成工程、バンプを形成する工程、及び銅ＣＭＰ工程などを省くことができ、工程数が減少する。
【００２５】
一方、任意の半導体チップ５０が最後の層に位置し、半導体基板１０の背面が他の素子と電気的に接続される必要がない場合、すなわち、第２バンプ４２Ｂが必要でない場合には、図１１に示す半導体基板１０のバックグラインディング工程を省略すれば良い。
【００２６】
図１２を参照すると、図１１に示す半導体チップ５０を他の半導体チップ６０及びＰＣＢ７０と積層構造で連結するボンディング工程を行う。例えば、半導体チップ５０のビアコンダクタ４２と一体として形成され、半導体基板１０よりも突出した第２バンプ４２Ｂを、他の半導体チップ６０のバンプ６２と電気的に連結するボンディング工程を行う。なお、半導体チップ５０のビアコンダクタ４２と一体として形成され、パッド３２よりも突出した第１バンプ４２ＡをＰＣＢ７０と電気的に連結するボンディング工程を行う。
【００２７】
以上説明した内容に基づき、本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であるということは、当業者にとっては明らかである。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されず、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図２】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図３】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図４】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図５】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図６】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図７】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図８】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図９】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図１０】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図１１】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【図１２】本発明の実施形態によるシステムインパッケージの製造方法を段階的に示す断面図である。
【符号の説明】
【００２９】
１０    半導体基板
１２    下部金属配線
１４、２１    絶縁膜
１６    コンタクト
１８    上部金属配線
２０，２２    パシベーション
２４，２６    開口部
２８，４０    バリアメタル
３０    パッドメタル
３２    パッド
３６    トレンチ
４２    ビアコンダクタ
４２Ａ，４２Ｂ    バンプ
５０，６０    半導体チップ
７０    印刷回路基板  
【図１】
2009027174.tif 000003
【図２】
2009027174.tif 000004
【図３】
2009027174.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2009027174.tif 000009
【図８】
2009027174.tif 000010
【図９】
2009027174.tif 000011
【図１０】
2009027174.tif 000012
【図１１】
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【図１２】
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