(57)【要約】【課題】耐圧及びオン抵抗への影響を抑えて、ドレイン・ソース間の容量及びドレイン・ゲート間の容量を低減した縦型ＭＯＳＦＥＴ実現する。【解決手段】基板に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、逆導電形からなるエピタキシャル層に所定の間隔で形成された逆導電型からなるベース層と、ベース層に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するようにエピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、埋め込み層上であって前記エピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、ソース電極とで構成した。【選択図】      図１
2009010199.tif 000002
【特許請求の範囲】
【請求項１】
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層（１４）と、
前記逆導電形からなるエピタキシャル層（１４）に所定の間隔で不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層（１４）に埋め込んで形成された一導電型の埋め込み層（１７）と、
前記埋め込み層（１７）上であって前記エピタキシャル層（１４）に不純物拡散等を用いて形成された一導電型の不純物層（１６）と、
前記エピタキシャル層上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）と、
前記ゲート電極および前記エピタキシャル層（１４）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする縦型ＭＯＳＦＥＴ。
【請求項２】
前記エピタキシャル層上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）のｎ型層（１６）の上部を除去してゲート開口部（１７）を形成したことを特徴とする請求項１記載の縦型ＭＯＳＦＥＴ。
【請求項３】
前記エピタキシャル層上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）のｎ型層（１６）の上部の絶縁膜の厚さを厚くして例えば凸部（１８）を形成したことを特徴とする請求項１記載の縦型ＭＯＳＦＥＴ。
【請求項４】
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層（１４）と、
前記逆導電形からなるエピタキシャル層（１４）に所定の間隔で不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層（１４）に形成された一導電型の不純物層（１６）と、
前記エピタキシャル層（１４）上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）と、
前記ゲート電極およびエピタキシャル層（１４）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする縦型ＭＯＳＦＥＴ。
【請求項５】
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された一導電型層（１２）と、この一導電型層（１２）の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層（１３）と、
前記所定の間隔で埋め込んで形成された一導電形からなる層（１３）の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記基板の他方の面に形成された一導電型層（１２）上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート（７）電極と、
前記ゲート電極および一導電型層（１２）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする縦型ＭＯＳＦＥＴ。
【請求項６】
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層（１３）と、
この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層（１３）上に形成された一導電型層（１２）と、
この一導電型層（１２）に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記一導電型層（１２）上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）と、
前記ゲート電極および一導電型層（１２）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレーなどのスイッチング素子に用いられる縦型ＭＯＳＦＥＴに関し、耐圧およびオン抵抗への影響を抑えて、ドレイン・ソース間の容量を低減させた縦型ＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
図７は従来の一般的な縦型ＭＯＳＦＥＴの断面構成図である。
図において、１はｎ−型ドリフト層からなる基板であり、この基板１の一方の面（図では下面）には不純物拡散などによりコンタクト層としてのｎ＋型層５が形成され、このコンタクト層５にはドレイン電極９が形成されている。基板１の他方の表面にはｎ型層１２が形成され、このｎ型層１２の表面には所定の間隔を隔ててｐ型ベース層２が形成されている。
【０００３】
ｐ型ベース層２のそれぞれの表面にはｐ＋型層３を囲んでｎ＋型層が形成されており、ｎ型層１２とｎ＋型層のそれぞれの上には絶縁膜（例えば酸化膜）６で囲まれた例えばポリシリコンからなるゲート電極７が所定の距離を隔てて形成されている。８は絶縁膜６で囲まれたゲート電極７およびｐ＋型層３を覆って形成されたソース電極である。
【０００４】
なお、本発明において構成要素として表示する「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味し、「＋」は比較的高不純物濃度であることを意味し、「−」は比較的低不純物濃度であることを意味し、「−−」は「−」よりもさらに低不純物濃度であることを意味している。
【０００５】
縦型ＭＯＳＦＥＴのオフ時の耐圧は、基板（ｎ−ドリフト層）１の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、ｎ−ドリフト層１の濃度を薄く、厚さを厚くして、ｐベース層２及びｎ−ドリフト層１の接合より空乏層を広げ所定の電圧を維持できるように設計される。
【０００６】
このような縦型ＭＯＳＦＥＴにおいて、ゲート電極７の電圧に基づき縦型ＭＯＳＦＥＴがオン状態となると、ｎ−ドリフト層１は導電し、ドレイン電極９からソース電極８の向きに電流が流れる。また、ゲート電極７の電圧に基づき縦型ＭＯＳＦＥＴがオフ状態となると、ｎ−ドリフト層１は、ｐ型ベース層２との境界であるｐｎ接合から空乏層１１が拡張する。そして、ドレイン電極９とソース電極８との間の電圧が大きくなると、縦方向（素子内の厚み方向）と横方向（素子の幅の方向）との両方向に空乏層が拡張する。
【０００７】
即ち、ゲート電極７の電圧に基づき縦型ＭＯＳＦＥＴがオフ状態となり、ドレイン電極９とソース電極８との間に逆バイアス電圧が印加されると、ｎ−ドリフト層１は、ｐベース層２から空乏層１１が拡張する。
【０００８】
スイッチングを行う素子の重要な特性として、ドレイン・ソース間容量Ｃｄｓ、ドレイン・ゲート容量Ｃｄｇが挙げられるが、スイッチングのスピードを上げるために両者ともオフ時の容量は少ない方が望ましい。ドレイン・ソース間容量は、ｐ型ベース層２とｎ−型ドリフト層１の間の接合容量（Ｃｄｓ１）とｐ型ベース層２とｎ型層１２の間の接合容量（Ｃｄｓ２）の和でほぼ決まっている。
【０００９】
半導体の接合容量とは、空乏層（１１）の容量であり、空乏層の広がり方は、ｐ層、ｎ層の濃度で決まる。また、ドレイン・ゲート容量はゲートのＰｏｌｙ−Ｓｉ７とｎ−ドリフト層１（基板）とのゲート絶縁膜を介した容量である。
上記従来構造の場合ｐ型ベース層２よりもｎ−型ドリフト層１の濃度が数桁のオーダーで薄いためｎ−形ドリフト層１の濃度が容量を支配する要因となっている。
【００１０】
このような縦型ＭＯＳ半導体装置や半導体リレー装置の先行技術としては、例えば下記の特許文献に示されたものがある。
【００１１】
【特許文献１】特開平７−２２１２９６号公報
【特許文献２】特開２００５−１６６８５１号公報
【特許文献３】特開２００７−８８５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、上述の従来の例においては、次のような問題があった。
従来の縦型ＭＯＳＦＥＴでは、素子の耐圧及びオン抵抗からｎ−型ドリフト層の濃度やｎ型層の濃度は決まり、Ｃｄｓを低減するために濃度を下げて調整することができない。
本発明は、縦型ＭＯＳＦＥＴの構造を変えることによって、耐圧及びオン抵抗への影響を抑えて、ドレイン・ソース間の容量及びドレイン・ゲート間の容量を低減することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記問題点を解決するためになされたもので、請求項１の縦型ＭＯＳＦＥＴにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層（１４）と、
前記逆導電形からなるエピタキシャル層（１４）に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層（１４）に埋め込んで形成された一導電型の埋め込み層（１７）と、
前記埋め込み層（１７）上であって前記エピタキシャル層（１４）に形成された一導電型の不純物層（１６）と、
前記エピタキシャル層上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）と、、
前記ゲート電極および前記エピタキシャル層（１４）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする。
【００１４】
請求項２においては、請求項１記載の縦型ＭＯＳＦＥＴにおいて、
前記エピタキシャル層上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）のｎ型層（１６）の上部を除去してゲート開口部（１７）を形成したことを特徴とする。
【００１５】
請求項３においては、請求項１記載の縦型ＭＯＳＦＥＴにおいて、
前記エピタキシャル層上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）のｎ型層（１６）の上部の絶縁膜の厚さを厚くして凸部（１８）を形成したことを特徴とする。
【００１６】
請求項４の縦型ＭＯＳＦＥＴにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層（１４）と、
前記逆導電形からなるエピタキシャル層（１４）に所定の間隔で隔てて不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層（１４）に形成された一導電型の不純物層（１６）と、
前記エピタキシャル層（１４）上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）と、
前記ゲート電極およびエピタキシャル層（１４）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする縦型ＭＯＳＦＥＴ。
【００１７】
請求項５の縦型ＭＯＳＦＥＴにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された一導電型層（１２）と、この一導電型層（１２）の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層（１３）と、
前記所定の間隔で埋め込んで形成された一導電形からなる層（１３）の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記基板の他方の面に形成された一導電型層（１２）上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート（７）電極と、
前記ゲート電極および一導電型層（１２）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする。
【００１８】
請求項６の縦型ＭＯＳＦＥＴにおいては、
比較的低不純物濃度で構成された一導電型のドリフト層としての基板（１）と、この基板の一方の面に形成された一導電型の比較的高不純物濃度からなるコンタクト層（５）を介して形成されたドレイン電極（９）と、
前記基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層（１３）と、
この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層（１３）上に形成された一導電型層（１２）と、
この一導電型層（１２）に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層（２）と、
前記ベース層内に形成された比較的高不純物濃度の逆導電型層（３）およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層（４）と、
前記一導電型層（１２）上に絶縁膜（６）で囲まれて所定の間隔に形成されたゲート電極（７）と、
前記ゲート電極および一導電型層（１２）を覆って形成されたソース電極（８）と、
で構成されたことを特徴とする。
【発明の効果】
【００１９】
以上説明したことから明らかなように本発明の請求項１によれば、次のような効果がある。
基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、前記逆導電形からなるエピタキシャル層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層に埋め込んで形成された一導電型の埋め込み層と、前記埋め込み層上であって前記エピタキシャル層に形成された一導電型の不純物層と、前記エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、
前記ゲート電極および前記エピタキシャル層を覆って形成されたソース電極を設けたので、ドリフト層側のみならずｐ−エピ層側に空乏層が伸びるため、ドレイン・ゲート間の容量（Ｃｄｓ１およびＣｄｓ２）を下げることができる。
【００２０】
請求項２，３においては、請求項１記載の縦型ＭＯＳＦＥＴにおいて、ｎ型層の上部を除去してゲート開口部を形成したり、ｎ型層の上部の絶縁膜の厚さを厚くして凸部を形成したので、ドレイン・ゲート間の容量を下げることができる。
【００２１】
請求項４においては、
基板の他方の面に形成された比較的低不純物濃度の逆導電型からなるエピタキシャル層と、前記逆導電形からなるエピタキシャル層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、
前記所定の間隔で形成された逆導電型からなるベース層の間に前記基板に達するように前記エピタキシャル層に形成された一導電型の不純物層と、
前記エピタキシャル層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極（７）と、前記ゲート電極およびエピタキシャル層を覆って形成されたソース電極ので、ドレイン・ソース間の容量（Ｃｄｓ２）を低減することができる。
【００２２】
請求項５においては、
基板の他方の面に形成された一導電型層と、この一導電型層（１２）の表面に所定の間隔で埋め込んで形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層と、前記所定の間隔で埋め込んで形成された一導電形からなる層の上であって前記基板に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、前記基板の他方の面に形成された一導電型層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、前記ゲート電極および一導電型層（１２）を覆って形成されたソース電極を設けたので、空乏層の幅が大きくなり、ドレイン・ゲート間の容量（Ｃｄｓ１）を低減することができる。
【００２３】
また、ゲート下に比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層を設けているので、特性への影響は少なく、従来とほぼ同等の耐圧とすることができる。
また、オン抵抗に関しては、電流経路にあたるゲート下の濃度を下げないので、やはり従来とほぼ同等の特性とすることができる。
【００２４】
請求項６によれば、基板の他方の面に形成された比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層と、この比較的低不純物濃度よりもさらに低不純物濃度の一導電形からなる層上に形成された一導電型層と、この一導電型層に所定の間隔を隔てて不純物拡散等を用いて形成された逆導電型からなるベース層と、前記ベース層内に形成された比較的高不純物濃度の逆導電型層およびこの逆導電型層を囲んで形成された比較的高不純物濃度の一導電型層と、前記一導電型層上に絶縁膜で囲まれて所定の間隔に形成されたゲート電極と、前記ゲート電極および一導電型層を覆って形成されたソース電極を設けたので、オン抵抗は若干上昇するが、耐圧などの特性への影響を抑えて、ドレイン・ソース間の容量（Ｃｄｓ１）を低減することが可能となる。
【発明を実施するための最良の形態】
【００２５】
図１は本発明の一実施例を示す縦型ＭＯＳＦＥＴの断面図である。
図に１おいて、図７に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では、従来構造の基板であるｎ−型ドリフト層１の上部にｐ-型エピタキシャル層（以下単にエピ層という）１４を設け、その中にｐ型ベース層２を形成する。
【００２６】
またｐ型ベース層２間には電流経路であるｎ型層１６及び埋め込みｎ型層１７を形成し、拡散プロセスで両層が接続するようにする。ｎ型層１６及び埋め込みｎ型層１７の濃度は、ゲート７がオンの時には寄生素子のジャンクションＦＥＴ（ＪＦＥＴ）が生じオン抵抗を増加させない濃度とし、かつ、オフ時にはｐ−型層から伸びた空乏層１１ａが低電圧で広がり、耐圧劣化を生じさせない濃度とする。
【００２７】
上述の構成において、オフ時でソース−ドレインのバイアスが０Ｖの時の各容量をみると、
１）ドレイン・ソース間容量でｎ−型ドリフト層１とｐ型ベース層３間に生じていた容量（Ｃｄｓ１）では、図７に示す従来例では空乏層１１が主にｎ−型ドリフト層１へ伸びていたがｎ−型ドリフト層１とｐ型ベース層３間にｐ−エピ層１４を挟むことによって空乏層１１は空乏層１１ａのようにｐ−型エピ層へも伸びることになるので、容量は大きく下がることになる。
【００２８】
２）図７に示す従来例では、ドレイン・ソース間容量でｎ−型ドリフト層１とｎ型層１２間に容量Ｃｄｓ２が生じているが、オン時に寄生ＪＦＥＴが生じオン抵抗が増えてしまうのでｎ型層１２の濃度を下げることができない。その結果、空乏層が伸びず容量が生じていた。
図１に示す構成によれば、ｐ−型エピ層側に空乏層が伸びるため、容量を下げることができる。
【００２９】
図２は請求項２の実施例を示すもので、図１に示す縦型ＭＯＳＦＥＴのｎ型層１６の上のゲート（Ｐｏｌｙ−Ｓｉ）を除去し、ゲート開口部１８を形成したものである。この構造にすることによって、ドレインと同電位であるゲート開口部下の不純物層とゲートとの重なり合う面積が減り、容量を大幅に減少させることができる。
上記構造によれば、ゲート７の寸法（Ｌｇ）が大きくなるため、Ｌｇの増加がオン抵抗に大きく影響しない高耐圧デバイスに用いて好適である。本実施例においては、ｎ型層１６及び埋め込みｎ型層１７の濃度を最適化することにより、図７に示す従来例とほぼ同等のオン抵抗及び耐圧でドレイン・ソース間容量及びドレイン・ゲート間容量を低減することできる。
【００３０】
図３は請求項３の実施例を示すもので、図１に示す縦型ＭＯＳＦＥＴのｎ型層１６の上部の絶縁膜の厚さを厚くして凸部１９を形成したものである。この構造にすることによって、ドレインと同電位であるゲート開口部下の不純物層とゲートと距離を離すことができるので、容量を大幅に減少させることができる。このような構成においても、ｎ型層１６及び埋め込みｎ型層１７の濃度を最適化することにより、図７に示す従来例とほぼ同等のオン抵抗及び耐圧でドレイン・ソース間容量及びドレイン・ゲート間容量を低減することできる。
【００３１】
図４は請求項４の一実施例を示す縦型ＭＯＳＦＥＴの断面図である。図７に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では図１に示す埋め込みｎ型層１７を形成せずｐ−型エピ層１４を薄くした状態を示している。ｐ−型エピ層１４を薄くした場合には、Ｃｄｓ１の低減の効果は薄いが、全体としてはドレイン・ソース間の容量を低減させる効果が得られる。この場合、ゲート７（Ｐｏｌｙ−Ｓｉ）の開口部１７の膜厚はワイヤボンディングなど、外部からのダメージなどを守るため、必要最低限の膜厚としたほうが、耐圧の低下を防ぐことができる。なお、開口部を設けずｎ型層１６上の酸化膜６のみを厚くした場合も同様の効果を得ることができる。
【００３２】
図５は請求項５の一実施例を示す縦型ＭＯＳＦＥＴの断面図である。図７に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例では、図７に示す従来構造のｐ型ベース層２の下に基板であるｎ−型ドリフト層１より濃度の薄いｎ--型層１３を設けるものである。
【００３３】
この場合、ｎ--型層１３はお互いに接続しないように形成し、ゲート(Ｐｏｌｙ−Ｓｉ)７の直下の領域は、ｎ−型ドリフト層１を残す程度に形成する。
ｎ--型層１３の厚みは、ｎ−型ドリフト層１の濃度によって決定する。即ち、ｎ--型層１３の厚みは図７に示す従来構造のｎ−型ドリフト層１に伸びる空乏層１１の厚さより厚く形成する。
【００３４】
上述の構成によれば、ｐ型ベース層２の下にｎ−層より濃度が低いｎ--型層１３を設けているので、空乏層１１の幅が大きくなり、ドレイン・ソース間の容量を低減することができる。
耐圧に関しては、ｎ--型層１３の濃度が低いので、特性への影響は少なく、従来とほぼ同等の耐圧とすることができる。
【００３５】
また、オン抵抗に関しては、電流経路にあたるゲート７下の濃度を下げないので、やはり従来とほぼ同等の特性とすることができる。
上記のように、ｐ型ベース層２の下にｎ−型ドリフト層１より濃度の薄いｎ--型層１３を設けることにより耐圧とオン抵抗を従来の縦型ＭＯＳＦＥＴと同等に維持しながら、ドレイン・ソース容量のみを低減することが可能である。
【００３６】
図６は請求項６の実施例を示す断面図である。図７に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
この実施例はオン抵抗を多少犠牲にしても容量を下げたい場合に有効である。
【００３７】
図６では基板１の他方の面にｎ--型層１３を形成し、このｎ--型層１３に所定の間隔でｐ型ベース層２を埋め込みｐ型ベース層２のそれぞれの表面にｐ＋型層３を挟んでｎ＋型層が形成されている。この場合も図５に示す場合と同様ｎ--型層１３の厚みは、ｎ−型ドリフト層１の濃度によって決定するが、ｎ--型層１３の厚みは図７に示す従来構造のｎ−型ドリフト層１に伸びる空乏層１１の厚さより薄く形成する。
このような構成によれば、オン抵抗は若干上昇するが、耐圧などの特性への影響を抑えて、ドレイン・ソース間の容量を低減することができる。
【００３８】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。例えば実施例ではｎ−型ドリフト層１からなる基板を用い、この基板の一方の面に不純物拡散やエピタキシャル成長やなどによりｎ＋型層５やｐ−型層１４を形成したが、基板状のものを用い、ｎ−型ドリフト層の基板と接合したものを用いてもよい。
【００３９】
また、ｎ型、ｐ型は導電型をそれぞれ逆にしたものを用いてもよい。
なお、各実施例の構成において製造方法については記述を省略したが、いずれも公知の半導体製造技術を用いて製造可能である。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の請求項１の一実施例を示す縦型ＭＯＳＦＥＴの断面図である。
【図２】請求項２の実施例を示す縦型ＭＯＳＦＥＴの断面図である。
【図３】請求項３の実施例を示す縦型ＭＯＳＦＥＴの断面図である。
【図４】請求項４の実施例を示す縦型ＭＯＳＦＥＴの断面図である。
【図５】請求項５の実施例を示す縦型ＭＯＳＦＥＴの断面図である。
【図６】請求項６の実施例を示す縦型ＭＯＳＦＥＴの断面図である。
【図７】従来の縦型ＭＯＳＦＥＴの断面図である。
【符号の説明】
【００４１】
１    基板（ｎ−型ドリフト層）
２    ｐ型ベース層
３    ｐ＋型層
４，５  ｎ＋型層
６  酸化膜
７    ゲート電極（Ｐｏｌｙ‐Ｓｉ）
８    ソース電極
９    ドレイン電極
１１  空乏層
１２，１６  ｎ型層
１３  ｎ‐‐型層
１４  ｐ−型エピシャル層（ｐ−型エピ層）
１７  埋め込みｎ型層
１８  ゲート開口部
１９  凸部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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