(57)【要約】【課題】製造工程の低減を図った表示装置の製造方法の提供。薄膜トランジスタの特性の劣化を抑制した表示装置の製造方法の提供。【解決手段】同一の基板上に、ゲート電極、ゲート絶縁層、結晶質と非晶質の積層の半導体層、ソース電極およびドレイン電極を順次形成した第１の薄膜トランジスタと、ゲート電極、ゲート絶縁膜、非晶質の半導体層、ソース電極およびドレイン電極を順次形成した第２の薄膜トランジスタを備える表示装置の製造方法にあって、  前記ゲート絶縁膜の形成後に、前記基板上に非晶質の半導体層を形成し、該非晶質の半導体層に選択的に前記結晶質の半導体層を形成する工程と、  アルカリ性のアミン系のエッチング液を用いて前記結晶質の半導体層を残存させて前記非晶質の半導体層をエッチングする工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の基板上に、ゲート電極、ゲート絶縁層、結晶質と非晶質の積層の半導体層、ソース電極およびドレイン電極を順次形成した第１の薄膜トランジスタと、ゲート電極、ゲート絶縁膜、非晶質の半導体層、ソース電極およびドレイン電極を順次形成した第２の薄膜トランジスタを備える表示装置の製造方法にあって、
前記ゲート絶縁膜の形成後に、前記基板上に非晶質の半導体層を形成し、該非晶質の半導体層に選択的に前記結晶質の半導体層を形成する工程と、
アルカリ性のアミン系のエッチング液を用いて前記結晶質の半導体層を残存させて前記非晶質の半導体層をエッチングする工程とを備えることを特徴とする表示装置の製造方法。
【請求項２】
前記非晶質の半導体層は、その含有水素濃度が１０％以下であることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記ゲート絶縁膜はシリコン酸化膜によって構成されていることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項４】
前記ゲート絶縁膜はシリコン窒化膜によって構成されていることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項５】
前記第２の薄膜トランジスタは、表示領域の各画素に形成される薄膜トランジスタであり、
前記第１の薄膜トランジスタは、前記各画素を駆動させるための駆動回路に組み込まれる薄膜トランジスタであることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項６】
前記表示装置は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれを担当する画素に映像信号を供給する際に、その供給を時分割で行う時分割用スイッチを備え、
該時分割用スイッチは、前記第１の薄膜トランジスタによって形成されていることを特徴とする請求項１に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の製造方法に係り、基板に薄膜トランジスタが形成されている表示装置の製造方法に関する。
【背景技術】
【０００２】
このような表示装置として、その基板面において、表示領域の各画素に画素選択用の薄膜トランジスタが形成されているとともに、該表示領域の周辺において前記各画素を駆動させるための周辺回路が形成され、この周辺回路には複数の薄膜トランジスタを備えたものがある。
【０００３】
そして、該表示装置を製造する場合、その効率化を図るため、画素選択用の薄膜トランジスタと周辺回路の薄膜トランジスタは、並行して形成していくのが通常となっている。
【０００４】
また、画素選択用の薄膜トランジスタにはアモルファスシリコン（ａ−Ｓｉ）を半導体層としたものを形成し、周辺回路の薄膜トランジスタにはアモルファスシリコンをたとえば擬似単結晶形成法によって結晶化した擬似単結晶シリコンあるいは多結晶シリコンに改質させたものが知られている。擬似単結晶シリコンあるいは多結晶シリコンを半導体層とした場合、電子移動度に優れた薄膜トランジスタを得ることができるからである。
【０００５】
この場合、基板の表面の全域にアモルファスシリコンを形成し、少なくとも周辺回路における薄膜トランジスタの半導体層の形成領域に前記擬似単結晶シリコンあるいは多結晶シリコンを形成した後に、フォトリソグラフィ技術による選択エッチングによって、前記擬似単結晶シリコンあるいは多結晶シリコンの形成領域以外の領域におけるアモルファスシリコンを除去するようにしていた。
【０００６】
また、該エッチングは、ＨＦ系のエッチング液を用いて前記アモルファスシリコンを除去するようにしていた。
【０００７】
このような表示装置の製造方法は、たとえば下記特許文献１に開示がなされている。
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上述した表示装置の製造方法は、アモルファスシリコンを形成し、該アモルファスシリコンを選択的に擬似単結晶シリコンあるいは多結晶シリコンに改質した後に、前記擬似単結晶シリコンあるいは多結晶シリコンを残し、他のアモルファスシリコンを除去するのに、フォトリソグラフィ技術による選択エッチングを用いたものとなっている。このため、製造工数の増大をもたらすものとなっていた。
【０００９】
また、上述の工程で、アモルファスシリコンを除去するのに、ＨＦ系のエッチング液を用いているため、たとえばゲート絶縁膜としてシリコン酸化膜を用いている場合に、該ゲート絶縁膜の膜厚の減少および膜表面の凹凸が増大し、ゲート耐圧の低下を招くことを免れ得なかった。
【００１０】
本発明の目的は、製造工程の低減を図った表示装置の製造方法を提供することにある。
【００１１】
本発明の目的は、薄膜トランジスタの特性の劣化を抑制した表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
（１）本発明による表示装置の製造方法は、たとえば、同一の基板上に、ゲート電極、ゲート絶縁層、結晶質と非晶質の積層の半導体層、ソース電極およびドレイン電極を順次形成した第１の薄膜トランジスタと、ゲート電極、ゲート絶縁膜、非晶質の半導体層、ソース電極およびドレイン電極を順次形成した第２の薄膜トランジスタを備える表示装置の製造方法にあって、
前記ゲート絶縁膜の形成後に、前記基板上に非晶質の半導体層を形成し、該非晶質の半導体層に選択的に前記結晶質の半導体層を形成する工程と、
アルカリ性のアミン系のエッチング液を用いて前記結晶質の半導体層を残存させて前記非晶質の半導体層をエッチングする工程とを備えることを特徴とする。
【００１４】
（２）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記非晶質の半導体層は、その含有水素濃度が１０％以下であることを特徴とする。
【００１５】
（３）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記ゲート絶縁膜はシリコン酸化膜によって構成されていることを特徴とする。
【００１６】
（４）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記ゲート絶縁膜はシリコン窒化膜によって構成されていることを特徴とする。
【００１７】
（５）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記第２の薄膜トランジスタは、表示領域の各画素に形成される薄膜トランジスタであり、
前記第１の薄膜トランジスタは、前記各画素を駆動させるための駆動回路に組み込まれる薄膜トランジスタであることを特徴とする。
【００１８】
（６）本発明による表示装置の製造方法は、たとえば、前記表示装置は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれを担当する画素に映像信号を供給する際に、その供給を時分割で行う時分割用スイッチを備え、
該時分割用スイッチは、前記第１の薄膜トランジスタによって形成されていることを特徴とする。
【００１９】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２０】
このように構成した表示装置の製造方法によれば、製造工程を低減させることができる。また、このように構成した表示装置の製造方法によれば、薄膜トランジスタの特性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明による表示装置の製造方法の実施例を図面を用いて説明をする。
【００２２】
〈表示装置の概略構成〉
図２は、本発明の対象となる表示装置をたとえば液晶表示装置を例に挙げて示した概略平面図である。
【００２３】
図２において、該液晶表示装置は、液晶層を介在させて対向配置させたたとえばガラスからなる基板ＳＵＢ１、ＳＵＢ２を外囲器とし、該液晶層は図示しないシール材によって前記基板ＳＵＢ１、ＳＵＢ２の間に封止されている。
【００２４】
たとえば基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬ、および図中ｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬが形成されている。
【００２５】
そして、一対の隣接するゲート信号線ＧＬと一対の隣接するドレイン信号線ＤＬとで囲まれた領域を画素領域とし、これら画素領域のマトリックス状に配置された集合体で液晶表示領域ＡＲを構成するようになっている。
【００２６】
ゲート信号線ＧＬは、たとえば図中左側端において走査信号駆動回路Ｖに接続されている。ゲート信号線ＧＬには、たとえば図中上段から下段へ、さらに上段に戻ってという順で、前記走査信号駆動回路Ｖからの走査信号が供給されるようになっている。
【００２７】
ドレイン信号線ＤＬは、たとえば図中下側端において映像駆動回路Ｈｅに接続されている。ドレイン信号線ＤＬには、前記走査信号の供給のタイミングに合わせて、前記映像駆動回路Ｈｅからの映像信号が供給されるようになっている。
【００２８】
なお、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは、たとえばシフトレジスタを備え、それぞれ複数の薄膜トランジスタＴＦＴ１を備える回路から構成されている。
【００２９】
また、前記画素領域には、図中実線枠α内を拡大して示した図Ａに示すように、ゲート信号線ＧＬからの走査信号の供給によってオンされる薄膜トランジスタＴＦＴ２と、このオンされた薄膜トランジスタＴＦＴ２を介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、この画素電極ＰＸと該画素電極ＰＸに隣接するゲート信号線ＧＬであって前記薄膜トランジスタＴＦＴ２を駆動させるゲート信号線ＧＬでない方のゲート信号線ＧＬとの間に接続される容量素子Ｃａｄｄを備えて構成されている。
【００３０】
前記画素電極ＰＸは、たとえば基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成された対向電極（図示せず）との間に電界を生じせしめるようになっている。
【００３１】
このように構成される液晶表示装置は、基板ＳＵＢ１上の構成の製造において、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは画素領域の構成と並行して形成されるのが通常となっており、これにより、前記薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２も並行して形成されるようになる。
【００３２】
ここで、この実施例では、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅにおいて形成される薄膜トランジスタＴＦＴ１（この明細書において第１の薄膜トランジスタと称する場合がある）と、画素領域に形成される薄膜トランジスタＴＦＴ２（この明細書において第２の薄膜トランジスタと称する場合がある）は、それらのゲート絶縁膜と半導体層に材料および構成の相異を有し、このことから、前者の薄膜トランジスタにおいてはＴＦＴ１の符号を付し、後者の薄膜トランジスタにおいてはＴＦＴ２の符号を付して区別を図っている。
【００３３】
〈薄膜トランジスタ〉
図３は、本発明による表示装置に形成される薄膜トランジスタの一実施例を示す構成図である。
【００３４】
図３において、図中左側に描画されている薄膜トランジスタＴＦＴ１は、前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈｅ等の周辺回路に形成される薄膜トランジスタであり、その半導体層はアモルファスシリコン層をたとえば擬似単結晶化させた擬似単結晶層（図中符号ＩＡＳで示す）を含んで構成されている。また、図中右側に描画されている薄膜トランジスタＴＦＴ２は、画素領域に形成される薄膜トランジスタであり、その半導体層はアモルファスシリコン層（図中符号ＡＳ２で示す）によって構成されたものとなっている。
【００３５】
上述したように、薄膜トランジスタＴＦＴ１において、薄膜トランジスタＴＦＴ２よりも電子移動度の大きな薄膜トランジスタを形成するためである。
【００３６】
薄膜トランジスタＴＦＴ１は次のようにして構成されている。すなわち、たとえばガラス等からなる基板ＳＵＢ１の表面に、ゲート電極ＧＴ１が形成され、このゲート電極ＧＴ１を被うようにしてたとえばシリコン酸化膜からなるゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩは薄膜トランジスタＴＦＴ２の形成領域にまで及んで形成された膜となっている。
【００３７】
前記ゲート絶縁膜ＧＩの上面には、前記ゲート電極ＧＴ１を跨ぐようにしてたとえば擬似単結晶層ＩＡＳが形成されている。この擬似単結晶層ＩＡＳはアモルファスシリコン層をたとえば擬似単結晶形成法を用いることによって結晶化されて形成されたものとなっている。このようにして形成される擬似単結晶層ＩＡＳは電子移動度の大きな層として形成され、薄膜トランジスタ ＴＦＴ１においてチャネル層として機能するようにしてる。
【００３８】
そして、前記擬似単結晶層ＩＡＳに積層されて島状のアモルファスシリコン層ＡＳ１が形成されている。このアモルファスシリコン層ＡＳ１は、他の実施例として無くてもよいが、この実施例では、後述の薄膜トランジスタＴＦＴ２の半導体層であるアモルファスシリコン層（図中符号ＡＳ２で示す）と同時に形成するようにしている。
【００３９】
前記アモルファスシリコン層ＡＳ１の上面には、平面的に観た場合、先端部において前記ゲート電極ＧＴ１と重畳し、互いに離間されて配置されるドレイン電極ＤＴ１とソース電極ＳＴ１が、該ドレイン電極ＤＴ１と前記アモルファスシリコン層ＡＳ１の界面に高濃度ｎ型アモルファスシリコン層ＣＮ１ａを、該ソース電極ＳＴ１と前記アモルファスシリコン層ＡＳ１の界面に高濃度ｎ型アモルファスシリコン層ＣＮ１ｂを介在させて、形成されている。
【００４０】
そして、このように形成された薄膜トランジスタＴＦＴ１の上面にはたとえばシリコン窒化膜からなる保護膜ＰＡＳが被われて形成されている。
【００４１】
一方、薄膜トランジスタＴＦＴ２は次のようにして構成されている。前記基板ＳＵＢ１の表面に、ゲート電極ＧＴ２が形成され、このゲート電極ＧＴ２を被うようにして前記ゲート絶縁膜ＧＩが形成されている。
【００４２】
前記ゲート絶縁膜ＧＩの上面には、該ゲート電極ＧＴ２を跨ぐようにしてアモルファスシリコン層ＡＳ２が島状に形成されている。
【００４３】
該アモルファスシリコン層ＡＳ２の上面には、平面的に観た場合、先端部において前記ゲート電極ＧＴ２と重畳し、互いに離間されて配置されるドレイン電極ＤＴ２とソース電極ＳＴ２が、該ドレイン電極ＤＴ２と前記アモルファスシリコン層ＡＳ２の界面に高濃度ｎ型アモルファスシリコン層ＣＮ２ａを、該ソース電極ＳＴ２と前記アモルファスシリコン層ＡＳ２の界面に高濃度ｎ型アモルファスシリコン層ＣＮ２ｂを介在させて、形成されている。
【００４４】
そして、このように形成された薄膜トランジスタＴＦＴ１の上面にはたとえばシリコン窒化膜からなる保護膜ＰＡＳが被われて形成されている。
【００４５】
なお、図１に示した薄膜トランジスタＴＦＴ１における擬似単結晶層ＩＡＳは、これに換えて多結晶層としてもよい。同様の特性が得られるからである。なお、この明細書において、前記擬似単結晶層あるいは多結晶層を結晶質の半導体層と称する場合がある。
【００４６】
〈薄膜トランジスタの製造方法〉
図４（ａ）〜（ｅ）および図５（ａ）〜（ｃ）は、本発明による表示装置が備える薄膜トランジスタの製造方法の一実施例を示す工程図である。
【００４７】
各工程図のそれぞれにおいて、同一基板上に形成される薄膜トランジスタを２個示しており、図中左側の薄膜トランジスタＴＦＴ１は半導体層に擬似単結晶層を備え、右側の薄膜トランジスタＴＦＴ２は半導体層がアモルファスシリコン層となっている。以下、工程順に説明する。
【００４８】
工程１．（図４（ａ））
基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面に各薄膜トランジスタＴＦＴ１、ＴＦＴ２のゲート電極ＧＴ（薄膜トランジスタＴＦＴ１のゲート電極を符号ＧＴ１で付し、薄膜トランジスタＴＦＴ２のゲート電極を符号ＧＴ２で付している）を形成する。
【００４９】
これらゲート電極ＧＴ１、ＧＴ２は、基板ＳＵＢ１の表面にたとえばＭｏＷ等からなる金属膜を形成し、フォトリソグラフィ技術による選択エッチングによって所定のパターンで形成する。
【００５０】
工程２．（図４（ｂ））
前記基板ＳＵＢ１の表面に、前記ゲート電極ＧＴ１、ＧＴ２をも被って、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩを約１５０ｎｍに、さらに、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層ＡＳを５０〜１５０ｎｍに形成する。
【００５１】
これら絶縁膜および半導体層はそれぞれたとえばＣＶＤ法によって連続形成することができる。
【００５２】
ここで、前記アモルファスシリコンからなる半導体層ＡＳは、その含有水素濃度（Ｓｉ−Ｈ結合、Ｓｉ−Ｈ２結合、（Ｓｉ−Ｈ２）ｎ結合等の水素濃度）を１０％以下とすることが望ましい。仮に半導体層ＡＳ中の水素含有量が１０％を越えると、次の工程でなされるレーザアニール時に半導体層ＡＳの剥離が生じ易くなるからである。この理由は、半導体層ＡＳ中の水素、あるいはＳｉＨｘが急激に蒸発飛散するためと考えられる。
【００５３】
半導体層ＡＳ中の水素含有量を１０％以下とするには、基板温度を高くし、反応圧力を低くすればよく、基板ＳＵＢ１の温度をたとえば３６０℃として形成させた前記半導体層ＡＳ中の水素含有量は約９％とすることができる。
【００５４】
工程３．（図４（ｃ））
基板ＳＵＢ１の表面の全域に形成された半導体層ＡＳのうち、薄膜トランジスタＴＦＴ１の半導体層ＡＳの形成領域を、選択的にたとえば擬似単結晶層ＩＡＳに改質させる。
【００５５】
該擬似単結晶層ＩＡＳは、たとえば擬似単結晶形成法を用い、当該領域の前記半導体層ＡＳに選択的にレーザアニールを施すことにより形成することができる。この場合、レーザ光として、たとえばＮｄ：ＹＶＯ４レーザ（波長５３２ｎｍ）を照射してアニールすることが望ましい。
【００５６】
なお、この実施例では前記半導体層ＡＳに擬似単結晶層ＩＡＳを形成するようにしているが、これに限定されることはなく、多結晶層を形成するようにしてもよい。
【００５７】
工程４．（図４（ｄ））
アルカリ性のアミン系のエッチング液を用いて、前記擬似単結晶層ＩＡＳを除いた半導体層ＡＳをエッチングする。
【００５８】
この場合、フォトリソグラフィ技術によってパターン化されたフォトレジスト膜をマスクとして用いることなく、ａ−Ｓｉで形成された半導体層ＡＳを除去し、擬似単結晶層ＩＡＳを残存させることができる。
【００５９】
アルカリ性のアミン系のエッチング液は、擬似単結晶層ＩＡＳに対してアモルファスからなる半導体層ＡＳのエッチングレートが大きいからである。
【００６０】
また、前記エッチング液はシリコン酸化膜に対して選択比が大きい性質を有し、前記擬似単結晶層ＩＡＳの表面はレーザアニールによって数ｎｍのシリコン酸化膜が形成され、このシリコン酸化膜によって前記擬似単結晶領域は前記エッチング液から保護されるからである。
【００６１】
なお、他の実施例として、擬似単結晶層ＩＡＳの代わりに多結晶層として形成しても、該多結晶層は擬似単結晶層と同様な性質を有するようになり、上述した方法で、多結晶層のみを残存させることができる。
【００６２】
ちなみに、図６は、この工程における従来の方法を示した図で、図４（ｃ）に対応させて描画している。従来では、アモルファスからなる半導体層ＡＳに選択的に形成した擬似単結晶層ＩＡＳの上面に、フォトリソグラフィ技術によってフォトレジスト膜ＲＳＴを形成し、このフォトレジスト膜ＲＳＴをマスクとし、このマスクから露出した前記半導体層ＡＳをエッチングするようにしていた。このため、フォトレジスト膜ＲＳＴを用いたマスク工程を必要としていた。
【００６３】
また、図１は、上述のアルカリ性のアミン系エッチング液の一実施例を示す説明図である。前記エッチング液は、たとえば、アルカノールアミン、グライコールエーテル、および水（Ｈ２Ｏ）の混合物で構成されている。これらの混合は、たとえば、アルカノールアミンが１０〜２０の含有量（％）、グライコールエーテルが６０〜７０の含有量（％）、水（Ｈ２Ｏ）が１５〜２５の含有量（％）の割合でなされている。そして、アルカノールアミンの構造式（化学式）は、ＨＯ−Ｒ−ＮＨで表され、ＲはＣｎＨ２ｎである。グライコールエーテルの構造式（化学式）は、Ｒ’−（ＯＣＨ２ＣＨ２）２−Ｈで表され、Ｒ’はＣｎＨ２ｎ＋１である。
【００６４】
なお、本発明は、図１に示すエッチング液に限られず、他のアルカリ性のアミン系エッチング液を適用することができる。
【００６５】
なお、この実施例では、ゲート絶縁膜ＧＩはたとえばシリコン酸化膜によって形成され、上述のようにエッチング液としてアルカリ性のアミン系エッチング液を用いた場合、シリコン酸化膜に対して選択比が大きくすることができる。このことは、たとえばエッチング液としてＨＦ系エッチング液を考えた場合、該ゲート絶縁膜ＧＩの膜厚の減少および膜表面の凹凸が増大して、ゲート耐圧の低下を生じさせる憂いを解消できるようになる。
【００６６】
また、エッチング液としてアルカリ性のアミン系エッチング液を用いた場合、このエッチング液によって前記擬似単結晶層ＩＡＳの粒界に存在するＳｉＯ２がエッチングされることを免れ、該擬似単結晶層ＩＡＳの表面を平坦に維持でき、薄膜トランジスタＴＦＴ１の特性のばらつきを抑制できるようになる。これに対し、エッチング液としてＨＦ系エッチング液を考えた場合、前記擬似単結晶層ＩＡＳの粒界に存在するＳｉＯ２がエッチングされ、該擬似単結晶層ＩＡＳの表面に凹凸が生じ、薄膜トランジスタＴＦＴ１の特性ばらつきが増大する不都合が生じる。
【００６７】
工程５．（図４（ｅ））
基板ＳＵＢ１の表面に、前記擬似単結晶層ＩＡＳをも被って、アモルファスからなる半導体層ＡＳ（薄膜トランジスタＴＦＴ１の形成領域において符号ＡＳ１で、薄膜トランジスタＴＦＴ２の形成領域において符号ＡＳ２で示す）を約１５０ｎｍに、さらに、高濃度のたとえばｎ型アモルファスシリコンからなる半導体層ＣＮ（薄膜トランジスタＴＦＴ１の形成領域において符号ＣＮ１で、薄膜トランジスタＴＦＴ２の形成領域において符号ＣＮ２で示す）を２０〜５０ｎｍに形成する。
【００６８】
これら各半導体層はそれぞれたとえばＣＶＤ法によって連続形成することができる。
【００６９】
そして、前記半導体層ＡＳ、ＣＮの順次積層体を同一のパターンからなるマスクを用いて選択エッチングし、これにより、各薄膜トランジスタＴＦＴ１、ＴＦＴ２における半導体層の形成領域にのみ残存させる。
【００７０】
これにより、前記積層体は、前記薄膜トランジスタＴＦＴ１の形成領域においては擬似単結晶層ＩＡＳの上面に残存され、前記薄膜トランジスタＴＦＴ２の形成領域においてゲート絶縁膜ＧＩの上面に残存されるようになる。
【００７１】
工程６．（図５（ａ））
基板ＳＵＢ１の表面に、前記積層体をも被って、たとえばＡｌ等からなる金属層ＭＴを形成する。
【００７２】
工程７．（図５（ｂ））
該金属層ＭＴをフォトリソグラフィ技術による選択エッチングをすることにより、各薄膜トランジスタＴＦＴ１、ＴＦＴ２において、それぞれドレイン電極ＤＴおよびソース電極ＳＴを形成する。
【００７３】
薄膜トランジスタＴＦＴ１のドレイン電極ＤＴ、ソース電極ＳＴを、それぞれ、図中符号ＤＴ１、ＳＴ１で示し、薄膜トランジスタＴＦＴ２のドレイン電極ＤＴ、ソース電極ＳＴを、それぞれ、図中符号ＤＴ２、ＳＴ２で示している。
【００７４】
そして、ドレイン電極ＤＴおよびソース電極ＳＴをそれぞれマスクとし、これらドレイン電極ＤＴおよびソース電極ＳＴから露出されている高濃度のたとえばｎ型アモルファスシリコンからなる半導体層ＣＮを、その下層のアモルファスからなる半導体層ＡＳが充分に露出するまでエッチングする。
【００７５】
残存された前記半導体層ＣＮはコンタクト層として機能する。すなわち、薄膜トランジスタＴＦＴ１において、そのドレイン電極ＤＴ１とソース電極ＳＴ１とアモルファスの半導体層ＡＳ１との間に、それぞれ符号ＣＮ１ａ、ＣＮｂ１で示すコンタクト層が形成される。また、薄膜トランジスタＴＦＴ２において、そのドレイン電極ＤＴ２およびソース電極ＳＴ２とアモルファスの半導体層ＡＳ２との間に、それぞれ符号ＣＮ２ａ、ＣＮ２ｂで示すコンタクト層が形成される。
【００７６】
工程８．（図５（ｃ））
基板ＳＵＢ１の表面に、薄膜トランジスタＴＦＴ１、ＴＦＴ２をも被って、たとえばシリコン窒化膜からなる保護膜ＰＡＳをＣＶＤ法等によって形成する。
【００７７】
〈他の実施例〉
上述した実施例では、アモルファスの半導体層ＩＡＳを擬似単結晶化させた薄膜トランジスタＴＦＴ１を、画素を駆動させる周辺回路に組み込ませるように構成したものを対象として説明したものである。
【００７８】
しかし、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれを担当する画素にドレイン信号線ＤＬを介して映像信号を供給する際に、その供給を時分割で行うための時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）を組み込ませた表示装置にあって、この時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）に前記薄膜トランジスタＴＦＴ１を適用させ、上述した方法で形成するようにしてもよい。
【００７９】
図７は、表示領域ＡＲのたとえば図中下側に前記分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）が配置されている表示装置の概略を示した平面図である。
【００８０】
表示領域ＡＲにおける各画素において、たとえば、図中ｙ方向に並設される各画素は共通の色を担当し、図中左側から右側にかけて赤（Ｒ）、緑（Ｇ）、青（Ｂ）を担当し、これを順次繰り返すようになっているとする。
【００８１】
図中赤（Ｒ）を担当する画素に共通のドレイン信号線ＤＬ（図中ＤＬ（Ｒ）で示す）には時分割スイッチＳＷ（Ｒ）を介してドレイン信号線ＤＬｃから映像信号が供給されるようになっている。また、図中緑（Ｇ）を担当する画素に共通のドレイン信号線ＤＬ（図中ＤＬ（Ｇ）で示す）には時分割スイッチＳＷ（Ｇ）を介してドレイン信号線ＤＬｃから映像信号が供給されるようになっている。さらに、図中青（Ｂ）を担当する画素に共通のドレイン信号線ＤＬ（図中ＤＬ（Ｂ）で示す）には時分割スイッチＳＷ（Ｂ）を介してドレイン信号線ＤＬｃから映像信号が供給されるようになっている。
【００８２】
前記時分割スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）は、それらのゲート電極に信号を供給することによって、たとえばその順番でオンが繰り替えされるようになっており、そのオンのタイミングに合わせて、ドレイン信号線ＤＬｃを通して映像信号が、対応する各ドレイン信号線ＤＬに供給されるようになっている。
【００８３】
このように構成される表示装置は、映像信号駆動回路（図２参照）から一本のドレイン信号線ＤＬｃを通して、３本の各ドレイン信号線ＤＬに映像信号を供給できる構成とすることができるようになる。
【００８４】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００８５】
【図１】本発明による表示装置の製造方法の一実施例に用いられるエッチング液の説明図である。
【図２】本発明による表示装置の一実施例を示す概略平面図である。
【図３】本発明による表示装置に形成される薄膜トランジスタの実施例を示す断面図である。
【図４】本発明による表示装置の製造方法の一実施例を示す工程図で、図５とともに全工程を示す図となっている。
【図５】本発明による表示装置の製造方法の一実施例を示す工程図で、図４とともに全工程を示す図となっている。
【図６】従来の製造における不都合を示す説明図である。
【図７】本発明による表示装置の製造方法の他の実施例を示す説明図である。
【符号の説明】
【００８６】
ＳＵＢ１、ＳＵＢ２……基板、ＤＬ……ドレイン信号線、ＧＬ……ゲート信号線、ＡＲ……表示領域、Ｖ……走査信号駆動回路、Ｈｅ……映像信号駆動回路、ＴＦＴ１、ＴＦＴ２……薄膜トランジスタ、ＰＸ……画素電極、Ｃａｄｄ……容量素子、ＧＴ１、ＧＴ２……ゲート電極、ＧＩ……ゲート絶縁膜、ＡＳ、ＡＳ１、ＡＳ２……アモルファス半導体層、ＩＡＳ……擬似単結晶層、ＣＮ１、ＣＮ１ａ、ＣＮ１ｂ、ＣＮ２、ＣＮ２ａ、ＣＮ２ｂ……コンタクト層、ＭＴ……金属層、ＤＴ、ＤＴ１、ＤＴ２……ドレイン電極、ＳＴ、ＳＴ１、ＳＴ２……ソース電極、ＰＡＳ……保護膜、ＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）……スイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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