(57)【要約】【課題】外部回路の負荷を低減する。【解決手段】音声合成回路１００は、所定のフォーマットでエンコードされた音声データを再生する。インタフェース部１０は、外部のＣＰＵ１１２から所定のバス１１６を介して送信される音声データＤｍ１を受ける。メモリユニット２０は、インタフェース部１０で受けた音声データＤｍ１を格納する。デコーダ３０は、メモリユニット２０に格納した音声データＤｍ１を順に読み出し、デコードする。デコーダ３０は、ＣＰＵ１１２によってメモリユニット２０に書き込まれた音声データＤｍ１を、順次読み出してデコードする第１モードと、メモリユニット２０に書き込まれた音声データＤｍ１を読み出してデコードする処理を繰り返す第２モードと、が切りかえ可能に構成される。【選択図】図１
2009042562.tif 000002
【特許請求の範囲】
【請求項１】
所定のフォーマットでエンコードされた音声データを再生する音声合成回路であって、
外部のホストプロセッサから所定のバスを介して送信される前記音声データを受けるインタフェース部と、
前記インタフェース部で受けた前記音声データを格納するメモリと、
前記メモリに格納した前記音声データを順に読み出し、デコードするデコーダと、
を備え、
前記デコーダは、前記ホストプロセッサによって前記メモリに書き込まれた前記音声データを、順次読み出してデコードする第１モードと、前記ホストプロセッサによって前記メモリに書き込まれた同一の音声データを繰り返し読み出してデコードする第２モードと、が切りかえ可能に構成されることを特徴とする音声合成回路。
【請求項２】
前記デコーダは、前記ホストプロセッサから出力される前記音声データのリピート再生を指示する指示データにもとづいて、モードを切りかえることを特徴とする請求項１に記載の音声合成回路。
【請求項３】
前記メモリは、現在の読み出し位置を示すリードポインタを保持するアドレスカウンタを備え、前記第２モードで動作するとき、前記音声データの読み出しに応じて前記リードポインタを変化させるとともに、前記リードポインタが前記音声データの末尾アドレスと一致すると、前記リードポインタを前記音声データの先頭アドレスにリセットすることを特徴とする請求項１に記載の音声合成回路。
【請求項４】
前記アドレスカウンタはさらに、現在のデータの書き込み位置を示すライトポインタを保持し、
前記メモリは、前記音声データの末尾アドレスを前記ライトポインタにもとづいて取得することを特徴とする請求項３に記載の音声合成回路。
【請求項５】
前記メモリは前記第１モードにおいてＦＩＦＯ（First In First Out）として機能することを特徴とする請求項１から４のいずれかに記載の音声合成回路。
【請求項６】
所定のフォーマットでエンコードされた音声データを格納するメモリと、
バスと、
前記メモリから前記音声データを読み出し、前記バスに出力するホストプロセッサと、
前記バスに接続されており、前記ホストプロセッサから出力される前記音声データをデコードする請求項１から４のいずれかに記載の音声合成回路と、
前記音声合成回路によってデコードされた音声データを出力する電気音響変換素子と、
を備えることを特徴とする電子機器。
【請求項７】
所定のフォーマットでエンコードされた音声データを再生する音声合成方法であって、
ホストプロセッサから所定のバスを介して送信される前記音声データを受信するステップと、
前記音声データのリピート再生が指示されているかを判定するステップと、
受信した前記音声データをメモリに格納するステップと、
前記メモリに格納した前記音声データを順に読み出し、デコードするステップと、
を備え、
前記音声データのリピート再生が指示されていると判定された場合、前記メモリに格納された前記音声データを読み出してデコードする処理を、繰り返し実行することを特徴とする方法。
【請求項８】
メモリの現在の読み出し位置を示すリードポインタを管理するステップをさらに備え、
前記音声データのリピート再生が指示されていると判定された場合、前記音声データの読み出しに応じて前記リードポインタを変化させるとともに、前記リードポインタが前記音声データの末尾アドレスと一致すると、前記リードポインタを前記音声データの先頭アドレスにリセットすることを特徴とする請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のフォーマットでエンコードされた音声データを再生する回路および方法に関する。
【背景技術】
【０００２】
近年、さまざまな電子機器に、音声や音楽など（以下、これらを総称して単に音声という）を出力する機能が実装されている。こうした電子機器では、音声を所定のフォーマットで圧縮符号化しておき、これをＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などの記憶手段に音声データとして格納しておく。再生時に記憶手段から音声データを読み出し、デコードして再生する。たとえば特許文献１には関連技術が記載される。
【０００３】
特許文献１に記載の音声合成ＬＳＩは、メモリの一種であるＦＩＦＯ（Fist IN, First Out）を備える。ホストプロセッサは、再生すべき音声データを記憶手段から読み出し、順次ＦＩＦＯに書き込む。音声合成ＬＳＩは、ＦＩＦＯに書き込まれる音声データを順次読み出してデコードする。
【特許文献１】特開平６−１１９０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の構成とした場合、同じ音声をリピート再生したい場合に、ホストプロセッサは繰り返しごとに、ＦＩＦＯに対して毎回同一の音声データを書き込む必要がある。その結果、ホストプロセッサの負荷が増大する。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的のひとつは、ホストプロセッサの負荷を低減することが可能な音声合成回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、所定のフォーマットでエンコードされた音声データを再生する音声合成回路に関する。この音声合成回路は、外部のホストプロセッサから所定のバスを介して送信される音声データを受けるインタフェース部と、インタフェース部で受けた音声データを格納するメモリと、メモリに格納した音声データを順に読み出し、デコードするデコーダと、を備える。デコーダは、ホストプロセッサによってメモリに書き込まれた音声データを、順次読み出してデコードする第１モードと、ホストプロセッサによってメモリに書き込まれた同一の音声データを繰り返し読み出してデコードする第２モードと、が切りかえ可能に構成される。
【０００７】
この態様によると、第１モードを設けることにより、ホストプロセッサから転送される音声データを順に再生することができる。第２モードを設けることにより、同じ音声データをリピート再生することが可能となり、ホストプロセッサによるメモリへのデータ転送が１度で済むため、ホストプロセッサの負荷を低減できる。
【０００８】
デコーダは、ホストプロセッサから出力される音声データのリピート再生を指示する指示データにもとづいて、モードを切りかえてもよい。
【０００９】
メモリは、現在の読み出し位置を示すリードポインタを保持するアドレスカウンタを備え、第２モードで動作するとき、音声データの読み出しに応じてリードポインタを変化させるとともに、リードポインタが音声データの末尾アドレスと一致すると、リードポインタを音声データの先頭アドレスにリセットしてもよい。
この場合、リードポインタを、音声データの先頭データから末尾データの間でループさせることができ、同一の音声データを繰り返し読み出してデコードすることができる。
【００１０】
アドレスカウンタはさらに、現在のデータの書き込み位置を示すライトポインタを保持してもよい。メモリは、音声データの末尾アドレスをライトポインタにもとづいて取得してもよい。
この場合、ホストプロセッサが音声データをメモリに書き込んだ後、新たなデータ書き込みを行わない限り、ライトポインタは音声データの末尾アドレスに対応する位置を示すことになる。したがって、ライトポインタにもとづいて、音声データの末尾アドレスを好適に取得することができる。
【００１１】
メモリは第１モードにおいてＦＩＦＯ（First In First Out）として機能してもよい。
【００１２】
本発明の別の態様は、電子機器である。この電子機器は、所定のフォーマットでエンコードされた音声データを格納するメモリと、バスと、メモリから音声データを読み出し、バスに出力するホストプロセッサと、バスに接続されており、ホストプロセッサから出力される音声データをデコードする上述のいずれかの態様の音声合成回路と、音声合成回路によってデコードされた音声データを出力する電気音響変換素子と、を備える。
【００１３】
本発明のさらに別の態様は、所定のフォーマットでエンコードされた音声データを再生する方法に関する。この方法は、ホストプロセッサから所定のバスを介して送信される音声データを受信するステップと、音声データのリピート再生が指示されているかを判定するステップと、受信した音声データをメモリに格納するステップと、メモリに格納した音声データを順に読み出し、デコードするステップと、を備える。音声データのリピート再生が指示されていると判定された場合、メモリに格納された音声データを読み出してデコードする処理を、繰り返し実行する。
【００１４】
この態様によると、同じ音声データをリピート再生する際に、ホストプロセッサからメモリへのデータ転送が１度で済むため、ホストプロセッサの負荷を低減できる。
【００１５】
ある方法は、メモリの現在の読み出し位置を示すリードポインタを管理するステップをさらに備えてもよい。音声データのリピート再生が指示されていると判定された場合、音声データの読み出しに応じてリードポインタを変化させるとともに、リードポインタが音声データの末尾アドレスと一致すると、リードポインタを音声データの先頭アドレスにリセットしてもよい。
【００１６】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明によれば、ホストプロセッサの負荷を低減できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１９】
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２０】
図１は、本発明の実施の形態に係る音声合成回路１００を搭載した電子機器２００の全体構成を示すブロック図である。この電子機器２００は、たとえば冷蔵庫、テレビなどの家電製品、携帯電話端末やＰＤＡなどの小型情報端末機器であって、音声出力機能を備えている。
【００２１】
電子機器２００は、音声合成回路１００、外部メモリ１１０、ＣＰＵ１１２、スピーカ１１４を備える。外部メモリ１１０は、ＲＯＭやＲＡＭなどの記憶手段であって、所定のフォーマットでエンコードされた音声データＤｍ１を格納する。エンコードの方式は特に限定されるものではなく、ＰＣＭ（Pulse-Code Modulation）、ＡＤＰＣＭ（Adaptive Differential Pulse-Code Modulation）、ＭＰ３（MPEG Audio Layer-3）、ＭＩＤＩ（Musical Instruments Digital Interface）など、任意の方式であってよい。以下の説明において、音声データＤｍ１はＡＤＰＣＭでエンコードされているものとする。
【００２２】
ＣＰＵ１１２は、電子機器２００全体を統括的に制御するユニットである。ＣＰＵ１１２は外部メモリ１１０とバスを介して接続されており、外部メモリ１１０に記憶された音声データＤｍ１を読み出し可能となっている。
【００２３】
音声合成回路１００はＣＰＵ１１２と、バス１１６を介して接続される。バス１１６の方式は特に限定されるものではないが、たとえばＩ２Ｃ（Inter IC Control）バスなどが好適に利用できる。Ｉ２Ｃの場合、バス１１６はクロック信号ＣＫを伝送するシリアルクロック線とデータを伝送するデータ線を含む。
【００２４】
音声合成回路１００は、上述した所定のフォーマットでエンコードされた音声データＤｍ１を再生する。音声合成回路１００は、インタフェース部１０、メモリユニット２０、デコーダ３０、ＤＡＣ４０、アンプ４２を含む。インタフェース部１０は、クロック端子１０２、データ端子１０４と接続されており、バス１１６を介して転送された音声データＤｍ１を受ける。
【００２５】
メモリユニット２０は、インタフェース部１０で受けた音声データＤｍ１を格納する。デコーダ３０は、メモリユニット２０に格納した音声データＤｍ１を順に読み出し、デコードする。ＤＡＣ４０はデコードされた音声データＤｍ２をデジタル／アナログ変換する。アンプ４２はアナログの音声信号を増幅し、出力端子１０６に接続される電気音響変換素子であるスピーカ１１４へと出力する。なお、実際の回路においては、スピーカ１１４とアンプ４２の間にフィルタなどが設けられるが、図では省略している。
【００２６】
ある実施の形態において、デコーダ３０は、２つのモードで動作する。第１モードでは、デコーダ３０は、ＣＰＵ１１２によってメモリユニット２０に書き込まれた音声データＤｍ１を、順次読み出してデコードする。第２モードでは、メモリユニット２０に書き込まれた音声データＤｍ１を読み出してデコードする処理を、繰り返し実行する。
【００２７】
デコーダ３０は、外部メモリ１１０の指示にしたがって、第１モードと第２モードを切りかえてもよい。この場合、外部メモリ１１０はデコーダ３０のモードを切りかえるための指示信号Ｓ１を、音声データＤｍ１とともにバス１１６を介して音声合成回路１００に出力する。この指示信号Ｓ１は、音声データＤｍ１のリピート再生（リピート）を指示するデータである。図１において、この指示信号Ｓ１は、リピート制御レジスタ（以下、制御レジスタという）１２に格納される。たとえば指示信号Ｓ１＝０（ローレベル）のとき、音声合成回路１００は第１モードで動作し、指示信号Ｓ２＝１（ハイレベル）のとき、音声合成回路１００は第２モードで動作する。
【００２８】
メモリユニット２０は、メモリ制御部２２とメモリ２４を含む。第１モードが指示されるとき、メモリユニット２０はＦＩＦＯ（First In First Out）として機能する。これによって、デコーダ３０はＣＰＵ１１２によって順に書き込まれる音声データＤｍ１を読み出してデコードすることができる。
【００２９】
メモリ制御部２２は、メモリ２４に対するデータの書き込み、あるいは読み出しを制御する。メモリ制御部２２はアドレスカウンタを含み、現在の読み出し位置を示すリードポインタを保持する。メモリ制御部２２は、音声データＤｍ１の読み出しに応じてリードポインタをインクリメントもしくはデクリメントさせる。メモリ制御部２２は第２モードで動作するとき、リードポインタが現在メモリ２４に書き込まれている音声データＤｍ１の末尾アドレスと一致すると、リードポインタを音声データＤｍ１の先頭アドレスに設定（リセット）する。なお、音声データＤｍ１がメモリ２４の任意のアドレスに書き込み可能である場合は、その先頭アドレスを、メモリ２４のある領域に保持しておいてもよい。音声データＤｍ１の書き込み可能なアドレス領域が予め規定されている場合、そのアドレス領域の先頭アドレスが音声データＤｍ１の先頭アドレスとなる。
【００３０】
メモリ制御部２２は、リードポインタに加えて、現在のデータの書き込み位置を示すライトポインタを保持する。音声合成回路１００がある音声データＤｍ１をメモリ２４に書き込んだ後、新たな書き込みが発生しなければ、ライトポインタは最後に書き込まれた音声データＤｍ１の末尾アドレスを示すことになる。したがって、第２モードにおいてメモリ制御部２２は、音声データＤｍ１の末尾アドレスを、ライトポインタにもとづいて取得できる。メモリユニット２０に対するデータの書き込み主体がＣＰＵ１１２のみの場合、第２モードに設定した後、ＣＰＵ１１２が新たな書き込みを行わないように設計すればよい。
【００３１】
なお、リピート再生を指示した後に、ＣＰＵ１１２がメモリ２４に対して別のデータを書き込むことを許容する設計とした場合、再生すべき音声データＤｍ１を書き込んだ直後のライトポインタをコピーして記録するメモリ領域をさらに設けてもよい。この場合、新たな書き込みが発生してライトポインタの位置が変化しても、音声データの末尾アドレスを保持し続けることができる。
【００３２】
以上のように構成された音声合成回路１００の動作を説明する。
繰り返しの無いメロディ、音楽、ボイスを再生する場合、ＣＰＵ１１２は指示信号Ｓ１をローレベルとし、制御レジスタ１２に書き込む。音声合成回路１００を第１モードに設定する。そして、再生すべき音声データＤｍ１を外部メモリ１１０から読み出し、メモリユニット２０に書き込む。メモリ２４はＦＩＦＯとして動作し、書き込まれたデータを、先入れ先出しによってデコーダ３０に順番に出力する。デコーダ３０はメモリ２４から受けた音声データＤ１を順にデコードする。その結果、スピーカ１１４からはＣＰＵ１１２から転送される音声データＤｍ１が順に再生されていく。
【００３３】
同じメロディ、音声、ボイスをリピート再生する場合、ＣＰＵ１１２は指示信号Ｓ１をハイレベルとし、制御レジスタ１２に書き込む。音声合成回路１００を第２モードに設定する。第２モードに設定されると、メモリ制御部２２は現在書き込まれている音声データＤ１の先頭アドレスから末尾アドレスまでを順に読み出し、デコードをする。末尾アドレスまで処理を終えると、先頭アドレスに戻り、同様の処理を繰り返す。リピート再生は、ＣＰＵ１１２からのリピート終了を指示するデータを受けたとき、メモリ２４に対して別のデータの書き込みを受けたとき、あるいは予めＣＰＵ１１２に指定された回数をリピートし終えたとき、などに終了してもよい。
【００３４】
もし、第１モードしか備えない場合、同一の音声データＤｍ１をリピートする際に、繰り返し毎に、ＣＰＵ１１２と外部メモリ１１０間、ならびにＣＰＵ１１２と音声合成回路１００間のデータ転送が発生する。これに対して、図１の音声合成回路１００によれば、リピート再生を指示することにより、一旦メモリ２４に書き込まれた音声データＤｍ１が繰り返し再生されるため、同一の音声データを、外部メモリ１１０とＣＰＵ１１２間、外部メモリ１１０と音声合成回路１００間で何度も転送する必要がなくなるため、ＣＰＵ１１２の負荷を低減することができる。その副次的効果として電子機器２００の消費電力を低減できる。
【００３５】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る音声合成回路を搭載した電子機器の全体構成を示すブロック図である。
【符号の説明】
【００３７】
１０…インタフェース部、１２…制御レジスタ、２０…メモリユニット、２２…メモリ制御部、２４…メモリ、３０…デコーダ、４０…ＤＡＣ、４２…アンプ、１００…音声合成回路、１１０…外部メモリ、１１２…ＣＰＵ、１１４…スピーカ、１０２…クロック端子、１０４…データ端子、１０６…出力端子、２００…電子機器。
【図１】
2009042562.tif 000003