(57)【要約】【課題】キャリブレーションコードを転送するラインの本数を減らすことにより、オンダイターミネーション装置及びこれを適用したチップ全体の面積を縮小させること。【解決手段】本発明のオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路４１０と、時間に応じて増加するカウントコードを生成するカウント回路４２０と、カウントコードに応答してキャリブレーションコードを順次転送する転送回路４３０と、カウントコードに応答して転送回路４３０からキャリブレーションコードを順次受信する受信回路４４０と、受信回路４４０からのキャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路４５０と、を備える。【選択図】図４
2009118480.tif 000002
【特許請求の範囲】
【請求項１】
ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路と、
時間に応じて増加するカウントコードを生成するカウント回路と、
前記カウントコードに応答して前記キャリブレーションコードを順次転送する転送回路と、
前記カウントコードに応答して前記転送回路から前記キャリブレーションコードを順次受信する受信回路と、
該受信回路からの前記キャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路と、
を備えることを特徴とするオンダイターミネーション装置。
【請求項２】
前記転送回路と前記受信回路とが１本以上のラインで接続され、
前記受信回路が、前記ラインを介して前記転送回路から前記キャリブレーションコードを順次受信することを特徴とする請求項１に記載のオンダイターミネーション装置。
【請求項３】
前記キャリブレーションコードが、プルアップ抵抗値を決定するためのプルアップキャリブレーションコードと、プルダウン抵抗値を決定するためのプルダウンキャリブレーションコードとを含み、
前記転送回路と前記受信回路とが第１ライン及び第２ラインで接続され、
前記受信回路が、前記第１ラインを介して前記転送回路から前記プルアップキャリブレーションコードを順次受信し、
前記受信回路が、前記第２ラインを介して前記転送回路から前記プルダウンキャリブレーションコードを順次受信することを特徴とする請求項１に記載のオンダイターミネーション装置。
【請求項４】
前記カウントコードが、前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードの特定コードにそれぞれ対応し、前記カウントコードの値に応じて、対応する前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードが前記第１ライン及び前記第２ラインを介して転送されることを特徴とする請求項３に記載のオンダイターミネーション装置。
【請求項５】
前記転送回路が、
前記プルアップキャリブレーションコードの各々を受信して前記第１ラインに転送する第１パスゲートと、
前記プルダウンキャリブレーションコードの各々を受信して前記第２ラインに転送する第２パスゲートとを備え、
前記第１パスゲート及び前記第２パスゲートが、前記カウントコードのコード値に応じてオン／オフされることを特徴とする請求項４に記載のオンダイターミネーション装置。
【請求項６】
前記受信回路が、
前記第１ラインから転送された前記プルアップキャリブレーションコードの各々を、各コードの入力経路に転送する第３パスゲートと、
前記第２ラインから転送された前記プルダウンキャリブレーションコードの各々を、各コードの入力経路に転送する第４パスゲートとを備え、
前記第３パスゲート及び前記第４パスゲートが、前記カウントコードのコード値に応じてオン／オフされることを特徴とする請求項５に記載のオンダイターミネーション装置。
【請求項７】
前記転送回路が、
二進コードの前記カウントコードをデコードして、前記第１パスゲート及び前記第２パスゲートをオン／オフする信号を生成するデコード部をさらに備えることを特徴とする請求項６に記載のオンダイターミネーション装置。
【請求項８】
前記受信回路が、
二進コードの前記カウントコードをデコードして、前記第３パスゲート及び前記第４パスゲートをオン／オフする信号を生成するデコード部をさらに備えることを特徴とする請求項７に記載のオンダイターミネーション装置。
【請求項９】
前記転送回路及び前記受信回路が、
前記カウントコード全体のうち、一部のコードを用いることを特徴とする請求項１〜８のいずれか１項に記載のオンダイターミネーション装置。
【請求項１０】
前記カウント回路が、
クロックをカウントして前記カウントコードを生成し、
生成されたカウントコードを用いて、キャリブレーション動作モードに応じて前記キャリブレーション回路のイネーブル時間を制御することを特徴とする請求項１〜８のいずれか１項に記載のオンダイターミネーション装置。
【請求項１１】
出力ドライバのターミネーション抵抗値を決定するためのプルアップキャリブレーションコード及びプルダウンキャリブレーションコードを生成するキャリブレーション回路と、
時間に応じて増加するカウントコードを生成するカウント回路と、
前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次転送する転送回路と、
前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次受信する受信回路と、
該受信回路からの前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードに応じて決定される抵抗値でデータ出力ノードをプルアップまたはプルダウンターミネーションしてデータを出力する出力ドライバと、
を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記転送回路と前記受信回路とが１本以上のラインで接続され、
前記受信回路が、前記ラインを介して前記転送回路から前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次受信することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記転送回路と前記受信回路とが第１ライン及び第２ラインで接続され、
前記受信回路が、前記第１ラインを介して前記転送回路から前記プルアップキャリブレーションコードを順次受信し、
前記受信回路が、前記第２ラインを介して前記転送回路から前記プルダウンキャリブレーションコードを順次受信することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記カウントコードが、前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードの特定コードにそれぞれ対応し、前記カウントコードの値に応じて、対応する前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードが前記第１ライン及び前記第２ラインを介して転送されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記転送回路が、
前記プルアップキャリブレーションコードの各々を受信して前記第１ラインに転送する第１パスゲートと、
前記プルダウンキャリブレーションコードの各々を受信して前記第２ラインに転送する第２パスゲートとを備え、
前記第１パスゲート及び前記第２パスゲートが、前記カウントコードのコード値に応じてオン／オフされることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記受信回路が、
前記第１ラインから転送された前記プルアップキャリブレーションコードの各々を、各コードの入力経路に転送する第３パスゲートと、
前記第２ラインから転送された前記プルダウンキャリブレーションコードの各々を、各コードの入力経路に転送する第４パスゲートとを備え、
前記第３パスゲート及び前記第４パスゲートが、前記カウントコードのコード値に応じてオン／オフされることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記転送回路が、
二進コードの前記カウントコードをデコードして、前記第１パスゲート及び前記第２パスゲートをオン／オフする信号を生成するデコード部をさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記受信回路が、
二進コードの前記カウントコードをデコードして、前記第３パスゲート及び前記第４パスゲートをオン／オフする信号を生成するデコード部をさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記転送回路及び前記受信回路が、
前記カウントコード全体のうち、一部のコードを用いることを特徴とする請求項１１〜１８のいずれか１項に記載の半導体メモリ装置。
【請求項２０】
前記カウント回路が、
クロックをカウントして前記カウントコードを生成し、
生成されたカウントコードを用いて、キャリブレーション動作モードに応じて前記キャリブレーション回路のイネーブル時間を制御することを特徴とする請求項１１〜１８のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンダイターミネーション（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）装置及びこれを備える半導体メモリ装置に関し、より詳細には、オンダイターミネーション装置の面積を縮小するためのものである。
【背景技術】
【０００２】
ＣＰＵ、メモリ及びゲートアレイなどのように、集積回路チップで具現される多様な半導体装置は、パソコン、サーバまたはワークステーションのような多様な電気製品内に組み込まれる。ほとんどの場合、前記半導体装置は、外部からの各種信号を入力パッドを介して受信する受信回路と、内部信号を出力パッドを介して外部に提供する出力回路とを備えている。
【０００３】
一方、電気製品の動作速度が高速化するにつれ、前記半導体装置間でインタフェースされる信号のスイング幅は次第に減少している。その理由は、信号の伝達にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が減少するほど、外部ノイズへの影響は大きくなり、インタフェース端において、インピーダンス不整合による信号の反射も深刻になる。前記インピーダンス不整合は、外部ノイズや、電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。インピーダンス不整合が発生すると、データの高速伝送が困難になり、半導体装置のデータ出力端から出力される出力データの歪みが生じ得る。したがって、受信側の半導体装置が前記歪んだ出力信号を入力端で受信した場合、セットアップ／ホールドミスまたは入力レベルの判断ミスなどの問題が頻繁に起こり得る。
【０００４】
特に、動作速度の高速化が要求されるメモリ装置は、上述した問題を解決するために、オンダイターミネーションと呼ばれるインピーダンス整合回路を集積回路チップ内のパッドの近傍に採用している。通常、オンダイターミネーションスキーム（方式）において、伝送側では、出力回路によるソースターミネーションが行われ、受信側では、前記入力パッドに接続された受信回路に対して並列接続されたターミネーション回路によって並列ターミネーションが行われる。
【０００５】
ＺＱキャリブレーションとは、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）条件の変化によって変化するプルアップコード及びプルダウンコードを生成する過程を指す。そして、ＺＱキャリブレーションの結果として生成された前記コードを用いて、オンダイターミネーション装置の抵抗値（メモリ装置の場合、ＤＱパッド側のターミネーション抵抗値）を調整することになる（キャリブレーション用ノードのＺＱノードを用いてキャリブレーションが行われるため、ＺＱキャリブレーションという）。なお、ターミネーション抵抗は、終端抵抗を意味する。
【０００６】
以下、オンダイターミネーション装置で行われるＺＱキャリブレーションについて説明する。
【０００７】
図１は、従来のオンダイターミネーション装置においてＺＱキャリブレーション動作を行うキャリブレーション回路の構成図である。
【０００８】
同図に示すように、従来のオンダイターミネーション装置は、第１キャリブレーション抵抗部１１０と、第２キャリブレーション抵抗部（１２０＋１３０）と、基準電圧発生部１０２と、比較部１０３，１０４と、カウント部１０５，１０６とを備えることにより、ＺＱキャリブレーション動作を行い、その動作がイネーブルされるか否かは、動作制御部１０７及びカウント部１０８によって制御される。
【０００９】
第１キャリブレーション抵抗部１１０は、プルアップキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞に応答してオン／オフされる複数のプルアップ抵抗を備えて構成される。また、第２キャリブレーション抵抗部（１２０＋１３０）は、プルアップキャリブレーション抵抗部１２０と、プルダウンキャリブレーション抵抗部１３０とを備えて構成される。プルアップキャリブレーション抵抗部１２０は、第１キャリブレーション抵抗部１１０と同様に構成され、プルダウンキャリブレーション抵抗部１３０は、プルダウンキャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞に応答してオン／オフされる複数のプルダウン抵抗を備えて構成される。
【００１０】
第１キャリブレーション抵抗部１１０は、ＺＱノードに接続された外部抵抗１０１とキャリブレーションされながら、一次キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を生成するためのものである。第２キャリブレーション抵抗部（１２０＋１３０）は、第１キャリブレーション抵抗部１１０によって生成された一次的なキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を用いて二次キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞を生成するためのものである。
【００１１】
その動作をみると、比較部１０３は、ＺＱピン（ＺＱノードのチップの外部）に接続された外部抵抗１０１（一般的に、２４０Ω）と第１キャリブレーション抵抗部１１０とを接続して生成されるＺＱノードの電圧と、内部の基準電圧発生部１０２で生成される基準電圧ＶＲＥＦ（一般的に、ＶＤＤＱ／２に設定される）とを比較して、アップ／ダウン信号ＵＰ／ＤＯＷＮを生成する。
【００１２】
カウント部１０５は、前記アップ／ダウン信号ＵＰ／ＤＯＷＮを受信して二進コードＰＣＯＤＥ＜０：Ｎ＞を生成するが、生成された二進コードＰＣＯＤＥ＜０：Ｎ＞により、第１キャリブレーション抵抗部１１０の並列接続された抵抗をオン／オフして抵抗値を調整する。調整された第１キャリブレーション抵抗部１１０の抵抗値は、再びＺＱノードの電圧に影響を与え、上記の動作が繰り返される。つまり、第１キャリブレーション抵抗部１１０全体の抵抗値が外部抵抗１０１（一般的に、２４０Ω）の抵抗値と等しくなるように、第１キャリブレーション抵抗部１１０がキャリブレーションされる（プルアップキャリブレーション）。
【００１３】
上述したプルアップキャリブレーション動作中に生成される二進コードのプルアップキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞は、プルアップキャリブレーション抵抗部１２０に入力され、プルアップキャリブレーション抵抗部１２０全体の抵抗値を決定する。その後、プルダウンキャリブレーション動作が始まるが、プルアップキャリブレーション動作と同様に、比較部１０４及びカウント部１０６を用いて、Ａノードの電圧が基準電圧ＶＲＥＦと等しくなるように、つまり、プルダウンキャリブレーション抵抗部１３０全体の抵抗値がプルアップキャリブレーション抵抗部１２０全体の抵抗値と等しくなるようにキャリブレーションされる（プルダウンキャリブレーション）。
【００１４】
上述したＺＱキャリブレーション（プルアップキャリブレーション及びプルダウンキャリブレーション）の結果として生成された二進コードＰＣＯＤＥ＜０：Ｎ＞，ＮＣＯＤＥ＜０：Ｎ＞は、図１のキャリブレーション回路のプルアップキャリブレーション抵抗部及びプルダウンキャリブレーション抵抗部と同様にレイアウトされている入出力パッド側のプルアップ抵抗及びプルダウン抵抗（ターミネーション抵抗）に入力され、オンダイターミネーション装置の抵抗値を決定する（メモリ装置の場合、ＤＱパッド側にあるプルアップターミネーション抵抗値及びプルダウンターミネーション抵抗値を決定する）。
【００１５】
上述したＺＱキャリブレーション動作のイネーブル、すなわち、キャリブレーション回路のイネーブルは、動作制御部１０７及びカウント部１０８によって決定される。動作制御部１０７では、どのようなＺＱキャリブレーション動作を行うのかを決定する信号（ＺＱＩＮＩＴ、ＺＱＯＰＥＲ、ＺＱＣＳ：動作毎にキャリブレーション時間に差がある）を出力する。カウント部１０８は、クロックＣＬＫをカウントし、各ＺＱキャリブレーション動作の種類に応じて、所定時間の間、比較部１０３，１０４をイネーブル（ＣＡＬ＿ＯＰＥＲ）させ、ＺＱキャリブレーション動作を行うようにする。
【００１６】
図２は、図１のキャリブレーション回路で生成されたキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞，ＮＣＯＤＥ＜０：Ｎ＞を用いて半導体メモリ装置の出力ドライバのターミネーション抵抗値を決定することを示す図である。
【００１７】
出力ドライバは、半導体メモリ装置においてデータを出力するものであり、図２のように、プルアッププリドライバ部２１０及びプルダウンプリドライバ部２２０と、データを出力するプルアップターミネーション抵抗部２３０と、プルダウンターミネーション抵抗部２４０とを備えて構成される。
【００１８】
その動作を簡単に説明すると、プルアッププリドライバ部２１０及びプルダウンプリドライバ部２２０は、プルアップターミネーション抵抗部２３０及びプルダウンターミネーション抵抗部２４０をそれぞれ制御する。ハイレベルのデータを出力するときは、プルアップターミネーション抵抗部２３０がターンオンされ、データピンＤＱをハイ状態にし、ローレベルのデータを出力するときは、プルダウンターミネーション抵抗部２４０がターンオンされ、データピンＤＱをロー状態にする。つまり、プルアップまたはプルダウンターミネーション（終端）させることにより、ハイレベルまたはローレベルのデータを出力する。
【００１９】
このとき、ターンオンされるプルアップターミネーション抵抗部２３０及びプルダウンターミネーション抵抗部２４０内の抵抗の個数は、プルアップキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞によって決定される。つまり、プルアップターミネーション抵抗部２３０をターンオンするのか、プルダウンターミネーション抵抗部２４０をターンオンするのかは、出力するデータの論理状態によって決定されるが、ターンオンされるプルアップターミネーション抵抗部２３０及びプルダウンターミネーション抵抗部２４０内の各抵抗のオン／オフは、キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞，ＮＣＯＤＥ＜０：Ｎ＞によって決定される。
【００２０】
参考として、プルアップターミネーション抵抗部２３０及びプルダウンターミネーション抵抗部２４０のターゲット値は、必ずしもキャリブレーション抵抗部（図１の１１０，１２０，１３０）の抵抗値（２４０Ω）と等しいものではなく、２４０Ωの１／２である１２０Ω 、１／４である６０Ωなどとなり得る。図２のプルアッププリドライバ部２１０及びプルダウンプリドライバ部２２０にそれぞれ入力されるＤＱＰ＿ＣＴＲＬ及びＤＱＮ＿ＣＴＲＬは、プルアッププリドライバ部２１０及びプルダウンプリドライバ部２２０に入力される複数の制御信号を一括化したものである。
【００２１】
図３は、従来のオンダイターミネーション装置全体の構成図であり、キャリブレーション回路（図１）で生成されたコードがターミネーション抵抗回路（出力ドライバ）（図２）に転送されることを示す図である。
【００２２】
キャリブレーション回路３１０では、プルアップキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞が生成される。前記コードは、図３のように、キャリブレーション回路３１０からターミネーション抵抗回路（出力ドライバ）３２０まで延びているメタルラインを介して転送される。プルアップキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞の総数は、２（Ｎ＋１）個であるため、メタルラインも２（Ｎ＋１）本が必要になる。キャリブレーション回路３１０は、ＺＱパッドの近傍に位置しており、ターミネーション抵抗回路３２０は、ＤＱパッドの近傍に位置しているが、これらパッド間の距離は、半導体メモリ装置としては非常に遠い距離にあたる。従来のように、この遠距離を２（Ｎ＋１）本のメタルラインで結ぶことは、チップ面積を大きく拡大させるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
そこで、本発明は、上記の問題を解決するためになされたものであって、その目的は、キャリブレーションコードを転送するラインの本数を減らすことにより、オンダイターミネーション装置及びこれを適用したチップ全体の面積を縮小させることにある。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路と、時間に応じて増加するカウントコードを生成するカウント回路と、前記カウントコードに応答して前記キャリブレーションコードを順次転送する転送回路と、前記カウントコードに応答して前記転送回路から前記キャリブレーションコードを順次受信する受信回路と、該受信回路からの前記キャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路と、を備えるオンダイターミネーション装置を提供する。
【００２５】
上記の目的を達成するために、本発明は、出力ドライバのターミネーション抵抗値を決定するためのプルアップキャリブレーションコード及びプルダウンキャリブレーションコードを生成するキャリブレーション回路と、時間に応じて増加するカウントコードを生成するカウント回路と、前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次転送する転送回路と、前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次受信する受信回路と、該受信回路からの前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードに応じて決定される抵抗値でデータ出力ノードをプルアップまたはプルダウンターミネーションしてデータを出力する出力ドライバと、を備える半導体メモリ装置を提供する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術思想を容易に実施できるように詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
【００２７】
図４は、本発明の一実施形態に係るオンダイターミネーション装置の構成図である。
【００２８】
同図に示すように、本発明に係るオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を生成するキャリブレーション回路４１０と、時間に応じて増加するカウントコードＣＴＲＬ＜０：３＞を生成するカウント回路４２０と、カウントコードＣＴＲＬ＜０：３＞に応答してキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞（各コードが１６ビットからなる場合を示す）を順次転送する転送回路４３０と、カウントコードＣＴＲＬ＜０：３＞に応答して転送回路４３０からキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を順次受信する受信回路４４０と、受信回路４４０からのキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞に応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路４５０と、を備えて構成される。
【００２９】
キャリブレーション回路４１０は、ターミネーション抵抗値を決定するためのキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を生成する。一般的に、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞は、プルアップ側のターミネーション抵抗値を決定するためのプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞と、プルダウン側のターミネーション抵抗値を決定するためのプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞とを含むが、オンダイターミネーション装置を適用したシステムによっては、キャリブレーションコードは、プルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞のみ、またはプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞のみを含むこともある。
【００３０】
例えば、オンダイターミネーション装置のターミネーション抵抗回路４５０が入出力ノードをプルアップにのみターミネーションする場合、キャリブレーションコードは、プルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞のみを含み、ターミネーション抵抗回路４５０が入出力ノードをプルダウンにのみターミネーションする場合、キャリブレーションコードは、プルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞のみを含む。
【００３１】
半導体メモリ装置の場合は、ターミネーション抵抗回路４５０となる出力ドライバがプルアップ及びプルダウンに出力ノードＤＱをターミネーションするため、キャリブレーション回路４１０では、プルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞を全て生成しなければならない。このようなキャリブレーション回路４１０としては、図１に示すキャリブレーション回路をそのまま用いることができる。本発明の核心は、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞の生成ではなく、転送にあるため、それに関する詳細な説明は省略する。
【００３２】
カウント回路４２０は、時間に応じて増加するカウントコードＣＴＲＬ＜０：３＞を生成する。このカウントコードＣＴＲＬ＜０：３＞は、クロックＣＬＫをカウントして生成され得る。従来にも、キャリブレーション回路４１０のイネーブル時間を調節するためにクロックをカウントするカウント部（図１の１０８を参照）が用いられていたことから、そのカウント部をそのまま用いることができる。キャリブレーション回路４１０は、動作モードに応じて最大５１２サイクル（５１２クロック）まで動作する。このため、カウント回路４２０は、一般的に、９ビットまでコードをカウントできるように構成されるが、本発明は、そのうち、一部のカウントコードを用いることができる。図４に示すように、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞がそれぞれ１６ビットからなる場合、カウントコードＣＴＲＬ＜０：３＞は、４ビットを用いればよい（ＣＴＲＬ＜０：８＞中、ＣＴＲＬ＜０：３＞のみを用いる）。
【００３３】
図４には、カウント回路４２０として、図１のカウント部１０８をそのまま用いる実施形態を示しており、図中のＣＡＬ＿ＯＰＥＲ信号は、キャリブレーション回路４１０のイネーブルを制御する信号であり、クロックＣＬＫをカウントした結果として生成されたカウントコードＣＴＲＬ＜０：８＞に基づいてイネーブルまたはディセーブルされる。
【００３４】
転送回路４３０は、カウントコードＣＴＲＬ＜０：３＞に応答してキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を受信回路４４０に順次転送する。同図に示す実施形態において、転送回路４３０と受信回路４４０とは、第１ライン４３１及び第２ライン４３２の両ラインで接続され、第１ライン４３１を介してはプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞が、第２ライン４３２を介してはプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞が順次転送される。詳細には、カウントコードＣＴＲＬ＜０：３＞は、プルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞の特定コードにそれぞれ対応し、カウントコードＣＴＲＬ＜０：３＞の値に応じて、対応するプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞が第１ライン４３１及び第２ライン４３２を介して転送される。
【００３５】
例えば、カウントコードが（０，０，０，０）のときはＰＣＯＤＥ＜０＞及びＮＣＯＤＥ＜０＞が、（０，０，０，１）のときはＰＣＯＤＥ＜１＞及びＮＣＯＤＥ＜１＞が、（０，０，１，０）のときはＰＣＯＤＥ＜２＞及びＮＣＯＤＥ＜２＞が、……、（１，１，１，１）のときはＰＣＯＤＥ＜１５＞及びＮＣＯＤＥ＜１５＞がそれぞれ第１ライン４３１及び第２ライン４３２を介して転送される。
【００３６】
図４の実施形態では、転送回路４３０と受信回路４４０とが第１ライン４３１及び第２ライン４３２の両ラインで接続され、それぞれプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞を転送する場合を示しているが、転送回路４３０と受信回路４４０とを１つのラインで接続することもできる。例えば、カウントコードを５ビット（ＣＴＲＬ＜０：４＞）用いると、プルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞及びプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞を１本のラインを介して転送することが可能であるが、この場合、カウントコードが（０，０，０，０，０）のときはＰＣＯＤＥ＜０＞が、（０，０，０，０，１）のときはＰＣＯＤＥ＜１＞が、……、（１，１，１，１，０）のときはＮＣＯＤＥ＜１４＞が、（１，１，１，１，１）のときはＮＣＯＤＥ＜１５＞が１本のラインを介して転送されるように構成すればよい。つまり、本発明は、使用されるカウントコードＣＴＲＬ＜０：Ｎ＞のビット数に応じて、１本以上の任意数のラインを介して転送回路４３０から受信回路４４０までキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を転送する。
【００３７】
受信回路４４０は、カウントコードＣＴＲＬ＜０：３＞に応答して転送回路４３０からキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を順次受信する。つまり、第１ライン４３１を介して転送されたプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞と、第２ライン４３２を介して転送されたプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞とを、カウントコードＣＴＲＬ＜０：４＞に応じて順次受信し、各コードの正しい経路に転送する。例えば、カウントコードＣＴＲＬ＜０：３＞が（０，０，０，０）のときは、第１ライン４３１を介して転送されたコードをＰＣＯＤＥ＜０＞としてＰＣＯＤＥ＜０＞の転送されるべき経路に転送し、第２ライン４３２を介して転送されたコードをＮＣＯＤＥ＜０＞としてＮＣＯＤＥ＜０＞の転送されるべき経路に転送する。同じように、カウントコードＣＴＲＬ＜０：３＞が（１，１，１，１）であれば、第１ライン４３１を介して転送されたコードはＰＣＯＤＥ＜１５＞として、第２ライン４３２を介して転送されたコードはＮＣＯＤＥ＜１５＞として各々の正しい経路に転送する。
【００３８】
転送回路４３０及び受信回路４４０の動作を要約すると、転送回路４３０がキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞の総数（３２個）だけのラインを、２本のライン４３１，４３２に減らして受信回路４４０に転送すると、受信回路４４０は逆に、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞の総数だけのラインに増やしてターミネーション抵抗回路４５０に転送し、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞がそれぞれ自らの経路に入力できるようにする。
【００３９】
ターミネーション抵抗回路４５０は、受信回路４４０からキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を受信し、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞に応じて決定される抵抗値でインピーダンス整合を行う。このようなターミネーション抵抗回路４５０の代表例としては、半導体メモリ装置の出力ドライバ（図２を参照）があり、半導体メモリ装置の出力ドライバは、データ出力ノードＤＱをプルアップまたはプルダウンターミネーションしてデータを出力する。
【００４０】
従来のオンダイターミネーション装置は、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞が３２個からなる場合、キャリブレーション回路４１０からターミネーション抵抗回路４５０まで３２本のラインが必要であった。しかし、本発明では、３２個のキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を、たった２本のラインまたはそれ以下のラインを介して転送することも可能である。もちろん、カウントコードＣＴＲＬ＜０：３＞を転送するラインの追加がさらに要求されるが、図４のように、カウントコードＣＴＲＬ＜０：３＞を４ビットだけ用いても、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を転送するラインをたった２本に減らすことが可能である。
【００４１】
つまり、従来の３２本のラインを、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を転送するライン２本と、カウントコードＣＴＲＬ＜０：３＞を転送するライン４本、つまり合計６本のラインに減らすことが可能である。本発明は、キャリブレーション回路４１０とターミネーション抵抗回路４５０（出力ドライバ）との間のラインの本数を減らすことにより、オンダイターミネーション装置を適用した半導体チップの面積を縮小させる。
【００４２】
半導体メモリ装置において、キャリブレーション動作は、動作モードに応じて一度に最大５１２サイクル（クロック）まで動作するため、カウント回路４２０は、一般的に、９ビットまでのコードＣＴＲＬ＜０：８＞をカウントするように設計される。図４に示す本発明は、４ビットのカウントコードＣＴＲＬ＜０：３＞を用いる。そのため、カウント回路４２０がカウントコードＣＴＲＬ＜０：８＞を５１２サイクルまでカウントする間、４ビットのカウントコードＣＴＲＬ＜０：３＞が複数回繰り返される。これは、同じキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞の各々が複数回、キャリブレーション回路４１０からターミネーション抵抗回路４５０まで転送されることを意味する。そのため、ラインを減らしてキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を順次転送しても、キャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞の安定した転送が可能である。
【００４３】
図５は、図４に示す転送回路４３０の構成図である。
【００４４】
上述のように、転送回路４３０は、キャリブレーション回路４１０で生成されたキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を、カウントコードＣＴＲＬ＜０：３＞に応答して受信回路４４０に順次転送する。この転送回路４３０は、プルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞の各々を受信して第１ライン４３１に転送する第１パスゲートＰＧ１００〜ＰＧ１１５と、プルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞の各々を受信して第２ライン４３２に転送する第２パスゲートＰＧ２００〜ＰＧ２１５とを備え、第１パスゲートＰＧ１００〜ＰＧ１１５及び第２パスゲートＰＧ２００〜ＰＧ２１５は、カウントコードＣＴＲＬ＜０：３＞のコード値に応じてオン／オフされることを特徴とする。
【００４５】
第１パスゲートＰＧ１００〜ＰＧ１１５及び第２パスゲートＰＧ２００〜ＰＧ２１５は、カウントコードＣＴＲＬ＜０：３＞を直接受信してオン／オフされるのではなく、デコード部５１０によってカウントコードＣＴＲＬ＜０：３＞がデコードされた制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞を受信してオン／オフされる。デコード部５１０は、二進コードのカウントコードＣＴＲＬ＜０：３＞をデコードして、第１パスゲートＰＧ１００〜ＰＧ１１５及び第２パスゲートＰＧ２００〜ＰＧ２１５をオン／オフする制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞を生成するが、前記信号は、下記表１のように生成される。
【００４６】
【表１】
2009118480.tif 000003
【００４７】
つまり、カウントコードＣＴＲＬ＜０：３＞が十進コードに変換されたとき、各数字に該当する制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞がイネーブルされる。
【００４８】
カウントコードＣＴＲＬ＜０：３＞の変化に伴い、各々の制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞が順次イネーブルされ、各制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞のイネーブルにより、第１パスゲートＰＧ１００〜ＰＧ１１５及び第２パスゲートＰＧ２００〜ＰＧ２１５が順次オン／オフされる。また、その結果として、第１ライン４３１を介してはプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞が、第２ライン４３２を介してはプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞が順次転送される。
【００４９】
例えば、カウントコードＣＴＲＬ＜０：３＞が（０，０，０，０）のときはＰＣＯＤＥ＜０＞及びＮＣＯＤＥ＜０＞が、（０，０，０，１）のときはＰＣＯＤＥ＜１＞及びＮＣＯＤＥ＜１＞が、（１，１，１，１）のときはＰＣＯＤＥ＜１５＞及びＮＣＯＤＥ＜１５＞がそれぞれ第１ライン４３１及び第２ライン４３２を介して転送回路４３０から受信回路４４０まで転送される。
【００５０】
図６は、図５に示すデコード部５１０の構成図である。
【００５１】
同図に示すように、デコード部５１０は、ＮＯＲゲートとインバータとの組合せにより構成され得、このような論理ゲートの組合せによりカウントコードＣＴＲＬ＜０：３＞をデコードして、二進コードのカウントコードＣＴＲＬ＜０：３＞に対応する数字の制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞をイネーブルする（上記表１を参照）。このようなデコード部５１０は、図６に示す実施形態のほか、様々な論理ゲートの組合せによっても可能であることはいうまでもなく、このようなデコード部５１０は、本発明の属する技術分野における通常の知識を有する者であれば容易に設計できることから、それ以上の詳細な説明は省略する。
【００５２】
図７は、図４に示す受信回路４４０の構成図である。
【００５３】
同図に示すように、受信回路４４０は、転送回路４３０から転送されたキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を順次受信してターミネーション抵抗回路４５０に転送する。この受信回路４４０は、第１ライン４３１から転送されたプルアップキャリブレーションコードＰＣＯＤＥ＜０：１５＞の各々を、各コードの入力経路に転送する第３パスゲートＰＧ３００〜ＰＧ３１５と、第２ライン４３２から転送されたプルダウンキャリブレーションコードＮＣＯＤＥ＜０：１５＞の各々を、各コードの入力経路に転送する第４パスゲートＰＧ４００〜ＰＧ４１５とを備え、第３パスゲートＰＧ３００〜ＰＧ３１５及び第４パスゲートＰＧ４００〜ＰＧ４１５は、カウントコードＣＴＲＬ＜０：３＞のコード値に応じてオン／オフされることを特徴とする。
【００５４】
第３パスゲートＰＧ３００〜ＰＧ３１５及び第４パスゲートＰＧ４００〜ＰＧ４１５は、カウントコードＣＴＲＬ＜０：３＞を直接受信してオン／オフされるのではなく、デコード部７１０によってカウントコードＣＴＲＬ＜０：３＞がデコードされた制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞を受信してオン／オフされる。ここでのデコード部７１０は、転送回路のデコード部５１０（図６）と同じデコード部が用いられ、これにより、デコード部７１０からの制御信号ＣＴＲＬ＿ＣＯＤＥ＜０：１５＞も、表１に従ってイネーブルされる。
【００５５】
要約すると、第３パスゲートＰＧ３００〜ＰＧ３１５及び第４パスゲートＰＧ４００〜ＰＧ４１５は、上述した転送回路の第１パスゲートＰＧ１００〜ＰＧ１１５及び第２パスゲートＰＧ２００〜ＰＧ２１５と同様に順次オン／オフされ、第１ライン４３１及び第２ライン４３２を介して入力されるキャリブレーションコードＰＣＯＤＥ＜０：１５＞，ＮＣＯＤＥ＜０：１５＞を、３２本のラインを介してターミネーション抵抗回路４５０に転送する。したがって、転送回路４３０（キャリブレーション回路に近接して位置）と受信回路４４０（ターミネーション抵抗回路に近接して位置）との間におけるラインを３２本から２本に減らすことができる。これは、カウントコードＣＴＲＬ＜０：３＞を転送するラインが４本増加するのを考慮しても、従来に比べて、キャリブレーション回路４１０とターミネーション抵抗回路４５０との間におけるラインの本数を画期的に減らすことになるため、オンダイターミネーション装置を適用した半導体装置の面積を縮小させる。
【００５６】
本発明によれば、１ラインあたり複数個のキャリブレーションコードを転送することにより、オンダイターミネーション装置のキャリブレーション回路とターミネーション抵抗部とを結ぶラインの本数を減らす。したがって、転送ラインの配置に必要な面積が縮小し、これにより、チップ全体の面積を縮小させるという長所がある。
【００５７】
本発明の技術思想は、上記の好ましい実施形態に従って具体的に記述されたが、上記の実施形態はそれを説明するためのものであって、それを制限するものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
【図面の簡単な説明】
【００５８】
【図１】従来のオンダイターミネーション装置においてＺＱキャリブレーション動作を行うキャリブレーション回路の構成図である。
【図２】図１のキャリブレーション回路で生成されたキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞，ＮＣＯＤＥ＜０：Ｎ＞を用いて半導体メモリ装置の出力ドライバのターミネーション抵抗値を決定することを示す図である。
【図３】従来のオンダイターミネーション装置全体の構成図であり、キャリブレーション経路（図１）で生成されたコードがターミネーション抵抗部（出力ドライバ）（図２）に転送されることを示す図である。
【図４】本発明の実施形態に係るオンダイターミネーション装置の構成図である。
【図５】図４に示す転送回路の構成図である。
【図６】図５に示すデコード部の構成図である。
【図７】図４に示す受信回路の構成図である。
【符号の説明】
【００５９】
４１０      キャリブレーション回路
４２０      カウント回路
４３０      転送回路
４４０      受信回路
４５０      ターミネーション抵抗回路
５１０      デコード部
７１０      デコード部
【図１】
2009118480.tif 000004
【図２】
2009118480.tif 000005
【図３】
2009118480.tif 000006
【図４】
2009118480.tif 000007
【図５】
2009118480.tif 000008
【図６】
2009118480.tif 000009
【図７】
2009118480.tif 000010