(57)【要約】【課題】より精度よく所望の電圧を出力することが可能な電圧発生回路を提供する。【解決手段】電圧発生回路は、第１のモニタ電圧を出力する第１の分圧回路と、出力端子と第１の分圧回路との間に接続されたスイッチ回路と、第１のモニタ電圧と基準電圧とを比較し、この比較結果に応じた信号を出力する第１の電圧検知回路と、第２のモニタ電圧を出力し、第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた信号を出力する第２の電圧検知回路と、第１、第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を出力端子に出力するポンプ回路と、第１の分圧回路の分圧抵抗に一端が接続された容量を有するブースト回路と、を備える。ブースト回路は、スイッチ回路がオフしている間に、容量の他端の電圧を昇圧する。【選択図】図１０
2009118605.tif 000002
【特許請求の範囲】
【請求項１】
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続されたスイッチ回路と、
前記第１のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１のポンプ動作信号または前記第２のポンプ動作信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路の分圧抵抗に一端が接続された容量素子を有し、前記スイッチ回路がオフ状態からオン状態に切り替わるのに同期して前記容量素子の他端の電圧を昇圧するブースト回路と、を備えることを特徴とする電圧発生回路。
【請求項２】
前記ブースト回路は、
一端が前記第１の分圧回路の分圧抵抗に接続された第１の容量素子と、
前記第１の容量の一端と前記接地との間に接続された第２の容量素子と、を有し、
前記スイッチ回路がオフ状態からオン状態に切り替わるのに同期して、前記第１の容量素子の他端の電圧を昇圧する
ことを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子に一端が接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続されたスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路の他端に接続され、前記スイッチ回路がオフしている間に、前記基準電圧よりも高い第１の電圧または前記基準電圧よりも低い第２の電圧の何れか一方を前記第１の分圧回路の他端に印加し、前記スイッチ回路がオン状態である間に、前記第２の電圧を前記第１の分圧回路の他端に印加するリセット回路と、を備え、
前記スイッチ回路がオン状態からオフ状態に切り換わるのに同期して、前記スイッチ回路がオフしている間に前記第１の分圧回路の他端に印加する電圧を、前記第１の電圧または前記第２の電圧の何れか一方に切り換える
ことを特徴とする電圧発生回路。
【請求項４】
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路の出力と前記第１のモニタ電圧が入力される前記第１の電圧検知回路の入力部との間に接続され、前記第１のスイッチ回路がオフしている間にオフする第２のスイッチ回路と、
前記第１のスイッチ回路がオンした後、少なくとも前記第２のスイッチ回路がオンするまでの間、前記入力部に入力する電圧を保持する電圧保持回路と、を備える
ことを特徴とする電圧発生回路。
【請求項５】
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路と前記接地との間に接続された第２のスイッチ回路と、を備え、
前記第１の分圧回路は、第１の分圧抵抗と、前記２つの点の間で前記第１の分圧抵抗と直列に接続された第２の分圧抵抗と、前記第１の分圧抵抗と前記第２の分圧抵抗との間に接続され、前記第１のスイッチ回路および前記第２のスイッチ回路がオンする場合はオンする第３のスイッチ回路と
前記第１の分圧回路の２つの点に電圧を印加し、前記第１のスイッチ回路、第２のスイッチ回路および前記第３のスイッチ回路がオフした状態で、前記第１の分圧回路が出力する前記第１のモニタ電圧が所定の電圧になるように、前記第１の分圧回路に電圧を印加するバイアス回路と、を備える
ことを特徴とする電圧発生回路。
【請求項６】
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路と前記接地との間に接続され、前記第１のスイッチ回路と同様にオン／オフが切り換えられる第２のスイッチ回路と、
前記第１の分圧回路と前記接地との間で、前記第２のスイッチ回路と並列に接続された容量素子と、を備える
ことを特徴とする電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧した電圧を出力する電圧発生回路に関する。
【背景技術】
【０００２】
例えば、ＥＥＰＲＯＭからなる半導体記憶装置において、メモリセルにデータを書き込んだり、メモリセルのデータを消去したりする場合、電源電圧より高い電圧を必要とする。
【０００３】
このような高電圧を必要とする半導体記憶装置は、半導体記憶装置内に昇圧回路（ポンプ回路）を有し、この昇圧回路により電源電圧を昇圧して必要とする高電圧を発生している。
【０００４】
ここで、従来の電圧発生回路には、例えば、スタンドバイ時に出力電圧に応じて動作するスタンドバイ用昇圧回路と、アクティブ時に出力電圧に応じて動作するアクティブ用昇圧回路とを備えるものがある（例えば、特許文献１、および特許文献２参照。）。
【特許文献１】特開２０００−１０５９９８号公報
【特許文献２】特開２０００−２６８５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、より精度よく所望の電圧を出力することが可能な電圧発生回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る電圧発生回路は、
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続されたスイッチ回路と、
前記第１のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１のポンプ動作信号または前記第２のポンプ動作信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路の分圧抵抗に一端が接続された容量素子を有し、前記スイッチ回路がオフ状態からオン状態に切り替わるのに同期して前記容量素子の他端の電圧を昇圧するブースト回路と、を備える
ことを特徴とする。
【０００７】
本発明の他の態様に係る電圧発生回路は、
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子に一端が接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続されたスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路の他端に接続され、前記スイッチ回路がオフしている間に、前記基準電圧よりも高い第１の電圧または前記基準電圧よりも低い第２の電圧の何れか一方を前記第１の分圧回路の他端に印加し、前記スイッチ回路がオン状態である間に、前記第２の電圧を前記第１の分圧回路の他端に印加するリセット回路と、を備え、
前記スイッチ回路がオン状態からオフ状態に切り換わるのに同期して、前記スイッチ回路がオフしている間に前記第１の分圧回路の他端に印加する電圧を、前記第１の電圧または前記第２の電圧の何れか一方に切り換える
ことを特徴とする。
【０００８】
本発明のさらに他の態様に係る電圧発生回路は、
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路の出力と前記第１のモニタ電圧が入力される前記第１の電圧検知回路の入力部との間に接続され、前記第１のスイッチ回路がオフしている間にオフする第２のスイッチ回路と、
前記第１のスイッチ回路がオンした後、少なくとも前記第２のスイッチ回路がオンするまでの間、前記入力部に入力する電圧を保持する電圧保持回路と、を備える
ことを特徴とする。
【０００９】
本発明のさらに他の態様に係る電圧発生回路は、
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路と前記接地との間に接続された第２のスイッチ回路と、を備え、
前記第１の分圧回路は、第１の分圧抵抗と、前記２つの点の間で前記第１の分圧抵抗と直列に接続された第２の分圧抵抗と、前記第１の分圧抵抗と前記第２の分圧抵抗との間に接続され、前記第１のスイッチ回路および前記第２のスイッチ回路がオンする場合はオンする第３のスイッチ回路と
前記第１の分圧回路の２つの点に電圧を印加し、前記第１のスイッチ回路、第２のスイッチ回路および前記第３のスイッチ回路がオフした状態で、前記第１の分圧回路が出力する前記第１のモニタ電圧が所定の電圧になるように、前記第１の分圧回路に電圧を印加するバイアス回路と、を備える
ことを特徴とする。
【００１０】
本発明のさらに他の態様に係る電圧発生回路は、
出力端子から電圧を出力する電圧発生回路であって、
前記出力端子と接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第１のモニタ電圧を出力する第１の分圧回路と、
前記出力端子と前記第１の分圧回路との間に接続された第１のスイッチ回路と、
前記第１のモニタ電圧と前記基準電圧とを比較し、この比較結果に応じた第１のポンプ動作信号を出力する第１の電圧検知回路と、
前記出力端子と前記接地との間に接続され、前記出力端子から出力される電圧を抵抗分割により分圧した第２のモニタ電圧を出力し、前記第１の分圧回路の抵抗値よりも抵抗値が大きい第２の分圧回路と、
前記第２のモニタ電圧と基準電圧とを比較し、この比較結果に応じた第２のポンプ動作信号を出力する第２の電圧検知回路と、
前記第１の電圧検知回路の出力信号または第２の電圧検知回路の出力信号に応じて、電源電圧を昇圧した電圧を前記出力端子に出力するポンプ回路と、
前記第１の分圧回路と前記接地との間に接続され、前記第１のスイッチ回路と同様にオン／オフが切り換えられる第２のスイッチ回路と、
前記第１の分圧回路と前記接地との間で、前記第２のスイッチ回路と並列に接続された容量素子と、を備える
ことを特徴とする。
【発明の効果】
【００１１】
本発明の一態様に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【発明を実施するための最良の形態】
【００１２】
先ず、本発明との比較のための比較例について説明する。
【００１３】
図１は、比較例となる電圧発生回路を含む半導体記憶装置１００の要部構成の一例を示す図である。
【００１４】
図１に示すように、例えば、ＮＯＲ型フラッシュメモリである半導体記憶装置１００は、データを記憶するメモリセル１００ａと、読み出し電圧を発生する電圧発生回路１００ｂと、この電圧発生回路１００ｂから出力された電圧をメモリセル１００ａに印加するデコーダ１００ｃと、アクティブ信号生成回路１００ｄと、を備える。
【００１５】
電圧発生回路１００ｂは、アクティブ用分圧回路１ａと、スイッチ回路２ａと、アクティブ用電圧検知回路３ａと、スタンドバイ用分圧回路４ａと、スタンドバイ用電圧検知回路５ａと、ポンプ回路６ａと、を備える。アクティブ用分圧回路１ａ、およびアクティブ用電圧検知回路３ａは半導体記憶装置１００がアクティブ状態である場合に、スタンドバイ用分圧回路４ａ、およびスタンドバイ用電圧検知回路５ａは半導体記憶装置１００がスタンドバイ状態である場合に主として用いられる。
【００１６】
例えば、ＮＯＲ型フラッシュメモリのリード動作時に出力電圧ＶＤＤＲのレベルを所望の電位（リード時のワード線（ＷＬ）昇圧電位）に保持する為には、電圧発生回路内部で出力電圧をモニタする電圧検知回路の速い応答性が求められる。この速い応答性を実現するため、分圧回路は検知動作中に貫通電流を流している。アクティブ用電圧検知回路３ａは、アクティブ用分圧回路１ａにより生成されたモニタ電圧ＶＭＯＮＡを基準電圧ＶＲＥＦと比較して、出力電圧ＶＤＤＲのレベルが設定電圧よりも高いか低いかを判断し、低い時にはポンプ回路６ａを活性化させて出力電圧ＶＤＤＲを昇圧する。
【００１７】
リード動作が始まると、出力電圧ＶＤＤＲはワード線の充電に用いられる。立て続けにリード動作が行われると、ワード線の充放電を繰り返すことになり、ポンプ回路６aの出力から多くの電荷を消費する。このような動作においても、出力電圧ＶＤＤＲを安定保持したいので、スイッチ回路２ａをオンしてアクティブ用分圧回路１ａに貫通電流を流し、ＶＭＯＮＡをモニタ電圧として、基準電圧ＶＲＥＦと比較する。そして、この比較結果により、出力電圧ＶＤＤＲの充放電を行う。
【００１８】
一般に半導体記憶装置では、あるチップが選択されていない時は、そのチップの消費電流が極小状態となるスタンドバイ状態に置かれる。また、チップが選択され、アドレス信号の入力を受けるとデータの読み出しが行われるが（アクティブ状態）、アドレス信号の変化が無くなる（アドレス信号の入力が無くなる）と自動的にスタンドバイ状態となり、パワーダウンする（オートパワーダウン）。スタンドバイ状態での消費電流は、各製品で定められた規定値以内に抑える必要がある。
【００１９】
ここで、アクティブ用分圧回路１ａを流れる貫通電流は、出力電圧ＶＤＤＲを消費するので、出力電圧ＶＤＤＲのポンプ効率分が積算された電流を費やす。すなわち、ＮＯＲ型フラッシュメモリがスタンドバイ状態である時に、アクティブ用分圧回路１ａに貫通電流を流し続けていては、規定されたスタンドバイ電流よりも多い電流を消費することになる。
【００２０】
したがって、上記貫通電流は、スタンドバイ状態において遮断される必要がある。このため、例えば図１のスイッチ回路２ａを、スタンドバイ状態でオフ、アクティブ状態ではオンさせるという制御を行う。スイッチ回路２ａは、アクティブ信号生成回路１００ｄが生成するＲＡＣＴＩＶＥ信号によりオン／オフ制御される。アクティブ信号生成回路１００ｄは、例えば、チップが選択されたことを示すチップイネーブル信号ＣＥＢ、或いは、後述するＡＴＤ信号の入力に基づき、ＲＡＣＴＩＶＥ信号を生成する。
【００２１】
一方で、スタンドバイ状態からの復帰後すぐにリード動作を開始したいという要請から、スタンドバイ状態にあっても、出力電圧ＶＤＤＲのレベルを保持する必要がある。このため、アクティブ用とは別の、少ない貫通電流による抵抗分圧を用いたスタンドバイ用分圧回路４ａにより、モニタ電圧ＶＭＯＮＳを生成する。このモニタ電圧ＶＭＯＮＳを基準電圧ＶＲＥＦと比較して、出力電圧ＶＤＤＲのレベルが設定電圧よりも高いか低いかを判断し、低い時にはポンプ回路６ａを活性化させて出力電圧ＶＤＤＲを昇圧する。
【００２２】
既述の図１に示す電圧発生回路１００ｂのアクティブ用分圧回路１ａは、スイッチ回路２ａがオフのとき、接地電位ＶＳＳに放電される。すなわち、図１では、アクティブ用分圧回路１ａの分圧抵抗の各端子をスタンドバイ時に接地電位ＶＳＳに放電する。
【００２３】
一方、図２は、アクティブ用分圧回路１ａの分圧抵抗の各端子をスタンドバイ時に電源電位ＶＤＤに充電する例を示す図である。図２に示す回路において、例えば、スタンドバイ状態では、スイッチ回路２ａをオフして、端子ＮＤの電位を接地電位ＶＳＳとする。これにより、インバータから端子ＮＳに電源電圧が供給され、分圧抵抗の各端子が電源電位ＶＤＤに充電される。
【００２４】
図３は、図１に示す電圧発生回路１００ｂを制御するための制御信号のタイミングチャートの例を示す図である。また、図４は、アクティブ用電圧検知回路３ａの構成を示す図である。なお、図４に示す遅延回路１００ｅおよび基準電圧発生回路１００ｆは、図１においては簡単のため省略されている。
【００２５】
図３において、例えば、リード動作を規定するＡＴＤ信号が“Ｈｉｇｈ”になると、ＮＯＲ型フラッシュメモリがリード状態となる。ＡＴＤ信号は、アドレス信号の遷移（変化）が検出されたことに対応して生成される。ＡＴＤ信号が“Ｈｉｇｈ”になると、リード動作のアクティブ期間（アクティブ状態）であることをアクティブ信号生成回路１００ｄが検出し、ＲＡＣＴＩＶＥ信号が“Ｈｉｇｈ”になる。このＲＡＣＴＩＶＥ信号により、スイッチ回路２ａがオンし、アクティブ用分圧回路１ａに貫通電流が流れ、検知動作が開始される。
【００２６】
図３のＣａｓｅ１に示すように、リード動作が立て続けに起こりＡＴＤ信号の変化が頻繁に生じると、ＲＡＣＴＩＶＥ信号は“Ｈｉｇｈ”状態を保持し続ける。よって、スイッチ回路２ａは常時オンとなり、アクティブ用分圧回路１ａには貫通電流が流れ続ける。
【００２７】
また、図３のＣａｓｅ２に示すように、一度リード動作を行った後に、更なるリード動作が一定期間無いとき（ＡＴＤ信号の変化が一定期間無いとき）、アクティブ用電圧検知回路３ａのオートパワーダウン動作を実施する。すなわち、一定時間を待って、アクティブ用電圧検知回路３ａによる出力電圧ＶＤＤＲの検知動作を停止する。
【００２８】
この検知動作を停止する時、スイッチ回路２ａをオフしてアクティブ用分圧回路１ａの貫通電流を切るとともに、図４に示す基準電圧発生回路１００ｆの生成する基準電圧ＶＲＥＦとモニタ電圧ＶＭＯＮＡとのアンプ回路３ａ１による比較動作を停止する。これにより、ＮＯＲ型フラッシュメモリのスタンドバイ電流を、規定されたスタンドバイ電流まで減らすことが可能である。
【００２９】
また、図３のＣａｓｅ３に示すように、一度リード動作を行った後に、更なるリード動作が行われるまでの期間がより長い場合も、既述のＣａｓｅ２と同様の動作となる。
【００３０】
このように、ＲＡＣＴＩＶＥ信号に応じてアクティブ用分圧回路１ａに流れる貫通電流をオン／オフ動作させることで、スタンドバイ電流を規定値以下にすることが可能である。しかしながら、一度スタンドバイ状態となり、その後スイッチ回路２ａがオンしてアクティブ用分圧回路１ａに電流を流し始めてから、モニタ電圧ＶＭＯＮＡの電位が出力電圧ＶＤＤＲを反映した所定の電位に到達するまでには一定時間を要する。
【００３１】
そこで、アクティブ用分圧回路１ａに電流を流し始めてからモニタ電圧ＶＭＯＮＡの電位が落ち着くまで、図４に示すアンプ回路３ａ１による比較動作を止めておく。遅延回路１００ｅはＲＡＣＴＩＶＥ信号が入力されると所定の遅延後にＥｎａｂｌｅ信号をアクティブ用電圧検知回路３ａに出力する。遅延回路１００ｅによる遅延時間はモニタ電圧ＶＭＯＮＡの電位が落ち着くまでの時間を考慮して適宜設定される。
【００３２】
このＥｎａｂｌｅ信号に応じて、アクティブ用電圧検知回路３ａの検知結果出力回路３ａ２は、モニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとの比較結果を反映した結果をポンプ動作信号として出力する。ポンプ回路６ａは、上記ポンプ動作信号に基づいて、昇圧動作を行い、出力電圧ＶＤＤＲ（読み出しに必要なワード線ＷＬ電位）を充電する。
【００３３】
なお、アンプ回路３ａ１も、その動作時には貫通電流を流すので、ＲＡＣＴＩＶＥ信号を受けて、アクティブ状態では動作させ、スタンドバイ状態では、アンプ回路３ａ１内部の電圧をリセットして動作を止める。
【００３４】
ここで、モニタ電圧ＶＭＯＮＡの電位が出力電圧ＶＤＤＲを反映した所定の電位に到達する（落ち着く）までの時間が長くなる場合に生じ得る問題について説明する。
【００３５】
まず、図１に示すように、スタンドバイ状態においてスイッチ回路２ａをオフして、アクティブ用分圧回路１ａを接地電位ＶＳＳに放電する回路構成の場合について説明する。
【００３６】
図５は、出力電圧ＶＤＤＲが設定電圧よりも高い状態における、アクティブ用分圧回路１ａが出力するモニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとの関係を示す図である。
【００３７】
図５に示すように、ＲＡＣＴＩＶＥ信号に応じてスイッチ回路２ａがオンする（時間ｔ１）。そして、遅延回路１００ｅによる所定の遅延時間（時間ｔ１〜ｔ２）の経過後、アクティブ用分圧回路１ａに十分な電流が流れて、モニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも高い本来のレベルに到達する前に、アクティブ用電圧検知回路３ａが検出結果を出力する（時間ｔ２〜ｔ３）。その結果、出力電圧ＶＤＤＲのレベルは設定レベル以上にあるにも関わらず、ポンプ回路６ａを動作させて、出力電圧ＶＤＤＲを更に昇圧してしまう（誤判定動作）。すると、出力電圧ＶＤＤＲが所望のレベルよりも高くなるという問題が生じ得る。
【００３８】
ここで、図６は、図５に示す場合における、理想の出力電圧ＶＤＤＲと実際の出力電圧ＶＤＤＲの電位の関係を示す図である。図６に示すように、ＲＡＣＴＩＶＥ信号のオン／オフ動作が繰り返しなされる期間では、上述した誤判定が繰り返されることによりポンプ回路６ａによる昇圧が続き、実際の出力電圧ＶＤＤＲが理想の出力電圧ＶＤＤＲよりも高くなる。
【００３９】
次に、図２に示すように、スタンドバイ状態においてスイッチ回路２ａをオフしてアクティブ用分圧回路１ａを電源電位ＶＤＤに充電する回路構成の場合について説明する。
【００４０】
図７は、出力電圧ＶＤＤＲが設定電圧よりも低い状態における、アクティブ用分圧回路１ａが出力するモニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとの関係を示す図である。
【００４１】
図７に示すように、ＲＡＣＴＩＶＥ信号に応じてスイッチ回路２ａがオンする（時間ｔ１）。そして、遅延回路１００ｅによる所定の遅延時間（時間ｔ１〜ｔ２）の経過後、アクティブ用分圧回路１ａに十分な電流が流れて、モニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも低い本来のレベルに到達する前に、アクティブ用電圧検知回路３ａが検出結果を出力する（時間ｔ２〜ｔ３）。その結果、出力電圧ＶＤＤＲのレベルは設定レベル以下であるにも関わらず、ポンプ回路６ａは動作せず、出力電圧ＶＤＤＲが昇圧されない（誤判定動作）。すると、出力電圧ＶＤＤＲが所望のレベルよりも低くなるという問題が生じ得る。
【００４２】
ここで、図８は、図７に示す場合における、理想の出力電圧ＶＤＤＲと実際の出力電圧ＶＤＤＲの電位の関係を示す図である。図８に示すように、ＲＡＣＴＩＶＥ信号のオン／オフ動作が繰り返しなされる期間は、上述した誤判定動作が繰り返されることによりポンプ回路６ａが動作せず、実際の出力電圧ＶＤＤＲが理想の出力電圧ＶＤＤＲよりも低くなる。
【００４３】
図５、図７に示すように、アクティブ用分圧回路が出力電圧ＶＤＤＲを反映した所定のモニタ電圧ＶＭＯＮＡを出力するまでには一定の時間が掛かる。これは、アクティブ用分圧回路を構成する分圧抵抗が、寄生容量（例えば、接合容量や、配線容量等）を持つことに起因する。すなわち、スイッチ回路を構成するＭＯＳトランジスタのサイズを大きくしても、ＲＣの時定数に依存してモニタ電圧が変化するのに時間が掛かり上記のような問題が生じ得る。
【００４４】
また、図６、図８に示すように、ＲＡＣＴＩＶＥ信号が切れて、スイッチ回路２ａのオン／オフ動作を繰り返し行う期間では、特に、リード周期が比較的短い区間（例えば、図３のｃａｓｅ２）で、実際の出力電圧ＶＤＤＲのレベルが理想の出力電圧ＶＤＤＲのレベルから外れてしまう。このように出力電圧ＶＤＤＲが所望のレベルから外れてしまうと、例えば、出力電圧ＶＤＤＲの精度が要求されるＮＯＲ型フラッシュメモリの多値化に対応することは困難である。
【００４５】
１つのメモリセルに複数ビットの情報を記憶させる多値技術においては、隣接する閾値分布間の電圧差が２値の場合に比較して小さいため、出力電圧ＶＤＤＲが安定するまでリード動作を開始することができないからである。もし出力電圧ＶＤＤＲが安定する前にリード動作を開始してしまうと、データの誤読み出し等が生じる可能性がある。よって、より早い期間でモニタ電圧ＶＭＯＮＡを本来のレベルに移行させることでポンプ回路６aを正しく制御し、出力電圧ＶＤＤＲを精度良く安定させることが重要となる。
【００４６】
また、比較例のスタンドバイ用分圧回路４ａとアクティブ用分圧回路１ａは、互いに流す貫通電流が異なり、その分圧抵抗のサイズが異なる。この為、これらの分圧抵抗は、バックバイアス（Ｂａｃｋ Ｂｉａｓ）依存性を持つ。
【００４７】
例えば、従来は、各々の分圧抵抗を共通のウェル内で構成していた。Ｐ型ウェルに構成されたＮチャネルの分圧抵抗を用いた場合、このＰ型ウェルを接地電位ＶＳＳにバイアスする。すなわち、全ての分圧抵抗において、Ｐ型ウェルの電位は接地電位ＶＳＳにバイアスされている。
【００４８】
図９は、従来の分圧抵抗を用いた場合における出力電圧ＶＤＤＲの設定値（設定電圧）［Ｖ］と、出力電圧ＶＤＤＲの温度に対する電圧差異［Ｖ］との関係を示す図である。図９に示すように、基準電圧ＶＲＥＦが一定としても、出力電圧ＶＤＤＲの温度に依存する電圧差異は、その設定値が大きくなるとともに大きくなる。
【００４９】
このように、各々の分圧抵抗のバックバイアスのかかり方が異なり、設定を難しくするという問題があった。
【００５０】
以下、上記比較例において出願人が見出した問題点に対応して、本発明を適用した各実施例について図面を参照しながら説明する。
【００５１】
なお、以下の実施例では、例えば、半導体記憶装置であるＮＯＲ型フラッシュメモリに適用される電圧発生回路の例について説明する。また、本発明にかかる電圧発生回路は、他の半導体記憶装置や、昇圧された電圧が必要な半導体集積回路にも適用できる。
【実施例１】
【００５２】
図１０は、本発明の一態様である実施例１に係る電圧発生回路を含む半導体記憶装置２００の構成の一例を示す図である。
【００５３】
図１０に示すように、半導体記憶装置２００は、データを記憶するメモリセル２００ａと、読み出し電圧を発生し出力端子（出力ノード）６１に出力する電圧発生回路２００ｂと、この電圧発生回路２００ｂから出力された電圧をメモリセル２００ａに印加するデコーダ２００ｃと、アクティブ信号生成回路２００ｄと、を備える。なお、メモリセル２００ａおよびデコーダ２００ｃは、既述の比較例と同様の構成である。
【００５４】
電圧発生回路２００ｂは、アクティブ用分圧回路（第１の分圧回路）１と、スイッチ回路２と、アクティブ用電圧検知回路（第１の電圧検知回路）３と、スタンドバイ用分圧回路（第２の分圧回路）４と、スタンドバイ用電圧検知回路（第２の電圧検知回路）５と、ポンプ回路６と、ブースト回路７と、を備える。なお、スイッチ回路２、スタンドバイ用分圧回路４、スタンドバイ用電圧検知回路５、およびポンプ回路６は、既述の比較例と同様の構成である。
【００５５】
アクティブ用分圧回路１は、出力端子６１と接地との間に接続されている。このアクティブ用分圧回路１は、直列接続された分圧抵抗１１、１２、１３を用いた抵抗分割により、出力端子６１から出力される電圧ＶＤＤＲを分圧したモニタ電圧ＶＭＯＮＡを出力するようになっている。ここでは、分圧抵抗１２と分圧抵抗１３との間の電位をモニタ電圧ＶＭＯＮＡとして出力している。
【００５６】
スイッチ回路２は、出力端子６１と第１の分圧回路１との間に接続されている。
【００５７】
アクティブ用電圧検知回路３は、モニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとを比較し、この比較結果に応じたポンプ動作信号（第１のポンプ動作信号）を出力するようになっている。例えば、モニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも低い場合は、ポンプ回路６を活性化させるようなポンプ動作信号を出力する。一方、モニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも高い場合は、ポンプ回路６を非活性化させるようなポンプ動作信号を出力する。
【００５８】
このアクティブ用電圧検知回路３は、記述の比較例で述べたＥｎａｂｌｅ信号に応じて、活性化するようになっている。
【００５９】
スタンドバイ用分圧回路４は、出力端子６１と接地との間に接続されている。このスタンドバイ用電圧検知回路４は、直列接続された分圧抵抗４１、４２を用いた抵抗分割により、出力端子６１から出力される電圧ＶＤＤＲを分圧したモニタ電圧ＶＭＯＮＳを出力するようになっている。ここでは、分圧抵抗４１と分圧抵抗４２との間の電位をモニタ電圧ＶＭＯＮＳとして出力している。
【００６０】
このスタンドバイ用分圧回路４内部の分圧抵抗１１、１２、１３の合成抵抗値は、アクティブ用分圧回路１内部の分圧抵抗４１、４２の合成抵抗値よりも抵抗値が大きくなるように設定されている。したがって、スタンドバイ用分圧回路４に流れる貫通電流は、アクティブ用分圧回路１に流れる貫通電流よりも小さい。
【００６１】
スタンドバイ用電圧検知回路５は、モニタ電圧ＶＭＯＮＳと基準電圧ＶＲＥＦとを比較し、この比較結果に応じたポンプ動作信号（第２のポンプ動作信号）を出力するようになっている。例えば、モニタ電圧ＶＭＯＮＳが基準電圧ＶＲＥＦよりも低い場合は、ポンプ回路６を活性化させるようなポンプ動作信号を出力する。一方、モニタ電圧ＶＭＯＮＳが基準電圧ＶＲＥＦよりも高い場合は、ポンプ回路６を非活性化させるようなポンプ動作信号を出力する。
【００６２】
ポンプ回路６は、アクティブ用電圧検知回路３が出力したポンプ動作信号またはスタンドバイ用電圧検知回路５が出力したポンプ動作信号の少なくとも何れか一方に応じて、電源電圧ＶＤＤを昇圧した電圧を出力端子６１に出力するようになっている。なお、アクティブ用電圧検知回路３およびスタンドバイ用電圧検知回路５の各々に対し個別のポンプ回路を設けても良い。
【００６３】
ブースト回路７は、アクティブ用分圧回路１の分圧抵抗１１と分圧抵抗１２との間に出力が接続されている。このブースト回路７は、スイッチ回路２がオフ（スタンドバイ状態）からオン（アクティブ状態）に切り替わるのに同期して、分圧抵抗１１と分圧抵抗１２との間の電圧を昇圧するようになっている。
【００６４】
ここで、図１１は、図１０に示す電圧発生回路２００ｂのブースト回路７の構成の一例を示す図である。図１１に示すように、ブースト回路７は、例えば、アクティブ用分圧回路１の分圧抵抗１１（分圧回路１２）に一端が接続された容量素子７１と、この容量素子７１の他端に出力が接続されたインバータ７２と、を有する。
【００６５】
このブースト回路７は、スイッチ回路２がオフからオンに切り替わるのに同期して、インバータ７２の入力を、“Ｈｉｇｈ”（電源電位ＶＤＤ）から“Ｌｏｗ”（接地電位ＶＳＳ）に変化させる。このインバータ７５の出力の変化により、容量素子７１の他端が接地電位ＶＳＳから電源電位ＶＤＤに充電されるにつれて、容量素子７１の一端の電荷量が増加する。すなわち、スイッチ回路２がオフからオンに切り替わるのに同期して、分圧抵抗１１と分圧抵抗１２との間の電圧が昇圧される。
【００６６】
分圧抵抗１１と分圧抵抗１２との間の電位は、容量素子７１の容量と分圧抵抗１１および分圧抵抗１２の寄生容量とにより定まるが、容量素子７１の容量が分圧抵抗１１および分圧抵抗１２の寄生容量よりも十分大きければ、ほぼ電源電位ＶＤＤに昇圧される。
【００６７】
また、図１２は、図１０に示す電圧発生回路２００ｂのブースト回路７の構成の他の例を示す図である。図１２に示すように、ブースト回路７は、例えば、一端が分圧抵抗１１（分圧抵抗１２）に接続された容量素子７３と、この容量素子７３の一端と接地との間に接続された容量素子７４と、容量素子７３の他端に出力が接続されたインバータ７５と、を有する。このブースト回路７は、インバータ７５の出力電圧を容量素子７３、７４により分圧した電圧を分圧抵抗１１と分圧抵抗１２との間に出力するようになっている。
【００６８】
このブースト回路７は、図１１の例と同様に、スイッチ回路２がオフからオンに切り替わるのに同期して、インバータ７５の入力を“Ｈｉｇｈ”（電源電位ＶＤＤ）から“Ｌｏｗ”（接地電位ＶＳＳ）に変化させる。このインバータ７５の出力の変化により、容量素子７３の他端が接地電位ＶＳＳから電源電位ＶＤＤに充電されるにつれて、容量７３の一端の電圧が昇圧される。すなわち、スイッチ回路２がオフからオンに切り替わるのに同期して、分圧抵抗１１と分圧抵抗１２との間の電圧が昇圧される。
【００６９】
容量素子７３および容量素子７４の容量が、分圧抵抗の寄生容量に比較して十分大きければ、容量素子７３と容量素子７４との比を適切に設定することで、分圧抵抗１１と分圧抵抗１２との間の電位を所望の電位に設定することが可能である。例えば、容量素子７３と容量素子７４との容量比を１：１とすれば、電源電位ＶＤＤの（１／２）倍の電位に分圧抵抗を昇圧できる。
【００７０】
ここで、図１３は、出力電圧ＶＤＤＲが設定電圧よりも高い状態における、アクティブ用分圧回路１が出力するモニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとの関係を示す図である。既述のように、ブースト回路７は、スイッチ回路２がオフ（スタンドバイ状態）からオン（アクティブ状態）に切り替わるのに同期して、分圧抵抗の電圧を昇圧（充電）する。これにより、スイッチ回路２がオン（アクティブ状態に移行）する場合に、アクティブ用分圧回路１が出力するモニタ電圧ＶＭＯＮＡが、出力電圧ＶＤＤＲを反映した所定の電圧に、比較例に比べてより短い時間で移行する。
【００７１】
したがって、より早いタイミングで、アクティブ状態におけるポンプ回路６の動作を正しく制御することができる。すなわち、アクティブ用電圧検知回路３の誤判定動作を抑制し、ポンプ回路６を適切なタイミングで動作させることが可能である。よって、電圧発生回路２００ｂは、出力電圧ＶＤＤＲを比較例よりも精度よく所望のレベルに保つことができる。
【００７２】
以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。これにより、例えば、ＮＯＲ型フラッシュメモリのリード動作を早く開始できる、もしくはリード動作のマージンを向上することができる。
【実施例２】
【００７３】
実施例１では、スタンドバイ状態からアクティブ状態に移行するタイミングに同期して、アクティブ用分圧回路１の分圧抵抗をブースト回路７で昇圧する。これにより、早いタイミングで正確な電圧検知を行い、精度よく出力電圧を制御する電圧発生回路の構成の一例について述べた。
【００７４】
本実施例では、アクティブ用分圧回路１が生成するモニタ電圧ＶＭＯＮＡが安定するまでの間、所定の電圧をアクティブ用電圧検知回路に入力して保持する。これにより、電圧検知回路に入力される電圧をより短い時間で安定させる電圧発生回路の構成の一例について述べる。
【００７５】
図１４は、本発明の一態様である実施例２に係る電圧発生回路を含む半導体記憶装置３００の構成の一例を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００７６】
図１４に示すように、電圧発生回路３００ｂは、アクティブ用分圧回路１と、スイッチ回路２と、アクティブ用電圧検知回路３と、スタンドバイ用分圧回路４と、スタンドバイ用電圧検知回路５と、ポンプ回路６と、電圧保持回路８と、スイッチ回路２１と、スイッチ回路２２と、を備える。
【００７７】
電圧保持回路８は、電圧ＶＭＯＮＣを出力し、アクティブ用電圧検知回路３に入力される電圧を保持する。この電圧ＶＭＯＮＣには、例えば、スタンドバイ状態になる前のモニタ電圧ＶＭＯＮＡと等しい電圧や、基準電圧ＶＲＥＦと等しい電圧などが選択される。
【００７８】
スイッチ回路２１は、アクティブ用分圧回路１の出力とアクティブ用電圧検知回路３の入力との間に接続されている。スイッチ回路２２は、電圧保持回路８の出力と、アクティブ用電圧検知回路３の入力と、スイッチ回路２１との間に接続されている。
【００７９】
ここで、電圧発生回路３００ｂのアクティブ用電圧検知回路３に入力される電圧を切り換える動作例について説明する。
【００８０】
例えば、スタンドバイ状態では、スイッチ回路２、２１をオフするとともに、スイッチ回路２２だけをオンする。これにより、アクティブ用電圧検知回路３には、モニタ電圧ＶＭＯＮＡに代えて、電圧ＶＭＯＮＣが入力され保持される。
【００８１】
次に、スタンドバイ状態からアクティブ状態に切り替わった時点で、スイッチ回路２がオンして、アクティブ用分圧回路１に貫通電流が流れ始める。その後、アクティブ用分圧回路１が出力するモニタ電圧ＶＭＯＮＡが落ち着いたタイミングで、スイッチ回路２１をオンさせる。これにより、出力電圧ＶＤＤＲのレベルを反映したモニタ電圧ＶＭＯＮＡ（検知電圧）が、アクティブ用電圧検知回路３に入力される。
【００８２】
ここで、スタンドバイ状態からアクティブ状態に移行する場合に、アクティブ用分圧回路１が所望の（安定した）モニタ電圧ＶＭＯＮＡを出力するまでの間、アクティブ用電圧検知回路３には、電圧ＶＭＯＮＣが入力されている。電圧ＶＭＯＮＣは、既述のように基準電圧ＶＲＥＦ近傍に設定されているから、スイッチ回路２１がオンした時にアクティブ用電圧検知回路３に入力される電圧を、より短い時間で出力電圧ＶＤＤＲを反映した所定の電位に移行させることが可能となる。したがって、より早いタイミングで所望のポンプ動作信号を出力することができる。
【００８３】
すなわち、電圧発生回路３００ｂは、既述の比較例と比較して、より精度よく所望の電圧を出力することができる。
【００８４】
なお、スイッチ回路２２は、スイッチ回路２１をオンする時点でオフしてもよい。また、スイッチ回路２２は、安定したモニタ電圧ＶＭＯＮＡがアクティブ用電圧検知回路３に入力されてからオフしてもよい。また、スイッチ回路２２は、オンのまま維持されてもよい。
【００８５】
ここで、図１５Ａは、図１４に示す電圧発生回路の電圧保持回路の構成の一例を示す図である。
【００８６】
図１５Ａに示すように、電圧保持回路８は、一端がスイッチ回路２２に接続され、他端が接地に接続された容量素子８１を有する。この容量素子８１は、例えば、アクティブ状態（スイッチ回路２がオンの状態）で、スイッチ回路２１、２２をオンすることにより、そのときのモニタ電圧ＶＭＯＮＡに充電される。
【００８７】
また、図１５Ｂは、図１４に示す電圧発生回路の電圧保持回路の構成の他の例を示す図である。図１５Ｂに示すように、電圧保持回路８は、一端がスイッチ回路２２に接続され、他端が出力端子６１に接続された容量素子８２と、この容量素子８２の一端と接地との間に接続された容量素子８３と、を有する。容量素子８２と容量素子８３との間の電圧が電圧ＶＭＯＮＣとして出力されるようになっている。
【００８８】
図１５Ｂの電圧保持回路８は、アクティブ用分圧回路１の分圧比と同じ分圧比になるように、容量素子８２、８３の容量値が設定されている。したがって、電圧発生回路８は、出力電圧ＶＤＤＲを分圧して、モニタ電圧ＶＭＯＮＡと同等の電圧ＶＭＯＮＣを保持すようになっている。
【００８９】
また、図１５Ｃは、図１４に示す電圧発生回路の電圧保持回路の構成のさらに他の例を示す図である。図１５Ｃに示すように、電圧保持回路８は、一端がスイッチ回路２２に接続され、他端が電源電位ＶＤＤに接続された容量素子８４と、この容量素子８４の一端と接地との間に接続された容量素子８５と、を有する。容量素子８４と容量素子８５との間の電圧が電圧ＶＭＯＮＣとして出力されるようになっている。
【００９０】
図１５Ｃの電圧保持回路８は、容量素子８４、８５により電源電圧ＶＤＤを分圧した電圧値が、例えば、基準電圧ＶＲＥＦになるように、容量素子８４、８５の容量値が設定されている。したがって、この場合、電圧発生回路８は、基準電圧ＶＲＥＦと同等の電圧ＶＭＯＮＣを保持するようになっている。
【００９１】
なお、電圧保持回路８の回路構成は一例であり、すくなくともアクティブ用電圧検知回路３に入力される電圧を保持できる回路構成であればよい。例えば、電圧保持回路８に、保持したい電圧を別回路（図示せず）から入力するようにしてもよい。
【００９２】
以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【実施例３】
【００９３】
実施例１、２では、アクティブ用分圧回路１の電位を制御することにより、より精度のよい電圧検知をする電圧発生回路の構成の例について述べた。
【００９４】
本実施例では、アクティブ用分圧回路１の電位をアクティブ状態になる毎に交互に切り替えて制御することにより、より精度のよい電圧検知をする電圧発生回路の構成の例について述べる。
【００９５】
図１６は、本発明の一態様である実施例３に係る電圧発生回路を含む半導体記憶装置４００の構成の一例を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００９６】
図１６に示すように、電圧発生回路４００ｂは、アクティブ用分圧回路１と、スイッチ回路２と、アクティブ用電圧検知回路３と、スタンドバイ用分圧回路４と、スタンドバイ用電圧検知回路５と、ポンプ回路６と、リセット回路９と、を備える。
【００９７】
リセット回路９は、アクティブ用分圧回路１の他端（端子９２）に接続されている。このリセット回路９は、スイッチ回路２がオフしている間（スタンドバイ状態）に、基準電圧ＶＲＥＦよりも高い第１の電圧または基準電圧ＶＲＥＦよりも低い第２の電圧の何れか一方をアクティブ用分圧回路１の他端に印加するようになっている。なお、第１の電圧には、例えば、電源電位ＶＤＤが選択され、第２の電圧には、例えば、接地電位ＶＳＳが選択される。
【００９８】
また、リセット回路９は、スイッチ回路２がオンしている間（アクティブ状態）に、第２の電圧をアクティブ用分圧回路１の他端に印加するようになっている。これにより、アクティブ状態において、貫通電流がアクティブ用分圧回路１を流れ、モニタ電圧ＶＭＯＮＡによる検知動作が可能とされている。
【００９９】
また、リセット回路９は、スイッチ回路２がオンからオフに切り換わるのに（アクティブ状態からスタンドバイ状態に変化するのに）同期して、スイッチ回路２がオフしている間にアクティブ用分圧回路１の他端に印加する電圧を、第１の電圧または第２の電圧の何れか一方に切り換えるようになっている。
【０１００】
図１６に示すように、リセット回路９は、スイッチ回路２がオンからオフに切り換わるのに同期して、第１の電圧または第２の電圧の何れかである信号Ｙを端子９２に印加するようになっている。これにより、アクティブ用分圧回路１の分圧抵抗が充放電される。
【０１０１】
図１７Ａは、図１６に示すリセット回路９の構成の一例を示す図である。図１７Ａに示すように、リセット回路９は、ＲＡＣＴＩＶＥ信号が入力され、このＲＡＣＴＩＶＥ信号の立ち上がりに応じて、出力信号である信号Ｘの位相を反転させるカウンタ９２と、ＲＡＣＴＩＶＥ信号および信号Ｘが入力され、信号Ｙを出力するＮＯＲ回路９３と、を有する。
【０１０２】
また、図１７Ｂは、図１７Ａに示す回路構成を有するリセット回路９で入出力される信号のタイミングチャートである。なお、図１７Ｂにおいて、ＲＡＣＴＩＶＥ信号が“Ｈｉｇｈ”であればアクティブ状態を表し、“Ｌｏｗ”であればスタンドバイ状態を表す。また、信号Ｙの“Ｈｉｇｈ”が第１の電圧を示し、“Ｌｏｗ”が第２の電圧を示す。
【０１０３】
図１７Ｂに示すように、リセット回路９の出力する信号Ｙの位相は、スイッチ回路２がオフしている間（スタンドバイ状態）に、第１の電圧または第２の電圧の何れか一方になる。また、信号Ｙの位相は、スイッチ回路２がオンしている間（アクティブ状態）に、第２の電圧になる。
【０１０４】
また、信号Ｙの位相は、スイッチ回路２がオンからオフに切り換わるのに（アクティブ状態からスタンドバイ状態に変化するのに）同期して、第２の電圧に切り替わる。なお、例えば、カウンタ９２の出力を反転させて、信号Ｙの位相が、スイッチ回路２がオンからオフに切り換わるのに（アクティブ状態からスタンドバイ状態に変化するのに）同期して、第１の電圧に切り替わるようにしてもよい。
【０１０５】
ここで、図１８Ａ、図１８Ｂは、理想の出力電圧ＶＤＤＲ、本実施例を適用した出力電圧ＶＤＤＲ、および比較例の出力電圧ＶＤＤＲの電位の関係を示す図である。図１８Ａ、図１８Ｂに示すように、比較例で示した図６の出力電圧ＶＤＤＲの特性と図８の出力電圧ＶＤＤＲの特性との中間的な特性が得られる。すなわち、出力電圧ＶＤＤＲを理想の出力電圧ＶＤＤＲに近づけることができる。
【０１０６】
図１８Ａおよび図１８Ｂで示した特性が得られる理由について、図５および図７を参照して説明する。
【０１０７】
例えば、図５に示すように、スタンドバイ状態においてアクティブ用分圧回路１が接地電位ＶＳＳに保持されており、モニタ電圧ＶＭＯＮＡが基準電圧ＶＲＥＦよりも高い本来のレベルに到達する前に、アクティブ用検知回路３が検出結果を出力し、ポンプ回路６による昇圧動作が行われる場合を想定する。
【０１０８】
この昇圧動作の後、オートパワーダウン動作によりＲＡＣＴＩＶＥ信号が“Ｌｏｗ”となり、スイッチ回路２がオフされスタンドバイ状態となると、図１７Ｂに示したように、アクティブ用分圧回路１は電源電位ＶＤＤに充電される。この状態でスイッチ回路２がオンした場合、図７に示すように、モニタ電圧ＶＭＯＮＡが最終的に到達する電位に拘わらず、ポンプ回路６の動作を行わないポンプ動作信号が出力される。したがって、オン／オフが短い周期で繰り返される場合であっても、出力電圧ＶＤＤＲの更なる昇圧を抑制することが可能である。
【０１０９】
また、例えば、図７に示すように、スタンドバイ状態においてアクティブ用分圧回路１が電源電位ＶＤＤに保持されており、モニタ電圧ＶＭＯＮＡが基準電位ＶＲＥＦよりも低い本来のレベルに到達する前に、アクティブ用検知回路３が検出結果を出力し、ポンプ回路６を動作させずポンプ回路６による昇圧動作が行われない場合を想定する。
【０１１０】
この後、オートパワーダウン動作によりＲＡＣＴＩＶＥ信号が“Ｌｏｗ”となり、スイッチ回路２がオフされスタンドバイ状態となると、図１７Ｂに示したように、アクティブ用分圧回路１は接地電位ＶＳＳにされる。この状態でスイッチ回路２がオンした場合、図５に示すように、モニタ電圧ＶＭＯＮＡが最終的に到達する電位に拘わらず、ポンプ回路６を動作させるポンプポンプ動作信号が出力される。したがって、オン／オフが短い周期で繰り返される場合であっても、出力電圧ＶＤＤＲの更なる低下を抑制することが可能である。
【０１１１】
なお、図１７Ｂの例では、スタンドバイ状態にアクティブ用分圧回路１の他端に印加する電圧を第１の電圧にする割合と、スタンドバイ状態にアクティブ用分圧回路１の他端に印加する電圧を第２の電圧にする割合と、が同じ場合を示した。しかし、必要に応じて、上記割合を異なるようにしてもよい。
【０１１２】
これにより、出力電圧ＶＤＤＲをより理想の出力電圧ＶＤＤＲに近づけることが可能となる。以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【実施例４】
【０１１３】
既述の比較例で述べたように、アクティブ用分圧回路１の分圧抵抗が寄生抵抗を有する。そこで、本実施例では、この寄生抵抗を利用して、アクティブ用分圧回路１の電位を制御することにより、より精度のよい電圧検知をする電圧発生回路の構成の一例について述べる。
【０１１４】
図１９は、本発明の一態様である実施例４に係る電圧発生回路を含む半導体記憶装置５００の構成の一例を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１１５】
図１９に示すように、電圧発生回路５００ｂは、アクティブ用分圧回路１と、スイッチ回路２と、アクティブ用電圧検知回路３と、スタンドバイ用分圧回路４と、スタンドバイ用電圧検知回路５と、ポンプ回路６と、バイアス回路１０と、スイッチ回路２３とを備える。
【０１１６】
スイッチ回路２３は、分圧抵抗１３の他端と接地との間に接続されている。このスイッチ回路２３は、スイッチ回路２と同様に、アクティブ状態でオンし、スタンドバイ状態でオフするように制御される。
【０１１７】
本実施例では、アクティブ用分圧回路１は、一端がスイッチ回路２に接続された分圧抵抗１１と、この分圧抵抗１１の他端に一端が接続されたスイッチ回路２４と、このスイッチ回路２４の他端に一端が接続された分圧抵抗１２と、この分圧抵抗１２の他端に一端が接続された分圧抵抗１３とを有する。
【０１１８】
また、スイッチ回路２４は、スイッチ回路２、２３と同様に、アクティブ状態でオンし、スタンドバイ状態でオフするように制御される。
【０１１９】
バイアス回路１０は、アクティブ用分圧回路１の２つの点に電圧を印加する。ここでは、例えば、バイアス回路１０は、分圧抵抗１１の一端と分圧抵抗１２の他端にその出力が接続され、所望の電圧を印加するようになっている。
【０１２０】
したがって、２つの点の間で、分圧抵抗１２は、分圧抵抗１１と直列に接続され、これらの分圧抵抗１１と分圧抵抗１２との間にスイッチ回路２４が接続されている。このスイッチ回路２４のオン/オフを制御することにより、分圧抵抗１１と分圧抵抗１２との間が遮断されるようになっている。すなわち、スタンドバイ状態で２つの点の間が遮断されるようになっている。
【０１２１】
バイアス回路１０は、スイッチ回路２、２３、２４がオフした状態（スタンドバイ状態）から、スイッチ回路２、２３、２４がオンした状態（アクティブ状態）に切り替わる時に、アクティブ用分圧回路１が出力するモニタ電圧ＶＭＯＮＡが速やかに基準電圧ＶＲＥＦ付近に移行するように、アクティブ用分圧回路１に電圧を印加する。このため、例えば、分圧抵抗１１の両端が電圧Ｖ１に、分圧抵抗１２、１３の両端が電圧Ｖ２にバイアスされる。
【０１２２】
既述のように、アクティブ状態になると、スイッチ回路２４は、スイッチ回路２およびスイッチ回路２３がオンするとともにオンされる。バイアス回路１０は、このアクティブ状態では、アクティブ用分圧回路１への電圧の印加を停止する。
【０１２３】
スイッチ回路２、２３、２４をオンし、バイアス回路１０をオフした時点で、モニタ電圧ＶＭＯＮＡが速やかに基準電圧ＶＲＥＦ付近に移行するように、アクティブ用分圧回路１の回路構成や印加する電圧が調節される。
【０１２４】
例えば、スタンドバイ状態でスイッチ回路２４をオフして、バイアス回路１０により、分圧抵抗１１に出力電圧ＶＤＤＲの設定電圧を充電する（Ｖ１＝ＶＤＤＲ設定値）とともに、分圧抵抗１２、１３の両端を接地電圧（Ｖ２＝接地電位ＶＳＳ）にセットする。
【０１２５】
ここで、Ｒ１（分圧抵抗１１の抵抗値）＝Ｒ２（分圧抵抗１２の抵抗値）＋Ｒ３（分圧抵抗１３の抵抗値）に関係が成立するように設定しておく。これにより、ＭＯＳトランジスタであるスイッチ回路２４のソース／ドレインの電位は、出力電圧ＶＤＤＲの設定電圧の１／２程度になる。
【０１２６】
また、上記設定において、出力電圧ＶＤＤＲ／２×Ｒ３／（Ｒ２＋Ｒ３）＝基準電圧ＶＲＥＦの関係が成立するように設定しておく。これにより、スタンドバイ状態からアクティブ状態に移行する場合、モニタ電圧ＶＭＯＮＡは速やかに出力電圧ＶＤＤＲが反映されたレベル付近に推移する。すなわち、アクティブ用分圧回路１は、正確に出力電圧ＶＤＤＲを分圧したモニタ電圧ＶＭＯＮＡをより速く出力することができる。
【０１２７】
このように、電圧発生回路５００ｂは、比較例と比較して、より精度よく所望の電圧を出力することができる。
【０１２８】
ここで、図２０は、本実施例に係る電圧発生回路５００ｂのアクティブ用分圧回路１およびバイアス回路１０の他の構成例を示す図である。
【０１２９】
図２０に示すように、図１９に示すアクティブ用分圧回路１の分圧抵抗をスイッチ回路２５、２６、２７でさらに分圧抵抗１４、１５、１６分割し、バイアス回路１０がこの分割されたそれぞれの分圧抵抗１４、１５、１６に対して電圧を印加するようにしてもよい。
【０１３０】
以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【実施例５】
【０１３１】
実施例４では、分圧抵抗の寄生抵抗を利用して、アクティブ用分圧回路１の電位を制御することにより、より精度のよい電圧検知をする電圧発生回路の構成の一例について述べた。
【０１３２】
本実施例では、分圧抵抗の寄生抵抗を利用して、アクティブ用分圧回路１の電位を制御することにより、より精度のよい電圧検知をする電圧発生回路の構成の他の例について述べる。
【０１３３】
図２１は、本発明の一態様である実施例５に係る電圧発生回路を含む半導体記憶装置６００の構成の一例を示す図である。なお、実施例１、４と同様の符号を付された構成は、実施例１と同様の構成である。
【０１３４】
図２１に示すように、電圧発生回路６００ｂは、アクティブ用分圧回路１と、スイッチ回路２と、アクティブ用電圧検知回路３と、スタンドバイ用分圧回路４と、スタンドバイ用電圧検知回路５と、ポンプ回路６と、容量素子２０と、スイッチ回路２３と、を備える。
【０１３５】
実施例４と同様に、スイッチ回路２３は、分圧抵抗１３の他端と接地との間に接続されている。このスイッチ回路２３は、スイッチ回路２と同様に、アクティブ状態でオンし、スタンドバイ状態でオフするように制御される。
【０１３６】
容量素子２０は、アクティブ用分圧回路１と接地との間で、スイッチ回路２３と並列に接続されている。
【０１３７】
例えば、アクティブ状態からスタンドバイ状態に移行し、スイッチ回路２、２３がオフする。このとき、アクティブ用分圧回路１の分圧抵抗６０１の寄生容量と、分圧抵抗６０２の寄生抵抗および容量素子２０を含む配線容量と、のバランスにより、モニタ電圧ＶＭＯＮＡの電位が決まる。
【０１３８】
このスタンドバイ状態のモニタ電圧ＶＭＯＮＡの電位が、基準電圧ＶＲＥＦの電位付近になるように、容量素子２０の容量値が設定される。
【０１３９】
これにより、スタンドバイ状態からアクティブ状態に変化する場合に、アクティブ用分圧回路が出力するモニタ電圧ＶＭＯＮＡの安定を図ることができる。
【０１４０】
したがって、電圧発生回路６００ｂは、比較例と比較して、より精度よく所望の電圧を出力することができる。
【０１４１】
以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【実施例６】
【０１４２】
既述の比較例（図４）において、アクティブ状態からスタンドバイ状態に切り替わるとき、アクティブ用分圧回路１ａの貫通電流のオン／オフだけでなく、アンプ回路３ａ１のオン／オフを制御する。このアンプ回路３ａ１のオン／オフの制御や、アクティブ用分圧回路１に流れる貫通電流のオン／オフ動作によるモニタ電圧ＶＭＯＮＡの変動の影響により、基準電圧ＶＲＥＦが揺れることが出願人によるシミュレーションにおいて確認されている。
【０１４３】
既述のように、アクティブ用電圧検知回路１は、モニタ電圧ＶＭＯＮＡと基準電圧ＶＲＥＦとを比較して、その比較結果に応じて、ポンプ動作信号を出力する。したがって、基準電圧ＶＲＥＦが揺らいだ場合には、電圧発生回路は、精度のよい電圧検知をすることができない。
【０１４４】
そこで、本実施例では、上記基準電圧ＶＲＥＦの揺らぎを低減することにより、より精度のよい電圧検知をする電圧発生回路の構成の一例について述べる。
【０１４５】
図２２は、実施例６に係る電圧検知回路のアクティブ用電圧検知回路３の構成を示す図である。なお、電圧発生回路の他の構成は、実施例１の図１０に示す構成と同様である。また、図２２に示す遅延回路１００ｅおよび基準電圧発生回路１００ｆは、図１０においては簡単のため省略している。
【０１４６】
図２２に示すように、アクティブ用電圧検知回路３は、アンプ回路３１と、検知結果出力回路３２と、バッファ回路３３と、を備える。
【０１４７】
バッファ回路３３は、基準電圧発生回路１００ｆが出力した基準電圧ＶＲＥＦを受けて、この基準電圧ＶＲＥＦと同等の電圧ＶＲＥＦＡを出力するようになっている。
【０１４８】
アンプ回路３１は、モニタ電圧ＶＭＯＮＡと電圧ＶＲＥＦＡとを比較し、その比較結果を反映した信号を出力するようになっている。
【０１４９】
検知結果出力回路３２は、遅延回路１００ｅから入力されるＥｎａｂｌｅ信号に応じて、アンプ回路３３が出力した信号をポンプ動作信号として出力するようになっている。
【０１５０】
バッファ回路３３は、モニタ電圧ＶＭＯＮＡの変動の影響やアンプ回路３１のオン／オフ動作の影響が基準電圧発生回路１００ｆ側に伝達されないような回路構成を有する。ここで、図２３は、図２２に示すバッファ回路３３の回路構成の一例を示す図である。
【０１５１】
図２３に示すように、バッファ回路３３は、電源電位ＶＤＤにソースが接続されたｐＭＯＳトランジスタ３３１と、このｐＭＯＳトランジスタ３３１のドレインにソースが接続され、ダイオード接続されたｐＭＯＳトランジスタ３３２と、このｐＭＯＳトランジスタ３３２のドレインにドレインが接続され、ゲートに基準電圧ＶＲＥＦが入力されるｎＭＯＳトランジスタ３３３と、このｎＭＯＳトランジスタ３３３のソースと接地との間に接続された電流源３３４と、を有する。
【０１５２】
また、バッファ回路３３は、ｐＭＯＳトランジスタ３３１のドレインにドレインが接続され、ｐＭＯＳトランジスタ３３２のゲートにゲートが接続され、ｐＭＯＳトランジスタ３３２とカレントミラー回路を構成するｐＭＯＳトランジスタ３３５と、このｐＭＯＳトランジスタ３３５のドレインにドレインおよびゲートが接続され、ソースがｎＭＯＳトランジスタ３３３のソースに接続されたｎＭＯＳトランジスタ３３６と、を有する。
【０１５３】
このバッファ回路３３は、基準電圧ＶＲＥＦの入力を受けて、ｐＭＯＳトランジスタ３３５のドレインとｎＭＯＳトランジスタ３３６のソースとの間の端子３３７から既述の電圧ＶＲＥＦＡを出力する。
【０１５４】
また、バッファ回路３３は、ｐＭＯＳトランジスタ３３１に入力される信号に応じて、オン／オフが制御されるようになっている。
【０１５５】
例えば、上記回路構成を有するバッファ回路３３により、既述の影響を基準電圧発生回路１００ｆ側に伝達させないようにすることができる。すなわち、基準電圧ＶＲＥＦの揺らぎを抑制することができる。
【０１５６】
これにより、本実施例に係る電圧発生回路は、より精度のよい電圧検知をすることができる。したがって、本実施例に係る電圧発生回路は、比較例と比較して、より精度よく所望の電圧を出力することができる。
【０１５７】
以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【実施例７】
【０１５８】
比較例において述べたスタンドバイ用分圧回路１ａとアクティブ用分圧回路２ａは、流す電流が異なり、その分圧抵抗のサイズが異なる。この為、これらの分圧抵抗は、バックバイアス（Ｂａｃｋ Ｂｉａｓ）依存性を持つ。そして、既述のように、各々の分圧抵抗のバックバイアスのかかり方が異なり、設定が困難となる。また、出力電圧ＶＤＤＲのレベルはその設定値が大きくなると、温度に依存する電圧差異が大きくなる。これにより、電圧発生回路は、精度のよい電圧検知をすることができなくなる。
【０１５９】
そこで、本実施例では、上記条件に依存する電圧差異を低減することにより、より精度のよい電圧検知をする電圧発生回路の構成の一例について述べる。
【０１６０】
図２４は、実施例７に係る電圧検知回路のアクティブ用分圧回路１の回路構成を示す図である。また、図２５は、図２４に示すアクティブ用分圧回路１の断面を示す図である。なお、電圧発生回路の他の構成は、実施例１の図１０に示す構成と同様である。
【０１６１】
図２４、図２５に示すように、アクティブ用分圧回路１を構成する分圧抵抗１３、１４、１５、１６は、ｎ−Ｗｅｌｌにそれぞれ形成されたｐ−Ｗｅｌｌによりウェル分離されている。
【０１６２】
例えば、接地とモニタ電圧を出力する端子７０１との間に接続された分圧抵抗１３の抵抗値の倍数（１倍、１／２倍、１／３倍…）という形で、各分圧抵抗１４、１５、１６はウェル分離されている。これにより、この倍数換算分は、基準電圧ＶＲＥＦの電位の数倍と同じ電位が得られる。
【０１６３】
そして、各分圧抵抗を構成するｎ−領域の接地側は、それぞれのＰウェルに接続されている。したがって、分圧抵抗１４、１５、１６のバイアス条件は、分圧抵抗１３と等しくなる。すなわち、バックバイアスが印加されることにより生じる出力電圧ＶＤＤＲのレベルの条件差異を低減することができる。
【０１６４】
そして、基準電圧ＶＲＥＦの変動が無ければ、条件差異は小さくなり、より一定の出力電圧ＶＤＤＲのレベルが得られる。
【０１６５】
なお、図２５に示す分圧抵抗の極性を反転させても同様の効果を奏することができる。また、スタンドバイ用分圧回路の分圧抵抗についても、同様に適用することができる。このように、本実施例に係る電圧検知回路は、上記条件に依存する電圧差異を低減することにより、より精度のよい電圧検知をすることができる。
【０１６６】
したがって、本実施例に係る電圧発生回路は、比較例と比較して、より精度よく所望の電圧を出力することができる。
【０１６７】
以上のように、本実施例に係る電圧発生回路によれば、より精度よく所望の電圧を出力することができる。
【図面の簡単な説明】
【０１６８】
【図１】比較例となる電圧発生回路を含む半導体記憶装置１００の要部構成の一例を示す図である。
【図２】アクティブ用分圧回路１ａの分圧抵抗の各端子をスタンドバイ時に電源電位に充電する例を示す図である。
【図３】図１に示す電圧発生回路を制御するための制御信号のタイミングチャートの例を示す図である。
【図４】アクティブ用電圧検知回路の構成を示す図である。
【図５】出力電圧が設定電圧よりも高い状態における、アクティブ用分圧回路が出力するモニタ電圧ＶＭＯＮＡと基準電圧との関係を示す図である。
【図６】図５に示す場合における、理想の出力電圧ＶＤＤＲと実際の出力電圧ＶＤＤＲの電位の関係を示す図である。
【図７】出力電圧が設定電圧よりも低い状態における、アクティブ用分圧回路が出力するモニタ電圧ＶＭＯＮＡと基準電圧との関係を示す図である。
【図８】図７に示す場合における、理想の出力電圧ＶＤＤＲと実際の出力電圧ＶＤＤＲの電位の関係を示す図である。
【図９】従来の分圧抵抗を用いた場合における出力電圧の設定値（設定電圧）と出力電圧の温度に対する電圧差異との関係を示す図である。
【図１０】本発明の一態様である実施例１に係る電圧発生回路を含む半導体記憶装置２００の構成の一例を示す図である。
【図１１】図１０に示す電圧発生回路のブースト回路の構成の一例を示す図である。
【図１２】図１０に示す電圧発生回路のブースト回路の構成の他の例を示す図である。
【図１３】出力電圧が設定電圧よりも高い状態における、アクティブ用分圧回路が出力するモニタ電圧ＶＭＯＮＡと基準電圧との関係を示す図である。
【図１４】本発明の一態様である実施例２に係る電圧発生回路を含む半導体記憶装置３００の構成の一例を示す図である。
【図１５Ａ】図１４に示す電圧発生回路の電圧保持回路の構成の一例を示す図である。
【図１５Ｂ】図１４に示す電圧発生回路の電圧保持回路の構成の他の例を示す図である。
【図１５Ｃ】図１４に示す電圧発生回路の電圧保持回路の構成のさらに他の例を示す図である。
【図１６】本発明の一態様である実施例３に係る電圧発生回路を含む半導体記憶装置４００の構成の一例を示す図である。
【図１７Ａ】図１６に示すリセット回路９の構成の一例を示す図である。
【図１７Ｂ】図１７Ａに示す回路構成を有するリセット回路で入出力される信号のタイミングチャートである。
【図１８Ａ】理想の出力電圧ＶＤＤＲ、本実施例を適用した出力電圧ＶＤＤＲ、および比較例の出力電圧ＶＤＤＲの電位の関係を示す図である。
【図１８Ｂ】理想の出力電圧ＶＤＤＲ、本実施例を適用した出力電圧ＶＤＤＲ、および比較例の出力電圧ＶＤＤＲの電位の関係を示す図である。
【図１９】本発明の一態様である実施例４に係る電圧発生回路を含む半導体記憶装置５００の構成の一例を示す図である。
【図２０】本実施例４に係る電圧発生回路のアクティブ用分圧回路およびバイアス回路の他の構成例を示す図である。
【図２１】本発明の一態様である実施例５に係る電圧発生回路を含む半導体記憶装置６００の構成の一例を示す図である。
【図２２】実施例６に係る電圧検知回路のアクティブ用電圧検知回路の構成を示す図である。
【図２３】図２２に示すバッファ回路の回路構成の一例を示す図である。
【図２４】実施例７に係る電圧検知回路のアクティブ用分圧回路の回路構成を示す図である。
【図２５】図２４に示すアクティブ用分圧回路の断面を示す図である。
【符号の説明】
【０１６９】
１、１ａ  アクティブ用分圧回路
２、２ａ、２１、２２、  スイッチ回路
３、３ａ  アクティブ用電圧検知回路
３ａ１、３１  アンプ回路
３ａ２、３２  検知結果出力回路
３３  バッファ回路
４、４ａ  スタンドバイ用分圧回路
５、５ａ  スタンドバイ用電圧検知回路
６、６ａ  ポンプ回路
７  ブースト回路
８  電圧保持回路
９  リセット回路
１０  バイアス回路
１１、１２、１３、１４、１５、１６、４１、４２  分圧抵抗
２０  容量素子
２４、２５、２６、２７  ｎＭＯＳトランジスタ
３１  アンプ回路
３２  検知結果出力回路
３３  バッファ回路
６１  出力端子
８１、８２、８３、８４、８５  容量素子
９１  カウンタ
９２  ＮＯＲ回路
１００、２００、３００、４００、５００、６００  半導体記憶装置
１００ａ、２００ａ  メモリセル
１００ｂ、２００ｂ、３００ｂ、４００ｂ、５００ｂ、６００ｂ  電圧発生回路
１００ｃ、２００ｃ  デコーダ
１００ｄ  遅延回路
１００ｅ  基準電圧発生回路
３３１、３３２、３３５  ｐＭＯＳトランジスタ
３３３、３３６  ｎＭＯＳトランジスタ
３３４  電流源
３３７、７０１  端子
【図１】
2009118605.tif 000003
【図２】
2009118605.tif 000004
【図３】
2009118605.tif 000005
【図４】
2009118605.tif 000006
【図５】
2009118605.tif 000007
【図６】
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【図７】
2009118605.tif 000009
【図８】
2009118605.tif 000010
【図９】
2009118605.tif 000011
【図１０】
2009118605.tif 000012
【図１１】
2009118605.tif 000013
【図１２】
2009118605.tif 000014
【図１３】
2009118605.tif 000015
【図１４】
2009118605.tif 000016
【図１５Ａ】
2009118605.tif 000017
【図１５Ｂ】
2009118605.tif 000018
【図１５Ｃ】
2009118605.tif 000019
【図１６】
2009118605.tif 000020
【図１７Ａ】
2009118605.tif 000021
【図１７Ｂ】
2009118605.tif 000022
【図１８Ａ】
2009118605.tif 000023
【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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