(57)【要約】【課題】両電圧端の電流検知に応用する回路の提供。【解決手段】検知電流を両電圧端に応用する時、MOS金属酸化物半導体演算増幅器を利用し隔離を行い、これにより回路は漏電流の影響を受けることがなく、漏電により電圧誤差を生じることがない。また次のレベルの増幅器に固定参考電位を提供することができ、これにより位相は遅延せず、同期の機能を達成することができる。さらにスイッチとキャパシターを利用し、電圧増幅及び補充電圧除去の機能を執行し、最後に演算回路を経て精確な検知制御電圧を得ることができる。こうして簡単な回路を利用し、複雑な回路の機能を実現可能である。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも２組の電気抵抗対応及び位相同期回路を含み、２組の電圧増幅及び補充電圧除去回路、減法器を含み、
該２組の電気抵抗対応及び位相同期回路は少なくとも電圧フォロワーを含み、該電圧フォロワーは検知する信号に電気抵抗対応を達成させ、これにより信号は精確に受信され、しかもそのアウトプットを参考信号として利用し、次のレベルの同期参考信号とし、
該２組の電圧増幅及び補充電圧除去回路は少なくとも演算増幅器、５個のスイッチ、及び２個のキャパシターを含み、補充電圧を除去し、２個のキャパシターの比率を電圧増幅倍率とし、
該減法器回路は少なくとも演算増幅器、該減法器回路フィードバックルート上の必要な電気抵抗を含むことを特徴とする両電圧端の電流検知に応用する回路。
【請求項２】
請求項１記載の両電圧端の電流検知に応用する回路において、前記電気抵抗対応及び位相同期回路の電圧フォロワーは１個の演算増幅器により実現可能であることを特徴とする両電圧端の電流検知に応用する回路。
【請求項３】
請求項２記載の両電圧端の電流検知に応用する回路において、前記電圧増幅及び補充電圧除去回路の演算増幅器は差動インプット信号及び単端アウトプット信号であることを特徴とする両電圧端の電流検知に応用する回路。
【請求項４】
請求項３記載の両電圧端の電流検知に応用する回路において、前記電圧増幅及び補充電圧除去回路の演算増幅器の内の一つの差動インプット信号は同期参考信号であることを特徴とする両電圧端の電流検知に応用する回路。
【請求項５】
請求項２記載の両電圧端の電流検知に応用する回路において、前記電気抵抗対応及び位相同期回路と前記電圧増幅及び補充電圧除去回路は直列接続することを特徴とする両電圧端の電流検知に応用する回路。
【請求項６】
請求項２記載の両電圧端の電流検知に応用する回路において、前記電気抵抗対応及び位相同期回路と前記電圧増幅及び補充電圧除去回路はスイッチとキャパシターを利用し組み合わせることを特徴とする両電圧端の電流検知に応用する回路。
【請求項７】
請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路は高圧を出力するDC-DCパワーサプライに応用可能であることを特徴とする両電圧端の電流検知に応用する回路。
【請求項８】
請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路は高圧を出力するAC-DC電源コンバーターに応用可能であることを特徴とする両電圧端の電流検知に応用する回路。
【請求項９】
請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路はフィールドエフェクト発射ディスプレー等ディスプレー製品に応用可能であることを特徴とする両電圧端の電流検知に応用する回路。
【請求項１０】
請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路はフライバック式コンバーターに応用可能であることを特徴とする両電圧端の電流検知に応用する回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は両電圧端の電流検知に応用する回路に関し、特にフライバック式コンバーターに応用する高圧高精度電流検知回路である両電圧端の電流検知に応用する回路に関する。
【背景技術】
【０００２】
伝統的な電流検知方法は図１に示すように、両電圧端間において電気抵抗Rsenが検知する電圧差を利用し、R11〜R14を経由し分圧を行う時には、等価電気抵抗R3とR4の影響を受け、漏電流が起き、しかもV3とV4と実際電圧に誤差を生じる。さらにこのR15とR16の比率倍率を経て前の誤差量を増幅してしまう。しかもこの時、増幅器の補充電圧も同時に増幅され、こうしてこれら非常に大きい誤差量は検知制御電圧を非常に不精確にしてしまうため、制御の精度は不十分で、さらにはシステム誤作動或いは不安定を招く。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は演算増幅器が構成する単位バッファーを利用し、金属酸化物半導体(MOS)としてインプットする時のインプット電気抵抗は無限大で、こうして高精度電流検知の目的を達成する両電圧端の電流検知に応用する回路を提供するものである。
【０００４】
両電圧端間の電流検知回路は少なくとも２組の電気抵抗対応及び位相同期回路を含み、  該２組の電気抵抗対応及び位相同期回路の各回路は少なくとも電圧フォロワーE1/E2、２組の電圧増幅及び補充電圧除去回路、減法器を含み、
該電圧フォロワーE1/E2は検知する信号を電気抵抗対応させ、信号を精確に受信し、しかもそのアウトプットを参考信号とし次のレベルの同期参考信号とし、
該２組の電圧増幅及び補充電圧除去回路の各回路は少なくとも演算増幅器E3/E4、５個のスイッチS1/S2、２個のキャパシターC1/KC1を含み、補充電圧を除去し、２個のキャパシターの比率を電圧増幅倍率とし、 
該減法器回路は少なくとも演算増幅器E5、該減法器回路フィードバックルート上に必要な電気抵抗R1〜R4を含む。
【課題を解決するための手段】
【０００５】
請求項１の発明は、少なくとも２組の電気抵抗対応及び位相同期回路を含み、２組の電圧増幅及び補充電圧除去回路、減法器を含み、
該２組の電気抵抗対応及び位相同期回路は少なくとも電圧フォロワーを含み、該電圧フォロワーは検知する信号に電気抵抗対応を達成させ、これにより信号は精確に受信され、しかもそのアウトプットを参考信号として利用し、次のレベルの同期参考信号とし、
該２組の電圧増幅及び補充電圧除去回路は少なくとも演算増幅器、５個のスイッチ、及び２個のキャパシターを含み、補充電圧を除去し、２個のキャパシターの比率を電圧増幅倍率とし、
該減法器回路は少なくとも演算増幅器、該減法器回路フィードバックルート上の必要な電気抵抗を含むことを特徴とする両電圧端の電流検知に応用する回路としている。
請求項２の発明は、請求項１記載の両電圧端の電流検知に応用する回路において、前記電気抵抗対応及び位相同期回路の電圧フォロワーは１個の演算増幅器により実現可能であることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項３の発明は、請求項２記載の両電圧端の電流検知に応用する回路において、前記電圧増幅及び補充電圧除去回路の演算増幅器は差動インプット信号及び単端アウトプット信号であることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項４の発明は、請求項３記載の両電圧端の電流検知に応用する回路において、前記電圧増幅及び補充電圧除去回路の演算増幅器の内の一つの差動インプット信号は同期参考信号であることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項５の発明は、請求項２記載の両電圧端の電流検知に応用する回路において、前記電気抵抗対応及び位相同期回路と前記電圧増幅及び補充電圧除去回路は直列接続することを特徴とする両電圧端の電流検知に応用する回路としている。
請求項６の発明は、請求項２記載の両電圧端の電流検知に応用する回路において、前記電気抵抗対応及び位相同期回路と前記電圧増幅及び補充電圧除去回路はスイッチとキャパシターを利用し組み合わせることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項７の発明は、請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路は高圧を出力するDC-DCパワーサプライに応用可能であることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項８の発明は、請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路は高圧を出力するAC-DC電源コンバーターに応用可能であることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項９の発明は、請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路はフィールドエフェクト発射ディスプレー等ディスプレー製品に応用可能であることを特徴とする両電圧端の電流検知に応用する回路としている。
請求項１０の発明は、請求項１記載の両電圧端の電流検知に応用する回路において、前記電流検知回路はフライバック式コンバーターに応用可能であることを特徴とする両電圧端の電流検知に応用する回路としている。
【発明の効果】
【０００６】
本発明はフライバック式コンバーターに応用する高圧高精度電流検知回路で、それは公知技術中の検知制御電圧が不精確で、制御精度が不十分である現状を改善することができる。
【発明を実施するための最良の形態】
【０００７】
図２は本発明のフローチャートである。高圧電流検知回路201は一対の電圧を分圧回路202に出力する。実務上は、該対電圧は約100ボルト以上で、該分圧回路202を経て分圧後、一対のアナログ積体回路により受け取られる電圧を得ることができ、電気抵抗対応及び位相同期回路203a、203bに伝送する。
該回路203a及び203bは電気抵抗対応及び位相同期後に電圧を電圧増幅及び補充電圧除去回路204a、204bに伝送し、しかもその内の一つは駆動能力を備える同期参考信号である。最後に直接、演算回路205により減法演算を行い精確な電圧を得ることができ、高精度の電流?に換算することができる。
【０００８】
前記電気抵抗対応及び位相同期回路の電圧フォロワーは金属酸化物半導体演算増幅器により実現することが最適である。
前記電圧増幅及び補充電圧除去回路の演算増幅器は差動インプット信号及び単端アウトプット信号で、その内の一つの差動インプット信号は次のレベルの回路の同期参考信号である。
前記電気抵抗対応及び位相同期回路と前記電圧増幅及び補充電圧除去回路は直列接続する。
【０００９】
図３は本発明の回路図である。
電気抵抗Rsenが検知する電圧差を利用し、R11〜R14を経由し分圧を行う時には、E2とE5インプット電気抵抗は無限大であるため、VAとVBの電圧レベルに影響は及ばない。また駆動能力を提供することができ、しかも演算増幅器E3、E4の参考電位とすることができる。
さらにキャパシターC1とキャパシターKC1(すなわちK倍のC1キャパシター?)を利用し、電圧増幅及びoffset cancellationの機能を備え、最後にさらに減法器を経て、精確なアウトプット電圧を得ることができる。
【００１０】
本発明はV1とV2が数千ボルトの電圧に応用することができ、Rsenが検知する電圧差V2-V1は約数十ボルトで、電気抵抗R11〜R14を経て分圧縮小し千倍後、AとB両点の電圧差約は数十ミリボルトと非常に小さい(図３に示すように、電圧差は33ミリボルト)。よってAとB両点の電圧は必ず非常に精確で、他の電気抵抗を並列し漏電を招くことはない。よって演算増幅器E2、E5により構成された電圧バッファーを採用し、達成された電気抵抗対応を隔離し、漏電することはなく、精確なAとB両点電圧レベルを得ることができる。
V1とV2はDC電圧にリプル電圧を加えた時変信号で、AとBは位相遅延を生じるため、演算増幅器E2、E5により構成された電圧バッファーを通して固定電圧レベルVREF(図３参照、VREFとVDIFはそれぞれVAとVBに同等)を生じる。これにより電圧増幅及び補充電圧除去回路中の演算増幅器E3、E4参考点は同一点となり、位相遅延の誤差を除去し位相同期の機能を得ることができる。
【００１１】
図４は本発明の等価回路図(S1=1, S2=0)で、該項技術の習熟者は理解可能であるように、この時、該等価回路は切換えられキャパシター増益級のキャパシター保存電荷状態にある。
図５は本発明の等価回路図(S1=0, S2=1)で、該項技術の習熟者は理解可能であるように、この時、該等価回路は演算増幅器E3、E4のマイナスフィードバックルート上のキャパシターC1/KC1及びC2/KC2により、K倍増幅の動作を行い、offset cancelの動作を行うことができる。
【００１２】
同時に、スイッチとキャパシターを利用し、組合せされる電圧増幅及び補充電圧除去の演算増幅器E3、E4の回路は数十ミリボルトの電圧を数ボルト(VSC1=1.1ボルト、VSC2=4.4ボルト)に増幅し、さらに演算増幅器E1により構成された減法器回路に入り、差動電圧(図４に示すように、VOUT2=3.3ボルト)を演算し算出し、アナログ転換デジタル等回路に入り処理を行う。AとB両点は精確な電圧であるため、その両点の電圧は演算増幅器E3、E4の回路を経ても、やはり精確な電圧である。最後に演算増幅器E1により構成された減法器を経由後は精確な電圧差となり、精確な制御によりシステム性能を最適化することができる。
本発明は高圧を出力するDC-DC(push-pull等)パワーサプライ或いはAC-DC電源コンバーターに応用することができ、すべてこの高精度電流検知回路を採用することができる。同時に、この検知回路は製品としては、フィールドエフェクト発射ディスプレー等ディスプレー製品、或いは電源転換を備える民生用電子製品に応用可能である。
【図面の簡単な説明】
【００１３】
【図１】公知技術の実施例概略図である。
【図２】本発明のフローチャートである。
【図３】本発明の実施例概略図である。
【図４】本発明の実施例概略図である。
【図５】本発明の実施例概略図である。
【符号の説明】
【００１４】
E1, E2, E3, E4, E5  演算増幅器
R1,R2,R3,R4     電気抵抗
R11,R12,R13,R14   電気抵抗
R16,R17,R18   電気抵抗
Rsen  電気抵抗
C1, KC1, C2, KC2  キャパシター
201  高圧電流検知回路
202  分圧回路
203a、203b  電気抵抗対応及び位相同期回路
204a、204b  電圧増幅及び補充電圧除去回路
205  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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