(57)【要約】【課題】本発明の離散時間型増幅回路及びＡＤ変換器において、回路の簡素化及び消費電流の削減を図るとともに、増幅回路の過渡応答状態から定常状態への収束性の改善を図り、出力コモンモード電圧の変動に起因するノイズと歪み量を改善することを目的とする。【解決手段】本発明の離散時間型増幅回路及びＡＤ変換器は、ダブルサンプリングタイミング（１／２周期毎に回路を動作）で動作する場合に、各サンプリング毎に出力コモンモード電圧を検出してフィードバックできるスイッチト・キャパシタ型のコモンモードフィードバック（ＣＭＦＢ）回路を設けている。【選択図】図１
2009118049.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の増幅を行う差動増幅器と、前記差動増幅器に対して出力電圧を基準電圧に制御するためにフィードバックするコモンモードフィードバック回路とを具備する離散時間型増幅回路であって、
前記コモンモードフィードバック回路は、基準電圧源又は前記コモンモードフィードバック回路の入出力端子に１／２周期毎に切替え接続されてサンプリングモードとホールドモードを繰り返す第１のスイッチト・キャパシタ回路と、
前記第１のスイッチト・キャパシタ回路の切替えタイミングと１／２周期ずれて、前記基準電圧源又は前記入出力端子に１／２周期毎に切替え接続されてサンプリングモードとホールドモードを繰り返す第２のスイッチト・キャパシタ回路と、
前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路から入力された電荷量によりコモンモードフィードバック電圧を生成して保持するコモンモードフィードバック電圧生成回路と、を有する離散時間型増幅回路。
【請求項２】
前記第１のスイッチト・キャパシタ回路を１／２周期毎にオンオフ駆動する第１の切替え信号と前記第２のスイッチト・キャパシタ回路を１／２周期毎にオンオフ駆動する第２の切替え信号が、前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が同時にオン状態とならないよう設定された請求項１に記載の離散時間型増幅回路。
【請求項３】
前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路は、キャパシタと複数のスイッチでそれぞれが構成され、前記第１のスイッチト・キャパシタ回路のキャパシタを前記コモンモードフィードバック回路の入力側に接続するスイッチが前記コモンモードフィードバック回路の出力側に接続するスイッチより早くオフ状態となるよう時間間隔が調整された請求項１に記載の離散時間型増幅回路。
【請求項４】
前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が有するスイッチは、ＭＯＳトランジスタで構成され、前記スイッチの出力側にドレイン及びソースが接続されたＭＯＳトランジスタで構成されたダミースイッチを有し、前記ダミースイッチのゲート面積は前記スイッチのゲート面積より小さく形成され、前記ダミースイッチが前記スイッチと同一タイミングでオフ状態となるよう設定された請求項１に記載の離散時間型増幅回路。
【請求項５】
前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が有するスイッチは、ＣＭＯＳトランジスタで構成された請求項１に記載の離散時間型増幅回路。
【請求項６】
前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が有するキャパシタは、配線と絶縁体で構成された請求項１に記載の離散時間型増幅回路。
【請求項７】
コモンモードフィードバック電圧を生成し保持するコモンモードフィードバック電圧生成回路が、容量値の異なる複数のキャパシタで構成され、定常状態と過渡応答状態でコモンモードフィードバック電圧生成回路の容量値を選択し切替えるコモンモードフィードバック選択制御部を有する離散時間型増幅回路。
【請求項８】
前記コモンモードフィードバック選択制御部は、過渡応答状態における選択において徐々に容量値が小さくなるよう設定された請求項７に記載の離散時間型増幅回路。
【請求項９】
前記コモンモードフィードバック選択制御部は、過渡応答状態における最終段で選択した容量値及び定常状態の容量値が選択された回路における寄生容量の１０倍以上となるよう設定された請求項７に記載の離散時間型増幅回路。
【請求項１０】
閉ループゲインの異なるダブルサンプリング対応の複数のコモンモードフィードバック回路を有し、定常状態と過渡応答状態で前記複数のコモンモードフィードバック回路のいずれかを選択し切替えるコモンモードフィードバック選択制御部を有する離散時間型増幅回路。
【請求項１１】
閉ループゲインの異なるダブルサンプリング対応の複数のコモンモードフィードバック回路が、離散時間型コモンモードフィードバック回路と連続時間型コモンモードフィードバック回路とを有して構成され、定常状態と過渡応答状態で前記離散時間型コモンモードフィードバック回路と前記連続時間型コモンモードフィードバック回路のいずれかを選択し切替えるコモンモードフィードバック選択制御部を有する離散時間型増幅回路。
【請求項１２】
ダブルサンプリング対応の演算増幅部を有する請求項１，７，８，９，１０又は１１のいずれか一項に記載の離散時間型増幅回路を備えた離散時間型アナログ・ディジタル変換器。
【請求項１３】
ダブルサンプリング対応の演算増幅部を有する請求項７，８，９，１０又は１１のいずれか一項に記載の離散時間型増幅回路を備え、前記離散時間型増幅回路のコモンモードフィードバック選択制御部が電源入力に同期して、予め設定された時間間隔でコモンモードフィードバック回路の選択を切替えるよう構成した離散時間型アナログ・ディジタル変換器。
【請求項１４】
ダブルサンプリング対応の演算増幅部を有する請求項７，８，９，１０又は１１のいずれか一項に記載の離散時間型増幅回路を備え、前記離散時間型増幅回路のコモンモードフィードバック選択制御部は、前記演算増幅部のディジタル出力信号が予め設定された連続時間以上、最大値若しくは最小値となっていることを検出してアナログ入力信号が飽和状態であることを検知する飽和検出回路を有し、前記コモンモードフィードバック選択制御部が飽和状態から復帰したときに、予め設定された時間間隔でコモンモードフィードバック回路の選択を切替えるよう構成した離散時間型アナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速で動作する増幅回路、特に離散時間型の増幅回路及びその増幅回路を有するアナログ・ディジタル変換器に関するものである。
【背景技術】
【０００２】
アナログ信号をディジタル信号に変換することにより、信号の伝送と処理は、容易に、かつ効率的に行うことが可能となる。したがって、携帯電話等で使用される無線受信機においては、アナログ・ディジタル変換器（以下、ＡＤ変換器と略称）が重要な機能を有するデバイスである。
【０００３】
近年の通信方式のブロードバンド化に伴うデータの高速化に伴い、データ速度の高速化と低消費電流化を同時に実現するために、アナログ回路である演算増幅器のセトリング特性を緩和することが可能であるダブルサンプリング動作は重要な技術となってきている。
【０００４】
また、携帯電話等の小型機器のＩＣにＡＤ変換器を内蔵する場合、ＡＤ変換器は小型化及び低消費電力化において重要な要素である。さらに、ＡＤ変換器内の増幅回路を構成するコモンフィードバック回路（以下、コモンフィードバック回路をＣＭＦＢ回路と略称）も同様に、小型化及び低消費電力化の要求を満足する必要がある。
【０００５】
図１９は特許文献１に記載された従来の増幅回路の回路図である。この増幅回路は、オフセット補償型及びノンリニアリティ補償型である。図１９に示すように、入力電圧ＶｉｎはスイッチＳＷ１を介してサンプリング・キャパシタＣ１に入力される。サンプリング・キャパシタＣ１は、スイッチＳＷ１とＳＷ４の間に設けられており、スイッチＳＷ４を介して単一段の主増幅器２の入力に接続されている。また、サンプリング・キャパシタＣ１の両端はスイッチＳＷ２とＳＷ３を介して基準電圧に接続されている。
【０００６】
スイッチト・フィードバック・キャパシタＣ２を含むスイッチト・キャパシタ回路は、主増幅器２の入力と出力との間に接続されている。スイッチト・フィードバック・キャパシタＣ２の一方の端子には、主増幅器２の入力に繋がるスイッチＳＷ６と、基準電圧源１４に繋がるスイッチＳＷ７が設けられている。スイッチト・フィードバック・キャパシタＣ２の他方の端子には、基準電圧源１４に繋がるスイッチＳＷ８と、主増幅器２の出力に繋がるスイッチＳＷ９が設けられている。主増幅器２の出力は、スイッチト・キャパシタＣ３の一方の端子に接続されている。スイッチト・キャパシタＣ３の他方の端子は、スイッチＳＷ１１を介して基準電圧源１４に接続されている。そして、主増幅器２の出力には、負荷回路４、例えばサンプリング・キャパシタＣ５を有するデルタ・シグマ変調器が接続されている。
【０００７】
主増幅器２は、ソース結合のＭＯＳＦＥＴ７，８を有しており、ＭＯＳＦＥＴ７，８の共通のソースは定電流源９に接続されている。ＭＯＳＦＥＴ７，８の各ドレインは負荷デバイス（定電流負荷回路）５，６を介して電源（電圧Ｖ＋）に接続されている。ＭＯＳＦＥＴ７のゲートは主増幅器２の入力に接続されており、ＭＯＳＦＥＴ８のゲートは基準電圧源１４に接続されている。主増幅器２には、定電流負荷回路５，６からの各信号が入力される差動増幅器１０が設けられており、この差動増幅器１０の出力が、主増幅器２の出力Ｖoutとなる。
【０００８】
補助増幅器３は、対のソース結合のＭＯＳＦＥＴ１１，１２を含み、これらのソースは定電流源１３に接続されている。ＭＯＳＦＥＴ１２のゲートは、スイッチＳＷ１０を介してスイッチト・キャパシタＣ３とスイッチＳＷ１１との間に接続され、且つキャパシタＣ４の一方の端子に接続されている。キャパシタＣ４の他方の端子は、基準電圧源１４と、補助増幅器３の（＋）入力と、ＭＯＳＦＥＴ１１のゲートに接続されている。ＭＯＳＦＥＴ１２のドレインは、主増幅器２のＭＯＳＦＥＴ７のドレインに接続されている。一方、ＭＯＳＦＥＴ１１のドレインは、主増幅器２のＭＯＳＦＥＴ８のドレインに接続されている。
【０００９】
上記のように構成された従来の増幅回路において、スイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１４は同時に信号φ１でオンオフ動作し、これらのスイッチと交互にスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７，ＳＷ８，ＳＷ１０，ＳＷ１３，ＳＷ１５が同時に信号φ２でオフオン動作を行う。上記の各スイッチのスイッチング動作により、補助増幅器３は、キャパシタＣ４に一時的に蓄積されたオフセット誤差補正電圧に応答して、主増幅器２の入力オフセット電圧を補償している。
【００１０】
しかし、上記のように構成された従来の増幅回路においては、ダブルサンプリングのタイミングでコモンモードフィードバック制御（ＣＭＦＢ制御）ができないため、出力コモンモード電圧が半周期毎に変動し、増幅回路の特性が劣化するという問題を有する。
【００１１】
ＣＭＦＢ制御を行うものとしてコモンモードフィードバック回路（ＣＭＦＢ回路）を有する全差動型増幅回路がある。図２０はＣＭＦＢ回路を有する全差動型増幅回路を示す概略ブロック図である。図２０に示すように、全差動型増幅回路のＣＭＦＢ回路は、２つの出力電圧Ｖout+、Ｖout-の平均値である出力コモンモード電圧Ｖcomが所定の値（基準電圧：Ｖref）となるようフィードバックを行う回路である。このようなＣＭＦＢ回路としては、連続信号が入出力される連続時間ＣＭＦＢ回路と、周期的又は離散的な信号を処理する離散時間ＣＭＦＢ回路の２つの形式に大別される。
【００１２】
連続時間型ＣＭＦＢ回路は、出力コモンモード電圧Ｖcomの基準電圧Ｖrefからの変動分を連続時間で全差動型増幅回路に対してフィードバックを行っている。連続時間型ＣＭＦＢ回路はトランジスタ及びオペアンプで構成されており、ダブルサンプリングのタイミングに対応して出力コモンモード電圧をフィードバック制御できるという利点がある。
【００１３】
しかし、連続時間型ＣＭＦＢ回路は、回路が複雑であり、常時動作するため消費電流が増大するという欠点を有する。さらに、使用する能動素子性能が変化すると、特性に変動が生じるため、使用する能動素子の確実性を担保するため使用できる制御範囲が制約されるという問題を有する。
【００１４】
一方、離散時間ＣＭＦＢ回路においては、出力コモンモード電圧Ｖcomと基準電圧Ｖrefとの変動分を１周期の間でフィードバックしている。離散時間ＣＭＦＢ回路は、キャパシタ及びスイッチによりＣＭＦＢ回路が構成されており、オペアンプが使用されていないため、回路の簡素化を図ることが容易であり、回路素子の特性変動が少ないために、使用できる制御範囲に制約を受けることがないという有利な点を持つ。
【００１５】
しかし、離散時間ＣＭＦＢ回路は、１周期毎にサンプリング（シングルサンプリング）を行っており、ダブルサンプリングのタイミングでＣＭＦＢ制御ができないため、出力コモンモード電圧が半周期毎に変動し、オペアンプの特性が劣化するという問題を有する。また、離散時間ＣＭＦＢ回路は、１周期毎にフィードバックされるため、定常状態となるまでの初期引き込みに時間がかかるという問題を有する。
【特許文献１】特許第３４８５８９５号明細書
【非特許文献１】谷口研二著、「ＬＳＩ設計者のためのＣＭＯＳアナログ回路入門」、ＣＱ出版社、2005年９月１日発行、第３版、ｐ２１６−２２０
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図１９に示した従来の増幅回路においては、前述したようにダブルサンプリングのタイミング（半周期毎の回路動作）でＣＭＦＢ制御ができないため、出力コモンモード電圧が半周期毎に変動し、オペアンプの特性が劣化するという問題を有する。
【００１７】
また、従来の連続時間型ＣＭＦＢ回路は、回路が複雑であり、常時動作するため消費電流が増大するという欠点を有し、使用する能動素子性能が変化すると、特性に変動が生じるため、使用できる制御範囲が制約されるという問題を有する。
【００１８】
さらに、従来の離散時間ＣＭＦＢ回路は、ダブルサンプリングのタイミングでＣＭＦＢ制御ができないため、出力コモンモード電圧が半周期毎に変動し、オペアンプの特性が劣化し、１周期毎にフィードバックされるため、定常状態となるまでの初期引き込みに時間がかかる、いわゆるセトリング時間が長くなるという問題を有する。
【００１９】
本発明は、データ速度の高速化と低消費電流化を同時に実現することを目的として、簡単な回路構成によりダブルサンプリングのタイミングで動作し、収束時間を短くすることが可能な離散時間型増幅回路及びこの離散時間型増幅回路を有するＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る第１の観点の離散時間型増幅回路は、
差動信号の増幅を行う差動増幅器と、前記差動増幅器に対して出力電圧を基準電圧に制御するためにフィードバックするコモンモードフィードバック回路とを具備する離散時間型増幅回路であって、
前記コモンモードフィードバック回路は、基準電圧源又は前記コモンモードフィードバック回路の入出力端子に１／２周期毎に切替え接続されてサンプリングモードとホールドモードを繰り返す第１のスイッチト・キャパシタ回路と、
前記第１のスイッチト・キャパシタ回路の切替えタイミングと１／２周期ずれて、前記基準電圧源又は前記入出力端子に１／２周期毎に切替え接続されてサンプリングモードとホールドモードを繰り返す第２のスイッチト・キャパシタ回路と、
前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路から入力された電荷量によりコモンモードフィードバック電圧を生成して保持するコモンモードフィードバック電圧生成回路と、を有する。このように構成された離散時間型増幅回路は、簡単な回路構成によりダブルサンプリングタイミングで動作し、収束時間を短くすることができる。なお、本発明における第１のスイッチト・キャパシタ回路は、後述の実施例１において第１のサンプリング・キャパシタＣａ１とスイッチＳ２，Ｓ３，Ｓ６，Ｓ７，Ｓ１０，Ｓ１１，Ｓ１４，Ｓ１５により構成されており、第２のスイッチト・キャパシタ回路は、第２のサンプリング・キャパシタＣａ２とスイッチＳ１，Ｓ４，Ｓ５，Ｓ８，Ｓ９，Ｓ１２，Ｓ１３，Ｓ１６により構成されたもので説明する。
【００２１】
本発明に係る第２の観点の離散時間型増幅回路は、前記第１の観点における前記第１のスイッチト・キャパシタ回路を１／２周期毎にオンオフ駆動する第１の切替え信号と前記第２のスイッチト・キャパシタ回路を１／２周期毎にオンオフ駆動する第２の切替え信号が、前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が同時にオン状態とならないよう設定してもよい。
【００２２】
本発明に係る第３の観点の離散時間型増幅回路において、前記第１の観点における前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路は、キャパシタと複数のスイッチでそれぞれが構成され、前記第１のスイッチト・キャパシタ回路のキャパシタを前記コモンモードフィードバック回路の入力側に接続するスイッチが前記コモンモードフィードバック回路の出力側に接続するスイッチより早くオフ状態となるよう時間間隔が調整された構成としてもよい。
【００２３】
本発明に係る第４の観点の離散時間型増幅回路は、前記第１の観点における前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が有するスイッチは、ＭＯＳトランジスタで構成され、前記スイッチの出力側にドレイン及びソースが接続されたＭＯＳトランジスタで構成されたダミースイッチを有し、前記ダミースイッチのゲート面積は前記スイッチのゲート面積より小さく形成され、前記ダミースイッチを前記スイッチと同一タイミングでオフ状態となるよう設定してもよい。
【００２４】
本発明に係る第５の観点の離散時間型増幅回路は、前記第１の観点における前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が有するスイッチをＣＭＯＳトランジスタで構成してもよい。
【００２５】
本発明に係る第６の観点の離散時間型増幅回路は、前記第１の観点における前記第１のスイッチト・キャパシタ回路と前記第２のスイッチト・キャパシタ回路が有するキャパシタを配線と絶縁体で構成してもよい。
【００２６】
本発明に係る第７の観点の離散時間型増幅回路は、コモンモードフィードバック電圧を生成し保持するコモンモードフィードバック電圧生成回路が、容量値の異なる複数のキャパシタで構成され、定常状態と過渡応答状態でコモンモードフィードバック電圧生成回路の容量値を選択し切替えるコモンモードフィードバック選択制御部を有する構成としてもよい。
【００２７】
本発明に係る第８の観点の離散時間型増幅回路は、前記第７の観点における前記コモンモードフィードバック選択制御部を、過渡応答状態における選択において徐々に容量値が小さくなるよう設定してもよい。
【００２８】
本発明に係る第９の観点の離散時間型増幅回路は、前記第７の観点における前記コモンモードフィードバック選択制御部を、過渡応答状態における最終段で選択した容量値及び定常状態の容量値が選択された回路における寄生容量の１０倍以上となるよう設定してもよい。
【００２９】
本発明に係る第１０の観点の離散時間型増幅回路は、閉ループゲインの異なるダブルサンプリング対応の複数のコモンモードフィードバック回路を有し、定常状態と過渡応答状態で前記複数のコモンモードフィードバック回路のいずれかを選択し切替えるコモンモードフィードバック選択制御部を有する構成としてもよい。
【００３０】
本発明に係る第１１の観点の離散時間型増幅回路は、閉ループゲインの異なるダブルサンプリング対応の複数のコモンモードフィードバック回路が、離散時間型コモンモードフィードバック回路と連続時間型コモンモードフィードバック回路とを有して構成され、定常状態と過渡応答状態で前記離散時間型コモンモードフィードバック回路と前記連続時間型コモンモードフィードバック回路のいずれかを選択し切替えるコモンモードフィードバック選択制御部を有する構成としてもよい。
【００３１】
本発明に係る第１２の観点の離散時間型アナログ・ディジタル変換器は、ダブルサンプリング対応の演算増幅部を有する前記第１，７，８，９，１０又は１１の観点の離散時間型増幅回路を備えている。このように構成された離散時間型アナログ・ディジタル変換器は、データ速度の高速化と低消費電流化を同時に実現することが可能となり、汎用性の高いデバイスとなる。
【００３２】
本発明に係る第１３の観点の離散時間型アナログ・ディジタル変換器は、ダブルサンプリング対応の演算増幅部を有する前記第７，８，９，１０又は１１の観点の離散時間型増幅回路を備え、前記離散時間型増幅回路のコモンモードフィードバック選択制御部が電源入力に同期して、予め設定された時間間隔でコモンモードフィードバック回路の選択を切替えるよう構成としてもよい。
【００３３】
本発明に係る第１４の観点の離散時間型アナログ・ディジタル変換器は、ダブルサンプリング対応の演算増幅部を有する前記第７，８，９，１０又は１１の観点の離散時間型増幅回路を備え、前記離散時間型増幅回路のコモンモードフィードバック選択制御部は、前記演算増幅部のディジタル出力信号が予め設定された連続時間以上、最大値若しくは最小値となっていることを検出してアナログ入力信号が飽和状態であることを検知する飽和検出回路を有し、前記コモンモードフィードバック選択制御部が飽和状態から復帰したときに、予め設定された時間間隔でコモンモードフィードバック回路の選択を切替えるよう構成してもよい。
【発明の効果】
【００３４】
本発明によれば、簡単な回路構成によりダブルサンプリングのタイミングで動作し、収束時間を短くすることができる離散時間型増幅回路及びアナログ・ディジタル変換器を提供して、データ速度の高速化と低消費電流化を同時に実現することが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に係る離散時間型増幅回路及び離散時間型増幅回路を有するアナログ・ディジタル変換器（以下、ＡＤ変換器と略称）の好適な実施の形態について添付の図面を参照しつつ説明する。
【実施例１】
【００３６】
図１は実施例１の離散時間型コモンモードフィードバック回路を有する離散時間型増幅回路を示す回路図である。図１に示すように、実施例１の離散時間型増幅回路は、差動信号の増幅を行う差動増幅器１と、差動増幅器１の出力電圧（出力コモンモード電圧Ｖcmo）を基準電圧Ｖrefに制御する離散時間型コモンモードフィードバック回路（以下、ＣＭＦＢ回路と略称する。）２を具備する。
【００３７】
実施例１におけるＣＭＦＢ回路２は、複数のキャパシタＣａ１，Ｃａ２，Ｃｂと、複数のスイッチＳ１〜Ｓ１６を具備している。ＣＭＦＢ回路２の複数のキャパシタは、第１のサンプリング・キャパシタＣａ１と、第２のサンプリング・キャパシタＣａ２と、ホールド・キャパシタＣｂとにより構成されている。第１のサンプリング・キャパシタＣａ１と第２のサンプリング・キャパシタＣａ２は、１／２周期毎に基準電圧Ｖrefに相当する電荷を交互にサンプリングする。ホールド・キャパシタＣｂは、ＣＭＦＢ回路２の入出力に接続されており、所定のスイッチの切替え動作により、第１のサンプリング・キャパシタＣａ１又は第２のサンプリング・キャパシタＣａ２と並列に接続されるよう構成されている。このホールド・キャパシタＣｂは、ＣＭＦＢ回路２のコモンモードフィードバック電圧Ｖcmfbを保持する機能を有する。
【００３８】
ＣＭＦＢ回路２における複数のスイッチＳ１〜１６は、上記のように第１のサンプリング・キャパシタＣａ１と第２のサンプリング・キャパシタＣａ２が１／２周期毎に交互にサンプリング動作を行い、ホールド・キャパシタＣｂがコモンモードフィードバック電圧Ｖcmfbを保持するように１／２周期毎にオンオフ動作するよう構成されている。以下の説明において、基準電圧源（Ｖref）をサンプリング・キャパシタＣａに接続して電荷をチャージすることをサンプリングモードといい、サンプリング・キャパシタＣａの電圧である基準電圧源（Ｖref）と出力コモンモード電圧Ｖcmoであるホールド・キャパシタＣｂの電圧が同じとなるように差動増幅器１の電流を調整することをホールドモードという。したがって、本発明に係る実施例１の離散時間型増幅回路においては、第１のサンプリング・キャパシタＣａ１を用いたサンプリングモードとホールドモード、及び第２のサンプリング・キャパシタＣａ２を用いたホールドモードとサンプリングモードを１／２周期毎に交互に行うよう構成したものである。
【００３９】
図２は、ＣＭＦＢ回路２におけるスイッチＳ１〜Ｓ１６の１／２周期毎の動作を示す回路図である。
図２の（ａ）に示す１／２周期の期間においては、スイッチＳ１，Ｓ４，Ｓ６，Ｓ７，Ｓ９，Ｓ１２，Ｓ１４，Ｓ１５がオン状態（閉状態）であり、スイッチＳ２，Ｓ３，Ｓ５，Ｓ８，Ｓ１０，Ｓ１１，Ｓ１３，Ｓ１６がオフ状態（開状態）である。このため、図２の（ａ）に示す１／２周期の期間においては、第１のサンプリング・キャパシタＣａ１がサンプリングモードであり、第２のサンプリング・キャパシタＣａ２がホールドモードである。
【００４０】
次の１／２周期の期間においては、図２の（ｂ）に示すように、スイッチＳ１，Ｓ４，Ｓ６，Ｓ７，Ｓ９，Ｓ１２，Ｓ１４，Ｓ１５がオフ状態（開状態）であり、スイッチＳ２，Ｓ３，Ｓ５，Ｓ８，Ｓ１０，Ｓ１１，Ｓ１３，Ｓ１６がオン状態（閉状態）である。このため、図２の（ｂ）に示す１／２周期の期間においては、第１のサンプリング・キャパシタＣａ１がホールドモードであり、第２のサンプリング・キャパシタＣａ２がサンプリングモードである。
本発明に係る実施例１においては、第１のサンプリング・キャパシタＣａ１とスイッチＳ２，Ｓ３，Ｓ６，Ｓ７，Ｓ１０，Ｓ１１，Ｓ１４，Ｓ１５により第１のスイッチト・キャパシタ回路が構成され、第２のサンプリング・キャパシタＣａ２とスイッチＳ１，Ｓ４，Ｓ５，Ｓ８，Ｓ９，Ｓ１２，Ｓ１３，Ｓ１６により第２のスイッチト・キャパシタ回路が構成される。
【００４１】
図３は各スイッチに入力される信号波形図であり、図３の（ａ）の信号φ１がスイッチＳ１，Ｓ４，Ｓ６，Ｓ７，Ｓ９，Ｓ１２，Ｓ１４，Ｓ１５に入力される信号波形であり、図３の（ｂ）の信号φ２がスイッチＳ２，Ｓ３，Ｓ５，Ｓ８，Ｓ１０，Ｓ１１，Ｓ１３，Ｓ１６に入力される信号波形である。図３の（ａ）と（ｂ）に示すように、各スイッチは１／２周期毎にオンオフ動作が繰り返されて、第１のサンプリング・キャパシタＣａ１と第２のサンプリング・キャパシタＣａ２がサンプリングモードとホールドモードを１／２周期毎に交互に繰り返えされる。
【００４２】
図４は各スイッチに入力される信号波形の別の例を示す波形図である。図４に示すように、図４の（ａ）の信号φ１ａはスイッチＳ１，Ｓ４，Ｓ６，Ｓ７，Ｓ９，Ｓ１２，Ｓ１４，Ｓ１５に入力される信号波形であり、図４の（ｂ）の信号φ２ａはスイッチＳ２，Ｓ３，Ｓ５，Ｓ８，Ｓ１０，Ｓ１１，Ｓ１３，Ｓ１６に入力される信号波形である。図４の（ａ）と（ｂ）に示すように、信号φ１ａと信号φ２ａにおいてはオン状態が重複しないよう、同時にオフ状態となる微少期間が設定されている。このように設定することにより、ＣＭＦＢ回路２において、信号φ１ａのタイミングで基準電圧Ｖrefをサンプリングした第１のサンプリング・キャパシタＣａ１と、信号φ２ａのタイミングで基準電圧Ｖrefをサンプリングした第２のサンプリング・キャパシタＣａ２との間で電荷量が移動することが確実に防止される。この結果、コモンモードフィードバック電圧Ｖcmfbにおいてさらなる誤差の発生が防止される動作となる。
【００４３】
なお、図１に示した実施例１におけるＣＭＦＢ回路２の構成において、１／２周期の期間で第１のサンプリング・キャパシタＣａ１及び第２のサンプリング・キャパシタＣａ２を入力側に接続するスイッチが、出力側に接続するスイッチより早くオフ状態となるよう設定してもよい。具体的には、第１のサンプリング・キャパシタＣａ１を入力側に接続するスイッチとはスイッチＳ３，Ｓ１１であり、第２のサンプリング・キャパシタＣａ２を入力側に接続するスイッチとはスイッチＳ４，Ｓ１２である。また、第１のサンプリング・キャパシタＣａ１を出力側に接続するスイッチとはスイッチＳ２，Ｓ１０のことであり、第２のサンプリング・キャパシタＣａ２を出力側に接続するスイッチとはスイッチＳ１，Ｓ９のことである。
【００４４】
図５は、上記のように、入力側に接続するスイッチが、出力側に接続するスイッチより早くオフ状態となるよう設定された場合の各スイッチに入力される信号波形図である。図５の（ａ）の信号φ１ｂは、第２のサンプリング・キャパシタＣａ２を入力側に接続するスイッチＳ４，Ｓ１２に入力される信号波形である。図５の（ｂ）の信号φ１ｃは、第２のサンプリング・キャパシタＣａ２を出力側に接続するスイッチＳ１，Ｓ９に入力される信号波形である。図５の（ｃ）の信号φ２ｂは、第１のサンプリング・キャパシタＣａ１を入力側に接続するスイッチＳ３，Ｓ１１に入力される信号波形である。図５の（ｄ）の信号φ２ｃは、第１のサンプリング・キャパシタＣａ１を出力側に接続するスイッチＳ２，Ｓ１０に入力される信号波形である。
【００４５】
図５の（ａ）から（ｄ）の信号波形図に示されているように、第１のサンプリング・キャパシタＣａ１及び第２のサンプリング・キャパシタＣａ２を用いたホールドモードにおいて、入力側のスイッチ（Ｓ３，Ｓ４，Ｓ１１，Ｓ１２）が出力側のスイッチ（Ｓ１，Ｓ２，Ｓ９，Ｓ１０）より早く終了するよう設定されている。
【００４６】
このように各スイッチのオンオフ動作を制御することにより、出力側に混入するチャージインジェクションを低減して、ＣＭＦＢ回路２からの出力であるコモンモードフィードバック電圧Ｖcmfbの変動を低減することが可能となる。ここで、チャージインジェクションとは、スイッチがオン状態からオフ状態に変化した場合に、スイッチ内にチャージされていた電荷が回路に出力される現象をいう。
【００４７】
なお、図５に示す信号波形においては、第１のサンプリング・キャパシタＣａ１を用いたサンプリングモードとホールドモードが重複しないよう設定されており、同様に、第２のサンプリング・キャパシタＣａ２を用いたサンプリングモードとホールドモードが重複しないよう設定されている。例えば、図５に示すように、信号φ１ｂと信号φ２ｂにおいて、及び信号φ１ｃと信号φ２ｃにおいては、それぞれオン状態が重複しないよう、同時にオフ状態となる微少期間が設定されている。これは、前述の図４の信号波形と同様の効果を奏するものであり、コモンモードフィードバック電圧Ｖcmfbにおいて誤差の発生を防止するものである。
【００４８】
次に、上記のように構成された本発明に係る実施例１の離散時間型増幅回路における効果について説明する。
【００４９】
図６は離散時間型増幅回路のＣＭＦＢ回路における各スイッチに入力される信号波形（φ１，φ２）と出力コモンモード電圧波形（Ｖcmo）であり、（ａ）は従来の離散時間型ＣＭＦＢ回路（シングルサンプリング）の構成において各スイッチに入力される信号φ１，φ２と出力コモンモード電圧Ｖcmoとのタイミングを示しており、（ｂ）は実施例１のＣＭＦＢ回路２の場合の各スイッチに入力される信号φ１，φ２と出力コモンモード電圧Ｖcmoとのタイミングを示している。
【００５０】
図６の（ａ）に示す従来の離散時間型ＣＭＦＢ回路は、シングルサンプリングであるため、例えば信号φ１のオン状態においてサンプリングモードとなり、信号φ２のオン状態においてホールドモードとなる。したがって、従来の離散時間型ＣＭＦＢ回路は、１／２周期毎にフィードバックゲイン（ループゲイン）が変化する。この結果、従来の離散時間型ＣＭＦＢ回路において、１／２周期毎に差動増幅器の入力振幅が変動するダブルサンプリング条件では、出力コモンモード電圧Ｖcmoは１／２周期毎にフィードバックゲインの変化に応じた電圧ΔＶcmoだけ変動する。
【００５１】
一方、図６の（ｂ）に示す実施例１のＣＭＦＢ回路２は、ダブルサンプリングであるため、例えば信号φ１のオン状態及び信号φ２のオフ状態において第１のスイッチト・キャパシタ回路はサンプリングモードとなり、第２のスイッチト・キャパシタ回路はホールドモードとなるため、１／２周期毎にフィードバックゲインが実質的に変化することはない。このように、実施例１のＣＭＦＢ回路２においては、各１／２周期においてホールドモードとサンプルモードで動作するため、出力コモンモード電圧Ｖcmoが変動することはない。
【００５２】
図７は差動増幅器における出力変動量と時間との関係を示す図である。図７の（ａ）は従来の離散時間型ＣＭＦＢ回路（シングルサンプリング）を用いた場合の差動増幅回路の出力Ｖoutにおける出力変動量（ΔＶout＋ΔＶcmo）を示しており、信号φ２がオン状態でホールドモードとなって出力Ｖoutが調整されている。図７の（ｂ）は実施例１の離散時間型増幅回路の出力（Ｖout）における出力変動量（ΔＶout）を示している。
【００５３】
図７の（ａ）に示すように、従来の離散時間型ＣＭＦＢ回路を用いた差動増幅回路においては、信号φ２がオン状態の時のホールドモードにおいて、図６の（ａ）に示したように、出力コモンモード電圧Ｖcmoがサンプリングモード時の電圧に較べて、ΔＶcmoだけ変動しているため、セトリング時間が長くなる。従って、図７の（ａ）に示すように、高速クロックで動作する条件においては、予め設定されたホールドモードの期間ではセトリング時間としての収束時間がΔＴ分不足する場合が発生する。この結果、従来の離散時間型ＣＭＦＢ回路を用いた増幅回路においては、歪みや、ノイズ特性が劣化するという問題があった。
【００５４】
本発明に係る実施例１の離散時間型増幅回路においては、図６の（ｂ）に示したように出力コモンモード電圧Ｖcmoが実質的に変動しないため、高速クロックで動作する条件においても、セトリング時間はホールドモードの期間内に確実に収まり、歪みや、ノイズ特性が劣化するという問題が解決されている。
【００５５】
図８は、離散時間型増幅回路において、従来の離散時間型ＣＭＦＢ回路（シングルサンプリング）を用いた場合の増幅回路の過渡応答状態における収束性（図８の（ａ））と、実施例１の離散時間型増幅回路（ダブルサンプリング）の過渡応答状態における収束性（図８の（ｂ））とを比較する図である。
図８に示すように、実施例１の離散時間型増幅回路は１／２周期毎にホールドモードが繰り返され、収束時間が従来の増幅回路（シングルサンプリング）に較べて大幅に短縮されている。したがって、実施例１の離散時間型増幅回路は、過渡状態の収束性が大幅に改善されており、過渡応答状態から定常状態への復帰時間を大幅に短縮することができる。
【００５６】
以上のように、本発明に係る実施例１の離散時間型増幅回路においては、スイッチト・キャパシタ型ＣＭＦＢ回路がダブルサンプリングを行うよう構成されており、増幅回路の特性（歪み、ノイズ特性）が大幅に改善されており、１／２周期毎にＣＭＦＢ回路が動作するよう構成されているため、過渡応答状態から定常状態への復帰時間が大幅に短縮されている。
【００５７】
実施例１の離散時間型増幅回路においては、第１のサンプリング・キャパシタＣａ１とスイッチＳ２，Ｓ３，Ｓ６，Ｓ７，Ｓ１０，Ｓ１１，Ｓ１４，Ｓ１５で構成された第１のスイッチト・キャパシタ回路と、第２のサンプリング・キャパシタＣａ２とスイッチＳ１，Ｓ４，Ｓ５，Ｓ８，Ｓ９，Ｓ１２，Ｓ１３，Ｓ１６で構成された第２のスイッチト・キャパシタ回路と、ホールド・キャパシタＣｂで構成されたコモンモードフィードバック電圧生成回路が設けられており、第１のスイッチト・キャパシタ回路と第２のスイッチト・キャパシタ回路がコモンモードフィードバック電圧生成回路を共有化した構成を有している。したがって、２つのシングルサンプリング用ＣＭＦＢ回路を用いてダブルサンプリング用ＣＭＦＢ回路を構成した場合に比較して、増幅回路の簡素化が図られている。
【００５８】
なお、実施例１の離散時間型増幅回路におけるＣＭＦＢ回路２において、スイッチがＭＯＳトランジスタで構成し、そのＭＯＳトランジスタがダミースイッチを有するよう構成してもよい。
図９は実施例１におけるＣＭＦＢ回路２のスイッチの具体例を示す回路図である。図９に示すように、スイッチは、２つのｎＭＯＳトランジスタ（Ｍtr，Ｄtr）で構成されており、一方の第１のｎＭＯＳトランジスタＭtrが信号（例えば、信号φ１）によりオンオフ動作するスイッチであり、他方の第２のｎＭＯＳトランジスタＤtrがダミースイッチである。ダミースイッチである第２のｎＭＯＳトランジスタＤtrは、第１のｎＭＯＳトランジスタＭtrの半分の大きさである。
【００５９】
図９に示すように、第２のｎＭＯＳトランジスタＤtrは、そのドレインとソースがそれぞれ第１のｎＭＯＳトランジスタＭtrの出力に接続されている。また、第２のｎＭＯＳトランジスタＤtrのゲートに入力される信号は、第１のｎＭＯＳトランジスタＭtrのゲートに入力される信号の逆相電圧である。
このようにＣＭＦＢ回路のスイッチを構成することにより、第１のｎＭＯＳトランジスタＭtrがオフ状態となった時に出力されるチャージインジェクションの電荷Δｑは、同時にオン状態となったダミースイッチである第２のｎＭＯＳトランジスタＤtrのソースとドレインによりΔｑ／２の電荷量がそれぞれ吸収される。この結果、スイッチがオフ状態になった時に出力される電荷が回路に流れ込むことがなく、ＣＭＦＢ回路の出力の変動が抑制され、精度の高いフィードバックを実施することが可能となる。
【００６０】
また、実施例１の離散時間型増幅回路におけるＣＭＦＢ回路２において、第１のスイッチト・キャパシタ回路及び第２のスイッチト・キャパシタ回路のスイッチをＣＭＯＳトランジスタで構成してもよい。スイッチをＣＭＯＳトランジスタで構成した場合、スイッチをｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのみで構成した場合に比較して、スイッチ動作時の抵抗値を低減することが可能であるため、スイッチの非線形性により発生する歪み及びノイズによりＣＭＦＢ回路の出力が変動しないよう改善できるという効果を有する。
【００６１】
また、実施例１の離散時間型増幅回路におけるＣＭＦＢ回路において、スイッチト・キャパシタ回路のキャパシタを配線と絶縁体で構成してもよい。
【００６２】
一般に、配線と絶縁体で構成されるキャパシタとしては、ＭＩＭ（Metal-Insulator-Metal）キャパシタ、ＭＯＭ（Metal-Oxide-Metal）キャパシタなどがあるが、これらのキャパシタでは、容量値のバラツキが通常のキャパシタのバラツキより小さくできるため、ＣＭＦＢ回路の閉ループゲインがばらつくことで生じるＣＭＦＢ回路の出力電圧の変動を改善できるという効果を有する。
【００６３】
なお、上記の実施例１においては離散時間型増幅回路について説明したが、このダブルサンプリングの離散時間型増幅回路をＡＤ変換器に用いることにより、低消費電流で簡素化した回路を構築することが可能となり、差動増幅器における歪み、ノイズ特性が改善されているため、精度の高いＡＤ変換器となり汎用性の高いデバイスを提供することができる。
【実施例２】
【００６４】
以下、本発明に係る実施例２の離散時間型増幅回路及び離散時間型増幅回路を有するＡＤ変換器について添付の図面を参照しつつ説明する。
【００６５】
図１０は本発明に係る実施例２の離散時間型増幅回路におけるコモンモードフィードバック回路（以下、ＣＭＦＢ回路と略称する。）２０を示す回路図である。図１０に示すように、実施例２のＣＭＦＢ回路２０は、複数のサンプリング・キャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，Ｃａｎと、２つのホールド・キャパシタＣｂと、複数のスイッチが設けられている。複数のスイッチには、各キャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，ＣａｎをＣＭＦＢ回路２０の入出力側に接続するスイッチ及び、基準電圧側（Ｖref）に接続するスイッチがある。また、ホールド・キャパシタＣｂは、ＣＭＦＢ回路２０の入出力に接続されており、所定のスイッチの切替えにより、各サンプリング・キャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，Ｃａｎと並列に接続されるよう構成されている。このホールド・キャパシタＣｂは、前述の実施例１の離散時間型増幅回路と同様にコモンモードフィードバック電圧Ｖcmfbを保持する機能を有する。
【００６６】
図１１は各スイッチに入力される信号波形（φ１，φ２，φ３，・・・，φｎ）を示しており、図１０に示すスイッチにおいては当該スイッチに入力される信号を示す。即ち、キャパシタＣａ１の入出力側のスイッチには信号φｎが入力され、基準電圧側（Ｖref）のスイッチには信号φ１が入力される。
【００６７】
実施例２のＣＭＦＢ回路２０においては、図１１の信号波形に示すように、１周期がｎ分割されており、１／ｎのデューティ比のサンプリングクロックでスイッチがオンオフ動作するよう構成されている。即ち、１／ｎ周期毎にキャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，Ｃａｎが順次に基準電圧Ｖrefに接続されるサンプリングモードとなり、キャパシタＣａｎ，Ｃａ（ｎ−１），Ｃａ（ｎ−２），・・・，Ｃａ１が順次に入出力端子に接続されるホールドモードとなる。従って、実施例２のＣＭＦＢ回路２０においては、コモンモードフィードバック電圧Ｖcmfbを保持するコモンモードフィードバック電圧生成回路であるホールド・キャパシタＣｂが、Ｃａｎ，Ｃａ（ｎ−１），Ｃａ（ｎ−２），・・・，Ｃａ１の電荷が順次にチャージされる。従って、実施例２の離散時間型増幅回路は、ｎサンプリングの離散時間型ＣＭＦＢ回路を有する回路となる。
【００６８】
なお、実施例２におけるＣＭＦＢ回路２０において、サンプリング・キャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，Ｃａｎのぞれぞれの容量を異なる仕様としてもよい。即ち、スイッチにより切り替えられたホールドモードの回路のゲインが異なるよう構成してフィードバックゲインが順次代わるよう構成してもよい。例えば、１周期の期間内において、ホールドモードにおけるゲインを１／ｎ周期毎に徐々に小さくするよう設定する。１周期の初期段でホールドモードとなるキャパシタＣａｎが最大であり、最終段でホールドモードとなるキャパシタＣａ１が最小となる。ただし、最小となるキャパシタＣａ１においては、最終段の回路における寄生容量を考慮して、その寄生容量の１０倍以上に設定されることが好ましい。最小となるキャパシタＣａ１の容量がその回路の寄生容量の１０倍未満に設定されると、ホールドモードとしての機能が発揮されずフィードバック回路として不安定となる場合がある。
【００６９】
もし、サンプリング・キャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，Ｃａｎのそれぞれの容量がフィードバックゲインの大きい初期のサンプリング・キャパシタＣａ１と同一であると、出力変動量の収束性は早まるが、最終段のサンプリング・キャパシタＣａｎにおいても主増幅器２への入力電圧にリンギングが生じて安定しないという問題がある。
【００７０】
一方、サンプリング・キャパシタＣａ１，Ｃａ２，Ｃａ３，・・・，Ｃａｎのそれぞれの容量がフィードバックゲインの小さい最終段のサンプリング・キャパシタＣａｎと同一であると、主増幅器２への入力電圧は安定した一定値となるが、出力変動量の収束性は遅くなり、セトリング時間が増大するという問題がある。
そのため、１／２周期内でｎ回のサンプリングモード、ホールドモードを繰り返し、サンプリング・キャパシタを変更し、フィードバックゲインを大きい値から小さい値に変更していくことにより、初期のサンプリング・キャパシタにおいて収束性を早め、かつ最終段のサンプリング・キャパシタＣａｎで主増幅器２への入力電圧を安定させることができる。
【００７１】
上記のように、実施例２の離散時間型増幅回路は、ｎサンプリングの離散時間型ＣＭＦＢ回路２０を有しているため、精度の高い制御が可能な構成となる。実施例２の離散時間型増幅回路は、収束性が早く、主増幅器への入力電圧を安定させることができるという優れた効果を有する。
【００７２】
なお、上記の実施例２においては離散時間型増幅回路について説明したが、このダブルサンプリングの離散時間型増幅回路をＡＤ変換器に用いることにより、低消費電流で簡素化した回路を構築することが可能となり、差動増幅器における歪み、ノイズ特性が改善されているため、精度の高いＡＤ変換器となり汎用性の高いデバイスを提供することができる。
【実施例３】
【００７３】
以下、本発明に係る実施例３の離散時間型増幅回路及び離散時間型増幅回路を有するＡＤ変換器について添付の図面を参照しつつ説明する。
【００７４】
図１２は本発明に係る実施例３の離散時間型増幅回路におけるコモンモードフィードバック回路（以下、ＣＭＦＢ回路と略称する。）３０を示す回路図である。図１２に示すように、ＣＭＦＢ回路３０においてコモンモード電圧を生成し保持するコモンモードフィードバック電圧生成回路であるホールド・キャパシタが複数形成されている。即ち、各ホールド・キャパシタＣｂ１，Ｃｂ２，Ｃｂ３，・・・，Ｃｂｎは、各スイッチＳｗ１，Ｓｗ２，Ｓｗ３，・・・，Ｓｗｎを介してＣＭＦＢ回路３０の入出力端子にそれぞれ接続されている。各ホールド・キャパシタＣｂ１，Ｃｂ２，Ｃｂ３，・・・，Ｃｂｎの容量値は、異なる値に設定されており、各スイッチＳｗ１，Ｓｗ２，Ｓｗ３，・・・，Ｓｗｎの切替え操作によりホールド・キャパシタＣｂ１，Ｃｂ２，Ｃｂ３，・・・，Ｃｂｎのいずれかが特定されるよう構成されている。
【００７５】
実施例３の離散時間型増幅回路におけるＣＭＦＢ回路３０には、ＣＭＦＢ選択制御部３１が設けられており、ＣＭＦＢ選択制御部３１からのＣＭＦＢ選択制御信号により、使用されるホールド・キャパシタが選択される構成である。
【００７６】
実施例３におけるＣＭＦＢ回路３０においては、ホールド・キャパシタＣｂ１，Ｃｂ２，Ｃｂ３，・・・，Ｃｂｎのぞれぞれが容量が異なるため、スイッチＳｗ１，Ｓｗ２，Ｓｗ３，・・・，ＳｗｎによりＣＭＦＢ回路３０のフィードバックゲインであるループゲインを切替えられる構成である。このため、ＣＭＦＢ回路３０においてはループゲインを切替えることにより過渡応答状態から定常状態までの復帰時間を短縮することが可能となり、収束性を高めることができる。ＣＭＦＢ回路３０では過渡応答状態の初期段階ではループゲインを高くし徐々に低くなるよう設定し、そして定常状態では最も低く設定されている。なお、過渡応答状態の最終段階のループゲインの値は、最終段の回路における寄生容量を考慮して、その寄生容量の１０倍以上となるよう設定されることが好ましい。最小となるキャパシタＣａ１の容量がその回路の寄生容量の１０倍未満に設定されると、主増幅器２の基準電圧（Ｖｒｅｆ）と出力コモンモード電圧（Ｖｃｍｏ）の誤差電圧である出力変動量（ΔVcmo）は、ホールド・キャパシタ（Cb）と寄生容量の合成分として入力されるため、フィードバックゲインが下がり安定性が劣化する。例えば、ホール・ドキャパシタ（Cb）と同量値の寄生容量が、ホールド・キャパシタ（Cb）出力端子にある場合、主増幅器２への出力変動量のフィードバックは１／２となる。また、一般に寄生容量は下部電極となるグランドに接地されるため、グランドに重畳されているノイズ電圧も１／２の電圧値で主増幅器２へ入力されてしまうため、さらに安定性が劣化することになる。
【００７７】
次に、上記のようにループゲインを変えることにより過渡応答状態から定常状態への収束性が改善される理由について説明する。
【００７８】
離散時間型増幅回路からの出力コモンモード電圧Ｖcmoは下記式１で与えられる。
【００７９】
Ｖcmo ＝ （Ｖout+  ＋  Ｖout-）／２                            （１）
【００８０】
そして、サンプリングモードとホールドモード毎のコモンモードフィードバック電圧Ｖcmfbの変動量ΔＶcmfbは下記式２で与えられる。
【００８１】
ΔＶcmfb ＝ （Ｃａ／（Ｃａ＋Ｃｂ））・（Ｖcmo−Ｖref）         （２）
【００８２】
ここで、Ｃａは使用されているサンプリング・キャパシタであり、Ｃｂは使用されているホールド・キャパシタである。また、Ｖrefは基準電圧である。
【００８３】
定常状態では安定性確保のためフィードバックゲインＧfb（＝Ｃａ／（Ｃａ＋Ｃｂ））は低く設定されている。しかし、過渡応答状態においてもフィードバックゲインＧfbが同様に低い場合には定常状態への復帰時間が長くなるという問題がある。
【００８４】
次に、例えば、Ｃａ＝Ｃｂ／４として、フィードバックゲインＧfb＝０．２５に低く設定した場合と、Ｃａ＝Ｃｂとして、フィードバックゲインＧfb＝０．５を高くした場合について説明する。
【００８５】
図１３は、過渡応答状態において、ＣＭＦＢ回路でフィードバックゲインＧfbを変更した場合の出力コモンモード電圧Ｖcmoの状態を示すグラフである。図１３の（ａ）はフィードバックゲインＧfbが０．２５となるよう設定した場合であり、（ｂ）はフィードバックゲインＧfbが０．５となるよう設定した場合である。図１３の（ｃ）は、過渡応答状態ではフィードバックゲインＧfbが０．５であり、定常状態ではフィードバックゲインＧfbが０．２５となるよう設定した場合である。図１３の（ａ）、（ｂ）、（ｃ）において、過渡応答状態から定常状態への復帰時間は、Ｔ１＞Ｔ３＞Ｔ２の関係となっており、図１３の（ｃ）の場合が最も短くなっている。
【００８６】
図１３の（ａ）に示すように、フィードバックゲインＧfb＝０．２５に低く設定すると、過渡応答状態から定常状態へ安定して移行するが、その復帰時間は、図１３の（ｂ）に示すフィードバックゲインＧfb＝０．５の場合に較べて長くなっている。一方、フィードバックゲインＧfb＝０．５の場合には、復帰時間は短くなるが、定常状態において不安定となるという問題が発生する。
【００８７】
図１３の（ｃ）に示すように、過渡応答状態においてはフィードバックゲインを高く設定（Ｇfb＝０．５）し、定常状態においてはフィードバックゲインを低く設定（Ｇfb＝０．２５）することにより、復帰時間の短縮と、定常状態の安定性を達成することが可能となる。
【００８８】
実施例３の離散時間型増幅回路におけるＣＭＦＢ回路３０においては、当該増幅回路の電源がオン状態に切り替わった時に同期して、予め設定された時間間隔でフィードバックゲインが徐々に低くなるようにＣＭＦＢ回路のフィードバックゲインを切替えるよう設定してもよい。このように設定することにより、増幅回路のオン状態において回路が過渡応答状態から定常状態に安定するまでに必要な収束時間を短縮できるという効果を有する。
【００８９】
なお、上記の実施例３においては離散時間型増幅回路について説明したが、このダブルサンプリングの離散時間型増幅回路をＡＤ変換器に用いることにより、過渡応答状態から定常状態への復帰時間の短縮と、定常状態の安定性を達成することが可能となり、信頼性の高いＡＤ変換器を提供することができる。
【実施例４】
【００９０】
以下、本発明に係る実施例４の離散時間型増幅回路及び離散時間型増幅回路を有するＡＤ変換器について添付の図面を参照しつつ説明する。
【００９１】
図１４は本発明に係る実施例４の離散時間型増幅回路の構成を示す概略ブロック図である。実施例４の離散時間型増幅回路は、コモンモードフィードバック回路（以下、ＣＭＦＢ回路と略称する。）４０が複数のＣＭＦＢ部４１−１，４１−２，４１−３，・・・，４１−ｎと、ＣＭＦＢ選択制御部４２と、を有する。実施例４の離散時間型増幅回路においては、ＣＭＦＢ選択制御部４２から出力されるＣＭＦＢ選択制御信号によりフィードバックゲインが異なるＣＭＦＢ部４１−１，４１−２，４１−３，・・・，４１−ｎの中から所望のＣＭＦＢ部が選択される構成である。
【００９２】
実施例４の離散時間型増幅回路においては、前述の実施例３において説明したように、過渡応答状態から定常状態への復帰時間を短縮するために、そして定常状態の安定性を確保するために、適切なフィードバックゲインに切り替えることが可能となる。実施例４におけるＣＭＦＢ回路４０においても、過渡応答状態の初期段階ではフィードバックゲインを高くし徐々に低くなるよう設定し、そして定常状態では最も低く設定されている。従って、実施例４の離散時間型増幅回路は前述の実施例３の離散時間型増幅回路と同様の効果を奏するとともに、複数のＣＭＦＢ部を設けることにより安定して確実な切替え操作が可能となる。
【００９３】
なお、上記の実施例４においては離散時間型増幅回路について説明したが、このダブルサンプリングの離散時間型増幅回路をＡＤ変換器に用いることにより、過渡応答状態から定常状態への復帰時間の短縮と、定常状態の安定性を達成することが可能となり、信頼性の高いＡＤ変換器を提供することができる。
【実施例５】
【００９４】
以下、本発明に係る実施例５の離散時間型増幅回路及び離散時間型増幅回路を有するＡＤ変換器について添付の図面を参照しつつ説明する。
【００９５】
図１５は本発明に係る実施例５の離散時間型増幅回路の構成を示す概略ブロック図である。実施例５の離散時間型増幅回路は、コモンモードフィードバック回路（以下、ＣＭＦＢ回路と略称する。）５０が離散時間型ＣＭＦＢ回路と連続時間型ＣＭＦＢ回路を有し、ＣＭＦＢ選択制御部により切り替えられる構成である。
【００９６】
図１５に示すように、実施例５におけるＣＭＦＢ回路５０は、離散時間ＣＭＦＢ回路５１と、連続時間型ＣＭＦＢ回路５２と、ＣＭＦＢ選択制御部５３と、を具備して構成されている。実施例５における離散時間ＣＭＦＢ回路５１は、前述の実施例１から４に記載したＣＭＦＢ回路（２，２０，３０，４０）を適用することが可能である。連続時間型ＣＭＦＢ回路５２は、コモンモード電圧検出回路５４と演算増幅器５５を有して構成されており、一般的に用いられている連続時間型ＣＭＦＢ回路が適用可能である。
【００９７】
実施例５の離散時間型増幅回路においては、収束性の良い連続時間型ＣＭＦＢ回路５２と、低消費電流、歪み、及びノイズ特性の優れた離散時間ＣＭＦＢ回路５１とを用いて、それぞれを適切に選択することにより、過渡応答状態の収束性を高めると共に、定常状態の安定性を確保して、信頼性の高い増幅回路およびＡＤ変換器を提供することが可能となる。
【実施例６】
【００９８】
以下、本発明に係る実施例６の離散時間型増幅回路を有するＡＤ変換器について添付の図面を参照しつつ説明する。
【００９９】
図１６は本発明に係る実施例６のＡＤ変換器の構成を示す概略ブロック図である。実施例６のＡＤ変換器は、増幅部６０、コンパレータ６１、ＤＡ変換器（ＤＡＣ）６２、及びコモンモードフィードバック回路制御部（以下、ＣＭＦＢ回路制御部）６３を具備している。
【０１００】
実施例６のＡＤ変換器においては、過大アナログ入力時の飽和状態から、アナログ信号が復帰した場合に、増幅回路の定常状態への遷移を早めて、当該ＡＤ変換器を早期に定常状態に復帰させる構成である。
【０１０１】
実施例６のＡＤ変換器のＣＭＦＢ回路制御部６３は、ＡＤ変換器のディジタル出力信号が予め設定された連続期間以上最大値、若しくは最小値になっていることを検出したとき、アナログ入力信号が飽和状態であると検知する飽和状態検知回路を有している。飽和状態検知回路は、アナログ入力信号が飽和状態であると検知したとき、増幅回路に設けられた複数のＣＭＦＢ回路から適切なフィードバックゲインを有するＣＭＦＢ回路を選択し動作させる。また、飽和状態検知回路は、アナログ入力信号が飽和状態から復帰したことを検知したときの定常状態においては、適切なフィードバックゲインを有するＣＭＦＢ回路を選択し動作させる。
【０１０２】
ＣＭＦＢ回路制御部６３の飽和状態検知回路はカウンタで構成されている。カウンタには同期／非同期、多種方式等の各種カウンタがあるが、実施例６における飽和状態検知回路はＤフリップフロップをｎ個縦列接続した２のｎ乗の検出カウンタである。図１７は実施例６のＡＤ変換器におけるＣＭＦＢ回路制御部６３の構成を示すブロックである。
【０１０３】
図１７に示すように、実施例６のＡＤ変換器におけるＣＭＦＢ回路制御部６３は、ディジタル信号と基準クロックが入力されるＡＮＤ回路と、Ｄフリップフロップと、カウンタである飽和状態検知回路６４と、を具備して構成されている。ＣＭＦＢ回路制御部６３の飽和状態検知回路６４は、ｎ個のＤフリップフロップが縦列接続されて構成されており、最終段のＤフリップフロップから出力されるよう構成されている。図１８はＣＭＦＢ回路制御部６３における動作を示すフローチャートである。
【０１０４】
実施例６における飽和状態検知回路６４が入力されたディジタル入力信号が、例えば「１」又は「０」の信号が所定期間（２のｎ乗回）続いた時（ｓｔｅｐ２）には、ＣＭＦＢ回路制御部６３はＡＤ変換器に入力されたアナログ信号が飽和状態であると検知して、増幅部６０への出力信号を「ハイ（Ｈｉｇｈ）」とする（ｓｔｅｐ４）。増幅部６０においては、ＣＭＦＢ回路制御部６３から「ハイ（Ｈｉｇｈ）」信号が入力されると、その飽和状態における適切なフィードバックゲインを有するＣＭＦＢ回路が選択され、ＡＤ変換器としての定常状態への収束性が高くなるよう駆動される。なお、飽和状態検知回路６４であるカウンタがディジタル入力信号おいて、「１」又は「０」の信号が所定期間（２のｎ乗回）続いていない時にはリセットされる（ｓｔｅｐ３）。
【０１０５】
本発明は、好適な実施の形態として実施例１から実施例６を具体例として説明したが、これらの実施例において説明した各構成において他の実施例においても対応するものには適用可能であることは言うまでもない。また、本発明には、各実施例においては説明が省かれているが、離散時間型増幅回路及びＡＤ変換器において一般的に含まれる構成を有するものである。
【０１０６】
以上のように、本発明の離散時間型増幅回路及びＡＤ変換器は、ダブルサンプリングのタイミング（１／２周期毎に回路を動作）で動作する場合に、それぞれのサンプリング毎に出力コモンモード電圧を検出してフィードバックできるスイッチト・キャパシタ型のコモンモードフィードバック（ＣＭＦＢ）回路を設けて、データ速度の高速化と低消費電流化を同時に実現することができる構成である。
【０１０７】
また、本発明の離散時間型増幅回路及びＡＤ変換器は、１／２周期毎にループゲインの異なる離散時間型ＣＭＦＢ回路を差動増幅器にフィードバックできるよう構成されている。このため、高速クロックでダブルサンプリング動作する差動増幅器の過渡応答状態から定常状態への復帰を短くすることが可能となり、差動増幅器の歪み及びノイズ特性の改善を、低消費電流で簡素化した回路構成で実現することが可能である。
【０１０８】
本発明においては、離散時間型ＣＭＦＢ回路を設けることにより、回路の低消費電流化及び簡素化を図ると共に、ダブルサンプリング時の出力コモンモード電圧の変動を抑制し、差動増幅器のセトリング精度劣化を防止することができる。また、本発明においては、１／２周期毎にＣＭＦＢ回路が動作するよう構成されているため、過渡応答状態から定常状態までの復帰時間を大幅に短縮することができる。
【産業上の利用可能性】
【０１０９】
本発明は、データ速度の高速化と低消費電流化を同時に実現する増幅回路として各種機器に適用できる汎用性の高いデバイスである。
【図面の簡単な説明】
【０１１０】
【図１】本発明に係る実施例１の離散時間型コモンモードフィードバック回路を有する離散時間型増幅回路を示す回路図である。
【図２】実施例１におけるＣＭＦＢ回路の各スイッチの１／２周期毎の動作を示す回路図である。
【図３】実施例１におけるＣＭＦＢ回路の各スイッチに入力される信号波形図である。
【図４】実施例１におけるＣＭＦＢ回路の各スイッチに入力される信号波形の別の例を示す波形図である。
【図５】実施例１におけるＣＭＦＢ回路の各スイッチに入力される信号波形のさらに別の例を示す波形図である。
【図６】本発明と従来例のＣＭＦＢ回路における各スイッチの動作を説明する波形図である。
【図７】本発明と従来例の離散時間型増幅回路における出力変動量と時間との関係を示す図である。
【図８】本発明と従来例の離散時間型増幅回路における過渡応答状態における収束性を比較する図である。
【図９】実施例１におけるＣＭＦＢ回路のスイッチの具体例を示す回路図である。
【図１０】本発明に係る実施例２の離散時間型増幅回路におけるＣＭＦＢ回路を示す回路図である。
【図１１】実施例２におけるＣＭＦＢ回路の各スイッチに入力される信号波形図である。
【図１２】本発明に係る実施例３の離散時間型増幅回路におけるＣＭＦＢ回路を示す回路図である。
【図１３】過渡応答状態において、ＣＭＦＢ回路によりフィードバックゲインＧfbを変更した場合の出力コモンモード電圧Ｖcmoの状態を示すグラフである。
【図１４】本発明に係る実施例４の離散時間型増幅回路の構成を示す概略ブロック図である。
【図１５】本発明に係る実施例５の離散時間型増幅回路の構成を示す概略ブロック図である。
【図１６】本発明に係る実施例６のＡＤ変換器の構成を示す概略ブロック図である。
【図１７】実施例６のＡＤ変換器におけるＣＭＦＢ回路制御部の構成を示すブロックである。
【図１８】実施例６のＡＤ変換器におけるＣＭＦＢ回路制御部の動作を示すフローチャートである。
【図１９】従来の増幅回路の回路図である。
【図２０】ＣＭＦＢ回路を有する全差動型増幅回路を示す概略ブロック図である。
【符号の説明】
【０１１１】
１  差動増幅器
２  コモンモードフィードバック回路（ＣＭＦＢ回路）
３  演算増幅器
２０  コモンモードフィードバック回路（ＣＭＦＢ回路）
３０  コモンモードフィードバック回路（ＣＭＦＢ回路）
４０  コモンモードフィードバック回路（ＣＭＦＢ回路）
４１−１  ＣＭＦＢ部
４２  ＣＭＦＢ選択制御部
５０  コモンモードフィードバック回路（ＣＭＦＢ回路）
５１  離散時間型ＣＭＦＢ回路
５２  連続時間型ＣＭＦＢ回路
５３  ＣＭＦＢ選択制御部
６０  コモンモードフィードバック回路（ＣＭＦＢ回路）
６１  コンパレータ
６２  ディジタル・アナログ変換器（ＤＡＣ）
６３  ＣＭＦＢ回路制御部
６４  飽和状態検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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