(57)【要約】      （修正有）【課題】柱の上にストレージ電極を形成するとき、素子不良を防止し、かつ、処理過程を単純化することができる垂直チャネルを有する半導体素子の製造方法を提供すること。【解決手段】半導体素子の製造方法は、基板４００上に、ハードマスクパターン４０２を上に有する複数の柱Ｐを形成するステップと、柱Ｐが形成された基板４００の全体上に絶縁膜４１０を形成するステップと、柱Ｐが露出するまでハードマスクパターン４０２及び絶縁膜４１０に対して平坦化処理を行うステップと、露出した柱Ｐの上にストレージ電極を形成するステップとを含む。【選択図】図４Ｈ
2009010314.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ハードマスクパターンを上に有する複数の柱を形成するステップと、
前記柱が形成された前記基板全体の構造上に絶縁膜を形成するステップと、
前記柱が露出するまで前記ハードマスクパターン及び前記絶縁膜に対して平坦化処理を行うステップと、
露出した前記柱の上にストレージ電極を形成するステップとを含むことを特徴とする垂直チャネルを有する半導体素子の製造方法。
【請求項２】
前記柱を形成する前記ステップの後に、
前記柱の下部の外周面を取り囲むサラウンドゲート電極を形成するステップを更に含むことを特徴とする請求項１に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項３】
前記柱の下部の外周面が、
前記サラウンドゲート電極の厚さに対応する幅リセスされることを特徴とする請求項２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項４】
複数の前記柱が第1方向に沿って、複数の列を構成するように形成され、
前記柱を形成する前記ステップの後に、
前記第１方向に配列された前記柱の列間の前記基板内にビットライン用の不純物領域を形成するステップと、
前記第１方向に配列された前記柱の列間の前記基板内に形成された前記ビットライン用の不純物領域を貫通する、前記柱を取り囲み、かつ、前記第１方向に延びる埋め込みビットラインを画定する素子分離用トレンチを形成するステップとをさらに含むことを特徴とする請求項２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項５】
前記素子分離用トレンチを形成する前記ステップの後に、
前記サラウンドゲート電極と接続され、かつ、前記第１方向と交差する第２方向に延びるワードラインを形成するステップを更に含むことを特徴とする請求項４に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項６】
前記ハードマスクパターンが、窒化膜を含み、
前記絶縁膜が、酸化膜からなることを特徴とする請求項１に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項７】
前記平坦化処理が、
ＣＭＰ処理又はエッチング処理であることを特徴とする請求項１に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項８】
前記ＣＭＰ処理が、
前記絶縁膜と前記ハードマスクパターンとのエッチングレートの差がなく、
前記絶縁膜と前記柱とのエッチング選択比が高い条件の下で行われることを特徴とする請求項７に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項９】
前記平坦化処理が、
前記柱の上面が完全に露出するように行われることを特徴とする請求項７に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１０】
前記エッチング処理が、
前記絶縁膜対前記ハードマスクパターンのエッチングレートが１：１であり、
前記絶縁膜の前記柱に対するエッチング選択比が高い条件の下で行われることを特徴とする請求項７に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１１】
前記ストレージ電極を形成する前記ステップの前に、
露出した前記柱の上部に不純物注入を行うステップを更に含むことを特徴とする請求項１に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１２】
第１方向及び該第１方向と交差する第２方向に配列される複数のハードマスクパターンが形成された基板を提供するステップと、
前記ハードマスクパターンをエッチングマスクとして、前記基板をエッチングして柱の上部を形成するステップと、
前記柱の上部の側壁にスペーサを形成するステップと、
前記ハードマスクパターン及び前記スペーサをエッチングマスクとして、前記基板をエッチングして、前記柱の上部と一体に連結される前記柱の下部を形成することによって、前記第１方向及び前記第２方向に配列される複数の前記柱を形成するステップと、
前記スペーサをエッチングバリアとして、前記柱の下部の側壁をリセスするステップと、
リセスされた前記柱の下部の外周面を取り囲むサラウンドゲート電極を形成するステップと、
前記第１方向に配列される前記柱の列間の前記基板内にビットライン用の不純物領域を形成するステップと、
前記第１方向に配列される前記柱の列間の前記基板内に形成された前記ビットライン用の不純物領域を貫通するトレンチを形成して、前記柱を取り囲み、かつ、前記第１方向に延びる埋め込みビットラインを画定するステップと、
前記サラウンドゲート電極と接続され、かつ、前記第２方向に延びるワードラインを形成するステップと、
前記ワードラインが形成された前記基板全体の構造上に第４絶縁膜を形成するステップと、
前記柱の上面が露出するまで前記第４絶縁膜に対する平坦化処理を行うステップと、
露出した前記柱の上にストレージ電極を形成するステップとを含むことを特徴とする垂直チャネルを有する半導体素子の製造方法。
【請求項１３】
前記ハードマスクパターンと前記柱の上部との間にパッド酸化膜が介在することを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１４】
前記ハードマスクパターンの高さが２０００Åであり、
前記柱の上部の高さが１１００Åであることを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１５】
前記サラウンドゲート電極を形成する前記ステップが、
リセスする前記ステップの後に露出する前記基板の表面に第１絶縁膜を形成するステップと、
前記第１絶縁膜が形成された基板全体の構造上にゲート電極用導電膜を形成するステップと、
前記第１絶縁膜が露出するまで前記ゲート電極用導電膜をエッチングするステップとを含むことを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１６】
前記ワードラインを形成する前記ステップが、
前記埋め込みビットラインが形成された前記基板全体の構造上に前記素子分離用トレンチを埋め込む第３絶縁膜を形成するステップと、
前記サラウンドゲート電極の一部が露出するまで前記第３絶縁膜をエッチングするステップと、
前記第３絶縁膜に対してエッチングが行われた前記基板全体の構造上にワードライン用導電膜を形成するステップと、
前記柱の上面から所定距離降下した地点まで前記ワードライン用導電膜をエッチングするステップとを含むことを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１７】
前記ハードマスクパターンが、窒化膜を含み、
前記スペーサが、酸化膜及び窒化膜を含み、
前記第４絶縁膜が、酸化膜を含むことを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１８】
前記第４絶縁膜が、ＳＯＤ膜、ＢＰＳＧ膜、又はＨＤＰ膜からなることを特徴とする請求項１７に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項１９】
前記平坦化処理が、ＣＭＰ処理又はエッチング処理であることを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項２０】
前記ＣＭＰ処理が、
前記第４絶縁膜と前記ハードマスクパターンとのエッチングレートの差がなく、
前記第４絶縁膜の前記柱に対するエッチング選択比が高い条件の下で行われることを特徴とする請求項１９に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項２１】
前記ＣＭＰ処理が、
前記柱の上面が完全に露出するように行われることを特徴とする請求項１９に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項２２】
前記エッチング処理が、
前記第４絶縁膜対前記ハードマスクパターンのエッチングレートが１：１であり、
前記第４絶縁膜の前記柱に対するエッチング選択比が高い条件の下で行われることを特徴とする請求項１９に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項２３】
前記エッチング処理が、
前記柱の上面が完全に露出するように行われることを特徴とする請求項１９に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項２４】
前記ストレージ電極を形成する前記ステップの前に、
露出した前記柱の上部に不純物注入を行うステップを更に含むことを特徴とする請求項１２に記載の垂直チャネルを有する半導体素子の製造方法。
【請求項２５】
ハードマスクパターンを有する基板を提供するステップと、
前記ハードマスクパターンをエッチングマスクとして、前記基板をエッチングして、第1方向に沿って、複数の列を構成するように柱の上部を形成するステップと、
前記柱の上部の側壁にスペーサを形成するステップと、
前記ハードマスクパターン及び前記スペーサをエッチングマスクとして、前記基板をエッチングして、前記柱の上部と一体に連結される前記柱の下部を形成するステップと、
前記スペーサをエッチングバリアとして、前記柱の下部の側壁をリセスするステップと、
リセスされた前記柱の下部の外周面を取り囲むサラウンドゲート電極を形成するステップと、
前記第１方向に配列される前記柱の列間の基板内にビットライン用の不純物領域を形成するステップと、
前記第１方向に配列される前記柱の列間の前記基板内に形成された前記ビットライン用の不純物領域を貫通するトレンチを形成して、前記柱を取り囲み、かつ、前記第１方向に延びる埋め込みビットラインを画定するステップと、
前記サラウンドゲート電極と接続され、かつ、前記第１方向と交差する第２方向に延びるワードラインを形成するステップと、
前記ワードラインが形成された前記基板全体の構造上に第４絶縁膜を形成するステップと、
前記柱の上面が露出するまで前記第４絶縁膜に対する平坦化処理を行うステップと、
露出した前記柱の上にストレージ電極を形成するステップとを含むことを特徴とする垂直チャネルを有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、特に、垂直チャネルを有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度の向上に伴って、トランジスタのチャネル長が益々短くなっている。しかし、このようなトランジスタのチャネル長の短縮は、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）現象、ホットキャリア効果、及びパンチスルーのような短チャネル効果を招く問題がある。このような問題を解決するために、接合領域の深さを減少させる方法、又はトランジスタのチャネル領域にリセスを形成して相対的にチャネル長を増大させる方法など多様な方法が提案されている。
【０００３】
しかし、半導体メモリ素子、特に、ＤＲＡＭの集積密度がギガビットに迫るに伴って、より小サイズのトランジスタの製造が要求されている。すなわち、ギガビット級ＤＲＡＭ素子のトランジスタは、８Ｆ２（Ｆ：ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）以下の素子面積を要求しており、更には、４Ｆ２程度の素子面積をも要求している。したがって、ゲート電極が半導体基板上に形成され、ゲート電極の両側に接合領域が形成される現在の平面トランジスタ構造では、チャネル長を短縮しても要求される素子面積を満たすのは難しい。
【０００４】
上記の問題を解決するために、垂直チャネルトランジスタ構造が提案された。この構造は、韓国特許第６１８８７５号、韓国特許第７２３５２７号などに多様な形態で開示されている。
【０００５】
図１は、従来技術に係る垂直チャネルを採用した半導体素子を説明するための斜視図であり、図２は、図１の半導体素子のレイアウトを示す平面図である。
【０００６】
図１及び図２に示すように、基板１００上には、基板１００と同じ物質からなり、かつ、第１方向Ｘ−Ｘ’及び第１方向Ｘ−Ｘ’と交差する第２方向Ｙ−Ｙ’に配列される複数の柱Ｐが形成されている。このような柱Ｐは、ハードマスクパターン（図示せず）を用いた基板１００のエッチングによって形成される。
【０００７】
このとき、単位セル領域Ｃの一辺は、ハードマスクパターンの第１方向のピッチである２Ｆのフィーチャ・サイズを有し、他辺は、ハードマスクパターンの第２方向のピッチである２Ｆのフィーチャ・サイズを有する。その結果、四角形の単位セル領域Ｃのフィーチャ・サイズで表わされる面積は４Ｆ２となる。ハードマスクパターンが平面の四角形状であっても、エッチングなどによって、柱Ｐは実質的に円筒状に形成される。
【０００８】
第１方向に配列される柱Ｐの間の基板１００内には、柱Ｐを取り囲み、かつ、第１方向に延びるビットライン１０１が形成される。このビットライン１０１は、素子分離用のトレンチＴによって互いに分離される。
【０００９】
柱Ｐの外周面には、柱Ｐを取り囲むサラウンドゲート電極（図示せず）と、このサラウンドゲート電極に電気的に接続され、かつ、第２方向に延びるワードライン１０２とが形成される。
【００１０】
柱Ｐの上にはストレージ電極１０４が形成される。このとき、柱Ｐとストレージ電極１０４との間にはコンタクトプラグ１０３が介在する。
【００１１】
このような半導体素子を製造するとき、チャネルが基板表面に対して垂直方向に形成されるため、素子の面積にかかわらずチャネル長を増大させることができ、短チャネル効果を防止することができる。また、ゲート電極が柱Ｐの外周面を取り囲む形で形成されるため、トランジスタのチャネル幅が増大してトランジスタの動作電流を改善することができる。
【００１２】
しかし、柱Ｐの上にコンタクトプラグ１０３及びストレージ電極１０４を形成する過程で処理上の問題が発生して素子不良を引き起こす。これについては、図３Ａ〜図３Ｄを参照して詳細に説明する。
【００１３】
図３Ａ〜図３Ｄは、従来技術に係る垂直チャネルを採用した半導体素子の製造方法を説明するための断面図である。特に、これらの図面は、図１及び図２の第２方向に沿った断面図、すなわち、Ｙ−Ｙ’断面図として示されており、したがって、図１及び図２と同一又は類似する部分は同じ図面符号で表されている。また、これらの図面は、柱の上のコンタクトプラグ及びストレージ電極の形成過程における問題を説明するためのものであって、関連しない部分についてはその詳細な説明を省略する。
【００１４】
まず、図３Ａに示すように、第１方向及び該第１方向と交差する第２方向に配列される複数の柱Ｐを有する基板３００と、この柱Ｐ上に形成されたハードマスクパターン３０５と、第１方向に配列される柱Ｐの間の基板３００内に形成された、柱Ｐを取り囲み、かつ、第１方向に延び、かつ、素子分離用トレンチＴによって互いに分離されるビットライン３０１と、素子分離用トレンチＴの一部を埋め込む第１絶縁膜３０３と、柱Ｐの下部の外周面を取り囲むサラウンドゲート電極３０４と、該サラウンドゲート電極３０４に電気的に接続され、かつ、第２方向に延びるワードライン３０２とが形成された基板構造物を提供する。
【００１５】
次に、図３Ｂに示すように、上記の基板構造物の全体上に第２絶縁膜３０６を形成した後、ハードマスクパターン３０５が露出するまでＣＭＰなどの平坦化処理を行う。
【００１６】
次に、図３Ｃに示すように、露出したハードマスクパターン３０５を選択的に除去して、柱Ｐの表面を露出させる開口部３０７を形成する。このとき、ハードマスクパターン３０５は、一般的に窒化膜からなるので、ハードマスクパターン３０５の除去は、リン酸を用いたウェットエッチングによって行われる。
【００１７】
図面には示していないが、ハードマスクパターン３０５の側壁及び下部には各々酸化膜からなるスペーサ及びパッド膜が既に形成されている。したがって、ハードマスクパターン３０５を除去した後、更にスペーサ及びパッド膜を除去して柱Ｐの表面を露出させる。
【００１８】
次に、図３Ｄに示すように、開口部３０７内にプラグ物質を埋め込むことによって、柱Ｐと電気的に接続されるコンタクトプラグ３０８を形成する。
【００１９】
続いて、コンタクトプラグ３０８上にストレージ電極（図示せず）を形成する。
【００２０】
しかし、図３Ｃにおいて、ハードマスクパターン３０５の除去は、リン酸を用いたウェットエッチングによって行われるのが一般的であるため、側壁の酸化膜からなるスペーサが損傷する可能性が大きくなる。このように側壁スペーサが損傷する場合は、後続の処理によってスペーサ及びパッド膜を除去するとき、第２絶縁膜３０６に対する損傷が更に発生し、これによって、ワードライン３０２及び／又はサラウンドゲート電極３０４と後続の処理によって形成されるコンタクトプラグ３０８との間の電気的短絡が発生して、素子不良を引き起こす可能性が大きくなる。
【００２１】
また、このようにハードマスクパターン３０５を除去した後、その空間にコンタクトプラグ３０８を形成し、そしてストレージ電極を形成する一連の処理は、半導体素子の製造過程を構造的に複雑にしてしまうという問題もある。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、柱の上にストレージ電極を形成するとき、素子不良を防止し、かつ、処理過程を単純化することができる、垂直チャネルを有する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、本発明に係る垂直チャネルを有する半導体素子の製造方法は、基板上に、ハードマスクパターンを上に有する複数の柱を形成するステップと、前記柱が形成された前記基板全体の構造上に絶縁膜を形成するステップと、前記柱が露出するまで前記ハードマスクパターン及び前記絶縁膜に対して平坦化処理を行うステップと、露出した前記柱の上にストレージ電極を形成するステップとを含む。
【００２４】
また、本発明に係る垂直チャネルを有する半導体素子の製造方法は、第１方向及び該第１方向と交差する第２方向に配列される複数のハードマスクパターンが形成された基板を提供するステップと、前記ハードマスクパターンをエッチングマスクとして、前記基板をエッチングして柱の上部を形成するステップと、前記柱の上部の側壁にスペーサを形成するステップと、前記ハードマスクパターン及び前記スペーサをエッチングマスクとして、前記基板をエッチングして前記柱の上部と一体に連結される前記柱の下部を形成することによって、前記第１方向及び前記第２方向に配列される複数の前記柱を形成するステップと、前記スペーサをエッチングバリアとして、前記柱の下部の側壁をリセスするステップと、リセスされた前記柱の下部の外周面を取り囲むサラウンドゲート電極を形成するステップと、前記第１方向に配列される前記柱の列間の前記基板内にビットライン用の不純物領域を形成するステップと、前記第１方向に配列される前記柱の列間の前記基板内に形成された前記ビットライン用の不純物領域を貫通する素子分離用トレンチを形成して、前記柱を取り囲み、かつ、前記第１方向に延びる埋め込みビットラインを画定するステップと、前記サラウンドゲート電極と接続され、かつ、前記第２方向に延びるワードラインを形成するステップと、前記ワードラインが形成された前記基板全体の構造上に第４絶縁膜を形成するステップと、前記柱の上面が露出するまで前記第４絶縁膜に対する平坦化処理を行うステップと、露出した前記柱の上にストレージ電極を形成するステップとを含む。
【００２５】
更に、本発明に係る垂直チャネルを有する半導体素子の製造方法は、ハードマスクパターンを有する基板を提供するステップと、前記ハードマスクパターンをエッチングマスクとして、前記基板をエッチングして、第1方向に沿って、複数の列を構成するように柱の上部を形成するステップと、前記柱の上部の側壁にスペーサを形成するステップと、前記ハードマスクパターン及び前記スペーサをエッチングマスクとして、前記基板をエッチングして前記柱の上部と一体に連結される前記柱の下部を形成するステップと、前記スペーサをエッチングバリアとして、前記柱の下部の側壁をリセスするステップと、リセスされた前記柱の下部の外周面を取り囲むサラウンドゲート電極を形成するステップと、前記第１方向に配列される前記柱の列間の基板内にビットライン用の不純物領域を形成するステップと、前記第１方向に配列される前記柱の列間の前記基板内に形成された前記ビットライン用の不純物領域を貫通するトレンチを形成して、前記柱を取り囲み、かつ、前記第１方向に延びる埋め込みビットラインを画定するステップと、前記サラウンドゲート電極と接続され、かつ、前記第１方向と交差する第２方向に延びるワードラインを形成するステップと、前記ワードラインが形成された前記基板全体の構造上に第４絶縁膜を形成するステップと、前記柱の上面が露出するまで前記第４絶縁膜に対する平坦化処理を行うステップと、露出した前記柱の上にストレージ電極を形成するステップとを含む。
【発明の効果】
【００２６】
本発明に係る垂直チャネルを有する半導体素子の製造方法によれば、柱の上にストレージ電極を形成するとき、コンタクトプラグを形成せずに柱の上にストレージ電極を直接形成するので、処理過程を単純化することができるという効果がある。更に、ハードマスクパターン、パッド酸化膜などを除去するときに発生し得る絶縁膜の損傷によってワードラインとストレージ電極とが電気的に短絡する現象を根本的に防止するので、素子不良を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００２８】
図４Ａ〜図４Ｉは、本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。これらの図面は、第２方向、即ち、図１及び図２に示されたＹ−Ｙ’方向に沿った半導体素子の断面図である。
【００２９】
まず、図４Ａに示すように、基板４００上に第１方向及び該第１方向と交差する第２方向に配列される複数のハードマスクパターン４０２を形成する。このとき、ハードマスクパターン４０２の下にはパッド酸化膜４０１が介在する。ハードマスクパターン４０２は、窒化膜からなることができ、その厚さは２０００Å程度が好ましい。
【００３０】
続いて、ハードマスクパターン４０２をエッチングマスクとして、基板４００を所定深さだけエッチングして、柱の上部４００Ａを形成する。柱の上部４００Ａは、後続する不純物注入によってソース領域になり得、それによって、後続の処理によって形成されるストレージ電極と接続することができる。ここで、柱の上部４００Ａは、後続の平坦化処理（図４Ｉ参照）によって部分的に除去されると予想されるので、その高さを所望の最終結果より相対的に高くすることが好ましい。一実施の形態では、柱の上部４００Ａは、１１００Å程度の初期高さを有するように形成される。
【００３１】
次に、図４Ｂに示すように、柱の上部４００Ａが形成された半導体基板の全面にスペーサ用の物質膜を形成し、その後、このスペーサ用の物質膜をエッチバックして、ハードマスクパターン４０２及び柱の上部４００Ａの側壁にスペーサ４０３を形成する。スペーサ４０３は、酸化膜及び窒化膜が積層された構造からなることができる。
【００３２】
続いて、ハードマスクパターン４０２及びスペーサ４０３をエッチングマスクとして、基板４００をさらに所定深さだけエッチングして、柱の上部４００Ａと一体に連結される柱の下部４００Ｂを形成する。柱の下部４００Ｂは、チャネル領域になり得る。
【００３３】
以上の処理の結果、柱の下部４００Ｂ及び柱の上部４００Ａからなる、活性領域としての柱Ｐが形成される。柱Ｐは、第１方向及び該第１方向とほぼ直交する第２方向に複数配列される。ハードマスクパターン４０２が平面の四角形状であっても、エッチングなどが行われることによって、柱Ｐは実質的に円筒状に形成され得る。
【００３４】
次に、図４Ｃに示すように、ハードマスクパターン４０２及びスペーサ４０３をエッチングバリアとして、柱の下部４００Ｂの側壁を所定幅Ａだけ等方性エッチングしてリセスする。このとき、柱の下部４００Ｂの、リセスされた幅Ａは、次に形成されるサラウンドゲート電極の予定の厚さに対応する。
【００３５】
次に、図４Ｄに示すように、露出している基板４００の表面に第１絶縁膜４０４を形成する。第１絶縁膜４０４はゲート絶縁膜であり得る。
【００３６】
続いて、第１絶縁膜４０４が形成された半導体基板の全体上にゲート電極用の導電膜（例えば、ポリシリコン膜）を形成し、その後、第１絶縁膜４０４が露出するまでゲート電極用の導電膜をエッチバックして、柱の下部４００Ｂの外周面を取り囲むサラウンドゲート電極４０５を形成する。
【００３７】
次に、図４Ｅに示すように、第１方向に配列された柱Ｐの列の間の基板４００内にビットライン用の不純物をドーピングして、後にビットラインとなる不純物領域４０６を形成する。このとき、ビットラインの不純物はｎ型不純物であり得る。
【００３８】
次に、図４Ｆに示すように、不純物領域４０６が形成された半導体基板の全体上に第２絶縁膜４０７を形成し、その後、第２絶縁膜４０７を平坦化する。
【００３９】
続いて、平坦化された第２絶縁膜４０７上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして、第２絶縁膜４０７をエッチングして基板４００を露出させた後、露出した基板４００をさらに所定深さだけエッチングする。その結果、第１方向に配列される柱Ｐの列の間の基板４００内に、該第１方向に延びる素子分離用トレンチＴが形成される。素子分離用トレンチＴは、ビットラインの不純物領域４０６を貫通する程度の深さに形成され、それによって、柱Ｐを取り囲み、かつ、第１方向に延びる埋め込みビットライン４０６Ａが画定される。このとき、素子分離用トレンチＴの幅は、第１方向に配列される柱Ｐの列間隔以下になる。
【００４０】
次に、図４Ｇに示すように、素子分離用トレンチＴが形成された半導体基板の全体上に素子分離用トレンチＴを埋め込む第３絶縁膜４０８を形成した後、サラウンドゲート電極４０５の上部が露出するまで第３絶縁膜４０８及び第２絶縁膜４０７をエッチバックして除去する。本実施の形態では、第２絶縁膜４０７が残留する状態で第３絶縁膜４０８を形成したが、第３絶縁膜４０８の形成前に第２絶縁膜４０７を除去しても差し支えない。
【００４１】
続いて、以上の処理が行われた基板の全体上にワードライン用の導電膜を形成し、その後、柱の上部４００Ａの最上面から所定の深さ降下した地点までワードライン用の導電膜をエッチバックしてワードライン４０９を形成する。このとき、ワードライン４０９は、第２方向に延び、かつ、サラウンドゲート電極４０５と電気的に接続される。
【００４２】
次に、図４Ｈに示すように、上記各処理が行われた半導体基板の全体上に、柱Ｐ間の絶縁のために第４絶縁膜４１０を形成する。第４絶縁膜４１０は、酸化膜からなるのが好ましく、特に、ギャップフィル特性に優れたＳＯＤ膜、ＢＰＳＧ膜又はＨＤＰ膜からなるのがより好ましい。
【００４３】
図示されているように、柱の上部４００Ａ上に形成された層（パッド酸化膜４０１、ハードマスクパターン４０２、スペーサ４０３及び第４絶縁膜４１０）は、全部窒化膜、酸化膜などの絶縁膜からなっている。
【００４４】
次に、図４Ｉに示すように、柱の上部４００Ａが露出するまで平坦化処理を行う。平坦化処理は、酸化膜と窒化膜とのエッチングレートの差がなく、絶縁膜の柱（基板４００の一部）に対するエッチング選択比が高い条件の下でＣＭＰによって行うことができ、特に、ＣＭＰのとき、柱の上部４００Ａの上面が完全に露出するように十分に研磨を行うのが好ましい。
【００４５】
一実施形態では、平坦化処理は、酸化膜対窒化膜のエッチングレートが実質的に１：１であり、絶縁膜の基板４００に対するエッチング選択比が高い（１より大きい）条件の下でエッチバックによって行うことができ、特に、エッチバックのとき、柱の上部４００Ａの上面が完全に露出するように十分にエッチングを行うのが好ましい。
【００４６】
続いて、図示してはいないが、露出した柱の上部４００Ａ上に直接接続されるストレージ電極を形成する。すなわち、柱の上部４００Ａがストレージ電極のコンタクトプラグとしての役割をするようになる。ストレージ電極の形成前にはコンタクト抵抗を低減させるために、柱の上部４００Ａに不純物注入を更に行うこともできる。
【００４７】
このような本発明の実施形態によると、コンタクトプラグを形成せずに柱上に直接ストレージ電極を形成するので、処理過程を単純化することができる。更に、ハードマスクパターン、パッド酸化膜などを除去するときに発生し得る絶縁膜の損傷によってワードラインとストレージ電極とが電気的に短絡する現象を根本的に防止するので、素子不良を改善することができる。
【００４８】
即ち、本発明に係る垂直チャネルを有する半導体素子の製造方法によれば、柱の上にストレージ電極を形成するとき、素子不良を防止し、かつ、処理過程を単純化することができるという効果がある。
【００４９】
以上、本発明は、特定の実施形態に関して説明されたが、本発明は決して上記で説明した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５０】
【図１】従来技術に係る垂直チャネルを採用した半導体素子を説明するための斜視図である。
【図２】図１の半導体素子のレイアウトを示す平面図である。
【図３Ａ】従来技術に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図３Ｂ】従来技術に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図３Ｃ】従来技術に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図３Ｄ】従来技術に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ａ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｂ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｃ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｄ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｅ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｆ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｇ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｈ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【図４Ｉ】本発明の一実施形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００５１】
４００        基板
４０１        パッド酸化膜
４０２        ハードマスクパターン
４０３        スペーサ
４０４        第１絶縁膜
４０５        サラウンドゲート電極
４０６Ａ      埋め込みビットライン
４０７        第２絶縁膜
４０８        第３絶縁膜
４０９        ワードライン
４１０        第４絶縁膜
Ｐ            柱
Ｔ            素子分離用トレンチ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
2009010314.tif 000010
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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