(57)【要約】【課題】ギャップフィル工程を容易に行うこと。【解決手段】半導体基板上にトンネル絶縁膜、第1の導電膜及び素子分離マスクパターンを形成する。素子分離マスクパターンに沿って第1の導電膜及びトンネル絶縁膜をパターニングし、半導体基板にトレンチを形成する。トレンチを第1の絶縁膜で満たす。第1の導電膜が露出されるように平坦化工程を行う。第1の絶縁膜の高さを下げる。第1の絶縁膜の上部の第1の導電膜間を第2の絶縁膜で満たす段階を含むフラッシュメモリ素子の製造方法。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜、第1の導電膜及び素子分離マスクパターンを形成する段階;
前記素子分離マスクパターンに沿って前記第1の導電膜及び前記トンネル絶縁膜をパターニングし、前記半導体基板にトレンチを形成する段階;
前記トレンチを第1の絶縁膜で満たす段階;
前記第1の導電膜が露出されるように平坦化工程を行う段階;
前記第1の絶縁膜の高さを下げる段階;及び
前記第1の絶縁膜の上部の前記第1の導電膜の間を第2の絶縁膜で満たす段階を含むフラッシュメモリ素子の製造方法。
【請求項２】
さらに、前記第2の絶縁膜で満たす段階後に、
エッチング工程を実施して前記第2の絶縁膜の高さを下げる段階;
前記第2の絶縁膜及び前記第1の導電膜の表面に沿って誘電体膜を形成する段階;及び
前記誘電体膜の上部に第2の導電膜を形成する段階を含む請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項３】
さらに、前記トレンチを前記第1の絶縁膜で満たす前に、前記トレンチの表面に沿って第3の絶縁膜を形成する段階を含む請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第3の絶縁膜は、前記第1の絶縁膜とエッチング選択比が異なる酸化膜で形成する請求項3に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記素子分離マスクパターンは、HDP(high density plasma)酸化膜で形成する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第1の絶縁膜は、スピンコーティング(spin coating)方法で形成するか、または流動性(flowable)膜で形成する請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記流動性(flowable)膜は、SOG(spin on glass)膜で形成する請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記平坦化工程は、化学的機械的研磨(CMP)工程で行う請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記化学的機械的研磨(CMP)工程は、前記第1の導電膜より前記第1の絶縁膜のエッチング選択比が高いスラリー(slurry)を用いて行う請求項8に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記スラリーは、中性または酸性である請求項9に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記スラリーに含まれた研磨剤は、セリア(CeO2)が含まれた請求項10に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記研磨剤は、前記スラリーの1％を超えないように含有する請求項11に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記第1の絶縁膜の高さを下げる段階は、
前記第1の絶縁膜の上部が前記半導体基板の活性領域の上部より1Å〜500Åだけ低くなるようにする請求項1に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記第2の絶縁膜は、HDP酸化膜またはO3-TEOS膜で形成する請求項1に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、フローティングゲートの損傷を防止しながら素子分離膜形成を容易に行うフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の集積度が増加するにつれて半導体素子を構成する素子のサイズ及び間隔が減少している。フラッシュメモリ素子を例として説明すれば、次の通りである。
【０００３】
フラッシュメモリ素子に含まれるメモリセルは、半導体基板上にトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されて形成される。ナンドフラッシュメモリ素子の場合、データが格納されるメモリセルアレイを含む。メモリセルアレイは、多数のストリング(string)を含む。ストリングそれぞれは、多数のメモリセルとセレクトトランジスタ(select transistor)を含む。多数のメモリセルは、ストリング内で直列に連結されており、セレクトトランジスタはストリングの両端に形成される。
【０００４】
上述したストリングは、素子分離膜によりそれぞれ隔離されるが、素子分離膜を形成するためには、素子分離領域を区分し得るトレンチを形成し、トレンチの内部を素子分離膜で満たす。トレンチを形成するためには、フローティング用導電膜の上部に素子分離マスクパターンを形成し、素子分離マスクパターンに沿ってエッチング工程を実施してトレンチを形成する。この時、素子分離マスクパターンとして窒化膜を主に用いる。窒化膜は、ポリシリコン膜で形成された導電膜と反応しやすいため形成が容易であり、導電膜とのエッチング選択比の差が大きいため素子分離マスクパターンとして用いられてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、後続の窒化膜を除去する工程時に湿式エッチング溶液としてリン酸を用いるが、素子分離マスクパターンを除去するエッチング工程時に、フローティングゲート用導電膜の表面が損傷を受けることがあり、半導体素子の電気的特性の低下をもたらすことがある。
【０００６】
本発明の目的は、素子分離マスク膜として窒化膜の代わりに酸化膜を用いることにより、エッチング工程時にフローティングゲートの表面の損傷を減らすことができ、素子分離膜の形成工程を分けて行うことにより、トレンチの縦横比を下げることができ、これにより、ギャップフィル工程を容易に行うことができる。
【課題を解決するための手段】
【０００７】
本発明の実施例によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル絶縁膜、第1の導電膜及び素子分離マスクパターンを形成する。素子分離マスクパターンに沿って第1の導電膜及びトンネル絶縁膜をパターニングし、半導体基板にトレンチを形成する。トレンチを第1の絶縁膜で満たす。第1の導電膜が露出されるように平坦化工程を行う。第1の絶縁膜の高さを下げる。第1の絶縁膜の上部の第1の導電膜間を第2の絶縁膜で満たす段階を含むフラッシュメモリ素子の製造方法である。
【０００８】
第2の絶縁膜で満たす段階後に、エッチング工程を実施して第2の絶縁膜の高さを下げ、第2の絶縁膜及び第1の導電膜の表面に沿って誘電体膜を形成し、誘電体膜の上部に第2の導電膜を形成する段階をさらに含む。
【０００９】
トレンチを第1の絶縁膜で満たす前に、トレンチの表面に沿って第3の絶縁膜を形成する段階をさらに含み、この時、第3の絶縁膜は、第1の絶縁膜とエッチング選択比が異なる酸化膜で形成する。そして、素子分離マスクパターンはHDP(high density plasma)酸化膜で形成する。
【００１０】
第1の絶縁膜は、スピンコーティング(spin coating)方法で形成するか、または流動性(flowable)膜で形成する。流動性膜は、SOG(spin on glass)膜で形成する。
【００１１】
平坦化工程は、化学的機械的研磨(CMP)工程で実施し、化学的機械的研磨(CMP)工程は、第1の導電膜より第1の絶縁膜のエッチング選択比が高いスラリー(slurry)を用いて行う。この時、スラリーは中性または酸性である。
【００１２】
スラリーに含まれた研磨剤は、セリア(CeO2)が含まれた研磨剤を用い、研磨剤はスラリーの1％を超えないように含有する。
【００１３】
第1の絶縁膜の高さを下げる段階は、第1の絶縁膜の上部が半導体基板の活性領域の上部より1Å〜500Åだけ低くなるようにし、第2の絶縁膜は、HDP酸化膜またはO3-TEOS膜で形成する。
【発明の効果】
【００１４】
本発明は、素子分離マスク膜として窒化膜の代わりに酸化膜を用いることにより、エッチング工程時にフローティングゲートの表面損傷を減らすことができ、素子分離膜の形成工程を分けて行うことにより、トレンチの縦横比を下げることができる。これにより、ギャップフィル工程を容易に行うことができ、フローティングゲートの厚さを増加させることができるため、カップリング比を増加させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１６】
図１〜図７は、本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１７】
図１に示すように、半導体基板100上にトンネル絶縁膜102及びフローティングゲート用の第1の導電膜104を順次積層する。トンネル絶縁膜102は酸化膜で形成することが望ましく、第1の導電膜104はポリシリコン膜で形成することが望ましい。
【００１８】
また、第1の導電膜104の上部に素子分離マスク膜106を形成することができる。素子分離マスク膜106は酸化膜で形成することが望ましい。素子分離マスク膜106は一般に窒化膜を用いたが、後続のエッチング工程時にフローティングゲート用の第1の導電膜104の表面損傷を減らすために酸化膜で形成することが望ましい。例えば、素子分離マスク膜106は、膜質が緻密なHDP(high density plasma)酸化膜で形成することができる。次いで、素子分離マスク膜106の上部に素子分離領域が開放されたハードマスクパターン108を形成する。
【００１９】
図２に示すように、ハードマスクパターン(図１の108)に沿ってエッチング工程を実施して素子分離マスク膜106、第1の導電膜104及びトンネル絶縁膜102を順次パターニングし、露出された半導体基板100をエッチングしてトレンチ109を形成する。
【００２０】
次いで、ハードマスクパターン(図１の108)を除去し、トレンチ109が含まれた半導体基板100に酸化工程を実施してトレンチ109、トンネル絶縁膜102、第1の導電膜104及び素子分離マスク膜106の表面に沿って酸化膜の第1の絶縁膜110を形成する。
【００２１】
図３に示すように、第1の絶縁膜110の上部に素子分離膜用の第2の絶縁膜112を形成するが、トレンチ109の内部を十分に満たすことができるように素子分離マスク膜106の上部の第1の絶縁膜110が全て覆われるように形成することが望ましい。
【００２２】
第2の絶縁膜112は、スピンコーティング(spin coating)方法で形成するか、または流動性(flowable)膜で形成することが望ましい。例えば、第2の絶縁膜112は、流動性のSOG(spin on glass)膜で形成することができる。これにより、トレンチ109の底面部にボイド(void)の発生を防止することができる。
【００２３】
図４に示すように、第2の絶縁膜112の一部及び第1の導電膜104が露出されるように平坦化工程を行う。平坦化工程は、化学的機械的研磨(chemical mechanical polishing; CMP)工程で行うことができる。
【００２４】
特に、化学的機械的研磨(CMP)工程は、第1の導電膜104より第2の絶縁膜112のエッチング選択比が高いスラリーを用いて行う。このために、化学的機械的研磨(CMP)工程は、中性または酸性(例えば、3PH〜8PHの濃度)のスラリー(slurry)を用いることが望ましい。これは、塩基性のスラリーは酸化膜だけでなく、導電膜に対するエッチング選択比が高いため、化学的機械的研磨(CMP)工程時に、第1の導電膜104を露出させながら研磨工程を停止させるのが困難であり得る。このように、第1の導電膜104と第2の絶縁膜112及び第1の絶縁膜110の上部を平坦にするためには、上述したように、中性または酸性のスラリーを用いて化学的機械的研磨(CMP)工程を行うことが望ましい。
【００２５】
より具体的に説明すれば、スラリー内に含まれた研磨剤(abrasive)は、セリア(CeO2)が含まれた研磨剤を用いることができ、研磨剤は全体スラリーの1％を超えないように含有することが望ましい。
【００２６】
これにより、第2の絶縁膜112は、第1の導電膜104を境界にして素子分離膜になる。このように、従来は、第1の導電膜104の上部にバッファ膜と窒化膜を積層して形成したため、後続の工程時にトレンチ(図３の109)の縦横比が高かったが、本発明では窒化膜を形成しないため、後続の工程時にトレンチ(図３の109)の縦横比を下げることができる。
【００２７】
図５に示すように、エッチング工程を実施して第2の絶縁膜112の高さを下げる。第2の絶縁膜112の高さを下げる理由は、流動性膜で形成された第2の絶縁膜112より密度がさらに高い膜でトレンチ(図３の109)を満たすためである。
【００２８】
第2の絶縁膜112は、絶縁特性を向上させるために、後続の素子分離膜の形成工程時にギャップフィルが困難でない程度の高さになるようにする。このために、第2の絶縁膜112の高さは、トンネル絶縁膜102と同一または低いようにすることが望ましい。例えば、第2の絶縁膜112の上部が半導体基板100の活性領域の上部より1Å〜500Åだけ低くなるようにエッチング工程を行うことができる。
【００２９】
望ましくは、第1の絶縁膜110より第2の絶縁膜112のエッチング選択比が高いエッチング工程を行う。これにより、第2の絶縁膜112をトンネル絶縁膜102より低い高さにエッチングしても、トンネル絶縁膜102が第1の絶縁膜110により損傷しない。
【００３０】
図６に示すように、第2の絶縁膜112の上部に素子分離膜用の第3の絶縁膜114を形成する。第3の絶縁膜114は、HDP酸化膜またはO3-TEOS(O3tetra ethyl ortho silicate)膜で形成することができる。
【００３１】
この時、従来のような窒化膜がなく、第2の絶縁膜112の形成によりトレンチ(図３の109)の縦横比(aspect ratio)が減少したため、第3の絶縁膜114をボイド(void)なしに容易に形成することができる。さらに素子分離マスク膜106が除去された状態であるため、縦横比がさらに低くなる。次いで、第1の導電膜104の上部が露出されるように平坦化工程を行う。平坦化工程は、例えば、化学的機械的研磨(CMP)工程で行うことができる。
【００３２】
図７に示すように、第3の絶縁膜114のEFH(effective field oxide height)調節のためのエッチング工程を実施して第3の絶縁膜114の高さを下げる。この時、第1の導電膜104の側壁に形成された第1の絶縁膜110も同時に除去されることができる。次いで、素子分離膜用の第3の絶縁膜114及び第1の導電膜104の表面に沿って誘電体膜116を形成し、誘電体膜116の上部にコントロールゲート用の第2の導電膜118を形成する。
【００３３】
上述した技術により、素子分離膜を分けて行うことにより、トレンチ109の縦横比を減少させることができ、これにより素子分離膜にボイドの発生を防止することができる。また、素子分離マスク膜として窒化膜の代わりに酸化膜を用いるため、窒化膜の湿式エッチング工程に用いられるリン酸によるフローティングゲートの表面損傷を防止することができ、フラッシュメモリ素子の電気的特性を改善することができる。
【００３４】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００３５】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、フローティングゲートの損傷を防止しながら素子分離膜形成を容易に行うフラッシュメモリ素子の製造方法に利用することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３７】
100…半導体基板
102…トンネル絶縁膜
104…第1の導電膜
106…素子分離マスク膜
108…ハードマスクパターン
109…トレンチ
110…第1の絶縁膜
112…第2の絶縁膜
114…第3の絶縁膜
116…誘電体膜
118…第2の導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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