(57)【要約】【課題】特定の周波数帯域を強調する自動レベル制御回路において、特定の周波数帯域のレベルを高い利得で増幅しつつ、出力が飽和していない帯域の信号のレベルの低下を防ぐ。【解決手段】自動レベル制御回路は、入力信号の所定の周波数帯域のレベルを増幅する第１増幅回路と、入力信号と第１増幅回路からの出力を加算する加算回路と、加算回路からの出力を増幅する第２増幅回路と、第２増幅回路から出力される出力信号のレベルが所定レベルを超えている場合、第１増幅回路の利得を低下させ、第１増幅回路の利得を低下させた後、さらに出力信号のレベルが所定レベルを超えている場合、第２増幅回路の利得を低下させる利得制御回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の所定の周波数帯域のレベルを増幅する第１増幅回路と、
前記入力信号と前記第１増幅回路からの出力を加算する加算回路と、
前記加算回路からの出力を増幅する第２増幅回路と、
前記第２増幅回路から出力される出力信号のレベルが所定レベルを超えている場合、前記第１増幅回路の利得を低下させ、前記第１増幅回路の前記利得を低下させた後、さらに前記出力信号のレベルが前記所定レベルを超えている場合、前記第２増幅回路の利得を低下させる利得制御回路と、
を備えることを特徴とする自動レベル制御回路。
【請求項２】
前記第１増幅回路及び前記第２増幅回路の夫々の前記利得は、前記第１増幅回路及び前記第２増幅回路の夫々に供給される第１電流と第２電流とに基づいて決定され、
前記利得制御回路は、
前記第２増幅回路から出力される前記出力信号と前記所定レベルの基準電圧との比較結果を示す比較信号を出力する比較回路と、
前記比較信号が、前記出力信号のレベルが前記所定レベルを超えていることを示している場合、前記第１増幅回路の前記利得が低下するよう前記第１電流を変化させ、前記第１電流が変化した後に、さらに前記比較信号が前記出力信号のレベルが前記所定レベルを超えていることを示している場合、前記第２増幅回路の前記利得が低下するよう前記第２電流を変化させる電流制御回路と、
を含むことを特徴とする請求項１に記載の自動レベル制御回路。
【請求項３】
前記電流制御回路は、
前記比較信号が前記出力信号のレベルが前記所定レベルを超えていることを示している場合、コンデンサを充電する充電回路と、
前記コンデンサの充電電圧が第１電圧を超えると、前記第１増幅回路の前記利得が低下するよう前記第１電流を変化させる第１電流制御回路と、
前記充電電圧が前記第１電圧より高い第２電圧を超えると、前記第２増幅回路の前記利得が低下するよう前記第２電流を変化させる第２電流制御回路と、
を含むことを特徴とする請求項２に記載の自動レベル制御回路。
【請求項４】
前記第２増幅回路は、
前記加算回路からの出力の電圧レベルを増幅する可変利得増幅回路と、
前記可変利得増幅回路からの出力の電力レベルを増幅し、前記出力信号として出力するパワーアンプと、
を含み、
前記利得制御回路が前記第２増幅回路の前記利得を低下させる際には、前記可変利得増幅回路の利得を低下させ、
前記パワーアンプの電源電圧の上昇に応じて前記所定レベルを上昇可能なレベル変更回路を更に備えること、
を特徴とする請求項１〜３の何れか一項に記載の自動レベル制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動レベル制御回路に関する。
【背景技術】
【０００２】
一般に、入力レベルが大きく変化する音声信号等の入力信号を増幅し、スピーカ等に出力する電子機器では、出力信号が飽和しないよう、入力信号を増幅する利得を制御する自動レベル制御回路が用いられている（例えば、特許文献１参照）。また、音声信号を増幅する前述の電子機器の一部では、音質を向上させるために、音声信号の特定周波数帯域のレベルを強調する強調回路を備えたものもある（例えば、特許文献２参照）。
【０００３】
図８に低域強調回路５００を備えた一般的な、自動レベル制御回路４００のブロック図を示す。また図９は、図８の自動レベル制御回路４００における出力信号Ｖｏｕｔの周波数特性の例を示した図である。図８、９を参照しつつ、自動レベル制御回路４００について説明する。なお、ここで入力信号Ｖｉｎは、例えばＦＭ（Frequency Modulation）ラジオチューナー回路（不図示）からの音声信号であるとする。
【０００４】
低域強調回路５００は、入力信号Ｖｉｎにおける低域の周波数を強調するために、入力信号Ｖｉｎのゼロからｆｃまでの周波数帯域のレベルを利得Ａ１で増幅し、加算回路５１０へ強調信号Ｖｂａｓｓとして出力する。加算回路５１０は、入力信号Ｖｉｎと強調信号Ｖｂａｓｓとを加算し、加算信号Ｖａとして出力する。増幅回路５２０は、スピーカ（不図示）から出力される音量を調節するために、音量制御信号Ｖｖｏｌに基づいた利得Ａ２で加算信号Ｖａを増幅し、出力信号Ｖｏｕｔとして出力する。比較信号出力回路５３０は、出力信号Ｖｏｕｔの飽和を防ぐために、出力信号Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較する回路であり、比較結果として比較信号Ｖｃを出力する。制御回路５４０は、出力信号Ｖｏｕｔが飽和している場合は、増幅回路５２０の利得Ａ２を低下させるべく制御信号Ｉｃを出力する。したがって、自動レベル制御回路４００は、出力信号Ｖｏｕｔの飽和を防ぎつつ、入力信号Ｖｉｎの低域を強調して増幅することができる。
【特許文献１】特開２００１−２９８３４０号公報
【特許文献２】特開２００７−６７６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の自動レベル制御回路４００において、低域を強調するために低域強調回路５００の利得Ａ１を高くすると、強調された周波数帯域の出力信号Ｖｏｕｔにより出力信号Ｖｏｕｔが飽和し易くなる。出力信号Ｖｏｕｔが飽和すると、入力信号Ｖｉｎを増幅するための利得Ａ２を低下させるため、出力信号Ｖｏｕｔにおいて、飽和していない帯域の出力信号Ｖｏｕｔのレベルを低下させなければならない場合が多くなる。したがって、低域強調回路５００の利得を高くできないという問題があった。
【０００６】
本発明は上記課題を鑑みてなされたものであり、入力信号における特定の周波数帯域のレベルを高い利得で増幅しつつ、出力信号において、出力信号が飽和していない帯域の信号のレベルの低下を防ぐことが可能な自動レベル制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の自動レベル制御回路は、入力信号の所定の周波数帯域のレベルを増幅する第１増幅回路と、前記入力信号と前記第１増幅回路からの出力を加算する加算回路と、前記加算回路からの出力を増幅する第２増幅回路と、前記第２増幅回路から出力される出力信号のレベルが所定レベルを超えている場合、前記第１増幅回路の利得を低下させ、前記第１増幅回路の前記利得を低下させた後、さらに前記出力信号のレベルが前記所定レベルを超えている場合、前記第２増幅回路の利得を低下させる利得制御回路と、を備えることとする。
【発明の効果】
【０００８】
特定の周波数帯域の信号レベルを高い利得で増幅しつつ、飽和していない帯域の信号のレベルの低下を防ぐことが可能な自動レベル制御回路を提供することを目的とする。
【発明を実施するための最良の形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態である低域強調回路を備えた自動レベル制御回路１の構成を示す図である。なお、本実施形態の自動レベル制御回路１は集積回路であることとする。
【００１１】
本実施形態の自動レベル制御回路１は、例えばＦＭ（Frequency Modulation）ラジオチューナー回路（不図示）から出力される音声信号のレベルを制御するとともにスピーカ（不図示）を駆動するための出力信号を出力する回路であり、低域強調回路１０（第１増幅回路）、加算回路１１、増幅回路１２（第２増幅回路）、比較信号出力回路１３、基準電圧回路１４、基準電圧変更回路１５（レベル変更回路）、制御回路１６（電流制御回路）から構成される。なお、比較信号出力回路１３と制御回路１６とが本発明の利得制御回路に相当する。
【００１２】
まず、自動レベル制御回路１を構成する各回路の概要を説明する。  
低域強調回路１０は、入力される入力信号Ｖｉｎの低域の周波数を強調するために、入力信号Ｖｉｎのゼロからｆｃまでの周波数帯域のレベルを利得Ａ１で増幅し、加算回路１１へ強調信号Ｖｂａｓｓとして出力する回路である。また、低域強調回路１０における利得Ａ１は、制御回路１６からの第１制御電流Ｉｃａに基づいて決定される。なお、本実施形態の低域強調回路１０の利得Ａ１は、第１制御電流Ｉｃａが減少すると低下することとする。
【００１３】
加算回路１１は、入力信号Ｖｉｎと強調信号Ｖｂａｓｓとを加算することにより、入力信号Ｖｉｎの低域が強調された加算信号Ｖａを出力する回路である。
【００１４】
増幅回路１２は、スピーカ（不図示）から出力される音量を調節するために、例えばマイコン（不図示）からの音量制御信号Ｖｖｏｌと制御回路１６からの第２制御電流Ｉｃｂとに基づいた利得Ａ２で加算信号Ｖａを増幅し、出力信号Ｖｏｕｔとしてスピーカ（不図示）へ出力する回路である。また、増幅回路１２における利得Ａ２は、制御回路１６からの第２制御電流Ｉｃｂに基づいて決定される。なお、本実施形態の増幅回路１２の利得Ａ２は、第２制御電流Ｉｃｂが減少すると低下することとする。
【００１５】
比較信号出力回路１３は、出力信号Ｖｏｕｔと基準電圧回路１４からの基準電圧Ｖｒｅｆとを比較することにより、出力信号Ｖｏｕｔが飽和しているかどうかを示す比較信号Ｖｃを制御回路１６に出力する。なお、本実施形態においては、出力信号Ｖｏｕｔが基準電圧Ｖｒｅｆより高い場合に出力信号Ｖｏｕｔが飽和していることとする。
【００１６】
基準電圧回路１４は、出力信号Ｖｏｕｔが飽和しているかどうかを判定するための基準となる基準電圧Ｖｒｅｆを比較信号出力回路１３に出力する回路である。
【００１７】
基準電圧変更回路１５は、後述する増幅回路１２に含まれるパワーアンプの電源電圧に応じて基準電圧Ｖｒｅｆのレベルを変更する回路である。本実施形態においては、パワーアンプの電源電圧が高い場合に、基準電圧Ｖｒｅｆのレベルが高くなるよう、基準電圧Ｖｒｅｆのレベルが変更される。なお、基準電圧変更回路１５は、基準電圧Ｖｒｅｆを変更するために、制御論理信号Ｖｃｏｎｔを基準電圧回路１４に出力する。
【００１８】
制御回路１６は、出力信号Ｖｏｕｔが飽和した事を示す比較信号Ｖｃが比較信号出力回路１３から出力される割合に応じて第１制御電流Ｉｃａと第２制御電流Ｉｃｂを変化させる回路である。詳述すると、先ず比較信号出力回路１３から、出力信号Ｖｏｕｔが飽和していることを示す比較信号Ｖｃが出力されると、制御回路１６は、低域強調回路１０の利得Ａ１を低下させるべく、第１制御電流Ｉｃａを減少させる。低域強調回路１０の利得Ａ１を低下した後も、出力信号Ｖｏｕｔが飽和している場合は、制御回路１６は、増幅回路１２の利得を低下させるべく、第２制御電流Ｉｃｂを減少させる。なお、本実施形態において、第１制御電流Ｉｃａの電流値はＩｃａ、第２制御電流Ｉｃｂの電流値はＩｃｂとする。
【００１９】
次に、自動レベル制御回路１を構成する各回路の詳細について説明する。  
低域強調回路１０は、図２，３に例示する、可変利得増幅回路２０、フィルタ２１、フィルタ出力回路２２から構成される。
【００２０】
可変利得増幅回路２０は、入力信号Ｖｉｎを制御回路１６からの第１制御電流Ｉｃａに基づいた利得で増幅する回路であり、図２に示す様に、ＮＰＮトランジスタＱ１〜Ｑ４、ＰＮＰトランジスタＱ５〜Ｑ８、ダイオードＤ１，Ｄ２、抵抗１００〜１０２、バイアス電流源２００，２０１から構成される。なお、本実施形態においては、ＮＰＮトランジスタＱ３，Ｑ４は同じサイズ、さらにＰＮＰトランジスタＱ７，Ｑ８は同じサイズであることとし、バイアス電流源２００，２０１は同じ電流が流れることとする。また、抵抗１００，１０２の抵抗値を夫々Ｒ１，Ｒ２、ダイオードＤ１，Ｄ２のオン抵抗を夫々ｒｅ１、ＰＮＰトランジスタＱ５，Ｑ６のエミッタ抵抗を夫々ｒｅ２とする。
【００２１】
ＮＰＮトランジスタＱ１，Ｑ２、抵抗１００、バイアス電流源２００，２０１は差動入力回路を構成し、ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタ電極には負荷としてダイオードＤ１，Ｄ２が接続されている。したがって、ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタ電極とダイオードＤ１，Ｄ２の夫々のカソードとが接続されたノードからは、ＮＰＮトランジスタＱ１，Ｑ２の夫々のベース電極に印加される電圧の差に応じた電圧が発生する。詳述すると、まず、ＮＰＮトランジスタＱ１のベース電極には、バイアス電圧Ｖｂ１を中心に変化する入力信号Ｖｉｎが入力され、ＮＰＮトランジスタＱ２のベース電極には、バイアス電圧Ｖｂ１が印加されている。したがって、入力信号Ｖｉｎが差動入力電圧として発生する。本実施形態において、ＮＰＮトランジスタＱ１，Ｑ２のエミッタ抵抗は、抵抗１００の抵抗値Ｒ１より十分小さくなるように設計されているため、前述の差動入力回路の相互コンダクタンスは１／Ｒ１となる。ここで、ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタ電極に発生する電圧の差を電圧Ｖ１とすると、入力信号Ｖｉｎと電圧Ｖ１との間には式（１）の関係が成立することとなる。  
2009118333.tif 000003
【００２２】
なお、本実施形態において、ＮＰＮトランジスタＱ１，Ｑ２、抵抗１００，１０１、バイアス電流源２００，２０１、ダイオードＤ１，Ｄ２からなる回路を差動増幅回路とする。また、以下、本実施形態においては式（１）の様に、入力信号Ｖｉｎに応じて変化する信号成分のみを式で記載することとする。
【００２３】
ダイオード接続されたＰＮＰトランジスタＱ８には、制御回路１６からの第１制御電流Ｉｃａが供給されていることから、ＰＮＰトランジスタＱ８のベース電極には、第１制御電流Ｉｃａの電流値に応じた電圧が発生する。ＰＮＰトランジスタＱ７，Ｑ８は同じサイズ比のカレントミラーを構成していることから、ＰＮＰトランジスタＱ７にも第１制御電流Ｉｃａが流れる。
【００２４】
ＰＮＰトランジスタＱ５〜Ｑ７は、ＰＮＰトランジスタＱ７をテール電流源とする差動入力回路を構成し、ＰＮＰトランジスタＱ５，Ｑ６の夫々のコレクタ電極にはＮＰＮトランジスタＱ３，Ｑ４が夫々負荷として接続されている。したがって、ＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰトランジスタＱ５〜Ｑ７は、ＯＴＡ（Operational Transconductance Amplifier）を構成することとなり、ＰＮＰトランジスタＱ５，Ｑ６の夫々のベース電極に印加される電圧の差に応じた電流Ｉ１を、抵抗１０２へ供給する。
【００２５】
ＰＮＰトランジスタＱ５，Ｑ６の夫々のベース電極は、ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタ電極に接続されていることから、電圧Ｖ１がＰＮＰトランジスタＱ５，Ｑ６の差動入力電圧となる。また、ＰＮＰトランジスタＱ５，Ｑ６のエミッタ抵抗を夫々ｒｅ２としていることから、一端にバイアス電圧Ｖｂ１が印加された抵抗１０２に供給される電流Ｉ１は、Ｉ１＝Ｖ１／（２・ｒｅ２）となる。抵抗１０２の他端とＮＰＮトランジスタＱ４のコレクタ電極とが接続されたノードにおける信号の電圧を電圧Ｖ２とすると電圧Ｖ２は、式（２）で表される。  
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さらに、入力信号Ｖｉｎと電圧Ｖ２との関係を求めるために、式（１）を式（２）に代入すると
2009118333.tif 000005
となる。
【００２６】
また、ＰＮＰトランジスタＱ５，Ｑ６のエミッタ抵抗ｒｅ２と、ＰＮＰトランジスタＱ７に流れる電流値Ｉｃａとの間には、熱電圧をＶＴとすると、ｒｅ２＝ＶＴ／Ｉｃａの関係がある。したがって、電圧Ｖ２と入力信号Ｖｉｎとの間には式（４）の関係がある。  
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したがって、可変利得増幅回路２０の利得は式（４）の右辺となる。さらに、制御回路１６から出力される第１制御電流Ｉｃａを変化させることにより式（４）の右辺の利得は変化することとなる。なお、本実施形態において、ＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰトランジスタＱ５〜Ｑ８からなる回路を電圧電流変換回路とする。
【００２７】
フィルタ２１は、可変利得増幅回路２０からの出力Ｖ２における低域の周波数を通過させるＬＰＦ（Low Pass Filter）であり、図３に示す様に、ＮＰＮトランジスタＱ１１〜Ｑ１４、ＰＮＰトランジスタＱ１５〜Ｑ１８、ダイオードＤ１１，Ｄ１２、抵抗１１０，１１１、バイアス電流源２１０〜２１２、コンデンサＣ１から構成される。なお、本実施形態においては、ＮＰＮトランジスタＱ１３，Ｑ１４は同じサイズ、ＰＮＰトランジスタＱ１７，Ｑ１８は同じサイズであることとし、バイアス電流源２１０，２１１は同じ電流が流れることとする。また、抵抗１１０の抵抗値をＲ３、ダイオードＤ１１，Ｄ１２のオン抵抗を夫々ｒｅ３、ＰＮＰトランジスタＱ１５，Ｑ１６のエミッタ抵抗を夫々ｒｅ４、コンデンサＣ１の容量をＣ１とする。
【００２８】
ここで、ＮＰＮトランジスタＱ１１，Ｑ１２、抵抗１１０，１１１、バイアス電流源２１０，２１１、ダイオードＤ１１，Ｄ１２は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ１，Ｑ２、抵抗１００，１０１、バイアス電流源２００，２０１、ダイオードＤ１，Ｄ２に夫々対応するため、差動増幅回路として動作する。また、ＮＰＮトランジスタＱ１４，Ｑ１３、ＰＮＰトランジスタＱ１５〜１８は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰトランジスタＱ５〜Ｑ８に夫々対応するため、電圧電流変換回路として動作する。なお、本実施形態におけるダイオード接続されたＰＮＰトランジスタＱ１８には、電圧電流変換回路に入力される差動電圧が電流に変換されるようバイアス電流源２１２から所定のバイアス電流が供給されているものとする。
【００２９】
ここで、ＮＰＮトランジスタＱ１１，Ｑ１２の夫々のコレクタ電極に発生する電圧の差を電圧Ｖ３、コンデンサＣ１、ＮＰＮトランジスタＱ１２のベース電極、ＮＰＮトランジスタＱ１３のコレクタ電極が接続されたノードにおけるにおける信号の電圧を電圧Ｖ４、電圧電流変換回路からコンデンサＣ１に供給される電流をＩ２とすると、まず、差動増幅回路における電圧Ｖ２、電圧Ｖ３、電圧Ｖ４の関係は、式（５）の様になる。なお、図３に例示したフィルタ２１は、入力信号Ｖｉｎがゼロであれば、コンデンサＣ１の電圧はバイアス電圧Ｖｂｉになるよう設計されていることとする。  
2009118333.tif 000007
【００３０】
電圧Ｖ３は、電圧電流変換回路における入力電圧となるため、電圧電流変換回路は式（６）に示す電流Ｉ２をコンデンサＣ１に供給することとなる。  
2009118333.tif 000008
コンデンサＣ１に供給される電流Ｉ２と電圧Ｖ４との間には、Ｉ２＝ｊωＣ１×Ｖ４の関係があるため、結果的に式（６）は、式（７）の様に変形できる。  
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したがって、フィルタ２１は、カットオフ周波数ｆｃ＝１／（２πＣ１Ｒ３×（ｒｅ４／ｒｅ３））のＬＰＦとして動作することが分かる。
【００３１】
フィルタ出力回路２２は、フィルタ２１からの出力を加算回路１１へ強調信号Ｖｂａｓｓとして出力する回路であり、図３に示す様に、ＮＰＮトランジスタＱ２１〜Ｑ２４、ＰＮＰトランジスタＱ２５〜Ｑ２８、ダイオードＤ２１，Ｄ２２、抵抗１２０〜１２２、バイアス電流源２２０〜２２２から構成される。
【００３２】
なお、本実施形態においては、ＮＰＮトランジスタＱ２３，Ｑ２４は同じサイズ、ＰＮＰトランジスタＱ２７，Ｑ２８は同じサイズであることとし、バイアス電流源２２０，２２１は同じ電流が流れることとする。また、抵抗１２０，１２２の抵抗値を夫々Ｒ４、Ｒ５、ダイオードＤ２１，Ｄ２２のオン抵抗を夫々ｒｅ５、ＰＮＰトランジスタＱ２５，Ｑ２６のエミッタ抵抗を夫々ｒｅ６とする。また、ＮＰＮトランジスタＱ２２のベース電極と、抵抗１２２の一端にはバイアス電圧Ｖｂ１が印加され、ＮＰＮトランジスタＱ２１のベース電極に前述の電圧Ｖ４が印加されることとする。
【００３３】
ここで、ＮＰＮトランジスタＱ２１，Ｑ２２、抵抗１２０，１２１、バイアス電流源２２０，２２１、ダイオードＤ２１，Ｄ２２は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ１，Ｑ２、抵抗１００，１０１、バイアス電流源２００，２０１、ダイオードＤ１，Ｄ２に夫々対応するため、差動増幅回路として動作する。また、ＮＰＮトランジスタＱ２３，Ｑ２４、ＰＮＰトランジスタＱ２５〜２８は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰトランジスタＱ５〜Ｑ８に夫々対応するため、電圧電流変換回路として動作する。なお、本実施形態におけるダイオード接続されたＰＮＰトランジスタＱ２８には、電圧電流変換回路が適切に動作するようバイアス電流源２２２から所定のバイアス電流が供給されているものとする。また、ＮＰＮトランジスタＱ２４のコレクタ電極のノードから強調信号Ｖｂａｓｓが出力されることとすると、強調信号Ｖｂａｓｓと電圧Ｖ４との関係は、結果的に式（８）の様になる。  
2009118333.tif 000010
【００３４】
以上より、本実施形態の低域強調回路１０における入力信号Ｖｉｎと強調信号Ｖｂａｓｓとの間には、式（９）の関係があることが分かる。  
2009118333.tif 000011
なお、式（９）における第１項と第３項のＩｃａ以外の係数をＣｏｎｓ１、ＬＰＦの時定数をＣｏｎｓ２とするとＶｂａｓｓは式（１０）の様になる。  
2009118333.tif 000012
したがって、式（１０）より、低域強調回路１０の利得Ａ１はＡ１＝Ｃｏｎｓ１×Ｉｃａとなる。
【００３５】
図４は、加算回路１１、増幅回路１２の一実施形態を示す図である。  
加算回路１１は、ＮＰＮトランジスタＱ３１，Ｑ３２，Ｑ４１，Ｑ４２、ダイオードＤ３１，Ｄ３２、抵抗１３０，１３１，１４０、バイアス電流源２３０，２３１，２４０，２４１から構成される。なお、本実施形態においては、ＮＰＮトランジスタＱ３１，３２，Ｑ４１，Ｑ４２は夫々同じサイズであることとし、バイアス電流源２３０，２３１，２４０，２４１には同じ電流が流れることとする。また、抵抗１３０，１４０の抵抗値をＲＡ、ダイオードＤ３１，Ｄ３２のオン抵抗を夫々ｒｅ７とする。また、ＮＰＮトランジスタＱ３２のベース電極と、ＮＰＮトランジスタＱ４２のベース電極にはバイアス電圧Ｖｂ１が印加され、ＮＰＮトランジスタＱ３１のベース電極には入力信号Ｖｉｎが入力され、ＮＰＮトランジスタＱ４１のベース電極には強調信号Ｖｂａｓｓが入力されることとする。ここで、ＮＰＮトランジスタＱ３１，Ｑ３２、抵抗１３０，１３１、バイアス電流源２３０，２３１、ダイオードＤ３１，Ｄ３２は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ１，Ｑ２、抵抗１００，１０１、バイアス電流源２００，２０１、ダイオードＤ１，Ｄ２に夫々対応するため、差動増幅回路として動作する。また、ここで、ＮＰＮトランジスタＱ４１，Ｑ４２、抵抗１４０、バイアス電流源２４０，２４１は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ１，Ｑ２、抵抗１００、バイアス電流源２００，２０１に夫々対応するため、差動増幅回路の差動入力回路として動作する。したがって、前述の差動増幅回路の利得と同様に、この加算回路１１の電圧Ｖａが加算信号Ｖａとなり、式（１１）で表される。  
2009118333.tif 000013
【００３６】
増幅回路１２は、電子ボリューム２３、パワーアンプ（ＰＡ）２４、ＮＰＮトランジスタＱ３３，Ｑ３４、ＰＮＰトランジスタＱ３５〜Ｑ３８、抵抗１３２から構成される。なお、電子ボリューム２３、ＮＰＮトランジスタＱ３３，Ｑ３４、ＰＮＰトランジスタＱ３５〜Ｑ３８、抵抗１３２が本発明における可変利得増幅回路に相当する。ここで、ＮＰＮトランジスタＱ３３，Ｑ３４、ＰＮＰトランジスタＱ３５〜３８は、可変利得増幅回路２０におけるＮＰＮトランジスタＱ３，Ｑ４、ＰＮＰトランジスタＱ５〜Ｑ８に夫々対応するため、電圧電流変換回路として動作する。本実施形態において、ＰＮＰトランジスタＱ３７，Ｑ３８は同じサイズであることとし、抵抗１３２の抵抗値をＲＢ、ＰＮＰトランジスタＱ３５，Ｑ３６のエミッタ抵抗を夫々ｒｅ８、抵抗１３２の一端のノードの信号電圧を、電圧Ｖａｔｔとする。また、ＰＮＰトランジスタＱ３８には、第２制御電流Ｉｃｂが供給されることとする。加算信号Ｖａと電圧Ｖａｔｔは、式（２）と同様の考え方から、式（１２）の様になる。  
2009118333.tif 000014
【００３７】
また、ＰＮＰトランジスタＱ３７とＰＮＰトランジスタＱ３８はカレントミラーを構成するため、ＰＮＰトランジスタＱ３７には、電流Ｉｃｂが流れることとなる。さらに、ＰＮＰトランジスタＱ３５，Ｑ３６のエミッタ抵抗ｒｅ８と、ＰＮＰトランジスタＱ３７に流れる電流値Ｉｃｂとの間には、熱電圧をＶＴとすると、ｒｅ８＝ＶＴ／Ｉｃｂの関係がある。したがって、電圧Ｖａｔｔと加算信号Ｖａとの間には式（１３）の関係がある。  
2009118333.tif 000015
【００３８】
電子ボリューム２３は、制御信号Ｖｖｏｌに基づいた利得で電圧Ｖａｔｔを増幅する回路である。なお、制御信号Ｖｖｏｌは、スピーカ（不図示）から出力される音量を調整するために、例えばマイコン（不図示）等から出力される信号である。また、本実施形態において電子ボリューム２３の利得はＧ１とする。
【００３９】
パワーアンプ２４は、電子ボリューム２３で増幅された信号を、スピーカ（不図示）を駆動可能な電力レベルに増幅し、出力信号Ｖｏｕｔとして出力する回路。なお、本実施形態において、パワーアンプ２４の電源電圧は電源電圧ＶＣＣ１となり、他の回路とは別に設定可能であるとする。また、本実施形態におけるパワーアンプ２４の電圧利得は１であることとする。
【００４０】
ここで、増幅回路１２に入力される加算信号Ｖａと増幅回路１２から出力される出力信号Ｖｏｕｔとの関係は、式（１４）となる。  
2009118333.tif 000016
したがって、制御回路１６から出力される第２制御電流Ｉｃｂを変化させることにより増幅回路１２の利得は変化することとなる。
【００４１】
また、入力信号Ｖｉｎ、強調信号Ｖｂａｓｓと出力信号Ｖｏｕｔとの間には式（１５）の関係がある。  
2009118333.tif 000017
本実施形態においては、式（１５）の係数が利得Ａ２となる。
【００４２】
図５は、比較信号出力回路１３、基準電圧回路１４、基準電圧変更回路１５の一実施形態を示す図である。
【００４３】
比較信号出力回路１３は、全波整流回路２５、ＮＰＮトランジスタＱ４０,Ｑ４１、ＰＮＰトランジスタＱ４２〜Ｑ４４、抵抗１４０、バイアス電流源２５０から構成される。
【００４４】
全波整流回路２５は、出力信号Ｖｏｕｔの振幅の中心電圧を境に、出力信号Ｖｏｕｔにおける低電圧側の信号を高電圧側に折り返すように全波整流する回路であり、全波整流された信号は、整流信号Ｖｒｅｃとして出力される。なお、本実施形態の全波整流回路２５は、例えば特開２０００−２２４８５９号公報に記載されている様な回路により実現可能である。ＮＰＮトランジスタＱ４０,Ｑ４１、ＰＮＰトランジスタＱ４２〜Ｑ４４、抵抗１４０、バイアス電流源２５０はコンパレータを構成し、ＮＰＮトランジスタＱ４０のベース電極、ＮＰＮトランジスタＱ４１のベース電極、ＰＮＰトランジスタＱ４４のコレクタ電極がコンパレータの非反転入力、反転入力、出力に夫々相当する。また、ＮＰＮトランジスタＱ４０のベース電極には全波整流回路２５からの整流信号Ｖｒｅｃが入力され、ＮＰＮトランジスタＱ４１のベース電極には基準電圧回路１４からの基準電圧Ｖｒｅｆが印加される。したがって、整流信号Ｖｒｅｃのレベルが基準電圧Ｖｒｅｆより高い場合は、比較信号ＶｃはＨレベル（ハイレベル）となる。一方、整流信号Ｖｒｅｃのレベルが基準電圧Ｖｒｅｆより低い場合は、比較信号ＶｃはＬ（ローレベル）となる。
【００４５】
基準電圧回路１４は、ＮＰＮトランジスタＱ５０、ＰＮＰトランジスタＱ５１,Ｑ５２、抵抗１４１,１４２から構成される。なお、本実施形態では、ＰＮＰトランジスタＱ５１,Ｑ５２は同じサイズであることとし、抵抗１４１の抵抗値はＲｅｒｆとする。抵抗１４２は、ＮＰＮトランジスタＱ５０のエミッタ抵抗に相当することから、ＮＰＮトランジスタＱ５０には、ＮＰＮトランジスタＱ５０のベース電極に印加されるバイアス電圧Ｖｂ２に応じた電流が流れる。ここで、本実施形態において、ＰＮＰトランジスタＱ５０に流れる電流を電流値Ｉｒ１の電流Ｉｒ１とすると、ＰＮＰトランジスタＱ５１,Ｑ５２は同じサイズのカレントミラーを構成していることから、結果的に抵抗１４１にも電流Ｉｒ１が流れる。したがって、基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｒｒｅｆ×Ｉｒ１となる。
【００４６】
基準電圧変更回路１５は、制御論理回路２６、ＮＰＮトランジスタＱ６０,Ｑ６１、ＮＭＯＳトランジスタＱ７０,Ｑ７１、抵抗１４３,１４４から構成される。
【００４７】
制御論理回路２６は、増幅回路１２におけるパワーアンプ２４の電源電圧ＶＣＣ１の上昇に応じてＮＭＯＳトランジスタＱ７０,Ｑ７１をオンするための制御論理信号Ｖｃｏｎｔ１,Ｖｃｏｎｔ２を出力する回路である。具体的には、例えば、制御論理回路２６は、電源電圧ＶＣＣ１のレベルが電圧ＶＣＣ２を超えると、制御論理信号Ｖｃｏｎｔ１はＬレベルからＨレベルへ変更され、電源電圧ＶＣＣ１のレベルが電圧ＶＣＣ２より高い電圧ＶＣＣ３を超えると、制御論理信号Ｖｃｏｎｔ２はＬレベルからＨレベルへ変更されるよう設計されているものとする。前述の制御論理回路２６は、例えば、電源電圧ＶＣＣ１のレベルと、電圧ＶＣＣ２とを比較する第１コンパレータ（不図示）と、電源電圧ＶＣＣ１のレベルと、電圧ＶＣＣ２より高い電圧ＶＣＣ３とを比較する第２コンパレータ（不図示）とを用いることにより構成可能である。
【００４８】
制御論理回路２６からの制御論理信号Ｖｃｏｎｔ１がＬレベルの場合、ＮＭＯＳトランジスタＱ７０はオフされる。したがって、ＮＰＮトランジスタＱ６０に電流が流れることはない。一方、制御論理信号Ｖｃｏｎｔ１がＨレベルの場合、ＮＭＯＳトランジスタＱ７０はオンされ、ＮＰＮトランジスタＱ６０のベース電極には、バイアス電圧Ｖｂ２が印加されることとなる。抵抗１４３は、ＮＰＮトランジスタＱ６０のエミッタ抵抗に相当することから、ＮＰＮトランジスタＱ６０には、ＮＰＮトランジスタＱ６０のベース電極に印加される電圧と、抵抗１４３の抵抗値に応じた電流が流れる。本実施形態においては、制御論理信号Ｖｃｏｎｔ１がＨレベルの場合にＮＰＮトランジスタＱ６０に流れる電流を電流Ｉｒ２とする。なお、電流Ｉｒ２の電流値はＩｒ２であることとする。また、ＮＰＮトランジスタＱ６１、抵抗１４４、ＮＭＯＳトランジスタＱ７１は、ＮＰＮトランジスタＱ６０、抵抗１４３、ＮＭＯＳトランジスタＱ７０に夫々対応するため、制御論理信号Ｖｃｏｎｔ２がＨレベルの場合のみＮＰＮトランジスタＱ６１に電流が流れることとなる。本実施形態では、ＮＰＮトランジスタＱ６１に流れる電流をＩｒ３とし、その電流値をＩｒ３とする。したがって、電源電圧ＶＣＣ１が電圧ＶＣＣ２を超えると、基準電圧ＶｒｅｆはＶｒｅｆ＝（Ｉｒ１＋Ｉｒ２）×Ｒｒｅｆとなる。また、電源電圧ＶＣＣ１が電圧ＶＣＣ３を超えると基準電圧ＶｒｅｆはＶｒｅｆ＝（Ｉｒ１＋Ｉｒ２＋Ｉｒ３）×Ｒｒｅｆとなる。すなわち、基準電圧変更回路１５は、パワーアンプ２４の電源電圧ＶＣＣ１が高くなると、基準電圧回路１４から出力される基準電圧Ｖｒｅｆを上昇させることが可能である。
【００４９】
図６は、制御回路１６の一実施形態を示す図である。制御回路１６は、ＮＰＮトランジスタＱ８０，Ｑ８１，Ｑ８３，Ｑ９０〜Ｑ９３、ＰＮＰトランジスタＱ８２，Ｑ８４，Ｑ９４〜Ｑ９６、抵抗１５０〜１５４，１６０〜１６６、バイアス電流源２６０、端子３００から構成される。なお、本実施形態においては、ＮＰＮトランジスタＱ９１，Ｑ９２は同じサイズ、ＰＮＰトランジスタＱ８２，Ｑ８４、Ｑ９１，Ｑ９２，Ｑ９５，Ｑ９６は夫々同じサイズであることとし、抵抗１５１〜１５４，１６０〜１６６の抵抗値は同じであることとする。なお、ＮＰＮトランジスタＱ８０と抵抗１５０とが本発明の充電回路に、ＮＰＮトランジスタＱ８１，Ｑ８３、ＰＮＰトランジスタＱ８２，Ｑ８４、抵抗１５１〜１５４が本発明の第１電流制御回路に、ＮＰＮトランジスタＱ８１，Ｑ９０〜Ｑ９３、ＰＮＰトランジスタＱ８２，Ｑ９４〜Ｑ９６、抵抗１５１，１５２，１６０〜１６６が本発明の第２電流制御回路に夫々相当する。
【００５０】
抵抗１５０は、ＮＰＮトランジスタＱ８０のエミッタ抵抗に相当するため、ＮＰＮトランジスタＱ８０には、ＮＰＮトランジスタＱ８０のベース電極に印加される比較信号Ｖｃのレベルに応じた電流が流れることとなる。抵抗３０１、コンデンサ３０２は、ＮＰＮトランジスタＱ８０に流れる電流を充電することにより、比較信号ＶｃがＨレベルとなる割合に応じた電圧Ｖｄｅｔを生成する回路である。
【００５１】
ＮＰＮトランジスタ８１のベース電極には電圧Ｖｄｅｔが印加されているため、電圧Ｖｄｅｔが上昇し、ＮＰＮトランジスタＱ８１のしきい値電圧を超えると、ＮＰＮトランジスタＱ８１はオンする。なお、本実施形態においては、比較信号ＶｃがＨレベルに変化してから、電圧Ｖｄｅｔが上昇してＮＰＮトランジスタＱ８１がオンするまでの時間を短縮するために、バイアス電流源２６０から電流が抵抗３０１、コンデンサ３０２に供給されている。また、抵抗１５１は、ＮＰＮトランジスタＱ８１のエミッタ抵抗に相当するため、ＮＰＮトランジスタＱ８１には、電圧Ｖｄｅｔに応じた電流Ｉ３が流れることとなる。したがって、ＮＰＮトランジスタＱ８１には、比較信号ＶｃのＨレベルが出力される割合に応じた電流Ｉ３が流れることとなる。電流Ｉ３はダイオード接続されたＰＮＰトランジスタＱ８２に流れ、ＰＮＰトランジスタＱ８２、抵抗１５２とＰＮＰトランジスタＱ８４、抵抗１５４はカレントミラーを構成することから、抵抗１５４にも電流Ｉ３が流れる。また、エミッタ抵抗として抵抗１５３が接続されたＮＰＮトランジスタＱ８３のベース電極には、バイアス電圧Ｖｂ３が印加されていることから、抵抗１５３にはバイアス電圧Ｖｂ３に応じた電流Ｉ４が流れる。なお、本実施形態において、電流Ｉ３及び電流Ｉ４の電流値は夫々Ｉ３、Ｉ４とする。ここで、電流Ｉ４と電流Ｉ３との差を、第１制御電流Ｉｃａとすると、Ｉｃａ＝Ｉ４−Ｉ３となる。したがって、比較信号ＶｃがＨレベルを出力し、電圧ＶｄｅｔがＮＰＮトランジスタＱ８１のしきい値電圧を超えると、電圧Ｖｄｅｔに応じて電流Ｉ３が増加し、第１制御電流Ｉｃａは減少することとなる。
【００５２】
また、ＰＮＰトランジスタＱ８２、抵抗１５２とＰＮＰトランジスタＱ９４、抵抗１６２はカレントミラーを構成するため、抵抗１６２には電流Ｉ３が流れる。抵抗１６２の一端には、電流Ｉｏｆｆが流れるようにベース電極にバイアス電圧Ｖｂ４が印加されたＮＰＮトランジスタＱ９０のコレクタ電極が接続されている。本実施形態において電流Ｉｏｆｆの電流値はＩｏｆｆとすると、ＰＮＰトランジスタＱ９４に流れる電流は、電流Ｉ３と電流Ｉｏｆｆとの差になることから、電流値Ｉ３が電流値Ｉｏｆｆを超えるまで、電流が流れないこととなる。なお、本実施形態において、電流値Ｉ３が電流値Ｉｏｆｆとなるために必要な電圧Ｖｄｅｔを電圧Ｖｄｅｔ１し、電圧Ｖｄｅｔ１がＮＰＮトランジスタＱ８１のしきい値電圧より大きくなるように電流値Ｉｏｆｆが決定されていることとする。本実施形態において、電流値Ｉ３が電流値Ｉｏｆｆとなるここで、ＰＮＰトランジスタＱ９４に流れる電流を電流Ｉ５とすると、電流値Ｉ３が電流値Ｉｏｆｆより小さい場合、電流Ｉ５はゼロとなり、電流値Ｉ３が電流値Ｉｏｆｆより大きい場合、電流Ｉ５はＩ５＝Ｉ３−Ｉｏｆｆとなる。
【００５３】
また、ＮＰＮトランジスタＱ９１、抵抗１６１とＮＰＮトランジスタＱ９２、抵抗１６３はカレントミラーを構成し、さらにＰＮＰトランジスタＱ９５と抵抗１６４、ＰＮＰトランジスタＱ９６と抵抗１６６はカレントミラーを構成していることから、結果的に抵抗１６６には電流としてＩ５が流れることとなる。
【００５４】
また、エミッタ抵抗として抵抗１６５が接続されたＮＰＮトランジスタＱ９３のベース電極には、バイアス電圧Ｖｂ５が印加され、抵抗１６５にはバイアス電圧Ｖｂ５に応じた電流Ｉ６が流れる。なお、本実施形態において、電流Ｉ６の電流値はＩ６とする。ここで、電流Ｉ６と電流Ｉ５との差を、第２制御電流Ｉｃｂとすると、Ｉｃｂ＝Ｉ６−Ｉ５となる。
【００５５】
したがって、制御回路１６は、電圧ＶｄｅｔがＮＰＮトランジスタＱ８１のしきい値電圧を超えると、電圧Ｖｄｅｔの電圧値に応じて第１制御電流Ｉｃａを減少させる。さらに電圧Ｖｄｅｔが上昇し、電圧Ｖｄｅｔ１を超えると、制御回路１６は、電圧Ｖｄｅｔの電圧値に応じて第２制御電流Ｉｃｂを減少させる。
【００５６】
ここで、本実施形態の自動レベル制御回路１の動作について図７に示した、入力信号Ｖｉｎと出力信号Ｖｏｕｔとの関係を示す図を参照しつつ説明する。まず、低いレベルの入力信号Ｖｉｎが自動レベル制御回路１に入力され、出力信号Ｖｏｕｔが飽和していない場合について説明する。前述の場合では、増幅回路１２からの出力信号Ｖｏｕｔは基準電圧回路１４からの基準電圧Ｖｒｅｆのレベルより低いため、比較信号出力回路１３からの出力としてＬレベルの比較信号Ｖｃが出力される。したがって、制御回路１６におけるＮＰＮトランジスタＱ８０はオフとなるため、ＮＰＮトランジスタＱ８１のベース電極に印加される電圧Ｖｄｅｔは、ＮＰＮトランジスタＱ８１のしきい値電圧より低い状態となる。しがたって、電流Ｉ３はゼロとなることから、第１制御電流Ｉｃａ及び第２制御電流Ｉｃｂは夫々、バイアス電圧Ｖｂ３，Ｖｂ５によって定まる電流Ｉ４、電流Ｉ５が流れることとなる。本実施形態では、バイアス電圧Ｖｂ３，Ｖｂ５を一定としていることから、電流Ｉ４及び電流Ｉ５も一定となる。したがって、低域強調回路１０の利得Ａ１と増幅回路１２の利得Ａ２も式（１０）、（１５）から一定となり、低域が強調された出力信号Ｖｏｕｔが出力されることとなる。
【００５７】
次に、高いレベルの入力信号Ｖｉｎが入力され、出力信号Ｖｏｕｔが飽和している場合について説明する。出力信号Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高いため、比較信号Ｖｃは、Ｈレベルとなる。したがって、比較信号Ｖｃが入力されるＮＰＮトランジスタＱ８０はオンし、ＮＰＮトランジスタＱ８１のベース電極に印加される電圧Ｖｄｅｔは上昇する。電圧ＶｄｅｔがＮＰＮトランジスタＱ８１のしきい値電圧を超えると、電流Ｉ３が生成される。ここで、第１制御電流ＩｃａはＩｃａ＝Ｉ４−Ｉ３であることから、電流Ｉ３の増加にともない、第１制御電流Ｉｃａの電流量は低下する。第１制御電流Ｉｃａの電流量が低下すると、式（１０）より明らかな様に、低域強調回路１０の利得Ａ１が低下することとなる。
【００５８】
低域強調回路１０の利得Ａ１が低下することにより、出力信号Ｖｏｕｔの飽和が解決されるか、または飽和する頻度が減少すると、比較信号ＶｃがＨレベルとなる割合は低下する。したがって、電圧Ｖｄｅｔが上昇することはなく、制御回路１６は、電圧Ｖｄｅｔに応じた第１制御電流Ｉｃａ、所定のバイアス電圧Ｖｂ５によって定まる第２制御電流Ｉｃｂに基づいた利得で入力信号Ｖｉｎを増幅する。
【００５９】
一方、低域強調回路１０の利得Ａ１を低下させた後も、出力信号Ｖｏｕｔの飽和が解決せず、飽和する頻度が増加すると、比較信号ＶｃがＨレベルとなる割合が上昇する。この結果、電圧Ｖｄｅｔは上昇し、第１制御電流Ｉｃａは電圧Ｖｄｅｔの上昇に応じて減少する。また、第１制御電流ＩｃａはＩｃａ＝Ｉ４−Ｉ３であり、電圧Ｖｄｅｔの上昇に応じて電流Ｉ３の電流値が電流値Ｉ４を超えると、第１制御電流Ｉｃａはゼロとなる。この場合、低域強調回路１０の利得は式（１０）より明らかな様に、利得はゼロとなり、低域の強調が停止される。また、電圧Ｖｄｅｔの電圧が、前述のＶｄｅｔ１を超えると、第２制御電流Ｉｃｂも電圧Ｖｄｅｔの上昇に応じて低下することとなる。
【００６０】
以上に説明した構成からなる本実施形態の自動レベル制御回路１は、周波数ｆｃ以下の帯域の入力信号Ｖｉｎを利得Ａ１と利得Ａ２とで増幅し、周波数ｆｃより高い周波数帯域の入力信号Ｖｉｎを利得Ａ２で増幅している。したがって、低い周波数帯域の信号は高い周波数帯域の信号より利得Ａ１だけ高い利得で増幅されているため、特に低い周波数帯域の信号により出力信号Ｖｏｕｔが飽和する可能性が高い。本実施形態の自動レベル制御回路１では、出力信号Ｖｏｕｔが飽和すると、先ず低域強調回路１０の利得Ａ１のみ低下させているため、出力信号Ｖｏｕｔにおける低域以外の周波数帯域の信号のレベルの低下を防ぐことが可能である。
【００６１】
また、本実施形態における自動レベル制御回路１では、低域強調回路１０の利得Ａ１と増幅回路１２の利得Ａ２は、制御回路１６からの第１制御電流Ｉｃａと第２制御電流Ｉｃｂとに基づいて夫々決定される。さらに、第１制御電流Ｉｃａと第２制御電流Ｉｃｂとは、出力信号Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較する比較信号出力回路１３からの比較信号Ｖｃに基づいて決定される。
【００６２】
また、第１制御電流Ｉｃａは、電圧ＶｄｅｔがＮＰＮトランジスタＱ８１のしきい値電圧を超えると減少し、第２制御電流Ｉｃａは、電圧Ｖｄｅｔが、ＮＰＮトランジスタＱ８１のしきい値電圧よりも高い電圧Ｖｄｅｔ１を超えると減少する。
【００６３】
また、パワーアンプ２４の電源電圧ＶＣＣ１が高くなると、基準電圧変更回路１５は、基準電圧Ｖｒｅｆのレベルを上昇させるため、パワーアンプ２４の電源電圧ＶＣＣ１の電圧値に応じて出力信号Ｖｏｕｔの飽和しない最大振幅を大きくすることが可能である。
【００６４】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００６５】
例えば、本実施形態においては、低域強調回路１０にて入力信号Ｖｉｎの低い周波数帯域の信号を強調したが、これに限られるものではなく、フィルタ２１をＢＰＦ（Band Pass Filter）またはＨＰＦ（High Pass Filter）に変更し、入力信号Ｖｉｎの中域または高域を強調しても良い。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態である低域強調回路を備えた自動レベル制御回路１の構成を示す図である。
【図２】可変利得増幅回路２０の一実施形態を示す図である。
【図３】フィルタ２１及びフィルタ出力回路２２の一実施形態を示す図である。
【図４】加算回路１１、増幅回路１２の一実施形態を示す図である。
【図５】比較信号出力回路１３、基準電圧回路１４、基準電圧変更回路１５の一実施形態を示す図である。
【図６】制御回路１６の一実施形態を示す図である。
【図７】自動レベル制御回路１における入力信号Ｖｉｎと出力信号Ｖｏｕｔとの関係の例を示す図である。
【図８】一般的な低域強調回路を備えた自動レベル制御回路４００のブロック図である。
【図９】一般的な低域強調回路を備えた自動レベル制御回路４００における入力信号と出力信号との関係の一例を示す図である。
【符号の説明】
【００６７】
１  自動レベル制御回路
１０  低域強調回路
１１  加算回路
１２  増幅回路
１３  比較信号出力回路
１４  基準電圧回路
１５  基準電圧変更回路
１６  制御回路
２０  可変利得増幅回路
２１  フィルタ
２２  フィルタ出力回路
２３  電子ボリューム
２４  パワーアンプ（ＰＡ）
２５  全波整流回路
２６  制御論理回路
【図１】
2009118333.tif 000018
【図２】
2009118333.tif 000019
【図３】
2009118333.tif 000020
【図４】
2009118333.tif 000021
【図５】
2009118333.tif 000022
【図６】
2009118333.tif 000023
【図７】
2009118333.tif 000024
【図８】
2009118333.tif 000025
【図９】
2009118333.tif 000026