(57)【要約】【課題】製造コストを低減することが可能な半導体素子の製造方法を提供する。【解決手段】この発明に従った半導体素子の製造方法は、以下の工程：ＧａＮ系半導体層形成工程（Ｓ１０）、ＧａＮ系半導体層上にＡｌ膜を形成する工程（Ｓ２０）、エッチング速度が、Ａｌ膜を構成する材料より小さい材料からなるマスク層を形成する工程（Ｓ３０、Ｓ４０）、マスク層をマスクとして用いて、Ａｌ膜およびＧａＮ系半導体層を部分的に除去することにより、リッジ部を形成する工程（Ｓ５０）、Ａｌ膜の端面の側壁の位置をマスク層の側壁の位置より後退させる工程（Ｓ６０）、エッチング速度が、Ａｌ膜を構成する材料より小さい材料からなる保護膜を、リッジ部の側面およびマスク層の上部表面上に形成する工程（Ｓ７０）、Ａｌ膜を除去することにより、マスク層および当該マスク層の上部表面上に形成された保護膜の部分を除去する工程（Ｓ８０）、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子を構成する窒化ガリウム系半導体層を準備する工程と、
前記窒化ガリウム系半導体層上に第１の膜を形成する工程と、
アルカリ系エッチャントによるエッチング速度が、前記第１の膜を構成する材料より小さい材料からなり、パターンを有する第２の膜を形成する工程と、
前記第２の膜をマスクとして用いて、前記第１の膜および前記窒化ガリウム系半導体層を部分的にエッチングにより除去することにより、前記第２の膜の下に位置する領域において前記窒化ガリウム系半導体層にリッジ部を形成する工程と、
前記リッジ部上に位置する前記第１の膜の端部を、前記アルカリ系エッチャントを用いたエッチングにより除去することにより、前記第１の膜の端面の位置を前記第２の膜の端面の位置より後退させる工程と、
前記アルカリ系エッチャントによるエッチング速度が、前記第１の膜を構成する材料より小さい材料からなる保護膜を、前記リッジ部の側面および前記第２の膜の上部表面上に形成する工程と、
前記第１の膜を前記アルカリ系エッチャントを用いたエッチングにより除去することにより、前記第２の膜および前記第２の膜の上部表面上に形成された前記保護膜の部分を除去する工程と、
前記第１の膜を除去することにより露出した前記リッジ部の表面に電極を形成する工程とを備える、半導体素子の製造方法。
【請求項２】
半導体素子を構成する窒化ガリウム系半導体層を準備する工程と、
前記窒化ガリウム系半導体層上に第１の膜を形成する工程と、
燐酸、硝酸、酢酸および水からなる混酸によるエッチング速度が、前記第１の膜を構成する材料より小さい材料からなり、パターンを有する第２の膜を形成する工程と、
前記第２の膜をマスクとして用いて、前記第１の膜および前記窒化ガリウム系半導体層を部分的にエッチングにより除去することにより、前記第２の膜の下に位置する領域において前記窒化ガリウム系半導体層にリッジ部を形成する工程と、
前記リッジ部上に位置する前記第１の膜の端部を、前記混酸を用いたエッチングにより除去することにより、前記第１の膜の端面の位置を前記第２の膜の端面の位置より後退させる工程と、
前記混酸によるエッチング速度が、前記第１の膜を構成する材料より小さい材料からなる保護膜を、前記リッジ部の側面および前記第２の膜の上部表面上に形成する工程と、
前記第１の膜を前記混酸を用いたエッチングにより除去することにより、前記第２の膜および前記第２の膜の上部表面上に形成された前記保護膜の部分を除去する工程と、
前記第１の膜を除去することにより露出した前記リッジ部の表面に電極を形成する工程とを備える、半導体素子の製造方法。
【請求項３】
前記第２の膜を形成する工程ではリフトオフ法を用いる、請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記第１の膜を構成する材料はアルミニウムである、請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
【請求項５】
前記第１の膜を形成する工程の後であって、前記第２の膜を形成する工程の前に、前記第１の膜上に被覆膜を形成する工程と、
前記第２の膜のパターンと同様のパターンを有するように前記被覆膜を部分的に除去する工程とをさらに備え、
前記保護膜の部分を除去する工程では、前記第１の膜上に位置する前記被覆膜も除去される、請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
【請求項６】
前記被覆膜を構成する材料は金またはチタンである、請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第２の膜を構成する材料は、二酸化珪素、一酸化珪素、窒化珪素、酸化ジルコニウム、酸化タンタル、酸化ランタン、酸化セリウム、および酸化ハフニウムからなる群から選択される少なくとも１種である、請求項１〜６のいずれか１項に記載の半導体素子の製造方法。
【請求項８】
前記保護膜を構成する材料は、二酸化珪素、一酸化珪素、窒化珪素、酸化ジルコニウム、酸化タンタル、酸化ランタン、酸化セリウム、および酸化ハフニウムからなる群から選択される少なくとも１種である、請求項１〜７のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の製造方法に関し、より特定的には、窒化ガリウム系半導体層を備える半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、窒化ガリウム系半導体層にリッジ構造を形成した半導体素子が知られている。このような半導体素子のリッジ構造の形成方法としては、従来様々な方法が提案されている。
【０００３】
たとえば、特許第３６０４２７８号（以下、特許文献１と呼ぶ）では、シリコン酸化物やフォトレジスト膜などからなる第１の保護膜をマスクとして窒化ガリウム系半導体層においてリッジ構造をドライエッチングにより形成することが開示されている。当該ドライエッチングの後、形成されたリッジ部（ストライプ状の導波路）を覆うように、第１の保護膜と異なる材料からなる第２の保護膜を形成し、リッジ部を形成するためのマスクとして用いた第１の保護膜をフッ酸で除去することにより、電極と接触するべき領域であるリッジ部の上部表面を露出させている。第２の保護膜はリッジ部の側面を覆い、その構成材料としてＴｉ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａなどの酸化物、ＢＮ、ＳｉＣ、ＡｌＮなどが示唆されている。
【０００４】
また、特許第３７２３４３４号（以下、特許文献２と呼ぶ）では、上述した第２の保護膜の構成を多層膜とし、当該多層膜においてリッジ部に接触する層を窒化膜とし、リッジ部から最も遠い側の層を酸化膜とすることが開示されている。また、特許文献２では、リッジ部の上部表面上のみに電極が形成された構造が開示されている。
【０００５】
また、特開２００４−１１９７７２号公報（以下、特許文献３と呼ぶ）では、上述したリッジ部およびリッジ部の側面を覆う保護膜を形成する方法として、以下のような方法が開示されている。まず、窒化ガリウム系半導体層上に上述した第１の保護膜としてＳｉＯ２膜およびＺｒＯ２膜の２層からなる膜を形成し、当該第１の保護膜に酸素雰囲気中で熱処理を行なうことでＺｒＯ２膜をフッ化アンモニウムにエッチングされないようにする。その後、ＳｉＯ２膜およびＺｒＯ２膜からなる第１の保護膜を反応性イオンエッチング（ＲＩＥ）により部分的に除去することにより、当該第１の保護膜にリッジ部のパターンを形成する。そして、第１の保護膜をマスクとして塩素ガスを含むエッチングガスを用いたドライエッチングによって、窒化ガリウム系半導体層を部分的に除去することにより、リッジ部を形成する。その後、フッ化アンモニウム液に試料を浸漬することにより、第１の保護膜の下側に位置するＳｉＯ２膜の側壁部をエッチングにより後退させる。ここで、上述した熱処理によりＺｒＯ２膜はフッ化アンモニウムによりエッチングされないようになっているため、ＳｉＯ２膜のみを選択的にエッチングできる。その後、第２の保護膜としてＺｒＯ２膜を電子ビーム蒸着法やスパッタ蒸着法を用いて第１の保護膜およびリッジ部全体を覆うように形成する。このとき、第１の保護膜を構成するＳｉＯ２膜の側壁部は後退した状態になっているため、第２の保護膜としてのＺｒＯ２膜は当該ＳｉＯ２膜の側壁上には堆積しない。そして、フッ化アンモニウムを用いて第１の保護膜を構成するＳｉＯ２膜を除去することで、当該ＳｉＯ２膜上に位置するＺｒＯ２膜も同時に除去する。このようにして、リッジ部の側壁上を第２の保護膜としてのＺｒＯ２膜が覆うとともに、リッジ部の上部表面は露出させ、当該上部表面上に電極を形成することができるとしている。
【特許文献１】特許第３６０４２７８号
【特許文献２】特許第３７２３４３４号
【特許文献３】特開２００４−１１９７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の半導体素子の製造方法においては、以下のような問題があった。すなわち、特許文献１に開示された製造方法では、第２の保護膜を形成した状態で第１の保護膜をフッ酸で除去することにより、リッジ部の上部表面上に位置する第２の保護膜の部分を除去する（リフトオフ法を用いて第２の保護膜を除去する）。しかし、このときにリッジ部の上部表面から第２の保護膜の部分が完全に除去されず第２の保護膜の一部がバリなどとして残存する場合があった。この場合、リッジ部の上部表面に電極を形成しても、リッジ部の上部表面と電極との接触が不完全になり、半導体素子の製造歩留りが低下する場合があった。この場合、半導体素子の製造コストを低減することは難しかった。
【０００７】
また、特許文献２のようにリッジ部の上部表面上のみに電極を形成する場合、当該電極を形成するためのエッチングのマスクパターンを形成するときに、当該マスクパターンの位置をリッジ部の上部表面の位置に正確に一致させる必要があるが、このような位置調整はリッジ部のサイズが小さくなるほど困難になる。そして、このマスクパターンの位置がリッジ部の位置からずれると、電極の位置がリッジ部の上部表面の位置からずれることになり、やはり半導体素子の製造歩留りが低下することになる。この結果、半導体素子の製造コストを低減することが難しかった。
【０００８】
また、特許文献３では、第１の保護膜を構成するＺｒＯ２膜について、フッ化アンモニアに対する耐性を上げるため（フッ化アンモニアによってエッチングされないようにするため）、酸素雰囲気中での熱処理が必要であり、このような熱処理が必要であることから製造コストを低減することが難しかった。
【０００９】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、製造コストを低減することが可能な半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
この発明に従った半導体素子の製造方法では、以下の工程を実施する。まず、半導体素子を構成する窒化ガリウム系半導体層を準備する工程を実施する。窒化ガリウム系半導体層上に第１の膜を形成する工程を実施する。アルカリ系エッチャントによるエッチング速度が、第１の膜を構成する材料より小さい材料からなり、パターンを有する第２の膜を形成する工程を実施する。第２の膜をマスクとして用いて、第１の膜および窒化ガリウム系半導体層を部分的にエッチングにより除去することにより、第２の膜の下に位置する領域において窒化ガリウム系半導体層にリッジ部を形成する工程を実施する。リッジ部上に位置する第１の膜の端部を、アルカリ系エッチャントを用いたエッチングにより除去することにより、第１の膜の端面の位置を第２の膜の端面の位置より後退させる工程を実施する。アルカリ系エッチャントによるエッチング速度が、第１の膜を構成する材料より小さい材料からなる保護膜を、リッジ部の側面および第２の膜の上部表面上に形成する工程を実施する。第１の膜をアルカリ系エッチャントを用いたエッチングにより除去することにより、第２の膜および当該第２の膜の上部表面上に形成された保護膜の部分を除去する工程を実施する。第１の膜を除去することにより露出したリッジ部の表面に電極を形成する工程を実施する。
【００１１】
また、この発明に従った半導体素子の製造方法では、以下の工程を実施する。まず、半導体素子を構成する窒化ガリウム系半導体層を準備する工程を実施する。窒化ガリウム系半導体層上に第１の膜を形成する工程を実施する。燐酸、硝酸、酢酸および水からなる混酸によるエッチング速度が、第１の膜を構成する材料より小さい材料からなり、パターンを有する第２の膜を形成する工程を実施する。第２の膜をマスクとして用いて、第１の膜および前記窒化ガリウム系半導体層を部分的にエッチングにより除去することにより、第２の膜の下に位置する領域において窒化ガリウム系半導体層にリッジ部を形成する工程を実施する。リッジ部上に位置する第１の膜の端部を、混酸を用いたエッチングにより除去することにより、第１の膜の端面の位置を第２の膜の端面の位置より後退させる工程を実施する。混酸によるエッチング速度が、第１の膜を構成する材料より小さい材料からなる保護膜を、リッジ部の側面および第２の膜の上部表面上に形成する工程を実施する。第１の膜を混酸を用いたエッチングにより除去することにより、第２の膜および当該第２の膜の上部表面上に形成された保護膜の部分を除去する工程を実施する。第１の膜を除去することにより露出したリッジ部の表面に電極を形成する工程を実施する。
【００１２】
このようにすれば、リッジ部を形成するためのマスクとして第２の膜を用いるとともに、リッジ部の上部表面を露出させるために第１の膜の除去によって同時に、（その上部表面上に保護膜の部分が形成された）当該第２の膜が除去されるので、リッジ部の上部表面上から保護膜の部分を確実に除去できる。このため、リッジ部の上部表面上から保護膜の部分を除去するために、リッジ部の形成に用いたマスクとは別に新たなレジストパターンなどを形成する場合と比べて、リッジ部の上部表面の位置と保護膜の除去される部分の位置とがずれる可能性を低減できる。このため、リッジ部の上部表面の位置と保護膜の除去される部分の位置がずれることに起因して、電極の接続位置が設計時とずれることによる半導体素子の特性の劣化や動作不良といった問題が発生することを防止できる。この結果、半導体素子の製造歩留りの低下に起因する製造コストの増大を抑制できる。
【００１３】
また、保護膜を形成する前に、予め第１の膜の端部を第２の膜の端部の位置より後退させておくので、保護膜を形成したときに当該保護膜の一部が第１の膜の端部表面に形成される可能性を低減できる。このため、第１の膜を除去するときに、保護膜の一部が第１の膜の端部表面に形成されていることに起因して第１の膜が十分除去できない（このため、第２の膜および当該第２の膜の上部表面上に形成された保護膜の部分を十分除去できない）といった問題の発生確率を低減できる。このため、上記のような問題に起因する半導体素子の動作不良などの発生確率を低減できる。この結果、半導体素子の製造歩留りの低下に起因する製造コストの増大を抑制できる。
【００１４】
また、アルカリ系エッチャントや混酸によるエッチング速度が第１の膜を構成する材料より小さい材料により第２の膜を構成しているので、第１の膜を第２の膜に対して選択的にエッチングするために熱処理などの追加の処理を行なう必要が無い。そのため、上記のような追加の処理を行なう場合に比べて半導体素子の製造工程数を削減できる。この結果、半導体素子の製造コストを低減できる。
【発明の効果】
【００１５】
本発明によれば、半導体素子の製造歩留りの低下を防ぐことにより製造コストを低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１７】
（実施の形態１）
図１は、本発明に従った化合物半導体素子の製造方法の実施の形態１を示すフローチャートである。図２〜図１１は、図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。図１〜図１１を参照して、本発明による化合物半導体素子の製造方法を説明する。
【００１８】
図１に示すように、本発明による化合物半導体素子の製造方法では、まずＧａＮ系半導体層形成工程（Ｓ１０）を実施する。この工程（Ｓ１０）においては、図２に示すように基板１の主表面上にエピタキシャル成長法などを用いてＧａＮ系半導体層２を形成する。ここで、基板１としてはたとえばＧａＮからなる基板やその他サファイアからなる基板など、その主表面上にＧａＮ系の半導体層を形成することが可能な基板を用いることができる。また、ＧａＮ系半導体層２の構成としては、形成される化合物半導体素子の要求特性に応じて、複数のＧａＮ系半導体層が積層された構造を採用することができる。たとえば、半導体素子として半導体レーザ素子を形成する場合、ＧａＮ系半導体層２の構成としては、基板１としてＧａＮ基板を用いた場合には、基板１上にｎ型クラッド層およびｐ型クラッド層が形成されており、活性層がｎ型クラッド層およびｐ型クラッド層に挟まれている、といった構成を用いることができる。また、ここでＧａＮ（窒化ガリウム）系半導体層２のとしては、組成にガリウム（Ｇａ）および窒素（Ｎ）を含む半導体層であれば任意の組成の半導体層を用いることができる。
【００１９】
次に第１の膜形成工程（Ｓ２０）を実施する。この工程（Ｓ２０）においては、第１の膜としてのアルミニウム膜（Ａｌ膜３）をＧａＮ系半導体層２上に形成する。このＡｌ膜３は、たとえば蒸着法やスパッタ蒸着法など、任意の方法により形成することができる。この第１の膜としてのＡｌ膜３の厚みは、たとえば０．０５μｍ以上１μｍ以下とすることができる。なお、Ａｌ膜３の厚みの下限を０．０５μｍとしたのは、Ａｌ膜３の厚みが０．０５μｍ以上であれば後述するリフトオフ工程（Ｓ８０）におけるマスク層１４などのリフトオフを問題なく行なうことができるためである。
【００２０】
次に、図１に示すように第２の膜形成工程（Ｓ３０）を実施する。この工程（Ｓ３０）においては、上述したＡｌ膜３上に第２の膜としてのシリコン酸化膜（ＳｉＯ2膜４）を形成する。この結果、図３に示すような構造を得る。このＳｉＯ2膜４は、たとえばＣＶＤ（Chemical Vapor Deposition）法、ＥＢ（Electron Beam）蒸着法、スパッタ法などの任意の方法を用いて形成することができる。このＳｉＯ2膜４の厚みは、たとえば０．１μｍ以上１μｍ以下とすることができる。ここで、ＳｉＯ２膜４の厚みの下限を０．１μｍとしたのは、凸部形成工程（Ｓ５０）でのエッチング工程のときにＳｉＯ２膜４がエッチング終了時まで残存するための最低厚みが０．１μｍであったためである。また、ＳｉＯ２膜４の厚みの上限を１μｍとしたのは、パターニング工程（Ｓ４０）においてレジスト膜５が消失する前にＳｉＯ２膜４のパターニングを終了させることが可能な厚みの上限が１μｍだからである。
【００２１】
次に、図１に示すようにパターニング工程（Ｓ４０）を実施する。この工程（Ｓ４０）においては、まずＳｉＯ2膜４の表面上にレジスト膜を形成する。その後、フォトリソグラフィ法を用いて所定のパターンを当該レジスト膜に転写する。そして、現像処理を行なうことにより、図４に示すようにＳｉＯ2膜４上に所定のパターンを有するレジスト膜５を形成する。このレジスト膜５の平面形状は、後述するリッジ部の上部表面の平面形状に対応する。
【００２２】
次に、図１に示すように凸部形成工程（Ｓ５０）を実施する。この工程（Ｓ５０）においては、上述したレジスト膜５をマスクとして用いてＳｉＯ2膜４を部分的にエッチングにより除去することにより、図５に示すような構造を得る。つまり、上記エッチングによって、レジスト膜５下にはＳｉＯ2膜４（図４参照）から構成されるマスク層１４が形成される。マスク層１４の平面形状はレジスト膜５の平面形状と同じになっている。ここで、ＳｉＯ2膜４に対するエッチングにおいては、フッ素系のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）を用いる。
【００２３】
その後、ウェットエッチングなどを用いてレジスト膜５を除去する。この結果、図６に示すような構造を得る。そして、ＳｉＯ2からなるマスク層１４をマスクとして用いて、Ａｌ膜３およびＧａＮ系半導体層２をエッチングにより部分的に除去する。このエッチング工程においては、塩素系エッチングガスを用いたＲＩＥによってＡｌ膜３およびＧａＮ系半導体層２を部分的に除去する。この結果、マスク層１４下にＡｌ膜１３およびＧａＮ系半導体層の一部である凸部としてのリッジ部１２が形成される。この結果、図７に示すような構造を得ることができる。なお、凸部としてのリッジ部１２の高さ（リッジ部１２に隣接するＧａＮ系半導体層２の平坦な上部表面からリッジ部１２の上部表面まで高さ）は、上述したエッチングの処理時間などのプロセス条件を調節することにより任意に決定することができる。
【００２４】
次に、図１に示すように、第１の膜の側壁を後退させる工程（Ｓ６０）を実施する。この工程（Ｓ６０）においては、第１の膜としてのＡｌ膜１３に対するエッチング速度が第２の膜としてのＳｉＯ2膜からなるマスク層１４に対するエッチング速度より大きい条件となる任意のエッチング方法を用いることができる。たとえば、アルカリ水溶液（たとえばフルウチ化学株式会社製セミコクリーン２３）に図７に示した構造を有する基板を浸漬することにより、Ａｌ膜１３の側壁を部分的に除去できる。このようにして、Ａｌ膜１３の側壁２３の位置をマスク層１４の側壁２４の位置よりも内側に後退させる。この結果、図８に示すような構造を得る。なお、マスク層１４の側壁２４に対してＡｌ膜１３の側壁２３が後退した後退量（マスク層１４の側壁２４とＡｌ膜１３の側壁２３との間の距離）は、好ましくは０．０５μｍ以上１μｍ以下、より好ましくは０．１μｍ以上０．５μｍ以下とすることができる。
【００２５】
次に、図１に示す第３の膜形成工程（Ｓ７０）を実施する。この工程（Ｓ７０）においては、第３の膜としてのＳｉＯ2膜６をリッジ部１２の側壁上、リッジ部１２以外のＧａＮ系半導体層２の上部表面上およびマスク層１４の上部表面上に形成する。この結果、図９に示すような構造を得る。ここで、保護膜としてのＳｉＯ２膜６の厚みは、たとえば０．０５μｍ以上０．５μｍ以下とすることができる。
【００２６】
このとき、ＳｉＯ2膜６の形成方法としては、上述したＥＢ蒸着法やスパッタ蒸着法など、任意の方法を用いることができる。また、Ａｌ膜１３の側壁２３の位置がマスク層１４の側壁２４の位置より後退しているので、Ａｌ膜１３の側壁２３上にはＳｉＯ2膜６は形成されていない。
【００２７】
次に、リフトオフ工程（Ｓ８０）を実施する。この工程（Ｓ８０）においては、図９に示すような構造の試料をアルカリ水溶液（たとえばフルウチ化学株式会社製セミコクリーン２３）に浸漬する。この結果、アルカリ水溶液はＡｌ膜１３を選択的にエッチングするので、Ａｌ膜１３が除去される。このＡｌ膜１３の除去に伴って、Ａｌ膜１３上に位置していたＳｉＯ2膜からなるマスク層１４および当該マスク層１４上に形成されていたＳｉＯ2膜６も同時に除去される。この結果、図１０に示すような構造を得る。図１０からもわかるように、リッジ部１２の側壁上に上述したＳｉＯ2膜６が形成された状態は維持されている。また、上述した工程からもわかるように、リッジ部１２を形成するためのマスク、およびＳｉＯ2膜６のうちリッジ部１２上に位置する部分を除去するリフトオフのためのマスクとしてＡｌ膜１３を兼用している。このため、リッジ部１２の上部表面の位置とＳｉＯ2膜６がリフトオフ法を用いて除去される領域とはほぼ正確に重なり、その位置関係にずれが発生することはない。そのため、リッジ部の構造が正確な半導体素子を得ることができる。
【００２８】
次に、電極形成工程（Ｓ９０）を実施する。具体的には、図１１に示すように、リッジ部１２の上部表面と接触する位置に一方の電極７を形成し、基板１の裏面側（ＧａＮ系半導体層２が形成されている主表面とは反対側の裏面）に他方の電極８を形成している。電極７、８の製造方法は、リフトオフといった、従来周知の任意の方法を用いることができる。たとえば、電極７が形成されるべきリッジ部を覆う領域に開口パターンを有するレジスト膜を形成し、当該レジスト膜上に電極７となるべき導電体膜を形成する。そして、レジスト膜をウェットエッチングにより除去することにより、電極を形成する。また、電極８の製造方法も、同様にマスク層の形成、当該マスク上への導電体膜の形成、ウェットエッチングによるリフトオフ、といった工程を用いることができる。
【００２９】
図１１から分かるように、電極７は、リッジ部１２の上部表面の幅（リッジ部１２の側壁の間の距離）よりその幅が広くなるように形成されている。つまり、電極７はリッジ部１２の上部表面上からＳｉＯ２膜６上に延在するようになっている。このようにすれば、リッジ部１２の上部表面の幅が極めて狭くなったような場合、電極７の形成位置がある程度ばらついたようなときでも、電極７をリッジ部１２の上部表面と確実に接続することができる。
【００３０】
上記のような工程の後、ダイシングソーなどを用いて基板１を個々のチップに分割することによって本発明による半導体素子を得ることができる。
【００３１】
なお、上述したマスク層１４の材質として、ＳｉＯ２に代えて一酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ５）、酸化セリウム（ＣｅＯ３）、および酸化ハフニウム（ＨｆＯ２）のいずれか、あるいはこれらのうちの２つ以上の材料を用いてもよい。また、ＳｉＯ２膜６に代えて、一酸化珪素膜（ＳｉＯ膜）、窒化珪素膜（ＳｉＮ膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化タンタル膜（Ｔａ２Ｏ３膜）、酸化ランタン膜（Ｌａ２Ｏ５膜）、酸化セリウム膜（ＣｅＯ３膜）、および酸化ハフニウム膜（ＨｆＯ２膜）のいずれか、あるいはこれらの複合膜を用いてもよい。
【００３２】
（実施の形態２）
図１２は、本発明による化合物半導体素子の製造方法の実施の形態２を説明するための断面模式図である。図１２を参照して、本発明による化合物半導体素子の製造方法の実施の形態２を説明する。
【００３３】
本発明による化合物半導体素子の製造方法の実施の形態２は、基本的には、図１〜図１１を参照して説明した化合物半導体素子の製造方法と同様の工程を備えるが、リッジ部１２を形成する際のマスクとして用いる層が異なっている。具体的には、本発明による化合物半導体素子の製造方法の実施の形態２では、まず図１に示した製造方法のうち工程（Ｓ１０）〜工程（Ｓ４０）までを同様に実施する。この結果、図４に示すような構造を得る。そして、上述した実施の形態１の場合と同様に、レジスト膜５をマスクとして用いて、フッ素系のエッチングガスを用いたＲＩＥによりＳｉＯ2膜４を部分的に除去することにより、図５に示すような構造を得る。
【００３４】
次に、実施の形態２における化合物半導体素子の製造方法では、実施の形態１の場合とは異なりレジスト膜５を除去することなくこのままＡｌ膜３およびＧａＮ系半導体層２のエッチングを行なう。具体的には、レジスト膜５およびマスク層１４をマスクとして用いて、塩素系エッチングガスによるＲＩＥによってＡｌ膜３およびＧａＮ系半導体層２を部分的に除去する。この結果、図１２に示すような構造を得る。
【００３５】
このようにしてリッジ部１２を形成した後、ウェットエッチングなどを用いてレジスト膜５を除去する。その後上述した実施の形態１における工程（Ｓ６０）〜工程（Ｓ９０）を実施することにより、図１１に示すような化合物半導体素子を得ることができる。
【００３６】
（実施の形態３）
本発明による化合物半導体素子の製造方法の実施の形態３は、基本的には図１〜図１１に示した本発明による化合物半導体素子の製造方法の実施の形態１と同様の構成を備えるが、第１の膜の側壁を後退させる工程（Ｓ６０）およびリフトオフ工程（Ｓ８０）において用いるエッチャントがアルカリ水溶液ではなく燐酸、硝酸、酢酸および水からなる混酸である点が異なっている。混酸として、たとえば燐酸を８０質量％、硝酸を５質量％、酢酸を１０質量％、残部を水とした組成の混酸を用いることができる。このようにしても、本発明の実施の形態１と同様の効果を得ることができる。
【００３７】
なお、上記のように混酸を用いる場合において、上述したマスク層１４の材質として、ＳｉＯ２に代えて一酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ５）、酸化セリウム（ＣｅＯ３）、および酸化ハフニウム（ＨｆＯ２）のいずれか、あるいはこれらのうちの２つ以上の材料を用いてもよい。また、ＳｉＯ２膜６に代えて、ＳｉＯ膜、ＳｉＮ膜、ＺｒＯ２膜、Ｔａ２Ｏ３膜、Ｌａ２Ｏ５膜、ＣｅＯ３膜、およびＨｆＯ２膜のいずれか、あるいはこれらの複合膜を用いてもよい。
【００３８】
また、上記のように混酸を用いる場合において、図１２に示したように、レジスト膜５を除去しない状態で、Ａｌ膜３およびＧａＮ系半導体層２のエッチングを行なってもよい。
【００３９】
（実施の形態４）
図１３〜図１９は、本発明による化合物半導体素子の製造方法の実施の形態４を説明するための断面模式図である。図１３〜図１９を参照して、本発明による化合物半導体素子の製造方法の実施の形態４を説明する。
【００４０】
本発明による化合物半導体素子の製造方法の実施の形態４は、基本的には、図１〜図１１を参照して説明した化合物半導体素子の製造方法と同様の工程を備えるが、第１の膜としてのＡｌ膜３を形成した後、第２の膜としてのＳｉＯ２膜４を形成する前に、Ａｌ膜３上に被覆膜としての金からなる膜（Ａｕ膜９（図１３参照））を形成している点が異なる。以下、具体的に説明する。
【００４１】
まず、本発明による化合物半導体素子の製造方法の実施の形態１と同様に、ＧａＮ系半導体層形成工程（Ｓ１０）（図１参照）を実施する。この工程（Ｓ１０）においては、図１３に示すように基板１の主表面上にエピタキシャル成長法などを用いてＧａＮ系半導体層２を形成する。
【００４２】
次に、図１に示したように第１の膜形成工程（Ｓ２０）を実施する。この工程（Ｓ２０）においては、第１の膜としてのＡｌ膜３（図１３参照）をＧａＮ系半導体層２上に形成する。Ａｌ膜３の形成方法としては、ＥＢ蒸着法やスパッタ法など任意の方法を用いることができる。また、このときＡｌ膜３の厚みはたとえば０．３μｍとすることができる。
【００４３】
次に、被覆膜形成工程を実施する。この被覆膜形成工程では、Ａｌ膜３上に被覆膜としてのＡｕ膜９（図１３参照）を形成する。このＡｕ膜９も任意の方法により形成することができる。また、Ａｕ膜９の厚みはたとえば０．００５μｍ以上０．０５μｍ以下（たとえば０．０１μｍ程度）とすることができる。
【００４４】
次に、図１に示した第２の膜形成工程（Ｓ３０）を実施する。この工程（Ｓ３０）においては、上述したＡｕ膜９上に第２の膜としてのＳｉＯ2膜４を形成する。この結果、図１３に示すような構造を得る。
【００４５】
次に、図１に示した製造方法と同様にパターニング工程（Ｓ４０）を実施する。この結果、図１４に示すようにＳｉＯ2膜４上に所定のパターンを有するレジスト膜５が形成される。このレジスト膜５の平面形状は、後述するリッジ部の上部表面の平面形状に対応する。
【００４６】
次に、図１に示す製造方法と同様に凸部形成工程（Ｓ５０）を実施する。この工程（Ｓ５０）においては、上述したレジスト膜５をマスクとして用いてＳｉＯ2膜４を部分的にエッチングにより除去することにより、図１５に示すような構造を得る。つまり、上記エッチングによって、レジスト膜５下にはＳｉＯ2膜４（図１４参照）から構成されるマスク層１４が形成される。マスク層１４の平面形状はレジスト膜５の平面形状と同じになっている。ここで、ＳｉＯ2膜４に対するエッチングにおいては、フッ素系のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）を用いる。
【００４７】
その後、ウェットエッチングなどを用いてレジスト膜５を除去する。この結果、図１６に示すような構造を得る。そして、マスク層１４をマスクとして用いて、Ａｕ膜９、Ａｌ膜３およびＧａＮ系半導体層２をエッチングにより部分的に除去する。このエッチング工程においては、塩素系エッチングガスを用いたＲＩＥによってＡｕ膜９、Ａｌ膜３およびＧａＮ系半導体層２を部分的に除去する。この結果、図１７に示すようにマスク層１４下にＡｕ膜１９、Ａｌ膜１３およびＧａＮ系半導体層の一部である凸部としてのリッジ部１２が形成される。
【００４８】
なお、上述した工程（Ｓ５０）においてはマスク層１４を形成し、Ａｕ膜９のエッチングはＡｌ膜３およびＧａＮ系半導体層２のエッチングを行なうときに連続して行なっているが、Ａｕ膜９のエッチングのタイミングは異なるタイミングであってもよい。たとえば、図１５で説明したマスク層１４を形成するエッチング工程において、連続してレジスト膜５をマスクとして用いてＡｕ膜を部分的にエッチングにより除去することにより、レジスト膜５のパターンと同様のパターンを有するＡｕ膜１９を形成してもよい。この場合、上記図１７で説明したＡｌ膜３およびＧａＮ系半導体層２の部分的なエッチング工程では、Ａｕ膜９のエッチングは行なわれない。
【００４９】
次に、図１に示す製造方法と同様に、第１の膜の側壁を後退させる工程（Ｓ６０）を実施する。この工程（Ｓ６０）においては、第１の膜としてのＡｌ膜１３に対するエッチング速度が第２の膜としてのＳｉＯ2膜からなるマスク層１４（および好ましくはＡｕ膜１９）に対するエッチング速度より大きい条件となる任意のエッチング方法を用いることができる。たとえば、アルカリ水溶液（たとえばフルウチ化学株式会社製セミコクリーン２３）に図１７に示した構造を有する基板を浸漬することにより、Ａｌ膜１３の側壁を部分的に除去できる。このようにして、Ａｌ膜１３の側壁２３の位置をマスク層１４の側壁２４およびＡｕ膜１９の側壁２９の位置よりも内側に後退させる。この結果、図１８に示すような構造を得る。
【００５０】
次に、図１に示す製造方法と同様に、第３の膜形成工程（Ｓ７０）を実施する。この工程（Ｓ７０）においては、図１９に示すように、第３の膜としてのＳｉＯ2膜６をリッジ部１２の側壁上、リッジ部１２以外のＧａＮ系半導体層２の上部表面上およびマスク層１４の上部表面上に形成する。
【００５１】
このとき、ＳｉＯ2膜６の形成方法としては、上述したＥＢ蒸着法やスパッタ蒸着法など、任意の方法を用いることができる。また、Ａｌ膜１３の側壁２３の位置がマスク層１４の側壁２４の位置より後退しているので、Ａｌ膜１３の側壁２３上にはＳｉＯ2膜６は形成されていない。
【００５２】
次に、図１に示す製造方法と同様に、リフトオフ工程（Ｓ８０）を実施する。この工程（Ｓ８０）においては、図１９に示すような構造の試料をアルカリ水溶液（たとえばフルウチ化学株式会社製セミコクリーン２３）に浸漬する。この結果、アルカリ水溶液はＡｌ膜１３を選択的にエッチングするので、Ａｌ膜１３が除去される。このＡｌ膜１３の除去に伴って、Ａｌ膜１３上に位置していたマスク層１４、Ａｕ膜１９および当該マスク層１４上に形成されていたＳｉＯ2膜６も同時に除去される。この結果、図１０に示すような構造を得る。この後、上述した実施の形態１における工程（Ｓ９０）（図１参照）を実施することにより、図１１に示すような化合物半導体素子を得ることができる。
【００５３】
なお、上述した第１の膜の側壁を後退させる工程（Ｓ６０）およびリフトオフ工程（Ｓ８０）において用いるエッチャントとしてアルカリ水溶液ではなく、上述した本発明の実施の形態３において示した燐酸、硝酸、酢酸および水からなる混酸を用いてもよい。
【００５４】
ところで、上述した実施の形態４においては、Ａｌ膜３上に被覆膜としてＡｕ膜９を形成しているが、金の代わりにチタンを用いてＴｉ膜９を形成してもよい。すなわち、第１の膜としてのＡｌ膜３と、第２の膜としてのＳｉＯ２膜４との間に、被覆膜としてＡｕ膜９ではなくＴｉ膜９を形成する。被覆膜としてＴｉ膜９を用いることにより、第１の膜としてのＡｌ膜３と被覆膜、および第２の膜としてのＳｉＯ２膜４と被覆膜との密着性が、Ａｕ膜９を用いた場合よりもさらに良好になる。つまり、上述した第１の膜としてのＡｌ膜３と被覆膜と、第２の膜としてのＳｉＯ２膜４をマスクにしたドライエッチングの際にマスクの端部が荒れることにより、形成されるリッジ部の端面が荒れる可能性を小さくすることができる。また、塩素系エッチングガスを用いたＲＩＥによってＴｉ膜９、Ａｌ膜３およびＧａＮ系半導体層２を部分的に除去する工程を行なうが、この際にＴｉ膜９の微細な残骸がエッチングされたリッジ部の表面上に残留する可能性は小さい。このため、リッジ部に付着された微細なＴｉ膜９が微細なマスクとなって、エッチング時に影響を与える可能性が小さく、半導体素子の歩留まり低下を抑制することができる。なお、被覆膜としてチタンを用いた場合においては、リフトオフ工程を行なった後には被覆膜はＴｉ膜１９となることは言うまでもない。
【００５５】
また、被覆膜としてＡｕ膜９の代わりにＴｉ膜９を用いた場合においても、その成膜方法や成膜する厚み、そのときの第１の膜としてのＡｌ膜３や第２の膜としてのＳｉＯ２膜４などの厚みなど、他のあらゆる条件は、上述したＡｕ膜９を被覆膜として用いた場合と同じにすればよい。
【００５６】
また、上述した実施の形態１〜４において、第２の膜形成工程（Ｓ３０）およびパターニング工程（Ｓ４０）においてリフトオフ法を用いてもよい。具体的には、第１の膜としてのＡｌ膜３上に、リッジ部１２が形成されるべき領域に開口パターンを有するレジスト膜を形成し、当該レジスト膜上に第２の膜としてのＳｉＯ２膜４を形成する。このとき、開口パターンの内部ではＡｌ膜３に接触した状態でＳｉＯ２膜４の一部（マスク層１４となるべき部分）が形成される。そして、レジスト膜をウェットエッチングにより除去することにより、上記マスク層１４となるべき部分を残してＳｉＯ２膜４の他の部分がレジスト膜とともに除去される。このようにして、図６に示すような構造を形成してもよい。
【００５７】
以下、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。
【００５８】
この発明に従った半導体素子の製造方法では、以下の工程を実施する。まず、半導体素子を構成する窒化ガリウム系半導体層（ＧａＮ系半導体層２）を準備する工程（ＧａＮ系半導体層形成工程（Ｓ１０））を実施する。ＧａＮ系半導体層２上に第１の膜（Ａｌ膜３）を形成する工程（第１の膜形成工程（Ｓ２０））を実施する。アルカリ系エッチャントによるエッチング速度が、Ａｌ膜３を構成する材料より小さい材料からなり、パターンを有する第２の膜（マスク層１４）を形成する工程（第２の膜形成工程（Ｓ３０）およびパターニング工程（Ｓ４０））を実施する。第２の膜（マスク層１４）をマスクとして用いて、Ａｌ膜３およびＧａＮ系半導体層２を部分的にエッチングにより除去することにより、第２の膜（マスク層１４）の下に位置する領域においてＧａＮ系半導体層２にリッジ部１２を形成する工程（凸部形成工程（Ｓ５０））を実施する。
【００５９】
リッジ部１２上に位置するＡｌ膜１３（図７参照）の端部を、アルカリ系エッチャントを用いたエッチングにより除去することにより、Ａｌ膜１３の端面の位置（側壁２３の位置）をマスク層１４の端面の位置（側壁２４の位置）より後退させる工程（第１の膜の側壁を後退させる工程（Ｓ６０））を実施する。アルカリ系エッチャントによるエッチング速度が、Ａｌ膜３、１３を構成する材料より小さい材料からなる保護膜（ＳｉＯ２膜６）を、リッジ部１２の側面およびマスク層１４の上部表面上に形成する工程（第３の膜形成工程（Ｓ７０））を実施する。Ａｌ膜１３をアルカリ系エッチャントを用いたエッチングにより除去することにより、マスク層１４および当該マスク層１４の上部表面上に形成されたＳｉＯ２膜６の部分を除去する工程（リフトオフ工程（Ｓ８０））を実施する。Ａｌ膜１３を除去することにより露出したリッジ部１２の表面に電極７を形成する工程（電極形成工程（Ｓ９０））を実施する。
【００６０】
このようにすれば、リッジ部１２を形成するためのマスクとしてマスク層１４を用いるとともに、リッジ部１２の上部表面を露出させるためにＡｌ膜１３の除去によって同時に（その上部表面上に保護膜としてのＳｉＯ２膜６の部分が形成された）当該マスク層１４が除去されるので、リッジ部１２の上部表面上からＳｉＯ２膜６の部分を確実に除去できる。このため、リッジ部１２の上部表面上からＳｉＯ２膜６の部分を除去するために、リッジ部１２の形成に用いたマスク層１４とは別に新たなレジストパターンなどを形成する場合と比べて、リッジ部１２の上部表面の位置とＳｉＯ２膜６の除去される部分の位置とがずれる可能性を低減できる。このため、リッジ部１２の上部表面の位置とＳｉＯ２膜６の除去される部分の位置がずれることに起因して、電極７とリッジ部１２の上部表面との接続不良による半導体素子の特性の劣化や動作不良といった問題が発生することを防止できる。この結果、半導体素子の製造歩留りの低下に起因する製造コストの増大を抑制できる。
【００６１】
また、保護膜としてのＳｉＯ２膜６を形成する前に、予めＡｌ膜１３の側壁２３をマスク層１４の側壁２４の位置より後退させておくので、ＳｉＯ２膜６を形成したときに当該ＳｉＯ２膜６の一部がＡｌ膜１３の側壁２３上に形成される可能性を低減できる。このため、Ａｌ膜１３を除去するときに、ＳｉＯ２膜６の一部がＡｌ膜１３の側壁２３上に形成されていることに起因してＡｌ膜１３が十分除去できない（このため、マスク層１４および当該マスク層１４の上部表面上に形成されたＳｉＯ２膜６の部分を十分除去できない）といった問題の発生確率を低減できる。このため、上記のような問題に起因する半導体素子の動作不良などの発生確率を低減できる。この結果、半導体素子の製造歩留りの低下に起因する製造コストの増大を抑制できる。
【００６２】
また、アルカリ系エッチャントによるエッチング速度がＡｌ膜１３を構成する材料（Ａｌ）より小さい材料（ＳｉＯ２）によりマスク層１４を構成しているので、Ａｌ膜１３をマスク層１４に対して選択的にエッチングするために熱処理などの追加の処理を行なう必要が無い。そのため、上記のような追加の処理を行なう場合に比べて半導体素子の製造工程数を削減できる。この結果、半導体素子の製造コストを低減できる。
【００６３】
この発明に従った半導体素子の製造方法では、以下の工程を実施する。まず、半導体素子を構成する窒化ガリウム系半導体層（ＧａＮ系半導体層２）を準備する工程（ＧａＮ系半導体層形成工程（Ｓ１０））を実施する。ＧａＮ系半導体層２上に第１の膜（Ａｌ膜３）を形成する工程（第１の膜形成工程（Ｓ２０））を実施する。燐酸、硝酸、酢酸および水からなる混酸によるエッチング速度が、Ａｌ膜３を構成する材料より小さい材料からなり、パターンを有する第２の膜（マスク層１４）を形成する工程（第２の膜形成工程（Ｓ３０）およびパターニング工程（Ｓ４０））を実施する。第２の膜（マスク層１４）をマスクとして用いて、Ａｌ膜３およびＧａＮ系半導体層２を部分的にエッチングにより除去することにより、第２の膜（マスク層１４）の下に位置する領域においてＧａＮ系半導体層２にリッジ部１２を形成する工程（凸部形成工程（Ｓ５０））を実施する。
【００６４】
リッジ部上に位置するＡｌ膜１３の端部を、混酸を用いたエッチングにより除去することにより、Ａｌ膜１３の端面の位置（側壁２３の位置）をマスク層１４の端面の位置（側壁２４の位置）より後退させる工程（第１の膜の側壁を後退させる工程（Ｓ６０））を実施する。混酸によるエッチング速度が、Ａｌ膜３、１３を構成する材料より小さい材料からなる保護膜（ＳｉＯ２膜６）を、リッジ部１２の側面およびマスク層１４の上部表面上に形成する工程（第３の膜形成工程（Ｓ７０））を実施する。Ａｌ膜１３を混酸を用いたエッチングにより除去することにより、マスク層１４および当該マスク層１４の上部表面上に形成されたＳｉＯ２膜６の部分を除去する工程（リフトオフ工程（Ｓ８０））を実施する。Ａｌ膜１３を除去することにより露出したリッジ部１２の表面に電極７を形成する工程（電極形成工程（Ｓ９０））を実施する。
【００６５】
このようにすれば、リッジ部１２を形成するためのマスクとしてマスク層１４を用いるとともに、リッジ部１２の上部表面を露出させるためにＡｌ膜１３の除去によって同時に、（その上部表面上にＳｉＯ２膜６の部分が形成された）当該マスク層１４が除去されるので、リッジ部１２の上部表面上からＳｉＯ２膜６の部分を確実に除去できる。このため、リッジ部１２の上部表面上からＳｉＯ２膜６の部分を除去するために、リッジ部１２の形成に用いたマスク層１４とは別に新たなレジストパターンなどを形成する場合と比べて、リッジ部１２の上部表面の位置とＳｉＯ２膜６の除去される部分の位置とがずれる可能性を低減できる。このため、リッジ部１２の上部表面の位置とＳｉＯ２膜６の除去される部分の位置がずれることに起因して、電極７とリッジ部１２の上部表面との接続不良による半導体素子の特性の劣化や動作不良といった問題が発生することを防止できる。この結果、半導体素子の製造歩留りの低下に起因する製造コストの増大を抑制できる。
【００６６】
また、ＳｉＯ２膜６を形成する前に、予めＡｌ膜１３の側壁２３をマスク層１４の側壁２４の位置より内側へ後退させておくので、ＳｉＯ２膜６を形成したときに当該ＳｉＯ２膜６の一部がＡｌ膜１３の側壁２３上に形成される可能性を低減できる。このため、Ａｌ膜１３を除去するときに、ＳｉＯ２膜６の一部がＡｌ膜１３の側壁２３上に形成されていることに起因してＡｌ膜１３が十分除去できないといった問題の発生確率を低減できる。このため、上記のような問題に起因する半導体素子の動作不良などの発生確率を低減できる。この結果、半導体素子の製造歩留りの低下に起因する製造コストの増大を抑制できる。
【００６７】
また、混酸によるエッチング速度がＡｌ膜１３を構成する材料（Ａｌ）より小さい材料（ＳｉＯ２）によりマスク層１４を構成しているので、Ａｌ膜１３をマスク層１４に対して選択的にエッチングするために熱処理などの追加の処理を行なう必要が無い。そのため、上記のような追加の処理を行なう場合に比べて半導体素子の製造工程数を削減できる。この結果、半導体素子の製造コストを低減できる。
【００６８】
上記半導体素子の製造方法において、第２の膜としてのマスク層１４を形成する工程（第２の膜形成工程（Ｓ３０）およびパターニング工程（Ｓ４０））ではリフトオフ法を用いてもよい。このようにすれば、エッチングなどを行なうことが難しいような材料を用いて、所定のパターンを有するマスク層１４を形成することができる。このため、マスク層１４として用いる材料の選択の自由度を大きくすることができる。
【００６９】
上記半導体素子の製造方法において、第１の膜を構成する材料はアルミニウムである。また、マスク層１４を構成する材料は、二酸化珪素、一酸化珪素、窒化珪素、酸化ジルコニウム、酸化タンタル、酸化ランタン、酸化セリウム、および酸化ハフニウムからなる群から選択される少なくとも１種であってもよい。また、ＳｉＯ２膜６に対応する保護膜を構成する材料は、上述した二酸化珪素に代えて、一酸化珪素、窒化珪素、酸化ジルコニウム、酸化タンタル、酸化ランタン、酸化セリウム、および酸化ハフニウムからなる群から選択される少なくとも１種であってもよい。
【００７０】
この場合、酸化物からなるマスク層１４およびＳｉＯ２膜６などを用いた保護膜に比べてアルカリ系エッチャントや混酸によるエッチング速度が大きい金属であるアルミニウムをＡｌ膜３に対応する第１の膜の材料として用いることで、本発明による半導体素子の製造方法を確実に実施することができる。
【００７１】
上記半導体素子の製造方法は、図１３に示すように第１の膜形成工程（Ｓ２０）の後であって、第２の膜形成工程（Ｓ３０）の前に、第１の膜（Ａｌ膜３）上に被覆膜（Ａｕ膜９またはＴｉ膜９）を形成する工程をさらに備えていてもよい。また、上記半導体素子の製造方法は、図１７に示すように第２の膜（マスク層１４）のパターンと同様のパターンを有するように被覆膜（Ａｕ膜９またはＴｉ膜９）を部分的に除去する工程をさらに備えていてもよい。この結果、図１７に示すようにマスク層１４と同様のパターンを有するＡｕ膜１９またはＴｉ膜１９が形成される。保護膜（ＳｉＯ２膜６）の部分を除去する工程（リフトオフ工程（Ｓ８０））では、Ａｌ膜３上に位置する被覆膜としてのＡｕ膜１９またはＴｉ膜１９も除去される。なお、上記被覆膜（Ａｕ膜９またはＴｉ膜９）を部分的に除去する工程は、図１７に示すようにリッジ部１２を形成する工程と連続して実施してもよいが、上記リッジ部１２を形成する工程に先立って、パターンを有する第２の膜を形成する工程と連続して（パターニング工程（Ｓ４０）におけるマスク層１４を形成するためのエッチングと連続して）実施してもよい。
【００７２】
このようにすれば、第１の膜としてのＡｌ膜３表面をＡｕ膜９またはＴｉ膜９がカバーすることになるので、第２の膜（ＳｉＯ２膜４）を形成する工程によりＡｌ膜３の表面がダメージを受けることを防止できる。このため、特にリッジ部１２の幅が狭くなるような構成の場合、Ａｌ膜３の表面がダメージを受ける（たとえば第２の膜の形成工程に起因して凹凸ができる）と当該リッジ部１２の形状やサイズを設計どおりに形成することが難しくなるので、このようなＡｕ膜９またはＴｉ膜９を形成することでＡｌ膜３の表面を保護することは特に効果的である。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７４】
この発明は、特に窒化ガリウム系半導体層にリッジ部を形成した半導体素子の製造方法に適用することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明に従った化合物半導体素子の製造方法の実施の形態１を示すフローチャートである。
【図２】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図３】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図４】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図５】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図６】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図７】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図８】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図９】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図１０】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図１１】図１に示した化合物半導体素子の製造方法の各工程を説明するための断面模式図である。
【図１２】本発明による化合物半導体素子の製造方法の実施の形態２を説明するための断面模式図である。
【図１３】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【図１４】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【図１５】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【図１６】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【図１７】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【図１８】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【図１９】本発明による化合物半導体素子の製造方法の実施の形態４の各工程を説明するための断面模式図である。
【符号の説明】
【００７６】
１  基板、２  ＧａＮ系半導体層、３，１３  Ａｌ膜、４，６  ＳｉＯ２膜、５  レジスト膜、７，８  電極、９，１９  Ａｕ膜またはＴｉ膜、１２  リッジ部、１４  マスク層、２２，２３，２４，２９  側壁。
【図１】
2009076867.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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