(57)【要約】      （修正有）【課題】プログラムディスターバンス特性を向上させることができ、メモリセルの間の干渉現象を減らすことができるフラッシュメモリ素子の製造方法を提供する。【解決手段】セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターン１１２を用いてセレクトトランジスタ及びこれと隣接したメモリセルの間１１１ｂの半導体基板１００を過度エッチングすることにより、電子の移動を抑制することができるため、プログラムディスターバンス特性を向上させることができ、メモリセルの間にボイド１１３を形成することにより、メモリセルの間の干渉現象を減らすことができるため、フラッシュメモリ素子の信頼性を向上させることができる方法について開示する。【選択図】図１ｅ
2009010326.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが含まれた半導体基板が提供される段階;
上記ゲート間の上記半導体基板にジャンクションを形成する段階;
上記ゲートの上部にオーバーハングが発生するようにハードマスクパターンを形成する段階;
エッチング工程を実施し、上記ゲート間に形成された上記ハードマスクパターンを除去して上記ジャンクションを露出させる第1のエッチング段階;
上記ゲート間の底面が上記半導体基板の上部より低くなるようにする第2のエッチング段階;及び
上記ゲート間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項２】
セレクトトランジスタ及びメモリセルを含み、ジャンクションが形成された半導体基板が提供される段階;
上記メモリセルの間にボイドが形成されるようにハードマスクパターンを形成する段階;
エッチング工程を実施し、上記セレクトトランジスタ及び上記メモリセルの間の底面に形成された上記ハードマスクパターンを除去して上記ジャンクションを露出させる第1のエッチング段階;
上記セレクトトランジスタ及び上記メモリセルの間の底面が上記半導体基板の上部より低くなるようにする第2のエッチング段階;及び
上記セレクトトランジスタ及び上記メモリセルの間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項３】
上記ハードマスクパターンは、ステップカバレッジ(step coverage)がよくない膜(layer)で形成する請求項1または2に記載のフラッシュメモリ素子の製造方法。
【請求項４】
上記ステップカバレッジがよくない膜は、USG膜またはTEOS膜は請求項3に記載のフラッシュメモリ素子の製造方法。
【請求項５】
上記ハードマスクパターンは、800Å〜1000Åの厚さで形成する請求項1または2に記載のフラッシュメモリ素子の製造方法。
【請求項６】
上記ハードマスクパターンは、
上記セレクトトランジスタ及び上記メモリセルの間の底面に形成される厚さが上記セレクトトランジスタ及び上記メモリセルの上部に形成される厚さより薄く形成される請求項2に記載のフラッシュメモリ素子の製造方法。
【請求項７】
上記底面の深さは、上記半導体基板の上部より低く、上記ジャンクションの深さより高く形成する請求項1または2に記載のフラッシュメモリ素子の製造方法。
【請求項８】
互いに異なる第1の間隔、第2の間隔及び第3の間隔で形成されたゲートが含まれた半導体基板が提供される段階;
上記第3の間隔のゲート上部にオーバーハングが発生するように上記ゲートが含まれた上記半導体基板上にハードマスクパターンを形成する段階;
上記第2の間隔内の上記半導体基板が示されるようにエッチング工程を行う段階;
上記第1の間隔及び第2の間隔の内部と上記第3の間隔の上部に絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項９】
上記第2の間隔は上記第1の間隔より狭く、上記第3の間隔は上記第2の間隔より狭い請求項8に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
上記ハードマスクパターンを形成する段階は、
上記第3の間隔の上部が上記ハードマスクパターンで覆われ、下部はボイドが発生する請求項8に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
上記エッチング工程は、乾式エッチング工程で行う段階である請求項1、2及び8のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、ゲート間のディスターバンスを減らすことができるフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ素子は、メモリセルを含むセル領域と駆動電圧を伝達するトランジスタを含む周辺回路領域を含む。このうち、セル領域を具体的に説明すれば、次の通りである。
【０００３】
セル領域は、多数のメモリセルが直列に連結されたストリングを含む。ストリングは、多数のメモリセル(memory cell)とストリングの両端に形成されたセレクトトランジスタ(selecttransistor)を含む。メモリセルは、半導体基板上にトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層された構造で形成される。一方、セレクトトランジスタはメモリセルと同一の構造に形成されるが、誘電体膜に形成されたコンタクトホールを通じてフローティングゲートとコントロールゲートが互いに接する。
【０００４】
互いに異なるストリングに含まれたメモリセルはワードラインを共有して連結されており、ワードラインに印加される電圧により動作する。また、互いに異なるストリングに含まれたセレクトトランジスタは、セレクトラインを介して連結され、セレクトラインに印加される電圧により動作する。
【０００５】
特に、ナンドフラッシュメモリ素子の場合、集積度が次第に増加するにつれてメモリセルの間の間隔も狭くなるが、これにより隣接するメモリセルの間に干渉現象が発生し得る。干渉現象は、主に隣接するフローティングゲートの間で発生するが、フローティングゲートとフローティングゲートの間で形成されるキャパシタンス(capacitance)が増加して発生し得る。
【０００６】
また、フラッシュメモリ素子のプログラム動作時に、プログラムディスターバンス(program disturbance)特性が損なわれることがあるが、具体的に説明すれば、次の通りである。
【０００７】
プログラム動作は、選択されたワードラインにプログラム電圧を印加し、選択されたメモリセルのフローティングゲートに電子が注入されるようにするものである。しかし、ワードラインには多数のメモリセルが連結されているため、プログラム動作が行われてはならないメモリセルにもプログラム動作が行われることがある。これを防止するために、プログラム動作を目的としないストリングではチャネルブースティング(boosting)を発生させることにより、フローティングゲートに電子が流入しないようにする。
【０００８】
チャネルブースティングの際、ソースセレクトトランジスタ及びこれと隣接したメモリセルの間のジャンクション(junction)領域は、一定の電圧(例えば、8V)でブースティングされており、ソーストランジスタのゲート(gate)は接地(ground)状態となっている。このような条件は、ソースセレクトトランジスタとジャンクションが重畳している部分でGIDL(gate induceddrain leakage)が発生し得る条件である。ジャンクションで生成された電子-正孔対(electron-hole pair)の中で、電子は高いバイアス(high bias)が印加されたチャネル領域に速く移動することができる。これは、プログラムディスターバンス特性を阻害させる現象であり、特に、セレクトトランジスタ及びこれと隣接したメモリセルの間で非常に脆弱である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明がなそうとする技術的課題は、セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターンを用いてセレクトトランジスタ及びこれと隣接したメモリセルの間の半導体基板を過度エッチングすることにより、セレクトトランジスタにおいてメモリセルのチャネル領域に電子が移動することを抑制することができる。
【課題を解決するための手段】
【００１０】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、ゲートが含まれた半導体基板が提供される。ゲート間の半導体基板にジャンクションを形成する。ゲートの上部にオーバーハングが発生するようにハードマスクパターンを形成する。エッチング工程を実施してゲート間に形成されたハードマスクパターンを除去してジャンクションを露出させる第1のエッチング段階を行う。ゲート間の底面が半導体基板の上部より低くなるようにする第2のエッチングを行う。ゲート間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法である。
【００１１】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、セレクトトランジスタ及びメモリセルを含み、ジャンクションが形成された半導体基板が提供される。メモリセルの間にボイドが形成されるようにハードマスクパターンを形成する。エッチング工程を実施し、セレクトトランジスタ及びメモリセルの間の底面に形成されたハードマスクパターンを除去してジャンクションを露出させるが、セレクトトランジスタ及びメモリセルの間の底面が半導体基板の上部より低くなるように過度エッチング工程を行う。セレクトトランジスタ及びメモリセルの間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法である。
【００１２】
ハードマスクパターンは、ステップカバレッジ(step coverage)がよくない膜(layer)で形成し、ステップカバレッジがよくない膜は、USG膜またはTEOS膜である。
【００１３】
ハードマスクパターンは、800Å〜1000Åの厚さで形成し、ハードマスクパターンは、セレクトトランジスタ及びメモリセルの間の底面に形成される厚さがセレクトトランジスタ及びメモリセルの上部に形成される厚さより薄く形成される。
【００１４】
底面の深さは、半導体基板の上部より低く、ジャンクションの深さより高く形成する。
【００１５】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、互いに異なる第1〜第3の間隔で形成されたゲートが含まれた半導体基板が提供される。第3の間隔の上部が覆われるようにゲートが含まれた半導体基板上にハードマスクパターンを形成する。ゲートの上部が示されるようにエッチング工程を行う。第1及び第2の間隔の内部及び第3の間隔の上部に絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法である。この時、第2の間隔は第1の間隔より狭く、第3の間隔は第2の間隔より狭い。
【００１６】
ハードマスクパターンを形成する段階は、第3の間隔の上部がハードマスクパターンで覆われ、下部はボイドが発生し、エッチング工程は乾式エッチング工程で行う。
【発明の効果】
【００１７】
本発明は、セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターンを用いてセレクトトランジスタ及びこれと隣接したメモリセルの間の半導体基板を過度エッチングすることにより、電子の移動を抑制することができるため、プログラムディスターバンス特性を向上させることができる。
【００１８】
また、メモリセルの間にボイドを形成することにより、メモリセルの間の干渉現象を減らすことができるため、フラッシュメモリ素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２０】
図1a〜図1eは、本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【００２１】
図1aを参照すれば、半導体基板(100)上にトンネル絶縁膜(またはゲート絶縁膜)用の第1の絶縁膜(102)、フローティングゲート用の第1の導電膜(104)、誘電体膜(106)、コントロールゲート用の第2の導電膜(108)を形成する。第1の絶縁膜(102)は酸化膜で形成することが望ましく、第1の導電膜(104)はポリシリコン膜で形成することが望ましい。誘電体膜は、酸化膜、窒化膜及び酸化膜が積層された構造で形成することができ、第2の導電膜はポリシリコン膜またはポリシリコン膜と金属膜を積層して形成することができる。図面には示されていないが、第1の導電膜(104)を形成した後、素子分離領域にトレンチを形成し、トレンチの内部に素子分離膜を形成する。第2の導電膜(108)の上部にゲートパターニングのための第1のハードマスクパターン(110)を形成する。
【００２２】
図1bを参照すれば、第1のハードマスクパターン(110)に沿ってエッチング工程を実施し、第2の導電膜(108)、誘電体膜(106)、第1の導電膜(104)及び第1の絶縁膜(102)を順次パターニングしてゲートパターンを形成する。
【００２３】
これにより、セレクトトランジスタ(ST)のセレクトライン(SL)及びメモリセル(Cell)のワードライン(WL)が形成される。この時、セレクトライン(ST)の間を第1の領域(111a)とし、セレクトライン(ST)とワードライン(WL)の間を第2の領域(111b)とし、ワードライン(WL)の間を第3の領域(111c)とする。そして、第1の領域(111a)の間隔を第1の間隔、第2の領域(111b)の間隔を第2の間隔、第3の領域(111c)の間隔を第3の間隔という。そうすれば、第2の間隔は第1の間隔より狭く、第3の間隔より広く形成される。これにより、セレクトトランジスタ(ST)及びメモリセル(Cell)が形成される。
【００２４】
次いで、露出された半導体基板(100)にイオン注入工程を実施してジャンクション(100a)を形成する。
【００２５】
図1cを参照すれば、セレクトトランジスタ(ST)及びメモリセル(Cell)が形成された半導体基板(100)の表面に沿って第2のハードマスクパターン(112)を形成する。
【００２６】
第2のハードマスクパターン(112)は、オーバーハング(over hang)を発生させるためにステップカバレッジ(step coverage)がよくない物質(または方式)で形成することが望ましい。例えば、第2のハードマスクパターン(112)は、USG(Undoped SilicateGlass)膜またはTEOS(Tetra Ethyl Ortho Silicate)膜で形成することができる。第2のハードマスクパターン(112)は、メモリセル(cell)の間である第3の領域(111c)がオーバーハングの発生により上部がふさがるようになり、その底面にはボイド(113)が発生し得るように800Å〜1000Åの十分な厚さで形成することが望ましい。これにより、メモリセル(cell)の間にエアー(air)のボイド(113)が形成され、干渉現象を減らすことができる。
【００２７】
また、第2の領域(111b)の間隔が第1の領域(111a)の間隔より狭いため、第2の領域(111b)の底面に形成される第2のハードマスクパターン(112)が第1の領域(111a)の底面に形成される第2のハードマスクパターン(112)より薄く形成される。
【００２８】
図1dを参照すれば、第1のハードマスクパターン(110)が示されるように第2のハードマスクパターン(112)をエッチングする。エッチング工程は、乾式エッチング工程で行うことが望ましい。セレクトトランジスタ(ST)及びメモリセル(Cell)の上部に形成された第2のハードマスクパターン(112)をエッチングする間、第1の領域(111a)及び第2の領域(111b)の底面に形成された第2のハードマスクパターン(112)も同時にエッチングされる。第1の領域(111a)及び第2の領域(111b)の底面に形成された第2のハードマスクパターン(112)の厚さは上部に形成された第2のハードマスクパターン(112)の厚さより薄いため、先に除去される。特に、第2の領域(111b)の底面に形成された第2のハードマスクパターン(112)は、第1の領域(111a)に形成された第2のハードマスクパターン(112)より薄いため、先に除去される。これにより、第2の領域(111b)のジャンクション(100a)が露出される。
【００２９】
第2の領域(111b)のジャンクション(100a)が露出されれば、酸化膜よりシリコンのエッチング選択比が高いエッチング工程でジャンクション(100a)の深さより低くないほど過度エッチングを行う。これにより、後続のジャンクション(100a)を通じた電子の移動を抑制させることができる。この時、第1の領域(111a)の底面に形成された第2のハードマスクパターン(112)は薄く残留するようになり、第3の領域(111c)に形成された第2のハードマスクパターン(112)は、上部が厚く形成されも下部のボイド(113)が露出されない。
【００３０】
図1eを参照すれば、第1の領域(111a)及び第2の領域(111b)が満たされるように層間絶縁膜用の第2の絶縁膜(114)を形成する。この時、第3の領域(111c)は、第2のハードマスクパターン(112)で遮断されているため、ボイド(113)の内部に第2の絶縁膜(114)が形成されない。第3の絶縁膜(114)は、ILD(InterLayer Dielectric)膜で形成することができる。
【００３１】
上述した技術により、セレクトトランジスタ及びこれと隣接したメモリセルの間の半導体基板を過度エッチングすることにより、セレクトトランジスタ(ST)からメモリセル(Cell)に移動する電子の移動距離が長くなり、プログラムディスターバンス特性を向上させることができる。
【００３２】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００３３】
【図１ａ】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｂ】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｃ】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｄ】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｅ】本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３４】
100 :半導体基板
102 :第1の絶縁膜
104 :第1の導電膜
106 :誘電体膜
108 :第2の導電膜
110 :第1のハードマスクパターン
112 :第2のハードマスクパターン
114 :第2の絶縁膜
【図１ａ】
2009010326.tif 000003
【図１ｂ】
2009010326.tif 000004
【図１ｃ】
2009010326.tif 000005
【図１ｄ】
2009010326.tif 000006
【図１ｅ】
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