(57)【要約】【課題】プログラマブルロジックデバイスに形成された回路の機能修正や機能拡張を容易に行うことが可能なプログラマブルデバイスを提供する。【解決手段】論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段に接続されるプログラマブルデバイスは、第１および第２プログラマブルロジックデバイスと、格納手段内の制御回路情報を、第１プログラマブルロジックデバイスに提供することによって、第１プログラマブルロジックデバイスに制御回路を形成するコンフィギュレーション手段と、を含み、第１プログラマブルロジックデバイスに形成された制御回路は、格納手段内の論理回路情報を第２プログラマブルロジックデバイスに提供することによって第２プログラマブルロジックデバイスに論理回路を形成する。【選択図】図１
2009260464.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段に接続されるプログラマブルデバイスであって、
第１および第２プログラマブルロジックデバイスと、
前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成するコンフィギュレーション手段と、を含み、
前記第１プログラマブルロジックデバイスに形成された制御回路は、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する、プログラマブルデバイス。
【請求項２】
請求項１に記載のプログラマブルデバイスにおいて、
前記格納手段は、複数種類の前記論理回路情報を格納するものであり、
設定情報を受け付ける入力手段をさらに含み、
前記第１プログラマブルロジックデバイスに形成された制御回路は、前記入力手段にて受け付けられた設定情報に基づいて、前記格納手段内の前記複数種類の論理回路情報の中から特定論理回路情報を選択し、当該特定論理回路情報を、前記第２プログラマブルロジックデバイスに提供することによって、当該第２プログラマブルロジックデバイスに、当該特定論理回路情報に応じた論理回路を形成する、プログラマブルデバイス。
【請求項３】
請求項１または２に記載のプログラマブルデバイスにおいて、
前記第１および第２プログラマブルロジックデバイスは、ＦＰＧＡである、プログラマブルデバイス。
【請求項４】
論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段と、
第１および第２プログラマブルロジックデバイスと、
前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成するコンフィギュレーション手段と、を含み、
前記第１プログラマブルロジックデバイスに形成された制御回路は、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する、電子機器。
【請求項５】
請求項４に記載の電子機器において、
設定情報を受け付ける入力手段をさらに含み、
前記格納手段は、複数種類の前記論理回路情報を格納し、
前記第１プログラマブルロジックデバイスに形成された制御回路は、前記入力手段にて受け付けられた設定情報に基づいて、前記格納手段内の前記複数種類の論理回路情報の中から特定論理回路情報を選択し、当該特定論理回路情報を、前記第２プログラマブルロジックデバイスに提供することによって、当該第２プログラマブルロジックデバイスに、当該特定論理回路情報に応じた論理回路を形成する、電子機器。
【請求項６】
請求項４または５に記載の電子機器において、
前記第１および第２プログラマブルロジックデバイスは、ＦＰＧＡである、電子機器。
【請求項７】
論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段に接続され、かつ、第１および第２プログラマブルロジックデバイスを含むプログラマブルデバイスが行うプログラマブルデバイス制御方法であって、
前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成する第１形成ステップと、
前記第１プログラマブルロジックデバイスに形成された制御回路が、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する第２形成ステップと、を含むプログラマブルデバイス制御方法。
【請求項８】
請求項７に記載のプログラマブルデバイス制御方法において、
前記格納手段は、複数種類の前記論理回路情報を格納するものであり、
設定情報を受け付ける入力ステップをさらに含み、
前記第２形成ステップでは、前記第１プログラマブルロジックデバイスに形成された制御回路は、前記受け付けられた設定情報に基づいて、前記格納手段内の前記複数種類の論理回路情報の中から特定論理回路情報を選択し、当該特定論理回路情報を、前記第２プログラマブルロジックデバイスに提供することによって、当該第２プログラマブルロジックデバイスに、当該特定論理回路情報に応じた論理回路を形成する、プログラマブルデバイス制御方法。
【請求項９】
論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段と、第１および第２プログラマブルロジックデバイスと、を含む電子機器が行うプログラマブルデバイス制御方法であって、
前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成する第１形成ステップと、
前記第１プログラマブルロジックデバイスに形成された制御回路が、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する第２形成ステップと、を含む、プログラマブルデバイス制御方法。
【請求項１０】
請求項９に記載のプログラマブルデバイス制御方法において、
前記格納手段は、複数種類の前記論理回路情報を格納するものであり、
設定情報を受け付ける入力ステップをさらに含み、
前記第２形成ステップでは、前記第１プログラマブルロジックデバイスに形成された制御回路は、前記受け付けられた設定情報に基づいて、前記格納手段内の前記複数種類の論理回路情報の中から特定論理回路情報を選択し、当該特定論理回路情報を、前記第２プログラマブルロジックデバイスに提供することによって、当該第２プログラマブルロジックデバイスに、当該特定論理回路情報に応じた論理回路を形成する、プログラマブルデバイス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＧＡ（Field Programmable Gate Array）などのプログラマブルロジックデバイスを含むプログラマブルデバイス、電子機器およびプログラマブルデバイス制御方法に関する。
【背景技術】
【０００２】
デジタル回路装置の回路を構成する部品として、ＦＰＧＡなどのプログラマブルロジックデバイスが使用されている。
【０００３】
ＦＰＧＡは、論理回路を形成するための回路情報（コンフィギュレーションデータ）を読み込む（コンフィギュレーションする）ことにより、内部の回路を、回路情報に応じて自由に変更することが可能である。ＦＰＧＡは、特に、論理回路等のデジタル回路を設計する際などに、デバイスを作り変えることなく容易に回路変更ができるため有用である。
【０００４】
一般に、ＦＰＧＡの回路情報は、ＦＰＧＡの外部に用意された不揮発性メモリ（フラッシュメモリ）に書き込まれる。
【０００５】
電源立ち上げとともに、ＦＰＧＡ内のコンフィギュレーション回路は、フラッシュメモリ内の回路情報を、ＦＰＧＡ内部の揮発性メモリ（SARAM等）に展開する。この内部メモリの回路情報に従って、ＦＰＧＡ内に回路が形成される（コンフィギュレーションが完了する）。
【０００６】
よって、フラッシュメモリ内の回路情報を書き換えることにより、ＦＰＧＡにて実現する回路を変更することが可能である。
【０００７】
このため、フィールド（例えば、ＦＰＧＡを含む電子機器が設置された現場）に展開されたハードウェア上のＦＰＧＡ内の回路の機能修正や機能拡張は、フラッシュメモリ内の回路情報を遠隔操作にて書き換える（ダウンロードする）ことで実現することができる。
【０００８】
特許文献１には、ＦＰＧＡと、メモリと、ＦＰＧＡ制御装置と、を含む、プログラマブル論理回路装置が記載されている。ＦＰＧＡ制御装置は、いわゆる、コンフィギュレーション回路であり、メモリ内の回路情報を、ＦＰＧＡに読み込ませる。
【０００９】
なお、特許文献１に記載のＦＰＧＡ制御装置は、ＦＰＧＡ制御装置にあらかじめ設定された特定の動作のみを行う回路である。よって、このＦＰＧＡ制御装置は、あらかじめ設定された特定の動作に従って、メモリ内の回路情報を、ＦＰＧＡに読み込ませる。
【特許文献１】特開２００７−３３４５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載のプログラマブル論理回路装置では、ＦＰＧＡ制御装置（コンフィギュレーション回路）は、あらかじめ設定された特定の動作に従って、メモリ内の回路情報を、ＦＰＧＡに読み込ませる。
【００１１】
このため、例えば、複数種類のプログラマブル論理回路装置、つまり、互いに異なる動作が設定されたＦＰＧＡ制御装置を有する複数種類のプログラマブル論理回路装置が搭載されている電子機器では、以下のような問題が生じる。
【００１２】
フィールドにおいて、電子機器内の各ＦＰＧＡに形成された回路の機能修正や機能拡張を行う場合、各ＦＰＧＡ制御装置の動作が独自のため、各メモリには、プログラマブル論理回路装置の種別に応じて、具体的には、ＦＰＧＡ制御装置の種別に応じて、別々の回路情報が書き込まれなければならなかった。
【００１３】
つまり、フィールドにおいて、電子機器内の各ＦＰＧＡに形成された回路の機能修正や機能拡張を行うために、各メモリ内の回路情報を、一意に書き換えることは不可能となる問題があった。
【００１４】
したがって、電子機器内の各ＦＰＧＡに形成された回路の機能修正や機能拡張を行うことが容易でないという問題があった。
【００１５】
本発明の目的は、上述した課題を解決することが可能なプログラマブルデバイス、電子機器およびプログラマブルデバイス制御方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明のプログラマブルデバイスは、論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段に接続されるプログラマブルデバイスであって、第１および第２プログラマブルロジックデバイスと、前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成するコンフィギュレーション手段と、を含み、前記第１プログラマブルロジックデバイスに形成された制御回路は、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する。
【００１７】
本発明の電子機器は、論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段と、第１および第２プログラマブルロジックデバイスと、前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成するコンフィギュレーション手段と、を含み、前記第１プログラマブルロジックデバイスに形成された制御回路は、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する。
【００１８】
本発明のプログラマブルデバイス制御方法は、論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段に接続され、かつ、第１および第２プログラマブルロジックデバイスを含むプログラマブルデバイスが行うプログラマブルデバイス制御方法であって、前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成する第１形成ステップと、前記第１プログラマブルロジックデバイスに形成された制御回路が、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する第２形成ステップと、を含む。
【００１９】
本発明のプログラマブルデバイス制御方法は、論理回路を形成するための論理回路情報と、制御回路を形成するための制御回路情報と、を格納する格納手段と、第１および第２プログラマブルロジックデバイスと、を含む電子機器が行うプログラマブルデバイス制御方法であって、前記格納手段内の前記制御回路情報を、前記第１プログラマブルロジックデバイスに提供することによって、当該第１プログラマブルロジックデバイスに前記制御回路を形成する第１形成ステップと、前記第１プログラマブルロジックデバイスに形成された制御回路が、前記格納手段内の前記論理回路情報を前記第２プログラマブルロジックデバイスに提供することによって当該第２プログラマブルロジックデバイスに前記論理回路を形成する第２形成ステップと、を含む。
【発明の効果】
【００２０】
本発明によれば、プログラマブルロジックデバイスに形成された回路の機能修正や機能拡張を容易に行うことが可能になる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態であるプログラマブルデバイスを有する電子機器を示したブロック図である。
【００２３】
図１において、電子機器１００は、ＦＰＧＡ回路１０１と、フラッシュメモリ１０２と、を含む。ＦＰＧＡ回路１０１は、コンフィギュレーション用プログラマブルロジック１０３と、プログラマブルロジック１０４と、コンフィギュレーション回路１０５と、を含む。
【００２４】
電子機器１００は、例えば、無線基地局のような、機能修正や機能拡張が行われる可能性が高い電子機器である。なお、電子機器１００は、無線基地局に限らず適宜変更可能である。
【００２５】
コンフィギュレーション用プログラマブルロジック１０３は、第１プログラマブルロジックデバイスと呼ぶことができる。コンフィギュレーション用プログラマブルロジック１０３は、例えば、ＦＰＧＡであり、任意の回路を形成するための任意の回路情報（コンフィギュレーションデータ）を受け付けた場合に、その任意の回路を形成する。
【００２６】
プログラマブルロジック１０４は、第２プログラマブルロジックデバイスと呼ぶことができる。プログラマブルロジック１０４は、例えば、ＦＰＧＡであり、任意の回路を形成するための任意の回路情報を受け付けた場合に、その任意の回路を形成する。
【００２７】
なお、コンフィギュレーション用プログラマブルロジック１０３およびプログラマブルロジック１０４は、ＦＰＧＡ以外のプログラマブルロジックデバイスでもよい。
【００２８】
フラッシュメモリ１０２は、一般的に格納手段と呼ぶことができる。なお、格納手段は、書き換え可能な不揮発性メモリであることが望ましい。フラッシュメモリ１０２は、書き換え可能な不揮発性メモリの一例であり、論理回路を形成するための論理回路情報（コンフィギュレーションデータ）と、制御回路を形成するための制御回路情報（コンフィギュレーションデータ）と、を格納する。
【００２９】
論理回路情報に基づいて形成される論理回路は、プログラマブルロジック１０４にて実現すべき回路である。
【００３０】
制御回路情報に基づいて形成される制御回路は、例えば、コンフィギュレーション用プログラマブルロジック１０３に形成されると、フラッシュメモリ１０２内の論理回路情報を、プログラマブルロジック１０４に提供することによって、プログラマブルロジック１０４に、論理回路情報に応じた論理回路を形成する。
【００３１】
コンフィギュレーション回路１０５は、一般的にコンフィギュレーション手段と呼ぶことができる。コンフィギュレーション回路１０５は、フラッシュメモリ１０２内の制御回路情報を、コンフィギュレーション用プログラマブルロジック１０３に提供することによって、コンフィギュレーション用プログラマブルロジック１０３に、制御回路情報に応じた制御回路を形成する。
【００３２】
次に、動作の概要を説明する。
【００３３】
ＦＰＧＡ回路１０１がリセットされると、コンフィギュレーション回路１０５は、始めに、制御回路情報をフラッシュメモリ１０２から読み出し、その制御回路情報をコンフィギュレーション用プログラマブルロジック１０３に提供する。
【００３４】
コンフィギュレーション用プログラマブルロジック１０３は、コンフィギュレーション回路１０５から制御回路情報を受け付けると、その制御回路情報を元に、制御回路を形成する。
【００３５】
コンフィギュレーション用プログラマブルロジック１０３に形成された制御回路は、制御回路情報に基づいた読み出し手法で、フラッシュメモリ１０２から、論理回路情報を読み出し、その論理回路情報をプログラマブルロジック１０４に提供する。
【００３６】
プログラマブルロジック１０４は、コンフィギュレーション用プログラマブルロジック１０３に形成された制御回路から、論理回路情報を受け付けると、その論理回路情報を元に、論理回路を形成する。
【００３７】
次に、動作の一例を詳細に説明する。
【００３８】
以下では、フィールドに展開された電子機器内のハードウェア上のＦＰＧＡ回路１０１として、ＦＰＧＡ回路１０１ＡとＦＰＧＡ回路１０１Ｂの２種類が存在し、これら２種類のＦＰＧＡ回路１０１Ａおよび１０１Ｂは、論理回路情報（コンフィギュレーションデータ）を共有できない場合を仮定する。
【００３９】
ＦＰＧＡ回路１０１Ａは、コンフィギュレーションデータ（論理回路情報）１０２Ａを、ＦＰＧＡ回路１０１Ｂは、コンフィギュレーションデータ（論理回路情報）１０２Ｂを使用して、実現すべき回路（論理回路）を形成することができるものとする。
【００４０】
また、図２Ａおよび図２Ｂに示すように、あらかじめ、ＦＰＧＡ回路１０１ＡのＡ１番ピンは電源電圧（ＶＤＤ）と同一のレベルに固定され、ＦＰＧＡ回路１０１ＢのＡ１番ピンは接地（ＧＮＤ）してあるものとする。
【００４１】
Ａ１番ピンは、一般的に入力手段と呼ぶことができる。各Ａ１番ピンに入力する電源電圧（ＶＤＤ）および接地（ＧＮＤ）は、一般的に設定情報と呼ぶことができる。なお、入力手段は、Ａ１番ピンに限らず変更可能である。また、設定情報も、電源電圧（ＶＤＤ）および接地（ＧＮＤ）に限らず適宜変更可能である。
【００４２】
図３は、フラッシュメモリ１０２のメモリマップを示した説明図である。
【００４３】
図３において、フラッシュメモリ１０２には、制御回路情報であるコンフィギュレーション用プログラマブルロジック回路情報１０２ａと、複数種類の論理回路情報であるコンフィギュレーションデータ１０２Ａおよび１０２Ｂとが、格納されている。
【００４４】
本実施形態では、コンフィギュレーション用プログラマブルロジック回路情報１０２ａは、フラッシュメモリ１０２のアドレス０番地（先頭）からアドレスＡ番地の直前の番地までの間に格納される。コンフィギュレーションデータ１０２Ａは、フラッシュメモリ１０２のアドレスＡ番地からアドレスＢ番地の直前の番地までの間に格納される。コンフィギュレーションデータ１０２Ｂは、フラッシュメモリ１０２のアドレスＢ番地からアドレスＣ番地の直前の番地までの間に格納される。
【００４５】
図４は、ＦＰＧＡ回路１０１の動作を説明するためのフローチャートである。
【００４６】
以下、図１、図４を用いて、上記仮定におけるＦＰＧＡ回路１０１のコンフィギュレーション動作を説明する。
【００４７】
フィールドに展開された電子機器内のハードウェア上のＦＰＧＡ回路１０１の機能拡張を行うため、図３に示されたフォーマットで、フラッシュメモリ１０２内のデータ（論理回路情報および制御回路情報）を書き換えるものとする。
【００４８】
フラッシュメモリ１０２内のデータ書き換え後、ＦＰＧＡ回路１０１がリセットされる（ステップ４０１）。
【００４９】
リセットを契機に、コンフィギュレーション回路１０５は、フラッシュメモリ１０２内のデータを、先頭アドレスから読み出す（ステップ４０２）。
【００５０】
コンフィギュレーション回路１０５は、フラッシュメモリ１０２からのコンフィギュレーション用プログラマブルロジック回路情報（以下、単に「回路情報」と称する。）１０２ａの読み出しを完了したら、コンフィギュレーション用プログラマブルロジック１０３に、回路情報１０２ａを展開する（ステップ４０３）。
【００５１】
コンフィギュレーション用プログラマブルロジック１０３は、回路情報１０２ａを受け付けると、与えられた回路情報１０２ａにしたがってコンフィギュレーションを行い、ＦＰＧＡ回路１０１のＡ１番ピンの電気的レベルに基づいて、次にフラッシュメモリ１０２からデータをリードする際の先頭アドレスを決定する制御回路を形成する。
【００５２】
なお、フラッシュメモリ１０２からデータをリードする際の先頭アドレスを決定することは、複数種類のコンフィギュレーションデータ（論理回路情報）１０２Ａおよび１０２Ｂの中から、特定論理回路情報を選択することを意味する。
【００５３】
コンフィギュレーション用プログラムロジック１０３に形成された制御回路は、プログラマブルロジック１０４で形成すべき回路に応じたコンフィギュレーションデータ（特定論理回路情報）を、Ａ１番ピンの電気レベルがＨｉｇｈであれば、フラッシュメモリ１０２のＡ番地から、Ａ１番ピンの電気レベルがＬｏｗであれば、フラッシュメモリ１０２のＢ番地から読み出す（ステップ４０４〜４０６）。
【００５４】
コンフィギュレーション用プログラムロジック１０３に形成された制御回路は、一定のコンフィギュレーションデータ（特定論理回路情報）を読み終えたら、そのコンフィギュレーションデータを、プログラマブルロジック１０４に展開し、プログラマブルロジック１０４は、そのコンフィギュレーションデータに従って論理回路を形成し、コンフィギュレーションを完了する（ステップ４０７）。
【００５５】
次に、本実施形態の効果を説明する
本実施形態によれば、コンフィギュレーション回路１０５は、フラッシュメモリ１０２内の制御回路情報を、コンフィギュレーション用プログラマブルロジック１０３に提供することによって、コンフィギュレーション用プログラマブルロジック１０３に制御回路を形成する。
【００５６】
コンフィギュレーション用プログラマブルロジック１０３に形成された制御回路は、フラッシュメモリ１０２内の論理回路情報をプログラマブルロジック１０４に提供することによって、プログラマブルロジック１０４に、論理回路情報に応じた論理回路を形成する。
【００５７】
よって、フラッシュメモリ１０２内の制御回路情報を変更することによって、コンフィギュレーション用プログラマブルロジック１０３上の制御回路の形成を、カスタマイズすることが可能になる。
【００５８】
このため、例えば、プログラマブルロジック１０４に形成された論理回路の機能修正や機能拡張を行う際に、制御回路が、論理回路の機能修正や機能拡張を行うための論理回路情報を、フラッシュメモリ１０２から読み取ってプログラマブルロジック１０４に提供するように、制御回路をカスタマイズすることが可能になる。
【００５９】
したがって、プログラマブルロジック１０４に形成された回路の機能修正や機能拡張を容易に行うことが可能になる。
【００６０】
また、コンフィギュレーション方法をも変更することが可能であるので、互いに異なる論理回路が形成される複数のＦＰＧＡ回路１０１が存在する電子機器において、各フラッシュメモリ１０２内のコンフィギュレーションデータを一意に書き換えることによって、電子機器内の複数のＦＰＧＡ回路１０１に形成された各論理回路の全ての機能修正、拡張を容易に行うことが可能になる。
【００６１】
つまり、ＦＰＧＡ回路１０１の種類に依存することなく、同一の回路情報（コンフィギュレーションデータ）を、各フラッシュメモリ１０２に書き込むことが可能になる。これにより、フィールドに展開された電子機器内の各ＦＰＧＡ回路１０１内の回路の機能拡張や機能修正を容易に行うことが可能になる。
【００６２】
また、本実施形態では、制御回路情報は、Ａ１番ピンにて受け付けられた設定情報に基づいて、複数種類の論理回路情報の中から特定論理回路情報を選択し、その特定論理回路情報を、プログラマブルロジック１０４に提供する、制御回路を形成するための情報である。
【００６３】
この場合、例えば、コンフィギュレーション用プログラマブルロジック１０３に形成された制御回路は、ある特定の端子のレベルがＨｉｇｈと検出されたら、フラッシュメモリ１０２内のデータを特定のアドレスから読み出すように動作することで、複数種の回路情報を保持したフラッシュメモリ１０２から、該当の回路情報を読み出すことが可能となる。
【００６４】
（第２実施形態）
次に、本発明の第２実施形態について説明する。
【００６５】
図３、図４では、ＦＰＧＡ回路１０１とフラッシュメモリ１０２が、パラレルバスで接続された例を想定して説明を行った。第２実施形態では、ＦＰＧＡ回路１０１とフラッシュメモリ１０２が、シリアルで接続された場合を説明する。なお、第２実施形態のＦＰＧＡ回路１０１の基本構成は、図１に示したものと同様である。
【００６６】
フラッシュメモリ１０２がシリアルフラッシュメモリである場合、コンフィギュレーション回路１０５は、フラッシュメモリ１０２から、順次データを読み出し、コンフィギュレーション用プログラマブルロジック１０３に回路情報を展開する。
【００６７】
コンフィギュレーション用プログラマブルロジック１０３に形成された制御回路は、カウンタを有し、図５に示すように、ＦＰＧＡ回路１０１Ａ用にはカウンタ値がＸから、ＦＰＧＡ回路１０１Ｂ用にはカウンタ値がＹとなってから、データを、プログラマブルロジック１０４に展開するように動作することによって、ＦＰＧＡ回路１０１ＡとＦＰＧＡ回路１０１Ｂに、それぞれ別の回路情報でコンフィギュレーションを完了することが可能となる。
【００６８】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【００６９】
例えば、上記各実施形態では、２種類のＦＰＧＡ回路をコンフィギュレーションすることを想定して述べたが、ＦＰＧＡ回路の種類数は、２種類に限らず適宜変更可能であり、複数種のＦＰＧＡ回路をそれぞれ別の回路情報でコンフィギュレーションすることが可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態であるプログラマブルデバイスを有する電子機器を示したブロック図である。
【図２Ａ】ＦＰＧＡ回路１０１Ａを示した説明図である。
【図２Ｂ】ＦＰＧＡ回路１０１Ｂを示した説明図である。
【図３】フラッシュメモリ１０２のメモリマップを示した説明図である。
【図４】ＦＰＧＡ回路１０１の動作を説明するためのフローチャートである。
【図５】本発明の第２実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００７１】
１００      電子機器
１０１、１０１Ａ、１０１Ｂ  ＦＰＧＡ回路
１０２      フラッシュメモリ
１０３      コンフィギュレーション用プログラマブルロジック
１０４      プログラマブルロジック
１０５      コンフィギュレーション回路
【図１】
2009260464.tif 000003
【図２Ａ】
2009260464.tif 000004
【図２Ｂ】
2009260464.tif 000005
【図３】
2009260464.tif 000006
【図４】
2009260464.tif 000007
【図５】
2009260464.tif 000008