(57)【要約】【課題】  マーク配置領域にダミーパターンを効果的に配置することが可能な半導体装置の製造方法を提供する。【解決手段】  第１のレイヤＬａの第１のアライメントマーク配置領域ＭＫＡａ内に第１のアライメントマークＭａが設けられ、第２のレイヤＬｂの第２のアライメントマーク配置領域ＭＫＡｂ内に第２のアライメントマークＭｂが設けられ、第１のアライメントマーク配置領域上にダミーパターンＤｂが設けられ且つ第２のアライメントマーク配置領域上にダミーパターンが実質的に設けられていない構造を形成する工程と、第２のアライメントマークを用いて、前記構造上の第３のレイヤＬｃのアライメントを行う工程とを備える。【選択図】      図５
2009027028.tif 000002
【特許請求の範囲】
【請求項１】
第１のレイヤの第１のアライメントマーク配置領域内に第１のアライメントマークが設けられ、第２のレイヤの第２のアライメントマーク配置領域内に第２のアライメントマークが設けられ、前記第１のアライメントマーク配置領域上にダミーパターンが設けられ且つ前記第２のアライメントマーク配置領域上にダミーパターンが実質的に設けられていない構造を形成する工程と、
前記第２のアライメントマークを用いて、前記構造上の第３のレイヤのアライメントを行う工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のアライメントマーク配置領域上に設けられたダミーパターンは、前記第２のレイヤに設けられている
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
パターンの重ね合わせ精度を測定するための第１の重ね合わせ精度測定マークのペアが第１の重ね合わせ精度測定マークペア配置領域内に設けられた構造を形成する工程と、
前記第１の重ね合わせ精度測定マークペア配置領域上にダミーパターンを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の重ね合わせ精度測定マークのペアは、同一レイヤ又は異なるレイヤに配置されている
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
パターンの寸法精度を測定するための第１の寸法精度測定マークが第１の寸法精度測定マーク配置領域内に設けられた構造を形成する工程と、
前記第１の寸法精度測定マーク配置領域上にダミーパターンを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高速化の要求に対し、層間絶縁膜等に低誘電率絶縁膜を用いることが提案されている。この低誘電率絶縁膜は膜剥がれが生じやすいため、配線パターンが無い領域やパターン密度が低い領域にダミーパターンを設けることが提案されている（例えば、特許文献１参照）。
【０００３】
しかしながら、アライメントマーク等のマークが配置される領域には、マークを確実に認識できるようにするため、ダミーパターンは配置されない。そのため、マーク配置領域では膜剥がれが生じやすくなってしまう。
【０００４】
このように、従来は、マーク配置領域にダミーパターンが配置されないため、膜剥がれ等の各種問題が生じるおそれがあった。
【特許文献１】特開２００４−７９７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、マーク配置領域にダミーパターンを効果的に配置することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の第１の視点に係る半導体装置の製造方法は、第１のレイヤの第１のアライメントマーク配置領域内に第１のアライメントマークが設けられ、第２のレイヤの第２のアライメントマーク配置領域内に第２のアライメントマークが設けられ、前記第１のアライメントマーク配置領域上にダミーパターンが設けられ且つ前記第２のアライメントマーク配置領域上にダミーパターンが実質的に設けられていない構造を形成する工程と、前記第２のアライメントマークを用いて、前記構造上の第３のレイヤのアライメントを行う工程と、を備える。
【０００７】
本発明の第２の視点に係る半導体装置の製造方法は、パターンの重ね合わせ精度を測定するための第１の重ね合わせ精度測定マークのペアが第１の重ね合わせ精度測定マークペア配置領域内に設けられた構造を形成する工程と、前記第１の重ね合わせ精度測定マークペア配置領域上にダミーパターンを形成する工程と、を備える。
【０００８】
本発明の第３の視点に係る半導体装置の製造方法は、パターンの寸法精度を測定するための第１の寸法精度測定マークが第１の寸法精度測定マーク配置領域内に設けられた構造を形成する工程と、前記第１の寸法精度測定マーク配置領域上にダミーパターンを形成する工程と、を備える。
【発明の効果】
【０００９】
本発明によれば、マーク配置領域にダミーパターンを効果的に配置することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
図１は、本実施形態の概略を示したフローチャートである。
【００１２】
まず、フォトマスクを作成する前に、アライメントツリーが作成される（Ｓ１１）。図２は、アライメントツリーの一例を示した図である。図２に示した例では、レイヤ（層）Ｌｂのアライメント（位置合わせ）はレイヤ（層）Ｌａのアライメントマークを用いて行われる。また、レイヤＬｃ及びレイヤＬｄのアライメントはレイヤＬｂのアライメントマークを用いて行われ、レイヤＬｅのアライメントはレイヤＬｄのアライメントマークを用いて行われる。
【００１３】
次に、アライメントツリーを参照して、マーク配置領域に配置されるダミーパターンを生成する（Ｓ１２）。このダミーパターンの生成方法については後述する。続いて、Ｓ１２のステップで生成されたダミーパターンを有するフォトマスクセットを作製する（Ｓ１３）。さらに、作製されたフォトマスクセットを用いて、半導体集積回路装置（半導体装置）を製造する（Ｓ１４）。
【００１４】
以下、図３〜図５を参照して、本実施形態に係る半導体装置の製造方法を説明する。図３（ａ）〜図５（ａ）はパターンの平面的な配置を示した図であり、図３（ｂ）〜図５（ｂ）は図３（ａ）〜図５（ａ）のＢ−Ｂ’線に沿った断面図である。ここでは、多層配線構造の形成工程を例に説明する。
【００１５】
まず、図３に示すように、トランジスタ等（図示せず）が設けられた半導体基板（図示せず）上にレイヤＬａの構造を形成する。半導体基板とレイヤＬａとの間に他のレイヤが介在していてもよい。レイヤＬａでは、ダマシン法により、層間絶縁膜等の絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成工程と同一の工程で、スクライブライン領域（ダイシングライン領域）の絶縁膜ＩＳＬに、アライメントマークＭａ及びダミーパターンＤ０が形成される。
【００１６】
スクライブライン領域には、アライメントマーク配置用のマーク配置領域ＭＫＡ及びダミーパターン配置領域ＤＭＡが設定されている。ダミーパターン配置領域ＤＭＡはマーク配置領域ＭＫＡの外側の領域であり、ダミーパターン配置領域ＤＭＡには複数のダミーパターンＤ０が配置される。ダミーパターンＤ０により、絶縁膜ＩＳＬの膜剥がれを防止することが可能である。マーク配置領域ＭＫＡは、アライメントマークを配置するために予め規定されている領域である。マーク配置領域ＭＫＡは複数のサブ領域に予め分割されており、アライメントマークＭａはアライメントマーク配置領域ＭＫＡａ内に配置される。すなわち、アライメントマーク配置領域ＭＫＡａは、レイヤＬａのアライメントマークＭａを配置するために予め規定された領域である。
【００１７】
レイヤＬａの構造を形成した後、図４に示すように、レイヤＬａ上にレイヤＬｂの構造を形成する。レイヤＬｂのアライメントには、レイヤＬａに形成されたアライメントマークＭａが用いられる。レイヤＬｂでもレイヤＬａと同様、層間絶縁膜等の絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成工程と同一の工程で、スクライブライン領域の絶縁膜ＩＳＬに、アライメントマークＭｂ、ダミーパターンＤｂ及びダミーパターンＤ０が形成される。
【００１８】
レイヤＬｂでは、マーク配置領域ＭＫＡに、アライメントマークＭｂに加えてダミーパターンＤｂが配置される。すなわち、アライメントマークＭｂがアライメントマーク配置領域ＭＫＡｂ（レイヤＬｂのアライメントマークＭｂを配置するために予め規定された領域）内に配置され、アライメントマーク配置領域ＭＫＡａ上の領域にダミーパターンＤｂが配置される。
【００１９】
図２のアライメントツリーからわかるように、アライメントマークＭａは、レイヤＬｂのアライメントに用いられるだけである。すなわち、レイヤＬｂのアライメントを行った後は、アライメントマークＭａはアライメントプロセスで用いられない。したがって、アライメントマークＭａが配置されたアライメントマーク配置領域ＭＫＡａ上にダミーパターンＤｂを形成しても、アライメントプロセスで問題が生じることはない。そのため、本実施形態では、アライメントマーク配置領域ＭＫＡａ上にダミーパターンＤｂを配置し、ダミーパターンＤｂによって絶縁膜ＩＳＬの膜剥がれを防止している。
【００２０】
レイヤＬｂの構造を形成した後、図５に示すように、レイヤＬｂ上にレイヤＬｃの構造を形成する。レイヤＬｃのアライメントには、レイヤＬｂに形成されたアライメントマークＭｂが用いられる。レイヤＬｃでもレイヤＬａと同様、層間絶縁膜等の絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成工程と同一の工程で、スクライブライン領域の絶縁膜ＩＳＬに、ダミーパターンＤｃ及びダミーパターンＤ０が形成される。
【００２１】
レイヤＬｃでは、マーク配置領域ＭＫＡに、アライメントマークは配置されず、ダミーパターンＤｃのみが配置される。図２のアライメントツリーからわかるように、レイヤＬｃは他のレイヤのアライメントには用いられない。そのため、アライメントマーク配置領域ＭＫＡｃ（レイヤＬｃにアライメントマークを配置する場合に、レイヤＬｃ用のアライメントマーク配置領域として用いられる予め規定された領域）には、アライメントマークは配置されない。その代わりに、アライメントマーク配置領域ＭＫＡｃには、ダミーパターンＤｃが配置される。また、すでに述べたように、アライメントマークＭａが配置されたアライメントマーク配置領域ＭＫＡａ上にダミーパターンを形成しても、アライメントプロセスで問題が生じることはない。そのため、アライメントマーク配置領域ＭＫＡａ上にダミーパターンＤｃを配置している。このように、ダミーパターンＤｃを設けることによって絶縁膜の膜剥がれを防止している。
【００２２】
図５に示したレイヤＬｃの構造を形成した後、レイヤＬｄ等の構造を形成し、半導体装置（半導体集積回路装置）が形成される。なお、図２のアライメントツリーからわかるように、レイヤＬｄのアライメントには、レイヤＬｂに形成されたアライメントマークＭｂが用いられる。そして、アライメントマークＭｂは、以後のレイヤのアライメントには用いられない。したがって、レイヤＬｄのアライメントマーク配置領域ＭＫＡｂ上の領域にもダミーパターンが形成される。
【００２３】
以上のように、本実施形態では、レイヤＬａ（第１のレイヤ）のアライメントマーク配置領域ＭＫＡａ（第１のアライメントマーク配置領域）内にアライメントマークＭａ（第１のアライメントマーク）が設けられ、レイヤＬｂ（第２のレイヤ）のアライメントマーク配置領域ＭＫＡｂ（第２のアライメントマーク配置領域）内にアライメントマークＭｂ（第２のアライメントマーク）が設けられている。そして、アライメントマーク配置領域ＭＫＡａ上にはダミーパターンＤｂが設けられ、アライメントマーク配置領域ＭＫＡｂ上にはダミーパターンが設けられていない。
【００２４】
したがって、ダミーパターンＤｂによって絶縁膜ＩＳＬの膜剥がれを防止することができるとともに、アライメントマークＭｂを用いてレイヤＬｃ（第３のレイヤ）のアライメントを行うことができる。また、レイヤＬｂのアライメントを行った後はアライメントマークＭａをアライメントに用いないため、アライメントマーク配置領域ＭＫＡａ上にダミーパターンＤｂを形成しても、ダミーパターンＤｂがアライメントの障害となることはない。したがって、本実施形態では、アライメントの障害とはならないように、マーク配置領域にダミーパターンを効果的に配置することができ、絶縁膜の膜剥がれ等の問題を防止することが可能となる。
【００２５】
なお、上述した実施形態では、例えば図４の工程において、アライメントマーク配置領域ＭＫＡａの真上の領域内にのみダミーパターンＤｂを形成したが、アライメントマークＭｂに干渉せずステッパーが十分に認識できる範囲であれば、アライメントマーク配置領域ＭＫＡａの真上の領域外にダミーパターンＤｂの一部を形成してもよい。同様に、アライメントマーク配置領域ＭＫＡａの真上の領域外にダミーパターンＤｃの一部が形成されたとしても、アライメントマークＭｂに干渉しない範囲であれば、アライメントマーク配置領域ＭＫＡｂ上には実質的にダミーパターンが形成されていないものとみなすことができ、例えばアライメントマークＭｂを用いてレイヤＬｄのアライメントを行う際に問題が生じることはない。
【００２６】
図６は、本実施形態の第１の変更例を示した図である。図６（ａ）はパターンの平面的な配置を示した図であり、図６（ｂ）は図６（ａ）のＢ−Ｂ’線に沿った断面図である。
【００２７】
すでに述べたように、レイヤＬｃは他のレイヤのアライメントには用いられない（図２のアライメントツリー参照）。そのため、上述した実施形態では、図５に示すように、アライメントマーク配置領域ＭＫＡｃに、アライメントマークを配置する代わりにダミーパターンＤｃを配置している。本変更例では、アライメントマーク配置領域ＭＫＡｃにダミーパターンＤｃを配置するとともに、アライメントマーク配置領域ＭＫＡｃ下の領域にもダミーパターンＤｂ及びＤａを配置している。このような構成により、各レイヤのダミーパターンを増加させることが可能である。
【００２８】
図７は、本実施形態の第２の変更例を示した図である。図７（ａ）はパターンの平面的な配置を示した図であり、図７（ｂ）は図７（ａ）のＢ−Ｂ’線に沿った断面図である。
【００２９】
すでに述べたように、レイヤＬｃは他のレイヤのアライメントには用いられない（図２のアライメントツリー参照）。そのため、上述した実施形態では、図５に示すように、アライメントマーク配置領域ＭＫＡｃにアライメントマークを配置していない。しかしながら、何らかの原因により、レイヤＬｂに配置したアライメントマークＭｂをステッパーが十分に認識できない場合もある。そこで、本変更例では、アライメントマーク配置領域ＭＫＡｃに予備用のアライメントマークＭｃを配置している。したがって、アライメントマークＭｂをステッパーが十分に認識できない場合でも、予備用のアライメントマークＭｃによってアライメントを確実に行うことができる。
【００３０】
以上の説明からわかるように、本実施形態では、基本的には以下のような観点に基づいてダミーパターンを配置している。すなわち、以後のアライメントに使用しないアライメントマークが配置された領域上にはダミーパターンを形成し、以後のアライメントに使用されるアライメントマークが配置された領域上にはダミーパターンを形成しない。本実施形態で示した半導体装置の製造方法でも、このような観点に基づいてマーク配置領域ＭＫＡにダミーパターンを形成している。言い換えると、このような観点に基づいてマスク設計段階でダミーパターンを生成し、生成されたダミーパターンを有するフォトマスクセットを作製し、作製されたフォトマスクセットを用いて半導体装置が製造されることになる（図１参照）。
【００３１】
なお、上述した実施形態では、半導体集積回路装置の多層配線構造の形成工程（バックエンド工程：ＢＥＯＬ工程）を例に説明したが、フロントエンド工程（ＦＥＯＬ工程）やコンタクトプラグ工程等にも、上述した実施形態の方法は適用可能である。
【００３２】
（実施形態２）
本実施形態は、重ね合わせ精度測定マーク用のマーク配置領域にダミーパターンを配置する方法に関するものである。重ね合わせ精度測定マークは、パターンの重ね合わせ精度（パターンの重ね合わせずれ）を測定するためのマークである。
【００３３】
本実施形態の概略も、第１の実施形態で示した図１のフローチャートで表すことができる。すなわち、フォトマスクを作成する前にアライメントツリー（図２参照）が作成され（Ｓ１１）、アライメントツリーを参照して、マーク配置領域に配置されるダミーパターンが生成される（Ｓ１２）。さらに、生成されたダミーパターンを有するフォトマスクセットが作製され（Ｓ１３）、作製されたフォトマスクセットを用いて半導体集積回路装置（半導体装置）が製造される（Ｓ１４）。
【００３４】
以下、図８〜図１１を参照して、本実施形態に係る半導体装置の製造方法を説明する。図８（ａ）〜図１１（ａ）はパターンの平面的な配置を示した図であり、図８（ｂ）〜図１１（ｂ）は図８（ａ）〜図１１（ａ）のＢ−Ｂ’線に沿った断面図である。ここでは、多層配線構造の形成工程を例に説明する。なお、第１の実施形態で示した構成要素に対応する構成要素には同一の参照符号を付し、それらの詳細な説明は省略する。また、以下の説明において、各レイヤのアライメントには、図８〜図１１に示した領域とは別の領域に設けられたアライメントマーク（例えば、第１の実施形態で説明したようなアライメントマーク）が用いられるが、ここではそれらの説明は省略する。
【００３５】
まず、図８に示すように、トランジスタ等（図示せず）が設けられた半導体基板（図示せず）上にレイヤＬａの構造を形成する。半導体基板とレイヤＬａとの間に他のレイヤが介在していてもよい。レイヤＬａでは、ダマシン法により、層間絶縁膜等の絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成工程と同一の工程で、スクライブライン領域（ダイシングライン領域）の絶縁膜ＩＳＬに、重ね合わせ精度測定マークＭａ１及びダミーパターンＤ０が形成される。
【００３６】
スクライブライン領域には、マーク配置領域ＭＫＡ及びダミーパターン配置領域ＤＭＡが設定されている。ダミーパターン配置領域ＤＭＡはマーク配置領域ＭＫＡの外側の領域であり、ダミーパターン配置領域ＤＭＡには複数のダミーパターンＤ０が配置される。ダミーパターンＤ０により、絶縁膜ＩＳＬの膜剥がれを防止することが可能である。マーク配置領域ＭＫＡは、重ね合わせ精度測定マークを配置するために予め規定されている領域である。マーク配置領域ＭＫＡは複数のサブ領域に予め分割されており、重ね合わせ精度測定マークＭａ１は重ね合わせ精度測定マーク配置領域ＭＫＡａ１内に配置される。すなわち、重ね合わせ精度測定マーク配置領域ＭＫＡａ１は、レイヤＬａの重ね合わせ精度測定マークＭａ１を配置するために予め規定された領域である。
【００３７】
レイヤＬａの構造を形成した後、図９に示すように、レイヤＬａ上にレイヤＬｂ用の絶縁膜（層間絶縁膜等）ＩＳＬを形成する。さらに、絶縁膜ＩＳＬの図示しない領域に配線用の溝パターンを形成するために、通常のフォトリソグラフィを用いて、絶縁膜ＩＳＬ上にフォトレジストパターンＲｂを形成する。このとき、スクライブライン領域のフォトレジストパターンＲｂには、重ね合わせ精度測定マーク用の開口パターンＲＭｂ１及びＲＭｂ２並びにダミーパターン用の開口パターンＲＤ０が形成される。
【００３８】
図２のアライメントツリーからわかるように、レイヤＬｂのアライメントはレイヤＬａに設けられたアライメントマークを用いて行われる。そこで、レイヤＬｂのレイヤＬａに対する重ね合わせ精度を測定するために、レイヤＬａに重ね合わせ精度測定マークＭａ１を設けるとともに、レイヤＬｂ上のフォトレジストパターンＲｂに重ね合わせ精度測定マーク用の開口パターンＲＭｂ１を設けている。
【００３９】
図９に示した構造を形成した後、マークＭａ１と開口パターンＲＭｂ１とのずれを検出することで、レイヤＬｂのレイヤＬａに対する重ね合わせ精度を測定する。重ね合わせ精度が所定の基準を満たしていない場合（重ね合わせずれ量が所定値より大きい場合）には、フォトレジストパターンＲｂを剥離し、フォトレジストパターンＲｂを形成し直す。すなわち、フォトレジストパターンＲｂのリワーク処理を行う。重ね合わせ精度が所定の基準を満たしている場合（重ね合わせずれ量が所定値より小さい場合）には、一般的に第３の実施形態において後述するように、パターンの寸法精度が所定の基準を満たしていることも確認した後、図１０に示した工程へと進む。
【００４０】
図１０の工程では、図９に示したフォトレジストパターンＲｂをマスクとして用いて、レイヤＬｂ用の絶縁膜ＩＳＬのパターニングを行う。これにより、絶縁膜ＩＳＬには、フォトレジストパターンＲｂの開口パターンに対応した溝（或いは穴）パターンが形成される。さらに、溝（或いは穴）パターンを導電物で埋める。その結果、絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成と同時に、スクライブライン領域の絶縁膜ＩＳＬに、重ね合わせ精度測定マークＭｂ１、重ね合わせ精度測定マークＭｂ２及びダミーパターンＤ０が形成される。重ね合わせ精度測定マークＭｂ１は、予め規定された重ね合わせ精度測定マーク配置領域ＭＫＡｂ１内に形成され、重ね合わせ精度測定マークＭｂ２は、予め規定された重ね合わせ精度測定マーク配置領域ＭＫＡｂ２内に形成される。
【００４１】
レイヤＬｂの構造を形成した後、図１１に示すように、レイヤＬｂ上にレイヤＬｃの構造を形成する。レイヤＬｃの構造の基本的な形成方法は、上述したレイヤＬｂの構造の形成方法と同様である。すなわち、レイヤＬｂ上にレイヤＬｃ用の絶縁膜（層間絶縁膜等）ＩＳＬを形成し、さらに絶縁膜ＩＳＬ上にフォトレジストパターン（図示せず）を形成する。続いて、上述したレイヤＬｂの場合と同様、重ね合わせ精度の測定を行い、さらに必要に応じてフォトレジストパターンのリワーク処理を行う。そして、パターンの寸法精度が所定の基準を満たしていることも確認した後、所定の重ね合わせ精度を満たす（所定の基準を満たす）フォトレジストパターンをマスクとして用いて、絶縁膜ＩＳＬをパターニングする。これにより、絶縁膜ＩＳＬには、フォトレジストパターンの開口パターンに対応した溝（或いは穴）パターンが形成される。さらに、溝（或いは穴）パターンを導電物で埋めることで、絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成と同時に、スクライブライン領域の絶縁膜ＩＳＬには、重ね合わせ精度測定マークＭｃ２、ダミーパターンＤｃ及びダミーパターンＤ０が形成される。
【００４２】
重ね合わせ精度測定マークＭｃ２は、予め規定された重ね合わせ精度測定マーク配置領域ＭＫＡｃ２内に配置される。図２のアライメントツリーからわかるように、レイヤＬｃのアライメントはレイヤＬｂに設けられたアライメントマークを用いて行われる。そこで、レイヤＬｃのレイヤＬｂに対する重ね合わせ精度を測定するために、レイヤＬｂに重ね合わせ精度測定マークＭｂ２を設けるとともに、レイヤＬｃに重ね合わせ精度測定マークＭｃ２が形成されるようにしている。マークＭｃ２形成用のフォトレジスト開口パターンのマークＭｂ２に対するずれを検出することで、レイヤＬｃのレイヤＬｂに対する重ね合わせ精度を測定することが可能である。
【００４３】
重ね合わせ精度測定マークＭａ１及びＭｂ１のペアが配置された領域上、すなわち重ね合わせ精度測定マーク配置領域ＭＫＡａ１及びＭＫＡｂ１が配置された領域上には、ダミーパターンＤｃが形成される。すでに述べたように、重ね合わせ精度測定マークＭａ１及びＭｂ１のペアは、レイヤＬａとレイヤＬｂとの重ね合わせ精度を測定するためのものである。そのため、レイヤＬａとレイヤＬｂとの重ね合わせ精度を測定した後は、重ね合わせ精度測定マークＭａ１及びＭｂ１は不要となる。そこで、重ね合わせ精度測定マークＭａ１及びＭｂ１のペアが配置された領域上にダミーパターンＤｃを設け、ダミーパターンＤｃによって絶縁膜の膜剥がれを防止するようにしている。
【００４４】
また、図２のアライメントツリーからわかるように、レイヤＬｃは他のレイヤのアライメントには用いられない。そのため、重ね合わせ精度測定マーク配置領域ＭＫＡｃ３には、重ね合わせ精度測定マークは配置されず、その代わりにダミーパターンＤｃが配置される。
【００４５】
図１１に示したレイヤＬｃの構造を形成した後、レイヤＬｄ等の構造を形成し、半導体装置（半導体集積回路装置）が形成される。
【００４６】
なお、上述した実施形態では、重ね合わせ精度測定マークのペア（例えばマークＭａ１及びマークＭｂ１のペア）は、隣接するレイヤ（例えばレイヤＬａ及びレイヤＬｂ）に配置されているが、必ずしも隣接するレイヤに配置されるとは限らない。例えば、図２に示したアライメントツリーでは、レイヤＬｄのアライメントはレイヤＬｂに設けられたアライメントマークを用いて行われる。したがって、この場合には、重ね合わせ精度測定マークのペアはレイヤＬｂとレイヤＬｄに設けられる。そして、レイヤＬｄの重ね合わせ精度測定マーク配置領域上にダミーパターンが形成される。
【００４７】
以上のように、本実施形態では、重ね合わせ精度測定マークＭａ１及びＭｂ１（第１の重ね合わせ精度測定マーク）のペアが配置された領域（第１の重ね合わせ精度測定マークペア配置領域）上にダミーパターンＤｃが形成される。したがって、ダミーパターンＤｃによって絶縁膜ＩＳＬの膜剥がれを防止することができる。また、重ね合わせ精度の測定を行った後は、重ね合わせ精度測定マークＭａ１及びＭｂ１のペアは不要となる。そのため、重ね合わせ精度測定マークＭａ１及びＭｂ１のペアが配置された領域上にダミーパターンＤｃを形成しても、ダミーパターンＤｃが測定の障害となることはない。したがって、本実施形態では、重ね合わせ精度の測定の障害とはならないように、マーク配置領域にダミーパターンを効果的に配置することができ、絶縁膜の膜剥がれ等の問題を防止することが可能となる。
【００４８】
なお、上述した実施形態では、重ね合わせ精度測定マーク配置領域ＭＫＡａ１及びＭＫＡｂ１上に配置されるダミーパターンＤｃは、重ね合わせ精度測定マーク配置領域ＭＫＡａ１及びＭＫＡｂ１の真上の領域内にのみ形成されているが、重ね合わせ精度測定マークＭｂ２及びＭｃ２に干渉しない範囲であれば、重ね合わせ精度測定マーク配置領域ＭＫＡａ１及びＭＫＡｂ１の真上の領域外に上記ダミーパターンＤｃの一部を形成してもよい。
【００４９】
図１２は、本実施形態の第１の変更例を示した図である。図１２（ａ）はパターンの平面的な配置を示した図であり、図１２（ｂ）は図１２（ａ）のＢ−Ｂ’線に沿った断面図である。
【００５０】
すでに述べたように、レイヤＬｃは他のレイヤのアライメントには用いられない。そのため、上述した実施形態では、図１１に示すように、重ね合わせ精度測定マーク配置領域ＭＫＡｃ３に、重ね合わせ精度測定マークを配置する代わりにダミーパターンＤｃを配置している。本変更例では、重ね合わせ精度測定マーク配置領域ＭＫＡｃ３にダミーパターンＤｃを配置するとともに、重ね合わせ精度測定マーク配置領域ＭＫＡｃ３下の領域にもダミーパターンＤｂ及びＤａを配置している。このような構成を用いることで、各レイヤのダミーパターンを増加させることが可能である。
【００５１】
図１３〜図１５は、本実施形態の第２の変更例を示した図である。上述した実施形態では、重ね合わせ精度測定マークのペアが異なるレイヤに配置されていたが、本実施形態では、重ね合わせ精度測定マークのペアが同一レイヤに配置される。
【００５２】
周知のように、ステッパーを用いたリソグラフィでは、同一レイヤに複数回のパターン転写を行う。一方、近年の半導体集積回路装置の微細化に伴い、レイヤ間での重ね合わせずれの許容範囲が小さくなってきているが、下層側での同一レイヤにおける各ショット間の重ね合わせずれを小さくすることで、結果的にこの下層と上層とのレイヤ間の重ね合わせずれ量を抑えることができる。そのため、各ショット間での重ね合わせ精度が重要である。そこで、本変更例では、同一レイヤ内に重ね合わせ精度測定マークのペアが配置されるようにしている。そして、上述した実施形態と同様に、重ね合わせ精度測定マークのペアが配置された領域上にダミーパターンを形成している。以下、具体的に説明する。
【００５３】
図１３は、１ショット領域（１ショットで転写される回路パターン領域及び重ね合わせ精度測定マークの領域）を模式的に示した図である。隣接する４つの回路パターン領域（図示せず）との重ね合わせ精度（重ね合わせずれ）を測定するために、図１３に示すように、回路パターン領域の周辺部に４つの重ね合わせ精度測定マークが配置される。
【００５４】
図１４は、４ショット領域分のパターンを模式的に示した図である。第１のショットに基づき、回路パターン領域１の回路パターンが形成されるとともに、重ね合わせ精度測定マークＭ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ及びＭ１Ｄが形成される。第２のショットに基づき、回路パターン領域２の回路パターンが形成されるとともに、重ね合わせ精度測定マークＭ２Ａ、Ｍ２Ｂ、Ｍ２Ｃ及びＭ２Ｄが形成される。第３のショットに基づき、回路パターン領域３の回路パターンが形成されるとともに、重ね合わせ精度測定マークＭ３Ａ、Ｍ３Ｂ、Ｍ３Ｃ及びＭ３Ｄが形成される。第４のショットに基づき、回路パターン領域４の回路パターンが形成されるとともに、重ね合わせ精度測定マークＭ４Ａ、Ｍ４Ｂ、Ｍ４Ｃ及びＭ４Ｄが形成される。
【００５５】
具体的には、まず第１〜第４の各ショットに基づき、層間絶縁膜等の絶縁膜上に形成されたフォトレジストに潜像パターンを形成した後、現像を行うことで、フォトレジストパターンが形成される。すなわち、回路パターン領域用の開口パターン及び重ね合わせ精度測定マーク用の開口パターンを有するフォトレジストパターンが形成される。続いて、重ね合わせ精度測定マーク用の開口パターンを用いて、各ショット間の重ね合わせ精度を測定する。例えば、マークＭ１Ｂ用の開口パターンとマークＭ２Ｃ用の開口パターンとの重ね合わせ精度（重ね合わせずれ）を測定することで、第１のショットと第２のショットとの重ね合わせ精度（重ね合わせずれ）を求めることができる。同様に、マークＭ１Ｄ用の開口パターンとマークＭ３Ａ用の開口パターンとの重ね合わせ精度を測定することで、第１のショットと第３のショットとの重ね合わせ精度を求めることができる。重ね合わせ精度が所定の基準を満たしていない場合（重ね合わせずれ量が所定値より大きい場合）には、上述した実施形態と同様に、フォトレジストパターンのリワーク処理を行う。重ね合わせ精度が所定の基準を満たしている場合（重ね合わせずれ量が所定値より小さい場合）には、一般的にパターンの寸法精度が所定の基準を満たしていることも確認した後、フォトレジストパターンをマスクとして用いて絶縁膜のエッチング処理を行う。これにより、フォトレジストパターンに対応した開口パターンが絶縁膜に形成される。さらに、開口パターンを導電物で埋めることで、配線パターンが形成されるとともに、重ね合わせ精度測定マークが形成される。
【００５６】
以上のようにして形成されたレイヤの次のレイヤでは、図１５に示すように、重ね合わせ精度測定マークペア配置領域上にダミーパターンが配置される。図１５では、図１４に示したマークＭ１Ｄ及びマークＭ３Ａのペアが設けられた重ね合わせ精度測定マークペア配置領域ＭＫＡ１３上にダミーパターンＤ１３が形成された状態が示されている。すでに述べたように、重ね合わせ精度の測定を行った後は、測定に用いた重ね合わせ精度測定マークのペアは不要となる。そのため、図１５に示すように、重ね合わせ精度測定マークペア配置領域ＭＫＡ１３上にダミーパターンＤ１３を配置しても問題はない。
【００５７】
このように、本変更例でも上述した実施形態と同様、重ね合わせ精度測定マークのペアが配置された領域上にダミーパターンを形成するため、上述した実施形態と同様の効果を得ることが可能である。
【００５８】
以上説明したように、本実施形態では、重ね合わせ精度測定マークのペアが配置された領域上にダミーパターンを形成している。言い換えると、このような観点に基づいてマスク設計段階でダミーパターンを生成し、生成されたダミーパターンを有するフォトマスクセットを作製し、作製されたフォトマスクセットを用いて半導体装置が製造されることになる。
【００５９】
（実施形態３）
本実施形態は、寸法精度測定マーク用のマーク配置領域にダミーパターンを配置する方法に関するものである。寸法精度測定マークは、パターンの寸法精度を測定するためのマークである。寸法精度測定マークとして代表的には、ドーズ／フォーカスメーターがあげられる。ドーズ及びフォーカスは露光条件を規定する重要なパラメータであり、ドーズやフォーカスの変動によってパターンの寸法が変動する。したがって、ウエハ上に形成されたドーズ／フォーカスメーター（寸法精度測定マーク）の寸法を測定することで、ドーズ／フォーカスが適正か否かを判断することが可能である。
【００６０】
本実施形態の概略は、第１の実施形態で示した図１のフローチャートのＳ１２〜Ｓ１４で表すことができる。すなわち、マーク配置領域に配置されるダミーパターンが生成され（Ｓ１２）、生成されたダミーパターンを有するフォトマスクセットが作製される（Ｓ１３）。さらに、作製されたフォトマスクセットを用いて半導体集積回路装置（半導体装置）が製造される（Ｓ１４）。
【００６１】
以下、図１６〜図１８を参照して、本実施形態に係る半導体装置の製造方法を説明する。図１６（ａ）〜図１８（ａ）はパターンの平面的な配置を示した図であり、図１６（ｂ）〜図１８（ｂ）は図１６（ａ）〜図１８（ａ）のＢ−Ｂ’線に沿った断面図である。ここでは、多層配線構造の形成工程を例に説明する。なお、第１の実施形態で示した構成要素に対応する構成要素には同一の参照符号を付し、それらの詳細な説明は省略する。また、以下の説明において、各レイヤのアライメントには、図１６〜図１８に示した領域とは別の領域に設けられたアライメントマーク（例えば、第１の実施形態で説明したようなアライメントマーク）が用いられるが、ここではそれらの説明は省略する。
【００６２】
まず、図１６に示すように、トランジスタ等（図示せず）が設けられた半導体基板（図示せず）上にレイヤＬａ用の絶縁膜（層間絶縁膜等）ＩＳＬを形成する。半導体基板とレイヤＬａ用の絶縁膜ＩＳＬとの間に他のレイヤが介在していてもよい。さらに、絶縁膜ＩＳＬの図示しない領域に配線用の溝パターンを形成するために、通常のフォトリソグラフィを用いて、絶縁膜ＩＳＬ上にフォトレジストパターンＲａを形成する。このとき、スクライブライン領域のフォトレジストパターンＲａには、寸法精度測定マーク用の開口パターンＲＭａ１０及びダミーパターン用の開口パターンＲＤ０が形成される。
【００６３】
図１６に示されるように、スクライブライン領域には、マーク配置領域ＭＫＡ及びダミーパターン配置領域ＤＭＡが設定されている。ダミーパターン配置領域ＤＭＡはマーク配置領域ＭＫＡの外側の領域であり、ダミーパターン配置領域ＤＭＡには複数のダミーパターンが形成される。マーク配置領域ＭＫＡは、寸法精度測定マークを形成するために予め規定されている領域である。マーク配置領域ＭＫＡは複数のサブ領域に予め分割されており、寸法精度測定マーク用の開口パターンＲＭａ１０は寸法精度測定マーク配置領域ＭＫＡａ１０上に形成される。
【００６４】
図１６に示した構造を形成した後、寸法精度測定マーク用の開口パターンＲＭａ１０の寸法を測定する。言い換えると、ドーズ／フォーカスが適正か否かが判断される。寸法精度が所定の基準を満たしていない場合（寸法誤差量が所定値より大きい場合）には、フォトレジストパターンＲａを剥離し、フォトレジストパターンＲａを形成し直す。すなわち、フォトレジストパターンＲａのリワーク処理を行う。このリワーク処理には、開口パターンＲＭａ１０の寸法測定結果を反映させる。すなわち、フォトレジストパターンＲａの寸法が所定の寸法に近づくように、ドーズ及びフォーカスの少なくとも一方を調整して露光を行う。寸法精度が所定の基準を満たしている場合（寸法誤差量が所定値より小さい場合）には、図１７に示した工程へと進む。
【００６５】
図１７の工程では、図１６に示したフォトレジストパターンＲａをマスクとして用いて、レイヤＬａ用の絶縁膜ＩＳＬのパターニングを行う。これにより、絶縁膜ＩＳＬには、フォトレジストパターンＲａの開口パターンに対応した溝（或いは穴）パターンが形成される。さらに、溝（或いは穴）パターンを導電物で埋める。その結果、絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成と同時に、スクライブライン領域の絶縁膜ＩＳＬに、寸法精度測定マークＭａ１０及びダミーパターンＤ０が形成される。寸法精度測定マークＭａ１０は、予め規定された寸法精度測定マーク配置領域ＭＫＡａ１０内に形成される。また、ダミーパターン配置領域ＤＭＡには複数のダミーパターンＤ０が形成される。ダミーパターンＤ０により、絶縁膜ＩＳＬの膜剥がれを防止することが可能である。
【００６６】
次に、図１８に示すように、レイヤＬａ上にレイヤＬｂの構造を形成する。レイヤＬｂの構造の基本的な形成方法は、上述したレイヤＬａの構造の形成方法と同様である。すなわち、レイヤＬａ上にレイヤＬｂ用の絶縁膜（層間絶縁膜等）ＩＳＬを形成し、さらに絶縁膜ＩＳＬ上にフォトレジストパターン（図示せず）を形成する。続いて、上述したレイヤＬａの場合と同様、寸法精度の測定を行い、さらに必要に応じてフォトレジストパターンのリワーク処理を行う。そして、所定の寸法精度を満たす（所定の基準を満たす）フォトレジストパターンをマスクとして用いて、レイヤＬｂ用の絶縁膜ＩＳＬをパターニングする。これにより、絶縁膜ＩＳＬには、フォトレジストパターンの開口パターンに対応した溝（或いは穴）パターンが形成される。さらに、溝（或いは穴）パターンを導電物で埋めることで、絶縁膜ＩＳＬに配線（図示せず）が形成される。この配線形成と同時に、スクライブライン領域の絶縁膜ＩＳＬには、寸法精度測定マークＭｂ２０、ダミーパターンＤｂ及びダミーパターンＤ０が形成される。寸法精度測定マークＭｂ２０は、予め規定された寸法精度測定マーク配置領域ＭＫＡｂ２０内に形成される。ダミーパターンＤｂは、寸法精度測定マーク配置領域ＭＫＡａ１０上に形成される。すなわち、レイヤＬａに形成された寸法精度測定マークＭａ１０は、すでに寸法精度測定に用いられているため、寸法精度測定マーク配置領域ＭＫＡａ１０上にダミーパターンＤｂを設けても問題はない。ダミーパターンＤｂを設けることにより、絶縁膜ＩＳＬの膜剥がれを防止することができる。
【００６７】
図１８に示したレイヤＬｂの構造を形成した後、レイヤＬｃ等の構造を形成し、半導体装置（半導体集積回路装置）が形成される。
【００６８】
以上のように、本実施形態では、寸法精度測定マークＭａ１０（第１の寸法精度測定マーク）が配置された寸法精度測定マーク配置領域ＭＫＡａ１０（第１の寸法精度測定マーク配置領域）上にダミーパターンＤｂが形成される。したがって、ダミーパターンＤｂによって絶縁膜ＩＳＬの膜剥がれを防止することができる。また、寸法精度の測定を行った後は、寸法精度測定マークＭａ１０は不要となる。そのため、寸法精度測定マーク配置領域ＭＫＡａ１０上にダミーパターンＤｂを形成しても、ダミーパターンＤｂが測定の障害となることはない。したがって、本実施形態では、寸法精度の測定の障害とはならないように、マーク配置領域にダミーパターンを効果的に配置することができ、絶縁膜の膜剥がれ等の問題を防止することが可能となる。
【００６９】
以上説明したように、本実施形態では、寸法精度測定マークが配置された領域上にダミーパターンを形成している。言い換えると、このような観点に基づいてマスク設計段階でダミーパターンを生成し、生成されたダミーパターンを有するフォトマスクセットを作製し、作製されたフォトマスクセットを用いて半導体装置が製造されることになる。
【００７０】
なお、上述した実施形態では、例えば図１８の工程において、寸法精度測定マーク配置領域ＭＫＡａ１０の真上の領域内にのみダミーパターンＤｂを形成したが、寸法精度測定マークＭｂ２０に干渉しない範囲であれば、寸法精度測定マーク配置領域ＭＫＡａ１０の真上の領域外にダミーパターンＤｂの一部を形成してもよい。
【００７１】
さらに、以上説明した各実施形態では、ダミーパターンの形状を矩形としたが、その他の形状を用いることも可能である。また、アライメントマーク、重ね合わせ精度測定マーク及び寸法精度測定マークの形状についても、上述した各実施形態の形状に限定されるものではなく、各種形状を用いることが可能である。
【００７２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態の概略を示したフローチャートである。
【図２】本発明の第１の実施形態に係り、アライメントツリーの一例を示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図６】本発明の第１の実施形態の第１の変更例を示した図である。
【図７】本発明の第１の実施形態の第２の変更例を示した図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図１２】本発明の第２の実施形態の第１の変更例を示した図である。
【図１３】本発明の第２の実施形態の第２の変更例に係り、１ショット領域を模式的に示した図である。
【図１４】本発明の第２の実施形態の第２の変更例を示した平面図である。
【図１５】本発明の第２の実施形態の第２の変更例を示した断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した図である。
【符号の説明】
【００７４】
Ｌａ、Ｌｂ、Ｌｃ…レイヤ        ＩＳＬ…絶縁膜
ＭＫＡ…マーク配置領域        ＤＭＡ…ダミーパターン配置領域
Ｄ０…ダミーパターン
Ｍａ、Ｍｂ、Ｍｃ…アライメントマーク
ＭＫＡａ、ＭＫＡｂ、ＭＫＡｃ…アライメントマーク配置領域
Ｄａ、Ｄｂ、Ｄｃ…ダミーパターン      Ｒｂ…フォトレジストパターン
ＲＭｂ１、ＲＭｂ２、ＲＤ０…開口パターン
Ｍａ１、Ｍｂ１、Ｍｂ２、Ｍｃ２…重ね合わせ精度測定マーク
ＭＫＡａ１、ＭＫＡｂ１、ＭＫＡｂ２、ＭＫＡｃ１、ＭＫＡｃ２、ＭＫＡｃ３…重ね合わせ精度測定マーク配置領域
Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ、Ｍ１Ｄ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ２Ｃ、Ｍ２Ｄ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ３Ｃ、Ｍ３Ｄ、Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃ、Ｍ４Ｄ…重ね合わせ精度測定マーク
ＭＫＡ１３…重ね合わせ精度測定マークペア配置領域
Ｄ１３…ダミーパターン
Ｍａ１０、Ｍｂ２０…寸法精度測定マーク
ＭＫＡａ１０、ＭＫＡｂ２０…寸法精度測定マーク配置領域
Ｒａ…フォトレジストパターン      ＲＭａ１０、ＲＤ０…開口パターン
【図１】
2009027028.tif 000003
【図２】
2009027028.tif 000004
【図３】
2009027028.tif 000005
【図４】
2009027028.tif 000006
【図５】
2009027028.tif 000007
【図６】
2009027028.tif 000008
【図７】
2009027028.tif 000009
【図８】
2009027028.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2009027028.tif 000016
【図１５】
2009027028.tif 000017
【図１６】
2009027028.tif 000018
【図１７】
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【図１８】
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