(57)【要約】【課題】不揮発性メモリの信頼性向上を図りながら、不揮発性メモリの占有面積を低減することができる技術を提供する。【解決手段】コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造にする。具体的には、コードフラッシュメモリセルの構造としてコントロールゲート電極１４ａの片側の側壁にだけメモリゲート電極２２ａが形成された構造を採用して読み出し速度の向上を図る。一方、データフラッシュメモリセルでは、コントロールゲート電極１４ｂの両側の側壁にメモリゲート電極２２ｂ、２２ｃを形成する。つまり、データフラッシュメモリセルを２値メモリセルから多値メモリセルに変更することにより、リテンション特性の劣化を防止して信頼性の高いデータフラッシュメモリセルを実現し、かつ、データフラッシュメモリセルの占有面積を低減する。【選択図】図３
2009010104.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）１つの半導体チップを構成する半導体基板と、
（ｂ）前記半導体基板の第１領域に形成された第１不揮発性メモリセルと、
（ｃ）前記半導体基板の第２領域に形成された第２不揮発性メモリセルとを備え、
前記第１不揮発性メモリセルは１ビットの情報を記憶する２値メモリセルであり、
前記第２不揮発性メモリセルは２ビット以上の情報を記憶する多値メモリセルである半導体装置であって、
前記第１不揮発性メモリセルの形状と前記第２不揮発性メモリセルの形状が異なることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１不揮発性メモリセルは、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ２）前記第１ゲート絶縁膜上に形成された第１コントロールゲート電極と、
（ｂ３）前記第１コントロールゲート電極の片側の側壁に形成された第１メモリゲート電極と、
（ｂ４）前記第１メモリゲート電極と前記半導体基板および前記第１メモリゲート電極と前記第１コントロールゲート電極との間に形成された第１積層膜とを有し、
前記第１積層膜は、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第１電荷蓄積膜と、前記第１電荷蓄積膜上に形成された第１絶縁膜から構成されており、
前記第２不揮発性メモリセルは、
（ｃ１）前記半導体基板上に形成された第３ゲート絶縁膜と、
（ｃ２）前記第３ゲート絶縁膜上に形成された第２コントロールゲート電極と、
（ｃ３）前記第２コントロールゲート電極の両側の側壁に形成された第２メモリゲート電極および第３メモリゲート電極と、
（ｃ４）前記第２メモリゲート電極と前記半導体基板および前記第２メモリゲート電極と前記第２コントロールゲート電極との間に形成された第２積層膜と、
（ｃ５）前記第３メモリゲート電極と前記半導体基板および前記第３メモリゲート電極と前記第２コントロールゲート電極との間に形成された第３積層膜とを有し、
前記第２積層膜は、第４ゲート絶縁膜と、前記第４ゲート絶縁膜上に形成された第２電荷蓄積膜と、前記第２電荷蓄積膜上に形成された第２絶縁膜から構成されており、
前記第３積層膜は、第５ゲート絶縁膜と、前記第５ゲート絶縁膜上に形成された第３電荷蓄積膜と、前記第３電荷蓄積膜上に形成された第３絶縁膜から構成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第１不揮発性メモリセルは、前記第１電荷蓄積膜内の蓄積電荷の有無によって１ビットの情報を記憶する２値メモリセルであり、
前記第２不揮発性メモリセルは、前記第２電荷蓄積膜内の蓄積電荷の有無によって１ビットの情報を記憶し、かつ、前記第３電荷蓄積膜内の蓄積電荷の有無によって１ビットの情報を記憶することにより、２ビットの情報を記憶する多値メモリセルであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記半導体チップには、中央演算処理部が形成されており、
前記第１不揮発性メモリセルは、前記中央演算処理部を動作させるプログラムを記憶し、
前記第２不揮発性メモリセルは、前記中央演算処理部で使用するデータを記憶することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１不揮発性メモリセルは、前記第２不揮発性メモリセルよりも読み出し速度が速く、かつ、前記第２不揮発性メモリセルよりも書き換え頻度が少ないことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記第１不揮発性メモリセルは、情報の読み出し速度が、書き換えを繰り返すことにより生じるリテンション特性の劣化よりも優先されるメモリセルであり、
前記第２不揮発性メモリセルは、書き換えを繰り返すことにより生じるリテンション特性の劣化の抑制が、情報の読み出し速度よりも優先されるメモリセルであることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記第１不揮発性メモリセルは、前記第１不揮発性メモリセルを１つ使用して１ビットの情報を記憶するように構成され、
前記第２不揮発性メモリセルは、前記第２不揮発性メモリセルを２つ使用して１ビットの情報を記憶するように構成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第２不揮発性メモリセルは、相補読み出し方式を使用して情報を読み出すことを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置であって、
前記第１電荷蓄積膜、前記第２電荷蓄積膜および前記第３電荷蓄積膜は、電荷を捕獲するトラップ準位を有する絶縁膜から形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第１電荷蓄積膜、前記第２電荷蓄積膜および前記第３電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記第１不揮発性メモリセルのしきい値電圧と前記第２不揮発性メモリセルのしきい値電圧が異なることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第２不揮発性メモリセルのしきい値電圧は、前記第１不揮発性メモリセルのしきい値電圧よりも低いことを特徴とする半導体装置。
【請求項１３】
半導体基板の第１領域に第１不揮発性メモリセルを形成し、前記半導体基板の第２領域に第２不揮発性メモリセルを形成する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域を含む前記半導体基板の全面に絶縁膜を形成することにより、前記第１領域に第１ゲート絶縁膜を形成し、前記第２領域に第３ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜および前記第３ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜をパターニングすることにより、前記第１領域に前記第１不揮発性メモリセルの第１コントロールゲート電極を形成し、前記第２領域に前記第２不揮発性メモリセルの第２コントロールゲート電極を形成する工程と、
（ｄ）前記第１コントロールゲート電極に整合した前記半導体基板内および前記第２コントロール電極に整合した前記半導体基板内に不純物を導入する工程と、
（ｅ）前記第１領域に形成されている前記第１コントロールゲート電極および前記第２領域に形成されている前記第２コントロールゲート電極を覆う前記半導体基板の全面に絶縁膜を積層した積層膜を形成する工程と、
（ｆ）前記積層膜上に第２導体膜を形成する工程と、
（ｇ）前記第２導体膜を異方性エッチングすることにより、前記第１領域にある前記第１コントロールゲート電極の両側の側壁および前記第２領域にある前記第２コントロールゲート電極の両側の側壁に前記第２導体膜からなるサイドウォールを形成する工程と、
（ｈ）前記第１領域にある前記第１コントロールゲート電極の片側の側壁に形成されている前記サイドウォールを除去する工程と、
（ｉ）前記半導体基板に露出している前記積層膜を除去する工程とを備え、
前記第１領域では、前記第１コントロールゲート電極の片側の側壁に残存する前記サイドウォールにより第１メモリゲート電極を形成して、２値メモリセルである前記第１不揮発性メモリセルを形成し、
前記第２領域では、前記第２コントロールゲート電極の両側の側壁に残存する前記サイドウォールにより第２メモリゲート電極と第３メモリゲート電極を形成して、多値メモリセルである前記第２不揮発性メモリセルを形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記第１領域では、前記第１コントロールゲート電極と前記第１メモリゲート電極の間および前記第１メモリゲート電極と前記半導体基板の間に形成されている前記積層膜により、第２ゲート絶縁膜、前記第２ゲート絶縁膜上に形成されている第１電荷蓄積膜および前記第１電荷蓄積膜上に形成されている第１絶縁膜を構成し、
前記第２領域では、前記第２コントロールゲート電極と前記第２メモリゲート電極の間および前記第２メモリゲート電極と前記半導体基板の間に形成されている前記積層膜により、第３ゲート絶縁膜、前記第３ゲート絶縁膜上に形成されている第２電荷蓄積膜および前記第２電荷蓄積膜上に形成されている第２絶縁膜を構成し、かつ、前記第２コントロールゲート電極と前記第３メモリゲート電極の間および前記第３メモリゲート電極と前記半導体基板の間に形成されている前記積層膜により、第４ゲート絶縁膜、前記第４ゲート絶縁膜上に形成されている第３電荷蓄積膜および前記第３電荷蓄積膜上に形成されている第３絶縁膜を構成していることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記第１電荷蓄積膜、前記第２電荷蓄積膜および前記第３電荷蓄積膜は、電荷を捕獲するトラップ準位を有する絶縁膜から形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記第１電荷蓄積膜、前記第２電荷蓄積膜および前記第３電荷蓄積膜は、窒化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法であって、
前記（ｄ）工程後、前記（ｅ）工程前に、
（ｊ）前記第１領域をマスクし、かつ、前記第２領域を開口することにより、前記第２コントロールゲート電極に整合した前記半導体基板内に不純物を導入する工程を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記（ｄ）工程で導入する不純物と前記（ｊ）工程で導入する不純物とは同じ導電型の不純物であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、２値メモリセルと多値メモリセルとを同一の半導体基板上に形成する不揮発性半導体記憶装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−２２６８７号公報（特許文献１）には、不揮発性半導体記憶装置の信頼性を改善し、かつ、メモリアレイの占有面積を低減する技術が記載されている。具体的には、１つのメモリセルが１ビットのデータを記憶する２値モードメモリセルと、１つのメモリセルが多ビットのデータを記憶する多値モードメモリセルを、それぞれ構成するアドレス領域を固定的に定めるとしている。このようにアドレス領域を固定的に定めることにより、２値モードメモリセルと多値モードメモリセルを、それぞれ個々に最適化できるとしている。
【０００３】
特開平１１−３１１０２号公報（特許文献２）には、同一基板上に２値メモリと多値メモリとを設ける技術が記載されている。そして、２値メモリと多値メモリという複数のタイプのメモリを有する半導体装置に対して、ホストシステムがアクセスしたときに、アクセス対象となるデータの内容に応じて、２値メモリと多値メモリのうち最適なメモリを使用するように制御する技術が記載されている。
【０００４】
特開２００６−２６０７０３号公報（特許文献３）には、しきい値電圧制御および読み出し回路の複雑化を回避して簡単に多値記憶を実現できる不揮発性半導体記憶装置が記載されている。この不揮発性半導体記憶装置では、コントロールゲート電極の両側の側壁にメモリゲート電極が形成されているとしている。
【特許文献１】特開２００３−２２６８７号公報
【特許文献２】特開平１１−３１１０２号公報
【特許文献３】特開２００６−２６０７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性メモリ（不揮発性半導体記憶装置）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性メモリは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このようなトラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を電荷蓄積膜とする不揮発性メモリをＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００７】
ここで、半導体装置として１つの半導体チップにマイコンを形成しているものがある。このマイコンを形成した半導体チップには、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などの論理回路からなる中央演算処理部（ＣＰＵ：Central Processing Unit）やメモリなどが形成されている。メモリとしては、例えば、上述した電気的に書き換え可能な不揮発性メモリが使用される。この不揮発性メモリには、中央演算処理部を動作させるプログラムを記憶するメモリと、中央演算部で処理されるデータを記憶するメモリがある。
【０００８】
不揮発性メモリのうち、中央演算部を動作させるプログラムを記憶するメモリは、読み出し速度が必要とされる。これに対し、中央演算部で処理されるデータを記憶するメモリは、書き換え耐性が要求される。つまり、中央演算部を動作させるプログラムを記憶するメモリでは、プログラム自体を書き換えることは少ないので、書き換え耐性はそれほど要求されない。それよりも、プログラムを高速で読み出すことができる性能が要求される。これに対し、中央演算部で処理されるデータを記憶するメモリでは、データの読み出し速度はそれほど要求されない。それよりも、何度も書き換えることが多いので、メモリの書き換え耐性が要求される。
【０００９】
このように同じ不揮発性メモリであっても記憶するデータによって要求される性能が異なることがわかる。したがって、同じ不揮発性メモリであっても、プログラムを記憶する不揮発性メモリとデータを記憶する不揮発性メモリでは、メモリセルの構造が同じであっても動作方法が異なっている。例えば、プログラムを記憶する不揮発性メモリでは、１つのメモリセルで１ビットを構成し、読み出し速度の向上を図っている。これに対し、データを記憶する不揮発性メモリでは、２つのメモリセルで１ビットを構成することにより、多数回の書き換えで生じるリテンション特性の劣化を抑制し、不揮発性メモリの信頼性向上を図っている。
【００１０】
例えば、ＭＯＮＯＳ型トランジスタからなるメモリセルの構造は、半導体基板上にゲート絶縁膜を介してコントロールゲート電極が形成され、このコントロールゲート電極の片側の側壁に電荷蓄積膜を含む積層膜が形成され、この積層膜上にサイドウォール状のメモリゲート電極が形成されている。このような構造を有するメモリセルを使用することにより、プログラムを記憶する不揮発性メモリのメモリセルにおいては、１つのメモリセルで１ビットを構成している。これに対し、同様の構造を有するメモリセルを使用することにより、データを記憶する不揮発性メモリのメモリセルにおいては、２つのメモリセルで１ビットを構成している。このため、データを記憶する不揮発性メモリでは、使用するビット数の２倍のメモリセルが必要となり、半導体チップの面積が増大する問題点がある。
【００１１】
ここで、半導体チップに形成されている不揮発性メモリの占有面積を低減する方法として、メモリセルに２値ではなく多値を記憶させることにより、不揮発性メモリの占有面積を低減することが考えられる。しかし、電荷蓄積膜に窒化シリコン膜を使用し、かつ、サイドウォール状にメモリゲート電極を形成する構造のメモリセルでは、２値のメモリセルと同一構造のメモリセルでの多値化が難しい。これは、窒化シリコン膜などでは膜中のトラップ準位に電荷を蓄積するが、膜中のトラップ準位の数がメモリセル間でばらつく結果、蓄積される電荷量にばらつきが生じることが原因の１つである。さらに、サイドウォール状に形成されているメモリゲート電極のゲート長がばらつきやすいことも原因の１つに挙げられる。これらのことから、メモリセル間でしきい値電圧の分布が大きくなるので、２値のメモリセルと同一構造を有するメモリセルの多値化は難しくなっている。
【００１２】
本発明の目的は、不揮発性メモリの信頼性向上を図りながら、不揮発性メモリの占有面積を低減することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、（ａ）１つの半導体チップを構成する半導体基板と、（ｂ）前記半導体基板の第１領域に形成された第１不揮発性メモリセルと、（ｃ）前記半導体基板の第２領域に形成された第２不揮発性メモリセルとを備える。そして、前記第１不揮発性メモリセルは１ビットの情報を記憶する２値メモリセルであり、前記第２不揮発性メモリセルは２ビット以上の情報を記憶する多値メモリセルである半導体装置である。ここで、前記第１不揮発性メモリセルの形状と前記第２不揮発性メモリセルの形状が異なることを特徴とするものである。
【００１６】
また、本発明による半導体装置の製造方法は、半導体基板の第１領域に第１不揮発性メモリセルを形成し、前記半導体基板の第２領域に第２不揮発性メモリセルを形成する半導体装置の製造方法に関するものである。そして、（ａ）前記第１領域および前記第２領域を含む前記半導体基板の全面に絶縁膜を形成することにより、前記第１領域に第１ゲート絶縁膜を形成し、前記第２領域に第３ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜および前記第３ゲート絶縁膜上に第１導体膜を形成する工程とを備える。さらに、（ｃ）前記第１導体膜をパターニングすることにより、前記第１領域に前記第１不揮発性メモリセルの第１コントロールゲート電極を形成し、前記第２領域に前記第２不揮発性メモリセルの第２コントロールゲート電極を形成する工程と、（ｄ）前記第１コントロールゲート電極に整合した前記半導体基板内および前記第２コントロール電極に整合した前記半導体基板内に不純物を導入する工程とを備える。そして、（ｅ）前記第１領域に形成されている前記第１コントロールゲート電極および前記第２領域に形成されている前記第２コントロールゲート電極を覆う前記半導体基板の全面に絶縁膜を積層した積層膜を形成する工程と、（ｆ）前記積層膜上に第２導体膜を形成する工程とを備える。さらに、（ｇ）前記第２導体膜を異方性エッチングすることにより、前記第１領域にある前記第１コントロールゲート電極の両側の側壁および前記第２領域にある前記第２コントロールゲート電極の両側の側壁に前記第２導体膜からなるサイドウォールを形成する工程とを備える。そして、（ｈ）前記第１領域にある前記第１コントロールゲート電極の片側の側壁に形成されている前記サイドウォールを除去する工程と、（ｉ）前記半導体基板に露出している前記積層膜を除去する工程とを備える。ここで、前記第１領域では、前記第１コントロールゲート電極の片側の側壁に残存する前記サイドウォールにより第１メモリゲート電極を形成して、２値メモリセルである前記第１不揮発性メモリセルを形成する。一方、前記第２領域では、前記第２コントロールゲート電極の両側の側壁に残存する前記サイドウォールにより第２メモリゲート電極と第３メモリゲート電極を形成して、多値メモリセルである前記第２不揮発性メモリセルを形成することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
不揮発性メモリの信頼性向上を図りながら、不揮発性メモリの占有面積を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
図１は、例えば、マイコンを形成した半導体チップ（半導体基板）ＣＨＰを示す平面図であり、半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示した図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３および不揮発性メモリ４を有している。
【００２５】
ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２６】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ１も動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２７】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
【００２８】
不揮発性メモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。この不揮発性メモリ４のメモリセルには、メモリセル選択用のＭＩＳＦＥＴと、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型ＦＥＴから構成される。不揮発性メモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００２９】
この不揮発性メモリ４は、電気的に書き換え可能であり、かつ、電源をオフしても記憶した情報が消えないことから様々なデータの記憶に使用されている。例えば、ＣＰＵを動作させるプログラムやＣＰＵで使用するデータなどの様々な情報が記憶される。不揮発性メモリに記憶されるプログラムやデータは使用用途が異なるため、これらの情報を記憶する不揮発性メモリに要求される特性も異なっている。例えば、ＣＰＵを動作させるプログラムは、書き換え頻度は少ないが、プログラムの読み出し速度の高速性が要求される。一方、ＣＰＵで使用されるデータは、読み出し速度の高速性はそれほど要求されないが、書き換え回数が多くなるので、書き換え耐性が要求される。したがって、同じ不揮発性メモリ４であっても、記憶する情報によって要求される特性が異なることになる。
【００３０】
そこで、不揮発性メモリ４には、それぞれ特性の異なるメモリが形成されている。図１に示すように、本実施の形態１において、不揮発性メモリ４は、コードフラッシュメモリ４ａとデータフラッシュメモリ４ｂに区分されている。コードフラッシュメモリ４ａには、例えば、ＣＰＵを動作させるプログラムが記憶されており、データフラッシュメモリ４ｂには、例えば、ＣＰＵで使用されるデータが記憶されている。したがって、コードフラッシュメモリ４ａは読み出し速度の高速性が要求されるメモリであり、データフラッシュメモリ４ｂは書き換え耐性が要求されるメモリである。
【００３１】
上述したＣＰＵ１、ＲＡＭ２、アナログ回路３および不揮発性メモリ４は、半導体チップＣＨＰの内部（コア）領域に形成されている。そして、内部領域の外側に位置する周辺領域には内部領域に形成されている回路と半導体チップＣＨＰの外部の回路とのインタフェースとなる入出力回路（図示せず）が形成されている。この入出力回路は、半導体チップＣＨＰの周辺領域に形成されているパッドＰＤに接続されている。パッドＰＤは、半導体チップＣＨＰを外部と接続するための外部接続端子であり、このパッドＰＤに、例えば、金線よりなるワイヤを接続することにより、半導体チップＣＨＰと外部との電気的な接続をするようになっている。本実施の形態１における半導体チップＣＨＰは上記のように構成されており、次に、半導体チップＣＨＰに形成されている不揮発性メモリ４について説明する。不揮発性メモリ４は、コードフラッシュメモリ４ａとデータフラッシュメモリ４ｂから構成されており、コードフラッシュメモリ４ａとデータフラッシュメモリ４ｂのそれぞれの特性について図２を参照しながら説明する。
【００３２】
図２は、コードフラッシュメモリ４ａとデータフラッシュメモリ４ｂとの相違点を簡単にまとめた図である。図２において、コードフラッシュメモリ４ａは、使用用途としてＣＰＵを動作させるプログラムを記憶するメモリである。コードフラッシュメモリ４ａの書き換え回数は約１０００回程度であり、読み出し電流（メモリ電流）は約２０μＡとなっている。これに対し、データフラッシュメモリ４ｂは、使用用途としてＣＰＵなどで使用されるデータを記憶するメモリである。データフラッシュメモリ４ｂの書き換え回数は約１００００回以上であり、読み出し電流（メモリ電流）は約１０μＡとなっている。
【００３３】
コードフラッシュメモリ４ａとデータフラッシュメモリ４ｂを比較すると、コードフラッシュメモリ４ａの書き換え回数（約１０００回）に比べてデータフラッシュメモリ４ｂの書き換え回数（約１００００回以上）が非常に多くなっている。したがって、データフラッシュメモリ４ｂでは、書き換え回数が多くなってもデータの信頼性を確保する必要があり、書き換え耐性が要求されることがわかる。これに対し、コードフラッシュメモリ４ａでは、プログラムを記憶しており、このプログラムの読み出し速度の向上が要求される。以上のことから、具体的にコードフラッシュメモリ４ａでは読み出し速度の高速性が要求され、データフラッシュメモリ４ｂでは書き換え耐性の向上が要求されることがわかる。
【００３４】
そこで、本実施の形態１では、不揮発性メモリ４全体のメモリセル構造を同一とするのではなく、特性の異なるコードフラッシュメモリ４ａとデータフラッシュメモリ４ｂで、それぞれメモリセルの構造を変えている。この点が本実施の形態１の特徴の１つである。以下では、コードフラッシュメモリ４ａのメモリセルおよびデータフラッシュメモリ４ｂのメモリセルの構造について説明する。
【００３５】
図３は、半導体チップ上のコードフラッシュメモリ形成領域とデータフラッシュメモリ形成領域に形成されているそれぞれのメモリセルを示している断面図である。まず、コードフラッシュメモリ形成領域に形成されているコードフラッシュメモリセル（第１不揮発性メモリセル）の構成について説明する。
【００３６】
図３に示すように、コードフラッシュメモリ形成領域において、半導体基板１０Ｓ上にｐ型ウェル１１が形成され、このｐ型ウェル１１上にコードフラッシュメモリセルが形成されている。このコードフラッシュメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。まず、メモリセルを選択する選択部の構成について説明する。コードフラッシュメモリセルは、半導体基板１０Ｓ（ｐ型ウェル１１）上に形成されたゲート絶縁膜（第１ゲート絶縁膜）１２を有しており、このゲート絶縁膜１２上にコントロールゲート電極（制御電極）（第１コントロールゲート電極）１４ａが形成されている。ゲート絶縁膜１２は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極１４ａは、例えば、ポリシリコン膜１３とポリシリコン膜１３上に形成されているコバルトシリサイド膜２８から形成されている。コバルトシリサイド膜２８は、コントロールゲート電極１４ａの低抵抗化のために形成されている。このコントロールゲート電極１４ａは、コードフラッシュメモリセルを選択する機能を有している。つまり、コントロールゲート電極１４ａによって特定のコードフラッシュメモリセルを選択し、選択したコードフラッシュメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３７】
次に、コードフラッシュメモリセルの記憶部の構成について説明する。コントロールゲート電極１４ａの片側の側壁には絶縁膜からなる積層膜（第１積層膜）を介してメモリゲート電極（第１メモリゲート電極）２２ａが形成されている。メモリゲート電極２２ａは、コントロールゲート電極１４ａの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜１９とポリシリコン膜１９上に形成されているコバルトシリサイド膜２８から形成されている。コバルトシリサイド膜２８は、メモリゲート電極２２ａの低抵抗化のために形成されている。
【００３８】
コントロールゲート電極１４ａとメモリゲート電極２２ａの間およびメモリゲート電極２２ａと半導体基板１０Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１０Ｓ上に形成されている酸化シリコン膜（第２ゲート絶縁膜）１５と、酸化シリコン膜１５上に形成されている電荷蓄積膜（第１電荷蓄積膜）２１ａと、電荷蓄積膜２１ａ上に形成されている酸化シリコン膜（第１絶縁膜）１７から構成されている。酸化シリコン膜１５は、メモリゲート電極２２ａと半導体基板１０Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１５からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばコードフラッシュメモリセルの記憶部は、半導体基板１０Ｓから酸化シリコン膜１５を介して電荷蓄積膜２１ａに電子を注入したり、電荷蓄積膜２１ａに正孔を注入したりして情報の記憶や消去を行なうため、酸化シリコン膜１５は、トンネル絶縁膜として機能する。このような電子のトンネル効果を使用したメモリセルの書き込み動作、消去動作および読み出し動作についての詳細は後述する。
【００３９】
そして、この酸化シリコン膜１５上に形成されている電荷蓄積膜２１ａは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２１ａを窒化シリコン膜から形成している。本実施の形態１におけるコードフラッシュメモリセルの記憶部は、電荷蓄積膜２１ａに蓄積される電荷の有無によって、メモリゲート電極２２ａ下の半導体基板１０Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２１ａに蓄積される電荷の有無によって、メモリゲート電極２２ａ下の半導体基板１０Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００４０】
本実施の形態１では、電荷蓄積膜２１ａとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）などを使用してもよい。電荷蓄積膜２１ａとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００４１】
従来、電荷蓄積膜２１ａとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜２１ａとしてポリシリコン膜を使用した場合、電荷蓄積膜２１ａを取り囲む酸化シリコン膜１５あるいは酸化シリコン膜１７のどこか一部に欠陥があると、電荷蓄積膜２１ａが導体膜であるため、異常リークにより電荷蓄積膜２１ａに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００４２】
そこで、電荷蓄積膜２１ａとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜２１ａを取り巻く酸化シリコン膜１５や酸化シリコン膜１７中の一部に欠陥が生じても、電荷は電荷蓄積膜２１ａの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜２１ａから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４３】
このような理由から、電荷蓄積膜２１ａとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。
【００４４】
次に、コントロールゲート電極１４ａの側壁のうち、一方の片側にはメモリゲート電極２２ａが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォール２５が形成されている。同様に、メモリゲート電極２２ａの側壁のうち、一方の片側にはコントロールゲート電極１４ａが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォール２５が形成されている。
【００４５】
サイドウォール２５の直下にある半導体基板１０Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域２３が形成されており、この一対の浅い低濃度不純物拡散領域２３に接する外側の領域に一対の深い高濃度不純物拡散領域２６が形成されている。この深い高濃度不純物拡散領域２６もｎ型半導体領域であり、高濃度不純物拡散領域２６の表面にはコバルトシリサイド膜２８が形成されている。一対の低濃度不純物拡散領域２３と一対の高濃度不純物拡散領域２６によって、コードフラッシュメモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域２３と高濃度不純物拡散領域２６で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜１２およびゲート絶縁膜１２上に形成されたコントロールゲート電極１４ａおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、酸化シリコン膜１５、電荷蓄積膜２１ａおよび酸化シリコン膜１７からなる積層膜とこの積層膜上に形成されているメモリゲート電極２２ａ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、コードフラッシュメモリセルの選択部は選択トランジスタから構成され、コードフラッシュメモリセルの記憶部はメモリトランジスタから構成されているということができる。
【００４６】
このようにして、コードフラッシュメモリセルが構成されている。本実施の形態１では、コードフラッシュメモリセルの構造としてコントロールゲート電極１４ａの片側の側壁にだけメモリゲート電極２２ａが形成された構造を採用している。この構造によれば、後述するように、コントロールゲート電極の両側の側壁にメモリゲート電極を設ける構造に比べて読み出し速度の向上を図ることができる。つまり、コードフラッシュメモリセルでは、コントロールゲート電極の片側の側壁にだけメモリゲート電極２２ａを形成する構造をとることにより、読み出し速度の向上を図っている。このことから、コードフラッシュメモリセルは、読み出し速度の高速性が要求されるプログラムの記憶に適している構造をしているといえる。なお、コードフラッシュメモリセルは、記憶部（メモリトランジスタ）が１つ形成されているメモリセルであり、この記憶部には１ビットの情報が記憶される。すなわち、コードフラッシュメモリセルは、１セルで１ビットの情報を記憶する２値メモリセルである。
【００４７】
次に、コードフラッシュメモリセルと接続する配線構造について説明する。コードフラッシュメモリセル上には、コードフラッシュメモリセルを覆うように層間絶縁膜である酸化シリコン膜２９が形成されている。この酸化シリコン膜２９には、酸化シリコン膜２９を貫通してソース領域やドレイン領域を構成する高濃度不純物拡散領域２６に達するコンタクトホール３０が形成されている。コンタクトホール３０の内部には、バリア導体膜であるチタン／窒化チタン膜３１ａが形成され、コンタクトホール３０を埋め込むようにタングステン膜３１ｂが形成されている。このように、コンタクトホール３０にチタン／窒化チタン膜３１ａおよびタングステン膜３１ｂを埋め込むことにより、導電性のプラグ３２が形成されている。そして、層間絶縁膜である酸化シリコン膜２９上には、配線３４が形成されており、この配線３４とプラグ３２が電気的に接続されている。配線３４は、例えば、チタン／窒化チタン膜３３ａ、アルミニウム膜３３ｂおよびチタン／窒化チタン膜３３ｃの積層膜から形成されている。
【００４８】
本実施の形態１におけるコードフラッシュメモリセルは上記のように構成されており、以下に、コードフラッシュメモリセルの動作について図面を参照しながら説明する。図４は、本実施の形態１におけるコードフラッシュメモリセルの構成を模式的に示す図である。図４において、コントロールゲート電極に印加する電圧をＶｃｇ、メモリゲート電極に印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板に印加する電圧をＶｂとしている。
【００４９】
図５は、「書き込み」、「消去」および「読み出し」時におけるコードフラッシュメモリセルの各部位への電圧の印加条件を示す図である。ここでは、電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００５０】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極を有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェル（半導体基板）に印加される電圧Ｖｂは０Ｖである。
【００５１】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極とメモリゲート電極との境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極に印加した正電圧（Ｖｍｇ＝１２Ｖ）による垂直方向電界で、メモリゲート電極下の窒化シリコン膜（電荷蓄積膜）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００５２】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極に印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極に印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、コードフラッシュメモリセル（メモリトランジスタ）のしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００５３】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極に印加する電圧ＶｍｇをＶｄｄ（１．５Ｖ）とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、コードフラッシュメモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、コードフラッシュメモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００５４】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをコードフラッシュメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってコードフラッシュメモリセルに流れる電流の有無を検出する。例えば、コードフラッシュメモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、コードフラッシュメモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、コードフラッシュメモリセルは消去状態にあると判断できる。一方、コードフラッシュメモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、コードフラッシュメモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００５５】
次に、データフラッシュメモリ形成領域に形成されているデータフラッシュメモリセル（第２不揮発性メモリセル）の構成について説明する。
【００５６】
図３に示すように、データフラッシュメモリ形成領域において、半導体基板１０Ｓ上にｐ型ウェル１１が形成され、このｐ型ウェル１１上にデータフラッシュメモリセルが形成されている。このデータフラッシュメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。まず、メモリセルを選択する選択部の構成について説明する。データフラッシュメモリセルは、半導体基板１０Ｓ（ｐ型ウェル１１）上に形成されたゲート絶縁膜（第３ゲート絶縁膜）１２を有しており、このゲート絶縁膜１２上にコントロールゲート電極（制御電極）（第２コントロールゲート電極）１４ｂが形成されている。ゲート絶縁膜１２は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極１４ｂは、例えば、ポリシリコン膜１３とポリシリコン膜１３上に形成されているコバルトシリサイド膜２８から形成されている。コバルトシリサイド膜２８は、コントロールゲート電極１４ｂの低抵抗化のために形成されている。このコントロールゲート電極１４ｂは、データフラッシュメモリセルを選択する機能を有している。つまり、コントロールゲート電極１４ｂによって特定のデータフラッシュメモリセルを選択し、選択したデータフラッシュメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００５７】
次に、データフラッシュメモリセルの記憶部の構成について説明する。このデータフラッシュメモリセルの記憶部の構造が上述したコードフラッシュメモリセルの記憶部の構造と異なっており、その点が本実施の形態１の特徴の１つである。コントロールゲート電極１４ｂの両側の側壁には、それぞれ絶縁膜からなる積層膜（第２積層膜あるいは第３積層膜）を介してメモリゲート電極（第２メモリゲート電極）２２ｂとメモリゲート電極（第３メモリゲート電極）２２ｃが形成されている。メモリゲート電極２２ｂあるいはメモリゲート電極２ｃは、それぞれコントロールゲート電極１４ｂの側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜１９とポリシリコン膜１９上に形成されているコバルトシリサイド膜２８から形成されている。コバルトシリサイド膜２８は、メモリゲート電極２２ａの低抵抗化のために形成されている。つまり、本実施の形態１におけるデータフラッシュメモリセルでは、コントロールゲート電極１４ｂの両側の側壁に記憶部が形成されている点に特徴がある。この両側に形成されている記憶部の構成は同じ構成をしているが、それぞれの詳細な構成について逐次説明する。
【００５８】
まず、コントロールゲート電極１４ｂの左側の側壁に形成されている記憶部の構成について説明する。コントロールゲート電極１４ｂとメモリゲート電極２２ｂの間およびメモリゲート電極２２ｂと半導体基板１０Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１０Ｓ上に形成されている酸化シリコン膜（第４ゲート絶縁膜）１５と、酸化シリコン膜１５上に形成されている電荷蓄積膜（第２電荷蓄積膜）２１ｂと、電荷蓄積膜２１ｂ上に形成されている酸化シリコン膜（第２絶縁膜）１７から構成されている。酸化シリコン膜１５は、メモリゲート電極２２ｂと半導体基板１０Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１５からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばデータフラッシュメモリセルの記憶部は、半導体基板１０Ｓから酸化シリコン膜１５を介して電荷蓄積膜２１ｂに電子を注入したり、電荷蓄積膜２１ｂに正孔を注入したりして情報の記憶や消去を行なうため、酸化シリコン膜１５は、トンネル絶縁膜として機能する。
【００５９】
そして、この酸化シリコン膜１５上に形成されている電荷蓄積膜２１ｂは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２１ｂを窒化シリコン膜から形成している。本実施の形態１におけるデータフラッシュメモリセルの記憶部は、電荷蓄積膜２１ｂに蓄積される電荷の有無によって、メモリゲート電極２２ｂ下の半導体基板１０Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２１ｂに蓄積される電荷の有無によって、メモリゲート電極２２ｂ下の半導体基板１０Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００６０】
続いて、コントロールゲート電極１４ｂの右側の側壁に形成されている記憶部の構成について説明する。コントロールゲート電極１４ｂとメモリゲート電極２２ｃの間およびメモリゲート電極２２ｃと半導体基板１０Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１０Ｓ上に形成されている酸化シリコン膜（第５ゲート絶縁膜）１５と、酸化シリコン膜１５上に形成されている電荷蓄積膜（第３電荷蓄積膜）２１ｃと、電荷蓄積膜２１ｃ上に形成されている酸化シリコン膜（第３絶縁膜）１７から構成されている。酸化シリコン膜１５は、メモリゲート電極２２ｃと半導体基板１０Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１５からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばデータフラッシュメモリセルの記憶部は、半導体基板１０Ｓから酸化シリコン膜１５を介して電荷蓄積膜２１ｃに電子を注入したり、電荷蓄積膜２１ｃに正孔を注入したりして情報の記憶や消去を行なうため、酸化シリコン膜１５は、トンネル絶縁膜として機能する。
【００６１】
そして、この酸化シリコン膜１５上に形成されている電荷蓄積膜２１ｃは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２１ｃを窒化シリコン膜から形成している。本実施の形態１におけるデータフラッシュメモリセルの記憶部は、電荷蓄積膜２１ｃに蓄積される電荷の有無によって、メモリゲート電極２２ｃ下の半導体基板１０Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２１ｃに蓄積される電荷の有無によって、メモリゲート電極２２ｃ下の半導体基板１０Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００６２】
このように本実施の形態１におけるデータフラッシュメモリセルでは、選択部の両側に記憶部が形成されている。この選択部の両側に形成されている記憶部は独立に１ビットの情報を記憶することができるため、本実施の形態１におけるデータフラッシュメモリセルでは、合計で２ビットの情報を記憶することができる。すなわち、本実施の形態１におけるデータフラッシュメモリセルは、複数ビットの情報を記憶できる多値メモリセルから構成されていることになる。
【００６３】
次に、メモリゲート電極２２ｂの側壁およびメモリゲート電極２２ｃの側壁には、サイドウォール２５が形成されている。このサイドウォール２５は、例えば、酸化シリコン膜から形成されている。そして、サイドウォール２５の直下にある半導体基板１０Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域２４が形成されており、この一対の浅い低濃度不純物拡散領域２４に接する外側の領域に一対の深い高濃度不純物拡散領域２７が形成されている。この深い高濃度不純物拡散領域２７もｎ型半導体領域であり、高濃度不純物拡散領域２７の表面には、低抵抗化のためのコバルトシリサイド膜２８が形成されている。一対の低濃度不純物拡散領域２４と一対の高濃度不純物拡散領域２７によって、データフラッシュメモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域２４と高濃度不純物拡散領域２７で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００６４】
ここで、ゲート絶縁膜１２およびゲート絶縁膜１２上に形成されたコントロールゲート電極１４ｂおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、酸化シリコン膜１５、電荷蓄積膜２１ｂおよび酸化シリコン膜１７からなる積層膜とこの積層膜上に形成されているメモリゲート電極２２ｂ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。さらに、酸化シリコン膜１５、電荷蓄積膜２１ｃおよび酸化シリコン膜１７からなる積層膜とこの積層膜上に形成されているメモリゲート電極２２ｃ、上述したソース領域とドレイン領域によって構成されるトランジスタもメモリ
トランジスタである。これにより、データフラッシュメモリセルの選択部は選択トランジスタから構成され、データフラッシュメモリセルの記憶部は選択トランジスタの両側に形成された２つのメモリトランジスタから構成されているということができる。
【００６５】
次に、データフラッシュメモリセルと接続する配線構造について説明する。データフラッシュメモリセル上には、データフラッシュメモリセルを覆うように層間絶縁膜である酸化シリコン膜２９が形成されている。この酸化シリコン膜２９には、酸化シリコン膜２９を貫通してソース領域やドレイン領域を構成する高濃度不純物拡散領域２７に達するコンタクトホール３０が形成されている。コンタクトホール３０の内部には、バリア導体膜であるチタン／窒化チタン膜３１ａが形成され、コンタクトホール３０を埋め込むようにタングステン膜３１ｂが形成されている。このように、コンタクトホール３０にチタン／窒化チタン膜３１ａおよびタングステン膜３１ｂを埋め込むことにより、導電性のプラグ３２が形成されている。そして、層間絶縁膜である酸化シリコン膜２９上には、配線３４が形成されており、この配線３４とプラグ３２が電気的に接続されている。配線３４は、例えば、チタン／窒化チタン膜３３ａ、アルミニウム膜３３ｂおよびチタン／窒化チタン膜３３ｃの積層膜から形成されている。このようにして、データフラッシュメモリセルが形成されている。
【００６６】
本実施の形態１では、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造としている点に特徴がある。すなわち、コードフラッシュメモリセルでは、読み出しの高速性が要求されるプログラムを記憶するものである。このため、コードフラッシュメモリセルでは、選択トランジスタ（選択部）の片側にだけメモリトランジスタ（記憶部）を形成する構成にして読み出し速度の高速化を図っている。これに対し、データフラッシュメモリセルでは、書き換え頻度の多いデータを記憶するものである。したがって、データフラッシュメモリセルでは、選択トランジスタ（選択部）の両側にメモリトランジスタ（記憶部）を形成する構成を採用している。
【００６７】
以下では、データフラッシュメモリセルとして、選択トランジスタの両側にメモリトランジスタを形成した多値メモリセルを採用している理由について説明する。
【００６８】
従来、データフラッシュメモリセルもコードフラッシュメモリセルと同様に、選択トランジスタの片側にだけメモリトランジスタを形成する構成が使用されていた。しかし、データフラッシュメモリセルでは、書き換え頻度の多いデータを記憶するメモリセルであることから、書き換え耐性の高い読み出し方式が採用されている。具体的には、リテンション特性の劣化を抑制することができる相補読み出し方式が採用されている。この相補読み出し方式は、２つのメモリセルで１ビットの情報を記憶する方式である。通常の方式では、１つのメモリセルで１ビットの情報を記憶する方式であることから、相補読み出し方式を使用すると、使用するビット数の２倍のメモリセルが必要となり、半導体チップの面積が増大する問題点がある。つまり、リテンション特性の劣化を防止して信頼性の高いデータフラッシュメモリセルを実現するためには、半導体チップの面積が増大するという副作用が生じる問題が生じる。
【００６９】
そこで、本実施の形態１におけるデータフラッシュメモリセルでは、選択トランジスタの両側にメモリトランジスタを形成することにより、データフラッシュメモリセルの占有面積を低減している。つまり、データフラッシュメモリセルを２値メモリセルから多値メモリセルに変更することにより、リテンション特性の劣化を防止して信頼性の高いデータフラッシュメモリセルを実現し、かつ、データフラッシュメモリセルの占有面積を低減することができるのである。このような理由から、データフラッシュメモリでは、選択トランジスタの両側にメモリトランジスタを形成する構造をとっているのである。以上のことから、本実施の形態１によれば、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造にすることにより、それぞれに要求される特性に合ったメモリセル構造を採用しつつ、占有面積の低減を図ることができる。
【００７０】
続いて、データフラッシュメモリで採用されている相補読み出し方式によれば、リテンション特性の劣化を防止して信頼性向上を図ることができる点について図６を参照しながら詳細に説明する。
【００７１】
図６は、通常の読み出し方式と相補読み出し方式の相違を模式的に示す図である。まず、通常の読み出し方式について説明する。図６において、通常のメモリセルでは、１つのメモリセルに対して１ビットの情報を記憶するように構成されている。例えば、電荷蓄積膜に正孔を注入した状態を白丸で示すと、この白丸の状態が消去状態である。一方、電荷蓄積膜に電子を注入した状態を黒丸で示すと、この黒丸の状態が書き込み状態である。このように通常のメモリセルでは、１つのメモリセルにおける電荷蓄積膜への電荷の蓄積状態によって消去状態と書き込み状態を区別している。消去状態では、メモリセルのしきい値電圧が低下することから読み出し電流が流れる。この読み出し電流を予め設定している基準電流より大きくなるようにする。一方、書き込み状態では、メモリセルのしきい値電圧が上昇することから読み出し電流がほとんど流れない。したがって、この場合、読み出し電流は基準電流よりも小さくなる。このように基準電流に対する読み出し電流の大小によってメモリセルが消去状態にあるか、あるいは、書き込み状態にあるかを判断できる。つまり、通常の読み出しは、１つのメモリセルの電荷蓄積状態の違いによる読み出し電流の相違を基準電流と比較することにより検知している。
【００７２】
しかし、通常の読み出し方式では、メモリセルへの書き込みを繰り返すとリテンション特性が劣化する問題点が発生する。すなわち、メモリセルへの書き込みおよび消去を繰り返すと、メモリセルが消去状態にある場合の読み出し電流が減少する。したがって、メモリセルが消去状態にある場合には基準電流よりも読み出し電流が大きいはずであるが、読み出し電流が減少する結果、メモリセルが消去状態にある場合であっても、読み出し電流が基準電流よりも小さくなることが生じる。このため、通常の読み出し方式では、メモリセルが消去状態にあるにもかかわらず、メモリセルが書き込み状態にあると判断することが生じる。このようにメモリセルの消去状態をメモリセルの書き込み状態と誤判定することをリテンション特性の劣化と呼んでいる。
【００７３】
続いて、相補読み出し方式について説明する。相補読み出し方式では、２つのメモリセルで１ビットの情報を記憶している。例えば、図６に示すように、１つのメモリセル（左側のメモリセル）が電荷蓄積膜に正孔を注入した状態（白丸）にあり、もう１つのメモリセル（右側のメモリセル）が電荷蓄積膜に電子を注入した状態（黒丸）にある場合を消去状態とするものである。反対に、１つのメモリセル（左側のメモリセル）が電荷蓄積膜に電子を注入した状態（黒丸）にあり、もう１つのメモリセル（右側のメモリセル）が電荷蓄積膜に正孔を注入した状態（白丸）にある場合を書き込み状態とするものである。
【００７４】
そして、この消去状態と書き込み状態を読み出す方式が相補読み出し方式である。この相補読み出し方式では、基準電流を使用せずに、１つのメモリセル（左側のメモリセル）を流れる読み出し電流ともう１つのメモリセル（右側のメモリセル）に流れる読み出し電流を比較して、消去状態か書き込み状態かを判断する。例えば、１つのメモリセル（左側のメモリセル）を流れる読み出し電流ともう１つのメモリセル（右側のメモリセル）に流れる読み出し電流を比較した結果、左側のメモリセルの流れる読み出し電流が右側のメモリセルを流れる読み出し電流よりも小さい場合、消去状態にあると判断することができる。反対に、１つのメモリセル（左側のメモリセル）を流れる読み出し電流ともう１つのメモリセル（右側のメモリセル）に流れる読み出し電流を比較した結果、左側のメモリセルの流れる読み出し電流が右側のメモリセルを流れる読み出し電流よりも大きい場合、書き込み状態にあると判断することができる。この読み出し方式が相補読み出し方式である。
【００７５】
以下に、この相補読み出し方式によれば、リテンション特性の劣化を抑制することができる点について説明する。上述したように、相補読み出し方式では、消去状態と書き込み状態を判別するために基準電流を使用していない。すなわち、１つのメモリセル（左側のメモリセル）に流れる読み出し電流ともう１つのメモリセル（右側のメモリセル）に流れる読み出し電流を比較して、消去状態か書き込み状態かを判断している。これにより、メモリセルに書き込みと消去を繰り返して、メモリセルの電荷蓄積膜に正孔が注入された状態での読み出し電流が減少しても影響は少ない。すなわち、書き換えを繰り返すことにより、メモリセルの電荷蓄積膜に正孔が注入された状態での読み出し電流が減少しても、メモリセルの電荷蓄積膜に電子が注入された状態での読み出し電流よりも大きい。つまり、１つのメモリセルともう１つのメモリセルとの相対的な読み出し電流の比較では、基準電流を使用していないので、消去状態あるいは書き込み状態を誤判定することを防止できるのである。これは、メモリセルの電荷蓄積膜に正孔が注入された状態での読み出し電流が減少しても、メモリセルの電荷蓄積膜に電子が注入された状態での読み出し電流よりも大きいので、メモリセルの電荷蓄積膜に正孔が注入された状態での読み出し電流とメモリセルの電荷蓄積膜に電子が注入された状態での読み出し電流の大小関係が逆転することはないことによるものである。したがって、１つのメモリセルに流れる読み出し電流ともう１つのメモリセルに流れる読み出し電流を比較して、消去状態か書き込み状態かを判断する相補読み出し方式では、書き換えを繰り返すことにより生じるリテンション特性の劣化を抑制することができるのである。
【００７６】
このことから、データの書き換えが頻繁に行なわれるデータフラッシュメモリセルでは相補読み出し方式を利用してリテンション特性の劣化を抑制している。しかし、上述したように、相補読み出し方式では、２つのメモリセルで１ビットの情報を記憶するため、１つのメモリセルで１ビットの情報を記憶する通常の読み出し方式に比べて、メモリ全体の占有面積が大きくなる。そこで、本実施の形態１におけるデータフラッシュメモリセルでは、選択トランジスタの両側にメモリトランジスタを形成することにより、データフラッシュメモリセルの占有面積を低減している。つまり、データフラッシュメモリセルを２値メモリセルから多値メモリセルに変更することにより、リテンション特性の劣化を防止して信頼性の高いデータフラッシュメモリセルを実現し、かつ、データフラッシュメモリセルの占有面積を低減することができるのである。
【００７７】
ここで、データフラッシュメモリ全体の占有面積を低減するために、データフラッシュメモリセルの構造を以下に示すようにすることも考えられる。すなわち、選択トランジスタの片側にだけメモリトランジスタを形成し、かつ、このメモリトランジスタの電荷蓄積膜に蓄積される電荷に応じて、複数のしきい値電圧を設定する構造を採用することも考えられる。つまり、選択トランジスタの片側にだけメモリトランジスタを設け、このメモリトランジスタのしきい値を複数の状態に分けて多値メモリセルにすることが考えられる。この構造を採用することによっても、データフラッシュメモリ全体の占有面積を低減することができる。
【００７８】
しかし、データフラッシュメモリセルをこのような構造にすると、まず第１に、上述した相補読み出し方式との併用が困難になる。相補読み出し方式では、主に２値メモリセルを使用しているからである。すなわち、メモリセルの記憶部を構成するメモリトランジスタ自体が２値であると、２つのメモリセルを互いに異なる状態に設定して入れ替えることにより、消去状態と書き込み状態とを単純に構成することができる。これに対し、メモリセルの記憶部を構成するメモリトランジスタ自体が多値であると、１つのメモリセルでも２つ以上異なる状態が存在することになるので、２つのメモリセルを使用して、単純に消去状態と書き込み状態を構成すると、使用しない状態が多数存在することになり、メモリトランジスタ自体を多値化した意味がなくなるのである。これに対し、本実施の形態１では、データフラッシュメモリセルを多値化しているが、この多値化の方法として、１つのメモリトランジスタを多値化しているのではなく、１つのデータフラッシュメモリセルに２値であるメモリトランジスタを２つ形成することにより多値化している。したがって、本実施の形態１のように選択トランジスタの両側に２値のメモリトランジスタを設けることにより、データフラッシュメモリセルを多値化する構成では、相補読み出し方式を採用しても無駄なく効率的にメモリを使用することができ、かつ、データフラッシュメモリ全体の占有面積を低減することができるのである。
【００７９】
第２に、本実施の形態１では、電荷蓄積膜にトラップ準位を有する絶縁膜を使用し、かつ、メモリトランジスタを選択トランジスタの側壁にサイドウォール状に形成する構成を使用している。例えば、選択トランジスタの片側にだけメモリトランジスタを形成し、このメモリトランジスタに複数のしきい値を設定する構造で多値化を図ることは難しいのである。これは、窒化シリコン膜などのトラップ準位を有する絶縁膜では膜中のトラップ準位に電荷を蓄積するが、膜中のトラップ準位の数がメモリセル間でばらつく結果、蓄積される電荷量にばらつきが生じることが原因の１つである。さらに、サイドウォール状に形成されているメモリゲート電極のゲート長がばらつきやすいことも原因の１つに挙げられる。これらのことから、メモリセル間でしきい値電圧の分布が大きくなるので、メモリセルの多値化は難しくなっている。これに対し、本実施の形態１では、データフラッシュメモリセルを多値化しているが、この多値化の方法として、１つのメモリトランジスタを多値化しているのではなく、１つのデータフラッシュメモリセルに２値であるメモリトランジスタを２つ形成することにより多値化している。したがって、本実施の形態１のように選択トランジスタの両側に２値のメモリトランジスタを設けることにより、データフラッシュメモリセルを多値化する構成では、メモリセルでのしきい値電圧を細分化することはない。このため、電荷蓄積膜にトラップ準位を有する絶縁膜を使用し、かつ、メモリトランジスタを選択トランジスタの側壁にサイドウォール状に形成する構成のメモリセルでも簡便に多値メモリセルを形成できる利点がある。
【００８０】
本実施の形態１におけるデータフラッシュメモリセルは上記のように構成されており、以下に、データフラッシュメモリセルの動作について図面を参照しながら説明する。図７は、本実施の形態１におけるデータフラッシュメモリセルの構成を模式的に示す図である。図７において、コントロールゲート電極に印加する電圧をＶｃｇ、左側のメモリゲート電極に印加する電圧をＶｍｇ１、右側のメモリゲート電極に印加する電圧をＶｍｇ２としている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板に印加する電圧をＶｂとしている。
【００８１】
本実施の形態１におけるデータフラッシュメモリセルでは、選択トランジスタの両側にメモリトランジスタが形成されている構成をしているが、まず、選択トランジスタの左側に形成されているメモリトランジスタを動作させる方法について説明する。
【００８２】
図８は、左側のメモリトランジスタを動作させる場合において、「書き込み」、「消去」および「読み出し」時におけるデータフラッシュメモリセルの各部位への電圧の印加条件を示す図である。ここでは、電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００８３】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、左側のメモリゲート電極に印加する電圧Ｖｍｇ１を１２Ｖ、右側のメモリゲート電極に印加する電圧Ｖｍｇ２を６Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）とする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極を有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェル（半導体基板）に印加される電圧Ｖｂは０Ｖである。
【００８４】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。このとき、動作を行なわない右側のメモリゲート電極に印加する電圧Ｖｍｇ２には６Ｖが印加されているので、この右側のメモリトランジスタの電荷蓄積状態にかかわらず、右側のメモリトランジスタ下にチャネル領域が形成される。このため、ソース領域とドレイン領域との間を電子が流れることができる。
【００８５】
チャネル領域を流れる電子は、コントロールゲート電極と左側のメモリゲート電極との境界付近下のチャネル領域で加速されてホットエレクトロンになる。そして、左側のメモリゲート電極に印加した正電圧（Ｖｍｇ１＝１２Ｖ）による垂直方向電界で、左側のメモリゲート電極下の窒化シリコン膜（電荷蓄積膜）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されて左側のメモリトランジスタのしきい値電圧が上昇する。このようにして左側のメモリトランジスタに対する書き込み動作が行なわれる。
【００８６】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、左側のメモリゲート電極に印加する電圧Ｖｍｇ１を−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、右側のメモリゲート電極に印加する電圧Ｖｍｇ２を０Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は０Ｖを印加する。これにより、ソース領域と左側のメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部が左側のメモリゲート電極に印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、左側のメモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００８７】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、左側のメモリゲート電極に印加する電圧Ｖｍｇ１をＶｄｄ（１．５Ｖ）とし、右側のメモリゲート電極に印加する電圧Ｖｍｇ２を６Ｖとする。右側のメモリゲート電極には６Ｖの電圧が印加されているので、右側のメモリトランジスタの電荷蓄積状態にかかわらず、右側のメモリトランジスタは導通状態となっている。一方、読み出し対象である左側のメモリトランジスタにおいては、左側のメモリゲート電極に印加する電圧Ｖｍｇ１がＶｄｄ（１．５Ｖ）となっていることから、左側のメモリトランジスタの電荷蓄積状態によって導通状態あるいは非導通状態となる。
【００８８】
ここで、読み出しには相補読み出し方式が使用されるが、１つのデータフラッシュメモリセルを構成する２つのメモリトランジスタ（左側のメモリトランジスタと右側のメモリトランジスタ）は同時に読み出すことができない。このため、相補読み出し方式で使用する２つのメモリトランジスタとしては、同一のデータフラッシュメモリセルに含まれる２つのメモリトランジスタ（左側のメモリトランジスタと右側のメモリトランジスタ）を使用することはできないことがわかる。したがって、相補読み出し方式では、互いに異なるデータフラッシュメモリセルに含まれるメモリトランジスタが使用される。このとき、相補関係にある２つのデータフラッシュメモリセルで上述した読み出し動作を行ない、２つのデータフラッシュメモリセル間で読み出し電流を比較する。その結果、例えば、第１のデータフラッシュメモリセルの読み出し電流が第２のデータフラッシュメモリセルの読み出し電流よりも大きい場合には、消去状態と判断する。一方、例えば、第１のデータフラッシュメモリセルの読み出し電流が第２のデータフラッシュメモリセルの読み出し電流よりも小さい場合には、書き込み状態と判断する。このようにして、相補読み出しを行なうことができる。
【００８９】
続いて、選択トランジスタの右側に形成されているメモリトランジスタを動作させる方法について説明する。図９は、右側のメモリトランジスタを動作させる場合において、「書き込み」、「消去」および「読み出し」時におけるデータフラッシュメモリセルの各部位への電圧の印加条件を示す図である。
【００９０】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ドレイン領域に印加する電圧Ｖｄを６Ｖ、左側のメモリゲート電極に印加する電圧Ｖｍｇ１を６Ｖ、右側のメモリゲート電極に印加する電圧Ｖｍｇ２を１２Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）とする。そして、ソース領域に印加する電圧Ｖｓは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｓはチャネル電流の設定値とコントロールゲート電極を有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェル（半導体基板）に印加される電圧Ｖｂは０Ｖである。
【００９１】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。このとき、動作を行なわない左側のメモリゲート電極に印加する電圧Ｖｍｇ１には６Ｖが印加されているので、この左側のメモリトランジスタの電荷蓄積状態にかかわらず、左側のメモリトランジスタ下にチャネル領域が形成される。このため、ソース領域とドレイン領域との間を電子が流れることができる。
【００９２】
チャネル領域を流れる電子は、コントロールゲート電極と右側のメモリゲート電極との境界付近下のチャネル領域で加速されてホットエレクトロンになる。そして、右側のメモリゲート電極に印加した正電圧（Ｖｍｇ２＝１２Ｖ）による垂直方向電界で、右側のメモリゲート電極下の窒化シリコン膜（電荷蓄積膜）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されて右側のメモリトランジスタのしきい値電圧が上昇する。このようにして右側のメモリトランジスタに対する書き込み動作が行なわれる。
【００９３】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、左側のメモリゲート電極に印加する電圧Ｖｍｇ１を０Ｖ、ソース領域に印加する電圧Ｖｓを０Ｖ、右側のメモリゲート電極に印加する電圧Ｖｍｇ２を−６Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域は６Ｖを印加する。これにより、ドレイン領域と右側のメモリゲート電極との間にかかる電圧によってドレイン領域端部においてバンド間トンネリング現象で生成された正孔が、ドレイン領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部が右側のメモリゲート電極に印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、右側のメモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００９４】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧Ｖｄを０Ｖ、ソース領域に印加する電圧ＶｓをＶｄｄ（１．５Ｖ）、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、左側のメモリゲート電極に印加する電圧Ｖｍｇ１を６Ｖとし、右側のメモリゲート電極に印加する電圧Ｖｍｇ２をＶｄｄ（１．５Ｖ）とする。左側のメモリゲート電極には６Ｖの電圧が印加されているので、左側のメモリトランジスタの電荷蓄積状態にかかわらず、左側のメモリトランジスタは導通状態となっている。一方、読み出し対象である右側のメモリトランジスタにおいては、右側のメモリゲート電極に印加する電圧Ｖｍｇ２がＶｄｄ（１．５Ｖ）となっていることから、右側のメモリトランジスタの電荷蓄積状態によって導通状態あるいは非導通状態となる。
【００９５】
ここで、読み出しには相補読み出し方式が使用されるが、１つのデータフラッシュメモリセルを構成する２つのメモリトランジスタ（左側のメモリトランジスタと右側のメモリトランジスタ）は同時に読み出すことができない。このため、相補読み出し方式で使用する２つのメモリトランジスタとしては、同一のデータフラッシュメモリセルに含まれる２つのメモリトランジスタ（左側のメモリトランジスタと右側のメモリトランジスタ）を使用することはできないことがわかる。したがって、相補読み出し方式では、互いに異なるデータフラッシュメモリセルに含まれるメモリトランジスタが使用される。このとき、相補関係にある２つのデータフラッシュメモリセルで上述した読み出し動作を行ない、２つのデータフラッシュメモリセル間で読み出し電流を比較する。その結果、例えば、第１のデータフラッシュメモリセルの読み出し電流が第２のデータフラッシュメモリセルの読み出し電流よりも大きい場合には、消去状態と判断する。一方、例えば、第１のデータフラッシュメモリセルの読み出し電流が第２のデータフラッシュメモリセルの読み出し電流よりも小さい場合には、書き込み状態と判断する。このようにして、相補読み出しを行なうことができる。
【００９６】
以上のように、本実施の形態１では、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造としている。すなわち、コードフラッシュメモリセルでは、読み出しの高速性が要求されるプログラムを記憶するものである。このため、コードフラッシュメモリセルは、情報の読み出し速度が、書き換えを繰り返すことにより生じるリテンション特性の劣化よりも優先されるメモリセルである。したがって、コードフラッシュメモリセルでは、選択トランジスタ（選択部）の片側にだけメモリトランジスタ（記憶部）を形成する構成にして読み出し速度の高速化を図っている。
【００９７】
これに対し、データフラッシュメモリセルでは、書き換え頻度の多いデータを記憶するものである。このため、データフラッシュメモリセルは、書き換えを繰り返すことにより生じるリテンション特性の劣化の抑制が、情報の読み出し速度よりも優先されるメモリセルである。したがって、データフラッシュメモリセルでは、選択トランジスタ（選択部）の両側にメモリトランジスタ（記憶部）を形成する構成を採用している。このように、本実施の形態１によれば、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造にすることにより、それぞれに要求される特性に合ったメモリセル構造を採用しつつ、占有面積の低減を図ることができる。
【００９８】
ここで、コードフラッシュメモリセルも、選択トランジスタの両側の側壁にメモリトランジスタを形成する構成をとれば、フラッシュメモリ全体の占有面積を低減することができるように思われる。しかし、選択トランジスタの両側の側壁にメモリトランジスタを形成すると、一方のメモリトランジスタの読み出しを行なう際、他方のメモリトランジスタが存在することで、読み出しの高速化が阻害されるのである。つまり、一方のメモリトランジスタの読み出しの際、特に、他方のメモリトランジスタに電子が蓄積されていると、読み出し電流が流れにくくなるのである。このため、読み出し速度の高速性が要求されるコードフラッシュメモリセルにおいては、選択トランジスタの片側にだけメモリトランジスタを形成した構成をとっている。
【００９９】
次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
【０１００】
まず、図１０に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１０Ｓを用意する。このとき、半導体基板１０Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１０Ｓの低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域を形成する。素子分離領域は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１０Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１０Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１０Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域を形成することができる。なお、図１０においては、メモリセル形成領域を示しており、素子分離領域は図示されていない。
【０１０１】
続いて、素子分離領域で分離された活性領域に不純物を導入してｐ型ウェル１１を形成する。ｐ型ウェル１１は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１０Ｓに導入することで形成される。そして、ｐ型ウェル１１の表面領域に選択トランジスタのチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１０２】
次に、図１１に示すように、半導体基板１０Ｓ上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜１２は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜１２を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜１２と半導体基板１０Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜１２のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜１２に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１０Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１０ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１０Ｓの表面に酸化シリコン膜からなるゲート絶縁膜１２を形成した後、窒素を含む雰囲気中で半導体基板１０Ｓを熱処理し、ゲート絶縁膜１２と半導体基板１０Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１０３】
また、ゲート絶縁膜１２は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜１２として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜１２の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜１２として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１０４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【０１０５】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１０６】
そして、ゲート絶縁膜１２上にポリシリコン膜１３を形成する。ポリシリコン膜１３は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜１３中にリンや砒素などのｎ型不純物を導入する。
【０１０７】
次に、図１２に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜１３を加工して、コードフラッシュメモリセル形成領域にコントロールゲート電極１４ａを形成し、データフラッシュメモリセル形成領域にコントロールゲート電極１４ｂを形成する。このコントロールゲート電極１４ａは、コードフラッシュメモリセルの選択トランジスタのゲート電極であり、コントロールゲート電極１４ｂは、データフラッシュメモリセルの選択トランジスタのゲート電極である。
【０１０８】
ここで、コントロールゲート電極１４ａ、１４ｂには、ポリシリコン膜１３中にｎ型不純物が導入されている。このため、コントロールゲート電極１４ａ、１４ｂの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
【０１０９】
続いて、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極１４ａおよびコントロールゲート電極１４ｂに整合してリンや砒素などのｎ型不純物を導入する。この工程は、後述するようにコントロールゲート電極１４ａ、１４ｂの側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。
【０１１０】
次に、コントロールゲート電極１４ａ、１４ｂ上を覆う半導体基板１０Ｓ上に積層膜を形成する。積層膜は、例えば、酸化シリコン膜１５と、この酸化シリコン膜１５上に形成される窒化シリコン膜１６と、窒化シリコン膜１６上に形成される酸化シリコン膜１７から形成される（ＯＮＯ膜）。この積層膜のうち窒化シリコン膜１６は、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態１では、電荷蓄積膜として窒化シリコン膜１６を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）を使用することもできる。そして、積層膜上にポリシリコン膜１８を形成する。
【０１１１】
続いて、図１５に示すように、ポリシリコン膜１８を異方性エッチングすることによりコントロールゲート電極１４ａ、１４ｂの両側の側壁にポリシリコン膜１９を残す。つまり、コードフラッシュメモリセル形成領域では、コントロールゲート電極１４ａの両側の側壁にポリシリコン膜１９が残存し、データフラッシュメモリセル形成領域では、コントロールゲート電極１４ｂの両側の側壁にポリシリコン膜１９が残存する。
【０１１２】
そして、図１６に示すように、半導体基板１０Ｓ上にレジスト膜２０を塗布した後、このレジスト膜２０に対して露光・現像処理を施すことにより、レジスト膜２０をパターニングする。パターニングは、データフラッシュメモリセル形成領域を完全に覆う一方、コードフラッシュメモリセル形成領域の一部を開口するように行なわれる。具体的には、コードフラッシュメモリセル形成領域のうち、コントロールゲート電極１４ａの片側の側壁に形成されているポリシリコン膜１９が露出するように行なわれる。例えば、図１６では、コードフラッシュメモリセル形成領域に形成されているコントロールゲート電極１４ａの左側の側壁に形成されているポリシリコン膜１９が露出している。
【０１１３】
次に、図１７に示すように、パターニングしたレジスト膜２０をマスクにしたエッチングにより、コントロールゲート電極１４ａの左側の側壁に露出しているポリシリコン膜１９を除去する。このとき、コントロールゲート電極１４ａの右側の側壁に形成されているポリシリコン膜１９およびコントロールゲート電極１４ｂの両側の側壁に形成されているポリシリコン膜１９は、レジスト膜２０で覆われているため除去されない。その後、パターニングしたレジスト膜２０を除去する。
【０１１４】
続いて、図１８に示すように、露出するＯＮＯ膜をエッチングすることにより除去する。このようにして、コードフラッシュメモリセル形成領域では、コントロールゲート電極１４ａの右側の側壁にだけ積層膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極２２ａが形成される。このとき、積層膜（ＯＮＯ膜）を構成する窒化シリコン膜１６が電荷蓄積膜２１ａとなる。一方、データフラッシュメモリセル形成領域では、コントロールゲート電極１４ｂの両側の側壁に積層膜を介してメモリゲート電極２２ｂ、２２ｃが形成される。例えば、図１８では、コントロールゲート電極１４ｂの左側の側壁にサイドウォール形状のメモリゲート電極２２ｂが形成され、メモリゲート電極２２ｂとコントロールゲート電極１４ｂに挟まれた窒化シリコン膜１６が電荷蓄積膜２１ｂとなる。同様に、コントロールゲート電極１４ｂの右側の側壁にサイドウォール形状のメモリゲート電極２２ｃが形成され、メモリゲート電極２２ｃとコントロールゲート電極１４ｂで挟まれた窒化シリコン膜１６が電荷蓄積膜２１ｃとなる。
【０１１５】
次に、図１９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コードフラッシュメモリセル形成領域では、コントロールゲート電極１４ａとメモリゲート電極２２ａに整合した浅い低濃度不純物拡散領域２３を形成する。浅い低濃度不純物拡散領域２３は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。同様の工程で、データフラッシュメモリセル形成領域では、コントロールゲート電極１４ｂと両側の側壁に形成されたメモリゲート電極２２ｂ、２２ｃに整合した浅い低濃度不純物拡散領域２４を形成する。この浅い低濃度不純物拡散領域２４も、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【０１１６】
続いて、図２０に示すように、半導体基板１０Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール２５を形成する。コードフラッシュメモリセル形成領域においては、コントロールゲート電極１４ａの左側の側壁およびメモリゲート電極２２ａの右側の側壁にサイドウォール２５が形成される。一方、データフラッシュメモリセル形成領域においては、メモリゲート電極２２ｂの左側の側壁およびメモリゲート電極２２ｃの右側の側壁にサイドウォール２５が形成される。これらのサイドウォール２５は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール２５を形成してもよい。
【０１１７】
次に、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、コードフラッシュメモリセル形成領域にサイドウォール２５に整合した深い高濃度不純物拡散領域２６を形成する。深い高濃度不純物拡散領域２６は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域２６と浅い低濃度不純物拡散領域２３によってコードフラッシュメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域２３と深い高濃度不純物拡散領域２６で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１８】
同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、データフラッシュメモリセル形成領域にサイドウォール２５に整合した深い高濃度不純物拡散領域２７を形成する。深い高濃度不純物拡散領域２７も、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域２７と浅い低濃度不純物拡散領域２４によってデータフラッシュメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域２４と深い高濃度不純物拡散領域２７で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１９】
このようにして、高濃度不純物拡散領域２６および高濃度不純物拡散領域２７を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１２０】
その後、図２２に示すように、半導体基板１０Ｓ上にコバルト膜を形成する。このとき、露出しているコントロールゲート電極１４ａ、１４ｂおよびメモリゲート電極２２ａ〜２２ｃに直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域２６および高濃度不純物拡散領域２７にもコバルト膜が直接接する。
【０１２１】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、コントロールゲート電極１４ａ、１４ｂおよびメモリゲート電極２２ａ〜２２ｃを構成するポリシリコン膜１３、１９とコバルト膜を反応させて、コバルトシリサイド膜２８を形成する。これにより、コントロールゲート電極１４ａ、１４ｂおよびメモリゲート電極２２ａ〜２２ｃはポリシリコン膜１３、１９とコバルトシリサイド膜２８の積層構造となる。コバルトシリサイド膜２８は、コントロールゲート電極１４ａ、１４ｂおよびメモリゲート電極２２ａ〜２２ｃの低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物拡散領域２６および高濃度不純物拡散領域２７の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜２８が形成される。このため高濃度不純物拡散領域２６および高濃度不純物拡散領域２７においても低抵抗化を図ることができる。
【０１２２】
そして、未反応のコバルト膜は、半導体基板１０Ｓ上から除去される。なお、本実施の形態では、コバルトシリサイド膜２８を形成するように構成しているが、例えば、コバルトシリサイド膜２８に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１２３】
以上のようにして、コードフラッシュメモリセル形成領域にコードフラッシュメモリセルを形成し、データフラッシュメモリセル形成領域にデータフラッシュメモリセルを形成することができる。具体的に、本実施の形態１では、コードフラッシュメモリセルの構造としてコントロールゲート電極１４ａの片側の側壁にだけメモリゲート電極２２ａが形成された構造を採用している。この構造によれば、コントロールゲート電極の両側の側壁にメモリゲート電極を設ける構造に比べて読み出し速度の向上を図ることができる。
【０１２４】
一方、本実施の形態１におけるデータフラッシュメモリセルでは、コントロールゲート電極１４ｂの両側の側壁にメモリゲート電極２２ｂ、２２ｃを形成することにより、データフラッシュメモリセルの占有面積を低減している。つまり、データフラッシュメモリセルを２値メモリセルから多値メモリセルに変更することにより、リテンション特性の劣化を防止して信頼性の高いデータフラッシュメモリセルを実現し、かつ、データフラッシュメモリセルの占有面積を低減することができる。以上のことから、本実施の形態１によれば、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造にすることにより、それぞれに要求される特性に合ったメモリセル構造を採用しつつ、占有面積の低減を図ることができる。
【０１２５】
次に、配線工程について図３を参照しながら説明する。図３に示すように、半導体基板１０Ｓの主面上に層間絶縁膜となる酸化シリコン膜２９を形成する。この酸化シリコン膜２９は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜２９の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１２６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜２９にコンタクトホール３０を形成する。そして、コンタクトホール３０の底面および内壁を含む酸化シリコン膜２９上にチタン／窒化チタン膜３１ａを形成する。チタン／窒化チタン膜３１ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜３１ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２７】
続いて、コンタクトホール３０を埋め込むように、半導体基板１０Ｓの主面の全面にタングステン膜３１ｂを形成する。このタングステン膜３１ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜２９上に形成された不要なチタン／窒化チタン膜３１ａおよびタングステン膜３１ｂを例えばＣＭＰ法を除去することにより、プラグ３２を形成することができる。
【０１２８】
次に、酸化シリコン膜２９およびプラグ３２上にチタン／窒化チタン膜３３ａ、銅を含有するアルミニウム膜３３ｂ、チタン／窒化チタン膜３３ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線３４を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１２９】
（実施の形態２）
本実施の形態２では、前記実施の形態１と同様に、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造にし、かつ、コードフラッシュメモリセルのメモリトランジスタのしきい値電圧とデータフラッシュメモリセルのメモリトランジスタのしきい値電圧を変える例について説明する。
【０１３０】
本実施の形態２における半導体装置の構成は、図３に示す前記実施の形態１と同様の構成をしている。すなわち、コードフラッシュメモリセルの構造とデータフラッシュメモリセルの構造とを異なる構造としている。コードフラッシュメモリセルでは、情報の読み出し速度が、書き換えを繰り返すことにより生じるリテンション特性の劣化よりも優先されるメモリセルであり、選択トランジスタ（選択部）の片側にだけメモリトランジスタ（記憶部）を形成する構成にして読み出し速度の高速化を図っている。一方、データフラッシュメモリセルは、書き換えを繰り返すことにより生じるリテンション特性の劣化の抑制が、情報の読み出し速度よりも優先されるメモリセルであり、選択トランジスタ（選択部）の両側にメモリトランジスタ（記憶部）を形成する構成を採用している。これにより、コードフラッシュメモリセルとデータフラッシュメモリセルのそれぞれに要求される特性に合ったメモリセル構造を採用しつつ、占有面積の低減を図ることができる効果が得られる。
【０１３１】
本実施の形態２と前記実施の形態１の構成の差異は、図３では示されていないが、コードフラッシュメモリセルを構成するメモリトランジスタ（記憶部）のしきい値電圧と、データフラッシュメモリセルを構成するメモリトランジスタ（記憶部）のしきい値電圧が異なる点である。具体的には、データフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧がコードフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧よりも低くなっている点に本実施の形態２の特徴の１つがある。
【０１３２】
このように、データフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧を低くしているのは以下に示す理由からである。すなわち、データフラッシュメモリセルは、書き換え頻度の高いデータを記憶するメモリであり、リテンション特性の劣化の抑制が読み出し速度の向上よりも優先される。このとき、リテンション特性の劣化を抑制する観点からは、メモリトランジスタのしきい値電圧を低くすることが望ましい。つまり、メモリトランジスタのしきい値電圧を低くすると、データフラッシュメモリセルのリテンション特性の劣化が抑制されるのである。したがって、データフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧を低くしている。
【０１３３】
このようにリテンション特性の劣化を抑制する観点からは、メモリトランジスタのしきい値電圧を低くすることが望ましいが、メモリトランジスタのしきい値電圧を低くすると、読み出し速度が低下する副作用がある。このため、読み出し速度の向上が優先されるコードフラッシュメモリセルでは、メモリトランジスタのしきい値電圧を必要以上に下げることができないのである。このことから、本実施の形態２では、データフラッシュメモリセルの更なるリテンション特性の劣化を抑制する観点から、しきい値電圧を低くしている。一方、コードフラッシュメモリセルにおいては、読み出し速度の向上を図るため、しきい値電圧をデータフラッシュメモリセルよりも高くしている。実際に、コードフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧と、データフラッシュメモリセルを構成するメモリトランジスタとのしきい電圧とを変えるにはメモリトランジスタ（メモリゲート電極）直下のチャネル領域の不純物濃度を変えることにより実現することができる。具体的に、データフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧を、コードフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧よりも低くするには、データフラッシュメモリセルを構成するメモリトランジスタ（メモリゲート電極）直下のチャネル領域のｎ型不純物濃度を高くすればよい。
【０１３４】
以下に、本実施の形態２における半導体装置の製造方法について説明する。基本的に、本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法を示す図１０〜図２２と同様である。異なる点は、図１３に示す工程の後であって図１４に示す工程の前に図２３に示す工程を追加する点である。
【０１３５】
図１３に示すように、コードフラッシュメモリセル形成領域とデータフラッシュメモリセル形成領域において、コントロールゲート電極１４ａ、１４ｂに整合するように、リンや砒素などのｎ型不純物を導入する。その後、図１４に示すように、半導体基板１０Ｓ上にパターニングしたレジスト膜３５を形成する。レジスト膜３５のパターニングは、コードフラッシュメモリセル形成領域を完全に覆い、データフラッシュメモリセル形成領域を開口するように行なわれる。そして、パターニングしたレジスト膜３５をマスクにしたイオン注入法により、データフラッシュメモリセル形成領域にリンや砒素などのｎ型不純物を導入する。すなわち、図１３で示す工程と同じ導電型の不純物をデータフラッシュメモリセル形成領域に導入する。具体的には、コントロールゲート電極１４ｂの両側にｎ型不純物を導入する。これにより、後の工程で形成されるメモリゲート電極の直下となるチャネル領域のｎ型不純物濃度を高くすることができる。
【０１３６】
その後の工程は、前記実施の形態１と同様である。このようにして、データフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧を、コードフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧よりも低くすることができる。本実施の形態２では、データフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧を、コードフラッシュメモリセルを構成するメモリトランジスタのしきい値電圧よりも低くする以外は、前記実施の形態１の構成と同様である。したがって、本実施の形態２における半導体装置は、前記実施の形態１と同様の効果を得ることができる。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１３９】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す平面図である。
【図２】コードフラッシュメモリとデータフラッシュメモリの相違を簡単に説明する模式図である。
【図３】実施の形態１におけるコードフラッシュメモリセルとデータフラッシュメモリセルの構成を示す断面図である。
【図４】コードフラッシュメモリセルの構成を模式的に示す図である。
【図５】コードフラッシュメモリセルの各部位に印加する電圧条件を示す図である。
【図６】通常の読み出し方式と相補読み出し方式の相違を説明する図である。
【図７】データフラッシュメモリセルの構成を模式的に示す図である。
【図８】データフラッシュメモリセルの各部位に印加する電圧条件を示す図である。
【図９】データフラッシュメモリセルの各部位に印加する電圧条件を示す図である。
【図１０】本実施の形態１における半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２における半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１４０】
１  ＣＰＵ
２  ＲＡＭ
３  アナログ回路
４  不揮発性メモリ
４ａ  コードフラッシュメモリ
４ｂ  データフラッシュメモリ
１０Ｓ  半導体基板
１１  ｐ型ウェル
１２  ゲート絶縁膜
１３  ポリシリコン膜
１４ａ  コントロールゲート電極
１４ｂ  コントロールゲート電極
１５  酸化シリコン膜
１６  窒化シリコン膜
１７  酸化シリコン膜
１８  ポリシリコン膜
１９  ポリシリコン膜
２０  レジスト膜
２１ａ  電荷蓄積膜
２１ｂ  電荷蓄積膜
２１ｃ  電荷蓄積膜
２２ａ  メモリゲート電極
２２ｂ  メモリゲート電極
２２ｃ  メモリゲート電極
２３  低濃度不純物拡散領域
２４  低濃度不純物拡散領域
２５  サイドウォール
２６  高濃度不純物拡散領域
２７  高濃度不純物拡散領域
２８  コバルトシリサイド膜
２９  酸化シリコン膜
３０  コンタクトホール
３１ａ  チタン／窒化チタン膜
３１ｂ  タングステン膜
３２  プラグ
３３ａ  チタン／窒化チタン膜
３３ｂ  アルミニウム膜
３３ｃ  チタン／窒化チタン膜
３４  配線
３５  レジスト膜
ＣＨＰ  半導体チップ
ＰＤ  パッド
【図１】
2009010104.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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