(57)【要約】【課題】電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供する。【解決手段】半導体基板の主面に素子分離領域２によって周囲を規定された活性領域３が配置され、この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板の上面は、活性領域３の中央部３ｂの平坦な半導体基板の上面よりも低く形成されている。活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるＭＩＳ・ＦＥＴの実質的なゲート幅を増加させて、ＭＩＳ・ＦＥＴのドレイン電流を増加させる。【選択図】図１
2009076609.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に素子分離領域によって周囲を規定された活性領域が配置され、前記活性領域に電界効果トランジスタが形成された半導体装置であって、
前記活性領域は、周辺部に凹状の段差を有する断面形状となっており、前記活性領域の周辺部の前記半導体基板の上面は、前記活性領域の周辺部以外の前記活性領域の中央部の平坦な前記半導体基板の上面よりも低く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記活性領域の周辺部の幅は、１５０ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記電界効果トランジスタのゲート電極が第１方向に沿って配置され、コンタクトホールが前記第１方向と直交する第２方向に沿って前記ゲート電極の両側に配置されており、
前記コンタクトホールは、前記活性領域の周辺部と前記活性領域の中央部とに跨って形成されて、前記活性領域の周辺部の段差下の前記半導体基板と前記活性領域の中央部の前記半導体基板とに達していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記電界効果トランジスタのゲート電極が第１方向に沿って配置され、コンタクトホールが前記第１方向と直交する第２方向に沿って前記ゲート電極の両側に配置されており、
前記コンタクトホールは、前記活性領域の中央部の前記半導体基板のみに達していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記電界効果トランジスタのゲート電極が第１方向に沿って配置され、コンタクトホールが前記第１方向と直交する第２方向に沿って前記ゲート電極の両側に配置されており、
前記コンタクトホールは、前記活性領域の周辺部の段差下の前記半導体基板のみに達していることを特徴とする半導体装置。
【請求項６】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）半導体基板の主面に第１絶縁膜および第２絶縁膜を順次形成した後、前記第２絶縁膜を加工する工程、
（ｂ）前記第２絶縁膜の側壁に第３絶縁膜からなるサイドウォールを形成した後、前記第２絶縁膜および前記サイドウォールをマスクにして、素子分離形成予定領域の前記半導体基板に素子分離用の溝を形成する工程、
（ｃ）前記溝の内部を含む前記半導体基板上に第４絶縁膜を堆積した後、前記第２絶縁膜の表面が露出するまで前記第４絶縁膜を除去して、前記第４絶縁膜の表面を平坦化する工程、
（ｄ）前記サイドウォール下の前記半導体基板の表面が露出するまで、前記サイドウォール、前記サイドウォール下の前記第１絶縁膜および前記第４絶縁膜を除去して、前記溝の内部に前記第４絶縁膜が埋め込まれた素子分離領域を形成する工程、
（ｅ）前記第２絶縁膜をマスクにして、露出している前記第２絶縁膜の周囲の前記半導体基板に段差を形成する工程、
（ｆ）前記第２絶縁膜および前記第２絶縁膜下の前記第１絶縁膜を除去して、前記素子分離領域に周囲を規定され、前記活性領域の周辺部の前記半導体基板の上面が、前記活性領域の周辺部以外の前記活性領域の中央部の前記半導体基板の上面よりも低く形成された活性領域を形成する工程。
【請求項７】
前記請求項６記載の半導体装置の製造方法において、前記第１、第３および第４絶縁膜は酸化シリコン膜、前記第２絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、前記（ｆ）工程の後に、
（ｇ）前記活性領域の前記半導体基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程、
（ｉ）前記ゲート電極および前記サイドウォールをマスクにして、前記活性領域の前記半導体基板に不純物をイオン注入して、半導体領域を形成する工程、
（ｊ）前記（ｉ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｋ）前記層間絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程
をさらに含み、
前記コンタクトホールが、前記活性領域の周辺部と前記活性領域の中央部とに跨って形成されて、前記活性領域の周辺部の段差下の前記半導体基板に形成された前記半導体領域と前記活性領域の中央部の前記半導体基板に形成された前記半導体領域とに達していることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、前記（ｆ）工程の後に、
（ｇ）前記活性領域の前記半導体基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程、
（ｉ）前記ゲート電極および前記サイドウォールをマスクにして、前記活性領域の前記半導体基板に不純物をイオン注入して、半導体領域を形成する工程、
（ｊ）前記（ｉ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｋ）前記層間絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程
をさらに含み、
前記コンタクトホールが、前記活性領域の中央部の前記半導体基板に形成された前記半導体領域のみに達していることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、前記（ｆ）工程の後に、
（ｇ）前記活性領域の前記半導体基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｈ）前記ゲート電極の側壁にサイドウォールを形成する工程、
（ｉ）前記ゲート電極および前記サイドウォールをマスクにして、前記活性領域の前記半導体基板に不純物をイオン注入して、半導体領域を形成する工程、
（ｊ）前記（ｉ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｋ）前記層間絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程
をさらに含み、
前記コンタクトホールが、前記活性領域の周辺部の段差下の前記半導体基板に形成された前記半導体領域のみに達していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、６５ｎｍ以下のゲート長を有する微細な電界効果トランジスタを形成するための素子分離構造およびその形成プロセスに適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体素子は、酸化膜からなる素子分離領域に囲まれた活性領域に形成されており、隣接する他の半導体素子と電気的に分離されている。
【０００３】
例えば、特開２００７−８１３６７号公報（特許文献１）には、リセスが形成された半導体基板上にトンネル酸化膜およびフローティングゲートを形成することによって、フローティングゲートの半導体基板との接触面を増加させるフラッシュメモリ素子の製造方法が開示されており、半導体基板に形成したトレンチ内に、半導体基板上に一部が突出した素子分離膜を形成する段階と、突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、窒化膜スペーサをマスクとしたエッチングにより半導体基板にリセスを形成する段階と、窒化膜スペーサを除去する段階とを含む上記リセスの形成プロセスが示されている。
【０００４】
また、国際特許公開ＷＯ  ００／５２７５４号パンフレット（特許文献２）には、窒化シリコン膜とサイドウォールスペーサとをマスクにしたドライエッチングによって、素子分離領域の基板に溝を形成した後、窒化シリコン膜の側壁のサイドウォールスペーサを除去し、次いで、基板を熱酸化することによって形成される素子分離構造が開示されている。
【特許文献１】特開２００７−８１３６７号公報
【特許文献２】国際特許公開ＷＯ  ００／５２７５４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電界効果トランジスタを基本素子とする集積回路を有する半導体装置では、電界効果トランジスタのオン電流（電界効果トランジスタのゲート電極に適切なゲート電圧を印加して電界効果トランジスタをオン状態にした時に、電界効果トランジスタのチャネル領域に流れるドレイン電流）が集積回路の性能そのものに影響を及ぼすため、所望する電界効果トランジスタのオン電流を得ることは、半導体装置の性能向上において必要とされる。
【０００６】
しかし、シリコン基板の平坦な主面にゲート電極を形成する電界効果トランジスタでは、電界効果トランジスタの微細化および高集積化が進むにつれて、そのゲート電極のゲート長が小さくなるとともに、ゲート幅も小さくなっており、所望するオン電流が得られ難いという問題が生じている。ゲート幅を大きくすると、所望するオン電流は得られるが、当然に電界効果トランジスタの占有面積が増大するので、半導体装置の高集積化には支障をきたすことになる。
【０００７】
本発明の目的は、電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、半導体基板の主面に素子分離領域によって周囲を規定された活性領域が配置され、この活性領域に電界効果トランジスタが形成された半導体装置であって、活性領域は、周辺部に凹状の段差を有する断面形状となっており、活性領域の周辺部の半導体基板の上面は、前記活性領域の中央部の平坦な半導体基板の上面よりも低く形成されている。
【００１１】
本発明は、半導体基板の主面に素子分離領域によって周囲を規定された活性領域が配置され、この活性領域に電界効果トランジスタを形成する半導体装置の製造方法であって、半導体基板の主面にパターニングされた窒化シリコン膜を形成する工程、窒化シリコン膜の側壁にサイドウォールを形成した後、窒化シリコン膜およびサイドウォールをマスクにして、素子分離形成予定領域の半導体基板に素子分離用の溝を形成する工程、溝の内部を含む半導体基板上に酸化シリコン膜を堆積した後、この酸化シリコン膜の表面を平坦化して、窒化シリコン膜の表面を露出させる工程、サイドウォールおよび溝の内部以外の酸化シリコン膜を除去して、溝の内部に酸化シリコン膜が埋め込まれた素子分離領域を形成する工程、窒化シリコン膜をマスクにして、窒化シリコン膜の周囲の露出している半導体基板に段差を形成する工程、窒化シリコン膜を除去して、素子分離領域に周囲を規定され、周辺部の半導体基板の上面が中央部の半導体基板の上面よりも低い活性領域を形成する工程とを有する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
電界効果トランジスタが形成される活性領域を、周辺部の半導体基板の上面が中央部の半導体基板の上面よりも低い凹状の段差を有する断面形状とすることにより、電界効果トランジスタのゲート幅を増加させることができるので、オン電流を小さくすることなく、電界効果トランジスタの微細化を実現することができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１７】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本実施の形態１によるｎチャネル型のＭＩＳ・ＦＥＴの一例を図１〜図３を用いて説明する。図１はｎチャネル型のＭＩＳ・ＦＥＴの要部平面図、図２はｎチャネル型のＭＩＳ・ＦＥＴをゲート幅方向に沿って切断した要部断面図（図１のＡ−Ａ′線における要部断面図）、図３はｎチャネル型のＭＩＳ・ＦＥＴをゲート長方向に沿って切断した要部断面図（図１のＢ−Ｂ′線における要部断面図）である。
【００１９】
図１〜図３に示すように、ｐ型の単結晶シリコンからなる半導体基板１の主面には、素子分離領域２よって周囲を規定された活性領域３が形成されている。この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板１の上面は、活性領域３の周辺部３ａ以外の中央部３ｂの平坦な半導体基板１の上面よりも低く形成されている。上記凹状の段差３ｃの深さ（図２に示す符号ｄ）、すなわち活性領域３の周辺部３ａの半導体基板１の上面と活性領域３の中央部３ｂの半導体基板１の上面との差は、例えば１００ｎｍ以下（代表的な深さとしては３０ｎｍ）であり、上記凹状の段差３ｃの幅（図１に示す符号ｗ）、すなわち周辺部３ａの幅は、例えば１５０ｎｍ以下（代表的な幅としては３０ｎｍ）である。
【００２０】
ｎチャネル型のＭＩＳ・ＦＥＴのゲート絶縁膜４は、活性領域３の半導体基板１の表面に形成されており、ｎチャネル型のＭＩＳ・ＦＥＴのゲート電極５は、さらにその上に、一方向に沿って同一の幅で直線的に延びて形成されている。ゲート絶縁膜４は、例えば酸化シリコン膜からなり、その厚さは、例えば２ｎｍである。ゲート電極５は、例えばｎ型不純物が添加された多結晶シリコン膜からなり、その厚さは、例えば１５０ｎｍ、そのゲート長は、例えば６５ｎｍである。また、ゲート電極５の側壁にはサイドウォール６が形成されている。サイドウォール６は、例えば酸化シリコン膜からなり、その幅は、例えば６０ｎｍである。
【００２１】
周辺部３ａに段差３ｃを設けた活性領域３に形成されたゲート電極５と、周辺部３ａに段差３ｃを設けずに、全面が平坦な活性領域３に形成されたゲート電極５とを比較すると、両者の活性領域３のゲート電極５のゲート幅方向に沿った平面レイアウトが同じであっても、前者のゲート電極５のゲート幅が、後者のゲート電極５のゲート幅よりも段差３ｃの深さの２倍程度長くなる。例えば活性領域３の周辺部３ａの段差３ｃの深さを３０ｎｍ、活性領域３のゲート電極５のゲート幅方向に沿った平面寸法を５００ｎｍとすると、周辺部３ａに段差３ｃを設けることにより、平面レイアウトにおけるゲート電極５のゲート幅は変わらないが、実質的なゲート電極５のゲート幅は５６０ｎｍとなり、ゲート電極５のゲート幅を約１割増加させることができる。これにより、ｎチャネル型のＭＩＳ・ＦＥＴのドレイン電流を増加させることができる。
【００２２】
ｎチャネル型のＭＩＳ・ＦＥＴのソース、ドレインは、相対的に低濃度のｎ−型の半導体領域７と、そのｎ−型の半導体領域７よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域８とを有するＬＤＤ（Lightly Doped Drain）構造からなる。ｎ−型の半導体領域７は、ｎチャネル型のＭＩＳ・ＦＥＴのチャネル領域側に配置され、ｎ＋型の半導体領域８は、ｎチャネル型のＭＩＳ・ＦＥＴのチャネル領域側からｎ−型の半導体領域７分だけ離れた位置に配置されている。
【００２３】
ｎチャネル型のＭＩＳ・ＦＥＴのゲート電極５およびソース、ドレインは、層間絶縁膜９により覆われている。層間絶縁膜９は、例えば酸化シリコン膜からなる。層間絶縁膜９にはソース、ドレインの一部を構成するｎ＋型の半導体領域８に達するコンタクトホール１０が形成されており、コンタクトホール１０に埋め込まれたプラグ１１を介して、ソース、ドレインの一部を構成するｎ＋型の半導体領域８と配線１２とが電気的に接続されている。コンタクトホール１０の径は、例えば１００ｎｍであり、ゲート電極５のゲート長方向の端部とコンタクトホール１０との距離は、例えば６０ｎｍである。
【００２４】
さらに、コンタクトホール１０は、活性領域３の周辺部３ａと中央部（平坦部）３ｂとに跨って形成されている。従って、コンタクトホール１０は、活性領域３の周辺部３ａの半導体基板１の主面に形成されたｎ＋型の半導体領域８と、活性領域３の中央部３ｂの半導体基板１の主面に形成されたｎ＋型の半導体領域８との両方に接して形成されている。
【００２５】
次に、本実施の形態１によるｎチャネル型のＭＩＳ・ＦＥＴの製造方法の一例を図４〜図１１を用いて説明する。図４〜図１１はｎチャネル型のＭＩＳ・ＦＥＴの要部断面図であり、各図の（ａ）および（ｂ）は、それぞれゲート電極のゲート幅方向に沿った要部断面図およびゲート電極のゲート長方向に沿った要部断面図である。
【００２６】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。次に、この半導体基板１を約８５０℃で熱酸化してその表面に、例えば厚さ１０ｎｍ程度の酸化シリコン膜１３を形成した後、この酸化シリコン膜１３上にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ１５０ｎｍの窒化シリコン膜１４を堆積する。
【００２７】
次に、フォトレジスト膜をマスクにしたドライエッチングにより素子分離形成予定領域の窒化シリコン膜１４を除去する。続いて半導体基板１上にＣＶＤ法などにより、例えば厚さ３０ｎｍの酸化シリコン膜を堆積した後、この酸化シリコン膜を異方的にドライエッチングすることによって、窒化シリコン膜１４の側壁にサイドウォール１５を形成する。このドライエッチングにより、素子分離形成予定領域の酸化シリコン膜１３も除去される。サイドウォール１５のスペーサ長は、窒化シリコン膜１４の厚さ、酸化シリコン膜の厚さ、またはドライエッチングの条件などによって決まるが、本実施の形態１では、例えば３０ｎｍのスペーサ長を有するサイドウォール１５を形成した。
【００２８】
次に、図５に示すように、窒化シリコン膜１４とその側壁に形成したサイドウォール１５とをマスクにしたドライエッチングにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍの溝（素子分離用の溝）２ａを形成する。
【００２９】
次に、図６に示すように、溝２ａの内部を含む半導体基板１上にＣＶＤ法などにより、酸化シリコン膜１６を堆積する。この酸化シリコン膜１６は、溝２ａの深さよりも厚く（例えば４００ｎｍ）堆積し、溝２ａの内部に酸化シリコン膜１６が隙間なく埋め込まれるようにする。また、酸化シリコン膜１６は、例えば酸素とテトラエトキシシラン（（Ｃ２Ｈ５）４Ｓｉ）とを使ったＣＶＤ法により成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で堆積することが望ましい。続いて半導体基板１を、例えば約１０００℃で熱処理することにより、酸化シリコン膜１６を焼き締めた後、ＣＭＰ（Chemical Mechanical Polishing）法により酸化シリコン膜１６を研磨して、その表面を平坦化する。この研磨は、窒化シリコン膜１４をストッパに用いて行い、窒化シリコン膜１４の表面が露出し、かつ窒化シリコン膜１４上の酸化シリコン膜１６が残らない程度に若干のオーバー研磨を行った時点を終点とする。
【００３０】
次に、図７に示すように、窒化シリコン膜１４をマスクにしたウエットエッチングまたはドライエッチングにより、サイドウォール１５およびサイドウォール１５下の酸化シリコン膜１３を除去し、さらに、溝２ａの内部以外の酸化シリコン膜１６を除去する。このウエットエッチングにより、窒化シリコン膜１４は残るが、窒化シリコン膜１４の周囲の露出した半導体基板１の表面と酸化シリコン膜１６の表面とをほぼ同じ高さとする。ここまでの工程により、溝２ａに酸化シリコン膜１６が埋め込まれた素子分離領域２、および素子分離領域２によって規定される全面が平坦な活性領域３が略完成する。
【００３１】
次に、図８に示すように、活性領域３の半導体基板１を覆う窒化シリコン膜１４をマスクにしたドライエッチングにより、窒化シリコン膜１４の周囲に露出した半導体基板１に段差３ｃを形成する。段差３ｃの幅は、例えば３０ｎｍ、その深さは、例えば３０ｎｍである。
【００３２】
次に、図９に示すように、熱リン酸を用いたウエットエッチングで窒化シリコン膜１４を除去し、続いてフッ酸を用いたウエットエッチングで窒化シリコン膜１４下の酸化シリコン膜１３を除去する。これにより、窒化シリコン膜１４が配置されていた領域の半導体基板１を中央部３ｂとし、その領域の周囲の半導体基板１を凹断面形状の段差３ｃを有する周辺部３ａとする活性領域３が形成される。
【００３３】
なお、前述した特開２００７−８１３６７号公報（特許文献１）において、段差を有する活性領域が記載されているが、この活性領域は、中央部に凹断面形状の段差を有しており、活性領域の周辺部の半導体基板の上面が、活性領域の中央部の半導体基板の上面よりも高く形成されている点が本願発明と相違する。また、同じピッチで考えると、本願発明の製造方法により形成された活性領域の方がゲート幅を広くとることができるので、より多くのドレイン電流を得ることが可能となる。
【００３４】
次に、図１０に示すように、半導体基板１を、例えば約８５０℃で熱酸化することにより、活性領域３（周辺部３ａおよび中央部３ｂ）の半導体基板１の表面に、例えば厚さ８ｎｍの清浄なゲート絶縁膜４を形成する。続いてゲート絶縁膜４上に、例えばゲート長６５ｎｍ、厚さ１５０ｎｍのゲート電極５を形成する。ゲート電極５は、例えばゲート絶縁膜４上にｎ型不純物、例えばリンを添加した低抵抗の多結晶シリコン膜をＣＶＤ法により堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより形成される。
【００３５】
次に、半導体基板１のゲート電極５の両側の領域にｎ型不純物、例えばヒ素をイオン注入することにより、ｎ−型の半導体領域７を形成する。ヒ素は、例えばドーズ量１×１０１５ｃｍ−２、エネルギー３〜５ｋｅＶの条件でイオン注入される。
【００３６】
次に、図１１に示すように、続いてゲート電極５の側壁に、サイドウォール６を形成する。サイドウォール６は、例えば半導体基板１上に、ゲート電極５を覆うように酸化シリコン膜を堆積し、この酸化シリコン膜を異方的にドライエッチングすることによって形成することができる。サイドウォール６のスペーサ長は、例えば６０ｎｍである。
【００３７】
次に、半導体基板１のサイドウォール６の両側の領域にｎ型不純物、例えばヒ素をイオン注入することにより、ｎ＋型の半導体領域８を形成する。ヒ素は、例えばドーズ量４×１０１５ｃｍ−２、エネルギー２０ｋｅＶの条件でイオン注入される。イオン注入後、導入した不純物の活性化のための熱処理を行うこともできる。ｎ−型の半導体領域７は、ゲート電極５に対して自己整合的に形成され、ｎ＋型の半導体領域８は、ゲート電極５の側壁に形成されたサイドウォール６に対して自己整合的に形成される。このようにして、ｎ−型の半導体領域７およびｎ＋型の半導体領域８からなる、ソース、ドレインが形成される。
【００３８】
次に、半導体基板１上に、ゲート電極５を覆うように酸化シリコン膜を堆積した後、この酸化シリコン膜をＣＭＰ法により研磨して、その表面を平坦化することにより、層間絶縁膜９を形成する。続いてフォトレジスト膜をマスクにしたドライエッチングにより、層間絶縁膜９にソース、ドレインの一部を構成するｎ＋型の半導体領域８に達するコンタクトホール１０を形成する。コンタクトホール１０の径は、例えば１００ｎｍである。
【００３９】
次に、コンタクトホール１０の内部に、例えば主導体膜をタングステンとするプラグ（接続用導体部）１１を形成する。プラグ１１は、例えばコンタクトホール１０の内部（側壁および底部）を含む層間絶縁膜９上にバリア導体膜を形成した後、タングステンからなる主導体膜をコンタクトホール１０の内部に埋め込み、その後、コンタクトホール１０の内部以外の不要なバリア導体膜および主導体膜をＣＭＰ法またはエッチバック法により除去することによって形成することができる。その後、コンタクトホール１０の内部に形成されたプラグ１１に接する配線１２を形成する。配線１２は、プラグ１１を介してソース、ドレインの一部を構成するｎ＋型の半導体領域８と電気的に接続される。配線１２は、層間絶縁膜９上に、例えばアルミニウム合金膜またはタングステン膜などからなる導体膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより形成することができる。また、配線１２は、ダマシン法により形成することのできる銅膜からなる埋め込み配線とすることもできる。以上、説明した工程により、本実施の形態１によるｎチャネル型のＭＩＳ・ＦＥＴが略完成する。
【００４０】
なお、前述した本実施の形態１では、活性領域３の周辺部３ａに形成される段差３ｃの深さを、例えば３０ｎｍとしたが、これに限定されるものではない。しかし、段差３ｃが深くなりすぎると、例えば以下に説明する不具合が生じるため、段差３ｃの深さは１００ｎｍ以下とすることが望ましい。
【００４１】
第１の不具合として、ゲート電極５と同一層の導体膜（多結晶シリコン膜）が段差３ｃの側壁に残存することが考えられる。ゲート電極５は、例えばゲート絶縁膜４上に堆積された導体膜をフォトレジスト膜をマスクとし、ドライエッチングで加工することにより形成されるが、段差３ｃの深さが深いと、段差３ｃの側壁に導体膜からなるサイドウォールが形成されてしまう。
【００４２】
さらに、第２の不具合として、サイドウォール６と同一層の絶縁膜（酸化シリコン膜）が段差３ｃの側壁に残り、段差３ｃを埋め込むことに起因して、コンタクトホール１０とソース、ドレインの一部を構成するｎ＋型の半導体領域８との接触抵抗が増加することが考えられる。サイドウォール６は、例えば半導体基板１上に、ゲート電極５を覆うように酸化シリコン膜を堆積し、この酸化シリコン膜を異方的にドライエッチングすることによって形成されるが、段差３ｃの深さが深く、段差３ｃの幅が狭く、かつ酸化シリコン膜の被覆性が悪いと、サイドウォール６を形成した後でも、段差３ｃ内部には酸化シリコン膜が埋め込まれている。このため、その後、段差３ｃ下の半導体基板１にｎ型不純物のイオン注入により形成されるｎ＋型の半導体領域８の深さが、中央部３ｂの平坦な半導体基板１にｎ型不純物のイオン注入により形成されるｎ＋型の半導体領域８の深さよりも浅くなり、コンタクトホール１０を形成する際のオーバーエッチングにより半導体基板１が削られると、段差３ｃ下の半導体基板１に形成されたｎ＋型の半導体領域８が消失して、コンタクトホール１０とｎ＋型の半導体領域８との接触面積が減少する。
【００４３】
さらに、第３の不具合として、隣接するｎチャネル型のＭＩＳ・ＦＥＴのソース、ドレインの一部を構成するｎ＋型の半導体領域８が素子分離領域２下の半導体基板１において繋がることが考えられる。段差３ｃ下の半導体基板１にｎチャネル型のＭＩＳ・ＦＥＴのソース、ドレインの一部を構成するｎ＋型の半導体領域８が形成されるが、段差３ｃの深さが深いと、このｎ＋型の半導体領域８が素子分離領域２下の半導体基板１へ拡散してしまう。
【００４４】
次に、本実施の形態１によるｎチャネル型のＭＩＳ・ＦＥＴの変形例を図１２および図１３に示す。図１２および図１３はｎチャネル型のＭＩＳ・ＦＥＴの要部平面図である。
【００４５】
前述の図１〜図３に示したｎチャネル型のＭＩＳ・ＦＥＴでは、コンタクトホール１０は活性領域３の周辺部３ａと中央部（平坦部）３ｂとに跨って形成されている。これに対して、図１２に示すｎチャネル型のＭＩＳ・ＦＥＴでは、コンタクトホール１０が活性領域３の中央部３ｂの平坦な半導体基板１に形成されたソース、ドレインの一部を構成するｎ＋型の半導体領域８に達するように形成されている。また、図１３に示すｎチャネル型のＭＩＳ・ＦＥＴでは、コンタクトホール１０が活性領域３の周辺部３ａの段差３ｃ下の半導体基板１に形成されたソース、ドレインの一部を構成するｎ＋型の半導体領域８に達するように形成されている。従って図１２および図１３に示したｎチャネル型のＭＩＳ・ＦＥＴでは、コンタクトホール１０は活性領域３の周辺部３ａと中央部（平坦部）３ｂとに跨って形成されておらず、ｎチャネル型のＭＩＳ・ＦＥＴのゲート長方向の占有面積に余裕がある場合は、ｎチャネル型のＭＩＳ・ＦＥＴをこのような構成とすることができる。
【００４６】
また、図１２に示すｎチャネル型のＭＩＳ・ＦＥＴでは、図１〜図３に示したｎチャネル型のＭＩＳ・ＦＥＴよりも、コンタクトホール１０をソース、ドレインの一部を構成するｎ＋型の半導体領域８に確実に接続させることができるので、コンタクトホール１０とソース、ドレインの一部を構成するｎ＋型の半導体領域８との接触抵抗の増加（例えば前述した第２の不具合等）を防止することができる。
【００４７】
図１３に示すｎチャネル型のＭＩＳ・ＦＥＴでは、図１〜図３に示したｎチャネル型のＭＩＳ・ＦＥＴよりも、ゲート電極５とコンタクトホール１０との距離を離すことができるので、ゲート電極とコンタクトホール１０との間の寄生容量が減少し、その効果によりｎチャネル型のＭＩＳ・ＦＥＴの動作速度の向上が見込まれる。
【００４８】
このように、本実施の形態１によれば、活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるｎチャネル型のＭＩＳ・ＦＥＴの実質的なゲート幅が増加するので、ｎチャネル型のＭＩＳ・ＦＥＴのドレイン電流を増加させることができる。
【００４９】
（実施の形態２）
本実施の形態２によるスプリットゲート構造のＭＯＮＯＳ型メモリセルの一例を図１４〜図１６を用いて説明する。図１４はスプリットゲート構造のＭＯＮＯＳ型メモリセルを用いた不揮発性メモリのアレイの一部を示す要部平面図、図１５はスプリットゲート構造のＭＯＮＯＳ型メモリセルをゲート幅方向に沿って切断した要部断面図（図１４のＣ−Ｃ′線における要部断面図）、図１６はスプリットゲート構造のＭＯＮＯＳ型メモリセルをゲート長方向に沿って切断した要部断面図（図１４のＤ−Ｄ′線における要部断面図）である。
【００５０】
まず、図１４を用いて、スプリットゲート構造のＭＯＮＯＳ型メモリセルを用いた不揮発性メモリのアレイ構成を説明する。
【００５１】
ワード線ＷＬには、メモリ用ｎＭＩＳのメモリゲート電極ＭＧ用のワード線ＷＬと選択用ｎＭＩＳの選択ゲート電極ＣＧ用のワード線ＷＬとの２種類があり、これらは平行して第１方向に沿って延びている。ソース線ＳＬはワード線ＷＬと平行して第１方向に延びており、各メモリセルＭＣのメモリゲート電極ＭＧに隣接し、対向するメモリセルＭＣと共有するソース領域に接続している。また、ビット線（図示は省略）は第１方向に沿って延びるワード線ＷＬに対して交差する方向である第２方向に沿って延びており、各メモリセルＭＣの選択ゲート電極ＣＧに隣接するドレイン領域にコンタクトホールＣＮＴに埋め込まれたプラグを介して接続している。単位メモリセルＭＣは、図１４中において一点破線で囲まれた領域にあたり，素子分離部ＳＧＩにより隣接するメモリセルＭＣと電気的に絶縁されている。
【００５２】
次に、図１５および図１６を用いて、スプリットゲート構造のＭＯＮＯＳ型メモリセルの構造について説明する。
【００５３】
半導体基板２１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）には、埋め込みｎウェルＮＷおよびｐウェルＰＷが形成されている。さらに、半導体基板２１の主面の活性領域ＡＴにはメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。
【００５４】
本実施の形態２によるメモリセルＭＣにおいても、前述した実施の形態１によるｎチャネル型のＭＩＳ・ＦＥＴと同様に、素子分離部ＳＧＩによって活性領域ＡＴの周囲は規定されている。さらに、この活性領域ＡＴは、周辺部ＡＴａに凹状の段差ＡＴｃを有する断面形状となっており、活性領域ＡＴの周辺部ＡＴａの半導体基板２１の上面は、活性領域ＡＴの中央部ＡＴｂの半導体基板２１の上面よりも低く形成されている。このように、活性領域ＡＴの周辺部ＡＴａに段差ＡＴｃを設けることにより、実質的な選択用ｎＭＩＮ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧのそれぞれの平面レイアウトにおけるゲート幅は変わらないが、実質的なゲート幅を増加させることができる。これにより、選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）のそれぞれのドレイン電流を増加させることができる。
【００５５】
メモリセルＭＣのドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２２ａｄ，２２ａｓと、そのｎ−型の半導体領域２２ａｄ，２２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２２ｂとを有している（ＬＤＤ構造）。ｎ−型の半導体領域２２ａｄ，２２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２２ｂは、メモリセルＭＣのチャネル領域側からｎ−型の半導体領域２２ａｄ，２２ａｓ分だけ離れた位置に配置されている。
【００５６】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板２１の主面には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣは半導体基板２１に形成された素子分離部ＳＧＩを介して隣接している。選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板２１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、そのゲート長は、例えば１００〜２００ｎｍ程度である。メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、そのゲート長は、例えば５０〜１５０ｎｍ程度である。
【００５７】
選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域２２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層２３が形成されている。
【００５８】
選択ゲート電極ＣＧと半導体基板２１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜２４が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜２４を介した半導体基板２１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜２４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域２５が形成されている。この半導体領域２５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域２５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００５９】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁の片側に設けられており、絶縁膜２６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜２６ｔを積層した電荷保持用絶縁膜（以下、絶縁膜２６ｂ，２６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また、絶縁膜２６ｂ，２６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板２１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図１６では絶縁膜２６ｂ，２６ｔおよび電荷蓄積層ＣＳＬの表記を２６ｂ/ＣＳＬ/２６ｔとして表現している。
【００６０】
電荷蓄積層ＣＳＬは、その上下を絶縁膜２６ｂ，２６ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍ程度である。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜２６ｂ，２６ｔは、例えば酸化シリコン膜等からなり、絶縁膜２６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜２６ｔの厚さは、例えば５〜１５ｎｍ程度である。絶縁膜２６ｂ，２６ｔは窒素を含んだ酸化シリコン膜で形成することもできる。
【００６１】
上記絶縁膜２６ｂの下方、ｐ型の半導体領域２５とソース領域Ｓｒｍとの間の半導体基板２１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域２７が形成されている。この半導体領域２７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。選択用ｎＭＩＳ（Ｑｎｃ）およびメモリ用ｎＭＩＳ（Ｑｎｍ）は絶縁膜２８ａ，２８ｂに覆われており、これら絶縁膜２８ａ，２８ｂにはドレイン領域Ｄｒｍに達するコンタクトホールＣＮＴが開口されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層目の配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルＭＣのビット線ＢＬを構成している。
【００６２】
このように、本実施の形態２によれば、スプリットゲート構造のＭＯＮＯＳ型メモリセルにおいても、前述した実施の形態１のｎチャネル型のＭＩＳ・ＦＥＴと同様の効果が得られ、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧのそれぞれの実質的なゲート幅が増加するので、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧのそれぞれのドレイン電流を増加させることができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば、本実施の形態では、本願発明をｎチャネル型のＭＩＳ・ＦＥＴおよびスプリット構造のＭＯＮＯＳ型メモリセルに適用した場合について説明したが、これに限定されるものではなく、他の半導体素子にも適用することができる。
【産業上の利用可能性】
【００６５】
本発明は、活性領域の周囲を規定する素子分離領域を有する基板に半導体素子が形成される各種半導体装置に適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本実施の形態１による電界効果トランジスタの一例を示す要部平面図である。
【図２】本実施の形態１による電界効果トランジスタの一例を示すゲート幅方向に沿った要部平面図（図１のＡ−Ａ′線における要部断面図）である。
【図３】本実施の形態１による電界効果トランジスタの一例を示すゲート長方向に沿った要部断面図（図１のＢ−Ｂ′線における要部断面図）である。
【図４】本実施の形態１による電界効果トランジスタの製造工程中の要部断面図であって、（ａ）はゲート幅方向に沿った要部断面図、（ｂ）はゲート長方向に沿った要部断面図である。
【図５】（ａ）および（ｂ）は、図４に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図６】（ａ）および（ｂ）は、図５に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図７】（ａ）および（ｂ）は、図６に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図８】（ａ）および（ｂ）は、図７に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図９】（ａ）および（ｂ）は、図８に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図１０】（ａ）および（ｂ）は、図９に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図１１】（ａ）および（ｂ）は、図１０に続く電界効果トランジスタの製造工程中の図４（ａ）および（ｂ）と同じ箇所の要部断面図である。
【図１２】本実施の形態１による電界効果トランジスタの第１の変形例を示す要部平面図である。
【図１３】本実施の形態１による電界効果トランジスタの第２の変形例を示す要部平面図である。
【図１４】本実施の形態２によるスプリットゲート構造のＭＯＮＯＳ型メモリセルを用いた不揮発性メモリのアレイの一部を示す要部平面図である。
【図１５】本実施の形態２によるスプリットゲート構造のＭＯＮＯＳ型メモリセルをゲート幅方向に沿って切断した要部断面図（図１４のＣ−Ｃ′線における要部断面図）である。
【図１６】本実施の形態２によるスプリットゲート構造のＭＯＮＯＳ型メモリセルをゲート長方向に沿って切断した要部断面図（図１４のＤ−Ｄ′線における要部断面図）である。
【符号の説明】
【００６７】
１  半導体基板
２  素子分離領域
２ａ  溝
３  活性領域
３ａ  周辺部
３ｂ  中央部
３ｃ  段差
４  ゲート絶縁膜
５  ゲート電極
６  サイドウォール
７，８  半導体領域
９  層間絶縁膜
１０  コンタクトホール
１１  プラグ
１２  配線
１３  酸化シリコン膜
１４  窒化シリコン膜
１５  サイドウォール
１６  酸化シリコン膜
２１  半導体基板
２２ａｄ，２２ａｓ，２２ｂ  半導体領域
２３  シリサイド層
２４  ゲート絶縁膜
２５  半導体領域
２６ｂ，２６ｔ  絶縁膜
２７  半導体領域
２８ａ，２８ｂ  絶縁膜
ＡＴ  活性領域
ＡＴａ  周辺部
ＡＴｂ  中央部
ＡＴｃ  段差
ＢＬ  ビット線
ＣＧ  選択ゲート電極
ＣＳＬ  電荷蓄積層
ＣＮＴ  コンタクトホール
ｄ  段差の深さ
Ｄｒｍ  ドレイン領域
Ｍ１  配線
ＭＣ  ＭＯＮＯＳ型不揮発性メモリセル
ＭＧ  メモリゲート電極
ＮＷ  ｎウェル
ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ
Ｑｎｍ  メモリ用ｎＭＩＳ
ＳＧＩ  素子分離部
ＳＬ  ソース線
Ｓｒｍ  ソース領域
ｗ  段差の幅
ＷＬ  ワード線
【図１】
2009076609.tif 000003
【図２】
2009076609.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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