(57)【要約】【課題】フラッシュメモリー素子の製造方法を提供する。【解決手段】半導体基板上にゲートを形成する段階と、半導体基板上に第１絶縁膜及び第２絶縁膜を順次に積層して形成して、第１蝕刻工程としてゲート側壁に第１絶縁膜パターン及び第２絶縁膜パターンを形成する段階と、半導体基板にソース及びドレイン領域を形成する段階と、第２絶縁膜パターンを除去して、半導体基板上に第３絶縁膜を形成する段階と、第３絶縁膜に第２蝕刻工程を進行して、ゲート側壁に第１絶縁膜パターン及び第３絶縁膜パターンで形成されたスペーサを形成する段階及びゲート及びスペーサが形成された半導体基板上に層間絶縁膜を形成する段階を含む。それで、層間絶縁膜の形成時にボイドの発生を防止する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲートを形成する段階と、
前記半導体基板上に第１絶縁膜及び第２絶縁膜を順次に積層して形成して、第１蝕刻工程で前記ゲート側壁に第１絶縁膜パターン及び第２絶縁膜パターンを形成する段階と、
前記半導体基板にソース及びドレイン領域を形成する段階と、
前記第２絶縁膜パターンを除去して、前記半導体基板上に第３絶縁膜を形成する段階と、
前記第３絶縁膜に第２蝕刻工程を進行して、前記ゲート側壁に前記第１絶縁膜パターン及び第３絶縁膜パターンで形成されたスペーサを形成する段階と、
前記ゲート及びスペーサが形成された前記半導体基板上に層間絶縁膜を形成する段階と、を含むフラッシュメモリー素子の製造方法。
【請求項２】
前記第２絶縁膜パターンは、湿式蝕刻工程を進行して除去することを含むことを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項３】
前記湿式蝕刻工程時に蝕刻溶液としては、燐酸(Ｈ３ＰＯ４)溶液が使用されることを含むことを特徴とする請求項２に記載のフラッシュメモリー素子の製造方法。
【請求項４】
前記フラッシュメモリー素子の製造方法は、
前記第３絶縁膜の上部に第４絶縁膜を形成する段階をさらに具備して、
前記第２蝕刻工程は、前記第４絶縁膜に対しても遂行されることを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項５】
前記第１絶縁膜は酸化膜であり、前記第２絶縁膜及び第３絶縁膜は窒化膜であることを含むことを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項６】
前記第４絶縁膜は酸化膜であることを特徴とする請求項４に記載のフラッシュメモリー素子の製造方法。
【請求項７】
前記酸化膜はＴＥＯＳであり、前記窒化膜はＳｉＮであることを含むことを特徴とする請求項５または６に記載のフラッシュメモリー素子の製造方法。
【請求項８】
前記第１絶縁膜は１００〜３００Å、前記第２絶縁膜は５００〜８００Å、前記第３絶縁膜は７０〜２００Åの厚さで形成されることを含むことを特徴とする請求項５に記載のフラッシュメモリー素子の製造方法。
【請求項９】
前記第４絶縁膜は３６０〜４４０Åの厚さで形成されることを含むことを特徴とする請求項６に記載のフラッシュメモリー素子の製造方法。
【請求項１０】
前記第２蝕刻工程時に、
前記ゲート上部、ソース及びドレイン領域に形成された前記第３絶縁膜及び第４絶縁膜すべてが除去されることを含むことを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項１１】
前記ゲートを形成する段階は、
前記半導体基板上にゲート酸化膜、フローティングゲート、誘電体膜及び制御ゲートを順次に積層して形成する段階を含むことを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項１２】
前記フラッシュメモリー素子の製造方法は、
前記層間絶縁膜を形成する前、
前記ゲート及びスペーサが形成された半導体基板上にシリサイド形成金属を蒸着する段階と、
前記半導体基板の前面に熱処理工程を進行して、前記ゲートの上部及びソース/ドレイン領域にシリサイドを形成する段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項１３】
前記シリサイド形成金属はコバルト(Ｃｏ)であることを含むことを特徴とする請求項１２に記載のフラッシュメモリー素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものであり、特に、フラッシュメモリー素子の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリー素子は、電源がオフされても保存されたデータが損傷されない非揮発性記憶媒体でありながらも、データの記録、読み取り、削除などの処理速度が比較的高いという長所がある。
【０００３】
これによって、前記フラッシュメモリー素子はＰＣのＢｉｏｓ用、セットトップボックス、プリンター及びネットワークサーバーなどのデータ保存用として広く使用されているし、最近はデジタルカメラと携帯電話などでもたくさん利用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、素子が高集積化されることによって、フラッシュメモリーの単位セルの大きさが小さくなって、単位セルをなすゲート領域とゲート領域との間の間隔が狭いために金属配線の形成時にボイドが発生するようになる。
【０００５】
本発明が解決しようとする技術的課題は、層間絶縁膜の形成時にボイドの発生を防止するためのフラッシュメモリー素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明によるフラッシュメモリー素子の製造方法は、半導体基板上にゲートを形成する段階と、前記半導体基板上に第１絶縁膜及び第２絶縁膜を順次に積層して形成して、第１蝕刻工程として前記ゲートの側壁に第１絶縁膜パターン及び第２絶縁膜パターンを形成する段階と、前記半導体基板にソース及びドレイン領域を形成する段階と、前記第２絶縁膜パターンを除去して、前記半導体基板上に第３絶縁膜を形成する段階と、前記第３絶縁膜に第２蝕刻工程を進行して、前記ゲート側壁に前記第１絶縁膜パターン及び第３絶縁膜パターンで形成されたスペーサを形成する段階及び前記ゲート及びスペーサが形成された前記半導体基板上に層間絶縁膜を形成する段階と、を含む。
【発明の効果】
【０００７】
本発明によるフラッシュメモリー素子の製造方法は、層間絶縁膜の形成時にボイドの発生を防止することができる効果を有する。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例によるフラッシュメモリー素子の製造方法を添付図面を参照して次のように説明する。
【０００９】
図１乃至図１１は、本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【００１０】
図１に図示されたように、セル領域(Cell area)と周辺(peripheral)領域(Peri Area)でなされた半導体基板１０上にゲート２０及びゲート電極１８を形成する。
【００１１】
前記セル領域には第１ゲート酸化膜１１、フローティングゲート１２、誘電体膜１４及び制御ゲート１６が形成されたゲート２０が形成されて、前記周辺領域には第２ゲート酸化膜１７及びゲート電極１８が形成される。
【００１２】
前記フローティングゲート１２、制御ゲート１６及びゲート電極１８はポリシリコンで形成されることができるし、前記誘電体膜１４はＯＮＯ(Oxide-Nitride-Oxide)の構造でなされて、前記フローティングゲート１２と制御ゲート１６を絶縁する役割をする。
【００１３】
前記フローティングゲート１２はデータが保存されて、前記制御ゲート１６は下部に形成された前記フローティングゲート１２に電子を励起させて充電(charging)または放電(discharging)をするようにするバイアス電圧が印加される役割をする。
【００１４】
続いて、図２に図示されたように、前記ゲート２０及びゲート電極１８が形成された前記半導体基板１０上に第１酸化膜(Oxide)３０（第１絶縁膜）及び第１窒化膜(nitride)３２（第２絶縁膜）を順次に積層してスペーサ膜３４を形成する。
【００１５】
前記第１酸化膜３０はＴＥＯＳ(Tetra Ethyl Ortho Silicate)が１００〜３００Åの厚さで形成されて、前記第１窒化膜３２は５００〜８００Åの厚さを有する窒化珪素(ＳｉＮ)膜で形成されることができる。
【００１６】
そして、図３に図示されたように、前記二重膜構造で形成された前記スペーサ膜３４に蝕刻工程（第１蝕刻工程）を進行して、前記ゲート２０及びゲート電極１８の側壁に第１酸化膜パターン３９（第１絶縁膜パターン）及び第１窒化膜パターン３８（第２絶縁膜パターン）を形成する。
【００１７】
続いて、図４に図示されたように、前記第１窒化膜パターン３８をマスクでイオン注入工程を進行して、前記半導体基板１０に高濃度不純物の領域であるソース/ドレイン領域４２を形成する。
【００１８】
そして、図５に図示されたように、前記第１窒化膜パターン３８を除去する。
【００１９】
前記第１窒化膜パターン３８を除去することで、層間絶縁膜の形成前、前記セル領域に形成された前記ゲート２０らの間の間隔を充分に確保することができる。
【００２０】
したがって、以後進行される層間絶縁膜の形成時にボイドの発生を防止することができる。さらに、以後コンタクトを形成するための工程マージンを充分に確保して、除去される前記第１窒化膜パターン３８の厚さ程度に前記ゲート２０間の間隔を狭めて素子の集積度を増加させることができるようになる。
【００２１】
前記第１窒化膜パターン３８は、湿式蝕刻工程を進行して除去されて、前記湿式蝕刻工程には燐酸(Ｈ３ＰＯ４)を使用する。
【００２２】
続いて、図６に図示されたように、前記半導体基板１０の前面に第２窒化膜５０（第３絶縁膜）を形成する。前記第２窒化膜５０は窒化珪素(ＳｉＮ)で形成されることができるし、７０〜２００Åの厚さで形成されることができる。
【００２３】
前記第２窒化膜５０は、後続工程であるサリサイド(salicide)工程でゲート２０及びゲート電極１８の側壁に残された前記第１酸化膜パターン３９がサリサイドがなされて、非正常的な素子特性が発生されることを防止する役割をする。
【００２４】
前記第１窒化膜パターン３８を除去する過程で正確に一定量の窒化膜を残すように制御するのに工程上の限界があるために、後続で再蒸着を施行することが工程上さらに安定的な方法である。
【００２５】
そして、図７に図示されたように、前記第２窒化膜５０上に第２酸化膜５５（第４絶縁膜）を形成する。
【００２６】
前記第２酸化膜５５はＴＥＯＳで形成されることができるし、３６０〜４４０Åの厚さで形成されることができる。
【００２７】
そして、図８に図示されたように、前記第２酸化膜５５及び第２窒化膜５０に蝕刻工程（第２蝕刻工程）を進行して、前記ゲート２０及びゲート電極１８の側壁に第１酸化膜パターン３９及び第２窒化膜パターン５２（第３絶縁膜パターン）でなされたスペーサ５４を形成する。
【００２８】
前記蝕刻工程で前記ゲート２０、ゲート電極１８及びソース/ドレイン領域４２上に形成された前記第２窒化膜５０及び第２酸化膜５５は除去されて、前記第１酸化膜パターン３９の側壁に第２窒化膜パターン５２が残るようになる。
【００２９】
続いて、図９に図示されたように、前記半導体基板１０上にシリサイド形成用金属５７を蒸着する。
【００３０】
前記シリサイド形成用金属５７としては、コバルト(Ｃｏ)を使用することができる。
【００３１】
続いて、前記半導体基板１０の前面に熱処理工程を進行して、図１０に図示されたように、前記ゲート２０上部、ゲート電極１８及びソース/ドレイン領域４２でシリコンと金属の反応を誘導して金属シリサイド５９をそれぞれ形成する。
【００３２】
前記熱処理工程で金属がシリコン及びポリシリコンと接触する領域のみに金属シリサイドが形成されて、それ以外の領域では金属とシリコンの反応が遮られるのでシリサイドが形成されない。
【００３３】
このように前記ゲート２０、ゲート電極１８及びソース/ドレイン領域４２に同時に前記シリサイド５９を形成した後、反応しない前記シリサイド形成用金属５７は選択的に蝕刻で除去する。
【００３４】
続いて、図１１に図示されたように、前記半導体基板１０上に層間絶縁膜６０を形成する。
【００３５】
前記層間絶縁膜６０はＰＭＤ(Pre Metal Dielectric)として、ＰＳＧ(Phosphorus Silicate Glass)、ＢＰＳＧ(Boro-Phosphorus Silicate Glass)またはＵＳＧ(undoped silicate glass)が使用される。
【００３６】
前記第１窒化膜パターン３８を除去して前記ゲート２０らの間の空間を充分に確保したので、前記層間絶縁膜６０の形成時にゲート２０らの間にボイドが発生しない。
【００３７】
続いて、図示しなかったが前記層間絶縁膜６０を選択的に蝕刻してビアホールを形成した後、前記ビアホールにタングステン(Ｗ)を埋め立ててコンタクトプラグを形成する。
【００３８】
前記コンタクトプラグの形成で前記ゲート２０及びソース/ドレイン領域４２と電気的に連結されることができる。
【００３９】
前記層間絶縁膜６０の形成時にボイドが発生されなかったから、前記コンタクトプラグ形成時にボイドによる拡散現象が現われないので、フラッシュメモリー素子は正常な動作を遂行することができるようになる。
【００４０】
また、前記タングステンコンタクトプラグの形成後、ボイドによる素子間のブリッジを防止することができる。
【００４１】
以上で説明したところのように、本発明によるフラッシュメモリー素子の製造方法によると、ゲートの間に十分な空間を確保できることで、層間絶縁膜の形成時にボイドが発生されることを防止することができる。
【００４２】
これにより、コンタクトプラグ形成時にタングステンによる素子間のブリッジを除去してフラッシュメモリー素子の信頼性を確保することができるだけでなく、素子の高集積化を実現することができる。
【００４３】
以上で実施例を中心に説明したが、これは単に例示であるだけで、本発明を限定するものではなくて、本発明が属する分野の通常の知識を有した者なら本実施例の本質的な特性を脱しない範囲で、以上に例示されないさまざまな変形と応用が可能であることが分かることができるであろう。例えば、実施例に具体的に現われた各構成要素は変形して実施することができるものである。そして、このような変形と応用に係る差異点らは添付された請求範囲で規定する本発明の範囲に含まれることで解釈されなければならないであろう。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図２】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図３】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図４】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図５】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図６】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図７】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図８】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図９】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図１０】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【図１１】本発明の実施例によるフラッシュメモリー素子の工程断面図である。
【符号の説明】
【００４５】
１  半導体基板、  ２０  ゲート、  ３８  第１窒化膜パターン、  ４２  ソース/ドレイン領域、  ６０  層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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