(57)【要約】【課題】メモリセルに対する書き込み動作にて、他のメモリセルに保持されているデータを破壊することなく、データを確実に書き込むことができるようにする。【解決手段】ダミーセル及び複数のスタティック型のメモリセルと、メモリセルに供給される電源電位を書き込み動作時と読み出し動作時とで変更し、かつ書き込み動作時にメモリセルに供給される電源電位を低下させる電源制御回路とを備え、書き込み動作時にメモリセルに供給される電源電位の低下をダミーセルを用いて制御するようにして、速やかに適切な電位まで低下させることができるようにする。【選択図】図１
2009076164.tif 000002
【特許請求の範囲】
【請求項１】
ダミーセルと、
データを保持する複数のスタティック型のメモリセルと、
前記メモリセルに供給される電源電位を書き込み動作時と読み出し動作時とで変更し、かつ書き込み動作時に前記メモリセルに供給される電源電位を低下させる電源制御回路とを備え、
書き込み動作時に前記メモリセルに供給される電源電位の制御を、前記ダミーセルを用いて行うことを特徴とする半導体記憶装置。
【請求項２】
前記ダミーセルは、前記メモリセルよりもデータの書き込みが困難なセルであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体記憶装置内の複数のコラムに対し、前記メモリセルに供給される電源電位をコラム単位で独立に制御可能であることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記ダミーセルを複数のコラムで共用することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ダミーセル及び前記電源制御回路を各コラム毎に設けたことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、スタティック型メモリセルを有する半導体記憶装置に用いて好適なものである。
【背景技術】
【０００２】
トランジスタの微細化に伴い、トランジスタの製造時の特性ばらつきがますます大きくなってきており、メモリセルなどに使用される極小トランジスタでは、この傾向が強い。さらに、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）等の半導体集積回路の動作電圧が低くなってきていることもあり、製造時の特性ばらつきによる影響が無視できない問題となっている。特に、スタティックＲＡＭ（Random Access Memory）等では、メモリセルを構成するトランジスタの特性ばらつきを主要因としたメモリセルへの書き込み不良が大きな問題となっている。
【０００３】
スタティックＲＡＭにおける書き込み動作（ライト動作）について、図６を参照して説明する。
【０００４】
図６（Ａ）は、スタティックＲＡＭにおけるスタティック型メモリセルの構成例を示す図である。図６（Ａ）において、Ｐ１及びＰ２は負荷トランジスタとしてのＰチャネルトランジスタ、Ｎ１及びＮ２は駆動用トランジスタとしてのＮチャネルトランジスタ、Ｎ３及びＮ４は転送用トランジスタとしてのＮチャネルトランジスタである。また、ＢＬ及びＢＬＸはビット線、ＷＬはワード線である。図６（Ａ）に示すようなスタティック型メモリセルへの書き込み動作に関しては、負荷トランジスタＰ１、Ｐ２及び転送用トランジスタＮ３、Ｎ４の特性差が大きく影響する。
【０００５】
図６（Ｂ）は、“Ｈ”（ハイレベル）データを保持している図６（Ａ）に示すメモリセルに対して“Ｌ”（ローレベル）データを書き込もうとする場合の電圧波形図である。
【０００６】
メモリセルに“Ｌ”データを書き込もうとする場合、ワード線ＷＬを“Ｈ”にして転送用トランジスタＮ３，Ｎ４をオン状態にし、かつ転送用トランジスタＮ３のドレインに接続されたビット線ＢＬのレベルを“Ｌ”にする。このようにして、転送用トランジスタＮ３を介して、メモリセル内の内部ノードＣを“Ｈ”から“Ｌ”（内部ノードＣＸを“Ｌ”から“Ｈ”）にして、メモリセルへの書き込み動作が完了する。
【０００７】
ここで、転送用トランジスタＮ３を介して、メモリセル内の内部ノードＣを“Ｈ”→“Ｌ”にする際に、内部ノードＣＸははじめ“Ｌ”であるので、負荷トランジスタＰ１はオン状態となっている。したがって、内部ノードＣの電位は、負荷トランジスタＰ１及び転送用トランジスタＮ３の特性差により決定される。内部ノードＣの電位が、負荷トランジスタＰ２と駆動用トランジスタＮ２により構成されるインバータ回路の閾値電位より低くなれば、内部ノードＣＸの電位が上がって負荷トランジスタＰ１はオフ状態となり、内部ノードＣの電位が“Ｌ”まで完全に下がる。
【０００８】
しかし、例えばトランジスタの特性ばらつきにより、負荷トランジスタＰ１の駆動能力が強く、転送用トランジスタＮ３の駆動能力が弱いと、内部ノードＣの電位が、負荷トランジスタＰ２と駆動用トランジスタＮ２により構成されるインバータ回路の閾値電位よりも低くならない（インバータ回路の出力を反転させるレベルに達しない）場合がある。このときには図６（Ｂ）において不良の電圧波形図として示したように、メモリセル内の内部ノードＣが“Ｌ”に変化せずに“Ｈ”を維持し、書き込み不良となる。
【０００９】
負荷トランジスタＰ１，Ｐ２や転送用トランジスタＮ３，Ｎ４の（Ｗ／Ｌ）は、書き込み不良が発生しないように、製造時のＬばらつきやＷばらつき、不純物ばらつきを考慮して決められるが、メモリセルの安定性やメモリセルの回路面積を考えると制限された値の中から決めなければならない。なお、Ｗはチャネル幅（ゲート幅）であり、Ｌはチャネル長（ゲート長）である。
【００１０】
上述したような書き込み動作での書き込み不良を抑制する方法として、書き込み動作時にメモリセルに供給する電源電圧を低くする制御を行うことで、負荷トランジスタＰ１，Ｐ２の駆動能力を低下させ、書き込み易くする方法が提案されている（例えば、特許文献１，２，３参照。）。また、逆に、書き込み動作時にメモリセルにおける基準電位を高くすることで、負荷トランジスタＰ１，Ｐ２のゲート電位を制御して負荷トランジスタＰ１，Ｐ２の駆動能力を低下させる方法が提案されている。
【００１１】
図７は、書き込み動作時にメモリセルに供給する電源電圧を低くするようにしたスタティックＲＡＭの構成を示す図である。図７において、ＭＣｉｊはメモリセル、ＢＬｉ及びＢＬＸｉはビット線、ＷＬｊはワード線である。なお、ｉ，ｊは添え字であり、ｉは０〜ｍの整数であり、ｊは０〜ｎの整数である（ｍ、ｎは任意）。
【００１２】
図７に示す回路は、複数のコラムが同一の論理ビットに割り当てられている。ビット線ＢＬｉ，ＢＬＸｉに接続されるメモリセルＭＣｉ０，ＭＣｉ１，…，ＭＣｉｎにより第ｉコラムが構成され、図示しないコラム選択信号によりコラムを選択して書き込み動作や読み出し動作が行われる。各メモリセルＭＣｉｊは、図６（Ａ）に示したメモリセルと同様に構成される。ただし、すべてのメモリセルＭＣｉｊに電源線ＶＤ２を介して電源が供給される。すなわち、メモリセルＭＣｉｊ内の負荷トランジスタＰ１、Ｐ２のソースは、電源線ＶＤ２に接続される。
【００１３】
電源線ＶＤ２の電位は、メモリセルへの書き込み動作を行っていないときには、電源制御回路４１によってＶＤＤに制御される。一方、メモリセルへの書き込み動作時には、メモリセルへデータ書き込みが容易になるように、電源制御回路４１によって電源線ＶＤ２の電位をＶＤＤよりも低いＶＤＤ１に制御している。
【００１４】
しかし、近年のメモリセルの動作安定性に関する問題は複雑になってきており、図７に示したようにすべてのメモリセルＭＣｉｊの電源を一度に制御するといった方法では、書き込み動作時に、選択されたワード線ＷＬｊに接続され、かつ非選択コラムのメモリセルは、ＶＤＤ１の電位でデータを保持していなければならない。すなわち、上述したようにＶＤＤ＞ＶＤＤ１であるため、図７に示した構成では、ＶＤＤ１の電位でも各メモリセル内のデータを保持できるようメモリセルの安定性に関するマージンが必要となる。
【００１５】
【特許文献１】特開２００５−２９３７５１号公報
【特許文献２】特開２００３−２２６７７号公報
【特許文献３】特開２００２−４２４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、このような事情に鑑みてなされたものであり、メモリセルに対する書き込み動作にて、他のメモリセルに保持されているデータを破壊することなく、データを確実に書き込むことができるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体記憶装置は、ダミーセルと、複数のスタティック型のメモリセルと、書き込み動作時にメモリセルに供給される電源電位を低下させる電源制御回路とを備える。そして、ダミーセルを用いて、書き込み動作時にメモリセルに供給される電源電位の制御を行う。
【発明の効果】
【００１８】
本発明によれば、書き込み動作時にメモリセルに供給される電源電位の低下をダミーセルを用いて制御することで、速やかに適切な電位まで低下させることができ、他のメモリセルに保持されているデータを破壊することなく、選択したメモリセルにデータを確実に書き込むことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
複数のコラムが同一の論理ビットに割り当てられている半導体記憶装置では、図７に示したようにすべてのメモリセル（すべてのコラム）の電源を同時に制御すると、書き込み動作時における低い電源電位でも各メモリセル内のデータを保持できるようマージンが必要となる。これに回避するには、メモリセルに供給する電源をコラム単位で独立して制御すれば良い。
【００２１】
例えば、メモリセルに供給する電源をコラム単位で独立して制御するには、図４や図５に示すような構成が考えられる。
図４（Ａ）は、コラム単位で電源を制御可能な半導体記憶装置（例えばスタティックＲＡＭ）の構成例を示す図である。
【００２２】
図４（Ａ）において、ＭＣｊ（ｊは添え字であり、ｊは０〜ｎの整数）は、スタティック型のメモリセルである。複数のメモリセルＭＣｊがアレイ状に配置されてメモリセルアレイを構成している。各メモリセルＭＣｊは、負荷トランジスタとしてのＰチャネルトランジスタＰ１，Ｐ２、駆動用トランジスタとしてのＮチャネルトランジスタＮ１，Ｎ２、及び転送用トランジスタとしてのＮチャネルトランジスタＮ３，Ｎ４を有する。
【００２３】
負荷トランジスタＰ１と駆動用トランジスタＮ１により第１のインバータ回路が構成されるとともに、負荷トランジスタＰ２と駆動用トランジスタＮ２により第２のインバータ回路が構成される。第１のインバータ回路と第２のインバータ回路とは、交差結合されている。第１のインバータ回路の出力端及び第２のインバータ回路の入力端は内部ノードＣに接続され、第１のインバータ回路の入力端及び第２のインバータ回路の出力端は内部ノードＣＸに接続される。
【００２４】
また、第１のインバータ回路の出力端及び第２のインバータ回路の入力端（内部ノードＣ）は、ゲートがワード線ＷＬｊに接続された転送用トランジスタＮ３を介してビット線ＢＬに接続される。同様に、第１のインバータ回路の入力端及び第２のインバータ回路の出力端（内部ノードＣＸ）は、ゲートがワード線ＷＬｊに接続された転送用トランジスタＮ４を介してビット線ＢＬＸに接続される。
【００２５】
駆動用トランジスタＮ１，Ｎ２のソースには基準電位ＶＳＳが供給され、負荷トランジスタＰ１，Ｐ２のソースは、電源線ＶＤ２に接続される。すなわち、メモリセルＭＣｊには、電源線ＶＤ２によって電源が供給される。
【００２６】
電源線ＶＤ２の一端は、Ｎチャネルトランジスタ１１及びＰチャネルトランジスタ１２を介して、電位ＶＤＤを供給する電源線に接続される。Ｎチャネルトランジスタ１１のゲートには電位ＶＤＤが供給され、Ｐチャネルトランジスタ１２のゲートには制御信号ＰＳが供給される。このＮチャネルトランジスタ１１及びＰチャネルトランジスタ１２により電源制御回路が構成される。制御信号ＰＳは、ライト制御信号に相当する制御信号であり、メモリセルへの書き込み動作時のみ“Ｈ”となる。
【００２７】
図４（Ｂ）は、“Ｈ”データを保持している図４（Ａ）に示すメモリセルに対して“Ｌ”データを書き込む場合の電圧波形図である。
メモリセルに“Ｌ”データを書き込む場合、ワード線ＷＬを“Ｈ”にして転送用トランジスタＮ３，Ｎ４をオン状態にする。そして、転送用トランジスタＮ３のドレインに接続されたビット線ＢＬのレベルを“Ｌ”にする。
【００２８】
また、書き込み動作時には、ワード線ＷＬと同様に制御信号ＰＳを“Ｈ”にして、Ｐチャネルトランジスタ１２をオフ状態にする。すなわち、Ｎチャネルトランジスタ１２だけを介して電源供給を行う。ここで、Ｎチャネルトランジスタ１２は、電位ＶＤＤの領域ではほとんど動作しないため、Ｎチャネルトランジスタ１２のドレイン（電源線ＶＤ２）は、フローティングに近い状態となる。
【００２９】
したがって、制御信号ＰＳを“Ｈ”にすると、電源線ＶＤ２の電位は、負荷トランジスタＰ１及び転送用トランジスタＮ３を介した貫通電流、又は電源線ＶＤ２に接続されたメモリセルのリーク電流によってのみ低下することとなる。そのため、図４（Ａ）に示した構成では、書き込み動作時にメモリセルに供給する電源電位、すなわち電源線ＶＤ２の電位が所定の電位に低下するまでの時間が増大し、サイクルタイムの増加を招くといった問題が生じる。
【００３０】
この問題を解決する方法として、図５（Ａ）に示すように、トランジスタ１１、１２により構成される電源制御回路にＮチャネルトランジスタ３１を追加して、書き込み動作時に電源線ＶＤ２の電位を強制的に引き下げる方法が考えられる。図５（Ａ）は、コラム単位で電源を制御可能な半導体記憶装置の他の構成例を示す図であり、Ｎチャネルトランジスタ３１は、トランジスタドレインが電源線ＶＤ２に接続され、ソースに基準電位ＶＳＳが供給され、ゲートに制御信号ＰＳが供給される。なお、Ｎチャネルトランジスタ３１としては、抵抗が大きいトランジスタが用いられる。また、図５（Ｂ）は、“Ｌ”データを書き込む場合の電圧波形図である。
【００３１】
しかしながら、図５（Ａ）に示した構成では、書き込み動作時に電源線ＶＤ２の電位を下げるためのＮチャネルトランジスタ３１の特性ばらつきによって、電源線ＶＤ２の電位がばらついてしまう。書き込み動作時に電源線ＶＤ２の電位が低下しすぎると、同じ電源線ＶＤ２に接続された他のメモリセルに保持されているデータが破壊され、逆に電源線ＶＤ２の電位が十分に低下しないと、選択したメモリセルへの書き込みが行えない（書き込み不良が発生する）といった問題が生じる。
【００３２】
以下に説明する本発明の実施形態による半導体記憶装置は、上述したような問題を解決し、書き込み動作時にメモリセルに供給する電源電圧を適切に低下させて、メモリセルへのデータ書き込みを実現するものである。
【００３３】
図１は、本発明の実施形態による半導体記憶装置の構成例を示す図である。この図１において、図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００３４】
図１において、ＤＭＣはダミーセルであり、負荷トランジスタとしてのＰチャネルトランジスタＰＤ１，ＰＤ２、駆動用トランジスタとしてのＮチャネルトランジスタＮＤ１，ＮＤ２、及び転送用トランジスタとしてのＮチャネルトランジスタＮＤ３，ＮＤ４を有する。
【００３５】
ダミーセルＤＭＣは、メモリセルＭＣｊよりもデータの書き込みが困難なセルである。言い換えれば、ダミーセルＤＭＣは、書き込み不良を発生することがなくデータを書き込める電源電位の上限が、メモリセルＭＣｊよりも低い。例えば、ダミーセルＤＭＣは、ダミーセルＤＭＣの負荷トランジスタＰＤ１，ＰＤ２のチャネル幅を、メモリセルＭＣｊの負荷トランジスタＰ１，Ｐ２のチャネル幅よりも大きくしたり、あるいはダミーセルＤＭＣの負荷トランジスタＰＤ１，ＰＤ２のチャネル長を、メモリセルＭＣｊの負荷トランジスタＰ１，Ｐ２のチャネル長よりも小さくしたりするなどして構成される。
【００３６】
負荷トランジスタＰＤ１と駆動用トランジスタＮＤ１により第１のインバータ回路が構成されるとともに、負荷トランジスタＰＤ２と駆動用トランジスタＮＤ２により第２のインバータ回路が構成される。第１のインバータ回路の入力端が第２のインバータ回路の出力端に接続され、第２のインバータ回路の入力端が第１のインバータ回路の出力端に接続される。すなわち、ダミーセルＤＭＣ内の第１のインバータ回路と第２のインバータ回路とは交差結合されている。
【００３７】
第１のインバータ回路の出力端及び第２のインバータ回路の入力端は、ゲートがダミーワード線ＤＷＬに接続された転送用トランジスタＮＤ３を介してビット線ＢＬに接続される。同様に、第１のインバータ回路の入力端及び第２のインバータ回路の出力端は、ゲートがダミーワード線ＤＷＬに接続された転送用トランジスタＮＤ４を介してビット線ＢＬＸに接続される。
【００３８】
また、第１のインバータ回路の入力端（負荷トランジスタＰＤ１及び駆動用トランジスタＮＤ１のゲート）は、Ｎチャネルトランジスタ１３を介して基準電位ＶＳＳに対して接続される。同様に、第２のインバータ回路の入力端（負荷トランジスタＰＤ２及び駆動用トランジスタＮＤ２のゲート）は、Ｎチャネルトランジスタ１４を介して基準電位ＶＳＳに対して接続される。
【００３９】
Ｎチャネルトランジスタ１３のゲートには、インバータ回路１５を介してＮＡＮＤ回路（否定論理積演算回路）１６の出力が供給される。ＮＡＮＤ回路１６は、制御信号ＤＰ及びライトデータＷＤＸが入力される。また、Ｎチャネルトランジスタ１４のゲートには、インバータ回路１７を介してＮＡＮＤ回路１７の出力が供給される。ＮＡＮＤ回路１７は、制御信号ＤＰ及びライトデータＷＤが入力される。ここで、ライトデータＷＤＸは、ライトデータＷＤを論理反転した信号である。
【００４０】
つまり、制御信号ＤＰが“Ｈ”かつライトデータＷＤＸが“Ｈ”であるときにＮチャネルトランジスタ１３がオン状態となって、ダミーセルＤＭＣに“Ｈ”データが書き込まれる。同様に、制御信号ＤＰが“Ｈ”かつライトデータＷＤが“Ｈ”であるときにＮチャネルトランジスタ１４がオン状態となって、ダミーセルＤＭＣに“Ｌ”データが書き込まれる。
【００４１】
トランジスタ１１，１２，１３，１４、インバータ回路１５，１７、及びＮＡＮＤ回路１６，１８により電源制御回路が構成される。本実施形態における半導体記憶装置は、コラム毎に図１に示した構成、すなわち電源制御回路と、同じビット線ＢＬ，ＢＬＸに接続されたダミーセルＤＭＣ及びメモリセルＭＣｊとを有する。
【００４２】
次に、本実施形態による半導体記憶装置の動作について説明する。なお、読み出し動作（リード動作）については、従来の半導体記憶装置と同様にして行われるので、以下では、書き込み動作（ライト動作）のみについて説明する。
【００４３】
図２は、本実施形態による半導体記憶装置において、“Ｈ”データを保持しているメモリセルに対し“Ｌ”データを書き込む場合の電圧波形図である。なお、図２においては、ワード線ＷＬｎに接続されたメモリセルＭＣｎに対してデータを書き込む場合を一例として示している。
【００４４】
本実施形態における書き込み動作では、メモリセルに書き込むデータとは逆のデータを同じビット線ＢＬ，ＢＬＸに接続されたダミーセルに予め書き込む。すなわち、図２に示す例では、“Ｌ”データを書き込むメモリセルＭＣｎが接続されているワード線ＷＬｎを“Ｈ”にする前に、まず制御信号ＤＰを“Ｈ”にするとともにライトデータＷＤを“Ｌ”（ＷＤＸを“Ｈ”）にして、ダミーセルＤＭＣに“Ｈ”データを書き込む。
【００４５】
そして、制御信号ＤＰを“Ｈ”から“Ｌ”に変化させた後、制御信号ＰＳ、ワード線ＷＬｎ及びダミーワード線ＤＷＬを“Ｈ”にするとともに、ビット線ＢＬのレベルを“Ｌ”にする。なお、ワード線ＷＬｎ以外の各ワード線ＷＬｊ（ｊ≠ｎ）は“Ｌ”のままである。これにより、メモリセルＭＣｎ内の転送用トランジスタＮ３，Ｎ４、及びダミーセルＤＭＣ内の転送用トランジスタＮＤ３，ＮＤ４がオン状態となり、選択されたメモリセルＭＣｎ及びダミーセルＤＭＣに“Ｌ”データの書き込みが行われる。
【００４６】
このとき、メモリセルＭＣｎにおいては、内部ノードＣＸが“Ｌ”から“Ｈ”に反転するまでは、負荷トランジスタＰ１及び転送用トランジスタＮ３を介してビット線ＢＬに対して貫通電流が流れ続ける。したがって、電源線ＶＤ２の電位は低下していく。
【００４７】
また、ダミーセルＤＭＣにおいても同様に、トランジスタＰＤ２、ＮＤ２からなる第２のインバータ回路の出力、すなわちトランジスタＰＤ１、ＮＤ１からなる第１のインバータ回路の入力が“Ｌ”から“Ｈ”に反転するまでは、負荷トランジスタＰＤ１及び転送用トランジスタＮＤ３を介してビット線ＢＬに対して貫通電流が流れ続ける。したがって、電源線ＶＤ２の電位はさらに低下する。
【００４８】
このようにして、メモリセルＭＣｎだけの場合よりも電源線ＶＤ２からビット線ＢＬに流れる電流量を増加させることで、電源線ＶＤ２の電位を速やかに低下させ、サイクルタイムが増大することを回避することができる。
【００４９】
なお、メモリセルＭＣｎ内の内部ノードＣＸが“Ｌ”から“Ｈ”に反転する、すなわちメモリセルＭＣｎへの“Ｌ”データの書き込みが完了すると、メモリセルＭＣｎ内の負荷トランジスタＰ１及び転送用トランジスタＮ３を介したビット線ＢＬへの貫通電流は流れなくなる。同様に、ダミーセルＤＭＣへの“Ｌ”データの書き込みが完了すると、負荷トランジスタＰＤ１及び転送用トランジスタＮＤ３を介したビット線ＢＬへの貫通電流は流れなくなる。
【００５０】
ここで、ダミーセルＤＭＣは、メモリセルＭＣｎよりもデータの書き込みが困難なセルである。したがって、ダミーセルＤＭＣへの“Ｌ”データの書き込み完了時には、すでにメモリセルＭＣｎへの“Ｌ”データの書き込みは完了している。また、ダミーセルＤＭＣへの“Ｌ”データの書き込みが完了すると、以降、電源線ＶＤ２からビット線ＢＬへの電流は流れなくなり電源線ＶＤ２の電位は維持される。
【００５１】
そして、所定の時間が経過した後、制御信号ＰＳ、ワード線ＷＬｎ及びダミーワード線ＤＷＬを“Ｌ”にして書き込み動作を終了する。
【００５２】
なお、上述した説明では、“Ｈ”データを保持しているメモリセルに対し“Ｌ”データを書き込む場合について説明したが、“Ｌ”データを保持しているメモリセルに対し“Ｈ”データを書き込む場合も同様である。すなわち、ダミーセルＤＭＣに“Ｌ”データを予め書き込み、メモリセルＭＣｎ内の負荷トランジスタＰ２及び転送用トランジスタＮ４を介したビット線ＢＬＸへの貫通電流及びダミーセルＤＭＣ内の負荷トランジスタＰＤ２及び転送用トランジスタＮＤ４を介したビット線ＢＬＸへの貫通電流によって電源線ＶＤ２の電位を低下させる。
【００５３】
以上、本実施形態によれば、メモリセルＭＣｊにデータを書き込む際に、そのデータとは逆のデータ（論理反転したデータ）をダミーセルＤＭＣに書き込み、その後、メモリセルＭＣｊ及びダミーセルＤＭＣに対してデータの書き込みを行うことで、メモリセルＭＣｊへのデータの書き込み時における電源線ＶＤ２の電位低下を、メモリセルＭＣｊ及びダミーセルＤＭＣによって制御する。
【００５４】
これにより、メモリセルＭＣｊだけの場合よりも電源線ＶＤ２からビット線ＢＬに流れる電流量を増加させ、電源線ＶＤ２の電位を速やかに低下させることができる。また、メモリセルＭＣｊ及びダミーセルＤＭＣへのデータの書き込みが完了すると、電源線ＶＤ２の電位は低下せず維持されるので必要以上に電源線ＶＤ２の電位が低下するのを防止することができる。したがって、書き込み動作時にメモリセルＭＣｊに供給される電源電位を速やかに適切な電位まで低下させることができ、他のメモリセルに保持されているデータを破壊せずに、選択したメモリセルにデータを確実に書き込むことができる。
【００５５】
なお、上述した説明では、１つのコラムに対して１つのダミーセルを設けるようにしているが、１つのコラムに対して複数のダミーセルを設ける、すなわちビット線に複数のダミーセルを接続するようにしても良い。複数のダミーセルを設けるようにした場合には、電源線ＶＤ２からビット線に流れる電流量をさらに増加させ、電源線ＶＤ２の電位が低下するのを早めることができる。なお、複数のダミーセルを設ける場合には、ダミーセル内の負荷トランジスタとして図１に示したようにメモリセル内の負荷トランジスタとは特性が異なるトランジスタを用いても良いし、メモリセル内の負荷トランジスタと同様のトランジスタを用いても良い。
【００５６】
また、上述した説明では、電源制御回路とダミーセルとメモリセルとを各コラム毎に有するようにしているが、図３に示すように、電源制御回路の一部及びダミーセルを複数のコラムで共用するようにしても良い。このように構成した場合には、電源制御回路とダミーセルとメモリセルとを各コラム毎に有する場合と比較して回路面積が増大するのを抑制することができる。
【００５７】
図３は、本発明の実施形態による半導体記憶装置の他の構成例を示す図である。この図３において、図１及び図４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。なお、以下の説明において、ｉ，ｊは添え字であり、ｉは０〜ｍの整数、ｊは０〜ｎの整数である。
【００５８】
図３において、メモリセルＭＣｉｊは、図１に示したメモリセルＭＣｊに相当する。メモリセルＭＣｉｊには、電源線ＶＤ２−ｉを介して電源が供給される。電源線ＶＤ２−ｉの一端は、Ｎチャネルトランジスタ２４−ｉ及びＰチャネルトランジスタ２５−ｉを介して、電位ＶＤＤを供給する電源線に接続される。Ｎチャネルトランジスタ２４−ｉのゲートには電位ＶＤＤが供給され、Ｐチャネルトランジスタ２５−ｉのゲートには制御信号ＰＳが供給される。
【００５９】
電源線ＶＤ２−ｉは、負荷トランジスタに相当するＰチャネルトランジスタ２２−ｉ及び転送用トランジスタに相当するＮチャネルトランジスタ２３−ｉを介して基準電位ＶＳＳに対して接続される。Ｐチャネルトランジスタ２２−ｉのゲートには、ＮＡＮＤ回路２１−ｉの出力が供給される。ＮＡＮＤ回路２１−ｉは、コラム選択信号ＣＳｉ及び信号Ｓ１が入力される、また、Ｎチャネルトランジスタ２３−ｉのゲートは、ダミーワード線ＤＷＬに接続される。
【００６０】
また、ダミーセルＤＭＣ内の第１のインバータ回路の出力端及び第２のインバータ回路の入力端は、ゲートがダミーワード線ＤＷＬに接続された転送用トランジスタを介してダミービット線ＤＢＬに接続され、第１のインバータ回路の入力端及び第２のインバータ回路の出力端は、ゲートがダミーワード線ＤＷＬに接続された転送用トランジスタを介してダミービット線ＤＢＬＸに接続される。ダミーセル内の第１のインバータ回路の出力端（第２のインバータ回路の入力端）の電位が信号Ｓ１として出力される。なお、ＤＭＣｊはダミーのメモリセルであり、本実施形態では必須の構成ではない。
【００６１】
図３に示した本実施形態による半導体記憶装置の動作は、図１に示した半導体記憶装置の動作と同様である。書き込み動作において、ダミーセルＤＭＣ内で内部ノードが反転する（データの書き込みが完了する）までは信号Ｓ１が“Ｈ”となる。これにより、Ｐチャネルトランジスタ２２−０〜２２−ｍのうち、選択されたコラムのＰチャネルトランジスタ２２−ｉのみがオン状態となり、選択されていないコラムのＰチャネルトランジスタ２２−ｉはオフ状態を維持する。したがって、選択されたコラムでは、トランジスタ２２−ｉ及び２３−ｉを介してビット線ＢＬｉに貫通電流が流れ、電源線ＶＤ２−ｉの電位低下に寄与する。一方、選択されていないコラムでは、電源線ＶＤ２−ｉの電位は変化しない。
【００６２】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６３】
（付記１）ダミーセルと、
データを保持する複数のスタティック型のメモリセルと、
前記メモリセルに供給される電源電位を書き込み動作時と読み出し動作時とで変更し、かつ書き込み動作時に前記メモリセルに供給される電源電位を低下させる電源制御回路とを備え、
書き込み動作時に前記メモリセルに供給される電源電位の制御を、前記ダミーセルを用いて行うことを特徴とする半導体記憶装置。
（付記２）前記ダミーセルは、前記メモリセルよりもデータの書き込みが困難なセルであることを特徴とする付記１記載の半導体記憶装置。
（付記３）半導体記憶装置内の複数のコラムに対し、前記メモリセルに供給される電源電位をコラム単位で独立に制御可能であることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）前記ダミーセルを複数のコラムで共用することを特徴とする付記３記載の半導体記憶装置。
（付記５）前記ダミーセル及び前記電源制御回路を各コラム毎に設けたことを特徴とする付記３記載の半導体記憶装置。
（付記６）前記ダミーセルを複数備えたことを特徴とする付記１〜５の何れか１項に記載の半導体記憶装置。
（付記７）前記メモリセルに第１データを書き込む際、当該第１データを論理反転した第２データを前記ダミーセルに書き込んだ後、選択した前記メモリセル及び前記ダミーセルに前記第１データを書き込むことを特徴とする付記１〜６の何れか１項に記載の半導体記憶装置。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態による半導体記憶装置の構成例を示す図である。
【図２】本実施形態における書き込み動作の電圧波形の一例を示す図である。
【図３】本発明の実施形態による半導体記憶装置の他の構成例を示す図である。
【図４】コラム単位で電源を制御可能な半導体記憶装置の一例を説明するための図である。
【図５】コラム単位で電源を制御可能な半導体記憶装置の他の例を説明するための図である。
【図６】スタティックＲＡＭにおける書き込み動作を説明するための図である。
【図７】書き込み動作時にメモリセルの電源電圧を低くするようにしたスタティックＲＡＭの構成を示す図である。
【符号の説明】
【００６５】
ＭＣ０〜ＭＣｎ  メモリセル
ＤＭＣ  ダミーセル
Ｐ１、Ｐ２、ＰＤ１、ＰＤ２  負荷トランジスタ
Ｎ１，Ｎ２，ＮＤ１，ＮＤ２  駆動用トランジスタ
Ｎ３，Ｎ４，ＮＤ３，ＮＤ４  転送用トランジスタ
１１，１３，１４  Ｎチャネルトランジスタ
１２  Ｐチャネルトランジスタ
１５，１７  インバータ回路
１６，１８  ＮＡＮＤ回路
ＤＰ  制御信号
ＰＳ  制御信号
ＷＤ，ＷＤＸ  ライトデータ
【図１】
2009076164.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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