(57)【要約】【課題】ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体基板５と、半導体基板５の表面上に、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、上側部に切欠き部１８が形成された制御ゲート膜１６が順次積層されたゲート電極膜と、制御ゲート膜１６の切欠き部１８に形成されたスペーサ２３と、ゲート電極膜、スペーサ２３及び半導体基板５の表面を覆うよう形成され、スペーサ２３と被エッチング性の異なる層間絶縁膜２７と、ゲート電極膜に隣接して、層間絶縁膜２７を貫通して形成されたコンタクトプラグ２９とを備える。【選択図】  図１
2009027082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に、ゲート絶縁膜、浮遊ゲート膜、ゲート間絶縁膜、及び、上側部に切欠き部が形成された制御ゲート膜が順次積層されたゲート電極膜と、
前記制御ゲート膜の切欠き部に形成された第１の絶縁膜と、
前記ゲート電極膜、前記第１の絶縁膜、及び前記半導体基板の表面を覆うよう形成され、前記第１の絶縁膜と被エッチング性の異なる第２の絶縁膜と、
前記ゲート電極膜に隣接して、前記第２の絶縁膜を貫通して形成された導電膜と
を具備していることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜は、シリコン窒化膜を含む絶縁膜からなり、前記第２の絶縁膜はシリコン酸化膜からなること特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の幅寸法を有する浮遊ゲート膜と、
前記浮遊ゲート膜上に形成されたゲート間絶縁膜と、
前記第１の幅寸法と同じ幅寸法を有し前記ゲート間絶縁膜上に形成された第１の部分、及び前記第１の幅寸法より狭い第２の幅寸法を有し前記第１の部分上に形成された第２の部分とを備え、前記第１の部分は前記浮遊ゲート膜の側面と面一な第１の側面及び一端部が前記第１の側面の上端部に連続した上面とを備え、前記第２の部分は下端部が前記上面の一端部に対向する他端部に連続した第２の側面を備えた制御ゲート膜と、
前記制御ゲート膜の前記上面上に形成されたシリコン窒化膜と、
前記制御ゲート膜および前記シリコン窒化膜を覆うように前記半導体基板上に形成されたシリコン酸化膜と、
前記シリコン窒化膜に隣接し、前記シリコン酸化膜を貫通して形成されたコンタクトプラグと
を具備していることを特徴とする半導体装置。
【請求項４】
半導体基板の表面に、第１のゲート絶縁膜、第１の多結晶シリコン膜、第２のゲート絶縁膜、第２の多結晶シリコン膜、及び第３のゲート絶縁膜を有するゲート電極膜を形成する工程と、
パターニングされたフォトレジスト膜をマスクとして、ゲート電極膜の異方性エッチングを行って、前記第２の多結晶シリコン膜を膜厚の途中まで除去し、前記半導体基板の表面にほぼ平行な上面を形成する工程と、
前記上面を含むエッチングされた面及びエッチングされずに残された面を被うように第１の絶縁膜を堆積する工程と、
前記上面が露出するまで、前記第１の絶縁膜の異方性エッチングを行う工程と、
前記第３のゲート絶縁膜及び前記第１の絶縁膜をマスクとして、前記上面から前記第２の多結晶シリコン膜、前記第２のゲート絶縁膜、前記第１の多結晶シリコン膜、及び前記第１のゲート絶縁膜の異方性エッチングを行う工程と、
加工された前記ゲート電極膜及び前記半導体基板の表面に第２の絶縁膜を堆積し、次に、第３の絶縁膜を堆積する工程と、
前記第３の絶縁膜及び前記第２の絶縁膜を貫いて、前記半導体基板の表面に達するコンタクトホールを形成し、前記コンタクトホールを導電膜で埋めて、コンタクトプラグを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項５】
前記コンタクトプラグは、前記第１の絶縁膜及び前記第２の絶縁膜の少なくともいずれか一方に対して自己整合的に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュＥＥＰＲＯＭ型の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体不揮発性メモリのうち、一括電気的消去及び書き込み可能なフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）は、利用分野の広がりと相まって、ビットコスト（１ビット当たりの価格）の低減が求められている。
【０００３】
ビットコストの低減に対応するため、メモリセルの微細化等が進められている。微細化に伴い、トランジスタのゲート電極間の距離が短くなっているが、ゲート電極膜に接触させることなく、フォトレジストマスクを使用して、ゲート電極間にコンタクトプラグを形成することが困難となってきている。
【０００４】
そこで、短絡を発生させないコンタクトプラグの形成方法が考えられており、その１つの方法として、コンタクトホールをゲート電極膜に対して自己整合的に形成する、いわゆるＳＡＣ（Self-align Contact）技術を用いた方法がある。例えば、主表面を有するシリコン基板と、主表面上に下から順に積層されたフローティングゲート電極（浮遊ゲート膜）、ＯＮＯ膜（ゲート間絶縁膜）、コントロールゲート電極（制御ゲート膜）並びに幅が狭く形成されたワードライン（シリサイド膜）と、これらの積層体を覆うように、主表面上で横幅、すなわち、膜厚が最も大きくなるように、主表面上に形成されたゲート保護膜（サイドウォール）と、主表面上に形成され、ゲート保護膜に両側が規定されたコンタクトホールを有する層間絶縁膜と、コンタクトホールを充填するコンタクトプラグとを備える半導体装置が開示されている（例えば、特許文献１参照。）。
【０００５】
開示された半導体装置は、比較的厚いサイドウォールをゲート電極膜の側部に、シリコン基板の表面に達するまで有しているので、ゲート電極膜とコンタクトプラグ間の接触を避けることが出来るものの、ゲート電極膜とコンタクトプラグとの距離の短縮には、限界があるという問題がある。そして、コンタクトプラグの下面とシリコン基板の表面との接触面積を確保しようとすると、隣接のゲート電極膜は一定距離だけ離して設ける必要があり、メモリセルの微細化が難しいという問題がある。
【特許文献１】特開２００５−７２１６７号公報（第４、５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の表面上に、ゲート絶縁膜、浮遊ゲート膜、ゲート間絶縁膜、及び、上側部に切欠き部が形成された制御ゲート膜が順次積層されたゲート電極膜と、前記制御ゲート膜の切欠き部に形成された第１の絶縁膜と、前記ゲート電極膜、前記第１の絶縁膜、及び前記半導体基板の表面を覆うよう形成され、前記第１の絶縁膜と被エッチング性の異なる第２の絶縁膜と、前記ゲート電極膜に隣接して、前記第２の絶縁膜を貫通して形成された導電膜とを具備していることを特徴とする。
【０００８】
また、本発明の別態様の半導体装置は、半導体基板と、前記半導体基板の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１の幅寸法を有する浮遊ゲート膜と、前記浮遊ゲート膜上に形成されたゲート間絶縁膜と、前記第１の幅寸法と同じ幅寸法を有し前記ゲート間絶縁膜上に形成された第１の部分、及び前記第１の幅寸法より狭い第２の幅寸法を有し前記第１の部分上に形成された第２の部分とを備え、前記第１の部分は前記浮遊ゲート膜の側面と面一な第１の側面及び一端部が前記第１の側面の上端部に連続した上面とを備え、前記第２の部分は下端部が前記上面の一端部に対向する他端部に連続した第２の側面を備えた制御ゲート膜と、前記制御ゲート膜の前記上面上に形成されたシリコン窒化膜と、前記制御ゲート膜および前記シリコン窒化膜を覆うように前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン窒化膜に隣接し、前記シリコン酸化膜を貫通して形成されたコンタクトプラグとを具備していることを特徴とする。
【０００９】
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、第１のゲート絶縁膜、第１の多結晶シリコン膜、第２のゲート絶縁膜、第２の多結晶シリコン膜、及び第３のゲート絶縁膜を有するゲート電極膜を形成する工程と、パターニングされたフォトレジスト膜をマスクとして、ゲート電極膜の異方性エッチングを行って、前記第２の多結晶シリコン膜を膜厚の途中まで除去し、前記半導体基板の表面にほぼ平行な上面を形成する工程と、前記上面を含むエッチングされた面及びエッチングされずに残された面を被うように第１の絶縁膜を堆積する工程と、前記上面が露出するまで、前記第１の絶縁膜の異方性エッチングを行う工程と、前記第３のゲート絶縁膜及び前記第１の絶縁膜をマスクとして、前記上面から前記第２の多結晶シリコン膜、前記第２のゲート絶縁膜、前記第１の多結晶シリコン膜、及び前記第１のゲート絶縁膜の異方性エッチングを行う工程と、加工された前記ゲート電極膜及び前記半導体基板の表面に第２の絶縁膜を堆積し、次に、第３の絶縁膜を堆積する工程と、前記第３の絶縁膜及び前記第２の絶縁膜を貫いて、前記半導体基板の表面に達するコンタクトホールを形成し、前記コンタクトホールを導電膜で埋めて、コンタクトプラグを形成する工程とを備えていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１２】
本発明の実施例に係る半導体装置及び半導体装置の製造方法について、図１乃至図６を参照しながら説明する。図１は半導体装置の構造を模式的に示す図で、図１（ａ）はゲート電極等の配置関係を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。図２は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は半導体装置の構造を模式的に示す図１（ｂ）に対応する断面図である。
【００１３】
図１に示すように、半導体装置１は、半導体基板５と、半導体基板５の表面上に、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、上側部に切欠き部１８が形成された制御ゲート膜１６が順次積層されたゲート電極膜と、制御ゲート膜１６の切欠き部１８に形成された第１の絶縁膜であるスペーサ２３と、ゲート電極膜、スペーサ２３及び半導体基板５の表面を覆うよう形成され、スペーサ２３と被エッチング性の異なる第２の絶縁膜である層間絶縁膜２７と、ゲート電極膜に隣接して、層間絶縁膜２７を貫通して形成された導電膜であるコンタクトプラグ２９とを備えている。更に、半導体装置１は、ゲート電極膜及びスペーサ２３と層間絶縁膜２７との間にバリア膜２５を備えている。
【００１４】
半導体基板５は、例えば、シリコン基板であって、その表面には、素子形成領域７が形成され、素子形成領域７は素子分離領域８で分離されている。素子形成領域７には、ソースまたはドレインとなる拡散領域９が離間して形成され、対をなす拡散領域９の離間した部分の上部に、例えば、シリコン酸化膜からなるゲート絶縁膜１１を介してゲート電極膜が形成されてトランジスタが構成されている。コンタクトプラグ２９と接続する拡散領域９の表面には、シリサイド等からなるコンタクト層（図示略）が形成されてもよい。なお、図１にはトランジスタ及びトランジスタに近接するコンタクトプラグ２９が代表的に描かれているが、トランジスタに対して、コンタクトプラグ２９と対向する図面の左側に別のコンタクトプラグ等が配置されることはあり得るし、また、コンタクトプラグ２９に対して、トランジスタと対向する図面の右側に別のトランジスタ等が配置されることはあり得る。更に、半導体装置１は、半導体基板５の表面に、トランジスタ及びコンタクトプラグ等を行列状に有することが可能である。
【００１５】
ゲート電極膜は、半導体基板５の表面上に、下から順に、トンネル酸化膜となるゲート絶縁膜１１、多結晶シリコン膜で形成された浮遊ゲート膜１３、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜で形成されたゲート間絶縁膜１５、並びに、多結晶シリコン膜で形成された下部制御ゲート膜１７及びシリサイド膜で形成された上部制御ゲート膜１９からなる制御ゲート膜１６で構成されている。制御ゲート膜１６の上に、シリコン酸化膜２１が形成されている。
【００１６】
下部制御ゲート膜１７の下端側の部分（下部）、すなわち、第１の部分３３は、浮遊ゲート膜１３及びゲート間絶縁膜１５と実質的に同じ横幅（図面左右の素子形成領域７の延在方向の寸法）、すなわち、第１の幅寸法３１を有しているが、上端側の部分（上部）、すなわち、第２の部分３４の一部は、図１（ｂ）に示すように断面がＬ字形の切り欠き１８を有して、ゲート間絶縁膜１５の横幅より狭い横幅、すなわち、第２の幅寸法３２を有している。なお、第１の部分３３の側面が第１の側面３５、第２の部分３４の側面が第２の側面３６に相当する。
【００１７】
下部制御ゲート膜１７の切り欠かれた部分の横幅をなす底部、すなわち、下部制御ゲート膜１７の上面３７の寸法は、下部制御ゲート膜１７の下部横幅の約１０〜３５％である。両側に切り欠き１８があると、下部制御ゲート膜１７の上面３７の合計の横幅は、下部横幅の約２０〜７０％となる。なお、下部制御ゲート膜１７において、第１の側面３５と上面３７との交わる角部が、上面３７の一端部３８、すなわち、第１の側面３５の上端部であり、上面３７と第２の側面３６との交わる角部が、上面３７の他端部３９、すなわち、第２の側面３６の下端部に相当する。
【００１８】
下部制御ゲート膜１７の切り欠かれた部分の高さ方向寸法は、下部制御ゲート膜１７の膜厚が８０〜２００ｎｍ程度の場合、その約１／２から４／５程度である。なお、切り欠き１８（または下部制御ゲート膜１７の上面３７）は、必ずしもゲート電極膜の両側に対をなして配置される必要はなく、また、対をなした切り欠き１８（または上面３７）は、必ずしも同じ大きさである必要はない。切り欠き１８の大きさは、ゲート電極膜の構成等の他、コンタクトプラグ２９の大きさや形状、及び、ゲート電極膜とコンタクトプラグ２９との設計距離等により適宜変更可能である。
【００１９】
上部制御ゲート膜１９及びシリコン酸化膜２１の平面的な形状は、下部制御ゲート膜１７の上部の形状を、半導体基板５の表面に垂直な方向に伸ばしたような形状を有している。つまり、断面形状では、図１（ｂ）に示すように、切り欠き１８のＬ字形が、高さ方向を、上部制御ゲート膜１９及びシリコン酸化膜２１の上面にまで伸ばされて、縦長のＬ字形をなしている。なお、下部制御ゲート膜１７の上部及び上部制御ゲート膜１９からなる部分が第２の部分３４に相当する。
【００２０】
下部制御ゲート膜１７の切り欠き１８の底部、すなわち、上面３７及び側面、上部制御ゲート膜１９及びシリコン酸化膜２１の側面に接して、シリコン窒化膜またはシリコン窒化膜を表面に有する多層膜で形成されたスペーサ２３が、上面をシリコン酸化膜２１の上面にほぼ一致させ、底面を下部制御ゲート膜１７の上面３７の幅にほぼ一致させ、コンタクトプラグ２９と対向する側面を滑らかな曲面で形成されている。
【００２１】
ゲート電極膜の下部制御ゲート膜１７の下部よりゲート絶縁膜１１に至る側面、スペーサ２３、シリコン酸化膜２１の上面、及び半導体基板５の表面を被うように、シリコン窒化膜またはシリコン窒化膜を表面に有する多層膜で形成されたバリア膜２５が形成されている。バリア膜２５は、スペーサ２３の底面の幅、すなわち、切り欠き１８の横幅方向寸法と同等乃至それより小さい膜厚、例えば、２０〜５０ｎｍを有している。なお、バリア膜２５の内側の浮遊ゲート膜１３または下部制御ゲート膜１７の側面は、シリコン酸化膜を有していてもよい。
【００２２】
バリア膜２５で被われたゲート電極膜を埋め込むように、半導体基板５の表面に、シリコン酸化膜からなる層間絶縁膜２７が設けられ、例えば、タングステンまたはタングステンシリサイド等からなるコンタクトプラグ２９が、層間絶縁膜２７及びバリア膜２５を貫通して、下端部で拡散領域９と接続されている。コンタクトプラグ２９は、半導体基板５の表面に垂直方向に形成され、半導体基板５に近付くほど平面的な寸法、すなわち断面積が小さくなる傾斜を有する側面形状をなし、層間絶縁膜２７、バリア膜２５、及び、スペーサ２３、または、層間絶縁膜２７及びバリア膜２５を介して、上部及び下部制御ゲート膜１９、１７、及び浮遊ゲート膜１３の側面とは離間されている。
【００２３】
離間された最短距離Ｌ１をなすコンタクトプラグ２９と下部制御ゲート膜１７との間には、層間絶縁膜２７及びバリア膜２５がある。切り欠き１８がなければ、コンタクトプラグ２９と最も接近するはずの上部制御ゲート膜１９とは、層間絶縁膜２７、バリア膜２５、及び、スペーサ２３を介して、距離Ｌ１より大きい距離だけ離れている。
【００２４】
次に、半導体装置１の製造方法について説明する。なお、材料膜は加工した後、半導体装置１の構成要素となるが、多くの構成要素においては、その名称を材料膜にも同様に用いて説明する。また、図２乃至図５に示す工程断面図は、図１（ｂ）に示す断面図に対応する。
【００２５】
図２（ａ）に示すように、トランジスタ等を形成する素子形成領域にｎ型及びｐ型ウェル、また、素子分離領域等が形成されたシリコンからなる半導体基板５が用意され、トンネル酸化膜となる第１のゲート絶縁膜であるゲート絶縁膜１１が、熱酸化法により、半導体基板５の表面に形成される。次に、ゲート絶縁膜１１の上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、第１の多結晶シリコン膜である浮遊ゲート膜１３が堆積され、その上に、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が積層された膜厚約１５ｎｍの第２のゲート絶縁膜であるゲート間絶縁膜１５が堆積され、その上に、第２の多結晶シリコン膜である下部制御ゲート膜１７が堆積され、その上に、タングステンシリサイドからなる上部制御ゲート膜１９が堆積され、その上に、第３のゲート絶縁膜であるシリコン酸化膜２１が堆積される。なお、ゲート絶縁膜１１からシリコン酸化膜２１までの全膜厚は、例えば、５５０〜６００ｎｍ程度である。
【００２６】
図２（ｂ）に示すように、シリコン酸化膜２１の上に、所定の開口パターンを有するフォトレジスト膜４１が形成される。
【００２７】
図３（ａ）に示すように、フォトレジスト膜４１をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン酸化膜２１、上部制御ゲート膜１９、及び下部制御ゲート膜１７の上部を、半導体基板５の表面に対してほぼ垂直方向にエッチングする。エッチングされて形成された下部制御ゲート膜１７の上面３７は、例えば、下部制御ゲート膜１７の下面から約５０ｎｍだけ上方に位置している。シリコン酸化膜２１、上部制御ゲート膜１９、及び下部制御ゲート膜１７の上部の横幅（図面左右方向寸法）は、例えば、約７０ｎｍである。
【００２８】
図３（ｂ）に示すように、フォトレジスト膜４１を除去した後、下部制御ゲート膜１７の上面３７を含むエッチングにより形成された面及びエッチングされずに残された面等の上に、例えば、ＣＶＤ法により、シリコン窒化膜２３ａを堆積する。シリコン窒化膜２３ａは、スペーサ２３を形成するに必要な膜厚、例えば、５０ｎｍ乃至それ以上を有している。なお、シリコン窒化膜２３ａを堆積する前に、上部制御ゲート膜１９及び下部制御ゲート膜１７の側壁等に酸化膜を形成してもよい。
【００２９】
図４（ａ）に示すように、シリコン窒化膜２３ａを、例えば、ＲＩＥ法により、下部制御ゲート膜１７のエッチングにより形成された上面３７が露出またはほとんど露出するまで異方性エッチングを行い、シリコン酸化膜２１、上部制御ゲート膜１９、及び下部制御ゲート膜１７の上部の側面にスペーサ２３が形成される。スペーサ２３の底部の横幅は、例えば、約５０ｎｍである。
【００３０】
図４（ｂ）に示すように、シリコン酸化膜２１及びスペーサ２３等をマスクとして、例えば、ＲＩＥ法により、下部制御ゲート膜１７の下部、ゲート間絶縁膜１５、浮遊ゲート膜１３、及びゲート絶縁膜１１が、半導体基板５の表面露出まで異方性エッチングされる。下部制御ゲート膜１７の下部、ゲート間絶縁膜１５、浮遊ゲート膜１３、及びゲート絶縁膜１１の横寸法は、約１７０ｎｍとなる。この後、図示を省略したが、トランジスタの拡散領域９等（図１（ｂ）参照）を形成することが可能である。
【００３１】
図５（ａ）に示すように、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、下部制御ゲート膜１７、及びスペーサ２３の側面、シリコン酸化膜２１の上面、並びに、半導体基板５の表面に、例えば、ＣＶＤ法により、膜厚が約３０ｎｍのシリコン窒化膜からなるバリア膜２５が形成される。なお、バリア膜２５の内側の浮遊ゲート膜１３及び下部制御ゲート膜１７の側面等は、シリコン酸化膜を有していてもよいし、バリア膜２５を多層膜構成として、内側にシリコン酸化膜を設け、外側にシリコン窒化膜を形成することは可能である。
【００３２】
図５（ｂ）に示すように、バリア膜２５を被うように、例えば、ＣＶＤ法により、シリコン酸化膜からなる層間絶縁膜２７が形成され、その後、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により表面が平坦化される。次に、表面の所定の位置にパターニングされたフォトレジスト膜（図示略）を形成し、フォトレジスト膜をマスクとして、表面から、例えば、ＲＩＥ法により、層間絶縁膜２７及びバリア膜２５を貫いて、半導体基板５の表面に達するコンタクトホール（図示略）を形成し、次に、例えば、コンタクトホールを導電膜であるタングステンで充填して、図１（ｂ）に示すように、拡散領域９と接続されたコンタクトプラグ２９が形成される。コンタクトプラグ２９の側面は、半導体基板５の表面に垂直な方向から、０度を越えて４度位までの傾斜をなして、半導体基板５に近付くほど断面積が小さくなる傾斜を有する側面形状を有している。コンタクトプラグ２９の側面と上部及び下部制御ゲート膜１９、１７、及び浮遊ゲート膜１３の側面との間には、層間絶縁膜２７と、バリア膜２５及び／またはスペーサ２３とが介在している。この後、周知の配線及び層間絶縁膜等の形成、表面保護膜、及びパッド部の開口等が行われ、半導体装置１が完成する。
【００３３】
上述したように、半導体装置１は、半導体基板５の表面上にゲート絶縁膜１１を介して、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、半導体基板５にほぼ垂直な一側面を形成し、上面にまで及ぶ切り欠き１８を有する制御ゲート膜１６の順に積層されたゲート電極膜と、切り欠き１８を被うように形成されているスペーサ２３と、ゲート電極膜及びスペーサ２３を埋めるように形成されているバリア膜２５と、バリア膜２５を被い、半導体基板５の表面を被うように形成され、スペーサ２３とバリア膜２５とは被エッチング性を含む化学的性質の異なる層間絶縁膜２７と、層間絶縁膜２７とバリア膜２５を貫通し、一端が半導体基板５の表面に接し、切り欠き１８と対向し、層間絶縁膜２７に埋め込まれ、ゲート電極膜と離間したコンタクトプラグ２９とを備えている。
【００３４】
その結果、切り欠き１８がなければ、コンタクトプラグ２９と最も接近する位置となるはずの上部制御ゲート膜（１９に相当）が、最近接の距離ではなくなる。つまり、下側に狭まる傾斜を有するコンタクトプラグ２９がゲート電極膜と最も接近する位置は、半導体基板５側に下げられて、２層からなる制御ゲート膜１６の下部制御ゲート膜１７の切り欠き１８の底面（下部制御ゲート膜１７の上面３７）と下部制御ゲート膜１７の下端側の側面とのなす角部が、最も接近する位置（距離Ｌ１）となる。この距離Ｌ１を所定の距離またはそれ以上とすれば、コンタクトプラグ２９とゲート電極膜との実質的な接触は避けられるので、コンタクトプラグ２９をゲート電極膜側により接近させて配置することが可能となる。すなわち、ゲート電極膜とコンタクトプラグ２９との距離の短縮が可能となるので、コンタクトプラグ２９の下面とシリコン基板５表面の拡散領域９との接触面積を一定だけ確保して、半導体装置１のメモリセルの微細化が可能となる。
【００３５】
また、コンタクトプラグ２９用のコンタクトホールが、ゲート電極膜側により接近して設けられても、半導体装置１では、ゲート電極膜とコンタクトプラグ２９との接触は避けられる構成をなす。図６に示すように、コンタクトホール形成位置にずれが生じ、コンタクトプラグ２９が、バリア膜２５の一部に食い込むように配設される場合、層間絶縁膜２７に比較してエッチング速度が相対的に遅いバリア膜２５は、層間絶縁膜２７よりエッチングされ難い。しかも、バリア膜２５は、異方性エッチングのために、表面に平行な方向には更にエッチングされ難い。そのため、横の広がりを比較的多く有するスペーサ２３に対向するバリア膜２５の側面は、表面に垂直な方向に多くエッチングされる。一方、横の広がりをほとんど持たない（垂直に近い）下部制御ゲート膜１７の下部及びそれより半導体基板５に近い側の側面に対向するバリア膜２５の側面は、エッチング量が少ない。
【００３６】
その結果、下部制御ゲート膜１７の切り欠き１８の底部と下部制御ゲート膜１７の下端側の側面とのなす角部が最も接近する位置（距離Ｌ２）では、実質的な接触のない所定の距離以上を確保することが可能となる。つまり、異方性エッチングされ易い部分は、スペーサ２３及びバリア膜２５により厚く形成され、異方性エッチングされ難い部分は、バリア膜２５により薄く形成されたシリコン窒化膜によって、ゲート電極膜とコンタクトプラグ２９との接触は避けつつ、距離を接近させることが可能となる。
【００３７】
また、半導体装置１では、コンタクトプラグ２９を、ゲート電極膜を被うバリア膜２５の一部に接触させる構造が可能であることを上述したが、コンタクトプラグ２９を、隣接する両側のトランジスタのバリア膜２５の一部に、それぞれ、接触させる構造が可能であることはいうまでもない。すなわち、ＳＡＣ構造として、両側にあるトランジスタ同士の距離をより接近させること、すなわち、半導体装置１の一層の微細化が可能となる。あるいは、両側にあるトランジスタ同士の距離を一定にしておくことによって、コンタクトプラグ２９の断面積を大きく取ることにより、電気的な特性の向上を図ることが可能となる。
【００３８】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００３９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板の表面上に、ゲート絶縁膜、浮遊ゲート膜、ゲート間絶縁膜、及び、上側部に切欠き部が形成された制御ゲート膜が順次積層されたゲート電極膜と、前記制御ゲート膜の切欠き部に形成された第１の絶縁膜と、前記ゲート電極膜、前記第１の絶縁膜、及び前記半導体基板の表面を覆うよう形成され、前記第１の絶縁膜と被エッチング性の異なる第２の絶縁膜と、前記ゲート電極膜に隣接して、前記第２の絶縁膜を貫通して形成された導電膜とを具備している半導体装置。
【００４０】
（付記２）  前記制御ゲート膜の前記ゲート間絶縁膜に接する側は、多結晶シリコンからなる付記１に記載の半導体装置。
【００４１】
（付記３）  前記制御ゲート膜は、前記多結晶シリコンの上部にシリサイドを有する付記２に記載の半導体装置。
【００４２】
（付記４）  前記ゲート電極膜及び前記第１の絶縁膜と前記第２の絶縁膜との間に第３の絶縁膜を有する付記１に記載の半導体装置。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例に係る半導体装置の構造を模式的に示す図で、図１（ａ）はゲート電極等の配置関係を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。
【図２】本発明の実施例に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例に係る半導体装置の図３に続製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例に係る半導体装置の図４に続く製造方法を工程順に模式的に示す構造断面図。
【図６】本発明の実施例に係る半導体装置の構造を模式的に示す図１（ｂ）に対応する断面図。
【符号の説明】
【００４４】
１  半導体装置
５  半導体基板
７  素子形成領域
８  素子分離領域
９  拡散領域
１１  ゲート絶縁膜
１３浮遊ゲート膜
１５  ゲート間絶縁膜
１６  制御ゲート膜
１７  下部制御ゲート膜
１８  切り欠き部
１９  上部制御ゲート膜
２１  シリコン酸化膜
２３  スペーサ
２３ａ  シリコン窒化膜
２５  バリア膜
２７  層間絶縁膜
２９  コンタクトプラグ
３１  第１の幅寸法
３２  第２の幅寸法
３３  第１の部分
３４  第２の部分
３５  第１の側面
３６  第２の側面
３７  上面
３８  一端部
３９  他端部
４１  フォトレジスト膜
Ｌ１、Ｌ２  距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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