(57)【要約】【課題】伝送装置の装置内蔵パス試験を行う試験パターン生成回路を提供。【解決手段】試験パターン生成回路10は、伝送装置20で受信データ102が受信されてこの受信データ102におけるJ1バイトが検出されると、パスフレームカウンタ12が試験対象パスのデータのカウント動作を開始し、試験制御部14がそのJ1バイトの位置およびカウンタ値に応じて試験パターンおよびJ1パルス信号などの試験用データ116、ならびに切替制御信号114を生成するので、試験対象パスの位相を引き継いで、送信データのペイロードの適切な位置に試験パターンを挿入することができ、試験切替時に発生するパス警報および経路切替を抑制して、保守者に対する作業負担を軽減することができる。【選択図】図１
2009010723.tif 000002
【特許請求の範囲】
【請求項１】
同期デジタルハイアラーキ (Synchronous Digital Hierarchy：SDH)方式でフレームを送受信し、データを受信するとその受信データの内容に基づいてSDHフレームの送信データを生成して出力する伝送装置に適用される試験パターン生成回路において、該回路は、
前記伝送装置で受信データが受信されて該受信データにおけるJ1バイトが検出されると、試験対象パスのデータのカウント動作を開始し、その後自走によるカウントを行い、バーチャルコンテナ（Virtual Container：VC）パスのパスオーバヘッド（Path OverHead：POH）位置などの各バイト位置を示すカウンタ値を生成するパスフレームカウンタと、
試験設定情報および前記カウンタ値に応じて、POHを除く前記試験対象パスのペイロードの位置を示すイネーブル信号と、試験パターンのJ1の位置を示す試験用J1パルスと、前記受信データに基づく装置内データおよび該回路からの試験用データのいずれを前記送信データ生成に用いるかを選択する切替制御信号とを生成する試験制御手段と、
前記イネーブル信号に応じて前記試験パターンを生成する試験パターン生成手段とを含むことを特徴とする試験パターン生成回路。
【請求項２】
請求項１に記載の試験パターン生成回路において、前記試験制御部は、前記試験設定情報によって試験開始が設定され、かつ前記パスフレームカウンタがカウントを開始してから、試験制御を開始することを特徴とする試験パターン生成回路。
【請求項３】
請求項１に記載の試験パターン生成回路において、該回路は、内部クロックごとに前記試験用データの各バイト位置について順次処理を施し、
前記試験制御部は、前記パスフレームカウンタのカウント値に基づいて前記送信データのPOH位置およびJ1バイト位置を判定し、伝送路フレームパルスをカウントする伝送路フレームカウンタのカウンタ値に基づいて前記送信データのセクションオーバヘッド（Section OverHead：SOH）位置およびAU（Administrative Unit）ポインタ位置を判定することを特徴とする試験パターン生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置の装置内蔵パス試験を行う試験パターン生成回路に関するものである。
【背景技術】
【０００２】
従来から、同期デジタルハイアラーキ（Synchronous Digital Hierarchy：SDH）方式を扱う伝送装置は、回線開通試験や障害時の原因調査などの試験を行うために、試験パターン挿入によるインサート試験や試験パターン検査によるドロップ／モニタ試験を実行する試験回路を備えるものがある。
【０００３】
SDH方式では、STM-1（Synchronous Transfer Module Level One）フレームが基本フレームとして送受信される。このSTM-1フレームは、９行９列のオーバヘッド部分を先頭に有し、続いて９行261列のペイロードを収容する。このオーバヘッド部分はセクションオーバヘッド（Section OverHead：SOH）とAU（Administrative Unit）ポインタとを含み、ペイロードは、３個のバーチャルコンテナ（Virtual Container：VC）パス、すなわちVC-3パスか、または１個のVCパス、すなわちVC-4パスがバイトインタリーブ多重されて構成される。
【０００４】
STM-1フレームにおいて、AUポインタは、各VCパスの先頭位置、すなわちパスオーバヘッド（Path OverHead：POH）にあるJ1バイトを示す。したがって、各VCパスの位相が伝搬遅延などに起因して異なる場合、各AUポインタは異なるポインタ値を示すことになる。
【０００５】
ところで、従来の伝送装置は、SDHフレームデータを受信すると、たとえば、伝送路フレームカウンタが各装置間の伝送路のフレームパルスをカウントして、そのカウンタ値に応じてポインタ解釈部が受信データからJ1パルスおよび主データを抽出して装置内データを生成し、POH処理部がそのJ1パルスに基づいて装置内データにPOHを挿入し、また、装置内フレームカウンタが装置内フレームパルスをカウントし、このカウント値とJ1パルスとに応じて、ポインタ生成部が装置内ポインタを生成して装置内データに挿入し、当該装置はこのようにして生成されたSDHフレームを送信データとして出力する。
【０００６】
この伝送路フレームカウンタは、たとえば125μs周期のフレームパルスをカウントするもので、SDHフレームのSOH位置、AUポインタ位置およびペイロード位置などの各バイト位置を示すカウンタ値を生成する。
【０００７】
また、ポインタ解釈部は、受信データの各ポインタ値を解釈し、伝送路フレームカウンタ値に応じて受信データからH1およびH2バイトのポインタ値を抽出し、これらのポインタ値に応じて、各VCパスの先頭位置に相当するパルス、すなわちJ1の位置を示すパルス信号を生成する。
【０００８】
POH処理部は、J1パルス信号に基づいて、J1、B3、C2、G1、F2、H4、F3、K3およびN1などのPOHの各バイト位置を検出し、装置内データに対してPOHの抽出および挿入を行う。
【０００９】
また、この伝送装置では、VCパスに対してインサート試験を行うために、試験パターン生成回路を備えて試験パターンを挿入して送信データを生成するものがある。この場合、伝送装置は、切替部によって、ポインタ解釈部および試験パターン生成回路から得られるデータのいずれかを選択して切り替え、POH処理部に供給する。
【００１０】
試験パターン生成回路は、たとえば、試験パス番号および試験パス種別などの試験設定情報を入力して動作するもので、試験制御部および試験パターン生成部を含んで構成され、試験制御部が切替制御信号を生成して切替部を制御する。
【００１１】
また、試験制御部は、伝送路フレームカウンタ値と試験設定情報に応じてイネーブル信号を生成して試験パターン生成部に供給し、試験設定されたパス位置で動作するように制御して試験パターンの連続性を保障する。
【００１２】
さらに、試験制御部は、フレームにおける試験パターンの先頭位置、すなわち試験パターンのJ1の位置が、固定位置、たとえばポインタ値「０」の位置で示される試験用J1パルスを生成する。
【００１３】
試験パターン生成部は、試験制御部からのイネーブル信号に応じて試験パターン生成の実行または停止を行い、生成した試験パターンを切替部に供給する。
【００１４】
また、特許文献１に記載の試験パターン生成回路は、装置内フレームカウンタからの制御信号および装置内クロックに基づいて試験パターンを発生する信号発生回路である。
【特許文献１】特開平10-190606号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように、従来の試験パターン生成回路は、伝送路フレームカウンタのカウンタ値に基づいて試験パターンの挿入位置を検出するので、試験パターン挿入位置は固定位置となり、たとえばポインタ値「０」の位置に固定されて試験パターンが挿入されることになる。
【００１６】
しかしながら、従来の試験パターン生成回路では、受信データが任意の位置にVCパスを配置しているとき、装置内データに基づく送信データ生成から試験用データに基づく送信データ生成への切替が行われると、その送信データのJ1の位置が切替の前後で変化することがある。
【００１７】
たとえば、装置内データにおけるJ1の位置がポインタ値「782」の位置である場合、試験用データに基づく送信データ生成ではJ1の位置がポインタ値「０」であるので、送信データのJ1の位置が切替の前後で変化することになる。
【００１８】
このように、伝送装置で生成される送信データのJ1の位置が試験切替の前後で変化すると、受信側の装置では、各POHバイトの情報を誤認識することになり、VCパスの警報が発生してしまう。また、伝送装置がVCパスの冗長を構成している場合には、VCパス警報が発生することにより、各装置間の経路の切替までもが発生し、いずれの経路の導通試験を実施しているか混乱を招くことがある。
【００１９】
また、試験を実施する場合に試験対象となるVCパスを収容する装置では、試験対象パスの警報を発出しない設定にし、または警報が発生することを事前に連絡し、さらに経路切替を実行しない設定を行う必要が生じるので、保守者に対する作業負担が増加してしまう。
【００２０】
本発明は、このような従来技術の欠点を解消し、伝送装置の装置内蔵パス試験において、試験切替時に発生するパス警報および経路切替を抑制し、保守者に対する作業負担を軽減することができる試験パターン生成回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は上述の課題を解決するために、SDH方式でフレームを送受信し、データを受信するとその受信データの内容に基づいてSDHフレームの送信データを生成して出力する伝送装置に適用される試験パターン生成回路は、この伝送装置で受信データが受信されてこの受信データにおけるJ1バイトが検出されると、試験対象パスのデータのカウント動作を開始し、その後自走によるカウントを行い、VCパスのPOH位置などの各バイト位置を示すカウンタ値を生成するパスフレームカウンタと、試験設定情報およびこのカウンタ値に応じて、POHを除くこの試験対象パスのペイロードの位置を示すイネーブル信号と、試験パターンのJ1の位置を示す試験用J1パルスと、この受信データに基づく装置内データおよびこの回路からの試験用データのいずれをこの送信データ生成に用いるかを選択する切替制御信号とを生成する試験制御手段と、このイネーブル信号に応じてこの試験パターンを生成する試験パターン生成手段とを含むことを特徴とする。
【発明の効果】
【００２２】
本発明の試験パターン生成回路によれば、該当パスのJ1パルスによってパスフレームカウンタのカウンタ動作を開始させ、そのカウンタ値に応じて試験パターン、切替制御信号およびJ1パルス信号を生成するので、試験対象パスの位相を引き継いで、送信データのペイロードの適切な位置に試験パターンを挿入することができる。
【００２３】
したがって、本発明の試験パターン生成回路によれば、試験切替時に発生するパス警報および経路切替を抑制し、保守者に対する作業負担を軽減することができる。
【発明を実施するための最良の形態】
【００２４】
次に添付図面を参照して、本発明による試験パターン生成回路の実施例を詳細に説明する。たとえば、試験パターン生成回路10は、図１に示すように、パスフレームカウンタ12が該当するパスのデータをカウントし、試験制御部14がこのカウンタ12によるカウンタ情報に応じて試験パターン生成部16を制御するものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００２５】
本回路10は、たとえば、同期デジタルハイアラーキ (Synchronous Digital Hierarchy：SDH)方式でフレームを送受信する伝送装置20に適用され、回線開通試験や障害時の原因調査を目的としてインサート試験（試験パターン挿入）を行うものである。
【００２６】
本実施例の伝送装置20は、図１に示すように、試験パターン生成回路10、伝送路フレームカウンタ22、ポインタ解釈部24、切替部26、パスオーバヘッド（Path OverHead：POH）処理部28、装置内フレームカウンタ30およびポインタ生成部32を含んで構成され、外部から受信データ102を受信して入力し、このデータ102に基づく伝送用SDHフレームを送信データ104として出力する。
【００２７】
伝送路フレームカウンタ22は、各伝送装置間のSDHフレーム伝送の基準となるフレームパルス106に応じてカウンタを動作させるもので、たとえば125μs周期のフレームパルス106をカウントするものでよい。このカウンタ22は、伝送路フレームパルス106に応じて、SDHフレームのセクションオーバヘッド（Section OverHead：SOH）位置、AU（Administrative Unit）ポインタ位置およびペイロード位置などの各バイト位置を示すカウンタ値108および110を生成し、それぞれポインタ解釈部24および試験パターン生成回路10に供給する。
【００２８】
ポインタ解釈部24は、外部からの受信データ102を入力し、伝送路フレームカウンタ22からのカウンタ情報108に応じて受信データ102を解釈する。この解釈部24は、本実施例では、受信データ102からH1およびH2バイトなどのポインタ値を抽出し、これらのポインタ値に応じて、各バーチャルコンテナ（Virtual Container：VC）パスの先頭位置に相当するパルス、すなわちJ1の位置を示すJ1パルス信号や、ペイロードにおける主データを含む装置内データ112を生成して切替部26および試験パターン生成回路10に供給する。
【００２９】
切替部26は、試験パターン生成回路10から得られる切替制御信号114に応じて、ポインタ解釈部24からの装置内データ112および試験パターン生成回路10からの試験用データ116のいずれかを選択して切り替え、選択されたデータ118をPOH処理部28に供給する。
【００３０】
POH処理部28は、切替部26を介して得られた装置内データ118、とくにそのデータ118の示すJ1の位置に応じて、J1、B3、C2、G1、F2、H4、F3、K3およびN1などのPOHの各バイト位置を検出し、装置内データに対してPOHの抽出および挿入を行うもので、POH処理を施した装置内データ120をポインタ生成部32に供給する。
【００３１】
装置内フレームカウンタ30は、伝送装置20の動作の基準となる内部クロック、すなわち装置内フレームパルス122に応じてカウンタを動作させるもので、たとえば125μs周期のフレームパルス122をカウントするものでよい。このカウンタ30は、装置内フレームパルス122に応じて、SDHフレームのSOH位置、AUポインタ位置およびペイロード位置などの各バイト位置を示すカウンタ値124を生成し、ポインタ生成部32に供給する。
【００３２】
ポインタ生成部32は、POH処理部28からの装置内データ120が示すJ1の位置および装置内フレームカウンタ30からのカウンタ情報124に応じて、各VCパスの装置内ポインタを生成して装置内データに挿入し、SDHフレームを生成して送信データ104として出力する。
【００３３】
また、本実施例の試験パターン生成回路10において、パスフレームカウンタ12は、試験設定情報126およびポインタ解釈部24からの装置内データ112におけるJ1パルス信号に応じてカウンタを動作させるもので、VCパスのPOH位置、固定スタッフ（Fixed Stuff：FS）位置およびペイロード位置などの各バイト位置を示すカウンタ値128を生成して試験制御部14に供給する。
【００３４】
本実施例のパスフレームカウンタ12は、試験設定情報126により試験設定されているとき、J1パルス信号112を観測して試験対象パスのJ1バイトを受信した場合に、カウンタ動作を開始させる。このカウンタ12は、一度カウンタ動作を開始すると、J1バイトを受信してもカウンタ値をロードせずに、試験設定が解除されるまで自走でカウントを続けるので、本回路10は、試験中に受信データの変動などの影響を受けずに、安定した試験パターンを生成することができる。
【００３５】
パスフレームカウンタ12は、J1の位置でリセットされて対象バスのデータ、すなわちバイトのカウントを開始し、たとえばVC3パスの場合には783バイトのデータがあるので、バイト位置0〜782の783バイトをカウントする。
【００３６】
試験制御部14は、試験パス番号や試験パス種別などの試験設定情報126、伝送路フレームカウンタ22からのカウンタ情報110、およびパスフレームカウンタ12からのカウンタ情報128に応じて、試験制御を行い、パターン生成部16および切替部26を制御するものである。本実施例の制御部14は、試験設定情報126によって試験開始が設定され、かつパスフレームカウンタ12がカウントを開始してから試験制御を開始する。
【００３７】
この試験制御部14は、たとえば、POHを除く試験対象パスのペイロードの位置を示すイネーブル信号130を生成し、試験パターン生成部16に供給して、試験パターンの連続性を保障するため試験設定されたパス位置で動作するように指示する。また、試験制御部14は、POHを含む試験対象パスの位置を示して、ポインタ解釈部22からの装置内データ112および試験パターン生成部16からの試験用データ116のいずれかを選択する切替制御信号114を生成して切替部26に供給する。さらに、試験制御部14は、伝送用フレームにおける試験パターンの先頭位置、すなわち試験パターンのJ1の位置を示す試験用J1パルスを生成して試験用データ116として切替部26に供給する。
【００３８】
本実施例において、試験制御部14は、伝送路フレームカウンタ22からのカウンタ情報110からSOH位置およびAUポインタ位置を検出し、パスフレームカウンタ12からのカウンタ情報128からJ1位置、POH位置およびFS位置を検出して、これらの各バイト位置に基づいて、イネーブル信号130、切替制御信号114およびJ1パルス信号116を生成する。
【００３９】
試験パターン生成部16は、試験制御部14からのイネーブル信号130に応じて試験パターンの生成の実行および停止を行うもので、生成した試験パターンを試験用データ116として切替部26に供給する。
【００４０】
次に、本実施例における試験パターン生成回路10において、試験パターン生成に関する動作例を図２のフローチャートを参照しながら説明する。
【００４１】
本実施例では、まず、本回路10または伝送装置20に設定された試験設定情報126が、パスフレームカウンタ12および試験制御部14に入力し、ここで、本回路10では、試験設定情報126に応じて試験設定の有効・無効が確認される（S202）。
【００４２】
ステップS202において試験設定が無効である場合、ステップS204に進み、パスフレームカウンタ12によるJ1バイトのカウントは停止状態となり、また試験制御部14では、試験パターン生成の停止を指示するイネーブル信号130が試験パターン生成部16に供給されて試験パターン生成が停止状態となり、さらに、切替制御信号114およびJ1パルス信号116の生成は停止状態となり、すなわち切替制御信号114は、ポインタ解釈部22からの装置内データ112を選択するように指示する。
【００４３】
ステップS204の後、本回路10は試験未実施状態となり（S206）、伝送装置20ではポインタ解釈部22からの装置内データ112に基づく送信データ104が生成される。
【００４４】
他方、ステップS202において試験設定が有効である場合、J1バイト112が受信されたか否かが判定され（S208）、たとえば、伝送装置20で受信したデータ102に基づくJ1バイト112がパスフレームカウンタ12にて受信されたかが判定される。ここで、J1バイト112が受信された場合にはステップS210に進み、また受信されない場合にはステップS212に進む。
【００４５】
ステップS210では、パスフレームカウンタ12がカウント中か否かが判定され、すなわち対象パスのデータカウント動作が実行状態か停止状態かが判定される。ここで、パスフレームカウンタ12がカウント停止状態である場合にはステップS214に進み、また実行状態である場合にはステップS216に進む。
【００４６】
また、ステップS212においても、ステップS210と同様にして、パスフレームカウンタ12のカウント動作が実行状態か停止状態かが判定され、ここでは、パスフレームカウンタ12がカウント停止状態である場合には、試験対象パスの位相を引き継いでいないのでステップS204に進んで本回路10は試験未実施状態となり、また実行状態である場合には、試験対象パスの位相を引き継いだと判断してステップS216に進む。
【００４７】
ところで、ステップS214では、パスフレームカウンタ12のカウンタ値がリセットされ、カウント停止状態から実行状態となってカウント動作が開始される。
【００４８】
ステップS214の後、本回路10は試験実施中状態となり（S218）、伝送装置20では試験パターン生成回路10からの試験用データ116に基づく送信データ104が生成される。
【００４９】
また、ステップS216では、試験制御部14によって、伝送路フレームカウンタ22のカウンタ値110に基づいて、SOH位置およびAUポインタ位置が検出され、これらの位置が適切な位置か否かが判定される。ここで、SOH位置およびAUポインタ位置が適切である場合にはステップS220に進み、また適切でない場合にはステップS222に進む。
【００５０】
ステップS220における対象パスのバイト位置は、SOH位置またはAUポインタ位置であるので、試験制御部14では、試験パターン生成部16に試験パターン生成停止を指示し、さらに、切替制御信号114およびJ1パルス信号116の生成は停止状態となる。その後、ステップS218に進み、本回路10は試験実施中状態となる。
【００５１】
また、ステップS222では、パスフレームカウンタ12のカウンタ情報128に基づいてPOH位置が検出され、この位置が適切な位置か否かが判定される。ここで、POH位置が適切でない場合にはステップS224に進み、また適切である場合にはステップS226に進む。
【００５２】
ステップS224において、試験制御部14では、試験パターン生成の実行を指示するイネーブル信号130が試験パターン生成部16に供給されて試験パターン生成が実行状態となり、切替制御信号114の生成は実行状態となって、切替制御信号114は試験パターン生成回路10からの試験用データ116を選択するように指示し、さらに、J1パルス信号116の生成は停止状態となる。その後、ステップS218に進み、本回路10は試験実施中状態となる。
【００５３】
他方、ステップS226では、パスフレームカウンタ12のカウンタ情報128に基づいて試験パターンのJ1の位置が検出され、この位置が適切な位置か否かが判定される。ここで、J1位置が適切である場合にはステップS228に進み、また適切でない場合にはステップS230に進む。
【００５４】
ステップS228において、試験制御部14では、試験パターン生成の停止を指示するイネーブル信号130が試験パターン生成部16に供給されて試験パターン生成が停止状態となり、切替制御信号114およびJ1パルス信号116の生成は実行状態となって、切替制御信号114は試験パターン生成回路10からの試験用データ116を選択するように指示する。その後、ステップS218に進み、本回路10は試験実施中状態となる。
【００５５】
また、ステップS230において、試験制御部14では、試験パターン生成の停止を指示するイネーブル信号130が試験パターン生成部16に供給されて試験パターン生成が停止状態となり、切替制御信号114の生成は実行状態となって、切替制御信号114は試験パターン生成回路10からの試験用データ116を選択するように指示し、さらに、J1パルス信号116の生成は停止状態となる。その後、ステップS218に進み、本回路10は試験実施中状態となる。
【００５６】
本実施例の本回路10は、たとえば内部クロックごとに上記の動作を繰り返し、一動作は、生成されるSDHフレームである試験用データまたは装置内データのSOH部およびペイロード部などの各バイト位置や、POH部およびペイロード部などのVCパスの各バイト位置のいずれかの位置に関する処理を示すので、内部クロックの進行に応じて試験用データまたは装置内データの各バイト位置が順次処理されることになる。
【００５７】
また、本発明の試験パターン生成回路は、いかなる構成のSDHフレームを扱う伝送装置にも適用することができ、たとえば、VC-3パスを収容するSTM-1フレームだけでなく、VC-4、VC-4-4cまたはVC-4-16cを収容するSTM-N（N：4、16など）フレームなどのさまざまなSDHフレームに対して使用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る試験パターン生成回路および該回路が適用される伝送装置の一実施例を示すブロック図である。
【図２】図１に示す実施例の試験パターン生成回路における動作手順を説明するフローチャートである。
【符号の説明】
【００５９】
10  試験パターン生成回路
12  パスフレームカウンタ
14  試験制御部
16  試験パターン生成部
20  伝送装置
22  伝送路フレームカウンタ
24  ポインタ解釈部
26  切替部
28  POH処理部
30  装置内フレームカウンタ
32  ポインタ生成部
【図１】
2009010723.tif 000003
【図２】
2009010723.tif 000004