(57)【要約】【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。【選択図】図１
2009076731.tif 000002
【特許請求の範囲】
【請求項１】
面方位が（１１０）面たる主表面を有する半導体基板と、
前記主表面上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備え、
前記ＮチャネルＭＩＳＦＥＴは、
チャネル幅が４００ｎｍ未満であり、且つチャネル長方向が前記半導体基板の結晶方位＜１００＞となるようにレイアウトされている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ＮチャネルＭＩＳＦＥＴと共にＣＭＩＳ（Complementary Metal-Insulator Semiconductor）を構成するＰチャネルＭＩＳＦＥＴをさらに備え、
前記ＰチャネルＭＩＳＦＥＴもまた、
チャネル長方向が前記半導体基板の結晶方位＜１００＞となるようにレイアウトされている
ことを特徴とする半導体装置。
【請求項３】
面方位が（１１０）面たる主表面を有する半導体基板と、
前記主表面上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備え、
前記ＮチャネルＭＩＳＦＥＴは、
チャネル幅が４００ｎｍ未満であり、且つチャネル長方向が前記半導体基板の結晶方位＜１００＞から４５度ずれるようにレイアウトされている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記ＮチャネルＭＩＳＦＥＴと共にＣＭＩＳ（Complementary Metal-Insulator Semiconductor）を構成するＰチャネルＭＩＳＦＥＴをさらに備え、
前記ＰチャネルＭＩＳＦＥＴもまた、
チャネル長方向が前記半導体基板の結晶方位＜１００＞から４５度ずれるようにレイアウトされている
ことを特徴とする半導体装置。
【請求項５】
面方位が（１１０）面たる主表面を有する半導体基板と、
前記主表面上に形成され、ＮチャネルＭＩＳＦＥＴを有する複数のメモリセルとを備え、
前記複数のメモリセルに含まれる全ての前記ＮチャネルＭＩＳＦＥＴは、
チャネル長方向が前記半導体基板の結晶方位＜１００＞となるように揃えてレイアウトされている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記複数のメモリセルに含まれる前記ＮチャネルＭＩＳＦＥＴの各々は、
ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドが形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項５または請求項６記載の半導体装置であって、
前記複数のメモリセルに含まれる全てのＭＩＳＦＥＴは、
チャネル長方向が前記半導体基板の結晶方位＜１００＞となるように揃えてレイアウトされている
ことを特徴とする半導体装置。
【請求項８】
請求項５から請求項７のいずれか記載の半導体装置であって、
前記メモリセルの周辺回路をさらに備え、
前記周辺回路は、
チャネル長方向が前記半導体基板の結晶方位＜１１０＞となるようにレイアウトされたＮチャネルＭＩＳＦＥＴを含んでいる
ことを特徴とする半導体装置。
【請求項９】
（ａ）面方位が（１１０）面たる主表面を有する半導体基板上に、ＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、
（ｂ）イオン注入により、前記Ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域をアモルファス化する工程と、
（ｃ）前記工程（ｂ）の後に、前記Ｎチャネル型ＭＩＳＦＥＴの前記ソース領域および前記ドレイン領域の上部に、ニッケルまたはニッケル合金のシリサイドを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記工程（ａ）においては、ＰチャネルＭＩＳＦＥＴも並行して形成され、
前記工程（ｂ）に先立って、
（ｄ）前記ＰチャネルＭＩＳＦＥＴを覆うレジストを形成する工程、が行われ、
前記工程（ｂ）のイオン注入は、前記レジストをマスクにして行われる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法であって、
当該半導体装置は、メモリセルを含んでおり、
前記工程（ｂ）は、前記メモリセルを構成するＮチャネルＭＩＳＦＥＴに対してのみ行われる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関するものであり、特に、面方位が（１１０）面たる主表面を有する半導体基板に形成され、ニッケル（Ｎｉ）またはニッケル合金のシリサイドが形成されたソース／ドレイン領域を含むＮチャネルＭＩＳＦＥＴ（Metal-Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置製造の微細化プロセス技術おいて、特に３２ｎｍノード以降のＳｏＣ（System-On-Chip）のデバイスでは、面方位が（１００）面たる主表面を有する従来のＳｉ基板（以下「Ｓｉ（１００）基板」と称す）に代わり、面方位が（１１０）面たる主表面を有するＳｉ基板（以下「Ｓｉ（１１０）基板」と称す）の採用が検討されている。その理由は、Ｓｉ（１１０）基板ではホールの移動度が高くなるため、ＰチャネルＭＩＳＦＥＴ（例えばＰＭＯＳＦＥＴ（Positive Metal-Oxide Semiconductor Field-Effect Transistor））の駆動電流を向上させることが可能になるからである。
【０００３】
その反面、Ｓｉ（１１０）基板では電子の移動度は下がるので、ＮチャネルＭＩＳＦＥＴ（例えばＮＭＯＳＦＥＴ（Negative Metal-Oxide Semiconductor Field-Effect Transistor））の駆動電流が低下することも分かっている。
【０００４】
よってＳｉ（１１０）基板にＣＭＩＳ（Complementary Metal-Insulator Semiconductor）（例えばＣＭＯＳ（Complementary Metal-Oxide Semiconductor））を形成すると、それに使用されるＰチャネルＭＩＳＦＥＴの性能は向上するものの、ＮチャネルＭＩＳＦＥＴの性能は劣化することとなり、ＣＭＩＳ全体としての性能の向上を図ることができない。そのため従来は、Ｓｉ（１１０）基板上にＣＭＩＳを作ることは困難と考えられていた。
【０００５】
しかし近年、Ｓｉ（１１０）基板に引っ張り応力（ストレス）をかけると電子の移動度がＳｉ（１００）基板の場合と同等以上になることが分かってきた。つまりＳｉ（１１０）基板に形成されたＮチャネルＭＩＳＦＥＴのチャネル領域に引っ張り応力を印加すると、上記の駆動電流の低下の問題を解決することができる。この技術により、Ｓｉ（１１０）基板を用いたＮチャネルＭＩＳＦＥＴの性能は向上されつつあり、従来困難とされていたＳｉ（１１０）基板を用いたＣＭＩＳの実用化が検討されている（例えば特許文献１）。
【０００６】
また、Ｓｉ（１１０）基板の主表面上では、結晶方位＜１１０＞と＜１００＞の方向が直交しており、Ｓｉ（１１０）基板に形成したトランジスタはそのチャネルの方向に応じて電気的な特性が異なる。そのためＳｉ（１１０）基板を採用するには、チャネル方向に応じたトランジスタの特性を熟知する必要がある。
【０００７】
このような背景において、ＭＩＳＦＥＴのゲート電極およびソース／ドレイン領域の上部に自己整合的にシリサイドを形成するサリサイド（ＳＡＬＩＣＩＤＥ：Self-Alinged Silicide）プロセスでは、ニッケルシリサイド（ＮｉＳｉ）もしくはニッケル合金シリサイド（添加元素：Ｐｔ，Ｈｆ，Ｅｒ，Ｙｂ，Ｔｉ，Ｃｏ等）が適用されている。ニッケルまたはニッケル合金のシリサイドは、従来のプロセスで採用されていたコバルトシリサイド（ＣｏＳｉ２）に比べ、低温の熱処理で形成可能なためトランジスタの特性を飛躍的に向上させることができる。
【０００８】
またシリサイド形成に先立って、基板をアモルファス化する技術も知られている（例えば特許文献２，３）。
【０００９】
さらに本発明者らにより、シリサイドの形成の前に、ＮＭＯＳＦＥＴのソース／ドレイン領域にフッ素、シリコン、アルゴン等を注入することで、ＮＭＯＳＦＥＴのオフリーク電流を抑制する技術も提案されている（例えば特許文献４）。
【００１０】
【特許文献１】特開２００５−３９１７１号公報
【特許文献２】特開平８−９７４２０号公報
【特許文献３】特開平８−３０６８０２号公報
【特許文献４】特開２００７−１０３６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のように、近年ではＳｉ（１１０）基板を用いたＮチャネルＭＩＳトランジスタの性能が向上されつつある。しかし本発明者らは実験により、結晶方位＜１１０＞と平行な方向をチャネル長方向とするＮチャネルＭＩＳＦＥＴのソース／ドレイン領域上にＮｉシリサイドを形成した場合に異常にオフリーク電流が増大するという現象を見出した。オフリーク電流の増大は、スタンバイ電力の増大および動作信頼性の低下を招き、デバイスの収率を下げる問題となる。
【００１２】
また当該実験においては、このオフリーク電流の異常な増大は、トランジスタのチャネル幅（ゲート幅）が小さい場合に生じることも分かり、半導体装置の微細化の妨げとなることも懸念される。
【００１３】
本発明は以上のような課題を解決するためになされたものであり、Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。チャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向が半導体基板の結晶方位＜１００＞となるようにレイアウトされる。
【発明の効果】
【００１５】
面方位が（１１０）面たる主表面を有する半導体基板に形成された半導体装置においては、チャネル幅が４００ｎｍ未満であり、チャネル長方向が結晶方位＜１１０＞となるＮチャネルＭＩＳＦＥＴにて、ニッケルシリサイドの異常成長に起因するオフリーク電流の増大が発生する。そのようなＮチャネルＭＩＳＦＥＴのチャネル長方向を結晶方位＜１００＞とすることで、その問題を解決できる。
【発明を実施するための最良の形態】
【００１６】
本発明者らの実験より、上記のオフリーク電流の異常増大の問題は、ＭＩＳＦＥＴのチャネル幅（ゲート幅）が４００ｎｍ未満の場合に現れ、特に１５０ｎｍ以下である場合に顕著に現れることも分かった。また同現象は、ＰチャネルＭＩＳＦＥＴや、結晶方位＜１００＞と平行な方向をチャネル長方向とするＮチャネルＭＩＳＦＥＴでは発生しないことも分かった。つまりオフリーク電流の異常増大は、Ｓｉ（１１０）基板に形成され、結晶方位＜１１０＞をチャネル長方向とするＮチャネルＭＩＳＦＥＴ特有の問題である。
【００１７】
発明者らがさらに詳細な解析をした結果、この問題は、熱処理工程（例えばシリサイド形成のためのアニールや、配線工程における熱処理等）の際に、熱的に不安定なＮｉＳｉが結晶方位＜１１０＞に異常に成長するために起こるものであることが明らかになった。異常オフリークが結晶方位＜１１０＞をチャネル長方向とするＭＩＳＦＥＴ特有の問題であるのはこのためだと考えられる。
【００１８】
また当該実験では、オフリーク電流の異常増大が、ソース／ドレイン領域上にシリサイドを形成する前にＳｉ（１１０）基板の主表面をアモルファス化することによって、抑制できることも分かった。
【００１９】
なお以下の実施の形態では、ＭＩＳＦＥＴの例として代表的にＭＯＳＦＥＴについて説明する。但し、本発明の適用はそれに限定されるものではなく、ＭＩＳＦＥＴ全般に広く適用可能である。
【００２０】
＜実施の形態１＞
本発明の実施の形態１に係る半導体装置は、Ｓｉ（１１０）基板に形成され、ソース／ドレイン領域の少なくとも片方の上部にニッケルまたはニッケル合金（添加元素：Ｐｔ，Ｈｆ，Ｅｒ，Ｙｂ，Ｔｉ，Ｃｏ等）のシリサイド（以下「ニッケルシリサイド」と総称する）を形成したＭＯＳＦＥＴを複数備えている。そしてそれらＭＯＳＦＥＴのうちチャネル幅（ゲート幅）が４００ｎｍ未満のものについては、チャネル長方向（ゲート長方向）が結晶方位＜１００＞になるようにレイアウトしたものである。
【００２１】
図１および図２は、本実施の形態の半導体装置の構成を説明するための図である。図１はＳｉ（１１０）基板１０における結晶方位＜１１０＞および＜１００＞の方向を示している。なおＳｉ（１１０）基板１０のウェハには、結晶方位＜１００＞の方向にノッチ１０ａが形成されている。図１においては、結晶方位＜１００＞と平行な方向をチャネル長方向とするＭＯＳＦＥＴ１１（以下「＜１００＞チャネルＭＯＳＦＥＴ」）と、結晶方位＜１１０＞と平行な方向をチャネル長方向とするＭＯＳＦＥＴ１２（以下「＜１１０＞チャネルＭＯＳＦＥＴ」）とが模式的に示されている。
【００２２】
一方、図２（ａ），（ｂ）は、それぞれ＜１００＞チャネルＭＯＳＦＥＴ１１および＜１１０＞チャネルＭＯＳＦＥＴ１２の構造の具体例を示す図である。図２（ａ），（ｂ）から分かるように、＜１００＞チャネルＭＯＳＦＥＴ１１と＜１１０＞チャネルＭＯＳＦＥＴ１２とではチャネル長方向が異なるが、基本的な構造は共通している。即ち、ＭＯＳＦＥＴ１１，１２はそれぞれ分離絶縁膜ＩＳで規定される活性領域に形成されており、共に、Ｓｉ（１１０）基板１０上にゲート絶縁膜ＧＩを介して形成されたゲート電極Ｇと、Ｓｉ（１１０）基板１０の上部においてゲート電極Ｇを挟むように形成されたソース領域Ｓおよびドレイン領域Ｄとを備えている。
【００２３】
説明の便宜のため、なお図１および図２ではＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを区別していないが、ＰＭＯＳＦＥＴではソース領域Ｓおよびドレイン領域ＤはＰ型の不純物領域であり、ＮＭＯＳＦＥＴの場合にはそれらはＮ型の不純物領域である。
【００２４】
またこの例ではゲート電極Ｇの側面に、シリコン酸化膜の第１サイドウォールＳＷ１とシリコン窒化膜の第２サイドウォールＳＷ２とから成る２層構造のサイドウォールが形成されている。ゲート電極Ｇ、ソース領域Ｓおよびドレイン領域Ｄの上部にはそれぞれシリサイドＧｓ，Ｓｓ，Ｄｓが自己整合的に形成されている。これらシリサイドＧｓ，Ｓｓ，Ｄｓは、ニッケルシリサイド（ニッケルまたはニッケル合金のシリサイド）である。
【００２５】
図１で定義したように、図２（ａ）に示す＜１００＞チャネルＭＯＳＦＥＴ１１のチャネル長方向は結晶方位＜１００＞であり、図２（ｂ）に示す＜１１０＞チャネルＭＯＳＦＥＴ１２のチャネル長方向は結晶方位＜１１０＞である。基板上に複数のＭＯＳＦＥＴをレイアウトする際には、互いにチャネル長方向が９０度異なる２種類のものが使用されるのが通常であるが、本実施の形態では、これら＜１００＞チャネルＭＯＳＦＥＴ１１と＜１１０＞チャネルＭＯＳＦＥＴ１２とが採用される。
【００２６】
先に述べたように、本実施の形態では複数のＭＯＳＦＥＴのうち、チャネル幅が４００ｎｍ未満のもののチャネル長方向を結晶方位＜１００＞にする（チャネル幅が４００ｎｍ未満のＭＯＳＦＥＴを、＜１００＞チャネルＭＯＳＦＥＴ１１とする）。オフリーク電流の異常増大は、チャネル幅が４００ｎｍ未満で結晶方位＜１１０＞をチャネル長方向とするＮチャネルＭＩＳＦＥＴ特有の問題であるので、チャネル幅が４００ｎｍ未満のＭＯＳＦＥＴを＜１００＞チャネルＭＯＳＦＥＴ１１にしておけば、その問題の発生を防止することができる。
【００２７】
なおチャネル幅が４００ｎｍ以上のＭＯＳＦＥＴについては、チャネル長方向は限定しない。つまり＜１００＞チャネルＭＯＳＦＥＴ１１を採用しても＜１１０＞チャネルＭＯＳＦＥＴ１２を採用してもよい。そうすることでレイアウトの自由度が過度に狭くなることは抑えられている。
【００２８】
また上記のオフリーク電流の異常増大は、チャネル幅が１５０ｎｍ以下になるとより顕著に現れる。従って、ある程度のオフリーク電流は許容し、レイアウトの自由度を重要視する場合には、チャネル長方向を結晶方位＜１００＞に制限するＭＯＳＦＥＴを、チャネル幅が１５０ｎｍ未満のものだけに絞り込んでもよい。つまりチャネル幅が１５０ｎｍ未満のものは＜１００＞チャネルＭＯＳＦＥＴ１１とし、それ以外のものは＜１００＞チャネルＭＯＳＦＥＴ１１でも、＜１１０＞チャネルＭＯＳＦＥＴ１２でもよいものとしてレイアウトすることができる。それによりレイアウトの自由度が向上するため、本発明に係る半導体装置の高集積化および設計の容易化に寄与できる。
【００２９】
＜実施の形態２＞
一般的に、例えばＳＲＡＭ等のメモリセルでは高い集積度が要求されるため、メモリセルに使用されるＭＯＳＦＥＴとしてはチャネル幅が４００ｎｍ未満（より好ましくは１５０ｎｍ以下）の微細なものが使用される。そこで本実施の形態では、Ｓｉ（１１０）基板１０を用いた半導体装置において、メモリセルに使用されるＭＯＳＦＥＴのチャネル長方向を結晶方位＜１００＞に揃える。つまり各メモリセルは、＜１００＞チャネルＭＯＳＦＥＴ１１によって構成される。一方、メモリセル以外の周辺回路のＭＯＳＦＥＴは、＜１００＞チャネルＭＯＳＦＥＴ１１でも、＜１１０＞チャネルＭＯＳＦＥＴ１２でもよいものとしてレイアウトする。
【００３０】
本実施の形態によれば、Ｓｉ（１１０）基板１０を用いた半導体装置において、メモリセルでのオフリーク電流の異常増大が防止される。上記のように、メモリセルには微細なトランジスタが使用されるため有効である。また周辺回路のＭＯＳＦＥＴでは、チャネル長方向の限定を伴わないため、周辺回路におけるレイアウトの自由度の低下は伴わない。周辺回路ではそれほど微細なＭＯＳＦＥＴが使用されることは少ないため、オフリーク電流の異常増大が生じることは考え難いので問題はない。
【００３１】
＜実施の形態３＞
実施の形態１では、ＭＯＳＦＥＴの導電型を問わず、チャネル幅が４００ｎｍ未満のＭＯＳＦＥＴのチャネル長方向を結晶方位＜１００＞とした。また実施の形態２では、ＭＯＳＦＥＴの導電型を問わず、メモリセルに使用されるＭＯＳＦＥＴのチャネル長方向を結晶方位＜１００＞とした。しかし上記したとおり、本発明者らの実験により、オフリーク電流の異常増大は、ＮＭＩＳＦＥＴ特有の問題であることが分かっている。そこで本実施の形態では、実施の形態１および２において、チャネル長方向を結晶方位＜１００＞に限定するＭＯＳＦＥＴをＮチャネル型のものだけにする。
【００３２】
例えば実施の形態１では、ＰＭＯＳＦＥＴについてはそのチャネル幅が４００ｎｍ未満（あるいは１５０ｎｍ以下）であっても、チャネル長方向は結晶方位＜１００＞でも＜１１０＞でもよいものとする。また実施の形態２では、メモリセルに使用されるものであってもＰＭＯＳＦＥＴについては、チャネル長方向が結晶方位＜１００＞でも＜１１０＞でもよいものとする。このようにＰＭＯＳＦＥＴのチャネル長方向を限定しないことにより、レイアウトの自由度がさらに向上するという効果が得られる。
【００３３】
なお、上記の実施の形態１および２のように、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとのチャネル長方向をそろえた場合、ＣＭＯＳの構造およびレイアウトを比較的簡単にすることができ、半導体装置の設計および形成工程の簡略化に寄与できるという利点がある。
【００３４】
＜実施の形態４＞
基板上に複数のＭＯＳＦＥＴをレイアウトする際には、互いにチャネル長方向が９０度異なる２種類のものが使用されるのが通常である。実施の形態１〜３においては、Ｓｉ（１１０）基板１０に形成するＭＯＳＦＥＴとして、図１および図２に示した＜１００＞チャネルＭＯＳＦＥＴ１１と＜１１０＞チャネルＭＯＳＦＥＴ１２とを採用していた。
【００３５】
本実施の形態においては図３に模式的に示すように、Ｓｉ（１１０）基板１０に形成するＭＯＳＦＥＴとして、チャネル長方向が結晶方位＜１１０＞から４５度ずれたＭＯＳＦＥＴ２１と、当該ＭＯＳＦＥＴ２１に対してチャネル長方向が９０度異なるＭＯＳＦＥＴ２２の２種類を採用する（結果として、ＭＯＳＦＥＴ２２のチャネル長方向も結晶方位＜１１０＞から４５度ずれることとなる）。
【００３６】
本実施の形態によれば、Ｓｉ（１１０）基板１０上にレイアウトされるＭＯＳＦＥＴのチャネル長方向が結晶方位＜１１０＞になることは無いので、ＮＭＯＳＦＥＴにおけるオフリーク電流の異常増大を防止することができる。
【００３７】
また本実施の形態においても、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとのチャネル長方向をそろえた場合、ＣＭＯＳの構造およびレイアウトを比較的簡単にすることができ、半導体装置の設計および形成工程の簡略化に寄与できるという利点がある。
【００３８】
＜実施の形態５＞
本発明者らの実験では、チャネル幅が４００ｎｍ未満（特に１５０ｎｍ以下）のＮＭＯＳＦＥＴにおけるオフリーク電流の異常増大が、ソース／ドレイン領域上のニッケルシリサイドの異常成長に起因していることが分かった。更なる検討の結果、ニッケルシリサイドを形成に先立って当該ソース／ドレイン領域をアモルファス化することにより、ニッケルシリサイドの異常成長が抑制され、リーク電流の異常増大を防止できることが分かった。
【００３９】
図４〜図１０は、本発明の実施の形態５に係る半導体装置の製造方法を示す工程図である。以下、これら各図を用いて本実施の形態の形態に係る半導体装置の製造方法を説明する。
【００４０】
まず図４に示すように、Ｓｉ（１１０）基板１０上に、ゲート絶縁膜ＧＩおよびゲート電極Ｇの積層構造、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２、ソースのＬＤＤ（Lightly Doped Drain）領域、並びにドレインのＬＤＤ領域をそれぞれ含むＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴを、フォトリソグラフィ技術およびエッチング技術、イオン注入技術等を用いて形成する。
【００４１】
なお、ＰＭＯＳＦＥＴのソースのＬＤＤ領域Ｓｐ１およびドレインのＬＤＤ領域Ｄｐ１はＰ型の領域であり、ＮＭＯＳＦＥＴのソースのＬＤＤ領域Ｓｎ１およびドレインのＬＤＤ領域Ｄｎ１はＮ型領域であるように、作り分ける必要がある。よってそれら各々はレジストマスクを用いた選択的なイオン注入によって形成される。
【００４２】
次に、図５に示すように、ＰＭＯＳＦＥＴの形成領域を覆い、ＮＭＯＳＦＥＴの形成領域が開口されたレジストマスク３１を形成し、それをマスクとして所定のドーパントをＳｉ（１１０）基板１０に注入することにより、ＮＭＯＳＦＥＴのソース領域Ｓｎおよびドレイン領域Ｄｎの形成を行う。このときの注入条件としては、例えばドーパントをＡｓ（砒素）イオンとして、５〜２０ｋｅＶの注入エネルギー、１×１０15〜１×１０16ｃｍ-2のドーズ量の条件、また例えばドーパントをＰ（リン）イオンとして、５〜１０ｋｅＶ、１×１０14〜１×１０15ｃｍ-2の条件などが考えられる。
【００４３】
レジストマスク３１を除去した後、図６に示すように、ＮＭＯＳＦＥＴの形成領域を覆い、ＰＭＯＳＦＥＴの形成領域が開口されたレジストマスク３２を形成し、それをマスクとして所定のドーパントをＳｉ（１１０）基板１０に注入することにより、ＰＭＯＳＦＥＴのソース領域Ｓｐおよびドレイン領域Ｄｐの形成を行う。このときの注入条件としては、例えばドーパントをＢ（ボロン）イオンとして、０．５〜２ｋｅＶの注入エネルギー、１×１０15〜１×１０16ｃｍ-2のドーズ量の条件などが考えられる。
【００４４】
そしてレジストマスク３２を除去し、ソース領域Ｓｐ，Ｓｎおよびドレイン領域Ｄｐ，Ｄｎを活性化させるために、スパイクアニール（極短時間の急速加熱処理を指し、９００℃〜１０００℃まで上昇させる）を施す。
【００４５】
なお、上記のＰＭＯＳＦＥＴのソース領域Ｓｐおよびドレイン領域Ｄｐの形成工程と、ＮＭＯＳＦＥＴのソース領域Ｓｎおよびドレイン領域Ｄｎの形成工程とはどちらを先に行ってもよい。
【００４６】
その後再び、ＰＭＯＳＦＥＴの形成領域を覆い、ＮＭＯＳＦＥＴの形成領域が開口されたレジストマスク３３を形成する。そしてそれをマスクとしてＳｉ（１１０）基板１０にイオンを注入することで、ＮＭＯＳＦＥＴのソース領域Ｓｎおよびドレイン領域Ｄｐをアモルファス化する（図７）。
【００４７】
ここで注入するイオンとしては、フッ素イオンおよび／またはシリコンイオンが挙げられる。フッ素イオン及びシリコンイオンいずれの場合も、５ｋｅＶの注入エネルギー、６×１０14〜１×１０15ｃｍ-2程度の条件での注入でよい。またフッ素、シリコンの他にも、Ｃ（炭素）、Ｇｅ（ゲルマニウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）のうち少なくとも一種類を含むイオンを注入することにより行ってもよい。
【００４８】
次に、この後のシリサイド化工程に備え、Ｓｉ（１１０）基板１０やゲート電極Ｇの表面などシリサイド化を行う部分に生じたシリコン酸化膜等を除去するための前洗浄を行う。この洗浄工程では、ＲＣＡ洗浄に加えてフッ酸を用いた洗浄を行えばよい。また、その他にも、前洗浄（ケミカルドライクリーニング）装置とスパッタ装置とが一体化された装置を用いての前洗浄であってもよい。
【００４９】
そして図８の如く、Ｓｉ（１１０）基板１０の表面上に、ニッケル膜（またはニッケル合金膜）３４をスパッタ法等により形成する。なお、ニッケル膜３４の形成膜厚は、例えば８．０〜１２．５ｎｍでよい。
【００５０】
その後、一回目のＲＴＡ（Rapid Thermal Annealing）を行う。この一回目のＲＴＡは、ランプアニール等により２５０℃〜３５０℃、３０〜６０秒、Ｎ2雰囲気の条件下にて行う。それにより、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴそれぞれのゲート電極Ｇ、ソース領域Ｓｐ，Ｓｎおよびドレイン領域Ｄｐ，Ｄｎの表面と、ニッケル膜３４とが反応し、図９のようにシリサイドＧｓ，Ｓｓ，Ｄｓが形成される。但しこの時点では、シリサイドＧｓ，Ｓｓ，Ｄｓの化学量論組成はＮｉ2Ｓｉである。
【００５１】
そして、未反応のニッケル膜３４を除去する（図１０）。除去処理は、硫酸と過酸化水素水との混合液に３０〜６０分、Ｓｉ（１１０）基板１０を浸漬させることにより行うことができる。
【００５２】
最後に二回目のＲＴＡを行う。この二回目のＲＴＡは、ランプアニール等により３５０℃〜４５０℃、３０〜６０秒、Ｎ2雰囲気の条件下にて行い、シリサイドＧｓ，Ｓｓ，Ｄｓにおけるニッケルとシリコンとの反応を促進させる。その結果、シリサイドＧｓ，Ｓｓ，Ｄｓの化学量論組成はＮｉＳｉとなる。
【００５３】
以上により、Ｓｉ（１１０）基板１０にＰＭＯＳＦＥＴと本実施の形態に係るＮＭＯＳＦＥＴとが形成される。
【００５４】
なお、上記の製造方法では、シリサイド化のための熱処理（ＲＴＡ）を２回に分けて行っているが、一回目のＲＴＡを高温（４５０℃程度）で行い、その時点でＮｉＳｉ相のシリサイドＧｓ，Ｓｓ，Ｄｓを形成すれば、２回目のＲＴＡは省略することもできる。
【００５５】
本実施の形態に係る製造方法によれば、Ｓｉ（１１０）基板１０に形成されたＮＭＯＳＦＥＴのソース領域Ｓｎおよびドレイン領域ＤｎにニッケルシリサイドＳｓ，Ｄｓを形成する工程（図８，図９）に先立って、当該ソース領域Ｓｎおよびドレイン領域をアモルファス化する工程（図７）が行われる。それにより、当該ＮＭＯＳＦＥＴのチャネル方向が結晶方位＜１１０＞である場合でも、ニッケルシリサイドＳｓ，Ｄｓの異常成長が抑制される。その結果、ＮＭＯＳＦＥＴにおけるリーク電流の異常増大を防止できることができる。
【００５６】
なお、ＭＯＳＦＥＴのソース／ドレイン領域に対してイオン注入によるアモルファス化処理を行うと、当該ＭＯＳＦＥＴの電気的特性が劣化（例えばソース／ドレイン領域の高抵抗化）する場合がある。従って、本実施の形態におけるソース／ドレイン領域のアモルファス化処理は、全てのＮＭＯＳＦＥＴに対して行う必要は無く、オフリーク電流の以上増大が懸念されるもの、即ち、チャネル幅が４００ｎｍ未満（特に１５０ｎｍ以下）のＮＭＯＳＦＥＴ、もしくはチャネル長方向が結晶方位＜１１０＞のＮＭＯＳＦＥＴに対してのみ、選択的に行ってもよい。その場合には、アモルファス化処理のためのイオン注入工程（図７）において、当該処理を行わないＮＭＯＳＦＥＴ上にもレジストマスク３３を形成しておけばよい。
【００５７】
＜実施の形態６＞
上記のように、メモリセルでは高い集積度が要求されるため、メモリセルに使用されるＭＯＳＦＥＴとしてはチャネル幅が４００ｎｍ未満（より好ましくは１５０ｎｍ以下）の微細なものが使用される。そこで本実施の形態では、Ｓｉ（１１０）基板１０を用いた半導体装置において、メモリセルに使用されるＭＯＳＦＥＴにのみ、実施の形態５を適用する。即ち、メモリセルに使用されるＮＭＯＳＦＥＴのソース／ドレイン領域に対し、シリサイド化工程の前にイオン注入によるアモルファス化処理を行う。一方、メモリセル以外の周辺回路のＭＯＳＦＥＴに対しては、アモルファス化処理を行わない。
【００５８】
本実施の形態によれば、Ｓｉ（１１０）基板１０を用いた半導体装置において、メモリセルでのオフリーク電流の異常増大が防止される。メモリセルには微細なトランジスタが使用されるため有効である。また周辺回路のＭＯＳＦＥＴでは、ソース・ドレイン領域のアモルファス化処理が行われないため、当該処理に起因するＭＯＳＦＥＴの電気的特性の劣化（例えばソース／ドレイン領域の高抵抗化）を防止することができる。周辺回路ではそれほど微細なＭＯＳＦＥＴが使用されることは少ないため、オフリーク電流の異常増大が生じることは考え難いので問題はない。
【００５９】
＜実施の形態７＞
先に述べたように、Ｓｉ（１１０）基板では電子の移動度は下がるので、ＮＭＯＳＦＥＴの駆動電流が低下する傾向にあるが、そのチャネル領域に引っ張り応力を生じさせると電子の移動度が上がり、駆動電流の低下を防止することができる。このようにシリコン基板に応力（ストレス）を適用する技術は「歪みシリコン技術」して知られており、次世代の半導体装置に対応するキャリア移動度および駆動電流をもたらす技術として注目されている。本実施の形態では、本発明に係るＮＭＯＳＦＥＴに適用可能な歪みシリコン技術の例を示す。
【００６０】
その一例を図１１に示す。ＮＭＯＳＦＥＴ上を、図１１の如く、引っ張り応力を発生するライナー膜５０（窒化膜）で覆うことにより、そのチャネル領域に引っ張り応力を加えることができる。ライナー膜５０は、コンタクト形成の際のエッチングストッパとしても利用できる。この手法は最も簡単で低コストなものとして知られており、本発明に対しても容易に適用可能である。
【００６１】
また他の例を図１２に示す。この手法では図１２に示すように、ＮＭＯＳＦＥＴのソース／ドレイン領域がエッチングされ、その領域がＳｉＣ層５１に置き換えられている。Ｃの格子定数はＳｉのそれよりも小さいため、チャネル領域のＳｉ層５３を挟むソース／ドレイン領域にて格子中のＳｉがＣに置き換えられたことで、チャネル領域のＳｉ層５３に引っ張り応力が加わる。
【００６２】
さらに、チャネル領域のＳｉ層５３の下にＳｉＧｅ層５２が埋め込まれている。Ｇｅの格子定数はＳｉのそれよりも大きいため、チャネル領域のＳｉ層５３の下層にて格子中のＳｉがＧｅに置き換えられたことで、当該Ｓｉ層５３に引っ張り応力が加わる。
【００６３】
このように図１２の手法では、ＳｉＣ層５１とＳｉＧｅ層の相乗効果により、チャネル領域のＳｉ層５３に掛かる引っ張り応力をより大きくすることができる。図１１の手法では、半導体装置の高集積化によりトランジスタのソース／ドレイン領域の長さが短くなった場合に、チャネル領域に充分に大きな応力を与えることが難しくなる。しかし図１２の手法ではその場合にもチャネル領域に安定して高い応力を加えることができるため、本発明のように微細化したトランジスタを対象とする技術への適用においても、高い効果が期待できる。
【図面の簡単な説明】
【００６４】
【図１】実施の形態１に係る半導体装置の構成を説明するための図である。
【図２】ＭＯＳＦＥＴの構造の具体例を示す図である。
【図３】実施の形態４に係る半導体装置の構成を説明するための図である。
【図４】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図５】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図６】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図７】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図８】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図９】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図１０】実施の形態５に係る半導体装置の製造方法を示す工程図である。
【図１１】実施の形態７におけるＮＭＯＳＦＥＴの構成を説明するための図である。
【図１２】実施の形態７におけるＮＭＯＳＦＥＴの構成を説明するための図である。
【符号の説明】
【００６５】
Ｇ  ゲート電極、ＧＩ  ゲート絶縁膜、Ｓ  ソース領域、Ｄ  ドレイン領域、Ｇｓ，Ｓｓ，Ｄｓ  シリサイド、ＳＷ１  第１サイドウォール、ＳＷ２  第２サイドウォール、１０  Ｓｉ（１１０）基板、１１  ＜１００＞チャネルＭＯＳＦＥＴ、１２  ＜１１０＞チャネルＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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