(57)【要約】【課題】メモリセルを構成する強誘電体キャパシタのＵタームインプリントやＰタームインプリントによる誤読み出しを回避することができる強誘電体メモリを提供する。【解決手段】メモリセルアレイ３２の各列に２個のセンスアンプ６６−ｋａ、６６−ｋｂと、センスアンプ６６−ｋａの出力データＤｏｕｔｋａ又はセンスアンプ６６−ｋｂの出力データＤｏｕｔｋｂを選択するセレクタ７０−ｋを設け、センスアンプ６６−ｋａの出力データＤｏｕｔｋａとセンスアンプ６６−ｋｂの出力データＤｏｕｔｋｂのうち、正しい方を出力データＤｏｕｔｋとして選択する。【選択図】図４
2009076168.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に接続され、データ読み出し時には、前記ビット線に対して２回のデータ読み出しが行われる１Ｔ／１Ｃ型のメモリセルと、
前記メモリセルからの１回目のデータ読み出し時には第１のリファレンス電圧が与えられ、前記メモリセルからの２回目のデータ読み出し時には第３のリファレンス電圧が与えられる第１のリファレンスビット線と、
前記メモリセルからの１回目のデータ読み出し時には第２のリファレンス電圧が与えられ、前記メモリセルからの２回目のデータ読み出し時には第４のリファレンス電圧が与えられる第２のリファレンスビット線と、
前記ビット線と前記第１のリファレンスビット線との電圧差を増幅する第１のセンスアンプと、
前記ビット線と前記第２のリファレンスビット線との電圧差を増幅する第２のセンスアンプと、
前記メモリセルからの１回目のデータ読み出し時の前記第１のセンスアンプの出力データ及び前記第２のセンスアンプの出力データを記憶する記憶回路と、
前記メモリセルからの２回目のデータ読み出し時の前記第１のセンスアンプの出力データ又は前記第２のセンスアンプの出力データに制御され、前記記憶回路が記憶するデータのうち、前記第１のセンスアンプの出力データ又は前記第２のセンスアンプの出力データを選択する選択回路と、
を有することを特徴とする強誘電体メモリ。
【請求項２】
“０”データが再書き込みされ、前記メモリセルからの１回目のデータ読み出し時に、前記第１のリファレンスビット線に前記第１のリファレンス電圧を与える１Ｔ／１Ｃ型の第１のリファレンスセルと、
“１”データが再書き込みされ、読み出し前に“０”データが書き込まれ、前記メモリセルからの１回目のデータ読み出し時に、前記第２のリファレンスビット線に前記第２のリファレンス電圧を与える１Ｔ／１Ｃ型の第２のリファレンスセルと、
“０”データが再書き込みされ、前記メモリセルからの２回目のデータ読み出し時に、前記第１のリファレンスビット線に前記第２のリファレンス電圧を与える１Ｔ／１Ｃ型の第３のリファレンスセルと、
“１”データが再書き込みされ、読み出し前に“０”データが書き込まれ、前記メモリセルからの２回目のデータ読み出し時に、前記第２のリファレンスビット線に前記第４のリファレンス電圧を与える１Ｔ／１Ｃ型の第４のリファレンスセルと、
を有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記第１のリファレンスセル及び前記第２のリファレンスセルは、電極面積が前記メモリセルよりも大とされ、
前記第３のリファレンスセル及び前記第４のリファレンスセルは、電極面積が前記メモリセルと同一とされていること
を特徴とする請求項２に記載の強誘電体メモリ。
【請求項４】
前記メモリセルからの２回目のデータ読み出し時に、前記第１のセンスアンプの前記ビット線との接続ノードと前記第２のセンスアンプの前記ビット線との接続ノードとをショートするショート回路を有すること
を特徴とする請求項３に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）型のメモリセルを備える強誘電体メモリに関する。より詳細には、１Ｔ／１Ｃ型のメモリセルを備える強誘電体メモリにおけるデータ読み出し方法の改良に関する。
【背景技術】
【０００２】
図２０は従来の強誘電体メモリの一例の一部分の構成を示す回路図である。図２０中、１はデータを記憶させる１Ｔ／１Ｃ型のメモリセル（データセル）がｍ行ｎ列に配列されたメモリセルアレイ（データセルアレイ）である。
【０００３】
メモリセルアレイ１において、ＷＬ１は１行目のワード線、ＷＬｍはｍ行目のワード線であり、２行目〜ｍ−１行目のワード線ＷＬ２〜ＷＬ（ｍ−１）は図示を省略している。ＰＬ１は１行目のプレート線、ＰＬｍはｍ行目のプレート線であり、２行目〜ｍ−１行目のプレート線ＰＬ２〜ＰＬ（ｍ−１）は図示を省略している。ＢＬ１は１列目のビット線、ＢＬ２は２列目のビット線、ＢＬｎはｎ列目のビット線であり、３列目〜ｎ−１列目のビット線ＢＬ３〜ＢＬ（ｎ−１）は図示を省略している。
【０００４】
２−１１は１行１列目のメモリセル、２−１２は１行２列目のメモリセル、２−１ｎは１行ｎ列目のメモリセルであり、３−１１、３−１２、３−１ｎは記憶媒体をなす強誘電体キャパシタ、４−１１、４−１２、４−１ｎはＮＭＯＳトランジスタからなるアクセストランジスタである。１行３列目〜１行（ｎ−１）列目のメモリセル２−１３〜２−１（ｎ−１）は図示を省略している。
【０００５】
２−ｍ１はｍ行１列目のメモリセル、２−ｍ２はｍ行２列目のメモリセル、２−ｍｎはｍ行ｎ列目のメモリセルであり、３−ｍ１、３−ｍ２、３−ｍｎは記憶媒体をなす強誘電体キャパシタ、４−ｍ１、４−ｍ２、４−ｍｎはＮＭＯＳトランジスタからなるアクセストランジスタである。ｍ行３列目〜ｍ行（ｎ−１）列目のメモリセル２−ｍ３〜２−ｍ（ｎ−１）は図示を省略している。また、２行目〜ｍ−１行目のメモリセル２−２２〜２−（ｍ−１）ｎも図示を省略している。
【０００６】
なお、強誘電体キャパシタ３−ｊｋ（但し、ｊ＝１、２、…、ｍ、ｋ＝１、２、…、ｎであり、以下、同様である。）は、第１の電極をプレート線ＰＬｊに接続し、第２の電極をアクセストランジスタ４−ｊｋのドレインに接続し、アクセストランジスタ４−ｊｋは、ゲートをワード線ＷＬｊに接続し、ソースをビット線ＢＬｋに接続している。
【０００７】
５は１Ｔ／１Ｃ型のリファレンスセルがｍ行１列に配列されたリファレンスセルアレイである。リファレンスセルアレイ５において、Ｒｅｆ−ＢＬはリファレンスビット線、６−１は１行目のリファレンスセルであり、７−１は記憶媒体をなす強誘電体キャパシタ、８−１はＮＭＯＳトランジスタからなるアクセストランジスタである。
【０００８】
６−ｍはｍ行目のリファレンスセルであり、７−ｍは記憶媒体をなす強誘電体キャパシタ、８−ｍはＮＭＯＳトランジスタからなるアクセストランジスタである。２行目〜（ｍ−１）行目のリファレンスセル６−２〜６−（ｍ−１）は図示を省略している。
【０００９】
なお、強誘電体キャパシタ７−ｊは、第１の電極をプレート線ＰＬｊに接続し、第２の電極をアクセストランジスタ８−ｊのドレインに接続し、アクセストランジスタ８−ｊは、ゲートをワード線ＷＬｊに接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬに接続している。
【００１０】
本例においては、強誘電体キャパシタ７−１〜７−ｍには“０”データが書き込まれるが、強誘電体キャパシタ７−１〜７−ｍのサイズは、読み出し時に、リファレンスビット線Ｒｅｆ−ＢＬの電位が、ビット線ＢＬ１〜ＢＬｎに“１”データを読み出した場合の電位と“０”データを読み出した場合の中間の電位となる値とされる。
【００１１】
９は読み出し回路であり、１０−１はビット線ＢＬ１に対応して設けられたセンスアンプ、１０−２はビット線ＢＬ２に対応して設けられたセンスアンプ、１０−ｎはビット線ＢＬｎに対応して設けられたセンスアンプであり、ビット線ＢＬ３〜ＢＬ（ｎ−１）に対応して設けられているセンスアンプ１０−３〜１０−（ｎ−１）は図示を省略している。
【００１２】
ＳＡＰＯＷＥＲはラッチ起動信号、１１はラッチ起動信号ＳＡＰＯＷＥＲをセンスアンプ１０−１〜１０−ｎに伝送するラッチ起動信号線、１２はラッチ起動信号ＳＡＰＯＷＥＲを反転して反転ラッチ起動信号／ＳＡＰＯＷＥＲを生成するインバータ、１３は反転ラッ起動信号／ＳＡＰＯＷＥＲをセンスアンプ１０−１〜１０−ｎに伝送する反転ラッチ起動信号線である。
【００１３】
Ｄｏｕｔ１はセンスアンプ１０−１が出力する出力データ、Ｄｏｕｔ２はセンスアンプ１０−２が出力する出力データ、Ｄｏｕｔｎはセンスアンプ１０−ｎが出力する出力データであり、センスアンプ１０−３〜１０−（ｎ−１）が出力する出力データＤｏｕｔ３〜Ｄｏｕｔ（ｎ−１）は図示を省略している。
【００１４】
また、ワード線ＷＬ１〜ＷＬｍを駆動するワード線駆動回路、プレート線ＰＬ１〜ＰＬｍを駆動するプレート線駆動回路、ラッチ起動信号ＳＡＰＯＷＥＲを生成するラッチ起動信号生成回路、再書き込み回路及びビット線リセット回路などは図示を省略している。
【００１５】
図２１は強誘電体キャパシタ３−１１に対する“１”データの書き込みを説明するための図である。（Ａ）はメモリセル２−１１の回路図、（Ｂ）は強誘電体キャパシタ３−１１のヒステリシス特性を示しており、（Ｂ）では、横軸にプレート線ＰＬ１の電位ＶＰＬとビット線ＢＬ１の電位ＶＢＬとの電圧差ＶＰＬ−ＶＢＬを取り、縦軸には強誘電体キャパシタ３−１１の分極量を取っている。
【００１６】
強誘電体キャパシタ３−１１に“１”データを書き込む場合には、ワード線ＷＬ１、プレート線ＰＬ１及びビット線ＢＬ１の電位を接地電圧０Ｖとし、この状態から、ワード線ＷＬ１の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ４−１１をＯＮとし、続いて、ビット線ＢＬ１の電位を電源電圧ＶＤＤに立ち上げ、その後、ビット線ＢＬ１の電位を接地電圧０Ｖに戻す。
【００１７】
このようにすると、強誘電体キャパシタ３−１１には、図２１（Ａ）に矢印Ｐ１で示す方向に分極が発生し、即ち、強誘電体キャパシタ３−１１のヒステリシスカーブ上の残留分極点は、図２１（Ｂ）に示すａ点となり、強誘電体キャパシタ３−１１は“１”データを保持することになる。強誘電体キャパシタ３−１２〜３−ｍｎに“１”データを書き込む場合も同様である。
【００１８】
図２２は強誘電体キャパシタ３−１１に対する“０”データの書き込みを説明するための図である。（Ａ）はメモリセル２−１１の回路図、（Ｂ）は強誘電体キャパシタ３−１１のヒステリシス特性を示しており、（Ｂ）では、横軸にプレート線ＰＬ１の電位ＶＰＬとビット線ＢＬ１の電位ＶＢＬとの電圧差ＶＰＬ−ＶＢＬを取り、縦軸には強誘電体キャパシタ３−１１の分極量を取っている。
【００１９】
強誘電体キャパシタ３−１１に“０”データを書き込む場合には、ワード線ＷＬ１、プレート線ＰＬ１及びビット線ＢＬ１の電位を接地電圧０Ｖとし、この状態から、ワード線ＷＬ１の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ４−１１をＯＮとし、続いて、プレート線ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、その後、プレート線ＰＬ１の電位を接地電圧０Ｖに戻す。
【００２０】
このようにすると、強誘電体キャパシタ３−１１には、図２２（Ａ）に矢印Ｐ０で示す方向に分極が発生し、即ち、強誘電体キャパシタ３−１１のヒステリシスカーブ上の残留分極点は、図２２（Ｂ）に示すｂ点となり、強誘電体キャパシタ３−１１は“０”データを保持することになる。強誘電体キャパシタ３−１２〜３−ｍｎに“０”データを書き込む場合も同様である。
【００２１】
図２３はセンスアンプ１０−１の構成を示す回路図であり、他のセンスアンプ１０−２〜１０−ｎも同様に構成される。センスアンプ１０−１において、１５はビット線ＢＬ１に接続されたアナログスイッチであり、１６はラッチ起動信号ＳＡＰＯＷＥＲによりＯＮ、ＯＦＦが制御されるＰＭＯＳトランジスタ、１７は反転ラッチ起動信号／ＳＡＰＯＷＥＲによりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【００２２】
１８はリファレンスビット線Ｒｅｆ−ＢＬに接続されたアナログスイッチであり、１９はラッチ起動信号ＳＡＰＯＷＥＲによりＯＮ、ＯＦＦが制御されるＰＭＯＳトランジスタ、２０は反転ラッチ起動信号／ＳＡＰＯＷＥＲによりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【００２３】
２１はＣＭＯＳ型のラッチアンプであり、２２は電源電圧ＶＤＤを供給するＶＤＤ電源線、２３は接地電圧ＶＳＳを供給するＶＳＳ電源線、２４、２５は駆動素子をなすＮＭＯＳトランジスタ、２６、２７は負荷素子をなすＰＭＯＳトランジスタ、２８は反転ラッチ起動信号／ＳＡＰＯＷＥＲによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすＰＭＯＳトランジスタ、２９はラッチ起動信号ＳＡＰＯＷＥＲによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすＮＭＯＳトランジスタである。
【００２４】
センスアンプ１０−１においては、ラッチ起動信号ＳＡＰＯＷＥＲの電位＝接地電圧ＶＳＳ、反転ラッチ起動信号／ＳＡＰＯＷＥＲの電位＝電源電圧ＶＤＤのときは、アナログスイッチ１５、１８はＯＮとなる。また、ＰＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ２９はＯＦＦとなり、ラッチアンプ２１は非活性状態となる。
【００２５】
これに対して、ラッチ起動信号ＳＡＰＯＷＥＲの電位＝電源電圧ＶＤＤ、反転ラッチ起動信号／ＳＡＰＯＷＥＲの電位＝接地電圧ＶＳＳのときは、アナログスイッチ１５、１８はＯＦＦとなる。また、ＰＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ２９はＯＮとなり、ラッチアンプ２１は活性状態となる。
【００２６】
図２４は図２０に示す従来の強誘電体メモリのデータ読み出し動作を説明するための波形図であり、１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合を例にしている。
【００２７】
図２４において、（Ａ）はプレート線ＰＬ１の電位変化、（Ｂ）はワード線ＷＬ１の電位変化、（Ｃ）はラッチ起動信号ＳＡＰＯＷＥＲの電位変化、（Ｄ）は強誘電体キャパシタ３−１１に“１”データが書き込まれていた場合のセンスアンプ１０−１のノードＮ１及びノードＮ２の電位変化、（Ｅ）は強誘電体キャパシタ３−１１に“０”データが書き込まれていた場合のセンスアンプ１０−１のノードＮ１及びノードＮ２の電位変化を示している。
【００２８】
１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合には、その前に、プレート線ＰＬ１〜ＰＬｍ、ビット線ＷＬ１〜ＷＬｍ、ビット線ＢＬ１〜ＢＬｎ及びラッチ起動信号ＳＡＰＯＷＥＲの電位を接地電圧ＶＳＳとし、センスアンプ１０−１においては、アナログスイッチ１５、１８をＯＮとすると共に、ラッチアンプ２１を非活性状態とする。センスアンプ１０−２〜１０−ｎにおいても同様である。
【００２９】
そして、１行目のメモリセル２−１１〜２−１ｎからデータを読み出すときは、まず、ワード線ＷＬ１の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ４−１１〜４−１ｎ、８−１をＯＮとし、続いて、プレート線ＰＬ１の電位を電源電圧ＶＤＤに立ち上げる。
【００３０】
このようにすると、強誘電体キャパシタ３−１１〜３−１ｎから電荷がアクセストランジスタ４−１１〜４−１ｎを介してビット線ＢＬ１〜ＢＬｎに出力されると共に、強誘電体キャパシタ７−１から電荷がアクセストランジスタ８−１を介してリファレンスビット線Ｒｅｆ−ＢＬに出力される。
【００３１】
この場合において、例えば、強誘電体キャパシタ３−１１に“１”データが書き込まれていた場合には、強誘電体キャパシタ３−１１で分極反転が起こり、強誘電体キャパシタ３−１１から相対的に多量の電荷がビット線ＢＬ１に出力される。この結果、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬの電位となり、センスアンプ１０−１においては、図２４（Ｄ）に示すように、ノードＮ１の電位＞ノードＮ２の電位となる。
【００３２】
この場合に、ラッチ起動信号ＳＡＰＯＷＥＲの電位を電源電圧ＶＤＤに立ち上げ、アナログスイッチ１５、１８をＯＦＦとすると共に、ラッチアンプ２１を活性化すると、ラッチアンプ２１は、ノードＮ１とノードＮ２との間の電位差を増幅し、図２４（Ｄ）に示すように、ノードＮ１の電位が電源電圧ＶＤＤに立ち上げられると共に、ノードＮ２の電位が接地電圧ＶＳＳに立ち下げられ、電源電圧ＶＤＤからなる出力データＤｏｕｔ１がセンスアンプ１０−１から出力される。
【００３３】
これに対して、強誘電体キャパシタ３−１１に“０”データが書き込まれていた場合には、強誘電体キャパシタ３−１１では分極反転が起こらないので、強誘電体キャパシタ３−１１からは相対的に少量の電荷がビット線ＢＬ１に出力される。この結果、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬの電位となり、センスアンプ１０−１においては、図２４（Ｅ）に示すように、ノードＮ１の電位＜ノードＮ２の電位となる。
【００３４】
この場合に、ラッチ起動信号ＳＡＰＯＷＥＲを電源電圧ＶＤＤに立ち上げ、アナログスイッチ１５、１８をＯＦＦとすると共に、ラッチアンプ２１を活性化すると、ラッチアンプ２１は、ノードＮ１とノードＮ２との間の電位差を増幅し、図２４（Ｅ）に示すように、ノードＮ１の電位が接地電圧ＶＳＳに立ち下げられると共に、ノードＮ２の電位が電源電圧ＶＤＤに立ち上げられ、接地電圧ＶＳＳからなる出力データＤｏｕｔ１がセンスアンプ１０−１から出力される。
【００３５】
なお、メモリセル２−１２〜２−１ｎからのデータの読み出しも、センスアンプ１０−２〜１０−ｎにおいて、センスアンプ１０−１の場合と同様に行われる。１行目以外のメモリセル２−２１〜２−ｍｎからデータを読み出す場合も同様である。
【００３６】
図２５は強誘電体キャパシタ３−１１に同一データを長期間保持させた場合に発生するインプリント現象を説明するための図であり、Ｈ１は強誘電体キャパシタ３−１１の初期時のヒステリシスカーブを示している。ここで、強誘電体キャパシタ３−１１に“０”データを長期間保持させると、（Ａ）に示すように、ヒステリシスカーブＨ１は、左方向に移動し、Ｈ２のようになる。このような現象は、Ｕタームインプリントと呼ばれる。
【００３７】
このように、強誘電体キャパシタ３−１１にＵタームインプリントが起こると、強誘電体キャパシタ３−１１に新たに“１”データを書き込んだ場合、データ読み出し時に強誘電体キャパシタ３−１１がビット線ＢＬ１に出力する電荷量は、ヒステリシスカーブＨ１を有する場合（初期時の場合）に比較して少なくなってしまう。強誘電体キャパシタ３−１２〜３−ｍｎについても同様である。
【００３８】
これに対して、強誘電体キャパシタ３−１１に“１”データを長期間保持させた場合には、（Ｂ）に示すように、ヒステリシスカーブＨ１は、右方向に移動し、Ｈ３のようになる。このような現象は、Ｐタームインプリントと呼ばれる。
【００３９】
このように、強誘電体キャパシタ３−１１にＰタームインプリントが起こると、強誘電体キャパシタ３−１１に新たに“０”データを書き込んだ場合、データ読み出し時に強誘電体キャパシタ３−１１がビット線ＢＬ１に出力する電荷量は、ヒステリシスカーブＨ１を有する場合（初期時の場合）に比較して多くなる。強誘電体キャパシタ３−１２〜３−ｍｎについても同様である。
【００４０】
なお、強誘電体キャパシタ７−１〜７−ｍについても、ヒステリシスカーブの形状は、図２５に示す強誘電体キャパシタ３−１１が有するヒステリシスカーブの形状とは異なるが、同一データを長期間保持させた場合には、強誘電体キャパシタ３−１１の場合と同様にＵタームインプリント又はＰタームインプリント現象が発生する。
【００４１】
即ち、データ読み出し毎に強誘電体キャパシタ７−１〜７−ｍに“０”データを再書き込みするように構成する場合には、強誘電体キャパシタ７−１〜７−ｍはＵタームインプリントされる。これに対して、データ読み出し毎に強誘電体キャパシタ７−１〜７−ｍに“１”データを再書き込みし、データ読み出し前には“０”データを書き込むように構成する場合には、強誘電体キャパシタ７−１〜７−ｍはＰタームインプリントされる。
【００４２】
図２６はセンスアンプ１０−１のリードマージンを説明するための図である。横軸は、強誘電体キャパシタ３−１１がＵタームインプリント又はＰタームインプリントされている期間（ｔ）を示し、縦軸は、メモリセル２−１１からのデータ読み出し時のビット線ＢＬ１の電位及びリファレンスビット線Ｒｅｆ−ＢＬの電位を示している。
【００４３】
図２６中、直線Ｌ１は、Ｕタームインプリントされている強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合における強誘電体キャパシタ３−１１のＵタームインプリント期間とビット線ＢＬ１の電位との関係を示している。
【００４４】
即ち、Ｕタームインプリントされている強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、初期時に、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−１よりも低くなる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。
【００４５】
また、直線Ｌ２は、Ｕタームインプリントされている強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合における強誘電体キャパシタ３−１１のＵタームインプリント期間とビット線ＢＬ１の電位との関係を示している。
【００４６】
即ち、Ｕタームインプリントされている強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも低くなる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。初期時から保持している“０”データを読み出す場合も同様である。
【００４７】
また、直線Ｌ３は、Ｐタームインプリントされている強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合における強誘電体キャパシタ３−１１のＰタームインプリント期間とビット線ＢＬ１の電位との関係を示している。
【００４８】
即ち、Ｐタームインプリントされている強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、初期時に、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−１よりも高くなる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。初期時から保持している“１”データを読み出す場合も同様である。
【００４９】
また、直線Ｌ４は、Ｐタームインプリントされている強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合における強誘電体キャパシタ３−１１のＰタームインプリント期間とビット線ＢＬ１の電位との関係を示している。
【００５０】
即ち、Ｐタームインプリントされている強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも高くなる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。以上のことは、強誘電体キャパシタ３−１２〜３−ｍｎについても同様である。
【００５１】
また、直線Ｌ５は、データ読み出し毎に強誘電体キャパシタ７−１に“０”データを再書き込みするように構成した場合における強誘電体キャパシタ７−１のＵタームインプリント期間とデータ読み出し時のリファレンスビット線Ｒｅｆ−ＢＬの電位との関係を示している。
【００５２】
即ち、データ読み出し毎に強誘電体キャパシタ７−１に“０”データを再書き込みするように構成した場合において、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬの電位は、初期時に“０”データを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬの電位ＶＲｅｆ−０よりも低くなる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。強誘電体キャパシタ７−２〜７−ｍについても同様である。
【００５３】
また、直線Ｌ６は、データ読み出し毎に強誘電体キャパシタ７−１に“１”データを再書き込みし、データ読み出し前には“０”データを書き込むように構成した場合における、強誘電体キャパシタ７−１のＰタームインプリント期間とデータ読み出し時のリファレンスビット線Ｒｅｆ−ＢＬの電位との関係を示している。
【００５４】
即ち、データ読み出し毎に強誘電体キャパシタ７−１に“１”データを再書き込みし、データ読み出し前には“０”データを書き込むように構成した場合において、この“０”データを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬの電位は、初期時に、同様にして“０”データを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬの電位ＶＲｅｆ−０よりも高くなる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。強誘電体キャパシタ７−２〜７−ｍについても同様である。
【特許文献１】特開２００２−１３３８５７号公報
【非特許文献１】http://edevice.fujitsu.com/fj/CATALOG/AD05/05-00023/index_j.html
【非特許文献２】S.Kawashima,et.al.,IEEE J-SC,Vol.37,No.5,p592,(May 2002)
【発明の開示】
【発明が解決しようとする課題】
【００５５】
ここで、例えば、データ読み出し毎に強誘電体キャパシタ７−１に“０”データを再書き込みするように構成し、強誘電体キャパシタ３−１１に“１”データを長期間保持させた場合には、強誘電体キャパシタ７−１はＵタームインプリントされ（直線Ｌ５）、強誘電体キャパシタ３−１１はＰタームインプリントされる（直線Ｌ３、Ｌ４）。
【００５６】
このため、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出す場合のセンスアンプ１０−１のリードマージンは、図２６に矢印Ｍ１で示すように小さくなってしまう。したがって、強誘電体キャパシタ７−１のＵタームインプリントが進み、強誘電体キャパシタ３−１１のＰタームインプリントが進むと、出力データＤｏｕｔ１として“０”データを出力させるべき場合に、“１”データが出力されるという誤動作が発生してしまうという問題点がある。
【００５７】
また、例えば、データ読み出し毎に強誘電体キャパシタ７−１に“１”データを再書き込みし、データ読み出し前には“０”データを書き込むように構成し、強誘電体キャパシタ３−１１に“０”データを長期間保持させた場合には、強誘電体キャパシタ７−１はＰタームインプリントされ（直線Ｌ６）、強誘電体キャパシタ３−１１はＵタームインプリントされる（直線Ｌ１、Ｌ２）。
【００５８】
このため、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出す場合のセンスアンプ１０−１のリードマージンは、図２６に矢印Ｍ２で示すように小さくなってしまう。したがって、強誘電体キャパシタ７−１のＰタームインプリントが進み、強誘電体キャパシタ３−１１のＵタームインプリントが進むと、出力データＤｏｕｔ１として“１”データを出力させるべき場合に、“０”データが出力されるという誤動作が発生してしまうという問題点がある。
【００５９】
本発明は、かかる点に鑑み、メモリセルを構成する強誘電体キャパシタのＵタームインプリントやＰタームインプリントによる誤読み出しを回避することができるようにした強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００６０】
本出願で開示する強誘電体メモリは、メモリセルと、第１のリファレンスビット線と、第２のリファレンスビット線と、第１のセンスアンプと、第２のセンスアンプと、記憶回路と、選択回路とを備えている。
【００６１】
前記メモリセルは、ビット線に接続され、データ読み出し時には、前記ビット線に対して２回のデータ読み出しが行われる１Ｔ／１Ｃ型のメモリセルである。
【００６２】
前記第１のリファレンスビット線は、前記メモリセルからの１回目のデータ読み出し時には第１のリファレンス電圧が与えられ、前記メモリセルからの２回目のデータ読み出し時には第３のリファレンス電圧が与えられるものである。
【００６３】
前記第２のリファレンスビット線は、前記メモリセルからの１回目のデータ読み出し時には第２のリファレンス電圧が与えられ、前記メモリセルからの２回目のデータ読み出し時には第４のリファレンス電圧が与えられるものである。
【００６４】
前記第１のセンスアンプは、前記ビット線と前記第１のリファレンスビット線との電圧差を増幅するものである。前記第２のセンスアンプは、前記ビット線と前記第２のリファレンスビット線との電圧差を増幅するものである。
【００６５】
前記記憶回路は、前記メモリセルからの１回目のデータ読み出し時の前記第１のセンスアンプの出力データ及び前記第２のセンスアンプの出力データを記憶するものである。
【００６６】
前記選択回路は、前記メモリセルからの２回目のデータ読み出し時の前記第１のセンスアンプの出力データ又は前記第２のセンスアンプの出力データに制御され、前記記憶回路が記憶するデータのうち、前記第１のセンスアンプの出力データ又は前記第２のセンスアンプの出力データを選択するものである。
【発明の効果】
【００６７】
開示の強誘電体メモリによれば、前記メモリセルからの１回目のデータ読み出し時には、前記ビット線の電圧と前記第１のリファレンス電圧との電圧差が前記第１のセンスアンプで増幅されると共に、前記ビット線の電圧と前記第２のリファレンス電圧との電圧差が前記第２のセンスアンプで増幅され、前記第１のセンスアンプの出力データ及び前記第２のセンスアンプの出力データが記憶回路に記憶される。
【００６８】
そして、前記メモリセルからの２回目のデータ読み出し時には、前記ビット線の電圧と前記第３のリファレンス電圧との電圧差が前記第１のセンスアンプで増幅されると共に、前記ビット線の電圧と前記第４のリファレンス電圧との電圧差が前記第２のセンスアンプで増幅され、選択回路は、前記メモリセルからの２回目のデータ読み出し時の前記第１のセンスアンプの出力データ又は前記第２のセンスアンプの出力データに制御され、前記記憶回路が記憶するデータのうち、前記第１のセンスアンプの出力データ又は前記第２のセンスアンプの出力データが選択される。
【００６９】
したがって、前記第１〜第４のリファレンス電圧を、前記メモリセルが同一データを長期間保持することによりＵタームインプリント又はＰタームインプリントされることを考慮したものとすることにより、前記メモリセルを構成する強誘電体キャパシタのＵタームインプリントやＰタームインプリントによる誤読み出しを回避することができる。
【発明を実施するための最良の形態】
【００７０】
図１は本発明の一実施形態の一部分の構成を示す回路図である。図１中、３２はメモリセルアレイ（データセルアレイ）、３３−１、３３−２はリファレンスセルアレイ、３４はメモリセルアレイ３２に対応して設けられた再書き込み回路、３５−１はリファレンスセルアレイ３３−１に対応して設けられた再書き込み回路、３５−２はリファレンスセルアレイ３３−２に対応して設けられた再書き込み回路である。
【００７１】
３６は読み出し回路であり、３７はセンスアンプ部、３８はセレクタ部、３９−１、３９−２、３９−ｎは出力データＤｏｕｔ１、Ｄｏｕｔ２、Ｄｏｕｔｎが出力されるデータ出力ノードである。出力データＤｏｕｔ３〜Ｄｏｕｔ（ｎ−１）が出力されるデータ出力ノード３９−３〜３９−（ｎ−１）は図示を省略している。
【００７２】
ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２は読み出し回路３６を制御するラッチ起動信号であり、ラッチ起動信号ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２を生成するラッチ起動信号生成回路は図示を省略している。４０は読み出し制御回路である。
【００７３】
図２はメモリセルアレイ３２及び再書き込み回路３４の構成を示す回路図である。メモリセルアレイ３２は、データを記憶させる１Ｔ／１Ｃ型のメモリセルをｍ行ｎ列に配列した部分であり、図２０に示す従来の強誘電体メモリが備えるメモリセルアレイ１と同様の構成を有するものである。ワード線ＷＬ１〜ＷＬｍを駆動するワード線駆動回路、プレート線ＰＬ１〜ＰＬｍを駆動するプレート線駆動回路及びビット線ＢＬ１〜ＢＬｎをリセットするビット線リセット回路は、図示を省略している。
【００７４】
再書き込み回路３４において、４２−１、４２−２、４２−ｎはデータ入力ノード、４３−１、４３−２、４３−ｎは再書き込み用のＮＭＯＳトランジスタ、４４は再書き込み信号ＲｅＷｒｉｔｅを伝送する再書き込み信号線である。再書き込み信号ＲｅＷｒｉｔｅを生成する再書き込み信号生成回路は、図示を省略している。
【００７５】
データ入力ノード４２−１は、データ出力ノード３９−１に接続されている。ＮＭＯＳトランジスタ４３−１は、ドレインをデータ入力ノード４２−１に接続し、ゲートを再書き込み信号線４４に接続し、ソースをビット線ＢＬ１に接続している。データ入力ノード４２−２は、データ出力ノード３９−２に接続されている。ＮＭＯＳトランジスタ４３−２は、ドレインをデータ入力ノード４２−２に接続し、ゲートを再書き込み信号線４４に接続し、ソースをビット線ＢＬ２に接続している。
【００７６】
データ入力ノード４２−ｎは、データ出力ノード３９−ｎに接続されている。ＮＭＯＳトランジスタ４３−ｎは、ドレインをデータ入力ノード４２−ｎに接続し、ゲートを再書き込み信号線４４に接続し、ソースをビット線ＢＬｎに接続している。データ出力ノード３９−３〜３９−（ｎ−１）に対応して設けられているデータ出力ノード４２−３〜４２−（ｎ−１）及びビット線ＢＬ３〜ＢＬ（ｎ−１）に対応して設けられているＮＭＯＳトランジスタ４３−３〜４３−（ｎ−１）は、図示を省略している。
【００７７】
このように構成された再書き込み回路３４においては、再書き込み信号ＲｅＷｒｉｔｅの電位＝接地電圧ＶＳＳのときは、ＮＭＯＳトランジスタ４３−１〜４３−ｎはＯＦＦとなり、データ入力ノード４２−１〜４２−ｎとビット線ＢＬ１〜ＢＬｎとは電気的に遮断される。
【００７８】
これに対して、再書き込み信号ＲｅＷｒｉｔｅの電位＝電源電圧ＶＤＤのときは、ＮＭＯＳトランジスタ４３−１〜４３−ｎはＯＮとなり、データ出力ノード３９−１〜３９−ｎは、データ入力ノード４２−１〜４２−ｎ及びＮＭＯＳトランジスタ４３−１〜４３−ｎを介してビット線ＢＬ１〜ＢＬｎに電気的に接続され、セレクタ部３８から出力される出力データＤｏｕｔ１〜Ｄｏｕｔｎがビット線ＢＬ１〜ＢＬｎに与えられる。
【００７９】
図３はリファレンスセルアレイ３３−１、３３−２及び再書き込み回路３５−１、３５−２の構成を示す回路図である。リファレンスセルアレイ３３−１、３３−２は、ともにリファレンスセルをｍ行２列に配列した部分である。
【００８０】
リファレンスセルアレイ３３−１において、Ｒｅｆ−ＷＬ１１は１行目のリファレンスワード線、Ｒｅｆ−ＷＬｍ１はｍ行目のリファレンスワード線であり、２行目〜ｍ−１行目のリファレンスワード線Ｒｅｆ−ＷＬ２１〜Ｒｅｆ−ＷＬ（ｍ−１）１は図示を省略している。リファレンスワード線Ｒｅｆ−ＷＬ１１〜Ｒｅｆ−ＷＬｍ１を駆動するリファレンスワード線駆動回路も図示を省略している。
【００８１】
Ｒｅｆ−ＰＬ１は１行目のリファレンスプレート線、Ｒｅｆ−ＰＬｍはｍ行目のリファレンスプレート線であり、２行目〜ｍ−１行目のリファレンスプレート線Ｒｅｆ−ＰＬ２〜Ｒｅｆ−ＰＬ（ｍ−１）は図示を省略している。リファレンスプレート線Ｒｅｆ−ＰＬ１〜Ｒｅｆ−ＰＬｍを駆動するリファレンスプレート線駆動回路も図示を省略している。Ｒｅｆ−ＢＬ１ａは１列目のリファレンスビット線、Ｒｅｆ−ＢＬ１ｂは２列目のリファレンスビット線である。
【００８２】
４７−１ａは１行１列目のリファレンスセル、４７−１ｂは１行２列目のリファレンスセルであり、４８−１ａ、４８−１ｂは強誘電体キャパシタ、４９−１ａ、４９−１ｂはＮＭＯＳトランジスタからなるアクセストランジスタである。
【００８３】
４７−ｍａはｍ行１列目のリファレンスセル、４７−ｍｂはｍ行２列目のリファレンスセルであり、４８−ｍａ、４８−ｍｂは強誘電体キャパシタ、４９−ｍａ、４９−ｍｂはＮＭＯＳトランジスタからなるアクセストランジスタである。２行目〜（ｍ−１）行目のリファレンスセル４７−２ａ、４７−２ｂ〜４７−（ｍ−１）ａ、４７−（ｍ−１）ｂは図示を省略している。
【００８４】
なお、強誘電体キャパシタ４８−ｊａは、第１の電極をリファレンスプレート線Ｒｅｆ−ＰＬｊに接続し、第２の電極をＮＭＯＳトランジスタ４９−ｊａのドレインに接続している。ＮＭＯＳトランジスタ４９−ｊａは、ゲートをリファレンスワード線Ｒｅｆ−ＷＬｊ１に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ１ａに接続している。
【００８５】
また、強誘電体キャパシタ４８−ｊｂは、第１の電極をリファレンスプレート線Ｒｅｆ−ＰＬｊに接続し、第２の電極をＮＭＯＳトランジスタ４９−ｊｂのドレインに接続している。ＮＭＯＳトランジスタ４９−ｊｂは、ゲートをリファレンスワード線Ｒｅｆ−ＷＬｊ１に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ１ｂに接続している。
【００８６】
リファレンスセルアレイ３３−２において、Ｒｅｆ−ＷＬ１２は１行目のリファレンスワード線、Ｒｅｆ−ＷＬｍ２はｍ行目のリファレンスワード線であり、２行目〜ｍ−１行目のリファレンスワード線Ｒｅｆ−ＷＬ２２〜Ｒｅｆ−ＷＬ（ｍ−１）２は図示を省略している。リファレンスワード線Ｒｅｆ−ＷＬ１２〜Ｒｅｆ−ＷＬｍ２を駆動するリファレンスワード線駆動回路も図示を省略している。Ｒｅｆ−ＢＬ２ａは１列目のリファレンスビット線、Ｒｅｆ−ＢＬ２ｂは２列目のリファレンスビット線である。
【００８７】
５０−１ａは１行１列目のリファレンスセル、５０−１ｂは１行２列目のリファレンスセルであり、５１−１ａ、５１−１ｂは強誘電体キャパシタ、５２−１ａ、５２−１ｂはＮＭＯＳトランジスタからなるアクセストランジスタである。
【００８８】
５０−ｍａはｍ行１列目のリファレンスセル、５０−ｍｂはｍ行２列目のリファレンスセルであり、５１−ｍａ、５１−ｍｂは強誘電体キャパシタ、５２−ｍａ、５２−ｍｂはＮＭＯＳトランジスタからなるアクセストランジスタである。２行目〜（ｍ−１）行目のリファレンスセル５０−２ａ、５０−２ｂ〜５０−（ｍ−１）ａ、５０−（ｍ−１）ｂは図示を省略している。
【００８９】
なお、強誘電体キャパシタ５１−ｊａは、第１の電極をリファレンスプレート線Ｒｅｆ−ＰＬｊに接続し、第２の電極をＮＭＯＳトランジスタ５２−ｊａのドレインに接続している。ＮＭＯＳトランジスタ５２−ｊａは、ゲートをリファレンスワード線Ｒｅｆ−ＷＬｊ２に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ２ａに接続している。
【００９０】
強誘電体キャパシタ５１−ｊｂは、第１の電極をリファレンスプレート線Ｒｅｆ−ＰＬｊに接続し、第２の電極をＮＭＯＳトランジスタ５２−ｊｂのドレインに接続している。ＮＭＯＳトランジスタ５２−ｊｂは、ゲートをリファレンスワード線Ｒｅｆ−ＷＬｊ２に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ２ｂに接続している。
【００９１】
本発明の一実施形態においては、強誘電体キャパシタ４８−１ａ〜４８−ｍａ、５１−１ａ〜５１−ｍａには、まず、“０”データが書き込まれ、その後、読み出しが行われる毎に“０”データが再書き込みされる。この結果、長期間が経過すると、強誘電体キャパシタ４８−１ａ〜４８−ｍａ、５１−１ａ〜５１−ｍａはＵタームインプリントされることになる。
【００９２】
また、強誘電体キャパシタ４８−１ｂ〜４８−ｍｂ、５１−１ｂ〜５１−ｍｂには、まず、“１”データが書き込まれ、その後、読み出しが行われる毎に“１”データが再書き込みされ、読み出し前には“０”データが書き込まれる。この結果、長期間が経過すると、強誘電体キャパシタ４８−１ｂ〜４８−ｍｂ、５１−１ｂ〜５１−ｍｂはＰタームインプリントされることになる。
【００９３】
また、強誘電体キャパシタ４８−１ａ〜４８−ｍａ、４８−１ｂ〜４８−ｍｂは、その電極面積を、例えば、強誘電体キャパシタ３−１１〜３−ｍｎの１.５倍として容量値を大きくし、初期時のデータ読み出し時に、リファレンスビット線Ｒｅｆ−ＢＬ１ａの電位が、ビット線ＢＬ１〜ＢＬｎに“１”データを読み出した場合のビット線ＢＬ１〜ＢＬｎの電位と“０”データを読み出した場合のビット線ＢＬ１〜ＢＬｎの電位との中間の電位となるようにされる。
【００９４】
また、強誘電体キャパシタ５１−１ａ〜５１−ｍａ、５１−１ｂ〜５１−ｍｂは、その電極面積を強誘電体キャパシタ３−１１〜３−ｍｎと同一とされ、その容量値を強誘電体キャパシタ３−１１〜３−ｍｎと同一とされている。
【００９５】
また、リファレンスビット線Ｒｅｆ−ＢＬ１ａ、Ｒｅｆ−ＢＬ２ａは、リファレンスビット線Ｒｅｆ−ＢＬａに接続され、リファレンスビット線Ｒｅｆ−ＢＬ１ｂ、Ｒｅｆ−ＢＬ２ｂは、リファレンスビット線Ｒｅｆ−ＢＬｂに接続されている。
【００９６】
また、再書き込み回路３５−１において、５３ａは再書き込み用のＮＭＯＳトランジスタであり、ドレインをＶＳＳ電源線５４に接続し、ゲートを再書き込み信号線４４に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ１ａに接続している。５３ｂは再書き込み用のＮＭＯＳトランジスタであり、ドレインをＶＤＤ電源線５５に接続し、ゲートを再書き込み信号線４４に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ１ｂに接続している。
【００９７】
このように構成された再書き込み回路３５−１においては、再書き込み信号ＲｅＷｒｉｔｅの電位＝接地電圧ＶＳＳのときは、ＮＭＯＳトランジスタ５３ａ、５３ｂはＯＦＦとなり、ＶＳＳ電源線５４とリファレンスビット線Ｒｅｆ−ＢＬ１ａとが電気的に遮断されると共に、ＶＤＤ電源線５５とリファレンスビット線Ｒｅｆ−ＢＬ１ｂとが電気的に遮断される。
【００９８】
これに対して、再書き込み信号ＲｅＷｒｉｔｅの電位＝電源電圧ＶＤＤのときは、ＮＭＯＳトランジスタ５３ａ、５３ｂはＯＮとなり、ＶＳＳ電源線５４とリファレンスビット線Ｒｅｆ−ＢＬ１ａとが電気的に接続され、リファレンスビット線Ｒｅｆ−ＢＬ１ａの電位は接地電圧ＶＳＳとされると共に、ＶＤＤ電源線５５とリファレンスビット線Ｒｅｆ−ＢＬ１ｂとが電気的に接続され、リファレンスビット線Ｒｅｆ−ＢＬ１ｂの電位は電源電圧ＶＤＤとされる。
【００９９】
したがって、再書き込み信号ＲｅＷｒｉｔｅの電位＝電源電圧ＶＤＤとすると共に、リファレンスセルアレイ３３−１において、例えば、リファレンスワード線Ｒｅｆ−ＷＬ１１の電位＝電源電圧ＶＤＤ、リファレンスワード線Ｒｅｆ−ＷＬ２１〜Ｒｅｆ−ＷＬｍ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１〜Ｒｅｆ−ＰＬｍの電位＝接地電圧ＶＳＳとすると、強誘電体キャパシタ４８−１ｂには“１”データが書き込まれる。
【０１００】
また、再書き込み回路３５−２において、５６ａは再書き込み用のＮＭＯＳトランジスタであり、ドレインをＶＳＳ電源線５７に接続し、ゲートを再書き込み信号線４４に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ２ａに接続している。５６ｂは再書き込み用のＮＭＯＳトランジスタであり、ドレインをＶＤＤ電源線５８に接続し、ゲートを再書き込み信号線４４に接続し、ソースをリファレンスビット線Ｒｅｆ−ＢＬ２ｂに接続している。
【０１０１】
このように構成された再書き込み回路３５−２においては、再書き込み信号ＲｅＷｒｉｔｅの電位＝接地電圧ＶＳＳのときは、ＮＭＯＳトランジスタ５６ａ、５６ｂはＯＦＦとなり、ＶＳＳ電源線５７とリファレンスビット線Ｒｅｆ−ＢＬ２ａとが電気的に遮断されると共に、ＶＤＤ電源線５８とリファレンスビット線Ｒｅｆ−ＢＬ２ｂとが電気的に遮断される。
【０１０２】
これに対して、再書き込み信号ＲｅＷｒｉｔｅの電位＝電源電圧ＶＤＤのときは、ＮＭＯＳトランジスタ５６ａ、５６ｂはＯＮとなり、ＶＳＳ電源線５７とリファレンスビット線Ｒｅｆ−ＢＬ２ａとが電気的に接続され、リファレンスビット線Ｒｅｆ−ＢＬ２ａの電位は接地電圧ＶＳＳとされると共に、ＶＤＤ電源線５８とリファレンスビット線Ｒｅｆ−ＢＬ２ｂとが電気的に接続され、リファレンスビット線Ｒｅｆ−ＢＬ２ｂの電位は電源電圧ＶＤＤとされる。
【０１０３】
したがって、再書き込み信号ＲｅＷｒｉｔｅの電位＝電源電圧ＶＤＤとすると共に、リファレンスセルアレイ３３−２において、例えば、リファレンスワード線Ｒｅｆ−ＷＬ１２の電位＝電源電圧ＶＤＤ、リファレンスワード線Ｒｅｆ−ＷＬ２２〜Ｒｅｆ−ＷＬｍ２及びリファレンスプレート線Ｒｅｆ−ＰＬ１〜Ｒｅｆ−ＰＬｍの電位＝接地電圧ＶＳＳとすると、強誘電体キャパシタ５１−１ｂには“１”データが書き込まれる。
【０１０４】
図４は読み出し回路３６の構成を示す回路図である。センスアンプ部３７において、６１はラッチ起動信号ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２をＯＲ処理してラッチ起動信号ＳＡＰＯＷＥＲ３を出力するＯＲ回路、６２はＯＲ回路６１が出力するラッチ起動信号ＳＡＰＯＷＥＲ３を伝送するラッチ起動信号線である。
【０１０５】
６３はＯＲ回路６１が出力するラッチ起動信号ＳＡＰＯＷＥＲ３を反転して反転ラッチ起動信号／ＳＡＰＯＷＥＲ３を出力するインバータ、６４はインバータ６３が出力する反転ラッチ起動信号／ＳＡＰＯＷＥＲ３を伝送するラッチ起動信号線、６５はラッチ起動信号ＳＡＰＯＷＥＲ２を伝送するラッチ起動信号線である。
【０１０６】
６６−１ａ、６６−１ｂはビット線ＢＬ１に対応して設けられたセンスアンプである。センスアンプ６６−１ａは、ビット線ＢＬ１とリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差を増幅するものであり、センスアンプ６６−１ｂは、ビット線ＢＬ１とリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差を増幅するものである。
【０１０７】
６６−２ａ、６６−２ｂはビット線ＢＬ２に対応して設けられたセンスアンプである。センスアンプ６６−２ａは、ビット線ＢＬ２とリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差を増幅するものであり、センスアンプ６６−２ｂは、ビット線ＢＬ２とリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差を増幅するものである。
【０１０８】
６６−ｎａ、６６−ｎｂはビット線ＢＬｎに対応して設けられたセンスアンプである。センスアンプ６６−ｎａは、ビット線ＢＬｎとリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差を増幅するものであり、センスアンプ６６−ｎｂは、ビット線ＢＬｎとリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差を増幅するものである。ビット線ＢＬ３〜ＢＬ（ｎ−１）に対応して設けられているセンスアンプ６６−３ａ、６６−３ｂ〜６６−（ｎ−１）ａ、６６−（ｎ−１）ｂは図示を省略している。
【０１０９】
６７−１はセンスアンプ６６−１ａ、６６−１ｂに対応して設けられたショート回路であり、ラッチ起動信号ＳＡＰＯＷＥＲ２に制御されてセンスアンプ６６−１ａ、６６−１ｂ内のラッチアンプのビット線ＢＬ１に接続される側のノード間をショートし、センスアンプ６６−１ａ、６６−１ｂをツインセンスアンプとして機能させるためのものである。
【０１１０】
６７−２はセンスアンプ６６−２ａ、６６−２ｂに対応して設けられたショート回路であり、ラッチ起動信号ＳＡＰＯＷＥＲ２に制御されてセンスアンプ６６−２ａ、６６−２ｂ内のラッチアンプのビット線ＢＬ２に接続される側のノード間をショートし、センスアンプ６６−２ａ、６６−２ｂをツインセンスアンプとして機能させるためのものである。
【０１１１】
６７−ｎはセンスアンプ６６−ｎａ、６６−ｎｂに対応して設けられたショート回路であり、ラッチ起動信号ＳＡＰＯＷＥＲ２に制御されてセンスアンプ６６−ｎａ、６６−ｎｂ内のラッチアンプのビット線ＢＬｎに接続される側のノード間をショートし、センスアンプ６６−ｎａ、６６−ｎｂをツインセンスアンプとして機能させるためのものである。なお、センスアンプ６６−３ａ、６６−３ｂ〜６６−（ｎ−１）ａ、６６−（ｎ−１）ｂに対応して設けられているショート回路６７−３〜６７（ｎ−１）は、図示を省略している。
【０１１２】
また、セレクタ部３８において、６８はラッチ起動信号ＳＡＰＯＷＥＲ１を伝送するラッチ起動信号線、６９はラッチ起動信号ＳＡＰＯＷＥＲ２を伝送するラッチ起動信号線、７０−１、７０−２、７０−ｎはセレクタである。
【０１１３】
セレクタ７０−１は、ラッチ起動信号ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２に制御され、センスアンプ６６−１ａが出力するデータＤｏｕｔ１ａ又はセンスアンプ６６−１ｂが出力するデータＤｏｕｔ１ｂを選択して出力データＤｏｕｔ１を出力するものである。
【０１１４】
セレクタ７０−２は、ラッチ起動信号ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２に制御され、センスアンプ６６−２ａが出力するデータＤｏｕｔ２ａ又はセンスアンプ６６−２ｂが出力するデータＤｏｕｔ２ｂを選択して出力データＤｏｕｔ２を出力するものである。
【０１１５】
セレクタ７０−ｎは、ラッチ起動信号ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２に制御され、センスアンプ６６−ｎａが出力するデータＤｏｕｔｎａ又はセンスアンプ６６−ｎｂが出力するデータＤｏｕｔｎｂを選択して出力データＤｏｕｔｎを出力するものである。センスアンプ６６−３ａ、６６−３ｂ〜６６−（ｎ−１）ａ、６６−（ｎ−１）ｂに対応して設けられているセレクタ７０−３〜７０（ｎ−１）は、図示を省略している。
【０１１６】
図５はセンスアンプ６６−１ａ、６６−１ｂ及びショート回路６７−１の構成を示す回路図であり、センスアンプ６６−２ａ、６６−２ｂ〜６６−ｎａ、６６−ｎｂ及びショート回路６７−２〜６７−ｎも同様に構成されている。
【０１１７】
センスアンプ６６−１ａにおいて、７３ａはビット線ＢＬ１とノードＮ１ａとの間に接続されたアナログスイッチであり、ＰＭＯＳトランジスタ７４ａ及びＮＭＯＳトランジスタ７５ａで構成されており、ＰＭＯＳトランジスタ７４ａのゲートをラッチ起動信号線６２に接続し、ＮＭＯＳトランジスタ７５ａのゲートを反転ラッチ起動信号線６４に接続している。
【０１１８】
７６ａはリファレンスビット線Ｒｅｆ−ＢＬａとノードＮ２ａとの間に接続されたアナログスイッチであり、ＰＭＯＳトランジスタ７７ａ及びＮＭＯＳトランジスタ７８ａで構成されており、ＰＭＯＳトランジスタ７７ａのゲートをラッチ起動信号線６２に接続し、ＮＭＯＳトランジスタ７８ａのゲートを反転ラッチ起動信号線６４に接続している。
【０１１９】
７９ａはＣＭＯＳ型のラッチアンプであり、８０ａはＶＤＤ電源線、８１ａはＶＳＳ電源線、８２ａ、８３ａは駆動素子をなすＮＭＯＳトランジスタ、８４ａ、８５ａは負荷素子をなすＰＭＯＳトランジスタ、８６ａはスイッチ素子をなすＮＭＯＳトランジスタ、８７ａはスイッチ素子をなすＰＭＯＳトランジスタである。
【０１２０】
ＮＭＯＳトランジスタ８２ａは、ドレインをノードＮ２ａに接続し、ゲートをノードＮ１ａに接続し、ソースをＮＭＯＳトランジスタ８６ａのドレインに接続している。ＮＭＯＳトランジスタ８３ａは、ドレインをノードＮ１ａに接続し、ゲートをノードＮ２ａに接続し、ソースをＮＭＯＳトランジスタ８６ａのドレインに接続している。ＮＭＯＳトランジスタ８６ａは、ソースをＶＳＳ電源線８１ａに接続し、ゲートをラッチ起動信号線６２に接続している。
【０１２１】
ＰＭＯＳトランジスタ８４ａは、ドレインをノードＮ２ａに接続し、ゲートをノードＮ１ａに接続し、ソースをＰＭＯＳトランジスタ８７ａのドレインに接続している。ＰＭＯＳトランジスタ８５ａは、ドレインをノードＮ１ａに接続し、ゲートをノードＮ２ａに接続し、ソースをＰＭＯＳトランジスタ８７ａのドレインに接続している。ＰＭＯＳトランジスタ８７ａは、ソースをＶＤＤ電源線８０ａに接続し、ゲートを反転ラッチ起動信号線６４に接続している。
【０１２２】
また、センスアンプ６６−１ｂにおいて、７３ｂはビット線ＢＬ１とノードＮ１ｂとの間に接続されたアナログスイッチであり、ＰＭＯＳトランジスタ７４ｂ及びＮＭＯＳトランジスタ７５ｂで構成されており、ＰＭＯＳトランジスタ７４ｂのゲートをラッチ起動信号線６２に接続し、ＮＭＯＳトランジスタ７５ｂのゲートを反転ラッチ起動信号線６４に接続している。
【０１２３】
７６ｂはリファレンスビット線Ｒｅｆ−ＢＬ１とノードＮ２ｂとの間に接続されたアナログスイッチであり、ＰＭＯＳトランジスタ７７ｂ及びＮＭＯＳトランジスタ７８ｂで構成されており、ＰＭＯＳトランジスタ７７ｂのゲートをラッチ起動信号線６２に接続し、ＮＭＯＳトランジスタ７８ｂのゲートを反転ラッチ起動信号線６４に接続している。
【０１２４】
７９ｂはＣＭＯＳ型のラッチアンプであり、８０ｂはＶＤＤ電源線、８１ｂはＶＳＳ電源線、８２ｂ、８３ｂは駆動素子をなすＮＭＯＳトランジスタ、８４ｂ、８５ｂは負荷素子をなすＰＭＯＳトランジスタ、８６ｂはスイッチ素子をなすＮＭＯＳトランジスタ、８７ｂはスイッチ素子をなすＰＭＯＳトランジスタである。
【０１２５】
ＮＭＯＳトランジスタ８２ｂは、ドレインをノードＮ２ｂに接続し、ゲートをノードＮ１ｂに接続し、ソースをＮＭＯＳトランジスタ８６ｂのドレインに接続している。ＮＭＯＳトランジスタ８３ｂは、ドレインをノードＮ１ｂに接続し、ゲートをノードＮ２ｂに接続し、ソースをＮＭＯＳトランジスタ８６ｂのドレインに接続している。ＮＭＯＳトランジスタ８６ｂは、ソースをＶＳＳ電源線８１ｂに接続し、ゲートをラッチ起動信号線６２に接続している。
【０１２６】
ＰＭＯＳトランジスタ８４ｂは、ドレインをノードＮ２ｂに接続し、ゲートをノードＮ１ｂに接続し、ソースをＰＭＯＳトランジスタ８７ｂのドレインに接続している。ＰＭＯＳトランジスタ８５ｂは、ドレインをノードＮ１ｂに接続し、ゲートをノードＮ２ｂに接続し、ソースをＰＭＯＳトランジスタ８７ｂのドレインに接続している。ＰＭＯＳトランジスタ８７ｂは、ソースをＶＤＤ電源線８０ｂに接続し、ゲートを反転ラッチ起動信号線６４に接続している。
【０１２７】
このように構成されたセンスアンプ６６−１ａ、６６−１ｂにおいては、ラッチ起動信号ＳＡＰＯＷＥＲ３の電位＝電源電圧ＶＤＤ、反転ラッチ起動信号／ＳＡＰＯＷＥＲ３の電位＝接地電圧ＶＳＳのときは、アナログスイッチ７３ａ、７６ａ、７３ｂ、７６ｂはＯＦＦとなり、ビット線ＢＬ１とノードＮ１ａとの間、リファレンスビット線Ｒｅｆ−ＢＬａとノードＮ２ａとの間、ビット線ＢＬ１とノードＮ１ｂとの間及びリファレンスビット線Ｒｅｆ−ＢＬｂとノードＮ２ｂとの間は、電気的に遮断される。
【０１２８】
また、ＮＭＯＳトランジスタ８６ａ、８６ｂ及びＰＭＯＳトランジスタ８７ａ、８７ｂはＯＮとなり、ラッチアンプ７９ａ、７９ｂは活性状態となり、ラッチアンプ７９ａは、ノードＮ１ａ、Ｎ２ａ間の電圧差を増幅し、ラッチアンプ７９ｂは、ノードＮ１ｂ、Ｎ２ｂ間の電圧差を増幅する。
【０１２９】
これに対して、ラッチ起動信号ＳＡＰＯＷＥＲ３の電位＝接地電圧ＶＳＳ、反転ラッチ起動信号／ＳＡＰＯＷＥＲ３の電位＝電源電圧ＶＤＤのときは、アナログスイッチ７３ａ、７６ａ、７３ｂ、７６ｂはＯＮとなり、ビット線ＢＬ１とノードＮ１ａとの間、リファレンスビット線Ｒｅｆ−ＢＬａとノードＮ２ａとの間、ビット線ＢＬ１とノードＮ１ｂとの間及びリファレンスビット線Ｒｅｆ−ＢＬｂとノードＮ２ｂとの間が電気的に接続されると共に、ＮＭＯＳトランジスタ８６ａ、８６ｂ及びＰＭＯＳトランジスタ８７ａ、８７ｂはＯＦＦとなり、ラッチアンプ７９ａ、７９ｂは非活性状態となる。
【０１３０】
また、ショート回路６７−１において、８８はラッチ起動信号ＳＡＰＯＷＥＲ２を反転するインバータであり、入力端子をラッチ起動信号線６５に接続している。８９はセンスアンプ６６−１ａのノードＮ１ａとセンスアンプ６６−１ｂのノードＮ１ｂとの間に接続されたアナログスイッチであり、ＮＭＯＳトランジスタ９０及びＰＭＯＳトランジスタ９１で構成されており、ＮＭＯＳトランジスタ９０のゲートをラッチ起動信号線６５に接続し、ＰＭＯＳトランジスタ９１のゲートをインバータ８８の出力端子に接続している。
【０１３１】
このように構成されたショート回路６７−１においては、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位＝電源電圧ＶＤＤのときは、インバータ８８の出力は接地電圧ＶＳＳとなる。この結果、アナログスイッチ８９はＯＮとなり、ノードＮ１ａ、Ｎ１ｂ間がショートされる。これに対して、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位＝接地電圧ＶＳＳのときは、インバータ８８の出力は電源電圧ＶＤＤとなり、アナログスイッチ８９はＯＦＦとなる。
【０１３２】
図６はセレクタ７０−１の構成を示す回路図であり、他のセレクタ７０−２〜７０−ｎも同様に構成されている。図６中、９５ａはラッチ回路であり、インバータ９６ａ、９７ａで構成されている。インバータ９６ａは、入力端子をノード９８ａに接続し、出力端子をノード９９ａに接続している。インバータ９７ａは、入力端子をノード９９ａに接続し、出力端子をノード９８ａに接続している。
【０１３３】
１００ａ〜１０４ａはＮＭＯＳトランジスタ、１０５ａはインバータである。ＮＭＯＳトランジスタ１００ａは、ドレインをセンスアンプ６６−１ａのノードＮ１ａに接続し、ゲートにラッチ起動信号ＳＡＰＯＷＥＲ１が与えられるように構成されている。
【０１３４】
ＮＭＯＳトランジスタ１０１ａは、ゲートをＮＭＯＳトランジスタ１００ａのソースに接続し、ソースを接地している。ＮＭＯＳトランジスタ１０２ａは、ソースをＮＭＯＳトランジスタ１０１ａのドレインに接続し、ドレインをノード９８ａに接続し、ゲートにラッチ起動信号ＳＡＰＯＷＥＲ１が与えられるように構成されている。
【０１３５】
インバータ１０５ａは、入力端子をＮＭＯＳトランジスタ１００ａのソースに接続し、出力端子をＮＭＯＳトランジスタ１０３ａのゲートに接続し、ＮＭＯＳトランジスタ１０３ａは、ソースを接地している。ＮＭＯＳトランジスタ１０４ａは、ソースをＮＭＯＳトランジスタ１０３ａのドレインに接続し、ドレインをノード９９ａに接続し、ゲートにラッチ起動信号ＳＡＰＯＷＥＲ１が与えられるように構成されている。
【０１３６】
１０６はＮＭＯＳトランジスタであり、ドレインをセンスアンプ６６−１ａのノードＮ１ａに接続している。１０７ａはインバータであり、入力端子をＮＭＯＳトランジスタ１０６のソースに接続している。
【０１３７】
１０８ａはラッチ回路９５ａのノード９９ａとデータ出力ノード３９−１との間に接続されたアナログスイッチであり、ＰＭＯＳトランジスタ１０９ａとＮＭＯＳトランジスタ１１０ａとで構成されており、ＰＭＯＳトランジスタ１０９ａのゲートをＮＭＯＳトランジスタ１０６のソースに接続し、ＮＭＯＳトランジスタ１１０ａのゲートをインバータ１０７ａの出力端子に接続している。
【０１３８】
９５ｂはラッチ回路であり、インバータ９６ｂ、９７ｂで構成されている。インバータ９６ｂは、入力端子をノード９８ｂに接続し、出力端子をノード９９ｂに接続している。インバータ９７ｂは、入力端子をノード９９ｂに接続し、出力端子をノード９８ｂに接続している。
【０１３９】
１００ｂ〜１０４ｂはＮＭＯＳトランジスタ、１０５ｂはインバータである。ＮＭＯＳトランジスタ１００ｂは、ドレインをセンスアンプ６６−１ｂのノードＮ１ｂに接続し、ゲートにラッチ起動信号ＳＡＰＯＷＥＲ１が与えられるように構成されている。
【０１４０】
ＮＭＯＳトランジスタ１０１ｂは、ゲートをＮＭＯＳトランジスタ１００ｂのソースに接続し、ソースを接地している。ＮＭＯＳトランジスタ１０２ｂは、ソースをＮＭＯＳトランジスタ１０１ｂのドレインに接続し、ドレインをノード９８ｂに接続し、ゲートにラッチ起動信号ＳＡＰＯＷＥＲ１が与えられるように構成されている。
【０１４１】
インバータ１０５ｂは、入力端子をＮＭＯＳトランジスタ１００ｂのソースに接続し、出力端子をＮＭＯＳトランジスタ１０３ｂのゲートに接続し、ＮＭＯＳトランジスタ１０３ｂは、ソースを接地している。ＮＭＯＳトランジスタ１０４ｂは、ソースをＮＭＯＳトランジスタ１０３ｂのドレインに接続し、ドレインをノード９９ｂに接続し、ゲートにラッチ起動信号ＳＡＰＯＷＥＲ１が与えられるように構成されている。
【０１４２】
１０７ｂはインバータであり、入力端子をＮＭＯＳトランジスタ１０６のソースに接続している。１０８ｂはラッチ回路９５ｂのノード９９ｂとデータ出力ノード３９−１との間に接続されたアナログスイッチであり、ＰＭＯＳトランジスタ１０９ｂとＮＭＯＳトランジスタ１１０ｂとで構成されており、ＮＭＯＳトランジスタ１１０ｂのゲートをＮＭＯＳトランジスタ１０６のソースに接続し、ＰＭＯＳトランジスタ１０９ｂのゲートをインバータ１０７ｂの出力端子に接続している。
【０１４３】
このように構成されたセレクタ７０−１においては、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位＝電源電圧ＶＤＤのときは、ＮＭＯＳトランジスタ１００ａ、１０２ａ、１０４ａはＯＮとなり、センスアンプ６６−１ａの出力データＤｏｕｔ１ａがラッチ回路９５ａに与えられる。
【０１４４】
ここで、例えば、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”（電源電圧ＶＤＤ）のときは、ＮＭＯＳトランジスタ１０１ａはＯＮ、ＮＭＯＳトランジスタ１０３ａはＯＦＦ、ノード９８ａの電位＝接地電圧ＶＳＳ、ノード９９ａの電位＝電源電圧ＶＤＤとなる。この状態で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位＝接地電圧ＶＳＳになると、ＮＭＯＳトランジスタ１０１ａ、１０２ａ、１０４ａはＯＦＦとなり、ラッチ回路９５ａは、ノード９９ａに“１”データを保持する。
【０１４５】
これに対して、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”（接地電圧ＶＳＳ）のときは、ＮＭＯＳトランジスタ１０１ａはＯＦＦ、ＮＭＯＳトランジスタ１０３ａはＯＮ、ノード９９ａの電位＝接地電圧ＶＳＳ、ノード９８ａの電位＝電源電圧ＶＤＤとなる。この状態で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位＝接地電圧ＶＳＳになると、ＮＭＯＳトランジスタ１０１ａ、１０２ａ、１０４ａはＯＦＦとなり、ラッチ回路９５ａは、ノード９９ａに“０”データを保持する。
【０１４６】
また、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位＝電源電圧ＶＤＤのときは、ＮＭＯＳトランジスタ１００ｂ、１０２ｂ、１０４ｂはＯＮとなり、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂがラッチ回路９５ｂに与えられる。
【０１４７】
ここで、例えば、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“１”（電源電圧ＶＤＤ）のときは、ＮＭＯＳトランジスタ１０１ｂはＯＮ、ＮＭＯＳトランジスタ１０３ｂはＯＦＦ、ノード９８ｂの電位＝接地電圧ＶＳＳ、ノード９９ｂの電位＝電源電圧ＶＤＤとなる。この状態で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位＝接地電圧ＶＳＳになると、ＮＭＯＳトランジスタ１０１ｂ、１０２ｂ、１０４ｂはＯＦＦとなり、ラッチ回路９５ｂは、ノード９９ｂに“１”データを保持する。
【０１４８】
これに対して、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“０”（接地電圧ＶＳＳ）のときは、ＮＭＯＳトランジスタ１０１ｂはＯＦＦ、ＮＭＯＳトランジスタ１０３ｂはＯＮ、ノード９９ｂの電位＝接地電圧ＶＳＳ、ノード９８ｂの電位＝電源電圧ＶＤＤとなる。この状態で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位＝接地電圧ＶＳＳになると、ＮＭＯＳトランジスタ１０１ｂ、１０２ｂ、１０４ｂはＯＦＦとなり、ラッチ回路９６ｂは、ノード９９ｂに“０”データを保持する。
【０１４９】
また、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位＝接地電圧ＶＳＳのときは、ＮＭＯＳトランジスタ１０６はＯＦＦとなり、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位＝電源電圧ＶＤＤのときは、ＮＭＯＳトランジスタ１０６はＯＮとなる。
【０１５０】
ＮＭＯＳトランジスタ１０６がＯＮ、かつ、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”（接地電圧ＶＳＳ）のときは、アナログスイッチ１０８ａはＯＮ、アナログスイッチ１０８ｂはＯＦＦとなり、ラッチ回路９５ａがノード９９ａに保持するデータが選択されて出力データＤｏｕｔ１として出力されることになる。
【０１５１】
これに対して、ＮＭＯＳトランジスタ１０６がＯＮ、かつ、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”（電源電圧ＶＤＤ）のときは、アナログスイッチ１０８ａはＯＦＦ、アナログスイッチ１０８ｂはＯＮとなり、ラッチ回路９５ｂがノード９９ｂに保持するデータが選択されて出力データＤｏｕｔ１として出力されることになる。
【０１５２】
また、図１に示す読み出し制御回路４０は、データ読み出し動作を制御するものであり、メモリセルアレイ３２の選択された行のメモリセルからのデータ読み出し時には、メモリセルアレイ３２の選択された行のメモリセルからビット線ＢＬ１〜ＢＬｎに対して２回のデータ読み出しが行われるようにワード線駆動回路、プレート線駆動回路及びビット線リセット回路などを制御する。
【０１５３】
また、読み出し制御回路４０は、選択された行のメモリセルからのビット線ＢＬ１〜ＢＬｎへの１回目のデータ読み出し時には、リファレンスセルアレイ３３−１の対応する行のリファレンスセルの読み出しを行うようにリファレンスワード線駆動回路及びリファレンスプレート線駆動回路などを制御する。
【０１５４】
また、読み出し制御回路４０は、選択された行のメモリセルからの１回目のデータ読み出し時には、ビット線ＢＬｋとリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差がセンスアンプ６６−ｋａで増幅され、センスアンプ６６−ｋａの出力データＤｏｕｔｋａがセレクタ７０−ｋ内の対応するラッチ回路にラッチされると共に、ビット線ＢＬｋとリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差がセンスアンプ６６−ｋｂで増幅され、センスアンプ６６−ｋｂの出力データＤｏｕｔｋｂがセレクタ７０−ｋ内の対応するラッチ回路にラッチされるようにラッチ駆動信号生成回路などを制御する。
【０１５５】
また、読み出し制御回路４０は、選択された行のメモリセルからの２回目のデータ読み出し時には、リファレンスセルアレイ３３−２の対応する行のリファレンスセルの読み出しを行うようにリファレンスワード線駆動回路及びリファレンスプレート線駆動回路などを制御する。
【０１５６】
また、読み出し制御回路４０は、選択された行のメモリセルからの２回目のデータ読み出し時には、センスアンプ６６−ｋａ、６６−ｋｂがツインセンスアンプとして機能し、ビット線ＢＬｋとリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差がセンスアンプ６６−ｋａで増幅されると共に、ビット線ＢＬｋとリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差がセンスアンプ６６−ｋｂで増幅されるようにし、セレクタ７０−ｋがセンスアンプ６６−ｋａの出力データＤｏｕｔｋａに制御されてセレクト動作を行うようにラッチ起動信号生成回路などを制御する。
【０１５７】
図７は強誘電体キャパシタ３−１１がＵタームインプリントされている場合において、強誘電体キャパシタ３−１１に“１”データ又は“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位を説明するための図である。（Ａ１）、（Ｂ１）はメモリセル２−１１の回路図、（Ａ２）、（Ｂ２）は強誘電体キャパシタ３−１１のＵタームインプリント期間（横軸）とビット線ＢＬ１の電位（縦軸）との関係を示している。
【０１５８】
（Ａ１）に示すように、強誘電体キャパシタ３−１１がＵタームインプリントされている場合において、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、（Ａ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−１よりも低い電位となる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。
【０１５９】
これに対して、（Ｂ１）に示すように、強誘電体キャパシタ３−１１がＵタームインプリントされている場合において、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも低い電位となる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。
【０１６０】
図８は強誘電体キャパシタ３−１１がＰタームインプリントされている場合において、強誘電体キャパシタ３−１１に“１”データ又は“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位を説明するための図である。（Ａ１）、（Ｂ１）はメモリセル２−１１の回路図、（Ａ２）、（Ｂ２）は強誘電体キャパシタ３−１１のＰタームインプリント期間（横軸）とビット線ＢＬ１の電位（縦軸）との関係を示している。
【０１６１】
（Ａ１）に示すように、強誘電体キャパシタ３−１１がＰタームインプリントされている場合において、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、（Ａ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−１よりも高い電位となる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。
【０１６２】
これに対して、（Ｂ１）に示すように、強誘電体キャパシタ３−１１がＰタームインプリントされている場合において、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位は、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも高い電位となる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。
【０１６３】
図９は強誘電体キャパシタ４８−１ａ、４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ１ａ、Ｒｅｆ−ＢＬ１ｂの電位を説明するための図である。（Ａ１）はリファレンスセル４７−１ａの回路図、（Ａ２）は強誘電体キャパシタ４８−１ａのＵタームインプリント期間（横軸）とリファレンスビット線Ｒｅｆ−ＢＬ１ａの電位（縦軸）との関係、（Ｂ１）はリファレンスセル４７−１ｂの回路図、（Ｂ２）は強誘電体キャパシタ４８−１ｂのＰタームインプリント期間（横軸）とリファレンスビット線Ｒｅｆ−ＢＬ１ｂの電位（縦軸）との関係を示している。
【０１６４】
本発明の一実施形態では、（Ａ１）に示すように、強誘電体キャパシタ４８−１ａはＵタームインプリントされるので、強誘電体キャパシタ４８−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ１ａの電位は、（Ａ２）に示すように、初期時に、強誘電体キャパシタ４８−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ１ａの電位ＶＲｅｆ−０よりも低い電位となる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。
【０１６５】
また、（Ｂ１）に示すように、強誘電体キャパシタ４８−１ｂはＰタームインプリントされるので、強誘電体キャパシタ４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ１ｂの電位は、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ１ｂの電位ＶＲｅｆ−０よりも高い電位となる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。
【０１６６】
図１０は強誘電体キャパシタ５１−１ａ、５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ２ａ、Ｒｅｆ−ＢＬ２ｂの電位を説明するための図である。（Ａ１）はリファレンスセル５０−１ａの回路図、（Ａ２）は強誘電体キャパシタ５１−１ａのＵタームインプリント期間（横軸）とリファレンスビット線Ｒｅｆ−ＢＬ２ａの電位（縦軸）との関係、（Ｂ１）はリファレンスセル５０−１ｂの回路図、（Ｂ２）は強誘電体キャパシタ５１−１ｂのＰタームインプリント期間（横軸）とリファレンスビット線Ｒｅｆ−ＢＬ２ｂの電位（縦軸）との関係を示している。
【０１６７】
本発明の一実施形態では、（Ａ１）に示すように、強誘電体キャパシタ５１−１ａはＵタームインプリントされるので、強誘電体キャパシタ５１−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ２ａの電位は、（Ａ２）に示すように、初期時に、強誘電体キャパシタ５１−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ２ａの電位ＶＢＬ１−０よりも低い電位となる。低くなる程度は、Ｕタームインプリント期間が長くなるほど大きくなる。なお、強誘電体キャパシタ５１−１ａは、強誘電体キャパシタ３−１１と同一サイズとされているので、図１０（Ａ２）に示す関係は、図７（Ｂ２）に示す関係と同様となる。
【０１６８】
また、（Ｂ１）に示すように、強誘電体キャパシタ５１−１ｂはＰタームインプリントされるので、強誘電体キャパシタ５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ２ｂの電位は、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬ２ｂの電位ＶＢＬ１−０よりも高い電位となる。高くなる程度は、Ｐタームインプリント期間が長くなるほど大きくなる。なお、強誘電体キャパシタ５１−１ｂは、強誘電体キャパシタ３−１１と同一サイズとされているので、図１０（Ｂ２）に示す関係は、図８（Ｂ２）に示す関係と同様となる。
【０１６９】
図１１は本発明の一実施形態の読み出し動作を説明するための波形図、図１２は本発明の一実施形態の読み出し動作を説明するための図であり、１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合、かつ、強誘電体キャパシタ３−１１、４８−１ａ、５１−１ａがＵタームインプリントされ、強誘電体キャパシタ４８−１ｂ、５１−１ｂがＰタームインプリントされ、強誘電体キャパシタ３−１１に“１”データが書き込まれている場合を例にしている。
【０１７０】
図１１において、（Ａ）はプレート線ＰＬ１の電位変化、（Ｂ）はワード線ＷＬ１の電位変化、（Ｃ）はリファレンスプレート線Ｒｅｆ−ＰＬ１の電位変化、（Ｄ）は再書き込み信号ＲｅＷｒｉｔｅの電位変化、（Ｅ）はリファレンスワード線Ｒｅｆ−ＷＬ１１の電位変化、（Ｆ）はリファレンスワード線Ｒｅｆ−ＷＬ１２の電位変化、（Ｇ）はラッチ起動信号ＳＡＰＯＷＥＲ１の電位変化、（Ｈ）はラッチ起動信号ＳＡＰＯＷＥＲ２の電位変化、（Ｉ）はセンスアンプ６６−１ａのノードＮ１ａ、Ｎ２ａの電位変化、（Ｊ）及び（Ｋ）はセンスアンプ６６−１ｂのノードＮ１ｂ、Ｎ２ｂの電位変化、（Ｌ）はラッチ回路９５ａがラッチする値、（Ｍ）はラッチ回路９５ｂがラッチする値、（Ｎ）は出力データＤｏｕｔ１の値を示している。
【０１７１】
図１２において、（Ａ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージン、（Ａ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージンを示しており、横軸にＵタームインプリント期間又はＰタームインプリント期間、縦軸にビット線ＢＬ１、リファレンスビット線Ｒｅｆ−ＢＬａ又はリファレンスビット線Ｒｅｆ−ＢＬｂの電位を取っている。
【０１７２】
１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合には、その前に、プレート線ＰＬ１〜ＰＬｍ、ビット線ＷＬ１〜ＷＬｍ、リファレンスプレート線Ｒｅｆ−ＰＬ１〜Ｒｅｆ−ＰＬｍ、再書き込み信号線ＲｅＷｒｉｔｅ、リファレンスワード線Ｒｅｆ−ＷＬ１１〜Ｒｅｆ−ＷＬｍ１、Ｒｅｆ−ＷＬ１２〜Ｒｅｆ−ＷＬｍ２、ラッチ起動信号ＳＡＰＯＷＥＲ１、ＳＡＰＯＷＥＲ２、ビット線ＢＬ１〜ＢＬｎ及びリファレンスビット線Ｒｅｆ−ＢＬａ、Ｒｅｆ−ＢＬｂの電位を接地電圧ＶＳＳとする。
【０１７３】
このようにすると、センスアンプ６６−１ａにおいては、アナログスイッチ７３ａ、７６ａはＯＮとなると共に、ラッチアンプ７９ａは非活性状態となる。センスアンプ６６−２ａ〜６６−ｎａも同様の状態となる。センスアンプ６６−１ｂにおいては、アナログスイッチ７３ｂ、７６ｂはＯＮとなると共に、ラッチアンプ７９ｂは非活性状態となる。センスアンプ６６−２ｂ〜６６−ｎｂも同様の状態になる。
【０１７４】
そして、１行目のメモリセル２−１１〜２−１ｎからデータを読み出すときは、まず、時刻Ｔ１で、リファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、その後、時刻Ｔ２で、リファレンスプレート線Ｒｅｆ−ＰＬ１の電位を接地電圧ＶＳＳに戻す。このようにすると、“１”データを再書き込みされていた強誘電体キャパシタ４８−１ｂ、５１−１ｂに“０”データが書き込まれる。
【０１７５】
次に、時刻Ｔ３で、ワード線ＷＬ１及びリファレンスワード線Ｒｅｆ−ＷＬ１１の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ４−１１〜４−１ｎ、４９−１ａ、４９−１ｂをＯＮとする。
【０１７６】
次に、時刻Ｔ４で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ４８−１ａ、４８−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ１ａ、Ｒｅｆ−ＢＬ１ｂに電荷を出力させると、ビット線ＢＬ１の電位は、図１２（Ａ１）、（Ｂ１）に示すように、初期時に、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−１よりも低くなる。
【０１７７】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１２（Ａ１）に示すように、初期時に、強誘電体キャパシタ４８−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線ＶＲｅｆ−０よりも低くなる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１２（Ｂ１）に示すように、初期時に、強誘電体キャパシタ４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＲｅｆ−０よりも高い電位となる。
【０１７８】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１１（Ｉ）に示すように、ノードＮ１ａの電位＞ノードＮ２ａの電位となる。
【０１７９】
これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬｂの電位となるか、又は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１１（Ｊ）に示すように、ノードＮ１ｂの電位＞ノードＮ２ｂの電位となるか、又は、図１１（Ｋ）に示すように、ノードＮ１ｂの電位＜ノードＮ２ｂの電位となる。
【０１８０】
次に、時刻Ｔ５で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、センスアンプ６６−１ａにおいては、アナログスイッチ７３ａ、７６ａはＯＦＦとなると共に、ラッチアンプ７９ａは活性状態となる。また、センスアンプ６６−１ｂにおいては、アナログスイッチ７３ｂ、７６ｂはＯＦＦとなると共に、ラッチアンプ７９ｂは活性状態となる。この結果、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”、センスアンプ６６−１ｂの出力データ＝“１”又は“０”となる。
【０１８１】
次に、時刻Ｔ６で、プレート線ＰＬ１、リファレンスプレート線Ｒｅｆ−ＰＬ１及びラッチ起動信号ＳＡＰＯＷＥＲ１の電位を接地電圧ＶＳＳに戻す。このようにすると、センスアンプ６６−１ａの出力データ“１”がラッチ回路９５ａにラッチされ、センスアンプ６６−１ｂの出力データ“１”又は“０”がラッチ回路９５ｂにラッチされる。また、強誘電体キャパシタ３−１１に“０”データが書き込まれる。
【０１８２】
なお、図１１（Ｉ）、（Ｊ）、（Ｋ）では、ノードＮ１ａ、Ｎ２ａ、Ｎ１ｂ、Ｎ２ｂの電位（ビット線ＢＬ１およびリファレンスビット線Ｒｅｆ−ＢＬａ、Ｒｅｆ−ＢＬｂの電位）を非選択時に接地電圧ＶＳＳまでリセット動作しているが、これはセンスアンプの判定動作を安定させるための一般的な手法であり、本明細書では動作を省略している。図１３、図１５、図１７においても同様である。
【０１８３】
次に、時刻Ｔ７で、リファレンスワード線Ｒｅｆ−ＷＬ１１の電位を接地電圧ＶＳＳに戻し、アクセストランジスタ４９−１ａ、４９−１ｂをＯＦＦとする。次に、時刻Ｔ８でリファレンスワード線Ｒｅｆ−ＷＬ１２の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ５２−１ａ、５２−１ｂをＯＮとする。
【０１８４】
次に、時刻Ｔ９で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ５１−１ａ、５１−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ２ａ、Ｒｅｆ−ＢＬ２ｂに電荷を出力させる。
【０１８５】
ここで、強誘電体キャパシタ３−１１は“０”データが書き込まれている状態となっているので、ビット線ＢＬ１の電位は、図１２（Ａ２）、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも低い電位となる。
【０１８６】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１２（Ａ２）に示すように、初期時に、強誘電体キャパシタ５１−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬａの電位ＶＢＬ１−０よりも低い電位となる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１２（Ｂ２）に示すように、初期時に、強誘電体キャパシタ５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＢＬ１−０よりも高い電位となる。
【０１８７】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＝リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１１（Ｉ）に示すように、ノードＮ１ａの電位＝ノードＮ２ａの電位となる。これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１１（Ｊ）及び（Ｋ）に示すように、ノードＮ１ｂの電位＜ノードＮ２ｂの電位となる。
【０１８８】
次に、時刻Ｔ１０で、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、ショート回路６７−１のアナログスイッチ８９がＯＮとなり、センスアンプ６６−１ａ、６６−１ｂはツインセンスアンプとして機能し、入力電圧差が大きいセンスアンプ６６−１ｂが強く増幅動作を行い、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“０”、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”となる。
【０１８９】
この結果、セレクタ７０−１では、アナログスイッチ１０８ａはＯＮ、アナログスイッチ１０８ｂはＯＦＦとなり、出力データＤｏｕｔ１として、ラッチ回路９５ａがラッチしている強誘電体キャパシタ３−１１からビット線ＢＬ１への１回目のデータ読み出し時にセンスアンプ６６−１ａが出力した“１”データを出力する。
【０１９０】
次に、時刻Ｔ１１で、再書き込み信号ＲｅＷｒｉｔｅ及びリファレンスワード線Ｒｅｆ−ＷＬ１１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、強誘電体キャパシタ４８−１ｂ、５１−１ｂには“１”データが書き込まれる。
【０１９１】
図１３は本発明の一実施形態の読み出し動作を説明するための波形図、図１４は本発明の一実施形態の読み出し動作を説明するための図であり、１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合、かつ、強誘電体キャパシタ３−１１、４８−１ａ、５１−１ａがＵタームインプリントされ、強誘電体キャパシタ４８−１ｂ、５１−１ｂがＰタームインプリントされ、強誘電体キャパシタ３−１１に“０”データが書き込まれて場合を例にしている。
【０１９２】
図１３において、（Ａ）はプレート線ＰＬ１の電位変化、（Ｂ）はワード線ＷＬ１の電位変化、（Ｃ）はリファレンスプレート線Ｒｅｆ−ＰＬ１の電位変化、（Ｄ）は再書き込み信号ＲｅＷｒｉｔｅの電位変化、（Ｅ）はリファレンスワード線Ｒｅｆ−ＷＬ１１の電位変化、（Ｆ）はリファレンスワード線Ｒｅｆ−ＷＬ１２の電位変化、（Ｇ）はラッチ起動信号ＳＡＰＯＷＥＲ１の電位変化、（Ｈ）はラッチ起動信号ＳＡＰＯＷＥＲ２の電位変化、（Ｉ）はセンスアンプ６６−１ａのノードＮ１ａ、Ｎ２ａの電位変化、（Ｊ）はセンスアンプ６６−１ｂのノードＮ１ｂ、Ｎ２ｂの電位変化、（Ｋ）はラッチ回路９５ａがラッチする値、（Ｌ）はラッチ回路９５ｂがラッチする値、（Ｍ）は出力データＤｏｕｔ１の値を示している。
【０１９３】
図１４において、（Ａ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージン、（Ａ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージンを示しており、横軸にＵタームインプリント期間又はＰタームインプリント期間、縦軸にビット線ＢＬ１、リファレンスビット線Ｒｅｆ−ＢＬａ又はリファレンスビット線Ｒｅｆ−ＢＬｂの電位を取っている。
【０１９４】
時刻Ｔ４までは、図１１に示す場合と同様である。時刻Ｔ４で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ４８−１ａ、４８−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ１ａ、Ｒｅｆ−ＢＬ１ｂに電荷を出力させると、ビット線ＢＬ１の電位は、図１４（Ａ１）、（Ｂ１）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも低くなる。
【０１９５】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１４（Ａ１）に示すように、初期時に、強誘電体キャパシタ４８−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線ＶＲｅｆ−０よりも低くなる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１４（Ｂ１）に示すように、初期時に、強誘電体キャパシタ４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＲｅｆ−０よりも高い電位となる。
【０１９６】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１３（Ｉ）に示すように、ノードＮ１ａの電位＜ノードＮ２ａの電位となる。これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１３（Ｊ）に示すように、ノードＮ１ｂの電位＜ノードＮ２ｂの電位となる。
【０１９７】
次に、時刻Ｔ５で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、センスアンプ６６−１ａにおいては、アナログスイッチ７３ａ、７６ａはＯＦＦとなると共に、ラッチアンプ７９ａは活性状態となる。また、センスアンプ６６−１ｂにおいては、アナログスイッチ７３ｂ、７６ｂはＯＦＦとなると共に、ラッチアンプ７９ｂは活性状態となる。この結果、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”、センスアンプ６６−１ｂの出力データ＝“０”となる。
【０１９８】
次に、時刻Ｔ６で、プレート線ＰＬ１、リファレンスプレート線Ｒｅｆ−ＰＬ１及びラッチ起動信号ＳＡＰＯＷＥＲ１の電位を接地電圧ＶＳＳに戻す。このようにすると、センスアンプ６６−１ａの出力データ“０”がラッチ回路９５ａにラッチされ、センスアンプ６６−１ｂの出力データ“０”がラッチ回路９５ｂにラッチされる。また、強誘電体キャパシタ３−１１に“０”データが書き込まれる。
【０１９９】
次に、時刻Ｔ７で、リファレンスワード線Ｒｅｆ−ＷＬ１１の電位を接地電圧ＶＳＳに戻し、アクセストランジスタ４９−１ａ、４９−１ｂをＯＦＦとする。次に、時刻Ｔ８でリファレンスワード線Ｒｅｆ−ＷＬ１２の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ５２−１ａ、５２−１ｂをＯＮとする。
【０２００】
次に、時刻Ｔ９で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ５１−１ａ、５１−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ２ａ、Ｒｅｆ−ＢＬ２ｂに電荷を出力させる。
【０２０１】
ここで、強誘電体キャパシタ３−１１は“０”データが書き込まれている状態となっているので、ビット線ＢＬ１の電位は、図１４（Ａ２）、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬの電位ＶＢＬ１−０よりも低い電位となる。
【０２０２】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１４（Ａ２）に示すように、初期時に、強誘電体キャパシタ５１−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬａの電位ＶＢＬ１−０よりも低い電位となる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１４（Ｂ２）に示すように、初期時に、強誘電体キャパシタ５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＢＬ１−０よりも高い電位となる。
【０２０３】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＝リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１３（Ｉ）に示すように、ノードＮ１ａの電位＝ノードＮ２ａの電位となる。これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１３（Ｊ）に示すように、ノードＮ１ｂの電位＜ノードＮ２ｂの電位となる。
【０２０４】
次に、時刻Ｔ１０で、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、ショート回路６７−１のアナログスイッチ８９がＯＮとなり、センスアンプ６６−１ａ、６６−１ｂはツインセンスアンプとして機能し、入力電圧差が大きいセンスアンプ６６−１ｂが強く増幅動作を行い、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“０”、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”となる。
【０２０５】
この結果、セレクタ７０−１では、アナログスイッチ１０８ａはＯＮ、アナログスイッチ１０８ｂはＯＦＦとなり、出力データＤｏｕｔ１として、ラッチ回路９５ａがラッチしている強誘電体キャパシタ３−１１からビット線ＢＬ１への１回目のデータ読み出し時にセンスアンプ６６−１ａが出力した“０”データを出力する。
【０２０６】
次に、時刻Ｔ１１で、再書き込み信号ＲｅＷｒｉｔｅ及びリファレンスワード線Ｒｅｆ−ＷＬ１１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、強誘電体キャパシタ４８−１ｂ、５１−１ｂには“１”データが書き込まれる。
【０２０７】
図１５は本発明の一実施形態の読み出し動作を説明するための波形図、図１６は本発明の一実施形態の読み出し動作を説明するための図であり、１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合、かつ、強誘電体キャパシタ４８−１ａ、５１−１ａがＵタームインプリントされ、強誘電体キャパシタ３−１１、４８−１ｂ、５１−１ｂがＰタームインプリントされ、強誘電体キャパシタ３−１１に“１”データが書き込まれている場合を例にしている。
【０２０８】
図１５において、（Ａ）はプレート線ＰＬ１の電位変化、（Ｂ）はワード線ＷＬ１の電位変化、（Ｃ）はリファレンスプレート線Ｒｅｆ−ＰＬ１の電位変化、（Ｄ）は再書き込み信号ＲｅＷｒｉｔｅの電位変化、（Ｅ）はリファレンスワード線Ｒｅｆ−ＷＬ１１の電位変化、（Ｆ）はリファレンスワード線Ｒｅｆ−ＷＬ１２の電位変化、（Ｇ）はラッチ起動信号ＳＡＰＯＷＥＲ１の電位変化、（Ｈ）はラッチ起動信号ＳＡＰＯＷＥＲ２の電位変化、（Ｉ）はセンスアンプ６６−１ａのノードＮ１ａ、Ｎ２ａの電位変化、（Ｊ）はセンスアンプ６６−１ｂのノードＮ１ｂ、Ｎ２ｂの電位変化、（Ｋ）はラッチ回路９５ａがラッチする値、（Ｌ）はラッチ回路９５ｂがラッチする値、（Ｍ）は出力データＤｏｕｔ１の値を示している。
【０２０９】
図１６において、（Ａ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージン、（Ａ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージンを示しており、横軸にＵタームインプリント期間又はＰタームインプリント期間、縦軸にビット線ＢＬ１、リファレンスビット線Ｒｅｆ−ＢＬａ又はリファレンスビット線Ｒｅｆ−ＢＬｂの電位を取っている。
【０２１０】
時刻Ｔ４までは、図１１に示す場合と同様である。時刻Ｔ４で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ４８−１ａ、４８−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ１ａ、Ｒｅｆ−ＢＬ１ｂに電荷を出力させると、ビット線ＢＬ１の電位は、図１６（Ａ１）、（Ｂ１）に示すように、初期時に、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−１よりも高くなる。
【０２１１】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１６（Ａ１）に示すように、初期時に、強誘電体キャパシタ４８−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線ＶＲｅｆ−０よりも低くなる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１６（Ｂ１）に示すように、初期時に、強誘電体キャパシタ４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＲｅｆ−０よりも高い電位となる。
【０２１２】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１５（Ｉ）に示すように、ノードＮ１ａの電位＞ノードＮ２ａの電位となる。これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１５（Ｊ）に示すように、ノードＮ１ｂの電位＞ノードＮ２ｂの電位となる。
【０２１３】
次に、時刻Ｔ５で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、センスアンプ６６−１ａにおいては、アナログスイッチ７３ａ、７６ａはＯＦＦとなると共に、ラッチアンプ７９ａは活性状態となる。また、センスアンプ６６−１ｂにおいては、アナログスイッチ７３ｂ、７６ｂはＯＦＦとなると共に、ラッチアンプ７９ｂは活性状態となる。この結果、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”、センスアンプ６６−１ｂの出力データ＝“１”となる。
【０２１４】
次に、時刻Ｔ６で、プレート線ＰＬ１、リファレンスプレート線Ｒｅｆ−ＰＬ１及びラッチ起動信号ＳＡＰＯＷＥＲ１の電位を接地電圧ＶＳＳに戻す。このようにすると、センスアンプ６６−１ａの出力データ“１”がラッチ回路９５ａにラッチされ、センスアンプ６６−１ｂの出力データ“１”がラッチ回路９５ｂにラッチされる。また、強誘電体キャパシタ３−１１に“０”データが書き込まれる。
【０２１５】
次に、時刻Ｔ７で、リファレンスワード線Ｒｅｆ−ＷＬ１１の電位を接地電圧ＶＳＳに戻し、アクセストランジスタ４９−１ａ、４９−１ｂをＯＦＦとする。次に、時刻Ｔ８でリファレンスワード線Ｒｅｆ−ＷＬ１２の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ５２−１ａ、５２−１ｂをＯＮとする。
【０２１６】
次に、時刻Ｔ９で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ５１−１ａ、５１−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ２ａ、Ｒｅｆ−ＢＬ２ｂに電荷を出力させる。
【０２１７】
ここで、強誘電体キャパシタ３−１１は“０”データが書き込まれている状態となっているので、ビット線ＢＬ１の電位は、図１６（Ａ２）、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬの電位ＶＢＬ１−０よりも高い電位となる。
【０２１８】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１６（Ａ２）に示すように、初期時に、強誘電体キャパシタ５１−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬａの電位ＶＢＬ１−０よりも低い電位となる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１６（Ｂ２）に示すように、初期時に、強誘電体キャパシタ５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＢＬ１−０よりも高い電位となる。
【０２１９】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１５（Ｉ）に示すように、ノードＮ１ａの電位＞ノードＮ２ａの電位となる。これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＝リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１５（Ｊ）に示すように、ノードＮ１ｂの電位＝ノードＮ２ｂの電位となる。
【０２２０】
次に、時刻Ｔ１０で、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、ショート回路６７−１のアナログスイッチ８９がＯＮとなり、センスアンプ６６−１ａ、６６−１ｂはツインセンスアンプとして機能し、入力電圧差が大きいセンスアンプ６６−１ａが強く増幅動作を行うことになり、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“１”となる。
【０２２１】
この結果、セレクタ７０−１では、アナログスイッチ１０８ａはＯＦＦ、アナログスイッチ１０８ｂはＯＮとなり、出力データＤｏｕｔ１として、ラッチ回路９５ｂがラッチしている強誘電体キャパシタ３−１１からビット線ＢＬ１への１回目のデータ読み出し時にセンスアンプ６６−１ｂが出力した“１”データを出力する。
【０２２２】
次に、時刻Ｔ１１で、再書き込み信号ＲｅＷｒｉｔｅ及びリファレンスワード線Ｒｅｆ−ＷＬ１１の電位を電源電圧ＶＤＤに立ち上げる。この結果、強誘電体キャパシタ４８−１ｂ、５１−１ｂには“１”データが書き込まれる。
【０２２３】
図１７は本発明の一実施形態の読み出し動作を説明するための波形図、図１８は本発明の一実施形態の読み出し動作を説明するための図であり、１行目のメモリセル２−１１〜２−１ｎからデータを読み出す場合、かつ、強誘電体キャパシタ４８−１ａ、５１−１ａがＵタームインプリントされ、強誘電体キャパシタ３−１１、４８−１ｂ、５１−１ｂがＰタームインプリントされ、強誘電体キャパシタ３−１１に“０”データが書き込まれている場合を例にしている。
【０２２４】
図１７において、（Ａ）はプレート線ＰＬ１の電位変化、（Ｂ）はワード線ＷＬ１の電位変化、（Ｃ）はリファレンスプレート線Ｒｅｆ−ＰＬ１の電位変化、（Ｄ）は再書き込み信号ＲｅＷｒｉｔｅの電位変化、（Ｅ）はリファレンスワード線Ｒｅｆ−ＷＬ１１の電位変化、（Ｆ）はリファレンスワード線Ｒｅｆ−ＷＬ１２の電位変化、（Ｇ）はラッチ起動信号ＳＡＰＯＷＥＲ１の電位変化、（Ｈ）はラッチ起動信号ＳＡＰＯＷＥＲ２の電位変化、（Ｉ）及び（Ｊ）はセンスアンプ６６−１ａのノードＮ１ａ、Ｎ２ａの電位変化、（Ｋ）はセンスアンプ６６−１ｂのノードＮ１ｂ、Ｎ２ｂの電位変化、（Ｌ）はラッチ回路９５ａがラッチする値、（Ｍ）はラッチ回路９５ｂがラッチする値、（Ｎ）は出力データＤｏｕｔ１の値を示している。
【０２２５】
図１８において、（Ａ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ１）はメモリセル２−１１からの１回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージン、（Ａ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ａのリードマージン、（Ｂ２）はメモリセル２−１１からの２回目のデータ読み出し時のセンスアンプ６６−１ｂのリードマージンを示しており、横軸にＵタームインプリント期間又はＰタームインプリント期間、縦軸にビット線ＢＬ１、リファレンスビット線Ｒｅｆ−ＢＬａ又はリファレンスビット線Ｒｅｆ−ＢＬｂの電位を取っている。
【０２２６】
時刻Ｔ４までは、図１１に示す場合と同様である。時刻Ｔ４で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１からビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ４８−１ａ、４８−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ１ａ、Ｒｅｆ−ＢＬ１ｂに電荷を出力させると、ビット線ＢＬ１の電位は、図１８（Ａ１）、（Ｂ１）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬ１の電位ＶＢＬ１−０よりも高くなる。
【０２２７】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１８（Ａ１）に示すように、初期時に、強誘電体キャパシタ４８−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線ＶＲｅｆ−０よりも低くなる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１８（Ｂ１）に示すように、初期時に、強誘電体キャパシタ４８−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＲｅｆ−０よりも高い電位となる。
【０２２８】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１７（Ｉ）に示すように、ノードＮ１ａの電位＜ノードＮ２ａの電位となるか、又は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１７（Ｊ）に示すように、ノードＮ１ａの電位＞ノードＮ２ａの電位となる。
【０２２９】
これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＜リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１７（Ｋ）に示すように、ノードＮ１ｂの電位＜ノードＮ２ｂの電位となる。
【０２３０】
次に、時刻Ｔ５で、ラッチ起動信号ＳＡＰＯＷＥＲ１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、センスアンプ６６−１ａにおいては、アナログスイッチ７３ａ、７６ａはＯＦＦとなると共に、ラッチアンプ７９ａは活性状態となる。また、センスアンプ６６−１ｂにおいては、アナログスイッチ７３ｂ、７６ｂはＯＦＦとなると共に、ラッチアンプ７９ｂは活性状態となる。この結果、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”又は“１”、センスアンプ６６−１ｂの出力データ＝“０”となる。
【０２３１】
次に、時刻Ｔ６で、プレート線ＰＬ１、リファレンスプレート線Ｒｅｆ−ＰＬ１及びラッチ起動信号ＳＡＰＯＷＥＲ１の電位を接地電圧ＶＳＳに戻す。このようにすると、センスアンプ６６−１ａの出力データ“０”又は“１”がラッチ回路９５ａにラッチされ、センスアンプ６６−１ｂの出力データ“０”がラッチ回路９５ｂにラッチされる。また、強誘電体キャパシタ３−１１に“０”データが書き込まれる。
【０２３２】
次に、時刻Ｔ７で、リファレンスワード線Ｒｅｆ−ＷＬ１１の電位を接地電圧ＶＳＳに戻し、アクセストランジスタ４９−１ａ、４９−１ｂをＯＦＦとする。次に、時刻Ｔ８でリファレンスワード線Ｒｅｆ−ＷＬ１２の電位を電源電圧ＶＤＤに立ち上げ、アクセストランジスタ５２−１ａ、５２−１ｂをＯＮとする。
【０２３３】
次に、時刻Ｔ９で、プレート線ＰＬ１及びリファレンスプレート線Ｒｅｆ−ＰＬ１の電位を電源電圧ＶＤＤに立ち上げ、強誘電体キャパシタ３−１１〜３−１ｎからビット線ＢＬ１〜ＢＬｎに電荷を出力させると共に、強誘電体キャパシタ５１−１ａ、５１−１ｂからリファレンスビット線Ｒｅｆ−ＢＬ２ａ、Ｒｅｆ−ＢＬ２ｂに電荷を出力させる。
【０２３４】
ここで、強誘電体キャパシタ３−１１は“０”データが書き込まれている状態となっているので、ビット線ＢＬ１の電位は、図１８（Ａ２）、（Ｂ２）に示すように、初期時に、強誘電体キャパシタ３−１１に“０”データを書き込み、これを読み出した場合のビット線ＢＬの電位ＶＢＬ１−０よりも高い電位となる。
【０２３５】
これに対して、リファレンスビット線Ｒｅｆ−ＢＬａの電位は、図１８（Ａ２）に示すように、初期時に、強誘電体キャパシタ５１−１ａに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬａの電位ＶＢＬ１−０よりも低い電位となる。また、リファレンスビット線Ｒｅｆ−ＢＬｂの電位は、図１８（Ｂ２）に示すように、初期時に、強誘電体キャパシタ５１−１ｂに“０”データを書き込み、これを読み出した場合のリファレンスビット線Ｒｅｆ−ＢＬｂの電位ＶＢＬ１−０よりも高い電位となる。
【０２３６】
この結果、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬａの電位との関係は、ビット線ＢＬ１の電位＞リファレンスビット線Ｒｅｆ−ＢＬａの電位となり、図１７（Ｉ）及び（Ｊ）に示すように、ノードＮ１ａの電位＞ノードＮ２ａの電位となる。これに対して、ビット線ＢＬ１の電位とリファレンスビット線Ｒｅｆ−ＢＬｂの電位との関係は、ビット線ＢＬ１の電位＝リファレンスビット線Ｒｅｆ−ＢＬｂの電位となり、図１７（Ｋ）に示すように、ノードＮ１ｂの電位＝ノードＮ２ｂの電位となる。
【０２３７】
次に、時刻Ｔ１０で、ラッチ起動信号ＳＡＰＯＷＥＲ２の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、ショート回路６７−１のアナログスイッチ８９がＯＮとなり、センスアンプ６６−１ａ、６６−１ｂはツインセンスアンプとして機能するので、入力電圧差が大きいセンスアンプ６６−１ａが強く増幅動作を行うことになり、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“１”となる。
【０２３８】
この結果、セレクタ７０−１では、アナログスイッチ１０８ａはＯＦＦ、アナログスイッチ１０８ｂはＯＮとなり、出力データＤｏｕｔ１として、ラッチ回路９５ｂがラッチしている強誘電体キャパシタ３−１１からビット線ＢＬ１への１回目のデータ読み出し時にセンスアンプ６６−１ｂが出力したデータ“０”を出力する。
【０２３９】
次に、時刻Ｔ１１で、再書き込み信号ＲｅＷｒｉｔｅ及びリファレンスワード線Ｒｅｆ−ＷＬ１１の電位を電源電圧ＶＤＤに立ち上げる。このようにすると、強誘電体キャパシタ４８−１ｂ、５１−１ｂには“１”データが書き込まれる。
【０２４０】
図１９は本発明の一実施形態の読み出し動作を整理して説明するための図であり、強誘電体キャパシタ３−１１の状態（インプリントの状態、記憶データ）と、１回目のデータ読み出し時のセンスアンプ６６−１ａの出力データＤｏｕｔ１ａと、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂと、ラッチ回路９５ａの保持値と、ラッチ回路９５ｂの保持値と、２回目のデータ読み出し時のセンスアンプ６６−１ａの出力データＤｏｕｔ１ａと、セレクタ７０−１の出力データＤｏｕｔ１との関係を示す図である。
【０２４１】
本発明の一実施形態においては、強誘電体キャパシタ３−１１がＵタームインプリントされている場合において、強誘電体キャパシタ３−１１に“１”データを書き込み、これを読み出すと、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“１”又は“０”となる。
【０２４２】
この結果、ラッチ回路９５ａの保持値＝“１”、ラッチ回路９５ｂの保持値＝“１”又は“０”となる。そして、２回目の読み出しでは、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”となり、ラッチ回路９５ａの保持値“１”が選択され、出力データＤｏｕｔ１として“１”データが出力される。
【０２４３】
また、強誘電体キャパシタ３−１１がＵタームインプリントされている場合において、“０”データを書き込み、これを読み出すと、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“０”となる。
【０２４４】
この結果、ラッチ回路９５ａの保持値＝“０”、ラッチ回路９５ｂの保持値＝“０”となる。そして、２回目の読み出しでは、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”となり、ラッチ回路９５ａの保持値“０”が選択され、出力データＤｏｕｔ１として“０”データが出力される。
【０２４５】
また、強誘電体キャパシタ３−１１がＰタームインプリントされている場合において、“１”データを書き込み、これを読み出すと、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“１”となる。
【０２４６】
この結果、ラッチ回路９５ａの保持値＝“１”、ラッチ回路９５ｂの保持値＝“１”となる。そして、２回目の読み出しでは、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”となり、ラッチ回路９５ｂの保持値“１”が選択され、出力データＤｏｕｔ１として“１”データが出力される。
【０２４７】
また、強誘電体キャパシタ３−１１がＰタームインプリントされている場合において、“０”データを書き込み、これを読み出すと、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“０”又は“１”、センスアンプ６６−１ｂの出力データＤｏｕｔ１ｂ＝“０”となる。
【０２４８】
この結果、ラッチ回路９５ａの保持値＝“０”又は“１”、ラッチ回路９５ｂの保持値＝“０”となる。そして、２回目の読み出しでは、センスアンプ６６−１ａの出力データＤｏｕｔ１ａ＝“１”となり、ラッチ回路９５ｂの保持値“０”が選択され、出力データＤｏｕｔ１として“０”データが出力される。
【０２４９】
以上のように、本発明の一実施形態においては、データ読み出し時には、選択された行のメモリセルからビット線ＢＬ１〜ＢＬｎに対して２回のデータ読み出しが行われるが、選択された行のメモリセルからのビット線ＢＬ１〜ＢＬｎへの１回目のデータ読み出し時には、リファレンスセルアレイ３３−１の対応する行のリファレンスセルの読み出しが行われる。
【０２５０】
そして、ビット線ＢＬ１、ＢＬ２、…、ＢＬｎとリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差がセンスアンプ６６−１ａ、６６−２ａ、…、６６−ｎａで増幅され、センスアンプ６６−１ａ、６６−２ａ、…、６６−ｎａの出力データＤｏｕｔ１ａ、Ｄｏｕｔ２ａ、…、Ｄｏｕｔｎａがセレクタ７０−１、７０−２、…、７０−ｎ内の対応するラッチ回路にラッチされる。
【０２５１】
また、ビット線ＢＬ１、ＢＬ２、…、ＢＬｎとリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差がセンスアンプ６６−１ｂ、６６−２ｂ、…、６６−ｎｂで増幅され、センスアンプ６６−１ｂ、６６−２ｂ、…、６６−ｎｂの出力データＤｏｕｔ１ｂ、Ｄｏｕｔ２ｂ、…、Ｄｏｕｔｎｂがセレクタ７０−１、７０−２、…、７０−ｎ内の対応するラッチ回路にラッチされる。
【０２５２】
また、選択された行のメモリセルからのビット線ＢＬ１〜ＢＬｎへの２回目のデータ読み出し時には、リファレンスセルアレイ３３−２の対応する行のリファレンスセルの読み出しが行われる。
【０２５３】
そして、選択された行のメモリセルからの２回目のデータ読み出し時には、センスアンプ６６−ｋａ、６６−ｋｂがツインセンスアンプとして機能し、ビット線ＢＬ１、ＢＬ２、…、ＢＬｎとリファレンスビット線Ｒｅｆ−ＢＬａとの間の電圧差がセンスアンプ６６−１ａ、６６−２ａ、…、６６−ｎａで増幅されると共に、ビット線ＢＬ１、ＢＬ２、…、ＢＬｎとリファレンスビット線Ｒｅｆ−ＢＬｂとの間の電圧差がセンスアンプ６６−１ｂ、６６−２ｂ、…、６６−ｎｂで増幅され、セレクタ７０−１、７０−２、…、７０−ｎは、センスアンプ６６−１ａ、６６−２ａ、…、６６−ｎａの出力データＤｏｕｔ１ａ、Ｄｏｕｔ２ａ、…、Ｄｏｕｔｎａに制御されてセレクト動作を行う。
【０２５４】
即ち、本発明の一実施形態においては、メモリセルアレイ３２と、リファレンスセルアレイ３３−１、３３−２を設けると共に、メモリセルアレイ３２の各列に２個のセンスアンプ６６−ｋａ、６６−ｋｂと、センスアンプ６６−ｋａの出力データＤｏｕｔｋａ又はセンスアンプ６６−ｋｂの出力データＤｏｕｔｋｂを選択するセレクタ７０−ｋを設け、データ読み出し時に、センスアンプ６６−ｋａの出力データＤｏｕｔｋａとセンスアンプ６６−ｋｂの出力データＤｏｕｔｋｂのうち、正しい方を出力データＤｏｕｔｋとして選択するようにしている。
【０２５５】
したがって、本発明の一実施形態によれば、メモリセル２−１１〜２−ｍｎを構成する強誘電体キャパシタ３−１１〜３−ｍｎのＵタームインプリントやＰタームインプリントによる誤読み出しを回避することができる。このような特徴を有する本発明の一実施形態は、強誘電体キャパシタ３−１１〜３−ｍｎに同一データを長期間保持させる製品に使用して好適である。
【図面の簡単な説明】
【０２５６】
【図１】本発明の一実施形態の一部分の構成を示す回路図である。
【図２】本発明の一実施形態が備えるメモリセルアレイ及びメモリセルアレイに対応して設けられている再書き込み回路の構成を示す回路図である。
【図３】本発明の一実施形態が備えるリファレンスセルアレイ及びリファレンスセルアレイに対応して設けられている再書き込み回路の構成を示す回路図である。
【図４】本発明の一実施形態が備える読み出し回路の構成を示す回路図である。
【図５】本発明の一実施形態が備えるセンスアンプ部内のセンスアンプ及びショート回路の構成を示す回路図である。
【図６】本発明の一実施形態が備えるセレクタ部内のセレクタの構成を示す回路図である。
【図７】本発明の一実施形態が備えるメモリセルの強誘電体キャパシタがＵタームインプリントされている場合において、強誘電体キャパシタに“１”データ又は“０”データを書き込み、これを読み出した場合のビット線の電位を説明するための図である。
【図８】本発明の一実施形態が備えるメモリセルの強誘電体キャパシタがＰタームインプリントされている場合において、強誘電体キャパシタに“１”データ又は“０”データを書き込み、これを読み出した場合のビット線の電位を説明するための図である。
【図９】本発明の一実施形態が備えるリファレンスセルの強誘電体キャパシタに“０”データを書き込み、これを読み出した場合のリファレンスビット線の電位を説明するための図である。
【図１０】本発明の一実施形態が備えるリファレンスセルの強誘電体キャパシタに“０”データを書き込み、これを読み出した場合のリファレンスビット線の電位を説明するための図である。
【図１１】本発明の一実施形態の読み出し動作を説明するための波形図である。
【図１２】本発明の一実施形態の読み出し動作を説明するための図である。
【図１３】本発明の一実施形態の読み出し動作を説明するための波形図である。
【図１４】本発明の一実施形態の読み出し動作を説明するための図である。
【図１５】本発明の一実施形態の読み出し動作を説明するための波形図である。
【図１６】本発明の一実施形態の読み出し動作を説明するための図である。
【図１７】本発明の一実施形態の読み出し動作を説明するための波形図である。
【図１８】本発明の一実施形態の読み出し動作を説明するための図である。
【図１９】本発明の一実施形態の読み出し動作を整理して説明するための図である。
【図２０】従来の強誘電体メモリの一例の一部分の構成を示す回路図である。
【図２１】図２０に示す従来の強誘電体メモリが備える強誘電体キャパシタに対する“１”データの書き込みを説明するための図である。
【図２２】図２０に示す従来の強誘電体メモリが備える強誘電体キャパシタに対する“０”データの書き込みを説明するための図である。
【図２３】図２０に示す従来の強誘電体メモリが備えるセンスアンプの構成を示す回路図である。
【図２４】図２０に示す従来の強誘電体メモリのデータ読み出し動作を説明するための波形図である。
【図２５】図２０に示す従来の強誘電体メモリが備える強誘電体キャパシタに同一データを長期間保持させた場合に発生するインプリント現象を説明するための図である。
【図２６】図２０に示す従来の強誘電体メモリが備えるセンスアンプのリードマージンを説明するための図である。
【符号の説明】
【０２５７】
１…メモリセルアレイ
２−１１、２−１２、２−１ｎ…メモリセル
２−ｍ１、２−ｍ２、２−ｍｎ…メモリセル
３−１１、３−１２、３−１ｎ…強誘電体キャパシタ
３−ｍ１、３−ｍ２、３−ｍｎ…強誘電体キャパシタ
４−１１、４−１２、４−１ｎ…アクセストランジスタ
４−ｍ１、４−ｍ２、４−ｍｎ…アクセストランジスタ
５…リファレンスセルアレイ
６−１、６−ｍ…リファレンスセル
７−１、７−ｍ…強誘電体キャパシタ
８−１、８−ｍ…アクセストランジスタ
９…読み出し回路
１０−１、１０−２、１０−ｎ…センスアンプ
１１…ラッチ起動信号線
１２…インバータ
１３…反転ラッチ起動信号線
１５…アナログスイッチ
１６…ＰＭＯＳトランジスタ
１７…ＮＭＯＳトランジスタ
１８…アナログスイッチ
１９…ＰＭＯＳトランジスタ
２０…ＮＭＯＳトランジスタ
２１…ラッチアンプ
２２…ＶＤＤ電源線
２３…ＶＳＳ電源線
２４、２５…ＮＭＯＳトランジスタ
２６、２７…ＰＭＯＳトランジスタ
２８…ＰＭＯＳトランジスタ
２９…ＮＭＯＳトランジスタ
３２…メモリセルアレイ
３３−１、３３−２…リファレンスセルアレイ
３４、３５−１、３５−２…再書き込み回路
３６…読み出し回路
３７…センスアンプ部
３８…セレクタ部
３９−１、３９−２、３９−ｎ…データ出力ノード
４２−１、４２−２、４２−ｎ…データ入力ノード
４３−１、４３−２、４３−ｎ…ＮＭＯＳトランジスタ
４４…再書き込み信号線
４７−１ａ、４７−１ｂ、４７−ｍａ、４７−ｍｂ…リファレンスセル
４８−１ａ、４８−１ｂ、４８−ｍａ、４８−ｍｂ…強誘電体キャパシタ
４９−１ａ、４９−１ｂ、４９−ｍａ、４９−ｍｂ…アクセストランジスタ
５０−１ａ、５０−１ｂ、５０−ｍａ、５０−ｍｂ…リファレンスセル
５１−１ａ、５１−１ｂ、５１−ｍａ、５１−ｍｂ…強誘電体キャパシタ
５２−１ａ、５２−１ｂ、５２−ｍａ、５２−ｍｂ…アクセストランジスタ
５３ａ、５３ｂ…ＮＭＯＳトランジスタ
５４…ＶＳＳ電源線
５５…ＶＤＤ電源線
５６ａ、５６ｂ…ＮＭＯＳトランジスタ
５７…ＶＳＳ電源線
５８…ＶＤＤ電源線
６１…ＯＲ回路
６２…ラッチ起動信号線
６３…インバータ
６４、６５…ラッチ起動信号線
６６−１ａ、６６−２ａ、６６−ｎａ…センスアンプ
６６−１ｂ、６６−２ｂ、６６−ｎｂ…センスアンプ
６７−１、６７−２、６７−ｎ…ショート回路
６８、６９…ラッチ起動信号線
７０−１、７０−２、７０−ｎ…セレクタ
７３ａ、７３ｂ…アナログスイッチ
７４ａ、７４ｂ…ＰＭＯＳトランジスタ
７５ａ、７５ｂ…ＮＭＯＳトランジスタ
７６ａ、７６ｂ…アナログスイッチ
７７ａ、７７ｂ…ＰＭＯＳトランジスタ
７８ａ、７８ｂ…ＮＭＯＳトランジスタ
７９ａ、７９ｂ…ラッチアンプ
８０ａ、８０ｂ…ＶＤＤ電源線
８１ａ、８１ｂ…ＶＳＳ電源線
８２ａ、８２ｂ、８３ａ、８３ｂ…ＮＭＯＳトランジスタ
８４ａ、８４ｂ、８５ａ、８５ｂ…ＰＭＯＳトランジスタ
８６ａ、８６ｂ…ＮＭＯＳトランジスタ
８７ａ、８７ｂ…ＰＭＯＳトランジスタ
８８…インバータ
８９…アナログスイッチ
９０…ＮＭＯＳトランジスタ
９１…ＰＭＯＳトランジスタ
９５ａ、９５ｂ…ラッチ回路
９６ａ、９７ａ、９６ｂ、９７ｂ…インバータ
９８ａ、９９ａ、９８ｂ、９９ｂ…ノード
１００ａ〜１０４ａ、１００ｂ〜１０４ｂ…ＮＭＯＳトランジスタ
１０５ａ、１０５ｂ…インバータ
１０６…ＮＭＯＳトランジスタ
１０７ａ、１０７ｂ…インバータ
１０８ａ、１０８ｂ…アナログスイッチ
１０９ａ、１０９ｂ…ＰＭＯＳトランジスタ
１１０ａ、１１０ｂ…ＮＭＯＳトランジスタ
【図１】
2009076168.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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