(57)【要約】【課題】従来の半導体装置の製造方法では、埋め込み絶縁膜の形成工程において素子分離膜が消失する問題があった。【解決手段】本発明にかかる半導体装置の製造方法は、トレンチ底部に形成される埋め込み絶縁膜と、トレンチ内に形成された埋め込み型のゲート電極と、を有する半導体装置の製造方法であって、トレンチの底部に選択的に絶縁膜を形成し（ステップＳ１３までの工程）、絶縁膜を形成後に、素子分離絶縁膜が形成される領域に相当する部分に開口部を有するレジストを半導体基板表面に形成し（ステップＳ１７までの工程）、開口部に対して半導体基板表面の酸化処理を施して素子分離絶縁膜を形成する（ステップＳ１８の工程）ものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチ底部に形成される埋め込み絶縁膜と、前記トレンチ内に形成された埋め込み型のゲート電極と、を有する半導体装置の製造方法であって、
前記トレンチの底部に選択的に絶縁膜を形成し、
前記絶縁膜を形成後に、素子分離絶縁膜が形成される領域に相当する部分に開口部を有するレジストを半導体基板表面に形成し、
前記開口部に対して前記半導体基板表面の酸化処理を施して前記素子分離絶縁膜を形成する半導体装置の製造方法。
【請求項２】
前記素子分離絶縁膜の形成後に前記トレンチの側壁に前記埋め込み絶縁膜よりも薄い膜厚のゲート酸化膜を形成し、
前記ゲート酸化膜形成後の前記トレンチにゲート電極材を埋設する工程を更に有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチに隣接する領域にトランジスタのボディ領域として機能する第１の拡散領域を形成し、
前記第１の拡散領域の上層であって、前記トレンチに隣接する領域に前記トランジスタのソース領域として機能する第２の拡散領域を形成する工程を更に有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記素子分離絶縁膜は、前記半導体基板においてトランジスタとして機能する活性領域の外周に沿って形成される請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置に形成されるトランジスタは、前記トレンチにゲート電極が形成され、前記半導体基板の表面側にソース領域を有し、前記半導体基板の裏面側にドレイン領域を有する縦型の電界効果型トランジスタである請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にトレンチ型ゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、半導体基板上にトランジスタ等の素子を形成し、それらトランジスタを用いて各種機能を実現する。このトランジスタの一つに大電流を扱うパワートランジスタがある。パワートランジスタでは、導通した状態におけるトランジスタの抵抗値（オン抵抗）を低減し、大きな電流量を低損失で扱うことができる性能が求められる。そこで、パワートランジスタは、基板の表面から基板の裏面にかけて電流を流す縦型の構造が用いられる。この縦型のトランジスタの構造の一つにトレンチゲート構造がある。トレンチゲート構造では、半導体基板の表面に形成した溝（以下、トレンチと称す）にゲート電極を埋め込み、トレンチの側壁にチャネルを構成する。トレンチゲート構造を有するトランジスタは、このチャネルを介して基板表面に形成されるソース領域から基板裏面に形成されるドレイン領域に電流を流す。
【０００３】
このようなトレンチゲート構造を有する半導体装置の一例が特許文献１に開示されている。特許文献１に記載の半導体装置では、トレンチの内壁に形成されるゲート酸化膜よりも厚い埋め込み酸化膜をトレンチの底部に形成する。そして、埋め込み酸化膜をマスクとして、斜めイオン注入によりトランジスタのチャネル領域となる拡散領域を形成する。これにより、トレンチの側面に形成される拡散領域の不純物濃度を深さ方向に対して均一にする。そして、この均一な不純物濃度のチャネル領域により、トランジスタの閾値電圧のばらつきを抑制する。
【０００４】
また、半導体装置においては、隣接するトランジスタ間を電気的に分離するために、基板表面に素子分離領域を設けることが行われる。この素子分離領域を有する半導体装置の一例が特許文献２に開示されている。特許文献２に開示されている半導体装置では、半導体基板を活性領域と非活性領域とに区分する素子分離領域が開示されている。特許文献２に開示されている半導体装置では、トレンチに絶縁膜を埋め込むと共に、トレンチと連続する領域を有する素子分離領域を半導体基板表面に形成する。これにより、特許文献２に開示されている半導体装置では、活性領域が露出されることなく素子分離を行い、素子の電気的特性を向上させることができる。
【特許文献１】特開２００１−２８４５８８号公報
【特許文献２】特開平８−２９３５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
素子分離領域は、一般的に、トレンチ内の埋め込み絶縁膜等を形成する前に形成される。また、トレンチの底部に埋め込み絶縁膜を形成する場合、トレンチ形成後に半導体基板の表面を厚い絶縁膜で覆い、その後トレンチ底部の埋め込み絶縁膜が適度な厚さになるまでエッチングを行う。このとき、トレンチの深い位置までエッチングを行う必要があるため、埋め込み絶縁膜を形成する工程におけるエッチングは強度を強めなくてはならない。そのため、埋め込み絶縁膜を形成する工程よりも前に素子分離領域が形成されると、埋め込み絶縁膜の形成工程における強度の強いエッチングによって素子分離領域がエッチングされ、素子分離領域が消失する問題がある。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体装置の製造方法は、トレンチ底部に形成される埋め込み絶縁膜と、前記トレンチ内に形成された埋め込み型のゲート電極と、を有する半導体装置の製造方法であって、前記トレンチの底部に選択的に絶縁膜を形成し、前記絶縁膜を形成後に、素子分離絶縁膜が形成される領域に相当する部分に開口部を有するレジストを半導体基板表面に形成し、前記開口部に対して前記半導体基板表面の酸化処理を施して前記素子分離絶縁膜を形成するものである。
【０００７】
本発明にかかる半導体装置の製造方法によれば、埋め込み絶縁膜を形成後に素子分離領域を形成する。そのため、基板表面に形成される素子分離領域が埋め込み絶縁膜を形成する工程におけるエッチングの影響を受けることがない。
【発明の効果】
【０００８】
本発明にかかる半導体装置の製造方法によれば、埋め込み絶縁膜を有する半導体装置において、容易に基板表面に素子分離領域を形成することが可能である。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる半導体装置１００の断面図を図９に示す。以下では、ここでは、Ｎチャネル型のトレンチ型パワートランジスタの構造を例に説明する。図９に示す例では、半導体装置１００は、トレンチ型パワートランジスタが形成される活性領域と、トレンチ型パワートランジスタの外周に沿って形成される非活性領域とが示されている。
【００１０】
図９に示すように、本実施の形態にかかる半導体装置１００は、一導電型（例えば、Ｎ型）の半導体で形成されるＮ−ｓｕｂ層１の上層にＮ型のエピタキシャル層（以下、Ｎ−Ｅｐｉ層と称す）２が形成される。そして、Ｎ−Ｅｐｉ層２の表面にパワートランジスタとして機能するトレンチゲート領域、ボディ領域（図９においてＰ−ｂｏｄｙで示す領域）１３、ソース領域１４が形成される。また、活性領域に形成されるトランジスタの外周部にはＰウェル領域３が形成される。さらに、非活性領域であって、Ｐウェル領域３の上層には素子分離領域（以下、ＬＯＣＯＳ領域と称す）１０が形成される。
【００１１】
トレンチゲート領域は、埋め込み絶縁膜（図９においてＮＳＧ（Non-doped Silicate Glass）で示す領域）５、ゲート酸化膜１１、ゲート電極１２を有する。そして、トレンチゲート領域は、ゲート酸化膜１１及び埋め込み絶縁膜５を絶縁層として用い、ゲート電極１２をパワートランジスタのゲート電極として機能させる。Ｐボディ領域は、他導電型（例えばＰ型）の半導体で形成される第１の拡散領域である。Ｐボディ領域は、トレンチゲート領域に隣接する領域に形成され、パワートランジスタの動作時にチャネルが形成される。ソース領域１４は、トレンチゲート領域に隣接する領域であって、Ｐボディ領域１３の上層に形成される。ソース領域１４は、パワートランジスタのソースとして機能する。なお、本実施の形態では、Ｎ−ｓｕｂ層１を半導体基板の裏面とする。そして、Ｎ−ｓｕｂ層１をパワートランジスタのドレインとして機能させる。
【００１２】
本実施の形態にかかる半導体装置では、トレンチ底部にゲート酸化膜１１よりも厚い埋め込み絶縁膜５を有する。これにより、パワートランジスタの動作時にトレンチ底部とＮ−Ｅｐｉ層２との境界付近に空乏層が形成されることを防止する。このように空乏層の形成が防止されることで、本実施の形態にかかるパワートランジスタは、ドレインの寄生容量を低減することができる。
【００１３】
次に、本実施の形態にかかる半導体装置の製造方法のフローチャートを図１に示し、半導体装置１００の製造方法について説明する。図１に示すフローチャートは、Ｎ−ｓｕｂ層１の上層にＮ−Ｅｐｉ層２をエピタキシャル成長させた後の工程を開始時点としている。
【００１４】
まず、ステップＳ１として、半導体基板の表面に酸化処理を施す。続いてステップＳ２においてＣＶＤ窒化膜を成長させる。ステップＳ１の酸化処理において形成された表面酸化膜は、ステップＳ２の窒化膜成長工程において半導体基板の表面がダメージを受けることを防止するために設けられるものである。
【００１５】
次に、Ｐウェル領域３を形成するために、Ｐウェル領域３が形成される領域に相当する領域に開口部を有するフォトレジストマスクをフォトリソグラフィ処理によって形成する（ステップＳ３）。そして、ステップＳ３において形成されたフォトレジストマスクの開口部に対して不純物（例えばボロン）をイオン注入する（ステップＳ４）。このイオン注入では、ステップＳ１で形成した酸化膜及びステップＳ２で形成した窒化膜を透過させるようにボロンイオンを注入する。ステップＳ４のイオン注入が完了した後ステップＳ３で形成したフォトレジストマスクは除去される。
【００１６】
続いて、ステップＳ２で形成した窒化膜の上層にＣＶＤ法によりＣＶＤ酸化膜（以下、ハードマスク用酸化膜と称す）を成長させる（ステップＳ５）。その後、ハードマスク用酸化膜の上層にトレンチが形成される領域に相当する部分に開口部を有するフォトレジストマスクをフォトリソグラフィ処理により形成する（ステップＳ６）。このステップＳ６において形成されたフォトマスクを用いてトレンチが形成される領域に相当する部分のハードマスク用酸化膜に開口部を設ける。この開口部を形成する工程は、ハードマスク用酸化膜をドライエッチングすることで行われる（ステップＳ７）。
【００１７】
その後、ハードマスク用酸化膜のエッチングにより露出したシリコン基板（半導体基板）を異方性ドライエッチングによりエッチングすることでトレンチが形成される（ステップＳ８）。なお、ステップＳ８における異方性ドライエッチングでは、エッチングガスとして、ＣＦ系及びＨＢｒ系ガスが用いられる。また、ステップＳ８の工程では、ハードマスク用酸化膜がマスクとして用いられる。さらに、ステップＳ８のエッチング工程において、ハードマスク用酸化膜の上層のフォトレジストはエッチングの副次的効果により除去される。そして、ステップＳ８のトレンチ形成工程においてトレンチが形成された後、ハードマスク用酸化膜、窒化膜、表面酸化膜の除去がエッチングにより行われる（ステップＳ９〜Ｓ１１）。
【００１８】
続いて、ステップＳ１１までの工程においてトレンチが形成された半導体基板の表面に絶縁膜（例えばＮＳＧ（Non-doped Silicate Glass）膜）を成長させる（ステップＳ１２）。このステップＳ１２が完了した後の半導体装置１００の断面図を図２に示す。図２に示すように、ステップＳ１２の完了後の半導体装置１００は、Ｎ−ｓｕｂ層１の上層にＮ−Ｅｐｉ層２が形成される。また、Ｎ−Ｅｐｉ層２の上層であって、活性領域の外周部に相当する部分には、Ｐウェル領域３が形成され、活性領域内にはトレンチが形成される。そして、半導体基板の表面に形成されＮＳＧ膜４は、トレンチを満たすように形成される。
【００１９】
次に、ＮＳＧ膜４をエッチングにより削る（ステップＳ１３）。この工程におけるエッチングは、トレンチ内部までエッチングを進める必要があるため、強度の強いエッチングとなる。つまり、ＮＳＧ膜４はこの強度の強いエッチングにより除去される。ステップＳ１３の工程が完了した後の半導体装置１００の断面図を図３に示す。図３に示すように、ステップＳ１３のエッチング工程後の半導体装置１００では、トレンチの底部にＮＳＧ膜が残る。このＮＳＧ膜を以下では埋め込み絶縁膜５と称す。なお、埋め込み絶縁膜５は、後の工程でトレンチの内壁に形成されるゲート絶縁膜よりも厚い膜厚を有する。
【００２０】
次いで、ステップＳ１４〜ステップＳ１７の工程が完了した後の半導体装置１００の断面図を図４に示す。ステップＳ１４では、ステップＳ１３が完了後の半導体基板の表面に対して酸化処理を施して表面酸化膜６を形成する。ステップＳ１５では、ステップＳ１４で形成した表面酸化膜６の上層に窒化膜７を成長させる。なお、ステップＳ１４において形成される表面酸化膜６は、ステップＳ１において形成される表面酸化膜と同様に、ステップＳ１５の窒化膜７の成長工程において半導体基板の表面がダメージを受けることを防止する。
【００２１】
次いで、窒化膜７の上層にフォトレジスト８を塗布する。そして、フォトリソグラフィ処理によりＬＯＣＯＳが形成される領域に相当する部分のフォトレジスト８に開口部９を設け、ＬＯＣＯＳパターンに対応したフォトレジストマスクを形成する（ステップＳ１６）。そして、ステップＳ１６において形成されたフォトレジストマスクの開口部において露出した窒化膜７をエッチングにより除去する（ステップＳ１７）。なお、ステップＳ１７のエッチング工程においては、フォトレジスト８の開口部に相当する部分の表面酸化膜６も除去される。これにより、フォトレジストの開口部９の部分では半導体基板が露出することになる。
【００２２】
次いで、ステップＳ１８の工程が完了した後の半導体装置１００の断面図を図５に示す。ステップＳ１８では、ステップＳ１７において露出した半導体基板に対してＬＯＣＯＳ形成用の酸化処理を施す。この酸化処理では、半導体基板表面に、酸化種を打ち込んだ後に加熱処理を施すことで厚い酸化膜を形成する。そして、この厚い酸化膜がＬＯＣＯＳとなる。なお、ステップＳ１８ではＬＯＣＯＳ形成後にフォトレジスト８を除去する。
【００２３】
次いで、ステップＳ１９〜Ｓ２０の処理が完了した後の半導体装置１００の断面図を図６に示す。ステップＳ１９では、ステップＳ１５において形成した窒化膜７の除去を行う。また、ステップＳ２０では、ステップＳ１４において形成した表面酸化膜の除去を行う。ステップＳ１９、Ｓ２０の除去処理は、エッチングにて行われる。
【００２４】
次いで、ステップＳ２１の処理が完了した後の半導体装置１００の断面図を図７に示す。ステップＳ２１では、半導体基板表面の酸化処理を行い、酸化膜１１を形成する。この酸化膜１１のうちトレンチの側壁に形成される酸化膜がゲート酸化膜１１となる。
【００２５】
次いで、ステップＳ２２の処理が完了した後の半導体装置１００の断面図を図８に示す。ステップＳ２２では、トレンチ内部をゲート電極材（例えば、ポリシリコン）で充填する。これにより、トレンチ内部には、ゲート電極１２が形成される。なお、ステップＳ２２では、ゲート電極の形成後に半導体基板の表面のエッチングを行い、半導体基板の表面に形成された酸化膜の除去を行う。
【００２６】
次いで、ステップＳ２３の処理が完了した後の半導体装置１００の断面図を図９に示す。ステップＳ２３では、パワートランジスタのボディ領域及びソース領域となる拡散層を形成するための不純物注入を行う。ステップＳ２３では、まず、活性領域においてトレンチが形成されていない領域に対して不純物（例えば、ボロン）をイオン注入により半導体基板に注入する。ボロンイオンが注入された領域はＰ型半導体となり、パワートランジスタの動作時にチャネルとして機能するボディ領域が形成される。続いて、ボディ領域のうちトレンチに隣接する領域に選択的に不純物（例えば、リン）をイオン注入する。リンイオンが注入された領域はＮ型半導体となり、パワートランジスタの動作時にソースとして機能するソース領域が形成される。
【００２７】
その後、ステップＳ２４においてステップＳ２３の工程までに形成された半導体基板の上層に配線処理を施すことで、半導体装置１００が完成する。
【００２８】
上記説明より、本実施の形態にかかる半導体装置１００の製造方法によれば、トレンチ底部に他の領域よりも厚く形成された埋め込み絶縁膜５を形成した後に、ＬＯＣＯＳを形成する。これにより、ＬＯＣＯＳ形成後に、ＬＯＣＯＳが強度の強いエッチング処理の影響を受けることを防止することができる。従って、本実施の形態にかかる半導体装置１００の製造方法によれば、埋め込み絶縁膜５の形成工程などの強度の強いエッチング処理を経て形成される半導体装置であっても、ＬＯＣＯＳを消失させることなく製造することができる。
【００２９】
また、一般的にＬＯＣＯＳの表面は、活性領域の半導体基板の表面に対して段差を有する。また、トレンチ等の選択的に領域が決定される部分は、光学的な処理によりフォトレジストに開口された開口部の寸法により精度が決定される。そのため、ＬＯＣＯＳ形成後にトレンチを形成した場合、ＬＯＣＯＳの表面と活性領域の半導体基板の表面との段差により、光学処理装置のフォーカスの調整が困難になる。光学処理装置のフォーカス調整を精度良く行えない場合、フォトレジストの開口部の寸法精度が低下する問題がある。しかしながら、本実施の形態にかかる半導体装置１００の製造方法によれば、ＬＯＣＯＳをトレンチ形成後に成長させるため、トレンチの形成工程において半導体基板の表面は平坦であり、光学処理装置のフォーカス精度を向上させ得ることができる。これにより、本実施の形態にかかる半導体装置１００の製造方法はフォトレジストの開口部の寸法精度を向上させ、トレンチ等の寸法精度を向上させることができる。
【００３０】
さらに、本実施の形態にかかる半導体装置１００は、活性領域に形成されるパワートランジスタの周囲にＬＯＣＯＳが形成されるため、同一の半導体基板上に、パワートランジスタとは異なる素子を形成することができる。これにより、図９においては不図示となる領域であって非活性領域に接する領域に、例えば、パワートランジスタの制御回路等を構成することができる。このように、パワートランジスタとパワートランジスタの制御回路とを同一基板に構成することにより、より高機能な半導体装置を製造することが可能になる。
【００３１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、半導体基板はＮ型半導体基板に限られるものではなく、用途に応じてＰ型半導体基板を用いても良い。また、半導体基板上に作られるトランジスタは注入する不純物を変更し、Ｐチャネル型トランジスタとすることも可能である。
【図面の簡単な説明】
【００３２】
【図１】実施の形態１にかかる半導体装置の製造方法のフローチャートである。
【図２】実施の形態１にかかる半導体装置の製造方法においてステップＳ１２までの処理が完了したときの半導体装置の断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法においてステップＳ１３までの処理が完了したときの半導体装置の断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法においてステップＳ１７までの処理が完了したときの半導体装置の断面図である。
【図５】実施の形態１にかかる半導体装置の製造方法においてステップＳ１８までの処理が完了したときの半導体装置の断面図である。
【図６】実施の形態１にかかる半導体装置の製造方法においてステップＳ２０までの処理が完了したときの半導体装置の断面図である。
【図７】実施の形態１にかかる半導体装置の製造方法においてステップＳ２１までの処理が完了したときの半導体装置の断面図である。
【図８】実施の形態１にかかる半導体装置の製造方法においてステップＳ２２までの処理が完了したときの半導体装置の断面図である。
【図９】実施の形態１にかかる半導体装置の製造方法においてステップＳ２３までの処理が完了したときの半導体装置の断面図である。
【符号の説明】
【００３３】
１    Ｎ−ｓｕｂ層
２    Ｎ−Ｅｐｉ層
３    Ｐウェル領域
４    ＮＳＧ膜
５    埋め込み絶縁膜
６    表面酸化膜
７    窒化膜
８    フォトレジスト
９    開口部
１１    ゲート酸化膜
１２    ゲート電極
１３    ボディ領域
１４    ソース領域
１００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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