(57)【要約】【課題】スイッチング特性に優れ、動作速度の速い薄膜トランジスタを具現できるチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法を提供する。【解決手段】本発明のチャンネル層は、薄膜トランジスタに用いるチャンネル層であって、遷移金属のドーピングされたＩＺＯを含む。薄膜トランジスタは、ゲート絶縁層を挟んで形成されたゲート電極及びこのチャンネル層と、このチャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜トランジスタに用いるチャンネル層であって、
遷移金属のドーピングされたＩＺＯを含むことを特徴とするチャンネル層。
【請求項２】
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）（ここで、ａ、ｂは、それぞれａ＞０、ｂ＞０の条件を満足する実数）物質によって形成されることを特徴とする請求項１に記載のチャンネル層。
【請求項３】
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）（ここで、ａ、ｂは、それぞれ０＜ａ≦１、ｂ≧１の条件を満足する実数）物質によって形成されることを特徴とする請求項２に記載のチャンネル層。
【請求項４】
前記遷移金属は、９〜１１族元素のうちの少なくともいずれか一つであることを特徴とする請求項１に記載のチャンネル層。
【請求項５】
前記遷移金属は、９〜１１族元素のうちの少なくともいずれか一つであることを特徴とする請求項２に記載のチャンネル層。
【請求項６】
前記遷移金属は、Ｎｉ又はＣｕであることを特徴とする請求項４に記載のチャンネル層。
【請求項７】
前記遷移金属は、Ｎｉ又はＣｕであることを特徴とする請求項５に記載のチャンネル層。
【請求項８】
前記遷移金属のドーピング濃度は、１０３〜１０２２ａｔｏｍ／ｃｍ３であることを特徴とする請求項１に記載のチャンネル層。
【請求項９】
基板上に備わるゲート電極及び請求項１に記載のチャンネル層と、
前記ゲート電極と前記チャンネル層との間に備わるゲート絶縁層と、
前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極と、を備えることを特徴とする薄膜トランジスタ。
【請求項１０】
前記ゲート電極は、前記チャンネル層上に形成されることを特徴とする請求項９に記載の薄膜トランジスタ。
【請求項１１】
前記ゲート絶縁層と前記ゲート電極との上に備わる保護層を更に備えることを特徴とする請求項１０に記載の薄膜トランジスタ。
【請求項１２】
前記ゲート電極は、前記チャンネル層の下部に形成されることを特徴とする請求項９に記載の薄膜トランジスタ。
【請求項１３】
前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に備わる保護層を更に備えることを特徴とする請求項１２に記載の薄膜トランジスタ。
【請求項１４】
薄膜トランジスタで使われるチャンネル層の形成方法であって、
チャンネル形成のための半導体物質層を設ける段階と、
前記半導体物質層をパターニングしてチャンネル層を形成する段階と、を有し、
前記半導体物質層は、遷移金属のドーピングされたＩＺＯを含むことを特徴とするチャンネル層の形成方法。
【請求項１５】
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）（ここで、ａ、ｂは、それぞれａ＞０、ｂ＞０の条件を満足する実数）物質によって形成されることを特徴とする請求項１４に記載のチャンネル層の形成方法。
【請求項１６】
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）（ここで、ａ、ｂは、それぞれ０＜ａ≦１、ｂ≧１の条件を満足する実数）物質によって形成されることを特徴とする請求項１５に記載のチャンネル層の形成方法。
【請求項１７】
前記遷移金属は、９〜１１族元素のうちの少なくともいずれか一つであることを特徴とする請求項１４に記載のチャンネル層の形成方法。
【請求項１８】
前記遷移金属は、９〜１１族元素のうちの少なくともいずれか一つであることを特徴とする請求項１５に記載のチャンネル層の形成方法。
【請求項１９】
前記遷移金属は、Ｎｉ又はＣｕであることを特徴とする請求項１７に記載のチャンネル層の形成方法。
【請求項２０】
前記遷移金属は、Ｎｉ又はＣｕであることを特徴とする請求項１８に記載のチャンネル層の形成方法。
【請求項２１】
前記遷移金属のドーピング濃度は、１０３〜１０２２ａｔｏｍ／ｃｍ３であることを特徴とする請求項１４に記載のチャンネル層の形成方法。
【請求項２２】
基板上に請求項１４に記載のチャンネル層を形成する段階と、
前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、
前記チャンネル層の露出部、前記ソース電極及び前記ドレイン電極上にゲート絶縁層を形成する段階と、
前記ゲート絶縁層上にゲート電極を形成する段階と、を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２３】
前記ゲート絶縁層と前記ゲート電極との上に保護層を形成する段階を更に有することを特徴とする請求項２２に記載の薄膜トランジスタの製造方法。
【請求項２４】
基板上にゲート電極とゲート絶縁層とを順に形成する段階と、
前記ゲート絶縁層上に請求項１４に記載のチャンネル層を形成する段階と、
前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２５】
前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に保護層を形成する段階を更に有することを特徴とする請求項２４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、より詳細には、チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）は、液晶表示装置又は有機発光表示装置のような平板表示装置でスイッチング素子として使われる。薄膜トランジスタの移動度（ｍｏｂｉｌｉｔｙ）又は漏れ電流などは、電荷キャリアの移動する経路であるチャンネル層の物質及び状態に大きく左右される。
【０００３】
現在、商用化されている液晶表示装置の場合、薄膜トランジスタのチャンネル層は、殆ど非晶質シリコン層である。薄膜トランジスタのチャンネル層が非晶質シリコン層であるとき、電荷移動度は、０．５ｃｍ２／Ｖｓ前後と非常に低いために、液晶表示装置の動作速度を速めがたいという問題点がある。
【０００４】
このため、非晶質シリコン層より移動度の大きい酸化物半導体物質層、例えばＺｎＯ系（ｂａｓｅｄ）物質層を薄膜トランジスタのチャンネル層として使用するための研究が進められている。ＺｎＯ系の物質層の移動度は、非晶質シリコン層の移動度の数十倍以上であることが可能であるために、ＺｎＯ系の物質層をチャンネル層として使用した薄膜トランジスタは、次世代表示装置の駆動素子として期待を集めている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、非晶質シリコンより高い移動度を有する物質によって形成されたチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明のチャンネル層は、薄膜トランジスタに用いるチャンネル層であって、遷移金属のドーピングされたＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含むことを特徴とする。
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）（ここで、ａ、ｂは、それぞれａ＞０、ｂ＞０の条件を満足する実数）物質によって形成されたものであり得る。
前記チャンネル層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）（ここで、ａ、ｂは、それぞれ０＜ａ≦１、ｂ≧１の条件を満足する実数）物質によって形成されたものであり得る。
前記遷移金属は、９〜１１族元素のうちの少なくともいずれか一つであり得る。
前記遷移金属は、Ｎｉ又はＣｕであり得る。
前記遷移金属のドーピング濃度は、１０３〜１０２２ａｔｏｍ／ｃｍ３であり得る。
【０００７】
上記目的を達成するためになされた本発明の薄膜トランジスタは、基板上に備わるゲート電極及び前記チャンネル層と、前記ゲート電極と前記チャンネル層との間に備わるゲート絶縁層と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極とを備えることを特徴とする。
前記ゲート電極は、前記チャンネル層上に形成され得る。その場合、前記ゲート絶縁層と前記ゲート電極との上に、保護層が更に備わり得る。
前記ゲート電極は、前記チャンネル層の下部に形成され得る。その場合、前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に、保護層が更に備わり得る。
【０００８】
上記目的を達成するためになされた本発明のチャンネル層の形成方法は、薄膜トランジスタで使われるチャンネル層の形成方法であって、チャンネル形成のための半導体物質層を設ける段階と、前記半導体物質層をパターニングしてチャンネル層を形成する段階と、を有し、前記半導体物質層は、遷移金属のドーピングされたＩＺＯを含むことを特徴とする。
【０００９】
上記目的を達成するためになされた本発明の一特徴による薄膜トランジスタの製造方法は、基板上に前記本発明のチャンネル層の形成方法によってチャンネル層を形成する段階と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、前記チャンネル層の露出部、前記ソース電極及び前記ドレイン電極上にゲート絶縁層を形成する段階と、前記ゲート絶縁層上にゲート電極を形成する段階と、を有する。
前記ゲート絶縁層と前記ゲート電極との上に保護層を形成する段階を更に有することができる。
【００１０】
上記目的を達成するためになされた本発明の他の特徴による薄膜トランジスタの製造方法は、基板上にゲート電極とゲート絶縁層とを順に形成する段階と、前記ゲート絶縁層上に前記本発明のチャンネル層の形成方法によってチャンネル層を形成する段階と、前記チャンネル層の両端にそれぞれ接触するソース電極及びドレイン電極を形成する段階と、を有する。
前記ゲート絶縁層、前記チャンネル層、前記ソース電極及び前記ドレイン電極上に保護層を形成する段階を更に有することができる。
【００１１】
このような本発明を利用すれば、電荷移動度の高いチャンネル層を含む薄膜トランジスタを具現できる。
【発明の効果】
【００１２】
本発明は、薄膜トランジスタのチャンネル層として、遷移金属のドーピングされたＩＺＯ層を使用する。このような本発明を利用すれば、スイッチング特性に優れ、動作速度の速い薄膜トランジスタを具現できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明のチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。添付された図面に示された層や領域の幅及び厚さは、明細書の明確性のために多少誇張されるように図示されている。
【００１４】
図１は、本発明の実施例１による薄膜トランジスタ（以下、本発明の第１薄膜トランジスタ）を示している。本発明の第１薄膜トランジスタは、ゲート電極１４０がチャンネル層１１０上に形成されるトップゲート構造である。
【００１５】
図１を参照すれば、基板１００上にチャンネル層１１０が形成されている。基板１００は、シリコン基板、ガラス基板及びプラスチック基板のうちの一つであって、透明又は不透明であり得る。基板１００上に、ソース電極１２０ａ及びドレイン電極１２０ｂがチャンネル層１１０の両端にそれぞれ接触するように形成されている。ソース電極１２０ａ及びドレイン電極１２０ｂは、単一金属層又は多重金属層であり得る。基板１００上に、チャンネル層１１０、ソース電極１２０ａ及びドレイン電極１２０ｂを覆うゲート絶縁層１３０が形成されている。ゲート絶縁層１３０上に、ゲート電極１４０が形成されている。ゲート電極１４０は、チャンネル層１１０上に位置する。ゲート電極１４０は、ソース電極１２０ａと同じ金属であるが、他の金属でもあり得る。ゲート絶縁層１３０上に、ゲート電極１４０を覆う保護層１５０が形成されている。ゲート絶縁層１３０及び保護層１５０は、シリコン酸化物層又はシリコン窒化物層であり得る。
【００１６】
一方、チャンネル層１１０、ソース電極１２０ａ、ドレイン電極１２０ｂ、ゲート絶縁層１３０及びゲート電極１４０の厚さは、それぞれ３０〜２００ｎｍ、１０〜２００ｎｍ、１０〜２００ｎｍ、５０〜３００ｎｍ及び１００〜３００ｎｍほどであり得る。
【００１７】
チャンネル層１１０は、遷移金属のドーピングされたＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）層である。ＩＺＯ層は、ａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）層であり得る。ここで、ａ及びｂは、それぞれａ＞０及びｂ＞０の条件を満足する実数であるが、０＜ａ≦１及びｂ≧１の条件を満足する実数であることが望ましい。遷移金属は、９〜１１族元素（Ｃｏ、Ｒｈ、Ｉｒ、Ｍｔ、Ｎｉ、Ｐｄ、Ｐｔ、Ｄｓ、Ｃｕ、Ａｇ、Ａｕ、Ｒｇ）のうちの少なくともいずれか一つであり得る。例えば、遷移金属は、Ｎｉ又はＣｕであり得る。遷移金属のドーピング濃度は、１０３〜１０２２ａｔｏｍ／ｃｍ３であることが望ましい。
【００１８】
図２は、本発明の実施例２による薄膜トランジスタ（以下、本発明の第２薄膜トランジスタ）を示している。本発明の第２薄膜トランジスタは、ゲート電極２４０がチャンネル層２１０の下に形成されるボトムゲート構造である。
【００１９】
図２を参照すれば、基板２００上にゲート電極２４０が形成されており、基板２００上に、ゲート電極２４０を覆うゲート絶縁層２３０が形成されている。ゲート電極２４０の上側のゲート絶縁層２３０上に、チャンネル層２１０が形成されている。チャンネル層２１０は、遷移金属のドーピングされたＩＺＯ層であり得る。チャンネル層２１０のＸ軸方向の幅は、ゲート電極２４０のＸ軸方向の幅より大きくあり得る。ゲート絶縁層２３０上に、ソース電極２２０ａ及びドレイン電極２２０ｂがチャンネル層２１０の両端にそれぞれ接触するように形成されている。ゲート絶縁層２３０上に、チャンネル層２１０、ソース電極２２０ａ及びドレイン電極２２０ｂを覆う保護層２５０が形成されている。図２の基板２００、チャンネル層２１０、ソース電極２２０ａ、ドレイン電極２２０ｂ、ゲート絶縁層２３０、ゲート電極２４０、保護層２５０それぞれの材質及び厚さは、図１の基板１００、チャンネル層１１０、ソース電極１２０ａ、ドレイン電極１２０ｂ、ゲート絶縁層１３０、ゲート電極１４０、保護層１５０それぞれのそれらと同一であり得る。
【００２０】
図３乃至図８は、本発明の実施例１による薄膜トランジスタの製造方法（以下、本発明の第１方法）を示している。図１と図３乃至図８とで同じ図面符号は、同じ構成要素を示す。
【００２１】
図３を参照すれば、基板１００上に、チャンネル用の半導体物質層１１０’を形成する。半導体物質層１１０’は、遷移金属のドーピングされたＩＺＯ層であり得る。遷移金属は、９〜１１族元素のうちの少なくともいずれか一つであり得る。遷移金属のドーピング濃度は、１０３〜１０２２ａｔｏｍ／ｃｍ３であることが望ましい。半導体物質層１１０’は、スパッタリング法又は蒸発（ｅｖａｐｏｒａｔｉｏｎ）法のような物理気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成できる。半導体物質層１１０’の形成に１個以上のターゲットが使われ、遷移金属は、ターゲットに含まれていることが可能である。例えば、１個以上のターゲットは、Ｉｎ２Ｏ３及びＧａ２Ｏ３のうちの少なくとも一つと、遷移金属とを含むことができる。もしターゲットが遷移金属を含まないならば、基板１００上に未ドーピングＩＺＯ層が形成されるが、その場合、未ドーピングＩＺＯ層に遷移金属イオンを注入（ｉｍｐｌａｎｔａｔｉｏｎ）することにより、半導体物質層１１０’を形成できる。従って、半導体物質層１１０’は、遷移金属のドーピングされたａ（Ｉｎ２Ｏ３）・ｂ（ＺｎＯ）層であり得る。ここで、ａ及びｂは、それぞれａ＞０及びｂ＞０の条件を満足する実数であるが、０＜ａ≦１及びｂ≧１の条件を満足する実数であることが望ましい。
【００２２】
図４を参照すれば、半導体物質層１１０’をパターニングしてチャンネル層１１０を形成する。
【００２３】
図５を参照すれば、基板１００上に、チャンネル層１１０を覆うソース／ドレイン電極層１２０を形成する。ソース／ドレイン電極層１２０は、単一金属層又は多重金属層によって形成できる。
【００２４】
図６を参照すれば、ソース／ドレイン電極層１２０を所定の方法、例えばドライエッチング法によってパターニングし、チャンネル層１１０の上部ならば一部を露出させ、チャンネル層１１０両端にそれぞれ接触されたソース電極１２０ａ及びドレイン電極１２０ｂを形成する。
【００２５】
図７を参照すれば、基板１００上に、チャンネル層１１０の露出した部分とソース電極１２０ａ及びドレイン電極１２０ｂとを覆うゲート絶縁層１３０を形成する。ゲート絶縁層１３０は、シリコン酸化物又はシリコン窒化物によって形成できる。次に、ゲート絶縁層１３０上に、ゲート電極１４０を形成する。ゲート電極１４０は、チャンネル層１１０上に位置するように形成する。ゲート電極１４０は、ソース／ドレイン電極層１２０と同じ金属又は異なる金属によって形成できる。
【００２６】
図８を参照すれば、ゲート絶縁層１３０上に、ゲート電極１４０を覆うように保護層１５０を形成する。保護層１５０は、シリコン酸化物又はシリコン窒化物によって形成できる。このような方法によって形成された薄膜トランジスタは、所定温度でアニーリング可能である。
【００２７】
図９乃至図１２は、本発明の実施例２による薄膜トランジスタの製造方法（以下、本発明の第２方法）を示している。本発明の第２方法は、ボトムゲート構造の薄膜トランジスタの製造方法である。図２と図９乃至図１２とで同じ図面符号は、同じ構成要素を示す。
【００２８】
図９を参照すれば、基板２００上にゲート電極２４０を形成し、基板２００上にゲート電極２４０を覆うゲート絶縁層２３０を形成する。
【００２９】
図１０を参照すれば、ゲート絶縁層２３０上にチャンネル層２１０を形成する。このとき、チャンネル層２１０は、ゲート電極２４０上に位置するように形成する。ここで、チャンネル層２１０は、図３及び図４を参照して説明したチャンネル層１１０の形成方法と同じ方法によって形成でき、図２のチャンネル層２１０と等価であり得る。
【００３０】
図１１を参照すれば、ゲート絶縁層２３０上に、チャンネル層２１０の両端にそれぞれ接触してチャンネル層２１０の上部面の一部を露出させるソース電極２２０ａ及びドレイン電極２２０ｂを形成する。
【００３１】
図１２を参照すれば、基板２００上に、チャンネル層２１０の露出した部分と、ソース電極２２０ａ及びドレイン電極２２０ｂとを覆う保護層２５０を形成する。
【００３２】
図１３は、本発明の実施例２によって製造した薄膜トランジスタのドレイン電圧Ｖｄ別のゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示している。図１３は、ＮｉのドーピングされたＩＺＯ層をチャンネル層２１０として使用した薄膜トランジスタについての結果である。このとき、チャンネル層２１０で、Ｚｎ、Ｉｎ及びＮｉの含有量比は、Ｚｎ：Ｉｎ：Ｎｉ＝１：１．０１２１：０．００７９（ａｔｏｍｉｃ  ｒａｔｉｏ）ほどである。
【００３３】
図１４は、本発明の実施例との比較のための比較例によって製造した薄膜トランジスタのドレイン電圧Ｖｄ別のゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示している。図１４は、未ドーピングＩＺＯ層をチャンネル層として使用した薄膜トランジスタについての結果である。比較例によって製造した薄膜トランジスタで、チャンネル層の材質を除外した残りの構成は、図２のそれと同一である。
【００３４】
図１３及び図１４を参照すれば、本発明による薄膜トランジスタは、１０．１Ｖほどの高いＶｄでもすぐれたスイッチング特性を示す一方、比較例による薄膜トランジスタは、０．１Ｖほどの低いＶｄでもスイッチング特性が示されないということが分かる。このような結果は、本発明の薄膜トランジスタのチャンネル層２１０にドーピングされた遷移金属がチャンネル層２１０の電気伝導度を適切に調節するためである。更に具体的に説明すれば、比較例による薄膜トランジスタのチャンネル層は、４個の原子価原子を有するＩｎを含み、遷移金属を含まない。このような比較例のチャンネル層は、過度に大きい電気伝導度を有し、注目すべきゲート電圧範囲でスイッチング特性を示さない。一方、本発明による薄膜トランジスタのチャンネル層２１０は、４つ未満の原子価電子を有する遷移金属を含むために、スイッチングのための適切な電気伝導度を有しうる。また、比較例のチャンネル層、すなわち未ドーピングＩＺＯ層は、光に非常に敏感に反応するために、表示装置のチャンネル層として適用するのに不適であるが、遷移金属のドーピングされたチャンネル層１１０、２１０は、光に対して安定的であるゆえに、表示装置のチャンネル層として適用するのに適している。
【００３５】
併せて、図１３の結果から、本発明による薄膜トランジスタのオン（ＯＮ）電流とオフ（ＯＦＦ）電流との比（ＯＮ／ＯＦＦ  ｃｕｒｒｅｎｔ  ｒａｔｉｏ）は、１０６ほどと高いことが分かる。また、本発明の薄膜トランジスタは、３０ｃｍ２／Ｖｓほどの高い移動度を有する。従って、本発明の薄膜トランジスタは、優秀なスイッチング特性を示すことができる。
【００３６】
上記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものと見るより、望ましい実施形態の例示として解釈されねばならない。例えば、本発明の属する技術分野で当業者ならば、薄膜トランジスタの構成要素及び構造は、それぞれ多様化されて変形され得るということが分かる。また、薄膜トランジスタは、液晶表示装置や有機発光表示装置の分野だけではなく、メモリ素子及び論理素子の分野などにも適用され得るということが分かる。よって、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００３７】
本発明のチャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法は、例えば、スイッチング素子関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１による薄膜トランジスタを示す断面図である。
【図２】本発明の実施例２による薄膜トランジスタを示す断面図である。
【図３】本発明の実施例１による薄膜トランジスタの製造方法を示す断面図である。
【図４】本発明の実施例１による薄膜トランジスタの製造方法を示す断面図である。
【図５】本発明の実施例１による薄膜トランジスタの製造方法を示す断面図である。
【図６】本発明の実施例１による薄膜トランジスタの製造方法を示す断面図である。
【図７】本発明の実施例１による薄膜トランジスタの製造方法を示す断面図である。
【図８】本発明の実施例１による薄膜トランジスタの製造方法を示す断面図である。
【図９】本発明の実施例２による薄膜トランジスタの製造方法を示す断面図である。
【図１０】本発明の実施例２による薄膜トランジスタの製造方法を示す断面図である。
【図１１】本発明の実施例２による薄膜トランジスタの製造方法を示す断面図である。
【図１２】本発明の実施例２による薄膜トランジスタの製造方法を示す断面図である。
【図１３】本発明の実施例２によって製造した薄膜トランジスタのドレイン電圧Ｖｄ別のゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示すグラフである。
【図１４】本発明の実施例との比較のための比較例によって製造した薄膜トランジスタのドレイン電圧Ｖｄ別のゲート電圧Ｖｇ−ドレイン電流Ｉｄの特性を示すグラフである。
【符号の説明】
【００３９】
１００、２００    基板
１１０、２１０    チャンネル層
１１０’    半導体物質層
１２０    ソース／ドレイン電極層
１２０ａ、２２０ａ    ソース電極
１２０ｂ、２２０ｂ    ドレイン電極
１３０、２３０    ゲート絶縁層
１４０、２４０    ゲート電極
１５０、２５０    保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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