(57)【要約】【課題】  従来技術は、クロック信号を可変にしてもよいシステムが前提であるため、適用範囲が限られ、また回路構成が複雑になる。【解決手段】  クロック信号に同期して動作する複数の処理ブロックを具備する電子機器において、複数の処理ブロックのそれぞれは、外部或は前段の処理ブロックからデータとともに入力されるクロックイネーブル信号に応じて自処理ブロックの動作クロック信号を発生し、その動作クロック信号により、入力されたデータを処理し、その処理済みデータを後段の処理ブロックに出力するとともに、後段の処理ブロックに対してクロックイネーブル信号を出力し、データの処理が完了した後、処理済みデータの出力が完了すると、自ブロックの動作クロック信号の発生を停止させる。【選択図】  図１
2009075973.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作する複数の処理ブロックを具備する電子機器であって、
前記複数の処理ブロックのそれぞれは、
外部或は前段の処理ブロックからデータとともに入力される所定時間幅のクロックイネーブル信号に応じて当該処理ブロックの動作クロック信号を発生するクロック発生手段と、
前記動作クロック信号により、入力された前記データを処理する処理手段と、
前記処理手段により処理した処理済みデータを後段の処理ブロックに出力するとともに、前記後段の処理ブロックに対して所定時間幅のクロックイネーブル信号を出力する出力手段と、
前記処理手段により前記入力されたデータの処理が完了した後、前記出力手段による前記処理済みデータの出力が完了すると前記クロック発生手段による前記動作クロック信号の発生を停止させる停止手段と、
を有することを特徴とする電子機器。
【請求項２】
前記停止手段は、前記処理手段により前記入力されたデータの処理が完了した後、前記出力手段による前記処理済みデータの出力が完了した時点で、前記クロックイネーブル信号がイネーブルでない場合に前記クロック発生手段による前記動作クロック信号の発生を停止させることを特徴とする請求項１に記載の電子機器。
【請求項３】
前記処理ブロックが複数の機能を実行できる場合、前記クロックイネーブル信号は各機能ごとに当該処理ブロックに供給されることを特徴とする請求項１に記載の電子機器。
【請求項４】
前記出力手段は、前記処理手段により処理した処理済みデータを出力する準備ができた時点で、前記後段の処理ブロックに対するクロックイネーブル信号を出力することを特徴とする請求項１に記載の電子機器。
【請求項５】
前記複数の処理ブロックのそれぞれは、前記動作クロック信号が供給されないときは電力消費量を減少させた状態となることを特徴とする請求項１乃至４のいずれか１項に記載の電子機器。
【請求項６】
クロック信号に同期して動作する複数の処理ブロックを具備する電子機器の電力制御方法であって、
前記複数の処理ブロックのそれぞれにおいて、外部或は前段の処理ブロックからデータとともに入力される所定時間幅のクロックイネーブル信号に応じて当該処理ブロックの動作クロック信号を発生するクロック発生工程と、
前記動作クロック信号により、前記複数の処理ブロックのそれぞれにおいて入力された前記データを処理する処理工程と、
前記処理工程で処理した処理済みデータを後段の処理ブロックに出力するとともに、前記後段の処理ブロックに対して所定時間幅のクロックイネーブル信号を出力する出力工程と、
前記処理工程で、前記入力されたデータの処理が完了した後、前記出力工程での前記処理済みデータの出力が完了すると前記クロック発生工程での前記動作クロック信号の発生を停止させる停止工程と、
を有することを特徴とする電子機器の電力制御方法。
【請求項７】
前記停止工程は、前記処理工程で前記入力されたデータの処理が完了した後、前記出力工程で前記処理済みデータの出力が完了した時点で、前記クロックイネーブル信号がイネーブルでない場合に前記動作クロック信号の発生を停止させることを特徴とする請求項６に記載の電子機器の電力制御方法。
【請求項８】
前記処理ブロックが複数の機能を実行できる場合、前記クロックイネーブル信号は各機能ごとに当該処理ブロックに供給されることを特徴とする請求項６に記載の電子機器の電力制御方法。
【請求項９】
前記出力工程は、前記処理工程で処理した処理済みデータを出力する準備ができた時点で、前記後段の処理ブロックに対するクロックイネーブル信号を出力することを特徴とする請求項６に記載の電子機器の電力制御方法。
【請求項１０】
前記複数の処理ブロックのそれぞれは、前記動作クロック信号が供給されないときは電力消費量を減少させた状態となることを特徴とする請求項６乃至９のいずれか１項に記載の電子機器の電力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器及び当該電子機器の消費電力を抑える電力制御方法に関するものである。
【背景技術】
【０００２】
印刷装置等のデジタル機器では、高機能及び高付加価値が求められるため、その消費電力は増加する傾向にある。逆に国際エネルギースタープログラム（TEC基準）などの省エネルギー規格は、年々基準が厳しくなってきている。従って、消費者及び製造者の双方にとって消費電力の削減に対する要求は大きい。
【０００３】
上述のTEC基準では、稼動電力のみばかりでなく、待機電力も含めて消費電力をある基準値以下に抑えなければならない。印刷装置を例にとると、印刷装置が稼動していない（ジョブの要求がなく待機状態）場合には、必要最低限の回路へのみ電力を供給し、それ以外の回路への電力供給を遮断する方法（スリープ）が一般的である。
【０００４】
また、スタンバイ時や印刷待機時においても、大部分の電力供給をオフにしておき、印刷要求を受信した時点で必要な部分にのみ電力を供給するのが理想的である。しかし、このような制御を行うと電源の復帰処理に時間を要するため処理速度が低下する。また接続する機器によっては電源のオン／オフの回数に制限がある（ハードディスク装置など）ため、そのような電源の制御は難しい。また回路等への電源供給を部分的にオン／オフする（例えば、チップ内部の電源を分離して部分的に電源をオフ／オフする）のが困難である等の理由のため、上述の電源供給制御が実現していない。
【０００５】
従って、他の方法として、電力を常時供給しておき、クロック信号を制御することで稼動時の消費電力を抑える方法が提案されている。例えば、クロック信号の必要な部分を除き、それ以外の部分は発振を一時的に停止させるゲーテッドクロック等の方法がある。更に、ゲーテッドクロックの制御方法として、ソフトウェアによりゲーテッドクロックレジスタを制御することで実現する方法もある。
【０００６】
しかしながらソフトウェアによる制御の場合には、消費電力の削減効率を上げるためにシステムの電源制御の単位を、より細かく分割しなければならない。しかし、より細かく分割するほど処理が煩雑となり、またＣＰＵに対する負荷も増大する。更に、制御可能な時間間隔が大きくなり、きめ細かな動的制御が不可能である。このためソフトウェアによる消費電力の削減には限界がある。
【０００７】
そこでクロック信号の制御をハードウェアで行う方法が提案されている。以下に幾つかの例を挙げる。特許文献１は、高速クロックと低速クロックなど複数のクロック信号を準備しておき、処理ユニットの内容に応じて、クロック信号の発振周波数を可変にする方法を開示している。
【０００８】
また、クロック信号の制御をハードウェアで行う他の方法を開示する特許文献２では、クロック信号を制御して、クロック信号を供給するメインモジュールと、そのクロック信号が供給される複数のサブモジュールとが存在している。そしてメインモジュールは、処理を要求するサブモジュールに対して、トランザクションと同時にクロック信号の供給を開始する。このトランザクションを受けたサブモジュールは、処理に必要な期間、クロック信号の供給を遅延するクロック遅延リクエスト信号をアサートし続ける。
【特許文献１】特開平８−２７２４７９号公報（７頁、図１）
【特許文献２】特開２００２−１０８４８９号公報（６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら特許文献１は、クロック信号を可変にしてもよいシステムが前提であるため、適用範囲が限られるという欠点がある。また回路構成も優先条件の判定回路や分周回路等を要するため比較的複雑である。また特許文献２は、基本構造がクロック制御におけるマスタとスレーブ構造であり、マスタスレーブ間にハンドシェクが発生する。従って回路構成が複雑になる。またマスタスレーブ構成では、システム構成（作り方）によっては適用しにくい等の欠点がある。
【００１０】
本発明の目的は、上記従来技術の問題点を解決することにある．
本願発明の特徴は、簡単な構成で、消費電力を低減できる技術を提供できる。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明の一態様に係る電子機器は以下のような構成を備える。即ち、
クロック信号に同期して動作する複数の処理ブロックを具備する電子機器であって、
前記複数の処理ブロックのそれぞれは、
外部或は前段の処理ブロックからデータとともに入力される所定時間幅のクロックイネーブル信号に応じて当該処理ブロックの動作クロック信号を発生するクロック発生手段と、
前記動作クロック信号により、入力された前記データを処理する処理手段と、
前記処理手段により処理した処理済みデータを後段の処理ブロックに出力するとともに、前記後段の処理ブロックに対して所定時間幅のクロックイネーブル信号を出力する出力手段と、
前記処理手段により前記入力されたデータの処理が完了した後、前記出力手段による前記処理済みデータの出力が完了すると前記クロック発生手段による前記動作クロック信号の発生を停止させる停止手段と、
を有することを特徴とする。
【００１２】
上記目的を達成するために本発明の一態様に係る電子機器の電力制御方法は以下のような工程を備える。即ち、
クロック信号に同期して動作する複数の処理ブロックを具備する電子機器の電力制御方法であって、
前記複数の処理ブロックのそれぞれにおいて、外部或は前段の処理ブロックからデータとともに入力される所定時間幅のクロックイネーブル信号に応じて当該処理ブロックの動作クロック信号を発生するクロック発生工程と、
前記動作クロック信号により、前記複数の処理ブロックのそれぞれにおいて入力された前記データを処理する処理工程と、
前記処理工程で処理した処理済みデータを後段の処理ブロックに出力するとともに、前記後段の処理ブロックに対して所定時間幅のクロックイネーブル信号を出力する出力工程と、
前記処理工程で、前記入力されたデータの処理が完了した後、前記出力工程での前記処理済みデータの出力が完了すると前記クロック発生工程での前記動作クロック信号の発生を停止させる停止工程と、
を有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、データを処理しているブロックの動作クロック信号だけが供給された状態とし、他のデータが存在しないブロックでは動作クロック信号を停止状態にすることにより、電子機器全体の消費電力を低減できる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明の好適な実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施の形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００１５】
図２は、本発明の実施の形態に係る多機能処理装置（ＭＦＰ）の制御部２２４の構成例を示すブロック図である。この多機能処理装置は、ＦＡＸ機能、コピー機能、プリンタ機能、ストレージ機能などを備える。尚、この実施の形態では、本発明の電子機器の一例としてＭＦＰを例にして説明するが、本発明はこのような装置に限定されるものでなく、例えば家庭用電気製品、ＰＣ等の情報処理装置、通信装置、印刷装置等のように商用電力或は電池等からの電力供給を受けて動作する機器や装置全般に適用できる。
【００１６】
ＣＰＵ２０１は、ＲＯＭ２０３或はＲＡＭ２０４にロードされたプログラムに従って、このＭＦＰの動作制御や、各種レジスタの設定や演算処理等を行う。メモリ制御部２０２は、ＲＯＭ２０３タＲＡＭ２０４への入出力制御やＤＭＡ（ダイレクトメモリアクセス）制御を行う。ＲＯＭ２０３は不揮発性メモリで、プログラムやフォント等の変更しないデータを格納する。ＲＡＭ２０４はＳＤＲＡＭやＤＤＲに代表される揮発性メモリで、プログラムの作業領域や印刷データの格納領域等の書き換えが必要な用途に用いられる。
【００１７】
ネットワークＩ／Ｆ部２０５は、ネットワーク２０７との間のインターフェイスを制御しており、一般的には、ＴＣＰ／ＩＰのプロトコルに対応している。このＭＦＰは、ネットワーク２０７を介してホスト機器２０６などのネットワーク対応機器と接続され、そのホスト機器２０６から印刷データを受信して印刷するネットワークプリンタとしても機能している。パネルＩ／Ｆ部２０８は、操作パネル２０９との間での通信制御を行う。操作パネル２０９は、液晶表示部や各種操作ボタン等を配しており、ユーザにより操作されて各種設定を行うＵＩとして機能している。
【００１８】
リーダＩ／Ｆ部２１０は、スキャナ２１１との間の通信制御を行い、スキャナ２１１でスキャンした原稿の画像データを入力してコピー機能を実現する。ＦＡＸＩ／Ｆ部２１２は、通信回線を介してＦＡＸ装置２１３との間の通信制御を行い、例えば電話回線に接続されたＦＡＸ装置２１３との間でＦＡＸデータの送受信処理を実行する。外部高速Ｉ／Ｆ部２１４は、外部ボード２１５とPCI-Express等の高速インターフェイスで接続され、印刷データの送受信処理を行う。画像処理部２１６は、ネットワークＩ／Ｆ部２０５、リーダＩ／Ｆ部２１０、ＦＡＸＩ／Ｆ部２１２、外部高速Ｉ／Ｆ部２１４を介して取り込んだ画像データに対して、ディザ処理やエッジ処理等の画像処理を行う。尚、この画像処理部２１６による処理は、画像データの圧縮及び伸張処理も含む。
【００１９】
ＨＤＤ制御部２１７は、ＨＤＤ（ハードディスク装置）２１８に対するＡＴＡ規格（Parallel-ATAやSerial-ATA等）でデータの入出力制御を行う。ＨＤＤ２１８は不揮発性の大容量記憶装置であり、ファイルの保存や印刷データの一次格納場所として使用される。ビデオ制御部２１９は、プリンタ部２２０との間のコマンド／ステータスの通信や、ＲＡＭ２０４に生成された印刷データをプリンタ部２２０に送信する。プリンタ部２２０は主にビデオ制御部２１９からのコマンド情報に従って印刷データに基づく印刷を行って用紙に画像を印刷する。高速バスＩ／Ｆ部２２１は、画処理チップ２２２を接続してデータの入出力を制御する。例えば、図２の点線で囲んだ制御部２２４を、ＣＰＵコアを含むメインチップとした場合、内部の画像処理部２１６を補助する処理や他の画像処理を行うチップ２２２を高速バスＩ／Ｆ部２２１に接続する。これにより、その画処理チップ２２２による処理が可能となる。システムバス２２３は、制御バス及びデータバスと任意ブロック間のローカルなバス及び信号線を便宜的にまとめて表現したものである。
【００２０】
図３は、本実施の形態に係る制御部の一部を更に具体的に示した図である。図３の点線より内側が制御部（基板）２２４を示している。尚、図３において図２と共通する部分は同じ記号で示している。
【００２１】
メインチップ３０１はメイン制御チップで、複数のＩＰモジュールで構成されるＳｏＣ（System on ａ Chip）である。このメインチップ３０１で示す内部構成はＳｏＣの一例を示している。以下、このメインチップ３０１内部構成について簡単に説明する。
【００２２】
Ｂ２Ｒ３０３は、ブロック化されたデータをラスタデータに変換する。Ｒ２Ｂ３０４は逆に、ラスタデータをブロックデータに変換する。Ｂ２Ｒ３０３及びＲ２Ｂ３０４は、ブロック単位でデータの受け渡しを行うパケット処理に用いられる。ＪＰＥＧ−Ｅ３０５は、ＪＰＥＧ（joint photographic experts group）形式での静止画像データを圧縮する。また及びＪＰＥＧ−Ｄ３０６は、ＪＰＥＧで圧縮された画像データを伸張する。メモリ制御部２０２は、ＲＯＭ２０３，ＲＡＭ２０４等のメモリとの間のデータのやり取りを制御する。画像処理部２１６は、ディザ処理、スクリーン処理、スムージング処理など画像に対する各種画像処理を行う。外部高速インタフェース部２１４は、例えばＰＣＩｅＩ／Ｆで、PCI-Express規格の高速シリアルバス制御を行い、シリアルバス及びコネクタを介して外部ボード２１５と接続されている。ＨＤＤ制御部２１７は、Serial-ATA規格の高速シリアルバス制御を行い、専用ケーブルを介して、ＨＤＤ２１８と接続されている。ＦＡＸＩ／Ｆ２１２は、通信回線を介してＦＡＸ装置３１５と接続されており、ＦＡＸ装置２１３との間の通信制御を行う。高速バスＩ／Ｆ２２１は、基板上の他のチップとバス接続してデータの入出力制御を行い、Ｐチップ３１７、Ｉチップ３１９、Ｓチップ３２０等のサブチップ群と接続されている。
【００２３】
Ｐチップ３１７は、メインチップ３０１から供給される印刷データを、更に画像処理（加工整形）して最終的な印刷データを作成し、その印刷データをプリンタ部２２０に送信して印刷する。Ｉチップ３１９は、メインチップ３０１の画像処理部２１６を補助及び拡張する各種画像処理を行う。Ｓチップ３２０は、スキャナ２１１で読み込まれた画像データを画像処理（加工整形）を行う。その他４２２は、その他の省略した機能ブロックを示す。バススイッチ３２３は、上述した各部同士をバス接続するセレクタ機能を有し、このバススイッチ３２３によって、所望の処理を実行すべく各部同士の適切な接続が選択される。
【００２４】
図４は、ＦＡＸデータを受信する際のメインチップ３０１でのデータの流れを説明する図である。ここでは各矢印に添付された括弧付きの数字の順でデータの受け渡しが行われる。以下、ＦＡＸ装置の受信データを印刷するまでのデータフローを説明する。尚、図３と共通する部分は同じ記号で示している。
【００２５】
ＦＡＸ装置２１３で受信されたＦＡＸデータは、逐次ＲＡＭ２０４にバッファリングされる（矢印(1)）。また同時に、ＲＡＭ２０４にバッファリングされたデータは、ＨＤＤ２１８へ転送されてスプールされる（矢印(2)）。こうして受信した全てのＦＡＸデータをＨＤＤ２１８にスプールするまで処理が継続される。こうしてＨＤＤ２１８へのスプールが完了すると、ＨＤＤ２１８から再びＲＡＭ２０４に、そのＦＡＸデータがページ単位で読み出され（矢印(3)）、印刷データの作成が開始される。ＲＡＭ２０４に読み出されたＦＡＸデータは、ＣＰＵ２０１によって所定の加工が施される（矢印(4)）。こうして加工されたデータは画像処理部２１６に転送される（矢印(5)）。画像処理部２１６は、その受け取ったデータに対して所定の画像処理を行い、再びＲＡＭ２０４に書き戻す（矢印(6)）。この書き戻されたデータはページ単位で、外部の画処理チップであるＰチップ３１７に転送され、所定の画像処理が施された後、プリンタ部２２０に送られて印刷される（矢印(7)）。こうして上記の矢印(3)〜(7)で示す処理は、ＨＤＤ２１８にスプールされたページ分の画像データに対する処理が完了するまで繰り返される。
【００２６】
ここで、図４の２１１，２１４，２１５，３０３〜３０６，３１９，３２０，３２２で示す部分は，何も処理をしていない。また、上述したＦＡＸ受信データ処理では、区間(1)〜(2)と区間(3)〜(7)の処理は、時間的に分離していることがわかる。即ち、区間(1)〜(2)でＦＡＸ受信データをＨＤＤ２１８にスプールしている間は、同時に区間(3)〜(7)で動作する回路による処理の必要がない。
【００２７】
更に、画像処理部２１６は各種画像処理機能を含んでいるが、ＦＡＸデータに対する処理ブロック以外（例えば、ディザ処理やスクリーン処理、スムージング処理等）は動作させる必要がない。
【００２８】
詳細は後述するが、更に突き詰めると、ＦＡＸデータに画像処理を行う区間(5)〜(6)でも、画像処理部２１６による各処理の間にもデータの受け渡しのための待ち時間が発生する区間がミクロ的に見ると多量に含まれる。その理由の一つとしては、全てを最適化してパイプライン処理化を行うことは困難であることが挙げられる。
【００２９】
そこで本実施の形態では、現在の処理に関係しない全ての回路、更には、処理中の回路であっても、時間的に動作する必要のない部分へのクロックの供給を止めるとともに、クロックの供給を遮断したい任意の範囲に対して適応可能なクロック制御方法を提供する。これにより、スタンバイ時のみばかりでなく、印刷時も含んで消費電力を削減することができる。また、各システムに応じた最適な適応範囲で、比較的容易にクロック制御を行うことを特徴としている。
【００３０】
以下、図を参照して本実施の形態の詳細を説明する。
【００３１】
図５は、本実施の形態の基本的な構成である処理ブロック間の関係を示した図である。ここでは例えば、図４の画像処理部２１６の内部を想定している。各処理ブロックＡ５０１〜ブロックＤ５０４は、最適な処理単位にブロック化されている。ここで各ブロックは、５０万〜１００万ゲート規模の複雑な処理を行うものと想定しても良く、或は数百〜数千ゲート規模で比較的単純な処理を行うものと考えてもよい。
【００３２】
各ブロックには、共通にリセット信号（System_Reset）とクロック信号（CLK）が入力されている。また、各ブロックに接続されているPre_CLK_EN*_*信号は、ブロック内のクロックのオン／オフを制御するイネーブル信号である（オン:発振許可）。ＥＮ＊の＊の部分に数字をいれたＥＮ１及びＥＮ２は、機能別のグループを表している。
【００３３】
実線のイネーブル信号で接続されるブロックＡ５０１、ブロックＢ５０２、ブロックＣ５０３は連携して機能１の処理を行う。ここで、ブロックＡ５０１と接続される前段のブロックと、ブロックＣ５０３に接続される後段のブロックは省略している。図示しないが、この機能１を実現するのに必要なブロックが前後に接続されていることを前提として考えてもらえればよい。尚、図５において、各処理ブロックに入力されるクロックイネーブル信号（Pre_CLK_EN1_A(B,C)）は所定時間幅の信号で、そのブロックにおける機能１の処理の開始を指示している。尚、このクロックイネーブル信号の時間幅は、各ブロックに対して共通に固定でも良く、或はそのブロックの処理に応じて、それぞれ異なる時間幅としても良い。
【００３４】
同様に、一点破線のイネーブル信号で接続されるブロックＡ５０１、ブロックＤ５０４は、連携して機能２の処理を行う。この回路でブロックＡ５０１は、機能１及び機能２に共通なブロックである。また各ブロックに入力されるクロックイネーブル信号（Pre_CLK_EN2_A(D)）は、そのブロックにおける機能２の処理の開始を指示している。
【００３５】
また各ブロック間を太線矢印で接続している信号線は、データバス（Data_BUS）を示す。本実施の形態では、クロックイネーブル信号とデータの流れが本質であるため、その他の制御信号は省略してある。また、ここでは図示しないが、当然ながら各ブロック間には、データを受け渡すためのタイミングを計る制御信号が接続されている。図５に示すデータの流れは、各ブロック間に接続されるクロックイネーブル信号を伴って単純に左から右に流れて行く例で示している。
【００３６】
次にクロックイネーブル信号の生成タイミングについて説明する。
【００３７】
図６は、図５の各ブロックＡ〜Ｂのそれぞれに含まれるクロック制御回路の状態遷移を示した図である。ここで基本ステートは３つの状態で構成される。
【００３８】
状態Ｓ０（６０１）はスタンバイ状態（電力消費量が減少した状態）を示し、ここではクロックがオフの状態である。
【００３９】
状態Ｓ１（６０２）は初期化（Init）状態を示し、リセット信号がイネーブルになった時の状態である。ここでリセット信号とは、システムリセットや各ブロックの内部初期化を行うローカルなリセット信号（図５の例では、System-Reset信号）も含む。
【００４０】
状態Ｓ２（６０３）は実行中（Active）を示し、該当ブロックにクロック信号が供給されて処理中（アクティブ）の状態である。
【００４１】
状態Ｓ０と状態Ｓ１との間の遷移条件は、リセット信号で規定される。ブロックに対するリセット信号がイネーブルになると内部信号リセット＝１となり、状態Ｓ０から状態Ｓ１に遷移する。状態Ｓ１では、そのブロック内の全てのクロックゲートがオープンとなり内部初期化処理が実行される。尚、ここでは、リセット期間中にも内部初期化に十分な期間で、動作クロック信号が供給されることを前提としている。リセット信号がディスイネーブルになると内部信号リセット＝０となり、状態Ｓ１から状態Ｓ０に遷移する。状態Ｓ０では、全てのクロックゲートがクローズして、動作クロック信号が供給されない停止状態（待機状態）となる。この停止状態（待機状態）では、消費電力量が減少される。
【００４２】
状態Ｓ０と状態Ｓ２との間の遷移条件は、CLK_EN信号で規定される。ブロックに対するクロックイネーブル信号がイネーブルになると内部信号CLK_EN＝１となり、状態Ｓ０から状態Ｓ２に遷移する。状態Ｓ２では、イネーブルになったクロックイネーブル信号に対応する部分のクロックゲートがオープンとなって動作クロック信号が供給され所定の処理が実行される。ここで、クロックイネーブル信号に対応することの意味を説明する。
【００４３】
図５で説明したように、ブロックＡ５０１は、機能１と機能２の共通ブロックである。然しながら、このことは機能１及び機能２の両方にブロックＡ５０１の回路全てを利用することを意味しない。ブロックＡ５０１に入力されるPre_CLK_EN1に対応する回路を動作させる時、Pre_CLK_EN2に対応する、機能１には不必要な部分の回路の動作を停止させても支障はない。即ち、図５のブロックＡ５０１〜ブロックＤ５０４の処理単位に分割したのと同様に、ブロックＡ５０１の内部も機能１及び機能２の処理内容に応じて、更に最適化した処理単位に分けても良いことを意味している。但し、処理単位に分けた各ブロックには、図６に示すクロック制御回路（ステートマシン）が必要である。
【００４４】
状態Ｓ２において全ての処理単位が終了し、次段のブロックに対してデータを送信完了した時点で内部信号CLK_EN＝０となる。これにより、状態Ｓ２から状態Ｓ０に遷移して再び待機状態（クロックがオフ状態）になる。
【００４５】
図１は、本実施の形態に係る図５に示す処理ブロックのそれぞれのクロック信号及びデータバスの状態の一例を示すタイミングチャートである。ここでは説明の便宜上、信号名を図５とは一部変更している。以下、各信号について説明する。
【００４６】
CLK信号は、外部より定常的に供給されているクロック信号である。Pre_CLK_EN_Block*信号は、前段ブロックから該当ブロック（Block*）に供給されるクロックイネーブル信号である。このクロックイネーブル信号がハイレベルの間、そのブロックの内部の動作クロック信号CLK_Block*が生成される。ここでBlock*は、図５のブロックＡ５０１，Ｂ５０２，Ｃ５０３、Ｄ５０４に対応している。CLK_Block*信号は、実際に、そのブロック（Block*）の動作に使用される動作クロック信号を示す。IN_CLK_EN_Block*信号は、ブロック（Block*）のクロックイネーブル信号で、この信号とPre_CLK_EN_Block*信号のいずれかがハイレベルの間、CLK信号がそのブロックに入力されて動作クロック信号となる（図８）。IN_Data_Block*信号は、前段ブロックから、Block*で表されるブロックへ入力されるデータである。OUT_Data_Block*信号は、Block*で表されるブロックから後段のブロックへ出力するデータを示す。入力データIN_Data_Block*及び出力データOUT_Data_Block*の有効期間を、図１では白抜きで表している。尚、この白抜き以外の入力データと出力データ（処理済みデータ）の区間は不定期間である。
【００４７】
次にブロックＢ５０２を例に、動作クロック信号の生成タイミング及びデータの受け渡しタイミングについて説明する。
【００４８】
ブロックＡ５０１は、出力データOUT_Data_BlockAの出力準備が整う直前にブロックＢ５０２へのクロックイネーブル信号Pre_CLK_EN_BlockBをイネーブルにする（Pre_CLK_EN_BlockB＝１）。ここで、クロックイネーブル信号***_CLK_EN_BlockBは、CLK信号の立下りエッジに同期して立ち上がり、その他の内部処理も全て立ち上がりエッジに同期している。当然ながら、必ずしも立下りエッジを使用する必要はなく、全てを立ち上がり（又は立下り）エッジに同期させるように設計してもよい。
【００４９】
ブロックＢ５０２の内部では、クロックイネーブル信号によって動作クロック信号CLK_BlockBの発生を開始する。そしてブロックＡ５０１とブロックＢ５０２との間のデータ受け渡し制御信号のハンドシェイク後、ブロックＢ５０２は入力データIN_Data_BlockBを受け取ると同時に、ブロックＢ５０２での処理を開始する。
【００５０】
またブロックＢ５０２では、クロックイネーブル信号Pre_CLK_EN_BlockBが立ち上がった後、所定時間遅れて、ブロックＢ５０２の内部のクロックイネーブル信号IN_CLK_EN_BlockBをハイレベルにしている。
【００５１】
ここで、ブロックＢ５０２の動作クロック信号（CLK_BlockB）が出力される時間について説明する。
【００５２】
ブロックＢ５０２の動作クロック信号CLK_BlockBは、Pre_CLK_EN_BlockBがハイレベルになると出力を開始し、IN_CLK_EN_BlockBがロウレベルになると、その出力を停止する。即ち、IN_CLK_EN_BlockB＝１の条件が成立している間は、ブロックＢ５０２での処理が実行中であることを示している。そして、この処理によりブロックＢ５０２で処理・生成された処理済みデータOUT_Data_BlockBが、次段のブロックＣ５０３へ転送される。この処理済みデータOUT_Data_BlockBの転送が完了する、少なくとも一つの処理単位期間の間、ブロックＢ５０２の内部クロック信号CLK_BlockBは発振を継続している。これを１単位処理期間とする（図１の１０３で図示）。尚、図１では、ブロックＣ５０３での１単位処理期間を１０３で示しているが、ブロックＡ５０１，ブロックＢ５０２の１単位処理期間も同様とする。
【００５３】
こうしてブロックＢ５０２の１単位処理期間が終了した直後（１０２）の動作クロック信号CLK_BlockBの立ち上げエッジで、ブロックＡ５０１からのクロックイネーブル信号Pre_CLK_EN_BlockBの有無を判定する。このクロックイネーブル信号がハイレベルの場合には、引き続き次の１単位処理期間、動作クロック信号CLK_BlockBの発生が延長される。一方、ロウレベルである場合は、この１単位処理期間（図１の例では、１０２の次のクロック信号立下りエッジ）で動作クロック信号CLK_BlockBの発生を終了してブロックＢ５０２の動作クロック信号は停止状態（待機状態）になる。
【００５４】
以下同様に、クロックイネーブル信号とデータがブロックＢ５０２からブロックＣ５０３へ、またブロックＣ５０３から次のブロックへと順次渡されて行く。即ち、各ブロックから出力されるデータにクロック信号が付随して転送されることにより、あるブロックにおける動作クロック信号の発生が次のブロックに伝播される。従って、有効データが存在しない期間では、各ブロックの動作クロック信号は自動的に発振を停止していることになる。こうして各ブロックにおいて消費電力を抑えることが可能になる。
【００５５】
上述した本実施の形態の特徴を２点挙げると以下のようになる。
【００５６】
（１）第１の点は、図６を参照して説明したように、本実施の形態は簡単なクロック制御回路で実現可能である。昨今のＡＳＩＣ設計は、ＨＤＬ（ハードウェア記述言語）を用いた設計が主流であるため、適応したいブロックに対してクロック制御回路（ステートマシン）をコピー＆ペーストで簡単に作成することができる。
【００５７】
但し、図１でブロックＡ５０１からブロックＢ５０２へデータを受け渡す期間で、特にクロックイネーブル信号Pre_CLK_EN_BlockBをハイレベルにしてから、ブロックＢ５０２がデータを確実に受取れるように区間１０１を確保する必要がある。この区間１０１は、高速性を要求される場合には、各ブロック間で最適化する必要がある。また処理速度に余裕があるブロックに対しては、区間１０１を、データを受け取れる十分な時間として一律に固定にしてもよい。
【００５８】
（２）第２の点を図７のタイミングチャートを用いて他のタイミング例で説明する。ブロック構成、信号及び基本的な制御方法は、図１で説明した場合と同じであるため省略する。
【００５９】
図７は、本実施の形態に係る図５に示す処理ブロックのそれぞれのクロック信号及びデータバスの状態の他の例を示すタイミングチャートである。ここでは説明の便宜上、信号名を図５とは一部変更している。以下、各信号について説明する。
【００６０】
図７では、ブロックＡ５０１の入力データIN_Data_BlockAの内容によって次のブロックへどのデータ出力タイミングが変更される例を示している。
【００６１】
図７の例では、ブロックＡ５０１は、入力データに対して２つのデータ（Data1, Data2）を出力する。この時、前段から入力されるデータの内容に応じて出力データOUT_Data_BlockAのData１とData２の出力間隔７００が不定となる。
【００６２】
これらデータ（Data1，Data2）を後段のブロックＢ５０２及びブロックＣ５０３が処理する時間（固定）は図に示す通りである。この場合、ブロックＡ５０１からのデータが出力された時、ブロックＣ５０３での処理タイミング７０１で注意を要する。このタイミング７０１では、ブロックＣ５０３がData1に対する１単位処理を完了している。この時、ブロックＢからのクロックイネーブル信号Pre_CLK_EN_BlockCがロウレベルであるため、ブロックＣ５０３は継続データなしと判定して内部クロックイネーブル信号IN_CLK_EN_BlockC＝０にする。しかしながら、その半クロック後に再びPre_CLK_EN_BlockCがハイレベルとなってデータData2が供給される。従って、このデータData2を処理するために、タイミング７０１の後、破線で示したクロック信号が喪失しないように考慮して設計しなければならない。図７の例では、クロックイネーブル信号をCLK信号の立下りエッジに同期して切り換え、その他の信号をCLK信号の立ち上がりエッジに同期させている。これにより、タイミング７０１の後でクロック信号の喪失が発生しなくなる。
【００６３】
図７の例において、図中の区間７００が、図７の場合よりも長い場合は特に問題は発生しない。また逆に、区間７００が、図７の場合よりも短い場合は、ブロックＣ５０３がブロックＢ５０２からのData2を連続的に処理できないため、ブロックＣ５０３での待ち時間が発生することになるが、これも特に問題はない。
【００６４】
図８は、本実施の形態に係るゲーテッドクロック部（クロック発生部）の回路構成例を示す図である。
【００６５】
ＯＲ回路８０１には、前段のブロックからのクロックイネーブル信号Pre_CLK_EN_Block*と該当ブロック内部で生成されるクロックイネーブル信号IN_CLK_EN_Block*が入力される。ここで、IN_CLK_EN_Block*信号は、図６で説明したクロック制御回路（ステートマシン）からの内部信号である。クロックイネーブル信号IN_CLK_EN_Block*の発生要因には、リセット信号（初期化時）とPre_CLK_EN_Block*によるものとがあるが、いずれも同期化された信号であることを前提としている。このＯＲ回路８０１の出力信号と、外部クロック信号Ex_CLK（CLK）との論理積の結果がＡＮＤ回路８０２から出力され、これが動作クロック信号CLK_block*となる。
【００６６】
ここまでは、図５の処理ブロックを用いて本実施の形態の基本的な部分を説明したが、更に図９〜図１２を参照して他の接続パターンについて説明する。基本的な構造及び信号名等は、図５と同様であるため省略する。
【００６７】
図９は、本実施の形態の図５に示す処理ブロック間の変形例を示す図である。
【００６８】
機能１（function１）において、ブロックＡ５０１からブロックＢ５０２へデータが供給され、ブロックＢ５０２での処理結果を再びブロックＡ５０１への入力データとして返している。この構成例では、ブロックＡ５０１からブロックＢ５０２へのクロックイネーブル信号Pre_CLK_EN1_Bと、ブロックＢ５０２からブロックＡ５０１へのクロックイネーブル信号Pre_CLK_EN1_Aとが接続される。また機能２では、ブロックＡ５０１からブロックＣ５０３へデータとクロックイネーブル信号Pre_CLK_EN2_Cが供給されている。
【００６９】
この時、図５と同様に、ブロックＡ５０１がPre_CLK_EN1_Aに関する回路と、Pre_CLK_EN2_Aに関する回路とを有し、それらが独立に動作する場合は、それぞれ独立に必要な場合にのみクロック信号を供給すれば良いことは言うまでもない。
【００７０】
図１０は、本実施の形態の図５に示す処理ブロック間の他の変形例を示す図である。
【００７１】
ブロックＡ５０１〜ブロックＣ５０３が共通バスデータバス１００１に接続されている。但し、各ブロックに接続されるバス１００２〜１００４は、３ステートバス、或はリードバスとライトバスが独立に分離して接続されるバスのどちらでも良いが、煩雑となるためまとめて記載している（後述する図１１、図１２も同様）。本実施の形態では、クロックイネーブル信号が、各ブロックのセレクト信号と考えることもできる。従って、図１０の例では、データを送信したいブロックに対するクロックイネーブル信号Pre_CLK_EN1_(A,B,C)をイネーブル（＝１）にして、データバス１００１に対してデータを出力すればよい。これにより、図１０の破線矢印で示すように、選択されたブロックが、そのデータバス上のデータを入力データとして取り込む。
【００７２】
図１１は、基本的に図９と同じ処理ブロックで構成され、ブロックＡ５０１からブロックＢ５０２へ入力したデータを、ブロックＢ５０２が処理した後に再びブロックＡ５０１に戻す構成図である。
【００７３】
ブロックＡ５０１〜ブロックＣ５０３のデータバスへの接続は、図１０と同様にデータバス１００１に共通で接続されている。ブロックＡ５０１がブロックＢ５０２から受け取ったデータはブロックＡ５０１で処理され、次段のブロックＣ５０３への入力データとして渡される。図１１の破線矢印はデータの流れを示している。各出力データに先立って、ブロック間に接続されているクロックイネーブル信号Pre_CLK_EN1_**をイネーブル（＝１）にすることは前述の場合と同じである。
【００７４】
図１２は、図１０と同様のブロック配列において、データバス１００１に流れるデータ形式がパケットデータ１２０１である点が前述の図面との構成とは異なっている。
【００７５】
このパケットデータ１２０１は、データ部１２０２とブロックＩＤ１２０３とで構成されている。このパケットデータ１２０１を受信した各ブロックは、そのブロックＩＤ１２０３が自ブロックのＩＤと一致した場合にのみ、そのパケットデータを入力する。図１２の破線矢印は、データの流れを示す。当然ながら、この場合にもパケットデータの出力に先立ってブロック間に接続されているクロックイネーブル信号Pre_CLK_EN1_**又はPre_CLK_EN2_**をイネーブル（＝１）とする。
【００７６】
ここまでの説明では、チップ（ＡＳＩＣ）内部について本実施の形態を適用する例を示した。ここからは、コントローラ基板上の各チップ間に本実施の形態を適用した場合の例を説明する。
【００７７】
図１３は、本実施の形態において、メインチップに２つのサブチップが接続されている構成例を示す図である。
【００７８】
ここでは、外部からの起点となる制御信号及び入力データは、全てメインチップ１３０１が受け取り、このメインチップ１３０１が処理したデータを更にサブチップ１３０２及びサブチップ１３０３へと渡して、印刷データを加工することを想定している。これらサブチップ１３０２，１３０３に続くチップは、他のチップとして省略している。また外部からの起点となる信号とは、同じコントローラ基板上の他の回路や図３の外部ボード２１５、スキャナ２１１、ＦＡＸ装置２１３などを示している。外部からの起点となる制御信号及び入力データを、以後起点信号と呼ぶことする。図１３では、起点信号をInput1〜Input3で表している。
【００７９】
更に各チップ内部を示すブロックは、処理単位に、更にブロックに分割されており、その分割したブロックのサイズは処理機能に応じて適当でよい。また図に示すブロックはトップブロックを示し、当然ながら各ブロック内部は更に階層的にブロックに分割して本実施の形態を適用しても構わない。また各ブロック内部に示したＧ１，Ｇ２，Ｇ３，Ｇ４の記号は、機能別のグループを示す。従って、図１３の例では、４つの機能を持つことが分かる。また各処理ブロックへのリセット信号やクロック信号、ブロック間の制御信号やデータバス等は、説明の本質とは関係ないため全て省略し、ブロック間を繋ぐ信号線はクロックイネーブル信号のみを明示的に記載している。特にチップ間を結ぶクロックイネーブル信号は、信号名も記載している。（CLK_EN1〜4：数字は各機能に対応）
更に外部から起点信号（Input1〜Input3）を受けるメインチップ１３０１のブロックは、ブロック１３１０〜１３１２で示している。また、斜線を付したブロックの内部では、クロック信号の発振が停止している。また白抜きのブロックは、処理中のブロックを表している。
【００８０】
図１３の例では、Ｇ１ブロック１１３１０に、外部よりInput1の起点信号が入力されることにより、メインチップ１３０１の機能１（Ｇ１）の処理が開始される。このため、各メインチップ１３０１のＧ１ブロックは全て白抜きで示している。上述したように、データに伴ってクロック信号の発振がオン／オフを繰り返しながら末端のＧ１ブロック１３１３に到達する。
【００８１】
この末端のＧ１ブロック１３１３の先は、メインチップ１３０１の外部に出て、クロックイネーブル信号CLK_EN1がサブチップ１３０２のＧ１ブロック１３１４及びサブチップ１３０３のＧ１/Ｇ２ブロック１３１５（図５で説明したように、機能１と機能２の共通ブロックであることを意味する）に入力される。これによって末端のＧ１ブロック１３１３から出力されたデータは、Ｇ１ブロック１３１４とＧ１/Ｇ２ブロック１３１５へ渡される。ここで例えば、Ｇ１ブロック１３１３は、連続的にデータを出力し、その奇数データをＧ１ブロック１３１４が、偶数データをＧ１／Ｇ２ブロック１３１５が受け取る場合などが考えられる。
【００８２】
こうしてデータを受け取ったサブチップ１３０２及びサブチップ１３０３内部では、メインチップ１３０１と同様に、クロックイネーブル信号を伝播してデータを処理する。各サブチップ内の末端Ｇ１ブロック１３１６とＧ１ブロック１３１７に到達すると、各クロックイネーブル信号は、チップ外部に出力され他のチップ等へ伝達されて行く。
【００８３】
繰り返しになるが、処理中として白抜きで活性化していることを表すブロックも、処理すべきデータが無い区間（データが通過した後）は、クロック信号の発振は停止している点が本実施の形態の特徴である。
【００８４】
更にサブチップ１３０２及びサブチップ１３０３で図示しているように、サブチップ１３０２の末端Ｇ１ブロック１３１６、Ｇ２ブロック１３１８からチップ外へ接続されるクロックイネーブル信号は他のチップに接続されている。またサブチップ１３０２の末端Ｇ４ブロック１３１９からチップ外へ接続されるクロックイネーブル信号は、コントローラ基板上の他の回路に接続される。更に、サブチップ１３０３の末端Ｇ１ブロック１３１７からチップ外へ接続されるクロックイネーブル信号は、他のボードに接続される。ここでは図示しないが、本実施の形態の適応範囲は、説明してきたチップ内部及びチップ間に留まらず、基板上の他の回路、外部ボード、外部装置にまで同じ原理で適応することが可能である。また本実施の形態では、印刷装置の制御システムを例に説明したが、一般的に任意のデジタル回路に対して適応可能であることは言うまでもない。
【００８５】
なお、各機能別（Ｇ１，Ｇ２，Ｇ３，Ｇ４）にメインチップ１３０１から始まり、サブチップ１３０２及びサブチップ１３０３へとクロックイネーブル信号のチェーンが繋がっているが、途中のサブチップ内でグループの番号が変わる箇所は、処理を共有していることを意味している。
【００８６】
図１４は、本実施の形態に係るチップ間のクロックイネーブル信号を接続する他の例を説明する図である。
【００８７】
図に示すように、メインチップ１４０１の終端ブロック（Ｇ１，Ｇ２，Ｇ３，Ｇ４）からのクロックイネーブル信号をエンコード（Pre_CLK_EN ENC）１４０３して送信する。一方、受信側のサブチップ１４０２は、そのクロックイネーブル信号を受信してデコード（Pre_CLK_EN ENC）１４０４することにより、サブチップ１４０２内部の先頭ブロック（Ｇ１，Ｇ２，Ｇ３，Ｇ４）にクロックイネーブル信号を分配している。図１１では、機能２に対応するブロックのみが処理を実行しており、その他の機能を実行するブロックの動作が停止している。
【００８８】
図１５は、図１３と構成は同じで、スタンバイ時の状態を表している。
【００８９】
基点信号Input1〜Input1を受けるメインチップ１３０１のＧ１ブロック１３１０、Ｇ２ブロック１３１１、Ｇ３ブロック１３１２のみが、常にクロック信号が発振している状態（白抜きブロック）である。そして、その他のブロック（メイン／サブチップのいずれでも）は、クロック信号の発振が停止している状態（斜線付きブロック）であることがわかる。即ち、スタンバイ状態で、直に基点信号により動作可能な状態であっても、消費電力を最小限に抑えることができる。
【００９０】
以上、ここまでの説明で分かるように本実施の形態では、処理単位である各ブロックは自己の処理に専念し、相手とのハンドシェクには関知しない構造を基本としている。このため、各ブロックをクロックイネーブル信号で数珠繋ぎに接続（ディジーチェーン）するだけで良く、非常にシンプルな構造にできる。従って、本実施の形態の適用範囲は、チップ内部のみに留まらず、他のチップ、オンボードの回路、外部ボード、外部装置間にも適用可能である。
【００９１】
更にスタンバイ時のみならず、印刷時等の処理時実行中であっても、処理すべきデータが存在している区間のみクロック信号が生成され、その他の区間では、クロック信号が供給されない状態にできる。これにより、印刷装置の待機電力及び稼動電力を含めて消費電力を抑えることが可能となる。
【００９２】
一般的には、クロック信号を停止するよりも電源をオフする方が電力消費を抑えられることは言うまでもないが、この場合には電源オンする度に初期化処理が必要となり、この処理時間が処理パフォーマンスとのトレードオフとなる。またＡＳＩＣ内部の回路の小さなブロック単位で、電源供給をオン／オフすることは技術的にも難しい。即ち、本実施の形態では、トータルの消費電力の抑制と処理パフォーマンスとのバランスを取った方法であると言える。
【００９３】
また、クロック信号の供給停止処理をソフト的に処理する方法は一般的に行われる方法であるが、この場合にクロック信号をオン／オフ制御できる時間幅は、約数ｍｓ〜数十ｍｓ程度である。
【００９４】
これに対して本実施の形態では、簡単な構成のクロック制御回路を使用し、それを含む各処理単位のブロック間をクロックイネーブル信号によってディジーチェーンで接続することで処理を行うことができる。このため、クロック信号を制御する時間幅は、クロック信号の周期のオーダ（ｎｓ（１０の−９乗秒）やｐｓ（１０の−１２乗秒））で処理可能であり、電力削減の効率を最大限に引き出すことが可能となる。
【００９５】
このようの甫実施の形態によれば、回路構成が簡単で、且つ処理ブロック間をクロックイネーブル信号でディジーチェーンに接続するだけで、チップ内部のみに留まらず、他のチップ、オンボードの回路、外部ボード、外部装置間など広範囲に適用可能であり、システム全体として消費電力を抑えることが可能となる。
【図面の簡単な説明】
【００９６】
【図１】本実施の形態に係る図５に示す処理ブロックのそれぞれのクロック信号及びデータバスの状態の一例を示すタイミングチャートである。
【図２】本発明の実施の形態に係る多機能処理装置（ＭＦＰ）の制御部の構成例を示すブロック図である。
【図３】本実施の形態に係る制御部の一部を更に具体的に示した図である。
【図４】ＦＡＸデータを受信する際のメインチップでのデータの流れを説明する図である。
【図５】本実施の形態の基本的な構成である処理ブロック間の関係を示した図である。
【図６】図５の各ブロックＡ〜Ｂのそれぞれに含まれるクロック制御回路の状態遷移を示した図である。
【図７】本実施の形態に係る図５に示す処理ブロックのそれぞれのクロック信号及びデータバスの状態の他の例を示すタイミングチャートである。
【図８】本実施の形態に係るゲーテッドクロック部の回路構成例を示す図である。
【図９】本実施の形態の図５に示す処理ブロック間の変形例を示す図である。
【図１０】本実施の形態の図５に示す処理ブロック間の他の変形例を示す図である。
【図１１】基本的に図９と同じ処理ブロックで構成され、ブロックＡ５０１からブロックＢ５０２へ入力したデータを、ブロックＢ５０２が処理した後に再びブロックＡ５０１に戻す構成図である。
【図１２】図１０と同様のブロック配列を示し、データバスに流れるデータ形式がパケットデータである例を示す図である。
【図１３】本実施の形態において、メインチップに２つのサブチップが接続されている構成例を示す図である。
【図１４】本実施の形態に係るチップ間のクロックイネーブル信号を接続する他の例を説明する図である。
【図１５】図１３と構成は同じで、スタンバイ時の状態を表した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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