(57)【要約】【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。【選択図】図４
2009010008.tif 000002
【特許請求の範囲】
【請求項１】
隣り合う２つの半導体素子を分離するためのトレンチ型の絶縁膜を形成する工程を有する半導体装置の製造方法であって、
不純物イオンを拡散させることで、前記半導体基板の表面に、前記隣り合う２つの半導体素子の境界に沿って不純物層を形成する工程と、
前記半導体基板を選択的に除去し、前記不純物層を分断して前記半導体基板の厚み方向の途中に至る溝を形成する工程と、
前記溝内に絶縁膜を埋め込むことで、前記分断された隣り合う前記不純物層を電気的に分離させる工程と、
前記不純物層と接続された電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記隣り合う２つの半導体素子はそれぞれバイポーラトランジスタであって、
前記不純物層は、前記バイポーラトランジスタのコレクタ領域と成ることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記隣り合う２つの半導体素子はそれぞれＭＯＳトランジスタであって、
前記不純物層は、前記ＭＯＳトランジスタのソース領域またはドレイン領域と成ることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
隣り合う２つの半導体素子がその表面上に形成された半導体基板と、
前記半導体基板の表面上に、前記隣り合う２つの半導体素子の境界に沿って形成された溝と、
前記溝内に埋め込まれ、前記隣り合う２つの半導体素子を電気的に分離するための絶縁膜とを備え、
前記半導体素子はそれぞれ、前記絶縁膜の側面と接するとともに、前記絶縁膜よりも浅く拡散した第１の不純物層と、前記第１の不純物層と接続された電極とを備えることを特徴とする半導体装置。
【請求項５】
前記第１の不純物層は、その表面上の一部が平面的に拡張した領域を有し、当該拡張領域上に前記電極が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の不純物層と同一導電型であって、前記第１の不純物層よりも低濃度の第２の不純物層が、前記半導体基板の表面に前記第１の不純物層と隣接して形成され、
前記半導体素子はバイポーラトランジスタであり、前記第１の不純物層は前記バイポーラトランジスタのコレクタ領域であることを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の分離技術に関するものである。
【背景技術】
【０００２】
半導体基板上に形成された素子（以下、半導体素子とする。）を分離する技術として、ＬＯＣＯＳ(Local Oxidation of Isolation)法やＳＴＩ(Shallow Trench Isolation)法が知られているが、近年の半導体装置の高集積化に伴ってＳＴＩ法が広く利用されている。このＳＴＩ法とは、半導体基板中に形成したトレンチ型の溝に、二酸化シリコン等の絶縁材料を高密度プラズマ化学気層成長法(HDPCVD)等により充填し、この絶縁膜によって半導体素子を分離する技術である。
【０００３】
ＳＴＩ法を利用して形成された２つの半導体素子（バイポーラトランジスタ）を備えた従来の半導体装置について図６を参照しながら説明する。
【０００４】
Ｐ型の半導体基板１００上には、Ｎ＋エピタキシャル層１０１，Ｎ−エピタキシャル層１０２が形成されている。Ｎ−エピタキシャル層１０２の表面には、ベース領域としてＰ不純物層１０３が形成され、Ｐ不純物層１０３の表面にはエミッタ領域としてＮ＋不純物層１０４が形成されている。また、Ｎ−エピタキシャル層１０２の表面には、コレクタ領域としてＮ＋不純物層１０５が、その底部でＮ＋エピタキシャル層１０１と接するようにして形成されている。
【０００５】
また、隣り合うＮ＋不純物層１０５，１０５の間にはＮ−エピタキシャル層１０２を介して、半導体基板１の厚さの途中に至るトレンチ型の溝１０６が形成されている。そして、当該溝１０６内にはシリコン酸化膜等の絶縁膜１０７が埋め込まれており、絶縁膜１０７によって隣り合うバイポーラトランジスタ１１０，１１１が電気的に分離されている。
【０００６】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００１−７１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体装置の高集積化・微細化の観点から、半導体素子を更に微細に分離する技術が要求されていた。
【０００８】
そこで本発明は、チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを主たる目的とする。
【課題を解決するための手段】
【０００９】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、隣り合う２つの半導体素子を分離するためのトレンチ型の絶縁膜を形成する工程を有する半導体装置の製造方法であって、不純物イオンを拡散させることで、前記半導体基板の表面に、前記隣り合う２つの半導体素子の境界に沿って不純物層を形成する工程と、前記半導体基板を選択的に除去し、前記不純物層を分断して前記半導体基板の厚み方向の途中に至る溝を形成する工程と、前記溝内に絶縁膜を埋め込むことで、前記分断された隣り合う前記不純物層を電気的に分離させる工程と、前記不純物層と接続された電極を形成する工程とを有することを特徴とする。
【００１０】
また、本発明の半導体装置は、隣り合う２つの半導体素子がその表面上に形成された半導体基板と、前記半導体基板の表面上に、前記隣り合う２つの半導体素子の境界に沿って形成された溝と、前記溝内に埋め込まれ、隣り合う２つの半導体素子を電気的に分離するための絶縁膜とを備え、前記半導体素子はそれぞれ、前記絶縁膜の側面と接するとともに、前記絶縁膜よりも浅く拡散した不純物層と、前記不純物層と電気的に接続された電極とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、トレンチ型の絶縁膜に隣接する不純物層の面積を小さくすることで、半導体素子を微細に分離することができ、半導体チップの面積を従来に比して小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図５は、それぞれ製造工程順に示した断面図または平面図である。なお、以下に説明する製造工程は、ウェハ状の半導体基板を用いて行われるものであり、所定のダイシングラインを境界としてマトリクス状に多数の半導体装置が形成されることになるが、便宜上２つのバイポーラトランジスタが隣接して形成される領域のみを説明する。また、以下の製造工程は最適な製造工程としての一例である。
【００１３】
まず図１に示すように、１５０μｍ程度の厚さのＰ型の半導体基板１上に、公知のエピタキシャル結晶成長法にてＮ＋半導体層２を形成し、更にその上にＮ＋半導体層２よりも低濃度のＮ−半導体層３を形成する。Ｎ＋半導体層２及びＮ−半導体層３の形成に際しては、Ｎ型不純物として例えばリン（Ｐ）を用いる。なお、本実施形態では、後述するＮ＋半導体層４ａ，４ｂをコレクタ領域として説明しているが、広義にはＮ＋半導体層２及びＮ−半導体層３もコレクタ領域として機能する。
【００１４】
次に、図２に示すようにＮ−半導体層３の表面にＮ＋半導体層４を、最終的に隣り合う半導体素子（本実施形態では、バイポーラトランジスタ１５，１６）の境界に沿って形成する。Ｎ＋半導体層４はＮ−半導体層３よりも不純物濃度が高い。
【００１５】
Ｎ＋半導体層４は、Ｎ−半導体層３のコレクタ形成予定領域上に開口部を有するレジスト層（不図示）を形成し、次に当該レジスト層をマスクとしてリン（Ｐ）等のＮ型不純物イオンをＮ−半導体層３に選択的に注入し、その後拡散させることで形成される。Ｎ＋半導体層４は、その底部でＮ＋半導体層２と接することが、バイポーラトランジスタの電流駆動能力を向上させる上で好ましい。従って、Ｎ＋半導体層４を縦方向（半導体基板１の厚み方向）に拡散させる必要があり、同時に横方向（半導体基板１の表面と水平な方向）にも拡散することになる。ただし本実施形態によれば、Ｎ＋半導体層４の横方向の拡散によって、チップ面積が増大することはない。この点については後述する。
【００１６】
なお、バイポーラトランジスタの所望の電流駆動能力を確保するためにも、Ｎ＋半導体層４の不純物濃度を通常（図６のＮ＋半導体層１０５）よりも高くすることが好ましい。
【００１７】
次に、Ｎ−半導体層３の表面にベース領域としてのＰ半導体層５，及びＰ半導体層５の表面にエミッタ領域としてのＮ＋半導体層６を形成する。Ｐ半導体層５は、Ｎ−半導体層３のベース形成予定領域上に開口部を有するレジスト層（不図示）を形成し、次に当該レジスト層をマスクとしてボロン（Ｂ）等のＰ型不純物イオンをＮ−半導体層３に選択的に注入し、その後拡散させることで形成される。また、Ｎ＋半導体層６は、Ｐ半導体層５のエミッタ形成予定領域上に開口部を有するレジスト層（不図示）を形成し、次に当該レジスト層をマスクとしてリン（Ｐ）等のＮ型不純物イオンをＰ半導体層５に選択的に注入し、その後拡散させることで形成される。
【００１８】
次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を半導体基板１上に形成する。つまり、Ｎ＋半導体層４の一の方向の幅よりも狭い幅の開口部をレジスト層７は有する。次に、当該レジスト層７をマスクとしてＮ＋半導体層４及びＮ＋半導体層２を含む半導体基板１を選択的にエッチングし、図３に示すような半導体基板１の厚み方向の途中に底部を有する溝８を形成する。当該エッチングはドライエッチングが好ましい。
【００１９】
本実施形態の溝８は、隣り合うバイポーラトランジスタ１５，１６が適切に分離するように、Ｎ＋半導体層２の部分を貫通してＰ型領域に達しており、その深さは例えば１０μｍ程度であり、幅は例えば５μｍ程度である。溝８の形成によってＮ＋半導体層４は分断され、分断されたＮ＋半導体層４をそれぞれＮ＋半導体層４ａ，４ｂとする。なお、図３及び図４では、溝８の内壁が半導体基板１の表面に対して垂直であるが、半導体基板１の深さ方向に行くにつれてその幅が狭くなるテーパー形状であってもよい。
【００２０】
次にレジスト層７を除去し、図４に示すように、ＣＶＤ法等を用いて、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。なお、半導体基板１表面に形成された不要な絶縁膜はエッチバックして除去し、半導体基板１の表面の平坦化を図ってもよい。また、溝８及び絶縁膜９を平面的に見た形状は、図５に示すように一つの半導体チップの一端から他端にかけて伸びたストライプ状でもよいし、半導体素子（本実施形態ではバイポーラトランジスタ１５、１６）を囲むような環状でもよく、その形状に限定はない。
【００２１】
次に、例えば熱酸化法を用いて、半導体基板１の表面上にシリコン酸化膜１０を形成する。次に、レジスト層（不図示）をマスクとしてシリコン酸化膜１０を選択的にエッチングし、Ｐ半導体層５，Ｎ＋半導体層６，Ｎ＋半導体層４ａ，４ｂ、の各表面に至るコンタクトホールを形成する。次に、各コンタクトホール内にスパッタリング法や蒸着法等でアルミニウム等から成るベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。ベース電極１１，エミッタ電極１２，コレクタ電極１３は、直接ワイヤボンド出来る程度の面積を有してもよい。
【００２２】
なお、図４に示すようにＮ＋半導体層４ａ，４ｂの幅が小さく、適切にコレクタ電極１３を形成することが困難な場合には、図５に示すようにＮ＋半導体層４を形成する段階で、一部が平面的に拡張した領域（コレクタ拡張領域１４）を形成し、当該コレクタ拡張領域１４上に、Ｎ＋半導体層４ａ，４ｂと接続するコレクタ電極１３を形成することが好ましい。これにより、コレクタ領域（Ｎ＋半導体層４ａ，４ｂ）の面積の増大を抑える一方で、ある程度広い面積を有するコレクタ電極１３を容易に形成することが可能となり、当該コレクタ電極１３にワイヤボンドを良好に行うことが可能となる。なお、ベース電極１１，エミッタ電極１２，及びコレクタ電極１３上のそれぞれにハンダ等から成るバンプ電極（不図示）を形成し、当該バンプ電極を、プリント基板等の回路基板に実装する際の外部電極として用いることもできる。
【００２３】
次に、半導体基板１の表面上にソルダーレジストやシリコン窒化膜等から成る保護膜（不図示）を必要に応じて形成し、次に半導体基板１を所定のダイシングラインに沿って切断し、個々の半導体チップに分割する。以上の工程により、半導体基板１上に少なくとも２つのバイポーラトランジスタ１５，１６が隣接して形成された半導体装置が完成する。なお、図５は当該半導体装置の平面図の概略であり、図４は図５のＸ‐Ｘ線に沿った断面図である。
【００２４】
上述したように、本実施形態に係る半導体装置の製造方法においては、隣り合う半導体素子の境界に沿ってＮ＋不純物層４を形成した後、当該Ｎ＋不純物層４を分断して半導体基板１の厚み方向の途中に至る溝８を形成し、その後に溝８内に絶縁膜９を埋め込むことで２つのコレクタ領域（Ｎ＋不純物層４ａ，４ｂ）が形成されてバイポーラトランジスタ１５，１６が分離される。これにより、図６で示した従来のコレクタ領域（Ｎ＋不純物層１０５，１０５）の総面積に比べて、コレクタ領域の面積を小さくすることができる。つまり、仮に溝８及び絶縁膜９を形成した後にイオン注入してＮ＋不純物層４ａ，４ｂを形成させようとした場合には、Ｎ型不純物イオンを所望の深さまで拡散させる必要があるために、同時に横方向（半導体基板１の表面と水平な方向）にも不純物イオンが拡散して各コレクタ領域の面積を小さくすることが難しく、この点を考慮して半導体チップのレイアウト設計を行うことが必要である。しかし本実施形態では、先にＮ＋不純物層４を形成し、その横方向の拡散距離の一部が素子分離のための幅に用いられるために、最終的に形成されるコレクタ領域の総面積を、絶縁膜９の形成後にＮ＋半導体層４ａ，４ｂを形成する場合に比べて小さくすることができる。従って、半導体チップの面積を従来に比して小さくすることが可能である。
【００２５】
また、半導体チップの面積を変えることなくコレクタ領域（Ｎ＋半導体層４ａ，４ｂ）とベース領域（Ｐ半導体層５）との離間距離を従来に比べて長くすることが出来るため、空乏層が拡がり易くなり、バイポーラトランジスタの耐圧を向上させることが出来る。また、Ｎ＋半導体層４ａ，４ｂの不純物濃度を、個別にコレクタ領域を形成する場合よりも高くすることによって、従来と変わらない電流駆動能力を確保することが可能である。
【００２６】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態ではバイポーラトランジスタに本発明を適用していたが、これに限らずダイオードやＭＯＳトランジスタを構成する不純物層（例えば、ソース領域やドレイン領域）を本実施形態に係る製造プロセスで形成することによって、その不純物層の総面積を小さくすることができ、半導体チップの面積を小さくすることも可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置及びその製造方法を示す平面図である。
【図６】従来の半導体装置を示す断面図である。
【符号の説明】
【００２８】
１  半導体基板    ２  Ｎ＋半導体層    ３  Ｎ−半導体層    
４，４ａ，４ｂ  Ｎ＋半導体層    ５  Ｐ半導体層    ６  Ｎ＋半導体層
７  レジスト層    ８  溝    ９  絶縁膜    １０  シリコン酸化膜    
１１  ベース電極    １２  エミッタ電極    １３  コレクタ電極
１４  コレクタ拡張領域    １５  バイポーラトランジスタ
１６  バイポーラトランジスタ    １００  半導体基板
１０１  Ｎ＋エピタキシャル層    １０２  Ｎ−エピタキシャル層
１０３  Ｐ不純物層    １０４  Ｎ＋不純物層    １０５  Ｎ＋不純物層
１０６  溝    １０７  絶縁膜    １１０  バイポーラトランジスタ
１１１  バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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