(57)【要約】【課題】メモリセルに含まれる選択トランジスタのゲート配線のピッチに対する上層の杭打用金属配線ピッチの影響を低減する。【解決手段】メモリセルアレイ（１）の両側にワード線ドライブ回路（２Ｒ，２Ｌ）を対向して配置し、各ワード線ドライブ回路には、ワード線ドライバをメモリセル行に対して交互に配置する。メモリセルの選択トランジスタのゲート配線（ＰＧｏ，ＰＧｅ）は、各メモリセル行に対応して配置される。杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。金属配線は、ゲート配線の２倍のピッチで対向して配置する。【選択図】図１
2009260083.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセルを備え、各前記メモリセルは、少なくとも記憶データの読出に用いられる絶縁ゲート型電界効果トランジスタで構成される選択トランジスタを含み、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの選択トランジスタが接続され、選択時、対応の行の選択トランジスタを導通状態とする複数の第１の配線、
前記複数の第１の配線の両側に対向して前記第１の配線よりも大きなピッチで配置され、少なくともデータ読出時、アドレス指定された行のメモリセルを選択状態へ駆動する行選択信号を生成する複数のワード線ドライバ、および
前記複数のワード線ドライバ各々に対応してかつ前記複数の第１の配線に対応して配置され、各々が対応の１つのワード線ドライバの出力信号を伝達する複数の第２の配線を備え、前記複数の第２の配線は、交互に前記複数の第１の配線に接続領域において電気的に接続されて対応のワード線ドライバからの出力信号を対応の第１の配線に伝達し、各前記第２の配線は、対応の１つのワード線ドライバから前記接続領域まで延在して配置されて各前記第１の配線よりは長さが短くされる、半導体記憶装置。
【請求項２】
各前記第１の配線は、前記第２の配線よりも抵抗率が大きい、請求項１記載の半導体記憶装置。
【請求項３】
前記接続領域は、前記第１の配線の実質的に中央領域である、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、高密度にメモリセルを配置するための構成に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、高速化および低電源電圧化および高集積化などの観点から、構成要素のトランジスタが微細化される。また、トランジスタを高集積度で配置し、また、信号／電圧／電流を広範囲に亘って低抵抗で伝達するために、多層配線構造が採用される。このような多層配線構造においては、タングステンなどの導電性プラグが埋込めまれたビアにより、上層の配線と下層の配線とが電気的に接続される。このビアは、アスペクト比を確実に確保するために、下層配線よりも比較的広い幅を必要とする。このため、一般に、上層の配線の幅は、設計ルールで規定される最小配線幅よりも広くされる。
【０００３】
また、多層配線構造においては、配線における電圧降下および信号伝搬遅延を抑制するために、上層にいくにつれ、設計ルールが緩和される。したがって、上層の配線層ほど、配線の断面積が大きくされる。このような多層配線構造の半導体記憶装置の一例が、特許文献１（特開２００４−６４７９号公報）に示されている。
【０００４】
この特許文献１に示される構成においては、メモリセルアレイが複数のブロックに分割される。Ｘ方向に延在するメインワード線を第３金属配線で形成し、各メモリブロック内に第２金属配線でサブワード線選択信号線を配置する。サブワード線を第１金属配線で構成する。Ｙ方向に、第２金属配線層の列選択線が配設される。この特許文献１は、センスアンプ帯とサブワード線ドライバ帯が交差するクロス領域に対して特定の回路を配置する場合のこのクロス領域における特定回路に対する信号配線を、容易に配置することを図る。さらに、サブワード線選択信号線を、メインワード線を構成する第３金属配線よりも下層に配置することにより、サブワード線選択信号を、サブワード線ドライバに容易に伝達することを図り、また、配線のレイアウトの自由度を改善して電源線などのメッシュ状配線のレイアウトの自由度を改善することを図る。
【０００５】
また、多層配線構造の強誘電体メモリ（ＦｅＲＡＭ）が、特許文献２（特開２００６−１８６３４２号公報）に示されている。この特許文献２に示される構成においては、ワード線裏打配線およびプレート線裏打配線をそれぞれ第１配線層の配線で構成し、この第１配線層の上層に、第２配線層のビット線裏打用配線を配置する。第１の配線層の配線の占有面積を、第２配線層の配線占有面積よりも大きくする。
【０００６】
この特許文献２に示されるメモリセルは、ＦｅＲＡＭセルであり、強誘電体膜で構成されるキャパシタに対するその第１配線層の配線密度を高くして、キャパシタに近く配置される水素バリア効果を有する配線の密度を高くし、キャパシタの水素による特性劣化を抑制することを図る。
【０００７】
また、一般的な多層配線構造のＭＲＡＭ（磁性体メモリ）が、非特許文献１（T. Tsuji et al., “A 1.2V 1Mbit Embedded MRAM core with folded Bit-Line Array Architecture”, IEEE 2004 Symposium on VLSI Circuits, Digest of Technical Papers, June 2004, pp. 450-453）に示されている。この非特許文献１に示されるＭＲＡＭセル構造においては、４層金属配線構造が用いられ、列選択線が第４金属配線で構成され、メインワード線が、第３金属配線で形成される。ビット線が第２金属配線で形成され、書込ワード線が第１金属配線で形成される。ソース線は、金属シリサイドで裏打ちされた拡散配線で形成される。読出ワード線は、ポリシリコンゲート配線で構成される。
【０００８】
この非特許文献１においては、ソース線と書込ワード線とを平行に配置し、ＭＲＡＭセルを、各行毎に交互に配置することにより、折返しビット線構造を実現する。
【特許文献１】特開２００４−６４７９号公報
【特許文献２】特開２００６−１８６３４２号公報
【非特許文献１】T. Tsuji et al., “A 1.2V 1Mbit Embedded MRAM core with folded Bit-Line Array Architecture”, IEEE 2004 Symposium on VLSI Circuits, Digest of Technical Papers, June 2004, pp. 450-453
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に示される構成においては、メインワード線を、第３金属配線で構成し、サブワード線選択信号線を第２金属配線で形成する。列選択信号線は、第２金属配線で形成する。この最上層のメインワード線ＭＷＬを形成する配線層を配置することにより、メインワード線のピッチを緩和し、他の電源線等のメッシュ状の配線を配置するスペースを確保する。また、メインワード線をサブワード線ドライバのトランジスタと接続する箇所においてのみ島状パターンを設けてサブワード線とサブワード線ドライバとの接続およびサブワード線選択信号線とサブワード線ドライバとの接続を行うことにより、この部分におけるコンタクトの数を低減し、応じて、接続用の第２金属配線の島パターン（中間配線）の数を低減して他配線の配設領域を確保している。
【００１０】
しかしながら、この特許文献１に示される配置においては、メモリセルのトランジスタのゲート電極、すなわちサブワード線のピッチ条件が厳しくなった場合の問題については何ら考慮していない。すなわち、メモリセルの微細化に伴って、メモリセルのＹ方向のピッチ条件が厳しくなったとき、各メモリセル列に対応して、第１金属配線のサブワード線を配置する場合の問題については何ら考慮していない。各サブワード線に対して、Ｘ方向に並列に、１組のサブワード線ドライバを配置して、サブワード線ドライバのピッチ条件を緩和するレイアウトが示されているだけである。また、ワード線構造としてメ、メモリセルトランジスタのゲート電極配線を金属配線で杭打ちするワード線杭打ち構造の、ゲート電極配線と杭打ち用の金属配線のピッチの差の問題についても何ら考慮していない。
【００１１】
特許文献２（特開２００６−１８６３４２号公報）は、ＦｅＲＡＭにおける強誘電体キャパシタの水素バリア性を改善するために、ワード線裏打配線およびプレート線裏打配線を構成する第１の配線層がメモリセルアレイ上で占める面積が、このビット線裏打下層配線を構成する第２の配線層が占める面積よりも大きい構造としている。これにより、強誘電体キャパシタに近く配線されかつ水素バリア効果を有する配線層の配線密度を高くして、水素による強誘電体キャパシタ特性の劣化を抑制することを図る。しかしながら、この特許文献２においても、高密度でワード線を配置することが示されているものの、メモリセルが微細化され、このメモリセルのＹ方向のピッチが小さくされたとき、この、ワード線裏打ち配線を高密度に配置する場合の構成については何ら考慮していない。
【００１２】
非特許文献１においては、１行のメモリセルに対し共通に書込ワード線を配置しているものの、この１行のメモリセルのデータ読出選択トランジスタを、交互に異なる読出ワード線により選択し、これにより、実質的に折返しビット線構成を実現している。この読出選択トランジスタの交互配置による折返しビット線構成の実現を行なう構成においても、ソース線を、金属シリサイドで裏打ちされた拡散層により形成して、金属配線層数の増大を抑制している。しかしながら、この読出選択トランジスタを選択する読出ワード線を裏打ちする構成については何ら考察していない。すなわち、メモリセルの微細化に伴って、メモリセルの選択トランジスタのゲート電極配線のピッチが小さくなった場合、読出ワード線をどのように低抵抗で配線するかについての問題は、何ら考察していない。
【００１３】
それゆえ、この発明の目的は、選択トランジスタを有するメモリセル構成において、ワード線が杭打構造を有する場合、メモリセルのピッチ条件に悪影響を及ぼすことなく、ワード線杭打構造を実現することである。
【００１４】
この発明の他の目的は、動作速度に悪影響を及ぼすことなく、メモリセルを高密度に配置することのできる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１５】
この発明に係る半導体記憶装置は、要約すれば、メモリセルの選択トランジスタのゲートを構成する第１配線の両側に、この第１配線のピッチよりも広くワード線ドライバを配置する。各ワード線ドライバに対応して、第２の配線を配置する。この第２の配線は、対応のワード線ドライバから接続領域まで延在し、第１の配線に接続領域において交互に電気的に接続される。第２配線は、その配線長が、第１の配線よりも短くされる。
【００１６】
一実施の形態において、この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、複数の第１の配線と、複数のワード線ドライバとを含む。各メモリセルは、少なくとも記憶データを読出すために用いられる絶縁ゲート型電界効果トランジスタで構成されるアクセストランジスタを含む。第１の配線は、各メモリセル行に対応して配置され、各々に対応の行のメモリセルの選択トランジスタが接続され、選択時対応の行の選択トランジスタを導通状態とする。複数のワード線ドライバは、これらの複数の第１配線の両側に対向して第１の配線よりも大きなピッチで配置され、少なくともデータ読出時、アドレス指定された行のメモリセルを選択状態へ駆動する行選択信号を生成する。
【００１７】
この一実施の形態において、この発明に従う半導体記憶装置は、さらに、複数のワード線ドライバに対応して配置される複数の第２の配線を含む。これらの複数の第２の配線は、複数のワード線ドライバ各々に対応しかつ複数の第１の配線に対応して配置され、各々が対応の１つのワード線ドライバの出力する行選択信号を伝達する。これらの複数の第２の配線は、交互に複数の第１配線に接続領域において電気的に接続され、この接続領域において対応のワード線ドライバからの出力信号を対応の第１の配線に伝達する。各第２の配線は、対応の１つのワード線ドライバから接続領域まで延在して配置され、その配線長は第１の配線よりも長さが短くされる。
【発明の効果】
【００１８】
この発明に従えば、ワード線ドライバがメモリセル行の両側に配置され、第２の配線が対応のワード線ドライバから接続領域まで延在されて交互に第１の配線に電気的に接続されている。したがって、第２配線のピッチを第１の配線のピッチよりも大きくすることができ、第１の配線のピッチに対する第２の配線のピッチの影響を低減でき、高密度に第１配線を配置でき、応じて、メモリセルを高密度に配置することができる。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、この発明の実施の形態１に従う半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。メモリセルＭＣは、絶縁ゲート型電界効果トランジスタで構成される選択トランジスタを含む。
【００２０】
メモリセルＭＣの各行に対応して、この選択トランジスタのゲートを構成する比較的高抵抗のたとえばポリシリコンで構成されるゲート配線ＰＧと、このゲート配線ＰＧに対応して配置される比較的低抵抗の例えばアルミニュウムまたは銅などの金属で構成される杭打ち配線（以下、単に金属配線と称す）ＭＬを含む。図１においては、偶数行のメモリセルＭＣに対応して配置されるゲート配線ＰＧｅおよび金属配線ＭＬｅと、奇数行のメモリセルＭＣに対応して配置されるゲート配線ＰＧｏおよび金属配線ＭＬｏを代表的に示す。ゲート配線ＰＧｅおよび金属配線ＭＬｅにより、偶数ワード線ＷＬｅが構成され、ゲート配線ＰＧｏおよび金属配線ＭＬｏにより、奇数ワード線ＷＬｏが構成される。
【００２１】
偶数ワード線ＷＬｅを構成する金属配線ＭＬｅは、右ワード線ドライブ回路２Ｒからメモリセルアレイ１の中央部に設けられる杭打ち領域（接続領域）１０においてゲート配線ＰＧｅと電気的に接続される。一方、奇数ワード線ＷＬｏを構成する金属配線ＭＬｏは、左ワード線ドライブ回路２Ｌから杭打ち領域１０にまで延在し、対応のゲート配線ＰＧｏに電気的に接続される。この金属配線ＭＬｅおよびＭＬｏは、ほぼ対向して配置され、それぞれメモリセルアレイ１の中央の領域にまで延在し、一方、ゲート配線ＰＧｅおよびＰＧｏは、メモリセルアレイ１のメモリセル行全体に亘って配置される。従って、金属配線ＭＬｅおよびＭＬｏは、ゲート配線ＰＧｅおよびＰＧｏの２倍のピッチで配設される。
【００２２】
右ワード線ドライブ回路２Ｒは、偶数ワード線ＷＬｅを構成する金属配線ＭＬｅそれぞれに対応して設けられるワード線ドライバを含み、左ワード線ドライブ回路２Ｌは、奇数ワード線ＷＬｏを構成する金属配線ＭＬｏに対応して配置されるワード線ドライバを含む。
【００２３】
右ワード線ドライブ回路２Ｒに対応して、右ワード線デコード回路４Ｒが設けられ、左ワード線ドライブ回路２Ｌに対応して、左ワード線デコード回路４Ｌが設けられる。これらのワード線デコード回路４Ｒおよび４Ｌは、図示しないワード線アドレス信号をデコードし、アドレス指定されたメモリセル行を選択状態に駆動するワード線選択信号を生成する。ワード線ドライブ回路２Ｒおよび２Ｌは、対応のワード線デコード回路４Ｒおよび４Ｌからのワード線選択信号に従って対応のワード線ＷＬｅおよびＷＬｏ上にそれぞれ、ワード線選択信号を伝達する。
【００２４】
金属配線ＭＬｅおよびＭＬｏは、対応のゲート配線ＰＧｅおよびＰＧｏにそれぞれ電気的に接続されており、このゲート配線ＰＧｅおよびＰＧｏ上に伝達されるワード線選択信号に従って対応のメモリセルＭＣの選択トランジスタが導通し、データのアクセスが行なわれる。メモリセルが、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セル、相変化メモリセル、スピン注入型ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）セル、またはＦｅＲＡＭセルの場合、データの書込または読出が行われる。メモリセルが、電流誘起磁界によるデータ書込を行うＭＲＡＭセルの場合、データの読出が行われる。メモリセルとしては、上述のメモリセルのいずれであっても良い。データアクセスのための選択トランジスタをメモリセルが有していれば良い。
【００２５】
このメモリセルＭＣのデータの読出を行なうために、列選択回路６および読出回路８が設けられる。列選択回路６は、メモリセルＭＣの構成に応じて種々の形態が利用される。図示しない列アドレス信号に従って選択列のメモリセルを選択し、この選択列のメモリセルＭＣを読出回路８に結合する。読出回路８は、この列選択回路６により選択されたメモリセルのデータの読出を行なう。
【００２６】
データ書込を行なうための構成について図１においては示していないが、このメモリセルＭＣの構成に応じて種々の形態が用いられる。
【００２７】
図１に示すように、メモリセル行それぞれに対応してゲート配線ＰＧｅおよびＰＧｏを配置し、一方、２つのメモリセル行に対応して金属配線ＭＬｅおよびＭＬｏをメモリセルアレイ１の一方端から中央部まで延在させて配置し、中央の杭打ち領域１０において対応のゲート配線ＰＧｅおよびＰＧｏに電気的に接続する。金属配線ＭＬｅおよびＭＬｏは、ゲート配線ＰＧｅおよびＰＧｏよりも低抵抗であり、ゲート配線ＰＧｅおよびＰＧｏの抵抗を等価的に低減する。また、金属配線ＭＬｅおよびＭＬｏは、メモリセルアレイ１において互いに対向して中央の杭打ち領域１０まで延在するだけである。したがって、金属配線ＭＬｏおよびＭＬｅの配線ピッチは、ゲート配線ＰＧｅおよびＰＧｏのピッチよりも大きくすることができる（最大２倍にまで大きくすることができる）。応じて、金属配線ＭＬｏおよびＭＬｅが、最下層のゲート配線ＰＧｅおよびＰＧｏよりもピッチ条件が大きくされる場合においても、ゲート配線ＰＧｅおよびＰＧｏのピッチを、上層の金属配線ＭＬｏおよびＭＬｅに合せて大きくする必要がなく、プロセスが微細化にされても、高密度で、メモリセルを配置することができる。
【００２８】
図２は、図１に示すメモリセルアレイ１のワード線の配置を概略的に示す図である。図２においては、２行に配列されるメモリセルＭＣを代表的に示す。メモリセルＭＣは、絶縁ゲート型電界効果トランジスタで構成される選択トランジスタ１２を含む。１行に整列して配置されるメモリセルＭＣの選択トランジスタ１２のゲート電極が、ゲート配線ＰＧｅまたはＰＧｏによりそれぞれ形成される。ゲート配線ＰＧｅおよびＰＧｏそれぞれに対応して、金属配線ＭＬｅおよびＭＬｏが配線される。これらの金属配線ＭＬｏおよびＭＬｅは対向して配置され、メモリセルアレイ（１）の対向端部から杭打ち領域１０にまで延在する。杭打ち領域１０において、メモリセルは配置されず、その代わりに、金属配線ＭＬｅが、ビア１４ｅを介してゲート配線ＰＧｅに電気的に接続され、また、金属配線ＭＬｏが、ビア１４ｏを介してゲート配線ＰＧｏに電気的に接続される。
【００２９】
金属配線ＭＬｅは、右ワード線ドライブ回路２Ｒに含まれるワード線ドライバＷＤＲにより駆動され、金属配線ＭＬｏは、左ワード線ドライブ回路２Ｌに含まれるワード線ドライバＷＤＬにより駆動される。ワード線ドライバＷＤＲおよびＷＤＬは、それぞれ対応のワード線デコード回路４Ｒおよび４Ｌからのデコード信号に従って金属配線ＭＬｅおよびＭＬｏ上に選択／非選択信号を伝達する。
【００３０】
図３は、図２に示す金属配線ＭＬｏおよびＭＬｅとゲート配線ＰＧｅおよびＰＧｏの断面構造を概略的に示す図である。金属配線およびゲート配線が、偶数ワード線および奇数ワード線それぞれに対して同様の配置がとられるため、図３においては、金属配線ＭＬおよびゲート配線ＰＧで、これらの金属配線ＭＬｏおよびＭＬｅとゲート配線ＰＧｅおよびＰＧｏとを示す。
【００３１】
ゲート配線ＰＧの上層に、２つのゲート配線ＰＧあたり１つの金属配線ＭＬが配置される。金属配線ＭＬは、ゲート配線ＰＧよりも上層の配線であり、ゲート配線ＰＧよりも配線幅が広くされる（膜厚も厚くされてもよい）。
【００３２】
金属配線ＭＬは、その配線は場を十分に大きくしかつ対応のゲート配線ＰＧに対する寄生容量の影響を等しくするために、対応の２つのゲート配線ＰＧに対して対称な位置に配置される。金属配線ＭＬは、ピッチＭｐで配置される。一方、ゲート配線ＰＧは、ピッチＧｐで配置される。２つのゲート配線ＰＧに対し１つの金属配線ＭＬが配置される。金属配線ＭＬのピッチＭｐは、ゲート配線ＰＧのピッチＧｐの２倍（Ｍｐ＝２・Ｇｐ）である。
【００３３】
したがって、このゲート配線ＰＧの低抵抗化を図るための金属配線ＭＬのピッチが広くされる場合においても、この金属配線ＭＬのピッチよりも十分小さいピッチで、ゲート配線ＰＧを配置することができる。
【００３４】
図４は、ゲート配線ＰＧおよび金属配線ＭＬの配線抵抗を模式的に示す図である。金属配線ＭＬは、メモリセル行の一方側から中央に配置される杭打ち領域１０にまで延在し、この杭打ち領域１０においてビア１４を介してゲート配線ＰＧに電気的に接続される。このビア１４は、ゲート配線ＰＧの全長のほぼ中央部に配置される。したがって、ゲート配線ＰＧにおいて、それぞれ両端に向かって配線抵抗Ｒが、分布する。一方、金属配線ＭＬは、抵抗ｒを有する。
【００３５】
金属配線ＭＬは、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）配線であり、その抵抗値ｒは、ゲート配線の抵抗Ｒに比べて十分小さい。ゲート配線ＰＧは、ほぼ中央部においてビア１４を介してワード線選択信号を高速で受けて、その両端に向かってワード線選択信号を伝達する。このゲート配線ＰＧの抵抗値は、抵抗値Ｒと、ほぼゲート配線ＰＧ全体の抵抗値２・Ｒの１／２倍の大きさにまで低減することができる。従来の杭打ち構造の場合、ゲート配線ＰＧの両端および中央部において上層金属配線ＭＬとゲート配線とが電気的に接続される。この場合、ゲート配線抵抗は、等価的にＲ／４倍にまで低減される。従って、従来の杭打ち構造と較べて、本実施の形態１の構成においては、ゲート配線の抵抗値が少し増大するものの、ゲート配線の等価的な抵抗値は、十分小さな値に維持することができ、信号伝播遅延の低減という杭打ち構造の利点は、十分に維持することができる。
【００３６】
なお、ゲート配線ＰＧは、ポリシリコン単層膜で構成されてもよく、また、ポリシリコンと金属シリサイド膜などのように、複数膜で形成された多層ゲート配線構造の配線であってもよい。
【００３７】
図５は、この発明の実施の形態１に従う半導体記憶装置のメモリセルの具体的構造を示す断面図である。図５においては、２つのメモリセルＭＣａおよびＭＣｂの断面構造を示す。メモリセルＭＣａは、半導体基板領域２０表面に間をおいて形成される不純物領域２１ａおよび２２と、これらの不純物領域２１ａおよび２２の間の基板領域上に図示しないゲート絶縁膜を介して配設されるゲート電極２３ａとを含む。ゲート電極２３ａは、先のゲート配線ＰＧにより構成される。不純物領域２１ａは、プラグ２４ａを介して局所配線２５ａに電気的に接続される。この局所配線２５ａに接して、データを記憶する可変磁気抵抗素子２６ａが接続される。この可変磁気抵抗素子２６ａは、たとえばＭＴＪ素子（マグネト・トンネリング・ジャンクション素子）であり、ビット線を構成する配線２７に、電気的および磁気的に結合される。可変磁気抵抗素子２６ａは、たとえばスピン注入型磁気抵抗素子である。不純物領域２２はまた、プラグ２９を介してソース線を構成する配線３０に電気的に接続される。局所配線２５ａとソース線を構成する配線３０とは、それぞれ異なる領域に形成される。この配置位置が異なることを示すために、図５においては、プラグ２９およびソース線ＳＬを構成する配線３０を破線で示す。
【００３８】
メモリセルＭＣｂは、メモリセルＭＣａと同様、不純物領域２１ｂ、ゲート電極２３ｂ、プラグ２４ｂ、局所配線２５ｂ、および可変磁気抵抗素子２６ｂを含む。不純物領域２２が、メモリセルＭＣａおよびＭＣｂにより共有されて、ソース線を構成する配線３０に電気的に接続される。
【００３９】
ビット線ＢＬを構成する配線２７上に、金属配線ＭＬを構成する上層金属配線２８が、ビット線を構成する配線２７と交差する方向に配設される。この金属配線２８が、図示しない領域において、ゲート電極２３ａまたは２３ｂと電気的に接続される。
【００４０】
図５に示すメモリセルは、スピン注入型ＭＲＡＭセルであり、書込データに応じて可変磁気抵抗素子２６ａおよび２６ｂを流れる電流の向きを切換える。これらの可変磁気抵抗素子２６ａおよび２６ｂは、各々、自由層および固定層を有しており、この自由層の磁化方向を、注入される電子スピンの方向に応じて設定する。自由層および固定層の磁化方向が同一の場合、この可変磁気抵抗素子２６ａおよび２６ｂの抵抗値は小さくなり、一方自由層および固定層の磁化方向が反平行の場合には、その抵抗値が高くなる。この抵抗値の高低により、データを記憶する。
【００４１】
なお、図５においては、スピン注入型ＭＲＡＭセルの構成が一例として示される。これは、スピン注入型ＭＲＡＭセルの場合、可変磁気抵抗素子に電流を流して、その磁化方向を設定するため、ビット線および書込ワード線が流れる電流が誘起する磁界により自由層を設定する電流誘起磁界書込型ＭＲＡＭセルに比べて、そのメモリセルのレイアウト面積を低減することができ、ゲート配線のピッチをより微細化することができる。この様なメモリセルが微細化の度合いが大きくされる場合、ゲート配線杭打ち用の上層金属配線のピッチがゲート配線に及ぼす影響が大きくなるため、この発明をより効果的に適用することができる。
【００４２】
図６は、この図５に示すＭＲＡＭセルのメモリセルアレイ１における配置の一例を示す図である。図６においては、６行４列に配置されるメモリセルＭＣを一例として示す。メモリセルＭＣは、可変磁気抵抗素子３２と選択トランジスタ３４とを含む。この可変磁気抵抗素子３２は、図５に示す可変磁気抵抗素子２６ａ（２６ｂ）と局所配線２５ａ（２５ｂ）とに対応する。選択トランジスタ３４は、図５において、ゲート電極２３ａ、不純物領域２１ａおよび２２の構成またはゲート電極２３ｂおよび不純物領域２１ｂ、２２の構成に対応する。
【００４３】
メモリセルＭＣの各行に対応してワード線ＷＬｅ０、ＷＬｏ０、ＷＬｅ１、ＷＬｏ１、ＷＬｅ２およびＷＬｏ２が交互に配置される。これらのワード線ＷＬｅ０、ＷＬｏ０−ＷＬｅ２、ＷＬｏ２は、それぞれ対応の行のメモリセルの選択トランジスタのゲートに接続される。
【００４４】
メモリセルＭＣの各列に対応してビット線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３が配置され、２列のメモリセルに共通にソース線ＳＬ０およびＳＬ１がそれぞれ配置される。
【００４５】
ソース線ＳＬ（ＳＬ０，ＳＬ１）を共有するメモリセル列においては、２つのメモリセルＭＣを単位として、交互に異なるビット線に可変磁気抵抗素子３２が電気的に接続される。この単位の２つのメモリセルは、ソース線コンタクトを共有し、対応のソース線（ＳＬ０，ＳＬ１）に接続される。したがって、ソース線を共有するメモリセル列においては、２つの対応のビット線のうちの一方のビット線と対応のワード線との交差部に対応してメモリセルＭＣが配置される。
【００４６】
偶数ワード線ＷＬｅ０−ＷＬｅ２は、右ワード線ドライブ回路２Ｒに含まれるワード線ドライバＷＤＲ０−ＷＤＲ２により、選択状態へ駆動され、奇数ワード線ＷＬｏ０−ＷＬｏ２は、左ワード線ドライブ回路２Ｌに含まれるワード線ドライバＷＤＬ０−ＷＤＬ２により選択状態へ駆動される。
【００４７】
データ書込時、選択行に対応して配置されるワード線を選択状態へ駆動し、選択トランジスタ３４を導通状態へと駆動する。選択列のビット線ＢＬ（ＢＬ０−ＢＬ３のいずれか）と対応のソース線ＳＬ（ＳＬ０，ＳＬ１のいずれか）の間に、記憶データに応じた方向に電流を流し、可変磁気抵抗素子３２の磁化状態を設定する。
【００４８】
データ読出時においては、同様、アドレス指定された行のワード線を選択状態に駆動し、選択トランジスタ３４を導通状態に設定する。この状態において、ビット線ＢＬとソース線ＳＬの間に可変磁気抵抗素子３２を介して流れる電流量が記憶データ（可変抵抗素子の抵抗値）に応じて異なるため、ビット線ＢＬまたはソース線ＳＬを流れる電流量を、図示しないセンスアンプ回路（読出回路に含まれる）により検知して、データの読出を行う。
【００４９】
この図６に示すメモリセルの配置は、いわゆる折返しビット線構造であり、各ソース線を共有するメモリセル列に対応して配置されるビット線の対の一方にダミーセルを接続し、このダミーセルを流れる電流を参照電流として、メモリセルのデータの検知が行なわれてもよい。また、非特許文献１に示されるように、４本のビット線を単位として用い、２ビットのメモリセルを選択し、残りの２本の非選択列のビット線に接続する高抵抗状態のダミーセルおよび低抵抗状態のダミーセルを流れる電流の平均電流を、参照電流として生成して、２ビットの選択メモリセルのデータの並列読出が行なわれてもよい。
【００５０】
図７は、図６に示すメモリセルの配置に対応する平面レイアウトを概略的に示す図である。図７において、矩形形状部とテーパ形状部とが組合せられた活性領域４０が、行列状に配列される。この活性領域４０において、２つのメモリセルが形成される。Ｙ方向において、活性領域４０は、交互に形状が反転され、隣接活性領域行において、活性領域のテーパ形状部が対向するように配置される。
【００５１】
Ｘ方向に整列する活性領域４０に対し、２つのゲート配線ＰＧが配置される。図７においては、ゲート配線ＰＧ０−ＰＧ７を代表的に示す。ゲート配線ＰＧ０−ＰＧ７に対し、活性領域４０の各行に対応して、金属配線ＭＬＲ１−ＭＬＲ４およびＭＬＬ１−ＭＬＬ４が配置される。金属配線ＭＬＲ１−ＭＬＲ４が、２つのゲート配線ごとに配置され、また、金属配線ＭＬＬ１−ＭＬＬ４が、２つのゲート配線ごとに配置される。
【００５２】
金属配線ＭＬＲ１−ＭＬＲ４は、右側のワード線ドライバＷＤＲ１−ＷＤＲ４からのワード線選択信号を杭打ち領域（接続領域）１０にまで伝達するようにＸ方向に延在し、また、金属配線ＭＬＬ１−ＭＬＬ４が、左側のワード線ドライバＷＤＬ１−ＷＤＬ４からのワード線選択信号を、杭打ち領域１０にまで伝達するようにＸ方向に延在して配置される。これらの金属配線ＭＲ１−ＭＬＲ４は、金属配線ＭＬＬ１−ＭＬＬ４と対向して配置される。
【００５３】
Ｙ方向に選択的に延在して、ビット線ＢＬＬａ−ＢＬＬｎおよびＢＬＲａ−ＢＬＲｎが各活性領域に対応して配置され、２つのビット線毎にソース線ＳＬＬａ−ＳＬＬｋおよびＳＬＲａ−ＳＬＲｋが配置される。
【００５４】
ビット線線ＢＬＬａ−ＢＬＬｎおよびＢＬＲａ−ＢＬＲｎは、それぞれ対応の列のメモリセルの活性領域４０に電気的に接続され、また、活性領域４０は、ビア（プラグ）４４ａおよび４４ｂを介して可変磁気抵抗素子が配置されるローカル配線４２ａおよび４２ｂに接続される。ゲート配線は、平面的に見て、ビア４４ａおよび４４ｂと金属配線ＭＬ（ＭＬＬ，ＭＬＲ）との間に配置される。ソース線ＳＬＬａ−ＳＬＬｋおよびＳＬＲａ−ＳＬＲｋは、それぞれ、対応の列のメモリセルの活性領域４０に対しビア４６を介して電気的に接続される。１つの活性領域４０に２つのメモリセルが形成されており、ソース線は、対をなすビット線に交互に接続される活性領域に共通に電気的に接続される。
【００５５】
杭打ち領域１０においては、金属配線ＭＬＲ（ＭＬＲ１−ＭＬＲ４）は、中間配線５０ａおよびビア５２ａを介して対応のゲート配線ＰＧ０、ＰＧ２、ＰＧ４およびＰＧ６に電気的に接続される。一方、金属配線ＭＬＬ（ＭＬＬ１−ＭＬＬ４）は、接続領域１０において、中間配線５０ｂおよびビア５２ｂを介して奇数ゲート配線ＰＧ１、ＰＧ３、ＰＧ５およびＰＧ７に電気的に接続される。
【００５６】
この杭打ち領域１０から右側ワード線ドライバＷＤＲ（ＷＤＲ１−ＷＤＲ４）までの距離Ｌと杭打ち領域１０から左側のワード線ドライバＷＤＬ（ＷＤＬ１−ＷＤＬ４）までの距離Ｌは、ほぼ互いに等しい。
【００５７】
ゲート配線ＰＧ０−ＰＧ７のピッチＧｐと金属配線ＭＬ（ＭＬＲ，ＭＬＬ）のピッチＭｐについては、先の図３に示す関係がほぼ満たされている。
【００５８】
したがって、２本のゲート配線に対し１つの金属配線が裏打ち用に配置されているだけであり、金属配線ＭＬ（ＭＬＲ，ＭＬＬ）のピッチＭｐよりも、十分ゲート配線ＰＧ（ＰＧ０−ＰＧ７）のピッチＧｐを十分小さくして、メモリセルを形成する活性領域４０を配置することができる。
【００５９】
なお、この図７に示す配置においては、金属配線ＭＬ（ＭＬＲ，ＭＬＬ）は、ゲート配線ＰＧ０−ＰＧ７の間に配置されている。しかしながら、この金属配線ＭＬ（ＭＬＲ，ＭＬＬ）のＹ方向の幅は、下層のゲート配線ＰＧ０−ＰＧ７と平面的に重なり合うように広くされてもよい。
【００６０】
また、上述の説明においては、メモリセルとしては、折返しビット線構造を有するスピン注入型ＭＲＡＭセルについて説明している。しかしながら、このメモリセルとしては、選択トランジスタを有するＤＲＡＭセル、ＳＲＡＭセル、そう変化メモリセルなどの他の半導体メモリ素子に対しても、本発明は適用可能である。また、ＭＲＡＭセルにおいても、折返しビット線構造でなく、いわゆる「オープンビット線構造」のＭＲＡＭセルであってもよく、また、スピン注入型ＭＲＡＭセル以外の電流誘起磁場書込型ＭＲＡＭセルであってもよい。
【００６１】
以上のように、この発明の実施の形態１に従えば、メモリセルの選択トランジスタのゲート配線について、２本のゲート配線の組に対応して、メモリセルアレイの両端部からほぼ中央部の杭打ち領域にまで、上層の金属配線を配置して、この杭打ち領域において奇数ゲート配線および偶数ゲート配線をそれぞれ異なる金属配線に接続している。したがって、ゲート配線のピッチは、上層の金属配線のピッチの１／２倍以上であればよく、金属配線の最小ピッチに合せてゲート配線ピッチ（または配線間隔）を広げる必要がなく、高密度でメモリセルを配置することができる。また、このメモリセルアレイのほぼ中央部にまで、上層金属配線を下層の対応のゲート配線に接続しており、ゲート配線の長さを、等価的に、１／２倍にまで低減することができ、信号伝播遅延を低減することができる。
【００６２】
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。図８においては、１つのゲート配線ＰＧと対応の金属配線ＭＬの配置を代表的に示す。この図８に示す配線の配置は、以下の点で、図３に示す配線の配置と異なる。すなわち、ワード線ドライバに近い部分において、ゲート配線ＰＧの端部６０と金属配線ＭＬの端部６２とが電気的に接続される。ゲート配線ＰＧは、端部６０と杭打ち領域１０のビア１４との間の中央領域６６において分離される。図８に示す他の構成は、図３に示す配線の配置と同じであり、対応する部分には同一参照番号を付す。
【００６３】
この図８に示す配線の配置においては、ゲート配線ＰＧの端部６０と杭打ち領域１０の間の部分は、抵抗Ｒ／２の部分に分割される。従って、ゲート配線ＰＧのワード線ドライバに近い部分における配線抵抗をより低減することができ、この部分における信号伝播遅延をさらに低減することができる。
【００６４】
この配置においても、金属配線ＭＬは、ゲート配線ＰＧの２倍のピッチで配置され、実施の形態１と同様、ゲート配線ＰＧに対する金属配線ＭＬの最小ピッチ条件の制約を緩和することができる。
【産業上の利用可能性】
【００６５】
この発明は、一般に、選択トランジスタを有するメモリセルを有する半導体記憶装置に対して適用することができる。また、この半導体記憶装置は、半導体チップ上に単独で形成されるメモリ単体であってもよく、また半導体チップ上に他のプロセッサなどのロジックと集積化されるメモリであってもよい。
【図面の簡単な説明】
【００６６】
【図１】この発明の実施の形態１に従う半導体記憶装置のデータ読出に関連する部分の構成を概略的に示す図である。
【図２】図１に示すメモリセルアレイのワード線およびメモリセルの配置の一例を示す図である。
【図３】図２に示すワード線の配置におけるゲート配線および金属配線の断面構造を概略的に示す図である。
【図４】１つのワード線の配線抵抗を概略的に示す図である。
【図５】この発明の実施の形態１に従う半導体記憶装置のメモリセルの断面構造の一例を示す図である。
【図６】この発明の実施の形態１に従う半導体記憶装置のメモリセルアレイの配置を概略的に示す図である。
【図７】図６に示すメモリセルの配置の平面レイアウトを概略的に示す図である。
【図８】この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【符号の説明】
【００６７】
１  メモリセルアレイ、２Ｒ  右ワード線ドライブ回路、２Ｌ  左ワード線ドライブ回路、４Ｒ  右ワード線デコード回路、４Ｌ  左ワード線デコード回路、ＭＣ  メモリセル、ＰＧｅ，ＰＧｏ  ゲート配線、ＭＬｅ，ＭＬｏ  金属配線、ＷＬｅ，ＷＬｏ  ワード線、１０  接続領域、１４ｅ，１４ｏ  ビア、１２  選択トランジスタ、ＷＤ０−ＷＤＲ４，ＷＤＬ０−ＷＤＬ４  ワード線ドライバ、ＰＧ０−ＰＧ７  ゲート配線、ＭＬＲ１−ＭＬＲ４，ＭＬＬ１−ＭＬＬ４  金属配線、４０  活性領域、６０  ゲート配線端部、６２  金属配線端部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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