(57)【要約】【課題】オン抵抗が低く、且つ、大電流密度動作が可能な半導体装置を提供する。【解決手段】第１導電型の第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、第２の半導体層に隣接して第１の半導体層の主面上に設けられ第１の半導体層の主面に対して略平行な横方向に第２の半導体層と共に周期的配列構造を形成する第２導電型の第３の半導体層と、を備え、第２の半導体層及び第３の半導体層が完全に空乏化する電圧の１／３以下の電圧で空乏化する部分を、第３の半導体層に局所的に設けた。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層に隣接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層と共に周期的配列構造を形成する第２導電型の第３の半導体層と、
前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第５の半導体層の表面および前記第４の半導体層の表面に接して設けられた第２の主電極と、
前記第５の半導体層、前記第４の半導体層および前記第２の半導体層の上に、絶縁膜を介して設けられた制御電極と、を備え、
前記第２の半導体層及び前記第３の半導体層が完全に空乏化する電圧の１／３以下の電圧で空乏化する部分を、前記第３の半導体層に局所的に設けたことを特徴とする半導体装置。
【請求項２】
前記部分の不純物濃度は、前記第３の半導体層における他の部分の不純物濃度よりも低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記部分は、前記第３の半導体層における他の部分よりも局所的に幅が狭まっていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記部分は、前記第３の半導体層における深さ方向の中央部よりも前記第１の主電極に近い位置にあることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第３の半導体層において、前記部分よりも前記第２の主電極側にある部分の不純物濃度は、前記第２の半導体層の不純物濃度よりも高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電力制御に用いられる半導体装置に関する。
【背景技術】
【０００２】
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物ドープ濃度は、ベース層とドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するパワーＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを埋め込んだ構造が知られている（例えば特許文献１）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。
【０００４】
スーパージャンクション構造の横方向周期を狭くすることでオン抵抗を低減できる。しかし、オン抵抗の低減に伴って、チップ面積を縮小すると、動作ドレイン電流密度が増加してしまう。大きなドレイン電流を流そうとして、ドレイン電圧を増加させると、スーパージャンクション構造のｐ型ピラー層とｎ型ピラー層との接合部から空乏層が伸びて、ｎ型ピラー層がピンチオフしてしまい、電流は飽和するため、大電流密度動作できない。このため、オン抵抗を下げても、チップ面積の縮小は図れない。
【特許文献１】特開２００６−１７９５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、オン抵抗が低く、且つ、大電流密度動作が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、前記第２の半導体層に隣接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層と共に周期的配列構造を形成する第２導電型の第３の半導体層と、前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第５の半導体層の表面および前記第４の半導体層の表面に接して設けられた第２の主電極と、前記第５の半導体層、前記第４の半導体層および前記第２の半導体層の上に、絶縁膜を介して設けられた制御電極と、を備え、前記第２の半導体層及び前記第３の半導体層が完全に空乏化する電圧の１／３以下の電圧で空乏化する部分を、前記第３の半導体層に局所的に設けたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、オン抵抗が低く、且つ、大電流密度動作が可能な半導体装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し本発明の実施形態について説明する。本発明の実施形態では、半導体装置として例えばプレーナゲート構造のＭＯＳＦＥＴを一例に挙げて説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一要素には同一符号を付している。
【０００９】
［第１の実施形態］
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の要部断面図であり、同図（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルである。図１（ｂ）において、実線はｐ型不純物の濃度プロファイルを、点線はｎ型不純物の濃度プロファイルを示す。
【００１０】
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極９と第２の主電極８との間を結ぶ縦方向に主電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、その主電流経路が形成されるセル部と、このセル部を囲むようにセル部の外側に形成された終端部とを有するが、図１（ａ）にはセル部の一部を示す。
【００１１】
高不純物濃度のｎ＋型シリコンからなる第１の半導体層としてのドレイン層１の主面上に、ｎ型シリコンからなる第２の半導体層としてのｎ型ピラー層２と、ｐ型シリコンからなる第３の半導体層としてのｐ型ピラー層３とが設けられている。
【００１２】
ｎ型ピラー層２とｐ型ピラー層３は、ドレイン層１の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。ｎ型ピラー層２は、その底部がドレイン層１に接し、オン時における主電流経路の一部を構成する。
【００１３】
ｎ型ピラー層２とｐ型ピラー層３との周期的配列構造（スーパージャンクション構造）の平面パターンは、例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。
【００１４】
ｐ型ピラー層３の上には、第４の半導体層としてｐ型シリコンからなるベース層４が設けられている。ベース層４は、ｐ型ピラー層３と同様に、ｎ型ピラー層２に対して隣接してｐｎ接合している。ベース層４の表面には、第５の半導体層としてｎ＋型シリコンからなるソース領域５が選択的に設けられている。
【００１５】
ｎ型ピラー層２から、ベース層４を経てソース領域５に至る部分の上には、ゲート絶縁膜６が設けられている。ゲート絶縁膜６は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。ゲート絶縁膜６の上には、制御電極であるゲート電極７が設けられている。
【００１６】
ソース領域５の一部、およびベース層４におけるソース領域６間の部分の上には、第２の主電極としてソース電極８が設けられている。ソース電極８は、ソース領域５表面及びベース層４表面に接して電気的に接続されている。ドレイン層１の主面の反対側の面には、第１の主電極としてドレイン電極９が設けられ、ドレイン電極９はドレイン層１と電気的に接続されている。
【００１７】
ゲート電極７に所定の電圧が印加されると、その直下のベース層４の表層部にチャネルが形成され、ソース領域５とｎ型ピラー層２とが導通する。その結果、ソース領域５、ｎ型ピラー層２およびドレイン層１を介して、ソース電極８とドレイン電極９との間に電流が流れ、この半導体装置はオン状態とされる。
【００１８】
また、スーパージャンクション構造においては、オフ時、ドレイン電極９に高電圧が印加された状態で、各ｐｎピラー層３、２のｐｎ接合部から空乏層が伸び、高耐圧を保持できる。
【００１９】
ここで、比較例として、ｐ型ピラー層３の不純物濃度が深さ方向で一定である場合を考える。オン状態で印加するドレイン電圧を増加させていくとドレイン電流が増加するが、ｎ型ピラー層２の抵抗による電圧降下が発生する。ｐ型ピラー層３はソース電位であり、ｎ型ピラー層２は電圧降下に応じた電位勾配を持つ。すなわち、ｎ型ピラー層２はドレイン電極９に近い部分はドレイン電位もしくはそれに近い電位であるが、ソース電極８側に近づくほどドレイン電位よりも小さくなる。
【００２０】
このため、スーパージャンクション構造の下側（ドレイン電極９側）では、ｐ型ピラー層３とｎ型ピラー層２との接合には、ドレイン電圧に相当する電圧が印加される。この印加された電圧によって、図２において点線で示すように、スーパージャンクション構造の下側ほど横方向に広く空乏層１０が伸びる。ｎ型ピラー層２を挟む両側のｐ型ピラー層３から伸びた空乏層１０によって、ｎ型ピラー層２が完全に空乏化されるとピンチオフ状態となり、ドレイン電流が飽和する。つまり、この飽和する電流以上の電流を流すことはできず、このピンチオフによって、動作電流密度の限界が決まる。
【００２１】
これに対して図１に示す本実施形態では、ｐ型ピラー層３におけるドレイン電極９側の一部に、ｎ型ピラー層２及びｐ型ピラー層３が完全に空乏化する電圧の１／３以下の電圧で空乏化するｐ−領域３ａを設けている。このｐ−領域３ａは、ｐ型ピラー層３における他の部分が完全に空乏化する電圧の１／３以下の電圧で空乏化する。
【００２２】
図１（ｂ）に実線で示すように、ｐ型ピラー層３の不純物濃度が、ドレイン電極９側の一部で局所的に他の部分よりも低くなっている。ｐ型ピラー層３において、ｐ−領域３ａよりも下側（ドレイン電極９側）の部分、およびｐ−領域３ａよりも上側（ソース電極８側）の部分は、ｐ−領域３ａよりも不純物濃度が高く、且つ深さ方向で一定となっている。
【００２３】
本実施形態の構造において、オン時における空乏層１０の広がりを図３に点線で示す。オン状態でドレイン電圧を増加させていくと、上記ｐ−領域３ａが設けられた部分では、ｎ型ピラー層２ではなく、局所的に不純物濃度が低いｐ−領域３ａが先に空乏化する。ｐ−領域３ａの完全空乏化により、ｐ型ピラー層３のソース電位は縦方向に分断され、ｐ−領域３ａよりも下側のｐ型ピラー層３下部ｐａと、その横のｎ型ピラー層２との間の電位差は小さくなり、ｎ型ピラー層２へ空乏層が伸び難くなる。この結果、オン時の電流経路であるｎ型ピラー層２のピンチオフを抑制でき、大電流密度動作を実現することができる。
【００２４】
図４は、ドレイン電流密度とオン抵抗との関係を、比較例（ｐ型ピラー層の不純物濃度が深さ方向で一定）と、図１、３に示す本発明実施形態とで比較したグラフを示す。
【００２５】
図４に示すように、本実施形態では比較例よりも飽和するドレイン電流密度が大きくなり、オン抵抗が低いままで、大きなドレイン電流密度動作が可能となる。
【００２６】
ｎ型ピラー層２のピンチオフは、ドレイン電極９に近い側で起こりやすいため、ｐ型ピラー層３の不純物濃度を局所的に低くしたｐ−領域３ａは、深さ方向の中央部よりもドレイン電極９に近い位置に形成することが望ましい。
【００２７】
図５は、Ｎａ／Ｎｂと、許容電流密度（Ａ／ｃｍ２）との関係を示すグラフである。Ｎａは、ｐ−領域３ａの不純物濃度を、Ｎｂはｐ型ピラー層３におけるｐ−領域３ａ以外の部分の不純物濃度を示す。また、図５において、実線（●）は、ｐ型ピラー層３における深さ方向の下から１／４の位置にｐ−領域３ａを設けた場合を、点線（□）は、ｐ型ピラー層３における深さ方向の中央部にｐ−領域３ａを設けた場合を示す。
【００２８】
ｐ−領域３ａは低い電圧で空乏化しないと電流密度を上げる効果が得られないため、図５を参照すると、Ｎａ／Ｎｂは１／４０〜１／２倍（０．０２５＜Ｎａ／Ｎｂ＜０．５）に設定することが望ましい。また、ｐ型ピラー層３の下から１／４の位置にｐ−領域３ａを設けた場合（実線）の方が、ｐ型ピラー層３の中央部にｐ−領域３ａを設けた場合（点線）場合よりも、大きな電流密度を得ることができる。
【００２９】
図６は、ｔ／Ｗと、許容電流密度（Ａ／ｃｍ２）との関係を示すグラフである。図１に示すように、ｔはｐ−領域３ａの厚さを、Ｗはｐ型ピラー層３の幅（＝ｐ−領域３ａの幅）を示す。
【００３０】
局所的に不純物濃度が低いｐ−領域３ａが薄いと空乏化し難くなるため、図６を参照すると、ｔ／Ｗは１／２〜１倍（０．２５＜ｔ／Ｗ＜１）に設定することが望ましい。
【００３１】
［第２の実施形態］
図７（ａ）は、本発明の第２の実施形態に係る半導体装置の要部断面図であり、同図（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイル、同図（ｃ）は縦方向（深さ方向）の電界分布図である。図７（ｂ）において、実線はｐ型不純物の濃度プロファイルを、点線はｎ型不純物の濃度プロファイルを示す。
【００３２】
図７に示した構造では、ｐ型ピラー層３において、局所的に不純物濃度が低くされたｐ−領域３ａよりも上のソース電極８側にある部分３ｂでは、同図（ｂ）に示すように、その部分３ｂの不純物濃度がｎ型ピラー層２の不純物濃度よりも高くなっている。
【００３３】
このため、同図（ｃ）に示すように、ｐ型ベース層４側からｐ−領域３ａに向かうにつれて徐々に増大しｐ−領域３ａ付近でピークとなる電界分布となる。このため、ベース層４下部分の電界を小さくすることができる。このように、ベース層４下の電界を小さくすることで、アバランシェ降伏がベース層４直下ではなく、ｐ型ピラー層３中となる。これにより、安定した耐圧が得られる。そして、アバランシェ降伏によって大きな電流が流れても、ベース層４下の電界が小さいことで、負性抵抗が発生し難くなり、高いアバランシェ耐量が得られる。
【００３４】
また、図８に示す構造のように、ｐ型ピラー層３において、局所的に濃度が低くなったｐ−領域３ａよりも下のドレイン電極９側の部分３ｃでも、同図（ｂ）に示すように、その部分３ｃの不純物濃度がｎ型ピラー層２の不純物濃度よりも高くすることで、同図（ｃ）に示すように、ｐ−領域３ａよりもドレイン電極１側の電界が大きくなる。これにより、ｎ型ピラー層２及びｐ型ピラー層３で保持する電圧が大きくなり、耐圧を高くすることが可能となる。
【００３５】
また、図９に示すように、ｎ型ピラー層２において、ｐ型ピラー層３のｐ−領域３ａよりもドレイン電極９側にある部分の不純物濃度を、ｐ−領域３ａよりもソース電極８側にある部分の不純物濃度より高くすることで、ドレイン電極９側のｎ型ピラー層２下部に空乏層が伸び難くなって、より大きな電流密度で動作させることが可能となる。
【００３６】
［第３の実施形態］
図１０（ａ）は、本発明の第３の実施形態に係る半導体装置の要部断面図であり、同図（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルである。図１０（ｂ）において、実線はｐ型不純物の濃度プロファイルを、点線はｎ型不純物の濃度プロファイルを示す。
【００３７】
図１０に示す構造では、ｐ型ピラー層３において、不純物濃度が局所的に低くなっているｐ−領域３ａ、３ｄを２箇所に形成している。ｐ−領域３ａ、３ｄは、深さ方向に互いに離間して存在する。このような構造とすることで、これまでに示した構造よりも更にｎ型ピラー層２が空乏化し難くなり、更なる大電流密度動作が可能である。
【００３８】
そして、ドレイン電極９に近いほど空乏化し易く、ソース電極８に近いほど空乏化し難いため、図１１に示すように、ソース電極８に近いｐ−領域３ｄの方が、ドレイン電極９に近いｐ−領域３ａよりも不純物濃度が低いことが望ましい。
【００３９】
または、図１２に示すように、ソース電極８に近いｐ−領域３ｄの方を、ドレイン電極９に近いｐ−領域３ａよりも厚くすることでも同様な効果が得られる。
【００４０】
図１０〜１２では、不純物濃度が局所的に低くなっているｐ−領域は２箇所に形成した例を示したが、３箇所以上でも実施可能である。その場合でも、複数のｐ−領域のうち、ソース電極８側に近いほどｐ−領域の不純物濃度は低く、もしくは、ソース電極８側に近いほどｐ−領域が厚いことが望ましい。
【００４１】
以下に説明する図１３〜１８に示す半導体装置は、ドレイン層１の主面上にｎ型半導体層もしくは、高抵抗半導体層を結晶成長し、その表面に所望の導電型の不純物をイオン注入した後、再びｎ型半導体層もしくは、高抵抗半導体層を結晶成長させるプロセスを繰り返すことで形成されたｐ型ピラー層３、もしくはｐ型及びｎ型の両ピラー層３、２を有する。また、加速電圧を複数変化させた多段のイオン注入プロセスでもｐ型及びｎ型の両ピラー層３、２を形成することが可能である。
【００４２】
そのようなプロセスで形成されたｐ型ピラー層３、ｎ型ピラー層２は、深さ方向に複数の不純物濃度ピークを有し（図１３〜１８の各図（ｂ））、波型形状（同各図（ａ））に形成されている。
【００４３】
［第４の実施形態］
図１３（ａ）は、本発明の第４の実施形態に係る半導体装置の要部断面図であり、同図（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルである。図１３（ｂ）において、実線はｐ型不純物の濃度プロファイルを、点線はｎ型不純物の濃度プロファイルを示す。
【００４４】
ｐ型ピラー層３の不純物濃度は、前述したプロセスにおけるイオン注入量の制御により制御可能である。したがって、最下層部を形成するイオン注入を１回目とすると、図１３に示す例では例えば２回目のイオン注入量を低くすることで、ｐ型ピラー層３中に局所的に不純物濃度が低いｐ−領域３ａを形成することができる。
【００４５】
イオン注入された不純物は、注入後の熱処理によって拡散し、縦方向に拡散した部分が相互につながってｐ型ピラー層３となる。したがって、図１４に示すように、下層側の埋め込み成長層の厚さを上層側よりも厚くすることで、不純物拡散領域が縦方向に接続し難くなる部分を下層側に形成することができ、その部分がｐ型ピラー層３中における局所的に不純物濃度が低いｐ−領域３ａとなる。
【００４６】
また、図１５に示すように、埋め込み成長層の厚さを調整して、複数箇所に拡散領域の接続し難い部分（すなわちｐ−領域３ａ、３ｄ）を形成することも可能である。
【００４７】
上記第３の実施形態でも述べたように、ソース電極８に近いほど空乏化し難い。したがって、図１５の構造においては、ソース電極８に近いｐ−領域３ｄの方が、ドレイン電極９に近いｐ−領域３ａよりも不純物濃度が低くなるようにするべく、最下層の不純物濃度ピーク位置と下から２番目の不純物濃度ピーク位置との間隔よりも、下から２番目の不純物濃度ピーク位置と下から３番目の不純物濃度ピーク位置との間隔の方が大きくなるようにプロセス制御することが望ましい。
【００４８】
また、図１６に示すように、ｎ型ピラー層２も、埋め込み層の結晶成長とイオン注入との繰り返しプロセスにより形成することも可能である。すなわち、ｎ型ピラー層２も、深さ方向に複数の不純物濃度ピークを有し、波型形状に形成されている。
【００４９】
そして、図１７または図１８に示すように、１層あたりの埋め込み成長層に対してｐ型不純物とｎ型不純物の両方ともを注入せずに、どちらか一方のみを注入し、ｐ型不純物の注入位置とｎ型不純物の注入位置とが深さ方向でずれるようにし、ｐ型ピラー層３の不純物濃度ピークと、ｎ型ピラー層２の不純物濃度ピークとの深さ方向位置がずれるようにしてもよい。ｐ型ピラー層３の不純物濃度が低くなっている部分では、ｎ型ピラー層２の不純物濃度が高くなり、よりｐ型ピラー層３が空乏化し易くなることで、ｎ型ピラー層２のピンチオフを抑制して大電流密度動作が可能となる。
【００５０】
［第５の実施形態］
図１９（ａ）は、本発明の第５の実施形態に係る半導体装置の要部断面図であり、同図（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルである。図１９（ｂ）において、実線はｐ型不純物の濃度プロファイルを、点線はｎ型不純物の濃度プロファイルを示す。
【００５１】
図１９に示す構造では、ドレイン層１とスーパージャンクション構造（ｎ型ピラー層２及びｐ型ピラー層３）との間に、ｎ−型のドリフト層１１が設けられている。これにより、ドリフト層１１でも耐圧を保持することが可能となり、より高耐圧化が図れる。ドリフト層１１での保持電圧を大きくするために、ドリフト層１１の不純物濃度は、ｎ型ピラー層２の不純物濃度よりも低いことが望ましい。
【００５２】
［第６の実施形態］
図２０（ａ）は、本発明の第６の実施形態に係る半導体装置におけるｎ型ピラー層２及びｐ型ピラー層３の平面レイアウトを示す上面図である。この図２０（ａ）に示すように、ｎ型ピラー層２及びｐ型ピラー層３は、ストライプ状の平面パターンで形成されている。
【００５３】
図２０（ｂ）は図２０（ａ）におけるＡ−Ａ’断面図、図２０（ｃ）は図２０（ａ）におけるＢ−Ｂ’断面図、図２０（ｄ）は図２０（ａ）におけるＣ−Ｃ’断面図である。図２０（ｃ）は図２０（ｂ）におけるＤ−Ｄ’断面図でもある。図２０（ｄ）は図２０（ｂ）におけるＥ−Ｅ’断面図でもある。
【００５４】
ｐ型ピラー層３のストライプ延在方向に、図２０（ｃ）に示す構造と、図２０（ｄ）に示す構造とが周期的に繰り返されている。この周期は、図２０（ｂ）における周期ｂに対応する。
【００５５】
ｐ型ピラー層３の深さ方向の途中に、ｎ型ピラー層２によって深さ方向に分断されて、ｐ型ピラー層３が部分的に存在しない部分を設けている。ｐ型ピラー層３が分断されて部分的に存在しない部分は、ｐ型ピラー層３のストライプ延在方向に、図２０（ｂ）に示す周期ｂで繰り返されている。そのストライプ延在方向に見て、ｐ型ピラー層３が分断されてｎ型ピラー層２の一部２ａが設けられた領域間には、ｐ型ピラー層３の幅が狭められた部分３ｅが存在している。この部分３ｅは幅が狭いためｐ型ピラー層３における他の部分が完全に空乏化する電圧の１／３以下の電圧で完全空乏化する。
【００５６】
本実施形態の構造において、オン状態でドレイン電圧を増加させていくと、ｐ型ピラー層３の幅が狭められた部分３ｅが、ｎ型ピラー層２よりも先に空乏化する。この部分３ｅの完全空乏化により、ｐ型ピラー層３はすべての領域にわたって縦方向（深さ方向）に分断され、すなわちｐ型ピラー層３のソース電位が縦方向に分断され、部分３ｅよりも下側のｐ型ピラー層下部３ｆとｎ型ピラー層２との間の電位差が小さくなり、ｎ型ピラー層２へ空乏層が伸び難くなる。この結果、ｎ型ピラー層２のピンチオフを抑制でき、大電流密度動作を実現することができる。
【００５７】
上記部分３ｅが低電圧で空乏化するように、その部分３ｅの幅ａを、図２０（ｂ）に示す周期ｂの１／４０〜１／２倍に設定することが望ましい。
【００５８】
また、上記部分３ｅが厚いと空乏化し難いため、その部分３ｅの厚さｃを、ｐ型ピラー層３の幅Ｗの１／２〜１倍に設定することが望ましい。なお、ここでの幅Ｗは、上記ストライプ延在方向に対して直交する方向の幅である。
【００５９】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６０】
例えば、前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
【００６１】
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。また、プレナーゲート構造の断面構造を示したが、トレンチゲート構造を用いてもよい。
【００６２】
また、素子終端部の構造を特に記述していないが、フィールドプレート構造、RESURF（REduced SURface Field）構造、ガードリング構造など、どの終端構造においても影響を受けることなく実施可能である。
【００６３】
また、スーパージャンクション構造の形成方法として、多数回結晶成長とイオン注入を繰り返すプロセスを例示したが、加速電圧を変化させて複数回のイオン注入を行うプロセスなどでも実現可能であり、上記で説明した不純物濃度プロファイルを得ることができれば、どのようなプロセスでもよい。
【００６４】
また、半導体としてシリコン（Ｓｉ）を用いたが、シリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いてもよい。
【００６５】
更にＭＯＳＦＥＴに限らず、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（ＳＢＤ：Schottky Barrier Diode）、ＳＢＤとＭＯＳＦＥＴとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
【００６６】
本発明の特徴をまとめると以下のとおりである。
【００６７】
（付記１）
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層に隣接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層と共に周期的配列構造を形成する第２導電型の第３の半導体層と、
前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第５の半導体層の表面および前記第４の半導体層の表面に接して設けられた第２の主電極と、
前記第５の半導体層、前記第４の半導体層および前記第２の半導体層の上に、絶縁膜を介して設けられた制御電極と、を備え、
前記第２の半導体層及び前記第３の半導体層が完全に空乏化する電圧の１／３以下の電圧で空乏化する部分を、前記第３の半導体層に局所的に設けたことを特徴とする半導体装置。
【００６８】
（付記２）
前記第３の半導体層において、前記部分よりも前記第１の主電極側にある部分の不純物濃度は、前記第２の半導体層の不純物濃度よりも高いことを特徴とする付記１記載の半導体装置。
【００６９】
（付記３）
前記第２の半導体層において、前記第３の半導体層の前記部分よりも前記第１の主電極側にある部分の不純物濃度は、前記第３の半導体層の前記部分よりも前記第２の主電極側にある部分の不純物濃度よりも高いことを特徴とする付記１または２に記載の半導体装置。
【００７０】
（付記４）
前記第３の半導体層の前記部分を、深さ方向に離間させて複数設けたことを特徴とする付記１〜３のいずれか１つに記載の半導体装置。
【００７１】
（付記５）
前記複数の前記部分のうち、前記第２の主電極に近いほど不純物濃度が低いことを特徴とする付記４記載の半導体装置。
【００７２】
（付記６）
前記複数の前記部分のうち、前記第２の主電極に近いほど厚いことを特徴とする付記４記載の半導体装置。
【００７３】
（付記７）
前記第３の半導体層は、深さ方向に複数の不純物濃度ピークをもつ波型形状であることを特徴とする付記１〜６のいずれか１つに記載の半導体装置。
【００７４】
（付記８）
前記第２の半導体層は、深さ方向に複数の不純物濃度ピークをもつ波型形状であることを特徴とする付記７記載の半導体装置。
【００７５】
（付記９）
前記第３の半導体層の不純物濃度ピークと、前記第２の半導体層の不純物濃度ピークとが異なる深さであることを特徴とする付記８記載の半導体装置。
【００７６】
（付記１０）
前記第１の主電極に近づくほど、前記第３の半導体層の不純物濃度ピークの間隔が広くなることを特徴とする付記７〜９のいずれか１つに記載の半導体装置。
【００７７】
（付記１１）
前記第３の半導体層の前記部分の不純物濃度は、前記第３の半導体層における他の部分の不純物濃度の１／４０〜１／２倍であることを特徴とする付記１〜１０のいずれか１つに記載の半導体装置。
【００７８】
（付記１２）
前記第３の半導体層の前記部分の厚さは、前記第３の半導体層の幅の１／２〜１倍であることを特徴とする付記１〜１１のいずれか１つに記載の半導体装置。
【００７９】
（付記１３）
前記第１の半導体層と前記周期的配列構造との間に、前記第２の半導体層よりも不純物濃度が低い第１導電型の第６の半導体層が設けられていることを特徴とする付記１〜１２のいずれか１つに記載の半導体装置。
【００８０】
（付記１４）
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層に隣接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層と共に周期的配列構造を形成する第２導電型の第３の半導体層と、
前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第５の半導体層の表面および前記第４の半導体層の表面に接して設けられた第２の主電極と、
前記第５の半導体層、前記第４の半導体層および前記第２の半導体層の上に、絶縁膜を介して設けられた制御電極と、を備え、
前記第３の半導体層はストライプ状の平面パターンで形成され、
前記第３の半導体層の深さ方向の途中に、前記第２の半導体層によって深さ方向に分断されて前記第３の半導体層が部分的に存在しない部分があることを特徴とする半導体装置。
【００８１】
（付記１５）
前記第３の半導体層を深さ方向に分断する前記第２の半導体層の間に挟まれた前記第３の半導体層の幅をａ、前記第３の半導体層が分断された部分の前記ストライプ延在方向の配列周期をｂとすると、ａはｂの１／４０〜１／２倍であることを特徴とする付記１４記載の半導体装置。
【００８２】
（付記１６）
前記第３の半導体層が部分的に設けられていない部分の厚さをｃ、前記第３の半導体層における前記ストライプ延在方向に対して直交する方向の幅をＷとすると、ｃはＷの１／２〜１倍であることを特徴とする付記１４または１５に記載の半導体装置。
【図面の簡単な説明】
【００８３】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図２】比較例の半導体装置におけるオン時の空乏層の伸びを示す要部断面図。
【図３】同第１の実施形態に係る半導体装置におけるオン時の空乏層の伸びを示す要部断面図。
【図４】同第１の実施形態に係る半導体装置と、図２に示す比較例とで、ドレイン電流密度とオン抵抗との関係を比較したグラフ。
【図５】同第１の実施形態に係る半導体装置において、ｐ−領域の不純物濃度Ｎａとｐ型ピラー層の不純物濃度Ｎｂとの比（Ｎａ／Ｎｂ）と、許容電流密度との関係を示すグラフ。
【図６】同第１の実施形態に係る半導体装置において、ｐ−領域の厚さｔとｐ型ピラー層の幅Ｗとの比（ｔ／Ｗ）と、許容電流密度との関係を示すグラフ。
【図７】（ａ）は本発明の第２の実施形態に係る半導体装置の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルであり、（ｃ）は縦方向（深さ方向）の電界分布図である。
【図８】（ａ）は本発明の第２の実施形態の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルであり、（ｃ）は縦方向（深さ方向）の電界分布図である。
【図９】（ａ）は本発明の第２の実施形態の他の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１０】（ａ）は本発明の第３の実施形態に係る半導体装置の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１１】（ａ）は本発明の第３の実施形態の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１２】（ａ）は本発明の第３の実施形態の他の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１３】（ａ）は本発明の第４の実施形態に係る半導体装置の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１４】（ａ）は本発明の第４の実施形態の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１５】（ａ）は本発明の第４の実施形態の他の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１６】（ａ）は本発明の第４の実施形態のさらに他の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１７】（ａ）は本発明の第４の実施形態のさらに他の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１８】（ａ）は本発明の第４の実施形態のさらに他の変形例の構造の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図１９】（ａ）は本発明の第５の実施形態に係る半導体装置の要部断面図であり、（ｂ）は（ａ）に示す部分の縦方向（深さ方向）の不純物濃度プロファイルを示す。
【図２０】（ａ）は、本発明の第６の実施形態に係る半導体装置におけるｎ型ピラー層２及びｐ型ピラー層３の平面レイアウトを示す上面図であり、（ｂ）は（ａ）におけるＡ−Ａ’断面図、（ｃ）は（ａ）におけるＢ−Ｂ’断面図、（ｄ）は（ａ）におけるＣ−Ｃ’断面図。
【符号の説明】
【００８４】
１…第１の半導体層（ドレイン層）、２…第２の半導体層（ｎ型ピラー層）、３…第３の半導体層（ｐ型ピラー層）、４…第４の半導体層（ベース層）、５…第５の半導体層（ソース領域）、７…制御電極、８…第２の主電極（ソース電極）、９…第１の主電極（ドレイン電極）、１０…空乏層、１１…ドリフト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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