(57)【要約】【課題】低周波ノイズに対してもクロック信号のジッタを低減することができる半導体回路を提供すること。【解決手段】本発明に係る半導体回路は、第１の電源電位ＶＤＤ１と第２の電源電位ＧＮＤ１との間で動作する第１のカレントミラー１０２と、第１のカレントミラー１０２により生成される第３の電源電位ＶＤＤ２と、第１の電源電位ＧＮＤ１と第２の電源電位ＧＮＤ１との間で動作する第２のカレントミラー１０３と、第２のカレントミラー１０３により生成される第４の電源電位ＧＮＤ２と、第３の電源電位ＶＤＤ２と第４の電源電位ＧＮＤ２との間で動作する回路と、当該回路と並列接続され、互いに直列接続された第１の導電型トランジスタＰ３と第２の導電型トランジスタＮ３とを備えるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電位と第２の電源電位との間で動作する第１のカレントミラーと、
前記第１のカレントミラーにより生成される第３の電源電位と、
前記第１の電源電位と前記第２の電源電位との間で動作する第２のカレントミラーと、
前記第２のカレントミラーにより生成される第４の電源電位と、
前記第３の電源電位と前記第４の電源電位との間で動作する回路と、
前記回路と並列接続され、互いに直列接続された第１の導電型トランジスタと第２の導電型トランジスタとを備える半導体回路。
【請求項２】
前記第１の導電型トランジスタ及び第２の導電型トランジスタは、いずれもダイオード接続されていることを特徴とする請求項1に記載の半導体回路。
【請求項３】
前記第３の電源電位と前記第４の電源電位との間で動作する回路及び互いに直列接続された第１の導電型トランジスタと第２の導電型トランジスタに、並列接続されたキャパシタを備えることを特徴とする請求項1又は２に記載の半導体回路。
【請求項４】
前記第３の電源電位と前記第４の電源電位との間で動作する回路は、クロック信号を伝播する回路であることを特徴とする請求項１〜３のいずれか一項に記載の半導体回路。
【請求項５】
前記クロック信号を伝播する回路は、複数のインバータを備えることを特徴とする請求項４に記載の半導体回路。
【請求項６】
前記クロック信号は、位相同期回路により生成されることを特徴とする請求項１〜４のいずれか一項に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路に関し、特に、クロック信号のジッタを抑制する半導体回路に関する。
【背景技術】
【０００２】
半導体集積回路は、位相同期回路（ＰＬＬ：Phase-Locked Loop）、遅延同期回路（ＤＬＬ：Delay-Locked Loop）、同期遅延回路（ＳＭＤ：Synchronous-Mirror-Delay）などのクロック生成マクロにより生成されたクロック信号に基づいて高速動作している。
【０００３】
一般的に、上記クロック信号は、複数のインバータからなるバッファ回路により伝播される。また、このようなバッファ回路は、外部電源ＶＤＤから生成される内部電源電圧により動作する場合が多い。ここで、このバッファ回路を動作させるための内部電源電圧がノイズにより変動すると、上記クロック信号にジッタが生じ、遅延の増加や回路の誤動作を引き起こす恐れがあった。
【０００４】
ここで、図３に特許文献１の図１に記載の回路構成を示す。図３に示すように、外部電源ＶＤＤ及びグランドの各々に抵抗素子１１を接続し、内部電源電圧を生成している。この内部電源電圧によりインバータ回路素子１３が動作する。特許文献１に記載の回路構成では、インバータ回路素子１３と並列に接続された容量素子（キャパシタ）１２により、内部電源電圧の変動が抑制される。特許文献２にも、インバータにキャパシタを並列に接続した回路構成が開示されている。
【０００５】
なお、特許文献１では、外部電源ＶＤＤ及びグランドの各々に抵抗素子１１を接続し、内部電源電圧を生成しているのに対し、特許文献３には、外部電源ＶＤＤ及びグランドの各々にカレントミラー回路を接続した回路構成が開示されている。
【特許文献１】特開平１１−１８６４９７
【特許文献２】特開２００６−３２４４８５
【特許文献３】特開２００２−１１７６７１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１及び２に記載の回路構成では、低周波ノイズに対してキャパシタが高インピーダンスになるため、外部電源側の電位変動とグランド側の電位変動とのずれが顕在化し、内部電源電圧が変動する。そのため、当該回路構成を、クロック信号を伝播するバッファ回路に適用した場合、バッファ回路から出力されるクロック信号のジッタが増大するという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体回路は、第１の電源電位と第２の電源電位との間で動作する第１のカレントミラーと、前記第１のカレントミラーにより生成される第３の電源電位と、前記第１の電源電位と前記第２の電源電位との間で動作する第２のカレントミラーと、前記第２のカレントミラーにより生成される第４の電源電位と、前記第３の電源電位と前記第４の電源電位との間で動作する回路と、前記回路と並列接続され、互いに直列接続された第１の導電型トランジスタと第２の導電型トランジスタとを備えるものである。
【発明の効果】
【０００８】
本発明により、低周波ノイズに対してもクロック信号のジッタを低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
【００１０】
実施の形態
以下、図面に基づいて本発明の実施の形態について説明する。図１は、本発明の実施の形態に係る半導体回路の回路図である。図１に示すように実施の形態に係る半導体回路１００は、第１の電源ＶＤＤ１、第２の電源ＶＤＤ２、第１のグランドＧＮＤ１、第２のグランドＧＮＤ２、第１〜第３のＮＭＯＳトランジスタＮ１〜Ｎ３、第１〜第３のＰＭＯＳトランジスタＰ１〜Ｐ３、キャパシタＣ１、第１及び第２の抵抗Ｒ１、Ｒ２及びロジック回路１０１を備える。ここで、本発明に係る第１の電源電位は第１の電源ＶＤＤ１に、本発明に係る第２の電源電位は第１のグランドＧＮＤ１に、本発明に係る第３の電源電位は第２の電源ＶＤＤ２に、本発明に係る第４の電源電位は第２のグランドＧＮＤ２に相当する。
【００１１】
第１のＰＭＯＳトランジスタＰ１は、ソースが第１の電源ＶＤＤ１に、ドレインが第１の抵抗Ｒ１の一端に接続されている。また、第１のＰＭＯＳトランジスタＰ１は、ゲートとドレインが互いに接続されている。第１の抵抗Ｒ１の他端は、第１のグランドＧＮＤ１に接続されている。
【００１２】
第２のＰＭＯＳトランジスタＰ２は、ソースが第１の電源ＶＤＤ１に、ドレインが第２の電源ＶＤＤ２に接続されている。また、第１のＰＭＯＳトランジスタＰ１と第２のＰＭＯＳトランジスタＰ２のゲート同士が互いに接続されている。すなわち、第１及び第２のＰＭＯＳトランジスタＰ１、Ｐ２及び第１の抵抗Ｒ１により第１のカレントミラー回路１０２が構成されている。
【００１３】
具体的には、第１のＰＭＯＳトランジスタＰ１と第２のＰＭＯＳトランジスタＰ２とが、同一のトランジスタであれば、第１の抵抗Ｒ１に流れる電流と等しい電流が第２のＰＭＯＳトランジスタＰ２にも流れる。第１の抵抗Ｒ１の値を変化させることにより、第２のＰＭＯＳトランジスタＰ２に流れる電流を変化させることができる。これにより、第２の電源ＶＤＤ２の電位を所望の値とすることができる。
【００１４】
第１のＮＭＯＳトランジスタＮ１は、ソースが第１のグランドＧＮＤ１に、ドレインが第２の抵抗Ｒ２の一端に接続されている。また、第１のＮＭＯＳトランジスタＮ１は、ゲートとドレインが互いに接続されている。第２の抵抗Ｒ２の他端は、第１の電源ＶＤＤ１に接続されている。
【００１５】
第２のＮＭＯＳトランジスタＮ２は、ソースが第１のグランドＧＮＤ１に、ドレインが第２のグランドＧＮＤ２に接続されている。また、第１のＮＭＯＳトランジスタＮ１と第２のＮＭＯＳトランジスタＮ２のゲート同士が互いに接続されている。すなわち、第１及び第２のＮＭＯＳトランジスタＮ１、Ｎ２及び第２の抵抗Ｒ２により第２のカレントミラー回路１０３が構成されている。
【００１６】
具体的には、第１のＮＭＯＳトランジスタＮ１と第２のＮＭＯＳトランジスタＮ２とが、同一のトランジスタであれば、第２の抵抗Ｒ２に流れる電流と等しい電流が第２のＮＭＯＳトランジスタＮ２にも流れる。第２の抵抗Ｒ２の値を変化させることにより、第２のＮＭＯＳトランジスタＮ２に流れる電流を変化させることができる。これにより、第２のグランドＧＮＤ２の電位を所望の値とすることができる。
【００１７】
ロジック回路１０１は、第２のグランドＧＮＤ２と第２の電源ＶＤＤ２との間で動作する回路である。ロジック回路１０１は特に限定されないが、クロック信号を伝播するバッファ回路などが好適である。具体的には複数のインバータから構成されるバッファ回路などである。また、クロック信号は、位相同期回路（ＰＬＬ：Phase-Locked Loop）、遅延同期回路（ＤＬＬ：Delay-Locked Loop）、同期遅延回路（ＳＭＤ：Synchronous-Mirror-Delay）などのクロック生成マクロにより生成され、ロジック回路１０１に入力される。
【００１８】
第３のＰＭＯＳトランジスタＰ３は、ソースが第２の電源ＶＤＤ２に、ドレインが第３のＮＭＯＳトランジスタＮ３のドレインに接続されている。また、第３のＮＭＯＳトランジスタＮ３のソースは第２のグランドＧＮＤ２に接続されている。すなわち、第３のＰＭＯＳトランジスタＰ３と第３のＮＭＯＳトランジスタＮ３とは互いに直列に接続されている。この直列に接続された第３のＰＭＯＳトランジスタＰ３と第３のＮＭＯＳトランジスタＮ３は、ロジック回路１０１と並列に接続されている。
【００１９】
さらに、第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３のゲート同士は接続されており、このゲートと第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３のドレインとが接続されている。すなわち、第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３のいずれもがダイオード接続されている。詳細には後述するように、このような構成により、プロセス変動によるロジック回路の遅延のばらつきを低減することができる。
【００２０】
キャパシタＣ１もロジック回路１０１に並列に接続されている。このキャパシタＣ１により、第１の電源ＶＤＤ１や第１のグランドＧＮＤ１でのノイズによる第２のグランドＧＮＤ２と第２の電源ＶＤＤ２との間の電位差の変動を緩和することができる。
【００２１】
上記の通り、本発明では、抵抗でなくカレントミラーを外部電源（第１の電源ＶＤＤ１及び第１のグランドＧＮＤ１）に接続し、内部電源電圧（第２の電源ＶＤＤ２及び第２のグランドＧＮＤ２）を生成している。これにより、第２の電源ＶＤＤ２と第２のグランドＧＮＤ２との間の電位差を一定に保持することができ、クロック信号におけるジッタ発生を抑制することができる。以下に、この原理について数式を用いて詳細に説明する。
【００２２】
第１の電源ＶＤＤ１にノイズによる電圧変化量ΔＶＶＤＤ１が生じた場合、第１のＰＭＯＳトランジスタＰ１及び第１の抵抗Ｒ１に流れる電流の変化量ΔＩＰ１と、第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２のゲート電圧変化量ΔＶＰＧとは、第１の抵抗Ｒ１の抵抗値Ｒ１、第１のＰＭＯＳトランジスタＰ１のトランスコンダクタンスｇｍ（Ｐ１）を用いて、下記（１）及び（２）式で表される。
ΔＩＰ１＝ｇｍ（Ｐ１）・（ΔＶＶＤＤ１−ΔＶＰＧ）                    （１）
ΔＶＰＧ＝Ｒ１・ΔＩＰ１                                （２）
（１）及び（２）式から、
ΔＶＰＧ／ΔＶＶＤＤ１＝ｇｍ（Ｐ１）・Ｒ１／（ｇｍ（Ｐ１）・Ｒ１＋１）        （３）
となり、第１のＰＭＯＳトランジスタＰ１のゲート・ソース電圧変化量ΔＶＧＳ（Ｐ１）は下記（４）式で表される。
ΔＶＧＳ（Ｐ１）＝ΔＶＰＧ−ΔＶＶＤＤ１＝−ΔＶＶＤＤ１／（ｇｍ（Ｐ１）・Ｒ１＋１）    （４）
【００２３】
また、第２のＰＭＯＳトランジスタＰ２を流れる電流の変化量ΔＩＰ２は、第２のＰＭＯＳトランジスタＰ２のトランスコンダクタンスｇｍ（Ｐ２）を用いて、
ΔＩＰ２／ΔＶＧＳ（Ｐ２）＝ｇｍ（Ｐ２）＝Ｋ・ｇｍ（Ｐ１）（Ｋは整数）        （５）
の関係から
ΔＩＰ２＝Ｋ・ｇｍ（Ｐ１）・ΔＶＧＳ（Ｐ２）＝Ｋ・ｇｍ（Ｐ１）・ΔＶＧＳ（Ｐ１）        （６）
となる。
【００２４】
求める第２の電源ＶＤＤ２の電圧変化量ΔＶＶＤＤ２とすると、
ΔＶＶＤＤ２＝Ｒｘ・ΔＩＰ２        （７）
ここで、Ｒｘは、ロジック回路の抵抗ＲＬＯＧＩＣと、第３のＮＭＯＳトランジスタＮ３及び第３のＰＭＯＳトランジスタＰ３の抵抗成分と、の合成抵抗である。第３のＮＭＯＳトランジスタＮ３及び第３のＰＭＯＳトランジスタＰ３のトランスコンダクタンスｇｍ（Ｎ３）、ｇｍ（Ｐ３）を用いれば、１／Ｒｘ＝１／（１／ｇｍ（Ｐ３）＋１／ｇｍ（Ｎ３））＋１／ＲＬＯＧＩＣの関係が成立する。
（７）の式に、（４）及び（６）式を代入すると、
ΔＶＶＤＤ２＝−｛Ｒｘ・Ｋ・ｇｍ（Ｐ１）／（ｇｍ（Ｐ１）・Ｒ１＋１）｝・ΔＶＶＤＤ１    （８）
となる。
【００２５】
同様にして、第１の電源ＶＤＤ１にノイズによる電圧変化量ΔＶＶＤＤ１が生じた場合、第１のＮＭＯＳトランジスタＮ１及び第２の抵抗Ｒ２に流れる電流の変化量ΔＩＮ１と、第１のＮＭＯＳトランジスタＮ１及び第２のＮＭＯＳトランジスタＮ２のゲート電圧変化量ΔＶＮＧとは、第２の抵抗Ｒ２の抵抗値Ｒ２、第１のＮＭＯＳトランジスタＮ１のトランスコンダクタンスｇｍ（Ｎ１）を用いて、下記（９）及び（１０）式で表される。
ΔＩＮ１＝ｇｍ（Ｎ１）・ΔＶＮＧ                            （９）
ΔＶＶＤＤ１−ΔＶＮＧ＝Ｒ２・ΔＩＮ１                        （１０）
（９）及び（１０）式から、下記（１１）が導き出される。
ΔＶＮＧ＝ΔＶＧＳ（Ｎ１）＝ΔＶＶＤＤ１／（ｇｍ（Ｎ１）・Ｒ２＋１）            （１１）
【００２６】
また、第２のＮＭＯＳトランジスタＮ２を流れる電流の変化量ΔＩＮ２は、第２のＮＭＯＳトランジスタＮ２のトランスコンダクタンスｇｍ（Ｎ２）を用いて、
ΔＩＮ２／ΔＶＧＳ（Ｎ２）＝ΔＩＮ２／ΔＶＮＧ＝ｇｍ（Ｎ２）
＝Ｎ・ｇｍ（Ｎ１）（Ｎは整数）                            （１２）
の関係から
ΔＩＮ２＝Ｎ・ｇｍ（Ｎ１）・ΔＶＧＳ（Ｎ２）＝Ｎ・ｇｍ（Ｎ１）・ΔＶＧＳ（Ｎ１）        （１３）
となる。
【００２７】
求める第２のグランドＧＮＤ２の電圧変化量ΔＶＧＮＤ２とすると、
ΔＶＧＮＤ２＝Ｒｘ・ΔＩＮ２        （１４）
ここで、Ｒｘは（７）式に同じである。
（１４）の式に、（１１）及び（１３）式を代入すると、
ΔＶＧＮＤ２＝｛Ｒｘ・Ｎ・ｇｍ（Ｎ１）／（ｇｍ（Ｎ１）・Ｒ２＋１）｝・ΔＶＶＤＤ１    （１５）
となる。
【００２８】
（８）式と（１５）式との値が等しくなるようなパラメータ値を設定すると、第１の電源ＶＤＤ１に生じたノイズの変化量ΔＶＶＤＤ１を、第２の電源ＶＤＤ２及び第２のグランドＧＮＤ２に同程度に低減し、かつ同期して伝えることが可能となる。これにより、第２の電源ＶＤＤ２と第２のグランドＧＮＤ２との間の電位差を一定に保持することができ、クロック信号におけるジッタ発生を抑制することができる。なお、第１のグランドＧＮＤ１にノイズが生じた場合も同様に考えることができる。
【００２９】
また、上述の通り、本発明ではプロセス変動によるロジック回路の遅延のばらつきを低減することができる。以下にこの原理について説明する。
【００３０】
第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３の閾値電圧を各々、Ｖｔｐ、Ｖｔｎとする。本実施の形態に係る半導体回路１０１では、第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３がいずれもダイオード接続されているため、第３のＰＭＯＳトランジスタＰ３における電圧降下及び第３のＮＭＯＳトランジスタＮ３における電圧降下は各々略Ｖｔｐ、Ｖｔｎとなる。よって、第２の電源ＶＤＤ２と第２のグランドＧＮＤ２との間の電位差ＶＶＤＤ２−ＶＧＮＤ２≒Ｖｔｐ＋Ｖｔｎとなる。
【００３１】
プロセス変動により、ロジック回路を構成するトランジスタの閾値電圧が大きくなると、ロジック回路の遅延も大きくなる。この場合、ロジック回路の駆動電圧を大きくすることができれば、遅延を回避することができる。ここで、本実施の形態に係る半導体回路１０１では、ロジック回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧Ｖｔｐ、Ｖｔｎが大きくなると、上記の通りロジック回路の駆動電圧も大きくなり、遅延を低減することができる。本発明では、ダイオード接続したＰＭＯＳトランジスタとダイオード接続したＮＭＯＳトランジスタを直列に接続することにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれのプロセス変動にも対応することができる。
【００３２】
図２に、本発明の実施例及び比較例の回路構成における第１の電源ＶＤＤ１に、ＡＣ１Ｖのノイズを与え、ノイズ周波数を変化させた場合のシミュレーション結果を示した。実施例としては図１に示した回路におけるロジック回路１０１を１つのインバータとした回路を用いた。また、比較例としては図３に示した回路を用いた。
【００３３】
図２の横軸はノイズの周波数をｌｏｇスケールで示している。縦軸は第２のグランドＧＮＤ２の電圧変化量ΔＶＧＮＤ２と第２の電源ＶＤＤ２の電圧変化量ΔＶＶＤＤ２との比ΔＶＧＮＤ２／ΔＶＶＤＤ２をデシベル表示すなわち２０・ｌｏｇ１０（ΔＶＧＮＤ２／ΔＶＶＤＤ２）で示している。
【００３４】
図２に示すように、ノイズ周波数１００ＭＨｚ以上では、比較例、実施例いずれにおいても第２のグランドＧＮＤ２の電圧変化量ΔＶＧＮＤ２と第２の電源ＶＤＤ２の電圧変化量ΔＶＶＤＤ２は等しく、０ｄＢである。これは、主に図１におけるキャパシタＣ１と図３における容量素子（キャパシタ）１２の寄与によるものである。具体的には、高周波になるほど、キャパシタのインピーダンスが小さくなり、電源側での電圧変化がグランド側に伝達しやすくなるからである。
【００３５】
従来例では、ノイズ周波数１００ＭＨｚ以下では、第２のグランドＧＮＤ２の電圧変化量ΔＶＧＮＤ２と第２の電源ＶＤＤ２の電圧変化量ΔＶＶＤＤ２の差が大きくなり−１８ｄＢまで低下し、一定値となる。
【００３６】
一方、実施例では、ノイズ周波数１ＭＨｚまで、第２のグランドＧＮＤ２の電圧変化量ΔＶＧＮＤ２と第２の電源ＶＤＤ２の電圧変化量ΔＶＶＤＤ２の差が等しい。すなわち、従来例よりも２桁も低周波のノイズまで、第２の電源ＶＤＤ２と第２のグランドＧＮＤ２との間の電位差の変動を完全に抑制することができる。さらに、周波数１００ＭＨｚ以下のノイズでは、第２のグランドＧＮＤ２の電圧変化量ΔＶＧＮＤ２と第２の電源ＶＤＤ２の電圧変化量ΔＶＶＤＤ２の差が大きくなるものの、−７ｄＢまでの低下に留まり、一定値となる。すなわち、第２の電源ＶＤＤ２と第２のグランドＧＮＤ２との間の電位差の変化量も比較例に比べて小さくなっている。この変化量が小さくなる理由も、主に直列に接続された第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３のいずれもがダイオード接続されているためである。具体的には、第３のＰＭＯＳトランジスタＰ３及び第３のＮＭＯＳトランジスタＮ３により、第２の電源ＶＤＤ２と第２のグランドＧＮＤ２との間の合成インピーダンスが低下したためである。
【図面の簡単な説明】
【００３７】
【図１】実施の形態に係る半導体回路の回路図である。
【図２】ノイズ周波数に対する電圧変化を示すグラフである。
【図３】従来の半導体回路の回路図である。
【符号の説明】
【００３８】
１１  抵抗素子
１２  容量素子
１３  インバータ回路素子
１００  半導体回路
１０１  ロジック回路
１０２  第１のカレントミラー回路
１０３  第２のカレントミラー回路
Ｐ１  第１のＰＭＯＳトランジスタ
Ｐ２  第２のＰＭＯＳトランジスタ
Ｐ３  第３のＰＭＯＳトランジスタ
Ｎ１  第１のＮＭＯＳトランジスタ
Ｎ２  第２のＮＭＯＳトランジスタ
Ｎ３  第３のＮＭＯＳトランジスタ
Ｒ１  第１の抵抗
Ｒ２  第２の抵抗
Ｃ１  キャパシタ
ＶＤＤ１  第１の電源
ＶＤＤ２  第２の電源
ＧＮＤ１  第１のグランド
ＧＮＤ２  第２のグランド
【図１】
2009010498.tif 000003
【図２】
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【図３】
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