(57)【要約】【課題】トップコンタクト型のＦＥＴと同様のコンタクト抵抗を実現し、かつボトムコンタクト型のＦＥＴなみの微細構造の作製を可能とする。【解決手段】ゲート電極１１と、前記ゲート電極１１上に形成されたゲート絶縁膜１２と、前記ゲート絶縁膜１２上に形成された半導体層１３と、前記ゲート絶縁膜１２上で前記半導体層１３の両端に形成されたソース・ドレイン電極１４、１５とを有し、前記各ソース・ドレイン電極１４、１５は、前記半導体層１３側に延長形成されたひさし部１６を有し、該ひさし部１６の前記ゲート絶縁膜１２側に向いている下面が前記半導体層１３の少なくとも一部に接続されている。【選択図】図１
2009076854.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記ゲート絶縁膜上で前記半導体層の両端に形成されたソース・ドレイン電極とを有し、
前記各ソース・ドレイン電極は、前記半導体層側に延長形成されたひさし部を有し、該ひさし部の前記ゲート絶縁膜側に向いている下面が前記半導体層の少なくとも一部に接続されている
半導体装置。
【請求項２】
前記ソース・ドレイン電極はゲート長方向断面がＴ字形状をなす
請求項１記載の半導体装置。
【請求項３】
前記ソース・ドレイン電極はゲート長方向断面が逆台形状をなす
請求項１記載の半導体装置。
【請求項４】
前記ソース・ドレイン電極は前記ひさし部が向かい合うようにゲート長方向断面が逆Ｌ字形状をなす
請求項１記載の半導体装置。
【請求項５】
前記ソース・ドレイン電極のひさし部の下面は前記ゲート絶縁膜表面に対して傾斜面をなす
請求項１記載の半導体装置。
【請求項６】
前記ソース・ドレイン電極は、第１電極と、前記第１電極上に形成された第２電極とを有し、
前記第２電極は、前記第１電極よりゲート長方向に長く形成されて前記ひさし部を形成している
請求項１記載の半導体装置。
【請求項７】
前記ソース・ドレイン電極は、第１電極と、前記第１電極を被覆して形成された第２電極とを有し、
前記第２電極は、前記第１電極よりゲート長方向に長く形成されて前記ひさし部を形成している
請求項１記載の半導体装置。
【請求項８】
ゲート電極上にゲート絶縁膜を形成した後、
前記ゲート絶縁膜上にゲート長方向断面において開口上端側より前記ゲート絶縁膜側の開口下端が狭くなる開口部の対を有するマスクを形成する工程と、
前記マスク上に、ソース・ドレイン電極材料を、前記開口部内に堆積される部分と、前記開口部を除く前記マスク上に堆積される部分とが接続することがないように、堆積する工程と、
前記マスクを除去すると同時に前記開口部内を除く前記マスク上に堆積された前記ソース・ドレイン電極材料を除去して、前記ゲート絶縁膜上に、前記開口部内に残した前記ソース・ドレイン電極材料で、互いのソース・ドレイン電極方向に延長形成されたひさし部を有するソース・ドレイン電極を形成する工程と、
前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程と
を順に有する半導体装置の製造方法。
【請求項９】
ゲート電極上にゲート絶縁膜を形成した後、
前記ゲート絶縁膜上にゲート長方向断面において開口上端側より前記ゲート絶縁膜側の開口下端が狭くなる開口部の対を有する第１マスクを形成する工程と、
前記開口部内を埋め込むように前記第１マスク上にソース・ドレイン電極材料を堆積する工程と、
前記開口部上の前記ソース・ドレイン電極材料上に第２マスクを形成した後、該第２マスクを用いて前記ソース・ドレイン電極材料を除去し、前記開口部内に残した前記ソース・ドレイン電極材料で、前記ゲート絶縁膜上に、互いのソース・ドレイン電極方向に延長形成されたひさし部を有するソース・ドレイン電極を形成する工程と、
前記第１マスクと前記第２マスクを除去する工程と、
前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程と
を順に有する半導体装置の製造方法。
【請求項１０】
ゲート電極上にゲート絶縁膜を形成した後、
前記ゲート絶縁膜上に開口部の対を有する第１マスクを形成する工程と、
前記開口部内を埋め込むように前記第１マスク上にソース・ドレイン電極材料を堆積する工程と、
前記開口部上の前記ソース・ドレイン電極材料上に前記開口部よりも広い形状に第２マスクを形成した後、該第２マスクを用いて前記ソース・ドレイン電極材料を除去し、残した前記ソース・ドレイン電極材料で、前記開口部を通じてゲート絶縁膜上に接続し、互いのソース・ドレイン電極方向に延長形成されたひさし部を有するソース・ドレイン電極を形成する工程と、
前記第１マスクと前記第２マスクを除去する工程と、
前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程と
を順に有する半導体装置の製造方法。
【請求項１１】
ゲート電極上にゲート絶縁膜を形成した後、
前記ゲート絶縁膜上に対となる第１電極と第２電極とを順に積層して形成する工程と、
前記各第２電極に対して前記各第１電極を選択的にサイドエッチングして、前記第２電極より前記第１電極の少なくともゲート長方向の長さを短くし、互いのソース・ドレイン電極方向に延長形成された前記第２電極のひさし部を有するソース・ドレイン電極を形成する工程と、
前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程と
を順に有する半導体装置の製造方法。
【請求項１２】
ゲート電極上にゲート絶縁膜を形成した後、
前記第１電極のサイドエッチングを行った後で前記半導体層を形成する前に、
めっき法によって前記第１電極の側部を前記第２電極と同種の材料で被覆する工程を有する
請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機半導体層を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
有機半導体を用いた半導体装置は、従来の無機半導体を用いた半導体装置に比べて、低コストの製造プロセスが可能であり、その結果、低コストで半導体装置を提供できるという利点がある。また、半導体装置のフレキシブル化などが期待されている。有機半導体材料としては、ポリチオフェン、ペンタセン、ルブレンなど幅広い材料が研究されており、アモルファスシリコン並みの移動度が得られることが報告されているものもある。
【０００３】
有機半導体を用いた半導体装置の素子構造としては、ＢＣＢＧ（ボトムコンタクト・ボトムゲート）型、ＢＣＴＧ（ボトムコンタクト・トップゲート）型、ＴＣＢＧ（トップコンタクト・ボトムゲート）型、ＴＣＴＧ（トップコンタクト・トップゲート）型の構造が考えられ、このうちＢＣＢＧ型およびＴＣＢＧ型の素子構造が良く研究されている。
【０００４】
例えば、図１７（１）に示すように、ＢＣＢＧ型の素子構造（ＦＥＴ）では、基板１１０上にゲート電極１１１が形成され、基板１１０上にゲート電極１１１を被覆する状態にゲート絶縁膜１１２が形成されている。上記ゲート電極１１１上の上記ゲート絶縁膜１１２上には有機半導体層１３が形成されている。そして上記有機半導体層１１３の両側にソース・ドレイン電極１１４，１１５が形成されているものである。したがって、有機半導体層１１３の側部がソース・ドレイン電極１１４，１１５の側部に接続されている。以下、ＢＣ型とは、有機半導体層１１３の側部がソース・ドレイン電極１１４，１１５の側部に接続されている構成をいう。
【０００５】
また、例えば、図１７（２）に示すように、ＴＣＢＧ型に素子構造（ＦＥＴ）では、基板１１０上にゲート電極１１１が形成され、基板１１０上にゲート電極１１１を被覆する状態にゲート絶縁膜１１２が形成されている。上記ゲート電極１１１上の上記ゲート絶縁膜１１２上には有機半導体層１３が形成されている。そして上記有機半導体層１１３の両端上にソース・ドレイン電極１１４，１１５が形成されているものである。したがって、ソース・ドレイン電極１１４，１１５の下部が有機半導体層１１３の上部の一部に接続されている。以下、ＴＣ型とは、ソース・ドレイン電極１１４，１１５の下部が有機半導体層１１３の上部の一部のみに接続されていて、ゲート絶縁膜１１２には接続されていない構成をいう。
【０００６】
同様の膜形成プロセスによって形成された半導体層の場合、ＴＣＢＧ型の素子構造は、ＢＣＢＧ型の素子構造と比較して高めの移動度がでやすい傾向があるといえる。実際に有機半導体装置のなかで高移動度が報告されているものはＴＣＢＧ型の素子構造のものが大半である。
【０００７】
ＴＣＢＧ型の素子構造がＢＣＢＧ型の素子構造に比べ高い実効移動度がでやすいのは、ソース・ドレイン電極と半導体層間のコンタクト抵抗がＢＣＢＧ型の素子構造と比較して低い傾向にあることが要因のひとつと考えられる（例えば、非特許文献１参照）。
【０００８】
一方、ＴＣ型の電極構造はシャドーマスクを利用して電極を蒸着する方法が主であるため、ＢＣ型の電極構造に比べ微細化しにくく、微細化を考えるとＢＣ型の電極構造がプロセスが望まれる傾向にある。なぜならば、ＢＣ型の電極構造は半導体層を形成する前に電極パターンを作製できるため、絶縁膜が耐薬品性を有するのであれば、レジスト剤などを用いたフォトリソグラフィー工程を適用することができるためである。すなわち、ＢＣ型の電極構造に限らず、半導体層を形成する前に電極パターンを作製できるものは、半導体層を形成した後に電極パターンを作製できるものに比べて微細化しやすいといえる。
【０００９】
しかし、微細化をすることで、ソース・ドレイン間のチャネル長の長さが短くなればなるほどソース・ドレイン電極および半導体層間のコンタクト抵抗の影響が大きくなり、実効移動度が減少することが多々あった。
【００１０】
この問題を解決するためにこれまではソース・ドレイン電極をチオール修飾し、コンタクト抵抗を下げる試みが行われており、ある程度の成果をあげている。
【００１１】
しかし、チオール修飾を用いる場合、電極材料が金などのようにチオール化合物と反応するものでなければ効果が無く、またチオール化合物を修飾することによって表面の撥水性が上昇することがある。その結果、半導体層に対する電極の物理的な接触が弱くなることが考えられる。
【００１２】
【非特許文献１】Solid-State Electronics 47(2003)p.259-262
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点は、半導体装置の微細化と、コンタクト抵抗の低減とが、同時に実現することが困難な点である。
【００１４】
本発明は、ＴＣ型と同様のコンタクト抵抗を実現し、かつＢＣ型なみの微細構造の作製を可能とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記ゲート絶縁膜上で前記半導体層の両端に形成されたソース・ドレイン電極とを有し、前記各ソース・ドレイン電極は、前記半導体層側に延長形成されたひさし部を有し、該ひさし部の前記ゲート絶縁膜側に向いている下面が前記半導体層の少なくとも一部に接続されている。
【００１６】
本発明の半導体装置では、ソース・ドレイン電極に、半導体層側に延長形成されたひさし部を有することから、ゲート絶縁膜とひさし部との間に半導体層の一部が挟まれた構成となる。ひさし部においては、実質、トップコンタクト型のソース・ドレイン電極となっている。また、トップコンタクト型では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されていなかったが、本発明では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されている。このため、ソース・ドレイン電極を半導体層よりも先に形成することが可能になり、半導体層にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極の加工が可能となる。
【００１７】
本発明の半導体装置の製造方法（第１製造方法）は、ゲート電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にゲート長方向断面において開口上端側より前記ゲート絶縁膜側の開口下端が狭くなる開口部の対を有するマスクを形成する工程と、前記マスク上に、ソース・ドレイン電極材料を、前記開口部内に堆積される部分と、前記開口部を除く前記マスク上に堆積される部分とが接続することがないように、堆積する工程と、前記マスクを除去すると同時に前記開口部内を除く前記マスク上に堆積された前記ソース・ドレイン電極材料を除去して、前記ゲート絶縁膜上に、前記開口部内に残した前記ソース・ドレイン電極材料で、互いのソース・ドレイン電極方向に延長形成されたひさし部を有するソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程とを順に有する。
【００１８】
本発明の半導体装置の製造方法（第２製造方法）は、ゲート電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にゲート長方向断面において開口上端側より前記ゲート絶縁膜側の開口下端が狭くなる開口部の対を有する第１マスクを形成する工程と、前記開口部内を埋め込むように前記第１マスク上にソース・ドレイン電極材料を堆積する工程と、前記開口部上の前記ソース・ドレイン電極材料上に第２マスクを形成した後、該第２マスクを用いて前記ソース・ドレイン電極材料を除去し、前記開口部内に残した前記ソース・ドレイン電極材料で、前記ゲート絶縁膜上に、互いのソース・ドレイン電極方向に延長形成されたひさし部を有するソース・ドレイン電極を形成する工程と、前記第１マスクと前記第２マスクを除去する工程と、前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程とを順に有する。
【００１９】
本発明の半導体装置の製造方法（第３製造方法）は、ゲート電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に開口部の対を有する第１マスクを形成する工程と、前記開口部内を埋め込むように前記第１マスク上にソース・ドレイン電極材料を堆積する工程と、前記開口部上の前記ソース・ドレイン電極材料上に前記開口部よりも広い形状に第２マスクを形成した後、該第２マスクを用いて前記ソース・ドレイン電極材料を除去し、残した前記ソース・ドレイン電極材料で、前記開口部を通じてゲート絶縁膜上に接続し、互いのソース・ドレイン電極方向に延長形成されたひさし部を有するソース・ドレイン電極を形成する工程と、前記第１マスクと前記第２マスクを除去する工程と、前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程とを順に有する。
【００２０】
本発明の半導体装置の製造方法（第４製造方法）は、ゲート電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に対となる第１電極と第２電極とを順に積層して形成する工程と、前記各第２電極に対して前記各第１電極を選択的にサイドエッチングして、前記第２電極より前記第１電極の少なくともゲート長方向の長さを短くし、互いのソース・ドレイン電極方向に延長形成された前記第２電極のひさし部を有するソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極間に、前記ソース・ドレイン電極の前記ひさし部下面に少なくとも一部が接続するように半導体層を形成する工程とを順に有する。
【００２１】
本発明の半導体装置の各製造方法では、ソース・ドレイン電極に、半導体層側に延長形成したひさし部を形成することから、ゲート絶縁膜とひさし部との間に半導体層が挟まれた構成となる。ひさし部においては、実質、トップコンタクト型のソース・ドレイン電極となる。また、トップコンタクト型では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されていなかった。一方、本発明では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されて形成されるため、ソース・ドレイン電極を半導体層よりも先に形成することが可能になる。よって半導体層にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極の加工が可能となる。
【発明の効果】
【００２２】
本発明の半導体装置は、トップコンタクト型と同等なソース・ドレイン電極の配置が可能になるので、コンタクト抵抗が低くなり、移動度の向上が可能になる。また、微細なゲート長を形成することが可能になり、素子の微細化が可能になる。さらに、ゲート絶縁膜上に直接に形成することができるのでソース・ドレイン電極の接続が強固になるという利点がある。
【００２３】
本発明の半導体装置の各製造方法は、トップコンタクト型と同等な配置にソース・ドレイン電極を形成することが可能になるので、コンタクト抵抗が低くなり、微細化における実効移動度の劣化を抑えることが可能になる。また、微細なゲート長を形成することが可能になり、素子の微細化が可能になる。さらに、ゲート絶縁膜上に直接に形成することができるのでソース・ドレイン電極の接続が強固になるという利点がある。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２５】
図１に示すように、半導体装置１は、ゲート電極１１を有する。このゲート電極１１は、基板をゲート電極１１としたものであっても、絶縁基板（図示せず）（例えば、ガラス基板、セラミックス基板、樹脂基板等）上に形成されたものであってもよい。上記ゲート電極１１上にゲート絶縁膜１２が形成されている。上記ゲート絶縁膜１２上には半導体層１３が形成されている。上記ゲート絶縁膜１２上で上記半導体層１３の両端に形成されたソース・ドレイン電極１４、１５とを有している。上記各ソース・ドレイン電極１４、１５は、上記半導体層１１側に延長形成されたひさし部１６を有する。本例では、各ソース・ドレイン電極１４、１５は、ゲート長方向断面が図示したように、例えばＴ字形状をなす。また、上記ひさし部１６の上記ゲート絶縁膜１２側に向いている下面と上記半導体層１３の少なくとも一部とが接続されている。この半導体層１３には、例えば、塗布法で形成することができる有機半導体を用いる。
【００２６】
上記半導体装置１が、ソース・ドレイン電極１４、１５にゲート長方向の断面形状が、例えばＴ字形状である場合について、以下に説明する。
半導体層１３の上面の一部とひさし部１６の下面とが接触する。例えば、Ｔ字型の足の部分の高さ（ゲート絶縁膜１２表面からひさし部１６の基部までの高さ）Ｈは、半導体層１３の膜厚と同等であることが必要であり、例えば３ｎｍ以上で、５０ｎｍ〜１００ｎｍ以下が望ましい。その理由は、トップコンタクト・ボトムゲート構造を形成する場合、半導体層１３の膜厚は、移動度を確保するために、５０ｎｍ〜１００ｎｍ以下が望ましく、またＴ字形状におけるひさし部１６の下面と半導体層１３とが接続した状態に形成されなければならないためである。例えば、半導体層１３の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなり、また１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて移動度の低下につながるためである。例えば、ボトムコンタクト型では、半導体層１３中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。さらに、上記ひさし部１６の張り出し長さＤは、０．１μ以上が好ましく、０．１μよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上限は、ゲート長Ｌが確保できる長さに設定される。
【００２７】
次に、上記Ｔ字形状以外の形状のソース・ドレイン電極１４、１５について、図２のゲート長方向の断面形状で見た概略構成断面図によって説明する。
【００２８】
ソース・ドレイン電極１４、１５は、上記半導体層１１側に延長形成されたひさし部１６を有する構成であればよく、例えば、図２（１）に示すように、逆台形状をなすものであってもよい。例えば、下地のゲート絶縁膜１２と台形状の側面とのなす角度が４５度以下、好ましくは３０度程度とする。これにより、逆台形状のひさし部１６とゲート絶縁膜１２との間に半導体層１３が挟まれた状態が形成されることになる。
【００２９】
また、例えば、図２（２）に示すように、上記ひさし部１６が向かい合うようにゲート長方向断面が逆Ｌ字形状をなすものであってもよい。これにより、逆Ｌ字形状のひさし部１６とゲート絶縁膜１２との間に半導体層１３が挟まれた状態が形成されることになる。
【００３０】
また、例えば、図２（３）に示すように、ソース・ドレイン電極１４、１５のひさし部１６の下面が、上記ゲート絶縁膜１２表面に対して傾斜面をなすように形成されていてもよい。この傾斜面は、例えば曲面で形成されていても、平面で形成されていてもよい。好ましくは、ゲート絶縁膜１２側が凹曲面となるように形成されていることである。また、ひさし部１６の大きさは、上記Ｔ字形状のソース・ドレイン電極と同様である。
【００３１】
本発明の構造において、ソース・ドレイン電極１４、１５は半導体層１３をよりも高く形成されているが、例えば、図３に示すように、上記ソース・ドレイン電極１４、１５のひさし部１６上に上記半導体層１３が連続した状態で形成されていてもよい。すなわち、ソース・ドレイン電極１４、１５が半導体層１３に埋め込まれるように形成されていてもよい。また、上記ソース・ドレイン電極１４、１５の電極表面がチオール基によって修飾されていてもよい。
【００３２】
本発明の半導体装置１では、ソース・ドレイン電極１４、１５に、半導体層１３側に延長形成されたひさし部１６を有することから、ゲート絶縁膜１２とひさし部１６との間に半導体層１３の一部が挟まれた構成となる。これによって、ひさし部１６においては、実質、トップコンタクト型のソース・ドレイン電極となる。また、トップコンタクト型では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されていなかったが、本発明では、ソース・ドレイン電極１４、１５が直接にゲート絶縁膜１２に接続されている。
【００３３】
ここで、トップコンタクト型ＴＦＴのソース・ドレイン間の抵抗とボトムコンタクト型ＴＦＴのソース・ドレイン間の抵抗（この抵抗が低いほど短チャネルにおける実効移動度が高くなる）を調べ、その結果を、図４に示す。図４では、縦軸にソース・ドレイン間の抵抗を示し、横軸にゲート長を示す。
【００３４】
図４に示すように、トップコンタクト型ＴＦＴのソース・ドレイン間の抵抗ＲS/Dは、ボトムコンタクト型ＴＦＴのソース・ドレイン間の抵抗よりも低いことがわかる。すなわち、トップコンタクト型ＴＦＴのほうがボトムコンタクト型ＴＦＴよりも実効移動度が高くなる。この知見からもわかるように、本発明のソース・ドレイン電極１４、１５は、ひさし部１６を設けたことにより、ゲート絶縁膜１２とひさし部１６との間に半導体層１３の一部が挟まれた構成となり、実質、トップコンタクト型のソース・ドレイン電極となることから、ソース・ドレイン間の抵抗が低いものとなることがわかる。
【００３５】
また、上記ソース・ドレイン電極１４、１５を半導体層１３よりも先に形成することが可能になるので、半導体層１３にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極１４、１５の形成が可能となる。すなわち、リソグラフィー技術によってソース・ドレイン電極１４、１５を形成することが可能になるので、例えばソース・ドレイン電極１４、１５間の微細化が可能になる。このことは、チャネル長の微細化が可能になることを意味している。また、このような微細化を行っても、従来は蒸着法により形成されていた半導体層１３は、有機半導体を用いた塗布法によって形成することが可能になる。この点からも、例えばゲート長の微細化が可能になる。
【００３６】
よって、上記半導体装置１は、トップコンタクト型と同等なソース・ドレイン電極１４、１５の配置が可能になるので、ソース・ドレイン間の抵抗が低くなり、移動度の向上が可能になる。また、微細なゲート長を形成することが可能になるので、素子の微細化が可能になる。さらに、ゲート絶縁膜１２上に直接に形成することができるのでソース・ドレイン電極１４、１５の接続が強固になるという利点がある。
【００３７】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図５の概略構成断面図によって説明する。
【００３８】
図５に示すように、半導体装置２は、ゲート電極１１を有する。このゲート電極１１は、基板をゲート電極１１としたものであっても、絶縁基板（図示せず）（例えば、ガラス基板、セラミックス基板、樹脂基板等）上に形成されたものであってもよい。上記ゲート電極１１上にゲート絶縁膜１２が形成されている。
上記ゲート絶縁膜１２上には半導体層１３が形成されている。
上記ゲート絶縁膜１２上で上記半導体層１３の両端に形成されたソース・ドレイン電極１４、１５とを有している。
上記各ソース・ドレイン電極１４、１５は、第１電極７１とこの第１電極７１上に形成された第２電極７２とを有する。上記第２電極７２は、上記第１電極７１よりゲート長方向に長く形成されている。したがって、上記各ソース・ドレイン電極１４、１５間の上記半導体層１１側に張り出した部分の第２電極７２がひさし部１６を形成している。
上記第１電極７１は、例えばアルミニウム、鉄、ニッケル等で形成され、単層構造だけでなく、数種積み重なった積層構造をしていてもよい。また上記第２電極７２は、例えば金、白金、銀等で形成され、単層構造だけでなく、数種積み重なった積層構造をしていてもよい。
本例では、各ソース・ドレイン電極１４、１５は、ゲート長方向断面が図示したように、例えばＴ字形状をなす。
また、上記ひさし部１６の上記ゲート絶縁膜１２側に向いている下面と上記半導体層１３の少なくとも一部とが接続されている。この半導体層１３には、例えば、塗布法で形成することができる有機半導体を用いる。
【００３９】
上記半導体装置２では、半導体層１３の上面の一部とひさし部１６の下面とが接触する。例えば、Ｔ字型の足の部分の高さ（ゲート絶縁膜１２表面からひさし部１６の基部までの高さ）Ｈは、半導体層１３の膜厚と同等であることが必要である。例えば上記Ｈは、３ｎｍ以上で、５０ｎｍ〜１００ｎｍ以下が望ましい。その理由は、トップコンタクト・ボトムゲート構造を形成する場合、半導体層１３の膜厚は、移動度を確保するために、５０ｎｍ〜１００ｎｍ以下が望ましく、またＴ字形状におけるひさし部１６の下面と半導体層１３とが接続した状態に形成されなければならないためである。例えば、半導体層１３の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなり、また１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて移動度の低下につながるためである。例えば、ボトムコンタクト型では、半導体層１３中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。さらに、上記ひさし部１６の張り出し長さＤは、０．１μ以上が好ましく、０．１μよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上限は、ゲート長Ｌが確保できる長さに設定される。
【００４０】
上記半導体装置２では、ソース・ドレイン電極１４、１５は半導体層１３をよりも高く形成されているが、例えば、前記図３に示すように、上記ソース・ドレイン電極１４、１５のひさし部１６上に上記半導体層１３が連続した状態で形成されていてもよい。すなわち、ソース・ドレイン電極１４、１５が半導体層１３に埋め込まれるように形成されていてもよい。また、上記ソース・ドレイン電極１４、１５の電極表面がチオール基によって修飾されていてもよい。
【００４１】
本発明の半導体装置２では、ソース・ドレイン電極１４、１５に、半導体層１３側に延長形成されたひさし部１６を有することから、ゲート絶縁膜１２とひさし部１６との間に半導体層１３の一部が挟まれた構成となる。これによって、ひさし部１６においては、実質、トップコンタクト型のソース・ドレイン電極となる。また、トップコンタクト型では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されていなかったが、本発明では、ソース・ドレイン電極１４、１５が直接にゲート絶縁膜１２に接続されている。
【００４２】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図６の概略構成断面図によって説明する。
【００４３】
図６に示すように、半導体装置２は、ゲート電極１１を有する。このゲート電極１１は、基板をゲート電極１１としたものであっても、絶縁基板（図示せず）（例えば、ガラス基板、セラミックス基板、樹脂基板等）上に形成されたものであってもよい。上記ゲート電極１１上にゲート絶縁膜１２が形成されている。
上記ゲート絶縁膜１２上には半導体層１３が形成されている。
上記ゲート絶縁膜１２上で上記半導体層１３の両端に形成されたソース・ドレイン電極１４、１５とを有している。
上記各ソース・ドレイン電極１４、１５は、第１電極７１と、この第１電極７１の側部を被覆し、かつ第１電極７１上に形成された第２電極７２とを有する。上記第１電極７１上に形成される上記第２電極７２の部分は、上記第１電極７１側部にけされた第２電極７２の部分よりゲート長方向に長く形成されている。したがって、上記各ソース・ドレイン電極１４、１５間の上記半導体層１１側に張り出した部分の第２電極７２がひさし部１６を形成している。
上記第１電極７１は、例えばアルミニウム、鉄、ニッケル等で形成され、単層構造だけでなく、数種積み重なった積層構造をしていてもよい。また上記第２電極７２は、例えば金、白金、銀等で形成され、単層構造だけでなく、数種積み重なった積層構造をしていてもよい。
本例では、各ソース・ドレイン電極１４、１５は、ゲート長方向断面が図示したように、例えばＴ字形状をなす。
また、上記ひさし部１６の上記ゲート絶縁膜１２側に向いている下面と上記半導体層１３の少なくとも一部とが接続されている。この半導体層１３には、例えば、塗布法で形成することができる有機半導体を用いる。
【００４４】
上記半導体装置３では、半導体層１３の上面の一部とひさし部１６の下面とが接触する。例えば、Ｔ字型の足の部分の高さ（ゲート絶縁膜１２表面からひさし部１６の基部までの高さ）Ｈは、半導体層１３の膜厚と同等であることが必要である。例えば上記Ｈは、３ｎｍ以上で、５０ｎｍ〜１００ｎｍ以下が望ましい。その理由は、トップコンタクト・ボトムゲート構造を形成する場合、半導体層１３の膜厚は、移動度を確保するために、５０ｎｍ〜１００ｎｍ以下が望ましく、またＴ字形状におけるひさし部１６の下面と半導体層１３とが接続した状態に形成されなければならないためである。例えば、半導体層１３の膜厚は、３ｎｍよりも薄いと半導体層としての機能を十分に果たさなくなり、また１００ｎｍを超えるとコンタクト抵抗が高くなりすぎて移動度の低下につながるためである。例えば、ボトムコンタクト型では、半導体層１３中で電荷を流している層は３ｎｍ〜５ｎｍ程度であることがわかっている。さらに、上記ひさし部１６の張り出し長さＤは、０．１μ以上が好ましく、０．１μよりも短い場合には十分なコンタクト抵抗の低減が困難となることが予想される。なぜならば、ボトムコンタクト型に近い形状となるためである。また、上限は、ゲート長Ｌが確保できる長さに設定される。
【００４５】
上記半導体装置３では、ソース・ドレイン電極１４、１５は半導体層１３をよりも高く形成されているが、例えば、前記図３に示すように、上記ソース・ドレイン電極１４、１５のひさし部１６上に上記半導体層１３が連続した状態で形成されていてもよい。すなわち、ソース・ドレイン電極１４、１５が半導体層１３に埋め込まれるように形成されていてもよい。また、上記ソース・ドレイン電極１４、１５の電極表面がチオール基によって修飾されていてもよい。
【００４６】
本発明の半導体装置３では、ソース・ドレイン電極１４、１５に、半導体層１３側に延長形成されたひさし部１６を有することから、ゲート絶縁膜１２とひさし部１６との間に半導体層１３の一部が挟まれた構成となる。これによって、ひさし部１６においては、実質、トップコンタクト型のソース・ドレイン電極となる。また、トップコンタクト型では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されていなかったが、本発明では、ソース・ドレイン電極１４、１５が直接にゲート絶縁膜１２に接続されている。
【００４７】
また、上記半導体装置１〜３では、半導体層１３はソース・ドレイン電極１４、１５のひさし部１６の下面よりも高く形成されていてもよい。例えば、上記半導体装置１を一例に説明する。図７に示すように、上記半導体装置１では、半導体層１３の上面がソース・ドレイン電極１４、１５のひさし部１６の下面よりも高く形成されている。この場合、半導体層１３の上面の一部とひさし部１６の下面とが接触する。例えば、ソース・ドレイン電極１４、１５のＴ字型の足の部分の高さ（ゲート絶縁膜１２表面からひさし部１６の基部までの高さ）Ｈは、３ｎｍ以上で、５０ｎｍ〜１００ｎｍ以下に形成されていることが望ましい。
【００４８】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１製造方法の実施例）を、図８および図９の製造工程断面図によって説明する。
【００４９】
図８（１）に示すように、ゲート電極１１上にゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、下層マスク層３１を形成する。この下層マスク層３１は、例えばポジ型レジストを用いて形成する。次いで、露光のための露光マスク６１を下層マスク層３１上方に用意する。
【００５０】
次に、図８（２）に示すように、上記露光マスク６１（前記図５（１）参照）を用いて上記下層マスク層３１を露光し、その後現像して、ソース・ドレイン電極のゲート絶縁膜側が形成される部分となる第１開口部３２、３３を形成する。
【００５１】
次に、図８（３）に示すように、下層マスク層３１上に上層マスク層３５を形成する。次いで、露光のための露光マスク６３を上層マスク層３５上方に用意する。
【００５２】
次に、図８（４）に示すように、上記露光マスク６３（前記図５（３）参照）を用いて上記上層マスク層３５を露光し、その後現像して、ソース・ドレイン電極の上部側が形成される部分となる第２開口部３６、３７を形成する。このようにして、下層マスク層３１と上層マスク層３５とからなり、ゲート長方向断面において開口上端側より上記ゲート絶縁膜１２側の開口下端が狭くなる開口部２２、開口部２３の対を有するマスク２１を形成する。すなわち、マスク層２１は下層マスク層３１と上層マスク層３５とからなり、開口部２２は、第１開口部３２と第２開口部３６とからなり、開口部２３は、第１開口部３３と第２開口部３７とからなる。
【００５３】
次に、図９（５）に示すように、上記マスク２１上に、ソース・ドレイン電極材料２４を、上記開口部２２、開口部２３内に堆積される部分と、上記開口部２２、開口部２３を除く上記マスク２１上に堆積される部分とが接続することがないように、堆積する。
【００５４】
次に、図９（６）に示すように、上記マスク２１（前記図６（２）参照）を除去すると同時に上記開口部２２、開口部２３（前記図６（２）参照）内を除く上記マスク２１上に堆積された上記ソース・ドレイン電極材料２４を除去して、上記ゲート絶縁膜１２上に、上記開口部２２、開口部２３内に残した上記ソース・ドレイン電極材料２４で、互いのソース・ドレイン電極方向に延長形成されたひさし部１６を有するソース・ドレイン電極１４、１５を形成する。
【００５５】
次に、図９（７）に示すように、上記ソース・ドレイン電極１４、１５間に、上記ソース・ドレイン電極１４、１５の上記各ひさし部１６下面に少なくとも一部が接続するように半導体層１３を形成する。この半導体層１３の形成には、例えば、塗布法で形成することができる例えば有機半導体を用いることが可能である。
【００５６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２製造方法の実施例）を、図１０および図１１の製造工程断面図によって説明する。
【００５７】
図１０（１）に示すように、ゲート電極１１上にゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、下層マスク層４１を形成する。この下層マスク層４１は、例えばポジ型レジストを用いて形成する。次いで、露光のための露光マスク６５を下層マスク層４１上方に用意する。
【００５８】
次に、図１０（２）に示すように、上記露光マスク６５（前記図８（１）参照）を用いて上記下層マスク層４１を露光し、その後現像して、ソース・ドレイン電極のゲート絶縁膜側が形成される部分となる下層開口部４２、４３を形成する。
【００５９】
次に、図１０（３）に示すように、下層マスク層４１上に上層マスク層４５を形成する。次いで、露光のための露光マスク６７を上層マスク層４５上方に用意する。
【００６０】
次に、図１０（４）に示すように、上記露光マスク６７（前記図８（３）参照）を用いて上記上層マスク層４５を露光し、その後現像して、ソース・ドレイン電極の上部側が形成される部分となり、上記下層開口部４２、４３のそれぞれの上部に、上層開口部４６、４７を形成する。このようにして、下層マスク層４１と上層マスク層４５とからなり、ゲート長方向断面において開口上端側より上記ゲート絶縁膜１２側の開口下端が狭くなる開口部２２、開口部２３の対を有するマスク層（第１マスク４０）を形成する。すなわち、第１マスク４０は下層マスク層４１と上層マスク層４５とからなり、開口部２２は下層開口部４２と上層開口部４６とからなり、開口部２３は下層開口部４３と上層開口部４７とからなる。
【００６１】
次に、図１１（５）に示すように、上記第１マスク４０上に、ソース・ドレイン電極材料２４を、上記開口部２２、開口部２３内を埋め込むように堆積する。
【００６２】
次に、図１１（６）に示すように、上記ソース・ドレイン電極材料２４上に第２マスク４８を形成する。この第２マスク４８は、例えばポジ型レジストで形成する。次いで、露光のための露光マスク６９を第２マスク４８上方に用意する。
【００６３】
次に、図１１（７）に示すように、上記露光マスク６９（前記図１１（６）参照）を用いて上記第２マスク４８を露光し、その後現像して、開口部２２、２３上に第２マスク４８を残すように加工する。
【００６４】
次に、図１２（８）に示すように、上記第２マスク４８をエッチングマスクに用いて、上記ソース・ドレイン電極材料２４をエッチングして、上記開口部２２、２３内およびその上部に残してソース・ドレイン電極材料２４でソース・ドレイン電極１４、１５を形成する。このエッチングでは、上記第１マスク４０が露出される。
【００６５】
次に、図１２（９）に示すように、上記第２マスク４８（前記図１２（８）参照）、上記第１マスク４０（前記図１２（８）参照）を除去して、上記ゲート絶縁膜１２上に、上記開口部２２、開口部２３内に残した上記ソース・ドレイン電極材料２４で、互いのソース・ドレイン電極方向に延長形成されたひさし部１６を有するソース・ドレイン電極１４、１５が完成する。
【００６６】
次に、図１２（１０）に示すように、上記ソース・ドレイン電極１４、１５間に、上記ソース・ドレイン電極１４、１５の上記各ひさし部１６下面に少なくとも一部が接続するように半導体層１３を形成する。この半導体層１３の形成には、例えば、塗布法で形成することができる有機半導体を用いることが可能である。
【００６７】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３製造方法の実施例）を、図１３および図１４の製造工程断面図によって説明する。
【００６８】
図１３（１）に示すように、ゲート電極１１上にゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、第１マスク５１を形成する。この第１マスク５１は、例えばポジ型レジストを用いて形成する。
【００６９】
次いで、上記第１マスク５１を露光、現像して、ソース・ドレイン電極のゲート絶縁膜側が形成される部分となる開口部５２、５３を形成する。
【００７０】
次に、上記第１マスク５１上に、ソース・ドレイン電極材料２４を、上記開口部５２、開口部５３内を埋め込むように堆積する。
【００７１】
次いで、上記ソース・ドレイン電極材料２４上に第２マスク５５を形成する。この第２マスク５５は、上記開口部５２、５３の上方で開口部５２、５３よりも広い形状に、例えばポジ型レジストで形成する。
【００７２】
次に、図１３（２）に示すように、上記第２マスク５５をエッチングマスクに用いて、上記ソース・ドレイン電極材料２４をエッチングして、上記開口部５２、５３内およびその上部にソース・ドレイン電極材料２４を残してソース・ドレイン電極１４、１５を形成する。このエッチングでは、上記第１マスク５１が露出される。この結果、残した上記ソース・ドレイン電極材料２４で、上記開口部５２、５３を通じてゲート絶縁膜１２上に接続し、互いのソース・ドレイン電極方向に延長形成されたひさし部１６を有するソース・ドレイン電極１４、１５を形成する。
【００７３】
次に、図１４（３）に示すように、上記第２マスク５５（前記図１３（２）参照）、上記第１マスク５１（前記図１３（２）参照）を除去して、上記ゲート絶縁膜１２上に、互いのソース・ドレイン電極方向に延長形成されたひさし部１６を有する、ゲート長方向の断面形状がＴ字形状のソース・ドレイン電極１４、１５が完成する。
【００７４】
次に、図１４（４）に示すように、上記ソース・ドレイン電極１４、１５間に、上記ソース・ドレイン電極１４、１５の上記各ひさし部１６下面に少なくとも一部が接続するように半導体層１３を形成する。この半導体層１３の形成には、例えば、塗布法で形成することができる有機半導体を用いることが可能である。
【００７５】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第４製造方法の実施例）を、図１５の製造工程断面図によって説明する。
【００７６】
図１５（１）に示すように、ゲート電極１１上にゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、ソース・ドレイン電極となる、第１電極７１と第２電極７２を順に積層して形成する。このとき、第２電極７２は後に形成される半導体層とコンタクトが取れる材料で形成される。例えば、上記第２電極７２は、例えば金、白金、銀等で、例えば蒸着法によって形成される。
一方、上記第１電極７１は、後に形成される半導体層とコンタクトが取れても、取れなくてもよく、特に材料に限定されない。例えばアルミニウム、鉄、ニッケル等で、例えば蒸着法によって形成される。
また、上記第１電極７１と上記第２電極７２の積層膜は、所定の間隔ｄで対に形成される。ここでいう所定の間隔ｄは、ゲート長方向の間隔である。例えば、次の工程でサイドエッチングされた後の第１電極７１間にトランジスタのチャネル領域となる半導体層が形成されるので、その第１電極７１同士の間隔と、第１電極７１がサイドエッチングされる量を見込んで設定される。
また、上記第１電極７１および第２電極７２の蒸着では、同一の蒸着マスク（図示せず）を用いることができる。
【００７７】
次に、図１５（２）に示すように、上記各第２電極７２に対して上記記各第１電極７１を選択的にサイドエッチングして、ソース・ドレイン電極１４、１５を形成する。このサイドエッチングでは、上記第２電極７２より上記第１電極７１の少なくともゲート長方向の長さを短くして、上記第２電極７２が、互いのソース・ドレイン電極１４、１５方向に張り出すように形成され、その結果、第１電極７１より張り出した部分の上記第２電極７２がひさし部１６を形成する。
上記サイドエッチングには、第１電極７１を溶かし、第２電極７２を溶かさないエッチング溶液として、塩酸、硫酸等を用いる。また、第１電極７１にアルミニウムのような両性金属を用いている場合は、水酸化ナトリウム溶液、水酸化カリウム溶液等のアルカリ溶液をエッチング溶液として利用することも可能である。
このように、上記サイドエッチングでは、化学反応性の差（例えばイオン化傾向の差）を利用して、第２電極７２に対して選択的に第１電極７１の側部が選択的にエッチングされるエッチング溶液を用いた。そして、所望のひさし部１６が上記第２電極７２で形成された後、エッチング溶液から取り出し、洗浄を行う。
【００７８】
次に、図１５（３）に示すように、上記ソース・ドレイン電極１４、１５間に、上記ソース・ドレイン電極１４、１５の上記各ひさし部１６下面に少なくとも一部が接続するように半導体層１３を形成する。この半導体層１３の形成には、例えば、塗布法で形成することができる有機半導体を用いることが可能である。
【００７９】
上記第４実施例では、第２金属７２に着目してみた場合、トップコンタクト（ＴＣ）型有機ＴＦＴと同様な構造を有するため、ＴＣ型有機ＴＦＴと同程度の接触抵抗が見込める。
また、露光マスクを用いたリソグラフィー工程を行わず、蒸着法およびサイドエッチングによって容易にＴ型電極を作製することができるので、製造コストの低減を図ることができるという効果を有する。
【００８０】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第５製造方法の実施例）を、図１６の製造工程断面図によって説明する。
【００８１】
図１６（１）に示すように、ゲート電極１１上にゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に、ソース・ドレイン電極となる、第１電極７１と第２電極７２を順に積層して形成する。このとき、第２電極７２は後に形成される半導体層とコンタクトが取れる材料で形成される。例えば、上記第２電極７２は、例えば金、白金、銀等で、例えば蒸着法によって形成される。
一方、上記第１電極７１は、後に形成される半導体層とコンタクトが取れても、取れなくてもよく、特に材料に限定されない。例えばアルミニウム、鉄、ニッケル等で、例えば蒸着法によって形成される。
また、上記第１電極７１と上記第２電極７２の積層膜は、所定の間隔ｄで対に形成される。ここでいう所定の間隔ｄは、ゲート長方向の間隔である。例えば、次の工程でサイドエッチングされた後の第１電極７１間にトランジスタのチャネル領域となる半導体層が形成されるので、その第１電極７１同士の間隔と、第１電極７１がサイドエッチングされる量を見込んで設定される。
また、上記第１電極７１および第２電極７２の蒸着では、同一の蒸着マスク（図示せず）を用いることができる。
【００８２】
次に、図１６（２）に示すように、上記各第２電極７２に対して上記記各第１電極７１を選択的にサイドエッチングして、ソース・ドレイン電極１４、１５を形成する。このサイドエッチングでは、上記第２電極７２より上記第１電極７１の少なくともゲート長方向の長さを短くして、上記第２電極７２が、互いのソース・ドレイン電極１４、１５方向に張り出すように形成され、その結果、第１電極７１より張り出した部分の上記第２電極７２がひさし部１６を形成する。
上記サイドエッチングには、第１電極７１を溶かし、第２電極７２を溶かさないエッチング溶液として、塩酸、硫酸等を用いる。また、第１電極７１にアルミニウムのような両性金属を用いている場合は、水酸化ナトリウム溶液、水酸化カリウム溶液等のアルカリ溶液をエッチング溶液として利用することも可能である。
このように、上記サイドエッチングでは、化学反応性の差（例えばイオン化傾向の差）を利用して、第２電極７２に対して選択的に第１電極７１の側部が選択的にエッチングされるエッチング溶液を用いた。そして、所望のひさし部１６が上記第２電極７２で形成された後、エッチング溶液から取り出し、洗浄を行う。
【００８３】
次に、図１６（３）に示すように、上記第１電極７１の側部を被覆するように、上記第２電極７２と同種の材料で被覆層７３を形成する。
この被覆層７３の形成は、例えばめっき法により行う。例えば、第２電極７２が形成されている材料と同種材料をめっきする。例えば、第１電極７１と第２電極７２を上記のような材料を用いて形成し、無電解めっきを行った場合、イオン化傾向の差によって、上記第１電極７１の側部に上記第２電極７２と同種の材料がめっき液より析出していく。したがって、第１電極７１の側周に第２電極７２と同種の材料の被覆層７３が形成される。
上記のように第１電極７１の側部が被覆層７３で被覆されたことにより、第２電極７２の上部で形成される上記ひさし部１６の長さは、第１電極７１の側部に形成された被覆層７３の厚み分だけ、短くなる。
したがって、ひさし部１６の長さ（張り出し長さ）を所定の長さとするには、被覆層７３を形成することを見込んで、第１電極７１のエッチングを行うことが必要である。
以降、被覆層７３を含めて第２電極７２という。
【００８４】
次に、図１６（４）に示すように、上記ソース・ドレイン電極１４、１５間に、上記ソース・ドレイン電極１４、１５の上記各ひさし部１６下面に少なくとも一部が接続するように半導体層１３を形成する。この半導体層１３の形成には、例えば、塗布法で形成することができる有機半導体を用いることが可能である。
【００８５】
上記第５実施例では、第１電極７１の側周に第２電極７２と同種の材料の被覆層７３を作製することで、半導体層１３から見た場合、電極全体が第２電極７２で作製している状態と変わらなくなる。この場合、半導体層１３はトップコンタクト（ＴＣ）型ＴＦＴ構造とボトムコンタクト（ＢＣ）型ＴＦＴ構造の２つの接点を持つことができ、より高い実効移動度が見込める。
一方、前記第４実施例のソース・ドレイン電極１４、１５において第１電極７１にのみ着目すると、ボトムコンタクト（ＢＣ）型ＴＦＴ構造を形成していると見ることができる。そして第１電極７１が半導体層１３とコンタクトが取れる材料である場合、このＢＣ型ＴＦＴ構造のキャリアパスも形成されより効果的であると考えることができる。しかし、第１電極７１が半導体層１３とコンタクトが取れない場合は当然その効果は見込めない。
【００８６】
また、上記第５実施例では、露光マスクを用いたリソグラフィー工程を行わず、蒸着法、サイドエッチング、およびめっき法によって容易にＴ型電極を作製することができるので、製造コストの低減を図ることができるという効果を有する。
【００８７】
本発明の半導体装置の各製造方法では、ソース・ドレイン電極１４、１５に、半導体層１３側に延長形成したひさし部１６を形成することから、ゲート絶縁膜１２とひさし部１６との間に半導体層１３の一部が挟まれた構成となる。これによって、ひさし部１６においては、実質、トップコンタクト型のソース・ドレイン電極となる。また、トップコンタクト型では、ソース・ドレイン電極が直接にゲート絶縁膜に接続されていなかったが、本発明では、ソース・ドレイン電極１４、１５が直接にゲート絶縁膜１２に接続されて形成される。このため、ソース・ドレイン電極１４、１５を半導体層１３よりも先に形成することが可能になり、半導体層１３にダメージを与えることなく、微細なゲート長を形成するように、ソース・ドレイン電極１４、１５の加工が可能となる。
【００８８】
よって、上記半導体装置の各製造方法は、トップコンタクト型と同等な配置にソース・ドレイン電極１４、１５を形成することが可能になるので、コンタクト抵抗が低くなり、移動度の向上が可能になる。また、微細なゲート長を形成することが可能になり、素子の微細化が可能になる。さらに、ゲート絶縁膜１２上に直接に形成することができるのでソース・ドレイン電極１４、１５の接続が強固になるという利点がある。
【００８９】
上記説明したように、本発明の半導体装置およびその製造方法は、ソース・ドレイン電極１４、１５が、ボトムコンタクトの構造を有しながらトップコンタクト構造の特徴を併せて持っており、コンタクト抵抗を低く抑えることができるという特徴を有する。また、従来は、蒸着法によって半導体層１３を形成していたため、蒸着マスクの寸法により微細化が制限されていた。しかし、有機半導体を用いた塗布法によって半導体層１３を形成することができるため、素子の微細化が可能になる。例えばＴ字型の電極構造をとっても上記ひさし部１６の下部まで半導体層１３が回りこむことが可能であり、上記ソース・ドレイン電極１４、１５の構造をとることができる。
【００９０】
上記説明では、基板をゲート電極１１とした構成で説明したが、前記図１２に示したように、基板上にゲート電極を形成し、その基板上にゲート電極を被覆するようにゲート絶縁膜を形成した構成であっても、同様に、本発明の構成および製造方法は適用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】ゲート長方向の断面形状で見たソース・ドレイン電極について示した概略構成断面図である。
【図３】ゲート長方向の断面形状で見たソース・ドレイン電極について示した概略構成断面図である。
【図４】トップコンタクト型ＴＦＴのソース・ドレイン間の抵抗とボトムコンタクト型ＴＦＴのソース・ドレイン間の抵抗を示した図面である。
【図５】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図６】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図７】本発明の半導体装置のソース・ドレイン電極の寸法を示した概略構成断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１製造方法の実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１製造方法の実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第２製造方法の実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第２製造方法の実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第２製造方法の実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第３製造方法の実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第３製造方法の実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第４製造方法の実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第５製造方法の実施例）を示した製造工程断面図である。
【図１７】従来のボトムコンタクト型ＦＥＴとトップコンタクト型ＦＥＴを示した概略構成断面図である。
【符号の説明】
【００９２】
１…半導体装置、１１…ゲート電極、１２…ゲート絶縁膜、１３…半導体層、１４，１５…ソース・ドレイン電極、１６…ひさし部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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