(57)【要約】【課題】本発明は、ＲＦデバイスの高耐圧化、高効率化を実現することが可能な電界効果型トランジスタおよびその製造方法を提供する。【解決手段】基板ｗ上に形成され、ソース領域１２、ドレイン領域１３およびこれらの間に形成されるフィン状領域１４を有する化合物半導体層１１と、フィン状領域１４表面に形成されるゲート電極１７と、フィン状領域１４側面に形成される２段以上のリセス１８、１９を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域を有する化合物半導体層と、
前記フィン状領域表面に形成されるゲート電極と、
前記フィン状領域側面に形成される２段以上のリセスを備えることを特徴とする電界効果型トランジスタ。
【請求項２】
前記リセスは、前記フィン状領域の両側面に形成されることを特徴とする請求項1に記載の電界効果型トランジスタ。
【請求項３】
前記リセスは、前記ソース領域−前記ゲート電極直下間と、前記ドレイン領域−前記ゲート電極直下間にそれぞれ設けられ、前記ソース領域−前記ゲート電極直下間に設けられるリセス段数と、前記ドレイン領域−前記ゲート電極直下間に設けられるリセス段数が異なることを特徴とする請求項１または請求項２に記載の電界効果型トランジスタ。
【請求項４】
前記リセスは、テーパーを有していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果型トランジスタ。
【請求項５】
基板上に化合物半導体層を形成し、
前記化合物半導体層上にマスクを形成し、
前記マスクを用いて、前記化合物半導体層をパターニングすることにより、ソース領域、ドレイン領域およびこれらの間に配置され２段以上のリセス構造を有するフィン状領域を同時に形成し、
前記フィン状領域側面に、ゲート電極を形成することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＧａＡｓなどの化合物半導体を用いた高周波パワーデバイス（以下ＲＦデバイスと記す）として用いられる電界効果型トランジスタに関する。
【背景技術】
【０００２】
近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）といった、ＲＦデバイスとして用いられる電界効果型トランジスタ（Ｔｒ）において、さらなる高耐圧化、高効率化が要求されている。
【０００３】
しかしながら、このようなＴｒにおいて、高耐圧化、高効率化を同時に実現することは困難であるという問題がある。例えば、ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、ｎｏｒｍａｌｌｙ  ｏｎ状態で動作するデバイスであり、ゲートに電圧をかけ、空乏層を形成し、その空乏層の働きで電流を制御するが、例えば、厚さａの半導体層をチャネルとして用いる場合、そのチャネルを空乏層で埋めるために必要なゲート電圧（ピンチオフ電圧）Ｖｐは、
Ｖｐ＝（ｑＮＤ／２ε）×ａ２  ・・・（１）
ｑ：電子の比電荷
ＮＤ：チャネルのドナー密度
ε：真空の誘電率
で表され、チャネル厚の２乗に比例して大きな電圧をかける必要がある（例えば非特許文献１参照）。したがって、デバイスを流れる電流を、例えば２倍にするために、半導体層厚を２倍にすると、Ｖｐは４倍にする必要があり、電圧印加効率が低下してしまう。
【０００４】
一方、高耐圧を実現するために、近年、リセス構造（埋め込みゲート構造）の最適化が種々検討されている（例えば非特許文献２〜４参照）。これは、半導体層表面に存在する表面準位の影響を軽減し、ひずみ特性の改善を図るため、半導体層表面からチャネル層を遠ざけ、半導体層内部に電流を制御する構造であり、ゲート電極への電界集中が緩和され、高耐圧、高出力で高速動作が可能となる。
【０００５】
このようなリセス構造において、リセスを多段とすると、さらなる耐圧の向上、リーク電流の低減による高効率化が期待できる（例えば非特許文献５参照）。しかしながら、このような多段リセスを形成するためには、リセスを１段毎に露光・エッチング加工することが必要である。そして、リセスの幅と深さは特性を支配する重要なパラメータとなるが、プロセス条件などを厳密に制御し、高精度に位置合せを行うことは困難であり、特性にばらつきが生じるという問題がある。
【０００６】
また、近年、Ｓｉ−ＬＳＩにおいて、次世代のトランジスタとしてＦｉｎＦＥＴが注目されている。ＦｉｎＦＥＴは、例えば、特許文献１に記載されているように、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に、フィン状の凸型の半導体層を形成し、これを挟むようにゲート電極を形成するとともに、その両端をソース・ドレイン電極と接続することにより、ゲート電極に挟まれた領域にチャネル領域を形成する三次元ダブルゲート型デバイスである。ＲＦデバイスにおいても、このような構造により、高効率化、高速化が期待できる。しかしながら、ＲＦデバイスへの適用は未だ検討されていない。
【特許文献１】特開２００６−１３３０３号公報
【非特許文献１】福田益美、平地康剛  共著、ＧａＡｓ  「電界効果トランジスタの基礎」、電子情報通信学会（１９９２）
【非特許文献２】Ｋ．Ｈｉｇｕｃｈｉ、Ｈ．Ｍａｔｓｕｍｏｔｏ、Ｔ．Ｍｉｓｈｉｍａ  ａｎｄ  Ｔ．Ｎａｋａｍｕｒａ、  ’Ｈｉｇｈ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ  ａｎｄ  ｈｉｇｈ  ｆｍａｘ  ＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴｓ  ｏｎ  ＧａＡｓ’、１０ｔｈ  Ｉｎｔｅｒｎ．Ｃｏｎｆ．ｏｎ  Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  １１−１５  Ｍａｙ  １９９８
【非特許文献３】Ｄ．Ｇｅｉｇｅｒ、Ｊ．Ｄｉｃｋｍａｎｎ、Ｃ．Ｗｏｌｋ  ａｎｄ  Ｅ．Ｋｏｈｎ、  ’Ｒｅｃｅｓｓ  Ｄｅｐｅｎｄｅｎｔ  Ｂｒｅａｋｄｏｗｎ  Ｂｅｈａｖｉｏｒ  ｏｆ  ＧａＡｓ−ＨＦＥＴ’ｓ’、ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．１、ＪＡＮＵＡＲＹ  １９９５
【非特許文献４】Ｙ．Ｍｉｔａｎｉ、Ｄ．Ｋａｓａｉ  ａｎｄ  Ｋ．Ｈｏｒｉｏ、  ’Ｔｒａｄｅ−ｏｆｆ  Ｒｅｌａｔｉｏｎｓｈｉｐ  ｂｅｔｗｅｅｎ  Ｂｒｅａｋｄｏｗｎ  ａｎｄ  Ｇａｔｅ−Ｌａｇ  ｉｎ  Ｒｅｃｅｓｓｅｄ−Ｇａｔｅ  ＧａＡｓ  ＦＥＴｓ’、  ２００３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｏｕｎｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｆｇ．
【非特許文献５】Ｓｈｅｙ−Ｓｈｉ  Ｌｕ、Ｃｈｉｎ−Ｃｈｕｎ  Ｍｅｎｇ、Ｙｏ−Ｓｈｅｎｇ  Ｌｉｎ、ａｎｄ  Ｈａｉ  Ｌａｎ、  ’Ｔｈｅ  Ｅｆｆｅｃｔ  ｏｆ  Ｇａｔｅ  Ｒｅｃｅｓｓ  Ｐｒｏｆｉｌｅ  ｏｎ  Ｄｅｖｉｃｅ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｇａ０．５１Ｉｎ０．４９Ｐ／Ｉｎ０．２Ｇａ０．８Ａｓ  Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ  ＦＥＴ’ｓ’、  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＶＯＬ．４６、ＮＯ．１、ＪＡＮＵＡＲＹ  １９９９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＲＦデバイスの高耐圧化、高効率化を実現することが可能な電界効果型トランジスタおよびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板上に形成され、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域を有する化合物半導体層と、フィン状領域表面に形成されるゲート電極と、フィン状領域側面に形成される２段以上のリセスを備えることを特徴とする電界効果型トランジスタが提供される。
【０００９】
本発明の一態様によれば、基板上に化合物半導体層を形成し、化合物半導体層上にマスクを形成し、このマスクを用いて、化合物半導体層をパターニングすることにより、ソース領域、ドレイン領域およびこれらの間に配置され２段以上のリセス構造を有するフィン状領域を同時に形成し、フィン状領域側面に、ゲート電極を形成することを特徴とする電界効果型トランジスタの製造方法が提供される。
【発明の効果】
【００１０】
本発明の一態様の電界効果型トランジスタによれば、ＲＦデバイスの高耐圧化、高効率化が可能となる。
【００１１】
また本発明の一態様の電界効果型トランジスタの製造方法によれば、ＲＦデバイスの高耐圧化、高効率化が可能となる電界効果型トランジスタを、高精度で容易に形成することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
（実施形態１）
図１に本実施形態のＦＥＴ素子の斜視図を、図２にその上面図を示す。図に示すように、Ｓｉ、ＧａＡｓなどの基板ｗ上に、ＧａＡｓ、ＧａＮなどからなる半導体層１１が形成されている。半導体層１１は、ソース領域１２、ドレイン領域１３と、これらの間でチャネルが形成されるフィン状領域１４から構成されている。ソース領域１２、ドレイン領域１３上には、それぞれソース電極１５、ドレイン電極１６が形成され、フィン状領域１４を挟むようにゲート電極１７が形成されている。そして、ソース電極１５−ゲート電極１７間に２段のリセス１８、ドレイン電極１６−ゲート電極１７間に５段のリセス１９が、ドレイン方向において傾斜が急峻で、幅方向で対称となるように形成されている。
【００１４】
このようなＦＥＴ素子は、以下のようにして形成される。先ず、図３に示すように、Ｓｉ、ＧａＡｓなどの基板ｗ上に、ＧａＡｓ、ＧａＮなどからなる半導体層１１、ＳｉＮ、ＳｉＯ２、フォトレジストなどの絶縁膜を順次形成し、例えば一般的な光やＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）を用いたリソグラフィ法により、絶縁膜２０をパターニングする。そして、パターニングされた絶縁膜２０をマスクとして、半導体層１１を公知のエッチング方法によりエッチングすることにより、ソース領域１２、ドレイン領域１３、フィン状領域１４を形成する。
【００１５】
次いで、ソース領域１２、ドレイン領域１３上に、金属層を形成してアニールすることにより、それぞれソース領域１２、ドレイン領域１３との間にオーミックコンタクトを有するソース電極１５、ドレイン電極１６を形成した後、フィン状領域１４を挟むように、ゲート電極１７を形成して、図１、２に示すようなＦＥＴ素子が形成される。
【００１６】
このようにして形成されたＦＥＴ素子において、ゲート電極により挟まれた領域がチャネルとなり、２つのゲート電極により電流を制御することができるため、（１）式によると、ゲート電圧を１／４に抑えることができる。そして、プレーナ型において適用されているリセス構造と同様に、半導体層表面からチャネル層を遠ざけ、半導体層表面に存在する表面準位の影響を軽減し、ひずみ特性の改善を図ることが可能となる。さらに、リセスを多段とすることにより、ソース電極、ドレイン電極直下の電界集中を緩和し、耐圧の向上を図ることが可能となる。
【００１７】
また、ソース側のリセスを少なくし、ソース電極−ゲート電極間をより短くすることにより、抵抗損失を抑え、高効率化を図ることが可能となる。
【００１８】
そして、従来のプレーナ型と異なり、このような多段リセス構造を１つのマスクでリセスを形成することができるので、複数のリセスの位置を高精度で制御することが可能となる。そして、プロセス条件を大きく変えることなく、マスク形状を変えるだけで、異なる形状のリセスを形成することが可能となる。従って、要求される特性に応じて適宜設計することができ、Ｔｒ素子の設計自由度を向上させることができる。
【００１９】
本実施形態において、リセスを垂直に形成しているが、図４、図５に示すように、フィン状領域に形成されるリセス２１において、リセス角度θは、必ずしも９０度である必要はなく、テーパーを有していてもよい。例えば、図４に示すように、９０度より大きくても、図５に示すように、９０度より小さくてもよい。さらに、図６に示すように、電流が流れる表面２２の角度（面角度）は、必ずしもソース−ドレイン方向と平行である必要はなく、テーパーを有していてもよい。これは、フィン状領域において電流が流れる表面の電荷分布は、デバイスの耐圧に大きく影響すると考えられるためである。すなわち、リセス角度、面角度を変化させることにより、表面の電荷分布を変えることができるため、要求に応じて所定の角度に設定し、所定のデバイスの耐圧とすることが可能となる。
【００２０】
そして、このように、リセス角度θが９０度でない場合、あるいは電流の流れる面がソース−ドレイン方向と平行でない場合、従来のプレーナ構造では、これらリセス角度や面角度を高精度で再現性高く制御することは困難である。しかしながら、このようなＦｉｎ構造においては、これらを所望の角度としたマスクを用いることによりパターニングすることができるため、高精度で再現性高く制御することが可能となる。
【００２１】
また、フィン状領域の各側面に形成されるゲート電極を、それぞれ分離したが、上部で接続されていてもよい。また、本実施形態において、基板ｗ上に半導体層を形成してフィン状領域を形成したが、バルク状の化合物半導体基板を用いて、同様の構造を形成することも可能である。そして、フィン状領域の壁面に、フィン状領域とヘテロ接合するｎ±ＡｌＧａＡｓなどの化合物半導体からなる電子供給層を形成することにより、ＨＥＭＴ素子を形成してもよい。さらに、ソース−ドレイン間において、適宜ゲート電極のソース側、ドレイン側にフィールドプレート電極を形成してもよい。
【００２２】
また、基板としては、Ｓｉ、ＧａＡｓの他、ＲＦデバイスに用いられるＧａＮや、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。
【００２３】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様におけるＦＥＴ素子を示す斜視図。
【図２】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図３】本発明の一態様におけるＦＥＴ素子の製造工程を示す斜視図。
【図４】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図５】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図６】本発明の一態様におけるＦＥＴ素子を示す上面図。
【符号の説明】
【００２５】
ｗ…基板、１１…半導体層、１２…ソース領域、１３…ドレイン領域、１４…フィン状領域、１５…ソース電極、１６…ドレイン電極、１７…ゲート電極、１８、１９、２１…リセス、２０…絶縁膜、２２…電流が流れる表面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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