(57)【要約】【課題】ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置において、半導体チップ面積の縮小を図ることのできる技術を提供する。【解決手段】メモリゲート（ＭＧ１）、制御ゲート（ＣＧ１）、ソース拡散層（Ｓｏｕｒｃｅ１）およびドレイン拡散層（Ｄｒａｉｎ１）は、それぞれ電位を制御する制御回路に接続されており、制御回路は、メモリゲートに第１電位、制御ゲートに第２電位、ドレイン拡散層に第３電位、ソース拡散層に第４電位を供給するように動作する。ここで、スイッチトランジスタＳＷ１をＯＮ状態からＯＦＦ状態とすることによってメモリゲートをフローティング状態とした後、メモリゲートが第１電位よりも高い第５電位となるように、制御ゲートに第２電位よりも高い第６電位を供給するように制御回路を動作させることによって、メモリゲートをブーストする。【選択図】図１５
2009271966.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成された第１電界効果トランジスタと、前記半導体基板の主面の第２領域に形成され、かつ前記第１電界効果トランジスタに隣接する第２電界効果トランジスタとを含むメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、前記第１領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲートと、前記第２領域に形成された第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲートと、前記第１ゲートと前記第２ゲートとの間に形成された第３絶縁膜と、ソース拡散層と、ドレイン拡散層とから構成されており、
前記第１ゲート、前記第２ゲート、前記ソース拡散層および前記ドレイン拡散層は、それぞれ電位を制御する制御回路に接続されており、
前記制御回路は、前記第１ゲートに第１電位、前記第２ゲートに第２電位、前記ドレイン拡散層に第３電位、前記ソース拡散層に第４電位を供給するように動作し、
その後、前記制御回路は、前記第１ゲートがフローティング状態となるように動作し、
その後、前記制御回路は、前記第１ゲートが前記第１電位よりも高い第５電位となるように、前記第２ゲートに前記第２電位よりも高い第６電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記第１絶縁膜は、下層絶縁膜、前記電荷蓄積層および上層絶縁膜から構成される積層膜であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、前記第３絶縁膜は、前記第１絶縁膜と同一層の絶縁膜であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、前記電荷蓄積層は窒化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記制御回路は、前記第１ゲートをフローティング状態とした後に、
前記ドレイン拡散層に前記第３電位よりも高い第７電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記制御回路は、前記第１ゲートをフローティング状態とした後に、
まず、前記第２ゲートに前記第６電位を供給するように動作し、
その後、前記ドレイン拡散層に前記第７電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５記載の不揮発性半導体記憶装置において、
前記制御回路は、前記第１ゲートをフローティング状態とした後に、
まず、前記ドレイン拡散層に前記第７電位を供給するように動作し、
その後、前記第２ゲートに前記第６電位を供給するように動作し、かつ前記第３電位は前記第４電位よりも低い電位であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置において、
前記制御回路とメモリセルアレイとの間に、前記第１ゲートをフローティング状態とするスイッチトランジスタを有しており、
前記スイッチトランジスタのゲートは、前記第２ゲートと同一部材により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置において、
前記制御回路とメモリセルアレイとの間に、前記第１ゲートをフローティング状態とするスイッチトランジスタを有しており、
前記スイッチトランジスタのゲート絶縁膜は、前記第１絶縁膜と同じ工程で形成され、前記スイッチトランジスタのゲートは、前記第１ゲートと同一部材により形成されることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
半導体基板の主面の第１領域に形成された第１電界効果トランジスタと、前記半導体基板の主面の第２領域に形成され、かつ前記第１電界効果トランジスタに隣接する第２電界効果トランジスタとを含む第１メモリセル、および
前記半導体基板の主面の第３領域に形成された第３電界効果トランジスタと、前記半導体基板の主面の第４領域に形成され、かつ前記第３電界効果トランジスタに隣接する第４電界効果トランジスタとを含む第２メモリセルを有する不揮発性半導体記憶装置であって、
前記第１メモリセルは、前記第１領域に形成された電荷を蓄積する機能を有する第１電荷蓄積層を含む第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲートと、前記第２領域に形成された第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲートと、前記第１ゲートと前記第２ゲートとの間に形成された第３絶縁膜と、第１ソース拡散層と、第１ドレイン拡散層とから構成されており、
前記第１ゲート、前記第２ゲート、前記第１ソース拡散層および前記第１ドレイン拡散層は、それぞれ電位を制御する制御回路に接続されており、
前記第２メモリセルは、前記第３領域に形成された電荷を蓄積する機能を有する第２電荷蓄積層を含む第４絶縁膜と、前記第４絶縁膜を介して形成された前記第３電界効果トランジスタの第３ゲートと、前記第４領域に形成された第５絶縁膜と、前記第５絶縁膜を介して形成された前記第４電界効果トランジスタの第４ゲートと、前記第３ゲートと前記第４ゲートとの間に形成された第６絶縁膜と、第２ソース拡散層と、第２ドレイン拡散層とから構成されており、
前記第３ゲート、前記第４ゲート、前記第２ソース拡散層および前記第２ドレイン拡散層は、それぞれ電位を制御する前記制御回路に接続されており、
前記制御回路は、前記第１ゲートに第１電位、前記第２ゲートに第２電位、前記第１ドレイン拡散層に第３電位、前記第１ソース拡散層に第４電位を供給するように動作し、
また、前記制御回路は、前記第３ゲートに第５電位、前記第４ゲートに第６電位、前記第２ドレイン拡散層に第７電位、前記第２ソース拡散層に第８電位を供給するように動作し、
その後、前記制御回路は、前記第１ゲートおよび前記第３ゲートが同時にフローティング状態となるように動作し、
その後、前記制御回路は、前記第１ゲートが前記第１電位よりも高い第９電位となるように、前記第２ゲートに前記第２電位よりも高い第１０電位を供給し、かつ前記第１ドレイン拡散層に前記第３電位よりも高い第１１電位を供給するように動作し、
また、前記制御回路は、前記第３ゲートが前記第５電位よりも高い第１２電位となるように、前記第４ゲートに前記第６電位よりも高い第１３電位を供給し、かつ前記第２ドレイン拡散層に前記７電位よりも高い第１４電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置において、
前記第１電位は前記第５電位と等しく、前記制御回路の動作により、前記第１電荷蓄積層および前記第２電荷蓄積層にエレクトロンが注入されて、前記第１メモリセルおよび前記第２メモリセルに同時に情報が書込まれることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１０記載の不揮発性半導体記憶装置において、
前記第１ゲート、前記第２ゲート、前記第３ゲートおよび前記第４ゲートは、メモリセルアレイ内の同一ブロック内に存在し、
前記第１電位は前記第５電位よりも高く、前記制御回路の動作により、前記第１電荷蓄積層にはエレクトロンが注入されて前記第１メモリセルに情報が書込まれ、前記第２電荷蓄積層にはエレクトロンが注入されずに前記第２メモリセルに情報が書込まれないことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置において、
前記第１ドレイン拡散層と前記第２ドレイン拡散層とは電気的に接続されており、前記第３電位と前記第７電位とは等しく、前記第１１電位と前記第１４電位とは等しいことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１０記載の不揮発性半導体記憶装置において、
前記制御回路とメモリセルアレイとの間に、前記第１ゲートおよび前記第３ゲートをフローティング状態とするスイッチトランジスタを有しており、
前記スイッチトランジスタのゲートは前記第１ゲートおよび前記第３ゲートと電気的に接続されており、前記第１ゲートおよび前記第３ゲートを含む複数本のゲートを一括して同時にフローティング状態とすることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１０記載の不揮発性半導体記憶装置において、
メモリセルアレイの外には、前記第１２電位を発生させるための電源発生回路が存在しないことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
半導体基板の主面の第１領域に形成された第１電界効果トランジスタと、前記半導体基板の主面の第２領域に形成され、かつ前記第１電界効果トランジスタに隣接する第２電界効果トランジスタとを含むメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、前記第１領域に形成された電荷を蓄積する機能を有する電荷蓄積層を含む第１絶縁膜と、前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲートと、前記第２領域に形成された第２絶縁膜と、前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲートと、前記第１ゲートと前記第２ゲートとの間に形成された第３絶縁膜と、ソース拡散層と、ドレイン拡散層とから構成されており、
前記第１ゲート、前記第２ゲート、前記ソース拡散層および前記ドレイン拡散層は、それぞれ電位を制御する制御回路に接続されており、
前記電荷蓄積層に前記第１ゲートからホールを注入する際に、前記制御回路は、前記第１ゲートに第１電位、前記第２ゲートに第２電位、前記ドレイン拡散層に第３電位、前記ソース拡散層に第４電位を供給するように動作し、
その後、前記制御回路は、前記第１ゲートがフローティング状態となるように動作し、
その後、前記制御回路は、前記第１ゲートが前記第１電位よりも高い第５電位となるように、前記第２ゲートに前記第２電位よりも高い第６電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルを有する不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み、消去が可能な不揮発性半導体記憶装置として、現在ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が使用されている。不揮発性半導体記憶装置のメモリセルは、携帯用端末、デジタルカメラおよび携帯用コンピュータカードなどの装置において高密度記憶媒体として開発されており、メモリセルを高密度記憶媒体として用いるためには、集積度を高めることによる半導体チップ面積の縮小に加えて、消費電力の低減が重要となっている。
【０００３】
ところで、不揮発性半導体記憶装置を代表するフラッシュメモリでは、メモリセルへの情報の書込み・消去のために、電源電圧よりも高いメモリ動作電圧を発生させるチャージポンプ回路、すなわち昇圧回路を内蔵している。このチャージポンプ回路では、充電路および放電路を構成するスイッチに電界効果トランジスタを用い、入力電源を充電路から充電用コンデンサに印加して電荷を蓄積し、さらに入力電源を放電路から充電用コンデンサに印加して充電電荷に電荷を加算し、その加算した電荷を出力用コンデンサに移すことにより電圧の昇圧を行っている。しかし、メモリ動作電圧はチャージポンプ回路の段数によって決まるため、メモリ動作電圧が高くなるに従って段数が増えて、チャージポンプ回路の面積が大きくなってしまう。このため、半導体チップ面積の縮小と消費電力の低減とを実現するには、チャージポンプ回路で発生させるメモリ動作電圧を下げてメモリ動作させることが重要となっている。
【０００４】
例えば、特開２００６−３０２４１１号公報（特許文献１）には、ＮＡＮＤ型フラッシュメモリにおいて、選択ワード線に書込み電圧を印加した後に選択ワード線をフローティング状態とし、選択ワード線に隣接する２本の書込み非選択ワード線にブースティング電圧を印加することにより、選択ワード線と非選択ワード線との間の容量結合により選択ワード線の電位を昇圧する方法が開示されている。
【０００５】
また、特開平１１−１６３３０６号公報（特許文献２）には、ＮＡＮＤ型フラッシュメモリにおいて、ワード線の上部にブースティングプレートを形成し、プログラム動作の際にブースティングゲートに正電圧を印加することで、書込み選択ワードライン電圧を昇圧する技術が開示されている。
【０００６】
また、特開２００１−６０６７５号公報（特許文献３）および特開２００５−３８８９４号公報（特許文献４）には、浮遊ゲートを有するスタック型のメモリセルにおいて、メモリセルのソース、ドレインとは異なるワード線ブースト用の拡散層を形成し、当該ワード線ブースト用の拡散層に正電圧を印加することによって、書込み選択ワード線電圧をブーストする技術が開示されている。
【特許文献１】特開２００６−３０２４１１号公報
【特許文献２】特開平１１−１６３３０６号公報
【特許文献３】特開２００１−６０６７５号公報
【特許文献４】特開２００５−３８８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述した特許文献１、２、３および４に開示されているブースト方法によれば、隣接するゲート電極間の容量結合により所望のゲート電極の電位を昇圧するため、昇圧分に相当するチャージポンプ回路が不要となり、電源回路の面積を縮小することができる。
【０００８】
しかしながら、前述した特許文献１、２、３および４に開示されているブースト方法については、以下に説明する種々の技術的課題が存在する。
【０００９】
前述した特許文献１では、任意のメモリセルに対して、選択ワード線および非選択ワード線をそれぞれフローティング化および非フローティング化するためのスイッチＭＩＳが必要となり、アレイ面積が増加することが考えられる。このスイッチＭＩＳの領域は、ＮＡＮＤストリングに接続されているメモリセルの数が増加するに従い増加すると考えられる。
【００１０】
また、前述した特許文献２では、ブースト動作を行うためのブースティングプレートが、ワード線の上部に形成されるが、例えば多結晶シリコン膜からなるワード線を形成した後に、さらに多結晶シリコン膜からなるブースティングプレートを形成する必要があり、製造工程数が増加する。
【００１１】
また、前述した特許文献３および４では、各メモリセルに、メモリセルのソース、ドレイン拡散層とは異なるワード線ブースト用の拡散層を形成する必要があるため、アレイ面積が増加する。
【００１２】
さらに、複数個のメモリセルをマトリクス上に配置してアレイを構成する場合には、選択セルに印加する一部の電圧が非選択セルにも印加されるため、非選択セルが被るディスターブ（誤書込み／誤消去）を考慮した設計が必要である。しかし、前述した特許文献１、２、３および４の何れにも、その詳細な記載が無い。
【００１３】
本発明の目的は、特にＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置において、半導体チップ面積の縮小を図ることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１６】
この実施の形態は、制御ゲートと、メモリゲートと、半導体基板と制御ゲートとの間に形成されたゲート絶縁膜と、半導体基板とメモリゲートとの間および制御ゲートとメモリゲートとの間に形成された下層絶縁膜、電荷蓄積層および上層絶縁膜からなる積層構造の電荷保持用絶縁膜と、ソース拡散層と、ドレイン拡散層とからなる不揮発性メモリセルを有する不揮発性半導体記憶装置である。メモリゲート、制御ゲート、ソース拡散層およびドレイン拡散層は、それぞれ電位を制御する制御回路に接続されており、制御回路は、メモリゲートに第１電位、制御ゲートに第２電位、ドレイン拡散層に第３電位、ソース拡散層に第４電位を供給するように動作する。ここで、制御回路によってメモリゲートをフローティング状態とした後、メモリゲートが第１電位よりも高い第５電位となるように、制御ゲートに第２電位よりも高い第６電位を供給するように制御回路を動作させることによって、メモリゲートをブーストする。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置において、電源電圧回路の面積が小さくできるので、半導体チップ面積の縮小を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１による不揮発性半導体記憶装置のブロック図を図１に示す。
【００２４】
本実施の形態１による不揮発性半導体記憶装置は、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書込み回路８、メモリセルアレイ９および電源回路１０などから構成されている。制御回路１は、接続先のマイクロコンピュータなどのホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。また、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行なう。入出力回路２には、メモリセルアレイ９から読み出されたデータまたはメモリセルアレイ９へ書き込むデータ、あるいはプログラムデータなどの各種データが入出力される。アドレスバッファ３は、外部から入力されたアドレスを一時的に格納する。
【００２５】
アドレスバッファ３には、行デコーダ４および列デコーダ５が接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、書込み／消去ベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用のセンスアンプである。書込み回路８は、入出力回路２を介して入力された書込みデータをラッチし、データ書込みの制御を行う。メモリセルアレイ９は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。電源回路１０は、データ書込みまたは消去、あるいはベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書込み回路８に供給する電流トリミング回路１１などから構成される。
【００２６】
次に、本実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルについて図２〜図６を用いて説明する。図２はメモリセルアレイの一例を示した半導体基板の要部平面図、図３は図２のＡ−Ａ′線に沿った半導体基板の要部断面図、図４は図２のＢ−Ｂ′線に沿った半導体基板の要部断面図、図５は図２のＣ−Ｃ′線に沿った半導体基板の要部断面図、図６は図２に対応するメモリセルアレイの等価回路図である。
【００２７】
メモリセル（例えば図６に示す破線で囲まれたメモリセルＡ，ＢおよびＣ）は、半導体基板１２の主面に形成されたｐ型半導体領域からなるｐウェル１３、制御用ｎＭＩＳの制御ゲート１４およびメモリ用ｎＭＩＳのメモリゲート１５を有しており、制御ゲート１４とメモリゲート１５とは互いに異なる領域に配置されている。ｎ＋型半導体領域１６はメモリセルのドレイン拡散層Ｄｍを構成し、ｎ＋型半導体領域１７はメモリセルのソース拡散層Ｓｍを構成する。ドレイン拡散層Ｄｍとソース拡散層Ｓｍとの間の半導体基板１２の主面上には、制御用ｎＭＩＳの制御ゲート１４と、メモリ用ｎＭＩＳのメモリゲート１５とが隣接して延在しており、その延在方向において複数のメモリセルは半導体基板１２に形成された素子分離部ＳＧＩを介して隣接している。
【００２８】
制御用ｎＭＩＳの制御ゲート１４とｐウェル１３とは、例えば酸化シリコン膜からなるゲート絶縁膜１８により絶縁されている。メモリ用ｎＭＩＳのメモリゲート１５は制御用ｎＭＩＳの制御ゲート１４の側壁の片側に設けられており、絶縁膜１９ｂ、電荷蓄積層ＣＳＬおよび絶縁膜１９ｔを積層した電荷保持用絶縁膜（以下、絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬと記す）により制御ゲート１４とメモリゲート１５とは絶縁されている。また、メモリ用ＭＩＳのメモリゲート１５は、絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬを介してｐウェル１３上に配置されている。なお、図３および図４では、絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬの表記を１９ｔ／ＣＳＬ／１９ｂとしている。
【００２９】
電荷蓄積層ＣＳＬは、その上下を絶縁膜１９ｂ，１９ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなる。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜１９ｂ，１９ｔは、例えば酸化シリコン膜からなる。絶縁膜１９ｂ，１９ｔは窒素を含んだ酸化シリコン膜で形成することもできる。
【００３０】
隣接するメモリセルのドレイン拡散層Ｄｍは、ｎ＋型半導体領域１６を通して電気的に接続されている。ソース拡散層Ｓｍは、コンタクトホール２０を通じてメタル配線２１に接続されている。
【００３１】
制御ゲート１４は行方向に接続され、ワード線を形成する。メモリゲート１５は制御ゲート１４と平行に行方向に接続されている。ビット線となるメタル配線２１はワード線に垂直な列方向に延在して配置されてメモリセルアレイ９を構成する。
【００３２】
制御ゲート１４およびメモリゲート１５がメモリセルアレイ９内で平行に配置されているために制御ゲート１４とメモリゲート１５との間の容量は比較的大きく、メモリゲート１５から見た制御ゲート１４の容量結合比は０．７程度である。また、ドレイン拡散層Ｄｍとメモリゲート１５のオーバーラップが比較的大きいことから、メモリゲート１５から見たドレイン拡散層Ｄｍの容量結合比は０．１５程度、ｐウェル１３（チャネル領域）の容量結合比は０．１程度となる。
【００３３】
次に、本実施の形態１による不揮発性半導体記憶装置のメモリセルアレイと制御回路との接続領域を図７および図８を用いて説明する。図７は、メモリセルアレイに配列されたメモリゲートと隣接するメモリゲートとの接続領域の一例を説明する概略平面図、図８はメモリセルアレイに配列されたメモリゲートと制御回路との間に形成されたスイッチトランジスタ領域の等価回路である。
【００３４】
図７に示すように、メモリセルアレイ９内には、前述した制御ゲート１４およびメモリゲート１５が同一方向に規則的に配列されており、それら制御ゲート１４またはメモリゲート１５はそれぞれ複数のメモリセルに対して共通のゲートとなっている。メモリゲート１５は制御回路に接続されており、ここでは、８系統のアレイ構成を示している。すなわち、メモリゲート１５は８本置きに、それぞれ同層のメタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈによって互いに電気的に接続されている。これらメタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈは、それぞれ独立して電位制御することが可能である。また、メモリセルアレイ９とメタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈとの間には、スイッチトランジスタ領域ＳＷが設けられており、スイッチトランジスタ領域ＳＷに形成されたスイッチトランジスタによって、例えばメモリゲート１５と行デコーダ４とを接続したり、遮断したりすることができる。
【００３５】
メタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈは、１層目のメタル配線を用いて形成されており、ライン／スペースは、例えば０．２４μｍ／０．２４μｍである。勿論、１層目のメタル配線に限定されるものではなく、２層目以上のメタル配線を用いてメタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈを形成することも可能である。
【００３６】
図示はしていないが、制御ゲート１４も制御回路に接続されており、１本ごとに独立して電位制御することが可能である。また、ドレイン拡散層Ｄｍおよびソース拡散層Ｓｍも制御回路に接続されており、それぞれ独立して電位制御することが可能である。ドレイン拡散層Ｄｍを構成するｎ＋型半導体領域１６は８本のメモリゲート１５毎に分離されており、メモリ動作時には選択／非選択状態に応じて、それぞれ表１に示した電圧が印加される。なお、８系統のアレイ構成に限定されるものではなく、例えば１６系統のアレイ構成を用いることもできる。
【００３７】
【表１】
2009271966.tif 000003
【００３８】
図８に示すように、メタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈは、それぞれスイッチトランジスタＳＷ１〜ＳＷ８を介してメモリゲート１５に接続されており、このスイッチトランジスタＳＷ１〜ＳＷ８をＯＦＦ状態とすることによりメモリゲート１５をフローティング状態とすることが可能となっている。また、スイッチトランジスタＳＷ１〜ＳＷ８は８段となっている。
【００３９】
次に、本実施の形態１による不揮発性半導体記憶装置の製造方法を図９〜図１４を用いて説明する。図９〜図１４は、スプリットゲート型ＭＯＮＯＳメモリセルおよびスイッチトランジスタの要部断面図を示しており、スプリットゲート型ＭＯＮＯＳメモリセルでは、前述した図２に示すＡ−Ａ′線、Ｂ−Ｂ′線およびＣ−Ｃ′線に沿った要部断面図を示している。
【００４０】
まず、図９に示すように、例えば１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１２を準備する。続いて、半導体基板１２の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、ｐウェル１３を形成する。ここで図示はしていないが、例えば周辺回路領域などでは、３重ウェルを形成しても良い。
【００４１】
次に、図１０に示すように、半導体基板１２の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１２の所定箇所に分離溝を形成した後、半導体基板１２の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００４２】
次に、図１１に示すように、半導体基板１２の主面にｐ型不純物、例えばボロンをイオン注入することにより、制御用ｎＭＩＳおよびスイッチトランジスタのチャネル形成用のｐ型半導体領域（図示は省略）を形成した後、半導体基板１２に対して酸化処理を施すことにより、半導体基板１２の主面に、例えば酸化シリコン膜からなる厚さ２．５ｎｍ以下のゲート絶縁膜１８を形成する。続いて、半導体基板１２の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第１導体膜、およびハードマスクとして機能する酸化シリコン膜２２を順次堆積する。上記第１導体膜はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば１５０〜２５０ｎｍ程度を例示することができる。続いて、レジストパターンをマスクとして上記酸化シリコン膜２２を加工した後、この加工された酸化シリコン膜２２をマスクとして上記第１導体膜を加工することにより、制御ゲート１４およびスイッチトランジスタのゲート２３を形成する。制御ゲート１４のゲート長は、例えば５０〜２００ｎｍ程度である。
【００４３】
次に、図１２に示すように、半導体基板１２の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型半導体領域（図示は省略）を形成した後、半導体基板１２の主面上に、例えば酸化シリコン膜からなる絶縁膜１９ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜１９ｔを順次堆積する。絶縁膜１９ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜１９ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍ程度を例示することができる。絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬは、電荷保持機能に加えて、後に形成されるメモリ用ｎＭＩＳのゲート絶縁膜としても機能する。
【００４４】
絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬを構成する各膜の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【００４５】
次に、半導体基板１２の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第２導体膜を堆積する。この第２導体膜はＣＶＤ法により形成され、その厚さは、例えば３０〜１５０ｎｍ程度を例示することができる。続いて、上記第２導体膜を異方性のドライエッチング法でエッチバックすることにより、制御ゲート１４およびスイッチトランジスタのゲート２３の両側面に絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール２４を形成する。このサイドウォール２４の形成工程では、絶縁膜１９ｔをエッチングストッパ層として第２導体膜がエッチバックされるが、エッチバックにより絶縁膜１９ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜１９ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。
【００４６】
次に、図１３に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール２４をエッチングして、制御ゲート１４の側壁の片側のみに、サイドウォール２４からなるメモリゲート１５を形成する。メモリゲート１５のゲート長は、例えば５０〜１５０ｎｍ程度である。
【００４７】
メモリゲート１５のゲート長は、第２導体膜の堆積膜厚によって決めることが可能であることから、第２導体膜の堆積膜厚を調整することにより、メモリゲート１５のゲート長を調整する。例えば第２導体膜の堆積膜厚を薄くすればメモリゲート１５のゲート長を短くすることができ、第２導体膜の堆積膜厚を厚くすればメモリゲート１５のゲート長を長くすることができる。
【００４８】
次に、制御ゲート１４とメモリゲート１５との間および半導体基板１２とメモリゲート１５との間の絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００４９】
次に、半導体基板１２の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、制御ゲート１４の片側面およびメモリゲート１５の片側面にそれぞれサイドウォール２５を形成する。同時にスイッチトランジスタのゲート２３の両側面にもサイドウォール２５を形成する。サイドウォール２５のスペーサ長は、例えば６０ｎｍ程度である。これにより、制御ゲート１４と半導体基板１２との間のゲート絶縁膜１８の露出していた側面、ならびにメモリゲート１５と半導体基板１２との間の絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール２５によって覆うことができる。
【００５０】
次に、サイドウォール２５をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１２の主面にイオン注入することにより、半導体基板１２の主面にｎ＋型半導体領域１６，１７を制御ゲート１４およびメモリゲート１５に対して自己整合的に形成する。これにより、ｎ＋型半導体領域１６からなるドレイン拡散層Ｄｍおよびｎ＋型半導体領域１７からなるソース拡散層Ｓｍが形成される。同時に、スイッチトランジスタのソース・ドレイン拡散層ＳＤが形成される。
【００５１】
次に、図１４に示すように、半導体基板１２の主面上に、例えば窒化シリコン膜および酸化シリコン膜からなる層間絶縁膜２６をＣＶＤ法により形成する。続いて層間絶縁膜２６にコンタクトホール２０を形成した後、コンタクトホール２０内にプラグ２７を形成する。プラグ２７は、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜２６上に、例えばタングステン、アルミニウムまたは銅等からなる第１層目のメタル配線２１を形成することによって、前述したメモリセルが略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性半導体記憶装置を製造する。
【００５２】
次に、本実施の形態１によるメモリセルの基本動作として、（１）書込み動作、（２）消去動作および（３）読出し動作の３動作を説明する。なお、本実施の形態１では、電荷蓄積層内にエレクトロンを増やす動作を書込み動作、エレクトロンを減らす動作を消去動作とする。また、本実施の形態１では、説明のためｎＭＩＳで形成したメモリセルについて述べるが、ｐＭＩＳで形成したメモリセルにおいても原理的には同様に考えることができる。
【００５３】
（１）書込み動作時には、ドレイン拡散層Ｄｍに正電位（例えば５Ｖ）を印加し、ｐウェル１３は接地する。メモリゲート１５に対して高いゲートオーバードライブ電圧（例えば１０Ｖ）を印加することで、メモリゲート１５下のチャネル領域をＯＮ状態にする。ここで制御ゲート１４の電位を閾値より、例えば０．１Ｖないし０．２Ｖ程度高い値とすることにより、制御ゲート１４下のチャネル領域をＯＮ状態にする。次に、ソース拡散層Ｓｍに、所望のチャネル電流が流れるような電位（例えば０．４Ｖ）を印加する。この電圧条件では、メモリゲート１５と制御ゲート１４との間下のチャネル領域に強い電界が生じ、多くのホットエレクトロンが発生する。発生したホットエレクトロンの一部をメモリゲート１５側に注入することで書込みを行う。一般的に、この現象はソース・サイド・インジェクション（Source Side Injection：ＳＳＩ）と言われる。
【００５４】
（２）消去動作時には、メモリゲート１５に負電位（例えば−６Ｖ）を印加し、ドレイン拡散層Ｄｍに正電位（例えば６Ｖ）を印加する。これにより、ドレイン拡散層Ｄｍの端部とメモリゲート１５とがオーバーラップした領域で強反転が生じることでバンド間トンネル現象が起こり、ホールを生成することができる。発生したホールがチャネル領域方向へ加速され、メモリゲート１５の電位により引かれて電荷蓄積層ＣＳＬ中に注入されることにより消去動作が行なわれる。
【００５５】
（３）読出し動作時には、書込み／消去時のソース拡散層Ｓｍに正電位（例えば１．５Ｖ）を印加し、書込み／消去時のドレイン拡散層Ｄｍを接地する。制御ゲート１４に正電位（例えば１．５Ｖ）を印加することで、制御ゲート１４下のチャネル領域をＯＮ状態にする。この状態で、書込み／消去時のメモリゲート１５の閾値差を判別できる適切な電位（例えば０Ｖ）をメモリゲート１５に印加することにより、消去状態では、メモリゲート１５下のチャネル領域に電流が流れ、書込み状態では、メモリゲート１５下のチャネル領域に電流がほとんど流れないようにすることができる。従って、メモリゲート１５下のチャネル領域に流れる電流量により、メモリセルの書込み／消去状態を判別することができる。
【００５６】
ここで、書込み動作、消去動作、読出し動作の対象ではない非選択メモリセルについては、（１）書込み動作、（２）消去動作、（３）読出し動作のそれぞれについて、表１に示すような電源電圧を作製して、印加することによりメモリ誤動作を抑制している。特に、非選択メモリセルのメモリゲート１５に印加する電圧においては、電荷蓄積層に注入された電子がメモリゲート１５に移動する、電子が半導体基板から電荷蓄積層に注入される、ホールがメモリゲート１５から電荷蓄積層に注入される、などの理由により、非選択メモリセルが書込み／消去時に誤動作が生じない最適な電圧条件となっている。
【００５７】
次に、本実施の形態１による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部を図１５に示す。ここでは、一例として、前述の図６に示したメモリセルＡを選択した場合について述べる。メモリゲートをフローティング状態とするスイッチトランジスタは、前述の図８に示したスイッチトランジスタＳＷ１である。さらに本実施の形態１において、特に限定しない限り、メモリゲート、制御ゲートへの電位の供給および各種スイッチトランジスタのＯＮ／ＯＦＦ動作は、前述の図１に示した制御回路１の動作によって行なわれる。
【００５８】
まず、時刻ｔ０において、選択メモリセルＡの選択メモリゲート（ＭＧ１）、選択制御ゲート（ＣＧ１）、選択ドレイン拡散層（Ｄｒａｉｎ１）および選択ソース拡散層（Ｓｏｕｒｃｅ１）には、前述した表１に示す非選択メモリセル（ｕｎｓｅｌｅｃｔ）の電圧が印加されている。ここで、各メモリゲートに電圧を給電するためにスイッチトランジスタＳＷ１〜ＳＷ８はＯＮ状態となっている。
【００５９】
次に、時刻ｔ１において、選択メモリゲート（ＭＧ１）に印加する電圧を上げ始め、時刻ｔ２で９．３Ｖとする。
【００６０】
同時に、時刻ｔ２において、選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧を上げ始め、時刻ｔ３で５Ｖとする。時刻ｔ３において、スイッチトランジスタＳＷ１をＯＦＦ状態とし、選択メモリゲート（ＭＧ１）をフローティング状態とする。
【００６１】
時刻ｔ４〜時刻ｔ５にかけて、選択制御ゲート（ＣＧ１）に印加する電圧を０Ｖから１Ｖに上げる。このとき選択メモリゲート（ＭＧ１）の電位は選択制御ゲート（ＣＧ１）との容量結合により９．３Ｖから１０Ｖにブーストされる。ここで、この状態では、選択制御ゲート（ＣＧ１）に印加する電圧に対して選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加する電圧が高いために選択制御ゲート（ＣＧ１）がＯＦＦ状態となり、チャネル領域には電流は流れない。
【００６２】
時刻ｔ６から選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加する電圧を下げて、時刻ｔ７で所望の０．４Ｖとする。この状態では、チャネル領域に電流が流れることで書込みが開始される。
【００６３】
このように、本実施の形態１による上記書込みシーケンスによれば、選択メモリゲート（ＭＧ１）の電位を選択制御ゲート（ＣＧ１）との容量結合によりブーストできるため、書込み時に選択メモリゲート（ＭＧ１）に印加する電圧を、そのブースト分だけ小さくすることができるので、電源電圧回路の面積を縮小することができる。なお、後述の実施の形態３にて詳細は説明するが、ブーストされる電位は、例えば選択制御ゲート（ＣＧ１）を構成する第１導体膜（例えば多結晶シリコン膜）の厚さを厚くして、選択メモリゲート（ＭＧ１）から見た選択制御ゲート（ＣＧ１）の容量結合比をより増大させることが可能である。
【００６４】
また、本実施の形態１では、スイッチトランジスタＳＷ１のゲート２３は制御ゲート１４と同一層の第１導体膜（例えば多結晶シリコン膜）により形成するので、製造工程数は増加しない。
【００６５】
また、本実施の形態１では、メモリセルのメモリゲート１５と制御ゲート１４との間は、絶縁膜１９ｔ，１９ｂおよび電荷蓄積層ＣＳＬにより絶縁しているので、以下の効果を有する。
【００６６】
１．電荷蓄積層ＣＳＬに、酸化シリコン膜よりも誘電率の高い窒化シリコン膜を含むので、容量結合比が向上できる。
【００６７】
２．メモリ用ｎＭＩＳのゲート絶縁膜は、メモリゲート１５と制御ゲート１４との間に形成される絶縁膜１９ｔ，１９ｂおよび電荷蓄積層ＣＳＬと同一層で、かつ同時に形成されるので、加工バラツキによる容量結合比のバラツキが小さく（後述の実施の形態３にて詳細を説明する）、ブーストされる電位のバラツキが低減できて、書込みのバラツキが抑制できる。
【００６８】
３．絶縁耐圧が高くなるので、より高い電圧をメモリゲート１５に印加する場合に好適である。
【００６９】
４．さらに、ブーストする制御ゲート１４とブーストされるメモリゲート１５との間の絶縁膜は、例えばＣＶＤ法を用いた堆積により成膜されているので、例えば前述した特許文献１（リソグラフィ技術とエッチング技術により形成する隣接するワード線）と比較して、制御ゲートとメモリゲートとの間の絶縁膜を薄くすることにより、両ゲートの距離を短くできるので、容量結合比が向上できる。
【００７０】
なお、本実施の形態１では、選択メモリゲート（ＣＧ１）が１系統の例を示したが、図１６に示すように、メモリセルアレイ９が複数のメモリマット２８または複数のメモリブロック２９（Ａ０〜Ａ１５）から構成される場合には、それぞれのメモリマット２８またはそれぞれメモリブロック２９（Ａ０〜Ａ１５）で、複数系統のメモリゲートを選択して、同時に電位をブーストし、並列に書込み動作を行うことも可能である。並列に書込み動作を行う対象は、同一ブロック内に存在するメモリセルでも、異なるブロックに存在するメモリセルでもよいことは言うまでもない。
【００７１】
また、本実施の形態１では便宜上、前述した表１に示す印加電圧を採用したが、容量結合による電位のブースト効果は、
（容量結合比）×（隣接ゲートの電位変動）
で表されるので、例えば制御ゲートに印加される電圧を１Ｖ以上として書込みを行う、または０Ｖ以下から電圧を上げるなどによって、その効果を増大できることは言うまでもない。
【００７２】
（実施の形態２）
本実施の形態２による不揮発性半導体記憶装置は、前述した実施の形態１と同様であり、メモリセルとしてスプリットゲート型ＭＯＮＯＳメモリセルを有するものであるが、ブーストの仕方が前述した実施の形態１と相違する。すなわち、前述した実施の形態１では、制御ゲートを用いてメモリゲートの電位をブーストしたが、本実施の形態２ではドレイン拡散層を用いてメモリゲートの電圧をブーストすることにある。したがって、製造方法やスイッチトランジスタ領域の回路構成などは、前述した実施の形態１と同様である。
【００７３】
本実施の形態２による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部を図１７に示す。ここでは、前述した実施の形態１と同様に、一例として、前述の図６に示したメモリセルＡを選択した場合について述べる。メモリゲートをフローティング状態とするスイッチトランジスタは、前述の図８に示したスイッチトランジスタＳＷ１である。さらに本実施の形態２において、特に限定しない限り、メモリゲート、制御ゲートへの電位の供給および各種スイッチトランジスタのＯＮ／ＯＦＦ動作は、前述の図１に示した制御回路１の動作によって行なわれる。
【００７４】
まず、時刻ｔ０において、選択メモリセルＡの選択メモリゲート（ＭＧ１）、選択制御ゲート（ＣＧ１）、選択ドレイン拡散層（Ｄｒａｉｎ１）および選択ソース拡散層（Ｓｏｕｒｃｅ１）には、前述した表１に示す非選択メモリセル（ｕｎｓｅｌｅｃｔ）の電圧が印加されている。ここで、各メモリゲートに電圧を給電するためにスイッチトランジスタＳＷ１〜ＳＷ８はＯＮ状態となっている。
【００７５】
次に、時刻ｔ１において、選択メモリゲート（ＭＧ１）に印加する電圧を上げ始め、時刻ｔ２で９．１Ｖとする。
【００７６】
同時に、時刻ｔ２において、選択制御ゲート（ＣＧ１）に印加する電圧を上げ始め、時刻ｔ３で１Ｖとする。時刻ｔ３において、スイッチトランジスタＳＷ１をＯＦＦ状態とし、選択メモリゲート（ＭＧ１）をフローティング状態とする。
【００７７】
時刻ｔ４〜時刻ｔ５にかけて選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧を１．５Ｖから５Ｖに上げる。このとき選択メモリゲート（ＭＧ１）が強反転して選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧がチャネル領域にも到達することで、選択ドレイン拡散層（Ｄｒａｉｎ１）とチャネル領域（ウェル（ｗｅｌｌ））との容量結合により、選択メモリゲート（ＭＧ１）の電位が９．１Ｖから概ね１０Ｖにブーストされる。また、この状態では、選択制御ゲート（ＣＧ１）に印加する電圧に対して選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加する電圧が高いために選択制御ゲート（ＣＧ１）がＯＦＦ状態となり、チャネル領域には電流は流れない。
【００７８】
時刻ｔ６から選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加する電圧を下げて、時刻ｔ７で所望の０．４Ｖとする。この状態では、チャネル領域に電流が流れることで書込みが開始される。
【００７９】
このように、本実施の形態２によれば、前述した実施の形態１と同様の効果が得られる。
【００８０】
また、後述の実施の形態３にて詳細は説明するが、ブーストされる電位は、例えば選択制御ゲート（ＣＧ１）を構成する第１導体膜（例えば多結晶シリコン膜）の厚さを薄くして、選択メモリゲート（ＭＧ１）から見た選択制御ゲート（ＣＧ１）の容量結合比をより小さくすることにより、相対的にドレイン拡散層（Ｄｒａｉｎ１）とウェル（ｗｅｌｌ）との容量結合比を増大させることが可能である。
【００８１】
また、前述した実施の形態１では、制御用ｎＭＩＳのゲート絶縁膜１８は２．５ｎｍ以下と極めて薄いため、制御ゲート１４に印加する電圧は、ｐウェル１３と制御ゲート１４との間の絶縁耐圧で制限されてしまう。しかし、本実施の形態２では、ドレイン拡散層Ｄｍを構成するｎ＋型半導体領域１６によってメモリゲート１５の電位をブーストするため、制御用ｎＭＩＳのゲート絶縁膜よりも厚いメモリ用ｎＭＩＳのゲート絶縁膜、すなわち電荷保持用絶縁膜（絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬ）により絶縁耐圧は制限されるので、より高い電位にブーストできる。また、本実施の形態２では、メモリセルのドレイン拡散層を用いてメモリゲートの電位をブーストできる。そのため、前述の特許文献３および特許文献４（各メモリセルに、メモリセルのソース、ドレイン拡散層とは異なるワード線ブースト用の拡散層を形成する）と比較して、製造プロセスを簡略化できるとともに、面積を小さくすることができる。
【００８２】
（実施の形態３）
本実施の形態３による不揮発性半導体記憶装置は、前述した実施の形態１と同様であり、メモリセルとしてスプリットゲート型ＭＯＮＯＳメモリセルを有するものであるが、ブーストの仕方が前述した実施の形態１と相違する。すなわち、前述した実施の形態１では、制御ゲートを用いてメモリゲートの電位をブーストしたが、本実施の形態３では制御ゲートとドレイン拡散層とを併せてメモリゲートの電圧をブーストし、書込み動作を行うことにある。したがって、製造方法やスイッチトランジスタ領域の回路構成などは、前述した実施の形態１と同様である。
【００８３】
本実施の形態３による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部を図１８に示す。ここでは、前述した実施の形態１と同様に、一例として、前述の図６に示したメモリセルＡを選択した場合について述べる。メモリゲートをフローティング状態とするスイッチトランジスタは、前述の図８に示したスイッチトランジスタＳＷ１である。さらに本実施の形態３において、特に限定しない限り、メモリゲート、制御ゲートへの電位の供給および各種スイッチトランジスタのＯＮ／ＯＦＦ動作は、前述の図１に示した制御回路１の動作によって行なわれる。
【００８４】
まず、時刻ｔ０において、選択メモリセルＡの選択メモリゲート（ＭＧ１）、選択制御ゲート（ＣＧ１）、選択ドレイン拡散層（Ｄｒａｉｎ１）、選択ソース拡散層（Ｓｏｕｒｃｅ１）には、前述した表１に示す非選択メモリセル（ｕｎｓｅｌｅｃｔ）の電圧が印加されている。ここで、各メモリゲートに電圧を給電するためにスイッチトランジスタＳＷ１〜ＳＷ８はＯＮ状態となっている。
【００８５】
次に、時刻ｔ１において、選択メモリゲート（ＭＧ１）に印加する電圧を上げ始め、時刻ｔ２で８．４Ｖとする。
【００８６】
時刻ｔ３において、スイッチトランジスタＳＷ１をＯＦＦ状態とし、選択メモリゲート（ＭＧ１）をフローティング状態とする。時刻ｔ４〜時刻ｔ５にかけて選択制御ゲート（ＣＧ１）に印加する電圧を０Ｖから１Ｖに上げる。時刻ｔ５〜時刻ｔ６にかけて選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧を１．５Ｖから５Ｖに上げる。このとき選択メモリゲート（ＭＧ１）の電位は、選択ドレイン拡散層（Ｄｒａｉｎ１）との容量結合により８．４Ｖから概ね１０Ｖにブーストされる。ここで、この状態では、選択制御ゲート（ＣＧ１）に印加する電圧に対して選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加する電圧が高いために選択制御ゲート（ＣＧ１）がＯＦＦ状態となり、チャネル領域には電流は流れない。
【００８７】
時刻ｔ８から選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加する電圧を下げて、時刻ｔ９で所望の０．４Ｖとする。この状態では、チャネル領域に電流が流れることで書込みが開始される。
【００８８】
図１９に、選択メモリセルの書込み動作により、非選択メモリセルが被るディスターブ（誤書込み）を説明するグラフ図を示す。図の縦軸は非選択メモリセルの閾値電圧（Ｖｔｈ）のシフト量、図の横軸は、パルス数（１パルス：４．６μｓ）であり、選択制御ゲートまたは選択ドレイン拡散層に印加する電圧の順序を変えた場合の非選択メモリセルのディスターブ特性を示している。図中、（Ｄ１）は選択制御ゲート→選択ドレイン拡散層の順に電圧を上げた場合のディスターブ特性であり、（Ｄ２）は選択ドレイン拡散層→選択制御ゲートの順に電圧を上げた場合のディスターブ特性である。ただし、考慮しているディスターブは前述した図６における非選択メモリセルＢに生じるディスターブであり、図１９では、選択メモリゲートに接続されているすべてのメモリセルに情報を書込む場合の印加パルス総数に対して、非選択メモリセルＢが被るディスターブを示している。
【００８９】
非選択メモリセルＢのメモリゲート、制御ゲートおよびドレイン拡散層には、選択メモリセルＡと同様の電圧が印加され、非選択メモリセルＢのソース拡散層には１．５Ｖの電圧を印加することにより書込みを阻止している。
【００９０】
図１９に示すように、選択ドレイン拡散層に電圧が掛かっている時間が長い場合（Ｄ２）の方が、制御ゲートに電圧が掛かっている時間が長い場合（Ｄ１）よりもディスターブ特性が悪くなっている。これは、上記電圧条件では、非選択メモリセルＢのドレイン拡散層に印加される電圧が５Ｖと高く、かつドレイン拡散層に印加される電圧に対して制御ゲートに印加される電圧が低いため、メモリゲートと制御ゲートとの間の絶縁膜下のチャネル領域でホットエレクトロンが発生し、ホットエレクトロンが電荷蓄積層に注入されることで非選択メモリセルＢに誤書込みが生じることに起因すると考えられる。従って、選択メモリセルＡの選択制御ゲートまたは選択ドレイン拡散層に印加する電圧の順序としては、先に選択制御ゲートの電圧を上げて、続いて選択ドレイン拡散層の電圧を上げることが望ましく、これにより、非選択メモリセルＢにおいてディスターブを抑制することができる。
【００９１】
図２０（ａ）に、制御ゲートを構成する第１導体膜（例えば多結晶シリコン膜）の堆積膜厚を変えて、メモリゲートから見た制御ゲートの容量結合比を変えた場合において、ドレイン拡散層の容量結合比（挿入図のα２）またはｐウェルの容量結合比（挿入図のα３）と、制御ゲートの容量結合比（挿入図のα１）との関係を説明するグラフ図を示す。また、図２０（ｂ）に、図２０（ａ）に示す容量結合比の関係および前述した表１に示す電圧条件に基づき、メモリゲートがブーストする電位と制御ゲートの容量結合比との関係をプロットしたグラフ図を示す。図２０（ｂ）における（Ａ）はメモリゲートと制御ゲートとの間の容量結合比によるメモリゲートブースト電位、（Ｂ）はメモリゲートとドレイン拡散層との間の容量結合比によるメモリゲートブースト電位、（Ｃ）はメモリゲートとｐウェルとの間の容量結合比によるメモリゲートブースト電位である。
【００９２】
図２０（ａ）および（ｂ）に示すように、メモリゲートと制御ゲートとの間の容量結合比を小さくすると、メモリゲートとドレイン拡散層との間の容量結合比およびメモリゲートとｐウェルとの間の容量結合比は相対的に大きくなっている。このことから、制御ゲート、ドレイン拡散層およびｐウェルの容量結合比を用いてメモリゲートをブーストする場合には、メモリゲートと制御ゲートとの間の容量結合比を小さくして、相対的にメモリゲートとドレイン拡散層との間の容量結合比およびメモリゲートとｐウェルとの間の容量結合比を大きくすることにより、ブースト効果を増加させることができると考えられる。
【００９３】
図２１に、容量結合比と電荷保持用絶縁膜（例えば前述した図３に示す絶縁膜１９ｂ，１９ｔおよび電荷蓄積層ＣＳＬ）の膜厚との関係を説明するグラフ図を示す。図中、（Ａ）はメモリゲートと制御ゲートとの間の容量結合比、（Ｂ）はメモリゲートとドレイン拡散層との間の容量結合比、（Ｃ）メモリゲートとｐウェルとの間の容量結合比である。
【００９４】
図２１に示すように、メモリゲートと制御ゲートとの間の電荷保持用絶縁膜とメモリゲートとｐウェルとの間の電荷保持用絶縁膜とを同一層で、かつ同時に形成しているので、電荷保持用絶縁膜の膜厚に対して容量結合比のバラツキは小さい。
【００９５】
このように、本実施の形態３においても、前述した実施の形態１と同様の効果が得られる。制御ゲートとドレイン拡散層とを併せてメモリゲートをブーストすることにより、ブーストされる電位が足し合わされるため、前述した実施の形態１よりも電源電圧を低減することができて、より電源電圧回路の面積を小さくすることができる。
【００９６】
また、容量結合比のバラツキが小さく、ブーストされるメモリゲートの電位のバラツキが低減できるので、書込みのバラツキが抑制できる。
【００９７】
なお、本実施の形態３では、書込み非選択メモリセルのディスターブが少なくなるように、制御ゲートの電圧を先に上げるタイミングチャートを示しているが、ドレイン拡散層の電圧を先に上げても良いことは言うまでもない。後述の実施の形態５にて説明するように、ドレイン拡散層をソース拡散層よりも低い電位から上げることにより、メモリゲートのブースト電圧が増大することで、メモリゲートに印加する電圧を低減することができる。これにより、電源回路面積を縮小することが可能となる。
【００９８】
また、図示はしていないが、選択メモリセルのメモリゲートと非選択メモリセルのメモリゲートとを同時にフローティング状態にし、選択制御ゲートおよび選択ドレイン拡散層に印加する電圧を上げることにより、非選択メモリゲートに、表１に示す所望の電圧を印加することが可能となる。これにより、非選択メモリゲートへ印加する電圧を既存の電源電圧のみを用いて作製でき、電源回路面積を縮小することができる。スイッチトランジスタの構成を１段構成とする後述の実施の形態４において、タイミングチャート図を用いて同様の説明を行う。
【００９９】
（実施の形態４）
本実施の形態４による不揮発性半導体記憶装置は、前述した実施の形態３と同様であり、制御ゲートとドレイン拡散層とを併せてメモリゲートの電圧をブーストし、書込み動作を行っているが、スイッチトランジスタの構成（段数）が前述した実施の形態３と異なる。すなわち、前述した実施の形態３では８段構成（例えば前述の図８に示すスイッチトランジスタ領域参照）としたが、本実施の形態４では１段構成となっている。なお、本実施の形態４によるメモリセルアレイに配列されたメモリゲートと制御回路との接続領域および製造方法は、それぞれ前述した実施の形態１において説明したメモリセルアレイに配列されたメモリゲートと制御回路との接続領域（例えば前述の図７に示す平面図参照）および製造方法と同様である。
【０１００】
本実施の形態４による不揮発性半導体装置のメモリセルアレイと制御回路との接続領域を図２２を用いて説明する。図２２は、メモリセルアレイに配列されたメモリゲートと制御回路との間に形成されたスイッチトランジスタ領域の等価回路である。
【０１０１】
メタル配線ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈは、スイッチトランジスタ領域ＳＷを介してメモリゲートに接続されており、このスイッチトランジスタ領域ＳＷに形成されたスイッチトランジスタＳＷ０をＯＦＦ状態とすることにより、全てのメモリゲートを一括してフローティング状態とすることが可能となっている。
【０１０２】
本実施の形態４による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部を図２３に示す。ただし、選択メモリセルについては、前述した実施の形態３と同様に、制御ゲートおよびドレイン拡散層に電圧を印加することでメモリゲートをブーストするタイミングチャートとなっており、その効果も前述した実施の形態３と同様である。
【０１０３】
しかしながら、本実施の形態４においてはスイッチトランジスタ領域ＳＷの段数が１段のため、スイッチトランジスタ領域ＳＷに形成されたスイッチトランジスタＳＷ０をＯＦＦ状態にすると一括して全てのメモリゲートがフローティング状態となる。このことを利用して、非選択メモリセルのメモリゲートもメモリゲートとドレイン拡散層との間の容量結合比によりブーストしている。ただし、ここで想定している非選択メモリセルは、例えば前述した図６におけるメモリセルＣなどであり、ドレイン拡散層には選択メモリセルと同様の電圧が印加されるが、それ以外のメモリゲート、制御ゲート、ソース拡散層には非選択メモリセルの電圧が印加される。
【０１０４】
非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））に着目すると、まず、時刻ｔ０〜時刻ｔ３において１．５Ｖが印加されている。時刻ｔ３において、スイッチトランジスタＳＷ０をＯＦＦ状態にすることにより、非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））はフローティング状態となる。時刻ｔ４〜時刻ｔ５にかけて、選択制御ゲート（ＣＧ１）に印加する電圧が０Ｖから１Ｖに上げるが、非選択制御ゲート（ＣＧ（ｕｎｓｅｌｅｃｔ））の電位は変わらないため、非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））はブーストされない。時刻ｔ５〜時刻ｔ６にかけて、選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧を１．５Ｖから５Ｖに上げることにより、非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））は１．５Ｖから２．０Ｖ程度にブーストされて、非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））に前述した表１に示す所望の電圧を印加することが可能となる。
【０１０５】
また、図示はしていないが、時刻ｔ０において非選択制御ゲート（ＣＧ（ｕｎｓｅｌｅｃｔ））に負電圧を印加し、時刻ｔ３以降、誤書込みが生じない範囲で、非選択制御ゲート（ＣＧ（ｕｎｓｅｌｅｃｔ））に正電圧を印加して、非選択メモリゲート（ＣＧ（ｕｎｓｅｌｅｃｔ））の電位を調整することも可能である。
【０１０６】
従って、前述した実施の形態１では、非選択メモリゲート用の電源電圧を作製し、非選択メモリゲートに電圧を印加していたが、本実施の形態４によれば、非選択メモリゲートへ印加する２．０Ｖの電圧を既存の１．５Ｖ用の電源電圧のみを用いて作製しているので、前述した実施の形態１よりも電源回路面積を縮小することが可能である。さらに、スイッチトランジスタ領域ＳＷの段数が８段から１段となっているのでレイアウト面積を縮小することができる。
【０１０７】
（実施の形態５）
本実施の形態５による不揮発性半導体記憶装置は、前述した実施の形態４と同様であるが、ドレイン拡散層に印加する時刻ｔ０におけるベース電圧と、選択メモリセルの制御ゲート、選択メモリセルのドレイン拡散層および非選択メモリセルのメモリゲートにそれぞれ印加される電圧の順序とが前述した実施の形態４と相違する。
【０１０８】
本実施の形態５による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部を図２４に示す。
【０１０９】
まず、時刻ｔ０において、選択メモリセルの選択メモリゲート（ＭＧ１）、選択制御ゲート（ＣＧ１）、選択ソース拡散層（Ｓｏｕｒｃｅ１）には、前述した表１に示す非選択メモリセルの電圧がそれぞれ印加される。また、選択ドレイン拡散層（Ｄｒａｉｎ１）に印加される電圧は０Ｖとなっている。ここで、各メモリゲートに電圧を給電するためにスイッチトランジスタＳＷ０はＯＮ状態となっている。
【０１１０】
次に、時刻ｔ１において、選択メモリゲート（ＭＧ１）に印加する電圧を上げ始め、時刻ｔ２で８Ｖとする。時刻ｔ３において、スイッチトランジスタＳＷ０をＯＦＦ状態とし、全メモリゲートを一括してフローティング状態とする。時刻ｔ４〜時刻ｔ５にかけて選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧を０Ｖから５Ｖに上げる。このとき、非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））は１．５Ｖから２．２５Ｖ程度にブーストされる。
【０１１１】
続いて、時刻ｔ５〜時刻ｔ６にかけて選択制御ゲート（ＣＧ１）に印加する電圧を０Ｖから１Ｖに上げる。これら時刻ｔ４〜時刻ｔ６の動作により、選択メモリゲート（ＭＧ１）の電位は８Ｖから概ね１０Ｖにブーストされる。ここで、この電圧印加状態では、選択制御ゲート（ＣＧ１）に印加される電圧に対して選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加される電圧が高いため、選択制御ゲート（ＣＧ１）がＯＦＦ状態となり、チャネル領域には電流は流れない。
【０１１２】
時刻ｔ８から選択ソース拡散層（Ｓｏｕｒｃｅ１）に印加した電圧を下げて、時刻ｔ９で所望の電圧０．４Ｖにまで下げる。この印加電位状態において、チャネル領域に電流が流れることによって書込みが開始される。
【０１１３】
このように、本実施の形態５によれば、選択制御ゲート（ＣＧ１）よりも選択ドレイン拡散層（Ｄｒａｉｎ１）に印加する電圧を先に上げているが、時刻ｔ０では選択制御ゲート（ＣＧ１）に非選択状態の電圧が印加されているのでチャネル領域に電流が流れず、選択ドレイン拡散層（Ｄｒａｉｎ１）を０Ｖから上げることが可能である。
【０１１４】
その結果として、選択メモリゲート（ＭＧ１）のブースト電圧が増大することで、時刻ｔ０における選択メモリゲート（ＭＧ１）に印加する電圧を低減することができるので、電源回路面積を縮小することが可能となる。さらに、非選択メモリゲート（ＭＧ（ｕｎｓｅｌｅｃｔ））に印加される電圧も既存の１．５Ｖ用の電源電圧のみを用いて所望の２．０から２．３Ｖ程度までブーストできることから、電源回路面積を縮小することが可能となる。
【０１１５】
（実施の形態６）
本実施の形態６による不揮発性半導体記憶装置は、前述した実施の形態１と同様であり、メモリセルとしてスプリットゲート型ＭＯＮＯＳメモリセルを有するものであるが、スイッチトランジスタの製造方法が前述した実施の形態１と異なる。前述した実施の形態１では、スイッチトランジスタのゲート電極を制御ゲートと同層の第１導体膜（例えば多結晶シリコン膜）により形成したが、本実施の形態６では、スイッチトランジスタのゲート電極をメモリゲートと同層の第２導体膜（例えば多結晶シリコン膜）により形成する。なお、メモリセルアレイに配列されたメモリゲートと制御回路との接続領域、書込み動作におけるタイミングチャートなどは前述した実施の形態１と同様であり、ブーストの効果も前述した実施の形態１と同様である。また、スイッチトランジスタの製造方法のみが前述した実施の形態１と異なるため、メモリセルアレイの構成およびメモリセルの断面構造は、それぞれ前述した実施の形態１の図２に示した半導体基板の要部平面図および図３〜図５に示した半導体基板の要部断面図と同様である。
【０１１６】
本実施の形態６による不揮発性半導体記憶装置の製造方法を図２５〜図３０を用いて説明する。図２５〜図３０は、スプリットゲート型ＭＯＮＯＳメモリセルおよびスイッチトランジスタの要部断面図を示しており、スプリットゲート型ＭＯＮＯＳメモリセルでは、前述した図２に示すＡ−Ａ′線、Ｂ−Ｂ′線およびＣ−Ｃ′線に沿った要部断面図を示している。
【０１１７】
まず、図２５に示すように、前述した実施の形態１と同様にして、半導体基板５１を準備し、ｐウェル５２を形成した後、図２６に示すように、半導体基板５１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。
【０１１８】
次に、図２７に示すように、半導体基板５１の主面にｐ型不純物、例えばボロンをイオン注入することにより、制御用ｎＭＩＳおよびスイッチトランジスタのチャネル形成用のｐ型半導体領域（図示は省略）を形成した後、半導体基板５１に対して酸化処理を施すことにより、半導体基板５１の主面に、例えば酸化シリコン膜からなる厚さ２．５ｎｍ以下のゲート絶縁膜５３を形成する。続いて、半導体基板５１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第１導体膜、およびハードマスクとして機能する酸化シリコン膜５４を順次堆積する。上記第１導体膜はＣＶＤ法により形成され、その厚さは、例えば１５０〜２５０ｎｍ程度を例示することができる。続いて、レジストパターンをマスクとして上記酸化シリコン膜５４を加工した後、この加工された酸化シリコン膜５４をマスクとして上記第１導体膜を加工することにより、制御ゲート５５を形成する。制御ゲート５５のゲート長は、例えば５０〜２００ｎｍ程度である。
【０１１９】
次に、図２８に示すように、半導体基板５１の主面にｎ型不純物またはｐ型不純物をイオン注入することにより、メモリ用ｎＭＩＳおよびスイッチトランジスタのチャネル形成用の半導体領域（図示は省略）を形成した後、半導体基板５１の主面上に、例えば酸化シリコン膜からなる絶縁膜５６ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜５６ｔを順次堆積する。絶縁膜５６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜５６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍ程度を例示することができる。絶縁膜５６ｂ，５６ｔおよび電荷蓄積層ＣＳＬは、電荷保持機能に加えて、後に形成されるメモリ用ｎＭＩＳのゲート絶縁膜およびスイッチトランジスタのゲート絶縁膜としても機能する。
【０１２０】
絶縁膜５６ｂ，５６ｔおよび電荷蓄積層ＣＳＬを構成する各膜の構成は、製造する半導体装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【０１２１】
次に、半導体基板５１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第２導体膜を堆積する。この第２導体膜はＣＶＤ法により形成され、その厚さは、例えば３０〜１５０ｎｍ程度を例示することができる。続いて、上記第２導体膜を異方性のドライエッチング法でエッチバックすることにより、制御ゲート５５の両側面のゲートに絶縁膜５６ｂ，５６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール５７を形成し、同時にスイッチトランジスタのゲート５７Ｇを形成する。このサイドウォール５７およびゲート５７Ｇの形成工程では、絶縁膜５６ｔをエッチングストッパ層として第２導体膜がエッチバックされるが、エッチバックにより絶縁膜５６ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜５６ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。
【０１２２】
次に、図２９に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール５７をエッチングして、制御ゲート５５の側壁の片側のみに、サイドウォール５７からなるメモリゲート５８を形成する。メモリゲート５８のゲート長は、例えば３０〜１５０ｎｍ程度である。
【０１２３】
次に、制御ゲート５５とメモリゲート５８との間および半導体基板５１とメモリゲート５８との間の絶縁膜５６ｂ，５６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜５６ｂ，５６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【０１２４】
次に、半導体基板５１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をプラズマＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、制御ゲート５５の片側面、メモリゲート５８の片側面およびスイッチトランジスタのゲート５７Ｇの両側面にそれぞれサイドウォール５９を形成する。サイドウォール５９のスペーサ長は、例えば６０ｎｍ程度である。これにより、制御ゲート５５と半導体基板５１との間のゲート絶縁膜５３の露出していた側面、ならびにメモリゲート５８と半導体基板５１との間の絶縁膜５６ｂ，５６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール５９によって覆うことができる。
【０１２５】
次に、サイドウォール５９をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板５１の主面にイオン注入することにより、半導体基板５１の主面にｎ＋型半導体領域６０，６１を制御ゲート５５およびメモリゲート５８に対して自己整合的に形成する。これにより、ｎ＋型半導体領域６０からなるドレイン拡散層Ｄｍおよびｎ＋型半導体領域６１からなるソース拡散層Ｓｍが形成される。同時に、スイッチトランジスタのソース・ドレイン拡散層ＳＤが形成される。
【０１２６】
次に、図３０に示すように、半導体基板５１の主面上に、例えば窒化シリコン膜および酸化シリコン膜からなる層間絶縁膜６２をＣＶＤ法により形成する。続いて層間絶縁膜６２にコンタクトホール６３を形成した後、コンタクトホール６３内にプラグ６４を形成する。プラグ６４は、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜６２上に、例えばタングステン、アルミニウムまたは銅等からなる第１層目のメタル配線６５を形成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性半導体記憶装置を製造する。
【０１２７】
このように、本実施の形態６によれば、スイッチトランジスタのゲート絶縁膜を絶縁膜５６ｂ，５６ｔおよび層間絶縁膜ＣＳＬにより形成していることから、スイッチトランジスタのゲート絶縁膜を酸化シリコン膜から形成した前述した実施の形態１と比較して、スイッチトランジスタの絶縁耐圧を向上させることができる。
【０１２８】
（実施の形態７）
本実施の形態７による不揮発性半導体記憶装置は、ｐ型不純物が導入された多結晶シリコン膜からなるメモリゲートを有し、このメモリゲートに１２Ｖ程度の正電圧を印加してメモリゲートからホールを注入することによって消去動作を行う。なお、メモリセルアレイに配列されたメモリゲートと制御回路との接続領域、書込み動作におけるタイミングチャートなどは前述した実施の形態１と同様であり、書込み動作に伴う選択メモリゲート／非選択メモリゲートのブーストの効果も前述した実施の形態１と同様である。また、メモリセルアレイの構成、メモリセルの断面構造およびスイッチトランジスタの断面構造等は、それぞれ前述した実施の形態１の図２に示した半導体基板の要部平面図および図３〜図５に示した半導体基板の要部断面図と同様である。製造方法については、例えば前述した実施の形態１において示したメモリゲートを形成する第２導体膜をｎ型不純物が導入された多結晶シリコン膜に代えて、ｐ型不純物が導入された多結晶シリコン膜とする以外は前述した実施の形態１の製造方法と同様である。
【０１２９】
本実施の形態７によるメモリセルの書込み動作、消去動作および読出し動作の電圧条件を表２に示す。書込み動作に関しては、前述した実施の形態１と同様のため、消去動作についてのみ記述する。本実施の形態７による不揮発性半導体記憶装置における消去動作を説明するタイミングチャート図の一部を図３１に示す。
【０１３０】
【表２】
2009271966.tif 000004
【０１３１】
図３１に示すように、時刻ｔ０において、選択メモリセルの選択メモリゲート（ＭＧ１）、選択制御ゲート（ＣＧ１）、ソース拡散層（Ｓｏｕｒｃｅ１）およびドレイン拡散層（Ｄｒａｉｎ１）は表２に示す非選択メモリセルの電圧条件となっている。ここで、各メモリゲートに電圧を給電するためにスイッチトランジスタＳＷ０はＯＮ状態となっている。
【０１３２】
次に、時刻ｔ１において、選択メモリゲート（ＭＧ１）に印加する電圧を上げ始め、時刻ｔ２で１１．３Ｖとする。時刻ｔ３において、スイッチトランジスタＳＷ０をＯＦＦ状態とし、全メモリゲートを一括してフローティング状態とする。時刻ｔ４〜時刻ｔ５にかけて選択制御ゲート（ＣＧ１）を０Ｖから１Ｖに上げる。この動作により、選択メモリゲート（ＭＧ１）の電位は１１．３Ｖから１２Ｖにブーストされて、消去が開始される。
【０１３３】
このように、本実施の形態７によれば、書込み動作だけではなく、消去動作時においてもメモリゲートを制御ゲートによってブーストできることから、消去時における電源回路でも発生電圧を低減できるので、電源回路面積を縮小することができる。
【０１３４】
（実施の形態８）
本実施の形態８においては、スイッチトランジスタの構造が、前述した実施の形態１におけるスイッチトランジスタの構造と相違する。
【０１３５】
図３２は、本実施の形態８によるメモリ動作に負電圧を使用する場合のスイッチトランジスタの構造の一例を示す半導体基板の要部断面図である。図３２に示すように、半導体基板１２に形成したｐウェル１３を囲んでｎ型半導体領域８０を形成することにより、負電圧を印加したときのダイオード順方向リーク電流を阻止することができる。
【０１３６】
図３３は、本実施の形態８によるメモリ動作に負電圧を使用しない場合のスイッチトランジスタの構造の一例を示す半導体基板の要部断面図である。負電圧を印加しないため、前記ｎ型不純物領域８０は不要である。
【０１３７】
（実施の形態９）
本実施の形態９においては、スプリットゲート型ＭＯＮＯＳメモリセルの構造が、前述した実施の形態１におけるスプリットゲート型ＭＯＮＯＳメモリセルの構造と相違する。すなわち、本実施の形態９では、制御ゲートの両側面にメモリゲートを有する、所謂ツインＭＯＮＯＳメモリセルを例示している。
【０１３８】
図３４は、本実施の形態９によるツインＭＯＮＯＳメモリセルの構造の一例を示す半導体基板の要部断面図である。書込み動作の際に、選択制御ゲートを共用するコンタクトホール２０側の選択メモリゲートにも電圧が印加される。これ以外の書込み動作は、前述した実施の形態１と同様である。製造方法については、例えば前述した実施の形態１において示したメモリゲートを形成する際に、片側のサイドウォール２４を除去せず、制御ゲート１４の両側面にサイドウォール２４を残して、これをメモリゲート１５とする以外は前述した実施の形態１の製造方法と同様である。
【０１３９】
このように、本実施の形態９におけるツインＭＯＮＯＳメモリセルにおいても、前述した実施の形態１と同様の効果を得ることができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４１】
本発明の不揮発性半導体記憶装置は、民生、ＯＡ、車載または産業用途などの混載マイコン用記憶装置などに適用することができる。
【図面の簡単な説明】
【０１４２】
【図１】本実施の形態１による不揮発性半導体記憶装置のブロック図である。
【図２】本実施の形態１によるメモリセルアレイの一例を示した半導体基板の要部平面図である。
【図３】図２のＡ−Ａ′線に沿った半導体基板の要部断面図である。
【図４】図２のＢ−Ｂ′線に沿った半導体基板の要部断面図である。
【図５】図２のＣ−Ｃ′線に沿った半導体基板の要部断面図である。
【図６】図２に対応するメモリセルアレイの等価回路図である。
【図７】本実施の形態１によるメモリセルアレイに配列されたメモリゲートと隣接するメモリゲートとの接続領域の一例を説明する概略平面図である。
【図８】本実施の形態１によるメモリセルアレイに配列されたメモリゲートと制御回路との間に形成されたスイッチトランジスタ領域の等価回路である。
【図９】本実施の形態１による不揮発性半導体記憶装置の製造方法を示す要部断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１２】図１１に続く不揮発性半導体記憶装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１５】本実施の形態１による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部である。
【図１６】本実施の形態１によるメモリセルアレイの構成の一例を示す平面概略図である。
【図１７】本実施の形態２による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部である。
【図１８】本実施の形態３による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部である。
【図１９】本実施の形態３による選択メモリセルの書込み動作により、非選択メモリセルが被るディスターブ（誤書込み）を説明するグラフ図である。
【図２０】（ａ）は、ドレイン拡散層の容量結合比またはｐウェルの容量結合比と、制御ゲートの容量結合比との関係を説明するグラフ図であり、（ｂ）は、メモリゲートがブーストする電位と、制御ゲートの容量結合比との関係をプロットしたグラフ図である。
【図２１】容量結合比と電荷保持用絶縁膜の膜厚との関係を説明するグラフ図である。
【図２２】本実施の形態４によるメモリセルアレイに配列されたメモリゲートと制御回路との間に形成されたスイッチトランジスタ領域の等価回路である。
【図２３】本実施の形態４による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部である。
【図２４】本実施の形態５による不揮発性半導体記憶装置における書込み動作を説明するタイミングチャート図の一部である。
【図２５】本実施の形態６による不揮発性半導体記憶装置の製造方法を示す要部断面図である。
【図２６】図２５に続く不揮発性半導体記憶装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図２７】図２６に続く不揮発性半導体記憶装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図２８】図２７に続く不揮発性半導体記憶装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図２９】図２８に続く不揮発性半導体記憶装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３０】図２９に続く不揮発性半導体記憶装置の製造工程中の図２５と同じ箇所の要部断面図である。
【図３１】本実施の形態７による不揮発性半導体記憶装置における消去動作を説明するタイミングチャート図の一部である。
【図３２】本実施の形態８によるメモリ動作に負電圧を使用する場合のスイッチトランジスタの構造の一例を示す半導体基板の要部断面図である。
【図３３】本実施の形態８によるメモリ動作に負電圧を使用しない場合のスイッチトランジスタの構造の一例を示す半導体基板の要部断面図である。
【図３４】本実施の形態９によるツインＭＯＮＯＳメモリセルの構造の一例を示す半導体基板の要部断面図である。
【符号の説明】
【０１４３】
１  制御回路
２  入出力回路
３  アドレスバッファ
４  行デコーダ
５  列デコーダ
６  ベリファイセンスアンプ回路
７  高速リードセンスアンプ回路
８  書込み回路
９  メモリセルアレイ
１０  電源回路
１１  電流トリミング回路
１２  半導体基板
１３  ｐウェル
１４  制御ゲート
１５  メモリゲート
１６，１７  ｎ＋型半導体領域
１８  ゲート絶縁膜
１９ｂ，１９ｔ  絶縁膜
２０  コンタクトホール
２１  メタル配線
２２  酸化シリコン膜
２３  ゲート
２４，２５  サイドウォール
２６  層間絶縁膜
２７  プラグ
２８  メモリマット
２９  メモリブロック
５１  半導体基板
５２  ｐウェル
５３  ゲート絶縁膜
５４  酸化シリコン膜
５５  制御ゲート
５６ｂ，５６ｔ  絶縁膜
５７  サイドウォール
５７Ｇ  ゲート
５８  メモリゲート
５９  サイドウォール
６０，６１  ｎ＋型半導体領域
６２  層間絶縁膜
６３  コンタクトホール
６４  プラグ
６５  メタル配線
８０  ｎ型半導体領域
ＣＳＬ  電荷蓄積層
Ｄｍ  ドレイン領域
ＭＬａ，ＭＬｂ，ＭＬｃ，ＭＬｄ，ＭＬｅ，ＭＬｆ，ＭＬｇ，ＭＬｈ  メタル配線
ＳＤ  ソース・ドレイン拡散層
ＳＧＩ  素子分離部
Ｓｍ  ソース領域
ＳＷ  スイッチトランジスタ領域
ＳＷ０〜ＳＷ８  スイッチトランジスタ
【図１】
2009271966.tif 000005
【図２】
2009271966.tif 000006
【図３】
2009271966.tif 000007
【図４】
2009271966.tif 000008
【図５】
2009271966.tif 000009
【図６】
2009271966.tif 000010
【図７】
2009271966.tif 000011
【図８】
2009271966.tif 000012
【図９】
2009271966.tif 000013
【図１０】
2009271966.tif 000014
【図１１】
2009271966.tif 000015
【図１２】
2009271966.tif 000016
【図１３】
2009271966.tif 000017
【図１４】
2009271966.tif 000018
【図１５】
2009271966.tif 000019
【図１６】
2009271966.tif 000020
【図１７】
2009271966.tif 000021
【図１８】
2009271966.tif 000022
【図１９】
2009271966.tif 000023
【図２０】
2009271966.tif 000024
【図２１】
2009271966.tif 000025
【図２２】
2009271966.tif 000026
【図２３】
2009271966.tif 000027
【図２４】
2009271966.tif 000028
【図２５】
2009271966.tif 000029
【図２６】
2009271966.tif 000030
【図２７】
2009271966.tif 000031
【図２８】
2009271966.tif 000032
【図２９】
2009271966.tif 000033
【図３０】
2009271966.tif 000034
【図３１】
2009271966.tif 000035
【図３２】
2009271966.tif 000036
【図３３】
2009271966.tif 000037
【図３４】
2009271966.tif 000038