(57)【要約】【課題】書き込み期間を短くすることが可能な表示装置を提供する。【解決手段】この液晶表示装置（表示装置）１００は、複数の画素３２を備え、画素３２の位置に応じて、画素３２への映像信号の書き込み時間を変化させるように構成されている。これにより、画素３２の位置に応じて映像信号の書き込み時間が短くなるように変化されるので、必要以上の書き込み期間が設定されるのが抑制される。したがって、全ての画素３２に対して一定の書き込み期間を設定する場合に比べて、書き込み期間が短くなる。【選択図】図１
2009175303.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を備え、
前記画素の位置に応じて、前記画素への映像信号の書き込み時間を変化させるように構
成されている、表示装置。
【請求項２】
前記複数の画素に映像信号を供給する信号伝送線をさらに備え、
前記信号伝送線の各々の前記画素までの距離に応じて、前記画素への映像信号の書き込
み時間を変化させるように構成されている、請求項１に記載の表示装置。
【請求項３】
前記信号伝送線の前記画素までの信号伝送経路の配線抵抗および配線容量に基づいて前
記画素への書き込み時間が制御されるように構成されている、請求項２に記載の表示装置
。
【請求項４】
前記画素までの信号伝送経路の距離の増加に応じて書き込み時間が長くなるように制御
されるように構成されている、請求項２または３に記載の表示装置。
【請求項５】
前記複数の画素に対して行毎に順次書き込みを行う線順次書き込み方式により駆動する
ように構成され、
前記信号伝送線は、前記画素に映像信号を供給する信号線を含み、
前記画素に対して行毎に書き込みを行う際には、前記信号線の前記画素までの距離に応
じて変化する配線抵抗および配線容量に基づいて前記画素への書き込み時間が制御される
ように構成されている、請求項２〜４のいずれか１項に記載の表示装置。
【請求項６】
前記画素毎に順次書き込みを行う点順次書き込み方式により駆動するように構成され、
前記信号伝送線は、前記画素に映像信号を供給する信号線と、各々の前記信号線に映像
信号を供給する映像信号線とを含み、
前記映像信号線と前記各々の信号線との間にそれぞれ設けられたスイッチ部とをさらに
備え、
前記画素毎に書き込みを行う際には、前記映像信号線の信号線までの距離および前記信
号線の前記画素までの距離に応じて変化する配線抵抗および配線容量に基づいて前記画素
への書き込み時間が制御されるように構成されている、請求項２〜４のいずれか１項に記
載の表示装置。
【請求項７】
前記画素の位置を数値化するカウンタと、
前記カウンタにより数値化された値に基づいて、クロック信号を分周する分周比設定部
とをさらに備え、
前記分周比設定部により、前記カウンタにより数値化された前記画素の位置に対応する
周波数に分周されることによって、前記画素への書き込み時間が制御されるように構成さ
れている、請求項１〜６のいずれか１項に記載の表示装置。
【請求項８】
前記複数の画素は、行列状に配置され、
前記カウンタは、前記画素の位置を行毎に数値化するように構成され、
前記カウンタにより行毎に数値化された値に基づいて、前記画素への映像信号の書き込
み時間を行毎に変化させるように構成されている、請求項７に記載の表示装置。
【請求項９】
前記複数の画素は、行列状に配置され、
前記カウンタは、前記画素の位置を前記画素毎に数値化するように構成され、
前記カウンタにより前記画素毎に数値化された値に基づいて、前記画素への映像信号の
書き込み時間を前記画素毎に変化させるように構成されている、請求項７に記載の表示装
置。
【請求項１０】
発光装置をさらに備え、
前記発光装置は、複数の発光色に対応する複数の光源により構成されており、
映像を表示する際に、前記複数の光源は、色毎に順番に点灯するように制御されるフィ
ールドシーケンシャル駆動により制御されるように構成されている、請求項１〜９のいず
れか１項に記載の表示装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の表示装置を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および電子機器に関し、特に、複数の画素を備えた表示装置および
それを備えた電子機器に関する。
【背景技術】
【０００２】
従来、複数の画素を備えた液晶表示装置が知られている（たとえば、特許文献１参照）
。
【０００３】
上記特許文献１には、複数の画素を備えたフィールドシーケンシャル液晶表示装置が開
示されている。上記特許文献１に開示されたフィールドシーケンシャル液晶表示装置では
、表示装置の画面領域が所定数の画素行毎に区分されているとともに、区分された画面領
域の領域毎に、それぞれ、ＲＧＢからなる複数の光源が配置されている。そして、区分さ
れた画面領域毎に、赤（Ｒ）、緑（Ｇ）および青（Ｂ）における映像データの書き込みお
よび光源の発光による表示（フィールドシーケンシャル方式による表示）が行われている
。
【０００４】
【特許文献１】特開２００２―２２１７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の液晶表示装置では、画素への書き込み期間の長
さは、区分された画面領域毎に一定である。このため、従来の液晶表示装置では、書き込
み時間を最も必要とする画素（画素までの配線の長さが最も大きい画素）への書き込みに
対して必要な時間を、画素への書き込み期間として均一に設定していると考えられる。し
たがって、この場合、画素の位置によっては必要以上の書き込み期間が設けられているに
も係わらず、全ての画素に対する書き込み期間が均一であると考えられるので、その分、
全体的に書き込み期間が長くなる場合があるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つ
の目的は、書き込み期間を短くすることが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
この発明の第１の局面による表示装置は、複数の画素を備え、画素の位置に応じて、画
素への映像信号の書き込み時間を変化させるように構成されている。
【０００８】
この第１の局面による表示装置では、上記のように、映像信号の書き込み時間を画素の
位置に応じて変化させるように構成することによって、画素の位置に応じて映像信号の書
き込み時間を短くするように変化させることができるので、書き込み期間が必要以上の長
さに設定されるのを抑制することができる。したがって、全画素に対して一定の書き込み
期間を設定する場合に比べて、書き込み期間を短くすることができる。
【０００９】
上記第１の局面による表示装置において、好ましくは、複数の画素に映像信号を供給す
る信号伝送線をさらに備え、信号伝送線における各々の画素までの距離に応じて、画素へ
の映像信号の書き込み時間を変化させるように構成されている。このように構成すれば、
映像信号の伝送経路が最も長い画素に対して必要な書き込み期間を各画素に対する書き込
み期間として均一に設定することなく、信号伝送線の距離に応じて各画素に対して必要な
期間のみを、それぞれ書き込み期間として設定することができるので、全画素に対する合
計の書き込み期間を短くすることができる。
【００１０】
この場合、好ましくは、信号伝送線の画素までの信号伝送経路の配線抵抗および配線容
量に基づいて画素への書き込み時間が制御されるように構成されている。このように構成
すれば、映像信号の伝送経路の長さ（伝送信号線の画素までの距離）により変化する配線
抵抗および配線容量に基づいて画素への書き込み時間が制御されるので、各画素に対して
必要な書き込み時間を正確に設定することができる。
【００１１】
上記信号伝送経路の配線抵抗および配線容量に基づいて書き込み時間が制御される構成
において、好ましくは、画素までの信号伝送経路の距離の増加に応じて書き込み時間が長
くなるように制御されるように構成されている。このように構成すれば、映像信号の伝送
経路が短い画素に対しては、伝送経路における配線抵抗および配線容量が小さいため書き
込み時間が短く設定される。そして、映像信号の伝送経路が長い画素ほど配線抵抗および
配線容量が大きくなるため、書き込み時間を長くするように設定することができる。した
がって、全各画素に対して必要な合計の書き込み時間を確実に短くすることができる。
【００１２】
上記信号伝送経路の配線抵抗および配線容量に基づいて書き込み時間が制御される構成
において、好ましくは、複数の画素に対して行毎に順次書き込みを行う線順次書き込み方
式により駆動するように構成され、信号伝送線は、画素に映像信号を供給する信号線を含
み、画素に対して行毎に書き込みを行う際には、信号線の画素までの距離に応じて変化す
る配線抵抗および配線容量に基づいて画素への書き込み時間が制御されるように構成され
ている。このように構成すれば、線順次書き込み方式において、画素の行毎に、信号線の
配線抵抗および配線容量に基づいて画素への書き込み時間が制御されるので、各画素に対
して行毎に書き込み時間を容易に設定することができる。
【００１３】
上記信号伝送経路の配線抵抗および配線容量に基づいて書き込み時間が制御される構成
において、好ましくは、画素毎に順次書き込みを行う点順次書き込み方式により駆動する
ように構成され、信号伝送線は、画素に映像信号を供給する信号線と、各々の信号線に映
像信号を供給する映像信号線とを含み、映像信号線と各々の信号線との間にそれぞれ設け
られたスイッチ部とをさらに備え、画素毎に書き込みを行う際には、映像信号線の信号線
までの距離および信号線の画素までの距離に応じて変化する配線抵抗および配線容量に基
づいて画素への書き込み時間が制御されるように構成されている。このように構成すれば
、点順次書き込み方式において、各画素毎に、映像信号線および信号線の配線抵抗および
配線容量に基づいて画素への書き込み時間が制御されるので、各画素毎に必要な書き込み
時間を確実に設定することができる。
【００１４】
上記第１の局面による表示装置において、好ましくは、画素の位置を数値化するカウン
タと、カウンタにより数値化された値に基づいて、クロック信号を分周する分周比設定部
とをさらに備え、分周比設定部により、カウンタにより数値化した画素の位置に対応する
周波数に分周されることによって、画素への書き込み時間が制御されるように構成されて
いる。このように構成すれば、カウンタにより画素の位置を正確に識別することができる
とともに、数値化された画素の位置に基づいて、容易に必要な書き込み時間を設定するこ
とができる。
【００１５】
この場合、好ましくは、複数の画素は、行列状に配置され、カウンタは、画素の位置を
行毎に数値化するように構成され、カウンタにより行毎に数値化された値に基づいて、画
素への映像信号の書き込み時間を行毎に変化させるように構成されている。このように構
成すれば、画素への書き込み時間を行毎に制御するように構成した分、画素毎に個別に書
き込み時間を制御する場合に比べて、容易に制御することができるとともに、回路が複雑
化するのを抑制することができる。
【００１６】
上記カウンタおよび分周比設定部を備える構成において、好ましくは、複数の画素は、
行列状に配置され、カウンタは、画素の位置を画素毎に数値化するように構成され、カウ
ンタにより画素毎に数値化された値に基づいて、画素への映像信号の書き込み時間を画素
毎に変化させるように構成されている。このように構成すれば、各画素の位置に応じて書
き込み時間を制御することができるとともに、画素毎に書き込み時間を制御するように構
成した分、必要な書き込み時間をより細かく設定することができる。したがって、細かく
書き込み時間を設定した分、さらに合計の書き込み期間を短くすることができる。
【００１７】
上記第１の局面による表示装置において、好ましくは、発光装置をさらに備え、発光装
置は、複数の発光色に対応する複数の光源により構成されており、映像を表示する際に、
複数の光源は、色毎に順番に点灯するように制御されるフィールドシーケンシャル駆動に
より制御されるように構成されている。このように構成すれば、たとえば、発光ダイオー
ド素子などからなる光源を、赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）にそれぞれ対応す
るように構成した場合などに、発光ダイオード素子により空間的に赤色（Ｒ）、緑色（Ｇ
）および青色（Ｂ）を表示して混合することにより所望の色を得ることができるので、カ
ラーフィルタを設ける必要がない。したがって、カラーフィルタを設けない分、光源から
の光の透過率を増加させることができるので、より高輝度に画像を表示することができる
。
【００１８】
この発明の第２の局面による電子機器は、請求項１〜１０のいずれか１項に記載の表示
装置を備える。このように構成すれば、画像書き込み期間を短くすることや、より高輝度
な画像を表示することが可能な電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である
。図２は、本発明の第１実施形態による液晶表示装置の画素部分における等価回路図であ
る。まず、図１および図２を参照して、本発明の第１実施形態による液晶表示装置１００
の構成について説明する。なお、第１実施形態では、表示装置の一例であるフィールドシ
ーケンシャル駆動方式による液晶表示装置に本発明を適用した場合について説明する。
【００２１】
第１実施形態による液晶表示装置１００は、図１に示すように、駆動部１と表示部２と
から構成されている。
【００２２】
駆動部１は、Ａ／Ｄコンバータ１１と、水平同期信号ＰＬＬ回路１２と、メモリ制御部
１３と、メモリ１４と、アナログドライバ１５と、タイミング制御回路１６と、レベル変
換回路１７と、ＬＥＤ制御回路１８と、Ａ／ＤＣＯＭドライバ１９と、マイコン部２０と
を備えている。また、第１実施形態では、駆動部１は、ラインカウンタ２１と、分周比設
定部２２と、メインクロックＰＬＬ回路２３とを備えている。なお、ラインカウンタ２１
は、本発明における「カウンタ」の一例である。
【００２３】
Ａ／Ｄコンバータ１１と、ＰＬＬ回路１２と、メモリ制御部１３とは接続されている。
Ａ／Ｄコンバータ１１は、アナログのビデオ信号をＲ（赤）Ｇ（緑）Ｂ（青）のデジタル
信号に変換する機能を有する。また、水平同期信号ＰＬＬ回路１２は、水平同期信号から
メモリ１４に書き込むクロックを生成するとともに、フィールドシーケンシャル駆動に必
要なクロックを生成する機能を有する。また、メモリ制御部１３は、ＲＧＢのデジタル信
号に変換されたビデオ信号をＲＧＢ毎にメモリ１４に格納するタイミング信号を生成する
とともに、フィールドシーケンシャル駆動に必要な呼び出しのタイミング信号を生成する
機能を有する。また、Ａ／Ｄコンバータ１１およびメモリ制御部１３は、メモリ１４に接
続されている。メモリ１４は、ＲＧＢのデジタル信号を記憶する機能を有する。
【００２４】
アナログドライバ１５は、メモリ１４に接続されている。アナログドライバ１５は、メ
モリ１４に記憶されたＲＧＢのデジタル信号を読み出してＲＧＢのアナログ信号に変換す
るとともに、ＲＧＢのアナログ信号を表示部２に供給する機能を有する。
【００２５】
タイミング制御回路１６は、メモリ１４と、レベル変換回路１７と、ＬＥＤ制御回路１
８と、Ａ／ＤＣＯＭドライバ１９と、メインクロックＰＬＬ回路２３とに接続されている
。また、タイミング制御回路１６は、後述する画素３２を駆動するタイミング信号を生成
する機能を有する。また、レベル変換回路１７は、画素３２を駆動するためのパルス（水
平・垂直コントロール信号、フィールドシーケンシャル駆動用コントロール信号）を生成
する機能を有する。また、ＬＥＤ制御回路１８は、フィールドシーケンシャル駆動のタイ
ミングに合わせて後述するＬＥＤ３６の発光および発光の停止を制御する機能を有する。
また、Ａ／ＤＣＯＭドライバ１９は、後述する共通電極３２ｃへ供給するＣＯＭ電圧を決
定するとともに、決定したＣＯＭ電圧を共通電極３２ｃに機能を有する。
【００２６】
マイコン部２０は、駆動部１に含まれる全ての回路と接続されており（図示せず）、駆
動部１全体の動作を制御する機能を有している。
【００２７】
ここで、第１実施形態では、ラインカウンタ２１は、映像信号の書き込みを行う画素３
２が配置されている行（ライン）を数値に置き換える機能を有する。つまり、第１実施形
態では、ラインカウンタ２１により、書き込みを行う画素３２の位置を行毎に識別可能な
ように構成されている。また、分周比設定部２２は、ラインカウンタ２１により数値化さ
れた行の位置に基づいて、メインクロックＰＬＬ回路２３において比較パルスを分周する
機能を有する。また、この比較パルスは、メイン動作クロックを生成するためのパルスで
あるとともに、メインクロックＰＬＬ回路２３に供給される。なお、分周とは、一定周期
の周波数を整数分の１に下げる動作のことである。また、メインクロックＰＬＬ回路２３
は、分周比設定部２２から供給された比較パルスに基づいてメイン動作クロックを生成す
る機能を有する。また、メインクロックＰＬＬ回路２３は、メモリ１４からの読出し、表
示部２の駆動に必要な基本クロックを生成する機能を有する。
【００２８】
また、表示部２は、基板３１と、複数の画素３２と、各画素３２に接続されるＨドライ
バ３３およびＶドライバ３４と、Ｈドライバ３３およびＶドライバ３４を駆動する内部駆
動回路３５と、画素３２のバックライトとして赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）
を発光する３つのＬＥＤ（発光ダイオード素子）３６（３６ａ〜３６ｃ）とを備えている
。なお、ＬＥＤ３６は、本発明における「発光装置」の一例である。
【００２９】
また、図２に示すように、基板３１（図１参照）上には、複数のデータ線３７と、複数
のゲート線３８とが互いに直交するように配置されている。データ線３７は、それぞれ、
ＴＦＴ（薄膜トランジスタ）からなるスイッチ部（ＡＳＷ）３９を介してＨドライバ３３
に接続されている。また、各スイッチ部３９のゲートは、Ｘ方向ゲート線４０に接続され
ている。また、ゲート線３８は、それぞれ、Ｖドライバ３４に設けられたＹ方向シフトレ
ジスタ３４ａに接続されている。また、データ線３７とゲート線３８とが交差する位置に
は、それぞれ、画素３２が配置されている。各画素３２は、ｎ型のＴＦＴからなる画素ト
ランジスタ３２ａと、画素電極３２ｂと、画素電極３２ｂに対向配置された共通電極３２
ｃと、画素電極３２ｂと共通電極３２ｃとの間に挟まれるようにして保持された液晶３２
ｄと、補助容量３２ｅとを含んでいる。そして、画素トランジスタ３２ａのドレイン領域
は、データ線３７に接続されているとともに、ソース領域は、画素電極３２ｂと補助容量
３２ｅの一方の電極とに接続されている。また、画素トランジスタ３２ａのゲートはゲー
ト線３８に接続されている。なお、データ線３７は、本発明における「信号線（信号伝送
線）」の一例である。
【００３０】
図３〜図７は、本発明の第１実施形態による液晶表示装置の画素部分の等価回路図であ
る。図８は、本発明の第１実施形態による液晶表示装置の書き込み期間を説明するための
図である。次に、図１〜図８を参照して、本発明の第１実施形態による液晶表示装置１０
０の動作について説明する。
【００３１】
まず、図１に示すように、駆動部１において、アナログのビデオ信号がＡ／Ｄコンバー
タ１１に入力されるとともに、アナログのビデオ信号がＲＧＢのデジタル信号に変換され
る。また、水平・垂直同期信号がＰＬＬ回路１２に入力される。また、メモリ制御部１３
によって生成されたタイミング信号（赤色、緑色および青色の信号毎にメモリ１４に格納
する信号）に従って、Ａ／Ｄコンバータ１１により変換されたＲＧＢのデジタル信号がメ
モリ１４に格納される。
【００３２】
また、タイミング制御回路１６により、ＲＧＢの映像データの書き込みのタイミング信
号、映像データの書き込みにおけるＲＧＢの順序の切り替えのタイミング信号、および、
ＬＥＤ３６の発光のタイミング信号が生成される。このタイミング制御回路１６により生
成されたＲＧＢの映像データの書き込みのタイミング信号、および、映像データの画素３
２への書き込みにおけるＲＧＢの順序の切り替えのタイミング信号に基づいて、水平・垂
直コントロール信号およびフィールドシーケンシャル駆動用コントロール信号がレベル変
換回路１７を介して、表示部２に供給される。これにより、ＲＧＢの映像データの書き込
み、および、画素３２への書き込みにおけるＲＧＢの順序の切り替えが行われる。
【００３３】
また、タイミング制御回路１６により生成されたＬＥＤ３６の発光のタイミング信号に
基づいて、ＬＥＤ制御回路１８からの信号により、１フレーム（１つの画面が表示されて
いる期間）の間に、赤色映像信号の書き込み、赤色のＬＥＤ３６ａの発光、緑色映像信号
の書き込み、緑色のＬＥＤ３６ｂの発光、青色映像信号の書き込み、および、青色のＬＥ
Ｄ３６ｃの発光がそれぞれ１回ずつ行われるフィールドシーケンシャル駆動が行われる。
【００３４】
次に、図１〜図８を参照して、各色の映像信号の書き込み時における動作について説明
する。
【００３５】
上述の映像信号の書き込み時における動作については、図２に示すように、各画素３２
に書き込むための映像信号（図２のビデオ１、ビデオ２・・・）が、Ｈドライバ３３から
各データ線３７に一斉に供給される。そして、Ｘ方向ゲート線４０からオン信号が供給さ
れることにより、各スイッチ部３９のゲートが一斉にオン状態になる。また、このとき、
Ｙ方向シフトレジスタ３４ａから、各ゲート線３８に順次オン信号が供給され始める。こ
れにより、まず、Ｈドライバ３３から一斉に１行目の画素３２に対応する映像信号が出力
されるとともに、Ｙ方向シフトレジスタ３４ａから１行目の画素トランジスタ３２ａのゲ
ートにオン信号が供給される。そして、映像信号は、各スイッチ部３９と、１行目に配置
された各画素トランジスタ３２ａのドレインおよびソース間とを介して各画素電極３２ｂ
に供給される。これにより、１行目に配置された各画素３２に対して書き込みが行われる
。次に、１行目と同様にして、Ｈドライバ３３から一斉に２行目の各画素３２に対応する
映像信号が出力されるのと同時に、Ｙ方向シフトレジスタ３４ａから２行目の画素トラン
ジスタ３２ａのゲートにオン信号が供給される。これにより、映像信号は、２行目に配置
された各画素電極３２ｂに供給されることにより、２行目の各画素３２に対する書き込み
が行われる。また、３行目以降も同様の動作を行うことにより、第１実施形態では、各行
毎に順次書き込みを行う線順次方式により書き込みが行われる。
【００３６】
また、第１実施形態では、各画素３２に対して行毎に映像信号の書き込みを行う際に、
各画素３２までのデータ線３７の距離に応じて画素３２への書き込み時間を制御する。具
体的には、データ線３７の画素３２までの距離の増減に伴って変化するデータ線３７の配
線抵抗および配線容量の大きさに基づいて画素３２への書き込み時間を制御する。以下、
詳細に説明する。
【００３７】
行列状（マトリクス状）に配置された画素３２を含む表示部２において、図３に示すよ
うに、１列目のデータ線３７部分の分布定数回路を集中定数回路の等価回路として近似す
る場合、スイッチ部３９の抵抗はＲＡＳＷ１により表される。また、画素トランジスタ３
２ａの抵抗と、画素電極３２ｂおよび共通電極３２ｃと、補助容量３２ｅの容量とは、そ
れぞれ、ＲＴＦＴ、ＣＬＣおよびＣＳにより表される。また、１列目のデータ線３７の配
線抵抗および配線容量は、それぞれ、ＲＳＲＣ１およびＣＳＲＣ１により表される。また
、２列目のデータ線３７の配線抵抗および配線容量は、それぞれ、ＲＳＲＣ２およびＣＳ
ＲＣ２により表される。なお、３列目以降のデータ線３７の配線抵抗および配線容量も、
１列目および２列目と同様に、ＲＳＲＣ３、ＲＳＲＣ４・・・、および、ＣＳＲＣ３、Ｃ
ＳＲＣ４・・・と表される。以上により、１つの列における等価回路は図４のようになる
。
【００３８】
これにより、たとえば、画素３２が２４０行配置された場合において、１行目の画素３
２における等価回路は図５のようになる。このとき、図５に示すように、１行目の画素３
２では、スイッチ部３９（ＲＡＳＷ１）と画素トランジスタ３２ａ（ＲＴＦＴ）との接続
部分であるノード１（Ｎ１）から下の行の部分に２４０行分の配線抵抗および配線容量が
存在する。つまり、行と行との間には、それぞれ、２３９個分の配線抵抗（ＲＳＲＣ×２
３９）および配線容量（ＣＳＲＣ×２３９）が存在する。なお、配線抵抗は、分布定数回
路を集中定数回路として扱う場合の値は約１／２になることにより、（ＲＳＲＣ×２３９
）÷２の値となる。
【００３９】
また、たとえば、画素３２が２４０行配置された場合において、２行目の画素３２にお
ける等価回路は図６のようになる。このとき、図６に示すように、２行目の画素３２では
、スイッチ部３９（ＲＡＳＷ１）およびＲＳＲＣ１（１行目の配線抵抗）と画素トランジ
スタ３２ａとの接続部分であるノード２（Ｎ２）から下の行の部分に２３９行分の配線抵
抗および配線容量が存在する。つまり、行と行との間には、それぞれ、２３８個分の配線
抵抗（ＲＳＲＣ×２３８）および配線容量（ＣＳＲＣ×２３８）が存在する。
【００４０】
また、たとえば、画素３２が２４０行配置された場合において、ｎ行目（ｎ＝１、２、
・・・、２４０）における等価回路は図７のようになる。このとき、図７に示すように、
ｎ行目の画素３２では、データ線３７と画素トランジスタ３２ａとの接続部分であるノー
ドｎ（Ｎｎ）より上の行の部分には、スイッチ部３９（ＲＡＳＷ１）およびＲＳＲＣ×（
ｎ−１）（ｎ−１行目までの配線抵抗）が存在する。また、ノードｎ（Ｎｎ）から下の行
の部分には、２４０−（ｎ−１）行分の配線抵抗および配線容量が存在する。つまり、行
と行との間には、それぞれ、２３９−（ｎ−１）個分の配線抵抗（ＲＳＲＣ×（２３９−
ｎ−１））および配線容量（ＣＳＲＣ×（２３９−ｎ−１））が存在する。以上のように
、各列において配線抵抗および配線容量が存在する。
【００４１】
ここで、ＲＣからなる分布定数回路を集中定数回路に近似した場合、時定数（τ）は、
τ＝ｎＲ×ｎＣ／２＝ｎ２ＲＣ／２に近似される。なお、ｎは、それぞれ、抵抗Ｒおよび
キャパシタＣの個数である。また、時定数（τ）とは、回路の応答の速さを表す指標であ
り、単位はｓ（秒）である。また、上記の式から、時定数（τ）は、ＲおよびＣの個数が
増加するのに対して時定数が大きくなる。つまり、配線抵抗（ＲＳＲＣ）および配線容量
（ＣＳＲＣ）の個数が増加するほど書き込み時間が大きくなる。
【００４２】
以上により、第１実施形態では、画素３２への書き込み時間は、時定数の大きさに基づ
いて設定される。つまり、時定数の大きさに応じてメイン動作クロックの周波数を調整す
ることにより書き込み時間が決定される。そして、図８に示すように、１垂直期間におい
て、上段の行であるほど画素３２への書き込み時間が短縮されるとともに、下段の行であ
るほど画素３２への書き込み時間が延長される。
【００４３】
具体的な制御としては、図１に示すように、まず、画素３２への書き込み時において、
ラインカウンタ２１により書き込みを行う画素３２が配置された行が数値化される。そし
て、書き込みを行う画素３２に対応する行の位置を表す数値に基づいて分周比設定部２２
により比較パルスを分周する。ここで、行の位置が下段であるほど分周比が下げられる。
これにより、行の位置が下段であるほど比較パルスの周波数が下げられる。そして、この
比較パルスから、メインクロックＰＬＬ回路２３によりメイン動作クロックを生成する。
これにより、メイン動作クロックは、上段の行への書き込みに対応するクロックであるほ
ど高い周波数になるように生成されるとともに、下段の行への書き込みに対応するクロッ
クであるほど低い周波数になるように生成される。そして、生成されたメイン動作クロッ
クはタイミング制御回路１６、メモリ１４およびアナログドライバ１５を介して表示部２
側に出力される。
【００４４】
図９および図１０は、それぞれ、本発明の第１実施形態による液晶表示装置を用いた電
子機器の一例および他の例を説明するための図である。次に、図９および図１０を参照し
て、本発明の第１実施形態による液晶表示装置１００を用いた電子機器について説明する
。
【００４５】
本発明の一実施形態による液晶表示装置１００は、図９および図１０に示すように、携
帯電話５０およびＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）６０などに用いることが
可能である。図９の携帯電話５０においては、表示画面５０ａに本発明の第１実施形態に
おける液晶表示装置１００が用いられる。また、図１０のＰＣ６０においては、キーボー
ド６０ａなどの入力部および表示画面６０ｂなどに用いることが可能である。また、周辺
回路を液晶パネル内の基板に内蔵することにより部品点数を大幅に減らすとともに、装置
本体の軽量化および小型化を行うことが可能になる。
【００４６】
第１実施形態では、上記のように、線順次書き込み方式により駆動するように構成する
とともに、画素３２への書き込みの際、各行毎に、データ線３７における配線抵抗および
配線容量の大きさに基づいて画素３２への書き込み時間が制御されるように構成すること
によって、データ線３７に含まれる配線抵抗および配線容量に基づいて書き込み時間を制
御するので、画素３２に対する書き込み時間を、行毎に容易に設定することができる。ま
た、画素３２に対する書き込み時間を行毎に設定することができるので、全ての画素３２
に対してそれぞれ均一に書き込み期間を設定することなく、データ線３２に含まれる配線
抵抗および配線容量の大きさに応じて、映像信号の書き込み時間を短くするように変化さ
せることができる。したがって、必要以上の書き込み期間が設定されるのを抑制すること
ができるので、その分、書き込み期間を短くすることができる。
【００４７】
また、第１実施形態では、データ線３７における各画素３２までの距離（配線抵抗およ
び配線容量の大きさ）に応じて、画素３２への映像信号の書き込み時間を変化させるよう
に構成することによって、映像信号の伝送経路が最も長い画素３２に対して必要な書き込
み時間を各画素３２に対する書き込み期間として均一に設定することなく、データ線３７
の距離に応じて各画素３２に対して必要な期間のみを、それぞれ書き込み期間に設定する
ことができるので、合計の書き込み期間を短くすることができる。また、データ線３７の
距離により変化する配線抵抗および配線容量に基づいて画素３２への書き込み時間が制御
されるので、画素３２に対して必要な書き込み時間を正確に設定することができる。
【００４８】
また、第１実施形態では、書き込みを行う画素３２までのデータ線３７の距離の増加（
配線抵抗および配線容量の増加）に応じて書き込み時間が長くなるように制御することに
よって、データ線３７における配線抵抗および配線容量の大きさに応じて、映像信号の伝
送経路が短い画素３２に対しては、書き込み時間を短くするように設定することができる
とともに、映像信号の伝送経路が長い画素３２ほど書き込み時間を長くするように設定す
ることができる。
【００４９】
また、第１実施形態では、ラインカウンタ２１により書き込みが行われる画素３２の行
を数値化するように構成することによって、書き込みを行う画素３２の行を正確に識別す
ることができる。また、ラインカウンタ２１により数値化された画素３２の行の位置に基
づいて、容易に必要な書き込み時間を制御することができる。また、画素３２への書き込
み時間を行毎に制御するように構成した分、画素３２毎に個別に書き込み時間を制御する
場合に比べて、回路が複雑化するのを抑制することができる。
【００５０】
（第２実施形態）
図１１は、本発明の第２実施形態による液晶表示装置の全体構成を示すブロック図であ
る。図１２および図１３は、本発明の第２実施形態による液晶表示装置の画素部分におけ
る等価回路図である。図１１〜図１３を参照して、第２実施形態では、行毎に書き込み時
間を制御した第１実施形態とは異なり、画素毎に書き込み時間を制御する例について説明
する。
【００５１】
第２実施形態における液晶表示装置２００では、駆動部１に、図１１に示すように、書
き込みを行う画素３２の位置を各画素３２毎に数値に置き換える機能を有するビットカウ
ンタ２１１が設けられている。また、図１２に示すように、ＴＦＴからなるスイッチ部３
９の一方の端子には、第１実施形態と同様に、データ線３７が接続されている。また、各
スイッチ部３９の他方の端子には、映像信号を供給するための映像信号線２１２が接続さ
れている。また、各スイッチ部３９のゲートは、それぞれ、Ｈドライバ３３に設けられた
Ｘ方向シフトレジスタ３３ａと接続されている。
【００５２】
第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００５３】
また、映像信号の書き込み時の動作においては図１２に示すように、Ｘ方向シフトレジ
スタ３３ａからオン信号が供給された列に対応するスイッチ部３９のみがオン状態になる
とともに、Ｙ方向シフトレジスタ３４ａからオン信号が供給された行に対応する画素トラ
ンジスタ３２ａのみがオン状態になる。これにより、１つの画素３２のみが選択された状
態（書き込み可能な状態）になるとともに、選択された画素３２に対して書き込みが行わ
れる。
【００５４】
具体的な制御としては、図１１に示すように、まず、画素３２への書き込み時において
、ビットカウンタ２１１により書き込みが行われる画素３２の位置が数値化される。そし
て、画素３２の位置を表す数値に基づいて分周比設定部２２により比較パルスを分周する
。そして、この比較パルスから、メインクロックＰＬＬ回路２３によりメイン動作クロッ
クを生成する。ここで、メイン動作クロックは、上段の行および上段の列に配置された画
素３２への書き込みに対応するクロックであるほど高い周波数になるように生成され、下
段の行および下段の列に配置された画素３２への書き込みに対応するクロックであるほど
低い周波数になるように生成される。そして、生成されたメイン動作クロックはタイミン
グ制御回路１６、メモリ１４およびアナログドライバ１５を介して表示部２側に出力され
る。
【００５５】
第２実施形態では、上記のように、ビットカウンタ２１１により、書き込みを行う画素
３２の位置を各画素３２毎に数値化するとともに、数値化した値に基づいて映像信号の書
き込み時間を各画素３２毎に変化させるように構成することによって、書き込みを行う画
素３２の位置に応じて書き込み時間を制御することができる。また、画素３２毎に書き込
み時間を制御することによって、書き込みを行う際に、各画素３２に対して必要な書き込
み時間をより細かく制御することができる。
【００５６】
また、第２実施形態では、点順次書き込み方式により駆動するように構成するとともに
、画素３２への書き込みの際、画素３２毎に、映像信号線２１２およびデータ線３７に含
まれる配線抵抗および配線容量の大きさに基づいて書き込み時間を制御するように構成す
る。これにより、映像信号線２１２およびデータ線３７に含まれる配線抵抗および配線容
量に基づいて書き込み時間を制御するので、画素３２毎に対する書き込み時間を、容易に
設定することができる。
【００５７】
なお、第２実施形態のその他の効果は、第１実施形態の効果と同様である。
【００５８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと
考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範
囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００５９】
たとえば、上記第１および第２実施形態では、バックライト用の光源としてＬＥＤ（発
光ダイオード素子）を用いる例を示したが、本発明はこれに限らず、ＬＥＤ以外のバック
ライト用の光源を用いてもよい。
【００６０】
また、上記第１実施形態では、１行毎に画素への書き込み時間を変化させる例を示した
が、本発明はこれに限らず、複数行毎に書き込みを変化させてもよい。この場合、１行ご
とに画素への書き込み時間を変化させる場合に比べて、より回路を簡素化することができ
る。
【００６１】
また、上記第１実施形態では、図９および図１０において、第１実施形態による液晶表
示装置１００を用いた電子機器の例を示したが、本発明はこれに限らず、第２実施形態に
よる液晶表示装置２００も上述した電子機器へ適用可能である。
【００６２】
また、上記第２実施形態では、各画素毎に書き込み時間を変化させる例を示したが、本
発明はこれに限らず、複数個の画素毎に書き込み時間を変化させてもよい。この場合、各
画素毎に書き込み時間を変化させる場合に比べて、より回路を簡素化することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態による液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の第１実施形態による液晶表示装置の画素部分における等価回路図である。
【図３】本発明の第１実施形態による液晶表示装置の画素部分における等価回路図である。
【図４】本発明の第１実施形態による液晶表示装置の画素部分における等価回路図である。
【図５】本発明の第１実施形態による液晶表示装置の画素部分における等価回路図である。
【図６】本発明の第１実施形態による液晶表示装置の画素部分における等価回路図である。
【図７】本発明の第１実施形態による液晶表示装置の画素部分における等価回路図である。
【図８】本発明の第１実施形態による液晶表示装置の書き込み期間を説明するための図である。
【図９】本発明の第１実施形態による液晶表示装置を用いた電子機器の一例を示す図である。
【図１０】本発明の第１実施形態による液晶表示装置を用いた電子機器の一例を示す図である。
【図１１】本発明の第２実施形態による液晶表示装置の全体構成を示すブロック図である。
【図１２】本発明の第２実施形態による液晶表示装置の画素部分における等価回路図である。
【図１３】本発明の第２実施形態による液晶表示装置の画素部分における等価回路図である。
【符号の説明】
【００６４】
３２            画素
２１            ラインカウンタ（カウンタ）
２２            分周比設定部
３６            発光ダイオード素子（発光装置）
３７            データ線（信号線）
３９            スイッチ部
５０            携帯電話（電子機器）
６０            ＰＣ（電子機器）
１００、２００  液晶表示装置（表示装置）
２１１          ビットカウンタ（カウンタ）
２１２          映像信号線
【図１】
2009175303.tif 000003
【図２】
2009175303.tif 000004
【図３】
2009175303.tif 000005
【図４】
2009175303.tif 000006
【図５】
2009175303.tif 000007
【図６】
2009175303.tif 000008
【図７】
2009175303.tif 000009
【図８】
2009175303.tif 000010
【図９】
2009175303.tif 000011
【図１０】
2009175303.tif 000012
【図１１】
2009175303.tif 000013
【図１２】
2009175303.tif 000014
【図１３】
2009175303.tif 000015