(57)【要約】【課題】強誘電体メモリ等に使用される強誘電体キャパシタの上部電極を結晶化する際の周囲への汚染を防止すること。【解決手段】半導体基板１の上に絶縁膜１２を介してキャパシタ下部電極膜１６、１７、１８を形成する工程と、下部電極膜１６、１７、１８の上に、有機金属気相成長法により強誘電体膜１９を第１温度で成長する工程と、オゾンを含む減圧の雰囲気中で第１温度よりも低い第２温度で強誘電体膜１９を加熱する工程とを有し、これにより上部電極結晶化時に周囲を汚染することが防止される。【選択図】図５Ｇ
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【特許請求の範囲】
【請求項１】
半導体基板の上に絶縁膜を介してキャパシタ下部電極膜を形成する工程と、
前記下部電極膜の上に、有機金属気相成長法により強誘電体膜を第１温度で成長する工程と、
オゾンを含む減圧の雰囲気中で、前記第１温度よりも低い第２温度で前記強誘電体膜を加熱する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１温度は、前記強誘電体膜が結晶化する温度以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２温度は、６００℃以下、４００℃以上であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
キャパシタ上部電極膜の少なくとも一部を構成する導電膜を前記強誘電体膜の上に形成した後に、前記第１温度より高い第３温度で前記強誘電体膜に急速加熱処理を行う工程を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２温度で前記強誘電体膜を加熱する時間は、前記強誘電体膜の急速加熱処理を行う時間より長いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上に絶縁膜を介してキャパシタ下部電極膜を形成する工程と、
前記下部電極膜の上に強誘電体膜を有機金属気相成長法により成長する工程と、
前記強誘電体膜の構成元素が内壁に実質的に付着しないガス流量に調整されたガスを導入するチャンバー内で、前記強誘電体膜の成長温度よりも高い温度で前記強誘電体膜に急速加熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、強誘電体キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（Ferroelectric Random Access Memory）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、記憶情報を表わす電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書き込み時及び消去時には、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
強誘電体メモリは、一対の電極間に強誘電体膜を挟んで構成される強誘電体キャパシタを有し、その強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み及び読み出しする素子である。
【０００５】
強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の向きを検出すれば情報を読み出すことができる。従って、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。
【０００６】
強誘電体メモリを構成するメモリセルには、図１Ａ、図１Ｂの回路図に示すように２Ｔ／２Ｃ型と１Ｔ／１Ｃ型がある。
【０００７】
図１Ａに示す２Ｔ／２Ｃ型メモリセルは、２つのトランジスタＴａ，Ｔｂと２つのキャパシタＣａ，Ｃｂを用いることにより１ビット情報を記憶する構造を有している。このような２Ｔ／２Ｃ型メモリセルでは、一方のキャパシタＣａに“１”または“０”の情報が記憶され、それと反対の情報が他方のキャパシタＣｂに記憶されるという相補的な動作が行われる。このため、２Ｔ／２Ｃ型メモリセルでは、書き込み及び読み出し条件のマージンが広くなり、製造プロセスの変動に対して強い構成になるが、次に述べる１Ｔ／１Ｃ型メモリセルに比べてセル面積が約２倍になる。
【０００８】
図１Ｂに示す１Ｔ／１Ｃ型メモリセルは、１ビットの情報を記憶するために、１つのビット線に接続される１つのトランジスタＴ０１と１つのキャパシタＣ０１を用いるか、または別のビット線に接続されるもう１つのトランジスタＴ０２ともう１つのキャパシタＣ０２を用い、その構成はＤＲＡＭと同じである。このような１Ｔ／１Ｃ型メモリセルは、２Ｔ／２Ｃ型メモリセルに比べてセル面積が小さく高集積化が可能である。
【０００９】
しかし、メモリセルから読み出された電荷が“１”の情報か“０”の情報かを判定するための基準電圧が必要となる。この基準電圧を発生させるリファレンスセル（不図示）は、情報の読み出し毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化する。また、１Ｔ／１Ｃ型は、“０”か “１”を判定するためのマージンが２Ｔ／２Ｃ型に比べて狭くなるので、プロセスの変動に対しても弱い。
【００１０】
なお、図１Ａ、図１Ｂに示すトランジスタＴａ，Ｔｂ，Ｔ０１，Ｔ０２において、ゲートにはワード線ＷＬが接続され、一方のソース／ドレインにはビット線ＢＬ，ＢＬバーが接続され、また、他方のソース／ドレインとプレート線ＰＬの間にはキャパシタＣａ，Ｃｂ，Ｃ０１，Ｃ０２が接続されている。さらに、ビット線ＢＬ，ＢＬバーはセンスアンプＳＡに接続される。
【００１１】
キャパシタＣａ，Ｃｂ，Ｃ０１，Ｃ０２を構成する強誘電体膜として、チタン酸ジルコン酸鉛（ＰＺＴ：Pb(Zr,Ti)O3）、ランタン（Ｌａ）ドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ：SrBi2Ta2O9）、タンタル酸ニオブ酸ビスマス酸ストロンチウム（ＳＢＴＮ：SrBi2(Ta,Nb)2O9）等のビスマス（Bi）層状構造化合物等が用いられている。
【００１２】
そのような強誘電体薄材料からなる強誘電体キャパシタは水素により還元され易いので、強誘電体メモリとしての品質を確保するためには、強誘電体膜の形成後に酸化雰囲気中で回復アニールを行う必要がある。これは、強誘電体キャパシタ形成後に、例えば層間絶縁膜の成長のような水素が発生するプロセスが存在するため、強誘電体膜の膜質をできるだけ改善しておく必要がある。
【００１３】
次世代のＦＲＡＭ、例えば０．１８μｍ世代の強誘電体メモリでは、高集積化が可能な１Ｔ／１Ｃ型の回路を用い、さらに集積度を向上させるために、スタックキャパシタ構造、即ち強誘電体キャパシタとトランジスタ部をプラグ電極で直接接続する構造を採用する傾向にあり、かつ、大幅な高集積化を実現するためキャパシタ部の一括でエッチングするプロセスが必須となる。
【００１４】
スタックキャパシタ構造におけるプラグ電極には、一般的にタングステン（Ｗ）が用いられる。タングステンはドープドシリコンに比べ低抵抗で耐熱性もあるためである。しかし、タングステンは酸化されると非常に高抵抗の酸化物となるので、一部が酸化しただけでも抵抗が高くなり強誘電体キャパシタとのコンタクトの確保が難しくなる。
【００１５】
一方、強誘電体キャパシタの下部電極は、先述した酸化性雰囲気での回復アニールによる酸化劣化を回避するため、白金（Ｐｔ）やイリジウム（Ｉｒ）等の貴金属が用いられる。また、酸化しても導電性を維持することのできる導電性貴金属酸化物、例えば、IrO2、SrRuO3、La0.5Sr0.5CoO3等も用いられる。
【００１６】
しかし、これらの下部電極は、６００℃前後の温度で酸素の拡散を抑制することができない。したがって、そのような高温により回復アニールを行うと、下部電極を通じてスタックキャパシタ構造におけるタングステンプラグ電極が酸化される。
このような酸化を防止するために、例えば下記の特許文献１には、下部電極とプラグ電極間に酸素バリア層を設けることが提案されている。
【００１７】
この提案では、プラグ電極の一部であるチタンナイトライド（ＴｉＮ）膜と下部電極の間に、酸素バリア層となるチタンアルミナイトライド（ＴｉＡｌＮ）膜を挿入することが報告されている。このような酸素バリア層を設ければ、プラグ電極の酸化を防止できる。なぜなら、チタンアルミナイトライドの酸化速度は、チタンナイトライドよりも２桁以上遅いためである。
【００１８】
また、アルミナイトライド（ＡｌＮ）それ自体は絶縁性を示すが、チタン（Ｔｉ）のような陽イオン性の不純物を添加するか、あるは窒素（Ｎ）を不足させたアルミナイトライド膜を形成すれば導電性を示すようになるので、この酸素バリア層を設けたことによるコンタクト不良は問題とならない。
ところで、強誘電体膜の形成方法としては現在、スパッタリング法の他、ゾルゲル法、有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法が知られている。
【００１９】
そして、強誘電体膜、例えば、ＰＺＴ膜を形成する場合には、その下地となる下部電極の材料として白金（Ｐｔ）が用いられる。これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極が（１１１）面に強く配向している必要があるが、Ｐｔは、（１１１）面に強く配向し、ＰＺＴ膜の下地として適しているからである。
【００２０】
しかし、スパッタリング法により形成したＰＺＴ膜は、高温で成膜すると（１１１）面に配向しなくなって結晶性が悪くなるので、低温でアモルファスな膜を形成後、酸素雰囲気中で急速加熱処理（ＲＴＡ；Rapid Thermal Annealing）を行って結晶化する必要がある。ＲＴＡ処理による結晶化は、７００℃以上の高温が必要なため、スタックキャパシタ構造においては、チタンアルミナイトライドのような酸素バリア層を用いてもタングステンプラグ電極を酸化させてしまう恐れがある。
【００２１】
これに対して、ＰＺＴ膜をＭＯＣＶＤ法により形成すれば、ＰＺＴ膜は成長過程において下部電極上で良好な結晶性を保ったまま、つまり（１１１）面に強く配向して成長されるので、結晶化アニールが不要となってプロセスの低温化が期待できる。
【００２２】
しかし、ＰＺＴ膜をＭＯＣＶＤ法により形成する場合には、下部電極の構成材料としてPtは不向きである。何故なら、ＰＺＴ膜中の鉛（Ｐｂ）がPtと反応して、PtPbｘを形成するので、下部電極とＰＺＴ膜の界面に荒れが生じ、膜質が劣化するからである。従って、ＭＯＣＶＤ法によりＰＺＴ膜を形成する場合には、下部電極としてPt以外の材料を選択しなければならない。
【００２３】
そこで、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、下部電極としてPt以外の貴金属や導電性貴金属酸化物の採用が必要である。それらの材料のうち、酸化イリジウム（ＩｒＯｘ）などの酸化物導電材を下部電極として用いると、ＭＯＣＶＤ法によりＰＺＴ膜を形成する際に酸化物導電材が還元されるので、採用するのは難しい。そのため、下部電極の材料としてイリジウム（Ｉｒ）のような貴金属が採用される。
【００２４】
また、このようにイリジウム等を下部電極の材料に用いる場合にも、酸素バリア層としてのチタンアルミナイトライド膜を用いれば、７００℃で回復アニールを行っても、タングステンプラグ電極のコンタクト性が維持される。従って、チタンアルミナイトライド膜の挿入は、タングステンプラグ電極の耐酸化性の上で有利である。
【００２５】
強誘電体キャパシタを有する半導体装置に限らず、半導体装置の製造歩留りを向上させるためには、熱処理を行う際の半導体ウェーハの面内温度分布を均一化することが重要である。半導体ウェーハの面内温度分布を測定する技術としては、以下のような技術が提案されている。
【００２６】
特許文献２には、モニタ用半導体ウェーハの表面に不純物を導入する工程と、モニタ用半導体ウェーハを熱処理する熱処理工程と、モニタ用半導体ウェーハの表面の各箇所のシート抵抗を測定する工程と、得られたシート抵抗と、予め求めたシート抵抗と熱処理温度との関係に基づいて熱処理工程におけるモニタ用半導体ウェーハの温度分布を求める工程とを有するモニタ用半導体ウェーハの温度測定方法が開示されている。
【特許文献１】特開平８−６４７８６号公報。
【特許文献２】特開２０００−２０８５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上記したように、スタックキャパシタ構造の形成のために、強誘電体膜としてＰＺＴ膜をＭＯＣＶＤ法で成膜し、その上に上部電極として例えばＩｒＯｘ膜を形成した後に、上部電極を結晶化するため石英チャンバー内で熱処すると、石英チャンバー内が汚染されてしまう。
これにより、石英チャンバーの外側からその内側に照射されるハロゲンランプの赤外線の透過量が減少してしまい、ウェーハ処理温度の面内均一性が悪くなるといった不都合がある。
【００２８】
本発明の目的は、強誘電体キャパシタの上部電極を熱処理する際の周囲への汚染を防止することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
本発明によれば、半導体基板の上に絶縁膜を介してキャパシタ下部電極膜を形成する工程と、下部電極膜の上に、有機金属気相成長法により強誘電体膜を第１温度で成長する工程と、オゾンを含む減圧の雰囲気中で第１温度よりも低い第２温度で強誘電体膜を加熱する工程とを有することを特徴とする半導体装置の製造方法が提供される。
また、他の本発明によれば、半導体基板の上に絶縁膜を介してキャパシタ下部電極膜を形成する工程と、下部電極膜の上に強誘電体膜を有機金属気相成長法により成長する工程と、強誘電体膜の構成元素が内壁に実質的に付着しないガス流量に調整されたガスを導入するチャンバー内で、強誘電体膜の成長温度よりも高い温度で強誘電体膜に急速加熱処理を行う工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００３０】
本発明によれば、強誘電体膜をＭＯＣＶＤ法により形成した後に、減圧された雰囲気において、強誘電体膜の成長温度よりも低い温度で強誘電体膜の熱処理を行っている。これにより、後に行う強誘電体膜の急速加熱処理の際に、強誘電体膜構成元素の抜けが防止されてチャンバーの汚染が防止される。
また、他の発明によれば、ＭＯＣＶＤ法により形成された強誘電体膜をチャンバー内で急速加熱処する際に、チャンバー内に導入されるガスを調整すると、強誘電体膜から抜ける元素がチャンバー内壁に付着することを防止することが可能になる。
【発明を実施するための最良の形態】
【００３１】
強誘電体メモリの製造工程において、強誘電体キャパシタを構成する強誘電体膜としてＰＺＴ膜をＭＯＣＶＤ法で成膜し、その上に上部電極として酸化イリジウム膜を形成した後に、酸化イリジウム膜を結晶化するため石英チャンバー内で急速加熱処理を行うと、石英チャンバー内の上面、特にウェーハ外周付近の上面が黒く汚染されていた。
【００３２】
本発明者は、石英チャンバーの汚れの原因を探るべく、石英チャンバーの汚れをカーボンテープにて採取し、その汚れについて誘導結合プラズマ分析 (ＩＣＰ−ＭＳ：Inductively-Coupled Plasma Mass Spectrometry）を行った結果、ＰＺＴを構成する鉛（Ｐｂ）が汚れの主成分であることが判明した。
【００３３】
そのような石英チャンバー内の上面側の汚染により、石英チャンバーの外側にあるハロゲンランプからその内側へ赤外線の透過量が減少して、ウェーハ温度の面内均一性が悪くなる。
そこで、ウェーハ面内温度分布を測定するために次のような実験を行った。
【００３４】
内面が汚染された石英チャンバー内に、ボロンをドープしたシリコンウェーハを入れた後に、赤外線照射によってシリコンウェーハ表面を熱処理すると、シリコンウェーハ表面の各箇所のシート抵抗が赤外線照射状態の違いによって変化し、シート抵抗に分布が生じる。
【００３５】
実際のシート抵抗面内分布とウェーハ熱処理枚数との関係を図２に示す。
図２は、シリコンウェーハ上のＰＺＴ膜を石英チャンバー内で急速加熱処理した後に、石英チャンバー内のウェーハをボロンドープのシリコンウェーハと入れ替えて加熱した後の、シリコンウェーハのシート抵抗面内分布を調べた結果であり、スパッタ法により形成されたＰＺＴ膜を「スパッタＰＺＴ」、ＭＯＣＶＤ法により形成されたＰＺＴ膜を「ＭＯＣＶＤ−ＰＺＴ」として表示している。
【００３６】
図２の縦軸は、ボロンをドープしたシリコンウェーハに対して熱処理を行った後のシート抵抗Ｒｓを４９点測定したＲｓ面内分布の標準偏差σ％を示し、横軸は、ＰＺＴ膜の加熱処理枚数を示している。
図２において、スパッタ法により形成したＰＺＴ膜の場合、ウェーハ処理枚数の増加に対してシリコンウェーハのシート抵抗の面内分布が悪くなる傾向は見られない。
【００３７】
一方、ＭＯＣＶＤ法で成膜したＰＺＴ膜の場合、２９枚処理しただけでシート抵抗面内分布が大きくはずれてしまい、その後の４８枚目でも増大する傾向にあった。良好な面内分布を保ったまま処理できる基準を２．５％以内とすれば、２９枚処理しただけで基準値を外れてしまい、半導体装置の歩留まり・信頼性を損なうことになる。
【００３８】
図３は、シート抵抗の面内分布の一例を示すウェーハマップである。ウェーハのノッチを下として、ウェーハの右側に非常に抵抗値が高い点が出現しており、面内分布を悪くしていた。恐らく、Ｐｂで黒く汚れた箇所がガスの流れによってウェーハ上方に存在するためであると考えられる。
【００３９】
図４にスタック型強誘電体キャパシタを備えた強誘電体メモリのウェーハ周辺部の断面構造図を示す。
図４において、シリコン基板１０１上には、ＳｉＯ2からなる絶縁膜１０２、TiAlNからなる酸素バリア膜１０３、Ｉｒからなる下部電極１０４、ＭＯＣＶＤ−ＰＺＴからなる強誘電体膜１０５、ＩｒＯｘからなる上部電極１０６が順に形成されている。
【００４０】
下部電極１０４であるＩｒ膜と上部電極１０６であるＩｒＯｘ膜をともに構成するＩｒ膜は貴金属であってウェットエッチングにて除去しにくいことから、ウェーハのベベル部に予め付着しないように、ベベル部をマスクリングで覆いながらそれらの膜はスパッタ法により成膜される。
【００４１】
そのため、ウェーハ周辺部ではＭＯＣＶＤ−ＰＺＴ膜が剥き出し状態になっており、ウェーハ中央部に比べ、ウェーハ周辺部からのＰｂの脱離量が多くなってその上方の石英チャンバー内面に付着する。
以上のようなＭＯＣＶＤ−ＰＺＴ膜からのＰｂの抜けによるチャンバー内の汚染を防止しつつ上部電極の結晶化を行う必要がある。
【００４２】
そこで、以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図５Ａ〜図５Ｑは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【００４３】
まず、図５Ａに示す断面構造を形成するまでの工程を説明する。
図５Ａにおいて、ｐ型又はｎ型のシリコン（半導体）基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域にｐ型不純物とｎ型不純物のいずれかを選択して導入することにより、メモリセル領域Ａの活性領域に第１のウェル２ａを形成し、周辺回路領域Ｂの活性領域には第２のウェル２ｂを形成する。
【００４４】
また、シリコン基板１のうち活性領域の周囲には素子分離絶縁膜３としてシャロートレンチアイソレーション（ＳＴＩ）が形成されている。ＳＴＩは、シリコン基板１に形成された溝に例えばシリコン酸化膜を埋め込んだ構造を有している。なお、素子分離絶縁膜３として、ＬＯＣＯＳ(local oxidation of silicon)法によりシリコン基板１の表面に形成したシリコン酸化膜を採用してもよい。
【００４５】
シリコン基板１の表面上には、ゲート絶縁膜４として例えばシリコン酸化膜が熱酸化法により形成されている。さらに、第１のウェル２ａを覆うゲート絶縁膜４の上には、間隔をおいて第１、第２のゲート電極５ａ，５ｂが形成されている。ゲート電極５ａ，５ｂは例えば次のような工程により形成される。即ち、素子分離絶縁膜３及びゲート絶縁膜４の上に、導電膜として、例えば多結晶又は非晶質のドープトシリコン膜を形成する。
【００４６】
そして、導電膜をフォトリソグラフィー法により所定の形状にパターニングすることにより、第１のウェル２ａの上で間隔をおいて導電膜からなる２つのゲート電極５ａ、５ｂを形成する。メモリセル領域Ａでは、第１のウェル２ａ上方に形成された２つのゲート電極５ａ、５ｂはほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ、５ｂは素子分離絶縁膜３の上に延在してワード線となる。
【００４７】
第１のウェル２ａの上にゲート絶縁膜４を介して形成された２つのゲート電極５ａ、５ｂの両側では、第１のウェル２ａと逆導電型の不純物をシリコン基板１にイオン注入してエクステンション領域７ａ、７ｂ、７ｃを形成する。
【００４８】
次に、図５Ｂに示す構造を形成するまでの工程を説明する。
まず、シリコン酸化膜の形成とその後のエッチバックにより、ゲート電極５ａ，５ｂの側面に絶縁性のサイドウォール１０を形成する。続いて、ゲート電極５ａ，５ｂ及びサイドウォール１０をマスクにして第１のウェル２ａにエクステンション領域７ａ，７ｂ，７ｃと同じ導電型の不純物をイオン注入することにより、エクステンション領域７ａ，７ｂ，７ｃの一部に重なる第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃを形成する。第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃは、それぞれエクステンション領域７ａ、７ｂ、７ｃとともに第１、第２及び第３のソース／ドレイン領域９ａ，９ｂ，９ｃを構成する。
【００４９】
続いて、全面に、例えばスパッタリング法により、例えばコバルト（Ｃｏ）膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極５ａ，５ｂの多結晶シリコン膜とＣｏ膜がシリサイド反応し、ゲート電極５ａ，５ｂの上面にシリサイド層６が形成される。また、図示はしないが、高濃度拡散領域８ａ，８ｂ，８ｃの上面においてもシリサイド層が形成される。その後、フッ酸等を用いて、未反応のＣｏ膜を除去する。
これにより、第１のウェル２ａ、ゲート絶縁膜４、第１のゲート電極５ａ、第１、第２のソース／ドレイン領域９ａ、９ｂ等により第１のＭＯＳトランジスタＴ１が構成され、また、第１のウェル２ａ、ゲート絶縁膜４、第２のゲート電極５ｂ、第２、第３のソース／ドレイン領域９ｂ、９ｃ等により第２のＭＯＳトランジスタＴ２が構成される。
【００５０】
さらに、ＭＯＳトランジスタＴ１，Ｔ２をカバー絶縁膜１１、第１の層間絶縁膜１２で覆い、さらに、第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃのそれぞれの上に第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃを形成する。第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃは、次のような工程により形成される。
【００５１】
まず、第１、第２のＭＯＳトランジスタＴ１ 、Ｔ２を覆う例えば酸窒化シリコン（ＳｉＯＮ）のカバー絶縁膜１１をプラズマ化学気相成長（Ｐ−ＣＶＤ）法によりシリコン基板１の上に形成する。
【００５２】
次に、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるＰ−ＣＶＤ法により、カバー膜１１上にシリコン酸化膜（ＳｉＯ２膜）を成長し、このシリコン酸化膜を第１の層間絶縁膜１２とする。続いて、第１の層間絶縁膜１２の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１２を所定温度、所定時間で熱処理する。その後に、第１の層間絶縁膜１２の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。
【００５３】
カバー絶縁膜１１及び第１の層間絶縁膜１２をフォトリソグラフィー法によりパターニングすることにより、第１、第２及び第３のソース／ドレイン領域９ａ，９ｂ，９ｃのそれぞれの上に、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃを形成する。さらに、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃの内壁及び底面には、グルー（密着）膜１３として厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。
【００５４】
さらに、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃを埋め込む厚さのタングステン（Ｗ）膜１４をＣＶＤ法によりグルー膜１３上に形成する。その後に、Ｗ膜１４とグルー膜１３をＣＭＰ法により研磨して第１の層間絶縁膜１２の上面を露出させる。
【００５５】
これにより、第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃ内に残されたＷ膜１４及びグルー膜１３は、それぞれ第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃとなる。
【００５６】
その後に、図５Ｃに示すように、第１の層間絶縁膜１２と第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの上に、チタン（Ｔｉ）膜１６ａをスパッタリング法により２０ｎｍの厚さに形成する。Ｔｉ膜１６ａは、自己配向性の強い性質を有する金属膜の１つであり、ｃ軸に配向する良好な結晶性を有する。
【００５７】
次に、図５Ｄに示すように、Ｔｉ膜１６ａを窒素（Ｎ２）雰囲気中でＲＴＡ処理を行って窒化することによりＴｉＮ膜１６を形成する。ＲＴＡ処理の条件として、例えば、加熱温度を６５０℃、窒素流量を１０ｓｌｍ（standard liter/min、１．０１３×１０５Ｐａ、０℃の環境で換算）に設定する。また、Ｔｉ膜１６ａのＲＴＡ処理時間を１２０秒とする。
【００５８】
ＴｉＮ膜１６は、酸化防止膜であり、Ｔｉ膜１６ａの結晶性を受け継ぐために、強く＜１１１＞に配向した良好な結晶性を有する。Ｔｉ膜１６ａを窒化させるのはＴｉが酸化し易いからであり、窒化により耐酸化性が向上する。ＴｉＮ膜１６は、第１の層間絶縁膜１２及びプラグ電極１５ａ，１５ｂ，１５ｃを覆うとともに、次の工程で形成され膜の結晶性を向上させる配向性向上膜として機能する。
【００５９】
次に、図５Ｅに示すように、ＴｉＮ膜１６の上に酸素バリア膜１７、電極膜１８を順に形成する。酸素バリア膜１７は、第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの酸化を防止する膜であり、具体的には、チタンアルミナイトライド（ＴｉＡｌＮ）膜をスパッタリング法により例えば約１００ｎｍの厚さに形成する。また、電極膜１８としてＩｒ膜をスパッタリング法により例えば約１００ｎｍの厚さに成膜する。
【００６０】
続いて、図５Ｆに示すように、電極膜１８上に強誘電体膜１９として例えばＰＺＴ膜を２ステップで形成する。一層目のＰＺＴ膜１９ａはＭＯＣＶＤ法により５ｎｍの厚さに形成され、さらにその上に、二層目のＰＺＴ膜１９ｂがＭＯＣＶＤ法により１１５ｎｍの厚さに形成され、これにより強誘電体膜１９の総厚は１２０ｎｍとなる。
なお、ＰＺＴ膜１９ａ，１９ｂのソースガスについて、例えば、Ｐｂ原料としてＰｂ（ＤＮＨＤ）２を使用し、Ｚｒ原料としてＺｒ（ＤＭＨＤ）４を使用し、Ｔｉ原料としてＴｉ（Ｏ iＰｒ）２（ＤＰＭ）２を使用し、酸素原料として酸素ガスを使用する。
【００６１】
一層目と二層目のＰＺＴ膜１９ａ，１９ｂの成膜時の基板温度は例えば６２０℃であり、成長雰囲気の圧力は例えば５Ｔｏｒｒ（約６６７Ｐａ）である。一層目と二層目のＰＺＴ膜１９ａ，１９ｂは同じ組成である。ただし、成長時に導入される酸素の分圧については、一層目のＰＺＴ膜１９ａの成長時を二層目のＰＺＴ膜１９ｂの成長時よりも下げる。
【００６２】
低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好で、＜１１１＞方向に優先配向する。しかし、二層目のＰＺＴ膜１９ｂも同じように低い酸素分圧で成長すると、強誘電体膜１９中の酸素欠損が多くなり、その中を通るリーク電流が増大する原因となる。そこで、本実施形態では、一層目と二層目のＰＺＴ膜１９ａ，１９ｂのそれぞれの成長条件を異ならせる２段階成長法を採用している。
【００６３】
次に、ＰＺＴ膜１９をアニールする。その条件として、図５Ｇに示すように、オゾン（O3）と酸素(O2)との混合雰囲気中の減圧下でアニールし、これにより、ＰＺＴ膜１９中の酸素欠損を減少させておく。
【００６４】
そのアニール条件は、例えば、オゾナイザー（オゾン発生器）で発生したオゾンと酸素との混合ガスを１０ｓｌｍの流量でチャンバ（不図示）に供給する。その混合ガスにおけるオゾン濃度は２００ｇ／Ｎｍ３である。そして、圧力が１３３Ｐａの下で、基板温度を４００℃以上で６００℃以下、例えば５００℃にして３０分間のアニールを行う。なお、アニール条件はこれに限定されるものではない。
【００６５】
これにより、ＰＺＴ膜１９中の酸素欠損が減少し、後述する上部電極形成後の急速加熱処理時に、ＰＺＴ膜１９からのＰｂ離脱が防止される。
ところで、ＰＺＴアニール時の基板温度を６００℃よりも高くすると、ＰＺＴ膜１９においてＰｂ脱離による分解が顕著に起こり、特性が劣化してしまうので好ましくない。また、成長の際に一度加熱されているＰＺＴ膜１９に対し、酸素欠損補填のために成膜温度よりもかなり低い基板温度、例えば２００℃でアニールをしたのでは、アニールによるＰｂ脱離抑制効果が期待できない。
【００６６】
上記の例では、ＰＺＴ膜１９の成膜温度が６２０℃であるから、ＰＺＴ膜１９の成長後のアニール時の基板温度を４００℃以上、６００℃以下とすることで、ＰＺＴ膜１９において効果的に酸素欠損を減少させることができる。
【００６７】
次に、図５Ｈに示すように、ＰＺＴ膜１９上に、例えば厚さ５０ｎｍの第１の酸化イリジウム（ＩｒＯｘ）膜２０をスパッタ法により形成する。ここで、導電性酸化物である酸化イリジウムを用いたのは、ＰＺＴ膜１９の水素劣化耐性を向上させるためであるが、Pt膜、SrRuO3（ＳＲＯ）を用いても良い。
【００６８】
しかし、Ｐｔは水素分子に対して触媒作用があるために水素ラジカルを発生させ易く、これによりＰＺＴ膜１９を還元し、劣化させ易いのであまり好ましくはない。これに対して、ＩｒＯ2、ＳＲＯは触媒作用を持たないために水素ラジカルを発生しにくく、ＰＺＴ膜１９の水素劣化耐性が格段に向上する。
【００６９】
次いで、Ｏ2濃度１％のＡｒとＯ2の混合ガスを導入する雰囲気中にシリコン基板１をおいて、７２５℃６０秒、昇温速度１２５℃／秒の条件で、ＰＺＴ膜１９の急速加熱処理を行う。この場合、混合ガスの流量を２０ｓｌｍより低くする。
【００７０】
上記したように、ＭＯＣＶＤ法による成膜において６２０℃という低温で成長させると、ＰＺＴ膜１９の結晶は＜１１１＞方向に優先配向する。さらに、ＰＺＴ膜１９を微量の酸素雰囲気中において、７２５℃の高い温度で熱処理することによって、ＰＺＴ膜１９の結晶格子中の酸素欠陥が補充されるだけでなく、ＰＺＴ膜１９の緻密化が起こる。
【００７１】
ところで、そのようなＰＺＴ膜１９の緻密化を第１の酸化イリジウム膜２０を形成する前に行うとすれば、ＰＺＴ膜１９中のたくさんの気泡が一ヶ所に集まってしまい、これを表面側から見ると、ＰＺＴ膜１９の粒界部にピンホールが開いた状態になってしまうので好ましくない。
【００７２】
これに対して、第１の酸化イリジウム膜２０を形成した後にＰＺＴ膜１９の緻密化の熱処理を行うと、ＰＺＴ膜１９の表面荒れが防止されて、非常にフラットなＰＺＴ＼ＩｒＯｘ界面が得られる。その界面の欠陥が減少していることも容易に推察される。しかも、蒸気圧の高いことによるＰＺＴ膜１９からのＰｂやＰｂＯの脱離に対しても、ＩｒＯｘがブロックすることによって防ぐことができる。
【００７３】
ところで、図５Ｈは、シリコンウェーハ内のメモリセル領域の断面構造であるが、そのウェーハ周辺部は図４で示したと同様に、下部電極となる電極膜１８を構成するイリジウム膜と、上部電極層となる第１の酸化イリジウム膜２０を形成する際に、それらの膜１８，２０がウェーハのベベル部に付着しないようマスクリング（不図示）で覆った状態でスパッタ成膜されている。
【００７４】
このため、ウェーハ周辺部は、Ｐｂが抜けやすいＭＯＣＶＤ法により形成されたＰＺＴ膜１９が剥き出し状態になっている。しかしながら、この状態で緻密化のための急速加熱処理を行っても、上述したように予め減圧下でオゾンアニールを行っているため、ウェハ周辺のＰＺＴ膜１９からのＰｂ脱離が抑制されるので、ＲＴＡ装置の石英チャンバーを汚染することが無くなる。
【００７５】
次に、図５Ｉに示すように、第１の酸化イリジウム膜２０の上に、さらに第２の酸化イリジウム膜２１をスパッタリング法により形成する。第２の酸化イリジウム膜２１の形成時には、第１の酸化イリジウム膜２０を形成する条件に比べて酸素分圧を上げて、その組成をIrO2にして１００ｎｍの厚さに成膜する。
【００７６】
これは、酸化イリジウム膜の上層部をストイキオメトリ（化学量論的組成）であるIrO2にした方が、触媒作用を持つイリジウムメタル成分が少なくなり、水素劣化耐性が向上するからである。つまり、ＰＺＴ膜１９上に形成される酸化イリジウム膜は、低酸素分圧で成膜したＩｒＯxの組成の第１の酸化イリジウム膜２０と、ストイキオメトリであるＩｒＯ2の組成の第２の酸化イリジウム膜２１の２層となっている。
【００７７】
次に、図５Ｊに示す構造を形成するまでの工程を説明する。
まず、第２の酸化イリジウム膜２１上に、膜厚１００ｎｍのイリジウムなどの貴金属膜２２をスパッタリング法により形成する。なお、貴金属膜２２とその下の第１、第２の酸化イリジウム膜２０、２１は、強誘電体キャパシタ用の上部電極膜となる。
【００７８】
続いて、貴金属膜２２の上にキャパシタ形成領域を覆うハードマスク２３を形成する。ハードマスク２３の形成は、膜厚２００ｎｍのＴｉＮ膜をスパッタ法により形成し、その上に膜厚７００ｎｍのシリコン酸化膜をＴＥＯＳ使用のプラズマＣＶＤ法により成膜し、これをフォトリソグラフィー法によりパターニングすることにより形成される。
【００７９】
次に、図５Ｋに示すように、ハードマスク２３から露出した領域の貴金属膜２２から下側のＩｒ膜１８までの各層を、誘導結合プラズマ（ＩＣＰ）型エッチング装置を用いて連続して一括で高温エッチングし、その後に、ハードマスク２３として用いたシリコン酸化膜２３ｂを、反応性イオンエッチングにより除去する。
次に、図５Ｌに示すように、ハードマスクとして用いたＴｉＮ膜２３ａ、及びＴｉＡｌＮ膜１７、ＴｉＮ膜１６を、反応性イオンエッチングにて除去した後、過酸化水素水とアンモニア水との混合液を用いて完全に除去することにより、スタック構造の強誘電体キャパシタＱを形成する。
【００８０】
ここで、ＴｉＮ膜１６、酸素バリア膜１７及び電極膜１８は強誘電体キャパシタＱの下部電極２４を構成し、強誘電体膜１９は強誘電体キャパシタＱのキャパシタ誘電体膜となり、また、第１及び第２の酸化イリジウム膜２０，２１及び貴金属膜２２は強誘電体キャパシタＱの上部電極２５を構成する。スタック型のキャパシタ構造においては、強誘電体キャパシタＱの下部電極２４は、各々のプラグ電極１５ａ，１５ｃとその周辺領域を覆って島状に形成されている。
このように、Ｉｒ膜２２からその下方のＴｉＮ膜１６までを一括エッチングにする方法を採用することにより、下部電極２４から上部電極２５までの各層の位置合わせ余裕を取る必要がなくなって強誘電体キャパシタＱの微細化が可能となり、併せて強誘電体キャパシタＱの高集積化が可能になる。
【００８１】
続いて、図５Ｍに示すように、第１の酸化アルミニウム（Ａｌ２Ｏ３；以降、ＡＬＯと表記する）膜２６を保護膜として強誘電体キャパシタＱ、層間絶縁膜１２及び第２のプラグ電極１５ｂの表面の上に形成する。ここでは、ステップカバレッジが良好な第１のＡＬＯ膜２６をＡＬＤ（ＡＬＤ；Atomic Layer Deposition）法により４０ｎｍの厚さに形成する。
【００８２】
ただし、高いＨ２ブロック性を有する第１のＡＬＯ膜２６を４０ｎｍ程度に厚く成膜してしまうと、Ｏ２に対しても高いブロック性を示し、それ以降、強誘電体キャパシタＱの回復アニールを十分施すことができなくなるため、一旦、２ｎｍで成膜した後、６００℃、６０分の酸素回復アニールを行い、その後、３８ｎｍ成膜し、トータルで４０ｎｍの膜厚とする。
【００８３】
次に、図５Ｎに示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタＱを覆う第１のＡＬＯ膜２６の上に、第２の層間絶縁膜２７として例えばＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に形成する。その後、第２の層間絶縁膜２７の上面をＣＭＰ処理により研磨する。なお、第２の層間絶縁膜２７の研磨条件は、ＣＭＰ処理後の残存膜厚が上部電極２５上から３００ｎｍとなるように調整される。
【００８４】
ＣＭＰ処理後に、第２の層間絶縁膜２７の脱水を目的として、例えばＮ２Ｏのプラズマアニール処理を施す。
続いて、脱水処理された第２の層間絶縁膜２７上に、第２のＡＬＯ膜２８を高周波スパッタ法により５０ｎｍの膜厚に形成する。第２のＡＬＯ膜２８の形成方法は、ＣＭＰ後の平坦な第２の層間絶縁膜２７上への成膜となってそのステップカバレッジを考慮する必要が無いため、スパッタ法で十分であるが、後の工程でのエッチングの負担を減らすため、ＡＬＤ法で薄く、例えば３０ｎｍ厚で成膜しても構わない。
【００８５】
さらに、第２のＡＬＯ膜２８の上に、ＴＥＯＳを用いたプラズマＣＶＤ法により第３の層間絶縁膜２９としてシリコン酸化膜を成膜する。その膜厚は、後工程でのオーバーエッチングが第２のＡＬＯ膜２８まで及ばないように２００ｎｍ程度の膜厚とする。このように、シリコン酸化膜を第２のＡＬＯ膜２８の上に敷くことによりその上に形成されるアルミニウム配線の信頼性確保にもなる。
【００８６】
次に、フォトレジストをマスクとするフォトリソグラフィー法により第３の層間絶縁膜２９、第２のＡＬＯ膜２８、第２の層間絶縁膜２７及び第１のＡＬＯ膜２６の一部をエッチングし、これにより第１、第３のプラグ電極１５ａ，１５ｃの上方の上部電極２５の表面を露出させる第１、第３のビアホール３０ａ，３０ｃを形成する。なお、第２のビアホールの形成については後述する。
【００８７】
その後、強誘電体キャパシタＱの膜質改善のための最後の回復アニールを行う。この場合の回復アニールとしては、例えば、温度５００℃程度、Ｏ２雰囲気の炉内でアニールを６０分間程度行う。
【００８８】
続いて、図５Ｏに示すように、フォトレジストをマスクとするフォトリソグラフィー法により、第３の層間絶縁膜２９、第２のＡＬＯ膜２８、第２の層間絶縁膜２７及び第１のＡＬＯ膜２６の一部をエッチングすることにより、第２のプラグ電極１５ｂの上面に達する深さの第２のビアホール３０ｂを形成する。
【００８９】
次に、図５Ｐに示すプラグ電極を形成するまでの工程を説明する。
まず、第１〜第３のビアホール３０ａ〜３０ｃ内と第３の層間絶縁膜２９上に、例えば、スパッタリング法により厚さ１００ｎｍ程度のＴｉＮ膜を堆積して、これをグルー膜３１とする。
【００９０】
続いて、第１〜第３のビアホール３０ａ〜３０ｃ内を埋めるのに足る厚さのタングステン膜３２を堆積した後、ＣＭＰ法により第３の層間絶縁膜２９の表面が露出までタングステン膜３２とグルー膜３１を研磨及び平坦化することにより、第１〜第３のビアホール３０ａ〜３０ｃ内にそれぞれ第１〜第３のビアプラグ電極３３ａ〜３３ｃを形成する。
【００９１】
この段階で、第２のビアプラグ電極３３ｂとその下の第２のプラグ電極１５ｂとで、ｖｉａ−ｔｏ−ｖｉａコンタクトが実現でき、より上層に位置するメタル配線からシリコン基板１へのコンタクトが達成される。
【００９２】
次いで、図５Ｑに示すように、下側グルー膜３４ａ、配線膜３４ｂ及び上側グルー膜３４ｃから構成される金属配線３５ａ、金属パッド３５ｂを形成する。
具体的には、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜からなる下側グルー膜３４ａを形成し、さらに厚さ４００ｎｍ程度のＡｌＣｕ合金からなる配線膜３４ｂを形成し、続いて厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜からなる上側グルー膜３４ｃを順次積層する。
【００９３】
続いて、フォトリソグラフィー技術を用いて、下側グルー膜３４ａ、配線膜３４ｂ及び上側グルー膜３４ｃを所定形状にパターニングすることにより、第１、第３のビアプラグ電極３３ａ，３３ｃに接続される金属配線３５ａと、第２のビアプラグ電極３３ｂに接続される金属パッド３５ｂを形成する。
【００９４】
なお、金属配線３５ａと金属パッド３５ｂとしてＡｌ合金膜等をフォトリソグラフィー法によりパターニングする代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）から形成してもよい。
【００９５】
以上のような工程の後に、特に図示しないが層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型の強誘電体メモリを完成させる。
以上のことから、スタック型強誘電体キャパシタを有する強誘電体メモリにおいて、強誘電体膜をＭＯＣＶＤ法により形成した後に、大気圧よりも低く減圧したオゾンを含む雰囲気中で強誘電体成膜温度以下の温度で熱処理を行うようにしている。その加熱処理は、強誘電体膜への酸素の導入を促進するためには考えると４００℃以上が好ましい。
【００９６】
これにより、低温で成膜できるが酸素欠損が多くＰｂが脱離し易いＭＯＣＶＤ法で成膜したＰＺＴ膜を用いた場合でも、上部電極となる酸化イリジウム膜を形成した後のＲＴＡ処理時に脱離するＰｂ量を減少させることができる。
【００９７】
その結果、ＲＴＡ装置の石英チャンバーが汚れにくくなるので、ウェーハを面内均一性良く結晶化アニールを次々と行うことが可能になり、高集積化した強誘電体キャパシタを有する半導体装置を歩留まり良く形成することができる。
次に、ＭＯＣＶＤ−ＰＺＴ膜とスパッタＰＺＴ膜を昇温脱離ガス分析により比較した。昇温脱離ガス分析とは、分析用試料を真空容器内にて一定速度（通常、１℃／ｓｅｃ）で昇温した時に、分析用試料から発生するガス種を分析して、試料温度とガス種との関係で示される脱離スペクトルを取得する熱分析方法である。
【００９８】
ガス種の分析は、例えば１×１０−４Ｐａ以下の真空中で脱離するガスを質量分析計で計測することによって行われる。分析用試料から脱離するガス分子が観測される温度は、その分子がサンプルに吸着しているエネルギーに依存する。強い吸着エネルギーの分子は高い温度で脱離し、弱い吸着エネルギーの分子は低い温度で脱離する。この熱分析方法は、ＴＤＳ（Thermal Desorption Spectroscopy）、あるいはＴＰＤ（Temperature Programmed Desorption）と称されが、以下にＴＤＳ分析と表記する。
【００９９】
図６は、ＴＤＳ分析によるＰｂの脱離スペクトルを示す特性図である。
ＴＤＳ分析では、横軸が温度、縦軸がイオン強度となった昇温脱離曲線が、質量数ごとに１本ずつ得られる。Ｐｂ＋の質量数はＭ／ｅ＝２０７となるが、ＴＤＳ分析装置において分析用試料からの脱離ガスを検出する四重極型質量分析計（ＱＭＳ；Quadrupole Mass Spectrometer）はＭ／ｅ＝２００までしか対応していないので、２価イオンであるＰｂ２＋に相当するＭ／ｅ＝１０３でプロットした。
【０１００】
図６は各条件を重ね合わせて分析結果を記載したものである。「Ｂｌａｎｋ」と表記したものは、ＴＤＳ分析装置内のバックグラウンドを測定するために分析試料を入れないで昇温した時の特性であり変化はなく、８００℃までの昇温を行ってもイオン強度が増大することは無かった。
なお、図６の横軸の温度は分析用試料を設置しているステージ温度を示しているのであって、分析用試料の表面温度を直接示しているのではない。
【０１０１】
スパッタＰＺＴ膜を下部電極上に膜厚１００ｎｍ程度に形成した分析用試料の場合を「スパッタ−ＰＺＴ」と表記しているが、その分析結果によればＰｂの脱離ピークが７５０℃付近の高温から観測されている。
【０１０２】
スパッタＰＺＴ膜は室温でスパッタ成膜した後、結晶化を行うためにＲＴＡ装置にて５７５℃、９０秒の処理を行ったものであるが、高温になると蒸気圧の高いＰｂが脱離すると考えられる。スパッタＰＺＴ膜の下の下部電極は、層間絶縁膜上に密着層として膜厚２０ｎｍの酸化アルミニウム（Ａｌ2Ｏｘ）膜を介して形成され、膜厚１５０ｎｍのＰｔ膜から構成されている。
【０１０３】
一方、ＭＯＣＶＤ法で成膜したＰＺＴ膜の場合は、図６中で「ＭＯＣＶＤ−ＰＺＴ」と表記され、７００℃付近からＰｂの脱離が観測された。８００℃までの昇温した状態の特性線の面積で単純に計算すると、ＭＯＣＶＤ−ＰＺＴ膜はスパッタ−ＰＺＴ膜に比べ、約８倍、Ｐｂが脱離し易いことになった。
【０１０４】
成長直後（As-depo.）でのＭＯＣＶＤ−ＰＺＴ膜中のＰｂ量は、Ｐｂ量を（Ｚｒ＋Ｔｉ）量で割った値で示すと、蛍光Ｘ線分析法（ＸＲＦ；X‐Ray Fluorescence analysis）により１．１３となり、スパッタＰＺＴ膜中と変わらないが、ＭＯＣＶＤ−ＰＺＴ膜は膜中の酸素欠損量が多いので、Ｐｂが脱離し易くなっていると考えられる。
【０１０５】
これに対し、本発明であるＭＯＣＶＤ法によりＰＺＴを成膜した後に、１３３Ｐａの減圧下で、Ｏ２＋Ｏ３（２００ｇ／Ｎｍ３）のガスを１０ｓｌｍで導入したオゾン雰囲気中で３０分間、５００℃の温度でＰＺＴ膜をアニールしたところ、図６の「ＭＯＣＶＤ−ＰＺＴ＋５００℃  ＡＮＬ」で表記したように、７５０℃付近以上の温度以上でＰｂ脱離が始まるようになって、Ｐｂ抜けを減らすことができた。
【０１０６】
即ち、「ＭＯＣＶＤ−ＰＺＴ＋５００℃  ＡＮＬ」によれば、特性線で面積換算するとスパッタ−ＰＺＴ膜の約３．５倍のＰｂ脱離量まで減少することができた。
なお、本実施形態に用いるＭＯＣＶＤ−ＰＺＴ膜の成膜温度は６２０℃であり、オゾン含有雰囲気で行われるアニールの温度は成膜温度よりも低いので、アニール時のＰｂ脱離による特性劣化は見られない。
【０１０７】
（第２の実施の形態）
図７Ａ、図７Ｂは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。なお、図７Ａ、図７Ｂにおいて、図５Ａ〜図５Ｑと同一符号は、同一要素を示している。
【０１０８】
まず、第１実施形態について図５Ｂに図示したと同様に、シリコン基板１に形成したトランジスタＴ1、Ｔ2の上に第１の層間絶縁膜１２を形成した後に、第１の層間絶縁膜１２の上面をＣＭＰ法により平坦化し、さらに第１〜第３のプラグ電極１５ａ〜１５ｃを形成する。
【０１０９】
その後に、図７Ａに示すように、第１〜第３のプラグ電極１５ａ〜１５ｃおよび第１の層間絶縁膜１２の上に、第１実施形態で示した方法によりＴｉＮ膜１６、酸素バリア膜１７、電極膜１８及び強誘電体膜１９を順に形成する。
【０１１０】
強誘電体膜１９は、第１実施形態と同様に、成長圧力を約６６７Ｐａ、基板温度を６２０℃の条件で、２ステップで形成される。一層目はＭＯＣＶＤ法により５ｎｍの厚さに形成され、さらに二層目はＭＯＣＶＤ法により１１５ｎｍの厚さに形成される。
【０１１１】
その後には、第１実施形態と異なり、オゾンと酸素の混合ガス雰囲気中の減圧下で、ＰＺＴ膜１９を成長温度以下でアニールを行う工程を採用しないが、そのような熱処理工程を採用してもよい。
その後に、図７Ｂに示すように、ＰＺＴ膜１９上に、例えば厚さ５０ｎｍの第１の酸化イリジウム（ＩｒＯｘ）膜２０をスパッタ法により形成する。ここで、第１の酸化イリジウム膜の代わりにＳＲＯ膜を用いても良い。
【０１１２】
第１の酸化イリジウム膜２０が形成された後のシリコン基板１の周辺部の断面は、図４に示すようになり、その周辺部からはＰＺＴ膜１９が剥き出しの状態となっている。
次に、図８Ａ、図８Ｂの概略図に示す枚葉式のＲＴＡ装置５１を用いて、第１の酸化イリジウム膜２０に覆われたＰＺＴ膜１９に急速加熱処理を行う。
【０１１３】
ＲＴＡ装置５１を構成する石英チャンバー５２では、その一端と他端にはガス導入口５３、ガス排出口５４が設けられ、さらに、その上方と下方にはそれぞれ複数本の上側ハロゲンランプ５５と下側ハロゲンランプ５６が配置されている。なお、図８Ａ、図８Ｂでは、図７Ｂに示すような積層構造を有するシリコンウェーハＷが石英チャンバー５２内に配置された状態を示し、ウェーハのノッチはガス排出口側に配置されている。
【０１１４】
上側ハロゲンランプ５５は、ガス導入口５３からガス排出口５４に向かって並行に配置され、また、下側ハロゲンランプ５６と上側ハロゲンランプ５５は互いに直交するような状態で配置されている。ここで、実施例として上側ハロゲンランプ５５を１４本、下側ハロゲンランプ５６を１５本とした。
【０１１５】
下側ハロゲンランプ５６のうちガス導入側に最も近い２本の出力を４０％から６０％へとアップさせ、残りの下側ハロゲンランプ５６及び上側ハロゲンランプ５５の出力をウェーハ面内分布が均一になるよう設定する。
また、ガス導入口５３から石英チャンバー５２内に、Ｏ２濃度１％のＡｒとＯ２の混合ガスをガス流量２０ｓｌｍ以上で導入する。
【０１１６】
そのような構成のＲＴＡ装置５１の石英チャンバー５２内で、基板温度を７２５℃、昇温速度を１２５℃／秒として６０秒間でＰＺＴ膜１９に急速加熱処理を行ったところ、処理枚数が２５枚を越えても石英チャンバー５２内壁は目視で殆ど汚染されていることはなかった。
【０１１７】
以上のような急速加熱処理を終えた後、図５Ｉ〜図５Ｑに示したと同様に、第１の酸化イリジウム膜２０の上に、第１実施形態と同じ条件によって第２の酸化イリジウム膜２１、イリジウム膜２２を形成する。この後に、第１実施形態と同様に、イリジウム膜２２からＴｉＮ膜１６までをパターニングすることにより、スタック型の強誘電体キャパシタＱを形成する。その後に、第１実施形態と同様な工程を経て強誘電体メモリを形成する。
【０１１８】
以上のように、第１の酸化イリジウム膜２０に覆われたＰＺＴ膜１９に酸素を補充するとともに膜の緻密化のために急速加熱処理を行う際に、ハロゲンランプ５５，５６の発光パワーの調整によりガス導入口５３側の温度をガス排出口５４側の温度よりも高くするとともに、石英チャンバー５２内に導入する混合ガスを例えば２０ｓｌｍ以上になるように制御したところ、石英チャンバー５２内の汚染が防止されることが実験により明らかになった。
【０１１９】
次に、その実験結果を示すとともに、ＰＺＴ膜１９の急速加熱処理のさらなる適正条件について説明する。
まず、ＲＴＡ装置５１の上側及び下側ハロゲンランプ５５，５６のランプパワーバランスを上記と同様に制御して加熱温度分布を調整し、ＰＺＴ膜１９が急速加熱処理された後の状態の石英チャンバー５２内にボロンドープトウェーハを急速加熱処理し、そのシート抵抗面内分布を調査したところ、図９Ａ、図９Ｂに示すような結果が得られた。
【０１２０】
図９Ａ、図９Ｂは、ボロンをドープしたシリコンウェーハをＲＴＡ装置５１内で急速加熱処理した後のシート抵抗を４９点で測定した面内分布を示している。
パワーバランス調整前、即ち上側及び下側ハロゲンランプ５５，５６のパワーをガス流に対してほぼ同一に設定した場合は、図９Ａに示すように、ノッチを下にしてウェーハ上部側がガスの導入側にあたるため、混合ガスが大流量化されることでガス導入側が冷却されてシート抵抗値が高くなっていた。そして、シリコンウェーハが面内均一性良く処理される目安を標準偏差σ（％）で２．５％以下とすると、図９Ａでは３．４５％となり目安を超えてしまった。
【０１２１】
次に、計２９本のハロゲンランプ５５，５６はブロック単位でランプ出力の調整ができるので、本発明者は混合ガスの大流量化により面内分布が悪化するという懸念に対して、ランプパワーバランスの調整による解決を試みた。
【０１２２】
上記したような調整の結果に基づいて、図８Ｂの破線で囲ったように下側ハロゲンランプ５６のうちガス導入口５３に最も近い２本のランプパワーを４０％から６０％へとアップさせることで、シート抵抗値のウェーハ面内分布を均一にすることができた。具体的には、図９Ｂに示すように、パワーバランス調整後のウェーハマップに示すように、標準偏差σ（％）を１．９２％とすることができ、目安の２．５％を下回って、シート抵抗値のウェーハ面内分布が悪化するという課題は解決された。
【０１２３】
次に、ガス流量を２０ｓｌｍにした際に、ＭＯＣＶＤ法で成膜したＰＺＴ膜をＲＴＡ層置５１内で２５枚処理する前と処理した後のシート抵抗の面内分布を測定したところ図１０Ａ，図１０Ｂに示すようになった。
【０１２４】
図１０Ａ、図１０Ｂは、本実施形態のＲＴＡ処理方法による効果を示すものであるが、２５枚処理前は図１０Ａに示すようにσ（％）が１．６７％であったものが、２５枚処理の後には図１０Ｂに示すように１．４７％となった。
つまり、ガス導入口５３から石英チャンバー５２内に導入される混合ガスを２０ｓｌｍと大流量化することで、ウェーハシート抵抗の面内分布の悪化が全く見られなくなった。
また、ウェーハマップで見ても、図１０Ａ、図１０Ｂに示すように、２５枚処理前後でほとんど変化が見られなくなった。つまり、実質的に石英チャンバー５２内面にＰｂが付着しなくなったと言ってよい。
【０１２５】
上記のようにガス導入口５３から導入する混合ガスのトータル流量は、強誘電体膜からその構成元素、例えばＰｂ元素が脱離しても石英チャンバー５２内に実質的に付着しない流量、例えば２０ｓｌｍ以上に設定する必要がある。
【０１２６】
実質的に構成元素が付着しているかどうかは、図２を参照すれば、ＰＺＴ膜が形成されたシリコンウェーハを２５枚加熱処理した後に、加熱、測定したボロンドープウェーハのシート抵抗面内分布が変化しないかどうかにより判断できる。
【０１２７】
ところで、混合ガスのＯ２濃度を１％としたが、上部電極となる第１の酸化イリジウム膜２０が異常酸化により異常成長しない程度まで、Ｏ２濃度を上げても構わない。そこで、本発明者は簡易実験により、第１の酸化イリジウム膜２０の異常酸化が起きない酸素濃度を調査した。
【０１２８】
先ず、熱酸化膜を１００ｎｍ成膜したウェーハ上に、上部電極である第１の酸化イリジウム膜２０と同じ成膜条件にて、５０ｎｍのＩｒＯｘ膜を成膜した。続いて、混合ガスの総ガス流量を２０ｓｌｍとするとともに、これに含まれる酸素濃度を変えた雰囲気にて急速加熱処理を行った。
【０１２９】
そして、ゴミチェック装置にてＩｒＯｘ膜表面をレーザスキャンすることで、ＩｒＯｘ膜の異常酸化の有無を見積もった。その結果、表１に示すように、酸素濃度が２０％までは問題が無かったが、酸素濃度を５０％とするとＩｒＯｘ膜が異常酸化して表面荒れを起こし、ゴミチェック結果がオーバーフロー表示となった。
【０１３０】
つまり、酸素濃度が１〜２０％まではＩｒＯｘ膜の異常酸化が無く、ＲＴＡ処理を行うことが可能であることが分かった。逆にＯ２濃度が少なすぎる場合には、ＩｒＯｘ膜からの酸素抜け、および強誘電体膜からの酸素抜けが起きるので好ましくない。この実験結果から、ガス流量を多くする場合にＯ２は微量でも添加する必要があることがわかる。
【表１】
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【０１３１】
なお、ＰＺＴ膜の急速加熱処理の前に、第１実施形態で説明した条件で成膜温度よりも低い温度でＰＺＴ膜を熱処理しておけば、急速加熱処理によるＰＺＴ膜からのＰｂ抜けはさらに防止される。
【０１３２】
上記した各実施形態では、強誘電体膜としてＰＺＴを適用しているが、ＰＬＺＴのようなその他のＰＺＴ系材料であってもよいし、ＳＢＴ、ＳＢＴＮ等のビスマス層状構造化合物等を用いてもよい。
【図面の簡単な説明】
【０１３３】
【図１】図１Ａは、２Ｔ２Ｃ型の強誘電体メモリセルを示す回路図、図１Ｂは、１Ｔ１Ｃ型の強誘電体メモリセルを示す回路図である。
【図２】図２は、ＰＺＴ膜を加熱した石英チャンバー内でのウェーハ処理枚数とウェーハシート抵抗面内分布の標準偏差値の関係を示す図である。
【図３】図３は、ＭＯＣＶＤ法により成長されたＰＺＴ膜を石英チャンバー内で加熱した後に、その石英チャンバー内で加熱された別のウェーハのシート抵抗の面内分布図である。
【図４】図４は、スタック型強誘電体キャパシタを有する半導体装置の製造工程におけるウェーハの周縁部を示す断面図である。
【図５Ａ】図５Ａ〜図５Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図５Ｄ】図５Ｄ〜図５Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図５Ｇ】図５Ｇ、図５Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５Ｉ】図５Ｉ、図５Ｊは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５Ｋ】図５Ｋ、図５Ｌは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図５Ｍ】図５Ｍ、図５Ｎは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図５Ｏ】図５Ｏ、図５Ｐは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図５Ｑ】図５Ｑは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造工程における、強誘電体キャパシタからのＰｂ離脱を従来技術との比較で示すスペクトル図である。
【図７】図７Ａ、図７Ｂは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】図８Ａ、図８Ｂは、本発明の第２実施形態に係る半導体装置の製造工程において使用されるＲＴＡ装置を一部切り欠いて示す平面図と側面図である。
【図９】図９Ａ、図９Ｂは、ボロンをドープしたシリコンウェーハに対して、ＰＺＴ膜の急速加熱処理後に本発明の第２実施形態の条件で調整されたＲＴＡ装置を用いて熱処理を行った際のシート抵抗面内分布図である。
【図１０】図１０Ａ、図１０Ｂは、ボロンをドープしたシリコンウェーハに対して、本発明の第２実施形態において調整されたＲＴＡ装置を用いてＰＺＴ膜の急速加熱処理を２５枚熱処理する前と後のそれぞれのシート抵抗面内分布図である。
【符号の説明】
【０１３４】
１  シリコン基板
２ａ、２ｂ  ウェル
３  素子分離絶縁膜
４  ゲート絶縁膜
５ａ、５ｂ  ゲート電極
９ａ、９ｂ、９ｃ  ソース／ドレイン領域
１１  カバー絶縁膜
１２、２７、２９  層間絶縁膜
１３、３１  グルー膜
１５ａ、１５ｂ、１５ｃ  プラグ電極
１６ａ  Ｔｉ膜
１６  ＴｉＮ膜
１７  酸素バリア膜
１８  電極膜
１９  強誘電体膜
２０、２１  酸化イリジウム膜
２２  貴金属膜
２４  下部電極
２５  上部電極
２６、２８  ＡＬＯ保護膜
Ｑ  強誘電体キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｄ】
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【図５Ｇ】
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【図５Ｉ】
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【図５Ｋ】
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【図５Ｍ】
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【図５Ｏ】
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【図５Ｑ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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