(57)【要約】【課題】回路規模を極力増大させることなく、電流特性を制御可能なカレントミラー回路を提供する。【解決手段】ＦＥＴ１のドレインと共通に接続されるＦＥＴ１及び２のゲートとの間に、所望の電流特性を得るために抵抗値Ｒ１が定められる抵抗素子２２を挿入してカレントミラー回路２１を構成する。ミラー比Ｍは、抵抗素子４の抵抗値Ｒ２と抵抗素子２２の抵抗値Ｒ１に依存するようになり、抵抗値Ｒ１を調整することでカレントミラー回路２１の電流特性が線形となるように設定できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電流源と直列に接続されて基準電流を流す第１トランジスタと、この第１トランジスタとミラー対を成し、前記基準電流のミラー電流を負荷に供給する第２トランジスタとで構成されるカレントミラー回路において、
前記第１トランジスタの基準電流源側端子と、共通に接続される前記第１及び第２トランジスタの電流制御端子との間に、所望の電流特性を得るために抵抗値が定められる特性補正用素子を挿入したことを特徴とするカレントミラー回路。
【請求項２】
前記特性補正用素子を、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとの並列回路により構成したことを特徴とする請求項１記載のカレントミラー回路。
【請求項３】
前記特性補正用素子の抵抗値は、前記電流特性を線形とするように定められていることを特徴とする請求項１又は２記載のカレントミラー回路。
【請求項４】
前記第１及び第２トランジスタがＭＯＳＦＥＴで構成される場合、電源電圧をＶＤＤ，ＭＯＳＦＥＴのゲート−ソース間電圧をＶＧＳ，前記特性補正用素子の抵抗値をＲ１，負荷抵抗値をＲ２，前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をＩ１，Ｉ２とすると、前記抵抗値Ｒ１を、
Ｒ１＝（ＶＧＳ＋Ｉ２×Ｒ２−ＶＤＤ）／Ｉ１
とすることを特徴とする請求項３記載のカレントミラー回路。
【請求項５】
前記第１及び第２トランジスタがバイポーラトランジスタで構成される場合、
電源電圧をＶＣＣ，トランジスタのベース−エミッタ間電圧をＶＢＥ，前記特性補正用素子の抵抗値をＲ１，負荷抵抗をＲ２，エミッタ接地電流増幅率をβ，前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をＩ１，Ｉ２とすると、前記抵抗値Ｒ１を、
Ｒ１＝（ＶＢＥ−ＶＣＣ＋Ｉ２×Ｒ２）×β／｛（β−１）×Ｉ１｝
とすることを特徴とする請求項３記載のカレントミラー回路。
【請求項６】
基準電流源と直列に接続されて基準電流を流す第１トランジスタと、この第１トランジスタとミラー対を成し、前記基準電流のミラー電流を負荷に供給する第２トランジスタとで構成されるカレントミラー回路の電流特性を補正する方法において、
前記第１トランジスタの基準電流源側端子と、共通に接続される前記第１及び第２トランジスタの電流制御端子との間に挿入される特性補正用素子の抵抗値を、所望の電流特性を得るように設定することを特徴とするカレントミラー回路の電流特性補正方法。
【請求項７】
前記特性補正用素子に、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとの並列回路を使用することを特徴とする請求項６記載のカレントミラー回路の電流特性補正方法。
【請求項８】
前記特性補正用素子の抵抗値を、前記電流特性を線形とするように定めることを特徴とする請求項６又は７記載のカレントミラー回路の電流特性補正方法。
【請求項９】
前記第１及び第２トランジスタがＭＯＳＦＥＴで構成される場合、電源電圧をＶＤＤ，ＭＯＳＦＥＴのゲート−ソース間電圧をＶＧＳ，前記特性補正用素子の抵抗値をＲ１，負荷抵抗値をＲ２，前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をＩ１，Ｉ２とすると、前記抵抗値Ｒ１を、
Ｒ１＝（ＶＧＳ＋Ｉ２×Ｒ２−ＶＤＤ）／Ｉ１
とすることを特徴とする請求項８記載のカレントミラー回路の電流特性補正方法。
【請求項１０】
前記第１及び第２トランジスタがバイポーラトランジスタで構成される場合、
電源電圧をＶＣＣ，トランジスタのベース−エミッタ間電圧をＶＢＥ，前記特性補正用素子の抵抗値をＲ１，負荷抵抗をＲ２，エミッタ接地電流増幅率をβ，前記特性補正用素子並びに前記負荷抵抗にそれぞれ流れる電流をＩ１，Ｉ２とすると、前記抵抗値Ｒ１を、
Ｒ１＝（ＶＢＥ−ＶＣＣ＋Ｉ２×Ｒ２）×β／｛（β−１）×Ｉ１｝
とすることを特徴とする請求項８記載のカレントミラー回路の電流特性補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電流源と直列に接続されて基準電流を流す第１トランジスタと、この第１トランジスタとミラー対を成してミラー電流を負荷に供給する第２トランジスタとで構成されるカレントミラー回路及びカレントミラー回路の電流特性補正方法に関する。
【背景技術】
【０００２】
図６は、極めて一般的なカレントミラー回路の構成を示すものである。２つのＰチャネルＭＯＳＦＥＴ１，２のソースは電源ＶＤＤに接続されており、両者のゲートはＦＥＴ１側のドレインに接続されている。そして、ＦＥＴ１のドレインは、基準電流源３を介してグランドに接続され、ＦＥＴ２のドレインは、負荷に相当する抵抗素子４を介してグランドに接続されている。電流源３によりＦＥＴ１側に基準電流Ｉ１を流し、そのミラー電流Ｉ２をＦＥＴ２側に流すようになっており、以上がカレントミラー回路５を構成している。
【０００３】
斯様な構成では、基準電流Ｉ１を増加させるとミラー電流Ｉ２も増加するが、ＦＥＴ１側では、ドレイン−ソース間電圧ＶＤＳ１（＝ゲート−ソース間電圧ＶＧＳ）が増加するのに対して、ＦＥＴ２側では、抵抗素子４の抵抗値をＲ２とすると、
ＶＤＳ２＝ＶＤＤ−Ｒ２×Ｉ２
となるためドレイン−ソース間電圧ＶＤＳ２が減少する。したがって、基準電流Ｉ１を制御することで負荷に供給されるミラー電流Ｉ２をアクティブに変化させようとすると、チャネル長変調効果によりカレントミラー回路５のミラー比が設計上の狙い値から外れてしまい、電流特性の線形性が維持できなくなるという問題がある。
【０００４】
図７（ａ）は、上記のような問題を解決するように構成されたカレントミラー回路６であり、電源ＶＤＤとＦＥＴ１，２との間に、ＰチャネルＭＯＳＦＥＴ７，８からなるミラー対をもう１段追加したものである（例えば、特許文献１参照）。斯様な構成によれば、基準電流Ｉ１が変動した場合でも、双方のドレイン−ソース間電圧ＶＤＳ１，ＶＤＳ２を一定に維持することができる。また、図７（ｂ）は（ａ）を更に変形したカレントミラー回路９であり、ＰチャネルＭＯＳＦＥＴ１０をＦＥＴ１，７側に並列に接続して、各ゲートの接続を若干変更したものである。また、基準電流源１１，１２は、それぞれ基準電流Ｉ１を流すようになっている。
【特許文献１】特開平５−１０２７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図７に示すカレントミラー回路６，９によれば、基準電流Ｉ１が増加した場合にミラー電流Ｉ２の増加を抑制することはできるが、負荷側にＦＥＴ８が挿入されているためミラー電流Ｉ２の上限値が小さくなると共に、回路規模が大きくなるという問題がある。また、カレントミラー回路９では、電流が２倍必要となる。
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模を極力増大させることなく、電流特性を制御可能なカレントミラー回路，及びカレントミラー回路の電流特性補正方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のカレントミラー回路によれば、第１トランジスタの基準電流源側端子と、共通に接続される第１及び第２トランジスタの電流制御端子との間に、所望の電流特性を得るために抵抗値が定められる特性補正用素子を挿入する。斯様に構成すれば、カレントミラー回路のミラー比は、負荷の抵抗値と前記特性補正用素子の抵抗値に依存するようになる。したがって、特性補正用素子の抵抗値を調整すれば、カレントミラー回路の電流特性を任意に設定することができる。
【０００７】
請求項２記載のカレントミラー回路によれば、特性補正用素子をＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとの並列回路で構成する。すなわち、前記並列回路においては、当該回路を構成するＦＥＴのゲートソース間電圧に応じて抵抗値が変化するので、電源電圧が変動した場合に、その変動が電流特性に及ぼす影響を打ち消すように作用させることが可能となる。
【０００８】
請求項３記載のカレントミラー回路によれば、特性補正用素子の抵抗値を、電流特性を線形とするように定める。すなわち、カレントミラー回路においては、一般に、負荷に供給する電流が線形に変化すると制御が行い易くなるので、電流特性を線形に維持するように特性補正用素子の抵抗値を設定すれば、様々な応用に適用することができる。
【０００９】
請求項４記載のカレントミラー回路によれば、第１及び第２トランジスタがＭＯＳＦＥＴで構成される場合、特性補正用素子の抵抗値Ｒ１を、
Ｒ１＝（ＶＧＳ＋Ｉ２×Ｒ２−ＶＤＤ）／Ｉ１  
とするので、特性補正用素子の抵抗値を具体的に定めて電流特性を線形にすることができる。
【００１０】
請求項５記載のカレントミラー回路によれば、第１及び第２トランジスタがバイポーラトランジスタで構成される場合、特性補正用素子の抵抗値Ｒ１を、
Ｒ１＝（ＶＢＥ−ＶＣＣ＋Ｉ２×Ｒ２）×β／｛（β−１）×Ｉ１｝
とするので、請求項４と同様に、特性補正用素子の抵抗値を具体的に定めて電流特性を線形にすることができる。
【発明を実施するための最良の形態】
【００１１】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。尚、図６と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のカレントミラー回路２１は、図６に示すカレントミラー回路５において、ＦＥＴ１（第１トランジスタ）のドレイン（基準電流源側端子）とゲート（電流制御端子）との間に抵抗素子２２（特性補正用素子）を挿入したものである。そして、抵抗素子２２の抵抗値Ｒ１は、ＦＥＴ１側の基準電流Ｉ１が変化した場合でも、カレントミラー回路２１における電流特性の線形性が維持されるように定められている。
【００１２】
次に、抵抗値Ｒ１をどのように決定するかについて説明する。カレントミラー回路２１において、基準電流Ｉ１，ミラー電流Ｉ２は、ＭＯＳＦＥＴのドレイン電流の一般式よりそれぞれ（１），（２）式で表される。
Ｉ１＝β１（ＶＧＳ−Ｖｔ）２×｛１＋λ（ＶＧＳ−Ｉ１×Ｒ１）｝／２  …（１）
Ｉ２＝β２（ＶＧＳ−Ｖｔ）２×｛１＋λ（ＶＤＤ−Ｉ２×Ｒ２）｝／２  …（２）
ここで、β＝μ×Ｃｏｘ×Ｗ／Ｌであり、μ：キャリア移動度，Ｃｏｘ：単位面積当たりのゲート酸化膜容量，Ｗ：ゲート幅，Ｌ：ゲート長，である。また、Ｖｔ：ＦＥＴのゲート閾値電圧，λ：チャネル長変調係数，Ｒ２は抵抗素子４の抵抗値である。
【００１３】
そして、カレントミラー回路２１のミラー比Ｍは、
Ｍ＝Ｉ２／Ｉ１＝（β２／β１）×｛１＋λ（ＶＤＤ−Ｉ２×Ｒ２）｝
／｛１＋λ（ＶＧＳ−Ｉ１×Ｒ１）｝  …（３）
となる。したがって、基準電流Ｉ１が変動した場合、（３）式において、右辺分母の項（ＶＧＳ−Ｉ１×Ｒ１）と分子の項（ＶＧＳ−Ｉ２×Ｒ２）との変動分が等しくなるように抵抗素子２２の抵抗値Ｒ１を決定すれば、ミラー比Ｍは常に一定となる。
【００１４】
すなわち、抵抗値Ｒ１は、
ＶＤＤ−Ｉ２×Ｒ２＝ＶＧＳ−Ｉ１×Ｒ１  …（４）
より、
Ｒ１＝（ＶＧＳ＋Ｉ２×Ｒ２−ＶＤＤ）／Ｉ１  …（５）
とすれば良い。尚、ゲート−ソース間電圧ＶＧＳは、
ＶＧＳ＝（２×Ｉ１／β１）１／２＋Ｖｔ  …（６）
で表される。
【００１５】
図２は、図６に示すカレントミラー回路５と、本実施例のカレントミラー回路２１について、基準電流Ｉ１の変化に伴うミラー電流Ｉ２の変化をシミュレーションしたものである。カレントミラー回路２１の場合、基準電流Ｉ１が変化してもミラー比Ｍが一定を維持するようになっており、カレントミラー回路５に対して電流特性の線形性が改善されていることが明らかである。
尚、カレントミラー回路２１の具体的な適用例としては、例えば抵抗素子４をＬＥＤとすることで、ＬＥＤの輝度制御を行うものに適用できる。その場合、基準電流Ｉ１を変化させてＬＥＤの輝度を制御する際に、輝度を線形に変化させることができるので制御性が良好となる。
【００１６】
以上のように本実施例によれば、ＦＥＴ１のドレインと、共通に接続されるＦＥＴ１及び２（第２トランジスタ）のゲートとの間に、所望の電流特性を得るために抵抗値Ｒ１が定められる抵抗素子２２を挿入してカレントミラー回路２１を構成した。したがって、ミラー比Ｍは、抵抗素子４の抵抗値Ｒ２と抵抗素子２２の抵抗値Ｒ１に依存するようになり、抵抗値Ｒ１を調整することで、カレントミラー回路２１の電流特性が線形となるように設定できる。具体的には、特性補正用素子の抵抗値Ｒ１を（５）式により定めることで、電流特性を線形にすることができる。
【００１７】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のカレントミラー回路３１は、カレントミラー回路２１の抵抗素子２２を、ＰチャネルＭＯＳＦＥＴ３２ＰとＮチャネルＭＯＳＦＥＴ３２Ｎとを並列に接続することでアナログスイッチ回路と同様に構成される並列回路３２（特性補正用素子）に置き換えて構成されている。この場合、ＦＥＴ３２Ｐのゲートはグランドに接続され、ＦＥＴ３２Ｎのゲートは電源ＶＤＤに接続されている。そして、並列回路３２のＯＮ抵抗Ｒ１は、第１実施例と同様にして決定されている。
【００１８】
斯様に構成されるカレントミラー回路３１によれば、電源ＶＤＤの電圧が変動した場合に、並列回路３２の作用により、その電圧変動によるばらつきを吸収することができる。以下、その原理について説明する。カレントミラー回路３１の場合、電流Ｉ１，Ｉ２の式は（１），（２）式のβ１，β２の項を、β１／２，β２／２に置き換えたものとなる。結果として、ミラー比Ｍの式は（３）式と同様になる。
【００１９】
ここで、電源ＶＤＤの電圧が低下した場合を想定すると、並列回路３２を構成するＦＥＴ３２Ｐ，３２Ｎにおけるゲート−ソース間電圧ＶＧＳSWも低下する。すると、並列回路３２のＯＮ抵抗Ｒ１が上昇するため、（３）式における分母の（Ｉ１×Ｒ１）項の値が大きくなる。その結果、分子側の電圧ＶＤＤの低下をキャンセルする方向に作用する。尚、電源ＶＤＤの電圧が上昇した場合には、上記と逆の作用となる結果、電圧ＶＤＤの上昇をキャンセルする方向に作用する。
【００２０】
以上のように第２実施例によれば、カレントミラー回路３１は、特性補正用素子を並列回路３２で構成したので、当該回路３２を構成するＦＥＴ３２Ｐ，３２Ｎのゲート−ソース間電圧ＶＧＳSWに応じてＯＮ抵抗値Ｒ１が変化し、電源電圧ＶＤＤが変動した場合に、その変動が電流特性に及ぼす影響を打ち消すように作用させることができる。
【００２１】
（第３実施例）
図４は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例のカレントミラー回路４１は、カレントミラー回路２１のＦＥＴ１，２を、ＰＮＰトランジスタ４２，４３（第１，第２トランジスタ）に置き換えて構成されている。斯様に構成した場合でも、第１実施例と同様の作用となる。
【００２２】
すなわち、基準電流Ｉ１，ミラー電流Ｉ２は、バイポーラトランジスタのコレクタ電流の一般式よりそれぞれ（７），（８）式で表される。
Ｉ１＝Ｉｓ×ｅｘｐ（ＶＢＥ／ＶＴ）
×［１＋｛ＶＢＥ−（β−１）／β×Ｉ１×Ｒ１｝／ＶＡ］  …（７）
Ｉ２＝Ｉｓ×ｅｘｐ（ＶＢＥ／ＶＴ）×｛１＋（ＶＣＣ−Ｉ２×Ｒ２）／ＶＡ｝
…（８）
ここで、ＶＢＥ：ベース−エミッタ間電圧，β：エミッタ接地電流増幅率，ＶＴ：ｋＴ／ｑ，ＶＡ：アーリー電圧，Ｉｓ：ＰＮ接合の逆方向飽和電流，である。
ミラー比Ｍは、
Ｍ＝Ｉ２／Ｉ１＝（ＶＡ＋ＶＣＣ−Ｉ２×Ｒ２）
／｛ＶＡ＋ＶＢＥ−（β−１）／β×Ｉ１×Ｒ１｝  …（９）
となる。
【００２３】
ここで、第１実施例と同様に抵抗値Ｒ１を求めると、
ＶＣＣ−Ｉ２×Ｒ２＝ＶＢＥ−（β−１）／β×Ｉ１×Ｒ１  …（１０）
より、
Ｒ１＝（ＶＢＥ−ＶＣＣ＋Ｉ２×Ｒ２）×β／｛（β−１）×Ｉ１｝…（１１）
となる。
以上のように第３実施例によれば、カレントミラー回路４１をＰＮＰトランジスタ４２，４３により構成し、抵抗値Ｒ１を（１１）式により決定したので、請求項１と同様の効果が得られる。
【００２４】
（第４実施例）
図５は本発明の第４実施例を示すものである。第４実施例のカレントミラー回路５１は、２つのＮチャネルＭＯＳＦＥＴ５２，５３（第１，第２トランジスタ）により、グランド側にミラー対を構成するものに適用した場合である。この場合、抵抗素子２２は、ＦＥＴ５２のゲートとドレインとの間に挿入される。斯様に構成される第４実施例による場合も、第１実施例と同様の効果が得られる。
【００２５】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第４実施例のＦＥＴ５２，５３を、ＮＰＮトランジスタに置き換えて構成しても良い。
また、第４実施例に、第２実施例の並列回路３２を適用しても良い。
カレントミラー回路の電流特性は、線形を示すものに限らず、特定補正用素子の抵抗値を適宜設定することで所望の特性を得ることができる。例えば第１実施例において、抵抗素子２２の抵抗値Ｒ１をより大きな値に設定すれば、電流特性を曲線的に上昇させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施例であり、カレントミラー回路の構成を示す図
【図２】第１実施例の構成と従来構成とについて、電流特性をシミュレーションした結果を示す図
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】本発明の第４実施例を示す図１相当図
【図６】従来技術を示す図１相当図（その１）
【図７】図１相当図（その２）
【符号の説明】
【００２７】
図面中、１，２はＰチャネルＭＯＳＦＥＴ（第１，第２トランジスタ）、３は基準電流源、４は抵抗素子（負荷）、２１はカレントミラー回路、２２は抵抗素子（特性補正用素子）、３１はカレントミラー回路、３２は並列回路（特性補正用素子）、４１はカレントミラー回路、４２，４３はＰＮＰトランジスタ（第１，第２トランジスタ）、５１はカレントミラー回路、５２，５３はＮチャネルＭＯＳＦＥＴ（第１，第２トランジスタ）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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