(57)【要約】【課題】半導体装置およびその製造方法を提供する。【解決手段】ウェハ上に複数形成され複数の情報ブロックを有するチップ１０からなる半導体装置の製造方法である。それには、ウェハを分割した領域である１ショット内に含まれるチップ１０の各々に一意に与えた情報ビットをこのチップ１０のチップ弁別ブロックに固定パターン法で書き込む。そして、ウェハ内のショットごとに一意に与えた情報ビットをマスクシフト法で書き込む。さらに、ウェハごとに一意に与えた情報ビットをこのウェハに形成されるチップ１０のウェハ弁別ブロックにマスクシフト法およびマスク組合せ法で書き込む。【選択図】図３
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【特許請求の範囲】
【請求項１】
ウェハ上に複数形成され複数の情報ブロックを有するチップからなる半導体装置の製造方法であって、
前記ウェハを分割した領域である１ショット内に含まれる前記チップの各々に一意に与えた第１の情報ビットを当該チップの第１の情報ブロックに書き込むチップ弁別ブロック書込工程と、
前記ウェハ内の前記ショットごとに一意に与えた第２の情報ビットを第２の情報ブロックに書き込むショット弁別ブロック書込工程と、
前記ウェハごとに一意に与えた第３の情報ビットを当該ウェハに形成される前記チップの第３の情報ブロックに書き込むウェハ弁別ブロック書込工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記チップ弁別ブロック書込工程では、同一のウェハに係るすべての前記ショットで同一のレチクルを用いて書き込みを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ショット弁別ブロック書込工程では、レチクルと前記ウェハとの相対位置を制御して書き込みを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ウェハ弁別ブロック書込工程では、レチクルと前記ウェハとの相対位置を制御して書き込みを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ウェハ弁別ブロック書込工程の一部では、レチクルと前記ウェハとの相対位置を制御して書き込みを行い、
前記ウェハ弁別ブロック書込工程の他の一部では、前記ウェハごとに定めたレチクルを用いて書き込みを行う、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記チップの第４の情報ブロックに前記第１の情報ビットから生成したエラー検出情報を第１のエラー検出情報として書き込む第１のエラー検出情報書込工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記チップの第５の情報ブロックに前記第２の情報ビットと同一の第４の情報ビットを第２のエラー検出情報として書き込む第２のエラー検出情報書込工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】
前記チップの第６の情報ブロックに前記第３の情報ビットと同一の第５の情報ビットを第３のエラー検出情報として書き込む第３のエラー検出情報書込工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
前記レチクルは、前記ウェハごとに定められることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１０】
請求項３に記載の半導体装置の製造方法によって製造された半導体装置であって、
前記第３の情報ビットをビット圧縮する第１の圧縮回路を具備したことを特徴とする半導体装置。
【請求項１１】
請求項４に記載の半導体装置の製造方法によって製造された半導体装置であって、
前記第３の情報ビットをビット圧縮する第２の圧縮回路を具備したことを特徴とする半導体装置。
【請求項１２】
請求項７に記載の半導体装置の製造方法によって製造された半導体装置であって、
前記第２の情報ビットと前記第２のエラー検出情報とをビットごとに比較してビットエラーを検出する第１のエラー検出回路を具備したことを特徴とする半導体装置。
【請求項１３】
請求項８に記載の半導体装置の製造方法によって製造された半導体装置であって、
前記第３の情報ビットと前記第３のエラー検出情報とをビットごとに比較してビットエラーを検出する第２のエラー検出回路を具備したことを特徴とする半導体装置。
【請求項１４】
前記ビットエラーが検出されたとき当該ビットエラーの発生を知らせるエラー信号を送出するエラー信号送出回路を具備したことを特徴とする請求項１２または請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込まれたビットの信頼性を容易に検証できる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
個々の物品に付されてこれらの物品を標識するためのＲＦＩＤタグは、他のＲＦＩＤタグとの混同を避けるため、一意の（ユニークな）識別子を、読み出し可能に記憶している必要がある。そのため、ＲＦＩＤタグを構成する半導体チップに、電子線直接描画装置（ＥＢ装置）を用いて、識別子を書き込んでいた。この方法によれば、個々のメモリセルに合わせてビット書き込みを行うため、１個の半導体チップあたりの書き込みに時間がかかり、生産性の向上が難しい問題点があった。また、ＥＢ装置は高価であり、生産コストを低減することが難しい問題点があった。
【０００３】
ところで、従来、（１）乱数およびエラー検出コードを有する複数のレチクルを組み合わせ、また、（２）レチクルにおいて、ビットラインとワードラインが形成される領域よりも大きな領域に、その交点数よりも多い数のコンタクトホールを形成しておいて、合わせマークを基準にして、ビットラインとワードラインとの交点との相対的位置関係をウェハごとにずらすことにより、ウェハごとに異なる乱数を持つ半導体チップを得る「半導体装置の製造方法」が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−３４７５９７号公報（段落［００１１］，［００２０］、図１〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記の「半導体装置の製造方法」（特許文献１記載）では、前記（１）のように、レチクルの組み合わせだけで多種類の乱数を作成しようとすると、非常に多種類のレチクルが必要となるため、前記（２）のように、コンタクトホールと、ビットラインとワードラインとの交点との相対的位置関係をずらす方法を併用する必要がある。しかしながら、前記（２）の方法では、エラー検出コードは、乱数に一対一に対応して設けられるものであるから、この構成では付加できないという問題点があった。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、書き込まれたビットの信頼性を容易に検証できる半導体装置およびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
前記の課題を達成するために、本発明の半導体装置の製造方法は、１ショット内に含まれるチップの各々に一意に与えた第１の情報ビットをこのチップの第１の情報ブロックに書き込むチップ弁別ブロック書込工程と、ウェハ内のショットごとに一意に与えた第２の情報ビットを第２の情報ブロックに書き込むショット弁別ブロック書込工程と、ウェハごとに一意に与えた第３の情報ビットをこのウェハに形成されるチップの第３の情報ブロックに書き込むウェハ弁別ブロック書込工程とを含むことを特徴とする。
その外、本発明の具体的な手段については、［発明を実施するための最良の形態］などの項の記載を通じて、その技術的思想を表現するものとする。
【発明の効果】
【０００７】
本発明によれば、書き込まれたビットの信頼性を容易に検証できる半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、添付した各図を参照し、本発明の実施形態について詳細に説明する。
図１は、本発明による一実施形態のチップ１０の利用態様例を示す説明図である。
ＲＦＩＤタグ１１は、ポリイミドなどの誘電体からなるベースフィルム１３と、ベースフィルム１３上にアルミニウムや銅などの導電体膜で形成したタグアンテナ１２と、タグアンテナ１２の給電点に接続したチップ１０とを含んで構成されている。このように構成されたＲＦＩＤタグ１１は、インレットとも称される。また、ＲＦＩＤタグ１１は、外来の電磁エネルギーを取り入れて動作するパッシブ形である。
【０００９】
チップ１０は、ＲＦＩＤ用の半導体装置であって、不揮発性記憶機能、信号の送受信機能、信号の変復調機能、受信信号からの電力抽出機能、演算制御機能などを有する。このチップ１０は、典型的には、本件出願人が製造するミューチップ（登録商標）などのように、これらの機能を集積したワンチップＩＣである。
なお、本説明において、単に“メモリ”という場合、チップ１０の半導体プロセス時に作り込まれる（書き込まれる）不揮発性記憶領域を指すことがある。
【００１０】
読取装置２０は、読取装置本体２１と、読取装置本体２１に接続された読取アンテナ２２とからなる。
読取装置本体２１は、電力の供給、クロックの供給、コマンドの伝送などがなされるように変調された質問信号を読取アンテナ２２へ送出する。読取アンテナ２２は、この質問信号を電磁波または電磁界に変換して空間に放射する。
また、読取アンテナ２２は、ＲＦＩＤタグ１１から放射された応答信号を受けて高周波電流に変換し、読取装置本体２１へ送出する。読取装置本体２１は、この高周波電流を復調してデータを取り出し、このデータを他の機器（図示せず）に伝送したり、表示装置（図示せず）にデータリストを表示したりする。
【００１１】
このＲＦＩＤタグ１１のタグアンテナ１２には、Ｌ字形のスリットを設けてインピーダンスマッチング用のスタブを形成し、この箇所（スタブ側、および、スリットを挟んでスタブの対岸側）を給電点とし、チップ１０を接続したものである。この構成により、チップ１０のキャパシタンス分がスタブのインダクタンス分で相殺されてチップ１０側とタグアンテナ１２側とのインピーダンスが整合されるため、送受信される信号の損失が抑えられる。このほか、ＲＦＩＤタグ１１として、チップ１０上にアンテナコイル（図示せず）を形成したものなど、前記したものと同様の機能を有する他の素子を用いてもよい。
【００１２】
図２は、本発明によるチップ１０の記憶内容の検証原理を示す概念図である。
このチップ１０（図１参照）の不揮発性記憶領域のパターンは、「マスクシフト法」と、後記する「マスク組合せ法」と、「固定パターン法」とを組み合わせて形成される。なお、以降の検証を行う構成を比較部Ｐ２０として表す。
「マスクシフト法」によるパターン形成に着目すると、チップ１０（図１参照）には、“マスクシフト法による形成パターンＰ１１”が形成されているとともに、“マスクシフト法による形成パターンの検証パターンＰ１２”が形成されている。“マスクシフト法による形成パターンの検証パターンＰ１２”は、“マスクシフト法による形成パターンＰ１１”と同様な手順で形成した同一のパターンである。つまり、いずれのパターン（Ｐ１１，Ｐ１２）にもエラーがない場合、双方のパターン（Ｐ１１，Ｐ１２）から同一のデータが得られる。
【００１３】
仮に、双方のパターン（Ｐ１１，Ｐ１２）から、その一部が同一でないデータが得られた場合、“マスクシフト法による形成パターンＰ１１”または“マスクシフト法による形成パターンの検証パターンＰ１２”のいずれかに形成パターンにエラーが存在していることを意味する。生じたエラーが“マスクシフト法による形成パターンＰ１１”にある確率は２分の１であるから、実用上、エラーに係るチップ１０は、いずれのパターン（Ｐ１１，Ｐ１２）にあるかを調べるまでもなく不良として廃棄してよい。また、そもそもパターン形成時にエラーが生じる確率は大変に小さい。したがって、１個のチップ１０において“マスクシフト法による形成パターンＰ１１”の所定箇所と、“マスクシフト法による形成パターンの検証パターンＰ１２”の対応する箇所とが同様にエラーになる確率は、前記したエラーが生じる確率を二乗した値であるから、不良の検出漏れは、事実上無視できる程度に小さい。
【００１４】
具体的には、“マスクシフト法による形成パターンＰ１１”および“マスクシフト法による形成パターンの検証パターンＰ１２”から、同一の順序でデータ列を読み出し、読み出したデータ列を比較し、得られた比較結果を検討する。例えば、２つのパターン（Ｐ１１，Ｐ１２）をアドレス番号の小さい順から読み出し、データ列の個々のデータを、対応するアドレス番号のもの同士で（つまり、読み出した順に）ＸＯＲ（排他的論理和）演算してデータ列を算出する。このデータ列が値“０”のみからなっていれば、この検証に係るチップ１０は良品であることが分かり、また、このデータ列に値“１”が含まれていれば、この検証にかかるチップ１０は不良であることが分かる。
【００１５】
図３は、チップ１０に記憶されるデータ構成およびメモリ構成を示す説明図である。
図３（ａ）に示すように、チップ１０に記憶されるデータ列は、アドレスの昇順に、ヘッダおよび拡張子からなるチップヘッダと、クラス識別子およびサービスＩＤからなるサービスヘッダと、ユーザデータおよびユニークＩＤからなるアプリケーションデータと、エラー検出回路出力結果（ＥＤＣ）と、ヘッダおよび拡張子からなる拡張ヘッダと、ＩＤ検証データとからなる。
【００１６】
チップヘッダは、チップ１０が所定の種類のＲＦＩＤ用チップ（例えば、ミューチップ（登録商標））であることを示す。サービスヘッダは、このチップ１０の仕様態様などによって定められる。アプリケーションデータは、このチップ１０のユーザを規定するユーザデータと、個々のチップ１０を識別するためのユニークＩＤとからなる。「エラー検出回路出力結果」（ＥＤＣ）は、前記したチップヘッダ、サービスヘッダ、アプリケーションデータを検証するために、これらから生成したデータである。ＩＤ検証データは、ＩＤ検証データ以外のデータから生成した検証用のデータである。
【００１７】
図３（ｂ）に示すように、チップ１０のメモリのブロックは、図３（ａ）に示すチップ１０に記憶されるデータ列に対応して、アドレスの昇順に、チップヘッダを格納したチップヘッダブロックと、サービスヘッダを格納したサービスヘッダブロックと、アプリケーションデータのうちユーザデータを格納したユーザデータブロックと、ユニークＩＤを格納したユニークＩＤブロックと、「エラー検出回路出力結果」（ＥＤＣ）を格納したＥＤＣブロックと、拡張ヘッダを格納した拡張ヘッダブロックと、ＩＤ検証データを格納した拡張データブロックとからなる。
【００１８】
拡張ヘッダブロックに格納されるＩＤ検証データには、（１）チップヘッダ検証番号、（２）サービスヘッダ検証番号、（３）ユーザデータ検証番号、（４）ウェハ弁別ブロックにおけるマスク組合せ法部分の検証番号、（５）チップ弁別ブロック検証番号、（６）拡張ヘッダ検証番号、の各データが含まれている。これらのデータを、対応する各ブロックのデータに所定の処理を施したデータと照合することによって、各ブロックに書き込まれたデータが正当であるか否かを検証できる。
【００１９】
ユニークＩＤは、同じチップヘッダ、サービスヘッダおよびユーザデータの組合せにおいてユニークな識別子であって、チップ１０ごとに付与される。
図３（ｃ）に示すように、ユニークＩＤブロックは、チップ１０がどのウェハから形成されたかを示すウェハ弁別ブロックと、どのショットで形成されたかを示すショット弁別ブロックと、ショット中でどのチップ１０であるかを示すチップ弁別ブロックとからなる。
図３（ｄ）に示すように、ウェハ弁別ブロックは、「マスク組合せ法」によってメモリ形成された領域と、「マスクシフト法」によってメモリ形成された領域とからなる。ショット弁別ブロックは、「マスクシフト法」によってメモリ形成された領域からなる。チップ弁別ブロックは、「固定パターン法」によってメモリ形成された領域からなる。
あるいは、ウェハ弁別ブロックは、「マスク組合せ法」を用いず、「マスクシフト法」によってメモリ形成された領域からなっていてもよい。
【００２０】
なお、「マスク組合せ法」とは、異なるマスク（レクチル）を組み合わせて、チップ１０上に異なるメモリパターンを形成する方法である。この方法では、メモリパターンの種類を多くするには、より多くのマスクが必要になる。
「マスクシフト法」とは、チップ１０（の表面）と、マスクとの相対的位置関係を、メモリのビットラインおよびワードライン（いずれも図示せず）のピッチを単位として変化させて、異なるメモリパターンを得る方法である。「マスクシフト法」の詳細については、図６を参照して後記する。
「固定パターン法」とは、パターン像を形成した原版を、ウェハからわずかに間隔を開けて配置するか、ウェハに密着させて露光し、メモリパターンを形成する方法である。パターン像は、チップ１０に対応する部分ごとに異なるので、同一のウェハから得られるチップ１０の、固定パターン法で形成された領域は、このウェハ内において一意のパターンとなる。
【００２１】
図４は、チップ１０のハードウェアであって読み出し専用メモリに関連する要素を示すブロック図である。
チップ１０は、電源回路３１と、演算処理制御回路３２と、メモリ回路４０と、メモリ内容検証回路５０と、ＥＤＣ生成回路３４と、検証回路３３と、ビット長縮小回路３５とを含んでいる。
【００２２】
チップ１０は、そのパッケージに配置されたアンテナパッド３６を介して、チップ１０外のタグアンテナ１２（図１参照）に接続されている。タグアンテナ１２を用いずにチップ１０の試験を行うときは、アンテナパッド３６は、テストパッドとして機能し、このテストパッド（アンテナパッド３６）には、タグアンテナ１２の代わりに、テスト機器（図示せず）が接続される。本実施形態のチップ１０は、メモリの検証機構を有しているため、アンテナパッド３６にタグアンテナ１２を接続してから、メモリのテストと通信テストとを同時に行い、各々のテスト結果を区別して得ることができる。無論、まずテストパッド（アンテナパッド３６）にテスト機器を接続してチップ１０のメモリのテストを行ってから、アンテナパッド３６にタグアンテナ１２を接続して通信テストを行ってもよい。
【００２３】
電源回路３１は、タグアンテナ１２から送られる高周波電流（質問信号）から、電力およびクロックを取り出して、おのおのチップ１０内の各部へ供給する。電源回路３１は、また、変復調機能を有し、アンテナパッド３６から入力されたデータ信号を復調して演算処理制御回路３２へ送信し、また、演算処理制御回路３２から送信されたデータ信号を変調してアンテナパッド３６を介して外部へ出力する。
【００２４】
演算処理制御回路３２は、マイクロコンピュータであり、チップ１０における各種の演算を行うとともに、各要素の動作を制御し、また、データの送受を仲介するなどの機能を有する。
【００２５】
メモリ回路４０は、「固定マスク法」で形成された固定マスクパターン４１と、「マスク組合せ法」で形成されたマスク組合せパターン４２と、「マスクシフト法」で形成されたマスクシフトパターン４３とからなる。
メモリ内容検証回路５０は、「固定マスク法」で形成された固定マスクパターン検証パターン５１と、「マスク組合せ法」で形成されたマスク組合せパターン検証パターン５２と、「マスクシフト法」で形成されたマスクシフトパターン検証パターン５３とからなる。
エラーがなければ、固定マスクパターン４１と固定マスクパターン検証パターン５１とは、同一のパターンであり、マスク組合せパターン４２とマスク組合せパターン検証パターン５２とは、同一のパターンであり、マスクシフトパターン４３とマスクシフトパターン検証パターン５３とは同一のパターンである。したがって、エラーがない場合、メモリ回路４０のパターンと、メモリ内容検証回路５０のパターンとは同一である。
【００２６】
検証回路３３は、演算処理制御回路３２の制御に基づき、メモリ回路４０およびメモリ内容検証回路５０から所定順（例えば、アドレス値の小さい順）でデータをひとつずつ（例えば、１ビットずつ）読み出し、例えばＸＯＲ演算を行うことによって同一性を検証し、検証結果を演算処理制御回路３２へ出力する。
【００２７】
ＥＤＣ生成回路３４は、メモリ回路４０からデータを読み出してＥＤＣを生成し、検証回路３３へ送出する。
検証回路３３は、ＥＤＣ生成回路３４によって生成されたＥＤＣと、メモリ回路４０から読み出したＥＤＣとを比較検証し、検証結果を演算処理制御回路３２へ送出する。
【００２８】
ビット長縮小回路３５は、メモリ回路４０から読み出したデータを圧縮し、演算処理制御回路３２へ送出する。これは、特に、マスクシフトパターン４３が冗長な構成であることから、この冗長度を圧縮するためである。データをオンチップで圧縮することから、タグアンテナ１２を介して通信が行われる際の通信エラーの確率が減少し、また、通信負荷や通信時間を減少させることができる。また、読み出したデータをよりコンパクトな形態の乱数として取り扱うことができる。
【００２９】
演算処理制御回路３２は、このように得られたデータ（情報）を、電源回路３１を介して、チップ１０外へ送出する。
演算処理制御回路３２は、また、検証回路３３から送出されたエラー検出結果を付加して、チップ１０外へ送出する。ただし、「マスク組合せ法」および「マスクシフト法」のそのどちらでも、記録された内容に矛盾が発生しているときは、検証回路３３で生成される検証結果の一部または全部を、他のデータと区別が容易な特定パターンとすることによって、チップ１０内のメモリ内容そのものにエラーが発生していることをチップ１０外へ送出する。これにより、読取装置２０（図１参照）からＲＦＩＤタグ１１を読み取ったときに、無線通信による読取り動作に異常があるのか、チップ１０のメモリそのものに異常があるのかを弁別できる。このことは、製品の品証を実施する上で大きな利点である。
【００３０】
図５は、メモリのレイアウトを示す図である。
この図では、左側の各要素はメモリ本体のブロックであり、右側の各要素はメモリを検証するための検証ブロックである。
左側のブロックと、対応する右側のブロックとは、同一のプロセスで形成される。
したがって、左側の各ブロックと、右側の各ブロックとは、１対１で対応するパターンを有している。
【００３１】
図６は、マスクシフト法によるパターン形成例を詳細に示す説明図である。
この図では、１６ビット（４ビット×４ビット）の記憶容量を有するチップ１０に、所定のビット列を書き込む例を示す。
図６（ａ）に示すように、チップ１０には、メモリセル６１となる部分が形成され、また、位置合わせパターン６２が形成されている。
また、図６（ｂ）に示すように、レチクル７０には、メモリビット書込パターン７１が穿設され、また、位置合わせパターン７２が形成されている。
メモリセル６１に書き込みを行う際は、チップ１０上にレチクル７０を若干の間隙をとりながら、位置合わせパターン６２および位置合わせパターン７２の相対位置を参照しつつ、デコーダ６３，６４が相対移動を読み取り、位置検出回路６５からの位置情報をステッパが受信し、メモリビット書込パターン７１を通して、所要のメモリセル６１が露光される。
【００３２】
本実施形態では、メモリビット書込パターン７１の個数は、１個から数個程度に少なくし、メモリセル６１が形成される領域は、比較的広くする。これによって、メモリビット書込パターン７１からの露光は、領域外にはみ出て無駄になることなくメモリセル６１の露光に用いられるため、チップ弁別ブロック検証番号（図３参照）を用いるなどして、「マスクシフト法」によるメモリ形成の検証を行うことができる。
なお、この構成では、データが冗長なものになるが、ビット長縮小回路３５（図４参照）で処理したデータを用いることによって、データをコンパクトな形態で利用することができる。
【００３３】
なお、付記すると、特許請求の範囲でいう「チップ弁別ブロック書込工程」では、前記した「固定パターン法」でメモリ内容が書き込まれる。同じく「ショット弁別ブロック書込工程」では、「マスクシフト法」でメモリ内容が書き込まれる。同じく「ウェハ弁別ブロック書込工程」では、「マスクシフト法」（または、「マスクシフト法」および「固定パターン法」）でメモリ内容が書き込まれる。
【００３４】
図７は、チップ１０のメモリの検証動作例を示すフローチャートである（適宜、図１および図４参照）。
まず、電源回路３１は、タグアンテナ１２を介して、電波の受信を行っている（ステップＳ１０１）。
電波が受信されなければ（ステップＳ１０２のＮｏ）、ステップＳ１０１に戻り、引き続いて電波の受信を行う。
【００３５】
電波が受信されると（ステップＳ１０２のＹｅｓ）、電源回路３１が起動し（ステップＳ１０３）、チップ１０内の各部へ電力およびクロックが供給される。
すると、チップ１０全体が起動する（ステップＳ１０４）。
【００３６】
引き続いて、演算処理制御回路３２は、電源回路３１を通じて、コマンド受信を行う（ステップＳ１０５）。
コマンドが受信されなければ（ステップＳ１０６のＮｏ）、ステップＳ１０５に戻り、引き続きコマンド受信を行う。
【００３７】
コマンドが受信されたら（ステップＳ１０６のＹｅｓ）、演算処理制御回路３２は、内蔵するメモリカウンタ（図示せず）をリセットし（ステップＳ１０７）、メモリカウンタが動作開始する（ステップＳ１０８）。
【００３８】
次に、ビット長縮小回路３５、ＥＤＣ生成回路３４および検証回路３３は、メモリ読み出しを行う（ステップＳ１０９）。
そして、ビット長縮小回路３５は、メモリ回路４０から読み出したデータについて、ビット長縮小を施し（ステップＳ１１０）、演算処理制御回路３２へ送出する。
また、ＥＤＣ生成回路３４は、メモリ回路４０から読み出したデータから、ＥＤＣ生成を行い（ステップＳ１１１）、生成したＥＤＣを検証回路３３へ送出する。
検証回路３３は、送出されたＥＤＣを基にデータ検証を行い（ステップＳ１１２）、検証結果を示すデータ（検証データ）を演算処理制御回路３２へ送出する。
【００３９】
演算処理制御回路３２は、電源回路３１を介して、ビット長縮小回路３５が縮小したデータをチップ１０外へ送出する（ステップＳ１１３）。
演算処理制御回路３２は、また、電源回路３１を介して、ＥＤＣ生成回路３４が生成したＥＤＣをチップ１０外へ送出する（ステップＳ１１４）。
演算処理制御回路３２は、さらに、電源回路３１を介して、検証回路３３が生成した検証データをチップ１０外へ送出する（ステップＳ１１５）。
一連の処理が終了したら、最初に戻り、処理を繰り返す。
【産業上の利用可能性】
【００４０】
本発明による技術は、前記したＲＦＩＤタグ１１用のチップ１０のほか、識別対象の素子に記憶させたユニークなデータが正しいか否かを他の原因によるエラーと区別したうえで検証し、記憶させたデータの信頼性を高く保つために広範に応用できる。
【図面の簡単な説明】
【００４１】
【図１】本発明による一実施形態のチップの利用態様例を示す説明図である。
【図２】本発明によるチップの記憶内容の検証原理を示す概念図である。
【図３】チップに記憶されるデータ構成およびメモリ構成を示す説明図である。
【図４】チップのハードウェアであって読み出し専用メモリに関連する要素を示すブロック図である。
【図５】メモリのレイアウトを示す図である。
【図６】マスクシフト法によるパターン形成例を詳細に示す説明図である。
【図７】チップ１０のメモリの検証動作例を示すフローチャートである。
【符号の説明】
【００４２】
１０    チップ
１１    ＲＦＩＤタグ
１２    タグアンテナ
２０    読取装置
２１    読取装置本体
２２    読取アンテナ
３１    電源回路
３２    演算処理制御回路
３３    検証回路
３４    ＥＤＣ生成回路
３５    ビット長縮小回路
４０    メモリ回路
４１    固定マスクパターン
４２    マスク組合せパターン
４３    マスクシフトパターン
５０    メモリ内容検証回路
５１    固定マスクパターン検証パターン
５２    マスク組合せパターン検証パターン
５３    マスクシフトパターン検証パターン
６１    メモリセル
６２，７２    位置合わせパターン
６３，６４    デコーダ
６５    位置検出回路
７０    レチクル
７１    メモリビット書込パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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