(57)【要約】【課題】電流駆動能力が高く電圧損失の少ない高電圧出力回路を有する半導体装置を提供する。【解決手段】ドレインが第１電位線路１４に接続され、ソースがノードＮｏｕｔに接続され、ゲートがノードＮ１に接続され、バックゲートがソースに接続されたｎ−ＭＯＳトランジスタＭ１と、ドレインがノードＮｏｕｔに接続され、ソースが第２電位線路１５に接続され、ゲートがノードＮ２に接続され、バックゲートがソースに接続されたｎ−ＭＯＳトランジスタＭ２と、ノードＮｉｎに供給される入力信号Ｖｉｎに応じて、ｎ−ＭＯＳトランジスタＭ１、Ｍ２を相補的にオン・オフする制御信号Ｖ１、Ｖ２を、ノードＮ１、Ｎ２にそれぞれ出力するドライブ手段１２と、ソースが第１電位線路１４に接続され、ドレインがノードＮｏｕｔに接続され、ゲートに第１制御信号Ｖ１を反転した第３制御信号Ｖ３が供給されるｐ−ＭＯＳトランジスタＭ３と、を具備する。【選択図】図１
2009260832.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが第１電位線路に接続され、ソースが出力ノードに接続され、ゲートが第１制御ノードに接続され、バックゲートが前記ソースに接続された第１ｎチャネル絶縁ゲート電界効果トランジスタと、
ドレインが前記出力ノードに接続され、ソースが前記第１電位より低い第２電位線路に接続され、ゲートが第２制御ノードに接続され、バックゲートが前記ソースに接続された第２ｎチャネル絶縁ゲート電界効果トランジスタと、
入力ノードに供給される入力信号に応じて、前記第１ｎチャネル絶縁ゲート電界効果トランジスタおよび前記第２ｎチャネル絶縁ゲート電界効果トランジスタを相補的にオンおよびオフする第１制御信号および第２制御信号を、前記第１制御ノードおよび前記第２制御ノードにそれぞれ出力するドライブ手段と、
ソースが前記第１電位線路に接続され、ドレインが前記出力ノードに接続され、ゲートが前記第１制御信号を反転した第３制御信号が出力される第３制御ノードに接続され、バックゲートが前記ソースに接続された第３ｐチャネル絶縁ゲート電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１ｎチャネル絶縁ゲート電界効果トランジスタが、ｐ型基板にｎ型ウェル領域が形成され、前記ｎ型ウェル領域中にｐ型ウェル領域が形成されるトリプルウェル構造の絶縁ゲート電界効果トランジスタであり、前記ｐ型ウェル領域が前記第１ｎチャネル絶縁ゲート電界効果トランジスタのソースに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドライブ手段が、
前記第１電位線路と前記第２電位線路との間に接続されたＣＭＯＳインバータを具備し、前記入力ノードが、前記第２制御ノードであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドライブ手段が、
ドレインが前記第１電位線路に接続され、ソースが前記第１制御ノードに接続され、ゲートが第１キャパシタを介して前記第１制御ノードに接続された第４ｎチャネル絶縁ゲート電界効果トランジスタと、
ドレインが前記第１制御ノードに接続され、ソースが前記第２電位線路に接続され、ゲートが前記入力ノードに接続された第５ｎチャネル絶縁ゲート電界効果トランジスタと、
ドレインが前記第１電位線路に接続され、ソースが前記第１キャパシタに接続され、ゲートが前記ドレインに接続された第６ｎチャネル絶縁ゲート電界効果トランジスタと、
を有するブートストラップ回路を具備し、
前記入力ノードが、前記第２制御ノードであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ドライブ手段が、
一端が前記第１電位線路に接続され、他端が第４ノードに接続された定電圧発生回路と、
一端が前記第４ノードに接続され、他端が前記入力ノードに接続された第２キャパシタと、
ソースが前記第１電位線路に接続され、ドレインが前記第１制御ノードに接続され、ゲートが前記第４ノードに接続された第７ｐチャネル絶縁ゲート電界効果トランジスタと、
ドレインが前記第１制御ノードに接続され、ソースが前記第２電位線路に接続され、ゲートが前記入力ノードに接続された第８ｎチャネル絶縁ゲート電界効果トランジスタと、
前記第１電位線路と前記第２電位線路との間に接続され、入力端が前記第１制御ノードに接続され、出力端が前記第２および第３制御ノードであるＣＭＯＳインバータと、
を具備することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記定電圧発生回路が、ゲートとドレインが接続されたｎチャネルまたはｐチャネル絶縁ゲート電界効果トランジスタの直列回路を具備し、前記ｎチャネルまたはｐチャネル絶縁ゲート電界効果トランジスタのうち、少なくとも１つの前記ｎチャネルまたはｐチャネル絶縁ゲート電界効果トランジスタ各電極間の耐圧が、前記第２ｎチャネル絶縁ゲート電界効果トランジスタまたは前記第３ｐチャネル絶縁ゲート電界効果トランジスタの各電極間の耐圧より小さいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
ドレインが第１電位線路に接続され、ソースが出力ノードに接続され、ゲートが第１制御ノードに接続され、バックゲートが前記ソースに接続された第１ｎチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第１電位より低い第２電位線路に接続され、ゲートが第２制御ノードに接続され、バックゲートが前記ソースに接続された第２ｎチャネル絶縁ゲート電界効果トランジスタと、ソースが前記第１電位線路に接続され、ドレインが前記出力ノードに接続され、ゲートが第３制御ノードに接続され、バックゲートが前記ソースに接続された第３ｐチャネル絶縁ゲート電界効果トランジスタと、を備えた出力手段と、
ソースが前記第１電位線路に接続され、ドレインが前記第１制御ノードに接続された第７ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記第１制御ノードに接続され、ソースが前記第２電位線路に接続された第８ｎチャネル絶縁ゲート電界効果トランジスタと、ゲートとドレインが接続された絶縁ゲート電界効果トランジスタを有し、前記第７ｐチャネル絶縁ゲート電界効果トランジスタおよび前記第８ｎチャネル絶縁ゲート電界効果トランジスタのうちの一方のゲートが接続された第４ノードに、一端が接続された第１定電圧発生回路と、一端が前記第４ノードに接続され、前記第７ｐチャネル絶縁ゲート電界効果トランジスタおよび前記第８ｎチャネル絶縁ゲート電界効果トランジスタのうちの他方のゲートが接続された入力ノードに、他端が接続されたキャパシタと、前記第１電位線路と前記第２電位線路との間に接続され、入力端が前記第１制御ノードに接続され、出力端が前記第２および第３制御ノードに接続されたＣＭＯＳインバータとを備え、前記入力ノードに供給される入力信号に応じて、前記第１ｎチャネル絶縁ゲート電界効果トランジスタおよび前記第２ｎチャネル絶縁ゲート電界効果トランジスタを相補的にオンおよびオフする第１制御信号および第２制御信号を、前記第１制御ノードおよび前記第２制御ノードにそれぞれ出力するとともに、前記第１制御信号を反転した第３制御信号を前記第３制御ノードに出力するドライブ手段と、
を備えた複数の出力回路と、
ゲートとドレインが接続された絶縁ゲート電界効果トランジスタの直列回路を有し、前記第７ｐチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記第４ノードに接続されている場合に、一端が前記第１電位線路に接続され、前記第７ｐチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記入力ノードに接続されている場合に、一端が前記第２電位線路に接続され、他端が複数の前記第１定電圧発生回路の他端を共通接続する配線に接続された第２定電圧発生回路と、
を具備することを特徴とする半導体装置。
【請求項８】
前記第７ｐチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記第４ノードに接続され、前記第８ｎチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記入力ノードに接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第７ｐチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記入力ノードに接続され、前記第８ｎチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記第４ノードに接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
ドレインが第１電位線路に接続され、ソースが出力ノードに接続され、ゲートが第１制御ノードに接続され、バックゲートが前記ソースに接続された第１ｎチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第１電位より低い第２電位線路に接続され、ゲートが第２制御ノードに接続され、バックゲートが前記ソースに接続された第２ｎチャネル絶縁ゲート電界効果トランジスタと、ソースが前記第１電位線路に接続され、ドレインが前記出力ノードに接続され、ゲートが第３制御ノードに接続され、バックゲートが前記ソースに接続された第３ｐチャネル絶縁ゲート電界効果トランジスタと、を備えた出力手段と、
ゲートとドレインが接続された絶縁ゲート電界効果トランジスタを有し、一端が第４ノードに接続された第１定電圧発生回路と、一端が前記第４ノードに接続され、他端が入力ノードに接続された第１キャパシタと、ゲートとドレインが接続された絶縁ゲート電界効果トランジスタを有し、一端が第５ノードに接続された第２定電圧発生回路と、一端が前記第５ノードに接続され、他端が前記入力ノードに接続された第２キャパシタと、ソースが前記第１電位線路に接続され、ドレインが前記第１制御ノードに接続され、ゲートが前記第４ノードに接続された第７ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記第１制御ノードに接続され、ソースが前記第２電位線路に接続され、ゲートが前記第５ノードに接続された第８ｎチャネル絶縁ゲート電界効果トランジスタと、前記第１電位線路と前記第２電位線路との間に接続され、入力端が前記第１制御ノードに接続され、出力端が前記第２および第３制御ノードに接続されたＣＭＯＳインバータとを備え、前記入力ノードに供給される入力信号に応じて、前記第１ｎチャネル絶縁ゲート電界効果トランジスタおよび前記第２ｎチャネル絶縁ゲート電界効果トランジスタを相補的にオンおよびオフする第１制御信号および第２制御信号を、前記第１制御ノードおよび前記第２制御ノードにそれぞれ出力するとともに、前記第１制御信号を反転した第３制御信号を前記第３制御ノードに出力するドライブ手段と、
を備えた複数の出力回路と、
ゲートとドレインが接続された絶縁ゲート電界効果トランジスタの直列回路を有し、一端が前記第１電位線路に接続され、他端が複数の前記第１定電圧発生回路の他端を共通接続する第１配線に接続された第３定電圧発生回路と、
ゲートとドレインが接続された絶縁ゲート電界効果トランジスタの直列回路を有し、一端が前記第２電位線路に接続され、他端が複数の前記第２定電圧発生回路の他端を共通接続する第２配線に接続された第４定電圧発生回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧出力回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来、液晶ドライバー等に用いられる高電圧出力回路には、高耐圧ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトンジスタで構成されたＣＭＯＳインバータが用いられている。
【０００３】
ｐチャネルＭＯＳトランジスタは、ｎチャネルＭＯＳトンジスタより電流駆動能力が低いので、目的の電流を得るためにはｎチャネルＭＯＳトンジスタよりサイズの大きなｐチャネルＭＯＳトランジスタが必要である。  
そのため、高電圧出力回路を有する半導体のチップサイズを縮小するのが難しいという問題がある。
【０００４】
これに対して、電流駆動能力が高いｎチャネルＭＯＳトランジスタだけで構成されたインバータ回路が知られている（例えば、特許文献１参照。）。
【０００５】
特許文献１に開示されたインバータ回路は、ソースとサブを共通に接続し、ドレインを第１電圧源に接続し、ゲートに第１切換信号を印加するトリプルウェル上Ｎ型トランジスタＭ３と、トランジスタＭ３のソースにドレインを接続すると共に、ソース及びサブに第２電圧源を接続し、ゲ−トに第２切換信号を印加するトリプルウェル上ｎ型トランジスタＭ２と、第１または第２切換制御信号Ｓ１、Ｓ２のいずれかを動作し、第１電圧源または第２電圧源より第１または第２電圧のいずれかを選択して出力側に印加する回路とを具備している。
【０００６】
これにより、ｎチャネルＭＯＳトランジスタのバックゲート効果の影響を受けないようにし、電源電圧が小さい場合にも切換回路を切換えて所望電圧を出力ノードに供給している。
【０００７】
然しながら、特許文献１に開示されたインバータ回路は、ｎチャネルＭＯＳトランジスタの閾値電圧の影響を受けるので、出力電圧の損失が大きいという問題がある。
【特許文献１】特開２０００−７７５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、電流駆動能力が高く電圧損失の少ない高電圧出力回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、ドレインが第１電位線路に接続され、ソースが出力ノードに接続され、ゲートが第１制御ノードに接続され、バックゲートが前記ソースに接続された第１ｎチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第１電位より低い第２電位線路に接続され、ゲートが第２制御ノードに接続され、バックゲートが前記ソースに接続された第２ｎチャネル絶縁ゲート電界効果トランジスタと、入力ノードに供給される入力信号に応じて、前記第１ｎチャネル絶縁ゲート電界効果トランジスタおよび前記第２ｎチャネル絶縁ゲート電界効果トランジスタを相補的にオンおよびオフする第１制御信号および第２制御信号を、前記第１制御ノードおよび前記第２制御ノードにそれぞれ出力するドライブ手段と、ソースが前記第１電位線路に接続され、ドレインが前記出力ノードに接続され、ゲートが前記第１制御信号を反転した第３制御信号が出力される第３制御ノードに接続され、バックゲートが前記ソースに接続された第３ｐチャネル絶縁ゲート電界効果トランジスタと、を具備することを特徴としている。
【００１０】
本発明の別態様の半導体装置は、ドレインが第１電位線路に接続され、ソースが出力ノードに接続され、ゲートが第１制御ノードに接続され、バックゲートが前記ソースに接続された第１ｎチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記出力ノードに接続され、ソースが前記第１電位より低い第２電位線路に接続され、ゲートが第２制御ノードに接続され、バックゲートが前記ソースに接続された第２ｎチャネル絶縁ゲート電界効果トランジスタと、ソースが前記第１電位線路に接続され、ドレインが前記出力ノードに接続され、ゲートが第３制御ノードに接続され、バックゲートが前記ソースに接続された第３ｐチャネル絶縁ゲート電界効果トランジスタと、を備えた出力手段と、ソースが前記第１電位線路に接続され、ドレインが前記第１制御ノードに接続された第７ｐチャネル絶縁ゲート電界効果トランジスタと、ドレインが前記第１制御ノードに接続され、ソースが前記第２電位線路に接続された第８ｎチャネル絶縁ゲート電界効果トランジスタと、ゲートとドレインが接続された絶縁ゲート電界効果トランジスタを有し、前記第７ｐチャネル絶縁ゲート電界効果トランジスタおよび前記第８ｎチャネル絶縁ゲート電界効果トランジスタのうちの一方のゲートが接続された第４ノードに、一端が接続された第１定電圧発生回路と、一端が前記第４ノードに接続され、前記第７ｐチャネル絶縁ゲート電界効果トランジスタおよび前記第８ｎチャネル絶縁ゲート電界効果トランジスタのうちの他方のゲートが接続された入力ノードに、他端が接続されたキャパシタと、前記第１電位線路と前記第２電位線路との間に接続され、入力端が前記第１制御ノードに接続され、出力端が前記第２および第３制御ノードに接続されたＣＭＯＳインバータとを備え、前記入力ノードに供給される入力信号に応じて、前記第１ｎチャネル絶縁ゲート電界効果トランジスタおよび前記第２ｎチャネル絶縁ゲート電界効果トランジスタを相補的にオンおよびオフする第１制御信号および第２制御信号を、前記第１制御ノードおよび前記第２制御ノードにそれぞれ出力するとともに、前記第１制御信号を反転した第３制御信号を前記第３制御ノードに出力するドライブ手段と、を備えた複数の出力回路と、ゲートとドレインが接続された絶縁ゲート電界効果トランジスタの直列回路を有し、前記第７ｐチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記第４ノードに接続されている場合に、一端が前記第１電位線路に接続され、前記第７ｐチャネル絶縁ゲート電界効果トランジスタの前記ゲートが前記入力ノードに接続されている場合に、一端が前記第２電位線路に接続され、他端が複数の前記第１定電圧発生回路の他端を共通接続する配線に接続された第２定電圧発生回路と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、電流駆動能力が高く電圧損失の少ない高電圧出力回路を有する半導体装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る半導体装置について、図１乃至図３を用いて説明する。図１は本実施例の半導体装置の構成を示す回路図、図２は半導体装置の要部を示す断面図、図３は半導体装置の入出力特性を示す図である。
【００１４】
図１に示すように、本実施例の半導体装置１０は、トリプルウェル構造の第１ｎチャネル絶縁ゲート電界効果トランジスタ（以後、第１ｎ−ＭＯＳトランジスタという）Ｍ１と第２ｎチャネル絶縁ゲート電界効果トランジスタ（以後、第２ｎ−ＭＯＳトランジスタという）Ｍ２が直列接続された出力回路１１と、入力信号Ｖｉｎに応じて、第ｎ１ＭＯＳトランジスタＭ１および第２ｎ−ＭＯＳトランジスタＭ２を相補的にオンおよびオフするためのドライブ手段１２とを具備している。
【００１５】
更に、第１ｎ−ＭＯＳトランジスタＭ１に並列接続された第３ｐチャネル絶縁ゲート電界効果トランジスタ（以後、第３ｐ−ＭＯＳトランジスタという）Ｍ３と、第１ｎ−ＭＯＳトランジスタＭ１のオンおよびオフに応じて第３ｐ−ＭＯＳトランジスタＭ３をオンおよびオフするＣＭＯＳインバータ１３とを具備している。
【００１６】
第１ｎ−ＭＯＳトランジスタＭ１は、ドレインが第１電位線路１４に接続され、ソースが出力ノードＮｏｕｔに接続され、ゲートが第１制御ノードＮ１に接続され、バックゲートがソースに接続されている。
【００１７】
第２ｎ−ＭＯＳトランジスタＭ２は、ドレインが出力ノードＮｏｕｔに接続され、ソースが第１電位より低い第２電位線路１５に接続され、ゲートが第２制御ノードＮ２に接続され、バックゲートがソースに接続されている。
【００１８】
第３ｐ−ＭＯＳトランジスタＭ３は、ソースが第１ｎ−ＭＯＳトランジスタＭ１のドレインに接続され、ドレインが第１ｎ−ＭＯＳトランジスタＭ１のソースに接続され、ゲートが第３制御ノードＮ３に接続され、バックゲートがソースに接続されている。
【００１９】
第１電位線路１４は、高電圧Ｖｇｇの電源（図示せず）に接続され、第２電位線路１５は、低電圧Ｖｅｅの電源（図示せず）に接続されている。  
高電源電圧Ｖｇｇは、例えばＶｇｇ＝４５Ｖであり、低電源電圧Ｖｅｅは、例えばＶｅｅ＝０Ｖ（ＧＮＤ）である。
【００２０】
トライブ手段１２は、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとを有するＣＭＯＳインバータである。  
ＣＭＯＳインバータ１２の出力ノードが第１制御ノードＮ１であり、ＣＭＯＳインバータ１２の入力ノードＮｉｎが第２制御ノードＮ２である。
【００２１】
高電源電圧Ｖｇｇが４５Ｖのとき、ＣＭＯＳインバータ１２を駆動するには、０〜４５Ｖの高電圧の入力信号Ｖｉｎが必要である。  
従って、例えば０〜３Ｖの低電圧の入力信号ＶｉｎでＣＭＯＳインバータ１２を駆動するためには、０〜３Ｖの低電圧の入力信号Ｖｉｎを０〜４５Ｖの高電圧の入力信号にレベルシフトするレベルシフト回路（図示せず）が必要である。
【００２２】
入力信号ＶｉｎがＬレベルのときに、第１制御信号Ｖ１がＨレベルになり、第２制御信号Ｖ２はＬレベルになるので、第１ｎ−ＭＯＳトランジスタＭ１がオンになり、第２ｎ−ＭＯＳトランジスタＭ２がオフになる。  
入力信号ＶｉｎがＨレベルのときに、第１制御信号Ｖ１がＬレベルになり、第２制御信号Ｖ２がＨレベルになるので、第１ｎ−ＭＯＳトランジスタＭ１がオフになり、第２ｎ−ＭＯＳトランジスタＭ２がオンになる。  
これにより、入力信号Ｖｉｎに応じて、第１ｎ−ＭＯＳトランジスタＭ１および第２ｎ−ＭＯＳトランジスタＭ２が相補的にオンおよびオフされる。
【００２３】
第１ｎ−ＭＯＳトランジスタＭ１がオン、第２ｎ−ＭＯＳトランジスタＭ２がオフになると、高電源電圧Ｖｇｇと第１ｎ−ＭＯＳトランジスタＭ１による降下電圧との差が出力電圧Ｖｏｕｔとして、出力ノードＮｏｕｔから、例えば容量性の負荷１８に出力される。第１ｎ−ＭＯＳトランジスタＭ１がオフ、第２ｎ−ＭＯＳトランジスタＭ２がオンになると、出力電圧Ｖｏｕｔは０Ｖになる。
【００２４】
第１ｎ−ＭＯＳトランジスタＭ１がトリプルウェル構造の場合に、第１ｎ−ＭＯＳトランジスタＭ１のバックゲート効果に起因する基板電圧Ｖｂｓによる電圧損失は発生しない。そのため、出力電圧Ｖｏｕｔは高電源電圧Ｖｇｇと第１ｎ−ＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ１との差になり、次式で表わされる。  
Ｖｏｕｔ≡Ｖｇｇ−Ｖｂｓ−Ｖｔｈ１＝Ｖｇｇ−Ｖｔｈ１          （１）
図２は半導体装置１０の第１ｎ−ＭＯＳトランジスタＭ１と第２ｎ−ＭＯＳトランジスタＭ２が直列接続された出力回路１１の構造を示す断面図である。
【００２５】
図２に示すように、第１および第２ｎ−ＭＯＳトランジスタＭ１、Ｍ２はｐ型シリコン基板２０にモノリシックに集積して形成されている。
【００２６】
トリプルウェル構造の第１ｎ−ＭＯＳトランジスタＭ１は、ｐ型シリコン基板２０に形成されたｎ型ウェル領域２１と、ｎ型ウェル領域２１中に形成されたｐ型ウェル領域２２とを有し、ｐ型ウェル領域２２にゲートＧ１、ソースＳ１、ドレインＤ１、バックゲートＢ１がそれぞれ形成され、ｐ型ウェル領域２２がソースＳ１に接続されている。
【００２７】
第２ｎ−ＭＯＳトランジスタＭ２は、ｐ型シリコン基板２０に形成されたｐ型ウェル領域２３を有し、ｐ型ウェル領域２３にゲートＧ２、ソースＳ２、ドレインＤ２、バックゲートＢ２がそれぞれ形成されている。
【００２８】
第１ｎ−ＭＯＳトランジスタＭ１のｐ型ウェル領域２２は、ｎ型ウェル領域２１によりｐ型シリコン基板２０から電気的に絶縁されているので、ｐ型ウェル領域２２の電位はｐ型シリコン基板２０の電位の変動の影響を受けない。
【００２９】
バックゲートＢ１であるｐ型ウェル領域２２が第１ｎ−ＭＯＳトランジスタＭ１のソースＳ１と接続されているので、バックゲート効果によるドレイン電流の低下が回避される。その結果、バックゲート効果による降下電圧Ｖｂｓはキャンセルされ、出力電圧Ｖｏｕｔには（１）式に示すように、バックゲート効果による電圧損失は発生しない。
【００３０】
更に、高電圧の入力信号ＶｉｎがＬレベルのときに、第３制御信号Ｖ３がＬレベルになるので、第３ｐ−ＭＯＳトランジスタＭ３がオンになり、第１ｎ−ＭＯＳトランジスタＭ１に並列に接続される。  
入力信号ＶｉｎがＨレベルのときに、第３制御信号Ｖ３がＨレベルになるので、第３ｐ−ＭＯＳトランジスタＭ３がオフになり、第１ｎ−ＭＯＳトランジスタＭ１から切り離される。
【００３１】
ｐチャネルの第３ｐ−ＭＯＳトランジスタＭ３がオンになると、第３ｐ−ＭＯＳトランジスタＭ３のドレイン電圧が高電源電圧Ｖｇｇと等しくなるので、第１ｎ−ＭＯＳトランジスタＭ１が短絡され、閾値電圧Ｖｔｈ１による電圧損失がキャンセルされる。その結果、出力ノードＮｏｕｔの出力電圧Ｖｏｕｔは次式で表わされる。  
Ｖｏｕｔ≡Ｖｇｇ−Ｖｂｓ−Ｖｔｈ１＝Ｖｇｇ      （２）
即ち、図３に示すように、ｔ＝ｔ１で、入力電圧ＶｉｎがＬレベルになると、第１ｎ−ＭＯＳトランジスタＭ１がオンになり、第２ｎ−ＭＯＳトランジスタＭ２がオフになり、第１ｎ−ＭＯＳトランジスタＭ１のドレイン電圧が立ち上がるので、出力電圧Ｖｏｕｔは実線で示す電圧Ｖａのように上昇する。
【００３２】
同様に、第３ｐ−ＭＯＳトランジスタＭ３もオンになるので、第３ｐ−ＭＯＳトランジスタＭ３のドレイン電圧が立ち上がり、破線で示す電圧Ｖｂ２のように上昇する。  
ｐチャネルの第３ｐ−ＭＯＳトランジスタＭ３はｎチャネルの第１ＭＯＳトランジスタＭ１より応答速度が遅いので、電圧Ｖｂ２は電圧Ｖａより遅れて上昇する。
【００３３】
電圧Ｖａが出力電圧Ｖｏｕｔなので、第１ｎ−ＭＯＳトランジスタＭ１のドレイン電流Ｉ１が出力電流Ｉｏｕｔとなって、容量性の負荷１８を充電する。
【００３４】
ｔ＝ｔ２で、出力電圧ＶｏｕｔがＶｇｇ−Ｖｔｈ１に達すると、電圧Ｖａの上昇が停止し、ドレイン電流Ｉ１がゼロになる。
【００３５】
第３ｐ−ＭＯＳトランジスタＭ３のドレイン電圧Ｖｂ２が第１ｎ−ＭＯＳトランジスタＭ１のドレイン電圧Ｖａに追いつくと、出力電圧Ｖｏｕｔは、実線で示すＶｂ１に沿って上昇する。
【００３６】
電圧Ｖｂ１が出力電圧Ｖｏｕｔなので、第３ｐ−ＭＯＳトランジスタＭ３のソース電流Ｉ３が出力電流Ｉｏｕｔとなって、容量性の負荷１８を追加充電する。  
第３ｐ−ＭＯＳトランジスタＭ３は第１ＭＯＳトランジスタより電流駆動能力が低いので、電流Ｉ３は電流Ｉ１より小さい。
【００３７】
ｔ＝ｔ３で電圧Ｖｂ１がＶｇｇに達すると、電圧Ｖｂ１の上昇が停止し、出力電圧ＶｏｕｔはＶｇｇに維持される。容量性の負荷１８が満充電になり、出力電流Ｉｏｕｔがゼロになる。
【００３８】
これにより、ｎ−ＭＯＳトランジスタが有する高い電流駆動能力と、ｐ−ＭＯＳドランジスタが有する少ない電圧損失特性とを併せ持つ高電圧出力回路を得ることが可能である。
【００３９】
以上説明したように、本実施例の半導体装置１０は、トリプルウェル構造の第１ｎ−ＭＯＳトランジスＭ１と第２ｎ−ＭＯＳトランジスタＭ２とが直列接続された出力回路１１と、第１ｎ−ＭＯＳトランジスタＭ１に並列接続された第３ｐ−ＭＯＳトランジスタＭ３とを具備している。
【００４０】
その結果、第１ｎ−ＭＯＳトランジスタＭ１のバックゲート効果による電圧損失がキャンセルされるとともに、第１ｎ−ＭＯＳトランジスタＭ１の閾値Ｖｔｈ１による電圧損失をキャンセルすることができる。
【００４１】
従って、電流駆動能力が高く電圧損失の少ない高電圧出力回路を有する半導体装置１０が得られる。
【００４２】
ここでは、第１ｎ−ＭＯＳトランジスタＭ１がトリプルウェル構造のＭＯＳトランジスタである場合について説明したが、トリプルウェル構造に限らずｐ型シリコン基板のｐ型ウェル領域に形成されたＭＯＳトランジスタであっても構わない。
【００４３】
第１ｎ−ＭＯＳトランジスタＭ１がトリプルウェル構造でない場合には、第１ｎ−ＭＯＳトランジスタＭ１のバックゲート効果を受けた基板電圧Ｖｂｓによる電圧損失が発生するので、消費電力が増加する。
【００４４】
ただし、第３ｐ−ＭＯＳトランジスタＭ３により、第１ｎ−ＭＯＳトランジスタＭ１が短絡されるので、基板電圧Ｖｂｓおよび閾値電圧Ｖｔｈ１による電圧損失がともにキャンセルされ、出力ノードＮｏｕｔの出力電圧Ｖｏｕｔは影響を受けない。
【００４５】
また、第２ｎ−ＭＯＳトランジスタＭ２および第３ｐ−ＭＯＳトランジスタＭ３がｐ型シリコン基板のｐ型ウェル領域に形成された通常のＭＯＳトランジスタである場合について説明したが、第１ｎ−ＭＯＳトランジスタＭ１と同じく、トリプルウェル構造としても構わない。
【実施例２】
【００４６】
図４は本発明の実施例２に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００４７】
本実施例が実施例１と異なる点は、低電圧の入力信号で第１ｎ−ＭＯＳトランジスタおよび第２ｎ−ＭＯＳトランジスタを駆動するようにしたことにある。
【００４８】
即ち、図４に示すように、本実施例の半導体装置４０は、トリプルウェル構造の第１ｎ−ＭＯＳトランジスタＭ１と、第１ｎ−ＭＯＳトランジスタＭ１より薄いゲート絶縁膜を有する薄膜ゲート構造の第２ｎ−ＭＯＳトランジスタＭ２とが直列接続された出力回路４１と、低電圧入力信号Ｖｉｎに応じて第１ｎ−ＭＯＳトランジスタＭ１を高電圧の第１制御信号Ｖ１で駆動し、第２ｎ−ＭＯＳトランジスタＭ２を低電圧の第２制御信号Ｖ２で駆動するドライブ手段４２とを具備している。
【００４９】
ドライブ手段４２は、ブートストラップ回路で、ドレインが第１電位線路１４に接続され、ソースが第１制御ノードＮ１に接続され、ゲートが第１キャパシタＣ１を介して第１制御ノードＮ１に接続されたトリプルウェル構造の第４ｎチャネル絶縁ゲート電界効果トランジスタ（以後、第４ｎ−ＭＯＳトランジスタという）Ｍ４と、ドレインが第１制御ノードＮ１に接続され、ソースが第２電位線路１５に接続され、ゲートが入力ノードＮ２に接続された薄膜ゲート構造のｎチャネル第５絶縁ゲート電界効果トランジスタ（以後、第５ｎ−ＭＯＳトランジスタという）Ｍ５と、ドレインが第１電位線路１４に接続され、ソースが第１キャパシタＣ１を介して第１制御ノードＮ１に接続され、ゲートがドレインに接続されたトリプルウェル構造のｎチャネル第６絶縁ゲート電界効果トランジスタ（以後、第６ｎ−ＭＯＳトランジスタという）Ｍ６とを具備している。
【００５０】
ここで、薄膜ゲートトランジスタとは、低ゲート・ソース間電圧Ｖｇｓ、高ドレイン・ソース間電圧Ｖｄｓを有し、電流駆動能力のあるｎ−ＭＯＳトランジスタのことである。
【００５１】
低電圧入力信号ＶｉｎがＬレベルになると、第２ｎ−ＭＯＳトランジスタＭ２がオフになるとともに、第５ｎ−ＭＯＳトランジスタＭ５がオフになるので、能動負荷である第６ｎ−ＭＯＳトランジスタＭ６を介して第１キャパシタＣ１が充電される。
【００５２】
第１キャパシタＣ１の端子電圧が、第４ｎ−ＭＯＳトランジスタＭ４の閾値電圧Ｖｔｈ４を超えると第４ｎ−ＭＯＳトランジスタＭ４がオンになり、第１制御信号Ｖ１がＨレベルになり、第１ｎ−ＭＯＳトランジスタＭ１がオンになる。
【００５３】
低電圧入力信号ＶｉｎがＨレベルになると、第２ｎ−ＭＯＳトランジスタＭ２がオンになるとともに、第５ｎ−ＭＯＳトランジスタＭ５がオンになるので、第１制御信号Ｖ１はＬレベルに引き下げられ、第１ｎ−ＭＯＳトランジスタＭ１がオフになる。
【００５４】
第１キャパシタＣ１のチャージは第５ｎ−ＭＯＳトランジスタＭ５を介して放電する。第１キャパシタＣ１の端子電圧が、第４ｎ−ＭＯＳトランジスタＭ４の閾値電圧Ｖｔｈ４を下回ると、第４ｎ−ＭＯＳトランジスタＭ４がオフされる。  
但し、第４ｎ−ＭＯＳトランジスタＭ４は完全にはオフされないので、常時電流を消費している。
【００５５】
これにより、例えば０〜３Ｖの低電圧入力信号Ｖｉｎに応じて、第１ｎ−ＭＯＳトランジスタＭ１および第２ｎ−ＭＯＳトランジスタＭ２を相補的にオンおよびオフすることが可能である。
【００５６】
以上説明したように、本実施例の半導体装置４０は、第２ｎ−ＭＯＳトランジスタＭ２を薄膜ゲート構造とし、ドライブ手段４２をブートストラップ回路としている。
【００５７】
その結果、低電圧の入力信号Ｖｉｎで直接駆動できる半導体装置４０が得られる。従って、レベルシフト回路が不要であり、半導体装置４０のチップサイズを小さくできる利点がある。
【実施例３】
【００５８】
図５は本発明の実施例３に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００５９】
本実施例が実施例１と異なる点は、低電圧の入力信号で出力回路の第１ｎ−ＭＯＳトランジスタおよび第２ｎ−ＭＯＳトランジスタを駆動するようにしたことにある。
【００６０】
即ち、図５に示すように、本実施例の半導体装置５０は、トリプルウェル構造の第１ｎ−ＭＯＳトランジスタＭ１と、高電圧の第２ｎ−ＭＯＳトランジスタＭ２とが直列接続された出力回路５１と、低電圧の入力信号Ｖｉｎに応じて第１ｎ−ＭＯＳトランジスタＭ１を高電圧の第１制御信号Ｖ１で駆動し、第２ｎ−ＭＯＳトランジスタＭ２を高電圧の第２制御信号Ｖ２で駆動するドライブ手段５２とを具備している。
【００６１】
ドライブ手段５２は、一端が第１電位線路１４に接続され、他端が第４ノードＮ４に接続された定電圧発生回路５３と、一端が第４ノードＮ４に接続され、他端が入力ノードＮｉｎに接続された第２キャパシタＣ２と、ソースが第１電位線路１4に接続され、ドレインが第１制御ノードＮ１に接続され、ゲートが第４ノードＮ４に接続された第７ｐチャネル絶縁ゲート電界効果トランジスタ（以後、第７ｐ−ＭＯＳトランジスタという）Ｍ７と、ドレインが第１制御ノードＮ１に接続され、ソースが第２電位線路１５に接続され、ゲートが入力ノードＮｉｎに接続された第８ｎチャネル絶縁ゲート電界効果トランジスタ（以後、第８ｎ−ＭＯＳトランジスタという）Ｍ８と、第１電位線路１４と第２電位線路１５との間に接続され、入力端が第１制御ノードＮ１に接続され、出力端が第２および第３制御ノードＮ２、Ｎ３であるＣＭＯＳインバータ５４とを具備している。
【００６２】
定電圧発生回路５３は、例えばゲートとドレインが接続されたｎ−ＭＯＳトランジスタ５５が３個直列接続され、ＭＯＳトランジスタ５５の閾値電圧Ｖｔｈ５５の３倍の定電圧を発生する。例えばＶｔｈ５５＝１Ｖのときには３Ｖの定電圧が得られる。
【００６３】
第４ノードＮ４の電圧Ｖｎ４は、一般に次式で表わされる。ここで、Ｃ３は第７ｐ−ＭＯＳトランジスタＭ７のゲート容量である。  
Ｖｎ４＝（Ｖｉｎ−Ｖｅｅ）／（１＋Ｃ３／Ｃ２）＋Ｖｇｇ−３Ｖｔｈ５５    （３）
低電圧入力信号ＶｉｎがＬレベルになると、第８ｎ−ＭＯＳトランジスタＭ８がオフになる。能動負荷である定電圧発生回路５３を介して第２キャパシタＣ２が充電され、第４ノードＮ４の電圧Ｖｎ４がＶｇｇ−３Ｖｔｈ５５になるので、第７ｐ−ＭＯＳトランジスタＭ７のゲートがソースに対して負にバイアスされ、第７ｐ−ＭＯＳトランジスタＭ７がオンになる。
【００６４】
これにより、第１制御ノードＮ１の電位が上昇して、第１制御信号Ｖ１がＨレベルになり、インバータ５４を介して第２制御信号Ｖ２がＬレベルとなり、第１ｎ−ＭＯＳトランジスタＭ１がオン、第２ｎ−ＭＯＳトランジスタＭ２がオフになる。
【００６５】
低電圧入力信号ＶｉｎがＨレベルになると、第８ｎ−ＭＯＳトランジスタＭ８がオンになる。Ｈレベルが３Ｖのとき、第４ノードＮ４がオープンになり第２キャパシタＣ２が切り離され、第７ｐ−ＭＯＳトランジスタＭ７のゲート電圧がＶｇｇになり、第７ｐ−ＭＯＳトランジスタＭ７がオフになる。
【００６６】
これにより、０〜３Ｖの低電圧入力信号Ｖｉｎに応じて、第１ｎ−ＭＯＳトランジスタＭ１および第２ｎ−ＭＯＳトランジスタＭ２を相補的にオンおよびオフすることが可能である。
【００６７】
ここで、ｎ−ＭＯＳトランジスタ５５の各電極間に印加される電圧は、第２ｎ−ＭＯＳトランジスタＭ２より低いので、ｎ−ＭＯＳトランジスタ５５として、各電極間の耐圧（ソース・ドレイン間耐圧、ゲート・ソース間耐圧、ゲート・ドレイン間耐圧）が、第２ｎ−ＭＯＳトランジスタＭ２の各電極間の耐圧より低い低電圧用ＭＯＳトランジスタを用いている。  
低電圧用ＭＯＳトランジスタは、第２ｎ−ＭＯＳトランジスタＭ２より薄いゲート酸化膜を有し、サイズが小さく、高い電流駆動能力が得られる利点がある。
【００６８】
以上説明したように、本実施例の半導体装置５０のドライブ手段５２は、直列接続された定電圧発生回路５３と第２キャパシタＣ２により、低電圧の入力信号Ｖｉｎに応じてｐチャネルの第７ｐ−ＭＯＳトランジスタＭ７のゲート電圧を生成している。
【００６９】
その結果、低電圧の入力信号Ｖｉｎで、直列接続された第７ｐ−ＭＯＳトランジスタＭ７と第８ｎ−ＭＯＳトランジスタＭ８とを相補的にオンまたはオフすることができる。  
従って、ブートストラップ回路を用いたドライブ手段４２に比べて、消費電流を削減できる利点がある。
【００７０】
ここでは、定電圧発生回路５３が３個のｎ−ＭＯＳトランジスタ５５を有する場合について説明したが、個数は必要に応じて適宜定めてよい。また、ＭＯＳトランジスタでなく、ｐｎ接合ダイオードの直列回路を有していても構わない。
【００７１】
定電圧発生回路５３がｎ−ＭＯＳトランジスタ５５の直列回路である場合について説明したが、ｐ−ＭＯＳトランジスタの直列回路でも構わない。  
その場合は、ｐ−ＭＯＳトランジスタとして、各電極間の耐圧が第３ｐ−ＭＯＳトランジスタＭ３の各電極間の耐圧より小さい低電圧用ＭＯＳトランジスタを用いることができる。  
また、全てのＭＯＳトランジスタが低電圧用のＭＯＳトランジスタでなくてもよく、少なくとも１個のＭＯＳトランジスタが低電圧用ＭＯＳトランジスタであれば良い。
【実施例４】
【００７２】
図６は本発明の実施例４に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例３と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００７３】
本実施例は、実施例３に示す半導体装置５０を複数集積し、複数の入出力ノードを有する半導体装置、例えばＴＦＴ（Thin Film Transistor）液晶パネルのゲートドライバ用ＩＣとしたことにある。
【００７４】
即ち、図６に示すように、本実施例の半導体装置６０は、高電圧を出力する出力手段６１と、低電圧（例えば、低電源電圧Ｖｅｅより２〜３Ｖ高い電圧）の入力信号Ｖｉｎで出力手段６１をドライブするドライブ手段６２とを備えた複数の出力回路６３と、各ドライブ手段６２のキャパシタＣ４の充電に共用される第２定電圧発生回路６４とを具備している。
【００７５】
出力手段６１は、ドレインが第１電位線路１４に接続され、ソースが出力ノードＮｏｕｔに接続され、ゲートが第１制御ノードＮ１に接続され、バックゲートがソースに接続された第１ｎ−ＭＯＳトランジスタＭ１と、ドレインが出力ノードＮｏｕｔに接続され、ソースが第１電位より低い第２電位線路１５に接続され、ゲートが第２制御ノードＮ２に接続され、バックゲートがソースに接続された第２ｎ−ＭＯＳトランジスタＭ２と、ソースが第１電位線路１４に接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートが第３制御ノードＮ３に接続され、バックゲートがソースに接続された第３ｐ−ＭＯＳトランジスタＭ３と、を備えている。
【００７６】
ドライブ手段６２は、ゲートとドレインが接続されたｎ−ＭＯＳトランジスタ６５を有し、一端が第４ノードＮ４に接続された第１定電圧発生回路６６と、一端が第４ノードＮ４に接続され、他端が入力ノードＮｉｎに接続されたキャパシタＣ４と、ソースが第１電位線路１４に接続され、ドレインが第１制御ノードＮ１に接続され、ゲートが第４ノードＮ４に接続された第７ｐ−ＭＯＳトランジスタＭ７と、ドレインが第１制御ノードＮ１に接続され、ソースが第２電位線路１５に接続され、ゲートが入力ノードＮｉｎに接続された第８ｎ−ＭＯＳトランジスタＭ８と、第１電位線路１４と第２電位線路１５との間に接続され、入力端が第１制御ノードＮ１に接続され、出力端が第２および第３制御ノードＮ２、Ｎ３に接続されたＣＭＯＳインバータ５４とを備え、入力ノードＮｉｎに供給される入力信号Ｖｉｎに応じて、第１ｎ−ＭＯＳトランジスタＭ１および第２ｎ−ＭＯＳトランジスタＭ２を相補的にオンおよびオフする第１制御信号Ｖ１および第２制御信号Ｖ２を、第１制御ノードＮ１および第２制御ノードＮ２に出力するとともに、第１制御信号Ｖ１を反転した第３制御信号Ｖ３を第３制御ノードＮ３に出力している。
【００７７】
第２定電圧発生回路６４は、ゲートとドレインが接続されたｎ−ＭＯＳトランジスタ６７の直列回路を有し、一端が第１電位線路１４に接続され、他端が各第１定電圧発生回路６６の他端を共通接続する配線６８に接続されている。
【００７８】
入力信号Ｖｉｎが“Ｌ”レベルになると、第８ｎ−ＭＯＳトランジスタＭ８がオフになる。能動負荷である直列接続された第１定電圧発生回路６６と第２定電圧発生回路６４を介して、キャパシタＣ４が充電され、第４ノードＮ４の電圧Ｖｎ４がＶｇｇ−（Ｖｔｈ６５＋２Ｖｔｈ６７）になるので、第７ｐ−ＭＯＳトランジスタＭ７のゲートがソースに対して負にバイアスされ、第７ｐ−ＭＯＳトランジスタＭ７がオンになる。出力回路６３のその他の動作は、実施例３と同様であり、その説明は省略する。
【００７９】
半導体装置６０は、キャパシタＣ４を充電する能動負荷である定電圧発生回路を２分割し、１個のＭＯＳトランジスタ６５を有する第１定電圧発生回路６６をドライブ手段６２内に配置し、２個のＭＯＳトランジスタ６７を有する第２定電圧発生回路６４をドライブ手段６２外に配置することにより、第２定電圧発生回路６４を各ドライブ手段６２で共用している。
【００８０】
半導体装置６０は、走査線上の画素トランジスタを駆動するためのＬＳＩであり、通常Ｎ個（２００から５４０個）の出力回路６３を備えている。  
これにより、半導体装置６０全体で、（２Ｎ−２）個のｎ−ＭＯＳトランジスタ６７が削減され、チップサイズを縮小することが可能である。
【００８１】
以上説明したように、本実施例の半導体装置６０は、複数の出力回路６３を有し、第２定電圧発生回路６４を各ドライブ手段６２で共用しているので、定電圧発生回路を構成するＭＯＳトランジスタの個数が削減され、チップサイズを縮小することができる利点がある。
【００８２】
ここでは、第１および第２定電圧発生回路６６、６４にｎ−ＭＯＳトランジスタ６５、６７を用いた場合について説明したが、ｐ−ＭＯＳトランジスタを用いても構わない。  
図７はｐ−ＭＯＳトランジスタを用いた第１および第２定電圧発生回路を示す回路図である。
【００８３】
図７（ａ）に示すように、第１定電圧発生回路７０は、ゲートとドレインが接続され、バックゲートがソースに接続されたｐ−ＭＯＳトランジスタ７１を有している。第２定電圧発生回路７２は、ゲートとドレインが接続され、バックゲートがソースに接続されたｐ−ＭＯＳトランジスタ７３の直列回路を有している。
【００８４】
ｐ−ＭＯＳトランジスタはバックゲート効果によるしきい値変動の影響を受けないので、第１および第２定電圧発生回路７０、７２の電圧損失を小さくできる利点がある。  
但し、ｐ−ＭＯＳトランジスタ７１、７３はｎ−ＭＯＳトランジスタ６５、６６に比べて電流駆動能力が小さいので、キャパシタＣ４の充電電流が少ない場合に適している。
【００８５】
また、図７（ｂ）に示すように、第２定電圧発生回路７４は、ゲートとドレインが接続され、バックゲートが第１電位Ｖｇｇに接続されたｐ−ＭＯＳトランジスタ７３の直列回路を有している。  
これによれば、第２定電圧発生回路７４はバックゲート効果によるしきい値変動の影響を受けるが、バックゲート接触用のコンタクト面積が不要となり、その分チップサイズを小さくすることができる利点がある。
【実施例５】
【００８６】
図８は本発明の実施例５に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例４と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００８７】
本実施例が、実施例４と異なる点は、高電圧の入力信号で出力手段をドライブするようにしたことにある。
【００８８】
即ち、図８に示すように、本実施例の半導体装置８０は、高電圧を出力する出力手段６１と、高電圧（例えば、高電源電圧Ｖｇｇより２〜３Ｖ低い電圧）の入力信号で出力手段６１をドライブするドライブ手段８１とを備えた複数の出力回路８２と、各ドライブ手段８１のキャパシタＣ５の充電に共用される第２定電圧発生回路８３とを具備している。
【００８９】
ドライブ手段８１は、ゲートとドレインが接続されたｎ−ＭＯＳトランジスタ８４を有し、一端が第４ノードＮ４に接続された第１定電圧発生回路８５と、一端が第４ノードＮ４に接続され他端が入力ノードＮｉｎに接続されたキャパシタＣ５とを具備している。  
第７ｐ−ＭＯＳトランジスタＭ７のゲートが入力ノードＮｉｎに接続され、第８ｎ−ＭＯＳトランジスタＭ８のゲートが第４ノードＮ４に接続されている。
【００９０】
第２定電圧発生回路８３は、ゲートとドレインが接続され、バックゲートが低電源電圧Ｖｅｅに接続されたｎ−ＭＯＳトランジスタ８６の直列回路を有し、一端が第２電位線路１５に接続され、他端が各第１定電圧発生回路８５の他端を共通接続する配線８７に接続されている。
【００９１】
入力信号Ｖｉｎが“Ｈ”レベルになると、第７ｐ−ＭＯＳトランジスタＭ７がオフになる。能動負荷である直列接続された第１定電圧発生回路８５と第２定電圧発生回路８３を介して、キャパシタＣ５が充電され、第４ノードＮ４の電圧Ｖｎ４がＶｅｅ＋（Ｖｔｈ８４＋２Ｖｔｈ８６）になるので、第８ｎ−ＭＯＳトランジスタＭ８のゲートがソースに対して正にバイアスされ、第８ｎ−ＭＯＳトランジスタＭ８がオンになる。出力回路８２のその他の動作は、実施例３と同様であり、その説明は省略する。
【００９２】
以上説明したように、本実施例の半導体装置８０は、複数の出力回路８２を有し、第２定電圧発生回路８３を各ドライブ手段８１で共用しているので、チップサイズを縮小することができるとともに、高電圧（高電源電圧Ｖｇｇより２〜３Ｖ低い電圧）の入力信号Ｖｉｎでドライブできる利点がある。
【実施例６】
【００９３】
図９は本発明の実施例６に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例４と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００９４】
本実施例が、実施例４と異なる点は、高電源電圧Ｖｇｇおよび低電源電圧Ｖｅｅによらずに、論理電位の入力信号により出力手段をドライブするようにしたことにある。
【００９５】
即ち、図９に示すように、本実施例の半導体装置９０は、高電圧を出力する出力手段６１と、論理電位（例えばＶｄｄ≒３Ｖ、Ｖｓｓ＝０Ｖ）の入力信号Ｖｉｎで出力手段６１をドライブするドライブ手段９１とを備えた複数の出力回路９２と、各ドライブ手段９１の第１キャパシタＣ６の充電に共用される第３定電圧発生回路９３と、第２キャパシタＣ７の充電に共用される第４定電圧発生回路９４とを具備している。
【００９６】
ドライブ手段９１は、ゲートとドレインが接続されたｐ−ＭＯＳトランジスタ７１を有し、一端が第４ノードＮ４に接続された第１定電圧発生回路９５と、一端が第４ノードＮ４に接続され、他端が入力ノードＮｉｎに接続された第１キャパシタＣ６と、ゲートとドレインが接続されたｎ−ＭＯＳトランジスタ８４を有し、一端が第５ノードＮ５に接続された第２定電圧発生回路９６と、一端が第５ノードＮ５に接続され、他端が入力ノードＮｉｎに接続された第２キャパシタＣ７とを具備している。  
第７ｐ−ＭＯＳトランジスタＭ７のゲートは第４ノードＮ４に接続され、第８ｎ−ＭＯＳトランジスタＭ８のゲートは第５ノードＮ５に接続されている。
【００９７】
第１定電圧発生回路９５は、図７（ｂ）に示す第１定電圧発生回路７０と同じである。第２定電圧発生回路９６は、図８に示す第１定電圧発生回路８５と同じである。
【００９８】
第３定電圧発生回路９３は、図７（ｂ）に示す第２定電圧発生回路７４と同じであり、他端が複数の第１定電圧発生回路９５の他端を共通接続する第１配線９７に接続されている。
【００９９】
第４定電圧発生回路９４は、図８に示す第２定電圧発生回路８３と同じであり、他端が複数の第２定電圧発生回路９６の他端を共通接続する第２配線９８に接続されている。
【０１００】
高電源電圧Ｖｇｇは、例えばＶｇｇ≒２５Ｖであり、低電源電圧Ｖｅｅは、例えばＶｅｅ≒−１５Ｖである。
【０１０１】
論理電位の入力信号Ｖｉｎが“Ｌ”レベルになると、第４ノードＮ４が“Ｌ”レベルになり、第５ノードＮ５が“Ｌ”レベルになるので、第７ｐ−ＭＯＳトランジスタＭ７がオンになり、第８ｎ−ＭＯＳトランジスタＭ８がオフになる。
【０１０２】
一方、論理電位の入力信号Ｖｉｎが“Ｈ”レベルになると、第４ノードＮ４が“Ｈ”レベルになり、第５ノードＮ５が“Ｈ”レベルになるので、第７ｐ−ＭＯＳトランジスタＭ７がオフになり、第８ｎ−ＭＯＳトランジスタＭ８がオンになる。
【０１０３】
具体的には、ｐ−ＭＯＳトランジスタ７１、７３のしきい値Ｖｔｈｐおよびｎ−ＭＯＳトランジスタ８４、８６のしきい値Ｖｔｈｎが、Ｖｔｈｐ＝Ｖｔｈｎ＝０．５Ｖ、入力信号Ｖｉｎが０Ｖから３Ｖ、高電源電圧Ｖｇｇ＝２５Ｖ、低電源電圧Ｖｅｅ＝−１５Ｖとした場合、当初Ｖｉｎ＝１．５Ｖのとき、第４ノードＮ４の電位はＶｇｇ−３×Ｖｔｈｐ＝２３．５Ｖ、第５ノードＮ５の電位はＶｅｅ＋３×Ｖｔｈｎ＝−１３．５Ｖになる。
【０１０４】
Ｖｉｎ＝０Ｖ（“Ｌ”レベル）のときは、カップリング効果により、Ｎ４＝２２Ｖ（“Ｌ”レベル）、Ｎ５＝−１５Ｖ（“Ｌ”レベル）になるので、第７ｐ−ＭＯＳトランジスタＭ７がＯＮ、第８ｎ−ＭＯＳトランジスタＭ８がＯＦＦし、第１ノードＮ１の電位はＶｇｇ＝２５Ｖとなる。
【０１０５】
さらに、Ｖｉｎ＝３Ｖ（“Ｈ”レベル）のとき、カップリング効果により、Ｎ４＝２５Ｖ（“Ｈ”レベル）、Ｎ５＝−１２Ｖ（“Ｈ”レベル）になるので、第７ｐ−ＭＯＳトランジスタＭ７がＯＦＦ、第８ｎ−ＭＯＳトランジスタＭ８がＯＮし、第１ノードＮ１の電位はＶｅｅ＝−１５Ｖとなり、第１ノードＮ１の電位はＶｇｇとＶｅｅの間をフルスイングする。
【０１０６】
これにより、高電源電圧Ｖｇｇ（Ｖｇｇ≒２５Ｖ）および低電源電圧Ｖｅｅ（Ｖｅｅ≒−１５Ｖ）によらずに、論理電位（Ｖｄｄ≒３Ｖ、Ｖｓｓ＝０Ｖ）の入力信号Ｖｉｎにより出力手段６１をドライブすることが可能である。  
電圧レベル変換（Ｖｄｄ／Ｖｓｓ→Ｖα／Ｖｅｅなど）の必要がないので、出力電圧ＶｏｕｔとしてＶｇｇ／Ｖｅｅのフルスイング波形が得られる利点がある。
【０１０７】
以上説明したように、本実施例の半導体装置９０は、第１および第２定電圧発生回路９５、９６を有するドライブ手段９１を備えた複数の出力回路９２を具備し、第３および第４定電圧発生回路９３、９４を各ドライブ手段９１で共用している。
【０１０８】
これにより、チップサイズを縮小することができるとともに、高電源電圧Ｖｇｇおよび低電源電圧Ｖｅｅによらずに、論理電位の入力信号Ｖｉｎにより出力手段６１をドライブすることができるので、出力電圧ＶｏｕｔとしてＶｇｇ／Ｖｅｅのフルスイング波形が得られる利点がある。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施例１に係る半導体装置の構成を示す回路図。
【図２】本発明の実施例１に係る半導体装置の要部を示す断面図。
【図３】本発明の実施例１係る半導体装置の入出力特性を示す図。
【図４】本発明の実施例２に係る半導体装置の構成を示す回路図。
【図５】本発明の実施例３に係る半導体装置の構成を示す回路図。
【図６】本発明の実施例４に係る半導体装置の構成を示す回路図。
【図７】本発明の実施例４に係る半導体装置の別の定電圧発生回路を示す回路図。
【図８】本発明の実施例５に係る半導体装置の構成を示す回路図。
【図９】本発明の実施例６に係る半導体装置の構成を示す回路図。
【符号の説明】
【０１１０】
１０、４０、５０、６０、８０、９０  半導体装置
１１、４１、５１  出力回路
１２、４２、５２、６２、８１、９１  ドライブ手段
１３、５４  ＣＭＯＳインバータ
１４  第１電位線路
１５  第２電位線路
１８  負荷
２０  ｐ型シリコン基板
２１  ｎ型ウェル領域
２２、２３  ｐ型ウェル領域
５３  定電圧発生回路
５５、６５、６７、８４、８６  ｎ−ＭＯＳトランジスタ
６１  出力手段
６３、８２、９２  出力回路
６４、７２、７４、８３、９６  第２定電圧発生回路
６６、７０、８５、９５  第１定電圧発生回路
６８、８７  配線
７１、７３  ｐ−ＭＯＳトランジスタ
９３  第３定電圧発生回路
９４  第４定電圧発生回路
９７  第１配線
９８  第２配線
Ｎｏｕｔ  出力ノード
Ｎｉｎ  入力ノード
Ｎ１  第１制御ノード
Ｎ２  第２制御ノード
Ｎ３  第３制御ノード
Ｎ４  第４ノード
Ｎ５  第５ノード
Ｍ１  第１ｎ−ＭＯＳトランジスタ
Ｍ２  第２ｎ−ＭＯＳトランジスタ
Ｍ３  第３ｐ−ＭＯＳトランジスタ
Ｍ４  第４ｎ−ＭＯＳトランジスタ
Ｍ５  第５ｎ−ＭＯＳトランジスタ
Ｍ６  第６ｎ−ＭＯＳトランジスタ
Ｍ７  第７ｐ−ＭＯＳトランジスタ
Ｍ８  第８ｎ−ＭＯＳトランジスタ
Ｃ１、Ｃ６  第１キャパシタ
Ｃ２、Ｃ７  第２キャパシタ
Ｃ４、Ｃ５  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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