(57)【要約】      （修正有）【課題】メモリセルの抵抗状態遷移を簡単な回路で自律的に安定化させることを可能とした抵抗変化メモリ装置を提供する。【解決手段】抵抗変化メモリ装置は、電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続して構成されるメモリセルＭＣと、前記メモリセルの電流経路に直列に接続されて、前記メモリセルの抵抗状態遷移に伴う動作点移動によりその抵抗状態遷移を安定化させる状態遷移安定化用トランジスタＭＰ，ＭＮとを有する。【選択図】図２４
2009271999.tif 000002
【特許請求の範囲】
【請求項１】
電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続して構成されるメモリセルと、
前記メモリセルの電流経路に直列に接続されて、前記メモリセルの抵抗状態遷移に伴う動作点移動によりその抵抗状態遷移を安定化させる状態遷移安定化用トランジスタと、
を有することを特徴とする抵抗変化メモリ装置。
【請求項２】
互いに交差する第１及び第２の信号線及び、これらの信号線の各クロスポイントに配置された、電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続してなるメモリセルを有するセルアレイと、
前記第１及び第２の信号線の一方をビット線としてこれに選択的に接続されるセンスアンプと、
前記第１及び第２の信号線の他方をワード線としてこれを低インピーダンスで選択駆動するワード線ドライバと、
前記ビット線を介して前記メモリセルの電流経路に直列に接続され、前記メモリセルのセット又はリセット時その抵抗状態遷移に伴う動作点移動により抵抗状態遷移を安定化させる状態遷移安定化用トランジスタと、
を有することを特徴とする抵抗変化メモリ装置。
【請求項３】
前記状態遷移安定化用トランジスタは、
低抵抗のセット状態にある前記メモリセルにリセット用電流を印加して高抵抗のリセット状態に遷移させる際に、前記メモリセルへのセット用電圧の印加を妨げる働きをする第１のトランジスタと、
前記第１のトランジスタと直列接続されて、高抵抗のリセット状態にある前記メモリセルにセット用電圧を印加して低抵抗のセット状態に遷移させる際に、前記メモリセルへのリセット用電流の印加を妨げる働きをする第２のトランジスタとを有する
ことを特徴とする請求項１又は２記載の抵抗変メモリ装置。
【請求項４】
前記メモリセルのリセット状態への遷移に際して、前記第２のトランジスタは低抵抗状態に保持され、前記第１のトランジスタは、ソース電位変動が一定レベル以下となるようにゲートバイアスされて前記メモリセルへのセット電圧印加を妨げる働きをし、
前記メモリセルのセット状態への遷移に際して、前記第１のトランジスタは低抵抗状態に保持され、前記第２のトランジスタは、飽和領域で一定レベル以下に電流をクランプするようにゲートバイアスされて前記メモリセルへのリセット電流印加を妨げる働きをする
ことを特徴とする請求項３記載の抵抗変メモリ装置。
【請求項５】
前記第１及び第２のトランジスタの一方がＰチャネルトランジスタであり、他方がＮチャネルトランジスタである
ことを特徴とする請求項３記載の抵抗変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化メモリ装置に係り、特にその状態遷移安定化の手法に関する。
【背景技術】
【０００２】
電圧、電流や熱などで物質の抵抗状態を変えてメモリセルとして利用する抵抗変化メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ；ＲｅＲＡＭ）がＮＡＮＤ型フラッシュメモリの後続候補として注目されている。ＲｅＲＡＭは、微細化に向いていると同時にクロスポイントセルを構成でき、さらにセルアレイ積層化が容易である。このため、三次元（３Ｄ）セルアレイを持つ大容量ファイルメモリとして利用できるものとして、各所で研究されている（例えば、非特許文献１参照）。
【０００３】
ＲｅＲＡＭのデータ（抵抗状態）を安定に設定するためにはセルに印加する電圧や電流の制御を細かくすることが必要である。それはセルを構成する可変抵抗物質の抵抗をデータ情報として利用するために、抵抗値設定中に抵抗値は劇的に変化して、電圧や電流の発生回路の条件も急激に変化するためである。
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、メモリセルの抵抗状態遷移を簡単な回路で自律的に安定化させることを可能とした抵抗変化メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明の一態様による抵抗変化メモリ装置は、
電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続して構成されるメモリセルと、
前記メモリセルの電流経路に直列に接続されて、前記メモリセルの抵抗状態遷移に伴う動作点移動によりその抵抗状態遷移を安定化させる状態遷移安定化用トランジスタと、
を有することを特徴とする。
【０００６】
この発明の他の態様による抵抗変化メモリ装置は、
互いに交差する第１及び第２の信号線及び、これらの信号線の各クロスポイントに配置された、電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続してなるメモリセルを有するセルアレイと、
前記第１及び第２の信号線の一方をビット線としてこれに選択的に接続されるセンスアンプと、
前記第１及び第２の信号線の他方をワード線としてこれを低インピーダンスで選択駆動するワード線ドライバと、
前記ビット線を介して前記メモリセルの電流経路に直列に接続され、前記メモリセルのセット又はリセット時その抵抗状態遷移に伴う動作点移動により抵抗状態遷移を安定化させる状態遷移安定化用トランジスタと、
を有することを特徴とする。
【発明の効果】
【０００７】
この発明によると、メモリセルの抵抗状態遷移を簡単な回路で自律的に安定化させることを可能とした抵抗変化メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
ユニポーラ型でクロスポイント型のＲｅＲＡＭは、図１に示すように、互いに交差する信号線の各交差部に、可変抵抗素子ＶＲとダイオードＤｉを直列接続したメモリセルＭＣを配置する。ここでは、ダイオードＤｉのアノード側の信号線がワード線ＷＬ、カソード側の信号線がビット線ＢＬである例を示している。
【００１０】
このようなメモリセル構成において、可変抵抗素子ＶＲの可逆的な高抵抗状態（或いは、リセット状態）と低抵抗状態（或いは、セット状態）とによりデータを記憶する。
【００１１】
可変抵抗素子ＶＲの書き込み原理は、次の通りである。高抵抗状態の可変抵抗素子ＶＲに所定のセット電圧Ｖｓｅｔ以上の電圧を印加すると、状態変化を生じて、低抵抗状態に遷移する。これを以下、セット動作という。低抵抗状態にある可変抵抗素子ＶＲに所定のリセット電流（Ｉｒｅｓｅｔ）以上を流すと、ジュール熱により高抵抗状態に遷移する。これを以下、リセット動作という。
【００１２】
上述の可変抵抗素子ＶＲの動作では、なんらの電流或いは電圧制御を行わないとすれば、状態遷移が振動する。即ち、セット動作により可変抵抗素子ＶＲが低抵抗状態に遷移すると、大きな電流が流れるようになってリセットモードに入り、リセット動作により可変抵抗素子ＶＲが高抵抗状態になると、大きな電圧がかかってセットモードに入るからである。
【００１３】
このことを具体的に、図２を参照して説明する。ダイオードＤｉと可変抵抗素子ＶＲの直接接続の両端に、可変抵抗素子ＶＲが高抵抗状態ではこれにセット電圧Ｖｓｅｔを与えることが可能でありかつ、低抵抗状態ではリセット電流Ｉｒｅｓｅｔを与えることが可能な電位ＶａとＶｓを与えるものとする。
【００１４】
図２には、Ｖｓを基準とした可変抵抗素子ＶＲの（ａ）リセット状態と（ｂ）セット状態での電圧−電流特性（Ｖ＝ＩＲ）に、ダイオードＤｉの負荷曲線を重ねて示している。この図から、リセット状態の可変抵抗素子ＶＲにセット電圧Ｖｓｅｔがかかって素子が低抵抗のセット状態に遷移すると、リセット電流Ｉｒｅｓｅｔが流れて再びリセット状態に遷移する、という振動が起こることが理解される。
【００１５】
このため、可変抵抗素子ＶＲのリセット状態をデータ“０”、セット状態をデータ“１”に対応付けてメモリセルとして利用する場合に、セルデータを設定するプログラム時には可変抵抗素子ＶＲの状態が振動しないで安定状態になるように制御することが必要となる。
【００１６】
例えば、可変抵抗素子ＶＲの電流経路にスイッチ素子を入れ、プログラム時にセル電流に基づいてプログラム完了を検出してスイッチ素子をオフにする、といった能動的な方法によって、可変抵抗素子ＶＲを振動させずに安定状態になるよう制御することは可能である。しかしこの手法は、多くのトランジスタを必要とし、回路定数の設定を慎重に行うことが必要になる。
【００１７】
これに対してこの実施の形態の手法は、より簡便に可変抵抗素子ＶＲの振動を抑えるべく、Ｖａが自律的に制御されるようにする。具体的には、ＭＯＳトランジスタの飽和領域と非飽和領域の特性を利用し、メモリセルの状態遷移に応じたＭＯＳトランジスタの動作点変動によって、自動的にセット又はリセットの安定状態になるようにする。
【００１８】
［リセット状態への遷移の安定化］
先ず、図３を用いて、可変抵抗素子ＶＲのリセット状態への遷移について、この遷移を自律的に安定化する手法を説明する。図３に示すように、可変抵抗素子ＶＲとダイオードＤｉの直列回路からなるメモリセルの電流経路に対して直列に、状態遷移安定化素子としてＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮを接続する。
【００１９】
ＮＭＯＳトランジスタＭＮのゲートには電位Ｖｇを与え、ドレインに電位Ｖｄを与える。ここで、Ｖｄがセット又はリセット用の電源（電圧源）である。
【００２０】
このような構成として、トランジスタＭＮに流れる電流によってその実効的な抵抗値が変化することを利用して、可変抵抗素子ＶＲがリセット状態に遷移しても、ＭＯＳトランジスタＭＮのソース電位Ｖａが一定レベル以上に上昇しないようにする。
【００２１】
図４は、可変抵抗素子ＶＲ、ダイオードＤｉ及びＮＭＯＳトランジスタＭＮの電圧−電流特性を、横軸にとった電位Ｖｓ，Ｖａ，Ｖｇ（Ｖｓ＜Ｖａ＜Ｖｇ）を基準として並べて示している。
【００２２】
ＮＭＯＳトランジスタの特性の一般式は、ゲート・ソース間電圧をＶｇｓ、ドレイン・ソース間電圧をＶｄｓ、しきい値電圧をＶｔとして、非飽和領域（Ｖｇｓ−Ｖｔ≧Ｖｄｓ）では、Ｉ＝Ｋ｛（Ｖｇｓ−Ｖｔ）Ｖｄｓ−Ｖｄｓ２／２｝で表され、飽和領域（Ｖｇｓ＜Ｖｄｓ）は、Ｉ＝（Ｋ／２）（Ｖｇｓ−Ｖｔ）２で表される。
【００２３】
ダイオードＤｉの特性は、Ｉ＝Ｉ０｛ｅｘｐ（Ｖ／Ｖｆ）−１｝で表され、可変抵抗素子ＶＲの特性は、Ｖ＝ＩＲで表される。
【００２４】
これらの特性を、更に図３の各ノード電位（即ち、ドレインノード電位Ｖｄ、ソースノード（ダイオードのアノード）電位Ｖａ、ゲートノード電位Ｖｇ、ダイオードのカソード電位Ｖｃ、可変抵抗素子ＶＲの低レベル側基準電位Ｖｓ）を用いて書き換えると、次のようになる。
【００２５】
トランジスタ特性は、非飽和領域について、
Ｉ＝Ｋ｛（Ｖｇ−Ｖａ−Ｖｔ）（Ｖｄ−Ｖａ）−（Ｖｄ−Ｖａ）２／２｝；
Ｖｇ−Ｖｔ≧Ｖｄ
で表され、飽和領域については、
Ｉ＝（Ｋ／２）（Ｖｇ−Ｖａ−Ｖｔ）２；  Ｖｇ−Ｖｔ＜Ｖｄ
で表される。
【００２６】
ダイオード特性は、
Ｉ＝Ｉ０｛ｅｘｐ（Ｖａ−Ｖｃ）／Ｖｆ）−１｝；  Ｖａ−Ｖｃ≧Ｖｆ
であり、可変抵抗素子特性は、Ｉ＝（Ｖｃ−Ｖｓ）Ｒ
である。
【００２７】
図４は、これらの素子の電圧-電流特性を、直列接続の共通量である電流を縦軸にして横軸を適当なノードの電位を基準にした各ノードの電位差として概略を示したものである。
【００２８】
セット状態の可変抵抗素子ＶＲにリセット電流Ｉｒｅｓｅｔを流してリセット状態に遷移させたとき（矢印Ａ１）、ＶＲの高抵抗化により電位Ｖｃが上昇してダイオードＤｉの電流が減少し（矢印Ｂ１）、ソース電位Ｖａが上昇する（矢印Ｃ１）。トランジスタＭＮが飽和領域で動作する場合、ソース電位Ｖａは、Ｖｇ−Ｖｔを超えることはなく、非飽和領域で動作する場合もＶｄを超えることはない。即ちＮＭＯＳトランジスタＭＮのソース電位変動を一定レベル以下に抑えるゲートバイアスにより、可変抵抗素子ＶＲに印加される電圧をセット電圧Ｖｓｅｔ未満に抑えることが可能になる。
【００２９】
言い換えれば、可変抵抗素子ＶＲのセット電圧ＶｓｅｔがＶｇ−Ｖｔより高くなるようにパラメータが設定されれば、可変抵抗素子ＶＲがリセット状態になっても、これにセット電圧Ｖｓｅｔがかかることはなく、安定にリセット状態にとどまる。
【００３０】
以上のリセット状態への遷移への安定化原理が、実際に実現可能であることを、図５のＮＭＯＳトランジスタ特性を参照しながら、具体的なトランジスタパラメータを設定して検討する。
【００３１】
トランジスタの現実的な仕様として、ソース・ドレイン電圧Ｖｄｓ＝０．０５［Ｖ］で２０μＡの電流を流せるものを想定する。また、しきい値電圧をＶｔ＝０．６［Ｖ］とし、トランジスタがソース電位の高い状態で使用されることから、バックゲートバイアス効果によるしきい値の上昇をΔＶｔ＝０．４［Ｖ］とする。このとき、トランジスタの特性表現式のパラメータＫは、Ｋ＝２８０．７［μＡ／Ｖ２］となる。
【００３２】
このトランジスタモデルを使って、可変抵抗素子ＶＲのセット電圧Ｖｓｅｔ＝１．５［Ｖ］、ダイオードＤｉの順方向降下電圧Ｖｆ＝０．７［Ｖ］として、非飽和領域と飽和領域での検討を行なう。
【００３３】
１；非飽和領域を利用する場合
このとき条件は、しきい値電圧として、Ｖｔ＝０．６［Ｖ］，ΔＶｔ＝０．４［Ｖ］、従ってＶｔ＋ΔＶｔ＝１［Ｖ］を用いて、Ｖｇ−１≧Ｖｄである。Ｖｄ＝２［Ｖ］とすると、Ｖｇ≧３［Ｖ］である。
【００３４】
Ｖｇ＝３．５［Ｖ］に設定すれば、非飽和領域の代入式
２０＝２８０．７｛（２．５−Ｖａ）（２−Ｖａ）−（２−Ｖａ）２／２｝
より、
Ｖａ＝２．５±sqrt（４４０．７／２８０．７×４）＝１．８７［Ｖ］
となる。ここで、“ｓｑｒｔ”は平方根を意味する。
【００３５】
可変抵抗素子ＶＲのリセット電流Ｉｒｅｓｅｔを流せる最低電圧をＶｒｅｓｅｔとして、Ｖｒｅｓｅｔ〜０．６５［Ｖ］とすると、これが電位Ｖｃの最低値であるので、Ｖａ−Ｖｆ＝１．１７［Ｖ］であるから十分にリセット電流Ｉｒｅｓｅｔがとれてリセット遷移が可能である。
【００３６】
リセット状態になってもＶａの最大値はＶｄ＝２［Ｖ］であるので、可変抵抗素子ＶＲにかかる電圧はＶａ−Ｖｆ＝１．３［Ｖ］であり、セット電圧Ｖｓｅｔ＝１．５［Ｖ］を超えることはない。
【００３７】
２：飽和領域を利用する場合
このときの条件は、Ｖｇ−１＜Ｖｄであり、Ｖｄ＝２．５［Ｖ］とすると、Ｖｇ＜４．５［Ｖ］である。Ｖｇ＝３［Ｖ］に設定すれば、飽和領域の代入式：２０＝１４０．３５（２−Ｖａ）２より、
Ｖａ＝２−sqrt（２０／１４０．３５）＝１．６２３［Ｖ］
となる。
【００３８】
可変抵抗素子ＶＲのリセット電流Ｉｒｅｓｅｔを流せる最低電圧をＶｒｅｓｅｔとして、Ｖｒｅｓｅｔ〜０．６５［Ｖ］とするとこれが電位Ｖｃの最低値であるので、Ｖａ−Ｖｆ＝０．９２３［Ｖ］であるから十分にリセット電流Ｉｒｅｓｅｔがとれて遷移が可能である。
【００３９】
リセット状態になってもＶａの最大値はＶｇ−Ｖｔ＝２［Ｖ］であるので、可変抵抗素子ＶＲにかかる電位はＶａ−Ｖｆ＝１．３［Ｖ］であり、セット電圧Ｖｓｅｔ＝１．５［Ｖ］を超えることはない。
【００４０】
以上、トランジスタが飽和領域、非飽和領域いずれで動作するかに拘わらず、安定して自律的にリセット状態を達成でき、ＶｄやＶｇを最適に選択すれば安定したリセット状態への遷移に一定のマージンがとれることが分かる。
【００４１】
ここまでの具体例を一般化すると、以下の最適値探索問題の解を求めることに帰着する。即ち、上記のトランジスタ特性式の電流Iと電位Ｖｇ，Ｖｄ，Ｖａの関係からＶｇ，Ｖｄ，Ｖａの３次元マップを二つの条件Ｉ＝Ｉｒｅｓｅｔ（＝２０）とＩ＝０でつくり、Ｉｒｅｓｅｔを流すために可変抵抗素子ＶＲにかける最低電圧Ｖｒｅｓｅｔの条件Ｖｒｅｓｅｔ＋Ｖｆ＜Ｖａ（Ｉ＝２０）と、セット電圧Ｖｓｅｔに対する条件Ｖａ（Ｉ＝０）＜Ｖｓｅｔ＋Ｖｆを満たす領域の重なり部分の中心（Ｖｇ，Ｖｄ）を求める。
【００４２】
具体的に図６を参照して説明する。回路的には飽和領域を利用してマージンがあるならトランジスタＭＮのゲート電位Ｖｇのみで制御が出来るので、図４で説明した飽和領域での最適化を検討すると、次のようになる。
【００４３】
先ず飽和領域動作の条件から
Ｖｇ＝sqrt（２Ｉ／Ｋ）＋Ｖａ＋Ｖｔ；  Ｖｇ−１＜Ｖｄ
である。
【００４４】
即ち、図６においては、Ｖｇ−１＝Ｖｄなる平面（１）より高Ｖｄの範囲が対象となる。また、Ｖｔ＝０．６Ｖ＋０．４Ｖ＝１［Ｖ］，sqrt（２０×２／２８０．８）＝０．３７７５［Ｖ］及びＶｄ＝２．５［Ｖ］を用いると、Ｖｇ＜３．５［Ｖ］である。即ち図６において、Ｖｇ＝３．５なる平面（２）より低Ｖｇの範囲となる。
【００４５】
一方、リセット電流Ｉｒｅｓｅｔ（Ｉ＝２０）が流れる条件下で、ＶａがＶｒｅｓｅｔ＋Ｖｆより高いことが必要である。これは、図６の平面（３）より高Ｖａの範囲である。更に電流がゼロ（Ｉ＝０）になったとき、Ｖｇ＝Ｖａ＋１＜Ｖｓｅｔ＋Ｖｆ＋１であることが必要である。これは平面（４）より低Ｖａの範囲である。
【００４６】
従って、Ｖｒｅｓｅｔ＋Ｖｆ＝０．６５＋０．７＝１．３５［Ｖ］を用いて、
Ｖｇ＝Ｖａ＋１．３７７５＞Ｖｒｅｓｅｔ＋Ｖｆ＋１．３７７５＝２．７２７５［Ｖ］が得られる。これは、平面（５）より高Ｖｇの範囲となる。
【００４７】
また、Ｖｓｅｔ＋Ｖｆ＝１．５＋０．７＝２．２［Ｖ］を用いて、
Ｖｇ＝Ｖａ＋１＜Ｖｓｅｔ＋Ｖｆ＋１＝３．２［Ｖ］が得られる。これは、平面（６）より低Ｖｇの範囲である。
【００４８】
これらの条件の重なり部分として、Ｖｇ−Ｖｄ平面への斜線で示す射影部分（Ｖｄ方向に無限に延びた台形領域）が許容領域（Ｖｄ，Ｖｇ）となる。いまの場合、飽和領域動作であるので、Ｖｄは最低値が制限されるのみで、Ｖｇのセンター値と幅が求められることになる。
【００４９】
具体的に、Ｖｇの下限値は、Ｖｇｍｉｎ＝２．７２７５［Ｖ］、上限値は、Ｖｇｍａｘ＝３．２［Ｖ］であり、幅はΔＶｇ＝０．４７２５［Ｖ］となる。
【００５０】
以上の結果から更に、具体的な数値を入れない飽和領域での一般解は、以下の式となる。
【００５１】
平面（１）より高Ｖｄの範囲、平面（２）より低Ｖｇの範囲を規定する式は、
Ｖｇ＝sqrt（２Ｉ／Ｋ）＋Ｖａ＋Ｖｔ；  Ｖｇ−Ｖｔ＜Ｖｄ
てある。
【００５２】
平面（３）より高Ｖａの範囲を規定する式は、
Ｖａ（Ｉｒｅｓｅｔ）＞Ｖｒｅｓｅｔ＋Ｖｆ
である。
【００５３】
平面（４）より低Ｖａの範囲を規定する式は、
Ｖａ（０）＜Ｖｓｅｔ＋Ｖｆ
である。
【００５４】
Ｉ＝Ｉｒｅｓｅｔのとき、平面（５）より高Ｖｇの範囲を規定する式は、
Ｖｇ＝Ｖａ＋Ｖｔ＋sqrt（２Ｉｒｅｓｅｔ／Ｋ）
である。
【００５５】
Ｉ＝０のとき、平面（６）より低Ｖｇの範囲を規定する式は、
Ｖｇ＝Ｖａ＋Ｖｔ＋ΔＶｔ
となる。
【００５６】
更に、許容領域のＶｇ最低値は、
Ｖｇｍｉｎ＝Ｖｒｅｓｅｔ＋Ｖｆ＋Ｖｔ＋sqrt（２Ｉｒｅｓｅｔ／Ｋ）
であり、Ｖｇ最高値は、
Ｖｇｍａｘ＝Ｖｓｅｔ＋Ｖｆ＋Ｖｔ＋ΔＶｔ
である。
【００５７】
これらの条件式から、許容領域のＶｇ中心値は、
Ｖｇ０＝｛Ｖｒｅｓｅｔ＋Ｖｓｅｔ＋sqrt（２Ｉｒｅｓｅｔ／Ｋ）＋ΔＶｔ｝／２＋Ｖｆ＋Ｖｔ
であり、ΔＶｇ幅は、
ΔＶｇ＝Ｖｓｅｔ−Ｖｒｅｓｅｔ−sqrt（２Ｉｒｅｓｅｔ／Ｋ）＋ΔＶｔ
となる。
【００５８】
［セット状態への遷移の安定化］
次に、図７を用いてセット状態への遷移の安定化の方法を説明する。可変抵抗素子ＶＲに電圧印加して低抵抗状態（セット状態）になると電流が増大して、再びリセット状態への遷移を再び始めるのを防ぐために、図７に示すように、ダイオードＤｉと可変抵抗素子ＶＲからなるメモリセルの電流経路に対して直列にＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰを接続する。ＰＭＯＳトランジスタＭＰのゲートに電位Ｖｍを与え、ソースに与える一定電位Ｖｄｄがセット又はリセット用電源である。
【００５９】
このような構成として、トランジスタＭＰに流れる電流によってその実効的な抵抗値が変化することを利用して、可変抵抗素子ＶＲがセット状態に遷移しても、再びリセット電流Ｉｒｅｓｅｔが流れないようにする。
【００６０】
図８は、可変抵抗素子ＶＲ、ダイオードＤｉ及びＰＭＯＳトランジスタＭＰの電圧−電流特性を、横軸にとった電位Ｖｓ，Ｖａ，Ｖｄｄ（Ｖｓ＜Ｖａ＜Ｖｄｄ）を基準として並べて示している。
【００６１】
図７には、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタに共通の特性一般式を示している。図７の各素子ノード電位を用いると、ＰＭＯＳトランジスタのしきい値電圧を−Ｖｔｐとして、非飽和領域の特性式は、
Ｉ＝Ｋｐ{(Ｖｍ−Ｖｄｄ＋Ｖｔｐ)(Ｖａ−Ｖｄｄ)−(Ｖａ−Ｖｄｄ)２／２}；
Ｖａ≧Ｖｍ＋Ｖｔｐ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋｐ／２）（Ｖｍ−Ｖｄｄ＋Ｖｔｐ）２；  Ｖａ＜Ｖｍ＋Ｖｔｐ
で表される。
【００６２】
ダイオードＤｉの特性式は、
Ｉ＝Ｉ０｛ｅｘｐ（Ｖａ−Ｖｃ）／Ｖｆ）−１｝；  Ｖａ−Ｖｃ≧Ｖｆ
であり、可変抵抗素子特性は、Ｉ＝（Ｖｃ−Ｖｓ）Ｒ
である。
【００６３】
図８は、これらの素子の電圧-電流特性を、直列接続の共通量である電流を縦軸にして横軸を適当なノードの電位を基準にした各ノードの電位差として概略を示したものである。
【００６４】
リセット状態の可変抵抗素子ＶＲにセット電圧Ｖｓｅｔを与えてセット状態に遷移させたとき（矢印Ａ２）、ＶＲの低抵抗化によりダイオードＤｉの電流が増大して（矢印Ｂ２）、ドレインノード電位Ｖａは低下する（矢印Ｃ２）。このときゲート電位Ｖｍを所定レベルに設定して、リセット電流Ｉｒｅｓｅｔより低いクランプ電流レベルＩｃを設定しておけば、再びリセット電流Ｉｒｅｓｅｔが流れることを防止することができる。
【００６５】
即ち、ＰＭＯＳトランジスタＭＰの特性は、ドレイン電圧Ｖａが下がると一定電流の飽和領域に入り、その電流値はゲート電位Ｖｍに依存する。すなわちゲート電位Ｖｍを高く設定するほど、その電流値は減少する。
【００６６】
そこで可変抵抗素子ＶＲの抵抗値が高いとき、Ｖｄｄがセット電圧Ｖｓｅｔより高い電位になるように設定して、セット状態になって抵抗値が下がり電流が流れ出したときにその電流を制限して、リセット電流Ｉｒｅｓｅｔよりもかなり小さな電流Ｉｃしか流れないようにゲート電位Ｖｍを設定する。これにより、セット状態への遷移時、Ｖａ従ってＶｃのレベルは抑えられて再びリセット状態への遷移は生じずに自己整合的にセット状態への安定した遷移となる。
【００６７】
ここまで、可変抵抗素子ＶＲのリセット状態への遷移とセット状態への遷移を安定化させる方法を、個々に説明したが、以下には双方を考慮した具体的な状態遷移安定化回路を説明する。
【００６８】
［状態遷移安定化回路−その１］
図９は、一つの状態遷移安定化回路例であり、可変抵抗素子ＶＲとダイオードＤｉの直列回路に対して、ダイオードのアノード側に、状態遷移安定化素子としてのＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰを更に直列に接続している。
【００６９】
ＰＭＯＳトランジスタＭＰのソースノードを電源端子Ｖｄｄに接続し、ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＭＮの共通ドレインノード電位をＶｄ、ＰＭＯＳトランジスタＭＰのゲート電位をＶｍ、ＮＭＯＳトランジスタＭＮのゲート電位をＶｇとして、各々のゲート電位Ｖｍ，Ｖｇを、可変抵抗素子ＶＲのセット状態とリセット状態への遷移の安定化に適した値に設定する。
【００７０】
ＰＭＯＳトランジスタＭＰの非飽和領域の特性式は、
Ｉ＝Ｋｐ{(Ｖｍ−Ｖｄｄ＋Ｖｔｐ)(Ｖｄ−Ｖｄｄ)−(Ｖｄ−Ｖｄｄ)２／２}；
Ｖｄ≧Ｖｍ＋Ｖｔｐ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋｐ／２）（Ｖｍ−Ｖｄｄ＋Ｖｔｐ）２；  Ｖｄ＜Ｖｍ＋Ｖｔｐ
で表される。
【００７１】
ＮＭＯＳトランジスタＭＮの非飽和領域の特性式は、
Ｉ＝Ｋ{(Ｖｇ−Ｖａ−Ｖｔ)(Ｖｄ−Ｖａ)−(Ｖｄ−Ｖａ)２／２}；
Ｖｇ−Ｖｔ≧Ｖｄ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋ／２）（Ｖｇ−Ｖａ−Ｖｔ）２；  Ｖｇ−Ｖｔ＜Ｖｄ
で表される。
【００７２】
ダイオードＤｉ及び可変抵抗素子ＶＲの特性式は、図９の場合と同じである。
【００７３】
すなわち、セット状態への遷移安定化のためには、Ｖｇを高くしてＮＭＯＳトランジスタＭＮは十分に低抵抗の非飽和状態（Ｖｇ−Ｖｔ≧Ｖｄ）にして設定して、ＰＭＯＳトランジスタＭＰの飽和領域での電流クランプ作用を利用する。つまり、Ｖｍを高いレベルに設定して、ＰＭＯＳトランジスタＭＰを飽和領域で電流値の十分小さい状態（Ｖｄ＜Ｖｍ＋Ｖｔｐ）、具体的にはリセット電流Ｉｒｅｓｅｔよりかなり小さな電流しか流さない状態に設定する。これにより、前述した原理により、セット状態への遷移安定化が図られる。
【００７４】
リセット状態への遷移安定化のためには、逆に、Ｖｍを下げてＰＭＯＳトランジスタＭＰを十分に低抵抗の非飽和状態（Ｖｄ≧Ｖｍ＋Ｖｔｐ）に設定してＶｄの電位変動を小さくし、一方Ｖｇを下げてＮＭＯＳトランジスタＭＮを飽和領域で動作させて（Ｖｇ−Ｖｔ＜Ｖｄ）、そのソース電位変動を一定レベル以下に抑えることにより、リセット状態になっても可変抵抗素子ＶＲにかかる電圧がセット電圧Ｖｓｅｔより小さくなるようにする。
【００７５】
図１０は、以上のセット、リセット動作での可変抵抗素子ＶＲ、ダイオードＤｉ、ＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰの状態遷移をそれぞれ矢印Ａ、Ｂ、Ｃ及びＤで示している。
【００７６】
［状態遷移安定化回路−その２］
図１１は、図９とはＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮの配置を逆にしたもので、ＮＭＯＳトランジスタＭＮを電源端子Ｖｄｄ側にしている。このように、トランジスタ配置を逆にしても同様の動作が可能であることは、図１２に示す各素子特性上の状態遷移から明らかである。
【００７７】
ＮＭＯＳトランジスタＭＮの非飽和領域の特性式は、
Ｉ＝Ｋ{(Ｖｇ−Ｖｄ−Ｖｔ)(Ｖｄｄ−Ｖｄ)−(Ｖｄｄ−Ｖｄ)２／２}；
Ｖｇ−Ｖｔ≧Ｖｄｄ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋ／２）（Ｖｇ−Ｖｄ−Ｖｔ）２；  Ｖｇ−Ｖｔ＜Ｖｄｄ
で表される。
【００７８】
ＰＭＯＳトランジスタＭＰの非飽和領域の特性式は、
Ｉ＝Ｋｐ{(Ｖｍ−Ｖｄ＋Ｖｔｐ)(Ｖａ−Ｖｄ)−(Ｖａ−Ｖｄ)２／２}；
Ｖａ≧Ｖｍ＋Ｖｔｐ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋｐ／２）（Ｖｍ−Ｖｄ＋Ｖｔｐ）２；  Ｖａ＜Ｖｍ＋Ｖｔｐ
で表される。
【００７９】
ただしこの場合は、ＰＭＯＳトランジスタＭＰを十分低抵抗の非飽和領域で動作させるためには、しきい値Ｖｔｐによっては、ゲート電位Ｖｍとして負レベルを必要とすることもあり得る。したがって、ＰＭＯＳトランジスタＭＰを低抵抗の非飽和領域（線形領域）で働かせたい場合は、図９の接続方法が有利となる。
【００８０】
また、これらＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮの直列接続は、電流パスが直列であればよく、これら二つのトランジスタが直接に接していることは必要ではない。
【００８１】
［リセット状態への遷移の安定化−その２］
図３は、ＮＭＯＳトランジスタＭＮを高レベル側（Ｖｄ）に配置して、リセット状態への遷移安定化を図るものであった。これに対して、ＰＭＯＳトランジスタを用いてリセット状態への遷移安定化を図ることもできる。但しこの場合、素子の並びが図３とは異なる。
【００８２】
即ち図１３に示すように、高レベル電位Ｖｄ側（セット及びリセット用電源側）に可変抵抗素子ＶＲを配置し、低レベルＶｓ側にＰＭＯＳトランジスタＭＰを配置し、それらの間にダイオードＤｉを配置する。
【００８３】
簡単に説明すれば、リセット時、可変抵抗素子ＶＲの抵抗値が高くなると、ダイオードＤｉのカソード電位（即ちトランジスタＭＰのソース電位）Ｖｃが下がり、ＰＭＯＳトランジスタＭＰの抵抗が高くなる。従ってダイオードＤｉのアノード電位Ｖａは大きく下がることはなく、可変抵抗素子ＶＲにセット電圧Ｖｓｅｔがかからないように設定できる。
【００８４】
［セット状態への遷移の安定化−その２］
図７は、ＰＭＯＳトランジスタＭＰを電源端子Ｖｄｄ側に配置して、セット状態への遷移安定化を図った。これに対して、ＮＭＯＳトランジスタを用いてセット状態への遷移安定化を図ることもできる。但しこの場合、素子の並びが図７とは異なる。
【００８５】
即ち、図１４に示すように、ダイオードＤｉを高レベルＶｄ側に配置し、ＮＭＯＳトランジスタＭＮを接地端子Ｖｓｓ側に配置し、それらの間に可変抵抗素子ＶＲを配置する。
【００８６】
図１５は、これらの素子の電圧-電流特性を、直列接続の共通量である電流を縦軸にして横軸を適当なノードの電位を基準にした各ノードの電位差として概略を示したものである。
【００８７】
トランジスタＭＮの特性式は、非飽和領域特性が、
Ｉ＝Ｋ｛（Ｖｍ−Ｖｓｓ−Ｖｔ）（Ｖｓ−Ｖｓｓ）−（Ｖｓ−Ｖｓｓ）２／２｝；Ｖｍ−Ｖｔ≧Ｖｓ
であり、飽和領域特性が、
Ｉ＝（Ｋ／２）（Ｖｍ−Ｖｓｓ−Ｖｔ）２；  Ｖｍ−Ｖｔ＜Ｖｓ
である。
【００８８】
ダイオードＤｉの特性式は、
Ｉ＝Ｉ０｛ｅｘｐ（Ｖｄ−Ｖｃ）／Ｖｆ）−１｝；  Ｖｄ−Ｖｃ≧Ｖｆ
であり、可変抵抗素子特性は、
Ｉ＝（Ｖｃ−Ｖｓ）Ｒ
である。
【００８９】
リセット状態の可変抵抗素子ＶＲにセット電圧Ｖｓｅｔを与えてセット状態に遷移させたとき（矢印Ａ３）、ＶＲの低抵抗化によりダイオードＤｉの電流が増大して（矢印Ｂ３）、ダイオードのカソードノード（トランジスタのドレインノード）電位Ｖｓは上昇する（矢印Ｃ３）。このときゲート電位Ｖｍを所定レベルに設定して、リセット電流Ｉｒｅｓｅｔより低いクランプ電流レベルＩｃを設定しておけば、再びリセット電流Ｉｒｅｓｅｔが流れることを防止することができる。
【００９０】
即ち、ＮＭＯＳトランジスタＭＮの電流のドレイン電圧Ｖｓ依存性はＶｓが上がると一定電流の飽和特性を示す領域に入り、この電流値はゲート電位Ｖｍに依存する。つまり、Ｖｍを低く設定するほどその電流値は減少する。
【００９１】
そこでセット状態になって可変抵抗素子ＶＲの抵抗が下がり電流が流れ出したときにその電流を制限して、リセット電流Iｒｅｓｅｔよりもかなり小さな電流しか流れないようにゲート電位Ｖｍを設定すれば、Ｖｓのレベルは上昇し、ＶｃとＶｓ間のレベル差は抑えられ、従ってリセット状態への遷移は生じずに、自己整合的にセット状態への安定した遷移となる。
【００９２】
［状態遷移安定化回路−その３］
図１６は、ＮＭＯＳトランジスタのみを用いて構成した状態遷移安定化回路例である。可変抵抗素子ＶＲとダイオードＤｉを挟むように、これらに直列に状態遷移安定化用素子としてＮＭＯＳトランジスタＭＮ１，ＭＮ２を接続する。各々のトランジスタのゲート電位Ｖｍ，Ｖｇを、セット状態とリセット状態への遷移に際し各々独立に設定することによって、それぞれに対して適した安定化とすることが出来る。
【００９３】
高レベルＶｄ側のＮＭＯＳトランジスタＭＮ１の非飽和領域の特性式は、
Ｉ＝Ｋ{(Ｖｇ−Ｖａ−Ｖｔ)(Ｖｄ−Ｖａ)−(Ｖｄ−Ｖａ)２／２}；
Ｖｇ−Ｖｔ≧Ｖｄ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋ／２）（Ｖｇ−Ｖａ−Ｖｔ）２；  Ｖｇ−Ｖｔ＜Ｖｄ
で表される。
【００９４】
接地端子Ｖｓｓ側のＮＭＯＳトランジスタＭＮ２の非飽和領域の特性式は、
Ｉ＝Ｋ{(Ｖｍ−Ｖｓｓ−Ｖｔ)(Ｖｓ−Ｖｓｓ)−(Ｖｓ−Ｖｓｓ)２／２}；
Ｖｍ−Ｖｔ≧Ｖｓ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋ／２）（Ｖｍ−Ｖｓｓ−Ｖｔ）２；  Ｖｍ−Ｖｔ＜Ｖｓ
で表される。
【００９５】
ダイオードＤｉ及び可変抵抗素子ＶＲの特性式は、図９の場合と同じである。
【００９６】
図１７は、各素子特性上で状態遷移を示している。即ちセット状態への遷移ではＮＭＯＳトランジスタＭＮ１は、ゲート電位Ｖｇを上げて十分低抵抗の非飽和状態にする。一方でＮＭＯＳトランジスタＭＮ２は、ゲート電位Ｖｍを低くして、飽和領域での電流値を十分小さくしてリセット電流Ｉｒｅｓｅｔよりかなり小さな電流しか流さないようにして電流をクランプする。
【００９７】
リセット状態への遷移では、ゲート電位Ｖｍを上げて、トランジスタＭＮ２を十分に低抵抗の非飽和状態にしてＶｓの電位変動を小さくする。一方、ゲート電位Ｖｇを下げＮＭＯＳトランジスタＭＮ１を飽和領域で動作させてリセット状態になっても可変抵抗素子ＶＲにかかる電圧をセット電圧Ｖｓｅｔより小さくしてやる。
【００９８】
ここまで説明したように、可変抵抗素子ＶＲのセット状態、リセット状態への自律的な安定化回路の構成は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタをどの様に直列接続するかでいろいろのバリエーションがある。しかし、ＲｅＲＡＭのセルアレイを三次元的に積層する３Ｄセルアレイを考えると、ワード線ＷＬとビット線ＢＬのクロスポイントセルとして、可変抵抗素子ＶＲとダイオードＤｉが用いられるので、不良セルでダイオードのリーク電流が増大した場合の電流の回り込みを考慮して方式を決める必要がある。
【００９９】
以下では、３Ｄセルアレイの場合のセット、リセット及び読み出し動作でのクロスフェールの影響を検討する。
【０１００】
［セット動作でのクロスフェールの影響］
図１８は、ワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３，…）を共有して積層された二つのセルアレイＭＣＡ１，ＭＣＡ２部分に着目して、その等価回路を用いてセットへのクロスフェールの影響を説明するための図である。
【０１０１】
ここでは前提として、ダイオードＤｉのアノード側につながるクロスポイントの信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしている。またダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。
【０１０２】
セット時の選択条件は、次の通りである。選択ビット線ＢＬ１２と選択ワード線ＷＬ２で選択されるセルが選択セルＳＣであるとして、選択ビット線ＢＬ１２はＶｄｄに、選択ワード線ＷＬ２はＶｓｓに設定する。これにより、選択ビット線ＢＬ１２から選択セルＳＣを介して選択ワード線ＷＬ２にセル電流Ｉｓ１が流れるものとする。
【０１０３】
残りの非選択ビット線には、接地レベルＶｓｓよりダイオードの順方向降下電圧Ｖｆ程度浮いたレベルＶｓ＊を設定し、残りの非選択ワード線には可変抵抗素子ＶＲをセット状態に設定できる電圧を作れる電源電圧Ｖｄｄよりダイオードの順方向降下電圧Ｖｆ程度低いレベルＶｄ＊を設定する。これは逆方向にバイアスされる多くのセルのダイオードの逆方向リークは逆方向電圧が低ければオーダーで小さくなるので出来るだけ非選択セルの逆方向電圧を低くしてトータルの逆方向リーク電流の和を減らすためである。
【０１０４】
Ｖｆ程度のレベル差を設けるのは選択ビット線と非選択ワード線間の順方向電圧が大きくならないようにするためである。クロスフェールの対処方法はワード線ＷＬのレベル設定は低インピーダンスで強力に行い、不良セルにつながるビット線（即ち不良ビット線）をフローティングにして不使用にする方法を用いる。
【０１０５】
図１８の例では、セルアレイＭＣＡ１側のビット線ＢＬ１１とワード線ＷＬ１のクロスポイントセル及び、セルアレイＭＣＡ２側のビット線ＢＬ２３とワード線ＷＬ３のクロスポイントセルがそれぞれ不良セルＤＣ１及びＤＣ２であると仮定している。これらの不良セルＤＣ１及びＤＣ２につながるビット線（不良ビット線）、いまの場合ＢＬ１１及びＢＬ２３は、フローティングに設定するものとする。
【０１０６】
このように、二つの逆バイアスリークの大きな不良セルＤＣ１，ＤＣ２に対して、これらとはビット線及びワード線を共有しないセルを選択セルＳＣとした場合について、セット状態の設定へのクロスフェールの影響を見ると次の通りである。
【０１０７】
不良セルＤＣ１，ＤＣ２につながるビット線はフローティングにされるので、これらは、不良セルＤＣ１，ＤＣ２を介して流れるリーク電流Ｉｒにより、Ｖｄ＊より少し低いレベルＶｄ＊−αまで充電される。また、選択ビット線ＢＬ１２から非選択ワード線ＷＬ１，ＷＬ３へは、ほぼＶｄｄレベルからＶｄ＊レベルへの順方向バイアスぎりぎりの電圧がダイオードにかかるので、僅かな順方向電流Ｉｆが流れる。しかし選択セルＳＣには電圧と電流のディスターブは生じず、セット状態への設定に問題はない。
【０１０８】
なお、選択ワード線ＷＬ２には、選択セルＳＣに流す電流Ｉｓ１に加えて不良セルＤＣ１，ＤＣ２からのリーク電流Ｉｒの総和Ｉｒ×βが流れるので、ここに電流値を検出するような回路や素子を入れると誤動作を起こす可能性がある。従って、ワード線ＷＬの電位Ｖｓｓ，Ｖｄ＊の設定は、前述のように低インピーダンス状態で確実に設定することが重要になる。
【０１０９】
ビット線ＢＬには、セット状態への設定ではまず電圧のみが印加され、可変抵抗素子ＶＲの低抵抗化に伴う電流増加で自己整合的に電流がクランプされて、ビット線電圧が下がれば非選択ワード線への順方向電流も無くなり、安定したセット状態への遷移に問題は生じない。
【０１１０】
［リセット動作でのクロスフェールの影響］
次に、図１９を参照して、リセット状態への設定でのクロスフェールの影響を見る。図１８の場合と同じ３Ｄセルアレイ構成で、選択セルＳＣ及び不良セルＤＣ１，ＤＣ２の状況も同じであるとする。リセット時の選択条件がセット時と異なるのは、選択ビット線ＢＬ１２により低いリセット用電圧を印加する点であり、その他はセット時と変わらない。
【０１１１】
非選択ワード線にはＶｄ＊、非選択ビット線にはＶｓ＊が印加されるが、不良セルにつながるビット線ＢＬ１１，ＢＬ２３はフローティングにされるので、不良セルＤＣ１，ＤＣ２を通るリーク電流ＩｒのパスによりＶｄ＊より少し低いＶｄ＊−αとなる。選択ビット線ＢＬ１２はＶｄｄより低いレベル、非選択ワード線はＶｄ＊であるから、これらの間のセルではダイオードはオフ状態を維持する。選択セルは電圧と電流のディスターブは生じず、リセット状態への設定に問題はない。
【０１１２】
選択ワード線ＷＬ２には選択セルＳＣに流す電流Ｉｓ２に加えてクロスフェールからのリーク電流Ｉｒの総和であるＩｒ×βが流れるので電流値を検出するような回路や素子を入れると誤動作を起こす可能性がある。従って、ワード線ＷＬの電位Ｖｓｓ，Ｖｄ＊の設定は、前述のように低インピーダンス状態で確実に設定することが重要である。
【０１１３】
ビット線にはリセット状態への設定ではまず電流が流され、可変抵抗素子ＶＲの高抵抗化に伴う電流減少で自己整合的にビット線電圧がＶｄｄ以下に制限されるので、ビット線へのディスターブは生じない。
【０１１４】
［読み出し動作でのクロスフェールの影響］
次に、図２０を参照して、読み出し動作でのクロスフェールの影響を見る。図１８及び図１９の場合と同じ３Ｄセルアレイ構成で、選択セルＳＣ及び不良セルＤＣ１，ＤＣ２の状況も同じであるとする。読み出し時の選択条件がセット時やリセットと異なるのは、選択ビット線ＢＬ１２にＶｄｄより十分低い読み出し用電圧を印加する点であり、その他はセット時及びリセット時と変わらない。
【０１１５】
非選択ワード線にはＶｄ＊、非選択ビット線にはＶｓ＊が印加されるが、不良セルにつながるビット線はフローティングにされるので、不良セルＤＣ１，ＤＣ２を介する電流パスによりＶｄ＊より少し低いＶｄ＊−αとなる。選択ビット線はＶｄｄより低いレベル、非選択ワード線はＶｄｄ＊であるので、これらの間のセルでは、ダイオードが逆バイアスでオフ状態を維持する。選択セルは電圧と電流のディスターブは生じず問題はない。
【０１１６】
選択ワード線には選択セルＳＣに流す電流Ｉｓ３に加えて不良セルＤＣ１，ＤＣ２からのリーク電流Ｉｒの総和Ｉｒ×βが流れてくるので、電流値を検出するような回路や素子を入れると誤動作を起こす可能性がある。従って、ワード線ＷＬの電位Ｖｓｓ，Ｖｄ＊の設定は、低インピーダンス状態で確実に設定することが重要である。
【０１１７】
選択ビット線には読み出し動作では微小電流が流され、この電流量がセンスされるがクロスフェールからの流入電流のディスターブはないので問題は生じない。
【０１１８】
［スタンバイ状態へのクロスフェールの影響］
次に、図２１を参照してスタンバイ状態でのクロスフェールの影響を見る。スタンバイ状態では、全ワード線にＶｄ＊、全ビット線にＶｓ＊を印加する。但し、不良セルＤＣ１，ＤＣ２につながるビット線（不良ビット線）はフローティングとする。このとき不良ビット線は、リーク電流Ｉｒにより、Ｖｄ＊に充電される。
【０１１９】
スタンバイ状態では、順方向バイアスになるダイオードはひとつもないので問題は生じない。
【０１２０】
［多層セルアレイでの不良セルの影響］
次に、３Ｄセルアレイの選択セルに対して、何層目まで離れたセルアレイの不良セルの影響が現れるかについて検討する。
【０１２１】
図２２の例は、３Ｄセルアレイの中の４層のセルアレイＭＣＡ１〜ＭＣＡ４の積層部分を示している。第１層目ワード線ＷＬ１（ＷＬ１１，ＷＬ１２，ＷＬ１３，…）は、第１層セルアレイＭＣＡ１と第２層セルアレイＭＣＡ２とが共有する。第２層目ワード線ＷＬ２（ＷＬ２１，ＷＬ２２，ＷＬ２３，…）は、第３層セルアレイＭＣＡ３と第４層セルアレイＭＣＡ４が共有する。第２層目ビット線ＢＬ２（ＢＬ２１，ＢＬ２２，ＢＬ２３，…）は、第２層セルアレイＭＣＡ２と第３層セルアレイＭＣＡ３とが共有する。
【０１２２】
２層目、３層目及び４層目のセルアレイＭＣＡ２，ＭＣＡ３及びＭＣＡ４にそれぞれ、リーク不良セルＤＣ１，ＤＣ２及びＤＣ３があるものとし、最下層セルアレイＭＣＡ１において、太線で示す選択ビット線ＢＬ１２と選択ワード線ＷＬ１２により選択されるセルＳＣの読み出しを行う場合を考える。
【０１２３】
選択ワード線ＷＬ１２にはＶｓｓ、選択ビット線ＢＬ１２にはＶｄｄよりかなり低い電位レベルがかけられる。非選択ワード線にはＶｄ＊、非選択ビット線にはＶｓ＊が印加される。不良ビット線ＢＬ２１，ＢＬ２３，ＢＬ３３はフローティングにされるが、これらのうちＢＬ２１，ＢＬ２３は、不良セルＤＣ１，ＤＣ２を介して流れるリーク電流ＩｒによりＶｄ＊より少し低い電位Ｖｄ＊−αとなる。最上層セルアレイＭＣＡ４の不良ビット線ＢＬ３３は、不良セルＤＣ３のリークＩｒで充電されるが、選択ワード線にまで流れ出す電流パスは形成されないので、Ｖｄ＊にとどまる。
【０１２４】
選択ビット線ＢＬ１２はＶｄｄより十分低いレベルであり、非選択ワード線がそれより高いＶｄ＊であるから、これらの間のセルは逆バイアスであり、ダイオードはオフ状態を維持する。選択セルは電圧と電流のディスターブは生じず問題はない。
【０１２５】
選択ワード線ＷＬ１２には選択セルＳＣに流す電流Ｉｓ３に加えて上下２セルアレイのクロスフェールからのリーク電流の総和Ｉｒ×βが流れてくるので電流値を検出するような回路や素子を入れると誤動作を起こす可能性がある。選択ビット線には読み出し動作では微小セル電流Ｉｓ３が流れ、この電流量がセンスされるがクロスフェールからの流入電流のディスターブはないので問題は生じない。
【０１２６】
不良ビット線から選択ワード線へのリークは、Ｖｄ＊−Ｖｓｓ間で生じ、上下の２セルアレイの不良セル数に比例して増大する。従って読み出し時の選択ワード線のＶｓｓへの設定は、低出力インピーダンスでの強力なドライブを行うことが好ましい。
【０１２７】
デコーダ回路を簡略化するには、信号線の電位レベル設定を出来るだけ単純にした方がよい。前述のように不良ビット線はフローティングにするので、アクセスの短いサイクル内なら選択ビット線以外の全てのビット線をフローティングにしても問題ないと思われる。
【０１２８】
そこで、図２３を参照して、非選択ビット線をフローティングにした場合の読み出し動作でのクロスフェールの影響を検討する。図２３では、図２２と同様の３Ｄセルアレイ構成、同様の不良セル分布及び選択条件を示している。図２２では非選択ビット線を固定のＶｓｓ＊に設定したのに対し、図２３ではこれをフローティングにした点である。これを〜Ｖｓｓ＊で示している。
【０１２９】
太線で示した選択ワード線ＷＬ１２にはＶｓｓ、選択ビット線ＢＬ１２にはＶｄｄよりかなり低い電位レベルがかけられる。非選択ワード線にはＶｄ＊がかけられる。非選択ビット線はフローティングになるが、選択の短い期間のみであるのでそのレベルはほぼＶｓ＊（〜Ｖｓ＊）に留まる。
【０１３０】
不良セルを介した電流パスによりフローティングの非選択ビット線のうち不良ビット線ＢＬ２１，ＢＬ２３は、Ｖｄ＊より少し低いＶｄ＊−αとなり、最上層の不良ビット線ＢＬ３３は、Ｖｄ＊となる。
【０１３１】
選択ビット線ＢＬ１２と非選択ワード線の間のセルは逆バイアスでダイオードがオフ状態を維持する。またその他全ての非選択ビット線でもその電位レベルがほぼＶｓ＊であるので、選択セルには電圧と電流のディスターブは生じず問題はない。
【０１３２】
選択ワード線ＷＬ１２には選択セルに流すセル電流Ｉｓ３に加えて上下２セルアレイのクロスフェールからのリーク電流の総和が流れてくるので電流値を検出するような回路や素子を入れると誤動作を起こす可能性がある。選択ビット線ＢＬ１２には読み出し動作では微小電流Ｉｓ３が流され、この電流量がセンスされるがクロスフェールからの流入電流のディスターブはないので問題は生じない。
【０１３３】
不良ビット線からのリークはＶｄ＊−Ｖｓｓ間で生じ上下のセルアレイの不良セル数に比例して増大するので、選択ワード線のＶｓｓへのドライブを特に強力にしないと誤動作につながるのは、非選択ビット線をＶｓ＊に設定する場合と同じである。また選択ビット線周りの非選択ビット線がカップリングでそのレベルが浮いたとしても、その影響は選択ビット線には現れず、選択ワード線のドライブ電流として吸収されるので問題ない。
【０１３４】
以上のクロスフェールの影響の状況を踏まえると、ビット線ＢＬ側に電圧と電流の制御回路をまとめる必要があるこが分かる。ワード線ＷＬ側にはクロスフェールのリーク電流の影響が現れ、さらに低インピーダンスで設定レベル状態を維持する必要があるからである。
【０１３５】
［電圧電流制御システム−セルダイオードのアノード側をビット線とする場合］
図２４は、上述したようなダイオードのアノード側をビット線としたクロスポイントセルアレイの選択セルの可変抵抗素子ＶＲの状態遷移を、自律的に安定化するためのセンスアンプＳＡ周りの電圧電流制御システムを示す。
【０１３６】
ビット線ＢＬは、ビット線スイッチＳＷ２を介して選択的にローカルバスＬＢに接続される。ビット線スイッチＳＷ２は、ＮＭＯＳトランジスタを用いたカラムゲートスイッチであり、Ｖｄｄ＋Ｖｔ以上のカラムデコード信号“from cdec.”により駆動される。これにより、選択ビット線は、レベル低下なしにローカルバスＬＢに接続される。
【０１３７】
ワード線ＷＬは、ワード線スイッチＳＷ１を介して選択的に接地端子Ｖｓｓに接続される。即ちワード線スイッチＳＷ１は、ロウデコードスイッチであり、ロウデコード信号“from rdec.”により選択されるワード線をＶｓｓに設定する。
【０１３８】
ローカルバスＬＢは、エラーフラグ“error flag”により制御される切り離し用スイッチＳＷ３を介し、更にゲート電位Ｖｇが与えられた状態遷移安定化用のＮＭＯＳトランジスタＭＮを介して、センスノードＳＡＮに接続される。センスノードＳＡＮは更に、ゲート電位Ｖｍが与えられた状態遷移安定化用のＰＭＯＳトランジスタＭＰを介して電源端子Ｖｄｄに接続される。
【０１３９】
スイッチＳＷ３は、何本かのビット線が選択的につながるローカルバスＬＢを書き込みや読み出しの回路系から切り離すためのもので、ＰＭＯＳトランジスタにより構成される。即ち、ローカルＬＢに属するビット線にクロスフェールがある場合に、そのゲート信号“error flag”をＶｄｄにして、そのローカルバスＬＢを書き込みや読み出しの回路系から切り離す。
【０１４０】
センスノードＳＡＮは、リードスイッチＳＷ４を介してセンスアンプＳＡに接続される。センスアンプＳＡは、微小電流差を検出出来るものであればよい。
【０１４１】
状態遷移安定化用素子であるＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮは、ビット線ＢＬを介してメモリセルＭＣの電流経路に直列に接続されることになる。即ち、ゲート電位Ｖｍ及びＶｇが与えられたＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮは、図９に示した状態遷移安定化回路におけるＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮにそれぞれ対応する。
【０１４２】
従って、これらのトランジスタＭＰ，ＭＮのゲート電位Ｖｍ，Ｖｇ及びリードスイッチＳＷ４であるＮＭＯＳトランジスタのゲート信号“read”を、図２５のように動作モードに応じて設定する。これにより、各書き込みモード（セットモード及びリセットモード）で自律的な状態遷移安定化が可能であり、読み出しモードの安定化も行なえる。
【０１４３】
図２６は、ワード線及びビット線選択回路部の詳細構成を示している。３Ｄセルアレイは、センスアンプ（ＳＡ）７を共有するビット線群の範囲をひとつのセルアレイユニット（以下、スタンバイユニットという）１として、それらのビット線群の一つがビット線選択回路３により選択されて、ローカルバスＬＢ_ｍに接続される。ビット線選択回路３としてここでは簡略に選択トランジスタであるＮＭＯＳトランジスタＱＮ２のみ示している。
【０１４４】
ワード線ドライバ２は、選択ワード線をＶｓｓに設定するためのＮＭＯＳトランジスタＱＮ１と、非選択ワード線にＶｄ＊を与えるためのＰＭＯＳトランジスタＱＰ１からなるＣＭＯＳドライバである。これらは、出力インピーダンスを出来る限り小さくして、クロスフェールに対しても、選択，非選択共に十分なレベルが保持できるようにする。
【０１４５】
状態遷移安定化回路４は、ローカルバスＬＢを介して選択ビット線に接続されるＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰの部分であり、これは図９で説明した一つの状態遷移安定化回路に対応する。
【０１４６】
ビット線リセット回路５は、非選択ビット線をＶｓ＊に設定するための回路であり、ＮＭＯＳトランジスタＱＮ４を用いて構成される。このＮＭＯＳトランジスタＱＮ４のソース側には、不良セル検出用ＮＭＯＳトランジスタＭが挿入されている。
【０１４７】
ワード線及びビット線の電位設定のためには、接地レベルＶｓｓよりダイオードの順方向降下電圧Ｖｆ分高い電位Ｖｓ＊を生成し、セット電圧より高い電源電位ＶｄｄよりＶｆだけ低い電位Ｖｄ＊を生成するようにしている。
【０１４８】
ワード線ドライバ２は、制御信号ｗｌｓｅｌ_ｘ（ｘ＝ｋ，ｋ＋１，…）により制御されて、選択されたひとつのワード線（選択ワード線）をＶｓｓに、残りの非選択ワード線をＶｄ＊に設定する。ワード線選択信号ｗｌｓｅｌ_xはセルデータを保持しておくホールド状態では“Ｈ”、セルのアクセスがいつでも可能なスタンバイ状態以降では、非選択で“Ｌ”、選択で“Ｈ”となる信号である。
【０１４９】
ビット線デコードに関しては、スタンバイユニット１の共通のデータバスであるローカルバスＬＢ_ｍに各々のビット線が選択的に接続されるが、この選択を行なうのがビット線選択信号ｂｌｓｅｌ_ｙである。この信号はビット線に十分なレベルを伝達するためにＮＭＯＳトランジスタＱＮ２を用いるときは、“Ｈ”レベルとしてＶｄｄ＋Ｖｔより高いレベルをもつ信号である。即ちビット線選択信号ｂｌｓｅｌ_ｙ（ｙ＝ｉ，ｉ＋１，…）は、非選択時はすべてＶｄｄレベルの“Ｈ”であり、選択されたスタンバイユニット属するビット線対応の信号は、Ｖｄｄ＋Ｖｔより高いレベルの“Ｈ”になり、非選択ビット線対応の信号はＶｓｓレベルの“Ｌ”となる。
【０１５０】
不良セルを検出して、不良セルにつながるビット線（即ち不良ビット線）をフローティングにする手法を次に説明する。
【０１５１】
スタンバイ時には、全てのビット線選択信号ｂｌｓｅｌ_ｙが“Ｈ”であり、ローカルバスＬＢ_ｍは、フラグ信号ｆｌａｇ_ｍが“Ｈ”に設定されてセンスアンプ系からも切り離されるので、ローカルバスのレベルが全てのビット線に設定される。具体的に言えば、ローカルバスＬＢ_ｍのレベルは、ローカルバス選択信号／ｌｃｂｓｅｌ_ｍが“Ｈ”で、信号／ｆｌａｇ_ｍも“Ｈ”に設定されてＮＭＯＳトランジスタＱＮ４及びＭが共にオンであるので、Ｖｓ＊である。
【０１５２】
スタンバイユニット１にリークの大きな不良セルがある場合、ワード線ＷＬのＶｄ＊レベルから電流がビット線ＢＬを介してローカルバスＬＢ_ｍに流れてくる。この電流はＶｓ＊に流れ込むが、ゲートレベルが“Ｈ”であるセンス用ＮＭＯＳトランジスタＭを通る際に、そのドレインノード（ビット線電流モニターノード）ＩＭ_ｍのレベルを引き上げる。このモニターノードＩＭ_ｍのレベル変化を検出して不良セルの有無の判定を行う。
【０１５３】
図２７は、上述した不良セルの有無判定回路６としてのフリップフロップ回路である。この判定回路６は、ＣＭＯＳインバータ６１，６２の入出力をクロスカップルして構成されている。ＣＭＯＳインバータ６２の入力ノードが、ＮＭＯＳトランジスタＱＮ１０を介してモニターノードＩＭ_mに接続され、その出力ノードがフラグ信号／ｆｌａｇ_mの出力ノードとなる。ＣＭＯＳインバータ６２の入力ノードには、リセット用ＮＭＯＳトランジスタＱＮ１１が接続されている。
【０１５４】
この判定回路６は、ホールド状態ではＨＳ＝“Ｈ”により、／ｆｌａｇ_ｍ＝“Ｈ”なる初期状態に設定される。スタンバイ状態になると信号“ｓｔｄｂｙ”かが“Ｈ”になり、ＨＳが“Ｌ”になるので、モニターノードＩＭ_ｍのレベルを受けて状態を変化することが出来る。ある定められた不良があれば、ＩＭ_ｍのレベル上昇によりフリップフロップの状態が反転し、／ｆｌａｇ_ｍが“Ｌ”になる。
【０１５５】
ここで判定回路６のフリップフロップ構成は、ＣＭＯＳインバータ６１の寸法をＣＭＯＳインバータ６２のそれより小さくしして、モニターノードＩＭ_ｍから電流を多く引き込まないようにする。また、入力側のインバータ６２のしきい値を最適設定することにより、リークの許容値を設定する。
【０１５６】
信号／ｆｌａｇ_ｍが“Ｌ”になると、ｆｌａｇ_ｍの“Ｈ”でローカルバスが選択されて、ｌｃｂｓｅｌ_ｍが“Ｈ”になっても“Ｈ”のままであり、センスアンプ系が切り離された状態を維持する。またこのときトランジスタＭもオフとなるので、ローカルバスＬＢ_ｍはフローティングになり、ビット線は選択されてもフローティング状態となる。
【０１５７】
不良がないときには信号／ｆｌａｇ_ｍが“Ｈ”であるので信号ｓｔｄｂｙが“Ｌ”になりローカルバス選択信号ｌｃｂｓｅｌ_ｍが“Ｈ”になると、ｆｌａｇ_ｍが“Ｌ”となり、ローカルバスＬＢ_ｍとセンスアンプ系がつながる。この際ローカルバスは、信号／ｌｃｂｓｅｌ_ｍが“Ｌ”になるので、Ｖｓ＊とは切り離される。
【０１５８】
その後アクセスサイクルに入り、選択ビット線の選択信号ｂｌｓｅｌ_yのみがＶｄｄ＋Ｖｔ以上の“Ｈ”レベルになり、他の非選択ビット線はローカルバスＬＢ_ｍから切り離されてフローティングとなる。
【０１５９】
図２８は、以上の選択回路の動作タイミング図である。これを用いて動作タイミングとメモリシステムの動作モードを、次に説明する。
【０１６０】
メモリシステムに電源が投入された後の動作モードは大きく、ホールド状態とアクティブ状態の二つに分けられる。アクティブ状態は更に、スタンバイ状態とアクセスサイクルに分けられる。電源レベルＶｄｄは可変抵抗素子ＶＲのセット電圧Ｖｓｅｔより高いレベルであるが、これは外部電源レベルでも、システム内で昇圧回路を用いて作る内部電源レベルでもよい。
【０１６１】
電源投入後、ホールド状態になると（タイミングｔ０）、全てのワード線とビット線がほぼ接地レベルＶｓｓに設定される。このホールド状態の動作モードでは、信号ＨＳが“Ｈ”、ワード線とビット線の選択信号ｗｌｓｅｌ_ｘとｂｌｓｅｌ_ｙが共に“Ｈ”でいずれもＶｄｄレベルに設定されている。
【０１６２】
スタンバイユニットの選択はまだ行われないので、選択信号ｌｃｂｓｅｌ_ｍは“Ｌ”であり、信号／ｆｌａｇ_ｍはフリップフロップによって“Ｈ”に設定される。結果として全てのワード線はＶｓｓ、ビット線はＶｓ＊以下になる。
【０１６３】
メモリシステムがアクティブ状態になると（タイミングｔ１）、まずスタンバイ状態に設定される。スタンバイ状態では信号ＨＳが“Ｌ”であり、代わって信号ｓｔｄｂｙが“Ｈ”となる。ワード線選択信号ｗｌｓｅｌ_ｘは全て“Ｌ”になり、ビット線選択信号ｂｌｓｅｌ_ｙは全て“Ｈ”である。
【０１６４】
このスタンバイ状態で、前述したリセット回路５内のセンストランジスタＭにより、スタスタンバイユニット内のセルのリーク不良検出を行う。不良があれば、フリップフロップが状態を変えて、信号／ｆｌａｇ_ｍが“Ｌ”となる。不良がないスタンバイユニットでは、信号／ｆｌａｇ_ｍが“Ｈ”のままである。
【０１６５】
そして不良があればそのスタンバイユニットのビット線はフローティングに設定されて、不使用になる。不良のないスタンバイユニットではワード線は全てＶｄ＊レベルに、ビット線は全てＶｓ＊レベルに設定される。これによってダイオード逆耐圧リークを最小限に抑えて、セルの非選択状態を維持する。
【０１６６】
スタンバイ状態が解除されてアクセスサイクルに入ると（タイミングｔ２）、信号ＨＳ，ｓｔｄｂｙともに、“Ｌ”になり、不良スタンバイユニットの情報信号／ｆｌａｇ_ｍは維持される。各アクセスサイクルは、数十ｎｓのパルス状の短いサイクルである。
【０１６７】
各アクセスサイクル内で、ワード線選択信号ｗｌｓｅｌ_ｘ、スタンバイユニットの選択信号ｌｃｂｓｅｌ_ｍが“Ｈ”に設定され、その選択スタンバイユニット内でビット線選択信号ｂｌｓｅｌ_ｙが、選択ビット線についてＶｄｄ＋Ｖｔより高い“Ｈ”レベルに、非選択ビット線について“Ｌ”になる。
【０１６８】
これにより、選択ワード線はＶｄ＊レベルからＶｓｓレベルになる。選択ビット線はセルの動作モードに応じてその電位レベルの変化が異なる。選択スタンバイユニット内の非選択ビット線はＶｓ＊レベルからフローティングになるが、アクセスサイクル内の時間ではほぼＶｓ＊レベルを維持する。
【０１６９】
アクセスサイクルでの選択ビット線レベルを説明すれば、次のようになる。
【０１７０】
セット状態へ遷移を起す場合（セット時即ち“１”書き込み時）には、可変抵抗素子ＶＲのセット電圧Ｖｓｅｔ以上のレベルを選択ビット線に印加し、これが可変抵抗素子ＶＲが低抵抗になるに従い、自律的に低いレベルに遷移するようにする。
【０１７１】
リセット状態へ遷移の場合（リセット時即ち“０”書き込み時）には、選択ビット線は可変抵抗素子ＶＲにリセット電流Ｉｒｅｓｅｔ以上の電流を流すレベルに設定し、可変抵抗素子ＶＲが高抵抗状態になるに従い自律的にセット電圧よりもかなり低いレベルへと上昇するようにする。
【０１７２】
可変抵抗素子ＶＲの抵抗状態を読み出す場合（リード時）には、選択ビット線に低いレベルの読み出し電位を与える。これにより、可変抵抗素子ＶＲに流れる電流をセンスする。
【０１７３】
ここまで、セルダイオードのアノード側に状態安定化素子（ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮ）をまとめて状態遷移安定化回路４を構成する例を説明した。以下には、セルダイオードのカソード側に状態安定化回路を構成する別方法を説明する。
【０１７４】
［状態遷移安定化回路−その４］
図２９は、セルダイオードのカソード側の信号線をビット線とする場合に適用される状態遷移安定化回路例であり、可変抵抗素子ＶＲとダイオードＤｉの直列回路に対して、ダイオードのカソード側に、状態遷移安定化素子としてのＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮを更に直列に接続している。これは、図１３と図１４の回路方式の組み合わせということができる。
【０１７５】
この場合、状態遷移安定化素子としてのＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮの働きは、先に図９で説明した場合のそれとは逆になる。
【０１７６】
各素子の結節点の電位を図のように記述すると、各素子の電流−電圧の表現式と条件は、次のようになる。
【０１７７】
可変抵抗素子ＶＲの特性式は、Ｉ＝（Ｖｄ−Ｖａ）Ｒであり、ダイオードＤｉの特性式は、
Ｉ＝Ｉ０［ｅｘｐ｛Ｖａ−Ｖｃ）／Ｖｆ｝−１］；  Ｖａ−Ｖｃ≧Ｖｆ
である。
【０１７８】
ＰＭＯＳトランジスタＭＰの非飽和領域の特性式は、
Ｉ＝Ｋｐ{(Ｖｇ−Ｖｃ＋Ｖｔｐ)(Ｖｓ−Ｖｃ)−(Ｖｓ−Ｖｃ)２／２}；
Ｖｓ≧Ｖｇ＋Ｖｔｐ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋｐ／２）（Ｖｇ−Ｖｃ＋Ｖｔｐ）２；  Ｖｓ＜Ｖｇ＋Ｖｔｐ
で表される。
【０１７９】
ＮＭＯＳトランジスタＭＮの非飽和領域の特性式は、
Ｉ＝Ｋ{(Ｖｍ−Ｖｓｓ−Ｖｔ)(Ｖｓ−Ｖｓｓ)−(Ｖｓ−Ｖｓｓ)２／２}；
Ｖｍ−Ｖｔ≧Ｖｓ
で表され、飽和領域の特性式は、
Ｉ＝（Ｋ／２）（Ｖｍ−Ｖｓｓ−Ｖｔ）２；  Ｖｍ−Ｖｔ＜Ｖｓ
で表される。
【０１８０】
図３０は、各素子特性を示している。
【０１８１】
接地端子Ｖｓｓ側のＮＭＯＳトランジスタＭＮが、可変抵抗素子ＶＲのセット状態への遷移を阻止する電流制限素子として働き、次のＰＭＯＳトランジスタＭＰがリセット状態への遷移を阻止する電圧制限素子として働く。
【０１８２】
すなわち、セット状態への遷移ではＶｇをＶｓｓ以下に下げてＰＭＯＳトランジスタＭＰを十分低抵抗の非飽和状態に設定し、Ｖｍは下げてＮＭＯＳトランジスタＭＮの飽和領域での電流値を十分小さくして、Ｉｒｅｓｅｔよりかなり小さな電流しか流さないように電流クランプを行う。このＮＭＯＳトランジスタＭＮの飽和領域での電流クランプ作用が、リセットへの再遷移を妨げることになる。従ってここでは負電源を必要とする。
【０１８３】
リセット状態への遷移ではＶｍを上げてＮＭＯＳトランジスタＭＮを十分に低抵抗の非飽和状態にしてＶｓの電位変動を小さくし、Ｖｇを上げてＰＭＯＳトランジスタＭＰを飽和領域で動作させて、そのソース電位Ｖｃの低下を抑えることによって、リセット状態になっても可変抵抗素子ＶＲにかかる電圧をセット電圧Ｖｓｅｔより小さくする。
【０１８４】
［状態遷移安定化回路−その５］
図３１は、図２９とはＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰの位置を入れ替えたものである。図３２はこの場合の各素子の特性を示している。
【０１８５】
詳細説明は省くが、このように、状態遷移安定化素子としてのＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替えても、同様の遷移安定化が図られることは、図３２の特性から理解されるとおりである。
【０１８６】
図２９或いは図３１に示したように、ダイオードＤｉのカソード側に遷移安定化素子をまとめる場合は、先のクロスフェールの解析から分かるように、カソード側にセンスアンプ系を設けないとクロスフェールに影響されないアクセスは出来ない。そこで次に、セルダイオードＤｉのカソード側の信号線をビット線、アノード側の信号線をワード線とした場合について、センスアンプ周りの選択回路システムを説明する。
【０１８７】
［電圧電流制御システム−セルダイオードのカソード側をビット線とする場合］
図３３は、上述したようなダイオードのカソード側をビット線としたクロスポイントセルアレイの選択セルの可変抵抗素子ＶＲの状態遷移を、自律的に安定化するためのセンスアンプＳＡ周りの電圧電流制御システムを、図２４と対応させて示す。その基本システムは、図２４と同様である。
【０１８８】
ビット線ＢＬは、ビット線スイッチＳＷ２を介して、ローカルバスＬＢに接続される。ビット線スイッチＳＷ２は、ＮＭＯＳトランジスタを用いたカラムゲートスイッチであり、Ｖｄｄ＋Ｖｔ以上のカラムデコード信号“from dec.”により駆動される。これにより、選択ビット線はローカルバスＬＢに接続される。
【０１８９】
ワード線ＷＬは、ワード線スイッチＳＷ１を介して選択的に電源端子Ｖｄｄに接続される。即ちワード線スイッチＳＷ１は、ロウデコードスイッチであり、ロウデコード信号“from dec.”により選択されるワード線をＶｄｄに設定する。
【０１９０】
ローカルバスＬＢは、エラーフラグ“error flag”により制御される切り離し用スイッチＳＷ３を介し、更にゲート電位Ｖｇが与えられた状態遷移安定化素子であるＰＭＯＳトランジスタＭＰを介して、センスノードＳＡＮに接続される。センスノードＳＡＮは、ゲート電位Ｖｍが与えられた状態遷移安定化素子であるＮＭＯＳトランジスタＭＮを介して接地端子Ｖｓｓに接続される。
【０１９１】
スイッチＳＷ３は、何本かのビット線が選択的につながるローカルバスＬＢを書き込みや読み出しの回路系から切り離すためのもので、ＮＭＯＳトランジスタにより構成される。即ち、ローカルＬＢに属するビット線にクロスフェールがある場合に、そのゲート信号“error flag”をＶｓｓにして、そのローカルバスＬＢを書き込みや読み出しの回路系から切り離す。
【０１９２】
センスノードＳＡＮは、リードスイッチＳＷ４を介してセンスアンプＳＡに接続される。センスアンプＳＡは、微小電流差を検出出来るものであればよい。
【０１９３】
ゲート電位Ｖｇ及びＶｍが与えられたＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮは、ビット線を介してメモリセルＭＣの電流経路に直列に接続される。即ちこれらは、図２９に示した状態遷移安定化回路におけるＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮにそれぞれ対応する。
【０１９４】
従って、これらのトランジスタＭＰ，ＭＮのゲート電位Ｖｇ，Ｖｍ及びリードスイッチＳＷ４であるＮＭＯＳトランジスタのゲート信号“read”を、図３４のように動作モードに応じて設定する。これにより、各書き込みモード（セットモード及びリセットモード）で自律的な状態遷移安定化が可能であり、読み出しモードの安定化も行なえる。
【０１９５】
図３５は、ワード線及びビット線選択回路部の詳細構成を、図２６と対応させて示している。３Ｄセルアレイは、センスアンプ（ＳＡ）７ａを共有するビット線群の範囲をひとつのスタンバイユニット１ａとして、それらのビット線群の一つがビット線選択回路３ａにより選択されて、ローカルバスＬＢ_ｍに接続される。
【０１９６】
ワード線ドライバ２ａは、選択ワード線をＶｄｄに設定するためのＰＭＯＳトランジスタＱＰ１と、非選択ワード線にＶｓ＊を与えるためのＮＭＯＳトランジスタＱＮ１からなるＣＭＯＳドライバである。これらは、インピーダンスを出来る限り小さくして、クロスフェールに対しても、選択，非選択共に十分なレベルが保持できるようにする。
【０１９７】
状態遷移安定化回路４ａは、ローカルバスＬＢを介して選択ビット線に接続されるＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰの部分であり、これは図２９で説明した状態遷移安定化回路に対応する。
【０１９８】
ビット線リセット回路５ａは、非選択ビット線をＶｄ＊に設定するための回路であり、ＰＭＯＳトランジスタＱＰ３を用いて構成される。このＰＭＯＳトランジスタＱＰ３のドレイン側には、不良セル検出用ＰＭＯＳトランジスタＭが挿入されている。
【０１９９】
ワード線及びビット線の電位設定のためには、接地レベルＶｓｓよりダイオードの順方向降下電圧Ｖｆ分高い電位Ｖｓ＊を生成し、セット電圧より高い電源電位ＶｄｄよりＶｆだけ低い電位Ｖｄ＊を生成するようにしている。
【０２００】
ワード線ドライバ２ａは、制御信号／ｗｌｓｅｌ_ｘ（ｘ＝ｋ，ｋ＋１，…）により制御されて、選択されたひとつのワード線（選択ワード線）をＶｄｄに、残りの非選択ワード線をＶｓ＊に設定する。
【０２０１】
ビット線デコードに関しては、スタンバイユニット１ａの共通のデータバスであるローカルバスＬＢ_ｍに各々のビット線が選択的に接続されるが、この選択を行なうのがビット線選択信号ｂｌｓｅｌ_ｙである。この信号はビット線に十分なレベルを伝達するためにＮＭＯＳトランジスタＱＮ２を用いるときは、“Ｈ”レベルとしてＶｄｄ＋Ｖｔより高いレベルをもつ信号である。
【０２０２】
不良セルを検出して、不良セルにつながるビット線（即ち不良ビット線）をフローティングにする手法は、次の通りである。スタンバイ時には全てのビット線選択信号ｂｌｓｅｌ_ｙが“Ｈ”であり、ローカルバスＬＢ_ｍの選択信号／ｌｃｂｓｅｌ_ｍが“Ｈ”であるので、フラグ信号／ｆｌａｇ_ｍが“Ｌ”に設定されセンスアンプ系からも切り離されるので、ローカルバスのレベルが全てのビット線に設定される。このときローカルバスのレベルは、選択信号ｌｃｂｓｅｌ_ｍが“Ｌ”でフラグ信号ｆｌａｇ_ｍも“Ｌ”であるので、Ｖｄ＊である。
【０２０３】
スタンバイユニットにリークの大きな不良セルがある場合、ワード線のＶｓ＊レベルへとビット線ＢＬを介してローカルバスから電流が流れ出す。この電流はＶｄ＊から流れ出すが、ゲートレベルが“Ｌ”であるセンス用トランジスタＭを通る際にそのドレインノード（ビット線電流モニターノード）ＩＭ_ｍの電位を引き下げる。このセンスノードのレベル変化を検出して不良セルの有無の判定を行う。
【０２０４】
図３６は、上述した不良セルの有無判定回路６ａとしてのフリップフロップ回路であり、図２７とほぼ同様の構成となる。この判定回路６ａは、ＣＭＯＳインバータ６１ａ，６２ａの入出力をクロスカップルして構成されている。ＣＭＯＳインバータ６２ａの入力ノードが、ＮＭＯＳトランジスタＱＮ１０を介してモニターノードＩＭ_mに接続され、ＣＭＯＳインバータ６２ａの出力ノードにフラグ信号ｆｌａｇ_mが出力される。ＣＭＯＳインバータ６１ａの入力ノードには、リセット用ＮＭＯＳトランジスタＱＮ１１が接続されている。
【０２０５】
この判定回路６ａは、ホールド状態ではＨＳ＝“Ｈ”により、ｆｌａｇ_ｍ＝“Ｌ”なる初期状態に設定される。スタンバイ状態になると信号“ｓｔｄｂｙ”が“Ｈ”になり、ＨＳが“Ｌ”になるので、モニターノードＩＭ_ｍのレベルを受けて状態を変化することが出来る。不良があれば、ＩＭ_ｍのレベルが下がるのでフリップフロップの状態が反転し、ｆｌａｇ_ｍが“Ｈ”になる。
【０２０６】
判定回路６ａのフリップフロップ構成は、図２７の場合と同様に、ＣＭＯＳインバータ６１ａの寸法をＣＭＯＳインバータ６２ａのそれより小さくしして、モニターノードＩＭ_ｍから電流を多く引き込まないようにする。また、入力側のインバータ６２ａのしきい値を最適設定することにより、リークの許容値を設定する。
【０２０７】
信号ｆｌａｇ_ｍが“Ｈ”になると、／ｆｌａｇ_ｍの“Ｌ”でローカルバスが選択されて、／ｌｃｂｓｅｌ_ｍが“Ｌ”になっても“Ｌ”のままであり、センスアンプ系が切り離された状態を維持する。またこのときトランジスタＭもオフとなるので、ローカルバスＬＢ_ｍはフローティングになり、ビット線は選択されてもフローティング状態となる。
【０２０８】
不良がないときには信号ｆｌａｇ_ｍが“Ｌ”であるので信号ｓｔｄｂｙが“Ｌ”になりローカルバス選択信号／ｌｃｂｓｅｌ_ｍが“Ｌ”になると、／ｆｌａｇ_ｍが“Ｈ”となり、ローカルバスＬＢ_ｍとセンスアンプ系がつながる。この際ローカルバスは、信号ｌｃｂｓｅｌ_ｍが“Ｈ”になるので、Ｖｄ＊とは切り離される。
【０２０９】
その後アクセスサイクルに入り、選択ビット線の選択信号ｂｌｓｅｌ_yのみがＶｄｄ＋Ｖｔ以上の“Ｈ”レベルになり、他の非選択ビット線はローカルバスＬＢ_ｍから切り離されてフローティングとなる。
【０２１０】
以下の内容は上記各実施の形態に含まれる。
【０２１１】
（１）第１の態様による抵抗変化メモリ装置は、
電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続して構成されるメモリセルと、
前記メモリセルの電流経路に直列に接続されて、前記メモリセルの抵抗状態遷移に伴う動作点移動によりその抵抗状態遷移を安定化させる状態遷移安定化用トランジスタと、
を有することを特徴とする。
【０２１２】
（２）第２の態様による抵抗変化メモリ装置は、
互いに交差する第１及び第２の信号線及び、これらの信号線の各クロスポイントに配置された、電圧又は電流印加により抵抗状態が可逆的に遷移する可変抵抗素子とダイオードを直列接続してなるメモリセルを有するセルアレイと、
前記第１及び第２の信号線の一方をビット線としてこれに選択的に接続されるセンスアンプと、
前記第１及び第２の信号線の他方をワード線としてこれを低インピーダンスで選択駆動するワード線ドライバと、
前記ビット線を介して前記メモリセルの電流経路に直列に接続され、前記メモリセルのセット又はリセット時その抵抗状態遷移に伴う動作点移動により抵抗状態遷移を安定化させる状態遷移安定化用トランジスタと、
を有することを特徴とする。
【０２１３】
（３）前記（１）又は（２）において、前記状態遷移安定化用トランジスタは、低抵抗のセット状態にある前記メモリセルにリセット用電流を印加して高抵抗のリセット状態に遷移させる際に、前記メモリセルへのセット用電圧の印加を妨げるようにゲートバイアスされている。
【０２１４】
（４）前記（１）又は（２）において、前記状態遷移安定化用トランジスタは、高抵抗のリセット状態にある前記メモリセルにセット用電圧を印加して低抵抗のセット状態に遷移させる際に、前記メモリセルへのリセット用電流の印加を妨げるようにゲートバイアスされている。
【０２１５】
（５）前記（１）又は（２）において、前記状態遷移安定化用トランジスタは、
低抵抗のセット状態にある前記メモリセルにリセット用電流を印加して高抵抗のリセット状態に遷移させる際に、前記メモリセルへのセット用電圧の印加を妨げる働きをする第１のトランジスタと、
前記第１のトランジスタと直列接続されて、高抵抗のリセット状態にある前記メモリセルにセット用電圧を印加して低抵抗のセット状態に遷移させる際に、前記メモリセルへのリセット用電流の印加を妨げる働きをする第２のトランジスタとを有する。
【０２１６】
（６）前記（５）において、前記メモリセルのリセット状態への遷移に際して、前記第２のトランジスタは低抵抗状態に保持され、前記第１のトランジスタは、ソース電位変動が一定レベル以下となるようにゲートバイアスされて前記メモリセルへのセット電圧印加を妨げる働きをする。
【０２１７】
（７）前記（５）において、前記メモリセルのセット状態への遷移に際して、前記第１のトランジスタは低抵抗状態に保持され、前記第２のトランジスタは、飽和領域で一定レベル以下に電流をクランプするようにゲートバイアスされて前記メモリセルへのリセット電流印加を妨げる働きをする。
【０２１８】
（８）前記（５）において、前記第１及び第２のトランジスタの一方がＰチャネルトランジスタであり、他方がＮチャネルトランジスタである。
【０２１９】
（９）前記（１）又は（２）において、前記状態遷移安定化用トランジスタは、前記メモリセルのダイオードのアノード側に配置されている。
【０２２０】
（１０）前記（１）又は（２）において、前記状態遷移安定化用トランジスタは、前記メモリセルのダイオードのカソード側に配置されている。
【０２２１】
（１１）前記（２）において、前記第１及び第２の信号線のうち、前記メモリセルのダイオードのアノード側をビット線とする。
【０２２２】
（１２）前記（２）において、前記第１及び第２の信号線のうち、前記メモリセルのダイオードのカソード側をビット線とする。
【図面の簡単な説明】
【０２２３】
【図１】ＲｅＲＡＭの基本セルアレイ等価回路である。
【図２】ＲｅＲＡＭの状態遷移振動を説明するための図である。
【図３】リセット状態への遷移安定化用ＮＭＯＳトランジスタを付加した構成を示す図である。
【図４】図３の各素子の特性を示す図である。
【図５】リセット状態への遷移安定化の具体例を説明するためのＮＭＯＳトランジスタ特性図である。
【図６】リセット状態への遷移安定化の一般解を求める手法を示す図である。
【図７】セット状態への遷移安定化用ＰＭＯＳトランジスタを付加した構成を示す図である。
【図８】図７の各素子の特性を示す図である。
【図９】状態遷移安定化回路の構成例を示す図である。
【図１０】図１０の各素子の特性を示す図である。
【図１１】状態遷移安定化回路の他の構成例を示す図である。
【図１２】図１１の各素子の特性を示す図である。
【図１３】リセット状態への遷移安定化の他の手法を示す図である。
【図１４】セット状態への遷移安定化の他の手法を示す図である。
【図１５】図１４の各素子の特性を示す図である。
【図１６】状態遷移安定化回路の他の構成例を示す図である。
【図１７】図１６の各素子の特性を示す図である。
【図１８】セット時のクロスフェールの影響を説明するための図である。
【図１９】リセット時のクロスフェールの影響を説明するための図である。
【図２０】読み出し時のクロスフェールの影響を説明するための図である。
【図２１】スタンバイ時のクロスフェールの影響を説明するための図である。
【図２２】多層セルアレイでのクロスフェールの影響を説明するための図である。
【図２３】非選択ビット線をフローティングとした場合について多層セルアレイでのクロスフェールの影響を説明するための図である。
【図２４】セルダイオードのアノード側をビット線とする場合のセンスアンプ周りの選択回路構成を示す図である。
【図２５】動作モードと選択信号の設定条件を示す図である。
【図２６】図２４のシステム構成での選択回路の詳細構成を示す図である。
【図２７】不良セル判定回路を示す図である。
【図２８】図２６の選択回路の動作説明図である。
【図２９】状態遷移安定化回路の更に他の構成例を示す図である。
【図３０】図２９の各素子特性を示す図である。
【図３１】図２９の構成を変形した状態遷移安定化回路の構成例を示す図である。
【図３２】図３１の各素子特性を示す図である。
【図３３】セルダイオードのカソード側をビット線とする場合のセンスアンプ周りの選択回路構成を示す図である。
【図３４】動作モードと選択信号の設定条件を示す図である。
【図３５】図３３のシステム構成での選択回路の詳細構成を示す図である。
【図３６】不良セル判定回路を示す図である。
【符号の説明】
【０２２４】
１，１ａ…セルアレイユニット（スタンバイユニット）、２，２ａ…ワード線ドライバ、３，３ａ…ビット線選択回路、４，４ａ…状態遷移安定化回路、５…ビット線リセット回路、６，６ａ…不良セル判定回路、７，７ａ…センスアンプ、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、Ｄｉ…ダイオード、ＭＮ，ＭＰ…状態遷移安定化用トランジスタ。
【図１】
2009271999.tif 000003
【図２】
2009271999.tif 000004
【図３】
2009271999.tif 000005
【図４】
2009271999.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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