(57)【要約】【課題】温度条件や回路素子の特性バラツキ等の要因による転送データやクロックの遅延の影響を受けることなく、データの取り込み・転送を確実に行えるようにする。【解決手段】カラムＡＤＣ方式固体撮像装置において、位相の異なる多相クロック１〜４を生成し、これら多相クロック１〜４の例えば１相目のクロック１を水平走査の基準となるクロックとして水平転送部５０に供給する一方、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックとして取り込む。そして、この遅延クロックを基にロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路の経路遅延量を計測し、その計測結果を基に多相クロック１〜４の中から最適なクロックを選択し、センスアンプ部６０を経由してカラム処理部４０から供給された画素データを選択クロックに同期してラッチするようにする。【選択図】図１
2009118288.tif 000002
【特許請求の範囲】
【請求項１】
データ転送側で使用する基準クロックに同期したデータをクロックと共に取り込んで、この取り込んだクロックでデータを一旦ラッチした後次段へデータ転送するデータ転送回路であって、
位相または遅延時間が異なる多相クロックを生成する多相クロック生成手段と、
前記多相クロックのうちの１つのクロックを前記基準クロックとし、当該基準クロックに同期したデータと共に取り込んだクロックの遅延量を計測する計測手段と、
前記多相クロックの中から前記計測手段で計測した遅延量に対応する１つのクロックを選択する選択手段と、
前記取り込んだクロックに同期して、前記取り込んだデータをラッチする第１ラッチ手段と、
前記選択手段が選択したクロックに同期して、前記第１ラッチ手段から出力されるデータをラッチして次段に転送する第２ラッチ手段と
を備えたことを特徴とするデータ転送回路。
【請求項２】
前記選択手段は、前記計測手段で計測した遅延量に基づいて前記多相クロックの中からデータ転送に最適なクロックを選択する
ことを特徴とする請求項１記載のデータ転送回路。
【請求項３】
前記計測手段は、
前記基準クロックに同期したデータと共に取り込んだクロックを前記多相クロックの各々でラッチする複数のラッチ手段と、
前記複数のラッチ手段の出力の論理をデコードし、そのデコード結果を前記遅延量に対応した情報とするデコーダとを有する
ことを特徴とする請求項１記載のデータ転送回路。
【請求項４】
前記選択手段は、前記デコーダのデコード結果に基づいて前記多相クロックのうちの１つのクロックを選択する
ことを特徴とする請求項３記載のデータ転送回路。
【請求項５】
光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の前記画素から読み出されるアナログの画素信号をデジタルデータに変換するアナログ−デジタル変換器を含むカラム処理部と、
前記カラム処理部でデジタルデータに変換された画素データを、クロックに同期した水平走査によって読み出す水平走査部と、
前記水平走査部に対して前記クロックを供給するとともに、前記カラム処理部から出力される画素データを前記クロックと共に取り込んで処理するロジック回路部とを備え、
前記ロジック回路部は、
位相または遅延時間が異なる多相クロックを生成する多相クロック生成手段と、
前記多相クロックのうちの１つのクロックを前記クロックとし、前記画素データと共に取り込んだ前記クロックの遅延量を計測する計測手段と、
前記多相クロックの中から前記計測手段で計測した遅延量に対応する１つのクロックを選択する選択手段と、
前記取り込んだクロックに同期して、前記取り込んだ画素データをラッチする第１ラッチ手段と、
前記選択手段が選択したクロックに同期して、前記第１ラッチ手段から出力される画素データをラッチして次段に転送する第２ラッチ手段とを有する
ことを特徴とする固体撮像装置。
【請求項６】
光電変換素子を含む画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の前記単位画素から読み出されるアナログの画素信号をデジタルデータに変換するアナログ−デジタル変換器を含むカラム処理部と、
前記カラム処理部でデジタルデータに変換された画素データを、クロックに同期した水平走査によって読み出す水平走査部と、
前記水平走査部に対して前記クロックを供給するとともに、前記カラム処理部から出力される画素データを前記クロックと共に取り込んで処理するロジック回路部とを備えた固体撮像装置と、
入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
前記ロジック回路部は、
位相または遅延時間が異なる多相クロックを生成する多相クロック生成手段と、
前記多相クロックのうちの１つのクロックを前記クロックとし、前記画素データと共に取り込んだ前記クロックの遅延量を計測する計測手段と、
前記多相クロックの中から前記計測手段で計測した遅延量に対応する１つのクロックを選択する選択手段と、
前記取り込んだクロックに同期して、前記取り込んだ画素データをラッチする第１ラッチ手段と、
前記選択手段が選択したクロックに同期して、前記第１ラッチ手段から出力される画素データをラッチして次段に転送する第２ラッチ手段とを有する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送回路、固体撮像装置および撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置の一方式として、カラムＡＤＣ方式と呼ばれる技術が知られている。カラムＡＤＣ方式は、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＭＯＳ（ＣＭＯＳを含む）型固体撮像装置において、光電変換素子を含む画素が行列状に２次元配置されてなる画素配列に対して、例えば画素列ごとに、即ちＡＤ（アナログ−デジタル）変換器を配置し、画素配列の各画素から読み出されるアナログの画素信号をデジタルデータに変換して出力する技術である（例えば、特許文献１参照）。
【０００３】
一般的なカラムＡＤＣ方式において、列並列にてデジタルデータに変換された画素データは、後段のロジック回路部で生成され、当該ロジック回路部から水平走査部に与えられる基準クロックに同期した水平走査により、センスアンプ部を経由してロジック回路部に転送される。
【０００４】
この転送された画素データは、ロジック回路部において、水平走査部を経由し、画素データと共に転送されるクロックによって一旦ラッチされた後、ロジック回路部内部で使用している基準クロックによって再度ラッチされ、しかる後各種の信号処理が行われる。
【０００５】
このロジック回路部への画素データのデータ転送においては、ロジック回路部−水平走査部−センスアンプ部を経由した後ロジック回路部に転送され、当該ロジック回路部で画素データを一旦ラッチするクロックや転送データ（画素データ）について、温度条件や回路素子（例えば、トランジスタ）の特性バラツキ等の要因による遅延の問題が発生する。
【０００６】
そして、この遅延により、データとクロックとがロジック回路部に到達する時間にバラツキが生じ、当該バラツキがロジック回路部内部で使用している基準クロックのエッジを跨ぐ場合、画素データを正しく受け取れない領域が存在し、データの取り込みを失敗することになる（その詳細については後述する）。データの取り込みを失敗するデバイスについては不良品として扱われる。
【０００７】
一方、外部より供給される受信データのエッジに対応する、内部で生成された多相クロックの位相情報より、受信データの再生に最適なサンプリングクロックを判定し、この判定結果をもとに、多相クロックより受信データの再生に最適なクロックを選択し、この選択したクロックにしたがって受信データの再生を行うデータ転送技術が知られている（例えば、特許文献２参照）。
【０００８】
このように、受信データのエッジに対応する多相クロックの位相情報より最適なサンプリングクロックを判定し、多相クロックの中から受信データの再生に最適なクロックを選択する特許文献２記載のデータ転送技術によれば、受信データの再生に最適なサンプリングクロックを短時間に得ることができ、データ送信の再開時にも瞬時に受信データの再生を行うことができる。
【０００９】
【特許文献１】特開２００５−３０３６４８号公報
【特許文献２】特開２００３−１３４０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２記載のデータ転送技術にあっては、受信するデータがデータ転送側から与えられるクロックに同期したものではないため、当該データ転送技術をそのまま、ＡＤ変換後の画像データをロジック回路部へ転送するデータ転送に適用したとしても、温度条件や回路素子の特性バラツキ等の要因による転送データやクロックの遅延の問題を解消することはできない。
【００１１】
なお、ここでは、温度条件や回路素子の特性バラツキ等の要因による転送データやクロックの遅延の問題について、固体撮像装置、特にカラムＡＤＣ方式固体撮像装置におけるロジック回路部内での画素データの転送の場合を例に挙げて説明したが、当該問題は固体撮像装置におけるデータ転送に限られるものではない。
【００１２】
すなわち、データ転送側で使用する基準クロックに同期したデータをクロックと共に取り込んで、この取り込んだクロックでデータを一旦ラッチした後、データ転送側で使用する基準クロックで再度ラッチし、しかる後次段へデータ転送するようなデータ転送回路全般について言える問題である。
【００１３】
そこで、本発明は、温度条件や回路素子の特性バラツキ等の要因による転送データやクロックの遅延の影響を受けることなく、データの取り込み・転送を確実に行うことが可能なデータ転送回路、当該データ転送回路を用いた固体撮像装置および当該固体撮像装置を搭載した撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、データ転送側で使用する基準クロックに同期したデータをクロックと共に取り込んで、この取り込んだクロックでデータを一旦ラッチした後次段へデータ転送するデータ転送回路において、位相または遅延時間が異なる多相クロックを生成し、前記多相クロックのうちの１つのクロックを前記基準クロックとし、当該基準クロックに同期したデータと共に取り込んだクロックの遅延量を計測し、前記多相クロックの中から計測した遅延量に対応する１つのクロックを選択する。そして、前記取り込んだクロックに同期して、前記取り込んだデータをラッチした後、前記選択したクロックに同期してデータを再度ラッチして次段に転送するようにする。
【００１５】
上記構成のデータ転送回路、当該データ転送回路を用いた固体撮像装置および当該固体撮像装置を搭載した撮像装置において、伝送経路での経路遅延により、データとクロックの到達時間にバラツキが生じたとしても、遅延を含むクロックに同期して一旦ラッチすることによって取り込んだデータを、多相クロックの中から計測した遅延量に対応して選択したクロックに同期して再度ラッチすることで、そのラッチ段階では選択したクロックの立ち上がりエッジにデータの遷移点（変化点）が重なることがないために、データの取り込みに失敗することなく、次段へ正しくデータ転送することができる。
【発明の効果】
【００１６】
本発明によれば、温度条件や回路素子の特性バラツキ等の要因による転送データやクロックの遅延の影響を受けることなく、データの取り込み・転送を確実に行うことができることにより、温度条件や回路素子の特性バラツキ等によってデータ取り込みを失敗することがなくなり、従来技術では不良と判断された場合でも良品として使用することができるために歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
［システム構成］
図１は、本発明の一実施形態に係るデータ転送回路の構成例を示すブロック図である。ここでは、一例として、固体撮像装置、特にカラムＡＤＣ方式固体撮像装置において、ＡＤ変換後の画像データをロジック回路部内で転送するデータ転送に適用した場合を例に挙げて説明するものとする。
【００１９】
（画素アレイ部）
図1において、光電変換素子を含む画素１０は、半導体基板（図示せず）に行列状に２次元状に形成（配置）されることによって画素アレイ部２０を構成している。この画素アレイ部２０には、ｎ行ｍ列の画素配列に対して画素列ごとに垂直信号線２１−１〜２１−ｎが配線され、画素行ごとに少なくとも1本の行制御線２２−１〜２２−ｍが配線されている。行制御線２２−１〜２２−ｎの各一端は、垂直走査部３０の各行に対応した各出力端に接続されている。
【００２０】
（垂直走査部）
垂直走査部３０は、シフトレジスタあるいはデコーダなどによって構成され、画素アレイ部２０の各画素１０の駆動に際して、行制御線２２−１〜２２−ｍを介して画素アレイ部２０の行アドレスや行走査の制御を行う。
【００２１】
（カラム処理部）
カラム処理部４０は、例えば、画素アレイ部２０の画素列ごと、即ち垂直信号線２１−１〜２１−ｎごとに設けられたＡＤ（アナログ−デジタル）変換器（図示せず）を有し、画素アレイ部２０の各画素１０から画素列ごとに垂直信号線２１−１〜２１−ｎを通して読み出されるアナログの画素信号をデジタルデータに変換して出力する。
【００２２】
なお、本例では、画素アレイ部２０の画素列に対して１対１の対応関係をもってＡＤ変換器を配置する構成を採っているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対してＡＤ変換器を１つ配置し、当該１つのＡＤ変換器を複数の画素列間で時分割にて使用する構成を採ることも可能である。
【００２３】
（水平走査部）
水平走査部５０は、シフトレジスタ５１およびバッファ５２−１〜５２−ｎ，５３−１〜５３−ｎ等によって構成されている。
【００２４】
シフトレジスタ５１は、ロジック回路部７０からデータ開始タイミング信号が与えられると、同じくロジック回路部７０から与えられるクロックに同期してシフト動作を行うことにより、カラム処理部４０に対してデータ出力タイミング信号を順次出力する。この水平走査部５０による列走査（水平走査）により、カラム処理部４０において例えば画素列ごとにＡＤ変換されたデジタルデータが順に読み出される。
【００２５】
水平走査部５０は、ロジック回路部７０から与えられ、シフトレジスタ５１を経たデータ開始タイミング信号と、同じくロジック回路部７０から与えられ、バッファ５２−１〜５２−ｎを経たクロックとをセンスアンププ６０に供給する。
【００２６】
（センスアンプ部）
センスアンプ部６０は、アンプ６１と、２つのフリップフロップ（Ｆ／Ｆ）６２，６３とによって構成され、微小レベルの画素データを増幅する。
【００２７】
フリップフロップ６２は、水平走査部５０から出力される、シフトレジスタ５１を経たデータ開始タイミング信号を、水平走査部５０から出力される、バッファ５２−１〜５２−ｎを経たクロックに同期してラッチする。
【００２８】
フリップフロップ６３は、水平走査部５０による列走査により、カラム処理部４０から順に出力され、アンプ６１を経た画素データを、水平走査部５０から出力される、バッファ５２−１〜５２−ｎを経たクロックに同期してラッチする。
【００２９】
（ロジック回路部）
ロジック回路部７０は、多相クロック生成回路７１と、クロック選択回路７２と、タイミング生成回路７３と、ラッチ手段としての６つのフリップフロップ７４〜７９とによって構成されている。
【００３０】
このロジック回路部７０には、クロック発生部８０から、先述したシフトレジスタ５１の動作の基準となるクロックの例えば４倍の周波数のクロック（４逓倍のクロック）が与えられる。クロック発生部８０は、例えばＰＬＬ(Phase Locked Loop)回路によって構成され、４逓倍のクロックを生成する。
【００３１】
ロジック回路部７０にはさらに、センスアンプ部６０から出力される増幅後の画素データと、バッファ５２−１〜５２−ｎを経て水平走査部５０から出力され、センスアンプ部６０を経由したクロックとが供給される。
【００３２】
このクロックは、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延、即ち温度条件や経路中の回路素子（例えば、トランジスタ）の特性バラツキ等の要因による遅延を含んでいる。以下、この遅延を含むクロックを遅延クロックと呼ぶこととする。
【００３３】
多相クロック生成回路７１は、例えば４進カウンタによって構成され、クロック発生部８０から供給される４逓倍のクロックを元に４進カウンタを動作させることにより、位相が異なる４つの分周クロックを生成し、多相クロック１〜４として出力する。ここでは、多相クロックとして４相クロック１〜４を例に挙げたが、４相クロック１〜４に限られるものではない。
【００３４】
多相クロック１〜４のうち、１相目のクロック１は、イミング生成回路７３およびフリップフロップ７８，７９に与えられてロジック回路部７０で使用する基準クロックとして作用する。また、この基準クロックである１相目のクロック１は、水平走査部５０に供給されてシフトレジスタ５１の動作の基準となるクロックとして用いられる。
【００３５】
クロック選択回路７２は、水平走査部５０のバッファ５２−１〜５２−ｎを経たクロック、即ちロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックを基に、当該遅延クロックの遅延量に対応したクロックを多相クロック１〜４の中から選択する。このクロック選択回路７２の具体的な構成および作用については後述する。
【００３６】
タイミング生成回路７３は、１相目のクロック１に同期して、先述したデータ開始タイミング信号（タイミングパルス）を生成し、当該データ開始タイミング信号を水平走査部５０のシフトレジスタ５１に供給する。
【００３７】
フリップフロップ７４は、水平走査部５０のバッファ５２−１〜５２−ｎを経た遅延クロックに同期して、水平走査部５０からセンスアンプ部６０を経由して供給されるデータ開始タイミング信号をラッチする。
【００３８】
フリップフロップ７５は、水平走査部５０のバッファ５２−１〜５２−ｎを経た遅延クロックに同期して、カラム処理部４０が出力され、センスアンプ部６０を経由して転送される画素データをラッチする。
【００３９】
フリップフロップ７６は、クロック選択回路７２で選択されたクロックに同期して、フリップフロップ７４の出力データをラッチする。
【００４０】
フリップフロップ７７は、クロック選択回路７２で選択されたクロックに同期して、フリップフロップ７５の出力データをラッチする。
【００４１】
フリップフロップ７８は、水平走査部５０のシフトレジスタ５１の動作の基準となるクロック、即ち１相目のクロック１に同期して、フリップフロップ７６の出力データをラッチする。
【００４２】
フリップフロップ７９は、１相目のクロック１に同期して、フリップフロップ７７の出力データをラッチする。
【００４３】
＜ロジック回路部の回路動作＞
上記構成のロジック回路部７０においては、位相の異なる複数のクロック、即ち多相クロック１〜４を多相クロック生成回路７１で生成し、これら多相クロック１〜４のうち、例えば１相目のクロック１を水平転送部５０による水平走査（シフトレジスタ５１のシフト動作）の基準となるクロックとして水平転送部５０に供給する一方、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックとして取り込む。
【００４４】
そして、センスアンプ部６０を経由して水平走査部５０から取り込んだ遅延クロックを基に、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路の経路遅延量を計測する。この遅延クロックに基づく経路遅延量の計測は、後述するように、クロック選択回路７２で実行される。
【００４５】
クロック選択回路７２ではさらに、後述するように、計測した経路遅延量を基に、多相クロック１〜４の中から最適なクロックを選択する。以下では、この選択したクロックを選択クロックと呼ぶこととする。より具体的には、図２に示す選択クロックと多相クロック１〜４との位相関係において、多相クロック１〜４のうち、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックを選択クロックとして選択する。
【００４６】
このようにして、遅延クロックを基にロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延量を計測し、その計測結果を基に多相クロック１〜４の中から選択して得た選択クロックは、遅延クロックの遅延量に対して最適な位相関係にあるクロックである。そして、この選択クロックは、センスアンプ部６０を経由してカラム処理部４０から供給され、フリップフロップ７５で遅延クロックに同期して一旦ラッチされた画素データを、フリップフロップ７７で再びラッチするのに用いられる。
【００４７】
フリップフロップ７７でラッチされた画素データは、次段のフリップフロップ７９に転送され、当該フリップフロップ７９において、先述した水平走査の基準となるクロック、本例では多相クロック１〜４のうちの１相目のクロック１で再度ラッチされる。このフリップフロップ７９でラッチされた画素データに対しては、後段の演算回路（図示せず）において所定の演算処理が行われることになる。
【００４８】
このロジック回路部７０において、カラム処理部４０からセンスアンプ部６０を経由して取り込んだ画素データを、遅延クロックに同期してフリップフロップ７５で一旦ラッチし、次いで、選択クロックに同期してフリップフロップ７７で再度ラッチした後、次段に転送する回路が、本実施形態に係るデータ転送回路となる。
【００４９】
［本実施形態の作用効果］
上述したように、例えばカラムＡＤＣ方式固体撮像装置において、位相の異なる複数のクロック、例えば多相クロック１〜４を生成し、これら多相クロック１〜４の１つ、例えば１相目のクロック１を水平走査の基準となるクロックとして水平転送部５０に供給する一方、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックとして取り込むようにする。
【００５０】
そして、この遅延クロックを基にロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路の経路遅延量を計測し、当該経路遅延量を基に多相クロック１〜４の中から最適なクロックを選択し、センスアンプ部６０を経由してカラム処理部４０から供給された画素データを選択クロックに同期してラッチすることにより、次のような作用効果を得ることができる。
【００５１】
すなわち、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延により、画素データとクロックとがロジック回路部７０に到達する時間にバラツキが生じたとしても、選択クロックはロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延に対して最適な位相関係にあるクロックである。
【００５２】
したがって、画素データを選択クロックに同期してフリップフロップ７７でラッチすることにより、フリップフロップ７７では、選択クロックの立ち上がりエッジに画素データの遷移点（変化点）が重なることがない。これにより、画素データをフリップフロップ７７で確実にラッチできるために、画素データの取り込みに失敗することなく、次段へ正しくデータ転送することができる。
【００５３】
このデータ転送の観点からすると、多相クロック１〜４の中から最適なクロックとして選択された選択クロックは、図２に示す選択クロックと多相クロック１〜４との位相関係において、多相クロック１〜４のうち、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックであると同時に、フリップフロップ７５−フリップフロップ７７−フリップフロップ７９のデータ転送回路において、画素データの転送に最適なクロックと言うことができる。
【００５４】
因みに、選択クロックに同期して画素データをラッチするフリップフロップ７７を設けずに、フリップフロップ７５で遅延クロックに同期してラッチした画素データをそのままフリップフロップ７９でクロック１に同期してラッチするデータ転送においては、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延により、画素データとクロックとがロジック回路部７０に到達する時間にバラツキが生じると、次のような問題が発生する。
【００５５】
すなわち、伝送経路での経路遅延により、画素データとクロックとがロジック回路部７０に到達する時間にバラツキが生じると、当該バラツキがロジック回路部７０の内部で使用している内部クロック（本例では、多相クロック１）のエッジを跨ぎ、当該内部クロックの立ち上がりエッジに画素データの遷移点が重なる場合が発生する。
【００５６】
このように、ロジック回路部７０に到達する時間のバラツキが内部クロックのエッジを跨ぐ場合、図３のタイミングチャートに示すように、画素データを正しく受け取れない領域が存在するために、次段に対して正しくデータ転送を行えず、データ取り込みを失敗することがある。データ取り込みを失敗するデバイスについては不良と判断されるために、歩留まりの低下の要因となる。
【００５７】
図３において、クロック１はロジック回路部７０から水平転送部（Ｈ  Ｓｃａｎｎｅｒ）５０に供給されるクロック信号であり、タイミングパルス１はタイミング生成回路７３で生成され、水平転送部５０に供給されるデータ開始タイミング信号である。
【００５８】
クロック２は水平転送部５０のバッファ５２−１〜５２−ｎを経由してセンスアンプ部（ＳＡ）６０に入力されるクロック信号であり、タイミングパルス２は水平転送部５０のシフトレジスタ５１を経由してセンスアンプ部６０に入力されるデータ開始タイミング信号であり、画像データ２はカラム処理部６０からセンスアンプ部６０に入力される画素データである。
【００５９】
クロック３はセンスアンプ部６０からロジック回路部７０に入力されるクロック信号（遅延クロック）であり、タイミングパルス３はセンスアンプ部６０からロジック回路部７０に入力されるデータ開始タイミング信号であり、画素データ３はセンスアンプ部６０からロジック回路部７０に入力される画素データである。
【００６０】
タイミングパルス４はフリップフロップ７６を設けないときにフリップフロップ７４からフリップフロップ７８に入力されるデータ開始タイミング信号であり、画素データ４はフリップフロップ７７を設けないときにフリップフロップ７５からフリップフロップ７９に入力される画素データであり、クロック４はフリップフロップ７８，７９に与えられるクロック信号である。
【００６１】
図３のタイミングチャートから明らかなように、クロック１とクロック２との間およびタイミングパルス１とタイミングパルス２との間に、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延が生じる。また、クロック２とクロック３との間およびタイミングパルス２とタイミングパルス３との間に、センスアンプ部６０−ロジック回路部７０の伝送経路での経路遅延が生じる。
【００６２】
これに対して、本実施形態に係るデータ転送の技術を用いることにより、温度条件や回路素子（例えば、トランジスタ）の特性バラツキ等により、データや遅延クロックの遅延量にバラツキが生じても、当該バラツキによってデータ取り込みを失敗することがなくなり、従来技術では不良と判断された場合でも良品として使用することができるために歩留まりを向上できる。
【００６３】
なお、本実施形態では、固体撮像装置、特にカラムＡＤＣ方式固体撮像装置におけるロジック回路部７０内での画素データの転送の場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。すなわち、データ転送側で使用する基準クロックに同期したデータをクロックと共に取り込んで、この取り込んだクロックでデータを一旦ラッチした後、データ転送側で使用する基準クロックで再度ラッチし、しかる後次段へデータ転送するようなデータ転送回路全般に対して適用可能である。
【００６４】
また、本実施形態では、４進カウンタによって多相クロック生成回路７１を構成し、位相が異なる多相クロックを生成し、データ転送経路の遅延計測結果より、多相クロックの中からデータ転送に最適なクロックを選択し、当該選択クロックに同期してデータの受け渡しを行うとしたが、４進カウンタに代えて遅延回路を用いて多相クロック生成回路７１を構成し、遅延時間が異なる多相クロックを生成し、この多相クロックの中からデータ転送に最適なクロックを選択する構成を採ることも可能である。
【００６５】
［クロック選択回路］
続いて、ロジック回路部７０内のクロック選択回路７２の具体的な構成について説明する。
【００６６】
このクロック選択回路７２は、先述したように、センスアンプ部６０を経由して水平走査部５０から取り込んだ遅延クロックを基に、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路の経路遅延量を計測する機能と、この計測した経路遅延量を基に多相クロック１〜４の中から最適なクロックを選択する機能とを持っている。
【００６７】
図４は、クロック選択回路７２の具体的な回路構成の一例を示すブロック図である。図４に示すように、本例に係るクロック選択回路７２は、ラッチ手段としての４つのフリップフロップ７２１〜７２４と、デコーダ７２５と、セレクタ７２６とによって構成されている。
【００６８】
４つのフリップフロップ７２１〜７２４は、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックを、多相クロック生成回路７１で生成された多相クロック１〜４に同期してラッチする。
【００６９】
デコーダ７２５は、フリップフロップ７２１〜７２４のラッチ結果をデコードする。ここで、フリップフロップ７２１〜７２４のラッチ結果は遅延クロックのデューティによって異なる。したがって、デコーダ７２５のデコード結果も、遅延クロックのデューティによって異なる。その詳細については後述する。
【００７０】
セレクタ７２６は、デコーダ７２５のデコード結果を基にして、多相クロック生成回路７１で生成された多相クロック１〜４の中から遅延クロックの遅延量に対応したクロックを選択する。より具体的には、図２に示す選択クロックと多相クロック１〜４との位相関係において、多相クロック１〜４のうち、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックを選択クロックとして選択する。
【００７１】
この選択クロックは、先述したように、フリップフロップ７６，７７にそのクロック入力として与えられる。すなわち、セレクタ７２６は、デコーダ７２５のデコード結果を基に、多相クロック１〜４の中から、フリップフロップ７６，７７から次段への画素データの転送に最適なクロックを選択する。
【００７２】
＜デコード論理と選択クロックとの関係；実施例１＞
次に、多相クロックが４相クロック１〜４の場合のデコーダ７２５のデコード論理とセレクタ７２６による選択クロックとの関係について説明する。
【００７３】
（１）遅延クロックのデューティが５０％未満のとき
図５（Ａ）に示すように、遅延クロックのデューティが５０％未満のときに、遅延クロックに対して４相クロック１〜４が位相関係１〜４の状態にある場合について考える。図５（Ｂ）に、位相関係１〜４の状態にある場合のフリップフロップ７２１〜７２４のラッチ結果の論理について、論理“１”をＨとし、論理“０”をＬとして示す。
【００７４】
・位相関係１
位相関係１では、フリップフロップ７２１が多相クロック１の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２１のラッチ結果が論理Ｈとなる。また、フリップフロップ７２２〜７２４が多相クロック２〜４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２２〜７２４のラッチ結果が論理Ｌとなる。
【００７５】
この位相関係１では、多相クロック１〜４のうちの多相クロック２が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる（図２参照）。したがって、位相関係１の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＨ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック２を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック２を最適なクロックとして選択する。
【００７６】
・位相関係２
位相関係２では、フリップフロップ７２１〜７２３が多相クロック１〜３の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２１〜７２３のラッチ結果が論理Ｌとなる。また、フリップフロップ７２４が多相クロック４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２４のラッチ結果が論理Ｈとなる。
【００７７】
この位相関係２では、多相クロック１〜４のうちの多相クロック１が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係２の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＬ，Ｌ，Ｌ，Ｈのラッチ結果を、多相クロック１を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック１を最適なクロックとして選択する。
【００７８】
・位相関係３
位相関係３では、フリップフロップ７２１，７２２，７２４が多相クロック１，２，４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２１，７２２，７２４のラッチ結果が論理Ｌとなる。また、フリップフロップ７２３が多相クロック３の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２３のラッチ結果が論理Ｈとなる。
【００７９】
この位相関係３では、多相クロック１〜４のうちの多相クロック４が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係３の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＬ，Ｌ，Ｈ，Ｌのラッチ結果を、多相クロック４を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック４を最適なクロックとして選択する。
【００８０】
・位相関係４
位相関係４では、フリップフロップ７２１，７２３，７２４が多相クロック１，３，４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２１，７２３，７２４のラッチ結果が論理Ｌとなる。また、フリップフロップ７２２が多相クロック３の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２２のラッチ結果が論理Ｈとなる。
【００８１】
この位相関係４では、多相クロック１〜４のうちの多相クロック３が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係４の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＬ，Ｈ，Ｌ，Ｌのラッチ結果を、多相クロック３を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック３を最適なクロックとして選択する。
【００８２】
（２）遅延クロックのデューティが５０％のとき
図６（Ａ）に示すように、遅延クロックのデューティが５０％のときに、遅延クロックに対して４相クロック１〜４が位相関係１〜４の状態にある場合について考える。ここでも、フリップフロップ７２１〜７２４のラッチ結果を、論理“１”をＨとし、論理“０”をＬとして図６（Ｂ）に示す。
【００８３】
・位相関係１
位相関係１では、フリップフロップ７２１，７２２が多相クロック１，２の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２１，７２２のラッチ結果が論理Ｈとなる。また、フリップフロップ７２３，７２４が多相クロック３，４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２３，７２４のラッチ結果が論理Ｌとなる。
【００８４】
この位相関係１では、多相クロック１〜４のうちの多相クロック２が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係１の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＨ，Ｈ，Ｌ，Ｌのラッチ結果を、多相クロック２を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック２を最適なクロックとして選択する。
【００８５】
・位相関係２
位相関係２では、フリップフロップ７２１，７２４が多相クロック１，４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２１，７２４のラッチ結果が論理Ｈとなる。また、フリップフロップ７２２，７２３が多相クロック４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２２，７２３のラッチ結果が論理Ｌとなる。
【００８６】
この位相関係２では、多相クロック１〜４のうちの多相クロック１が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係２の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＨ，Ｌ，Ｌ，Ｈのラッチ結果を、多相クロック１を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック１を最適なクロックとして選択する。
【００８７】
・位相関係３
位相関係３では、フリップフロップ７２１，７２２が多相クロック１，２の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２１，７２２のラッチ結果が論理Ｌとなる。また、フリップフロップ７２３，７２４が多相クロック３，４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２３，７２４のラッチ結果が論理Ｈとなる。
【００８８】
この位相関係３では、多相クロック１〜４のうちの多相クロック４が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係３の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＬ，Ｌ，Ｈ，Ｈのラッチ結果を、多相クロック４を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック４を最適なクロックとして選択する。
【００８９】
・位相関係４
位相関係４では、フリップフロップ７２１，７２４が多相クロック１，４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２１，７２４のラッチ結果が論理Ｌとなる。また、フリップフロップ７２２，７２３が多相クロック３の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２２，７２３のラッチ結果が論理Ｈとなる。
【００９０】
この位相関係４では、多相クロック１〜４のうちの多相クロック３が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係４の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＬ，Ｈ，Ｈ，Ｌのラッチ結果を、多相クロック３を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック３を最適なクロックとして選択する。
【００９１】
（３）遅延クロックのデューティが５０％以上のとき
図７（Ａ）に示すように、遅延クロックのデューティが５０％以上のときに、遅延クロックに対して４相クロック１〜４が位相関係１〜４の状態にある場合について考える。ここでも、フリップフロップ７２１〜７２４のラッチ結果を、論理“１”をＨとし、論理“０”をＬとして図７（Ｂ）に示す。
【００９２】
・位相関係１
位相関係１では、フリップフロップ７２１〜７２３が多相クロック１，２の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２１〜７２３のラッチ結果が論理Ｈとなる。また、フリップフロップ７２４が多相クロック４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２４のラッチ結果が論理Ｌとなる。
【００９３】
この位相関係１では、多相クロック１〜４のうちの多相クロック２が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係１の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＨ，Ｈ，Ｈ，Ｌのラッチ結果を、多相クロック２を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック２を最適なクロックとして選択する。
【００９４】
・位相関係２
位相関係２では、フリップフロップ７２１，７２２，７２４が多相クロック１，２，４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２１，７２２，７２４のラッチ結果が論理Ｈとなる。また、フリップフロップ７２３が多相クロック４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２３のラッチ結果が論理Ｌとなる。
【００９５】
この位相関係２では、多相クロック１〜４のうちの多相クロック１が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係２の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＨ，Ｈ，Ｌ，Ｈのラッチ結果を、多相クロック１を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック１を最適なクロックとして選択する。
【００９６】
・位相関係３
位相関係３では、フリップフロップ７２１，７２３，７２４が多相クロック１，３，４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２１，７２３，７２４のラッチ結果が論理Ｈとなる。また、フリップフロップ７２２が多相クロック２の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２２のラッチ結果が論理Ｌとなる。
【００９７】
この位相関係３では、多相クロック１〜４のうちの多相クロック４が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係３の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＨ，Ｌ，Ｈ，Ｈのラッチ結果を、多相クロック４を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック４を最適なクロックとして選択する。
【００９８】
・位相関係４
位相関係４では、フリップフロップ７２１が多相クロック１の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、フリップフロップ７２１のラッチ結果が論理Ｌとなる。また、フリップフロップ７２２〜７２４が多相クロック２〜４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、フリップフロップ７２２〜７２４のラッチ結果が論理Ｈとなる。
【００９９】
この位相関係４では、多相クロック１〜４のうちの多相クロック３が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係４の場合には、デコーダ７２５は、フリップフロップ７２１〜７２４のＬ，Ｈ，Ｈ，Ｈのラッチ結果を、多相クロック３を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック３を最適なクロックとして選択する。
【０１００】
以上説明した多相クロックが４相クロック１〜４の場合において、遅延クロックのデューティが５０％未満、５０％、５０％以上のときのデコーダ７２５のデコード論理とセレクタ７２６による選択クロックとの関係について図８に一覧にして示す。この一覧は、図５（Ｂ）、図６（Ｂ）および図７（Ｂ）の関係をまとめたものである。
【０１０１】
図８の一覧から明らかなように、フリップフロップ７２１〜７２４の各出力は、遅延クロックのデューティが５０％未満、５０％、５０％以上の場合に応じて論理の組み合わせが異なっている。このことから、デコーダ７２は、フリップフロップ７２１〜７２４の各出力の論理の組み合わせから、遅延クロックのデューティが５０％未満、５０％、５０％以上のいずれに該当するかを判別することができる。
【０１０２】
そして、デコーダ７２は、遅延クロックのデューティが５０％未満、５０％、５０％以上のいずれに該当するかを判別したら、その判別結果に対応するフリップフロップ７２１〜７２４の各出力の論理の組み合わせに対応した選択データをセレクタ７２６に与える。セレクタ７２６は、多相クロック１〜４の中から選択データで指定されたクロックを、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックの遅延量に対応した最適なクロックとして選択する。
【０１０３】
＜デコード論理と選択クロックとの関係；実施例２＞
続いて、多相クロックが８相クロック１〜８の場合のデコーダ７２５のデコード論理とセレクタ７２６による選択クロックとの関係について説明する。
【０１０４】
多相クロックが８相クロック１〜８の場合には、フリップフロップ（Ｆ／Ｆ）が８相クロック１〜８に対応して８個設けられることになる。以下、８個のフリップフロップをＦ／Ｆ１〜Ｆ／Ｆ８と記述するものとする。また、以下では、遅延クロックのデューティについて、デューティが１周期の１／８未満、２／８未満、７／８未満の３つの場合を例に挙げて説明するものとする。
【０１０５】
（１）遅延クロックのデューティが１／８未満のとき
図９（Ａ）に示すように、遅延クロックのデューティが１／８未満のときに、遅延クロックに対して８相クロック１〜８が位相関係１〜８の状態にある場合について考える。図９（Ｂ）に、位相関係１〜８の状態にある場合のＦ／Ｆ１〜Ｆ／Ｆ８のラッチ結果の論理について、論理“１”をＨとし、論理“０”をＬとして示す。
【０１０６】
・位相関係１
位相関係１では、Ｆ／Ｆ１が多相クロック１の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ２〜Ｆ／Ｆ８が多相クロック２〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ２〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。
【０１０７】
この位相関係１では、多相クロック１〜８のうちの多相クロック４が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係１の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック４を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック４を最適なクロックとして選択する。
【０１０８】
・位相関係２
位相関係２では、Ｆ／Ｆ１〜Ｆ／Ｆ７が多相クロック１〜７の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ７のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ８が多相クロック８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。
【０１０９】
この位相関係２では、多相クロック１〜８のうちの多相クロック３が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係２の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈのラッチ結果を、多相クロック３を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック３を最適なクロックとして選択する。
【０１１０】
・位相関係３
位相関係３では、Ｆ／Ｆ１〜Ｆ／Ｆ６，Ｆ／Ｆ８が多相クロック１〜６，８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ６，Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ７が多相クロック７の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ７のラッチ結果が論理Ｈとなる。
【０１１１】
この位相関係３では、多相クロック１〜８のうちの多相クロック２が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係３の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈ，Ｌのラッチ結果を、多相クロック２を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック２を最適なクロックとして選択する。
【０１１２】
・位相関係４
位相関係４では、Ｆ／Ｆ１〜Ｆ／Ｆ５，Ｆ／Ｆ７，Ｆ／Ｆ８が多相クロック１〜５，７，８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ５，Ｆ／Ｆ７，Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ６が多相クロック６の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ６のラッチ結果が論理Ｈとなる。
【０１１３】
この位相関係４では、多相クロック１〜８のうちの多相クロック１が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係４の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈ，Ｌ，Ｌのラッチ結果を、多相クロック１を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック１を最適なクロックとして選択する。
【０１１４】
・位相関係５
位相関係５では、Ｆ／Ｆ１〜Ｆ／Ｆ４，Ｆ／Ｆ６〜Ｆ／Ｆ８が多相クロック１〜４，６〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ４，Ｆ／Ｆ６〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ５が多相クロック５の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ５のラッチ結果が論理Ｈとなる。
【０１１５】
この位相関係５では、多相クロック１〜８のうちの多相クロック８が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係５の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｈ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック８を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック８を最適なクロックとして選択する。
【０１１６】
・位相関係６
位相関係６では、Ｆ／Ｆ１〜Ｆ／Ｆ３，Ｆ／Ｆ５〜Ｆ／Ｆ８が多相クロック１〜３，５〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ３，Ｆ／Ｆ５〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ４が多相クロック４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ４のラッチ結果が論理Ｈとなる。
【０１１７】
この位相関係６では、多相クロック１〜８のうちの多相クロック７が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係６の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック７を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック７を最適なクロックとして選択する。
【０１１８】
・位相関係７
位相関係７では、Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ４〜Ｆ／Ｆ８が多相クロック１，２，４〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ４〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ３が多相クロック３の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ３のラッチ結果が論理Ｈとなる。
【０１１９】
この位相関係７では、多相クロック１〜８のうちの多相クロック６が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係７の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック６を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック６を最適なクロックとして選択する。
【０１２０】
・位相関係８
位相関係８では、Ｆ／Ｆ１，Ｆ／Ｆ３〜Ｆ／Ｆ８が多相クロック１，３〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ３〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ２が多相クロック２の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ２のラッチ結果が論理Ｈとなる。
【０１２１】
この位相関係８では、多相クロック１〜８のうちの多相クロック５が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係８の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック５を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック５を最適なクロックとして選択する。
【０１２２】
（２）遅延クロックのデューティが２／８未満のとき
図１０（Ａ）に示すように、遅延クロックのデューティが２／８未満のときに、遅延クロックに対して８相クロック１〜８が位相関係１〜８の状態にある場合について考える。図１０（Ｂ）に、位相関係１〜８の状態にある場合のＦ／Ｆ１〜Ｆ／Ｆ８のラッチ結果の論理について、論理“１”をＨとし、論理“０”をＬとして示す。
【０１２３】
・位相関係１
位相関係１では、Ｆ／Ｆ１，Ｆ／Ｆ２が多相クロック１，２の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ２のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ３〜Ｆ／Ｆ８が多相クロック３〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ３〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。
【０１２４】
この位相関係１では、多相クロック１〜８のうちの多相クロック４が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係１の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック４を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック４を最適なクロックとして選択する。
【０１２５】
・位相関係２
位相関係２では、Ｆ／Ｆ１，Ｆ／Ｆ８が多相クロック１，８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ２〜Ｆ／Ｆ７が多相クロック２〜７の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ２〜Ｆ／Ｆ７のラッチ結果が論理Ｌとなる。
【０１２６】
この位相関係２では、多相クロック１〜８のうちの多相クロック３が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係２の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈのラッチ結果を、多相クロック３を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック３を最適なクロックとして選択する。
【０１２７】
・位相関係３
位相関係３では、Ｆ／Ｆ１〜Ｆ／Ｆ６が多相クロック１〜６の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ６のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ７，Ｆ／Ｆ８が多相クロック７，８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ７，Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。
【０１２８】
この位相関係３では、多相クロック１〜８のうちの多相クロック２が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係３の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈ，Ｈのラッチ結果を、多相クロック２を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック２を最適なクロックとして選択する。
【０１２９】
・位相関係４
位相関係４では、Ｆ／Ｆ１〜Ｆ／Ｆ５，Ｆ／Ｆ８が多相クロック１〜５，８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ５，Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ６，Ｆ／Ｆ７が多相クロック６，７の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ６，Ｆ／Ｆ７のラッチ結果が論理Ｈとなる。
【０１３０】
この位相関係４では、多相クロック１〜８のうちの多相クロック１が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係４の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｌ，Ｈ，Ｈ，Ｌのラッチ結果を、多相クロック１を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック１を最適なクロックとして選択する。
【０１３１】
・位相関係５
位相関係５では、Ｆ／Ｆ１〜Ｆ／Ｆ４，Ｆ／Ｆ７，Ｆ／Ｆ８が多相クロック１〜４，７，８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ４，Ｆ／Ｆ７，Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ５，Ｆ／Ｆ６が多相クロック５，６の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ５，Ｆ／Ｆ６のラッチ結果が論理Ｈとなる。
【０１３２】
この位相関係５では、多相クロック１〜８のうちの多相クロック８が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係５の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌのラッチ結果を、多相クロック８を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック８を最適なクロックとして選択する。
【０１３３】
・位相関係６
位相関係６では、Ｆ／Ｆ１〜Ｆ／Ｆ３，Ｆ／Ｆ６〜Ｆ／Ｆ８が多相クロック１〜３，６〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ３，Ｆ／Ｆ６〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ４，Ｆ／Ｆ５が多相クロック４，５の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ４，Ｆ／Ｆ５のラッチ結果が論理Ｈとなる。
【０１３４】
この位相関係６では、多相クロック１〜８のうちの多相クロック７が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係６の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック７を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック７を最適なクロックとして選択する。
【０１３５】
・位相関係７
位相関係７では、Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ５〜Ｆ／Ｆ８が多相クロック１，２，５〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ５〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ３，Ｆ／Ｆ４が多相クロック３，４の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ３，Ｆ／Ｆ４のラッチ結果が論理Ｈとなる。
【０１３６】
この位相関係７では、多相クロック１〜８のうちの多相クロック６が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係７の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック６を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック６を最適なクロックとして選択する。
【０１３７】
・位相関係８
位相関係８では、Ｆ／Ｆ１，Ｆ／Ｆ４〜Ｆ／Ｆ８が多相クロック１，４〜８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ４〜Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。また、Ｆ／Ｆ２，Ｆ／Ｆ３が多相クロック２，３の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ２，Ｆ／Ｆ３のラッチ結果が論理Ｈとなる。
【０１３８】
この位相関係８では、多相クロック１〜８のうちの多相クロック５が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係８の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌのラッチ結果を、多相クロック５を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック５を最適なクロックとして選択する。
【０１３９】
（３）遅延クロックのデューティが７／８未満のとき
図１１（Ａ）に示すように、遅延クロックのデューティが７／８未満のときに、遅延クロックに対して８相クロック１〜８が位相関係１〜８の状態にある場合について考える。図１１（Ｂ）に、位相関係１〜８の状態にある場合のＦ／Ｆ１〜Ｆ／Ｆ８のラッチ結果の論理について、論理“１”をＨとし、論理“０”をＬとして示す。
【０１４０】
・位相関係１
位相関係１では、Ｆ／Ｆ１〜Ｆ／Ｆ７が多相クロック１〜７の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ７のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ８が多相クロック８の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ８のラッチ結果が論理Ｌとなる。
【０１４１】
この位相関係１では、多相クロック１〜８のうちの多相クロック４が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係１の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈ，Ｌのラッチ結果を、多相クロック４を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック４を最適なクロックとして選択する。
【０１４２】
・位相関係２
位相関係２では、Ｆ／Ｆ１〜Ｆ／Ｆ６，Ｆ／Ｆ８が多相クロック１〜６，８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ６，Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ７が多相クロック７の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ７のラッチ結果が論理Ｌとなる。
【０１４３】
この位相関係２では、多相クロック１〜８のうちの多相クロック３が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係２の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈのラッチ結果を、多相クロック３を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック３を最適なクロックとして選択する。
【０１４４】
・位相関係３
位相関係３では、Ｆ／Ｆ１〜Ｆ／Ｆ５，Ｆ／Ｆ７，Ｆ／Ｆ８が多相クロック１〜５，７，８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ５，Ｆ／Ｆ７，Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ６が多相クロック６の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ６のラッチ結果が論理Ｌとなる。
【０１４５】
この位相関係３では、多相クロック１〜８のうちの多相クロック２が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係３の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈ，Ｈのラッチ結果を、多相クロック２を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック２を最適なクロックとして選択する。
【０１４６】
・位相関係４
位相関係４では、Ｆ／Ｆ１〜Ｆ／Ｆ４，Ｆ／Ｆ６〜Ｆ／Ｆ８が多相クロック１〜４，６〜８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ４，Ｆ／Ｆ６〜Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ５が多相クロック５の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ５のラッチ結果が論理Ｌとなる。
【０１４７】
この位相関係４では、多相クロック１〜８のうちの多相クロック１が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係４の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈ，Ｈ，Ｈのラッチ結果を、多相クロック１を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック１を最適なクロックとして選択する。
【０１４８】
・位相関係５
位相関係５では、Ｆ／Ｆ１〜Ｆ／Ｆ３，Ｆ／Ｆ５〜Ｆ／Ｆ８が多相クロック１〜３，５〜８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１〜Ｆ／Ｆ３，Ｆ／Ｆ５〜Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ４が多相クロック４の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ４のラッチ結果が論理Ｌとなる。
【０１４９】
この位相関係５では、多相クロック１〜８のうちの多相クロック８が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係５の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｈ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈのラッチ結果を、多相クロック８を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック８を最適なクロックとして選択する。
【０１５０】
・位相関係６
位相関係６では、Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ４〜Ｆ／Ｆ８が多相クロック１，２，４〜８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ２，Ｆ／Ｆ４〜Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ３が多相クロック３の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ３のラッチ結果が論理Ｌとなる。
【０１５１】
この位相関係６では、多相クロック１〜８のうちの多相クロック７が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係６の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｈ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈのラッチ結果を、多相クロック７を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック７を最適なクロックとして選択する。
【０１５２】
・位相関係７
位相関係７では、Ｆ／Ｆ１，Ｆ／Ｆ３〜Ｆ／Ｆ８が多相クロック１，３〜８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ１，Ｆ／Ｆ３〜Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ２が多相クロック２の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ２のラッチ結果が論理Ｌとなる。
【０１５３】
この位相関係７では、多相クロック１〜８のうちの多相クロック６が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係７の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＨ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈのラッチ結果を、多相クロック６を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック６を最適なクロックとして選択する。
【０１５４】
・位相関係８
位相関係８では、Ｆ／Ｆ２〜Ｆ／Ｆ８が多相クロック２〜８の立ち上がりのタイミングで遅延クロックのハイレベルをラッチするため、Ｆ／Ｆ２〜Ｆ／Ｆ８のラッチ結果が論理Ｈとなる。また、Ｆ／Ｆ１が多相クロック１の立ち上がりのタイミングで遅延クロックのローレベルをラッチするため、Ｆ／Ｆ１のラッチ結果が論理Ｌとなる。
【０１５５】
この位相関係８では、多相クロック１〜８のうちの多相クロック５が、遅延クロックに対して最もセットアップ／ホールドマージンのある位相のクロックということになる。したがって、位相関係８の場合には、デコーダ７２５は、Ｆ／Ｆ１〜Ｆ／Ｆ８のＬ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈ，Ｈのラッチ結果を、多相クロック５を選択するための選択データにデコードする。これにより、セレクタ７２６は、デコーダ７２５からの選択データに基づいて多相クロック５を最適なクロックとして選択する。
【０１５６】
以上説明した多相クロックが８相クロック１〜８の場合において、遅延クロックのデューティが１周期の１／８未満、２／８未満、３／８未満、４／８未満、５／８未満、６／８未満、７／８未満のときのデコーダ７２５のデコード論理とセレクタ７２６による選択クロックとの関係について図１２および図１３に一覧にして示す。
【０１５７】
図１２および図１３の一覧から明らかなように、Ｆ／Ｆ１〜Ｆ／Ｆ８の各出力は、遅延クロックのデューティが１周期の１／８未満、２／８未満、３／８未満、４／８未満、５／８未満、６／８未満、７／８未満の場合に応じて論理の組み合わせが異なっている。このことから、デコーダ７２は、Ｆ／Ｆ１〜Ｆ／Ｆ８の各出力の論理の組み合わせから、遅延クロックのデューティが１／８未満、２／８未満、３／８未満、４／８未満、５／８未満、６／８未満、７／８未満のいずれに該当するかを判別することができる。
【０１５８】
そして、デコーダ７２は、遅延クロックのデューティが１／８未満、２／８未満、３／８未満、４／８未満、５／８未満、６／８未満、７／８未満のいずれに該当するかを判別したら、その判別結果に対応するＦ／Ｆ１〜Ｆ／Ｆ８の各出力の論理の組み合わせに対応した選択データをセレクタ７２６に与える。セレクタ７２６は、多相クロック１〜８の中から選択データで指定されたクロックを、ロジック回路部７０−水平走査部５０−センスアンプ部６０の伝送経路での経路遅延を含む遅延クロックの遅延量に対応した最適なクロックとして選択する。
【０１５９】
［変形例］
本発明は、画素アレイ部２０の各画素１０を行単位で順に走査して各画素１０から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。
【０１６０】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１６１】
また、先述した実施形態に係る固体撮像装置、より具体的にはカラムＡＤＣ方式固体撮像装置については、撮像装置に搭載して用いると好適である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１６２】
［撮像装置］
図１４は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１４に示すように、本発明に係る撮像装置９０は、レンズ群９１を含む光学系、固体撮像装置９２、カメラ信号処理回路であるＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７および電源系９８等を有し、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７および電源系９８がバスライン９９を介して相互に接続された構成となっている。
【０１６３】
レンズ群９１は、被写体からの入射光（像光）を取り込んで固体撮像装置９２の撮像面上に結像する。固体撮像装置９２は、レンズ群９１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置９２として、先述した実施形態に係るカラムＡＤＣ方式固体撮像装置が用いることができる。
【０１６４】
表示装置９５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置９２で撮像された動画または静止画を表示する。記録装置９６は、固体撮像装置９２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１６５】
操作系９７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系９８は、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６および操作系９７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１６６】
上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置９２として先述した実施形態に係るカラムＡＤＣ方式固体撮像装置を用いることにより、当該固体撮像装置では画素データの転送を正しく行うことができるために、良質の撮像画像を得ることができる。
【図面の簡単な説明】
【０１６７】
【図１】本発明の一実施形態に係るデータ転送回路を有するカラムＡＤＣ方式固体撮像装置の構成の概略を示すシステム構成図である。
【図２】選択クロックと多相クロック１〜４との位相関係を示すタイミングチャートである。
【図３】本実施形態の構成を採らない場合の問題点の説明に供するタイミングチャートである。
【図４】クロック選択回路の具体的な回路構成の一例を示すブロック図である。
【図５】多相クロックが４相クロックの場合において、遅延クロックのデューティが５０％未満のときのデコード論理と選択クロックとの関係についての説明図である。
【図６】多相クロックが４相クロックの場合において、遅延クロックのデューティが５０％のときのデコード論理と選択クロックとの関係についての説明図である。
【図７】多相クロックが４相クロックの場合において、遅延クロックのデューティが５０％以上のときのデコード論理と選択クロックとの関係についての説明図である。
【図８】多相クロックが４相クロックの場合の位相関係１〜４における遅延クロックのデューティが５０％未満、５０％、５０％以上のときのデコード論理と選択クロックとの関係を示す図である。
【図９】多相クロックが８相クロックの場合において、遅延クロックのデューティが１／８未満のときのデコード論理と選択クロックとの関係についての説明図である。
【図１０】多相クロックが８相クロックの場合において、遅延クロックのデューティが２／８未満のときのデコード論理と選択クロックとの関係についての説明図である。
【図１１】多相クロックが８相クロックの場合において、遅延クロックのデューティが７／８未満のときのデコード論理と選択クロックとの関係についての説明図である。
【図１２】多相クロックが８相クロックの場合の位相関係１〜４における遅延クロックのデューティが１／８未満、２／８未満、３／８未満、４／８未満、５／８未満、６／８未満、７／８未満のときのデコード論理と選択クロックとの関係を示す図である。
【図１３】多相クロックが８相クロックの場合の位相関係５〜８における遅延クロックのデューティが１／８未満、２／８未満、３／８未満、４／８未満、５／８未満、６／８未満、７／８未満のときのデコード論理と選択クロックとの関係を示す図である。
【図１４】本発明に係る撮像装置の構成の一例を示すブロック図である。
【符号の説明】
【０１６８】
１０…画素、２０…画素アレイ部、３０…垂直走査部、４０…カラム処理部、５０…水平走査部、５１…シフトレジスタ、６０…センスアンプ部、７０…ロジック回路部、７１…多相クロック生成回路、７２…クロック選択回路、７３…タイミング生成回路、７４〜７９…フリップフロップ、８０…クロック発生部、７２１〜７２４…フリップフロップ、７２５…デコーダ、７２６…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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