(57)【要約】【課題】ＭＯＳトランジスタを有する半導体装置であって、エリアパッド下のＭＯＳトランジスタの特性変動を抑制することが可能な半導体装置を提供する。【解決手段】ＭＯＳトランジスタとエリアパッドを有する半導体装置１０であって、結晶方位面＜１１０＞を表面とするシリコンを材料とする半導体チップ１１と、ソース領域、ゲート領域及びドレイン領域がシリコンの結晶方位＜１１０＞の方向に並び、半導体チップ１１内に形成される複数のＭＯＳトランジスタ１２と、半導体チップ１１上のエリアパッドとして２次元状に形成された複数の接合用電極パッド１３と、複数の接合用電極パッド１３それぞれの上に形成された接合用バンプ１４とを備え、複数の接合用電極パッド１３は、その中心点が結晶方位＜１１０＞の方向に対して斜めの方向に並ぶことを特徴とする。【選択図】図２
2009076695.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置であって、
結晶方位面＜１１０＞を表面とするシリコンを材料とする半導体チップと、
ソース領域、ゲート領域及びドレイン領域がシリコンの結晶方位＜１１０＞の方向に並び、前記半導体チップ内に形成される複数のＭＯＳトランジスタと、
前記半導体チップ上に２次元状に形成された複数の接合用電極パッドと、
前記複数の接合用電極パッドそれぞれの上に形成された接合用バンプとを備え、
前記複数の接合用電極パッドは、その中心点が前記結晶方位＜１１０＞の方向に対して斜めの方向に並ぶ
ことを特徴とする半導体装置。
【請求項２】
前記複数の接合用電極パッドは、その中心点が前記結晶方位＜１１０＞の方向に対して斜め４５度の方向に並ぶ
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の接合用電極パッドは、さらに、
前記複数の接合用電極パッドの中心点の距離が前記斜め４５度の方向で最短となるよう隣接されて配列されている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタである
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記接合用バンプは、フリップチップ接続用である
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、サイズが小さく集積率の高い半導体装置が必要とされている。
集積率を高くする半導体装置としては、例えば、半導体チップ上のボンディングパッドの配置を最適化することで、半導体チップのサイズを大きくすることなく多くのボンディングパッドを配置する半導体装置が提案されている（例えば、特許文献１）。
【０００３】
しかしながら、上記特許文献１では、半導体チップの周辺にある非アクティブエリアにボンディングパッドが配置されており、ボンディングパッドの配置が最適化されているとしても、ボンディングパッドのサイズの分だけ半導体装置が小さくできない。そのため、集積率を高めるのにも限界がある。ここで、アクティブエリアとは、半導体チップの素子上、例えば、ＭＯＳトランジスタの占める領域の半導体チップ上の領域をいう。
【０００４】
そこで、半導体チップの素子の中心付近にあるアクティブエリアにパッド電極を形成することにより半導体構造を小さく集積率を向上する半導体装置が提案されている（例えば、特許文献２）。
【０００５】
ここで、半導体チップのアクティブエリア上にある複数のパッド電極を有する領域をエリアパッドという。
【０００６】
上記特許文献２では、素子として例えばｐ型ＭＯＳトランジスタをパッド電極の下部に形成することで、アクティブエリア下の素子への力学的負荷による電気特性の変動を抑制している。
【０００７】
図５は、従来の半導体装置の構造を模式的に示す断面図である。図６は、従来の半導体装置の構造を模式的に示す上面図である。
【０００８】
図５に示すように、従来の半導体装置５０は、半導体チップ５１と、半導体チップ５１に形成されたＭＯＳトランジスタ５２と、半導体チップ５１上に形成された接合用電極パッド５３と、接合用電極パッド５３上に形成された接合用バンプ５４とを備える。
【０００９】
半導体チップ５１は、結晶方位面＜１１０＞のシリコンで形成され、半導体チップ５１の内部にＭＯＳトランジスタ５２を有する。
【００１０】
ＭＯＳトランジスタ５２は、シリコンの結晶方位面＜１１０＞上に形成され、ゲート電極５２１とソース電極５２２及びドレイン電極５２２とを備える。ＭＯＳトランジスタ５２は、図５及び図６に示すように、シリコンウェハの結晶方位＜１１０＞に対してゲート電極５２１の長手方向が垂直に、ソース電極５２２及びドレイン電極５２２が並ぶ方向に平行に配置される。すなわち、ＭＯＳトランジスタ５２は、ソース領域、ゲート領域及びドレイン領域が結晶方位＜１１０＞の方向に並んで形成されている。ここで、例えば、ＭＯＳトランジスタ５２は、ｐ型ＭＯＳトランジスタである。
【００１１】
接合用電極パッド５３は、例えば、アルミニウムから形成され、半導体チップ５１内のＭＯＳトランジスタ５２から配線が導出された電極である。
【００１２】
接合用バンプ５４は、例えばＡｕやはんだなどで形成され、半導体チップ５１と例えば、回路基板６１や別の半導体チップ７１とを接続する突起状の球状電極である。
【００１３】
図７は、エリアパッド構造の従来の半導体装置５０の構造を模式的に示す図である。
ここで、エリアパッド構造とは、半導体チップの素子上の領域、すなわち半導体チップの素子のある中心付近のアクティブエリアに２次元状に電極パッドを配置する構造をいう。
【００１４】
半導体装置５０は、半導体チップ５１上に接合用電極パッド５３を複数備える。
複数の接合用電極パッド５３は、エリアパッド構造に形成され、具体的には、半導体チップ５１に対して長方形の行列に形成されている。この構造により半導体チップ５１の周辺に配置していた接合用電極パッド５３を半導体チップ５１の内側に配置することが可能となり、半導体チップ面積の縮小が可能となる。
【特許文献１】特開平０１−１０７５４９号公報
【特許文献２】特開２００６−５３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の半導体装置では、エリアパッド下のＭＯＳトランジスタの特性が変動してしまう問題がある。
【００１６】
図８は従来の半導体装置５０がフリップチップ接続されパッケージングされた場合における半導体チップ５１にかかる応力５６を模式的に示した図である。
【００１７】
図８に示すように半導体チップ５１のエリアパッドに形成された接合用電極パッド５３は、長方形の行列に形成されている。接合用電極パッド５３上に形成された接合用バンプ５４間の距離は、ＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域の並ぶ方向及びＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域の並ぶ方向に垂直な方向で最短となっている。そのため、パッケージングされたことによる接合用バンプ５４からの半導体チップ５１にかかる応力５６は、ＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域の並ぶ方向とその方向に垂直な方向とにかかってしまう。
【００１８】
それにより、ｐ型ＭＯＳトランジスタ５２を備えた従来のエリアパッド構造の半導体装置５０では、隣接する接合用電極パッド５３の下にあるｐ型ＭＯＳトランジスタ５２に接合用バンプ５４からの力学的負荷による特性変動、すなわちｐ型ＭＯＳトランジスタ５２の電流能力の変異、が発生する。言い換えると、ｐ型ＭＯＳトランジスタ５２は、ｐ型ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域が並ぶ方向に接合用バンプ５４からの力学的負荷がかかることによって、ｐ型ＭＯＳトランジスタ５２におけるソースドレイン電流能力がマイナス方向に変動（以下、マイナス方向変動と記載。）する。ｐ型ＭＯＳトランジスタ５２は、ｐ型ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域が並ぶ方向と垂直の方向に接合用バンプ５４からの力学的負荷がかかることによって、ｐ型ＭＯＳトランジスタ５２におけるソースドレイン電流能力がプラス方向に変動（以下、プラス方向変動と記載。）する。
【００１９】
図９は、従来の半導体装置５０がフリップチップ接続されパッケージングされた場合におけるｐ型ＭＯＳトランジスタ５２の接合用バンプ５４の位置からの特性が変動する範囲（変動分布）を模式的に示した図である。
【００２０】
ここで、ｐ型ＭＯＳトランジスタ５２における接合用バンプ５４の位置を中心に左右方向、すなわちｐ型ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域が並ぶ方向、の変動分布を、マイナス方向変動部分５５３として示している。また、ｐ型ＭＯＳトランジスタ５２における接合用バンプ５４の位置を中心に上下方向、すなわちｐ型ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域が並ぶ方向と垂直の方向の変動分布をプラス方向変動部分５５２として示している。
【００２１】
図９に示すようにｐ型ＭＯＳトランジスタ５２は、接合用バンプ５４の左右すなわち、ｐ型ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域の並ぶ方向に接合用バンプ５４からの力学的負荷がかかることによってマイナス方向変動部分５５３の領域内で特性変動としてのマイナス方向変動が発生する。また、ｐ型ＭＯＳトランジスタ５２は、接合用バンプ５４の上下すなわち、ｐ型ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域の並ぶ方向と垂直な方向に接合用バンプ５４からの力学的負荷がかかることによってプラス方向変動部分５５２の領域内で特性変動としてのプラス方向変動が発生する。
【００２２】
以上のように、エリアパッド構造の半導体装置５０において、隣接する接合用電極パッド５３の下にあるｐ型ＭＯＳトランジスタ５２に特性変動が発生する。すなわち、ｐ型ＭＯＳトランジスタ５２は、接合用電極パッド５３によるＺ方向の力学的負荷に加えて、接合用バンプ５４の上下左右の力学的負荷、すなわちＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域が並ぶ方向とその垂直の方向への力学的負荷により、特性が変動してしまう。
【００２３】
そのため、半導体装置５０では実用化には耐えられない。このとき、ＭＯＳトランジスタの変動モデルの作成も非常に難しい。
【００２４】
また、半導体装置５０におけるＭＯＳトランジスタがｐ型ＭＯＳトランジスタ５２として説明しているが、ｎ型ＭＯＳトランジスタ６２でも同様の問題がある。
【００２５】
すなわち、ｎ型ＭＯＳトランジスタは、Ｚ方向からの力によりソースドレイン電流能力がプラス方向に変動する。そのため、半導体装置５０におけるｎ型ＭＯＳトランジスタ６２は、接合用バンプ５４からの力学的負荷による変動が発生しプラス方向変動が発生する。
【００２６】
本発明は上記問題点に鑑みてなされたものであり、ＭＯＳトランジスタを有する半導体装置であって、エリアパッド下のＭＯＳトランジスタの特性変動を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記課題を達成するために、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置であって、結晶方位面＜１１０＞を表面とするシリコンを材料とする半導体チップと、ソース領域、ゲート領域及びドレイン領域がシリコンの結晶方位＜１１０＞の方向に並び、前記半導体チップ内に形成される複数のＭＯＳトランジスタと、前記半導体チップ上に２次元状に形成された複数の接合用電極パッドと、前記複数の接合用電極パッドそれぞれの上に形成された接合用バンプとを備え、前記複数の接合用電極パッドは、その中心点が前記結晶方位＜１１０＞の方向に対して斜めの方向に並ぶことを特徴とする。
【００２８】
また、前記複数の接合用電極パッドは、その中心点が前記結晶方位＜１１０＞の方向に対して斜め４５度の方向に並んでもよい。
【００２９】
また、前記複数の接合用電極パッドは、さらに、前記複数の接合用電極パッドの中心点の距離が前記斜め４５度の方向で最短となるよう隣接されて配列されてもよい。
【００３０】
これら構成により、接合用バンプからの半導体チップにかかる応力は結晶方位＜１１０＞の方向に対して斜め４５度の方向にかかることになる。すなわち、ＭＯＳトランジスタの電流能力の変異が発生する方向である、ソース領域、ゲート領域及びドレイン領域が並ぶ方向及びそれと垂直な方向に接合用バンプからの力学的負荷がかからないので、ＭＯＳトランジスタの特性変動が発生しない。それにより、ＭＯＳトランジスタを有する半導体装置であって、エリアパッド下のＭＯＳトランジスタの変動を抑制することが可能な半導体装置を実現することができる。
【００３１】
また、前記複数のＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであってもよい。
この構成により、半導体チップのエリアパッド下にある素子への力学的負荷による電気特性の変動を抑制することができる。
【００３２】
また、前記接合用バンプは、フリップチップ接続用であってもよい。
この構成により、半導体構造が小さく集積率の高い半導体装置が実現できる。
【発明の効果】
【００３３】
本発明によれば、ＭＯＳトランジスタを有する半導体装置であって、エリアパッド下のＭＯＳトランジスタの変動を抑制することが可能な半導体装置を提供することが可能となる。したがって、電子機器等の軽薄短小化が進みつつある今日における本発明の実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００３４】
（実施の形態）
以下、本発明の実施形態について、図面を用いて説明する。
【００３５】
図１は、本発明の実施形態における半導体装置１０の構造を模式的に示す上面図である。図２は、本発明の実施形態における半導体装置１０の構造を模式的に示す断面図である。
【００３６】
図１に示すように本発明の実施形態における半導体装置１０は、半導体チップ１１と、半導体チップ１１に形成された複数のＭＯＳトランジスタ１２と、半導体チップ上に形成された接合用電極パッド１３と、接合用電極パッド１３上に形成された接合用バンプ１４とを備える。
【００３７】
ここで、図１及び図２では、接合用電極パッド１３及び接合用バンプ１４は、代表として１つのみが記載されている。
【００３８】
半導体チップ１１は、結晶方位面＜１１０＞を表面とするシリコンを材料とし、結晶方位面＜１１０＞で形成される。また、半導体チップ１１は、半導体チップ１１の内部にＭＯＳトランジスタ１２を備えている。
【００３９】
ＭＯＳトランジスタ１２は、シリコンの結晶方位面＜１１０＞上に形成され、ゲート電極１２１とソース電極１２２及びドレイン電極１２２とを備える。ＭＯＳトランジスタ１２は、図１及び図２に示すように、シリコンウェハの結晶方位＜１１０＞に対してゲート電極１２１の長手方向が垂直に、ソース電極１２２及びドレイン電極１２２の並びの方向が平行に配置される。すなわち、ソース領域、ゲート領域及びドレイン領域が結晶方位＜１１０＞の方向に並んで形成される。ここで、例えば、ＭＯＳトランジスタ１２は、ｐ型ＭＯＳトランジスタである。
【００４０】
接合用電極パッド１３は、例えば、アルミニウムから形成され、半導体チップ１１内部にある複数のＭＯＳトランジスタ１２の一部から配線が導出された電極である。
【００４１】
接合用バンプ１４は、例えばＡｕやはんだなどで形成され、半導体チップ１１と、例えば別の半導体チップや回路基板とを接続する、フリップチップ接続用の突起状の球状電極である。
【００４２】
図３は、図１及び図２で示したエリアパッド構造の半導体装置１０の構造を模式的に示す図である。
【００４３】
半導体装置１０は、半導体チップ１１上に接合用電極パッド１３を複数備える。
複数の接合用電極パッド１３は、エリアパッド構造に形成され、具体的には、半導体チップ１１上の素子の領域（アクティブエリア）に２次元状に並んで形成される。
【００４４】
ここで、複数の接合用電極パッド１３は、その中心点が結晶方位＜１１０＞の方向に対して斜め方向に並んで配列される。ここで、複数の接合用電極パッド１３は、その中心点が結晶方位＜１１０＞の方向に対して斜め４５度の方向に並んで配列されるのが望ましい。
【００４５】
また、エリアパッド構造に形成された接合用電極パッド１３は、隣接して形成されている。隣接する接合用電極パッド１３の距離、すなわち隣接する接合用電極パッド１３の中心点間の距離は、結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度、の方向で最短である。
【００４６】
この構造により、半導体装置１０をフリップチップ接続、すなわち、別の半導体チップを有する半導体装置または回路基板に接合用バンプ１４を介して接続されてパッケージングされた場合、接合用バンプ１４からの半導体チップ１１にかかる応力は、結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度、の方向にかかることになる。それにより、隣接する接合用電極パッド１３の下にあるＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域の並び方向に対しては応力がかからないので、エリアパッド下のＭＯＳトランジスタ１２の特性変動を抑制することができる。
【００４７】
図４は、半導体装置１０がフリップチップ接続されパッケージングされた場合に半導体チップ１１にかかる応力１６を模式的に示した図である。
【００４８】
図４に示すように半導体チップ１１におけるエリアパッドに形成された複数の接合用電極パッド１３はその中心点が結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度、の方向に平行に配列される。隣接する接合用電極パッド１３の中心点間の距離は、結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度、の方向で最短となっている。そのため、接合用バンプ１４からの半導体チップ１１にかかる応力１６は結晶方位＜１１０＞の方向及びその垂直方向よりも結晶方位＜１１０＞の方向に対して斜め４５度の方向にかかる。
【００４９】
ところで、ｐ型ＭＯＳトランジスタ５２を備えた従来のエリアパッド構造の半導体装置５０では、エリアパッドにおける隣接する接合用電極パッド５３下にあるｐ型ＭＯＳトランジスタ５２に接合用バンプ５４からの力学的負荷による特性変動、ｐ型ＭＯＳトランジスタ５２の電流能力の変異が発生していた。すなわち、接合用バンプ５４からの力学的負荷により、ｐ型ＭＯＳトランジスタ５２は、ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域の並ぶ方向にマイナス方向変動が発生し、ＭＯＳトランジスタ５２のソース領域、ゲート領域及びドレイン領域の並ぶ方向と垂直の方向にプラス方向変動が発生していた。
【００５０】
それに対して、ｐ型ＭＯＳトランジスタ１２を備えた本発明の実施の形態におけるエリアパッド構造の半導体装置１０では、接合用バンプ１４からの半導体チップ１１にかかる応力１６は結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度の方向にかかることになる。したがって、ＭＯＳトランジスタ１２では、ＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域の並ぶ方向及びそれと垂直な方向に対して接合用バンプ１４からの力学的負荷によるｐ型ＭＯＳトランジスタ１２の特性変動、すなわちｐ型ＭＯＳトランジスタ１２の電流能力の変異が発生しない。
【００５１】
以上のように、本発明の実施の形態におけるエリアパッド構造の半導体装置１０では、半導体チップ１１上のエリアパッドに接合用電極パッド１３が、その中心点の結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度、の方向に平行に配列され、隣接する接合用電極パッド１３の中心点の距離が、結晶方位＜１１０＞の方向に対して斜め、例えば斜め４５度、の方向で最短に配列される。それにより、隣接する接合用電極パッド１３の下にあるｐ型ＭＯＳトランジスタ１２は、接合用電極パッド１３による直接の力学的負荷に加えた力学的負荷である、ＭＯＳトランジスタ１２のソース領域、ゲート領域及びドレイン領域の並ぶ方向とそれに垂直の方向への力学的負荷を抑制することができ、ｐ型ＭＯＳトランジスタ１２は、特性変動、すなわち電流能力の変異が発生しない。
【００５２】
したがって、ＭＯＳトランジスタを有する半導体装置であって、エリアパッド下のＭＯＳトランジスタの特性変動を抑制することが可能な半導体装置を実現できる。
【００５３】
また、従来のエリアパッド構造の半導体装置５０では非常に複雑になりＭＯＳトランジスタ５２の変動モデルをつくることが難しかったが、本発明の実施の形態におけるエリアパッド構造の半導体装置１０では、ＭＯＳトランジスタ１２の変動モデルをつくることが可能となる。
【００５４】
なお、本発明の実施の形態におけるエリアパッド構造の半導体装置１０におけるＭＯＳトランジスタ１２がｐ型ＭＯＳトランジスタ１２として説明しているが、ｎ型ＭＯＳトランジスタでもよい。
【００５５】
その場合、ｎ型ＭＯＳトランジスタを備えた本発明の実施の形態におけるエリアパッド構造の半導体装置１０の場合には、ｎ型ＭＯＳトランジスタのソース領域、ゲート領域及びドレイン領域の並ぶ方向と垂直の方向に力学的負荷を抑制することができる。それにより、ｎ型ＭＯＳトランジスタの変動も抑制することができる。
【００５６】
以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００５７】
本発明は、半導体装置に利用でき、特に、ＭＯＳトランジスタを有する半導体装置に利用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態における半導体装置の構造を模式的に示す断面図である。
【図２】本発明の実施の形態における半導体装置の構造を模式的に示す上面図である。
【図３】本発明の実施の形態においてエリアパッド構造の半導体装置の構造を模式的に示す図である。
【図４】本発明の実施の形態における半導体装置がフリップチップ接続されパッケージングされた場合に半導体チップにかかる応力を模式的に示した図である。
【図５】従来の半導体装置の構造を模式的に示す断面図である。
【図６】従来の半導体装置の構造を模式的に示す上面図である。
【図７】エリアパッド構造の従来の半導体装置の構造を模式的に示す図である。
【図８】従来の半導体装置がフリップチップ接続されパッケージングされた場合に半導体チップにかかる応力を模式的に示した図である。
【図９】従来の半導体装置がフリップチップ接続されパッケージングされた場合のｐ型ＭＯＳトランジスタ５２の接合用バンプ位置からの変動範囲（変動分布）を模式的に示した図である。
【符号の説明】
【００５９】
１０、５０  半導体装置
１１、５１  半導体チップ
１２、５２  ＭＯＳトランジスタ
１３、５３  接合用電極パッド
１４、５４  接合用バンプ
１６、５６  応力
６２  ｎ型ＭＯＳトランジスタ
１２１、５２１  ゲート電極
１２２、５２２  ソース電極及びドレイン電極
５５２  プラス方向変動部分
５５３  マイナス方向変動部分
【図１】
2009076695.tif 000003
【図２】
2009076695.tif 000004
【図３】
2009076695.tif 000005
【図４】
2009076695.tif 000006
【図５】
2009076695.tif 000007
【図６】
2009076695.tif 000008
【図７】
2009076695.tif 000009
【図８】
2009076695.tif 000010
【図９】
2009076695.tif 000011