(57)【要約】      （修正有）【課題】動作信頼性を向上させるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置、及びその製造方法を提供する。【解決手段】半導体基板中１０の第１活性領域上に第１ゲート絶縁膜１４を介在して形成され、電荷を蓄積する第１絶縁膜１５と、第１絶縁膜１５上に、第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、第２絶縁膜１６上に形成された第１金属膜１８と、第１金属膜１８上にシリサイド膜で形成された制御ゲート電極１７と、ソース及びドレインとして機能する不純物拡散層１３とを備えたメモリセルトランジスタＭＴと、半導体基板中１０の第２活性領域上に第２ゲート絶縁膜３３を介在して形成された第１導電膜３５と、第１導電膜３５上に形成された第２金属膜１９と、第２金属膜１９上にシリサイド膜で形成された第２導電膜１７とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。【選択図】図１７
2009272565.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中の第１活性領域上に第１ゲート絶縁膜を介在して形成され、電荷を蓄積する第１絶縁膜と、前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率の高い材料を用いて形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１金属膜と、前記第１金属膜上にシリサイド膜で形成された制御ゲート電極と、ソース及びドレインとして機能する不純物拡散層とを備えたメモリセルトランジスタと、
前記半導体基板中の第２活性領域上に第２ゲート絶縁膜を介在して形成された第１導電膜と、前記第１導電膜上に形成された第２金属膜と、前記第２金属膜上にシリサイド膜で形成された第２導電膜とを含む積層ゲートを備えたＭＯＳトランジスタと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ＭＯＳトランジスタの前記第２金属膜は、前記第１導電膜がシリサイド化されることを防止するシリサイド防止膜であり、
前記制御ゲート電極、及び前記第２導電膜は同一の膜厚を有し、且つ上面の高さが一致する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板中の第１活性領域上に第１ゲート絶縁膜を介在して形成され、電荷を蓄積する第１絶縁膜と、前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率の高い材料を用いて形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１金属膜と、前記第１金属膜上にシリサイド膜で形成された制御ゲート電極と、ソース及びドレインとして機能する不純物拡散層とを備えたメモリセルトランジスタと、
前記半導体基板中の第２活性領域上に第２ゲート絶縁膜を介在して形成された第１導電膜と、前記第１導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に前記第２金属層を介してシリサイド膜で形成され、一部領域で前記第１導電膜と接続された第２導電膜とを備えた抵抗素子と
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記第１活性領域に、第１ゲート絶縁膜を介在して第１ポリシリコンを形成する工程と、
前記第２活性領域に、第２ゲート絶縁膜を介在して電荷蓄積層として機能する第１絶縁膜と、前記第１絶縁膜上に該第１絶縁膜よりも誘電率の高く、ブロック膜として機能する第２絶縁膜を形成する工程と、
前記第１ポリシリコン上に第１金属膜を形成する工程と、
前記第２絶縁膜上に、上面が前記第１金属膜の上面に一致する第２金属膜を形成する工程と、
前記第１金属膜、及び前記第２金属膜上に、それぞれ第２ポリシリコン及び第３ポリシリコンを形成する工程と、
前記第３ポリシリコン、第２金属膜、及び前記第１、第２絶縁膜をパターニングすることにより、メモリセルトランジスタのゲート電極を形成する工程と、
前記第１、第２ポリシリコン、及び前記第１金属膜をパターニングすることにより、ＭＯＳトランジスタのゲート電極を形成する工程と、
前記第１金属膜によって前記第１ポリシリコンのシリサイド化を防止しつつ、前記第２、第３ポリシリコンをＦＵＳＩ化する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第２金属膜は多層構造であって、
前記第２金属膜の最上層は前記第１金属膜と同じ材料であり、何れかの下層の上面は前記第１ポリシリコンの上面に一致するように形成される
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリのメモリセルには、電荷蓄積層とブロック層と制御ゲートとを含む積層ゲートを備えたＭＯＮＯＳ構造が採用されている。また、周辺回路はＭＯＳ構造が採用されている。
【０００３】
そこで、メモリセルと周辺回路との製造を同一工程で実現しようとすると、周辺回路は、メモリセルと異なり、電荷蓄積層、及びブロック層がないため、メモリセルのトランジスタと周辺回路のトランジスタとの高さに差異が生じていた。
【０００４】
上記ＭＯＮＯＳ構造の制御ゲート、及びＭＯＳ構造におけるゲート電極として採用されていた材料として一般的に多結晶シリコンがある。そして、多結晶シリコンは、抵抗値が高いため、半導体記憶装置の低消費電力化、動作速度高速化という点から、多結晶シリコンの表面を高融点金属と反応させるシリサイド化という手法を採用することで低抵抗化を実現してきた（特許文献１参照）。そして、今まではシリサイド化することで、必要とされる十分な抵抗値が得られてきた。
【０００５】
しかし、メモリセル、及び周辺トランジスタのゲート電極の微細化による、高抵抗化に伴い、制御ゲートのシリサイド化だけでは十分な抵抗値が得られなくなってきていた。更に、上記説明したように、ＭＯＮＯＳ構造、及びＭＯＳ構造の構造の違いからゲート電極の高さに差異があるため、メモリセルトランジスタの制御ゲートをシリサイド化した際、周辺トランジスタのゲートは、その一部しかシリサイド化されない、またはシリサイド化されたとしても組成が異なってしまっていた。その結果、動作信頼性が悪化するという問題があった。
【特許文献１】特開平７−９４７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、半導体基板中の第１活性領域上に第１ゲート絶縁膜を介在して形成され、電荷を蓄積する第１絶縁膜と、前記第１絶縁膜上に、前記第１絶縁膜よりも誘電率の高い材料を用いて形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１金属膜と、前記第１金属膜上にシリサイド膜で形成された制御ゲート電極と、ソース及びドレインとして機能する不純物拡散層とを備えたメモリセルトランジスタと、前記半導体基板中の第２活性領域上に第２ゲート絶縁膜を介在して形成された第１導電膜と、前記第１導電膜上に形成された第２金属膜と、前記第２金属膜上にシリサイド膜で形成された第２導電膜とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。
【０００８】
また、この発明の一態様に係る半導体記憶装置の製造方法は、前記第１活性領域に、第１ゲート絶縁膜を介在して第１ポリシリコンを形成する工程と、前記第２活性領域に、第２ゲート絶縁膜を介在して電荷蓄積層として機能する第１絶縁膜と、前記第１絶縁膜上に該第１絶縁膜よりも誘電率の高く、ブロック膜として機能する第２絶縁膜を形成する工程と、前記第１ポリシリコン上に第１金属膜を形成する工程と、前記第２絶縁膜上に、上面が前記第１金属膜の上面に一致する第２金属膜を形成する工程と、前記第１金属膜、及び前記第２金属膜上に、それぞれ第２ポリシリコン及び第３ポリシリコンを形成する工程と、前記第３ポリシリコン、第２金属膜、及び前記第１、第２絶縁膜をパターニングすることにより、メモリセルトランジスタのゲート電極を形成する工程と、前記第１、第２ポリシリコン、及び前記第１金属膜をパターニングすることにより、ＭＯＳトランジスタのゲート電極を形成する工程と、前記第１金属膜によって前記第１ポリシリコンのシリサイド化を防止しつつ、前記第２、第３ポリシリコンをＦＵＳＩ化する工程とを具備する。
【発明の効果】
【０００９】
本発明によれば、動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置、及びその製造方法について、図１を用いて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１２】
＜ＮＡＮＤ型フラッシュメモリの全体構成例＞  
まず、半導体記憶装置の全体構成例について、図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１３】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、カラムデコーダ４を備えている。
【００１４】
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルを備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。
【００１５】
電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダ３に供給する。
【００１６】
カラムデコーダ４は、図示せぬ制御部から与えられたカラムアドレスに基づいてメモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
【００１７】
ロウデコーダ３は、データの書き込み動作時、読み出し動作時、及び消去時において、図示せぬ制御部から与えられたロウアドレスに基づいてメモリセルアレイ１のロウ方向を選択する。つまり、制御部から与えられるロウアドレスに基づいてセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ１５に対し電圧を印加する。
【００１８】
＜メモリセルアレイ１の構成例＞  
次にメモリセルアレイ１の構成の詳細について図１を参照しつつ説明する。
【００１９】
メモリセルアレイ１は、データを保持可能な不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、例えばＭＯＮＯＳ型の積層ゲートを備えたｎチャネルＭＯＳトランジスタである。ＭＯＮＯＳ型の積層ゲートは、次のような構成を有する。すなわち積層ゲートは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（絶縁膜）と、電荷蓄積層上に形成され、ゲート絶縁膜より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有する。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００２０】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。
【００２１】
図１では、１行のＮＡＮＤセル５のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセル５は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００２２】
＜電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４の構成＞  
電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。説明の簡略化のため、以下では低耐圧ＭＯＳトランジスタについてはｐチャネルＭＯＳトランジスタについて、高耐圧ＭＯＳトランジスタについてはｎチャネルＭＯＳトランジスタについてのみ説明し、以後それぞれを周辺トランジスタＰＴ１、ＰＴ２と呼ぶことにする。
【００２３】
＜メモリセルアレイの詳細について＞  
次に図２を用いて上記構成のメモリセルアレイ１の平面図について説明する。図２はメモリセルアレイ１の平面図である。
【００２４】
図２に示すように、ｐ型半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域４６が形成され、この素子分離領域４６によって素子領域ＡＡは電気的に分離されている。ｐ型半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１が形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層１５が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ１、ＳＧＳ１と素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００２５】
第１方向で隣接するセレクトゲート線ＳＧＤ１間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００２６】
次に図３を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図３は図２においてＡ−Ａ線に沿ったＮＡＮＤセル５の断面図を示している。
【００２７】
図示するように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成されている。ｎ型ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上に、メモリセルトランジスタＭＴのゲート電極が形成されている。メモリセルトランジスタＭＴのゲート電極は、ＭＯＮＯＳ構造を有した積層構造である。積層構造はゲート絶縁膜１４上に絶縁膜１５、絶縁膜１６、金属膜１８、金属膜１９、及びＦＵＳＩ（Fully Silicided）化された金属シリサイド層１７が順次形成されている。そして、絶縁膜１６は、例えば絶縁膜１５に用いられる材料よりも誘電率の高い材料を用いて形成されている。また、金属膜１８の材料は、消去特性を向上させるために、絶縁膜１６とのバリアハイト、すなわち絶縁膜１６の伝導帯の底のレベルと金属膜１８のフェルミ準位との差が大きくなるものを選択する。
【００２８】
また、ＦＵＳＩ化された金属シリサイド層１７は、多結晶シリコン層と高融点金属層を接触させて高温を加えることにより製造される。また、選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１４上に形成された多結晶シリコン層３５と、多結晶シリコン層３５上に形成された金属膜１９と、金属膜１９上に形成された金属シリサイド層１７とが積層されたＭＯＳ構造を有する。周辺トランジスタＳＴ１、ＳＴ２の金属シリサイド層１７もＦＵＳＩ化された金属シリサイド層である。
【００２９】
メモリセルトランジスタＭＴにおいては、絶縁膜１５は、電荷を蓄積する電荷蓄積層として機能し、絶縁膜１６は、電荷を絶縁膜１５に閉じこめるためのブロック層として機能し、金属シリサイド層１７は制御ゲートとして機能する。金属シリサイド層１７は、図２における第１方向に直交する第２方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。以下、絶縁膜１５、１６、及び金属シリサイド層１７を、それぞれ電荷蓄積層１５、ブロック層１６、及び制御ゲート１７と呼ぶことがある。選択トランジスタＳＴ１、ＳＴ２においては、金属シリサイド層１７は第２方向で隣接するもの同士で共通接続されている。そして、金属膜１９、金属シリサイド層１７及び多結晶シリコン層３５が、セレクトゲート線ＳＧＳ１、ＳＧＤ１のいずれかとして機能する。
【００３０】
ゲート電極間に位置するウェル領域１２表面内には、ｎ＋型不純物拡散層１３が形成されている。不純物拡散層１３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１３、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるトランジスタが形成されている。
【００３１】
ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１表面には、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬの一部として機能する。また層間絶縁膜２１中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１３に達するコンタクトプラグＣＰ３に接続される金属配線層２３が形成されている。層間絶縁膜２１上には層間絶縁膜２４が形成されている。層間絶縁膜２４上には層間絶縁膜２５が形成されている。層間絶縁膜２５上には金属配線層２６が形成されている。金属配線層２６はビット線ＢＬとして機能する。層間絶縁膜２４、２５中には、その上面で金属配線層２６に接し、底面で金属配線層２３に接するコンタクトプラグＣＰ４が形成されている。そして、コンタクトプラグＣＰ３、金属配線層２３、及びコンタクトプラグＣＰ４が、図２においてコンタクトプラグＣＰ１として機能する。また、金属配線層２６上に、絶縁膜２７が形成されている。
【００３２】
＜周辺トランジスタＰＴ１、ＰＴ２の構造について＞  
次に、上記電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４に含まれる周辺トランジスタＰＴ１、ＰＴ２の構造について、図４を用いて説明する。図４は周辺トランジスタＰＴ１、ＰＴ２の平面図である。
【００３３】
図４に示すように、素子分離領域４７に囲まれるように２つの素子領域ＡＡが形成されている。これらの素子領域ＡＡを横方向に横切るように素子分離領域４７まで延びるゲート電極３６が形成されている。このゲート電極３６を挟みｎ＋型不純物拡散層４０及びｐ＋型不純物拡散層３９が形成されている。
【００３４】
次に周辺トランジスタＰＴ１、ＰＴ２の断面構成について、図５を用いて説明する。周辺トランジスタＰＴ１、ＰＴ２は、メモリセルアレイ１と同一の半導体基板１０上に形成される。図５は図４においてチャネル長方向（Ｂ−Ｂ線）に沿った周辺トランジスタＰＴ１、ＰＴ２の断面図である。
【００３５】
ｐ型半導体基板１０の表面領域内にｎ型ウェル領域３１が形成されている。ｎ型ウェル領域３１とｐ型半導体基板１０の一部は、その周囲を素子分離領域４７に囲まれており、互いに電気的に分離されている。そして、ｎ型ウェル領域３１上に低耐圧の周辺トランジスタＰＴ１が形成され、周囲を素子分離領域４７で囲まれたｐ型半導体基板１０（以下「高耐圧トランジスタ形成領域３２」と称する）上に高耐圧の周辺トランジスタＰＴ２が形成される。なお、高耐圧トランジスタ形成領域３２にはｐ型ウェル領域が形成されていても良い。
【００３６】
すなわち、ｎ型ウェル領域３１上にはゲート絶縁膜３３が形成されている。そして周辺トランジスタＰＴ１のゲート電極３６が、ゲート絶縁膜３３上に形成されている。ゲート電極３６は３層構造であり、ゲート絶縁膜３３下から、多結晶シリコン層３５、金属膜１９、金属シリサイド層１７が順に形成されている。また、高耐圧トランジスタ形成領域３２上にゲート絶縁膜３７が形成され、ゲート絶縁膜３７上に周辺トランジスタＰＴ２のゲート電極３６が形成されている。周辺トランジスタＰＴ２も周辺トランジスタＰＴ１同様に、ゲート電極３６は３層構造であり、ゲート絶縁膜３３側から順に、多結晶シリコン層３５、金属膜１９、金属シリサイド層１７が順に形成されている。周辺トランジスタＰＴ２のゲート絶縁膜３７の膜厚は、周辺トランジスタＰＴ１のゲート絶縁膜３３よりも大きい。これは、周辺トランジスタＰＴ１に比べて高い電圧が周辺トランジスタＰＴ２に印加されるからである。
【００３７】
ｎ型ウェル領域３１表面内には、周辺トランジスタＰＴ１のソース、またはドレインとして機能するｐ＋型不純物拡散層３９が形成されている。また高耐圧トランジスタ形成領域３２のｐ型ウェル領域表面内には、周辺トランジスタＰＴ２のソース、またはドレインとして機能するｎ＋型不純物拡散層４０が形成されている。不純物拡散層３９、４０は、各々図示せぬコンタクトプラグに接続されており、コンタクトプラグを介して電圧が印加される。また、隣接するソースとドレインとの間の領域は、電子または正孔の移動領域となるチャネル領域として機能する。これらのゲート電極３６、不純物拡散層３９または４０、及びチャネル領域によって、周辺トランジスタＰＴ１、ＰＴ２となるＭＯＳトランジスタが形成されている。なお不純物拡散層３９、４０は、周辺トランジスタＰＴ１、ＰＴ２のそれぞれに求められる特性に応じて、半導体基板の深さ方向に沿った不純物濃度プロファイルは異なり、またメモリセルトランジスタＭＴの不純物拡散層１３の不純物濃度プロファイルとも異なる。
【００３８】
ｐ型半導体基板１０上には、素子分離領域４７を挟んで位置する周辺トランジスタＰＴ１、ＰＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１上には、層間絶縁膜２４が形成されている。また、図示せぬコンタクトプラグが層間絶縁膜２１、２４を貫通するように埋め込まれている。
【００３９】
＜メモリセルアレイ１と周辺トランジスタＰＴ１、ＰＴ２の製造方法＞  
次に上記メモリセルアレイ１と周辺トランジスタＰＴ１、ＰＴ２の製造方法について図６乃至図１７を用いて説明する。図６乃至図１７は、本実施形態に従ったメモリセルアレイ１及び周辺トランジスタの製造工程を順次示す断面図であり、メモリセルトランジスタＭＴと、周辺トランジスタＰＴ１、ＰＴ２を示している。
【００４０】
図６に示すように、ｐ型半導体基板１０のそれぞれ領域をＮＡＮＤセル５の形成予定領域（以下、領域Ａ１と呼ぶ）、周辺トランジスタＰＴ１の形成予定領域（以下、領域Ａ２と呼ぶ）、及びＰＴ２形成予定領域（以下、領域Ａ３と呼ぶ）とする。領域Ａ３の表面をＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングを用いて落とし込む。その後、ｐ型半導体基板１０の表面上に犠牲酸化膜を形成する。犠牲酸化膜は、イオン注入に際に半導体基板１０の上面を保護するためのものである。
【００４１】
その後、領域Ａ１における半導体基板１０内にｎ型ウェル領域１１を形成し、ｎ型ウェル領域１１上から半導体基板１０の表面にｐ型ウェル領域１２を形成する。また、ｐ型半導体基板１０の領域Ａ２の表面内に、ｎ型ウェル領域３１を形成する。ｐ型ウェル領域１２、及びｎ型ウェル領域１１、３１は、各トランジスタに求められる特性に従って、適切な不純物の種類と、その濃度プロファイルを有するように形成される。
【００４２】
メモリセルトランジスタＭＴが形成されるｐ型ウェル領域１２、及び周辺トランジスタＰＴ１がそれぞれ形成されるｎ型ウェル領域３１の２つのウェル領域は、深さ方向に沿った不純物濃度プロファイルが互いに異なるのが通常である。また、低耐圧の周辺トランジスタが形成されるウェル領域と高耐圧の周辺トランジスタが形成されるウェル領域とは、トランジスタに求められる耐圧が異なるため、トランジスタの伝導型が同一であっても、異なる不純物を用いて形成されることが一般的である。また、領域Ａ３にｐ型ウェル領域が形成される場合も有る。
【００４３】
次に、犠牲酸化膜を剥離した後、ｐ型半導体基板１０表面に周辺トランジスタＰＴ２用の高耐圧のゲート絶縁膜３７を形成する。その後、ゲート絶縁膜３７のパターニングを行い、領域Ａ１、及びＡ２における、ゲート絶縁膜３７を剥離する。更に領域Ａ１、及びＡ２に上面の高さがゲート絶縁膜３７の上面と一致するよう例えばＳｉＯ２を材料に用いたゲート絶縁膜３３を形成する。次に、ゲート絶縁膜３３及びゲート絶縁膜３７上に、多結晶シリコン層３５を形成する。
【００４４】
次に図７に示すように、領域Ａ１において、多結晶シリコン層３５、及びゲート絶縁膜３３を剥離する。その後、上記領域Ａ１、すなわちｐ型ウェル領域１２上に例えばＳｉＯ２を材料に用いてゲート絶縁膜１４を形成させる。ゲート絶縁膜１４は、メモリセルトランジスタＭＴにおいてはトンネル絶縁膜として機能する。
【００４５】
引き続き、次に図８に示すようにゲート絶縁膜１４、及び多結晶シリコン層３５上に、例えば、シリコン窒化膜からなる絶縁膜１５を形成する。
【００４６】
次に図９に示すように、絶縁膜１５上に例えば、ＳｉＯ２を材料に用いた絶縁膜４１、及び多結晶シリコン層４２を順次に形成する。その後、多結晶シリコン層３５上に形成された絶縁膜１５を剥離するように、多結晶シリコン層４２、絶縁膜４１、及び絶縁膜１５を例えばＲＩＥ法等の異方性のエッチングを用いて剥離する。剥離した結果、領域Ａ１に絶縁膜４１、及び多結晶シリコン層４２が残存している。そして、この時、多結晶シリコン層４２の上面を多結晶シリコン層３５の上面と一致させる。
【００４７】
引き続き、多結晶シリコン層３５、及び４２の上面に、マスク材として機能するＳｉＮ膜４３、及び例えばＳｉＯ２を材料に用いて絶縁膜４４を順次形成する。更に、絶縁膜４４上であって、且つ素子分離領域４６、４７形成予定領域以外に、フォトリソグラフィー工程によりフォトレジスト膜（図示せず）を形成する。更にフォトレジスト膜が形成されていない、つまりフォトレジスト膜が開口されている領域における絶縁膜４４を、異方性エッチングを用いてエッチングする。引き続き、ＳｉＮ膜４３、多結晶シリコン層３５、及びゲート絶縁膜３３、３７を異方性エッチングする。上記工程により、図１０に示すように、底部が半導体基板１０内に達する溝が完成する。更に、溝内部を埋め込むようにして、例えば、シリコン絶縁膜またはＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）からなる絶縁膜を形成し、その後、ＳｉＮ膜４３をストッパとして用いた、ＣＭＰ（Chemical Mechanical Polishing）法等により、絶縁膜の上面を研磨し、上面を平坦にする。そして、ＳｉＮ膜４３をウェットエッチングにて剥離した後、更に絶縁膜の上面が多結晶シリコン層３５、及び４１のそれぞれの上面に一致するよう、例えば、ウェットエッチングのエッチング量の調整を行いながらエッチングをする。以上の結果、半導体基板１０を複数の素子領域ＡＡに分離する素子分離領域が形成される。ここで、図１０においては、メモリセルアレイ１と周辺トランジスタＰＴ１との間、すなわち領域Ａ１とＡ２との間、及び周辺トランジスタＰＴ１と周辺トランジスタＰＴ２、すなわち領域Ａ２とＡ３との間に、半導体基板中に底辺が接するよう素子分離領域４６、４７がそれぞれ形成される。
【００４８】
その後、フォトリソグラフィー工程により、領域Ａ２、及びＡ３をフォトレジスト膜で被覆した後、例えば、ウェットエッチングを用いて、更に領域Ａ１のｐ型ウェル領域１２に隣接する素子分離領域４６の上面の落とし込みを行う。この工程において素子分離領域４６を落とし込む際、該素子分離領域４６の上面を絶縁膜１５の上面よりも低く、且つ該絶縁膜１５の下面よりも高く位置するようエッチング量を調整する。その後、フォトレジスト膜を剥離することで、図１１が得られる。なお、該素子分離領域４６の上面の位置は、絶縁膜１５の上面よりも高くなってもよいし、絶縁膜１５の下面よりも低くなっても良い。また、素子分離絶縁膜４６の底部に形成される反転層形成の防止から、領域Ａ３の素子分離絶縁膜４６の上部は落とし込まない。
【００４９】
次に、図１２に示すように、領域Ａ１に残存する絶縁膜４１、及び多結晶シリコン層４２をウェットエッチングを用いて、除去する。ここで、エッチング比の関係から素子分離領域４６の上部も削られる場合がある。この際、図１１の素子分離領域４６の上面の位置を絶縁膜１５の上面よりも高くし、絶縁膜４１及び多結晶シリコン層４２のエッチング後に素子分離領域４６の上面を絶縁膜１５の上面よりも低く、且つ該絶縁膜１５の下面よりも高く位置するよう調整する。そして、絶縁膜１５、及び多結晶シリコン層３５、素子分離領域４６、４７の上面に例えば、Ａｌ２Ｏ３からなる絶縁膜１６を形成し、更に絶縁膜１６上に金属膜１８を形成する。なお、金属膜１８は、絶縁膜１６とのバリアハイトを高くするため、複数層形成されていても良い。
【００５０】
次に、図１３に示すように、領域Ａ２、及びＡ３に形成された絶縁膜１６、及び金属膜１８とを、ＲＩＥ法等の異方性エッチングを用いて除去する。
【００５１】
更に、図１４に示すように、領域Ａ１に形成された金属膜１８、及び素子分離領域４６上、並びに領域Ａ２、及びＡ３に形成された素子分離領域４７、及び多結晶シリコン層３５上にそれぞれ金属膜１９を形成する。そして、金属膜１９上に多結晶シリコン層２８を形成する。そして、多結晶シリコン層２８上にマスク材として機能するＳｉＮ膜４８を形成する。
【００５２】
次に、フォトリソグラフィー工程とドライエッチング工程とにより、ＳｉＮ膜４８、多結晶シリコン層２８、金属膜１８、１９、絶縁膜１５、及び絶縁膜１６を、ゲート電極のパターンにパターニングして、図１５に示す構成を得る。すなわち、領域Ａ１においては、絶縁膜１５によって形成された電荷蓄積層、絶縁膜１６によって形成されたブロック層、ＴｉＮ、ＴａＮなどを材料とした金属膜１８、１９、及び多結晶シリコン層２８によって形成された制御ゲートを含む積層ゲートが完成する。また、金属膜１９により絶縁膜１６とのバリアハイトを調整することも可能であるため、金属膜１８は工程省略することもできる。
【００５３】
また、領域Ａ２、及びＡ３においては、ＳｉＮ膜４８、多結晶シリコン層２８、金属膜１９、多結晶シリコン層３５をゲート電極のパターンにパターニングして図１５に示すゲート電極が完成する。なお、図示せぬ選択トランジスタＳＴ１、ＳＴ２のゲート電極も、周辺トランジスタＰＴ１、ＰＴ２のゲート電極と同様の構成を有して形成される。また、上記多結晶シリコン層２８上には、ＳｉＮ膜４８が残存する。そして、このＳｉＮ膜４８をマスク材として、フォトリソグラフィー工程とイオン注入工程とを用いて、ウェル領域１２、３１、３２内に不純物を注入することにより、ソース及びドレインとして機能する不純物拡散層１３、３９、４０を形成する。イオン注入工程は、各トランジスタに対して適切な注入量、イオン種、及び加速電圧を用いて行われる。そして、不純物を注入した後、注入した不純物を活性化するため例えば温度９５０℃でアニールを施す。その後、図示するように、層間絶縁膜４９を半導体基板１０の全面に堆積する。引き続きメモリセルトランジスタＭＴ、周辺トランジスタＰＴ１、及びＰＴ２のゲート電極間において、例えば、ＣＭＰ法により該ゲート電極が備えるＳｉＮ膜４８をストッパとして、上面がＳｉＮ膜４８の上面の位置と等しくなるように層間絶縁膜４９を形成する。
【００５４】
その後、図１６に示すように、例えば、ＲＩＥ法等の異方性エッチング、またはウェットエッチングを用いてＳｉＮ膜４８を除去し、多結晶シリコン層２８の上面を露出する。そして、メモリセルトランジスタＭＴ、周辺トランジスタＰＴ１、及びＰＴ２の多結晶シリコン層２８をＦＵＳＩ化するため、多結晶シリコン層２８、及び層間絶縁膜４９の上面に、例えばＮｉ層などの金属膜５０を形成する。その後、例えばＮｉの場合３００〜６００℃、Ｃｏの場合５００〜９００℃でアニールすることで、多結晶シリコン層２８をＦＵＳＩ化する。ＦＵＳＩ化とは、多結晶シリコン層と高融点金属とを反応させ、多結晶シリコン層の表面のみをシリサイドするのではなく、多結晶シリコン層の内部にまで完全にシリサイド化させることをいう。この際、周辺トランジスタＰＴ１、ＰＴ２においては、金属膜１９がシリサイド化のストッパとして機能することで多結晶シリコン層２８はシリサイド化される。以上の工程を経ることで、図１７のメモリセルトランジスタＭＴ、周辺トランジスタＰＴ１、及び周辺トランジスタＰＴ２が得られる。
【００５５】
また、層間絶縁膜４９の上面をエッチングにより多結晶シリコン層２８の上面より低くすることにより、多結晶シリコン層２８の側面からもシリサイド化を進行させることができる。その結果、金属膜５０を多結晶シリコン層２８の上面に形成した場合よりも短時間で金属シリサイド層１７を形成することができる。なお、多結晶シリコン層３５等の下層への金属拡散を防止するため、層間絶縁膜１９の上面の位置を多結晶シリコン層２８の下面よりは高くする必要が有る。
【００５６】
なお、図１３の工程において領域Ａ２、Ａ３の金属膜１８、及び絶縁膜１６を、例えばＲＩＥ法等の異方性エッチングで除去した際、多結晶シリコン層３５の上面は、金属膜１８の上面と一致している。これは、図６の工程において形成された多結晶シリコン層３５の上面を、予めメモリセルトランジスタＭＴが備える金属膜１８の上面と一致する膜厚で形成するからである。また、図１３の工程において、多結晶シリコン層３５の上面が、金属膜１８の上面よりも高ければ、上記ＲＩＥ法で金属膜１８の上面に一致させ、金属膜１８の上面よりも低ければ、再度領域Ａ２、及びＡ３上に形成されている多結晶シリコン層３５の上面に更に、上面が金属膜１８と一致するよう多結晶シリコン層３５を形成させる。これにより、図１４乃至図１７に示す、メモリセルトランジスタ、並びに周辺トランジスタＰＴ１、及びＰＴ２が備える金属膜１９、多結晶シリコン層２８の上面が一致する。その結果、図１５に示す、ゲート電極のパターンにパターニングにおける加工マージンを向上させることができる。
【００５７】
そして、ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２を被覆するようにして層間絶縁膜２１が形成される。また、層間絶縁膜２１上に、例えばタングステンやモリブデンなど高融点金属の特性を持つコンタクトプラグＣＰ１、ＣＰ２や、例えば、アルミニウム、銅などが用いられた金属配線層が形成される。これにより、図２乃至図４に示すメモリセルトランジスタＭＴおよび周辺トランジスタＰＴ１、ＰＴ２を得ることが出来る。
【００５８】
＜この実施形態に係る効果＞  
上記のように第１の実施形態に係る半導体記憶装置、及びその製造方法によれば、動作信頼性を向上できる。本効果つき、従来における半導体記憶装置と比較しつつ、以下詳細に説明する。
【００５９】
従来から半導体記憶装置において、メモリセルトランジスタＭＴ、及び周辺トランジスタＰＴのゲートの低抵抗化という要求があった。そこで、ゲート全体をシリサイド化する方法（ＦＵＳＩ化）がある。しかし、従来のＦＵＳＩ化の技術であると、以下の問題があった。通常、メモリセルトランジスタのゲート電極と周辺トランジスタのゲート電極とは、同じ製造プロセスにより同時に形成される。しかし、メモリセルトランジスタのゲート電極は電荷蓄積層やブロック層を含むため、ＦＵＳＩ化すべき制御ゲートの膜厚は、周辺トランジスタのゲート電極の膜厚よりも大幅に小さい。従って、制御ゲートに対して最適化された条件でＦＵＳＩ化を行うと、周辺トランジスタのゲート電極は一部しかシリサイド化されない。そして周辺トランジスタのゲート電極において、どれだけの領域がシリサイド化されるかは、非常に大きくバラつく。更に、条件によっては、周辺トランジスタにおけるシリサイド膜の組成比にもバラツキが生じる。このバラツキは、周辺トランジスタの特性、例えば閾値電圧等に影響する。その結果、ＦＵＳＩ化の際に生じるバラツキにより、設計通りにＭＯＳトランジスタを形成することが困難となり、このことが、ＮＡＮＤ型フラッシュメモリの信頼性に悪影響を及ぼす原因ともなっていた。
【００６０】
そこで、従来では、メモリセルトランジスタＭＴの制御ゲートのみＦＵＳＩ化を行い、周辺トランジスタＰＴのゲートは全くシリサイド化していなかった。しかし、メモリセルトランジスタＭＴの制御ゲートのみＦＵＳＩ化するには、メモリセルトランジスタＭＴの制御ゲートのシリサイド化の際に、周辺トランジスタＰＴのゲート上に、シリサイド化防止膜として、ＳｉＮ等の絶縁膜を成膜し、被覆することにより、周辺トランジスタＰＴのシリサイド化を防止し、その後、被覆したシリサイド化防止膜を剥離するといった余計な工程が必要であった。このため、非常に製造工程が繁雑であった。そこで、この手間を省くため、背景技術で説明したように、メモリセルトランジスタの制御ゲート、及び周辺トランジスタのゲート電極の表面をシリサイド化することで、ゲートの低抵抗化を図る技術が採用されてきた。そして、今までのゲート電極のゲート幅であると、上記制御ゲートの一部をシリサイド化しさえすれば、十分低抵抗が得られたが、近年、制御ゲートの微細化が進むにつれ、ゲートの表面のみをシリサイド化するのみでは、低抵抗化として十分では無くなってきた。つまり、メモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの抵抗が上がってしまっていた。
【００６１】
そこで、メモリセルトランジスタＭＴ、及び周辺トランジスタＰＴのゲートの低抵抗化という要望に応えるためには、前述のＦＵＳＩ化を行うことがやはり必要となってきた。しかし、上記説明したようなバラつきの問題がある。更にまた、ゲートがシリサイド化されたとしても、組成比の異なるといった問題があり、動作信頼性といった観点で問題が生じていた。しかし、本実施形態であると、上記問題を解決することができる。以下、本効果について説明する。
【００６２】
本実施形態に係る構成であると、メモリセルトランジスタのゲート電極に金属膜１８、１９を設けている。また、ＭＯＳトランジスタのゲート電極にも、メモリセルトランジスタのゲート電極が備える金属膜１９と上面が一致する金属膜１９を設けている。そして、金属膜１８、１９をＦＵＳＩ化のストッパ膜として使用している。すなわち、金属膜１９よりも上の領域がシリサイド化される領域であり、下の領域はシリサイド化されない。
【００６３】
つまり、従来に比べてシリサイド化される領域が限定される。そのため、周辺トランジスタのゲート電極において生じるシリサイド化のバラツキを抑制出来る。つまり、設計時点において、シリサイド化すべき領域とすべきでない領域とを決定し、シリサイド化すべき領域は全てシリサイド化し、すべきでない領域は金属膜１９によりシリサイド化を防止する。その結果、周辺トランジスタにつきシリサイド化がどこまで且つどの程度進むかというバラツキを排除し、周辺トランジスタにつき設計通りの特性を得ることが出来る。よって、ＮＡＮＤ型フラッシュメモリの信頼性を向上出来る。
【００６４】
また、メモリセルトランジスタにおいてシリサイド化すべき領域である制御ゲートと、周辺トランジスタにおいてシリサイド化すべき領域である多結晶シリコン層２８とは、同一の膜厚を有する。従って、メモリセルトランジスタと周辺トランジスタにおいては、シリサイド化すべき領域をほぼ同程度とすることが出来る。その結果、メモリセルトランジスタＭＴ、及び周辺トランジスタＰＴのゲートの膜厚が異なる場合と比べ、メモリセルトランジスタＭＴの制御ゲートに最適な条件でＦＵＳＩ化した際、周辺トランジスタＰＴのゲートも、メモリセルトランジスタＭＴの制御ゲート同様、最適な条件でＦＵＳＩ化される。なぜなら、メモリセルトランジスタＭＴの制御ゲートよりも、周辺トランジスタＰＴのゲートの膜厚が大きい場合、メモリセルトランジスタＭＴの制御ゲートに最適な条件の下でＦＵＳＩ化しても、周辺トランジスタＰＴのゲートは、上記説明したように、均一にはＦＵＳＩ化せず、また、周辺トランジスタＰＴのゲートに最適な条件でＦＵＳＩ化した際、メモリセルトランジスタＭＴの制御ゲートは、必要以上の熱処理に晒されてしまう。つまり、メモリセルトランジスタＭＴのゲート電極が劣化する恐れがあった。しかし、本実施形態に係る半導体記憶装置、及びその製造方法によると、メモリセルトランジスタＭＴの制御ゲートをＦＵＳＩ化する最小限の熱処理工程において、周辺トランジスタＰＴのゲートをＦＵＳＩ化することができる。
【００６５】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置、及びその製造方法について説明する。本実施形態では、上記第１の実施形態で説明したメモリセルトランジスタと共に抵抗素子を形成する場合について説明する。
【００６６】
図１８に上記第１の実施形態で説明したメモリセルアレイ、並びに本実施形態に係る抵抗素子の平面図を示す。メモリセルアレイ１０１は実施例１と同じ構造なので説明を省略する。半導体基板１０中に、第１方向に沿ったストライプ形状の活性領域ＡＡ上に抵抗素子１０２が形成されている。
【００６７】
活性領域ＡＡの周囲には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩの構成は、メモリセルアレイ１内の素子分離領域ＳＴＩと同一の構成である。すなわち、素子分離領域４７が活性領域の周囲で形成されている。
【００６８】
素子領域ＡＡ上には、ゲート絶縁膜３３を介在して多結晶シリコン層３５が形成されている。また多結晶シリコン層３５上には、絶縁膜１６を介在して金属シリサイド層１７が形成されている。各素子領域ＡＡ内において、上記絶縁膜１６、及び金属シリサイド層１７は、第１方向に沿って３つの領域に分割されている。以下、３つの領域をそれぞれ領域Ｂ１、Ｂ２、Ｂ３と呼ぶことにする。なお、領域Ｂ１、Ｂ３は抵抗素子における第１方向に沿った両端部分の領域であり、領域Ｂ２は第１方向に沿って領域Ｂ１、Ｂ３に挟まれた中央部分の領域である。また、図１８においては、活性領域ＡＡと多結晶シリコン層３５との平面パターンは同一であるので両者を参照符号３５（ＡＡ）と示している。
【００６９】
そして領域Ｂ１における金属シリサイド層１７はコンタクトプラグ５４を介して金属配線層５６に接続され、領域Ｂ２における金属シリサイド層１７はコンタクトプラグ５３を介して金属配線層５５に接続される。つまり、図１８に示す抵抗素子の一端は金属配線層５６に接続され、他端は金属配線層３８に接続されている。
【００７０】
次に、上記構造において、Ｃ−Ｃ線に沿った抵抗素子の断面図を図１９に示す。図示するように、素子領域ＡＡ上にゲート絶縁膜３３を介在して多結晶シリコン層３５が形成されている。また、多結晶シリコン層３５上には絶縁膜１６、及び金属層１８、１９を介在して金属シリサイド層１７が形成されている。そして、領域Ｂ１と領域Ｂ２との境界部分、及び領域Ｂ２と領域Ｂ３との境界部分においては、金属層１８、１９、及び金属シリサイド層１７が除去されている。よって、領域Ｂ１の金属シリサイド層１７と領域Ｂ２の金属シリサイド層１７とは電気的に分離され、領域Ｂ２の金属シリサイド層１７と領域Ｂ３の金属シリサイド層１７とは電気的に分離される。
【００７１】
また、領域Ｂ１、Ｂ３においては、絶縁膜１６の一部が除去されることで開口部５２が形成され、この開口部５２を介して、多結晶シリコン層３５と金属シリサイド層１７が金属層１９を介して電気的に接続されている。他方、領域Ｂ２においては、絶縁膜１６によって多結晶シリコン層３５と金属シリサイド層１７は電気的に分離されている。
【００７２】
上記構成において、多結晶シリコン層３５が抵抗素子の実質的な抵抗部として機能し、領域Ｂ１、Ｂ３における金属シリサイド層１７がそれぞれ、抵抗素子の一端及び他端における電極として機能する。なお、金属シリサイド層１７はＦＵＳＩ化された金属シリサイド層である。
【００７３】
そして、半導体基板１０上には、上記抵抗素子を被覆するようにして層間絶縁膜２１が形成される。層間絶縁膜２１中には、それぞれ領域Ｂ１、Ｂ３における金属シリサイド層１７に接続されるコンタクトプラグ５４、５３が形成され、更にコンタクトプラグ５４、５３に接続された金属配線層５６、５５が形成される。そして、層間絶縁膜２１上には、上記第１の実施形態における図３と同様に、層間絶縁膜２４、層間絶縁膜２５、金属配線層２６、及び絶縁膜２７が順に形成されている。
【００７４】
また、ゲート絶縁膜３３に代えて、ゲート絶縁膜３３よりも厚い膜厚を有するゲート絶縁膜３７を用いても良い。その結果、抵抗素子に高電位を加えることが可能となる。
【００７５】
なお、図１９では、コンタクトプラグ５３、５４と金属配線層５５、５６とは別個のものとして示されているが、同一の工程によって一体化して形成されても良い。更に、図１８及び図１９では１つの抵抗素子のみを示しているが、複数の抵抗素子が設けられても良い。以上のような抵抗素子とすることで、抵抗素子とメモリセルトランジスタとを同時に形成出来る。
【００７６】
＜抵抗素子１０２の製造方法＞  
次に、抵抗素子１０２の製造方法について説明する。まず、上記第１の実施形態で説明した図６乃至図１３までの工程を行う。但し本実施形態では、図１３の工程における領域Ａ２または領域Ａ３のうち、図１９の領域Ｂ１、Ｂ３に相当する領域における金属膜１８及び絶縁膜１６を除去することで開口部５２を形成する。その際、図１３に示す領域Ａ２、Ａ３のうち、領域Ｂ２に相当する領域は金属膜１８及び絶縁膜１６を残す。その後は図１４乃至図１７の工程と同じであるため説明を省略する。
【００７７】
その後、例えば、レジストマスクで領域Ｂ１乃至Ｂ３を覆い、金属シリサイド層１７、金属層１８、１９及び絶縁膜１６をエッチングにて除去する。その結果、図１９の構造が形成される。
【００７８】
＜この実施形態に係る効果＞  
上記のように、第２の実施形態に係る半導体記憶装置、及びその製造方法によれば、以下（２）の効果が得られる。また、（２）の効果だけでなく、前述の（１）の効果を同時に奏することも期待できる。  
（２）製造工程を短縮できる。  
本実施形態に係る構成であると、同一基板上に上記第１の実施形態で説明したメモリセルアレイ１０１と同時に、抵抗素子１０２を形成することができる。すなわち、上記第１の実施形態で説明したメモリセルアレイ１０１の製造過程を経ながら、抵抗素子１０２を形成することができるため、製造工程の短縮ができる。更には、図１９に示すように領域Ｂ１乃至Ｂ３において、抵抗素子として用いられる多結晶シリコン層３５上に金属層１９が形成されている。すなわち、多結晶シリコン層２８をＦＵＳＩ化した際、金属膜１９によって多結晶シリコン層３５はシリサイド化を防止される。その結果、メモリセルトランジスタＭＴのゲートの低抵抗化を可能とすると共に、高抵抗の抵抗素子を形成することが可能となる。
【００７９】
＜製造方法の変形例＞  
上記第１の実施形態で説明した図１２の工程において、図２０に示すように、周辺トランジスタ形成予定領域の多結晶シリコン層３５の上面と、メモリセルトランジスタＭＴ形成予定領域のブロック層として機能する絶縁膜１６の上面とを一致させてもよい。その後、金属層１８を形成せず、絶縁膜１６を領域Ｂ１、Ｂ３の開口部５２において除去する。金属層１９の形成以降は、図１４乃至図１７の工程と同じであるため説明を省略する。そしてこの場合図２１のメモリセルアレイと抵抗素子が形成される。
【００８０】
その結果、領域Ｂ１乃至Ｂ３の開口部５２以外の金属シリサイド層１７上面と開口部５２の金属シリサイド層１７との上面の差が小さくなり、金属配線層５５、５６の加工マージンが向上する。
【００８１】
なお、図２におけるＮＡＮＤセル５が備えるメモリセルは、ＦＧ型でもよい。ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。そして、この場合、制御ゲートがＦＵＳＩ化される。
【００８２】
また、なおメモリセルトランジスタＭＴの制御ゲート１７、並びに周辺トランジスタＰＴ１、及びＰＴ２のゲート１７は、多結晶シリコン層の代わりに例えばＴａＮ、ＷＮ、Ｗなどを、例えばスパッタを用いて形成してもよい。
【００８３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００８４】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図３】図２におけるＡ−Ａ線方向に沿った断面図。
【図４】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタの平面図。
【図５】図４におけるＢ−Ｂ線方向に沿った断面図。
【図６】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第１製造工程を示す断面図である。
【図７】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第２製造工程を示す断面図である。
【図８】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第３製造工程を示す断面図である。
【図９】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第４製造工程を示す断面図である。
【図１０】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第５製造工程を示す断面図である。
【図１１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第６製造工程を示す断面図である。
【図１２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第７製造工程を示す断面図である。
【図１３】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第８製造工程を示す断面図である。
【図１４】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第９製造工程を示す断面図である。
【図１５】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第１０製造工程を示す断面図である。
【図１６】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第１１製造工程を示す断面図である。
【図１７】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴ、及び周辺トランジスタＰＴの第１２製造工程を示す断面図である。
【図１８】この発明の第２の実施形態に係るメモリセルアレイ及び抵抗素子の平面図である。
【図１９】図１８におけるＣ−Ｃ線方向に沿った断面図である。
【図２０】この発明の第２の実施形態の変形例に係るメモリセルアレイ及び抵抗素子の製造工程の一部を示す断面図である。
【図２１】この発明の第２の実施形態の変形例に係るメモリセルアレイ及び抵抗素子の断面図である。
【符号の説明】
【００８５】
１…メモリセルアレイ、２…電圧発生回路、３…ロウデコーダ、４…カラムデコーダ、５…ＮＡＮＤセル、１０…ｐ型半導体基板、１１、３１…ｎ型ウェル領域、１２、３２…ｐ型ウェル領域、１３、４０…ｎ＋型不純物拡散層、１４、３３、３７…ゲート絶縁膜、１５、１６、２７…絶縁膜、１７…制御ゲート、１８、１９…金属膜、２０…ゲート電極、２１、２４、２５…層間絶縁膜、２２、２３、２６、５５、５６…金属配線層膜、３５、４１…素子分離領域、３９…ｐ＋型不純物拡散層、５３、５４…コンタクトプラグ、５２…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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