(57)【要約】【課題】単一導電型のトランジスタを用いたレベル変換回路において、レベル変換する信号数が増加しても、消費電力の増大を抑制することが可能なレベル変換回路を提供する。【解決手段】レベル変換回路は、位相の異なる入力信号ＩＮＳ１〜ＩＮＳ３をそれぞれレベル変換する単位レベル変換回路ＬＳ１〜ＬＳ３から構成される。各単位レベル変換回路ＬＳ１〜ＬＳ３の第２ブートストラップ回路１２０において、当該第２ブートストラップ回路１２０の出力ノードＮ６Ｙを充電するトランジスタＱ１Ｙは、自己の前に活性化される他の単位レベル変換回路からの信号に応じてオン状態になり、自己の次に活性化される他の単位レベル変換回路からの信号に応じてオフ状態になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源および第２電源を有し、
前記第１電源と前記第２電源の電圧の差よりも小さな振幅を有する複数の入力信号に基づき、前記第１電源の電圧に対応する電圧レベルと前記第２電源の電圧に対応する電圧レベルとの間で変化する複数の最終出力信号を生成するレベル変換回路であって、
１つの前記入力信号が入力され１つの前記最終出力信号を出力する単位レベル変換回路を３つ以上備え、
前記単位レベル変換回路の各々は、
前記入力信号のレベル変化に応じてレベル変化する互いに相補な第１および第２内部信号をそれぞれ生成する第１および第２ブートストラップ回路と、
前記最終出力信号を、前記第１内部信号が活性化する期間に非活性化させ、前記第２内部信号が活性化する期間に活性化させる出力段回路とを備え、
前記単位レベル変換回路の各々において、
当該第２ブートストラップ回路の負荷トランジスタが、
前記第２内部信号が活性化する前にオン状態になり、
前記第２内部信号が非活性化した以後にオフ状態になるように制御されている
ことを特徴とするレベル変換回路。
【請求項２】
請求項１記載のレベル変換回路であって、
前記第２ブートストラップ回路は、
当該単位レベル変換回路以外の第１および第２の単位レベル変換回路からの信号を受け、
当該第２ブートストラップ回路の負荷トランジスタが、
前記第１の単位レベル変換回路からの信号に応じてオン状態になり、前記第２の単位レベル変換回路からの信号に応じてオフ状態になるように制御されている
ことを特徴とするレベル変換回路。
【請求項３】
請求項２記載のレベル変換回路であって、
複数の前記入力信号は特定の順序でレベル変化するものであり、
前記第１の単位レベル変換回路は、当該単位レベル変換回路の前に前記最終出力信号が活性化されるものであり、
前記第２の単位レベル変換回路は、当該単位レベル変換回路の後に前記最終出力信号が活性化されるものである
ことを特徴とするレベル変換回路。
【請求項４】
請求項２または請求項３記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記最終出力信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記最終出力信号である
ことを特徴とするレベル変換回路。
【請求項５】
請求項２または請求項３記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第２内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。
【請求項６】
請求項２または請求項３記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第２内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。
【請求項７】
請求項１記載のレベル変換回路であって、
前記第２ブートストラップ回路は、
他の単位レベル変換回路からの信号を受け、
当該第２ブートストラップ回路の負荷トランジスタが、
前記他の単位レベル変換回路からの信号に応じてオン状態になり、当該第２ブートストラップ回路の入力ノードの信号に応じてオフ状態になるように制御されている
ことを特徴とするレベル変換回路。
【請求項８】
請求項７記載のレベル変換回路であって、
複数の前記入力信号は特定の順序でレベル変化するものであり、
前記他の単位レベル変換回路は、当該単位レベル変換回路の直前に前記最終出力信号が活性化されるものである
ことを特徴とするレベル変換回路。
【請求項９】
請求項７または請求項８記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記最終出力信号である
ことを特徴とするレベル変換回路。
【請求項１０】
請求項７または請求項８記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。
【請求項１１】
請求項７または請求項８記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路をさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第２内部信号である
ことを特徴とするレベル変換回路。
【請求項１２】
請求項５、請求項６、請求項１０および請求項１１のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記第１ブートストラップ回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、当該第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１トランジスタと、
前記第２電源と前記第１ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第１ノードと前記第２ノードとの間に接続される第１容量素子とを備える
ことを特徴とするレベル変換回路。
【請求項１３】
請求項１２記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記第１プッシュプル回路は、
前記第３内部信号の出力ノードである第３ノードと第１電源との間に接続され、第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第２電源と前記第３ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第５トランジスタと
を備えることを特徴とする
ことを特徴とするレベル変換回路。
【請求項１４】
請求項５または請求項６記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第４ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第６トランジスタと、
前記第２電源と前記第４ノードとの間に接続される前記負荷トランジスタである第７トランジスタと、
前記第２電源と前記第７トランジスタのゲートが接続する第５ノードとの間に接続され、前記第１の単位レベル変換回路の前記第２内部信号を受けるゲートを有する前記所定導電型の第８トランジスタと、
前記第１電源と前記第５ノードとの間に接続され、前記第２の単位レベル変換回路の前記第２内部信号を受けるゲートを有する前記所定導電型の第９トランジスタと、
前記第４ノードと前記第５ノードとの間に接続される第２容量素子とを備える
ことを特徴とするレベル変換回路。
【請求項１５】
請求項１０または請求項１１記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第４ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第６トランジスタと、
前記第２電源と前記第４ノードとの間に接続される前記負荷トランジスタである第７トランジスタと、
前記第２電源と前記第７トランジスタのゲートが接続する第５ノードとの間に接続され、前記他の単位レベル変換回路の前記第２内部信号を受けるゲートを有する前記所定導電型の第８トランジスタと、
前記第８トランジスタのゲートと前記第５ノードとの間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続するゲートを有する前記所定導電型の第９トランジスタと、
前記第４ノードと前記第５ノードとの間に接続される第２容量素子とを備える
ことを特徴とするレベル変換回路。
【請求項１６】
請求項５、請求項６、請求項１０および請求項１１のいずれか記載のレベル変換回路であって、
前記出力段回路は、
前記最終出力信号が出力される出力端子と前記第１電源との間に接続され、前記第１内部信号の活性化に応じてオンする第１０トランジスタと、
前記出力端子と前記第２電源との間に接続され、前記第２内部信号の活性化に応じてオンする第１１トランジスタとを備え、
前記第１１トランジスタがオンした後に、当該第１１トランジスタのゲート・ソース間電圧がより大きくなる方向に前記第１１トランジスタのゲートが接続する第６ノードの電圧が変化するように構成されている
ことを特徴とするレベル変換回路。
【請求項１７】
請求項１６記載のレベル変換回路であって、
前記出力段回路は、
前記第１電源と前記第５ノードとの間に接続し、前記第１内部信号を受けるゲートを有する第１２トランジスタと、
前記第２電源と前記第５ノードとの間に接続し、前記第２内部信号を受けるゲートを有する第１３トランジスタと、
前記第５ノードと所定の第７ノードとの間に接続した第３容量素子と、
前記第１１トランジスタがオンした後に、前記第７ノードの電圧レベルを変化させることにより前記第５ノードの電圧レベルを変化させて前記第１１トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備える
ことを特徴とするレベル変換回路。
【請求項１８】
請求項１７記載のレベル変換回路であって、
前記昇圧回路は、前記最終出力信号に応じて動作する
ことを特徴とするレベル変換回路。
【請求項１９】
請求項１７記載のレベル変換回路であって、
前記昇圧回路は、
前記第２内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第２内部信号に応じて動作する
ことを特徴とするレベル変換回路。
【請求項２０】
請求項１４または請求項１５記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記第２ブートストラップ回路において、
前記第２容量素子と前記第７トランジスタのゲートとの接続ノードと前記第５ノードとの間に、ゲートが前記第２電源に接続した第１４トランジスタが介在している
ことを特徴とするレベル変換回路。
【請求項２１】
請求項１４または請求項１５記載のレベル変換回路であって、
前記単位レベル変換回路の少なくとも１つにおいて、
前記第２ブートストラップ回路が、
前記第５ノードと前記第２電源との間に接続し、所定のリセット信号により制御される第１５トランジスタをさらに備える
ことを特徴とするレベル変換回路。
【請求項２２】
請求項２または請求項３記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第４内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。
【請求項２３】
請求項２または請求項３記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記単位レベル変換回路の各々において、
前記第１の単位レベル変換回路からの信号は、
当該第１の単位レベル変換回路の前記第４内部信号であり、
前記第２の単位レベル変換回路からの信号は、
当該第２の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。
【請求項２４】
請求項７または請求項８記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記第３内部信号を受ける入力ノードを有し、
前記第３内部信号を反転させた前記第２内部信号を出力するインバータであり、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。
【請求項２５】
請求項７または請求項８記載のレベル変換回路であって、
前記単位レベル変換回路の各々は、
前記第１内部信号を受け、当該第１内部信号と同相の第３内部信号を生成する第１プッシュプル回路と、
前記第２内部信号を受け、当該第２内部信号と同相の第４内部信号を生成する第２プッシュプル回路とをさらに備え、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第２内部信号を受ける入力ノードを有し、
前記第２内部信号を反転させた前記第１内部信号を出力するインバータであり、
前記第２ブートストラップ回路は、
前記入力信号を受ける入力ノードを有し、
前記入力信号を反転させた前記第２内部信号を出力するインバータであり、
前記単位レベル変換回路の各々において、
前記他の単位レベル変換回路からの信号は、
当該他の単位レベル変換回路の前記第４内部信号である
ことを特徴とするレベル変換回路。
【請求項２６】
請求項２２から請求項２５のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、当該第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１トランジスタと、
前記第１ノードと所定の第２ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第３ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第１ノードと前記第３ノードとの間に接続される第１容量素子とを備え、
前記第１プッシュプル回路は、
前記第３内部信号の出力ノードである第４ノードと第１電源との間に接続され、前記第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第５トランジスタと、
前記第２電源と前記第４ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第６トランジスタとを備え、
前記第２ノードと前記第４ノードとの間に、第２容量素子が接続されている
ことを特徴とするレベル変換回路。
【請求項２７】
請求項２２から請求項２５のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第１ブートストラップ回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、当該第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１トランジスタと、
前記第１ノードと所定の第２ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第３ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第４トランジスタと、
前記第１ノードと前記第３ノードとの間に接続される第１容量素子とを備え、
前記第１プッシュプル回路は、
前記第３内部信号の出力ノードである第４ノードと第１電源との間に接続され、前記第１ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第５トランジスタと、
前記第２電源と前記第４ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第６トランジスタと、
所定の第５ノードと第１電源との間に接続され、前記第５トランジスタのゲートに接続したゲートを有する前記所定導電型の第７トランジスタと、
前記第２電源と前記第５ノードとの間に接続され、前記第６トランジスタのゲートに接続したゲートを有する前記所定導電型の第８トランジスタとを備え、
前記第２ノードと前記第５ノードとの間に、第２容量素子が接続されている
ことを特徴とするレベル変換回路。
【請求項２８】
請求項２２または請求項２３記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記第１の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１電源と前記第８ノードとの間に接続され、前記第２の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタとを備え、
前記第２ノードと前記第９ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。
【請求項２９】
請求項２２または請求項２３記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記第１の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１電源と前記第８ノードとの間に接続され、前記第２の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタと、
所定の第１０ノードと第１電源との間に接続され、前記第１４トランジスタのゲートに接続したゲートを有する前記所定導電型の第１６トランジスタと、
前記第２電源と前記第１０ノードとの間に接続され、前記第１５トランジスタのゲートに接続したゲートを有する前記所定導電型の第１７トランジスタとを備え、
前記第２ノードと前記第４ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。
【請求項３０】
請求項２４または請求項２５記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記他の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１２トランジスタのゲートと前記第５ノードとの間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続するゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタとを備え、
前記第２ノードと前記第９ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。
【請求項３１】
請求項２４または請求項２５記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第２ブートストラップ回路は、
前記第２内部信号の出力ノードである第６ノードと前記第１電源との間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第９トランジスタと、
前記第６ノードと所定の第７ノードとの間に接続される前記負荷トランジスタである第１０トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第１１トランジスタと、
前記第２電源と前記第１０トランジスタのゲートが接続する第８ノードとの間に接続され、前記他の単位レベル変換回路の前記第４内部信号を受けるゲートを有する前記所定導電型の第１２トランジスタと、
前記第１２トランジスタのゲートと前記第５ノードとの間に接続され、当該第２ブートストラップ回路の前記入力ノードに接続するゲートを有する前記所定導電型の第１３トランジスタと、
前記第６ノードと前記第８ノードとの間に接続される第３容量素子とを備え、
前記第２プッシュプル回路は、
前記第３内部信号の出力ノードである第９ノードと第１電源との間に接続され、前記第２ブートストラップ回路の前記入力ノードに接続したゲートを有する前記所定導電型の第１４トランジスタと、
前記第２電源と前記第９ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第１５トランジスタと、
所定の第１０ノードと第１電源との間に接続され、前記第１４トランジスタのゲートに接続したゲートを有する前記所定導電型の第１６トランジスタと、
前記第２電源と前記第１０ノードとの間に接続され、前記第１５トランジスタのゲートに接続したゲートを有する前記所定導電型の第１７トランジスタとを備え、
前記第２ノードと前記第４ノードとの間には、第４容量素子が接続されている
ことを特徴とするレベル変換回路。
【請求項３２】
請求項２２から請求項２５のいずれか記載のレベル変換回路であって、
前記出力段回路は、
前記最終出力信号が出力される出力端子と前記第１電源との間に接続され、前記第３内部信号の活性化に応じてオンする第１８トランジスタと、
前記出力端子と前記第２電源との間に接続され、前記第４内部信号の活性化に応じてオンする第１９トランジスタとを備え、
前記第１９トランジスタがオンした後に、当該第１９トランジスタのゲート・ソース間電圧がより大きくなる方向に前記第１９トランジスタのゲートが接続する第１１ノードの電圧が変化するように構成されている
ことを特徴とするレベル変換回路。
【請求項３３】
請求項３２記載のレベル変換回路であって、
前記出力段回路は、
前記第１電源と前記第１１ノードとの間に接続し、前記第３内部信号を受けるゲートを有する第２０トランジスタと、
前記第２電源と前記第１１ノードとの間に接続し、前記第４内部信号を受けるゲートを有する第２１トランジスタと、
前記第１１ノードと所定の第１２ノードとの間に接続した第５容量素子と、
前記第１９トランジスタがオンした後に、前記第１２ノードの電圧レベルを変化させることにより前記第１１ノードの電圧レベルを変化させて前記第１９トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備える
ことを特徴とするレベル変換回路。
【請求項３４】
請求項３３記載のレベル変換回路であって、
前記昇圧回路は、前記最終出力信号に応じて動作する
ことを特徴とするレベル変換回路。
【請求項３５】
請求項３３記載のレベル変換回路であって、
前記昇圧回路は、
前記第４内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第４内部信号に応じて動作する
ことを特徴とするレベル変換回路。
【請求項３６】
請求項３２記載のレベル変換回路であって、
前記出力段回路は、
前記第１電源と所定の第１３ノードとの間に接続され、前記第３内部信号を受けるゲートを有する前記所定導電型の第２２トランジスタと、
前記第２電源と前記第１３ノードとの間に接続され、前記第１１ノードに接続したゲートを有する前記所定導電型の第２３トランジスタと、
前記第１電源と前記第１１ノードとの間に接続され、前記第４内部信号を受けるゲートを有する前記所定導電型の第２４トランジスタと、
前記第１１ノードと所定の第１４ノードとの間に接続され、前記第２内部信号の活性化に応じてオンする前記所定導電型の第２５トランジスタと、
前記第１４ノードと前記第２電源との間に接続され、前記第２電源に接続したゲートを有する第２６トランジスタと、
前記第１３ノードと前記第１４ノードとの間に接続された第６容量素子とをさらに備える
ことを特徴とするレベル変換回路。
【請求項３７】
請求項２８から請求項３１のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記第２ブートストラップ回路において、
前記第３容量素子と前記第１０トランジスタのゲートとの接続ノードと前記第８ノードとの間に、ゲートが前記第２電源に接続した第２７トランジスタが介在している
ことを特徴とするレベル変換回路。
【請求項３８】
請求項２８から請求項３１のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の少なくとも１つにおいて、
前記第２ブートストラップ回路が、
前記第８ノードと前記第２電源との間に接続し、所定のリセット信号により制御される第２８トランジスタをさらに備える
ことを特徴とするレベル変換回路。
【請求項３９】
前記第１電源は、前記第２電源よりも低い電圧レベルを供給し、
前記入力信号のローレベルの電圧レベルは、前記第１電源の電圧レベル以上であり、
前記所定導電型はＮ型である
請求項１から請求項３８のいずれか記載のレベル変換回路。
【請求項４０】
前記入力信号のローレベルは接地電圧レベルである
請求項３９記載のレベル変換回路。
【請求項４１】
前記第１電源は、前記第２電源よりも高い電圧レベルを供給し、
前記入力信号のハイレベルの電圧レベルは、前記第１電源の電圧レベル以下であり、
前記所定導電型はＰ型である
請求項１から請求項３８のいずれか記載のレベル変換回路。
【請求項４２】
ゲート線に接続した画素を駆動するゲート線駆動回路と、
所定のクロック信号をレベル変換して前記ゲート線駆動回路に供給するレベル変換回路とを備える画像表示装置であって、
前記レベル変換回路は、請求項１から請求項４１のいずれか記載のものであり、
前記画素およびゲート線駆動回路を構成するトランジスタは、全て前記所定導電型のものである
ことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号の振幅を変換するためのレベル変換回路に関するものであり、特に、それを構成するトランジスタが全て同一導電型であるレベル変換回路に関する。
【背景技術】
【０００２】
信号の電圧レベルおよび振幅を変換するためのレベル変換回路は広く知られている。例えば下記の特許文献１には、それを構成するトランジスタが全て同一の導電型である、即ち単一導電型のトランジスタのみを用いて構成されたレベル変換回路が開示されている。このようにトランジスタの導電型を揃えることにより、製造プロセスの簡略化および低コスト化を図ることができる。
【０００３】
特許文献１の図１３に開示されているレベル変換回路は、出力段としてレシオレスブートストラップ型出力駆動段（１３０）を備えているため、低消費電力で大きな駆動能力を有しており、大きな負荷容量を有する信号線（例えば後述のクロック信号線）の駆動に適している。
【０００４】
単一導電型のトランジスタにより構成されたレベル変換回路の使用例が下記の非特許文献１のFig. 4に示されている。同図のレベル変換回路（Level Shifters）は、表示装置の画素を駆動するゲートドライバを構成している複数のシフトレジスタ（S/R_1，S/R_2，S/R_3，…）を動作させるために用いられる４相のクロック信号それぞれの電圧レベルを変換している。より具体的には、電圧レベルが０〜１０Ｖのクロック信号（Clk1〜Clk4）を、電圧レベルが−８〜１０Ｖのクロック信号（CLK1〜CLK4）に変換している。
【０００５】
また非特許文献２に、表示装置のゲートドライバ（シフトレジスタ）を１２相のクロック信号を用いて駆動することにより消費電力を低減する技術が示されている。同文献のfiguer 4は、クロック信号の相数とゲートドライバの消費電力との関係を示すグラフであり、それにはクロック信号の相数を増加させるほどゲートドライバの消費電力を低減できることが示されている。なお、当該文献におけるゲートドライバの例では、それに入力される１２相のクロック信号は既にレベル変換されたものである。
【０００６】
【特許文献１】特開２００５−１２３５６号公報
【非特許文献１】Yong-Min Ha et al., 「P-type Low-Power Low-Temperature TFT-LCDs」, SID O4 Digest p.1080, 2004
【非特許文献２】K.Yamashita et al., 「a-Si Gate Driver designs for low power AMLCDoperation」, IDW/AD '05 p.275, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１の図１３のレベル変換回路は、非特許文献１，２のゲートドライバを動作させるクロック信号のレベル変換にも用いることができる。しかし特許文献１の図１３の回路では、出力段であるレシオレスブートストラップ型出力駆動段（１３０）を動作させるための入力段（１００）およびブートストラップ駆動段（１２０）がレシオ回路で構成されている。それらレシオ回路では、ローレベル出力時に、ハイ側電源（ＶＨ）からロー側電源（−ＶＬ）へと直流的な電流が流れるため消費電力が比較的大きい。従って、非特許文献２のようにクロック信号の相数を多くしてゲートドライバの消費電力を低減させても、その相数と同じ数必要になるレベル変換回路での消費電力が増大するという問題が生じる。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、単一導電型のトランジスタを用いたレベル変換回路において、レベル変換する信号数が増加しても、消費電力の増大を抑制することが可能なレベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るレベル変換回路は、第１電源および第２電源を有し、前記第１電源と前記第２電源の電圧の差よりも小さな振幅を有する複数の入力信号に基づき、前記第１電源の電圧に対応する電圧レベルと前記第２電源の電圧に対応する電圧レベルとの間で変化する複数の最終出力信号を生成するレベル変換回路であって、１つの前記入力信号が入力され１つの前記最終出力信号を出力する単位レベル変換回路を３つ以上備え、前記単位レベル変換回路の各々は、前記入力信号のレベル変化に応じてレベル変化する互いに相補な第１および第２内部信号をそれぞれ生成する第１および第２ブートストラップ回路と、前記最終出力信号を、前記第１内部信号が活性化する期間に非活性化させ、前記第２内部信号が活性化する期間に活性化させる出力段回路とを備え、前記単位レベル変換回路の各々において、当該第２ブートストラップ回路の負荷トランジスタが、前記第２内部信号が活性化する前にオン状態になり、前記第２内部信号が非活性化するのと同時または後にオフ状態になるように制御されているものである。
【発明の効果】
【００１０】
本発明によれば、各単位レベル変換回路において、第２ブートストラップ回路の負荷トランジスタがオンする期間が、他の２つの単位レベル変換回路からの信号により規定される。そのため当該負荷トランジスタそれを通して直流電流が流れる期間が制限され、使用する単位レベル変換回路の数（入力信号の相数）が増加した場合でも、消費電流は一定に留まる。従来の回路（特許文献１の図１３）では、単位レベル変換回路ごとに一定の電流を消費するので、使用する単位レベル変換回路の数に比例して消費電流が増大する。従って本発明では消費電流の削減を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１２】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＺｎＯ等の化合物半導体などを用いることができる。
【００１３】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも三つの電極を有する素子である。トランジスタは、ゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えばＮ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００１４】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００１５】
本発明のレベル変換回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲートがソースに対しハイ（Ｈ）レベルになると活性状態（オン状態、導通状態）となり、同じくロー（Ｌ）レベルで非活性状態（オフ状態、非導通状態）となる。従って本明細書においては、Ｎ型トランジスタを用いた実施の形態では信号のＨレベルを「活性レベル」、Ｌレベルを「非活性レベル」として説明する。つまりＮ型トランジスタを用いて構成した回路の各ノードは、充電されることによって非活性レベルから活性レベルへの変化が生じ、放電されることによって活性レベルから非活性レベルへの変化が生じる。
【００１６】
逆に、Ｐ型トランジスタは、ゲートがソースに対しＬレベルになると活性状態となり、同じくＨレベルで非活性状態となるので、Ｐ型トランジスタを用いた実施の形態では信号のＬレベルを「活性レベル」、Ｈレベルを「非活性レベル」として説明する。つまりＰ型トランジスタを用いて構成した回路の各ノードは、充電されることによって活性レベルから非活性レベルへの変化が生じ、放電されることによって非活性レベルから活性レベルへの変化が生じる。
【００１７】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とは、その他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態をも含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００１８】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るレベル変換回路の構成を示す図である。本発明は、それぞれ位相の異なる３つ以上の入力信号のレベル変換に適用されるものであるが、ここでは説明の簡単のためレベル変換回路として３つの入力信号（ＩＮＳ１〜ＩＮＳ３）のレベル変換を行う形態を示す。またここでは、レベル変換回路をＮ型トランジスタのみで構成した例を示している。
【００１９】
本実施の形態に係るレベル変換回路は、それら３つの入力信号のそれぞれをレベル変換する３つのレベル変換回路ＬＳ１〜ＬＳ３により構成されている。本明細書では、１つの信号のレベル変換を行う回路を「単位レベル変換回路」と称する。つまり図１のレベル変換回路は、３つの単位レベル変換回路ＬＳ１〜ＬＳ３により構成されている。単位レベル変換回路ＬＳ１〜ＬＳ３は、互いにほぼ同様の構成を有しているため、その両者において互いに対応する要素には同一符号を付してある。
【００２０】
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれには、ハイ側電源として電圧ＶＨ、ロー側電源として電圧ＶＳＳが供給されている。ハイ側電源電圧ＶＨは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤよりも高い正極性の電圧である。またロー側電源電圧ＶＳＳは、基準電圧ＧＮＤと同じ電圧レベル（電位）であってもよいし、それよりも低い負極性の電圧であってもよい。通常、基準電圧ＧＮＤは接地電位である。以下でも説明の簡単のため、ロー側電源電圧ＶＳＳは基準電圧ＧＮＤと等しく、その電圧レベルは接地電位（０Ｖ）とする。
【００２１】
単位レベル変換回路ＬＳ１の入力端子ＩＮに入力される入力信号ＩＮＳ１は、Ｈレベルが上記の電圧ＶＨよりも低い電圧ＶＤＤであり、Ｌレベルが電圧ＶＳＳである信号である。単位レベル変換回路ＬＳ１は、この入力信号ＩＮＳ１を、Ｈレベルが電圧ＶＨでありＬレベルが電圧ＶＳＳである（電圧ＶＨと電圧ＶＳＳとの間で変化する）出力信号ＯＵＴＳ１に変換し、それを出力端子ＯＵＴから出力する。出力信号ＯＵＴＳ１は、入力信号ＩＮＳ１と同じ論理値（ハイ（Ｈ）またはロー（Ｌ））をとる（同相である）。
【００２２】
単位レベル変換回路ＬＳ２の入力端子ＩＮに入力される入力信号ＩＮＳ２は、入力信号ＩＮＳ１と同様に、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳの信号である。単位レベル変換回路ＬＳ２は、この入力信号ＩＮＳ２を、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧ＶＳＳの出力信号ＯＵＴＳ２に変換し、それを出力端子ＯＵＴから出力する。出力信号ＯＵＴＳ２は入力信号ＩＮＳ２と同じ論理値をとる。
【００２３】
単位レベル変換回路ＬＳ３の入力端子ＩＮに入力される入力信号ＩＮＳ３もまた、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳの信号である。単位レベル変換回路ＬＳ３は、この入力信号ＩＮＳ３を、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧ＶＳＳの出力信号ＯＵＴＳ３に変換し、それを出力端子ＯＵＴから出力する。出力信号ＯＵＴＳ３の論理値も、入力信号ＩＮＳ３と同じ値をとる。
【００２４】
つまりこれら単位レベル変換回路ＬＳ１〜ＬＳ３は、振幅ＶＤＤを有する入力信号ＩＮＳ１〜ＩＮＳ３を、それよりも大きな振幅ＶＨを有し、且つ入力信号ＩＮＳ１〜ＩＮＳ３とそれぞれ同じ論理レベルをとる（同相の）出力信号ＯＵＴＳ１〜ＯＵＴＳ３に変換するように機能する。以下では説明の便宜のため、単位レベル変換回路ＬＳ１〜ＬＳ３によるレベル変換の最終的な結果としての出力信号ＯＵＴＳ１〜ＯＵＴＳ３を、それぞれ「最終出力信号」と称する。
【００２５】
上記したように入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれ位相が異なる信号である。本明細書において「入力信号の位相が異なる」とは、そのレベル変換後の最終出力信号の活性期間が互いに異なっている状態を指している。なお、ここではレベル変換回路はＮ型トランジスタで構成されるので活性レベルはＨレベルである。
【００２６】
例えば図１のレベル変換回路では、入力信号ＩＮＳ１〜ＩＮＳ３とそのレベル変換後の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３とは同じ論理レベルをとるので、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の活性期間（Ｈレベルの期間）がそれぞれ異なるようになるためには、入力信号ＩＮＳ１〜ＩＮＳ３の活性期間（Ｈレベルの期間）がそれぞれ異なっている必要がある。つまり本実施の形態では、互いに位相の異なる３つの入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＨレベルの期間が実質的に重複しない信号である。
【００２７】
ここで３相の入力信号ＩＮＳ１〜ＩＮＳ３は、ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ１，ＩＮＳ２，…の順に繰り返してＨレベルになる信号であるとする（図２参照）。つまり、単位レベル変換回路ＬＳ１〜ＬＳ３の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３は、ＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ１，ＯＵＴＳ２，…の順に繰り返してＨレベルになる。
【００２８】
また以下では、３相以上の入力信号をレベル変換するレベル変換回路において、ある単位レベル変換回路から見て、自身（以下「自己回路」）の最終出力信号が活性化した後でｋ番目に活性化する最終出力信号を出力する他の単位レベル変換回路を「ｋ相遅れ回路」と称する。また自己回路の最終出力信号の活性化の直前に活性化する最終出力信号を出力する他の単位レベル変換回路を「前相回路」とも称することとする。入力信号がｎ相の信号である場合、「ｎ−１相遅れ回路」と「前相回路」とは同一の単位レベル変換回路を指すこととなる。
【００２９】
本実施の形態では、３相の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３が、ＯＵＴＳ１，ＯＵＴＳ２，ＯＵＴＳ３，ＯＵＴＳ１，…の順に活性化されるので、例えば単位レベル変換回路ＬＳ１を「自己回路」とすると、その「１相遅れ回路」は単位レベル変換回路ＬＳ２であり、「２相遅れ回路」は単位レベル変換回路ＬＳ３である。また単位レベル変換回路ＬＳ３は、単位レベル変換回路ＬＳ１の「前相回路」でもある。
【００３０】
図１から分かるように単位レベル変換回路ＬＳ１〜ＬＳ３は相互に接続しているが、以下では特に述べない場合、原則として、各要素の接続関係および各信号の伝達関係は、同一の単位レベル変換回路（自己回路）内におけるものを指している（他の実施の形態およびその変更例でも同様である）。
【００３１】
本実施の形態に係るレベル変換回路の構成を詳細に説明する。図１の如く、単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０、および出力段回路１３０から成っている。それら第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０および出力段回路１３０は、単位レベル変換回路ＬＳ１〜ＬＳ３でほぼ同じ構成を有している。よって以下ではそれを一度に説明する。
【００３２】
入力段である第１ブートストラップ回路１００は、ブートストラップ型のインバータであり、入力端子ＩＮの信号（入力信号ＩＮＳ１〜ＩＮＳ３の何れか）を電圧ＶＨ−Ｖｔｈｎと電圧ＶＳＳとの間で変化する逆相の（逆の論理レベルをとる）信号に変換して出力する。但し、当該第１ブートストラップ回路１００はレシオ回路であるので、Ｌレベル出力時に直流電流（貫通電流）およびオフセット電圧が生じる。
【００３３】
プッシュプル回路１１０は、入力端子ＩＮの信号および第１ブートストラップ回路１００の出力信号（第１内部信号）により制御され、第１ブートストラップ回路１００の出力信号と同相の（同じ論理レベルをとる）信号を出力する。つまりプッシュプル回路１１０の出力信号も、入力端子ＩＮの信号に対して逆相の信号となる。プッシュプル回路１１０はレシオレス回路であるため定常状態での貫通電流やＬレベル出力時のオフセット電圧は生じないが、Ｈレベル電圧にトランジスタのしきい値電圧分の損失が生じる。
【００３４】
第２ブートストラップ回路１２０は、第１プッシュプル回路１１０の出力信号を受け、それを反転した信号を出力するブートストラップ型のインバータである。よってプッシュプル回路１１０の出力信号（第２内部信号）は、第１ブートストラップ回路１００並びにプッシュプル回路１１０の出力信号に対して逆相の信号、即ち入力端子ＩＮの信号と同相の信号となる。つまり第１ブートストラップ回路１００並びにプッシュプル回路１１０の出力信号と、第２ブートストラップ回路１２０の出力信号とは、互いに相補的な関係になる。
【００３５】
詳細は後述するが、第２ブートストラップ回路１２０は、前相回路および１相遅れ回路からの信号によっても制御されており、それによって貫通電流およびオフセット電圧の発生が抑制されている点で、上記の第１ブートストラップ回路１００とは異なっている。
【００３６】
出力段回路１３０は、各単位レベル変換回路の最終出力信号（ＯＵＴＳ１〜ＯＵＴＳ３の何れか）を生成する回路であり、特許文献１の図１３に開示されているレシオレスブートストラップ型出力駆動段（１３０）と同様の構成を有するものである。当該出力段回路１３０は、上記の第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０の各出力信号によって駆動される。
【００３７】
単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、第１ブートストラップ回路１００は、Ｎ型のトランジスタＱ１Ｘ，Ｑ２Ｘ，Ｑ３Ｘと、容量素子Ｃ１Ｘとから構成されている。上記のとおり第１ブートストラップ回路１００はブートストラップ型インバータである。トランジスタＱ１Ｘは当該インバータの負荷素子（負荷トランジスタ）として機能し、それを含めたトランジスタＱ１Ｘ，Ｑ３Ｘおよび容量素子Ｃ１Ｘから成る回路がブートストラップ型負荷回路を構成している。トランジスタＱ２Ｘが当該インバータのドライブ素子として機能する。
【００３８】
ハイ側電源ノードＳ２を介して電圧ＶＨが供給されるハイ側電源線１０２と、ロー側電源ノードＳ１を介して電圧ＶＳＳが供給されるロー側電源線１０４との間には、トランジスタＱ１Ｘ，Ｑ２Ｘが直列に接続される。トランジスタＱ１Ｘ，Ｑ２Ｘ間の接続ノードＮ１Ｘが、当該第１ブートストラップ回路１００の出力ノードとなる。またノードＮ１Ｘとロー側電源線１０４との間に接続するトランジスタＱ２Ｘのゲートが、当該第１ブートストラップ回路１００の入力ノードであり、入力端子ＩＮに接続されている。トランジスタＱ１Ｘは、ハイ側電源線１０２とノードＮ１Ｘとの間に接続し、そのゲートが接続するノードＮ２ＸとノードＮ１Ｘとの間にフィードバック容量（ブートストラップ容量）としての容量素子Ｃ１Ｘが接続される。
【００３９】
トランジスタＱ３Ｘは、ノードＮ２Ｘとハイ側電源線１０２との間に接続し、そのゲートはハイ側電源線１０２に接続される。つまりトランジスタＱ３Ｘは、ハイ側電源線１０２からノードＮ２Ｘへの向きのみに電流を流すようにダイオード接続されており、その向きを順方向とする一方向性電流駆動素子として働く。なお本明細書における一方向性電流駆動素子とは、逆方向電流を全く流さない素子のみならず、逆方向電流が順方向電流に対し無視できるほど小さい素子をも含むものとする。
【００４０】
このトランジスタＱ３Ｘは、オン状態のときノードＮ２Ｘを電圧ＶＨ−Ｖｔｈｎに充電する（このＶｔｈｎはトランジスタＱ３Ｘのしきい値電圧である）。ハイ側電源電圧ＶＨは、このＶＨ−Ｖｔｈｎの値がトランジスタＱ１Ｘのしきい値電圧よりも高くなるように設定されている。つまりノードＮ２Ｘが電圧ＶＨ−Ｖｔｈｎのとき、トランジスタＱ１Ｘはオン状態になる。
【００４１】
プッシュプル回路１１０は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したトランジスタＱ５Ｘ，Ｑ６Ｘから成る。その間の接続ノードＮ６Ｘが、プッシュプル回路１１０の出力ノードになる。トランジスタＱ５Ｘはハイ側電源線１０２とノードＮ６Ｘとの間に接続し、ゲートは第１ブートストラップ回路１００の出力ノードＮ１Ｘに接続される。トランジスタＱ６Ｘは、ノードＮ６Ｘとロー側電源線１０４との間に接続し、そのゲートは入力端子ＩＮに接続される。
【００４２】
第２ブートストラップ回路１２０は、Ｎ型のトランジスタＱ１Ｙ，Ｑ２Ｙ，Ｑ３Ｙ，Ｑ９Ｙと、容量素子Ｃ１Ｙとから構成されている。トランジスタＱ１Ｙ，Ｑ２Ｙは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続され、トランジスタＱ１Ｙ，Ｑ２Ｙ間の接続ノードＮ１Ｙが、当該第２ブートストラップ回路１２０の出力ノードとなる。またノードＮ１Ｙとロー側電源線１０４との間に接続するトランジスタＱ２Ｙのゲートが、当該第２ブートストラップ回路１２０の入力ノードである。本実施の形態では、トランジスタＱ２Ｙのゲートは、プッシュプル回路１１０の出力ノードＮ６Ｘに接続される。
【００４３】
トランジスタＱ１Ｙは、ハイ側電源線１０２とノードＮ１Ｙとの間に接続し、そのゲートが接続するノードＮ２ＹとノードＮ１Ｙとの間に容量素子Ｃ１Ｙが接続される。トランジスタＱ３Ｙは、ノードＮ２Ｙとハイ側電源線１０２との間に接続し、そのゲートは前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。またトランジスタＱ９Ｙは、ノードＮ２Ｙとロー側電源線１０４との間に接続し、そのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。
【００４４】
トランジスタＱ３Ｙがオン、トランジスタＱ９Ｙがオフの状態では、ノードＮ２Ｙは電圧ＶＨ−Ｖｔｈｎに充電され（このＶｔｈｎはトランジスタＱ３Ｙのしきい値電圧である）、トランジスタＱ１Ｙはオンになる。この状態の第２ブートストラップ回路１２０は、第１ブートストラップ回路１００と等価な回路になり、ブートストラップ型インバータとして機能する。つまりトランジスタＱ１Ｙは当該インバータの負荷素子（負荷トランジスタ）として機能し、それを含めたトランジスタＱ１Ｙ，Ｑ３Ｙおよび容量素子Ｃ１Ｙから成る回路がブートストラップ型負荷回路を構成する。トランジスタＱ２Ｙが当該インバータのドライブ素子として機能する。
【００４５】
逆に、トランジスタＱ３Ｙがオフ、トランジスタＱ９Ｙがオンの状態では、ノードＮ２Ｙは放電されて電圧ＶＳＳになる。この状態ではトランジスタＱ１Ｙ（負荷トランジスタ）はオフになり、第２ブートストラップ回路１２０はブートストラップ型インバータとして機能しない休止状態となる。
【００４６】
出力段回路１３０は、Ｎ型のトランジスタＱ１３〜Ｑ２０および容量素子Ｃ５から成っている。トランジスタＱ１３，Ｑ１４は、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１３，Ｑ１４間の接続ノードをノードＮ８とすると、ハイ側電源線１０２とノードＮ８との間に接続するトランジスタＱ１３のゲートは、第１ブートストラップ回路１００のノードＮ１Ｘに接続される。即ち、トランジスタＱ１３は、第１ブートストラップ回路１００の出力信号に従って、ノードＮ８をハイ側電源線１０２からの電流により充電するものである。
【００４７】
またノードＮ８とロー側電源線１０４との間に接続するトランジスタＱ１４のゲートは、最終出力信号が出力される出力端子ＯＵＴに接続される。つまりトランジスタＱ１４は、最終出力信号に従ってノードＮ８の電荷をロー側電源線１０４へと放電するものである。
【００４８】
トランジスタＱ１７，Ｑ１８も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１７，Ｑ１８間の接続ノードをノードＮ１０とすると、ハイ側電源線１０２とノードＮ１０との間に接続するトランジスタＱ１７のゲートは、第２ブートストラップ回路１２０のノードＮ１Ｙに接続される。即ち、トランジスタＱ１７は、第２ブートストラップ回路１２０の出力信号に従ってノードＮ１０をハイ側電源線１０２からの電流により充電するものである。
【００４９】
ノードＮ１０とロー側電源線１０４との間に接続するトランジスタＱ１８のゲートは、プッシュプル回路１１０のノードＮ６Ｘに接続される。即ちトランジスタＱ１８は、プッシュプル回路１１０の出力信号に従ってノードＮ１０の電荷をロー側電源線１０４へと放電するものである。
【００５０】
トランジスタＱ１５，Ｑ１６も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１５，Ｑ１６間の接続ノードをノードＮ９とすると、ハイ側電源線１０２とノードＮ９との間に接続するトランジスタＱ１５のゲートはノードＮ１０に接続され、ノードＮ９とロー側電源線１０４との間に接続するトランジスタＱ１６のゲートはノードＮ８に接続される。また容量素子Ｃ５は、ノードＮ９とノードＮ１０との間に接続される。
【００５１】
即ち、トランジスタＱ１５は、ノードＮ１０の電圧レベルに従ってノードＮ９をハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１６は、ノードＮ８の電圧レベルに従ってノードＮ９の電荷をロー側電源線１０４へと放電するものである。
【００５２】
トランジスタＱ１９，Ｑ２０も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１９，Ｑ２０間の接続ノードは、当該出力段回路１３０の出力ノードであり、出力端子ＯＵＴに接続される。ハイ側電源線１０２と出力端子ＯＵＴとの間に接続するトランジスタＱ１９のゲートはノードＮ１０に接続される。即ち、トランジスタＱ１９は、ノードＮ１０の電圧レベルに従って出力端子ＯＵＴをハイ側電源線１０２からの電流により充電するものである。
【００５３】
また出力端子ＯＵＴとロー側電源線１０４との間に接続するトランジスタＱ２０のゲートは、上記のトランジスタＱ１８のゲートと共に、プッシュプル回路１１０のノードＮ６Ｘに接続される。つまりトランジスタＱ２０は、プッシュプル回路１１０の出力信号に従って出力端子ＯＵＴの電荷をロー側電源線１０４へと放電するものである。
【００５４】
出力段回路１３０においては、以下に詳細にその動作を説明するように、単位レベル変換回路内の各ノードの電圧変化の遅延を利用して、貫通電流（ハイ側電源線１０２からロー側電源線１０４へ流れる直流電流）の経路を遮断しており、それにより消費電流を抑制している。また、この出力段回路１３０の動作によって、最終出力信号は正確に電圧ＶＨおよびＶＳＳの間で変化するようになる。
【００５５】
図２は、本実施の形態のレベル変換回路（図１）の動作を示す信号波形図である。図２を参照し、当該レベル変換回路の動作を説明する。なお、以下の説明では特に示さない限り、寄生容量およびトランジスタの電流駆動力（またはオン抵抗）に起因する各ノードの電圧レベルへの影響は無視する。またレベル変換回路を構成する各Ｎ型トランジスタのしきい値電圧は全て等しく、その値をＶｔｈｎとする。
【００５６】
まず初期状態として、単位レベル変換回路ＬＳ１，ＬＳ２の入力信号ＩＮＳ１，ＩＮＳ２がＬレベル（ＶＳＳ）であり、単位レベル変換回路ＬＳ３の入力信号ＩＮＳ３がＨレベル（ＶＤＤ）であるとする（図２の時刻ｔ0）。また時刻ｔ0直前の動作によって、単位レベル変換回路ＬＳ１，ＬＳ２の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＨレベル、単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルになっていると仮定する。
【００５７】
このとき単位レベル変換回路ＬＳ１，ＬＳ２の第１ブートストラップ回路１００およびプッシュプル回路１１０では、トランジスタＱ２Ｘ，Ｑ６Ｘがオフ状態である。またノードＮ２ＸはトランジスタＱ３ＸによりＨレベルに充電されており、トランジスタＱ１Ｘはオン状態であるので、第１ブートストラップ回路１００の出力ノードＮ１ＸはＨレベルである。よってトランジスタＱ５Ｘはオン状態であり、プッシュプル回路１１０の出力ノードＮ６ＸもＨレベル（ＶＨ−Ｖｔｈｎ）である。詳細は後述するが、このときトランジスタＱ１Ｘは、容量素子Ｃ１Ｘによるブートストラップ作用により非飽和領域で動作しており、ノードＮ１ＸのＨレベル電圧はＶＨとなっている。
【００５８】
一方、単位レベル変換回路ＬＳ３の第１ブートストラップ回路１００およびプッシュプル回路１１０では、トランジスタＱ２Ｘ，Ｑ６Ｘがオン状態である。ノードＮ２ＸはトランジスタＱ３により電圧ＶＨ−Ｖｔｈｎに充電されているので、トランジスタＱ１Ｘはオン状態であるが、トランジスタＱ２Ｘの駆動能力（電流を流す能力）はトランジスタＱ１Ｘよりも充分大きく設定されているので、第１ブートストラップ回路１００の出力ノードＮ１ＸはＬレベルである。よってトランジスタＱ５Ｘはオフ状態であり、プッシュプル回路１１０の出力ノードＮ６ＸもＬレベルである。
【００５９】
なお、第１ブートストラップ回路１００はレシオ回路であり、その出力信号（ノードＮ１Ｘの電圧レベル）のＬレベル電圧（出力オフセット電圧）はトランジスタＱ１Ｘ，Ｑ２Ｘのオン抵抗比により決まる。トランジスタＱ２Ｘのオン抵抗をトランジスタＱ１Ｘよりも充分小さく設定すれば、出力オフセット電圧をほぼ０に（Ｌレベル電圧をほぼＶＳＳに）することができる。そうすれば、第１ブートストラップ回路１００がプッシュプル回路１１０のトランジスタＱ５Ｘをより確実にオフにすることができるようになり、動作の信頼性が向上する。
【００６０】
上記のように時刻ｔ0では、単位レベル変換回路ＬＳ１，ＬＳ２の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＨレベル、単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルである。
【００６１】
従って、単位レベル変換回路ＬＳ１の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオン、トランジスタＱ９Ｙがオフであり、ノードＮ２Ｙは充電されてＨレベルになっているのでトランジスタＱ１Ｙはオンしている。よって当該第２ブートストラップ回路１２０はブートストラップ型インバータとして機能している。単位レベル変換回路ＬＳ１ではこのときノードＮ６ＸがＨレベルであるので、トランジスタＱ２Ｙがオン状態である。トランジスタＱ２Ｙの駆動能力は、トランジスタＱ１Ｙよりも充分大きく設定されているので、第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルになっている。但し、トランジスタＱ１Ｙ，Ｑ２Ｙを通して直流電流（貫通電流）が流れ、Ｌレベル出力にはトランジスタＱ１Ｙ，Ｑ２Ｙのオン抵抗比で定まるオフセット電圧が生じる。
【００６２】
また単位レベル変換回路ＬＳ２の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオフ、トランジスタＱ９Ｙがオンであり、ノードＮ２Ｙは放電されてＬレベルになっているのでトランジスタＱ１Ｙがオフしている。単位レベル変換回路ＬＳ２ではこのときノードＮ６ＸがＨレベルであるので、トランジスタＱ２Ｙがオン状態である。よって第２ブートストラップ回路１２０の出力ノードＮ１ＹはＬレベルになっている。なお、トランジスタＱ１Ｙがオフしているので、このＬレベル出力にはオフセット電圧は生じず、またトランジスタＱ１Ｙ，Ｑ２Ｙを通しての貫通電流も生じない。
【００６３】
さらに単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙ，Ｑ９Ｙ共にオフであるが、時刻ｔ0の直前の動作によりノードＮ２Ｙはフローティング状態（高インピーダンス状態）でＨレベルになっている。よってトランジスタＱ１Ｙがオンしているため、当該第２ブートストラップ回路１２０はブートストラップ型インバータとして機能している。単位レベル変換回路ＬＳ３ではこのときノードＮ６ＸがＬレベルであるので、トランジスタＱ２Ｙがオフ状態である。よって第２ブートストラップ回路１２０の出力ノードＮ１ＹはＨレベルになっている。詳細は後述するが、このときトランジスタＱ１Ｙは、容量素子Ｃ１Ｙによるブートストラップ作用により非飽和領域で動作しており、ノードＮ１ＹのＨレベル電圧はＶＨとなっている。
【００６４】
このように時刻ｔ0においては、単位レベル変換回路ＬＳ１，ＬＳ２では、第１ブートストラップ回路１００およびプッシュプル回路１１０の出力信号はＨレベルであり、第２ブートストラップ回路１２０の出力信号はＬレベルである。また単位レベル変換回路ＬＳ３では、第１ブートストラップ回路１００およびプッシュプル回路１１０の出力信号はＬレベルであり、第２ブートストラップ回路１２０の出力信号はＨレベルである。
【００６５】
従って、単位レベル変換回路ＬＳ１，ＬＳ２の出力段回路１３０では、トランジスタＱ１８，Ｑ２０がオン状態、トランジスタＱ１７がオフ状態であるので、ノードＮ１０および出力端子ＯＵＴ（最終出力信号ＯＵＴＳ１，ＯＵＴＳ２）はＬレベルである。応じてトランジスタＱ１４はオフ状態であり、またトランジスタＱ１３はオン状態であるのでノードＮ８はＨレベル（ＶＨ−Ｖｔｈｎ）である。よってトランジスタＱ１５はオフ状態、トランジスタＱ１６はオン状態であるのでノードＮ９はＬレベル（ＶＳＳ）である。
【００６６】
逆に単位レベル変換回路ＬＳ３の出力段回路１３０では、トランジスタＱ１８，２０がオフ状態である。ノードＮ１０はＨレベルに充電されており、トランジスタＱ１９はオン状態であるので出力端子ＯＵＴ（最終出力信号ＯＵＴＳ３）はＨレベルである。よってトランジスタＱ１４はオン状態であり、またトランジスタＱ１３はオフ状態であるのでノードＮ８はＬレベル（ＶＳＳ）である。よってトランジスタＱ１５はオン状態、トランジスタＱ１６はオフ状態であるのでノードＮ９はＨレベル（ＶＨ）である。詳細は後述するが、このとき容量素子Ｃ５によるノードＮ１０の昇圧作用により、トランジスタＱ１５，Ｑ１９は非飽和領域で動作する。そのためノードＮ９および最終出力信号ＯＵＴＳ３のＨレベルは電圧ＶＨとなっている。
【００６７】
この時刻ｔ0の初期状態の説明から分かるように、図１のレベル変換回路では、定常状態においてハイ側電源線１０２からロー側電源線１０４へ直流電流（貫通電流）が流れる経路は次の２つのみである。１つは、Ｈレベルの入力信号が供給されている単位レベル変換回路（上記の初期状態では単位レベル変換回路ＬＳ３）の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路であり、もう１つは、その１相遅れ回路（上記の初期状態では単位レベル変換回路ＬＳ１）の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路である。
【００６８】
この初期状態から、時刻ｔ1で、入力信号ＩＮＳ１がＨレベル（ＶＤＤ）に、入力信号ＩＮＳ３がＬレベル（ＶＳＳ）にそれぞれ変化する。
【００６９】
まず時刻ｔ1における単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１ブートストラップ回路１００およびプッシュプル回路１１０の動作を説明する。単位レベル変換回路ＬＳ１の第１ブートストラップ回路１００では、トランジスタＱ２Ｘがオンになり、ノードＮ１Ｘが放電されてその電圧レベルが低下する。応じてノードＮ２Ｘの電圧レベルも下降するがトランジスタＱ３Ｘを流れる電流により電圧ＶＨ−Ｖｔｈｎに保持され、トランジスタＱ１Ｘはオン状態を維持する。しかしトランジスタＱ２ＸはトランジスタＱ１Ｘよりも充分大きな駆動能力（充分低いオン抵抗）を有しているため、ノードＮ１ＸはＬレベル（≒ＶＳＳ）になる（出力オフセット電圧はほぼ０と仮定する）。
【００７０】
よって単位レベル変換回路ＬＳ１のプッシュプル回路１１０では、トランジスタＱ６Ｘがオン、トランジスタＱ５Ｘがオフになり、ノードＮ６Ｘは放電されてＬレベルになる。なお、ノードＮ１Ｘのレベル変化は入力信号ＩＮＳ１のレベル変化に追随して生じるので、このノードＮ６Ｘの放電の際には、トランジスタＱ６Ｘがオンした後でトランジスタＱ５Ｘがオフになる。よってトランジスタＱ６ＸがオンしてからトランジスタＱ５Ｘがオフになるまでの間に貫通電流が生じることとなるが、それはごく短い期間であるのでその電流量は僅かである。また、第１ブートストラップ回路１００の出力オフセット電圧がほぼ０であるので、トランジスタＱ５Ｘは確実にオフになっており、定常状態でのトランジスタＱ５Ｘ，Ｑ６Ｘを通しての貫通電流は生じない。
【００７１】
一方、時刻ｔ1では入力信号ＩＮＳ２はレベル変化しないので、単位レベル変換回路ＬＳ２の第１ブートストラップ回路１００およびプッシュプル回路１１０の状態に変化はない。即ち、トランジスタＱ２Ｘ，Ｑ６Ｘがオフ、トランジスタＱ１Ｘ、Ｑ５Ｘがオンの状態が維持され、ノードＮ５Ｘは電圧ＶＨのＨレベル、ノードＮ６Ｘは電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。
【００７２】
一方、入力信号ＩＮＳ３はＬレベルに変化するので、単位レベル変換回路ＬＳ３の第１ブートストラップ回路１００では、トランジスタＱ２Ｘがオフになり、トランジスタＱ１Ｘを流れる電流によってノードＮ１Ｘが充電され、その電圧レベルが上昇する。このとき容量素子Ｃ１Ｘを介する結合により、ノードＮ２Ｘの電圧レベルが上昇しようとする。するとダイオード接続されたトランジスタＱ３Ｘがオフになり、ノードＮ２Ｘは所定の電圧レベルにまで昇圧され、トランジスタＱ１Ｘのゲート・ソース間電圧が高められる（ブートストラップ作用）。その結果、トランジスタＱ１Ｘは非飽和領域で動作するようになり、ノードＮ１Ｘは電圧ＶＨのＨレベルになる。
【００７３】
よって単位レベル変換回路ＬＳ３のプッシュプル回路１１０では、トランジスタＱ６Ｘがオフ、トランジスタＱ５Ｘがオンになり、ノードＮ６ＸはＨレベルになる。このＨレベル電圧は、トランジスタＱ５Ｘのしきい値電圧分の損失を伴うためＶＨ−Ｖｔｈｎである。なお、ノードＮ１Ｘのレベル変化は入力信号ＩＮＳ３のレベル変化に追随して生じるので、ノードＮ６Ｘの充電の際には、トランジスタＱ６Ｘがオフした後でトランジスタＱ５Ｘがオンする。従ってその際にトランジスタＱ５Ｘ，Ｑ６Ｘを流れる貫通電流は殆ど生じない。
【００７４】
次に単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第２ブートストラップ回路１２０の動作を説明する。上記のように単位レベル変換回路ＬＳ３では、ノードＮ６ＸがＨレベルになるので第２ブートストラップ回路１２０のトランジスタＱ２Ｙがオンになり、ノードＮ１ＹがＬレベルになる。また単位レベル変換回路ＬＳ２では、ノードＮ６ＸがＨレベルに維持されるので、第２ブートストラップ回路１２０のトランジスタＱ２Ｙはオンに維持され、ノードＮ１ＹはＬレベルに維持される。
【００７５】
従って単位レベル変換回路ＬＳ１の第２ブートストラップ回路１２０では、トランジスタＱ９Ｙはオフに維持されたまま、トランジスタＱ３Ｙがオンからオフに切り換わり、ノードＮ２Ｙはフローティング状態のＨレベルになる。よって単位レベル変換回路ＬＳ１のトランジスタＱ１Ｙはオンに維持される。単位レベル変換回路ＬＳ１ではノードＮ６ＸがＬレベルになるので、トランジスタＱ２Ｙがオフになり、トランジスタＱ１Ｙを流れる電流によってノードＮ１Ｙが充電され、その電圧レベルが上昇する。このとき容量素子Ｃ１Ｙを介する結合により、フローティング状態のノードＮ２Ｙの電圧レベルが昇圧され、トランジスタＱ１Ｙのゲート・ソース間電圧が高められる（ブートストラップ作用）。その結果、トランジスタＱ１Ｙは非飽和領域で動作するようになり、ノードＮ１Ｙは電圧ＶＨのＨレベルになる。
【００７６】
その結果、単位レベル変換回路ＬＳ２の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオン、トランジスタＱ９Ｙはオフの状態になるので、ノードＮ２Ｙが充電されてＨレベル（ＶＨ−Ｖｔｈｎ）になり、トランジスタＱ１Ｙがオンになる。しかし上記のようにトランジスタＱ１Ｙよりもオン抵抗が充分低いトランジスタＱ２Ｙがオンしているので、単位レベル変換回路ＬＳ２のノードＮ１ＹはＬレベルに維持される。なお、トランジスタＱ１Ｙ，Ｑ２Ｙが共にオンになるのでそれを通して貫通電流が流れる。
【００７７】
また単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０では、トランジスタＱ３Ｙがオフ、トランジスタＱ９Ｙがオンの状態になるので、ノードＮ２Ｙは放電されてＬレベル（ＶＳＳ）になり、トランジスタＱ１Ｙはオフになる。よって、トランジスタＱ１Ｙ，Ｑ２Ｙを通しての貫通電流およびオフセット電圧を伴うことなく、単位レベル変換回路ＬＳ３のノードＮ１ＹはＬレベルになる。
【００７８】
続いて、時刻ｔ1における単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０の動作を説明する。
【００７９】
まずは単位レベル変換回路ＬＳ１の出力段回路１３０について説明する。上記のように時刻ｔ1では、単位レベル変換回路ＬＳ１のノードＮ１Ｘ，Ｎ６ＸはＬレベルに変化し、ノードＮ１ＹはＨレベルに変化する。単位レベル変換回路ＬＳ１の出力段回路１３０では、ノードＮ１ＸがＬレベルになったときトランジスタＱ１３がオフになり、ノードＮ６ＸがＬレベルになったときトランジスタＱ１８，Ｑ２０がオフになり、さらにノードＮ１ＹがＨレベルになったときトランジスタＱ１７がオンになる。
【００８０】
その時点では最終出力信号ＯＵＴＳ１はまだＬレベル（ＶＳＳ）であるので、トランジスタＱ１４はオフ状態にある。よってトランジスタＱ１３がオフになっても、ノードＮ８はフローティング状態で電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。
【００８１】
またトランジスタＱ１７がオン、トランジスタＱ１８がオフになったことでノードＮ１０が充電され、その電圧レベルが上昇する。ノードＮ１０は容量素子Ｃ５を介してノードＮ９と容量結合しているが、この時点ではノードＮ８はＨレベルに維持されておりトランジスタＱ１６はオン状態であるので、ノードＮ１０の電圧レベルが上昇してもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。またノードＮ１０の充電が進み、ノードＮ１０，Ｎ９間の電圧がトランジスタＱ１５のしきい値電圧を超えるとトランジスタＱ１５がオンになるが、トランジスタＱ１５はトランジスタＱ１６よりもオン抵抗が充分大きく設定されており、このときもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。その結果ノードＮ１０は電圧ＶＨ−ＶｔｈｎのＨレベルになる。
【００８２】
ノードＮ１０がＨレベル（ＶＨ−Ｖｔｈｎ）になるとトランジスタＱ１９がオンになり、出力端子ＯＵＴは充電され、その電圧レベルが上昇する。上記の動作から分かるようにこの出力端子ＯＵＴの充電の際、トランジスタＱ１９がオンするより先にトランジスタＱ２０がオフになるので、トランジスタＱ１９，Ｑ２０を経路とする貫通電流の発生は防止されている。
【００８３】
出力端子ＯＵＴの充電が進むと、トランジスタＱ１４がオンになり、ノードＮ８が放電されてＬレベル（ＶＳＳ）になる。応じて、トランジスタＱ１６がオフになるので、ノードＮ９はトランジスタＱ１５を通して充電され、電圧レベルが上昇する。このノードＮ９の電圧レベルの上昇は、容量素子Ｃ５を介してノードＮ１０に伝達され、ノードＮ１０の電圧レベルも上昇する。ノードＮ１０の電圧レベルが上昇するとトランジスタＱ１７はオフ状態になり、ノードＮ１０はフローティング状態になるので、ノードＮ１０の電圧レベルは更に上昇し、電圧ＶＨよりも高い電圧ＶＨ＋ΔＶＡになる（ΔＶＡは、ノードＮ９の電圧変化量および、ノードＮ１０に付随する寄生容量と容量素子Ｃ５の容量値との比によって決まる）。
【００８４】
このようにトランジスタＱ１３〜Ｑ１６から成る回路は、トランジスタＱ１９がオンしして最終出力信号ＯＵＴＳ１が活性化するときに、ノードＮ９の電圧レベルを上昇させることで、ノードＮ１０の電圧レベルを上昇させる。これによりトランジスタＱ１９のゲート・ソース間電圧が高められる。つまりトランジスタＱ１３〜Ｑ１６から成る回路は、最終出力信号ＯＵＴＳ１に基づいて動作し、最終出力信号ＯＵＴＳ１の活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路を構成している。
【００８５】
このように出力段回路１３０では、トランジスタＱ１９が出力端子ＯＵＴを充電することで当該出力端子ＯＵＴの電圧レベルが上昇すると、その電圧上昇がノードＮ１０（トランジスタＱ１９のゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０の電圧レベルが上昇することで、トランジスタＱ１９は電流駆動力が高くなり、且つ非飽和動作する。従って、出力端子ＯＵＴは高速に充電されて電圧ＶＨのＨレベルになる。
【００８６】
なお、このときトランジスタＱ１５も非飽和動作するため、ノードＮ９の電圧レベルはＶＨになる。上記のように、トランジスタＱ１５はノードＮ１０が充電されたときにオンになり、トランジスタＱ１６はその後にノードＮ８が放電されることでオフになる。つまりトランジスタＱ１６がオフするよりも先に、トランジスタＱ１５がオンになるので、その間はトランジスタＱ１５，Ｑ１６を通して貫通電流が流れる。但し、トランジスタＱ１５，Ｑ１６の電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。
【００８７】
またその貫通電流が生じる期間は、トランジスタＱ１５と共にトランジスタＱ１９がオンしてから出力端子ＯＵＴが充電されてＨレベルになるまでの短い期間に過ぎない。トランジスタＱ１９の電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴにかかる負荷容量が大きい場合には、出力端子ＯＵＴの充電に時間がかかるのを防止するために、トランジスタＱ１９の電流駆動力を充分大きく設定しておくことが望ましい。出力段回路１３０はレシオレス回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９の電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。
【００８８】
また時刻ｔ1における単位レベル変換回路ＬＳ２では、ノードＮ１Ｘ，Ｎ６ＸはＬレベルのまま変化せず、ノードＮ１ＹもＨレベルのまま変化しない。従って出力段回路１３０も時刻ｔ1の前の状態のまま変化せず、最終出力信号ＯＵＴＳ２はＬレベルに維持される。
【００８９】
次に、単位レベル変換回路ＬＳ３の出力段回路１３０について説明する。時刻ｔ1における単位レベル変換回路ＬＳ３では、ノードＮ１Ｘ，Ｎ６ＸはＨレベルに変化し、ノードＮ１ＹはＬレベルに変化する。よって出力段回路１３０では、ノードＮ１ＸがＨレベルになったときトランジスタＱ１３がオンになり、ノードＮ６ＸがＨレベルになったときトランジスタＱ１８，Ｑ２０がオンになり、ノードＮ１ＹがＬレベルになったときトランジスタＱ１７がオフになる。
【００９０】
その結果、ノードＮ１０および出力端子ＯＵＴが放電され、それぞれＬレベルになる。ノードＮ１０がＬレベルになるとトランジスタＱ１９，Ｑ１５はオフになるので、最終出力信号ＯＵＴＳ３は電圧ＶＳＳのＬレベルになる。
【００９１】
出力端子ＯＵＴがＬレベルになるとトランジスタＱ１４がオフになる。このときトランジスタＱ１３がオンになっているので、ノードＮ８は充電されて電圧ＶＨ−ＶｔｈｎのＨレベルになる。応じてトランジスタＱ１６がオンし、ノードＮ９は電圧ＶＳＳのＬレベルになる。
【００９２】
上記のノードＮ８の充電の際には、トランジスタＱ１４がオフより先にトランジスタＱ１３がオンしているため、トランジスタＱ１３がオンしてトランジスタＱ１４がオフするまでの間は、トランジスタＱ１３，Ｑ１４を通して貫通電流が流れる。しかし最終出力信号ＯＵＴＳ３は高速で放電されてＬレベル（ＶＳＳ）になるため、その期間はごく短期間でありその貫通電流の電流量は僅かである。またノードＮ９の放電に際しては、トランジスタＱ１６がオンするより先にトランジスタＱ１５がオフになるので、トランジスタＱ１５，Ｑ１６を通しての貫通電流は生じない。
【００９３】
以上の動作により、時刻ｔ1後の定常状態では、単位レベル変換回路ＬＳ１は、時刻ｔ0における単位レベル変換回路ＬＳ３の定常状態（初期状態）と同じ状態になり、単位レベル変換回路ＬＳ２は、時刻ｔ0における単位レベル変換回路ＬＳ１の定常状態と同じ状態になり、単位レベル変換回路ＬＳ３は、時刻ｔ0における単位レベル変換回路ＬＳ２の定常状態と同じ状態になる。この状態は、次に入力信号ＩＮＳ１〜ＩＮＳ３のいずれかにレベル変化が生じるまで継続される。
【００９４】
先に述べたように当該レベル変換回路では、定常状態での貫通電流は、Ｈレベルの入力信号が供給されている単位レベル変換回路の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、その１相遅れ回路の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路の２つのみに生じる。よって時刻ｔ1後の定常状態では、単位レベル変換回路ＬＳ１のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、単位レベル変換回路ＬＳ２のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路のみで貫通電流が生じる。
【００９５】
そして時刻ｔ2で、入力信号ＩＮＳ１がＬレベル（ＶＳＳ）に変化すると共に、入力信号ＩＮＳ２がＨレベル（ＶＤＤ）に変化する。このとき単位レベル変換回路ＬＳ１では、時刻ｔ1における単位レベル変換回路ＬＳ３と同じ動作が行われ、最終出力信号ＯＵＴＳ１は電圧ＶＳＳのＬレベルに変化する。また単位レベル変換回路ＬＳ２では、時刻ｔ1における単位レベル変換回路ＬＳ１と同じ動作が行われ、最終出力信号ＯＵＴＳ２は電圧ＶＨのＨレベルに変化する。単位レベル変換回路ＬＳ３では、時刻ｔ1における単位レベル変換回路ＬＳ２と同じ動作が行われ、最終出力信号ＯＵＴＳ３は電圧ＶＳＳのＬレベルで維持される。つまり時刻ｔ2では、時刻ｔ1のときの単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３の動作が、それぞれ単位レベル変換回路ＬＳ２，ＬＳ３，ＬＳ１で行われる。これらの動作は先に説明したものと同様であるので、ここでの説明は省略する。
【００９６】
その結果、時刻ｔ2後の定常状態における単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３は、それぞれ時刻ｔ1後の定常状態における単位レベル変換回路ＬＳ３，ＬＳ１，ＬＳ２と同じ状態になる。よってその状態では、単位レベル変換回路ＬＳ２のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、単位レベル変換回路ＬＳ３のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路のみで貫通電流が生じる。
【００９７】
続いて時刻ｔ3で、入力信号ＩＮＳ２がＬレベル（ＶＳＳ）に変化すると共に、入力信号ＩＮＳ３がＨレベル（ＶＤＤ）に変化する。このとき単位レベル変換回路ＬＳ１では、時刻ｔ1における単位レベル変換回路ＬＳ２と同じ動作が行われ、最終出力信号ＯＵＴＳ１は電圧ＶＳＳのＬレベルで維持される。また単位レベル変換回路ＬＳ２では、時刻ｔ1における単位レベル変換回路ＬＳ３と同じ動作が行われ、最終出力信号ＯＵＴＳ２は電圧ＶＳＳのＬレベルに変化する。単位レベル変換回路ＬＳ３では、時刻ｔ1における単位レベル変換回路ＬＳ１と同じ動作が行われ、最終出力信号ＯＵＴＳ３は電圧ＶＨのＨレベルに変化する。つまり時刻ｔ3では、時刻ｔ1のときの単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３の動作が、それぞれ単位レベル変換回路ＬＳ３，ＬＳ１，ＬＳ２で行われる。
【００９８】
その結果、時刻ｔ3後の定常状態における単位レベル変換回路ＬＳ１，ＬＳ２，ＬＳ３は、それぞれ時刻ｔ2後の定常状態における単位レベル変換回路ＬＳ３，ＬＳ１，ＬＳ２と同じ状態になる。よってその状態では、単位レベル変換回路ＬＳ３のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、単位レベル変換回路ＬＳ１のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路のみで貫通電流が生じる。
【００９９】
時刻ｔ3後の定常状態における単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ時刻ｔ0における定常状態（初期状態）に戻っている。それ以降は、入力信号ＩＮＳ１〜ＩＮＳ３のレベルが順次変化する毎に、上記の時刻ｔ1〜時刻ｔ3の動作が繰り返し行われる。その結果、入力信号ＩＮＳ１〜ＩＮＳ３のレベル変化に応じて最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３のレベルが変化し、単位レベル変換回路ＬＳ１〜ＬＳ３からは入力信号ＩＮＳ１〜ＩＮＳ３と同相の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３が出力される。
【０１００】
以上のように本実施の形態に係るレベル変換回路では、それぞれの定常状態での貫通電流は、Ｈレベルの入力信号が供給されている単位レベル変換回路の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、その１相遅れ回路の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路の２つのみに生じる。単位レベル変換回路ＬＳ１〜ＬＳ３の第１ブートストラップ回路１００それぞれの電源電流（貫通電流）をＩ１Ｘ〜Ｉ３Ｘとし、第２ブートストラップ回路１２０それぞれの電源電流をＩ１Ｙ〜Ｉ３Ｙとすると、図３の如く、常にそれら６つのうち２つの電源電流のみが生じる。従って、電源電流の経路１つあたり電流値の大きさをＩｂとすると、図１の回路における全電源電流はＩｈ＝２・Ｉｂとなる。
【０１０１】
これに対し、特許文献１の図１３の回路を単位レベル変換回路として用いたレベル変換回路（以下「従来のレベル変換回路」）の場合、１つの単位レベル変換回路に２つのレシオ回路（入力段１００およびブートストラップ駆動段１２０）が用いられる。３相の入力信号のレベル変換には、単位レベル変換回路が３つ必要であるため、合計６つのレシオ回路が用いられる。但し、各単位レベル変換回路の２つのレシオ回路は互いに相補的に動作し、同時に電源電流が流れることはない。よって実質的には、１つの単位レベル変換回路には、常に１つの電源電流の経路が生じる。
【０１０２】
従って、ｎ個の単位レベル変換回路から成るレベル変換回路の全電源電流は、Ｉｈ＝ｎ・Ｉｂとなる。つまり従来のレベル変換回路では、３相の入力信号のレベル変換を行う場合の全電源電流はＩｈ＝３・Ｉｂとなる。つまり図１の回路においては、３相の入力信号のレベル変換を、従来のレベル変換回路の２／３の消費電力で実現することができる。
【０１０３】
図１では、３相の入力信号のレベル変換を行うレベル変換回路の例を示したが、本発明は互いに位相の異なる４相以上の入力信号のレベル変換を行うレベル変換回路に対しても適用可能である。
【０１０４】
例えばｎ相の入力信号ＩＮＳ１〜ＩＮＳｎのレベル変換を行うレベル変換回路に適用する場合、第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０および出力段回路１３０から成るｎ個の単位レベル変換回路ＬＳ１〜ＬＳｎが用いられる。この場合も図１の例に倣い、単位レベル変換回路ＬＳ１〜ＬＳｎそれぞれにおいて、トランジスタＱ３Ｙを前相回路の第２ブートストラップ回路１２０の出力信号で駆動させ、トランジスタＱ９Ｙのゲートを１相遅れ回路の第２ブートストラップ回路１２０の出力信号で駆動させればよい。即ち、各単位レベル変換回路において、トランジスタＱ３Ｙのゲートを前相回路のノードＮ１Ｙに接続させ、トランジスタＱ９Ｙのゲートを１相遅れ回路のノードＮ１Ｙに接続させればよい。
【０１０５】
それにより、各単位レベル変換回路の第２ブートストラップ回路１２０においては、前相回路の入力信号がＨレベルになったときノードＮ２ＹがトランジスタＱ３Ｙにより充電されてトランジスタＱ１Ｙがオンになる。よって第２ブートストラップ回路１２０がブートストラップ型インバータとして機能し、またこのときトランジスタＱ２Ｙがオンしているので貫通電流が生じる。続いて自己回路の入力信号がＨレベルになると、第２ブートストラップ回路１２０のトランジスタＱ２Ｙがオフになるので、貫通電流は遮断される。そして１相遅れ回路の入力信号がＨレベルになるとノードＮ２ＹはトランジスタＱ９Ｙにより放電されてトランジスタＱ１Ｙがオフになる。このときトランジスタＱ２Ｙがオンになるが、トランジスタＱ１Ｙがオフしているので貫通電流は生じない。この状態は、次に前相回路の入力信号がＨレベルになるまで維持される。
【０１０６】
従って、４相以上の入力信号をレベル変換する場合においても、本発明に係るレベル変換回路の貫通電流は、Ｈレベルの入力信号が供給されている単位レベル変換回路の第１ブートストラップ回路１００のトランジスタＱ１Ｘ，Ｑ２Ｘを通した経路と、その１相遅れ回路の第２ブートストラップ回路１２０のトランジスタＱ１Ｙ，Ｑ２Ｙを通した経路の２つのみに生じる。
【０１０７】
例えば４相の信号をレベル変換する場合には、単位レベル変換回路ＬＳ１〜ＬＳ４の第１ブートストラップ回路１００それぞれの電源電流をＩ１Ｘ〜Ｉ４Ｘとし、第２ブートストラップ回路１２０それぞれの電源電流をＩ１Ｙ〜Ｉ４Ｙとすると、図４の如く、常にそれら８つのうちの２つの電源電流のみが生じる。従って、この場合の全電源電流もＩｈ＝２・Ｉｂとなる。一方、従来のレベル変換回路を用いて４相の信号をレベル変換する場合の全電源電流は、Ｉｈ＝４・Ｉｂとなる。つまり本実施の形態に係るレベル変換回路では、４相の入力信号のレベル変換を、従来のレベル変換回路の１／２の消費電力で実現することができる。
【０１０８】
このように本実施の形態によれば、入力信号の相数とは無関係にレベル変換回路の全電源電流は２・Ｉｂで一定となる。それに対し従来のレベル変換回路の全電流電源は入力信号の相数に比例して増大する。従って、入力信号の相数を増加するほど、電源電流の低減効果が増大することになる。
【０１０９】
また本実施の形態では、出力段回路１３０としてレシオレスブートストラップ型回路が用いられているため、高速且つ高駆動能力の出力信号を得ることができる。従って、高い駆動能力が必要とされる３相以上のクロック信号のレベル変換に適している。
【０１１０】
そのようにクロック信号に駆動能力の高い駆動能力が求められるケースの一例としては、例えば表示装置のゲートドライバを構成するシフトレジスタを動作させるクロック信号が挙げられる。特に、画素のトランジスタと同一の導電型のトランジスタのみを用いて構成したゲートドライバ（例えば特開２００４−１０３２２６号公報の図７に開示されているシフトレジスタ）は、製造工程の簡略化を図ることができる。本実施の形態のレベル変換回路は単一導電型のトランジスタのみを用いて構成されているため、そのような画素およびゲートドライバとの組み合わせ（即ち、画素、ゲートドライバおよびレベル変換回路を全て同一導電型のトランジスタを用いて構成する）によって、製造工程数の増大を伴うことなく、さらに低消費電力化の効果を得ることができる。
【０１１１】
［第１の変更例］
図５は、実施の形態１の第１の変更例に係るレベル変換回路であり、図１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、第２ブートストラップ回路１２０のトランジスタＱ３Ｙのゲートを前相回路の出力端子ＯＵＴに接続させ、トランジスタＱ９Ｙのゲートを１相遅れ回路の出力端子ＯＵＴに接続させたものである。
【０１１２】
トランジスタＱ３Ｙ，Ｑ９Ｙのゲートの接続先が、他の単位レベル変換回路のノードＮ１Ｙから出力端子ＯＵＴに変更されたことになるが、図２からも分かるように、各単位レベル変換回路のノードＮ１Ｙと出力端子ＯＵＴは同じようにレベル変化する。従って本変更例に係るレベル変換回路においても、図１の回路と同様の動作が可能であり、同様の効果が得られる。
【０１１３】
さらに、ノードＮ１Ｙの寄生容量が小さくなるので、第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの電圧レベル）の立ち上がりを高速化でき、それにより出力段回路１３０の最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がりが高速化される。
【０１１４】
なお、出力端子ＯＵＴの寄生容量がトランジスタＱ３Ｙ，Ｑ９Ｙのゲート容量分だけ増加することになるが、出力段回路１３０は駆動能力が高く、またその増加量は出力ノードＯＵＴに接続される負荷容量に比べると無視できるほど小さいので、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度への影響は無い。
【０１１５】
ここでは図１の回路に対する変更例のみを示すが、本変更例の適用はそれに限られるものではなく、他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０１１６】
［第２の変更例］
図６は、実施の形態１の第２の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、Ｎ型のトランジスタＱ２１〜Ｑ２４で構成される遅延回路を出力段回路１３０に設けたものである。本変更例ではこの遅延回路が、最終出力信号の活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路として機能する。
【０１１７】
図１の回路では、トランジスタＱ１９による出力端子ＯＵＴの充電（最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３のレベルの立ち上げ）の際、ノードＮ１０（トランジスタＱ１９のゲート）がＨレベル（ＶＨ−Ｖｔｈｎ）になった後に、遅れてノードＮ９の電圧レベルが上昇する。このとき容量素子Ｃ５を介するノードＮ９，Ｎ１０間の結合により、ノードＮ１０のＨレベル電圧が昇圧されて充分に高い電圧レベル（上記の電圧ＶＨ＋ΔＶＡ）になり、トランジスタＱ１９が非飽和領域で動作するようになる。つまりノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間に、ある程度の遅延時間を確保する必要がある。
【０１１８】
図１の回路では、その遅延時間を確保するために、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３がノードＮ１０（トランジスタＱ１９のゲート）の電圧レベルに遅れて立ち上がることを利用している。即ち図１の回路では、ノードＮ１０の電圧レベルがＨレベルになった後に立ち上がる最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３を用いてトランジスタＱ１４をオンにし、それによりトランジスタＱ１６をオフにしてノードＮ９の電圧レベルを立ち上げている。
【０１１９】
それに対し図５の回路では、上記遅延時間をトランジスタＱ２１〜Ｑ２４で構成される遅延回路によって作る。トランジスタＱ２１，Ｑ２２はハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１１とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２１のゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２２のゲートはプッシュプル回路１１０の出力ノードＮ６Ｘに接続される。
【０１２０】
同様にトランジスタＱ２３，Ｑ２４もハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１２とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２３のゲートはノードＮ１１に接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２４のゲートはプッシュプル回路１１０の出力ノードＮ６Ｘに接続される。そして本変更例では、トランジスタＱ１４のゲートを当該遅延回路の出力ノードであるノードＮ１２に接続させる。
【０１２１】
遅延回路では、第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの電圧レベル）が立ち上がると（このときプッシュプル回路１１０の出力信号はＬレベルに変化しているのでトランジスタＱ２２，Ｑ２４はオフになっている）トランジスタＱ２１がオンしてノードＮ１１がＨレベルになる。応じてトランジスタＱ２３がオンしてノードＮ１２がＨレベルになる。つまり第２ブートストラップ回路１２０の出力信号がＨレベルになってからノードＮ１１，Ｎ１２の充電に要する時間だけ遅れたタイミングで、ノードＮ１２がＨレベルになる。ノードＮ１２がＨレベルになるとトランジスタＱ１４がオンになり、それによりトランジスタＱ１６がオフしてノードＮ９の電圧レベルが立ち上がる。
【０１２２】
このように遅延回路は、第２ブートストラップ回路１２０の出力信号の立ち上がりから一定の時間だけ遅らせてトランジスタＱ１４をオンにする。その結果、図１の回路と同様に、出力段回路１３０のノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間に、ある程度の遅延時間が確保される。従って、図６のレベル変換回路も図１の回路と同様に動作し、同様の効果を得ることができる。
【０１２３】
また図１の回路では、出力端子ＯＵＴに接続される負荷容量の影響を受けて、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度が変化する場合があり、それによってノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間の遅延時間が変動することが考えられる。しかし図６の回路では、その遅延時間は負荷容量の影響を受けることなく、遅延回路により一定に保たれる。従って、負荷容量の状態によって最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度に変動が生じて動作が不安定になることが防止される。つまり安定して高速な動作が可能になる。
【０１２４】
ここでは図１の回路に対する変更例のみを示したが、本変更例の適用はそれに限られるものではなく、レシオレスブートストラップ型の出力段回路１３０を使用する他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０１２５】
［第３の変更例］
図７は、実施の形態１の第３の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、出力段回路１３０のトランジスタＱ１５のゲートとトランジスタＱ１９のゲートとを分離したものである。つまりトランジスタＱ１９のゲート（ノードＮ１０）を充放電するトランジスタＱ１７，Ｑ１８とは別に、トランジスタＱ１５のゲート（ノードＮ１０Ｄ）を充放電するＮ型のトランジスタＱ１７Ｄ，Ｑ１８Ｄを設けたものである。またノードＮ９，Ｎ１０間の容量素子Ｃ５とは別に、ノードＮ９とノードＮ１０Ｄとの間に容量素子Ｃ５Ｄが接続される。
【０１２６】
トランジスタＱ１７Ｄ，Ｑ１８Ｄは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続される。トランジスタＱ１７ＤのゲートはトランジスタＱ１７のゲートと共に第２ブートストラップ回路１２０のノードＮ１Ｙに接続され、トランジスタＱ１８ＤのゲートはトランジスタＱ１８のゲートと共にプッシュプル回路１１０のノードＮ６Ｘに接続される。つまりトランジスタＱ１７Ｄ，Ｑ１８Ｄは、それぞれトランジスタＱ１７，Ｑ１８と同様に動作する。従って図７の回路では、図１の回路とはトランジスタＱ１５のゲート電圧を制御する回路が異なるものの、基本的にその動作は同じである。
【０１２７】
図７の回路では、図１の回路に比較して、トランジスタＱ１９のゲート容量の分だけトランジスタＱ１５のゲートノードの寄生容量が小さくなる。そのためノードＮ９の充電時には、容量素子Ｃ５Ｄを介する結合により、トランジスタＱ１５のゲート電圧がより高く上昇される。よってそのときのトランジスタＱ１５のオン抵抗はより小さくなり、ノードＮ９の電圧レベルの立ち上がりが高速化される。その結果、容量素子Ｃ５を介する結合によるノードＮ１０（トランジスタＱ１９のゲート）の昇圧速度が速くなり、出力信号ＯＵＴＳの立ち上がり速度が高速化されるという効果が得られる。但し、図１の回路よりも占有面積が増大することに留意すべきである。
【０１２８】
ここでは図１の回路に対する変更例のみを示したが、本変更例の適用はそれに限られるものではなく、レシオレスブートストラップ型の出力段回路１３０を使用する他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０１２９】
［第４の変更例］
図８は、実施の形態１の第４の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路の単位レベル変換回路ＬＳ１〜ＬＳ３それぞれに対し、以下の変更を加えたものである。まず、第１ブートストラップ回路１００のトランジスタＱ１Ｘとハイ側電源線１０２との間にダイオード接続したＮ型のトランジスタＱ４Ｘを介在させると共に、そのトランジスタＱ１Ｘ，Ｑ４Ｘ間の接続ノードとプッシュプル回路１１０の出力ノードＮ６Ｘとの間に容量素子Ｃ２Ｘを接続させている。
【０１３０】
図８の如く、トランジスタＱ４Ｘは、トランジスタＱ１Ｘのドレインとハイ側電源線１０２との間に接続され、そのゲートはハイ側電源線１０２に接続される。トランジスタＱ１Ｘ，Ｑ４Ｘ間の接続ノードをノードＮ３Ｘとすると、当該トランジスタＱ４Ｘは、ハイ側電源線１０２からノードＮ３Ｘへの向きを順方向とする一方向性電流駆動素子として機能する。また容量素子Ｃ６Ｘは、第１ブートストラップ回路１００のノードＮ３Ｘとプッシュプル回路１１０の出力ノードＮ６Ｘとの結合容量として機能する。
【０１３１】
また第２ブートストラップ回路１２０と出力段回路１３０との間には、プッシュプル回路１４０が設けられている。以下、本実施の形態では、プッシュプル回路１１０を「第１プッシュプル回路」、プッシュプル回路１４０を「第２プッシュプル回路」と称する。
【０１３２】
第２ブートストラップ回路１２０および第２プッシュプル回路１４０は、上記の第１ブートストラップ回路１００および第１プッシュプル回路１１０と同様の構成を有している。即ち、第２ブートストラップ回路１２０は、図１のそれに対して、トランジスタＱ１Ｙとハイ側電源線１０２との間にダイオード接続したＮ型のトランジスタＱ４Ｙを介在させたものである。
【０１３３】
トランジスタＱ４Ｙは、トランジスタＱ１Ｙのドレインとハイ側電源線１０２との間に接続され、そのゲートはハイ側電源線１０２に接続される。トランジスタＱ１Ｙ，Ｑ４Ｙ間の接続ノードをノードＮ３Ｙとすると、トランジスタＱ４Ｙは、ハイ側電源線１０２からノードＮ３Ｙへの向きを順方向とする一方向性電流駆動素子として機能する。
【０１３４】
また第２プッシュプル回路１４０は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したトランジスタＱ５Ｙ，Ｑ６Ｙから成る。トランジスタＱ５Ｙ，Ｑ６Ｙ間の接続ノードＮ６Ｙが、第２プッシュプル回路１４０の出力ノードになる。トランジスタＱ５Ｙはハイ側電源線１０２とノードＮ６Ｙとの間に接続し、そのゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。トランジスタＱ６Ｙは、ノードＮ６Ｙとロー側電源線１０４との間に接続し、そのゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続される。第２ブートストラップ回路１２０のノードＮ３Ｙと第２プッシュプル回路１４０の出力ノードＮ６Ｙとの間には、結合容量として機能する容量素子Ｃ２Ｙが接続されている。
【０１３５】
また本実施の形態では、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、出力段回路１３０は、第１プッシュプル回路１１０および第２プッシュプル回路１４０の出力信号によって駆動される。即ち、出力段回路１３０のトランジスタＱ１３，Ｑ１６，Ｑ１８，Ｑ２０のゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続され、トランジスタＱ１７のゲートは第２プッシュプル回路１４０の出力ノードＮ６Ｙに接続される。
【０１３６】
また各第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙは、前相回路および１相遅れ回路の第２ブートストラップ回路１２０の出力信号によって駆動される。即ち、トランジスタＱ３Ｙのゲートは前相回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続される。
【０１３７】
以下、本変更例に係るレベル変換回路の動作を説明する。単位レベル変換回路ＬＳ１〜ＬＳ３の動作は、動作タイミングが異なることを除いては同じであるため、ここでは代表的に単位レベル変換回路ＬＳ１について説明する。
【０１３８】
単位レベル変換回路ＬＳ１において、例えば入力信号ＩＮＳ１がＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）へと変化すると、第１ブートストラップ回路１００のトランジスタＱ２Ｘがオンになるので、トランジスタＱ４Ｘ，Ｑ１Ｘ，Ｑ２Ｘを通してハイ側電源線１０２からロー側電源線１０４への電流が流れる。トランジスタＱ２ＸはトランジスタＱ１Ｘよりもオン抵抗が充分小さく設定され、トランジスタＱ４ＸもトランジスタＱ１Ｘよりオン抵抗が充分小さく設定されている。よってこのときノードＮ３Ｘは略電圧ＶＨ−ＶｔｈｎのＨレベル、ノードＮ１Ｘは略電圧ＶＳＳのＬレベルとなる。従って第１プッシュプル回路１１０では、トランジスタＱ５Ｘはオフ状態、トランジスタＱ６Ｘはオン状態になり、ノードＮ６Ｘは電圧ＶＳＳのＬレベルになる。
【０１３９】
このとき第２ブートストラップ回路１２０および第２プッシュプル回路１４０では、トランジスタＱ２Ｙ，Ｑ６Ｙがオフになる。よって第１ブートストラップ回路１００のノードＮ１Ｙの電圧レベルが上昇する。応じて第１プッシュプル回路１１０のトランジスタＱ５Ｙがオンになり、ノードＮ６Ｙのレベルが上昇する。すると容量素子Ｃ２Ｙを介する結合により、電圧ＶＨ−Ｖｔｈに充電されているノードＮ３Ｙが昇圧される。ノードＮ３Ｙのレベルが電圧ＶＨ−Ｖｔｈを超えるとトランジスタＱ４ＹはオフになるのでノードＮ３Ｙの電圧はさらに上昇する。応じて、ノードＮ３ＹからトランジスタＱ１Ｙを通して流れ込む電荷によってノードＮ１Ｙ（トランジスタＱ５Ｙのゲート）の電圧レベルも上昇し、トランジスタＱ５Ｙのゲート・ソース間電圧が高められる。つまりトランジスタＱ５ＹがノードＮ６Ｙを充電することによる当該ノードＮ６Ｙの電圧レベルの上昇が、トランジスタＱ５Ｙのゲート電圧に正帰還（フィードバック）される。
【０１４０】
この正帰還動作によりノードＮ１Ｙ（トランジスタＱ５Ｙのゲート）の電圧レベルが充分に高くなると、トランジスタＱ５Ｙは非飽和動作するようになる。その結果、ノードＮ６Ｙの電圧レベルはトランジスタＱ５Ｙのしきい値電圧分の損失を伴わずに電圧ＶＨにまで上昇する。
【０１４１】
その後入力信号ＩＮＳ１がＬレベル（ＶＳＳ）になると、トランジスタＱ２Ｘ，Ｑ６Ｘがオフになる。よって第１ブートストラップ回路１００のノードＮ１Ｘの電圧レベルが上昇する。応じて第１プッシュプル回路１１０のトランジスタＱ５Ｘがオンになり、ノードＮ６Ｘのレベルが上昇する。すると容量素子Ｃ２Ｘを介する結合により、ノードＮ３Ｘの電圧レベルが上昇する。ノードＮ３Ｘのレベルが上昇するとトランジスタＱ４ＸはオフになるのでノードＮ３Ｘの電圧はさらに上昇する。応じて、ノードＮ３ＸからトランジスタＱ１Ｘを通して流れ込む電荷によってノードＮ１Ｘ（トランジスタＱ５Ｘのゲート）の電圧レベルも上昇し、トランジスタＱ５Ｙのゲート・ソース間電圧が高められる。つまりノードＮ１Ｘの電圧レベルの上昇が、トランジスタＱ５Ｘのゲート電圧へと正帰還（フィードバック）される。
【０１４２】
この正帰還動作によりノードＮ１Ｘ（トランジスタＱ５Ｘのゲート）の電圧が上昇すると、トランジスタＱ５Ｘはそのゲート・ソース間電圧が高くなり非飽和動作するようになる。その結果、ノードＮ６Ｘの電圧レベルはトランジスタＱ５Ｘのしきい値電圧分の損失を伴わずに電圧ＶＨにまで上昇する。つまり第１プッシュプル回路１１０の出力信号のＨレベル電圧は、図１の場合よりもトランジスタＱ５Ｘのしきい値電圧分だけ高くなる。
【０１４３】
このとき第２ブートストラップ回路１２０および第２プッシュプル回路１４０では、トランジスタＱ２Ｙがオンになるので、トランジスタＱ４Ｙ，Ｑ１Ｙ，Ｑ２Ｙを通してハイ側電源線１０２からロー側電源線１０４への電流が流れる。トランジスタＱ２ＹはトランジスタＱ１Ｙよりもオン抵抗が充分小さく設定され、トランジスタＱ４ＹもトランジスタＱ１Ｙよりオン抵抗が充分小さく設定されている。よってこのときノードＮ３Ｙは略電圧ＶＨ−Ｖｔｈｎとなり、ノードＮ１Ｙは略電圧ＶＳＳのＬレベルとなる。従って第１プッシュプル回路１１０では、トランジスタＱ５Ｙはオフ状態、トランジスタＱ６Ｙはオン状態になり、ノードＮ６Ｙは電圧ＶＳＳのＬレベルになる。
【０１４４】
このように本変更例によれば、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０および第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙを駆動するための信号（第１および第２プッシュプル回路１１０，１４０の出力信号）を、トランジスタのしきい値電圧分の損失のオフセット電圧を伴わずに確実に電圧ＶＨと電圧ＶＳＳとの間で変化するものとすることができる。
【０１４５】
なお、本変形例における出力段回路１３０および第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙの動作は、図１の回路の場合と同様であるので、ここでの説明は省略した。また以上では単位レベル変換回路ＬＳ１の動作を代表的に説明したが、単位レベル変換回路ＬＳ２，ＬＳ３においても同様の効果が得られることは明らかである。
【０１４６】
第２プッシュプル回路１４０は、定常状態での貫通電流を伴わないため、消費電力の増大を抑制しつつ駆動能力を高く設定することができ、また上記のようにその出力信号のＨレベル電圧はトランジスタＱ５Ｙのしきい値電圧分の損失を伴わない。つまり本変更例では、駆動能力が高く且つしきい値電圧分の損失を伴わない第２プッシュプル回路１４０の出力信号によって、出力段回路１３０のトランジスタＱ１７が駆動される。従って、ノードＮ１０の充電が高速化され、応じて出力端子ＯＵＴの充電速度（最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度）が向上する。
【０１４７】
また第１プッシュプル回路１１０が出力するＨレベル電圧はトランジスタＱ５Ｘのしきい値電圧分の損失を伴わないので、出力段回路１３０のトランジスタＱ１３を、第１プッシュプル回路１１０の出力信号を用いて駆動させることができる。この場合、第１ブートストラップ回路１００の出力信号を出力段回路１３０に供給する必要がなくなるので、出力段回路１３０を制御するための信号線の数を少なくできる。よって回路の占有面積を小さくでき、基板面積の縮小化に寄与できる。
【０１４８】
また第１プッシュプル回路１１０の出力信号のＨレベル電圧が高くなることにより、出力段回路１３０のトランジスタＱ２０をオンさせるときのゲート電圧が高くなる。よって出力端子ＯＵＴの放電の際のトランジスタＱ２０のオン抵抗を小さくでき、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち下り速度が向上されるという効果も得られる。
【０１４９】
ここでは図１の回路に対する変更例のみを示したが、本変更例の第１および第２ブートストラップ回路１００，１２０並びに第１および第２プッシュプル回路１１０，１４０は、それ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０１５０】
［第５の変更例］
図９は、実施の形態１の第５の変更例に係るレベル変換回路であり、図８の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０の構成を変えたものである。
【０１５１】
本変更例の出力段回路１３０は、プッシュプル出力回路２１０と昇圧プッシュプル回路２２０とから成っている。図９の如く、プッシュプル出力回路２１０は、Ｎ型のトランジスタＱ４５〜Ｑ４８および容量素子Ｃ４２により構成され、昇圧プッシュプル回路２２０はＮ型のトランジスタＱ４１，Ｑ４２，Ｑ４３により構成される。
【０１５２】
プッシュプル出力回路２１０において、トランジスタＱ４５，Ｑ４６はハイ側電源線１０２とロー側電源線１０４との間に直列に接続しており、その間の接続ノードが出力端子ＯＵＴとなる。即ちトランジスタＱ４５はハイ側電源線１０２と出力端子ＯＵＴとの間に接続し、トランジスタＱ４６は出力端子ＯＵＴとロー側電源線１０４との間に接続する。またトランジスタＱ４７，Ｑ４８もハイ側電源線１０２とロー側電源線１０４との間に直列に接続しており、ハイ側電源線１０２側のトランジスタＱ４７のゲートは、トランジスタＱ４５のゲートに接続され、ロー側電源線１０４側のトランジスタＱ４８のゲートは、トランジスタＱ４６のゲートに接続される。トランジスタＱ４６，Ｑ４８のゲートは、第１プッシュプル回路１１０のノードＮ６Ｘに接続される。
【０１５３】
ここで、トランジスタＱ４５，Ｑ４７のゲートが接続するノードをノードＮ４１、トランジスタＱ４７，Ｑ４８間の接続ノードをノードＮ４４と定義する。
【０１５４】
昇圧プッシュプル回路２２０において、トランジスタＱ４２はノードＮ４１とロー側電源線１０４との間に接続し、そのゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続される。トランジスタＱ４１は、ノードＮ４１と所定のノードＮ４３との間に接続され、そのゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。またトランジスタＱ４４は、上記ノードＮ４３とハイ側電源線１０２との間に接続し、そのゲートはハイ側電源線１０２に接続される。つまりトランジスタＱ４４はハイ側電源線１０２からノードＮ４３への向きを順方向とする一方向性電流駆動素子として機能するようにダイオード接続されている。
【０１５５】
また容量素子Ｃ４２は、プッシュプル出力回路２１０のノードＮ４４と昇圧プッシュプル回路２２０のノードＮ４３との間に接続される。
【０１５６】
プッシュプル出力回路２１０において、トランジスタＱ４５，Ｑ４６とトランジスタＱ４７，Ｑ４８は、それぞれがプッシュプル回路を構成している。しかもトランジスタＱ４５，Ｑ４７のゲートが互いに接続し、トランジスタＱ４６，Ｑ４８のゲートも互いに接続しているので、それら２つのプッシュプル回路は同様に動作制御される。つまりノードＮ４４と出力端子ＯＵＴの電圧レベルは同様に変化することになる。
【０１５７】
但し、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は出力端子ＯＵＴに接続される負荷の駆動を行うものであり、トランジスタＱ４７，Ｑ４８から成るプッシュプル回路はノードＮ４４の電圧レベルを変化させることで、容量素子Ｃ４２を介して当該ノードＮ４４と結合したノードＮ４３の電圧レベルを変化させるものである。
【０１５８】
昇圧プッシュプル回路２２０においては、トランジスタＱ４１，Ｑ４２がプッシュプル回路として機能し、ノードＮ４３はそのハイ側電源ノードとなる。つまりダイオード接続されたトランジスタＱ４４は、ノードＮ４３にトランジスタＱ４１，Ｑ４２がプッシュプル回路のハイ側電源電圧を供給するように機能する。また昇圧プッシュプル回路２２０の出力ノードは、トランジスタＱ４１，Ｑ４２がプッシュプル回路の出力ノードとなるノードＮ４４である。詳細は後述するが、昇圧プッシュプル回路２２０においては、そのハイ側電源ノードＮ４３の電圧が昇圧されることにより、それに応じた高い電圧レベルの信号を出力することが可能である。
【０１５９】
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、プッシュプル出力回路２１０は昇圧プッシュプル回路２２０により駆動され、昇圧プッシュプル回路２２０は第２ブートストラップ回路１２０により駆動される関係にある。昇圧プッシュプル回路２２０は、第２ブートストラップ回路１２０よりも駆動能力が大きく設定される。即ち、トランジスタＱ４１の駆動能力はトランジスタＱ１Ｙよりも大きく設定される。
【０１６０】
つまりトランジスタＱ４１，Ｑ４２はノードＮ１Ｙの信号の駆動能力を高めるためのバッファ回路として機能する。またトランジスタＱ４１，Ｑ４２は互いに相補的に（交互に）オンになるレシオレス回路を構成しているため、トランジスタＱ４１，Ｑ４２には直流的な電流が流れない。よってトランジスタＱ４１の駆動能力を大きく設定しても消費電流の増大は殆どない。
【０１６１】
なお、プッシュプル出力回路２１０においては、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は、出力端子ＯＵＴに接続される負荷容量を駆動するため、昇圧プッシュプル回路２２０よりも駆動能力が大きく設定される。即ち、トランジスタトランジスタＱ４５の駆動能力はトランジスタＱ４１の駆動能力より大きく設定される。
【０１６２】
なお、各第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙは、図８の場合と同様に、前相回路および１相遅れ回路の第２ブートストラップ回路１２０の出力信号によって駆動される。即ち、トランジスタＱ３Ｙのゲートは前相回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ６Ｙに接続される。
【０１６３】
以下、本変更例に係るレベル変換回路の動作を説明する。単位レベル変換回路ＬＳ１〜ＬＳ３の動作は、動作タイミングが異なることを除いて同じであるため、ここでは代表的に単位レベル変換回路ＬＳ１の動作について説明する。なお、第１および第２ブートストラップ回路１００，１２０並びに第１および第２プッシュプル回路１１０，１４０の動作は図８の回路の場合と同様であるので、ここでの詳細な説明は省略する。
【０１６４】
単位レベル変換回路ＬＳ１において、例えば入力信号ＩＮＳ１がＬレベル（ＶＳＳ）のとき、第１プッシュプル回路１１０の出力信号（ノードＮ６Ｘの信号）はＨレベル（ＶＨ）である。また第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの信号）は、Ｌレベル（ＶＳＳ）である。
【０１６５】
よってこのとき単位レベル変換回路ＬＳ１の昇圧プッシュプル回路２２０では、トランジスタＱ４１がオフ状態、トランジスタＱ４２がオン状態であるので、その出力ノードＮ４１はＬレベル（ＶＳＳ）である。よってプッシュプル出力回路２１０のトランジスタＱ４５，Ｑ４７はオフ状態であり、またノードＮ６ＸがＬレベルなのでトランジスタＱ４６，Ｑ４８はオン状態であるため、ノードＮ４４および出力端子ＯＵＴはＬレベル（ＶＳＳ）である。
【０１６６】
この状態から入力信号ＩＮＳ１がＨレベル（ＶＨ）に変化すると、単位レベル変換回路ＬＳ１では、第１プッシュプル回路１１０の出力信号（ノードＮ６Ｘの信号）はＬレベル（ＶＳＳ）になり、第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの信号）はＨレベルになる。第５の変更例で説明したように、このときノードＮ３Ｙは容量素子Ｃ２Ｙによって昇圧されるため、ノードＮ１Ｙの電圧レベルは充分に高い電圧レベルになる。
【０１６７】
すると昇圧プッシュプル回路２２０は、トランジスタＱ４１がオン、トランジスタＱ４２はオフの状態になる。このときノードＮ４３は電圧ＶＨ−Ｖｔｈｎに充電されているので、ノードＮ４１はＨレベルに変化する。応じてプッシュプル出力回路２１０のトランジスタＱ４５，Ｑ４７がオンになり、トランジスタＱ４６，Ｑ４８は第１プッシュプル回路１１０の出力信号がＬレベルになった時点でオフになっているため、ノードＮ４４および出力端子ＯＵＴ（最終出力信号ＯＵＴＳ１）の電圧レベルが上昇する。
【０１６８】
ノードＮ４４の電圧レベルが上昇するとき、容量素子Ｃ４２を介した結合により、ノードＮ４３の電圧レベルが昇圧される。応じてノードＮ４３の電荷がトランジスタＱ４１を通してノードＮ４１に流れ込み、ノードＮ４１の電圧レベルも上昇する。よって昇圧プッシュプル回路２２０の出力信号（ノードＮ４１の信号）は、充分に高いレベルに昇圧された電圧のＨレベルになる。
【０１６９】
このように出力段回路１３０においては、ノードＮ４４と出力端子ＯＵＴの電圧上昇が、容量素子Ｃ４４を介してノードＮ４３，Ｎ４１の電圧の上昇を生じさせ、その結果トランジスタＱ４５，Ｑ４７のゲート・ソース間電圧が高められる。つまりノードＮ４４および出力端子ＯＵＴの電圧上昇が、ノードＮ４１の電圧レベルが充分に高められると、トランジスタＱ４５，Ｑ４７は非飽和動作し、ノードＮ４４および出力端子ＯＵＴは高速に充電されて、電圧ＶＨのＨレベルになる。
【０１７０】
このように本変更例によれば、出力端子ＯＵＴとノードＮ４４の電圧レベルの上昇が、トランジスタＱ４５，Ｑ４７のゲート電圧へと正帰還される。その結果トランジスタＱ４５，Ｑ４７のゲート・ソース間電圧が高められ、それらが非飽和動作するので、最終出力信号ＯＵＴＳ１の立ち上がり速度が高速になる。
【０１７１】
またプッシュプル出力回路２１０において、トランジスタＱ４７，Ｑ４８から成るプッシュプル回路は専ら上記の正帰還を行う目的でノードＮ４４を充放電し、一方、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は専ら出力端子ＯＵＴに接続される負荷容量を駆動する。ノードＮ４４と出力端子ＯＵＴとは分離されているため、上記の正帰還動作に出力端子ＯＵＴの電圧レベルの変化速度は影響しない。従って、出力端子ＯＵＴに大きな容量負荷が接続された場合などに最終出力信号ＯＵＴＳ１の立ち上がり速度が低下しても、上記の正帰還動作の速度（ノードＮ４１の電圧上昇速度）には影響しない。よって安定して高速な動作が可能になる。
【０１７２】
さらに昇圧プッシュプル回路２２０の駆動能力は第２ブートストラップ回路１２０よりも大きく設定されているため、プッシュプル出力回路２１０へは、第１ブートストラップ回路１００の出力信号の駆動能力を高めた信号が供給される。このことも最終出力信号ＯＵＴＳ１の立ち上がり速度の向上に寄与している。
【０１７３】
なお、プッシュプル出力回路２１０および昇圧プッシュプル回路２２０はいずれもレシオレス型の回路であり、定常状態での貫通電流は生じないので、実施の形態１と同様に消費電力は低く抑えられている。
【０１７４】
ここでは図８の回路に対する変更例のみを示したが、本変更例の出力段回路１３０は、それ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０１７５】
［第６の変更例］
図１０は、実施の形態１の第６の変更例に係るレベル変換回路を説明するための図である。本変更例は、図９の出力段回路１３０の更なる変更例であり、トランジスタＱ４１，Ｑ４２，Ｑ４４から成る単位回路を１段のみ備える図９の昇圧プッシュプル回路２２０を、それと同様の構成の単位回路を複数段（ｎ段）備えた多段構成としたものである。
【０１７６】
多段構成の昇圧プッシュプル回路２２０において、トランジスタＱ４１［１］，Ｑ４２［１］，Ｑ４４［１］から成る最前段の単位回路は、図９の昇圧プッシュプル回路１２０と同様に第２ブートストラップ回路１２０（不図示）により駆動される（即ち、トランジスタＱ４１［１］のゲートは第２ブートストラップ回路１２０のノードＮ１Ｙに接続される）。２段目以降の単位回路は自己の前段の単位回路により駆動される。即ち各段のトランジスタＱ４１（Ｑ４１［２］〜Ｑ４１［ｎ］）のゲートは、それぞれその前段のノードＮ４１（Ｎ４１［１］〜Ｎ４１［ｎ−１］）に接続される。
【０１７７】
各段のノードＮ４３（Ｎ４３［１］〜Ｎ４３［ｎ−１］）は、それぞれその次段のノードＮ４１（Ｎ４１［１］〜Ｎ４１［ｎ］）に、容量素子Ｃ４１（Ｃ４１［２］〜Ｑ４１［ｎ］）を介して接続される。但し最終段のノードＮ４３［ｎ］は、プッシュプル出力回路２１０のノードＮ４４に容量素子Ｃ４２を介して接続される。
【０１７８】
そしてプッシュプル出力回路２１０は、最後段の単位回路によって駆動される（即ち、トランジスタＱ４７，Ｑ４５のゲートは最後段のノードＮ４１［ｎ］に接続される。
【０１７９】
多段構成の昇圧プッシュプル回路２２０では、その各段のトランジスタＱ４１（Ｑ４１［１］〜Ｑ４１［ｎ］）の駆動能力が、後段のものほど大きく設定されている。
【０１８０】
本変更例によれば、トランジスタＱ４５のゲートを充電する最後段のトランジスタＱ４１［ｎ］の駆動能力を極めて大きく設定することができる。そのため、出力端子ＯＵＴに接続される負荷容量が極めて大きい場合に対応可能なようにトランジスタＱ４５の駆動能力（ゲート幅）が大きく設計されていても、そのゲートを高速に充電することができ、最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３の立ち上がり速度の低下を防止することができる。
【０１８１】
［第７の変更例］
図１１は、実施の形態１の第７の変更例であるレベル変換回路の構成を示す図である。図９の回路では、例えば第１プッシュプル回路１１０において、トランジスタＱ５ＸによるノードＮ６Ｘの充電時に、そのノードＮ６Ｘの電圧変化をトランジスタＱ５Ｘのゲート電圧に正帰還させていた。
【０１８２】
それに対し図１１のレベル変換回路では、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１プッシュプル回路１１０において、ノードＮ６Ｘを駆動するためのプッシュプル回路（駆動用プッシュプル回路）とは別に、それと同様に動作するプッシュプル回路（帰還用プッシュプル回路）を設け、帰還用プッシュプル回路の出力ノードの電圧変化をトランジスタＱ５Ｘのゲート電圧に帰還させるように構成している。また第２プッシュプル回路１４０においても、ノードＮ６Ｙを駆動するためのプッシュプル回路（駆動用プッシュプル回路）とは別に、それと同様に動作するプッシュプル回路（帰還用プッシュプル回路）を設け、帰還用プッシュプル回路の出力ノードの電圧変化をトランジスタＱ５Ｙのゲート電圧に帰還させるように構成している。
【０１８３】
図１１を参照し、第１プッシュプル回路１１０の帰還用プッシュプル回路は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したＮ型トランジスタＱ７Ｘ，Ｑ８Ｘから成っている。この帰還用プッシュプル回路とトランジスタＱ５Ｘ，Ｑ６Ｘから成る駆動用プッシュプル回路とが同様に動作するように、両者は互いに並列に接続される。
【０１８４】
即ち、トランジスタＱ７Ｘ，Ｑ８Ｘの間の接続ノードをノードＮ４Ｘとすると、トランジスタＱ７Ｘはハイ側電源線１０２とノードＮ４Ｘとの間に接続し、ゲートはトランジスタＱ５Ｘのゲートと共にノードＮ１Ｘに接続している。トランジスタＱ８Ｘは、ノードＮ４Ｘとロー側電源線１０４との間に接続し、ゲートはトランジスタＱ６Ｘのゲートと共に入力端子ＩＮに接続している。帰還用プッシュプル回路の出力ノードはノードＮ４Ｘである。本変更例では容量素子Ｃ２ＸはこのノードＮ４ＸとノードＣ３Ｘとの間に接続され、ノードＮ６Ｘには接続しない。
【０１８５】
同様に、第２プッシュプル回路１４０の帰還用プッシュプル回路は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したＮ型トランジスタＱ７Ｙ，Ｑ８Ｙから成っている。この帰還用プッシュプル回路とトランジスタＱ５Ｙ，Ｑ６Ｙから成る駆動用プッシュプル回路とが同様に動作するように、両者は互いに並列に接続される。
【０１８６】
即ち、トランジスタＱ７Ｙ，Ｑ８Ｙの間の接続ノードをノードＮ４Ｙとすると、トランジスタＱ７Ｙはハイ側電源線１０２とノードＮ４Ｙとの間に接続し、ゲートはトランジスタＱ５Ｙのゲートと共にノードＮ１Ｙに接続している。トランジスタＱ８Ｙは、ノードＮ４Ｙとロー側電源線１０４との間に接続し、ゲートはトランジスタＱ６Ｙのゲートと共に入力端子ＩＮに接続している。帰還用プッシュプル回路の出力ノードはノードＮ４Ｙである。本変更例では容量素子Ｃ２ＹはこのノードＮ４ＹとノードＣ３Ｙとの間に接続され、ノードＮ６Ｙには接続しない。
【０１８７】
第１および第２プッシュプル回路１１０，１４０の各々において、帰還用プッシュプル回路は、駆動用プッシュプル回路と同様に動作するので、ノードＮ４Ｘの電圧レベルは原則としてノードＮ６Ｘの電圧レベルと同様に変化し、またノードＮ４Ｙの電圧レベルは原則としてノードＮ６Ｙの電圧レベルと同様に変化する。従って、図１１の回路と図９の回路とでは容量素子Ｃ２Ｘ，Ｃ２Ｙの接続先が異なるものの、その動作はほぼ同じである。
【０１８８】
但し、第１プッシュプル回路１１０では、帰還用プッシュプル回路（Ｑ７Ｘ，Ｑ８Ｘ）は専ら容量素子Ｃ２Ｘを用いた正帰還動作を行い、駆動用プッシュプル回路（Ｑ５Ｘ，Ｑ６Ｘ）は専らノードＮ６Ｘに接続される負荷容量の駆動を行うように、役割分担されている。同様に、第２プッシュプル回路１４０では、帰還用プッシュプル回路（Ｑ７Ｙ，Ｑ８Ｙ）は専ら容量素子Ｃ２Ｙを用いた正帰還動作を行い、駆動用プッシュプル回路（Ｑ５Ｙ，Ｑ６Ｙ）は専らノードＮ６Ｙに接続される負荷容量の駆動を行うように、役割分担されている。
【０１８９】
この変更例では、トランジスタＱ５Ｘ，Ｑ５Ｙのゲート電圧に係る正帰還のループの経路が図９の回路とは異なる。つまりトランジスタＱ５Ｘのゲート電圧に係る当該正帰還の動作はノードＮ６Ｘではなく、それとは分離したノードＮ４Ｘの信号に基づいて行われる。一方トランジスタＱ５Ｙのゲート電圧に係る当該正帰還の動作はノードＮ６Ｙではなく、それとは分離したノードＮ４Ｙの信号に基づいて行われる。
【０１９０】
ノードＮ６Ｘ，Ｎ６Ｙは、出力段回路１３０や他の単位レベル変換回路のトランジスタＱ３Ｙ，Ｑ９Ｙのゲートが接続されるため、その寄生容量値によっては充電にある程度の時間を要することが考えられる。図９の回路では、ノードＮ６Ｘ，Ｎ６Ｙの電圧変化がそれぞれトランジスタＱ５Ｘ，Ｑ５Ｙのゲート電圧に正帰還されるため、そのような場合には、第１および第２プッシュプル回路１１０，１４０の出力信号の立ち上がり速度の低下を招く。
【０１９１】
それに対し図１１の回路では、ノードＮ６Ｘ，Ｎ６Ｙとは分離したノードＮ４Ｘ，Ｎ４Ｙの電圧変化が、それぞれトランジスタＱ５Ｘ，Ｑ５Ｙのゲート電圧に正帰還されるため、その正帰還動作はノードＮ６Ｘ，Ｎ６Ｙの充電速度の影響を受けない。つまりノードＮ６Ｘに係る寄生容量が大きい場合でも、正帰還動作はその影響を受けず、図９の回路よりも第１および第２プッシュプル回路１１０，１４０の出力信号の立ち上がり速度を速くできる。
【０１９２】
［第８の変更例］
図１２は、実施の形態１の第８の変更例であるレベル変換回路の構成を示す図である。当該レベル変換回路は、図１２の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第２ブートストラップ回路１２０において、トランジスタＱ１ＹのゲートとトランジスタＱ３Ｙ，Ｑ９Ｙ間の接続ノード（ノードＮ２Ｙ）との間を、ゲートをハイ側電源線１０２に接続させたトランジスタＱ１０Ｙを介して接続させたものである。なお、容量素子Ｃ１Ｙは、トランジスタＱ１Ｙのゲート（トランジスタＱ１ＹのゲートとトランジスタＱ１０Ｙと間の接続ノード）とノードＮ１Ｙとの間に接続させる。
【０１９３】
本変形例の第２ブートストラップ回路１２０では、ノードＮ１Ｙの充電時に容量素子Ｃ１Ｙを介する結合によってトランジスタＱ１Ｙのゲートが昇圧されたとき（ブートストラップ作用）、トランジスタＱ１０Ｙがオフになる。その結果ノードＮ２ＹがトランジスタＱ１Ｙのゲートから電気的に分離され、トランジスタＱ１Ｙのゲートに係る寄生容量が低減される。そのためトランジスタＱ１Ｙのゲートの電圧レベルの上昇速度が図１の回路の場合よりも速くなり、応じてトランジスタＱ１ＹによるノードＮ１Ｙの充電速度（第２ブートストラップ回路１２０の出力信号の立ち上がり速度）が高速化される。
【０１９４】
ここでは図１の回路に対する変更例のみを示したが、本変更例の第２ブートストラップ回路１２０は、それ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０１９５】
［第９の変更例］
図１の回路では、レベル変換回路の動作開始前に各単位レベル変換回路のノードＮ２ＹがトランジスタＱ３Ｙのオフリーク電流により、予めＨレベルに充電されていることを想定している。しかしその充電が不充分である場合、トランジスタＱ１Ｙがオンにならないため、第２ブートストラップ回路１２０の入力信号（プッシュプル回路１１０の出力信号）がＬレベルになってもノードＮ１ＹがＨレベルにならないという誤動作が生じる。
【０１９６】
ここでは単位レベル変換回路ＬＳ１〜ＬＳ３のうち単位レベル変換回路ＬＳ１が最初に動作する（入力信号ＩＮＳ１〜ＩＮＳ３のうち入力信号ＩＮＳ１が最初にＨレベルに変化する）場合を想定する。
【０１９７】
図１３は、実施の形態１の第９の変更例に係るレベル変換回路を示す図であり、図１の回路の単位レベル変換回路ＬＳ１に対し、リセット信号ＲＳＴＳにより制御されノードＮ２Ｙを充電するトランジスタＱ１１Ｙを第２ブートストラップ回路１２０に設けたものである。当該トランジスタＱ１１Ｙは、単位レベル変換回路ＬＳ１のノードＮ２Ｙとロー側電源線１０４との間に接続され、ゲートはリセット信号ＲＳＴＳが入力されるリセット端子ＲＳＴに接続されている。
【０１９８】
トランジスタＱ１１Ｙは、動作開始前にリセット信号ＲＳＴＳにより一定期間オンにされ、ノードＮ２Ｙを所定電圧レベルに充電する。その結果、単位レベル変換回路ＬＳ１のトランジスタＱ１Ｙがオンになり、当該単位レベル変換回路ＬＳ１が正常に動作できるようになる。リセット信号ＲＳＴＳとして、例えば各電圧源の投入直後の一定期間活性化される（Ｈレベルになる）パワーオンリセット信号を用いればよい。
【０１９９】
なお、ここでは単位レベル変換回路ＬＳ１〜ＬＳ３のうち単位レベル変換回路ＬＳ１から動作が開始することを想定しているが、仮にレベル変換回路ＬＳ２から動作を開始する場合は、トランジスタＱ１１Ｙはレベル変換回路ＬＳ２の第２ブートストラップ回路１２０に設けられる。同様にレベル変換回路ＬＳ３から動作を開始する場合、トランジスタＱ１１Ｙは単位レベル変換回路ＬＳ３の第２ブートストラップ回路１２０に設けられる。
【０２００】
［第１０の変更例］
以上では、入力信号ＩＮＳ１〜ＩＮＳ３とそれぞれ同じ論理レベルをとる（同相の）最終出力信号ＯＵＴＳ１〜ＯＵＴＳ３を生成するレベル変換回路を示したが、本発明は、入力信号に対して反転した論理レベルをとる（逆相の）出力信号を生成するものに対しても適用可能である。ここではそのような変更例を示す。
【０２０１】
図１４は、実施の形態１の第１０の変更例に係るレベル変換回路の構成を示す回路図である。当該レベル変換回路を構成する単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれは、図１と同様に第１ブートストラップ回路１００、プッシュプル回路１１０、第２ブートストラップ回路１２０および出力段回路１３０から構成されている。但し各出力段回路１３０の出力端子ＯＵＴからは、入力信号ＩＮＳ１〜ＩＮＳ３とは逆相の最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力される。
【０２０２】
本変更例においても入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれ位相が異なる信号である。上記のとおり「入力信号の位相が異なる」とは、そのレベル変換後の最終出力信号の活性期間が互いに異なっている状態を指している。ここでは入力信号ＩＮＳ１〜ＩＮＳ３と最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３とは逆の論理レベルをとるので、最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３の活性期間（Ｈレベルの期間）がそれぞれ異なるようになるためには、入力信号ＩＮＳ１〜ＩＮＳ３の非活性期間（Ｌレベルの期間）がそれぞれ異なっている必要がある。つまり本変更例では、入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＬレベルの期間が実質的に重複しない信号である。
【０２０３】
ここで、入力信号ＩＮＳ１〜ＩＮＳ３は、ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ１，ＩＮＳ２，…の順に繰り返してＬレベルになる信号であるとする（図１５参照）。つまり単位レベル変換回路ＬＳ１〜ＬＳ３の最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３は、／ＯＵＴＳ１，／ＯＵＴＳ２，／ＯＵＴＳ３，／ＯＵＴＳ１，／ＯＵＴＳ２，…の順に繰り返してＨレベルになる。
【０２０４】
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、入力信号（ＩＮＳ１〜ＩＮＳ３）が供給される入力端子ＩＮは第２ブートストラップ回路１２０の入力ノードに接続される。そして第１ブートストラップ回路１００の入力ノードおよびプッシュプル回路１１０のトランジスタＱ６Ｘのゲートには、第２ブートストラップ回路１２０の出力ノードＮ１Ｙが接続される。
【０２０５】
つまり本変更例では、第２ブートストラップ回路１２０が入力端子ＩＮの入力信号により駆動され、第１ブートストラップ回路１００およびプッシュプル回路１１０が第２ブートストラップ回路１２０の出力信号により駆動される。即ち、第１ブートストラップ回路１００およびプッシュプル回路１１０と、第２ブートストラップ回路１２０との関係において、駆動する側とされる側が図１の場合とは入れ替わっている。
【０２０６】
一方、第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０と出力段回路１３０との接続関係、並びに第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙのゲートと他の単位レベル変換回路の第２ブートストラップ回路１２０との接続関係は、図１と同様である。
【０２０７】
即ち、出力段回路１３０のトランジスタＱ１３のゲートは第１ブートストラップ回路１００の出力ノードＮ１Ｘに接続され、トランジスタＱ１８，Ｑ２０のゲートはプッシュプル回路１１０の出力ノードＮ６Ｘに接続され、トランジスタＱ１７のゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。また第２ブートストラップ回路１２０のトランジスタＱ３Ｙのゲートは、前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。
【０２０８】
図１４の構成によれば、単位レベル変換回路ＬＳ１〜ＬＳ３の第２ブートストラップ回路１２０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３と逆の論理レベルとなる。また単位レベル変換回路ＬＳ１〜ＬＳ３の第１ブートストラップ回路１００およびプッシュプル回路１１０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３とは同じ論理レベルになる。従って、入力信号ＩＮＳ１〜ＩＮＳ３の論理レベルと出力段回路１３０の各ノードの論理レベルとの関係は、図１の場合とは逆になる。
【０２０９】
しかし本変更例では、入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＬレベルの期間が実質的に重複しない信号であるので、結果として単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０の動作は、図１の回路と同じになる。図１５は本変更例のレベル変換回路の動作波形図である。図１の回路の動作を示した図２と比較して分かるように、本変更例では、入力信号ＩＮＳ１〜ＩＮＳ３の波形が図１のケースとは反転するが、第１ブートストラップ回路１００、プッシュプル回路１１０および第２ブートストラップ回路１２０の各出力信号の波形は図１のケースと同じである。従って、単位レベル変換回路ＬＳ１〜ＬＳ３の各出力端子ＯＵＴからは、入力信号ＩＮＳと逆の論理レベルをとる最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力されることとなる。
【０２１０】
［第１１の変更例］
図１４では、図１の回路に対する変更例のみを示したが、第１０の変更例はそれ以外の他の実施の形態および他の変更例に係るレベル変換回路にも適用することができる。
【０２１１】
例えば図１６は実施の形態１の第１１の変更例を示す図であり、上記第１０の変更例を図９の回路に適用した例である。この場合も単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、入力信号（ＩＮＳ１〜ＩＮＳ３）が供給される入力端子ＩＮは第２ブートストラップ回路１２０の入力ノードに接続される。但し、第１ブートストラップ回路１００の入力ノードおよび第１プッシュプル回路１１０のトランジスタＱ６Ｘのゲートには、第２プッシュプル回路１４０の出力ノードＮ６Ｙが接続される。
【０２１２】
つまりこの変更例では、第２ブートストラップ回路１２０が入力端子ＩＮの入力信号により駆動され、第１ブートストラップ回路１００および第１プッシュプル回路１１０が第２プッシュプル回路１４０の出力信号により駆動される。即ち、第１ブートストラップ回路１００および第１プッシュプル回路１１０と、第２ブートストラップ回路１２０および第２プッシュプル回路１４０との関係において、駆動する側とされる側が図９の場合とは入れ替わる。
【０２１３】
一方、第１ブートストラップ回路１００、第１プッシュプル回路１１０および第２ブートストラップ回路１２０と出力段回路１３０との接続関係、並びに第２ブートストラップ回路１２０のトランジスタＱ３Ｙ，Ｑ９Ｙのゲートと他の単位レベル変換回路の第２ブートストラップ回路１２０との接続関係は、図９と同様である。
【０２１４】
即ち、出力段回路１３０のトランジスタＱ４２，Ｑ４８，Ｑ４６のゲートは第１プッシュプル回路１１０の出力ノードＮ６Ｘに接続され、トランジスタＱ４１のゲートは第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続される。また第２ブートストラップ回路１２０のトランジスタＱ３Ｙのゲートは、前相回路の第２プッシュプル回路１４０の出力ノードＮ６Ｙに接続され、トランジスタＱ９Ｙのゲートは１相遅れ回路の第２プッシュプル回路１４０の出力ノードＮ６Ｙに接続される。
【０２１５】
図１６の構成によれば、単位レベル変換回路ＬＳ１〜ＬＳ３の第２ブートストラップ回路１２０および第２プッシュプル回路１４０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３と逆の論理レベルとなる。また単位レベル変換回路ＬＳ１〜ＬＳ３の第１ブートストラップ回路１００および第１プッシュプル回路１１０の出力信号は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３とは同じ論理レベルになる。従って、入力信号ＩＮＳ１〜ＩＮＳ３の論理レベルと出力段回路１３０の各ノードの論理レベルとの関係は、図９の場合とは逆になる。
【０２１６】
但し入力信号ＩＮＳ１〜ＩＮＳ３は、それぞれＬレベルの期間が実質的に重複しない信号であるので、結果として単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの第１ブートストラップ回路１００、第１プッシュプル回路１１０、第２ブートストラップ回路１２０および第２プッシュプル回路１４０の動作は、図１の回路と同じになる。その結果、第１０の変更例と同様に、単位レベル変換回路ＬＳ１〜ＬＳ３の各出力端子ＯＵＴからは、入力信号ＩＮＳと逆の論理レベルをとる最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力されることとなる。
【０２１７】
もちろん本変更例においても、出力段回路１３０の昇圧プッシュプル回路２２０として、図１０に示した多段構成のものを用いてもよい。
【０２１８】
［第１２の変更例］
図１７（ａ），（ｂ）は実施の形態１に係るレベル変換回路の第１２の変更例を説明するための図である。例えば図１のレベル変換回路では、トランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させ、トランジスタＱ９Ｙのソースはロー側電源線１０４（ロー側電源ノードＳ１）に接続させていたが、それらの接続は図１７（ａ），（ｂ）のように変更してもよい。
【０２１９】
図１７（ａ）は、トランジスタＱ３Ｙのドレインをゲートと共に前相回路のノードＮ１Ｙに接続させたものである（トランジスタＱ３Ｙは前相回路のノードＮ１Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になると共に、基板面積の縮小化に寄与できる。
【０２２０】
また図１７（ｂ）は、図１７（ａ）の構成からさらに、トランジスタＱ９Ｙのソースも前相回路のノードＮ１Ｙに接続させたものである。トランジスタＱ９Ｙがロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。
【０２２１】
なお本変更例は、図１のレベル変換回路のみならず、トランジスタＱ３Ｙのゲートが前相回路のノードＮ１Ｙに接続した他の変更例に対しても適用可能である。
【０２２２】
［第１３の変更例］
図１８（ａ），（ｂ）は実施の形態１に係るレベル変換回路の第１３の変更例を説明するための図である。例えば図５のレベル変換回路では、トランジスタＱ３ＹのドレインおよびトランジスタＱ９Ｙのソースの接続は、上記の第１２の変更例を応用して以下のように変更してもよい。
【０２２３】
図１８（ａ）は、トランジスタＱ３Ｙのドレインをゲートと共に前相回路の出力端子ＯＵＴに接続させたものである（トランジスタＱ３Ｙは前相回路の出力端子ＯＵＴから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になると共に、基板面積の縮小化に寄与できる。
【０２２４】
また図１８（ｂ）は、図１８（ａ）の構成からさらに、トランジスタＱ９Ｙのソースも前相回路の出力端子ＯＵＴに接続させたものである。トランジスタＱ９Ｙがロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。
【０２２５】
なお本変更例は、図５のレベル変換回路のみならず、トランジスタＱ３Ｙのゲートが前相回路の出力端子ＯＵＴに接続した他の変更例に対しても適用可能である。
【０２２６】
［第１４の変更例］
図１９（ａ），（ｂ）は実施の形態１に係るレベル変換回路の第１４の変更例を説明するための図である。例えば図８および図９のレベル変換回路では、トランジスタＱ３ＹのドレインおよびトランジスタＱ９Ｙのソースの接続は、上記の第１２の変更例を応用して以下のように変更してもよい。
【０２２７】
図１９（ａ）は、トランジスタＱ３Ｙのドレインをゲートと共に前相回路のノードＮ６Ｙに接続させたものである（トランジスタＱ３Ｙは前相回路のノードＮ６Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
【０２２８】
また図１９（ｂ）は、図１９（ａ）の構成からさらに、トランジスタＱ９Ｙのソースも前相回路のノードＮ６Ｙに接続させたものである。トランジスタＱ９Ｙがロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。
【０２２９】
［第１５の変更例］
図２２は、実施の形態１に係るレベル変換回路の第１５の変更例を示す図であり、図１の回路に対し、ノードＮ２Ｙを放電して非活性レベルにするトランジスタＱ９Ｙのゲートおよびソース（ノードＮ２Ｙに接続しない側の主電極）の各接続先を変更したものである。即ち図２２に示すように、トランジスタＱ９Ｙのソースを前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続させると共に、ゲートを自己回路の第１プッシュプル回路１１０の出力ノードＮ１Ｘに接続させている。
【０２３０】
この構成では、トランジスタＱ３Ｙが前相回路の第２ブートストラップ回路１２０の出力信号に応じてノードＮ２Ｙの充電を行うとき、トランジスタＱ９Ｙのゲート（自己回路のノードＮ６Ｘ）はＨレベルである。しかしトランジスタＱ９Ｙのソースにも前相回路の第２ブートストラップ回路１２０の出力信号が供給されているので、そのときトランジスタＱ９ＹのソースもＨレベルになっており、トランジスタＱ９Ｙを通してノードＮ２Ｙが放電されることはない。よって図２２の回路でもノードＮ２Ｙの充放電は図１の場合と同様に行われる。従って図２２の回路は図１の回路と同様に動作することができる。
【０２３１】
本変更例では、トランジスタＱ９Ｙのゲートを１相遅れ回路に接続させる必要がないので、図１の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ９Ｙのソースに前相回路の第２ブートストラップ回路１２０の出力信号（ノードＮ１Ｙの信号）を供給する必要が生じるが、その信号は図１の場合でもトランジスタＱ３Ｙのゲートに供給されている信号であるため、それを同一の単位レベル変換回路に属するトランジスタＱ９Ｙのソースにも供給させるように配線のレイアウトを変更することは容易である。
【０２３２】
ここでは図１の回路に対する変更例を示したが、本変更例はノードＮ２Ｙを放電するトランジスタＱ９Ｙを備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図８の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９Ｙのソースにあえて前相回路の最終出力信号を供給させるのには配線の大幅なレイアウト変更を伴うことも考えられる。そのような構成の回路に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号（図８の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給させることが好ましい。そうすることにより、図２２と同様に配線のレイアウト設計が容易になる。なお、図５の回路の如くトランジスタＱ３Ｙのゲートに前相回路の最終出力信号が供給される構成に対する変更例は、次の第１６の変更例（図２３）に対応する。
【０２３３】
［第１６の変更例］
図２３は、実施の形態１に係るレベル変換回路の第１６の変更例を示す図であり、図５の回路に対し、ノードＮ２Ｙを放電して非活性レベルにするトランジスタＱ９Ｙのゲートおよびソース（ノードＮ２Ｙに接続しない側の主電極）の各接続先を変更したものである。即ち図２３に示すように、トランジスタＱ９Ｙのソースを前相回路の出力端子ＯＵＴに接続させると共に、ゲートを自己回路の第１プッシュプル回路１１０の出力ノードＮ１Ｘに接続させている。
【０２３４】
この構成では、トランジスタＱ３Ｙが前相回路の最終出力信号に応じてノードＮ２Ｙの充電を行うとき、トランジスタＱ９Ｙのゲート（自己回路のノードＮ６Ｘ）はＨレベルである。しかしトランジスタＱ９Ｙのソースにも前相回路の最終出力信号が供給されているので、そのときトランジスタＱ９ＹのソースもＨレベルになっており、トランジスタＱ９Ｙを通してノードＮ２Ｙが放電されることはない。よって図２３の回路でもノードＮ２Ｙの充放電は図５の場合と同様に行われる。従って図２３の回路は図５の回路と同様に動作することができる。
【０２３５】
本変更例では、トランジスタＱ９Ｙのゲートを１相遅れ回路に接続させる必要がないので、図５の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ９Ｙのソースに前相回路の最終出力信号を供給する必要が生じるが、その信号は図５の場合でもトランジスタＱ３Ｙのゲートに供給されている信号であるため、それを同一の単位レベル変換回路に属するトランジスタＱ９Ｙのソースにも供給させるように配線のレイアウトを変更することは容易である。
【０２３６】
ここでは図５の回路に対する変更例を示したが、本変更例はノードＮ２Ｙを放電するトランジスタＱ９Ｙを備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図１や図８の回路のようにトランジスタＱ３Ｙのゲートに前相回路の最終出力信号以外の信号が供給される構成に対しては、トランジスタＱ９Ｙのソースにあえて前相回路の最終出力信号を供給させるのには配線の大幅なレイアウト変更を伴うことも考えられる。その点で、そのような構成の回路に対しては上記の第１５の変更例を適用する方が効果的である。つまり、トランジスタＱ９Ｙのソースには、トランジスタＱ３Ｙのゲートと同じ信号を供給させることが好ましい。
【０２３７】
［第１７の変更例］
図２４は、実施の形態１に係るレベル変換回路の第１７の変更例を示す図であり、図１４の回路に対し、ノードＮ２Ｙを放電して非活性レベルにするトランジスタＱ９Ｙのゲートおよびソース（ノードＮ２Ｙに接続しない側の主電極）の各接続先を変更したものである。即ち図２４に示すように、トランジスタＱ９Ｙのソースを前相回路の第２ブートストラップ回路１２０の出力ノードＮ１Ｙに接続させると共に、ゲートを自己回路の入力端子ＩＮに接続させている。
【０２３８】
この構成では、トランジスタＱ３Ｙが前相回路の第２ブートストラップ回路１２０の出力信号に応じてノードＮ２Ｙの充電を行うとき、トランジスタＱ９Ｙのゲート（自己回路の入力端子ＩＮ）はＨレベルである。しかしトランジスタＱ９Ｙのソースにも前相回路の第２ブートストラップ回路１２０の出力信号が供給されているので、そのときトランジスタＱ９ＹのソースもＨレベルになっており、トランジスタＱ９Ｙを通してノードＮ２Ｙが放電されることはない。よって図２４の回路でもノードＮ２Ｙの充放電は図１４の場合と同様に行われる。従って図２４の回路は図１４の回路と同様に動作することができる。
【０２３９】
本変更例では、トランジスタＱ９Ｙのゲートを１相遅れ回路に接続させる必要がないので、図１４の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ９Ｙのソースに前相回路の第２ブートストラップ回路１２０の出力信号を供給する必要が生じるが、その信号は図１４の場合でもトランジスタＱ３Ｙのゲートに供給されている信号であるため、それを同一の単位レベル変換回路に属するトランジスタＱ９Ｙのソースにも供給させるように配線のレイアウトを変更することは容易である。
【０２４０】
ここでは図１４の回路に対する変更例を示したが、本変更例はノードＮ２Ｙを放電するトランジスタＱ９Ｙを備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図１６の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９Ｙのソースにあえて前相回路の最終出力信号を供給させるのには配線の大幅なレイアウト変更を伴うことも考えられる。そのような構成の回路に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号（図１６の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給させることが好ましい。
【０２４１】
［第１８の変更例］
図２５は実施の形態１に係るレベル変換回路の第１８の変更例を説明するための図である。本変更例は上記の第１５の変更例（図２２）の更なる変更例である。図２２においてはトランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させていたが、図２５の如く、トランジスタＱ３Ｙのドレインをゲート共に前相回路のノードＮ１Ｙに接続させてもよい（トランジスタＱ３Ｙは前相回路のノードＮ１Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
【０２４２】
第１５の変更例で述べたとおり、例えば図８の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号を供給させることが好ましい。そのような構成の回路に本変更例を適用する場合には、トランジスタＱ３Ｙのゲートおよびドレイン、並びにトランジスタＱ３０のソースに、全て同じ信号（図８の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給する。そうすることにより、図２５の場合と同様に配線のレイアウト設計が容易になる。
【０２４３】
［第１９の変更例］
図２６は実施の形態１に係るレベル変換回路の第１９の変更例を説明するための図である。本変更例は上記の第１６の変更例（図２３）の更なる変更例である。図２３においてはトランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させていたが、図２６の如く、トランジスタＱ３Ｙのドレインをゲート共に前相回路の出力端子ＯＵＴに接続させてもよい（トランジスタＱ３Ｙは前相回路の出力端子ＯＵＴから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
【０２４４】
［第２０の変更例］
図２７は実施の形態１に係るレベル変換回路の第２０の変更例を説明するための図である。本変更例は上記の第１７の変更例（図２４）の更なる変更例である。図２４においてはトランジスタＱ３Ｙのドレインはハイ側電源線１０２に接続させていたが、図２７の如く、トランジスタＱ３Ｙのドレインをゲート共に前相回路のノードＮ１Ｙに接続させてもよい（トランジスタＱ３Ｙは前相回路のノードＮ１Ｙから自己回路のノードＮ２Ｙへの向きが順方向となるようにダイオード接続される）。トランジスタＱ３Ｙがハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。
【０２４５】
第１７の変更例で述べたとおり、例えば図１６の回路のようにトランジスタＱ３Ｙのゲートに前相回路の第２ブートストラップ回路１２０の出力信号以外の信号が供給される構成に対しては、トランジスタＱ９ＹのソースにトランジスタＱ３Ｙのゲートと同じ信号を供給させることが好ましい。そのような構成の回路に本変更例を適用する場合には、トランジスタＱ３Ｙのゲートおよびドレイン、並びにトランジスタＱ３０のソースに、全て同じ信号（図１６の場合は前相回路の第２プッシュプル回路１４０の出力信号）を供給する。そうすることにより、図２７の場合と同様に配線のレイアウト設計が容易になる。
【０２４６】
＜実施の形態２＞
実施の形態１に示したレベル変換回路は、Ｎ型トランジスタのみを用いて構成したものであったが、それと同様の機能を有するものをＰ型トランジスタのみを用いても構成することは可能である。その場合、上記の各レベル変換回路の単位レベル変換回路ＬＳ１〜ＬＳ３に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すればよい。以下、その一例を具体的に説明する。
【０２４７】
図２０は、実施の形態２に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図１の回路と同様に機能する回路を、Ｐ型トランジスタにより実現した例である。なお図２０において、図１のレベル変換回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。
【０２４８】
単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれには、ロー側電源として電圧ＶＬＢ、ハイ側電源として電圧ＶＨＢが供給されている。ロー側電源電圧ＶＬＢは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤ（＝０Ｖ）と同じ電圧でも、それよりも低い負極性の電圧でもよい。
【０２４９】
当該単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３として、Ｌレベルがロー側電源電圧ＶＬＢ、Ｈレベルがハイ側電源電圧ＶＨＢとなる電圧信号を出力することができる。一方、入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、Ｌレベルが電圧ＶＭＢ、Ｈレベルが電圧ＶＨＢである電圧信号とする。
【０２５０】
電圧ＶＭＢは、最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３のＬレベル電圧ＶＬＢよりも高い。実使用上では、電圧ＶＬＢは、Ｎ型トランジスタを用いた場合のロー側電圧レベル（電圧ＶＳＳ）と同じに設定される。ここでは説明の簡単のため、入力信号ＩＮＳ１〜ＩＮＳ３のＨレベル電圧と最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３のＨレベル電圧とを同じ電圧レベル（ＶＨＢ）とする。また電圧ＶＭＢと電圧ＶＨＢとの差をＶＤＤとすると、この電圧ＶＤＤは、トランジスタＱ２Ｂ，Ｑ６Ｂのしきい値電圧の絶対値よりもある程度大きい値であればよい。また電圧ＶＭＢは、例えば上記のロー側電源電圧ＶＬＢと同じ電圧でもよい。
【０２５１】
単位レベル変換回路ＬＳ１〜ＬＳ３は、振幅ＶＤＤを有する入力信号ＩＮＳＢ１〜ＩＮＳＢ３を、それよりも大きな振幅ＶＨＢを有し、且つ入力信号ＩＮＳＢ１〜ＩＮＳＢ３とそれぞれ同じ論理レベルをとる（同相の）最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３に変換するように機能する。
【０２５２】
本実施の形態でも入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、それぞれ位相が異なる信号である。上記のとおり「入力信号の位相が異なる」とは、そのレベル変換後の最終出力信号の活性期間が互いに異なっている状態を指すが、ここではレベル変換回路はＰ型トランジスタで構成されるので活性レベルはＬレベルである。
【０２５３】
図２０のレベル変換回路では、入力信号ＩＮＳＢ１〜ＩＮＳＢ３とそのレベル変換後の最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３とは同じ論理レベルをとるので、最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３の活性期間（Ｌレベルの期間）がそれぞれ異なるようになるためには、入力信号ＩＮＳＢ１〜ＩＮＳＢ３の活性期間（Ｌレベルの期間）がそれぞれ異なっている必要がある。つまり本実施の形態では、互いに位相の異なる３つの入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、それぞれＬレベルの期間が実質的に重複しない信号である。
【０２５４】
ここで３相の入力信号ＩＮＳＢ１〜ＩＮＳＢ３は、ＩＮＳＢ１，ＩＮＳＢ２，ＩＮＳＢ３，ＩＮＳＢ１，ＩＮＳＢ２，…の順に繰り返してＬレベルになる信号であるとする（図２１参照）。つまり、単位レベル変換回路ＬＳ１〜ＬＳ３の最終出力信号ＯＵＴＳＢ１〜ＯＵＴＳＢ３は、ＯＵＴＳＢ１，ＯＵＴＳＢ２，ＯＵＴＳＢ３，ＯＵＴＳＢ１，ＯＵＴＳＢ２，…の順に繰り返してＬレベルになる。
【０２５５】
よって本実施の形態でも、例えば単位レベル変換回路ＬＳ１を「自己回路」とすると、その「１相遅れ回路」は単位レベル変換回路ＬＳ２であり、「２相遅れ回路」は単位レベル変換回路ＬＳ３である。また単位レベル変換回路ＬＳ３は、単位レベル変換回路ＬＳ１の「前相回路」でもある。
【０２５６】
図２０のレベル変換回路の構成を詳細に説明する。同図の如く、単位レベル変換回路ＬＳ１〜ＬＳ３は、それぞれ第１ブートストラップ回路１００Ｂ、プッシュプル回路１１０Ｂ、第２ブートストラップ回路１２０Ｂ、および出力段回路１３０Ｂから成っている。それら第１ブートストラップ回路１００Ｂ、プッシュプル回路１１０Ｂ、第２ブートストラップ回路１２０Ｂおよび出力段回路１３０Ｂは、単位レベル変換回路ＬＳ１〜ＬＳ３でほぼ同じ構成を有している。
【０２５７】
単位レベル変換回路ＬＳ１〜ＬＳ３それぞれにおいて、第１ブートストラップ回路１００Ｂは、Ｎ型のトランジスタＱ１ＸＢ，Ｑ２ＸＢ，Ｑ３ＸＢと、容量素子Ｃ１ＸＢとから構成されている。第１ブートストラップ回路１００Ｂはブートストラップ型インバータであり、トランジスタＱ１ＸＢ，Ｑ３ＸＢおよび容量素子Ｃ１ＸＢから成る回路が当該インバータの負荷回路（ブートストラップ型負荷回路）として機能し、トランジスタＱ２ＸＢが当該インバータのドライブ素子として機能する。
【０２５８】
ロー側電源ノードＳ２Ｂを介して電圧ＶＬＢが供給されるロー側電源線１０２Ｂと、ハイ側電源ノードＳ１Ｂを介して電圧ＶＨＢが供給されるハイ側電源線１０４Ｂとの間には、トランジスタＱ１ＸＢ，Ｑ２ＸＢが直列に接続される。トランジスタＱ１ＸＢ，Ｑ２ＸＢ間の接続ノードＮ１ＸＢが、当該第１ブートストラップ回路１００Ｂの出力ノードとなる。またノードＮ１ＸＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２ＸＢのゲートが、当該第１ブートストラップ回路１００Ｂの入力ノードであり、入力端子ＩＮＢに接続されている。トランジスタＱ１ＸＢは、ロー側電源線１０２ＢとノードＮ１ＸＢとの間に接続し、そのゲートが接続するノードＮ２ＸＢとノードＮ１ＸＢとの間にフィードバック容量（ブートストラップ容量）としての容量素子Ｃ１ＸＢが接続される。
【０２５９】
トランジスタＱ３ＸＢは、ノードＮ２ＸＢとロー側電源線１０２Ｂとの間に接続し、そのゲートはロー側電源線１０２Ｂに接続される。つまりトランジスタＱ３ＸＢは、ノードＮ２ＸＢからロー側電源線１０２Ｂへの向きのみに電流を流すようにダイオード接続されており、その向きを順方向とする一方向性電流駆動素子として働く。
【０２６０】
当該レベル変換回路を構成する各Ｐ型トランジスタのしきい値電圧の絶対値をＶｔｈｐで表すと、トランジスタＱ３ＸＢは、オン状態のときノードＮ２ＸＢを電圧ＶＬＢ＋Ｖｔｈｐへと放電する。ロー側電源電圧ＶＬＢは、このＶＬＢ＋Ｖｔｈｐの大きさがトランジスタＱ１ＸＢのしきい値電圧の絶対値よりも大きくなるように設定されている。つまりノードＮ２ＸＢが電圧ＶＬＢ＋Ｖｔｈｐのとき、トランジスタＱ１ＸＢはオン状態になる。
【０２６１】
プッシュプル回路１１０Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列接続したトランジスタＱ５ＸＢ，Ｑ６ＸＢから成る。その間の接続ノードＮ６ＸＢが、プッシュプル回路１１０Ｂの出力ノードになる。トランジスタＱ５ＸＢはロー側電源線１０２ＢとノードＮ６ＸＢとの間に接続し、ゲートは第１ブートストラップ回路１００Ｂの出力ノードＮ１ＸＢに接続される。トランジスタＱ６ＸＢは、ノードＮ６ＸＢとハイ側電源線１０４Ｂとの間に接続し、そのゲートは入力端子ＩＮＢに接続される。
【０２６２】
第２ブートストラップ回路１２０Ｂは、Ｎ型のトランジスタＱ１ＹＢ，Ｑ２ＹＢ，Ｑ３ＹＢ，Ｑ９ＹＢと、容量素子Ｃ１ＹＢとから構成されている。トランジスタＱ１ＹＢ，Ｑ２ＹＢは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続され、トランジスタＱ１ＹＢ，Ｑ２ＹＢ間の接続ノードＮ１ＹＢが、当該第２ブートストラップ回路１２０Ｂの出力ノードとなる。またノードＮ１ＹＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２ＹＢのゲートが、当該第２ブートストラップ回路１２０Ｂの入力ノードである。本実施の形態では、トランジスタＱ２ＹＢのゲートは、プッシュプル回路１１０Ｂの出力ノードＮ６ＸＢに接続される。
【０２６３】
トランジスタＱ１ＹＢは、ロー側電源線１０２ＢとノードＮ１ＹＢとの間に接続し、そのゲートが接続するノードＮ２ＹＢとノードＮ１ＹＢとの間に容量素子Ｃ１ＹＢが接続される。トランジスタＱ３ＹＢは、ノードＮ２ＹＢとロー側電源線１０２Ｂとの間に接続し、そのゲートは前相回路の第２ブートストラップ回路１２０Ｂの出力ノードＮ１ＹＢに接続される。またトランジスタＱ９ＹＢは、ノードＮ２ＹＢとハイ側電源線１０４Ｂとの間に接続し、そのゲートは１相遅れ回路の第２ブートストラップ回路１２０Ｂの出力ノードＮ１ＹＢに接続される。
【０２６４】
トランジスタＱ３ＹＢがオン、トランジスタＱ９ＹＢがオフの状態では、ノードＮ２ＹＢは電圧ＶＬＢ＋Ｖｔｈｐに放電され、トランジスタＱ１ＹＢはオンになる。この状態の第２ブートストラップ回路１２０Ｂは、第１ブートストラップ回路１００Ｂと等価な回路になり、ブートストラップ型インバータとして機能する。逆に、トランジスタＱ３ＹＢがオフ、トランジスタＱ９ＹＢがオンの状態では、ノードＮ２ＹＢは充電されて電圧ＶＨＢになる。この状態ではトランジスタＱ１ＹＢはオフになり、第２ブートストラップ回路１２０Ｂはブートストラップ型インバータとして機能しない休止状態となる。
【０２６５】
出力段回路１３０Ｂは、Ｎ型のトランジスタＱ１３Ｂ〜Ｑ２０Ｂおよび容量素子Ｃ５Ｂから成っている。トランジスタＱ１３Ｂ，Ｑ１４Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１３Ｂ，Ｑ１４Ｂ間の接続ノードをノードＮ８Ｂとすると、ロー側電源線１０２ＢとノードＮ８Ｂとの間に接続するトランジスタＱ１３Ｂのゲートは、第１ブートストラップ回路１００ＢのノードＮ１ＸＢに接続される。即ち、トランジスタＱ１３Ｂは、第１ブートストラップ回路１００Ｂの出力信号に従って、ノードＮ８Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。
【０２６６】
またノードＮ８Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１４Ｂのゲートは、最終出力信号が出力される出力端子ＯＵＴＢに接続される。つまりトランジスタＱ１４Ｂは、最終出力信号に従ってノードＮ８Ｂをハイ側電源線１０４Ｂからの電流により充電するものである。
【０２６７】
トランジスタＱ１７Ｂ，Ｑ１８Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１７Ｂ，Ｑ１８Ｂ間の接続ノードをノードＮ１０Ｂとすると、ロー側電源線１０２ＢとノードＮ１０Ｂとの間に接続するトランジスタＱ１７Ｂのゲートは、第２ブートストラップ回路１２０ＢのノードＮ１ＹＢに接続される。即ち、トランジスタＱ１７Ｂは、第２ブートストラップ回路１２０Ｂの出力信号に従ってノードＮ１０Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。
【０２６８】
ノードＮ１０Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１８Ｂのゲートは、プッシュプル回路１１０ＢのノードＮ６ＸＢに接続される。即ちトランジスタＱ１８Ｂは、プッシュプル回路１１０Ｂの出力信号に従ってノードＮ１０Ｂをハイ側電源線１０４Ｂからの電流により充電するものである。
【０２６９】
トランジスタＱ１５Ｂ，Ｑ１６Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１５Ｂ，Ｑ１６Ｂ間の接続ノードをノードＮ９Ｂとすると、ロー側電源線１０２ＢとノードＮ９Ｂとの間に接続するトランジスタＱ１５ＢのゲートはノードＮ１０Ｂに接続され、ノードＮ９Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１６ＢのゲートはノードＮ８Ｂに接続される。また容量素子Ｃ５Ｂは、ノードＮ９ＢとノードＮ１０Ｂとの間に接続される。
【０２７０】
即ち、トランジスタＱ１５Ｂは、ノードＮ１０Ｂの電圧レベルに従ってノードＮ９Ｂの電荷をロー側電源線１０２Ｂへ放電するものであり、トランジスタＱ１６Ｂは、ノードＮ８Ｂの電圧レベルに従ってノードＮ９Ｂをハイ側電源線１０４Ｂからの電流により充電するものである。
【０２７１】
トランジスタＱ１９Ｂ，Ｑ２０Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１９Ｂ，Ｑ２０Ｂ間の接続ノードは、当該出力段回路１３０Ｂの出力ノードであり、出力端子ＯＵＴＢに接続される。ロー側電源線１０２Ｂと出力端子ＯＵＴＢとの間に接続するトランジスタＱ１９ＢのゲートはノードＮ１０Ｂに接続される。即ち、トランジスタＱ１９Ｂは、ノードＮ１０Ｂの電圧レベルに従って出力端子ＯＵＴＢの電荷をロー側電源線１０２Ｂへと放電するものである。
【０２７２】
また出力端子ＯＵＴＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２０Ｂのゲートは、上記のトランジスタＱ１８Ｂのゲートと共に、プッシュプル回路１１０ＢのノードＮ６ＸＢに接続される。つまりトランジスタＱ２０Ｂは、プッシュプル回路１１０Ｂの出力信号に従って出力端子ＯＵＴＢをハイ側電源線１０４Ｂからの電流により充電するものである。
【０２７３】
図２０のレベル変換回路の動作は、相互に対応する各ノードの論理レベル（信号の極性）が図１の回路とは逆になるが、基本的には図１の回路の動作（図２）と同じであるので、ここでの詳細な説明は省略する。なお図２１に、図２０の回路の動作波形図を示す。図２１に示す各信号の波形が、図２の対応する信号の波形に対して反転していることが分かる。
【０２７４】
図２０では、図１の回路と同様の機能を有するレベル変換回路をＰ型トランジスタを用いて構成した例を示したが、本実施の形態は、実施の形態１の各変形例の回路（図５〜図１４，図１６〜図１９）の何れにも適用することができる。
【０２７５】
即ち、実施の形態１の各変形例の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すれば、それらの回路と同様の機能を有するレベル変換回路をＰ型トランジスタを用いて構成することができる（図示は省略する）。
【図面の簡単な説明】
【０２７６】
【図１】実施の形態１に係るレベル変換回路の回路図である。
【図２】実施の形態１に係るレベル変換回路の動作を示す信号波形図である。
【図３】実施の形態１の効果を説明するための図である。
【図４】実施の形態１の効果を説明するための図である。
【図５】実施の形態１の第１の変形例に係るレベル変換回路の回路図である。
【図６】実施の形態１の第２の変形例に係るレベル変換回路の回路図である。
【図７】実施の形態１の第３の変更例に係るレベル変換回路の回路図である。
【図８】実施の形態１の第４の変更例に係るレベル変換回路の回路図である。
【図９】実施の形態１の第５の変更例に係るレベル変換回路の回路図である。
【図１０】実施の形態１の第６の変更例に係るレベル変換回路の回路図である。
【図１１】実施の形態１の第７の変更例に係るレベル変換回路の回路図である。
【図１２】実施の形態１の第８の変更例に係るレベル変換回路の回路図である。
【図１３】実施の形態１の第９の変更例に係るレベル変換回路の回路図である。
【図１４】実施の形態１の第１０の変更例に係るレベル変換回路の回路図である。
【図１５】実施の形態１の第１０の変更例に係るレベル変換回路の動作を示す信号波形図である。
【図１６】実施の形態１の第１１の変更例に係るレベル変換回路の回路図である。
【図１７】実施の形態１の第１２の変更例を説明するための図である。
【図１８】実施の形態１の第１３の変更例を説明するための図である。
【図１９】実施の形態１の第１４の変更例を説明するための図である。
【図２０】実施の形態２に係るレベル変換回路の回路図である。
【図２１】実施の形態２に係るレベル変換回路の動作を示す信号波形図である。
【図２２】実施の形態１の第１５の変更例に係るレベル変換回路の回路図である。
【図２３】実施の形態１の第１６の変更例に係るレベル変換回路の回路図である。
【図２４】実施の形態１の第１７の変更例に係るレベル変換回路の回路図である。
【図２５】実施の形態１の第１８の変更例を説明するための図である。
【図２６】実施の形態１の第１９の変更例を説明するための図である。
【図２７】実施の形態１の第２０の変更例を説明するための図である。
【符号の説明】
【０２７７】
１００  第１ブートストラップ回路、１１０  （第１）プッシュプル回路、１２０  第２ブートストラップ回路、１３０  出力段回路、１４０  第２プッシュプル回路、２１０  プッシュプル出力回路、２２０  昇圧プッシュプル回路、１０２  ハイ側電源線、１０４  ロー側電源線、ＬＳ１〜ＬＳ３  単位レベル変換回路、ＲＳＴ  リセット端子、ＩＮ  入力端子、ＯＵＴ  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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