(57)【要約】【課題】配線抵抗が低い半導体装置を提供する。【解決手段】ＤＣ−ＤＣコンバータ１において、シリコン基板２１上に多層配線層２２を設け、シリコン基板２１及び多層配線層２２内に出力回路及びこの出力回路を制御するコントロール回路を形成する。また、多層配線層を覆う封止樹脂層２４と、多層配線層２２の最上層配線に接続され、封止樹脂層を貫通し、上端部が封止樹脂層の上面から突出した接続部材と、を設ける。接続部材の上端部は突起電極２６ａ〜２６ｄにより形成する。そして、出力回路の端子に接続された接続部材の水平断面積を、コントロール回路の端子に接続された接続部材の水平断面積よりも大きくする。【選択図】図２
2009260215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板と共に出力回路及び前記出力回路を制御するコントロール回路を構成する多層配線層と、
前記多層配線層を覆う封止樹脂層と、
前記多層配線層の最上層配線に接続され、前記封止樹脂層を貫通し、上端部が前記封止樹脂層の上面から突出した接続部材と、
を備え、
前記出力回路の端子に接続された前記接続部材の水平断面積は、前記コントロール回路の端子に接続された前記接続部材の水平断面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記接続部材は、
前記最上層配線に接続され、前記封止樹脂層内に埋設された柱状電極と、
前記柱状電極上に設けられ、前記柱状電極に接続され、前記封止樹脂層の上面から突出した突起電極と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記封止樹脂層上に設けられ、樹脂材料からなり、前記柱状電極の上面の一部を覆うソルダーレジスト膜をさらに備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ソルダーレジスト膜は前記突起電極に接していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記突起電極に接続されていない他の柱状電極をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記最上層配線を前記柱状電極に接続する引出配線をさらに備え、
前記引出配線及び前記柱状電極を形成する材料の抵抗率をρ（Ω・ｍ）とし、前記引出配線及び前記柱状電極の合計の厚さをｔ（μｍ）とするとき、下記数式を満たすことを特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
ｔ≧１．１９×１０９×ρ
【請求項７】
前記引出配線及び前記柱状電極は銅により形成されており、前記引出配線及び前記柱状電極の合計の厚さｔは２０ミクロン以上であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記出力回路は、
第１のトランジスタと、
第２のトランジスタと、
を有し、
前記コントロール回路は、前記第１のトランジスタのゲート電位及び第２のトランジスタのゲート電位を制御するものであり、
前記出力回路の端子に接続された前記接続部材は、
前記第１のトランジスタの一端に接続された第１の接続部材、
前記第１のトランジスタの他端及び前記第２のトランジスタの一端に接続された第２の接続部材、及び、
前記第２のトランジスタの他端に接続された第３の接続部材、
であることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１の接続部材には前記第３の接続部材よりも高い電位が印加され、
前記多層配線層の最下層配線のうち、前記第１のトランジスタのドレイン領域に接続された最下層配線は、前記第１のトランジスタのゲート電極の直上域から外れた領域に配置されており、
前記第２のトランジスタのソース領域及びドレイン領域は、市松模様状に配列されており、前記第２のトランジスタのゲート電極は、前記第２のトランジスタのソース領域と前記第２のトランジスタのドレイン領域との間の領域の直上域に格子状に配設されている
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１のトランジスタが形成されている領域における前記第２の接続部材が形成されている領域から前記第１の接続部材が形成されている領域に向かう方向と、前記第２のトランジスタが形成されている領域における前記第２の接続部材が形成されている領域から前記第３の接続部材が形成されている領域に向かう方向とは、相互に同じ方向であり、前記第１のトランジスタが形成されている領域から前記第２のトランジスタが形成されている領域に向かう方向に対して直交していることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記半導体基板が実装されたプリント基板と、
前記プリント基板に形成され、前記第１の接続部材に接合された第１の配線と、
前記プリント基板に形成され、前記第３の接続部材に接合された第２の配線と、
前記プリント基板に実装され、前記第１の配線と前記第２の配線との間に接続されたキャパシタと、
をさらに備えたことを特徴とする請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、大電流を出力する出力回路及びこの出力回路を制御するコントロール回路が同一の半導体基板に形成された半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵ（Central Processing Unit：中央処理装置）の低電圧化に伴い、ＣＰＵの電源には同期整流方式による電源が多用されている。また、ＣＰＵの電源に求められている電流の応答性（ｄｉ／ｄｔ）はますます高くなり、且つ、電源の出力電圧のリップルを抑制することも要求されている。このため、電源の高速化が重要になっている。
【０００３】
このような同期整流方式の電源として、ＤＣ−ＤＣコンバータがある。ＤＣ−ＤＣコンバータにおいては、ハイサイド用ディスクリート素子と、ローサイド用ディスクリート素子と、これらを駆動するドライバー回路とが別々のパッケージに入っており、各々がプリント基板上で接続されている。そして、ハイサイド用ディスクリート素子に入力電位を印加し、ローサイド用ディスクリート素子に基準電位を印加し、両素子を交互に導通させたときに両素子の接続点から出力される方形波の電圧パルスをＬＣ回路で平滑化して、直流電圧を得ている。しかし、電流の応答性（ｄｉ／ｄｔ）が高くなると、プリント基板上のインダクタンス及びパッケージ内のワイヤーによるボンディングのインダクタンスによる変換効率の低下が無視できなくなる。
【０００４】
そこで、ハイサイド用素子、ローサイド用素子及びドライバー回路を、同一のチップに集積させることが考えられる。しかし、このような電源用チップにおいて、出力電流を大きくするためには、チップサイズを大きくする必要があるが、そうするとチップ内の配線抵抗が増大してしまう。
【０００５】
このため、非特許文献１には、バンプ接続により配線抵抗を低減する実装方法が提案されている。この実装方法においては、各素子及びドライバー回路が形成された半導体基板上に多層配線層を設け、各素子及びドライバー回路の複数の端子を、より少数の最上層配線に束ねている。そして、最上層配線上にバンプを設け、このバンプにより、チップをプリント基板に実装している。これにより、最上層配線がプリント基板の配線に接続される。この場合、バンプの配列密度が高いほど、配線抵抗は小さくなる。
【０００６】
しかしながら、この技術においては、バンプの間隔はプリント基板の配線のレイアウトによって制約されてしまうため、十分に高密度化することができないという問題がある。配線抵抗を十分に低減するためには、電源用チップのバンプ配列に合わせてプリント基板の配線を高密度に設計すればよいが、そのためには、プリント基板の製造方法を、配線を高密度化できるように変更する必要があり、コストが増大してしまう。
【０００７】
【非特許文献１】Z.J.Shen,et al.”Breaking the Scaling Barrier of Large Area Lateral Power Devices: An 1mΩ Flip-Chip Power MOSFET with Ultra Low Gate Charge” ISPSD’04, pp.387-390
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、配線抵抗が低い半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ、前記半導体基板と共に出力回路及び前記出力回路を制御するコントロール回路を構成する多層配線層と、前記多層配線層を覆う封止樹脂層と、前記多層配線層の最上層配線に接続され、前記封止樹脂層を貫通し、上端部が前記封止樹脂層の上面から突出した接続部材と、を備え、前記出力回路の端子に接続された前記接続部材の水平断面積は、前記コントロール回路の端子に接続された前記接続部材の水平断面積よりも大きいことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、配線抵抗が低い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する回路図であり、
図２は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図３は、図２に示す半導体チップの出力回路領域の第３配線層を例示する平面図であり、
図４は、図３に示す半導体チップの出力回路領域の第２配線層を例示する平面図である。
なお、図３は図２よりも下層で且つ限定された領域を示し、図４は図３よりも下層で且つ限定された領域を示す。
図５は、図２に示すＡ−Ａ’線による断面図であり、
図６は、図２に示すＢ−Ｂ’線による断面図である。
【００１２】
本実施形態に係る半導体装置はＤＣ−ＤＣコンバータであり、例えば、高速スイッチング向け非絶縁型ＤＣ−ＤＣコンバータである。図１に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１においては、入力電位Ｖｉｎと、基準電位としての接地電位ＧＮＤとの間に、出力回路１１が接続されている。出力回路１１においては、例えばＮ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）からなるハイサイド・トランジスタＨＱと、例えばＮ型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱとが直列に接続されている。すなわち、ハイサイド・トランジスタＨＱのドレインに入力電位Ｖｉｎが印加され、ハイサイド・トランジスタＨＱのソースはローサイド・トランジスタＬＱのドレインに接続されており、ローサイド・トランジスタＬＱのソースに接地電位ＧＮＤが印加される。なお、ハイサイド・トランジスタは、Ｐ型のＭＯＳＦＥＴでも構わない。
【００１３】
また、ＤＣ−ＤＣコンバータ１においては、出力回路１１を制御するコントロール回路１２が設けられている。コントロール回路１２は、ハイサイド・トランジスタＨＱのゲート電位及びローサイド・トランジスタＬＱのゲート電位を制御することにより、トランジスタＨＱ及びＬＱの導通／非導通をそれぞれ切替える回路である。コントロール回路１２は、例えば、Ｐ型のＭＯＳＦＥＴ及びＮ型のＭＯＳＦＥＴからなるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路から構成されている。そして、出力回路１１及びコントロール回路１２は、単一の半導体チップ２０に形成されている。
【００１４】
更に、ＤＣ−ＤＣコンバータ１においては、半導体チップ２０の外部に、インダクタ１３及びキャパシタ１４が設けられている。インダクタ１３は、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの接続点Ｎと出力端子１５との間に接続されており、キャパシタ１４は、出力端子１５と接地電位ＧＮＤとの間に接続されている。これにより、インダクタ１３及びキャパシタ１４からなるＬＣ回路が構成されている。そして、出力端子１５と接地電位ＧＮＤとの間には負荷Ｌｏａｄが接続される。これにより、出力端子１５から負荷Ｌｏａｄに対して電流が供給される。半導体チップ２０、インダクタ１３及びキャパシタ１４は、１枚のプリント基板（図示せず）上に実装されており、プリント基板に印刷された配線により、相互に接続されている。
【００１５】
以下、半導体チップ２０について説明する。
図２〜図６に示すように、半導体チップ２０においては、半導体基板として、例えばシリコン基板２１が設けられている。シリコン基板２１上には、多層配線層２２が設けられている。シリコン基板２１及び多層配線層２２には、上述の出力回路１１及びコントロール回路１２が形成されている。出力回路１１は、半導体チップ２０の出力回路領域ＲＯに形成されており、コントロール回路１２は半導体チップ２０のコントロール回路領域ＲＣに形成されている。出力回路領域ＲＯは、更に、ハイサイド・トランジスタＨＱが形成されているハイサイド領域ＲＨと、ローサイド・トランジスタＬＱが形成されているローサイド領域ＲＬとに分かれている。
【００１６】
図５及び図６に示すように、多層配線層２２においては、複数層、例えば３層の配線層が積層されている。すなわち、シリコン基板２１側から順に、第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３がこの順に形成されている。後述するように、各配線層は、配線及びビア並びにそれらを埋め込む絶縁膜により構成されている。また、第１配線層Ｌ１の下層には、下地絶縁層Ｌ０が設けられている。下地絶縁層Ｌ０には絶縁膜Ｄ０が設けられており、絶縁膜Ｄ０内にはコンタクトＣが埋設されている。なお、図５及び図６においては、各トランジスタを構成するシリコン基板２１の各拡散層は、図示を省略している。
【００１７】
図４及び図６に示すように、ハイサイド領域ＲＨの第１配線層Ｌ１においては、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが相互に平行且つ交互に設けられている。第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄは、それぞれ絶縁膜Ｄ０内に埋設されたコンタクトＣを介して、ハイサイド・トランジスタＨＱのソース領域及びドレイン領域に接続されている。すなわち、シリコン基板２１における各第１ソース配線Ｗ１Ｓの直下域にソース領域が形成されており、各第１ドレイン配線Ｗ１Ｄの直下域にドレイン領域が形成されており、ソース領域とドレイン領域との間の領域に、チャネル領域が形成されている。従って、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄの配列周期は、トランジスタＨＱの配列周期と等しく、例えば数ミクロンである。
【００１８】
同様に、ローサイド領域ＲＬにおいても、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが相互に平行且つ交互に配設されており、トランジスタＬＱのソース領域及びドレイン領域にそれぞれ接続されている。そして、第１配線層Ｌ１においては、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄを覆うように、絶縁膜Ｄ１が設けられている。
【００１９】
第２配線層Ｌ２においては、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄが相互に平行且つ交互に設けられている。第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄが延びる方向は、第１配線層Ｌ１の第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが延びる方向に対して直交している。また、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの配列周期は、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄの配列周期よりも大きく、例えば数十ミクロンである。更に、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの幅は、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄの幅よりも大きい。そして、第２ソース配線Ｗ２Ｓは、ビアＶ１Ｓを介して第１ソース配線Ｗ１Ｓに接続されており、第２ドレイン配線Ｗ２Ｄは、ビアＶ１Ｄを介して第１ドレイン配線Ｗ１Ｄに接続されている。第２配線層Ｌ２においては、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄを覆うように、絶縁膜Ｄ２が設けられている。
【００２０】
図３に示すように、第３配線層Ｌ３においては、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄが相互に平行且つ交互に設けられている。第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄは、例えば、アルミニウム（Ａｌ）によって形成されている。第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄが延びる方向は、第２配線層Ｌ２の第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄが延びる方向に対して直交しており、従って、第１配線層Ｌ１の第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが延びる方向と一致している。また、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの配列周期は、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの配列周期よりも大きく、例えば数百ミクロンである。更に、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの幅は、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの幅よりも大きい。
【００２１】
そして、第３ソース配線Ｗ３Ｓは、ビアＶ２Ｓを介して第２ソース配線Ｗ２Ｓに接続されており、第３ドレイン配線Ｗ３Ｄは、ビアＶ２Ｄを介して第２ドレイン配線Ｗ２Ｄに接続されている。図６に示すように、第３配線層Ｌ３においては、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄを覆うように、絶縁膜Ｄ３が設けられている。
【００２２】
このように、多層配線層２２は、出力回路１１におけるそれぞれ複数個の各端子、すなわち、トランジスタＨＱのソース端子及びドレイン端子、並びにトランジスタＬＱのソース端子及びドレイン端子を、多層配線層２２の最上層配線である第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄに束ねている。
【００２３】
一方、図２に示すように、コントロール回路領域ＲＣにおいては、シリコン基板２１に形成された各素子間が、第１配線層Ｌ１の第１制御配線（図示せず）、第２配線層Ｌ２の第２制御配線（図示せず）及び第３配線層Ｌ３の第３制御配線Ｗ３Ｃによって相互に接続されることにより、コントロール回路１２（図１参照）が構成されている。また、コントロール回路１２から半導体チップ２０の外部への信号の出力及び半導体チップ２０の外部からコントロール回路１２への信号の入力は、最上層配線である第３制御配線Ｗ３Ｃを介して行われる。第３制御配線Ｗ３Ｃは、例えば、アルミニウム（Ａｌ）によって形成されている。
【００２４】
そして、図２、図５、図６に示すように、多層配線層２２上には、引出配線２３が設けられている。引出配線２３は例えば銅（Ｃｕ）からなり、下層部分にバリアメタル層２３ｂが形成されている。引出配線２３は、第３配線層Ｌ３に形成されたビアＶ３を介して、第３配線層Ｌ３の所定の配線に接続されている。引出配線２３の厚さは、例えば、５．５ミクロンである。
【００２５】
上方から見て、引出配線２３の形状は、その引出配線２３が形成されている領域によって異なっている。すなわち、コントロール回路領域ＲＣにおいて第３制御配線Ｗ３Ｃに接続された引出配線２３の形状はライン状である。これに対して、出力回路領域ＲＯにおいて第３ソース配線Ｗ３Ｓ又は第３ドレイン配線Ｗ３Ｄに接続された引出配線２３の形状はシート状である。
【００２６】
コントロール回路領域ＲＣにおいては、各第３制御配線Ｗ３Ｃは、ビアＶ３を介して、各１本のライン状の引出配線２３に接続されている。一方、出力回路領域ＲＯにおいては、ハイサイド・トランジスタＨＱのドレインに接続された各第３ドレイン配線Ｗ３Ｄは、ビアＶ３を介して、単一のシート状の引出配線２３に共通接続されている。また、ハイサイド・トランジスタＨＱのソースに接続された各第３ソース配線Ｗ３Ｓ及びローサイド・トランジスタＬＱのドレインに接続された各第３ドレイン配線Ｗ３Ｄは、他のビアＶ３を介して、他の単一のシート状の引出配線２３に共通接続されている。更に、ローサイド・トランジスタＬＱのソースに接続された各第３ソース配線Ｗ３Ｓは、更に他のビアＶ３を介して、更に他の単一のシート状の引出配線２３に共通接続されている。
【００２７】
また、半導体チップ２１には、多層配線層２２及び引出配線２３を覆うように、封止樹脂層２４が設けられている。封止樹脂層２４は、湿気等からシリコン基板２１、多層配線層２２及び引出配線２３を保護するものである。封止樹脂層２４の厚さは、例えば、７０〜８０ミクロン程度である。
【００２８】
更に、引出配線２３上には、柱状電極２５が設けられている。柱状電極２５は、例えば銅からなり、封止樹脂層２４内に埋設され、その直下の引出配線２３に接続されており、封止樹脂層２４を貫通している。また、柱状電極２５上には、突起電極２６が設けられている。突起電極２６は、例えば半田からなり、封止樹脂層２４の上面から突出している。柱状電極２５及び突起電極２６により、接続部材が構成されている。すなわち、接続部材の上端部は、例えば半田により形成された突起電極２６である。
【００２９】
そして、コントロール回路領域ＲＣにおいては、柱状電極２５は引出配線２３の直上域の一部にのみ設けられており、その形状は、例えば、中心軸が上下方向に向いた円柱状である。また、突起電極２６の形状は例えば半球状である。一方、出力回路領域ＲＯにおいては、柱状電極２５は引出配線２３の直上域の全体又は略全体に設けられており、その形状は、プレート状である。また、突起電極２６の形状もプレート状である。
【００３０】
従って、コントロール回路領域ＲＣに設けられた柱状電極２５、すなわち、コントロール回路１２の端子に接続された円柱状の柱状電極２５の水平断面積と、出力回路領域ＲＯに設けられた柱状電極２５、すなわち、出力回路１１の端子に接続されたプレート状の柱状電極２５の水平断面積とは大きく異なり、出力回路１１の端子に接続されたプレート状の柱状電極２５の水平断面積は、コントロール回路１２の端子に接続された円柱状の柱状電極２５の水平断面積よりも大きい。なお、水平断面積とは、シリコン基板２１の上面に平行な断面における面積をいう。
【００３１】
図２においては、コントロール回路領域ＲＣに設けられ、コントロール回路１２の各端子に接続された半球状の突起電極２６を、突起電極２６ａと表記している。また、出力回路領域ＲＯに設けられ、ハイサイド・トランジスタＨＱのドレイン端子に接続されたプレート状の突起電極２６を突起電極２６ｂと表記し、ハイサイド・トランジスタＨＱのソース端子及びローサイド・トランジスタＬＱのドレイン端子に接続されたプレート状の突起電極２６を突起電極２６ｃと表記し、ローサイド・トランジスタＬＱのソース端子に接続されたプレート状の突起電極２６を突起電極２６ｄと表記している。
【００３２】
次に、本実施形態の動作について説明する。
図７は、本実施形態に係る半導体装置の接続方法を例示する平面図である。
図７に示すように、半導体チップ２０をＤＣ−ＤＣコンバータ１に組み込む際には、半導体チップ２０の各突起電極２６をプリント基板に印刷された各配線に当接させた状態で、リフローすることにより、半導体チップ２０をプリント基板に実装する。これにより、半導体チップ２０の各突起電極２６は、プリント基板に印刷された各配線に接続される。
【００３３】
すなわち、突起電極２６ａは、プリント基板に印刷された配線のうち、制御信号が流れる配線３１ａに接続される。これにより、突起電極２６ａ及び配線３１ａを介して、半導体チップ２０の外部からコントロール回路１２に制御信号が入力され、また、コントロール回路１２から半導体チップ２０の外部に制御信号が出力される。また、突起電極２６ｂは、入力電位Ｖｉｎが印加される配線３１ｂに接続される。更に、突起電極２６ｃは、インダクタ１３（図１参照）に接続された配線３１ｃに接続される。更にまた、突起電極２６ｄは、接地電位ＧＮＤが印加される配線３１ｄに接続される。配線３１ａの幅は、配線３１ｂ、３１ｃ、３１ｄよりも細い。また、配線３１ａ〜３１ｄは、半導体チップ２０から例えば相互に直交する方向に引き出されている。そして、配線３１ａを流れる制御信号は、配線３１ｂ、３１ｃ、３１ｄを流れる電源電流と比較して、小さな電流である。
【００３４】
配線３１ｂに印加された入力電位Ｖｉｎは、プレート状の突起電極２６ｂ、プレート状の柱状電極２５、シート状の引出配線２３を介して多層配線層２２に伝わり、多層配線層２２内を伝播してハイサイド・トランジスタＨＱのドレインに伝わる。また、配線３１ｄに印加された接地電位ＧＮＤは、プレート状の突起電極２６ｄ、プレート状の柱状電極２５、シート状の引出配線２３を介して多層配線層２２に伝わり、多層配線層２２内を伝播してローサイド・トランジスタＬＱのソースに伝わる。
【００３５】
一方、配線３１ａに印加された制御信号は、接合前は半球状であった突起電極２６ａ、円柱状の柱状電極２５、ライン状の引出配線２３を介して多層配線層２２に伝わり、多層配線層２２内を伝播してコントロール回路１２の各端子に伝わる。これにより、コントロール回路１２が、ハイサイド・トランジスタＨＱのゲート及びローサイド・トランジスタＬＱのゲートに対して相互に逆極性の制御信号を出力し、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとを交互に導通させる。この結果、接続点Ｎの電位Ｖｓｗは、接地電位ＧＮＤと入力電位Ｖｉｎとの間で振幅する方形波となる。これにより、出力回路１１は、接続点Ｎから方形波の電圧パルスを出力する。
【００３６】
この電圧パルスは、プレート状の柱状電極２５及びプレート状の突起電極２６ｃを介して配線３１ｃに伝わり、インダクタ１３に対して出力される。そして、インダクタ１３及びキャパシタ１４からなるＬＣ回路が、この電圧パルスを平滑化して直流電流とし、出力端子１５から出力する。このとき、コントロール回路１２がハイサイド・トランジスタＨＱを導通させている時間とローサイド・トランジスタＬＱを導通させている時間との比を調整することにより、出力端子１５から出力される直流電流の電位Ｖｏｕｔを制御することができる。
【００３７】
次に、本実施形態の効果について説明する。
本実施形態においては、半導体チップ２０に引出配線２３が設けられているため、多層配線層２２の構成に拘わらず、突起電極２６を任意の位置に配置することができる。すなわち、多層配線層２２の最上層配線である第３ソース配線Ｗ３Ｓ、第３ドレイン配線Ｗ３Ｄ、第３制御配線Ｗ３Ｃのレイアウトと、半導体チップ２０の外部接続端子である突起電極２６のレイアウトとを、相互に独立して決定することができる。これにより、多層配線層２２内の配線を配線抵抗が小さくなるように高密度化しつつ、突起電極２６をプリント基板の配線レイアウトに合わせて配置することが可能となる。この結果、半導体チップ２０の配線抵抗を低減することができる。
【００３８】
特に、本実施形態においては、ハイサイド・トランジスタＨＱのドレインに接続された複数本の第３ドレイン配線Ｗ３Ｄを単一の突起電極２６ｂに共通接続し、ハイサイド・トランジスタＨＱのソースに接続された複数本の第３ソース配線Ｗ３Ｓ及びローサイド・トランジスタＬＱのドレインに接続された複数本の第３ドレイン配線Ｗ３Ｄの双方を単一の突起電極２６ｃに共通接続し、ローサイド・トランジスタＬＱのソースに接続された複数本の第３ソース配線Ｗ３Ｓを単一の突起電極２６ｄに共通接続することにより、プリント基板の配線３１ｂ、３１ｃ、３１ｄと、極めて大きな領域で接続することができる。
【００３９】
なお、図２においては、プレート状の柱状電極２５及び突起電極２６を、多層配線層２２の最上層配線の直上域に設ける例を示したが、本実施形態はこれに限定されず、プリント基板の配線レイアウトに合わせて任意の位置に設けることができる。また、円柱状の柱状電極２５及び突起電極２６ａについても、図２においては一列に配列されている例を示したが、本実施形態はこれに限定されず、引出配線２３を介して任意の位置に配置することができる。
【００４０】
また、本実施形態においては、制御信号よりも大きな電流が流れる突起電極２６ｂ、２６ｃ、２６ｄ及びこれらに接続された柱状電極２５をプレート状とし、これらが接続された引出配線２３をシート状とすることにより、突起電極２６、柱状電極２５及び引出電極２３における垂直方向の配線抵抗を低減することができる。また、プレート状の突起電極２６ｂ、２６ｃ、２６ｄには太い配線３１ｂ、３１ｃ、３１ｄを接続することができるため、プリント基板の配線抵抗も低減することができる。特に、従来は、接続点Ｎに相当する電極に太い配線を接続することが困難であったが、本実施形態によれば、ハイサイド領域ＲＨ及びローサイド領域ＲＬに跨る大きな面積の突起電極２６ｃを形成することができるため、無効エリアを増やさずに配線３１ｃの幅を広げ、配線抵抗を低減することが可能となる。
【００４１】
更に、本実施形態によれば、柱状電極２５の厚さを例えば７０〜８０ミクロンと厚くすることにより、水平方向の配線抵抗も低減することができる。また、厚い柱状電極２５及び封止樹脂層２４によって、プリント基板の熱膨張率とシリコン基板２１の熱膨張率との違いに起因する熱応力を緩和することができるため、ＤＣ−ＤＣコンバータ１の信頼性を向上させることができる。
【００４２】
なお、プレート状の突起電極２６ｂ、２６ｃ、２６ｄ及びそれらに接続されたプレート状の柱状電極２５には、スリットを形成してもよい。これにより、上述の熱応力を緩和する効果を向上させることができる。このスリットは、配線抵抗を増加させないために、電流が流れる方向に延びるように形成することが好ましい。
【００４３】
次に、本実施形態の比較例について説明する。
図８は、本比較例の半導体チップを例示する平面図である。
図８に示すように、本比較例における半導体チップ１００における第３配線層の配線レイアウトは、前述の第１の実施形態と同様である。すなわち、ハイサイド領域ＲＨ及びローサイド領域ＲＬのそれぞれにおいて、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄが相互に平行且つ交互に配列されている。そして、本比較例においては、引出配線２３、封止樹脂層２４、柱状電極２５及び突起電極２６（いずれも図６参照）は設けられておらず、その替わりに、第３層配線上に半田バンプ１０１が設けられている。そして、プリント基板の配線３１ａ〜３１ｄは、半田バンプ１０１を介して、第３層配線に接続される。
【００４４】
この場合、図８に示すように、プリント基板の配線３１ｂ〜３１ｄのレイアウトは、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄのレイアウトと整合させる必要がある。このため、前述の第１の実施形態と比較して、配線３１ｂ〜３１ｄのレイアウトは微細となる。逆に言えば、プリント基板の配線レイアウトに制約がある場合には、半導体チップ１００の第３層配線の配線レイアウトも制約される。例えば、プリント基板の配線間隔が５００ミクロン以上とされている場合には、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの配線間隔も５００ミクロン以上とする必要があり、それ以上微細化することができない。
【００４５】
例えば、図３に示すように、上方から見て、第３ソース配線Ｗ３Ｓと第２ドレイン配線Ｗ２Ｄとは交差しており、第２ドレイン配線Ｗ２Ｄの一部は第３ソース配線Ｗ３Ｄの直下に位置する。そして、この第２ドレイン配線Ｗ２Ｄにおける第３ソース配線Ｗ３Ｓの直下に位置する部分から第３ドレイン配線Ｗ３Ｄまでの電流経路においては、第２ドレイン配線Ｗ２Ｄにおける第３ドレイン配線Ｗ３Ｄの直下に位置する部分まで、電流経路が水平方向に延びることになる。このため、第３ソース配線Ｗ３Ｓと第３ドレイン配線Ｗ３Ｄの配線間隔が５００ミクロン以上であると、電流経路が水平方向に延びる長さも５００ミクロン以上となり、配線抵抗が大きくなる。このため、本比較例によっては、配線抵抗を十分に低減することができない。
【００４６】
次に、本発明の第２の実施形態について説明する。
図９は、本実施形態におけるハイサイド・トランジスタを例示する平面図であり、
図１０は、図９に示すＣ−Ｃ’線による断面図であり、
図１１は、本実施形態におけるローサイド・トランジスタを例示する平面図であり、
図１２は、図１１に示すＤ−Ｄ’線による断面図である。
なお、図１０及び図１２においては、図面を見やすくするために、絶縁膜は図示を省略している。
【００４７】
図９〜図１２に示すように、本実施形態に係るＤＣ−ＤＣコンバータの半導体チップ４０においては、ハイサイド・トランジスタＨＱのデバイス構造とローサイド・トランジスタＬＱのデバイス構造とが相互に異なっている。また、これに伴い、多層配線層の第１配線層Ｌ１の配線構造も、ハイサイド領域ＲＨとローサイド領域ＲＬとで異なっている。半導体チップ４０における多層配線層の第２配線層より上部の構成、及び本実施形態に係るＤＣ−ＤＣコンバータにおける半導体チップ４０以外の部分の構成は、前述の第１の実施形態と同様である。
【００４８】
図９及び図１０に示すように、ハイサイド領域ＲＨにおいては、シリコン基板４１の上層部分に、ハイサイド・トランジスタＨＱのソース領域４２Ｈ及びドレイン領域４３Ｈが、相互に平行且つ交互に、ストライプ状に形成されている。また、ソース領域４２Ｈとドレイン領域４３Ｈとの間のストライプ状の領域はチャネル領域４６Ｈとなっており、チャネル領域４６Ｈの直上域には、ゲート絶縁膜（図示せず）を介してストライプ状のゲート電極４４Ｈが設けられている。
【００４９】
更に、ソース領域４２Ｈの直上域を含む領域には、ストライプ状の第１ソース配線Ｗ１Ｓが設けられており、ドレイン領域４３Ｈの直上域の一部には、ストライプ状の第１ドレイン配線Ｗ１Ｄが設けられている。すなわち、第１配線層Ｌ１においては、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが相互に平行且つ交互に設けられている。第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄは、コンタクト４５Ｈを介して、それぞれソース領域４２Ｈ及びドレイン領域４３Ｈに接続されている。但し、第１ソース配線Ｗ１Ｓの幅は第１ドレイン配線Ｗ１Ｄの幅よりも広く、第１ソース配線Ｗ１Ｓの幅方向両端部は、ゲート電極４４Ｈの直上域まで張り出している。一方、第１ドレイン配線Ｗ１Ｄは、ゲート電極４４Ｈの直上域から外れた領域に配置されている。
【００５０】
これに対して、図１１及び図１２に示すように、ローサイド領域ＲＬにおいては、シリコン基板４１の上層部分に、ローサイド・トランジスタＬＱのソース領域４２Ｌ及びドレイン領域４３Ｌがマトリクス状に配列されている。ソース領域４２Ｌ及びドレイン領域４３Ｌの形状はそれぞれ矩形状であり、市松模様状に配列されている。すなわち、ソース領域４２Ｌ及びドレイン領域４３Ｌは、各領域の外縁が延びる相互に直交する２方向に沿って、交互に配列されている。そして、ソース領域４２Ｌとドレイン領域４３Ｌとの間の格子状の領域はチャネル領域４６Ｌとなっており、チャネル領域４６Ｌの直上域には、ゲート絶縁膜（図示せず）を介して格子状のゲート電極４４Ｌが設けられている。
【００５１】
そして、各領域の外縁が延びる２方向の双方に対して４５度傾斜した１方向、すなわち、ソース領域４２Ｌ及びドレイン領域４３Ｌの一方のみが配列された方向に沿って、ストライプ状の第１ソース配線Ｗ１Ｓ及びストライプ状の第１ドレイン配線Ｗ１Ｄが相互に平行且つ交互に設けられている。第１ソース配線Ｗ１Ｓはソース領域４２Ｌの中心部の直上域をつなぐように直線状に延びており、第１ドレイン配線Ｗ１Ｄはドレイン領域４３Ｌの中心部の直上域をつなぐように直線状に延びている。第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄは、コンタクト４５Ｌを介して、それぞれソース領域４２Ｌの中心部及びドレイン領域４３Ｌの中心部に接続されている。なお、例えば、第１ソース配線Ｗ１Ｓの幅と第１ドレイン配線Ｗ１Ｄの幅とは、相互に等しい。
【００５２】
次に、本実施形態の動作について説明する。
図９及び図１０に示すように、ハイサイド領域ＲＨにおいては、第１ドレイン配線Ｗ１Ｄは、ゲート電極４４Ｈの直上域から外れた領域に配置されている。これにより、第１ドレイン配線Ｗ１Ｄとゲート電極４４Ｈとの間の距離を大きくし、ハイサイド・トランジスタＨＱにおけるゲート−ドレイン間の寄生容量ＣＨを低減することができる。
【００５３】
一方、図１１及び図１２に示すように、ローサイド領域ＲＬにおいては、第１ドレイン配線Ｗ１Ｄは、ゲート電極４４Ｌの直上域にも配置されている。このため、ローサイド・トランジスタＬＱは、ハイサイド・トランジスタＨＱと比較して、ゲート−ドレイン間の寄生容量ＣＬが大きくなる。
【００５４】
しかしながら、ローサイド・トランジスタＬＱにおいては、ソース領域４２Ｌ及びドレイン領域４３Ｌが市松模様状に配列されており、且つ、シリコン基板４１におけるソース領域４２Ｌとドレイン領域４３Ｌとの間の領域、すなわち、格子状の領域の直上域には、その全域にわたってゲート電極４４Ｌが配置されている。従って、格子状の領域は全てチャネル領域４６Ｌとして機能する。このため、ローサイド・トランジスタＬＱは、ハイサイド・トランジスタＨＱと比較して、ゲート幅が大きくなり、チャネル密度が高くなる。この結果、オン抵抗が低くなる。
【００５５】
このように、本実施形態においては、ハイサイド・トランジスタＨＱの構成とローサイド・トランジスタＬＱの構成とが上述の如く異なっていることにより、ハイサイド・トランジスタＨＱはローサイド・トランジスタＬＱよりもゲート−ドレイン間の寄生容量が小さくなり、ローサイド・トランジスタＬＱはハイサイド・トランジスタＨＱよりもオン抵抗が低くなる。
【００５６】
次に、本実施形態の効果について説明する。
ＤＣ−ＤＣコンバータの降圧比が大きくなり、出力電位Ｖｏｕｔが入力電位Ｖｉｎよりも接地電位ＧＮＤに近づくと、ローサイド・トランジスタＬＱを電流が還流している時間は、ハイサイド・トランジスタＨＱを電流が流れる時間よりも長くなる。従って、ＤＣ−ＤＣコンバータ全体のオン抵抗を低減するために、ローサイド・トランジスタＬＱには、ハイサイド・トランジスタＨＱよりも低いオン抵抗が要求される。
【００５７】
また、ローサイド・トランジスタＬＱはゼロボルトスイッチングしているためスイッチング損失が発生しない。このため、ローサイド・トランジスタＬＱにおいては、オン抵抗に占めるチャネル抵抗の割合が大きい。この傾向は、特に低耐圧系のトランジスタにおいて顕著である。そこで、本実施形態においては、ゲート電極のレイアウトを格子状とすることで、チャネル密度を高くし、シリコン基板４１側の抵抗を低減している。また、この結果、ローサイド・トランジスタＬＱの面積を小さくすることができ、配線の引き回し抵抗も低減することができる。
【００５８】
一方、ハイサイド・トランジスタＨＱはゼロボルトスイッチングではないためスイッチング損失が発生する。そして、ゲート−ドレイン間の寄生容量ＣＨが大きいほど、スイッチング時の電圧変化が遅くなり、スイッチング損失が増大する。このため、ハイサイド・トランジスタＨＱにおいては、ゲート−ドレイン間の寄生容量を低減することも要求される。
【００５９】
そこで、本実施形態においては、上述の如く、ハイサイド・トランジスタＨＱにおいては、ゲート−ドレイン間の寄生容量を低減することを優先し、ローサイド・トランジスタＬＱにおいては、オン抵抗を低減することを優先することにより、ＤＣ−ＤＣコンバータ全体として、電圧変換効率をより一層高めることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００６０】
次に、本発明の第３の実施形態について説明する。
図１３は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図１４は、図１３に示すＥ−Ｅ’線による断面図であり、
図１５は、図１３に示すＦ−Ｆ’線による断面図である。
【００６１】
図１３乃至図１５に示すように、本実施形態における半導体チップ６０においては、前述の第１の実施形態に係る半導体チップ２０（図２参照）と比較して、出力回路領域ＲＯにおけるビアＶ３から上層の部分の構成が異なっている。すなわち、半導体チップ６０の出力回路領域ＲＯにおいては、ビアＶ３は、ハイサイド領域ＲＨ及びローサイド領域ＲＬの双方において、最上層配線、すなわち、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｓの直上域における周辺部以外の領域に形成されている。従って、上方から見て、出力回路領域ＲＯに形成されているビアＶ３の形状は、最上層配線の形状に近似した短冊状である。
【００６２】
また、ビアＶ３の直上域には、上方から見て、最上層配線よりも一回り大きい引出配線２３が設けられている。更に、引出配線２３の直上域には、最上層配線よりも一回り小さく、ビアＶ３よりも一回り大きい柱状電極２５が設けられている。上方から見て、柱状電極２５の形状は短冊状である。従って、上方から見ると、引出配線２３の外縁、最上層配線の外縁、柱状電極２５の外縁、ビアＶ３の外縁は、いずれも同心の矩形であり、外側からこの順に配置されている。柱状電極２５の上面は封止樹脂層２４の上面と同じ高さにあり、封止樹脂層２４上には、樹脂材料からなるソルダーレジスト膜２７が設けられている。ソルダーレジスト膜２７は柱状電極２５の上面の一部を覆っている。
【００６３】
ソルダーレジスト膜２７においては、柱状電極２５の直上域の一部が開口されており、その開口部には、突起電極２６ｅ乃至２６ｈが設けられている。突起電極２６ｅ乃至２６ｈの形状及び大きさは、コントロール回路領域ＲＣに設けられている突起電極２６ａの形状及び大きさと略同一であり、球形の一部、例えば、半球状である。一例では、ハイサイド領域ＲＨの各第３ドレイン配線Ｗ３Ｄ上には各１個の突起電極２６ｅが設けられており、ハイサイド領域ＲＨの各第３ソース配線Ｗ３Ｓ上には各２個の突起電極２６ｆが設けられており、ローサイド領域ＲＬの各第３ドレイン配線Ｗ３Ｄ上には各２個の突起電極２６ｇが設けられており、ローサイド領域ＲＬの各第３ソース配線Ｗ３Ｓ上には各２個の突起電極２６ｈが設けられている。そして、ハイサイド領域ＲＨからローサイド領域ＲＬに向かう方向において、突起電極２６ｅ、２６ｆ、２６ｇ、２６ｈは、相互にずれた位置に配置されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００６４】
次に、本実施形態の動作について説明する。
図１６は、本実施形態に係る半導体装置の接続方法を例示する平面図である。
図１６に示すように、本実施形態においては、前述の第１の実施形態と同様な形態で、配線３１ａ、３１ｂ、３１ｃ、３１ｄが接続される。このとき、配線３１ａは突起電極２６ａに接続され、配線３１ｂは突起電極２６ｅに接続され、配線３１ｃは突起電極２６ｆ及び２６ｇに接続され、配線３１ｄは突起電極２６ｈに接続される。
【００６５】
次に、本実施形態における半導体チップ６０の製造方法について説明する。
図１７乃至図２１は、本実施形態における半導体チップの製造方法を例示する工程断面図である。
なお、図１７乃至図２１は、図１５と同じ断面を示している。
【００６６】
先ず、図１７に示すように、シリコン基板２１上に多層配線層２２を形成する。このとき、多層配線層２２の最上層配線に接続されるように、第３配線層Ｌ３の絶縁膜Ｄ３内にビアＶ３を形成すると共に、絶縁膜Ｄ３上に引出配線２３を形成する。その後、引出配線２３上に柱状電極２５を形成する。
【００６７】
次に、図１８に示すように、多層配線層２２上に、引出配線２３及び柱状電極２５を覆うように、封止樹脂層２４を形成する。このとき、封止樹脂層２４の厚さは、柱状電極２５の高さよりもやや厚くなるようにする。従って、この状態では、柱状電極２５の上面は封止樹脂層２４によって覆われている。
【００６８】
次に、図１９に示すように、封止樹脂層２４の上面を研磨して、平坦化すると共に、柱状電極２５を露出させる。これにより、封止樹脂層２４の上面と柱状電極２５の上面とを同一平面上に位置させる。
【００６９】
次に、図２０に示すように、封止樹脂層２４及び柱状電極２５の上面上の全域に、ソルダーレジスト膜２７を形成する。次に、図２１に示すように、ソルダーレジスト膜２７において、柱状電極２５の直上域内であって突起電極２６を形成する予定の領域を除去し、開口部２７ａを形成する。
【００７０】
そして、図１５に示すように、例えば半田印刷法により、開口部２７ａ（図２１参照）内に突起電極２６を形成する。このとき、全ての突起電極２６ａ、２６ｅ、２６ｆ、２６ｇ、２６ｈを同時に、且つ、同形状に形成する。
【００７１】
次に、本実施形態の効果について説明する。
前述の第１の実施形態のように、突起電極２６ａの形状と突起電極２６ｂ、２６ｃ、２６ｄの形状とを大きく異ならせると、これらの突起電極を半田印刷法によって形成したときに、突起電極２６の高さが大きくばらついてしまう場合がある。突起電極の高さが大きくばらつくと、半導体チップ２０をプリント基板に実装する際に、不具合の要因となり得る。このため、突起電極を半田印刷法によって形成する際には、注意が必要となる。
【００７２】
これに対して、本実施形態においては、突起電極２６の形状及び大きさを全て同一としているため、半田印刷法等によって突起電極２６を形成しても、突起電極２６の高さがばらつきにくい。この結果、半導体チップ６０をプリント基板に実装する際に、不具合が発生しにくい。すなわち、本実施形態によれば、突起電極２６の形成が容易であり、且つ、実装の信頼性が高い。
【００７３】
また、本実施形態においては、柱状電極２５の上面の一部をソルダーレジスト膜２７により覆っている。これにより、柱状電極２５の上面における任意の領域を露出させ、この露出領域に、突起電極２６を設けることができる。この結果、突起電極２６の配置位置を任意に選択できると共に、突起電極２６と他の柱状電極との接触を防止することができる。
【００７４】
例えば、本実施形態においては、突起電極２６ｅ、２６ｆ、２６ｇ、２６ｈの形成位置を、ハイサイド領域ＲＨからローサイド領域ＲＬに向かう方向において、相互にずらしている。これにより、図１６に示すように、出力回路領域ＲＯを、配線３１ｂに接続される領域、配線３１ｃに接続される領域、配線３１ｄに接続される領域の３つの領域のみに、大きく分割することができる。この結果、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの配置間隔を、プリント基板の配線間隔から独立して決定することができる。例えば、プリント基板の配線間隔が５００ミクロン以上とされている場合でも、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの配線間隔は５００ミクロン未満にすることができる。
【００７５】
更に、本実施形態においては、出力回路領域ＲＯにおいては、上方から見た柱状電極２５の形状を短冊状としているため、前述の第１の実施形態と同様に、最上層配線と突起電極との間の抵抗値を低減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００７６】
次に、本発明の第４の実施形態について説明する。
図２２は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図２３は、図２２に示すＧ−Ｇ’線による断面図であり、
図２４は、図２２に示すＨ−Ｈ’線による断面図であり、
図２５は、図２２に示すＩ−Ｉ’線による断面図である。
【００７７】
図２２乃至図２５に示すように、本実施形態における半導体チップ７０においては、前述の第３の実施形態における半導体チップ６０（図１３参照）と比較して、出力回路領域ＲＯにおける柱状電極の形状が異なっている。すなわち、第３の実施形態における柱状電極は、最上層配線（第３ソース配線Ｗ３Ｓ又は第３ドレイン配線Ｗ３Ｓ）の形状に合わせた短冊状の形状であり、１つの最上層配線上に１つの柱状電極が設けられているのに対し、第４の実施形態における柱状電極は、突起電極の直下域とそれ以外の領域とで分割されている。
【００７８】
具体的には、本実施形態においては、各最上層配線上に設けられた柱状電極は一つでなく、円柱状の柱状電極２５ａと短冊状の柱状電極２５ｂの２種類が設けられている。円柱状の柱状電極２５ａ及び短冊状の柱状電極２５ｂの下端は、いずれも最上層配線に接続されている。円柱状の柱状電極２５ａの上面上においては、ソルダーレジスト膜２７に開口部２７ａが形成されており、柱状電極２５ａの上面が露出している。そして、この上面上に突起電極２６が設けられており、柱状電極２５ａに接続されている。一方、短冊状の柱状電極２５ｂの上面はソルダーレジスト膜２７に覆われており、突起電極には接続されていない。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００７９】
次に、本実施形態の動作及び効果について説明する。
前述したとおり、突起電極にはプリント基板の熱膨張率とシリコン基板２１の熱膨張率との違いに起因する熱応力がかかるが、柱状電極が変形することにより、この熱応力を緩和することができる。しかしながら、第３の実施形態のように、短冊状の柱状電極のみを設けると、短冊状の柱状電極は応力に対して変形しにくいため、熱応力を緩和する効果が不十分となることがある。一方、円柱状の柱状電極のみを設けると、熱応力を緩和する効果は大きいものの、配線抵抗が大きくなってしまう。
【００８０】
そこで、本実施形態においては、各最上層配線上に円柱状の柱状電極２５ａ及び短冊状の柱状電極２５ｂの双方を設けている。そして、円柱状の柱状電極２５ａには突起電極２６を接続し、短冊状の柱状電極２５ｂには突起電極を接続しない。これにより、突起電極２６に印加された熱応力は、円柱状の柱状電極２５ａに伝わり、この柱状電極２５ａが変形することにより、緩和される。一方、短冊状の柱状電極２５ｂには、最上層配線を水平方向に流れる電流の一部が流れることにより、水平方向に流れる電流の抵抗を低減することができる。
【００８１】
このように、本実施形態によれば、前述の第３の実施形態と比較して、チップの熱応力に対する信頼性を改善することができる。これにより、熱応力の緩和と配線抵抗の低減とをバランスさせた半導体装置を実現することができる。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００８２】
次に、第４の実施形態の変形例について説明する。
図２６は、本変形例に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図２７は、本変形例における１つの柱状電極を例示する斜視図である。
図２６及び図２７に示すように、本変形例の半導体チップ８０においては、各最上層配線上には１つの柱状電極２５ｃが設けられている。そして、各柱状電極２５ｃにおいては、突起電極の直下域とそれ以外の領域との間にくびれが形成されている。すなわち、本変形例の柱状電極２５ｃは、第４の実施形態の円柱状の柱状電極２５ａと短冊状の柱状電極２５ｂとが細い連結部で連結された形状となっている。これにより、前述の第４の実施形態と比較して、熱応力を緩和する効果を確保しつつ、配線抵抗をより一層低減することができる。本変形例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【００８３】
次に、本発明の第５の実施形態について説明する。
図２８は、本実施形態に係る半導体装置の半導体チップを例示する平面図であり、
図２９は、図２８に示すＥ−Ｅ’線による断面図である。
図２９に示すように、本実施形態においては、引出配線２３及び柱状電極２５の合計の厚さｔが２０ミクロン以上である。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００８４】
図３０は、横軸に引出配線及び柱状電極の合計の厚さｔをとり、縦軸にローサイド・トランジスタＬＱのオン抵抗Ｒをとって、シミュレーションの結果を両対数軸のグラフにプロットしたグラフ図である。
なお、このシミュレーション結果は、図２８に示す長さＬ、すなわち、ローサイド領域ＲＬの引出配線２３の長手方向の長さＬが４０００ミクロンであり、引出配線２３及び柱状電極２５が銅（Ｃｕ）により形成されている場合の結果である。また、図３０において、実線はシミュレーション結果を示し、破線はオン抵抗Ｒが厚さｔに反比例する場合を示す。
【００８５】
図３０に示すように、ローサイド・トランジスタＬＱのオン抵抗Ｒは厚さｔに依存し、厚さｔが厚いほど小さくなる。そして、仮に、オン抵抗Ｒが引出配線２３及び柱状電極２５における水平方向の配線抵抗だけで決まるとすると、オン抵抗Ｒは厚さｔに反比例し、図３０に破線で示すように、両対数軸のグラフにおいて、オン抵抗Ｒと厚さｔとの関係を表す線は直線状となるはずである。すなわち、ｌｏｇ（Ｒ）とｌｏｇ（ｔ）との関係は、一次関数になるはずである。
【００８６】
しかしながら、図３０に実線で示すように、実際にシミュレーションを行うと、両対数軸のグラフにおいて、オン抵抗Ｒと厚さｔとの関係を表す線は、厚さｔが２０ミクロン以上となると破線から離れ始め、厚さｔを増加させてもオン抵抗Ｒはそれほど減少しなくなる。このため、厚さｔを２０ミクロン以上とすることにより、オン抵抗Ｒを安定させることができる。そして、この実線が破線から離れ始める厚さｔの値は、長さＬの値を通常使用する２０００乃至５０００ミクロンの範囲で変えても大きく変化せず、２０ミクロン程度である。従って、引出配線２３及び柱状電極２５を銅により形成する場合、厚さｔは０ミクロン以上とすることが好ましい。
【００８７】
なお、図３０に示すシミュレーション結果は、引出配線２３と柱状電極２５が銅（Ｃｕ）によって形成されている場合の結果であるが、最上層配線と柱状電極を形成する材料の抵抗率がρ（Ω・ｍ）である場合、厚さｔ（μｍ）の好適範囲は、下記数式（１）によって与えられる。
ｔ≧１．１９×１０９×ρ      （１）
【００８８】
次に、本発明の第６の実施形態について説明する。
図３１は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図３２は、図３１に示すＪ−Ｊ’線による断面図であり、
図３３は、本実施形態に係る半導体装置の接続方法を例示する平面図である。
【００８９】
図３１及び図３２に示すように、本実施形態における半導体チップ９０においては、前述の第３の実施形態における半導体チップ６０（図１３参照）と比較して、ハイサイド領域ＲＨとローサイド領域ＲＬとの配列方向が異なっている。
【００９０】
すなわち、図１３に示すように、前述の第３の実施形態においては、ハイサイド領域ＲＨにおける突起電極２６ｆ（第２の接続部材）が形成されている領域から突起電極２６ｅ（第１の接続部材）が形成されている領域に向かう方向は図示の右方向であり、ローサイド領域ＲＬにおける突起電極２６ｇ（第２の接続部材）が形成されている領域から突起電極２６ｈ（第３の接続部材）が形成されている領域に向かう方向は図示の左方向であり、相互に逆方向である。一方、ハイサイド領域ＲＨからローサイド領域ＲＬに向かう方向は図示の左方向である。従って、これらの方向は相互に平行である。
【００９１】
これに対して、図３１に示すように、本実施形態においては、ハイサイド領域ＲＨにおける突起電極２６ｆ（第２の接続部材）が形成されている領域から突起電極２６ｅ（第１の接続部材）が形成されている領域に向かう方向は図示の左方向であり、ローサイド領域ＲＬにおける突起電極２６ｇ（第２の接続部材）が形成されている領域から突起電極２６ｈ（第３の接続部材）が形成されている領域に向かう方向も図示の左方向であり、これらは相互に同じ方向である。そして、これらの方向は、ハイサイド領域ＲＨからローサイド領域ＲＬに向かう方向、すなわち、図示の下方向に対して直交している。
【００９２】
図３３に示すように、半導体チップ９０はプリント基板９１に実装されている。プリント基板９１には配線３１ａ、３１ｂ、３１ｃ、３１ｄが形成されている。そして、本実施形態においても、前述の第３の実施形態と同様に、配線３１ａは突起電極２６ａに接続され、配線３１ｂは突起電極２６ｅに接続され、配線３１ｃは突起電極２６ｆ及び２６ｇに接続され、配線３１ｄは突起電極２６ｈに接続されている。但し、上述の如く、本実施形態は第３の実施形態と比較して突起電極２６ｅ〜２６ｈの配列が異なっているため、配線３１ｂ〜３１ｄの引出方向も異なっている。すなわち、配線３１ｂ及び配線３１ｄは相互に同じ方向に引き出され、配線３１ｄは配線３１ｂ及び３１ｄの引出方向に対して逆方向に引き出されている。
【００９３】
また、プリント基板９１には、キャパシタ９２が実装されている。キャパシタ９２の一方の電極９３ａは配線３１ｂ（第１の配線）に半田（図示せず）を介して接続され、他方の電極９３ｂは配線３１ｄ（第２の配線）に半田（図示せず）を介して接続されている。これにより、キャパシタ９２は、配線３１ｂと配線３１ｄとの間に接続されている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００９４】
次に、本実施形態の動作及び効果について説明する。
本実施形態に係るＤＣ−ＤＣコンバータにおいても、配線３１ｂ及び配線３１ｄに交互に電流が流れることにより、出力回路１１（図１参照）から電位Ｖｓｗが出力される。このとき、配線３１ｂ及び３１ｄの寄生インダクタンスに起因して、電位Ｖｓｗの波形にオーバーシュート及びアンダーシュートが発生する。これにより、スイッチング損失が増大すると共に、ＥＭＩ（Electro-Magnetic Interference：電磁波干渉）ノイズが発生する。そして、電源（図示せず）と出力回路１１とを結ぶ電流ループの面積が大きいほど、寄生インダクタンスは大きくなる。
【００９５】
そこで、本実施形態においては、配線３１ｂと配線３１ｄとの間にキャパシタ９２を接続している。これにより、キャパシタ９２から出力回路１１に対して電力が供給されるようになり、電流が流れる電流ループの面積を縮小することができる。この結果、寄生インダクタンスを低減することができる。
【００９６】
また、図３３に示すように、本実施形態においては、配線３１ｂ及び配線３１ｄを同じ方向に引き出すことができる。これにより、キャパシタ９２を半導体チップ９０の近くに配置することができるため、電流ループの面積をより一層縮小することが可能となり、寄生インダクタンスをより効果的に低減することができる。この結果、出力回路１１の出力電位Ｖｓｗの波形においてオーバーシュート及びアンダーシュートを抑制し、スイッチング損失を低減すると共に、ＥＭＩノイズを抑制することができる。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００９７】
次に、本発明の第７の実施形態について説明する。
図３４は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
図３５は、図３４に示すＫ−Ｋ’線による断面図である。
【００９８】
図３４及び図３５に示すように、本実施形態に係る半導体装置においては、第６の実施形態に係る半導体装置（図３１参照）の構成に加えて、半導体チップ９６にダミー電極となる短冊状の柱状電極２５ｂが設けられている。本実施形態における上記以外の構成は、前述の第６の実施形態と同様である。
【００９９】
すなわち、本実施形態に係る半導体装置はＤＣ−ＤＣコンバータであり、突起電極２６ａ、２６ｅ、２６ｆ、２６ｇ、２６ｈの配置は、前述の第６の実施形態と同様である。また、本実施形態においては、前述の第４の実施形態と同様に、各最上層配線上に円柱形の柱状電極２５ａ及び短冊状の柱状電極２５ｂが設けられている。そして、円柱状の柱状電極２５ａは突起電極２６に接続されているが、短冊状の柱状電極２５ｂは突起電極には接続されておらず、ダミー電極となっている。
【０１００】
本実施形態によれば、短冊状の柱状電極２５ｂを設けることにより、水平方向に流れる電流の抵抗を低減することができる。これにより、出力回路のオン抵抗を低減することができる。本実施形態における上記以外の動作及び効果は、前述の第６の実施形態と同様である。
【０１０１】
次に、本発明の第８の実施形態について説明する。
図３６は、本実施形態に係る半導体装置の半導体チップを例示する断面図である。
図３６に示すように、本実施形態における半導体チップ９７においては、前述の第３の実施形態における半導体チップ６０（図１５参照）と比較して、ソルダーレジスト膜２７が突起電極２６の下部に接している点が異なっている。
【０１０２】
次に、本実施形態における半導体チップ９７の製造方法について説明する。
図３７及び図３８は、本実施形態における半導体チップの製造方法を例示する工程断面図である。
なお、図３７及び図３８は、図３６と同じ断面を示している。
【０１０３】
先ず、前述の第３の実施形態と同様な方法により、図１９に示す構造体を作製する。すなわち、図１７に示すように、シリコン基板２１上に、多層配線層２２、引出配線２３及び柱状電極２５をこの順に形成する。次に、図１８に示すように、多層配線層２２上に、引出配線２３及び柱状電極２５を覆うように、封止樹脂層２４を形成する。そして、図１９に示すように、封止樹脂層２４の上面を研磨して平坦化すると共に、柱状電極２５を露出させる。
【０１０４】
次に、図３７に示すように、例えば半田印刷法により、柱状電極２５上に突起電極２６を形成する。このとき、全ての突起電極２６を同時に、且つ、同形状に形成する。
【０１０５】
次に、図３８に示すように、封止樹脂層２４及び柱状電極２５の上面上の全域に、突起電極２６を覆うようにソルダーレジスト膜２７を形成する。
【０１０６】
次に、図３６に示すように、エッチングを行い、突起電極２６の上層部分を除去する。これにより、突起電極２６の上層部分と共に、ソルダーレジスト膜２７における突起電極２６上に形成された部分も除去され、突起電極２６の上部が露出する。一方、突起電極２６の下部はソルダーレジスト膜２７に覆われたままであり、ソルダーレジスト膜２７は突起電極２６の下部に接している。このようにして、図３６に示す半導体チップ９７が製造される。
【０１０７】
本実施形態によれば、ソルダーレジスト膜２７が突起電極２６の下部に接していることにより、突起電極２６と柱状電極２５との接合部を補強することができる。また、エッチングにより突起電極２６の上層部分を除去することにより、突起電極２６上のソルダーレジスト膜２７を自己整合的に除去することができる。このため、前述の第３の実施形態と比較して、ソルダーレジスト膜２７に開口部２７ａ（図２１参照）を形成するためのフォトリソグラフィ工程が不要となり、工程を簡略化することができる。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【０１０８】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１０９】
例えば、デバイス及び配線の構造は前述の各実施形態には限定されず、種々の構成が可能である。また、前述の各実施形態においては、突起電極が半田によって形成されている例を示したが、本発明はこれに限定されず、融点が低く加熱処理によって接合可能な導電性材料であればよく、例えば金等であってもよい。更に、前述の各実施形態においては、接続部材が柱状電極と突起電極から形成されている例を示したが、本発明はこれに限定されず、例えば、接続部材は半田等によって一体的に形成されていてもよい。更にまた、例えば、接続部材が多層配線層の最上層配線の直上域を含む部分に配置される場合等には、引出配線を省略することもできる。更にまた、前述の各実施形態においては、半導体装置がＤＣ−ＤＣコンバータである例を示したが、本発明はこれに限定されず、実装基板に実装される半導体チップを備えた半導体装置であれば、好適に適用可能である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施形態に係る半導体装置を例示する回路図である。
【図２】第１の実施形態に係る半導体装置の半導体チップの最上層を例示する平面図である。
【図３】図２に示す半導体チップの出力回路領域の第３配線層を例示する平面図である。
【図４】図３に示す半導体チップの出力回路領域の第２配線層を例示する平面図である。
【図５】図２に示すＡ−Ａ’線による断面図である。
【図６】図２に示すＢ−Ｂ’線による断面図である。
【図７】第１の実施形態に係る半導体装置の接続方法を例示する平面図である。
【図８】第１の実施形態の比較例の半導体チップを例示する平面図である。
【図９】本発明の第２の実施形態におけるハイサイド・トランジスタを例示する平面図である。
【図１０】図９に示すＣ−Ｃ’線による断面図である。
【図１１】第２の実施形態におけるローサイド・トランジスタを例示する平面図である。
【図１２】図１１に示すＤ−Ｄ’線による断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の半導体チップの最上層を例示する平面図である。
【図１４】図１３に示すＥ−Ｅ’線による断面図である。
【図１５】図１３に示すＦ−Ｆ’線による断面図である。
【図１６】第３の実施形態に係る半導体装置の接続方法を例示する平面図である。
【図１７】第３の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図１８】第３の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図１９】第３の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図２０】第３の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図２１】第３の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図２２】本発明の第４の実施形態に係る半導体装置の半導体チップの最上層を例示する平面図である。
【図２３】図２２に示すＧ−Ｇ’線による断面図である。
【図２４】図２２に示すＨ−Ｈ’線による断面図である。
【図２５】図２２に示すＩ−Ｉ’線による断面図である。
【図２６】第４の実施形態の変形例に係る半導体装置の半導体チップの最上層を例示する平面図である。
【図２７】第４の実施形態の変形例における１つの柱状電極を例示する斜視図である。
【図２８】本発明の第５の実施形態に係る半導体装置の半導体チップを例示する平面図である。
【図２９】図２８に示すＥ−Ｅ’線による断面図である。
【図３０】横軸に引出配線及び柱状電極の合計の厚さｔをとり、縦軸にローサイド・トランジスタＬＱのオン抵抗Ｒをとって、シミュレーションの結果を両対数軸のグラフにプロットしたグラフ図である。
【図３１】本発明の第６の実施形態に係る半導体装置の半導体チップの最上層を例示する平面図である。
【図３２】図３１に示すＪ−Ｊ’線による断面図である。
【図３３】第６の実施形態に係る半導体装置の接続方法を例示する平面図である。
【図３４】本発明の第７の実施形態に係る半導体装置の半導体チップの最上層を例示する平面図である。
【図３５】図３４に示すＫ−Ｋ’線による断面図である。
【図３６】本発明の第８の実施形態に係る半導体装置の半導体チップを例示する断面図である。
【図３７】第８の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図３８】第８の実施形態における半導体チップの製造方法を例示する工程断面図である。
【符号の説明】
【０１１１】
１  ＤＣ−ＤＣコンバータ、１１  出力回路、１２  コントロール回路、１３  インダクタ、１４  キャパシタ、１５  出力端子、２０  半導体チップ、２１  シリコン基板、２２  多層配線層、２３  引出配線、２４  封止樹脂層、２５、２５ａ、２５ｂ、２５ｃ  柱状電極、２６、２６ａ〜２６ｈ  突起電極、２７  ソルダーレジスト膜、２７ａ  開口部、３１ａ、３１ｂ、３１ｃ、３１ｄ  配線、４０  半導体チップ、４１  シリコン基板、４２Ｌ、４２Ｈ  ソース領域、４３Ｌ、４３Ｈ  ドレイン領域、４４Ｌ、４４Ｈ  ゲート電極、４５Ｌ、４５Ｈ  コンタクト、４６Ｌ、４６Ｈ  チャネル領域、６０、７０、８０、９０、９６、９７  半導体チップ、９１  プリント基板、９２  キャパシタ、９３ａ、９３ｂ  電極、１００  半導体チップ、１０１  半田バンプ、Ｃ  コンタクト、ＣＬ、ＣＨ  寄生容量、Ｄ０、Ｄ１、Ｄ２、Ｄ３  絶縁膜、ＨＱ  ハイサイド・トランジスタ、Ｌ０  下地絶縁層、Ｌ  長さ、Ｌ１  第１配線層、Ｌ２  第２配線層、Ｌ３  第３配線層、ＬＱ  ローサイド・トランジスタ、Ｎ  接続点、ｔ  厚さ、Ｒ  オン抵抗、ＲＣ  コントロール回路領域、ＲＬ  ローサイド領域、ＲＨ  ハイサイド領域、ＲＯ  出力回路領域、Ｖ１Ｄ、Ｖ１Ｓ、Ｖ２Ｓ、Ｖ２Ｄ、Ｖ３、  ビア、Ｗ１Ｃ  第１制御配線、Ｗ２Ｃ  第２制御配線、Ｗ１Ｄ  第１ドレイン配線、Ｗ１Ｓ  第１ソース配線、Ｗ２Ｄ  第２ドレイン配線、Ｗ２Ｓ  第２ソース配線、Ｗ３Ｃ  第３制御配線、Ｗ３Ｄ  第３ドレイン配線、Ｗ３Ｓ  第３ソース配線
【図１】
2009260215.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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