(57)【要約】【課題】容易な回路構成でＡ／Ｄ変換の精度の劣化を抑圧することができる。【解決手段】パルス走行回路１０は、入力信号と出力信号との遅延時間が電源又は電流源の大きさに応じて変化する、同一のＮＡＮＤ回路１１１〜１４２が複数個直列に連結されると共に、ＮＡＮＤ回路１１１に対して、パルス信号の走行を開始させる起動信号が入力される。エンコーダは、ＮＡＮＤ回路１１１〜１４２の各々からの出力信号に基づきパルス走行回路１０内でのパルス信号の走行位置を検出し、走行位置に応じたデータを出力する。演算器は、エンコーダが出力したデータに基づいて、電源又は電流源の大きさに対応するデジタルデータを生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号と出力信号との遅延時間が電源又は電流源の大きさに応じて変化する、同一の論理素子からなる反転回路が複数個直列に連結されると共に、前記反転回路の１つに対して、パルス信号の走行を開始させる起動信号が入力されるパルス走行回路と、
前記反転回路の各々からの出力信号に基づき前記パルス走行回路内での前記パルス信号の走行位置を検出し、前記走行位置に応じたデータを出力する走行位置検出部と、
前記走行位置検出部が出力したデータに基づいて、前記電源又は前記電流源の大きさに対応するデジタルデータを生成するデジタルデータ生成部と
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記論理素子はＮＡＮＤ回路で構成されていること
を特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記論理素子はＮＯＲ回路で構成されていること
を特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記論理素子は、全差動型遅延回路で構成されていること
を特徴とする請求項１に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来、Ａ／Ｄ（アナログ／デジタル）変換回路の一例として、図１９に示す構成が知られている（例えば、非特許文献１参照）。図１９は、従来知られているＡ／Ｄ変換回路の構成を示した図である。
【０００３】
図示する例では、Ａ／Ｄ変換回路１９０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路としての１個のＮＡＮＤ（否定論理積）回路１９１１と、反転回路としての複数のインバータ（ＩＮＶ）回路１９１２とをリング状に連結するパルス走行回路１９１と、パルス走行回路１９１からの出力信号を計測するカウンタ１９２およびエンコーダ１９３と、カウンタ１９２からの出力信号を保持するラッチ回路１９４と、エンコーダ１９３からの出力信号を保持するラッチ回路１９５と、ラッチ回路１９４およびラッチ回路１９５からの出力信号を加算して保持するラッチ回路１９６と、ラッチ回路１９６を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器１９７とを含んでいる。
【０００４】
また、図示する例では、パルス走行回路１９１内のＮＡＮＤ回路１９１１およびインバータ回路１９１２に電源の供給を行うための電源ライン１９１３は、Ａ／Ｄ変換を行うアナログ入力信号Ｖｉｎの入力端子１９８と接続している。また、エンコーダ１９３とラッチ１９４，１９５はクロック（ＣＬＫ）信号ＣＫｓの入力を受け付ける。
【０００５】
次に、Ａ／Ｄ変換回路１９０の動作について説明する。図１９に示したとおり、パルス走行回路１９１は、パルス信号ＳｔａｒｔＰを、リング状に構成された１個のＮＡＮＤ回路１９１１と複数のインバータ回路１９１２からなる回路内を周回させる。
【０００６】
カウンタ１９２は、アナログ入力信号Ｖｉｎおよびクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化するパルス信号ＳｔａｒｔＰがパルス走行回路１９１内の回路を周回した回数をカウントし、二進数のデジタルデータとして出力する。エンコーダ１９３は、パルス走行回路１９１内の回路において、アナログ入力信号Ｖｉｎおよびクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化するパルス信号ＳｔａｒｔＰが周回中の位置を検出し、二進数のデジタルデータとして出力する。
【０００７】
ラッチ回路１９４はカウンタ１９２が出力するデジタルデータを保持する。ラッチ回路１９５はエンコーダ１９３が出力するデジタルデータを保持する。ラッチ回路１９６は、ラッチ回路１９４が保持したデジタルデータを上位ビット、ラッチ回路１９５がラッチしたデジタルデータを下位ビットとして取り込み、これらのデジタルデータを加算することにより、クロック信号ＣＫｓの周期におけるアナログ入力信号Ｖｉｎに応じた二進数のデジタルデータを生成し保持する。
【０００８】
演算器１９７は、ラッチ回路１９６が保持したデジタルデータと、ラッチ回路１９６が保持する前のデジタルデータとの差分を演算し、演算したデジタルデータＤＴを外部の後段回路に出力する。
【０００９】
図２０は、Ａ／Ｄ変換回路１９０におけるアナログ入力信号Ｖｉｎの大きさと、回路内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係を示した図である。Ａ／Ｄ変換回路１９０では、アナログ入力信号Ｖｉｎが低い場合、パルス信号ＳｔａｒｔＰの伝播遅延時間は大きくなり、アナログ入力信号Ｖｉｎが高い場合、パルス信号ＳｔａｒｔＰの伝播遅延時間は小さくなる。したがって、このパルス信号ＳｔａｒｔＰの伝播遅延時間に応じたデジタルデータがＡ／Ｄ変換回路１９０から出力される。
【００１０】
図２１は、Ａ／Ｄ変換回路１９０におけるサンプリング周期とデジタルデータを出力するタイミングとの関係を示した図である。Ａ／Ｄ変換回路１９０は、サンプリング周期であるクロック信号ＣＫｓの周期に応じて、デジタルデータＤＴを周期的に出力する。図示する例では、サンプリング周期２１１１ではデジタルデータ２１２１を出力し、サンプリング周期２１１２ではデジタルデータ２１２２を出力し、サンプリング周期２１１３ではデジタルデータ２１２３を出力している。
【００１１】
上述したとおり、Ａ／Ｄ変換回路１０２は、アナログ入力信号Ｖｉｎに対応したデジタルデータＤＴを、クロック信号ＣＫｓの周期に応じて周期的に出力する。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.1,JANUARY2003An ALL=Digital Analog-to-Digital Converter With 12-uV/LSB Using Moving-Average Filtering
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したＡ／Ｄ変換回路１９０は、パルス走行回路１９１を構成する反転回路として、ＮＡＮＤ回路１９１１とインバータ回路１９１２とを混載している。ＮＡＮＤ回路１９１１とインバータ回路１９１２とは、各々回路固有の伝播遅延時間を有しており、一般的にその値は異なる。従って、上記伝播遅延時間差に起因して、エンコーダ１９３が出力する下位ビットの精度が劣化するという問題がある。
【００１３】
本発明は、上記の課題を解決するためになされたものであり、容易な回路構成でＡ／Ｄ変換の精度の劣化を抑圧可能なＡ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、入力信号と出力信号との遅延時間が電源又は電流源の大きさに応じて変化する、同一の論理素子からなる反転回路が複数個直列に連結されると共に、前記反転回路の１つに対して、パルス信号の走行を開始させる起動信号が入力されるパルス走行回路と、前記反転回路の各々からの出力信号に基づき前記パルス走行回路内での前記パルス信号の走行位置を検出し、前記走行位置に応じたデータを出力する走行位置検出部と、前記走行位置検出部が出力したデータに基づいて、前記電源又は前記電流源の大きさに対応するデジタルデータを生成するデジタルデータ生成部とを備えることを特徴とするＡ／Ｄ変換回路である。
【００１５】
これにより、パルス走行回路が同一の論理素子で構成されるため、論理素子が異なることに起因するＡ／Ｄ変換精度の劣化が発生しない。従って、高精度のＡ／Ｄ変換回路を実現することが可能となる。
【００１６】
また、本発明のＡ／Ｄ変換回路において、前記論理素子はＮＡＮＤ回路で構成されていることを特徴とする。
【００１７】
これにより、パルス走行回路を構成する反転回路を同一な構成にしてもトランジスタ数の増加を最低限に抑えることが可能となる。従って、チップ面積等の増加を抑えることが可能となる。
【００１８】
また、本発明のＡ／Ｄ変換回路において、前記論理素子はＮＯＲ回路で構成されていることを特徴とする。
【００１９】
また、本発明のＡ／Ｄ変換回路において、前記論理素子は、全差動型遅延回路で構成されていることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、容易な回路構成でＡ／Ｄ変換の精度の劣化を抑圧することができる。
【発明を実施するための最良の形態】
【００２１】
（第一の実施形態）
以下、図面を参照し、本発明の第一の実施形態を説明する。本実施形態におけるＡ／Ｄ（アナログ／デジタル）変換回路は、パルス走行回路と、パルス走行回路からの出力信号を計測するカウンタおよびエンコーダ（走行位置検出部）と、カウンタからの出力信号を保持する第１のラッチ回路と、エンコーダからの出力信号を保持する第２のラッチ回路と、第１のラッチ回路および第２のラッチ回路からの出力信号を加算して保持する第３のラッチ回路と、第３のラッチ回路を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器（デジタルデータ生成部）とを含んでいる。
【００２２】
また、本実施形態におけるＡ／Ｄ変換回路は、図１９で示したＡ／Ｄ変換回路とパルス走行回路の構成のみが異なり、パルス走行回路以外の各部は図１９で示した各部と同様の構成である。
【００２３】
図１は、本実施形態におけるパルス走行回路１０を示した回路図である。図示する例では、パルス走行回路１０は、ＮＡＮＤ１１１〜１４２が直列に３２個接続されている回路である。
【００２４】
本実施形態におけるパルス走行回路１０は、一方の入力端にパルス信号ＳｔａｒｔＰを受け、他方の入力端に前段のＮＡＮＤ回路の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ回路１１１）と、一方の入力端に前段のＮＡＮＤ回路の出力を受け、他方の入力端にＨｉｇｈレベル（アナログ入力信号ＶｉｎまたはＡ／Ｄ変換回路の電源ＶＤＤ）を受けて反転回路として動作する多数のＮＡＮＤ回路（ＮＡＮＤ回路１１２〜１４２）とをリング状に連結すると共に、ＮＡＮＤ回路１４２の一方の入力端のみ、ＨｉｇｈレベルではなくフィードフォワードループとしてＮＡＮＤ回路１３８からの出力を受けるように構成したものである。これは、パルス信号ＳｔａｒｔＰが入力されている間、ＮＡＮＤ回路１１１〜１４２の遅延時間に応じた周期で各ＮＡＮＤ回路の出力が発振するようにするためである。
【００２５】
なお、フィードフォワードループの構成としては、上述した構成に限る必要はない。例えば、ＮＡＮＤ回路１４０の一方の入力端のみ、ＨｉｇｈレベルではなくフィードフォワードループとしてＮＡＮＤ回路１３６からの出力を受けるように構成してもよい。また、パルス走行回路１０を構成するＮＡＮＤ回路の総数は３２個に限定するものではなく、４個以上の偶数個であれば、特に制限は無い。
【００２６】
図２から図５は、本実施形態におけるパルス走行回路１０の一部（図１における符号１０１の部分）を示した部分拡大図である。本実施形態におけるパルス走行回路１０全体の構成を図２から図５に示す構成としてもよい。図２に示す例では、反転回路の伝播遅延時間は、アナログ入力信号Ｖｉｎレベルを反転回路の電源として用いることにより制御される。また、図３に示したとおり、パルス走行回路１０に入力するアナログ入力信号Ｖｉｎレベルを反転回路のＧＮＤ側に接続するようにしてもよい。また、図４に示したとおり、反転回路の伝播遅延時間を、アナログ入力信号Ｖｉｎレベルに応じた電流値を有する電流源４１〜４３を用いることにより制御するようにしてもよい。また、図５に示したとおり、電流源４１〜４３を反転回路のＧＮＤ側に接続するようにしてもよい。また、図示しないが、電流源を反転回路の電源ＶＤＤ側、ＧＮＤ側の各々に接続してもよい。
【００２７】
なお、４個以上の偶数個のＮＡＮＤ回路からなるパルス走行回路１０の例を説明したが、本実施形態でのパルス走行回路は３個以上の奇数個のＮＡＮＤ回路からなるパルス走行回路２０としてもよい。
【００２８】
図６は、本実施形態におけるパルス走行回路２０を示した回路図である。図示する例では、パルス走行回路２０は、ＮＡＮＤ回路１１１〜１４１が直列に３１個接続されている回路である。
【００２９】
本実施形態におけるパルス走行回路２０は、一方の入力端にパルス信号ＳｔａｒｔＰを受け、他方の入力端に前段のＮＡＮＤ回路の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ回路１１１）と、一方の入力端に前段のＮＡＮＤ回路の出力を受け、他方の入力端にＨｉｇｈレベル（アナログ入力信号ＶｉｎまたはＡ／Ｄ変換回路の電源ＶＤＤ）を受けて反転回路として動作する多数のＮＡＮＤ回路（ＮＡＮＤ回路１１２〜１４１）とをリング状に連結したものである。
【００３０】
なお、パルス走行回路２０を構成するＮＡＮＤ回路の総数は３１個に限定するものではなく、３個以上の奇数個であれば、特に制限は無い。また、パルス走行回路２０の構成は、パルス走行回路１０と同様に図２から図５に示した構成および、また、図示しないが、電流源を反転回路の電源ＶＤＤ側、ＧＮＤ側の各々に接続する構成としてもよい。
【００３１】
上述したとおり、パルス走行回路を構成する反転回路を、同一の論理素子（ＮＡＮＤ回路）のみを用いて構成することができ、各反転回路間の伝播遅延時間差の無いパルス走行回路を実現することができる。よって、本実施形態によれば、容易な回路構成でＡ／Ｄ変換の精度の劣化を抑圧することができる。
【００３２】
（第二の実施形態）
以下、図面を参照し、本発明の第二の実施形態を説明する。本実施形態におけるＡ／Ｄ変換回路は、図１９で示したＡ／Ｄ変換回路とパルス走行回路の構成のみが異なり、パルス走行回路以外の各部は図１９で示した各部と同様の構成である。
【００３３】
また、本実施形態と第一の実施形態との違いは、パルス走行回路を構成する反転素子としてＮＯＲ（否定論理和）回路を用いたことである。
【００３４】
図７は、本実施形態におけるパルス走行回路３０を示した回路図である。図示する例では、パルス走行回路３０は、ＮＯＲ回路２１１〜２４２が直列に３２個接続されている回路である。
【００３５】
本実施形態におけるパルス走行回路３０は、一方の入力端にパルス信号ＳｔａｒｔＰを受け、他方の入力端に前段のＮＯＲ回路の出力を受けて動作する起動用反転回路である１個のＮＯＲ回路（ＮＯＲ回路２１１）と、一方の入力端に前段のＮＯＲ回路の出力を受け、他方の入力端にＬｏｗレベル（ＧＮＤ）を受けて反転回路として動作する多数のＮＯＲ回路（ＮＯＲ回路２１２〜２４２）とをリング状に連結すると共に、ＮＯＲ回路２４２の一方の入力端のみ、ＬｏｗレベルではなくフィードフォワードループとしてＮＯＲ回路２３８からの出力を受けるように構成したものである。これは、本実施形態において、パルス走行回路３０は偶数個のＮＡＮＤ回路により構成されているため、パルス信号ＳｔａｒｔＰが通過する毎にＮＯＲ回路２１１〜２４２が異なる値を出力するように、ＮＯＲ回路２４２の出力を反転するためである。また、当然ではあるが、パルス走行回路３０は反転回路としてＮＯＲ回路を用いているので、ＳｔａｒｔＰが「Ｈｉｇｈ→Ｌｏｗ」に変化することで起動される。
【００３６】
なお、フィードフォワードループの構成としては、上述した構成に限る必要はない。例えば、ＮＯＲ回路２４０の一方の入力端のみ、ＬｏｗレベルではなくフィードフォワードループとしてＮＯＲ回路２３６からの出力を受けるように構成してもよい。また、パルス走行回路３０を構成するＮＯＲ回路の総数は３２個に限定するものではなく、４個以上の偶数個であれば、特に制限は無い。
【００３７】
図８から図１１は、本実施形態におけるパルス走行回路３０の一部（図７における符号７０１の部分）を示した部分拡大図である。本実施形態におけるパルス走行回路３０全体の構成を図８から図１１に示す構成としてもよい。図８に示す例では、反転回路の伝播遅延時間は、アナログ入力信号Ｖｉｎレベルを反転回路の電源として用いることにより制御される。また、図９に示したとおり、パルス走行回路３０に入力するアナログ入力信号Ｖｉｎレベルを反転回路のＧＮＤ側に接続するようにしてもよい。また、図１０に示したとおり、反転回路の伝播遅延時間を、アナログ入力信号Ｖｉｎレベルに応じた電流値を有する電流源４１〜４３を用いることにより制御するようにしてもよい。また、図１１に示したとおり、電流源４１〜４３を反転回路のＧＮＤ側に接続するようにしてもよい。また、図示しないが、電流源を反転回路の電源ＶＤＤ側、ＧＮＤ側の各々に接続してもよい。
【００３８】
なお、４個以上の偶数個のＮＯＲ回路からなるパルス走行回路３０の例を説明したが、本実施形態でのパルス走行回路は３個以上の奇数個のＮＯＲ回路からなるパルス走行回路３０としてもよい。
【００３９】
図１２は、本実施形態におけるパルス走行回路４０を示した回路図である。図示する例では、パルス走行回路４０は、ＮＯＲ回路２１１〜２４１が直列に３１個接続されている回路である。
【００４０】
本実施形態におけるパルス走行回路４０は、一方の入力端にパルス信号ＳｔａｒｔＰを受け、他方の入力端に前段のＮＯＲ回路の出力を受けて動作する起動用反転回路である１個のＮＯＲ回路（ＮＯＲ回路１）と、一方の入力端に前段のＮＯＲ回路の出力を受け、他方の入力端にＬｏｗレベル（ＧＮＤ）を受けて反転回路として動作する多数のＮＯＲ回路（ＮＯＲ回路２〜３１）とをリング状に連結したものである。
【００４１】
なお、パルス走行回路４０を構成するＮＯＲ回路の総数は３１個に限定するものではなく、３個以上の奇数個であれば、特に制限は無い。また、パルス走行回路４０の構成は、パルス走行回路３０と同様に図８から図１１に示した構成および、図示しないが、電流源を反転回路の電源ＶＤＤ側、ＧＮＤ側の各々に接続する構成としてもよい。
【００４２】
上述したとおり、パルス走行回路を構成する反転回路を、同一の論理素子（ＮＯＲ回路）のみを用いて構成することができ、各反転回路間の伝播遅延時間差の無いパルス走行回路を実現することができる。よって、本実施形態によれば、容易な回路構成でＡ／Ｄ変換の精度の劣化を抑圧することができる。
【００４３】
（第三の実施形態）
以下、図面を参照し、本発明の第三の実施形態を説明する。本実施形態におけるＡ／Ｄ変換回路は、図１９で示したＡ／Ｄ変換回路とパルス走行回路の構成のみが異なり、パルス走行回路以外の各部は図１９で示した各部と同様の構成である。
【００４４】
また、本実施形態と第一の実施形態および第二の実施形態との違いは、パルス走行回路を構成する反転素子として全差動型遅延回路（ＤＥ）を用いたことである。
【００４５】
図１３は、本実施形態におけるパルス走行回路５０を示した回路図である。図示する例では、パルス走行回路５０は、ＤＥ３１１〜３４２が直列に３２個接続されている回路である。
【００４６】
本実施形態におけるパルス走行回路５０は、トリガ端にパルス信号ＳｔａｒｔＰを受け、正の入力端に前段の全差動型遅延回路の正の出力を受け、負の入力端に前段の全差動型遅延回路の負の出力を受けて動作する起動用反転回路である１個の全差動型遅延回路（ＤＥ３１１）と、正の入力端に前段の全差動型遅延回路の負の出力を受け、負の入力端に前段の全差動型遅延回路の正の出力を受けて反転回路として動作する多数の全差動型遅延回路（ＤＥ３１２〜３４２）とをリング状に連結するように構成したものである。
【００４７】
なお、本実施例のパルス走行回路は、ＤＥ３１１のトリガ端にＬｏｗが入力された場合はＤＥ３１１〜３４２の入出力端電圧が固定され、ＤＥ３１１のトリガ端にＨｉｇｈが入力された場合はＤＥ３１１〜３４２の入出力端電圧が固定されず動作が起動される。また、パルス走行回路５０を構成するＤＥの総数は３２個に限定するものではなく、４個以上の偶数個であれば、特に制限は無い。
【００４８】
図１４から図１７は、本実施形態におけるパルス走行回路５０の一部（図１３における符号１３０１の部分）を示した部分拡大図である。本実施形態におけるパルス走行回路５０全体の構成を図１４から図１７に示す構成としてもよい。図１４に示す例では、反転回路の伝播遅延時間は、アナログ入力信号Ｖｉｎレベルを反転回路の電源として用いることにより制御される。また、図１５に示したとおり、パルス走行回路５０に入力するアナログ入力信号Ｖｉｎレベルを反転回路のＧＮＤ側に接続するようにしてもよい。また、図１６に示したとおり、反転回路の伝播遅延時間を、アナログ入力信号Ｖｉｎレベルに応じた電流値を有する電流源４１〜４３を用いることにより制御するようにしてもよい。また、図１７に示したとおり、電流源４１〜４３を反転回路のＧＮＤ側に接続するようにしてもよい。また、図示しないが、電流源を反転回路の電源ＶＤＤ側、ＧＮＤ側の各々に接続してもよい。
【００４９】
なお、４個以上の偶数個の全差動型遅延回路からなるパルス走行回路５０の例を説明したが、本実施形態でのパルス走行回路は３個以上の奇数個の全差動型遅延回路からなるパルス走行回路６０としてもよい。
【００５０】
図１８は、本実施形態におけるパルス走行回路６０を示した回路図である。図示する例では、パルス走行回路６０は、ＤＥ３１１〜３４１が直列に３１個接続されている回路である。
【００５１】
本実施形態におけるパルス走行回路６０は、正の入力端にパルス信号ＳｔａｒｔＰを受け、負の入力端に前段の全差動型遅延回路の正の出力を受けて動作する起動用反転回路である１個の全差動型遅延回路（ＤＥ３１１）と、正の入力端に前段の全差動型遅延回路の負の出力を受け、負の入力端に前段の全差動型遅延回路の正の出力を受けて反転回路として動作する多数の全差動型遅延回路（ＤＥ３１２〜３４２）とをリング状に連結するように構成したものである。
【００５２】
なお、本実施例のパルス走行回路は、ＤＥ３１１のトリガ端にＬｏｗが入力された場合はＤＥ３１１〜３４１の入出力端電圧が固定され、ＤＥ１のトリガ端にＨｉｇｈが入力された場合はＤＥ３１１〜３４１の入出力端電圧が固定されず、動作が起動される。
【００５３】
なお、パルス走行回路６０を構成するＤＥの総数は３１個に限定するものではなく、３個以上の奇数個であれば、特に制限は無い。また、パルス走行回路６０の構成は、パルス走行回路５０と同様に図１４から図１７に示した構成および、図示しないが、電流源を反転回路の電源ＶＤＤ側、ＧＮＤ側の各々に接続する構成としてもよい。
【００５４】
上述したとおり、パルス走行回路を構成する反転回路を、同一の論理素子（ＤＥ）のみを用いて構成することができ、各反転回路間の伝播遅延時間差の無いパルス走行回路を実現することができる。よって、本実施形態によれば、容易な回路構成でＡ／Ｄ変換の精度の劣化を抑圧することができる。
【００５５】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第一の実施形態におけるパルス走行回路を示した回路図である。
【図２】本発明の第一の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図３】本発明の第一の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図４】本発明の第一の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図５】本発明の第一の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図６】本発明の第一の実施形態におけるパルス走行回路を示した回路図である。
【図７】本発明の第二の実施形態におけるパルス走行回路を示した回路図である。
【図８】本発明の第二の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図９】本発明の第二の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１０】本発明の第二の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１１】本発明の第二の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１２】本発明の第二の実施形態におけるパルス走行回路を示した回路図である。
【図１３】本発明の第三の実施形態におけるパルス走行回路を示した回路図である。
【図１４】本発明の第三の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１５】本発明の第三の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１６】本発明の第三の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１７】本発明の第三の実施形態におけるパルス走行回路の一部を示した部分拡大図である。
【図１８】本発明の第三の実施形態におけるパルス走行回路を示した回路図である。
【図１９】従来知られているＡ／Ｄ変換回路の構成を示した構成図である。
【図２０】Ａ／Ｄ変換回路におけるアナログ入力信号の大きさと、回路内を走行するパルス信号の伝播遅延時間との関係を示した図である。
【図２１】Ａ／Ｄ変換回路におけるサンプリング周期とデジタルデータを出力するタイミングとの関係を示した図である。
【符号の説明】
【００５７】
１０，２０，３０，４０，５０，６０，１９１・・・パルス走行回路、４１〜４３・・・電流源、１１１〜１４２，１９１１・・・ＮＡＮＤ回路、１９０・・・Ａ／Ｄ変換回路、１９２・・・カウンタ、１９３・・・エンコーダ、１９４〜１９６・・・ラッチ回路、１９７・・・演算器、２１１〜２４２・・・ＮＯＲ回路、３１１〜３４２・・・全差動型遅延回路（ＤＥ）、１９１２・・・インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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