(57)【要約】【課題】低電圧動作、低消費化に有利な半導体集積回路装置を提供する。【解決手段】半導体集積回路装置１は、ＣＭＯＳオペアンプ１３が基本回路として備えるＣＭＯＳ回路の回路構成とバイアス電圧設定回路１４が備えるＣＭＯＳ回路１４２の回路構成とを同一にすることにより、ＣＭＯＳオペアンプに最適なバイアス電圧を供給することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプの出力側に第２のＣＭＯＳオペアンプを接続した構成を有する半導体集積回路装置において、
上記第１のＣＭＯＳオペアンプの出力端子と上記第２のＣＭＯＳオペアンプの入力端子との間に接続されて上記第１のＣＭＯＳオペアンプからの出力信号の直流成分をカットするコンデンサと、
上記コンデンサと上記第２のＣＭＯＳオペアンプの入力端子との接続点に接続されて上記第２のＣＭＯＳオペアンプの入力端子にバイアス電圧を供給するバイアス電圧設定手段とを備え、
上記バイアス電圧設定手段は、上記第２のＣＭＯＳオペアンプを構成する基本回路となるＣＭＯＳ回路と同一の回路構成のＣＭＯＳ回路を有して構成されることを特徴とする半導体集積回路装置。
【請求項２】
上記バイアス電圧設定手段は、上記コンデンサと上記ＣＭＯＳ回路との間に接続された抵抗を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
上記基本回路はＣＭＯＳインバータであり、少なくとも上記第２のＣＭＯＳオペアンプは、複数の上記ＣＭＯＳインバータを有して構成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
少なくとも上記第２のＣＭＯＳオペアンプは、入力信号が供給される第１のＣＭＯＳインバータの出力端子に第２のＣＭＯＳインバータの入力端子が接続され、上記第２のＣＭＯＳインバータの出力端子に第３のＣＭＯＳインバータの入力端子が接続され、上記第３のＣＭＯＳインバータの出力端子に第４のＣＭＯＳインバータの入力端子が接続され、上記第４のＣＭＯＳインバータの出力端子に上記第１のＣＭＯＳインバータの出力端子と上記第２のＣＭＯＳインバータのＣＭＯＳインバータの入力端子が接続されて上記第３のＣＭＯＳインバータの出力端子から出力信号が取り出される構成を有することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
上記第２のＣＭＯＳオペアンプが有する入力側の上記ＣＭＯＳ回路のＭＯＳサイズと上記バイアス電圧設定手段が有するＣＭＯＳ回路のＭＯＳサイズとを同じ値に設定することを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
アナログ型の集積回路（ＩＣ：Integrated Circuit）装置の基本回路である演算増幅器（以下、オペアンプという。）は、アナログ入力信号を一定の比で増幅する線形増幅器である。オペアンプは、増幅率が１０の５乗以上と非常に高いために回路設計上は無限大の増幅率を有する理想型の増幅器として扱われる。また、フィードバック回路を構成したオペアンプは、抵抗比のみで一定の値の増幅率を算出することが可能である。
【０００３】
例えば特許文献１には、ＣＭＯＳオペアンプを基本構成素子とする増幅器について記載されている。この特許文献１に記載されている増幅器は、ＣＭＯＳオペアンプの反転入力端子側にレベル保持手段を設けるとともに、その非反転入力端子に入力信号又は回路の接地電位を選択的に伝達する第１のスイッチ手段と、その非反転出力端子を回路の出力端子又はその反転入力端子に選択的に接続する第２のスイッチ手段とを設け、ＣＭＯＳオペアンプを選択的にボルテージフォロア形態として、そのオフセットキャンセル量に相当するレベルをレベル保持手段に書き込むことで、第１及び第２のスイッチ手段を時間的に離散な系では例えばクロック信号に従って選択的に切り換え、時間的に連続する系では例えば増幅器がパワーダウン状態とされる間に選択的に切り換えて、必要なオフセットキャンセル量を学習し、ＣＭＯＳオペアンプのオフセットをキャンセルすることができ、この結果、ＣＭＯＳオペアンプを基本構成素子とする増幅器のオフセットを解消できるとともに、その初段増幅回路を含めて無線通信装置等のＣＭＯＳ化を促進し、その小型化・低電力化を図ることができるものである。
【０００４】
【特許文献１】特開平１１−３３０８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＣＭＯＳオペアンプにおいて低消費化及び低電圧化を実現する構成を設計する場合、例えば、（１）オペアンプに適用されるゲインコントロールアンプは使用帯域がオペアンプの周波数で特定されるために高周波回路には向かない、（２）オペアンプの回路構成上、トランジスタが縦積み構成となるために入出力ダイナミックレンジが狭く、そのため低電圧動作には不向きであり低消費化及び低電力化が難しい、（３）オペアンプ１つ当たりの増幅量を大きく設定できないためゲイン量を稼ぐには多段接続するしかなく、その結果、素子数が増大してチップ面積が拡大してしまう等の問題があった。
【０００６】
本発明は、このような従来の実情に鑑みて提案されたものであり、低電圧動作、低消費化に有利な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した目的を達成するために、本発明は、第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプの出力側に第２のＣＭＯＳオペアンプを接続した構成を有する半導体集積回路装置において、上記第１のＣＭＯＳオペアンプの出力端子と上記第２のＣＭＯＳオペアンプの入力端子との間に接続されて上記第１のＣＭＯＳオペアンプからの出力信号の直流成分をカットするコンデンサと、上記コンデンサと上記第２のＣＭＯＳオペアンプの入力端子との接続点に接続されて上記第２のＣＭＯＳオペアンプの入力端子にバイアス電圧を供給するバイアス電圧設定手段とを備え、上記バイアス電圧設定手段は、上記第２のＣＭＯＳオペアンプを構成する基本回路となるＣＭＯＳ回路と同一の回路構成のＣＭＯＳ回路を有して構成されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＣＭＯＳオペアンプの基本回路の構成とバイアス電圧設定回路が備えるＣＭＯＳ回路の回路構成とを同一にすることにより、最適なバイアス電圧を供給することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１０】
図１は、本発明を適用した第１の実施の形態における半導体集積回路装置の構成を示す図である。半導体集積回路装置１は、ＣＭＯＳオペアンプ１１と、コンデンサ１２と、ＣＭＯＳオペアンプ１３と、バイアス電圧設定回路１４とを備えている。
【００１１】
ＣＭＯＳオペアンプ１１の出力端子とＣＭＯＳオペアンプ１３の入力端子とは、コンデンサ１２を介して接続され、また、バイアス電圧設定回路１４は、接続点を介してコンデンサ１２及びＣＭＯＳオペアンプ１３に接続されている。半導体集積回路装置１において、例えばＣＭＯＳオペアンプ１１の入力端子に交流電圧Ｖｉｎが供給され、ＣＭＯＳオペアンプ１３の出力端子からは電圧Ｖｏｕｔが取り出される。
【００１２】
半導体集積回路装置１においては、コンデンサ１２がＣＭＯＳオペアンプ１１の出力端子からの出力信号の直流成分をカットし交流成分を取り出してＣＭＯＳオペアンプ１３に供給するとともに、バイアス電圧設定回路１４がＣＭＯＳオペアンプ１３の入力端子に新たにバイアス電圧を供給することにより、直列的に接続されたＣＭＯＳオペアンプの入力電圧−出力電圧間にオフセットが生じないようにする。
【００１３】
半導体集積回路装置１においては、バイアス電圧設定回路１４が備えるＣＭＯＳ回路１４２と、ＣＭＯＳオペアンプ１３が基本回路として備える後述のＣＭＯＳ回路すなわちＣＭＯＳインバータとを同一の回路構成とする。これにより、バイアス電圧設定回路１４は、ＣＭＯＳオペアンプ１３内で決定されるバイアス電圧値と同じ値のバイアス電圧をＣＭＯＳオペアンプ１３に供給することができる。これにより、半導体集積回路装置１は、製造時における各ＣＭＯＳオペアンプのばらつきを抑えることができる。
【００１４】
また、半導体集積回路装置１は、ＣＭＯＳオペアンプにより構成されるため、周波数特性が良い回路を構成することが可能であり、例えばＲＦ（Radio Frequency）回路に適用される。また、半導体集積回路装置１は、ＣＭＯＳオペアンプによって構成されるため、入力ダイナミックレンジ及び出力ダイナミックレンジを大きな値とすることが可能であり、低電圧動作や低消費電力化等を実現できる。
【００１５】
ここで、ＣＭＯＳオペアンプ１１，１３の回路構成の一例について説明する。なお、この例ではＣＭＯＳオペアンプ１１とＣＭＯＳオペアンプ１３とは、回路構成が同一であるとしてＣＭＯＳオペアンプ１３を例に挙げるが、ＣＭＯＳオペアンプの回路構成は、互いに同一でなくてもよい。ＣＭＯＳオペアンプ１３は、例えば図２（Ａ）に示すように、入力端子Ａ１より入力電圧ＶｉｎがＣＭＯＳオペアンプ１３の入力端子に供給されると、出力端子Ａ２より出力電圧Ｖｏｕｔを出力する。ＣＭＯＳオペアンプ１３は、複数のＣＭＯＳインバータ、例えば図２（Ｂ）に示すように、ＣＭＯＳインバータ１３１と、ＣＭＯＳインバータ１３２と、ＣＭＯＳインバータ１３３と、ＣＭＯＳインバータ１３４とを備える。ＣＭＯＳインバータ１３１〜１３４は、互いに回路構成が同一とする。また、ＣＭＯＳインバータ１３１〜１３４は、それぞれ入力された信号を反転して出力する機能を有する。
【００１６】
図２（Ｂ）において、ＣＭＯＳインバータ１３１の出力端子は、ＣＭＯＳインバータ１３２の入力端子に接続されている。ＣＭＯＳインバータ１３２の出力端子は、ＣＭＯＳインバータ１３３の入力端子に接続されている。ＣＭＯＳインバータ１３３の出力端子は、ＣＭＯＳインバータ１３４の入力端子に接続されている。ＣＭＯＳインバータ１３４の出力端子は、接続点Ａ３を介してＣＭＯＳインバータ１３１の出力端子とＣＭＯＳインバータ１３２の入力端子とに接続されている。
【００１７】
このＣＭＯＳインバータ１３１〜１３４の回路構成について図３を参照して説明する。上述したように、ＣＭＯＳインバータ１３１〜１３４は、それぞれ回路構成が同一とするため、ＣＭＯＳインバータ１３１を例に挙げる。
【００１８】
ＣＭＯＳインバータ１３１は、例えば図３（Ａ）に示すように、入力端子Ｂ１より入力電圧ＶｉｎがＣＭＯＳインバータ１３１の入力端子に供給されると、出力端子Ｂ２より出力電圧Ｖｏｕｔを出力する。ＣＭＯＳインバータ１３１は、図３（Ｂ）に示すように、ＰＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ１３１Ａと、ＮＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタ１３１Ｂとを備える。ＣＭＯＳインバータ１３１の入力端子Ｂ１には、ＰＭＯＳトランジスタ１３１ＡのゲートとＮＭＯＳトランジスタ１３１Ｂのゲートとが接続されており、ＰＭＯＳトランジスタ１３１Ａのソースは、電源端子に接続され、ＮＭＯＳトランジスタ１３１Ｂのソースは、接地されている。また、ＰＭＯＳトランジスタ１３１ＡのドレインとＮＭＯＳトランジスタ１３１Ｂのドレインとは、ＣＭＯＳインバータ１３１の出力端子Ｂ２に接続されている。
【００１９】
半導体集積回路装置１が備えるバイアス電圧設定回路１４は、先の図１に示すように、抵抗値がＲ１である抵抗１４１と、ＣＭＯＳオペアンプ１３が基本回路として備えるＣＭＯＳ回路と同一の回路構成を備えるＣＭＯＳ回路１４２とからなる。すなわち、バイアス電圧設定回路１４は、ＰＭＯＳトランジスタ１４２Ａ及びＮＭＯＳトランジスタ１４２Ｂが接続点を介して抵抗１４１と接続された構成からなる。
【００２０】
ＰＭＯＳトランジスタ１４２ＡのゲートとＮＭＯＳトランジスタ１４２Ｂのゲートとは、抵抗１４１に接続されており、ＰＭＯＳトランジスタ１４２Ａのソースは、電源端子に接続され、ＮＭＯＳトランジスタ１４２Ｂのソースは、接地されている。また、ＰＭＯＳトランジスタ１４２ＡのドレインとＮＭＯＳトランジスタ１４２Ｂのドレインとは、抵抗１４１に接続されている。
【００２１】
抵抗１４１は、接続点を介して、コンデンサ１２とＣＭＯＳオペアンプ１３の入力端子とに接続される。
【００２２】
ここで、バイアス電圧設定回路１４が抵抗１４１を備える意義について説明する。仮に、バイアス電圧設定回路１４が抵抗１４１を備えずにＣＭＯＳ回路１４２が接続点を介してコンデンサ１２及びＣＭＯＳオペアンプ１３に接続されるとすると、コンデンサ１２及びＣＭＯＳ回路１４２の入力インピーダンスによってＨＰＦ（High-Pass Filter）が構成されることにより、ＣＭＯＳオペアンプ１４に入力される入力信号の通過帯域が制限されてしまう。また、半導体集積回路装置１の大きさは予め決められているため内蔵容量には制限がある上、ＣＭＯＳ回路１４２の入力インピーダンスは数１００ΩであるためＨＰＦのカットオフ周波数は高くなってしまう。
【００２３】
例として、コンデンサ１２の静電容量ＣをＣ＝１ｐＦ、ＣＭＯＳ回路１４２の入力インピーダンスＲをＲ＝２００Ωとした場合、このＨＰＦのカットオフ周波数ｆ０は、数式（１）によって算出される。
【００２４】
【数１】
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【００２５】
例えば、半導体集積回路装置１において取り扱う信号の中間周波数を５００Ωとする場合、カットオフ周波数を低域に下げる必要がある。
【００２６】
そこで、半導体集積回路装置１では、コンデンサ１２とＣＭＯＳ回路１４２との間に抵抗１４１を接続するような構成を備える。これにより、半導体集積回路装置１は、ＣＭＯＳオペアンプ１１の出力側から見たインピーダンスを高め、ＨＰＦのカットオフ周波数を下げることができる。
【００２７】
例えば、コンデンサ１２の静電容量ＣをＣ＝１ｐＦ、ＣＭＯＳ回路１４２の入力インピーダンスＲをＲ＝１０ＫΩとした場合、このＨＰＦのカットオフ周波数ｆ０は、数式（２）によって算出される。
【００２８】
【数２】
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【００２９】
これにより、ＣＭＯＳオペアンプの段間にて周波数特性を劣化させることなく、信号の通過帯域を低周波数帯域から高周波数帯域まで通過帯域を実現することができる。
【００３０】
ＣＭＯＳインバータ１３１は、入力端子Ｂ１に入力される電圧に応じて出力端子Ｂ２から出力される電流を制御する。ここで、ＣＭＯＳインバータ１３１の入力端子に供給される電圧をＶとし、ＣＭＯＳインバータ１３１の出力端子から出力される電流をＩとすると、電圧Ｖと電流Ｉとは、式（３）に示す関係を有する。
【００３１】
【数３】
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【００３２】
ｇｍは、コンダクタンスを表す。コンダクタンスｇｍは、ＣＭＯＳインバータ１３１が電圧Ｖに応じて電流Ｉを制御する能力（電圧−電流変換能力）を示す値である。上述したように、ＣＭＯＳインバータ１３１〜１３４の回路構成を同一とすると、ＣＭＯＳインバータ１３１〜１３４それぞれのコンダクタンスｇｍも同一の値となる。
【００３３】
次に、図２のＣＭＯＳオペアンプ１３において、入力端子Ａ１に電圧Ｖinが供給されて、出力端子Ａ２から電圧Ｖoutを出力するまでの流れについて説明する。ここで、接続点Ａ３における電圧を電圧Ｖeとし、ＣＭＯＳインバータ１３２の出力端子とＣＭＯＳインバータ１３３の入力端子とを接続する接続線上の電圧を電圧Ｖ１とし、ＣＭＯＳインバータ１３１から出力されて接続点Ａ３に入力される電流を電流ｉ１とし、ＣＭＯＳインバータ１３４から出力されて接続点Ａ３を介してＣＭＯＳインバータ１３２に入力される電流を電流ｉ２とする。
【００３４】
ＣＭＯＳインバータ１３１の入力端子には、入力端子Ａ１から電圧Ｖｉｎが供給される。よって、数式（３）よりＣＭＯＳインバータ１３１の出力端子より出力される電流ｉ１は、数式（４）で表される。
【００３５】
【数４】
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【００３６】
また、ＣＭＯＳインバータ１３４の入力端子には、出力端子Ａ２から出力される電圧Ｖoutと等しい電圧が供給される。ＣＭＯＳインバータ１３４は、数式（３）の関係を満たすことから、ＣＭＯＳインバータ１３４の出力端子から出力される電流ｉ2は、数式（５）で表される。
【００３７】
【数５】
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【００３８】
ＣＭＯＳインバータ１３１〜１３４は、それぞれ入力端子に入力される電圧に応じた電流を出力端子から出力する定電流源と、一端が出力端子に接続されて他端が接地されている抵抗（以下、ドレイン抵抗という。）とからなる等価回路である。
【００３９】
接続点Ａ３は、ＣＭＯＳインバータ１３１の出力端子に接続されるドレイン抵抗と、ＣＭＯＳインバータ１３４の出力端子に接続されているドレイン抵抗とが並列に接続された回路を介して接地されている。例えばＣＭＯＳインバータ１３１〜１３４それぞれのドレイン抵抗の抵抗値をＲｄとすると、接続点Ａ３は、抵抗値Ｒｅ（Ｒｅ＝Ｒｄ／２）の抵抗を介して接地される。
【００４０】
また、ＣＭＯＳインバータ１３１〜１３４それぞれの入力インピーダンスは非常に高く、接続点Ａ３に接続されているＣＭＯＳインバータ１３２の入力端子に電流が流れ込むことがないとすると、ＣＭＯＳインバータ１３１の出力端子から出力される電流ｉ１、及びＣＭＯＳインバータ１３４の出力端子から出力される電流ｉ２は、接続点Ａ３に接続されているとされる抵抗値Ｒｅの抵抗を介してグランドレベルに流れるとみなすことができる。これにより、接続点Ａ３の電圧Ｖｅは、数式（６）で表される。
【００４１】
【数６】
2009118191.tif 000008
【００４２】
数式（６）に、数式（４）で表される電流ｉ１と、数式（５）で表される電流ｉ２を代入し、変形すると、数式（７）となる。
【００４３】
【数７】
2009118191.tif 000009
【００４４】
次に、電圧Ｖ１について考慮する。電圧Ｖ１は、ＣＭＯＳインバータ１３２を流れる電流（ここでは、電流ｉ１とする）と、ＣＭＯＳインバータ１３２の抵抗により求めることができる。ＣＭＯＳインバータ１３２の抵抗は、抵抗値Ｒｄで表されるので、電圧Ｖ１は、次式（８）で表される。
【００４５】
【数８】
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【００４６】
また、電圧Ｖoutは、ＣＭＯＳインバータ１３３を流れる電流と、ＣＭＯＳインバータ１３３の抵抗により求めることができる。よって、電圧Ｖoutは、次式（９）で表される。
【００４７】
【数９】
2009118191.tif 000011
【００４８】
式（９）に式（８）を代入することにより、次式（１０）を得る。
【００４９】
【数１０】
2009118191.tif 000012
【００５０】
式（１０）に式（６）で求められる電圧Ｖeを代入し、次式（１１）を得る。
【００５１】
【数１１】
2009118191.tif 000013
【００５２】
式（１１）を変形することにより、次式（１２）を得る。
【００５３】
【数１２】
2009118191.tif 000014
【００５４】
さらに、式（１２）を変形することにより、次式（１３）を得る。
【００５５】
【数１３】
2009118191.tif 000015
【００５６】
ここで、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋωΩから数十ＭΩであり、抵抗値Ｒｄの３乗の値は、１に比べて非常に大きな値となる。よって、式（１３）において、抵抗値Ｒｄの３乗を含む項の値は、１よりも非常に大きな値になることにより、分母の“１”という数値は、無視できることになる。その結果、分母と分子は、同じ値と考えられる数値となる。このようなことを考慮すると、式（１３）に示したように、電圧Ｖinと電圧Ｖoutの比、すなわちゲインは、−１と近似することができる。マイナスは、入力された電圧Ｖinと出力される電圧Ｖoutは、位相が反転していることを意味する。
【００５７】
このようにして伝達関数が求められることにより、ＣＭＯＳオペアンプ１３は、２端子の反転アンプとして用いることが可能である。
【００５８】
また、図２において、接続点Ａ３では、ＣＭＯＳインバータ１３１からの信号とＣＭＯＳインバータ１３４からの信号が入力され、それらの信号が加算されることになる。このＣＭＯＳインバータ１３４からの帰還される信号は、逆位相の信号である。よって、ＣＭＯＳオペアンプ１３は、この接続点Ａ３で発生する電流が釣り合うように動作することになる。すなわち、バイアス点が釣り合うように動作することで自動的に決定される構成とされていることになる。
【００５９】
上記した実施の形態においては、ＣＭＯＳインバータ１３１、ＣＭＯＳインバータ１３２、ＣＭＯＳインバータ１３３、及びＣＭＯＳインバータ１３４は、それぞれ同一のコンダクタンスｇｍを有するとして説明した。ここで、ＣＭＯＳインバータ１３１のコンダクタンスｇｍをコンダクタンスｇｍ１、ＣＭＯＳインバータ１３２のコンダクタンスｇｍをコンダクタンスｇｍ２、ＣＭＯＳインバータ１３３のコンダクタンスｇｍをコンダクタンスｇｍ３、及び、ＣＭＯＳインバータ１３４のコンダクタンスｇｍをコンダクタンスｇｍ４とした場合、式（１３）は、次式（１４）のようになる。
【００６０】
【数１４】
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【００６１】
式（１４）は、上記した式（４）乃至式（１３）と同じように変形や代入を行うことで導き出すことができるので、ここでは、その説明は省略する。式（１４）において、次式（１５）の項は、次式（１５）の関係を満たすと考えることができる。
【００６２】
【数１５】
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【００６３】
すなわち、上記したように、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋΩから数十ＭΩであるので、コンダクタンスｇｍ１、コンダクタンスｇｍ２、コンダクタンスｇｍ３、及び、コンダクタンスｇｍ４は、それぞれ１よりも大きな値になると考えられる。よって、式（１５）に示したように、コンダクタンスｇｍ１×コンダクタンスｇｍ２×コンダクタンスｇｍ３の値は、１よりも非常に大きな値になると考えられる。
【００６４】
同様に、次式（１６）の関係も満たされる。
【００６５】
【数１６】
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【００６６】
このような式（１６）の関係が満たされることにより、分母における“１”は、無視することができる。よって、式（１４）は、コンダクタンスｇｍ１〜４と抵抗値Ｒｄのみから構成される式と考えることができる。このようなことを考慮すると、式（１４）は、次式（１７）のように簡便化できる。
【００６７】
【数１７】
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【００６８】
数式（１７）からもわかるように、半導体集積回路装置１において、ＣＭＯＳオペアンプ１３のゲインは、ＣＭＯＳインバータ１３１のコンダクタンスｇｍ１と、ＣＭＯＳインバータ１３４のコンダクタンスｇｍ４との比で設定できることがわかる。よって、ＣＭＯＳインバータ１３１のコンダクタンスｇｍ１と、ＣＭＯＳインバータ１３４のコンダクタンスｇｍ４を可変にすることで、図２（Ｂ）に示したＣＭＯＳオペアンプ１３の構成で可変反転アンプを構成できることになる。
【００６９】
図２（Ｂ）に示したＣＭＯＳオペアンプ１３は、ＣＭＯＳインバータ１３１〜１３４の４個のＣＭＯＳインバータから構成される例を示したが、ＣＭＯＳインバータは、４個の場合に、ＣＭＯＳオペアンプ１３が限定されるわけではない。ＣＭＯＳオペアンプ１３は、偶数個（ただし、２を除く）のＣＭＯＳインバータから構成されていればよい。すなわち、図２（Ｂ）に示したＣＭＯＳオペアンプ１３の構成に、偶数単位分だけ、さらにＣＭＯＳインバータを追加するようにしてもよい。例えば、６個のＣＭＯＳインバータや８個のＣＭＯＳインバータからＣＭＯＳオペアンプ１３を構成することも可能である。
【００７０】
ＣＭＯＳオペアンプ１３は、ＣＭＯＳインバータからのみ構成されているため、周波数特性が良く、ＲＦ（Radio Frequency）回路にも対応可能である。また、入力ダイナミックレンジが広く、出力ダイナミックレンジも広い。すなわち、半導体集積回路装置１では、低電圧動作に有利なＣＭＯＳオペアンプを構成できる。さらに、ＣＭＯＳオペアンプ１３は、ＣＭＯＳインバータから構成されているため、低消費電力に有利なＣＭＯＳオペアンプとすることができる。
【００７１】
また、ＣＭＯＳオペアンプ１３は、入力側のコンダクタンスｇｍ、すなわちＣＭＯＳインバータ１３１のコンダクタンスｇｍ１を大きくすれば、雑音指数を低く抑えることができる。そして、そのコンダクタンスｇｍ１の値を大きくすることが可能であるので、そのような雑音指数を低く抑えることは実現可能である。
【００７２】
また、ＣＭＯＳオペアンプ１３は、同じ雑音指数を確保するためにかかるバイアス電流を少なくすることが可能となり、低消費化に有利なＣＭＯＳオペアンプを構成できる。さらに、ＣＭＯＳオペアンプ１３は、低電圧での動作に有利であり、ＦＵＬＬ―ＣＭＯＳプロセスでの製作が可能であるため、デジタル−アナログ混在チップへの有効な手段となる。そして、入力部がＣＭＯＳオペアンプにより構成されるため、非常に高い入力インピーダンスを実現する回路を構成することができる。
【００７３】
このように、半導体集積回路装置１では、ＣＭＯＳオペアンプ１３が基本回路として備えるＣＭＯＳ回路の回路構成とバイアス電圧設定回路１４が備えるＣＭＯＳ回路１４２の回路構成とを同一にすることにより、最適なバイアス電圧を供給することが可能となる。
【００７４】
また、半導体集積回路装置１では、ＣＭＯＳオペアンプにおいて従来の半導体集積回路装置よりも少ない素子数で同じ値の増幅量が得られるため、チップの小型化を実現できる。また、半導体集積回路装置１では、製造時における各ＣＭＯＳオペアンプのばらつきを抑えることができ、歩留まりが向上する。
【００７５】
なお、図１に示す半導体集積回路装置は、ＣＭＯＳオペアンプを２段用いる構成であるが、例えば図４に示す半導体集積回路装置１０のように、ＣＭＯＳオペアンプを３段以上の多段用いる構成としてもよい。
【００７６】
半導体集積回路装置１０は、ＣＭＯＳオペアンプＰ０，Ｐ１，Ｐ２・・・，Ｐｎ−１、コンデンサＣ１，Ｃ２・・・，Ｃｎ−１、バイアス電圧設定回路Ｂ１，Ｂ２・・・，Ｂｎ−１からなる。
【００７７】
半導体集積回路装置１０において、ＣＭＯＳオペアンプＰ１が基本回路として備えるＣＭＯＳインバータの回路構成とバイアス電圧設定回路Ｂ１が備えるＣＭＯＳ回路の回路構成とは同一である。同様に、ＣＭＯＳオペアンプＰ２とバイアス電圧設定回路Ｂ２、ＣＭＯＳオペアンプＰ３とバイアス電圧設定回路Ｂ３・・・、ＣＭＯＳオペアンプＰｎ−１とバイアス電圧設定回路Ｂｎ−１において、それぞれＣＭＯＳオペアンプが基本回路として備えるＣＭＯＳインバータの回路構成とバイアス電圧設定回路が備えるＣＭＯＳ回路の回路構成とは同一である。
【００７８】
半導体集積回路装置１０は、このような構成により、各ＣＭＯＳオペアンプにおいて最適なバイアス電圧を供給することが可能な半導体集積回路装置において所望の値まで増幅量を増大させることが可能となる。
【００７９】
次に、本発明を適用した第２の実施の形態における半導体集積回路装置について説明する。図５は、この第２の実施の形態における半導体集積回路装置２の構成を示す図である。半導体集積回路装置２は、図１に示す半導体集積回路装置１のＣＭＯＳオペアンプ１３に替えて、ＭＯＳサイズを任意に設定することによりゲイン制御が可能なＣＭＯＳオペアンプ２１を備えるものである。そのため、半導体集積回路装置１において図１の半導体集積回路装置１と同一の構成については同一の符号を付して説明を省略する。ここで、ＭＯＳサイズとは、ＭＯＳトランジスタが有するパラメータ、例えばゲートの幅（Ｗ）、長さ（Ｌ）、構成する数（ｍ）等を用いて定められるサイズをいう。
【００８０】
ＣＭＯＳオペアンプ２１は、例えば図６（Ａ）に示すように、入力端子Ｅ１より入力電圧ＶｉｎがＣＭＯＳオペアンプ２１の入力端子に供給されると、出力端子Ｅ２より出力電圧Ｖｏを出力する。
【００８１】
ＣＭＯＳオペアンプ２１は、複数のＣＭＯＳインバータ、例えば図６（Ｂ）に示すようにＣＭＯＳインバータ２１１と、ＣＭＯＳインバータ２１２と、ＣＭＯＳインバータ２１３と、ＣＭＯＳインバータ２１４とを備える。ＣＭＯＳインバータ２１１は、例えばＭＯＳサイズが任意に設定されたインバータである点で図２に示すＣＭＯＳインバータ１２１と構成が異なるが、その他ＣＭＯＳインバータ２１２〜２１４は、図２に示すＣＭＯＳインバータ１１２〜１１４とそれぞれ同一の構成からなるものとする。
【００８２】
図６（Ｂ）において、ＣＭＯＳインバータ２１１の出力端子は、ＣＭＯＳインバータ２１２の入力端子に接続されている。ＣＭＯＳインバータ２１２の出力端子は、ＣＭＯＳインバータ２１３の入力端子に接続されている。ＣＭＯＳインバータ２１３の出力端子は、ＣＭＯＳインバータ２１４の入力端子に接続されている。ＣＭＯＳインバータ２１４の出力端子は、接続点Ｅ３を介してＣＭＯＳインバータ２１１の出力端子とＣＭＯＳインバータ２１２の入力端子とに接続されている。
【００８３】
ＣＭＯＳオペアンプ２１は、上述の数式（１７）にて定められるＣＭＯＳオペアンプ１１のＭＯＳサイズを任意に設定することによりゲインを制御することが可能である。すなわち、ＣＭＯＳオペアンプ２１は、上述のコンダクタンスｇｍ１とコンダクタンスｇｍ４との比で表されるゲインが所望の値になるように、ＣＭＯＳインバータ２１１が有するＰＭＯＳトランジスタのサイズ及びＮＭＯＳトランジスタのサイズを設定する。これにより、ＣＭＯＳオペアンプ２１は、所望のゲインに制御されたＣＭＯＳオペアンプを構成する。また、これと同時に、ＣＭＯＳオペアンプ２１の入力端子に接続されるバイアス電圧設定回路１４が備えるＣＭＯＳ回路１４２のＰＭＯＳトランジスタ１４２ＡをＣＭＯＳインバータ２２１が有するＰＭＯＳトランジスタと同じサイズにするとともにＮＭＯＳトランジスタ１４２ＢをＣＭＯＳインバータ２２１が有するＮＭＯＳトランジスタと同じサイズにする。
【００８４】
例えば、ＣＭＯＳオペアンプ２１のＣＭＯＳインバータ２１１が有するＰＭＯＳトランジスタのサイズをｍｐ、ＮＭＯＳトランジスタのサイズをｎｍ、ＣＭＯＳ回路１４２のＰＭＯＳトランジスタ１４２Ａのサイズをｍｐ、ＮＭＯＳトランジスタ１４２Ｂのサイズをｍｎと設定する。これにより、ＣＭＯＳオペアンプ２１のゲインを制御する。
【００８５】
半導体集積回路装置２は、このように、ＣＭＯＳオペアンプのＭＯＳサイズを任意に設定することで全体のゲインを任意に設定することができるとともに、バイアス電圧設定回路のＭＯＳサイズをペアとなるＣＭＯＳオペアンプのＭＯＳサイズと同一にすることにより最適なバイアス電圧をペアとなるＣＭＯＳオペアンプに供給することができる。
【００８６】
なお、この第２の実施の形態における半導体集積回路装置についても、例えば図７に示すように、ＭＯＳサイズが設定されたＣＭＯＳオペアンプを３段以上の多段用いる構成とすることが可能である。
【００８７】
半導体集積回路装置２０は、ＭＯＳサイズが設定されたＣＭＯＳオペアンプＧ０，Ｇ１，Ｇ２・・・，Ｇｎ−１、コンデンサＣ１，Ｃ２・・・，Ｃｎ−１、バイアス電圧設定回路Ｂ１，Ｂ２・・・，Ｂｎ−１からなる。
【００８８】
半導体集積回路装置２０において、ＣＭＯＳオペアンプＧ１が基本回路として備えるＣＭＯＳインバータの回路構成とバイアス電圧設定回路Ｂ１が備えるＣＭＯＳ回路の回路構成とは同一であるとともに、ＣＭＯＳオペアンプＧ１が基本回路として備える入力部のＣＭＯＳインバータのＭＯＳサイズとバイアス電圧設定回路Ｂ１が備えるＣＭＯＳ回路のＭＯＳサイズとは同一である。同様に、ＣＭＯＳオペアンプＧ２とバイアス電圧設定回路Ｂ２、ＣＭＯＳオペアンプＧ３とバイアス電圧設定回路Ｂ３・・・、ＣＭＯＳオペアンプＧｎ−１とバイアス電圧設定回路Ｂｎ−１においても、それぞれ、ＣＭＯＳオペアンプが基本回路として備えるＣＭＯＳインバータの回路構成とバイアス電圧設定回路が備えるＣＭＯＳ回路の回路構成とは同一であるとともに、ＣＭＯＳオペアンプが基本回路として備える入力部のＣＭＯＳインバータのＭＯＳサイズとバイアス電圧設定回路が備えるＣＭＯＳ回路のＭＯＳサイズとは同一である。
【００８９】
半導体集積回路装置２０は、このような構成を備えることにより、それぞれＭＯＳサイズを設定することによりゲイン制御されＣＭＯＳオペアンプに最適なバイアス電圧を供給することが可能な半導体集積回路装置において所望の値まで増幅量を増大させることが可能となる。
【００９０】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００９１】
【図１】本実施の形態における半導体集積回路装置の構成を示す図である。
【図２】ＣＭＯＳオペアンプの構成を示す図である。
【図３】ＣＭＯＳインバータの構成を示す図である。
【図４】本実施の形態における半導体集積回路装置の構成を示す図である。
【図５】本実施の形態における半導体集積回路装置の構成を示す図である。
【図６】ＣＭＯＳオペアンプの構成を示す図である。
【図７】本実施の形態における半導体集積回路装置の構成を示す図である。
【符号の説明】
【００９２】
１，２，１０，２０  半導体集積回路装置、１１，１３  ＣＭＯＳオペアンプ、１２  コンデンサ、１４  バイアス電圧設定回路
【図１】
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【図２】
2009118191.tif 000021
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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