(57)【要約】【課題】不揮発性メモリの性能を向上させつつ製造工程を減少させること。【解決手段】不揮発性メモリは、メモリセルＭＣにおいて、Ｎ型ウェル３ａにＰ型拡散領域７ａ、Ｐ型拡散領域７ｂ、及びＰ型拡散領域７ｃが形成され、Ｐ型拡散領域７ａとＰ型拡散領域７ｂの間のチャネル上にセレクトゲート絶縁膜４ａを介してセレクトゲート６ａが形成され、Ｐ型拡散領域７ｂとＰ型拡散領域７ｃの間のチャネル上にフローティングゲート絶縁膜５を介してフローティングゲート６ｂが形成されている。周辺回路ＰＴにおいて、Ｎ型ウェル３ｂにＰ型拡散領域７ｄ及びＰ型拡散領域７ｅが形成され、Ｐ型拡散領域７ｄとＰ型拡散領域７ｅの間のチャネル上に周辺回路ゲート絶縁膜４ｂを介し周辺回路ゲート６ｃが形成されている。フローティングゲート絶縁膜５の膜厚は、セレクトゲート絶縁膜４ａ及び周辺回路ゲート絶縁膜４ｂの膜厚よりも厚く構成されている。【選択図】図１
2009010110.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにて、ウェルに第１拡散領域、第２拡散領域、及び第３拡散領域が形成され、前記第１拡散領域と前記第２拡散領域の間のチャネル上にセレクトゲート絶縁膜を介してセレクトゲートが形成され、前記第２拡散領域と前記第３拡散領域の間のチャネル上にフローティングゲート絶縁膜を介してフローティングゲートが形成された不揮発性メモリにおいて、
前記フローティングゲート絶縁膜の膜厚が前記セレクトゲート絶縁膜の膜厚よりも厚く構成されていることを特徴とする不揮発性メモリ。
【請求項２】
前記メモリセルの周辺に配された周辺回路にて、ウェルに第４拡散領域及び第５拡散領域が形成され、前記第４拡散領域と前記第５拡散領域の間のチャネル上に周辺回路ゲート絶縁膜を介し周辺回路ゲートが形成され、
前記メモリセル及び前記周辺回路の各ウェルの不純物濃度が同一であることを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記セレクトゲート絶縁膜の膜厚が前記周辺回路ゲート絶縁膜の膜厚と同等であることを特徴とする請求項１記載の不揮発性メモリ。
【請求項４】
前記メモリセルのウェルは、Ｎ型ウェルであり、
前記第１拡散領域、前記第２拡散領域、及び前記第３拡散領域は、Ｐ型拡散領域であることを特徴とする請求項１乃至３のいずれか一に記載の不揮発性メモリ。
【請求項５】
前記周辺回路のウェルは、Ｎ型ウェルであり、
前記第４拡散領域及び前記第５拡散領域は、Ｐ型拡散領域であることを特徴とする請求項２乃至４のいずれか一に記載の不揮発性メモリ。
【請求項６】
基板上にウェル形成用のスルー絶縁膜を形成する工程と、
イオン注入により前記基板にウェルを形成する工程と、
少なくともメモリセルにおけるメモリトランジスタ形成領域以外の領域の前記スルー絶縁膜を除去する工程と、
少なくとも前記メモリセルにおけるセレクトトランジスタ形成領域の前記ウェル上に前記スルー絶縁膜の膜厚よりも薄い絶縁膜を形成する工程と、
を含むことを特徴とする不揮発性メモリの製造方法。
【請求項７】
前記ウェルを形成する際、前記メモリセルと周辺回路の各ウェルを同時に形成することを特徴とする請求項６記載の不揮発性メモリの製造方法。
【請求項８】
前記薄い絶縁膜を形成する際、前記周辺回路のウェル上にも前記スルー絶縁膜の膜厚よりも薄い絶縁膜を形成することを特徴とする請求項７記載の不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一層ゲート型の不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、ロジックＬＳＩ内部設定情報の記憶素子として、追加プロセスの無い又は少ない一層ゲート型不揮発性メモリが使用されている。一層ゲート型不揮発性メモリでは、メモリセル１５０において、Ｎ型ウェル１１６に第１Ｐ型拡散領域１１８、第２Ｐ型拡散領域１２０、及び第３Ｐ型拡散領域１２２が形成され、第１Ｐ型拡散領域１１８と第２Ｐ型拡散領域１２０の間のチャネル上にセレクトゲート酸化膜１３４（コントロールゲート絶縁膜）を介してセレクトゲート１２４（コントロールゲート）が形成され、第２Ｐ型拡散領域１２０と第３Ｐ型拡散領域１２２の間のチャネル上にフローティングゲート酸化膜１３２を介してＰ型フローティングゲート１６６が形成された構成となっている（図４参照、特許文献１、２参照）。このような一層ゲート型不揮発性メモリは、ソース／ドレインとなる拡散領域間のチャネル上にフローティングゲートとセレクトゲートをスタックしたスタック型（二層ゲート型）不揮発性メモリと比べて、工程数が少なく製造コストが低く抑えられるという利点がある。
【０００３】
従来の一層ゲート型不揮発性メモリの製造方法は、以下の通りである。まず、Ｐ型基板１３０においてＮ型ウェル１１６を形成する（図５（ａ）参照）。次に、Ｎ型ウェル１１６において第１Ｐ型拡散領域１１８、第２Ｐ型拡散領域１２０、及び第３Ｐ型拡散領域１２２とを形成する（図５（ｂ）参照）。次に、Ｎ型ウェル１１６においてフローティングゲート酸化膜１３２とセレクトゲート酸化膜１３４とを形成する（図５（ｃ）参照）。次に、第１Ｐ型拡散領域１１８と第２Ｐ型拡散領域１２０の間のセレクトゲート酸化膜１３４上にセレクトゲート１２４を形成し、セレクトゲート酸化膜１３４によりＮ型ウェル１１６とセレクトゲート１２４を分離する（図５（ｄ）参照）。次に、第２Ｐ型拡散領域１２０と第３Ｐ型拡散領域１２２の間のフローティングゲート酸化膜１３２上にＰ型導電単層ポリシリコンよりなるＰ型フローティングゲート１６６を形成し、フローティングゲート酸化膜１３２によりＰ型フローティングゲート１６６とＮ型ウェル１１６とを分離する（図５（ｅ）参照）。
【０００４】
【特許文献１】特開２００３−１６８７４７号公報
【特許文献２】特開２００４−２５３６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、電界効果トランジスタの能力を向上させるためには、チャネルとゲート電極の間に介在したゲート絶縁膜を薄くする必要がある。一方、ゲート絶縁膜が薄くなると、不揮発性メモリの電荷保持特性が悪化する。そのため、不揮発性メモリでは、メモリセル領域用の厚いゲート絶縁膜と、ロジック回路を含む周辺回路領域用の薄いゲート酸化膜を共に形成することが望まれる。
【０００６】
しかしながら、従来の一層ゲート型不揮発性メモリには次のような問題点があった。第１に、周辺回路領域の薄いゲート酸化膜を形成する工程とは別に、メモリセル領域に厚いゲート酸化膜を形成する工程を追加する必要があった。第２に、微細化はロジック回路を含む周辺回路領域を中心に行われ、メモリセル領域と周辺回路領域の各トランジスタのデバイス特性は互いに異なってきている。そのため、周辺回路領域のウェルの不純物濃度はメモリセル領域のウェルの不純物濃度よりも高くなる傾向があり、周辺回路領域のウェルを形成するイオン注入工程とは別に、メモリセル領域にＮ型ウェルを形成するイオン注入工程を追加する必要が生じてきた。第３に、メモリセル領域におけるセレクトゲート酸化膜の膜厚がフローティングゲート絶縁膜の膜厚と同様に厚いために、メモリセルのオン電流が低いという問題があった。
【０００７】
本発明の主な課題は、不揮発性メモリの性能を向上させつつ製造工程を減少させることである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点においては、メモリセルにて、ウェルに第１拡散領域、第２拡散領域、及び第３拡散領域が形成され、前記第１拡散領域と前記第２拡散領域の間のチャネル上にセレクトゲート絶縁膜を介してセレクトゲートが形成され、前記第２拡散領域と前記第３拡散領域の間のチャネル上にフローティングゲート絶縁膜を介してフローティングゲートが形成された不揮発性メモリにおいて、前記フローティングゲート絶縁膜の膜厚が前記セレクトゲート絶縁膜の膜厚よりも厚く構成されていることを特徴とする。
【０００９】
本発明の前記不揮発性メモリにおいて、前記メモリセルの周辺に配された周辺回路にて、ウェルに第４拡散領域及び第５拡散領域が形成され、前記第４拡散領域と前記第５拡散領域の間のチャネル上に周辺回路ゲート絶縁膜を介し周辺回路ゲートが形成され、前記メモリセル及び前記周辺回路の各ウェルの不純物濃度が同一であることが好ましい。
【００１０】
本発明の前記不揮発性メモリにおいて、前記セレクトゲート絶縁膜の膜厚が前記周辺回路ゲート絶縁膜の膜厚と同等であることが好ましい。
【００１１】
本発明の第２の視点においては、前記不揮発性メモリの製造方法において、基板上にウェル形成用のスルー絶縁膜を形成する工程と、イオン注入により前記基板にウェルを形成する工程と、少なくともメモリセルにおけるメモリトランジスタ形成領域以外の領域の前記スルー絶縁膜を除去する工程と、少なくとも前記メモリセルにおけるセレクトトランジスタ形成領域の前記ウェル上に前記スルー絶縁膜の膜厚よりも薄い絶縁膜を形成する工程と、を含むことを特徴とする。
【００１２】
本発明の前記不揮発性メモリの製造方法において、前記ウェルを形成する際、前記メモリセルと周辺回路の各ウェルを同時に形成することが好ましい。
【００１３】
本発明の前記不揮発性メモリにおいて、前記薄い絶縁膜を形成する際、前記周辺回路のウェル上にも前記スルー絶縁膜の膜厚よりも薄い絶縁膜を形成することが好ましい。
【発明の効果】
【００１４】
本発明によれば、工程数を増やすことなく、セレクトゲート絶縁膜がフローティングゲート絶縁膜よりも薄く構成されるので、両ゲート絶縁膜の厚い従来の一層ゲートポリ不揮発性メモリよりもオン電流が高く、メモリの動作速度が向上する。また、フローティングゲート絶縁膜にウェル形成用のスルー絶縁膜を利用することによって、厚いフローティングゲート絶縁膜を形成する工程を追加する必要がない。
【発明を実施するための最良の形態】
【００１５】
（実施形態１）
本発明の実施形態１に係る不揮発性メモリについて図面を用いて説明する。図１は、本発明の実施形態１に係る不揮発性メモリの構成を模式的に示した部分断面図である。
【００１６】
不揮発性メモリは、一層ゲート型の不揮発性メモリである。不揮発性メモリでは、基板１上に記憶部分となる複数のメモリセルＭＣがアレイ状に配設されており、そのメモリセルアレイの周囲にロジック回路を含む周辺回路トランジスタＰＴが配設されている。
【００１７】
メモリセルＭＣでは、メモリトランジスタＭＴに係るＰＭＯＳトランジスタに選択トランジスタＳＴに係るＰＭＯＳトランジスタが直列に接続されている。ＰＭＯＳを用いているのは、ＮＭＯＳよりもゲート−基板間のポテンシャル差が大きく、電子保持特性がよく、ゲート絶縁膜を薄膜化させることができるからである。メモリセルＭＣにおいて、Ｐ型シリコン基板よりなる基板１上にＶ価元素が注入されたＮ型ウェル３ａが形成されている。Ｎ型ウェル３ａ上には、III価元素が注入されたＰ型拡散領域７ａ、Ｐ型拡散領域７ｂ、及びＰ型拡散領域７ｃが形成されている。Ｐ型拡散領域７ａとＰ型拡散領域７ｂの間のチャネル上には、酸化シリコン等よりなるセレクトゲート絶縁膜４ａを介してポリシリコン、金属等よりなるセレクトゲート６ａが形成されている。Ｐ型拡散領域７ｂとＰ型拡散領域７ｃの間のチャネル上には、酸化シリコン等よりなるフローティングゲート絶縁膜５を介してポリシリコン、金属等よりなるフローティングゲート６ｂが形成されている。セレクトゲート絶縁膜４ａの膜厚は、周辺回路ゲート絶縁膜４ｂの膜厚と同等である。フローティングゲート絶縁膜５の膜厚は、周辺回路ゲート絶縁膜４ｂの膜厚よりも厚く構成されている。Ｐ型拡散領域７ａには、ソース線（図示せず）を介してソース電圧（Ｖｓ）が供給される。セレクトゲート６ａには、ワード線（図示せず）を介してゲート電圧（Ｖｇ）が供給される。Ｐ型拡散領域７ｃには、ビット線（図示せず）を介してドレイン電圧（Ｖｄ）が供給される。Ｎ型ウェル３ａには、ウェル電圧（Ｖｗ）が供給される。
【００１８】
周辺回路トランジスタＰＴでは、Ｐ型の基板１上にＶ価元素が注入されたＮ型ウェル３ｂが形成されている。Ｎ型ウェル３ｂの不純物濃度は、メモリセルＭＣのＮ型ウェル３ａの不純物濃度と同一である。Ｎ型ウェル３ｂ上には、III価元素が注入されたＰ型拡散領域７ｄ及びＰ型拡散領域７ｅが形成されている。Ｐ型拡散領域７ｄ及びＰ型拡散領域７ｅの不純物濃度は、Ｐ型拡散領域７ａ、Ｐ型拡散領域７ｂ、及びＰ型拡散領域７ｃの不純物濃度と同一である。Ｐ型拡散領域７ｄとＰ型拡散領域７ｅの間のチャネル上には、酸化シリコン等よりなる周辺回路ゲート絶縁膜４ｂを介してポリシリコン、金属等よりなる周辺回路ゲート６ｃが形成されている。周辺回路ゲート絶縁膜４ｂの膜厚は、セレクトゲート絶縁膜４ａの膜厚と同等であり、フローティングゲート絶縁膜５の膜厚よりも薄く構成されている。
【００１９】
次に、本発明の実施形態１に係る不揮発性メモリの製造方法について図面を用いて説明する。図２、図３は、本発明の実施形態１に係る不揮発性メモリの製造方法を模式的に示した工程断面図である。
【００２０】
まず、基板１（Ｐ型シリコン基板）に素子分離（例えば、ＳＴＩ等；図示せず）を形成した後、基板１上に熱酸化によって所定厚さ（例えば、１０ｎｍ）のスルー絶縁膜２（犠牲酸化膜）を形成する（図２（ａ）参照）。
【００２１】
次に、基板１における周辺回路領域およびメモリセル領域に同時にイオン注入することにより、周辺回路領域およびメモリセル領域にＮ型ウェル３ａ、３ｂを形成する（図２（ｂ）参照）。なお、Ｎ型ウェル３ａ、３ｂを形成した後もスルー絶縁膜２を残したままにしている。また、周辺回路領域およびメモリセル領域の各Ｎ型ウェル３ａ、３ｂは不純物濃度が同一である。
【００２２】
次に、スルー絶縁膜２上をフォトレジスト（図示せず）で覆い、メモリトランジスタ領域以外の領域を露光現像することで、フォトレジストマスクを形成した後、ウェットエッチングによってメモリトランジスタ領域以外の領域のスルー絶縁膜２を除去し、その後、フォトレジストマスクを除去する（図２（ｃ）参照）。なお、スルー絶縁膜２は、従来のＭＯＳトランジスタプロセスでは全て除去されるが、本発明ではメモリトランジスタ領域にのみ残存している。
【００２３】
次に、熱酸化によって、周辺回路領域および選択トランジスタ領域に所定厚さ（例えば、３．５ｎｍ）のセレクトゲート絶縁膜４ａおよび周辺回路ゲート絶縁膜４ｂを形成する（図２（ｄ）参照）。この際、メモリトランジスタ領域では、前工程で形成されたスルー絶縁膜２が追加して酸化されるため、厚さ１１ｎｍ程度のフローティングゲート絶縁膜５が形成されることになる。スルー絶縁膜２を酸化してフローティングゲート絶縁膜５とすることで、スルー絶縁膜２におけるイオン注入による不純物及び欠陥が緩和され、フローティングゲート絶縁膜５の信頼性への影響が無視できる。また、フローティングゲート絶縁膜５は、セレクトゲート絶縁膜４ａおよび周辺回路ゲート絶縁膜４ｂの膜厚の２倍以上の膜厚があるため、フローティングゲート絶縁膜５の信頼性への影響は無視できる。さらに、セレクトゲート絶縁膜４ａがフローティングゲート絶縁膜５の膜厚の１／２以下なので、メモリセルにおけるセル電流のＯＮ／ＯＦＦ間差を十分大きくすることができ、フローティングゲート絶縁膜５の信頼性への影響は無視できる。
【００２４】
次に、セレクトゲート絶縁膜４ａ、周辺回路ゲート絶縁膜４ｂ、及びフローティングゲート絶縁膜５を含む全面に、ポリシリコン等よりなるゲート層６を成膜する（図３（ａ）参照）。
【００２５】
次に、ゲート層６上をフォトレジスト（図示せず）で覆い、セレクトゲート６ａ、フローティングゲート６ｂ、及び周辺回路ゲート６ｃ以外の領域を露光現像することで、フォトレジストマスクを形成した後、ドライエッチングによってセレクトゲート６ａ、フローティングゲート６ｂ、及び周辺回路ゲート６ｃ以外の領域のセレクトゲート絶縁膜４ａ、周辺回路ゲート絶縁膜４ｂ、及びフローティングゲート絶縁膜５を除去し、その後、フォトレジストマスクを除去する（図３（ｂ）参照）。なお、セレクトゲート６ａ、フローティングゲート６ｂ、及び周辺回路ゲート６ｃの各膜厚は同等である。
【００２６】
次に、セレクトゲート６ａ、フローティングゲート６ｂ、及び周辺回路ゲート６ｃの両側のＮ型ウェル３ａ、３ｂに同時にイオン注入することにより、Ｐ型拡散領域７ａ、７ｂ、７ｃ、７ｄ、７ｅを形成する（図３（ｃ）参照）。その後、層間絶縁膜、配線等を形成することになる。
【００２７】
次に、本発明の実施形態１に係る不揮発性メモリの動作の例について説明する。
【００２８】
メモリセルＭＣにおいて、「１」を書き込む場合、ワード線のゲート電圧（Ｖｇ）を０Ｖとし、ビット線のドレイン電圧（Ｖｄ）を０Ｖとし、ソース線のソース電圧（Ｖｓ）を６Ｖとし、ウェル電圧（Ｖｗ）を６Ｖとする。この条件においては、選択トランジスタＳＴが導通状態となり、熱電子がＰ型拡散領域７ａからＰ型拡散領域７ｂを通じてメモリトランジスタＭＴのフローティングゲート６ｂに注入され、「１」を書き込んだ状態になる。
【００２９】
メモリセルＭＣについて読み出す場合、ワード線のゲート電圧（Ｖｇ）を０Ｖとし、ビット線のドレイン電圧（Ｖｄ）を１Ｖとし、ソース線のソース電圧（Ｖｓ）を２Ｖとし、ウェル電圧（Ｖｗ）を２Ｖとする。ここで、メモリセルＭＣにおいて既に「１」が書き込まれていれば、フローティングゲート６ｂには既に電荷が充填されており、メモリセルＭＣは導通状態となる。一方、メモリセルＭＣにおいて「０」、すなわち「１」が書き込まれていなければ、フローティングゲート６ｂには電荷が保存されておらず、メモリセルＭＣは非導通状態となる。
【００３０】
なお、メモリセルＭＣの消去については、１回しか書き込まないことから、消去を想定していない。ただし、実用上消去が必要な場合には、ＵＶ照射で消去することができる。
【００３１】
実施形態１によれば、Ｎ型ウェル３ａ、３ｂ形成用のイオン注入の前に形成した厚いスルー絶縁膜２をメモリトランジスタＭＴにおけるフローティングゲート絶縁膜５に用いるため、厚いゲート酸化膜を形成する工程を追加することなく、メモリトランジスタＭＴの厚いフローティングゲート絶縁膜５を形成することができる。
【００３２】
また、メモリセル領域ＭＣのＮ型ウェル３ａを、周辺回路領域ＰＴのＮ型ウェル３ｂと同一工程で形成するため、工程を追加することなく、メモリセル領域ＭＣのＮ型ウェル３ａを形成することができる。
【００３３】
さらに、選択トランジスタＳＴのセレクトゲート絶縁膜４ａが薄くなるため、従来例１のようにセレクトゲート酸化膜１３４が厚い場合よりもオン電流を増加させることが可能となり、メモリの動作速度が向上する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態１に係る不揮発性メモリの構成を模式的に示した部分断面図である。
【図２】本発明の実施形態１に係る不揮発性メモリの製造方法を模式的に示した第１の工程断面図である。
【図３】本発明の実施形態１に係る不揮発性メモリの製造方法を模式的に示した第２の工程断面図である。
【図４】従来例１に係る不揮発性メモリの構成を模式的に示した部分断面図である。
【図５】従来例１に係る不揮発性メモリの製造方法を模式的に示した工程断面図である。
【符号の説明】
【００３５】
１  基板
２  スルー絶縁膜
３ａ、３ｂ  Ｎ型ウェル
４ａ  セレクトゲート絶縁膜
４ｂ  周辺回路ゲート絶縁膜
５  フローティングゲート絶縁膜
６  ゲート層
６ａ  セレクトゲート
６ｂ  フローティングゲート
６ｃ  周辺回路ゲート
７ａ、７ｂ、７ｃ、７ｄ、７ｅ  Ｐ型拡散領域
１１２  第１ＰＭＯＳトランジスタ
１１６  Ｎ型ウェル
１１８  第１Ｐ型拡散領域
１２０  第２Ｐ型拡散領域
１２２  第３Ｐ型拡散領域
１２４  セレクトゲート
１３０  Ｐ型基板
１３２  フローティングゲート酸化膜
１３４  セレクトゲート酸化膜
１５０  メモリセル
１５４  第２ＰＭＯＳトランジスタ
１６６  Ｐ型フローティングゲート
ＭＣ  メモリセル（領域）
ＭＴ  メモリトランジスタ（領域）
ＳＴ  選択トランジスタ（領域）
ＰＴ  周辺回路トランジスタ（領域）
【図１】
2009010110.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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