(57)【要約】【課題】化合物半導体の積層構造体の表面準位をより低減する。【解決手段】半導体装置１０は、ゲート電極９２、ソース電極及びドレイン電極９４から露出している積層構造体１００の表面を覆っており、５０重量％の濃度のフッ化水素酸と４０重量％の濃度のフッ化アンモニウム水溶液とを１：９の混合比で混合したエッチャントに対するエッチングレートが１ｎｍ／分から２ｎｍ／分の範囲内である特性を有するシリコン窒化膜６０を具えている。【選択図】図１
2009010107.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられており、ＡｌＧａＮ障壁層を最上層として含む化合物半導体の積層構造体と、
前記積層構造体のチャネル領域内に設けられているゲート電極と、
前記チャネル領域を挟んで互いに対向して設けられている、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極から露出している前記積層構造体の表面を覆っており、５０重量％の濃度のフッ化水素酸と４０重量％の濃度のフッ化アンモニウム水溶液とを１：９の混合比で混合したエッチャントに対するエッチングレートが１ｎｍ／分から２ｎｍ／分の範囲内である特性を有するシリコン窒化膜と
を具えることを特徴とする半導体装置。
【請求項２】
前記基板は、シリコンカーバイド基板、シリコン基板、窒化ガリウム基板及びサファイヤ基板のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層構造体は、前記基板上に設けられているバッファ層、当該バッファ層上に設けられているＧａＮチャネル層、及び当該ＧａＮチャネル層上に積層されているＡｌＧａＮ障壁層を含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記シリコン窒化膜を貫通して、ＡｌＧａＮ障壁層に接触して設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記シリコン窒化膜上に設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
基板を準備する工程と、
前記基板上に形成されるバッファ層、当該バッファ層上に形成されるＧａＮチャネル層、当該ＧａＮチャネル層上に形成されるＡｌＧａＮ障壁層を含み、ゲート電極形成予定領域及びチャネル領域が設定されている積層構造体を形成する工程と、
前記ゲート電極形成予定領域及び前記チャネル領域を含む前記積層構造体上に、５０重量％の濃度のフッ化水素酸と４０重量％の濃度のフッ化アンモニウム水溶液とを１：９の混合比で混合したエッチャントに対するエッチングレートが１ｎｍ／分から２ｎｍ／分の範囲内である特性を有するシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の前記チャネル領域上を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクとして用いて、前記チャネル領域外であって露出している前記シリコン窒化膜の直下である前記ＡｌＧａＮ障壁層の一部領域にイオン注入を行い、当該一部領域を素子分離領域とする工程と、
前記レジストパターンを除去する工程と、
前記チャネル領域から前記素子分離領域にまたがる前記シリコン窒化膜の一部分を除去して、露出した前記ＡｌＧａＮ障壁層上に、チャネル領域を挟んで互いに対向しているソース電極及びドレイン電極を形成する工程と、
前記チャネル領域内にゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記ＡｌＧａＮ障壁層を形成する工程及び前記シリコン窒化膜を形成する工程を、同一装置で被処理対象を外部環境に非暴露の状態で連続的に行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極を形成する工程は、当該ゲート電極を、前記シリコン窒化膜に開口部を形成し、前記シリコン窒化膜を貫通して、前記ＡｌＧａＮ障壁層に接触させて形成する工程であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程は、当該ゲート電極を、前記シリコン窒化膜上に形成する工程であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、電気的特性に優れた高電子移動度トランジスタ（ＨＥＭＴ）及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴといったいわゆる窒化物半導体装置において、電流コラプスを抑制し、かつ高電圧でのパワー特性をより向上させるために、表面保護膜としてシリコン窒化膜（ＳｉＮ膜）が使用されている。
【０００３】
しかしながら、表面保護膜としてシリコン窒化膜を使用した場合には、本来高耐圧である窒化物半導体装置の動作耐圧が低下してしまうという極めて深刻な問題がある。
【０００４】
この問題を解決するために、従来、ＧａＡｓ系化合物半導体に適用されていた、いわゆるフィールドプレート（ＦＰ）ゲート構造をＡｌＧａＮ／ＧａＮ−ＨＥＭＴに適用することが提案されている（例えば、非特許文献１参照。）。
【非特許文献１】信学技報 Technical Report of IECE. ED2002-214, CPM2002-105(2002-10)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来の半導体装置の製造方法によれば、表面保護膜であるシリコン窒化膜の成膜を、いわゆるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて行っている。
【０００６】
この場合には、このシリコン窒化膜に覆われたＡｌＧａＮ層の表面にいわゆるＡｌＧａＮ準位が存在してしまう。
【０００７】
また、プラズマＣＶＤ法により成膜されるシリコン窒化膜はアモルファス膜であるため、膜中にはダングリングボンドに起因する準位が存在してしまう。
【０００８】
さらに、シリコン窒化膜の成膜直前、すなわち化合物半導体層のエピタキシャル成長工程の終了後に成膜装置から取り出し、及びプラズマＣＶＤ装置を開放して装置内に被処理対象基板をセットするときには、エピタキシャル成長層が大気に暴露されてしまう。そのため露出表面が汚染されてしまったり、又は酸化されてしまう。
【０００９】
これらの結果として、プラズマＣＶＤ法により成膜されたシリコン窒化膜を具える半導体装置では、電流コラプスやゲートリーク電流が発生しやすくなるという問題がある。
【００１０】
さらにまた、ＦＰゲート構造をＡｌＧａＮ／ＧａＮ−ＨＥＭＴに適用した場合には、高周波特性が悪化してしまうという別の問題がある。
【００１１】
加えて、シリコン窒化膜を表面保護膜又はゲート絶縁膜として用いると、シリコン窒化膜中に存在する水素が、隣接する化合物半導体層の表面から窒素原子を脱離させてしまう現象が知られている。このため、化合物半導体層の表面準位が増加して、その結果、ＨＥＭＴの電気的特性が悪化してしまう。
【００１２】
そこで、表面保護膜又はゲート絶縁膜としてのシリコン窒化膜の水素含有量がより少なければ、化合物半導体層の表面準位の発生はより抑制され、これによる電気的特性の悪化を効果的に防止することが期待できる。
【課題を解決するための手段】
【００１３】
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体装置は、下記のような構成上の特徴を有している。
【００１４】
すなわち、この発明の半導体装置は、基板と、基板上に設けられており、ＡｌＧａＮ障壁層を最上層として含む化合物半導体の積層構造体とを具えている。
【００１５】
積層構造体のチャネル領域内には、ゲート電極が設けられている。ソース電極及びドレイン電極は、チャネル領域を挟んで互いに対向して設けられている。
【００１６】
この半導体装置は、最上層の表面保護膜又はゲート絶縁膜としてシリコン窒化膜を具えている。このシリコン窒化膜は、ゲート電極、ソース電極及びドレイン電極から露出している積層構造体の表面を覆っている。
【００１７】
このシリコン窒化膜は、５０重量％の濃度のフッ化水素酸と４０重量％の濃度のフッ化アンモニウム水溶液とを１：９の混合比で混合したエッチャントに対するエッチングレートが１ｎｍ／分から２ｎｍ／分の範囲内である特性を有している。
【００１８】
また、この発明の半導体装置の製造方法によれば、まず、基板を準備する。
【００１９】
次に、基板上に形成されるバッファ層、このバッファ層上に形成されるＧａＮチャネル層、このＧａＮチャネル層上に形成されるＡｌＧａＮ障壁層を含み、ゲート電極形成予定領域及びチャネル領域が設定されている積層構造体を形成する。
【００２０】
さらに、ゲート電極形成予定領域及びチャネル領域を含む積層構造体上に、５０重量％の濃度のフッ化水素酸と４０重量％の濃度のフッ化アンモニウム水溶液とを１：９の混合比で混合したエッチャントに対するエッチングレートが１ｎｍ／分から２ｎｍ／分の範囲内である特性を有するシリコン窒化膜を形成する。
【００２１】
シリコン窒化膜のチャネル領域上を覆うレジストパターンを形成する。
【００２２】
レジストパターンをマスクとして用いて、チャネル領域外であって露出しているシリコン窒化膜の直下であるＡｌＧａＮ障壁層の一部領域にイオン注入を行い、この一部領域を素子分離領域とする。
【００２３】
レジストパターンを除去して、チャネル領域から素子分離領域にまたがるシリコン窒化膜の一部分を除去して、露出したＡｌＧａＮ障壁層上に、チャネル領域を挟んで互いに対向しているソース電極及びドレイン電極を形成し、さらにチャネル領域内にゲート電極を形成する。
【発明の効果】
【００２４】
この発明の半導体装置の構成によれば、従来のプラズマＣＶＤ法により成膜されたシリコン窒化膜よりも水素含有量が極めて少ない、熱ＣＶＤ法により成膜されたシリコン窒化膜を用いる。
【００２５】
よって、シリコン窒化膜中に生じる準位及びその直下の例えばＡｌＧａＮ膜の表面準位の発生を低減できるため、電流コラプスの発生をより効果的に抑制し、ゲートリーク電流を顕著に低減し、かつ高周波特性の悪化を防止をすることができる。すなわち、より高性能な半導体装置を提供することができる。
【００２６】
また、この発明の半導体装置の製造方法によれば、シリコン窒化膜を熱ＣＶＤ法により形成するため、成膜時に、シリコン窒化膜が成膜されるエピタキシャル成長層の露出表面をより清浄な状態とすることができる。
【００２７】
このとき、ＡｌＧａＮ層といったエピタキシャル成長層の成膜に引き続いて連続的にシリコン窒化膜の成膜を行うこともできる。
【００２８】
よって、シリコン窒化膜の成膜時に、露出面の酸化又は汚染を防止して、シリコン窒化膜の直下の例えばＡｌＧａＮ膜の表面準位の発生をより低減することができるので、電気的特性に優れた半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を示すことがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれらに限定されるものではない。
【００３０】
１．半導体装置の構成例
図１を参照して、この発明の半導体装置の構成例につき説明する。
【００３１】
図１は、この発明による実施形態の半導体装置の構成を説明するための、素子の切断面の切り口を概略的に示した説明図である。
【００３２】
ここでは、いわゆるＨＥＭＴ、すなわち高電子移動度トランジスタの構成を例にとって説明する。
【００３３】
この実施の形態の半導体装置１０は、基板２０に形成されている。基板２０として、例えばシリコンカーバイド基板、シリコン基板、窒化ガリウム基板又はサファイヤ基板といったＨＥＭＴに適用することができる任意好適な基板を選択することができる。
【００３４】
この基板２０の一方の主表面２０ａの上側には、複数の層を含む化合物半導体の積層構造体１００が設けられている。
【００３５】
積層構造体１００は、所望の電気的特性を与えることができる、設計に応じた任意好適な構成とすることができる。図示の構成例では主表面２０ａ上にバッファ層３０、チャネル層４０及び障壁層５０をこの順に積層した構成となっている。
【００３６】
基板２０の主表面２０ａ上のバッファ層３０は、好ましくは例えば、窒化アルミニウム（ＡｌＮ）といったこの分野で常用される任意好適な素材の層とすることができる。
【００３７】
このバッファ層３０上に設けられているチャネル層４０は、好ましくは例えば、ＵＩＤ（Unintentionally Doped）−ＧａＮ層とするのがよい。
【００３８】
チャネル層４０上に設けられている障壁層５０は、好ましくは例えば、ＵＩＤ−ＡｌＧａＮ層とするのがよい。
【００３９】
動作時にはチャネル層４０と障壁層５０との界面近傍には２次元電子ガス（２ＤＥＧ）が存在することになる。
【００４０】
積層構造体１００には、チャネル領域５０Ｘが設けられている。このチャネル領域５０Ｘは、障壁層５０に設けられている素子分離領域５２により別のチャネル領域と互いに分離されている。
【００４１】
半導体装置１０は、ゲート電極９２と、オーミック電極９４、すなわちソース電極及びドレイン電極とを具えている。
【００４２】
以下、ゲート電極９２及びオーミック電極９４の構成について、参照図面に即して説明するが、こららの電極の材料、配置位置及びサイズについては、所望の電気的特性を与えるための、設計に応じた任意好適なものとすることができる。
【００４３】
積層構造体１００、すなわち障壁層５０上のチャネル領域５０Ｘにはゲート電極９２が設けられている。
【００４４】
このゲート電極９２は、いわゆるＨＥＭＴに適用することができる、好ましくは例えばニッケル（Ｎｉ）及び金（Ａｕ）の積層構造といった従来公知の任意好適な構成とすればよい。
【００４５】
また、ゲート電極９２は、いわゆるＭＩＳ（Metal Insulator Semiconductor）構造とすることもできる。この場合には、ゲート電極９２は、障壁層５０に接触させることなくシリコン窒化膜６０上に設けられる。
【００４６】
ゲート電極９２の構造をＭＩＳ構造とする場合には、シリコン窒化膜６０は、いわゆるゲート絶縁膜として機能する。従って、この場合のシリコン窒化膜６０の膜厚は、ゲート絶縁膜として機能させることができる程度の任意好適な膜厚とするのがよい。
【００４７】
さらに、積層構造体１００上には、ゲート電極９２をゲート幅方向に沿って挟んで配置され、かつこのゲート電極とは離間されて、２つのオーミック電極９４が設けられている。このオーミック電極９４は、素子分離領域５２上からチャネル領域５０Ｘの一部の領域上にまたがって設けられていて、両オーミック電極９４間にかつチャネル領域５０Ｘの一部分を露出させて設けられている。
【００４８】
このチャネル領域５０Ｘを挟んで互いに対向している２つのオーミック電極９４のそれぞれは、ソース電極又はドレイン電極のいずれかとして機能する。
【００４９】
このオーミック電極９４は、いわゆるＨＥＭＴに適用することができる、好ましくは例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）の積層構造といった従来公知の任意好適な構成とすればよい。
【００５０】
この実施の形態の半導体装置１０は、シリコン窒化膜６０を具えている。
【００５１】
このシリコン窒化膜６０は、オーミック電極９４、すなわちソース電極及びドレイン電極並びにゲート電極９２から露出している積層構造体１００の表面領域、すなわち障壁層５０の露出表面を覆っている。
【００５２】
図示例のように、シリコン窒化膜６０が表面保護膜とされる場合には、その膜厚を約５０ｎｍから１００ｎｍ程度とするのがよい。
【００５３】
ゲート電極９２の構造を上述したようにＭＩＳ構造とする場合には、シリコン窒化膜６０は、いわゆるゲート絶縁膜として機能する。従って、この場合のシリコン窒化膜６０の膜厚は好ましくは例えば約５ｎｍ程度の膜とするのがよい。
【００５４】
この実施形態のシリコン窒化膜６０は、次のようなエッチングに関する特徴を有している膜として形成されている。すなわち、このシリコン窒化膜６０は、エッチャントであるバッファフッ酸に対するエッチングレートが１ｎｍ／分から２ｎｍ／分の範囲内である、という極めて小さい特性を有している。このシリコン窒化膜６０をシリコン窒化膜とするのがよく、その場合には水素含有量が極めて少ないシリコン窒化膜となる。
【００５５】
上述のバッファフッ酸とは、好ましくは、５０重量％の濃度のフッ化水素酸と４０重量％の濃度のフッ化アンモニウム水溶液とを１：９の混合比で混合したいわゆるバッファードフッ酸（Buffered Hydrogen Fluoride）とするのがよい。
【００５６】
詳細は後述するが、この実施形態に適用されるシリコン窒化膜は、従来公知のプラズマＣＶＤ法により成膜されたシリコン窒化膜と比較すると、水素含有量が少なく、かつ窒素含有量が多くなっている。
【００５７】
この発明による実施形態の半導体装置の構成によれば、上述したように、シリコン窒化膜６０としてバッファフッ酸に対するエッチングレートが極めて小さい、すなわち膜中の水素含有量が極めて少ないシリコン窒化膜を用いる。
【００５８】
よって、シリコン窒化膜中の準位をより低減することができるため、後述するように、電流コラプスの発生をより効果的に抑制し、ゲートリーク電流を顕著に低減し、かつ高周波特性の悪化を防止することができる。すなわち、より高性能な半導体装置を提供することができる。
【００５９】
２．半導体装置の製造方法
次に図２を参照して、図１を参照して説明した半導体装置１０の製造方法につき、説明する。
【００６０】
図２（Ａ)、（Ｂ)及び（Ｃ)は、この発明の半導体装置の製造工程を説明するための工程図であり、各図は製造工程段階で得られた構造体の断面の半導体素子を切断した切り口を示す概略的な図である。
【００６１】
この実施形態の構成では、シリコン窒化膜６０の製造工程が、複数層の化合物半導体層を含む積層構造体１００の製造工程に引き続き、同一装置内で連続的に、行われる点に特徴を有している。すなわち積層構造体１００及びシリコン窒化膜６０は、これらの製造工程を通じて、外部環境、特に装置外部の大気に暴露されることがない。
【００６２】
以下の製造方法においては、半導体装置の構成を、後述する実験データの取得に使用された構成に即して説明するが、この発明の実施形態はかかる構成に限定されるものではない。
【００６３】
先ず、図２（Ａ）に示すように、シリコンカーバイド基板である基板２０を準備する。
【００６４】
次いで、基板２０の主表面２０ａ上に複数の層からなる積層構造体１００を形成する。この積層構造体２０は、化合物半導体の複数の層を、好ましくは例えば、従来公知のＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により任意好適な条件で順次に、エピタキシャル成長させることにより形成する。
【００６５】
この例では、まず、積層構造体１００の構成要素として、好ましくはバッファ層３０を形成する。バッファ層３０としては、好ましくは窒化アルミニウム（ＡｌＮ）層を形成する。この窒化アルミニウム層は、従来公知の任意好適な製造工程により成膜すればよい。
【００６６】
次いで、バッファ層３０上に、チャネル層４０としてＵＩＤ−ＧａＮ層を形成する。このＵＩＤ−ＧａＮ層を、好ましくは、ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧａ）を用い、Ｖ属原料としてアンモニア（ＮＨ3）を用い、及び反応ガスとして水素ガス（Ｈ2）及び窒素ガス（Ｎ2）を用い、トリメチルアルミニウム（ＴＭＡｌ）を用いて、成膜するのがよい。
【００６７】
この実施形態の構成例では、温度を約１１７０℃とし、圧力を約１０００００Ｐａ（パスカル）（７６０Ｔｏｒｒ）程度とし、総ガス流量を４２ｓｌｍ（standard liter /分）とし、ＴＭＧａ流量を８８μｍｏｌ／分とし、及びＮＨ3流量を５ｓｌｍとして成膜した。また、膜厚は約１μｍから２μｍ程度の範囲とした。
【００６８】
なお、圧力は好ましくは例えば約５０Ｔｏｒｒ（約６６６５Ｐａ）から７６０ｔｏｒｒ（約１０００００Ｐａ）程度の範囲の減圧条件とするのがよい。
【００６９】
次に、チャネル層４０上に好ましくは、障壁層５０を形成する。この例では障壁層５０は、ＵＩＤ−ＡｌＧａＮ層とした。この成膜工程では、ＩＩＩ族原料としてトリメチルガリウム、トリメチルアルミニウムを用い、Ｖ属原料としてアンモニアを用い、及び反応ガスとして水素ガス及び窒素ガスを用いた。
【００７０】
この実施形態の構成例では、温度を約１１７０℃程度とし、圧力を約１０００００Ｐａ程度とし、総ガス流量を４８ｓｌｍとし、ＴＭＧａ流量を２２μｍｏｌ／ｍｉｎとし、ＴＭＡｌ流量を４．４μｍｏｌ／ｍｉｎとし、及びＮＨ3流量を６ｓｌｍとして成膜した。膜厚は約１５ｎｍから２５ｎｍ程度の範囲とした。
【００７１】
以上のような条件で、積層構造体１００を形成した。
【００７２】
然る後、シリコン窒化膜６０を形成する。このシリコン窒化膜６０の成膜工程は、この例では積層構造体１００の成膜工程に引き続き、同一のＭＯＣＶＤ装置、すなわちチャンバ内を大気に曝すことなく同一チャンバ内で連続的に行われる。
【００７３】
まず、反応ガスの入れ替えを行う。この目的のため、好ましくはチャンバ内に水素ガスを１５ｓｌｍ、窒素ガスを１４ｓｌｍの流量で導入して、積層構造体１００の成膜原料として用いたトリメチルガリウム、トリメチルアルミニウム及びアンモニアをチャンバ内から排除する。
【００７４】
次に、好ましくは、チャンバ内の温度がＵＩＤ−ＡｌＧａＮ層の成膜温度である約１１７０℃から約７００℃から８００℃程度の範囲内に収まるように温度調整を行う。この温度調整の所要時間は約５分程度である。
【００７５】
次いで、反応ガスをチャンバ内に導入する。この例では反応ガスとして、濃度０．７％のジクロロシランガスを１００ｓｃｃｍ（standard cc/min）の流量とし、濃度１００％のアンモニアガスを６ｓｌｍの流量としてチャンバ内に導入してシリコン窒化膜６０を成膜した。
【００７６】
このように、この実施形態のシリコン窒化膜６０の製造工程は、いわゆる熱ＣＶＤ法により行われる。
【００７７】
次に、図２（Ｂ）に示すように、素子分離領域５２を形成する。素子分離領域５２が形成される領域は、チャネル領域５０Ｘ外の領域であるため、まず、チャネル領域５０Ｘ上を覆うレジストパターン７０を、従来公知の任意好適なレジスト材料を用いて、常法に従うフォトリソグラフィ工程によりパターニングすることにより形成する。
【００７８】
次いで、このレジストパターン７０をマスクとして用いて、イオン８０を打ちこむイオン注入工程を行う。このイオン注入工程は、イオン８０としてアルゴンイオン（Ａｒ+）を常法に従って障壁層５０に打ちこむ工程とすればよい。
【００７９】
この工程により、チャネル領域５０Ｘ外であって、レジストパターン７０から露出しているシリコン窒化膜６０の直下である障壁層５０の一部領域に素子分離領域５２が形成される。
【００８０】
次に、図２（Ｃ)に示すように、積層構造体１００上、すなわちこの例では障壁層５０及び素子分離領域５２のそれぞれの部分領域上に、ゲート電極９２及びオーミック電極９４を形成する。
【００８１】
まず、ゲート電極９２及びオーミック電極９４が形成される、シリコン窒化膜６０の一部領域を除去する。具体的には、シリコン窒化膜６０の一部分であって、チャネル領域５０Ｘ内に予め設定されているゲート電極形成予定領域５０Ｙと、この領域５０Ｙとはチャネル長方向に離間し、かつチャネル領域５０Ｘの部分から素子分離領域５２の部分にまたがる領域部分を除去する。従って、この領域部分は、領域５０Ｙを挟んで２個所形成される。
【００８２】
このシリコン窒化膜６０の一部除去工程は、従来公知のフォトリソグラフィ工程によるマスクパターンの形成工程、すなわちシリコン窒化膜の一部領域である非除去領域を覆い、かつ除去領域を露出する工程、及び従来公知のエッチングによる除去工程により行えばよい。
【００８３】
このエッチング工程は、好ましくは例えば、誘導結合プラズマ反応性イオンエッチング法（Inductive Coupled Plasma Reactive Ion Etching）といったドライエッチング工程とするのがよい。
【００８４】
次に、露出した障壁層５０上であって、チャネル領域５０Ｘから素子分離領域５２にまたがる上述した領域部分に、チャネル領域５０Ｘを挟んで互いに対向させて、２つの部分領域からなるオーミック電極９４、すなわちソース電極及びドレイン電極を形成する。
【００８５】
オーミック電極９４は、好ましくは例えばチタン（Ｔｉ)及びアルミニウム（Ａｌ）を用いて、従来公知のマスク工程、電子ビーム蒸着工程を任意好適な条件で行うのがよい。
【００８６】
具体的には、例えば、チタン膜を膜厚１５ｎｍ、次いでこのチタン膜上に、アルミニウム膜を膜厚２００ｎｍで積層して、さらに従来公知のリフトオフ工程を行う。次いで、窒素雰囲気下、アニール工程を行って、オーミック接触を形成すればよい。
【００８７】
ゲート電極形成予定領域５０Ｙには、露出した障壁層５０上にゲート電極９２を、既に説明したオーミック電極９４の形成工程と同様にして、常法に従う電子ビーム蒸着法により、ニッケル（Ｎｉ）及び金（Ａｕ）の積層構造といった構造として、任意好適な材料を用いて形成する。
【００８８】
なお、後述する実験データは、電極幅を１０μｍ程度のパターンとするデバイスにより収集された。
【００８９】
この実施形態の半導体装置の製造方法によれば、シリコン窒化膜を、上述した熱ＣＶＤ法により形成するため、膜中の水素含有量を極めて少なくすることができる。
【００９０】
また、上述した製造方法によれば、ＡｌＧａＮ層といったエピタキシャル成長層の成膜に引き続いて連続的に同一チャンバ内でシリコン窒化膜の成膜を行うため、成膜時に、積層構造体１００、すなわちエピタキシャル成長層が外部環境に暴露されることがない。
【００９１】
このように、シリコン窒化膜の成膜時に、エピタキシャル成長層の露出面の酸化や汚染を防止することができるため、露出しているエピタキシャル成長層をより清浄な状態とすることができる。このため、エピタキシャル成長層の露出面の酸化や汚染に起因する電気的な特性の悪化を効果的に防止することができる。
【００９２】
従って、この実施形態の半導体装置の製造方法によれば、電流コラプスの発生をより効果的に抑制し、ゲートリーク電流を顕著に低減し、かつ高周波特性の悪化を防止をすることができる。よって、より高性能な半導体装置を提供することができる。
【００９３】
（変形例）
この変形例の構成によれば、シリコン窒化膜６０の成膜を、積層構造体１００の製造装置から取り出して、別の装置に移送して実施する点に特徴を有している。
【００９４】
なお、この点を除き、各工程の実施順序及び成膜条件は既に説明した例と何ら変わるところがないため、これらの詳細な説明は省略する。
【００９５】
この例の製造方法によれば、被処理対象である製造途中の基板は、積層構造体１００の形成後に、移送を要するため外部環境に暴露されることになる。
【００９６】
このため、移送時に露出している化合物半導体層の表面は、酸化されたり、汚染されたりするおそれがある。
【００９７】
しかしながら、シリコン窒化膜６０は、既に説明したように熱ＣＶＤ工程により成膜されるため、例え、積層構造体１００の露出面が、外部環境への暴露により酸化或いは汚染されてしまったとしても、熱ＣＶＤ工程のアンモニアを含む反応ガスによりクリーニングされて、清浄面となるため、積層構造体１００の最上層の表面準位を低減することができる。よって、上述の例と同様に、水素含有量が少ないシリコン窒化膜６０と相俟って高性能な半導体装置を実現することができる。
【００９８】
３．半導体装置の電気的特性
図３から図８を参照して、上述した構成を有するこの発明による実施形態の半導体装置（半導体素子）の電気的特性につき説明する。
【００９９】
なお、対照デバイスとして、シリコン窒化膜をプラズマＣＶＤ法により成膜した装置を用いた。表面保護膜をプラズマＣＶＤ法により成膜されたシリコン窒化膜とした以外の層構造、電極といった構成及び膜厚は上述したこの発明の装置と同一である。
【０１００】
対照デバイスの表面保護膜であるシリコン窒化膜は、温度を３００℃とし、圧力を約１２０Ｐａ（９００ｍｔｏｒｒ）とし、シランガスを３５ｓｃｃｍの流量とし、アンモニアガスを５．５ｓｃｃｍの流量とし、Ｎ2キャリアガスを１５００ｓｃｃｍの流量としてチャンバ内に導入して成膜した。
【０１０１】
図３（Ａ）及び（Ｂ）は、ＩＲ吸収スペクトルを示すグラフであり、図３（Ｂ）は図３（Ａ）の一部領域を拡大して示すグラフである。
【０１０２】
図４（Ａ）及び（Ｂ）は、電流コラプス特性を示すグラフ（１）である。
【０１０３】
図５は、逆方向特性を示すグラフ（１）である。
【０１０４】
図６（Ａ）及び（Ｂ）は、電流コラプス特性を示すグラフ（２）である。
【０１０５】
図７は、逆方向特性を示すグラフ（２）である。
【０１０６】
図８（Ａ）及び（Ｂ）は、電流コラプス特性を示すグラフ（３）である。
【０１０７】
まず、図３（Ａ）及び（Ｂ）を参照して、表面保護膜、すなわちシリコン窒化膜のＩＲ吸収スペクトルデータにつき説明する。なお、データは常法に従うＦＴ−ＩＲ（フーリエ変換赤外線）法により取得した。
【０１０８】
図３（Ａ）及び（Ｂ）において、横軸は波長（単位：ｃｍ-1)を示し、及び縦軸は吸収率（単位：任意単位）を示している。
【０１０９】
グラフ（ａ）及び（ａ’）はこの発明による実施形態の半導体装置のデータであり、グラフ（ｂ）及び（ｂ’）は上述した対照デバイスのデータである。
【０１１０】
図３（Ｂ）中に示した破線Ｐ１との交差点近傍のピークは窒素−水素（Ｎ−Ｈ）結合のピークであり、破線Ｐ２との交差点近傍のピークはシリコン−水素（Ｓｉ−Ｈ）結合のピークである。
【０１１１】
図３（Ｂ）のグラフ（ａ’）及び（ｂ’）の比較から、特に窒素−水素（Ｎ−Ｈ）結合のピーク及びシリコン−水素（Ｓｉ−Ｈ）結合のピークの対比から、明らかなように、グラフ（ａ’）すなわち本発明による実施形態のシリコン窒化膜は、いずれのピーク強度も小さいことがわかる。
【０１１２】
これより、この実施形態の熱ＣＶＤ法により成膜されたシリコン窒化膜は、従来のプラズマＣＶＤ法により成膜されたシリコン窒化膜と比較して、水素含有量が極めて少ないことがわかる。
【０１１３】
また、シリコン窒化膜のＮ組成比の指標となる、Ｎ−Ｈ結合ピーク強度をＳｉＨピーク強度で除したピーク強度比を算出すると、この発明による実施形態の熱ＣＶＤ法で成膜されたシリコン窒化膜はおよそ１０であるのに対して、従来のプラズマＣＶＤ法により成膜されたシリコン窒化膜はおよそ０．５と、２０倍もの差が生じていた。
【０１１４】
すなわち、この発明による実施形態の熱ＣＶＤ法で成膜されたシリコン窒化膜は、水素含有量が少なく、かつＮ組成比が大きいことがわかる。
【０１１５】
次に、図４（Ａ）及び（Ｂ）を参照して、この実施形態の表面保護膜、すなわち熱ＣＶＤ法により形成されたシリコン窒化膜を具えるＨＥＭＴの電流コラプス特性につき説明する。
【０１１６】
図４（Ａ）は上述した条件で従来と同様に、プラズマＣＶＤ法により成膜された表面保護膜を具えた従来型の対照デバイス（ａ）の電流コラプス特性を表し、図４（Ｂ）はこの発明による実施形態の既に説明した条件での熱ＣＶＤ法により成膜された表面保護膜を具えたデバイス（ｂ）の電流コラプス特性を表している。
【０１１７】
電流コラプス特性は、いわゆるパルススイープによる電圧印加を行うことにより評価した。なお、パルス信号として周期６０ｍ秒、パルス幅６ｍ秒の信号を用いた。
【０１１８】
図４（Ａ）及び（Ｂ）において、横軸にはソース−ドレイン間電圧Ｖｄｓ（単位：Ｖ)を示してあり、及び縦軸にはソース−ドレイン間電流Ｉｄｓ（単位：Ａ／ｍｍ）を示してある。
【０１１９】
また、図４（Ａ）及び（Ｂ）において、実線で示したグラフはパルス信号としてゲート電圧Ｖｇ及びソース−ドレイン間電圧Ｖｄｓを印加して測定されたＩ−Ｖ特性を表しており、破線で示したグラフはゲート電圧Ｖｇ及びソース−ドレイン間電圧Ｖｄｓ印加前に、積層構造体の表面準位に電荷がチャージされやすい、−５Ｖ及び４０Ｖのストレス電圧を印加して電流コラプスによるドレイン電流低下を起こりやすくしたストレスＩ−Ｖ特性を表している。
【０１２０】
図４（Ａ）及び（Ｂ）の比較から明らかなように、この発明による実施形態の熱ＣＶＤ法により形成された表面保護膜を具えるデバイスは、同値での実線と破線との差がより小さいことから理解されるように、ソース−ドレイン間電流の降下が抑制されていることがわかる。
【０１２１】
図５を参照してこの発明の表面保護膜、すなわちシリコン窒化膜の逆方向特性につき説明する。
【０１２２】
図５は、図４（Ａ）及び（Ｂ）を参照して説明した従来型の対照デバイス（ａ）及びこの発明の実施形態によるデバイス（ｂ）の逆方向特性を説明するためのグラフである。
【０１２３】
横軸にはゲート−ドレイン間電圧Ｖｇｄ（単位：Ｖ)を示してあり、及び縦軸にはゲート−ドレイン間電流Ｉｇｄの絶対値（単位：Ａ／ｍｍ）を対数をとって示してある。
【０１２４】
この発明の熱ＣＶＤ法により形成された表面保護膜を具えるデバイス（ｂ）は、逆方向ゲートリーク電流がデバイス（ａ）と比較して顕著に低減されていることがわかる。
【０１２５】
次に、図６（Ａ）及び（Ｂ）を参照して、この発明の既に説明した変形例による表面保護膜、すなわち積層構造体形成後、一旦、外部環境に暴露した基板に成膜されたシリコン窒化膜を具えるデバイスの電流コラプス特性につき説明する。
【０１２６】
図６（Ａ）は積層構造体形成後、一旦、外部環境に暴露して上述した条件でのプラズマＣＶＤ法により成膜した表面保護膜を具えた従来型の対照デバイス（ｃ）の電流コラプス特性を表し、図６（Ｂ）は積層構造体形成後、一旦、外部環境に暴露してこの発明の既に説明した条件での熱ＣＶＤ法により成膜した表面保護膜を具えたこの発明による実施形態のデバイス（ｄ）の電流コラプス特性を表している。
【０１２７】
横軸にはソース−ドレイン間電圧Ｖｄｓ（単位：Ｖ)を示してあり、及び縦軸にはソース−ドレイン間電流Ｉｄｓ（単位：Ａ／ｍｍ）を示してある。
【０１２８】
なお、評価方法及び図示方法は図４を参照して説明した例と同様である。
【０１２９】
図６（Ａ）及び（Ｂ）の比較から明らかなように、熱ＣＶＤ法により形成された表面保護膜を具えるデバイスは、従来型の対照デバイスと比較して実線と破線との同値での差がより小さいことから理解されるように、ソース−ドレイン間電流の降下が抑制されていることがわかる。
【０１３０】
図７は、図６（Ａ）及び（Ｂ）を参照して説明したデバイス（ｃ）及び（ｄ）の逆方向特性を説明するためのグラフである。
【０１３１】
横軸にはゲート−ドレイン間電圧Ｖｇｄ（単位：Ｖ)を示してあり、及び縦軸にはゲート−ドレイン間電流Ｉｇｄの絶対値（単位：Ａ／ｍｍ）を対数をとって示してある。
【０１３２】
この発明による実施形態の熱ＣＶＤ法により形成された表面保護膜を具えるデバイス（ｄ）は、逆方向ゲートリーク電流が従来型の対照デバイス（ｃ）と比較して顕著に低減されていることがわかる。
【０１３３】
次に、図８（Ａ）及び（Ｂ）を参照して、この発明による実施形態の熱ＣＶＤ法で形成されたシリコン窒化膜をゲート絶縁膜として具えるＭＩＳ構造のＨＥＭＴの電流コラプス特性につき説明する。
【０１３４】
図８（Ａ）は積層構造体形成後、一旦、外部環境に暴露して上述した条件でのプラズマＣＶＤ法により成膜したゲート絶縁膜を具えた従来型の対照デバイス（ｅ）の電流コラプス特性を表し、図８（Ｂ）は積層構造体形成後、同一の装置を用いて、すなわち同一のチャンバで連続的に熱ＣＶＤ法により成膜したゲート絶縁膜を具えたデバイス（ｆ）の電流コラプス特性を表している。
【０１３５】
横軸にはソース−ドレイン間電圧Ｖｄｓ（単位：Ｖ)を示してあり、及び縦軸にはソース−ドレイン間電流Ｉｄｓ（単位：Ａ／ｍｍ）を示してある。
【０１３６】
なお、評価方法及び図示方法は図４を参照して説明した例と同様である。
【０１３７】
図８（Ａ）及び（Ｂ）の比較から明らかなように、この発明による実施形態の熱ＣＶＤ法により形成されたゲート絶縁膜を具えるデバイスは、実線と破線との差がより小さいことから理解されるように、ソース−ドレイン間電流の降下が抑制されていることがわかる。
【産業上の利用可能性】
【０１３８】
この発明の半導体装置、特に高電子移動度トランジスタ（ＨＥＭＴ）に適用して好適な表面保護膜の構成によれば、特に最上層に位置してシリコン窒化膜に隣接する層の表面準位をより低減することができるため、電流コラプスの発生をより効果的に抑制し、ゲートリーク電流を顕著に低減し、かつ高周波特性の悪化を防止することができる。
【０１３９】
また、この発明の製造方法によれば、かかる効果を奏する半導体装置を効率的に形成することができる。
【図面の簡単な説明】
【０１４０】
【図１】この発明の半導体装置１０の構成を説明するために、素子の切断面の切り口を概略的に示した説明図である。
【図２】（Ａ)、（Ｂ)及び（Ｃ)は、この発明の半導体装置の製造工程を説明するために、製造途中の半導体素子を切断した切り口を示す概略的な図である。
【図３】（Ａ）及び（Ｂ）は、ＩＲ吸収スペクトルを示すグラフであり、（Ｂ）は（Ａ）の一部領域を拡大して示すグラフである。
【図４】（Ａ）及び（Ｂ）は、電流コラプス特性を示すグラフ（１）である。
【図５】逆方向特性を示すグラフ（１）である。
【図６】（Ａ）及び（Ｂ）は、電流コラプス特性を示すグラフ（２）である。
【図７】逆方向特性を示すグラフ（２）である。
【図８】（Ａ）及び（Ｂ）は、電流コラプス特性を示すグラフ（３）である。
【符号の説明】
【０１４１】
１０：半導体装置
２０：基板
３０：バッファ層
４０：チャネル層
５０：障壁層
５０Ｘ：チャネル領域
５０Ｙ：ゲート電極形成予定領域
５２：素子分離領域
６０：シリコン窒化膜
７０：レジストパターン
８０：イオン
９２：ゲート電極
９４：オーミック電極（ソース電極、ドレイン電極）
１００：積層構造体
【図１】
2009010107.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2009010107.tif 000007
【図６】
2009010107.tif 000008
【図７】
2009010107.tif 000009
【図８】
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