(57)【要約】【課題】巻き線が相互に交差するインダクタ素子において交差部の下層配線に電流が流れたときに基板に生成される渦電流に起因する損失を抑制する。【解決手段】インダクタ素子１００を構成する各巻き線は、基板上に絶縁膜を介して形成した上層金属配線１２０と、上層金属配線１２０上に絶縁膜を介して形成した最上層金属配線１２４とから構成されている。巻き線の非交差部においては、絶縁膜に設けた溝状の開口部１２２を通じて上層金属配線１２０と最上層金属配線１２４とが電気的に接続されている。交差部１２８〜１３０において下側を通る巻き線部分は、当該各交差部において最上層金属配線１２４を分断することにより上層金属配線１２０のみからなり、当該各交差部において上側を通る巻き線部分は、当該各交差部において上層金属配線１２０を分断することにより最上層金属配線１２４のみからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたインダクタ素子を備えた半導体装置であって、
前記インダクタ素子は、前記半導体基板上の少なくとも一箇所において互いに立体的に交差する複数の巻き線を有するようにスパイラル状に形成されており、
前記複数の巻き線はそれぞれ、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の配線上に第２の絶縁膜を介して形成された第２の配線とから構成され、
前記複数の巻き線のうち交差部以外の他の部分においては、前記第２の絶縁膜に設けられた溝状の開口部を通じて前記第１の配線と前記第２の配線とは電気的に接続されており、
前記交差部において下側を通る一の巻き線部分は、当該交差部において前記第２の配線が分断されることにより前記第１の配線のみからなり、
前記交差部において上側を通る他の巻き線部分は、当該交差部において前記第１の配線が分断されることにより前記第２の配線のみからなり、
前記一の巻き線部分を構成する前記第１の配線と、前記他の巻き線部分を構成する前記第２の配線とは、前記第２の絶縁膜によって電気的に絶縁されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板と前記第１の絶縁膜との間に第３の配線が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記複数の巻き線の少なくとも一箇所を、前記第１の配線よりも下層の配線又は前記第２の配線よりも上層の配線に引き出したタップ端子をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記タップ端子は、前記インダクタ素子における一端部と他端部との間の中点に配置されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記一の巻き線部分を構成する前記第１の配線の電気抵抗と、前記他の巻き線部分を構成する前記第２の配線の電気抵抗とは実質的に同じであることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記一の巻き線部分を構成する前記第１の配線の材料及び寸法と、前記他の巻き線部分を構成する前記第２の配線の材料及び寸法とは実質的に同じであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の巻き線を有するようにスパイラル状に形成されたインダクタ素子を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話やＰＤＡ（携帯情報端末）を牽引役として、無線システムの普及と発展とが著しい。無線システムを持つ高周波回路に対しては高性能化や小型化の要求が強まっており、それに伴い、高性能な抵抗、容量及びインダクタなどの受動素子を半導体装置にオンチップすることが多くなってきている。しかし、受動素子を半導体装置にオンチップした場合、回路動作周波数が上昇するに従い、基板との結合ノイズや他の寄生効果の影響を受動素子が受け易くなる。その結果、受動素子の性能が劣化して消費電力やコストの増大につながり、システムとしての特性を向上させることができなくなる。
【０００３】
インダクタは誘導性素子であり、最近、インピーダンスマッチング、ＲＦ（Radio Frequency）フィルター、ＲＦトランシーバー、電圧制御オシレータ、パワーアンプ及び低ノイズアンプ用のＲＦアンプ回路等において広く使用されている。
【０００４】
また、配線プロセスを使って巻き線を形成したスパイラル状のインダクタ素子が半導体装置にオンチップされることが多くなってきている。このようなスパイラル状のインダクタ素子においては、両端子を同一平面上に配置しているため、巻き線の数を２つ以上にした場合には、巻き線同士を相互に立体的に交差させる必要が生じる。
【０００５】
以下、従来のスパイラル状のインダクタ素子について図面を参照しながら説明する。図６及び図７は従来のスパイラル状のインダクタ素子の構造を示しており、図６はインダクタ素子の平面図であり、図７は図６におけるVII−VII線の断面図である。図６及び図７に示すインダクタ素子は、半導体基板上にスパイラル状に設けられた配線を巻き線として用いた２巻きのインダクタであって、両端子が同一平面上に配置されてそれぞれ接続パッドに引き出される構造を持ち、また、巻き線同士が相互に交差する交差部が１箇所ある。
【０００６】
具体的には、図６及び図７に示すように、シリコン基板１の上面には所定の機能の集積回路（図示せず）が設けられており、その上面周辺部には接続パッド２ｂ及び２ｃが集積回路に接続されるように設けられている。接続パッド２ｂ及び２ｃは、インダクタ素子１３の両端部に接続されるものであり、互いに隣接して配置されている。接続パッド２ｂ及び２ｃの中央部を除くシリコン基板１の上面には酸化シリコン等からなる絶縁膜３が設けられ、接続パッド２ｂ及び２ｃの中央部は絶縁膜３に設けられた開口部４を介して露出されている。絶縁膜３の上面にはポリイミド系樹脂等からなる保護膜（絶縁膜）５が設けられている。絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。保護膜５の上面には銅等からなる下地金属層１１、１２、外側下地金属層１７及び内側下地金属層１８が設けられている。下地金属層１１、１２の上面全体に銅等からなる第１の引き出し配線８、第２の引き出し配線９が設けられ、外側下地金属層１７、内側下地金属層１８の上面全体に外側上層配線１４、内側上層配線１５が設けられている。保護膜５上には、第１の引き出し配線８、第２の引き出し配線９、外側上層配線１４、内側上層配線１５を覆うエポキシ系樹脂等からなる封止膜２２が設けられている。
【０００７】
インダクタ素子１３は、２巻きの渦巻き状の配線を有するように形成されており、１箇所に立体的な交差部を有する。インダクタ素子１３は、保護膜５上に１箇所が欠けた環状（正八角形状）に設けられた外側上層配線１４と、保護膜５上において外側上層配線１４の内側に同一側の１箇所が欠けた環状（正八角形状）に設けられた内側上層配線１５と、第１の引き出し配線８及び第２の引き出し配線９と、内側上層配線１５の一端部に対応する部分におけるシリコン基板１の上面に設けられた直線状の下層配線１６とを有している。下層配線１６は、アルミニウム系金属等によって形成され、例えばシリコン基板１の上面に設けられる集積回路中に予め形成されている。
【０００８】
外側下地金属層１７を含む外側上層配線１４の一端部は、第２の下地金属層１１を含む第１の引き出し配線８の他端部に接続され、外側下地金属層１７を含む外側上層配線１４の他端部は、絶縁膜３及び保護膜５に設けられた開口部（スルーホール）１９を介して下層配線１６の一端部に接続されている。内側下地金属層１８を含む内側上層配線１５の一端部は、第３の下地金属層１２を含む第２の引き出し配線９の他端部に接続され、内側下地金属層１８を含む内側上層配線１５の他端部は、絶縁膜３及び保護膜５に設けられた開口部２０を介して下層配線１６の他端部に接続されている。
【０００９】
第２の下地金属層１１を含む第１の引き出し配線８の一端部は、絶縁膜３及び保護膜５の開口部４、６を介して接続パッド２ｂに接続され、第３の下地金属層１２を含む第２の引き出し配線９の一端部は、絶縁膜３及び保護膜５の開口部４、６を介して接続パッド２ｃに接続されている。
【特許文献１】特開２００７−１６５７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下、一般的なスパイラル状のインダクタ素子の特性について説明する。例えば直列共振ＬＣ回路において、共振周波数におけるインダクタ値を回路の直列抵抗値によって除することにより、下記（式１）のように、Ｑ（クオリティ・ファクタ）値を算出することができる。
【００１１】
Ｑ＝ωＬ／Ｒ  ・・・  （式１）
ここで、ω＝２πｆであり、πは円周率であり、ｆは周波数であり、Ｌはインダクタンス値、Ｒは抵抗値である。
【００１２】
前記Ｑ値については、大きい値になるほどインダクタ素子の電気特性が良いとされており、前記Ｑ値はＲＦ回路の消費電流や位相雑音などの性能を高める因子となっている。
【００１３】
しかし、スパイラル状のインダクタ素子においては、巻き線を構成する配線の抵抗損失、基板における抵抗損失、及び巻き線を構成する配線と基板との間の容量結合等に起因して、理想の誘導性素子とはかなり異なる性質が生じる結果、スパイラル状のインダクタ素子の性能は一般的に悪い。具体的には、スパイラル状のインダクタ素子は、必要な動作周波数で最大のＱ値を持つように設定されているものの、前述の各種損失に起因してインダクタンス値が減少してしまう結果、Ｑ値が劣化してしまう特性を持つ。すなわち、スパイラル状のインダクタ素子においては、前述の各種損失を抑えてＱ値を増大させることが望まれている。
【００１４】
次に、図６及び図７に示す従来のスパイラル状のインダクタ素子の問題点について説明する。図６及び図７に示す従来のスパイラル状のインダクタ素子においては、巻き線同士が相互に交差する交差部における下層配線１６がシリコン基板１上に設けられているため、基板近傍で磁界を急激に変化させた際に、電磁誘導効果によりシリコン基板１内にも渦電流が発生する。このため、当該渦電流に起因する損失が生じる結果、インダクタ特性を示すＱ値が低下したり、発熱したりする。この渦電流は、基板の比抵抗が低いほど発生し易く、また、動作周波数が高くなるほど、渦電流の特性に対する影響が大きくなって問題が起こりやすい。
【００１５】
また、図７に示すように、従来のスパイラル状のインダクタ素子においては、交差部の下層配線１６がシリコン基板１と近接するため、基板・配線間の寄生容量が増加して容量損失の影響を受ける結果、高周波でＱ値が低下すると共に自己共振周波数が低下する。特に、自己共振周波数の低下は、ＲＦ回路の動作や性能のマージンが少なくなるという問題につながる。
【００１６】
前記に鑑み、本発明は、巻き線が相互に交差するスパイラル状のインダクタ素子において交差部の下層配線に電流が流れたときに基板に生成される渦電流に起因する損失を抑制すると共に、高い自己共振周波数及び高いＱ値が得られる高性能な高周波用インダクタ素子を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上に形成されたインダクタ素子を備えた半導体装置であって、前記インダクタ素子は、前記半導体基板上の少なくとも一箇所において互いに立体的に交差する複数の巻き線を有するようにスパイラル状に形成されており、前記複数の巻き線はそれぞれ、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の配線上に第２の絶縁膜を介して形成された第２の配線とから構成され、前記複数の巻き線のうち交差部以外の他の部分においては、前記第２の絶縁膜に設けられた溝状の開口部を通じて前記第１の配線と前記第２の配線とは電気的に接続されており、前記交差部において下側を通る一の巻き線部分は、当該交差部において前記第２の配線が分断されることにより前記第１の配線のみからなり、前記交差部において上側を通る他の巻き線部分は、当該交差部において前記第１の配線が分断されることにより前記第２の配線のみからなり、前記一の巻き線部分を構成する前記第１の配線と、前記他の巻き線部分を構成する前記第２の配線とは、前記第２の絶縁膜によって電気的に絶縁されている。
【００１８】
本発明に係る半導体装置によると、半導体基板上に第１の絶縁膜を介して形成した第１の配線と、第１の配線上に第２の絶縁膜を介して形成した第２の配線とを、第２の絶縁膜に設けた溝状の開口部を通じて電気的に接続することにより、インダクタ素子の各巻き線を構成している。このため、交差部において下側を通る巻き線部分を、当該交差部において第２の配線を分断することにより、第１の配線、つまり半導体基板上に第１の絶縁膜を介して形成した配線によって構成することができる。従って、当該第１の配線を半導体基板から離隔させることができるため、基板に生成される渦電流を抑制することができるので、渦電流に起因する損失を抑制して、高いＱ値を有するインダクタ素子を実現できる。また、交差部において下側を通る巻き線部分となる第１の配線を半導体基板から離隔させることができるため、基板・配線間の寄生容量を低減できるので、容量性結合の影響を抑制して、高い自己共振周波数を有するインダクタ素子を実現できる。
【００１９】
さらに、本発明に係る半導体装置によると、インダクタ素子を構成する各巻き線を第１の配線及び第２の配線の２層構造により構成しているため、各巻き線の直列抵抗を低減できるので、抵抗に起因する損失を大幅に減らすことができる。従って、インダクタ素子の自己共振周波数及びＱ値をさらに向上させることができるので、高性能な高周波用インダクタ素子を実現できる。これにより、発振器や低ノイズアンプなどのＲＦ回路の性能や消費電力等を改善することができる。
【００２０】
本発明に係る半導体装置において、前記半導体基板と前記第１の絶縁膜との間に第３の配線が形成されていてもよい。このようにすると、例えば巻き線の一箇所を第３の配線に引き出すことにより、当該第３の配線をタップ端子として用いることができる。
【００２１】
本発明に係る半導体装置において、前記複数の巻き線の少なくとも一箇所を、前記第１の配線よりも下層の配線又は前記第２の配線よりも上層の配線に引き出したタップ端子をさらに備えていてもよい。このようにすると、例えば、前記タップ端子を、前記インダクタ素子における一端部と他端部との間の中点に配置することにより、一端部とタップ端子との間及び他端部とタップ端子との間のそれぞれに、Ｑ値及び自己共振周波数が高い優れた特性を有し且つ互いにその特性が相似した２つのインダクタを簡単に実現することができる。
【００２２】
本発明に係る半導体装置において、前記一の巻き線部分を構成する前記第１の配線の電気抵抗と、前記他の巻き線部分を構成する前記第２の配線の電気抵抗とは実質的に同じであることが好ましい。このようにすると、交差部において下側を通る巻き線部分の電気抵抗（直列抵抗）と交差部において上側を通る巻き線部分の電気抵抗（直列抵抗）とが等しいことにより、インダクタ素子の両端部のそれぞれから見た、抵抗に起因するＱ値の損失が等しくなるので、対称性に優れた高周波用インダクタ素子を実現することができる。尚、前記一の巻き線部分を構成する前記第１の配線の電気抵抗と、前記他の巻き線部分を構成する前記第２の配線の電気抵抗とを実質的に同じにするために、例えば、前記一の巻き線部分を構成する前記第１の配線の材料及び寸法と、前記他の巻き線部分を構成する前記第２の配線の材料及び寸法とを実質的に同じにしてもよい。
【発明の効果】
【００２３】
本発明によれば、インダクタ素子における巻き線が相互に交差する交差部において下側を通る巻き線部分を、半導体基板上に第１の絶縁膜を介して形成した第１の配線によって構成できるため、当該第１の配線を半導体基板から離隔させることによって、基板に生成される渦電流を抑制して高いＱ値を得ることができると共に基板・配線間の寄生容量を低減して高い自己共振周波数を得ることができる。
【００２４】
また、本発明によれば、インダクタ素子を構成する各巻き線を第１の配線及び第２の配線の２層構造により構成しているため、各巻き線の直列抵抗を低減できるので、抵抗に起因する損失を大幅に減らして高い自己共振周波数及び高いＱ値を持つ高周波用インダクタ素子を実現できる。また、この高周波用インダクタ素子を用いることにより、発振器や低ノイズアンプなどのＲＦ回路の性能や消費電力等を改善することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的にはインダクタ素子を備えた半導体装置について、図面を参照しながら説明する。
【００２６】
図１は本実施形態の半導体装置におけるインダクタ素子の平面形状を示す図であり、図２（ａ）は図１におけるＡ−Ａ’線の断面図であり、図２（ｂ）は図１におけるＢ−Ｂ’線の断面図である。尚、図１及び図２（ａ）、（ｂ）を用いた説明では、主としてインダクタ素子の主要構成要素について説明し、その他の構成要素については、後述する図３（ａ）〜（ｃ）を用いた製造方法の説明の中で説明する。
【００２７】
図１及び図２（ａ）、（ｂ）に示すように、スパイラル状に形成されたインダクタ素子１００を構成する各巻き線は、半導体基板１０１上に形成された４層の金属配線、具体的には、最下層金属配線１１０、下層金属配線１１５、上層金属配線１２０及び最上層金属配線１２４のうち、最上層絶縁膜１２１に設けられた溝状の開口部１２２を通じて電気的に接続されている最上層金属配線１２４及び上層金属配線１２０から構成されている。インダクタ素子１００は４巻きの巻き線を有すると共に、一端部１２６から他端部１２７までの間に、巻き線同士が互いに立体的に交差する３箇所の交差部１２８、１２９及び１３０を備えている。
【００２８】
また、図２（ａ）に示すように、交差部１２８において上側を通る巻き線部分は、交差部１２８において上層絶縁膜１１６上に配置された上層金属配線１２０が分断されることにより、最上層絶縁膜１２１上に配置された最上層金属配線１２４のみによって構成されている。一方、図２（ｂ）に示すように、交差部１２８において下側を通る巻き線部分は、交差部１２８において最上層絶縁膜１２１上に配置された最上層金属配線１２４が分断されることにより、上層絶縁膜１１６上に配置された上層金属配線１２０のみによって構成されている。尚、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４と、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０とは、最上層絶縁膜１２１によって電気的に絶縁されている。また、交差部１２９及び１３０についても、以上に述べた交差部１２８と同様の構成を有している。
【００２９】
以下、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｃ）は本実施形態の半導体装置（インダクタ素子を備えた半導体装置）の製造方法の各工程を示す断面図であり、それぞれ図１におけるＡ−Ａ’線の断面構成に対応する。尚、図３（ａ）〜（ｃ）において、図１及び図２（ａ）、（ｂ）と同一の構成要素には同一の符号を付すことにより、インダクタ素子１００の構成等の重複する説明については省略する。
【００３０】
まず、図３（ａ）に示すように、半導体基板１０１の表面部にＮ型又はＰ型の不純物を拡散させることにより拡散層１０２を形成した後、半導体基板１０１上の全面に熱酸化やＣＶＤ（chemical vapor deposition ）法によりフィールド酸化膜１０３を形成する。その後、フィールド酸化膜１０３の一部分をエッチングすることにより、拡散層１０２に達するコンタクトホールを開口した後、当該コンタクトホールにタングステンプラグ１０５を埋め込む。その後、タングステンプラグ１０５上を含むフィールド酸化膜１０３上に、例えば厚さ約５０ｎｍのプラズマシリコン窒化膜（以下、Ｐ−ＳｉＮ膜と称する）１０６を堆積した後、Ｐ−ＳｉＮ膜１０６上に、例えばフッ素などを含む酸化膜からなる厚さ約２５０ｎｍの最下層絶縁膜１０７を堆積する。次に、Ｐ−ＳｉＮ膜１０６及び最下層絶縁膜１０７を選択的にエッチングすることにより配線溝を形成した後、当該配線溝の底面及び壁面に例えばＴａ系やＴｉ系などの金属を含むバリアメタル１０９を堆積し、その後、バリアメタル１０９をメッキ電極として例えば銅を電解メッキにより前記配線溝に埋め込んだ後、埋め込まれた銅の表面を例えばＣＭＰ（chemical mechanical polishing ）法により平坦化することによって最下層金属配線１１０を形成する。
【００３１】
次に、図３（ｂ）に示すように、最下層金属配線１１０上を含む最下層絶縁膜１０７上の全面に、例えばＰ−ＳｉＮ膜やプラズマＴＥＯＳ（tetraethylorthosilicate ）膜などからなる下層絶縁膜１１１を堆積した後、下層絶縁膜１１１の表面を例えばＣＭＰ法により平坦化する。その後、下層絶縁膜１１１を選択的にエッチングすることにより、最下層金属配線１１０に達するビアホール及び配線溝を形成した後、当該ビアホール及び当該配線溝のそれぞれの底面及び壁面に、例えばＴａ系やＴｉ系などの金属からなるバリアメタル１１４を堆積する。続いて、バリアメタル１１４をメッキ電極として例えば銅を電解メッキにより前記ビアホール及び前記配線溝に埋め込んだ後、埋め込まれた銅の表面を例えばＣＭＰ法により平坦化することによって下層金属配線１１５を形成する。次に、下層金属配線１１５上を含む下層絶縁膜１１１上の全面に、例えばＰ−ＳｉＮ膜やプラズマＴＥＯＳ膜などからなる上層絶縁膜１１６を堆積した後、上層絶縁膜１１６の表面を例えばＣＭＰ法により平坦化する。その後、上層絶縁膜１１６を選択的にエッチングすることにより、下層金属配線１１５に達するビアホール（図１のビアホール１１７）及び配線溝を形成した後、当該ビアホール及び当該配線溝のそれぞれの底面及び壁面に、例えばスパッタ法によりバリアメタル１１９を堆積する。続いて、バリアメタル１１９をメッキ電極として例えば銅を電解メッキにより前記ビアホール及び前記配線溝に埋め込んだ後、埋め込まれた銅の表面を例えばＣＭＰ法により平坦化することによって上層金属配線１２０を形成する。次に、上層金属配線１２０上を含む上層絶縁膜１１６上の全面に、例えばＰ−ＳｉＮ膜からなる厚さ約３００ｎｍの最上層絶縁膜１２１を形成する。
【００３２】
次に、図３（ｃ）に示すように、最上層絶縁膜１２１を選択的にエッチングすることにより、上層金属配線１２０に達する溝状の開口部（図１の開口部１２２）を形成した後、当該開口部を含む最上層絶縁膜１２１上の全面に、例えばスパッタ法を用いて厚さ約０．１μｍのＴｉ系金属膜及び厚さ約３μｍのアルミニウム膜を順次堆積する。その後、フォトリソグラフィ及びドライエッチングにより前記アルミニウム膜及び前記Ｔｉ系金属膜をパターニングして、バリアメタル１２３及び最上層金属配線１２４を形成する。ここで、上層金属配線１２０と最上層金属配線１２４とは、交差部１２８を除いて、最上層絶縁膜１２１の溝状の開口部（図１の開口部１２２）を通じて電気的に接続されている。その後、最上層金属配線１２４上を含む最上層絶縁膜１２１上の全面に、例えばＰ−ＳｉＮ膜やプラズマＳｉＯＮ膜などからなる保護膜１２５を形成する。これにより、インダクタ素子が完成する。
【００３３】
以上に説明したように、第１の実施形態によれば、半導体基板１０１上に上層絶縁膜１１６等を介して形成した上層金属配線１２０と、上層金属配線１２０上に最上層絶縁膜１２１を介して形成した最上層金属配線１２４とを、最上層絶縁膜１２１に設けた溝状の開口部１２２を通じて電気的に接続することにより、インダクタ素子１００の各巻き線を構成している。このため、交差部１２８〜１３０において下側を通る巻き線部分を、当該各交差部において最上層金属配線１２４を分断することにより、上層金属配線１２０、つまり、半導体基板１０１上に上層絶縁膜１１６等を介して形成した上層金属配線１２０によって構成することができる。従って、上層金属配線１２０を半導体基板１０１から離隔させることができるため、半導体基板１０１に通電動作時に生成される渦電流を抑制することができるので、渦電流に起因する損失を抑制して、高いＱ値を有するインダクタ素子１００を実現できる。また、交差部１２８〜１３０において下側を通る巻き線部分となる上層金属配線１２０を半導体基板１０１から離隔させることができるため、基板・配線間の寄生容量を低減できるので、容量性結合の影響を抑制して、高い自己共振周波数を有するインダクタ素子１００を実現できる。
【００３４】
また、第１の実施形態によれば、交差部１２８〜１３０を除いてインダクタ素子１００を構成する各巻き線を、開口部１２２を通じて電気的に接続された最上層金属配線１２４及び上層金属配線１２０の２層構造により構成しているため、各巻き線の実質的な厚さを大きくして各巻き線の直列抵抗を低減できるので、抵抗に起因する損失を大幅に減らすことができる。従って、インダクタ素子１００の自己共振周波数及びＱ値をさらに向上させることができるので、高性能な高周波用インダクタ素子を実現できる。これにより、発振器や低ノイズアンプなどのＲＦ回路の性能や消費電力等を改善することができる。
【００３５】
尚、第１の実施形態において、バリアメタル１０９、１１４、１１９としては、例えば厚さ約２５ｎｍのＴａＮ層を形成し、最下層金属配線１１０、下層金属配線１１５、上層金属配線１２０としては、例えば厚さ約５００ｎｍの銅膜を形成してもよい。
【００３６】
また、第１の実施形態において、下層絶縁膜１１１や上層絶縁膜１１６として、例えば厚さ約４００ｎｍのプラズマＴＥＯＳ膜を堆積した後、当該プラズマＴＥＯＳ膜をＣＭＰ法によって平坦化しているため、下層絶縁膜１１１や上層絶縁膜１１６には膜減りが生じる。そこで、下層絶縁膜１１１や上層絶縁膜１１６となるプラズマＴＥＯＳ膜を平坦化した後に酸化膜を追加して堆積することにより、前記の膜減りを防止して、基板・配線間の寄生容量を小さくしてもよい。
【００３７】
また、第１の実施形態において、最上層金属配線１２４として、例えばスパッタ法によりアルミニウム膜を堆積したが、これに代えて、電解メッキにより、抵抗率の低い金、銀、銅などの材料からなる最上層金属配線１２４を形成してもよい。
【００３８】
また、第１の実施形態において、４巻きの巻き線を有するインダクタ素子１００について説明したが、インダクタ素子１００の巻き線の数は２巻き以上であれば（つまり少なくとも一箇所の交差部があれば）、特に限定されない。また、半導体基板１０１上に４層の金属配線、具体的には、最下層金属配線１１０、下層金属配線１１５、上層金属配線１２０及び最上層金属配線１２４を形成し、このうち最上層金属配線１２４及び上層金属配線１２０を用いてインダクタ素子１００を構成したが、本発明はこれに限定されるものではない。すなわち、インダクタ素子１００を構成するための２層の配線が存在し、そのうちの下側の配線と半導体基板１０１との間に少なくとも一層の絶縁膜が介在していれば、装置全体としての配線層数、及びインダクタ素子１００を構成するために使用する配線層は本発明において特に限定されるものではない。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的にはインダクタ素子を備えた半導体装置について、図面を参照しながら説明する。
【００４０】
図４は本実施形態の半導体装置におけるインダクタ素子の平面形状を示す図である。尚、図４において、図１及び図２（ａ）、（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４１】
図４に示す本実施形態のインダクタ素子２００が図１及び図２（ａ）、（ｂ）に示す第１の実施形態のインダクタ素子１００と異なっている点は次の通りである。すなわち、本実施形態のインダクタ素子２００における一端部１２６と他端部１２７との間の中点には、インダクタ素子２００を構成する巻き線（具体的には上層金属配線１２０）の一箇所を下層金属配線１１５’に引き出したタップ端子１３１が設けられている。これにより、全体として３巻半の巻き線を有するインダクタ素子２００が、特性の相似した２つのインダクタに分割され、当該各インダクタを外部と接続することができる。
【００４２】
具体的には、図４に示すように、半導体基板１０１上の上層絶縁膜１１６に設けられたビアホール１１７‘を通じて、インダクタ素子２００の巻き線を構成する上層金属配線１２０と下層金属配線１１５’とが電気的に接続されており、当該下層金属配線１１５’によりタップ端子１３１が構成されている。その結果、インダクタ素子２００の一端部１２６とタップ端子１３１との間、及びインダクタ素子２００の他端部１２７とタップ端子１３１との間にそれぞれ、インダクタ素子２００が分割されてなる２つのインダクタが配置されることになる。
【００４３】
以上に説明したように、第２の実施形態によれば、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、第２の実施形態においては、インダクタ素子２００における一端部１２６と他端部１２７との間の中点に、インダクタ素子２００を構成する巻き線の一箇所を下層金属配線１１５’に引き出したタップ端子１３１が設けられている。このため、インダクタ素子２００の一端部１２６とタップ端子１３１との間、及びインダクタ素子２００の他端部１２７とタップ端子１３１との間にそれぞれ、特性が相似した２つのインダクタを簡単に設けることができる。また、第１の実施形態で述べたように、これらの２つのインダクタにおいては、巻き線の交差部における上層金属配線１２０と半導体基板１０１との間に生じる容量性結合の影響を抑制できると共に、通電動作時に半導体基板１０１に生成される渦電流の損失に起因する損失を抑制できるので、Ｑ値及び自己共振周波数が高い優れた特性を有する２つのインダクタを簡単に実現することができる。
【００４４】
尚、第２の実施形態において、タップ端子１３１として、インダクタ素子２００の巻き線の下層部を構成する上層金属配線１２０よりも１つ下層の配線である下層金属配線１１５’を利用している。しかし、これに代えて、上層金属配線１２０よりも２つ下層の配線である最下層金属配線１１０を利用してもよいし、又は、インダクタ素子２００の巻き線の上層部を構成する最上層金属配線１２４よりも１つ上層の配線を新たに設けて、当該上層の配線を利用してもよい。
【００４５】
また、第２の実施形態において、タップ端子１３１を１つ設けることにより、インダクタ素子２００を２つのインダクタに分割したが、これに代えて、タップ端子を２つ以上設けることにより、インダクタ素子２００を３つ以上のインダクタに分割してもよい。
【００４６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置、具体的にはインダクタ素子を備えた半導体装置について、図面を参照しながら説明する。
【００４７】
図５（ａ）は、本実施形態の半導体装置におけるインダクタ素子の巻き線の交差部（第１及び第２の実施形態の交差部１２８に相当）及びその周辺を拡大して示す平面図であり、図５（ｂ）は図５（ａ）におけるＡ−Ａ’線の断面図であり、図５（ｃ）は図５（ａ）におけるＢ−Ｂ’線の断面図である。尚、図５（ｂ）及び（ｃ）においては、図２（ａ）、（ｂ）に示す第１の実施形態の上層絶縁膜１１６及びその上側の部分を示しているが、上層絶縁膜１１６よりも下側の部分については基本的に第１の実施形態と同様である。また、図５（ａ）〜（ｃ）において、図１及び図２（ａ）、（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４８】
図５（ａ）〜（ｃ）に示すように、本実施形態においても、第１の実施形態と同様に、交差部１２８において上側を通る巻き線部分は、交差部１２８において上層絶縁膜１１６上に配置された上層金属配線１２０が分断されることにより、最上層絶縁膜１２１上に配置された最上層金属配線１２４のみによって構成されている。また、交差部１２８において下側を通る巻き線部分は、交差部１２８において最上層絶縁膜１２１上に配置された最上層金属配線１２４が分断されることにより、上層絶縁膜１１６上に配置された上層金属配線１２０のみによって構成されている。尚、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４と、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０とは、最上層絶縁膜１２１によって電気的に絶縁されている。
【００４９】
尚、図５（ａ）〜（ｃ）において、Ｌ１は、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０上での最上層金属配線１２４の分断長さ（上層金属配線１２０と電気的に接続されている最上層金属配線１２４が形成されていない領域の長さ）であり、Ｗ１は、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０の幅であり、Ｌ２は、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４下での上層金属配線１２０の分断長さ（最上層金属配線１２４と電気的に接続されている上層金属配線１２０が形成されていない領域の長さ）であり、Ｗ２は、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４の幅である。
【００５０】
また、Ｒ１は、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０の抵抗であり、Ｒ２は、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４の抵抗である。
【００５１】
以下、図５（ａ）〜（ｃ）に示す本実施形態のインダクタ素子が、図１及び図２（ａ）、（ｂ）に示す第１の実施形態のインダクタ素子１００と異なっている点について、製法面から説明する。
【００５２】
本実施形態においては、下層金属配線１１５の形成までを第１の実施形態（図３（ａ）、（ｂ）及びその説明を参照）と同様に実施した後、下層金属配線１１５上を含む下層絶縁膜１１１上の全面に、例えばＰ−ＳｉＮ膜やプラズマＴＥＯＳ膜などからなる上層絶縁膜１１６を堆積し、その後、上層絶縁膜１１６の表面を例えばＣＭＰ法により平坦化する。次に、図５（ｂ）、（ｃ）に示すように、上層絶縁膜１１６上の全面に、例えばスパッタ法により厚さ約０．１μｍのＴｉ系金属膜及び厚さ約３μｍのアルミニウム膜を堆積した後、フォトリソグラフィ及びドライエッチングにより前記アルミニウム膜及び前記Ｔｉ系金属膜をパターニングして、バリアメタル１１９及び上層金属配線１２０を形成する。次に、上層金属配線１２０上を含む上層絶縁膜１１６上の全面に、例えば厚さ約２μｍのプラズマＴＥＯＳ膜からなる最上層絶縁膜１２１を形成した後、最上層絶縁膜１２１を選択的にエッチングすることにより、上層金属配線１２０に達する溝状の開口部（図５（ａ）の開口部１２２）を形成する。その後、当該開口部を含む最上層絶縁膜１２１上の全面に、例えばスパッタ法を用いて厚さ約０．１μｍのＴｉ系金属膜及び厚さ約３μｍのアルミニウム膜を順次堆積する。その後、フォトリソグラフィ及びドライエッチングにより前記アルミニウム膜及び前記Ｔｉ系金属膜をパターニングして、バリアメタル１２３及び最上層金属配線１２４を形成する。ここで、上層金属配線１２０と最上層金属配線１２４とは、交差部１２８を除いて、最上層絶縁膜１２１の溝状の開口部（図５（ａ）の開口部１２２）を通じて電気的に接続されている。その後、最上層金属配線１２４上を含む最上層絶縁膜１２１上の全面に、例えばＰ−ＳｉＮ膜やプラズマＳｉＯＮ膜などからなる保護膜１２５を形成する。これにより、インダクタ素子が完成する。
【００５３】
以上のように、本実施形態においては、上層金属配線１２０と最上層金属配線１２４とはそれぞれ同じ金属材料を用いて同じ厚さで形成されている。また、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０の幅Ｗ１と、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４の幅Ｗ２とはそれぞれ同じ寸法（例えば約８μｍ）である。さらに、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０上での最上層金属配線１２４の分断長さＬ１と、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４下での上層金属配線１２０の分断長さＬ２とはそれぞれ同じ寸法（例えば約１８μｍ）である。従って、本実施形態においては、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０の電気抵抗Ｒ１と、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４の電気抵抗Ｒ２とが実質的に同等になる。
【００５４】
従って、第３の実施形態のインダクタ素子によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、インダクタ素子の両端部のそれぞれから見た直列抵抗が均一で等しくなるため、当該両端部のそれぞれから見た、抵抗に起因するＱ値の損失が等しくなるので、対称性に優れた高周波用インダクタ素子を実現できる。
【００５５】
尚、第３の実施形態においても、第２の実施形態のように、インダクタ素子における一端部と他端部との間の中点にタップ端子を接続すると、当該一端部とタップ端子との間、及び当該他端部とタップ端子との間にそれぞれ、特性が相似した２つの高周波用インダクタを簡単に設けることができる。
【００５６】
また、第３の実施形態において、上層金属配線１２０と最上層金属配線１２４とをそれぞれ同じ金属材料を用いて同じ寸法で形成した。しかし、これに代えて、両配線に異なる導電材料を用いた場合にも各配線の厚さ等の寸法を適切に調整することにより、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０の電気抵抗Ｒ１と、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４の電気抵抗Ｒ２とを実質的に同等にすることができるので、本実施形態と同様の効果を得ることができる。
【００５７】
例えば、上層金属配線１２０として比抵抗ρ１の銅金属を用いると共に最上層金属配線１２４として比抵抗ρ２のアルミニウム金属を用い、上層金属配線１２０の厚さをｔ１、最上層金属配線１２４の厚さをｔ２とした場合において、交差部での各配線の幅及び分断長さが同じであるとすると、下記（式２）に従って各配線の厚さを設定することにより、本実施形態と同様の効果を得ることができる。
【００５８】
ｔ２＝ｔ１×ρ２／ρ１  ・・・  （式２）
ここで、ρ１が１．７２Ｘ１０-8Ω・ｍであり、ρ２が２．７５Ｘ１０-8Ω・ｍであり、ｔ１が１μｍであるとすると、（式２）に従って、ｔ２（つまりアルミニウム金属からなる最上層金属配線１２４の厚さ）を約１．６μｍに設定すれば、上層金属配線１２０と最上層金属配線１２４とを異なる金属材料を用いて形成した場合にも、交差部１２８において下側を通る巻き線部分となる上層金属配線１２０の電気抵抗Ｒ１と、交差部１２８において上側を通る巻き線部分となる最上層金属配線１２４の電気抵抗Ｒ２とを実質的に同等にすることができる。従って、インダクタ素子の両端部のそれぞれから見た、抵抗に起因するＱ値の損失が等しくなるので、対称性に優れたインダクタ素子を実現することができる。
【産業上の利用可能性】
【００５９】
以上に説明したように、本発明のインダクタ素子はＱ値及び自己共振周波数が高い優れた特性を有しており、例えば高周波用ＲＦ回路の半導体装置に内蔵されるインダクタ、特に、高周波動作での性能向上が要求されるインダクタとして有用である。
【図面の簡単な説明】
【００６０】
【図１】図１は、本発明の第１の実施形態に係る半導体装置におけるインダクタ素子の平面形状を示す図である。
【図２】図２（ａ）は図１におけるＡ−Ａ’線の断面図であり、図２（ｂ）は図１におけるＢ−Ｂ’線の断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置におけるインダクタ素子の平面形状を示す図である。
【図５】図５（ａ）は、本発明の第２の実施形態に係る半導体装置におけるインダクタ素子の巻き線の交差部及びその周辺を拡大して示す平面図であり、図５（ｂ）は図５（ａ）におけるＡ−Ａ’線の断面図であり、図５（ｃ）は図５（ａ）におけるＢ−Ｂ’線の断面図である。
【図６】図６は従来のインダクタ素子の平面図である。
【図７】図７は図６におけるVII−VII線の断面図である。
【符号の説明】
【００６１】
１００    インダクタ素子
１０１    半導体基板
１０２    拡散層
１０３    フィールド酸化膜
１０５    タングステンプラグ
１０６    プラズマシリコン窒化膜
１０７    最下層絶縁膜
１０９    バリアメタル（最下層金属配線用）
１１０    最下層金属配線
１１１    下層絶縁膜  
１１４    バリアメタル（下層金属配線用）
１１５    下層金属配線
１１５’  下層金属配線（タップ端子用）
１１６    上層絶縁膜
１１７    ビアホール（下層金属配線・上層金属配線間）
１１７’  ビアホール（タップ端子用）
１１９    バリアメタル（上層金属配線用）
１２０    上層金属配線
１２１    最上層絶縁膜
１２２    開口窓
１２３    バリアメタル（最上層金属配線用）
１２４    最上層金属配線
１２５    保護膜
１２６    インダクタ素子の一端部
１２７    インダクタ素子の他端部
１２８〜１３０    交差部
１３１    タップ端子
２００    インダクタ素子
【図１】
2009260141.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2009260141.tif 000007
【図６】
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【図７】
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