(57)【要約】【課題】Ｓｉ活性層の厚さを高精度とした半導体基板及びその製造方法を提供する。【解決手段】半導体材料からなる第１基板１０と第１基板１０の第１面１０ａ側に貼り合わせられた第２基板５０とからなる半導体基板であって、第１基板１０は、第１基板１０の第１面１０ａ側に形成された凹部３０ａと、第１基板１０の第１面１０ａとその反対面となる第２面１０ｂとに開口部を有する貫通孔２０ａと、凹部３０ａの内部に埋設された絶縁部３０と、貫通孔２０ａの内側に埋設された絶縁部２０と、を備えている。貫通孔２０aの内側に埋設された絶縁部２０は、貫通孔２０ａの側壁２０ｂ及び第２面１０ｂ側の開口部２０ｃを覆って形成された第１の絶縁材料からなる第１層２１と、第１層２１の内側に埋設された第１の絶縁材料と異なる第２の材料からなる第２層２２と、からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体材料からなる第１基板と前記第１基板の第１面側に貼り合わせられた第２基板とからなる半導体基板であって、
前記第１基板は、前記第１基板の第１面側に形成された凹部と、前記第１基板の第１面とその反対面となる第２面とに開口部を有する貫通孔と、前記凹部の内部に埋設された絶縁部と、前記貫通孔の内側に埋設された絶縁部と、を備え、
前記貫通孔の内側に埋設された絶縁部は、前記貫通孔の側壁及び第２面側の開口部を覆って形成された第１の絶縁材料からなる第１層と、該第１層の内側に埋設された前記第１の絶縁材料と異なる第２の材料からなる第２層と、からなることを特徴とする半導体基板。
【請求項２】
前記第１の絶縁材料は、ＳｉＮであることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記第１基板と前記第２基板との間に、絶縁材料からなる下地絶縁膜を備えていることを特徴とする請求項１又は２に記載の半導体基板。
【請求項４】
半導体材料からなる第１基板の第１面側に、複数種の異なる深さの凹部を形成するとともに、該凹部の内部に絶縁部を埋設する工程と、
前記絶縁部が埋設された第１基板の第１面側に第２基板を貼り合わせる工程と、
前記第１基板における前記第１面の反対面となる第２面の側を薄厚化する薄膜化処理を行って、前記凹部のうち最も深い凹部の内部に埋設された絶縁部を第２面側に露出させる工程と、を有し、
前記絶縁部を埋設する工程は、前記凹部のうち最も深い凹部の内部に、該凹部の内壁を覆って第１の絶縁材料からなる第１層を形成し、該第１層を除く該凹部の内部に前記第１の絶縁材料と異なる第２の材料からなる第２層を形成するプロセスを有し、
前記絶縁部を第２面側に露出させる工程では、前記第１の絶縁材料と前記第２の材料との材質の違い及び／又は前記第１の絶縁材料と前記第１基板の半導体材料との材質の違いに基づいて、前記薄厚化処理の終点を決定することを特徴とする半導体基板の製造方法。
【請求項５】
前記第１基板の半導体材料は、Ｓｉであることを特徴とする請求項４に記載の半導体基板の製造方法。
【請求項６】
前記絶縁部を第２面側に露出させる工程の前記薄厚化処理は、ＣＭＰ法で前記第１基板の第２面側を研磨することで行い、かつ前記第１の絶縁材料として、前記ＣＭＰ法における研磨速度が前記第１基板の半導体材料の研磨速度よりも遅いものを用いることを特徴とする請求項４又は５に記載の半導体基板の製造方法。
【請求項７】
前記第１の絶縁材料は、ＳｉＮであることを特徴とする請求項６に記載の半導体基板の製造方法。
【請求項８】
前記絶縁部を第２面側に露出させる工程の前記薄厚化処理は、プラズマエッチング法で前記第１基板の第２面側をエッチングすることで行い、かつ前記第１の絶縁材料として、前記プラズマエッチング法でのプラズマ光の特性が、前記第２の材料及び／又は前記第１基板の半導体材料と異なるものを用いること特徴とする請求項４又は５に記載の半導体基板の製造方法。
【請求項９】
前記絶縁部を埋設する工程と、前記第２基板を貼り合わせる工程との間に、第１基板の第１面側に絶縁材料からなる下地絶縁膜を形成することを特徴とする請求項４〜８のいずれか一項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板がデバイスの製造に用いられる機会が増えてきている。ＳＯＩ基板は、絶縁層上にＳｉ活性層を有するものであり、これを用いて複数の素子を有するチップを形成すると、完全に素子分離することができる。完全に素子分離することで寄生容量を小さくすることができ、素子を高速かつ低消費電力で機能させることができる。
【０００３】
このようなＳＯＩ基板を製造する際には、素子の耐圧等の特性がＳｉ活性層の厚さによって大きく影響されるので、Ｓｉ活性層の厚さを高精度に制御することが重要である。Ｓｉ活性層の厚さを制御することができるＳＯＩ基板の製造方法としては、特許文献１、２に開示されている方法等が挙げられる。
【０００４】
特許文献１、２の方法はいずれも、貼り合わせ法を応用したものである。貼り合わせ法は、Ｓｉからなる第１基板の表面に絶縁層を形成し、第１基板とＳｉからなる第２基板とを絶縁層が内側となるように貼り合わせた後に、第１基板側のＳｉを適宜薄厚化する方法である。特許文献１，２の方法では、第１基板に絶縁層を形成する際に、第１基板に凹部を形成し、凹部内に絶縁部を形成する。そして、第１基板と第２基板を貼り合わせた後に、絶縁部が露出するまで第１基板側のＳｉを薄厚化して、絶縁部の間のＳｉ部をＳｉ活性層とする。Ｓｉ活性層の厚さは、凹部の底面から凹部の間の隔壁上面までの高さとなるので、凹部の深さと隔壁の高さを制御することにより、Ｓｉ活性層の厚さを制御することが可能となっている。
【０００５】
特許文献１の方法は、凹部を形成する際のエッチング条件を工夫したものであり、凹部の深さを高精度に制御することができる。また、特許文献２の方法は、第１基板側のＳｉを薄厚化する方法を工夫したものであり、ＵＮＩＢＯＮＤ法で第１基板側を大まかな厚さとした後、第１基板側をＣＭＰ法で研磨し薄厚化している。大まかな厚さにした後に研磨するので研磨速度を低くすることができ、薄厚化の精度を向上させることができる。また、特許文献２の方法は、複数の凹部を形成した後、凹部の間の隔壁を隔壁ごとにエッチングして低くし、複数種の高さの隔壁を形成している。このようにすれば、Ｓｉ活性層の厚さを絶縁部の間ごとに異なった厚さに制御することもできる。
【特許文献１】特開平８−３３０４１４号公報
【特許文献２】特開２００３−７８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
先述のように、特許文献１、２の方法によればＳｉ活性層の厚さを高精度とすることができるが、さらに精度を向上させるためには改善点があった。すなわち、通常の絶縁部はＳｉＯｘからなっており、ＣＭＰ法ではＳｉの研磨速度とＳｉＯｘの研磨速度との差を大きくすることが困難である。したがって、絶縁部をストッパとして十分に機能させることができず、絶縁部の厚さの精度が損なわれる場合がある（例えば、特許文献２の図３）。そこで、耐研磨性がＳｉＯｘよりも高いＳｉＮ等で絶縁部を形成し、絶縁部のストッパとしての機能を強化することも考えられる。ところが、ＳｉＮは凹部内に埋め込むことが難しい材料なので、埋め込み時間が長くなることや埋め込み不良を生じてしまうこと等の不都合が生じてしまう。
【０００７】
本発明は、前記事情に鑑み成されたものであって、Ｓｉ活性層の厚さを高精度とした半導体基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体基板は、半半導体材料からなる第１基板と前記第１基板の第１面側に貼り合わせられた第２基板とからなる半導体基板であって、
前記第１基板は、前記第１基板の第１面側に形成された凹部と、前記第１基板の第１面とその反対面となる第２面とに開口部を有する貫通孔と、前記凹部の内部に埋設された絶縁部と、前記貫通孔の内側に埋設された絶縁部と、を備え、
前記貫通孔の内側に埋設された絶縁部は、前記貫通孔の側壁及び第２面側の開口部を覆って形成された第１の絶縁材料からなる第１層と、該第１層の内側に埋設された前記第１の絶縁材料と異なる第２の材料からなる第２層と、からなることを特徴とする。
【０００９】
一般に、貫通孔の内側に埋設される絶縁部は、貫通孔の内側を埋め込むことにより第１面側を平坦化する機能と、第２面側を薄厚化する薄厚化処理において絶縁部の第２面側が検出されることにより薄厚化処理の終点を決定させる機能と、を有している必要がある。
本発明の半導体基板では、前記貫通孔の内側に埋設された絶縁部が、互いに異なる材料からなる第１層と第２層から構成されており、第１層、第２層の材料を選択することによって、絶縁部をより有効に機能させることができる。すなわち、第２層の材料として埋め込みやすい材料を選択することで、貫通孔の内側に絶縁部を良好に埋設することができ、第１面側を十分に平坦化することができる。したがって、第１層の材料としては、埋め込みやすい材料を選択する必要がなくなり、薄厚化処理において通常用いられている材料よりも検出しやすい材料を選択することができる。よって、薄厚化処理の精度を向上させることができ、前記凹部の内部に形成された絶縁部の第２面側に半導体材料を高精度な厚さで残し半導体層とすることができる。このようにして、本発明の半導体基板は高精度の厚さの半導体層を有したものとなり、良質な素子を形成可能となっている。
【００１０】
また、前記第１の絶縁材料は、ＳｉＮであることが好ましい。
一般に前記薄厚化処理は、ＣＭＰ法で第１基板の第２面側を研磨することで行われており、また通常は前記貫通孔の内側に埋設される絶縁部はＳｉＯｘからなっている。ＳｉＮはＳｉＯｘよりも硬質であるので、ＳｉＮからなる第１層が第２面側に露出した際には、ＳｉＯｘからなるものよりも研磨速度が急激に低下するようになる。したがって、ＣＭＰ法を用いた薄厚化処理においてその終点がより的確に決定されるようになるので、半導体層の厚さの精度を向上させることができる。
【００１１】
また、前記第１基板と前記第２基板との間に、絶縁材料からなる下地絶縁膜を備えていることが好ましい。
このようにすれば、第１基板の第１面側の微小な凹凸を下地絶縁膜で覆うことができ、第１面側が平坦化されるので、第１基板と第２基板との密着性を高めることができる。
【００１２】
本発明の半導体基板の製造方法は、
半導体材料からなる第１基板の第１面側に、複数種の異なる深さの凹部を形成するとともに、該凹部の内部に絶縁部を埋設する工程と、
前記絶縁部が埋設された第１基板の第１面側に第２基板を貼り合わせる工程と、
前記第１基板における前記第１面の反対面となる第２面の側を薄厚化する薄膜化処理を行って、前記凹部のうち最も深い凹部の内部に埋設された絶縁部を第２面側に露出させる工程と、を有し、
前記絶縁部を埋設する工程は、前記凹部のうち最も深い凹部の内部に、該凹部の内壁を覆って第１の絶縁材料からなる第１層を形成し、該第１層を除く該凹部の内部に前記第１の絶縁材料と異なる第２の材料からなる第２層を形成するプロセスを有し、
前記絶縁部を第２面側に露出させる工程では、前記第１の絶縁材料と前記第２の材料との材質の違い及び／又は前記第１の絶縁材料と前記第１基板の半導体材料との材質の違いに基づいて、前記薄厚化処理の終点を決定することを特徴とする。
【００１３】
このようにすれば、第２層の材料として埋め込みやすい材料を選択することにより、貫通孔の内側に絶縁部を良好に埋設することができるので、第１層の材料としては、埋め込みやすい材料を選択する必要がなくなり、薄厚化処理において検出しやすい材料を選択することができる。したがって、薄厚化処理において第１層が第２面側に露出したタイミングを良好に検知することができるようになり、これに基づいて薄厚化処理の終点を的確に決定することができる。よって、第２面側を所望の厚さに薄厚化することができ、絶縁部の第２面側に残った半導体材料は高精度な厚さとなる。このようにして、高精度な厚さの半導体層を有する半導体基板を製造することができ、これを用いることにより良好な特性の素子を形成することができる。
【００１４】
また、例えば凹部の深さを３種以上の複数種とすれば、絶縁部の厚さが３種以上の複数種となり、半導体層の厚さが２種以上の複数種となる。本発明の製造方法によれば、半導体層の厚さが複数種である場合でもそれぞれが高精度となるので、耐圧等の特性が互いに異なる複数種の素子を混載可能な半導体基板を製造することができる。
【００１５】
また、前記第１基板の半導体材料は、Ｓｉであることが好ましい。
このようにすれば、Ｓｉは半導体分野で一般的な材料であるので、様々なデバイスに適用可能な半導体基板を製造することができる。
【００１６】
また、前記絶縁部を第２面側に露出させる工程の前記薄厚化処理は、ＣＭＰ法で前記第１基板の第２面側を研磨することで行い、かつ前記第１の絶縁材料として、前記ＣＭＰ法における研磨速度が前記半導体材料の研磨速度よりも遅いものを用いることもできる。また、この場合には、前記第１の絶縁材料がＳｉＮであることが好ましい。
このようにすれば、前記第２面側に前記第１層が露出した際にＣＭＰ法による研磨速度の低下を検知することができ、この検知結果に基づいて研磨処理（薄厚化処理）の終点を決定することができる。一般に絶縁部はＳｉＯｘで形成されており、ＳｉＮはＳＩＯｘよりも研磨速度が格段に低いので、ＳｉＮを用いて前記第１層を形成すれば研磨処理の終点を良好に決定することができる。したがって、第１基板の第２面側を所望の厚さに薄厚化することができ、半導体層の厚さの精度を向上させることができる。
【００１７】
また、前記絶縁部を第２面側に露出させる工程の前記薄厚化処理は、プラズマエッチング法で前記第１基板の第２面側をエッチングすることで行い、かつ前記第１の絶縁材料として、前記プラズマエッチング法でのプラズマ光の特性が、前記第２の材料及び／又は前記第１基板の半導体材料と異なるものを用いることもできる。
このようにすれば、前記第１層の第２面側又は前記第２層の第２面側が第１基板の第２面側に露出した際に、プラズマ光の特性が変化するのでこれを検知することができ、この検知結果に基づいてエッチング（薄厚化処理）の終点を決定することができる。プラズマ光の特性変化は、光学的手段で検知することができるので、瞬時に検知することができる。したがって、エッチングの終点を良好に決定することができるので、第１基板の第２面側を所望の厚さに薄厚化することができ、半導体層の厚さの精度を向上させることができる。
【００１８】
また、前記絶縁部を埋設する工程と、前記第２基板を貼り合わせる工程との間に、第１基板の第１面側に絶縁材料からなる下地絶縁膜を形成することが好ましい。
このように下地絶縁膜を形成すれば、第１基板の第１面側に前記絶縁部による微小な凹凸が生じている場合でも、これを前記下地絶縁膜で覆うことができ、第１基板の第１面側を平坦化することができる。また、下地絶縁膜を形成しないで例えばＣＭＰ法等で第１面側と平坦化することもできるが、絶縁部と第１基板との材料の違いや、各絶縁部あるいは第１基板の露出面積の違いによって、局所的に研磨量の違い（ディッシング）が生じてしまう場合がある。下地絶縁膜を形成すれば、ディッシングを生じることなく研磨することもできるので、より良好に平坦化することができる。以上のようにして、下地絶縁膜を含む第１基板の第１面側を十分に平坦にすることができるので、第２基板を貼り合わせた際に、第１基板と第２基板とをより良好に密着させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。
【００２０】
（第１実施形態）
図１（ａ）は、本発明に係る半導体基板の第１実施形態たる半導体基板１の構成を示す側断面図である。図１（ａ）に示すように、半導体基板１は、半導体材料（例えば単結晶シリコン）からなる第１基板１０と、前記第１基板１０の第１面１０ａ側に貼り合わせられたシリコン等からなる第２基板５０と、を備えて構成されている。また、本実施形態では第１基板１０と第２基板５０との間に、例えばＳｉＯ２（絶縁材料）からなる下地絶縁膜４０が形成されている。
【００２１】
また、前記第１基板１０は、前記第１基板１０の第１面１０ａとその反対面となる第２面１０ｂとに開口部を有する貫通孔２０ａと、この貫通孔２０ａの内側に埋設された第１絶縁部（絶縁部）２０と、前記第１基板１０の第１面１０ａ側に形成された凹部（第２凹部）３０ａと、この第２凹部３０ａの内部に埋設された第２絶縁部（絶縁部）３０と、を備えている。
【００２２】
また、前記貫通孔２０ａの内側に埋設された第１絶縁部２０は、前記貫通孔２０ａの側壁２０ｂ及び第２面１０ｂ側を覆って形成された第１層２１と、この第１層２１の内側に埋設された第２層２２とからなっている。本実施形態では、第１の絶縁材料（第１層２１の材料）としてＳｉＮを用いており、第２の材料（第２層２２の材料）としてＳｉＯ２を用いている。第１絶縁部２０は、半導体基板１に複数の素子を形成した際に、素子分離領域として機能させることができるようになっている、
【００２３】
また、第１基板１０における前記第２絶縁部３０の第２面１０ｂ側は、前記貫通孔２０ａの深さ（第１絶縁部２０の厚さ）と、前記第２凹部３０ａの深さ（第２絶縁部３０の厚さ）との差に相当する厚さの半導体層６０となっている。また、本実施形態では、先述のように下地絶縁膜４０が形成されており、第１絶縁部２０と第２絶縁部３０の間における下地絶縁膜４０の第２面１０ｂ側は、前記貫通孔２０ａの深さ（第１絶縁部２０の厚さ）に相当する半導体層６５となっている。これら半導体層６０、６５は、第１基板１０の半導体材料（単結晶シリコン）からなっており、素子を形成する際にはＳｉ活性層とすることができるようになっている。また、半導体層６０と半導体層６５とは、互いに厚さが異なっているので、耐圧等の特性が互いに異なる素子を形成することもできるようになっている。
【００２４】
（変形例）
次に、本発明に係る半導体基板の変形例を説明する。図１（ｂ）は、変形例を示す側断面構成図である。本変形例が前記第１実施形態と異なる点は、２種の深さの凹部３０ａ、３１ａと、複数の貫通孔２０ａとを備えており、貫通孔２０ａと凹部３０ａ、３１ａとが近接して設けられている点である。複数の貫通孔２０ａのそれぞれには、前記第１実施形態と同様に第１層２１と第２層２２とからなる第１絶縁部２０が形成されている。また、２種の深さの凹部３０ａ、３１ａのうち、浅い凹部（第２凹部）３０ａには第２絶縁部３０が設けられており、深い凹部（第３凹部）３１ａには第３絶縁部３１が埋設されている。第２絶縁部３０の第２面１０ｂ側は、厚い半導体層６０となっており、第３絶縁部３１の第２面１０ｂ側は薄い半導体層６１となっている。
【００２５】
このように複数の貫通孔２０ａ、すなわち複数の第１絶縁部２０を備えた構成とすれば、第１絶縁部２０の間の半導体層６０、６１を完全素子分離が可能な素子形成部とすることができる。したがって、このような半導体基板に素子を形成すると、寄生容量を低減することができるので、素子を高速かつ低消費電力で機能させることができる。
【００２６】
また、半導体層６０と半導体層６１とは、互いに厚さが異なるので、耐圧等の特性が互いに異なる素子を形成可能となっている。例えば、半導体層６０は厚いので高耐圧の素子を形成するのに適しており、半導体層６１は薄いので高速の素子を形成するのに適している。このように、複数種の厚さの半導体層６０、６１を備えた半導体基板には特性が異なる素子を混載することができ、多機能のチップを形成することができる。
【００２７】
なお、半導体層の厚さとしては、本変形例の他にも３種以上の複数種としてもよく。本発明の半導体基板は、半導体層の厚さが複数種である場合でもそれぞれが高精度となっているので、耐圧等の特性が互いに異なる複数種の素子を良好に混載可能なものとなっている。
【００２８】
次に、本発明に係る半導体基板の製造方法の実施形態を説明する。なお、以下の第２実施形態では、本発明に係る半導体基板の製造方法を、前記半導体基板１に適用した例を用いて説明する。
【００２９】
（第２実施形態）
図２（ａ）〜（ｆ）、図３（ａ）〜（ｅ）は、本発明に係る製造方法の一実施形態（第２実施形態）を示す断面工程図である。
【００３０】
まず、図２（ａ）に示すように、半導体材料（例えば単結晶シリコン）からなる第１基板１０を用意し、これを適宜洗浄する。次に、図２（ｂ）に示すように、第１基板１０の第１面１０ａ側に、例えばレジスト材料を成膜しこの材料膜をフォトリソグラフィ法でパターニングすることにより、レジストパターンＭ１を形成する。
【００３１】
次に、図２（ｃ）に示すように、前記レジストパターンＭ１をマスクにして前記第１基板１０をエッチングし、第１凹部（凹部）２０ｄを形成する。第１凹部２０ｄは後の工程により、貫通孔２０ａ（図１（ａ）参照）となる部分である。本実施形態では、高密度プラズマエッチング装置等を用いたドライエッチング法によりエッチングする。具体的なエッチング条件としては、例えばＨＢｒ／Ｃｌ２／０２からなる混合ガスをそれぞれの流量が３０ｓｃｃｍ／９０ｓｃｃｍ／３ｓｃｃｍとなるように流通させ、ＲＦパワー７０Ｗ、圧力０．５Ｐａでエッチングする。
【００３２】
次に、図２（ｄ）に示すように、第１凹部２０ｄの内壁、すなわち側壁２０ｂ及び底面２０ｃを覆って第１の絶縁材料からなる第１層２１を形成する。本実施形態では、前記第１凹部２０ｄの内壁を含む第１基板１０の第１面１０ａの全面に、ＣＶＤ法でＳｉＮ（第１の絶縁材料）を数ｎｍ程度の厚さに成膜する。そして、第１基板１０の第１面１０ａ側をＣＭＰ法で研磨し、第１面１０ａ上に残留したＳｉＮを除去して第１面１０ａ上を平坦化して、第１層２１を形成する。
【００３３】
次に、図２（ｅ）に示すように、前記第１凹部２０ｄの内部における前記第１層２１の内側に、前記第１の絶縁材料（ＳｉＮ）と異なる第２の材料からなる第２層２２を埋設する。第２層２２の埋設方法としては、第１層２１の内側に気相法で第２の材料を堆積させて埋め込む方法や、第１層２１の内側に第２の材料を溶解あるいは分散させた液体（液体材料）を液相法で流し込み、アニール処理等で溶媒あるいは分散媒を蒸発させる方法等が挙げられる。前記気相法としては、ＣＶＤ法、蒸着法、スパッタ法等を用いることができ、前記液相法としては、スピンコート法、スプレーコート法、インクジェット法等を用いることができる。
【００３４】
本実施形態では、ＴＥＯＳガスを原料とした減圧ＣＶＤ法で前記第２層２２を埋設する。具体的には、圧力を０．０５〜０．１４ＫＰａ程度、温度を６００〜７００℃程度、ＴＥＯＳガスの流量を１００〜２００ｓｃｃｍ程度とし、減圧ＣＶＤ装置を用いて、前記第１層２１の内側を含む第１基板１０の第１面１０ａの全面にＳｉＯ２を堆積させる。そして、第１基板１０の第１面１０ａ側をＣＭＰ法で研磨し、第１面１０ａ上に残留した第２の材料（ＳｉＯ２）を除去して第１面１０ａ上を平坦化して、第２層２２を埋設する。このようにして、第１凹部２０ｄ内に第１層２１と第２層２２とからなる第１絶縁部２０を埋設する。
【００３５】
次に、図２（ｆ）に示すように、第１基板１０の第１面１０ａ側に、例えばレジスト材料を成膜しこの材料膜をフォトリソグラフィ法でパターニングすることにより、レジストパターンＭ２を形成する。本実施形態では、先述のように前記第１凹部２０ｄに第１絶縁部２０を埋設しているので、第１面１０ａと第１凹部２０ｄとの段差はほとんどなくなっている。また、本実施形態では、先述したように第１絶縁部２０を埋設する際に第１基板１０の第１面１０ａ側をＣＭＰ法で平坦化しているので、第１面１０ａと第１凹部２０ｄとの段差はさらに小さくなっている。したがって、レジストパターンＭ２に形状崩れを生じることが確実に防止されている。
【００３６】
次に、前記レジストパターンＭ２をマスクにして前記第１基板１０を、前記第１凹部２０ｄと同様にドライエッチング法によりエッチングし、図３（ａ）に示すように、第２凹部（凹部）３０ａを形成する。先述のように、形状崩れ等が生じることなくレジストパターンＭ２を形成しているので、第１基板１０を精度よくエッチングすることができ、第２凹部３０ａを高精度な深さ及び形状に形成することができる。
【００３７】
次に、先述の第１絶縁部２０の第２層２２と同様に、ＴＥＯＳガスを原料とした減圧ＣＶＤ法で、第２凹部３０ａを含む第１基板１０の第１面１０ａの全面にＳｉＯ２を堆積させる。そして、第１基板１０の第１面１０ａ側をＣＭＰ法で研磨し、第１面１０ａ上に残留した第２絶縁部３０の材料を除去して第１面１０ａ上を平坦化して、図３（ｂ）に示すように前記第２絶縁部３０を埋設する。
【００３８】
次に、図３（ｃ）に示すように、本実施形態では第１基板１０の第１面１０ａ側に絶縁材料からなる下地絶縁膜４０を形成し、この下地絶縁膜４０における前記第１基板１０と反対側の面４０ａをＣＭＰ法で平坦化する。このようにすることで、第１基板１０の第１面１０ａ側を良好に平坦化することができる。詳しくは、第１基板１０の第１面１０ａ側には、前記第１絶縁部２０や第２絶縁部３０によって微小な凹凸が生じている場合がある。下地絶縁膜４０を形成せずに、第１面１０ａ側をＣＭＰ法等で平坦化することもできるが、第１絶縁部２０の材料と第２絶縁部３０の材料とが異なる場合には、これらの研磨量が異なることにより凹凸（ディッシング）が生じてしまう場合がある。また、第１絶縁部２０の材料と第２絶縁部３０の材料とが同じ場合であっても、第１絶縁部２０の露出面積と第２絶縁部３０の露出面積とが異なる場合には、これら露出面の研磨量が互いに異なる量となってしまい凹凸を生じてしまう場合がある。
【００３９】
下地絶縁膜４０を形成すれば、前記第１絶縁部２０や第２絶縁部３０による微小な凹凸を下地絶縁膜４０で覆うことができ、下地絶縁膜４０を含む第１基板１０の第１面１０ａ側を平坦化することができる。また、下地絶縁膜４０の面４０ａは、ＣＭＰ法等によりディッシングを生じることなく研磨できるので、下地絶縁膜４０を含む第１基板１０の第１面１０ａ側を研磨することで、さらに平坦化することができる。
【００４０】
次に、図３（ｄ）に示すように、前記第１絶縁部２０と前記第２絶縁部３０とが形成された第１基板１０の第１面１０ａ側に、例えばシリコンからなる第２基板５０を貼り合わせる。先述のように、下地絶縁膜４０を含む第１基板１０の第１面１０ａ側を十分に平坦化しているので、下地絶縁膜４０を含む第１基板１０と前記第２基板５０とを十分密着させて貼り合わせることができる。
【００４１】
次に、図３（ｅ）に示すように、前記第１基板１０における第１面１０ａの反対面となる第２面１０ｂの側を薄厚化する薄膜化処理を行って、前記凹部２０ｄ、３０ａのうち最も深い凹部（第１凹部）２０ｄの内部に埋設された絶縁部（第１絶縁部）２０を第２面１０ｂ側に露出させる。第１凹部２０ｄは、第２面１０ｂ側に露出することにより、貫通孔２０ａとなる。本実施形態では、ＣＭＰ法で第２面１０ｂ側を研磨することにより薄厚化処理を行い、前記第１層２１の材料（ＳｉＮ）と前記半導体材料（単結晶シリコン）との材質の違いによって薄厚化処理の終点を決定する。
【００４２】
詳しくは、前記第１層２１が第２面１０ｂ側に露出していない際の研磨が厚さ方向に進行する速度（研磨速度）は、第１基板１０の半導体材料（単結晶シリコン）の硬さ等の材質によって定まる。また、前記第１層２１が第２面１０ｂ側に露出した後の研磨速度は第１層２１の材料（ＳｉＮ）の材質によって定まる。単結晶シリコンよりもＳｉＮは硬質なので、ＳｉＮからなる第１層２１の第２面１０ｂ側、すなわち第１凹部２０ｄの底面２０ｃが露出すると、研磨速度が低下する。したがって、研磨速度の経時変化を検知することにより第１層２１が露出したタイミングを知ることができ、このタイミングに基づいて研磨処理の終点を決定することができる。
【００４３】
このようにして、前記第２絶縁部３０の第２面１０ｂ側に第１基板１０の半導体材料（単結晶シリコン）を、前記第１絶縁部２０の厚さと前記第２絶縁部３０の厚さとの差だけ残し、半導体材料を残した部分を半導体層６０とする。以上のようにして、半導体基板１を製造することができる。
【００４４】
以上のような本発明の半導体基板の製造方法によれば、第１層２１と第２層２２とからなる第１絶縁部２０を形成しており、埋め込みやすい材料（ＳｉＯ２）で第２層２２を埋設しているので、第１層２１の材料を埋め込みやすさに制約されること無く選択することができる。したがって、第１層２１の材料として薄厚化処理で検出しやすい材料（ＳｉＮ）を選択することができ、薄厚化処理の終点を的確に決定することができる。よって、第１絶縁部２０の厚さを第１凹部２０ｄの深さと略同一とすることができるが、第１凹部２０ｄは高精度に加工可能なエッチング技術で形成されているのでその深さが高精度に制御されており、第１絶縁部２０の厚さは高精度となっている。このようにして、第２絶縁部３０の厚さと第１絶縁部２０の厚さとの差、すなわち半導体層６０の厚さを高精度とすることができる。
【００４５】
また、前記第２実施形態のように、ＣＭＰ法で薄厚化処理を行い第１の絶縁材料をＳｉＮとすれば、半導体層６０の厚さの精度を向上させることができる。
一般に、凹部を埋め込む材料としては、埋め込みやすいという観点からＳｉＯ２が用いられており、埋設された絶縁部の底面側をストッパとして機能させている。
前記第２実施形態では、ＳｉＯ２よりも硬質のＳｉＮで第１層２１を形成しているので、第１層２１が露出した際の研磨速度が急激に低下するようになり、露出したタイミングをより良好に検知することができる。したがって、的確に研磨処理の終点を決定することができ、第１基板１０の第２面１０ｂ側を所望の厚さに薄厚化することができる。また、露出を検知してから研磨処理を停止するまでのタイムラグ中にも研磨処理は進行してしまうが、ＳｉＯ２よりも硬質のＳｉＮからなる第一層２１は、タイムラグ中に研磨される厚さが小さいので、タイムラグ中に第２面１０ｂ側が薄厚化される厚さを極めて小さくすることができる。このようにして、薄厚化処理の精度を向上させることができるので、半導体層６０の厚さの精度を向上させることができる。
【００４６】
また、前記第２実施形態のように、凹部（例えば第１凹部２０ｄ）を形成するたびにこの凹部に絶縁部（第１絶縁部２０）を埋設し、次の凹部（第２凹部３０ａ）を形成すれば、凹部を形成するエッチング用のレジストパターンを形成する際に第１基板１０の第１面１０ａ上が平坦になっているので、レジストパターン（レジストパターンＭ２）に形状崩れ等を生じることがない。したがって、良好にエッチングすることができ、凹部（第２凹部３０ａ）の加工精度が損なわれることがない。また、レジストパターンを形成する際に、凹部内には絶縁部が埋め込まれているので、凹部内にレジストパターンが埋め込まれることが無く、凹部内に異物が入らない。したがって、凹部内に絶縁部を良好に埋設することができ、絶縁部の厚さの精度が損なわれない。このようにして、半導体層６０の厚さを高精度とすることができる。
【００４７】
また、前記第２実施形態のように下地絶縁膜４０を形成すれば、第１絶縁部２０や第２絶縁部３０と、第１面１０ａとの微小な凹凸を下地絶縁膜４０で覆うことができ、第１面１０ａ上を平坦化することができる。また、下地絶縁膜４０を形成することにより、第１面１０ａ側にディッシングを生じることなくＣＭＰ法で平坦化することができるので、さらに第１面１０ａを平坦化することができる。このようにして、第１面１０ａ側を十分に平坦化することにより、第１基板１０と第２基板５０とを良好に密着させることができる。
【００４８】
以上のようにして製造された本発明の半導体基板は、半導体層６０の厚さが高精度となっているので、半導体層６０に形成した素子の耐圧等の特性を所望のものとすることができ、良質の素子やこの素子を備えた良質なデバイス等を製造可能な半導体基板となっている。
【００４９】
また、前記変形例のように複数の貫通孔２０ａ、すなわち複数の第１絶縁部２０を備えた構成とすれば、半導体基板に素子を形成するとその寄生容量を低減することができるので、素子を高速かつ低消費電力で機能させることができる。また、複数種の異なる厚さの半導体層を有するようにすれば、本発明の半導体基板はそれぞれの厚さを高精度とすることができるので、耐圧等の特性が互いに異なる素子を良好に形成可能となる。このような半導体基板を用いれば、複数種の良質な素子を備え、良質でかつ多機能なデバイス等を形成することができる。
【００５０】
なお、前記第２実施形態では、第１絶縁部２０を形成する際に第１面１０ａ上の第１層２１の材料をＣＭＰ法で除去した後に、第２層２２を埋設したが、第１層２１の材料をＣＭＰ法で除去する前に第１凹部２０ｄの内側に第２層２２の材料を埋設し、その後に第１面１０ａ上をＣＭＰ法で研磨することにより第１面１０ａ上の第１層２１の材料と第２層２２の材料とを同時に除去するようにしてもよい。
【００５１】
また、第２の材料としては、絶縁材料の他に導電材料や半導体材料等、埋め込みやすい材料を適宜選択して用いることができる。例えば第２の材料としてポリシリコン等を用いて、第１絶縁部２０や第２絶縁部３０の一部を電極や配線等の導電部材として機能させてもよく、さらにポリシリコンを酸化させて絶縁性としてもよい。
【００５２】
また、ＣＭＰ法によって薄厚化を行う際に、第１絶縁部２０の第１層２１が露出したタイミングに基づいて研磨処理の終点を決定するのではなく、第２層２２が露出したタイミングに基づいて終点を決定してもよい。
【００５３】
（第３実施形態）
次に、本発明に係る半導体基板の製造方法の第３実施形態を説明する。本実施形態が前記第２実施形態と異なる点は、第１基板１０の第２面１０ｂ側を、ドライエッチング法でエッチバックして薄厚化処理を行う点である。なお、第１の絶縁材料としてはＳｉＯ２を用い、第２の材料としてはＳＯＧを用いる。また、ドライエッチングの方法としては、前記第２実施形態において第１凹部２０ｄ、第２凹部３０ａの形成に用いたプラズマエッチングを用いる。エッチング条件やエッチングの終点検出に用いるプラズマの波長として、第２層２２の材料（ＳＯＧ）をエッチングするのに適した条件やプラズマの波長を設定しておくことにより、良好に薄厚化することができる。すなわち、前記第１層２１の第２面１０ｂ側が除去されここに第２層２２が露出すると、検知されるプラズマ光の特性（波長）が変化することによりエッチングの終点を検出することができる。
【００５４】
このような方法によれば、終点を光学的手段で検知するので、第２層２２が露出した際にこれを瞬時に検知することができ、的確に薄厚化処理の終点を決定することができる。したがって、第１基板１０の第２面１０ｂ側を所望の厚さに薄厚化することができ、半導体層６０の厚さを高精度とすることができる。また、本実施形態のように第２の材料として液体材料（ＳＯＧ）を用いれば、第１絶縁部２０の埋設が容易化され、効率的に半導体基板を製造することができる。また、熱処理等により、第１絶縁部２０上を簡易に平坦化することもできる。
【００５５】
なお、プラズマ光の波長を検出するのではなく、プラズマ光の発光強度を検出するようにしてもよい。例えばポリシリコン等の半導体分野で一般的な材料を第２の材料とすれば、通常のエッチング方法で終点検出を行う方法等を転用して終点を決定することができる。また、前記第１層２１が露出した際に、プラズマ光の特性が変化することに基づいてエッチングの終点を決定するようにしてもよい。
【図面の簡単な説明】
【００５６】
【図１】（ａ）、（ｂ）は、本発明に係る半導体基板を示す側断面構成図である。
【図２】（ａ）〜（ｆ）は、本発明に係る製造方法を示す断面工程図である。
【図３】（ａ）〜（ｅ）は、本発明に係る製造方法を示す断面工程図である。
【符号の説明】
【００５７】
１・・・半導体基板、１０・・・第１基板、１０ａ・・・第１面、１０ｂ・・・第２面、２０・・・第１絶縁部（絶縁部）、２０ａ・・・貫通孔、２０ｂ・・・貫通孔の側壁、２０ｃ・・・貫通孔の第２面側開口部、２０ｄ・・・第１凹部（凹部）、２１・・・第１層、２２・・・第２層、３０・・・第２絶縁部（絶縁部）、３０ａ・・・第２凹部（凹部）、４０・・・下地絶縁膜、５０・・・第２基板、６０・・・半導体層
【図１】
2009027110.tif 000003
【図２】
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【図３】
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