(57)【要約】【課題】テストヘッドにおける接続線の交差を解消することで、コストの上昇や信号波形の劣化を防止することができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、制御装置１１、変換装置１２、及びＤＵＴ４０に対するインターフェイスとして機能するピンエレクトロニクス部１３を備えており、ＤＵＴ４０に試験信号を印加して得られる信号に基づいてＤＵＴ４０の試験を行う。制御装置１１は、ＤＵＴ４０が備えるピンに対して電気的に接続される物理ピンを、論理ピン情報を用いて特定して物理ピンに関する所定の制御を行う。変換装置１２は、ＤＵＴ４０が備えるピン（ＤＵＴピン）と物理ピンとの対応関係に応じて制御装置１１で用いられる論理ピン情報を変換する。【選択図】図１
2009042085.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置において、
前記被試験デバイスが備えるピンに対して電気的に接続される物理ピンを、当該物理ピンを論理的に取り扱うための論理ピン情報を用いて特定し、前記物理ピンに関する所定の制御を行う制御装置と、
前記被試験デバイスが備えるピンと前記物理ピンとの対応関係に応じて前記制御装置で用いられる前記論理ピン情報を変換する変換装置と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記変換装置は、前記制御装置で用いられる前記論理ピン情報に関する情報をデータ入力とし、当該情報が格納されているアドレスを前記物理ピンを特定するための情報として出力することにより、前記論理ピン情報を変換する連想メモリを備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記連想メモリは、前記論理ピン情報に関する情報として前記論理ピン情報の一部のみを入力としており、当該一部のみの論理ピン情報を変換することを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記連想メモリの後段に設けられ、前記連想メモリから出力されるアドレスに応じた所定のデータを前記物理ピンを特定するための情報として出力することにより、前記論理ピン情報を変換するメモリを備えることを特徴とする請求項２又は請求項３記載の半導体試験装置。
【請求項５】
前記変換装置は、前記制御装置で用いられる前記論理ピン情報と、前記変換装置で変換された論理ピン情報との何れか一方を前記制御装置の制御の下で選択し、選択した論理ピン情報を前記物理ピンを特定するために用いる選択部を備えることを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【請求項６】
前記制御装置は、前記連想メモリの記憶内容の一部をマスクするか否かを切り替えることで、前記連想メモリによる前記論理ピン情報の変換規則を切り替えることを特徴とする請求項２から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
図１１は、従来の半導体試験装置の外観を示す側面図である。図１１に示す通り、半導体試験装置１００は、本体部１０１及びテストヘッド１０２を備える。本体部１０１は、試験パターンの生成等を行う。テストヘッド１０２は、本体部１０１から送信される試験パターンから試験信号を生成し、この試験信号を被試験デバイス（以下、ＤＵＴ（Device Under Test）という）１１０に印加して得られる信号に基づいてＤＵＴ１１０の試験を行う。
【０００３】
テストヘッド１０２の内部には、ＤＵＴ１１０に対するインターフェイスとなる複数のピンエレクトロニクスカード１０３が設けられている。このピンエレクトロニクスカード１０３は、本体部１０１から送信される試験パターンを用いて上記の試験信号を生成してＤＵＴ１１０に供給する回路やＤＵＴ１１０から得られる信号に対して所定の信号処理を施す回路等が実装されたプリント配線板である。尚、ピンエレクトロニクスカード１０３には、生成された試験信号を外部に出力するドライバ回路等が接続された複数の信号出力端又は信号入出力端（以下、これらを「物理ピン」と総称する）が設けられている。
【０００４】
テストヘッド１０２の上面にはマザーボード１０４及びデバイスインターフェイス基板１０５が設けられている。ＤＵＴ１１０は、デバイスインターフェイス基板１０５上に載置される。マザーボード１０４は、ピンエレクトロニクスカード１０３とＤＵＴ１１０との間の接続を仲介するプリント配線板であり、同軸ケーブル１０６を用いてデバイスインターフェイス基板１０５と接続される。デバイスインターフェイス基板１０５は、ＤＵＴ１１０が装着される複数のＩＣコネクタ及び各種の補助回路（何れも図示省略）が実装されたプリント配線板である。
【０００５】
試験対象のＤＵＴ１１０がデバイスインターフェイス基板１０５上に載置されると、ＤＵＴ１１０のピン（以下、これを「ＤＵＴピン」という）の各々と、テストヘッド１０２に設けられたピンエレクトロニクスカード１０３の物理ピンの各々とが１対１に対応付けられた状態で試験が行われる。尚、本体部１０１で実行されるテストプログラムにおいては、「論理ピン情報」といわれる管理番号を用いて上記の物理ピン及びこれに対応するＤＵＴピンの特定及び管理が行われる。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開平８−３９４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来の半導体試験装置においては、物理ピンのピン番号に対する論理ピン情報の割り付けが固定されている。このため、ピンエレクトロニクスカード１０３の物理ピンとＤＵＴ１１０のＤＵＴピンとの割り付けも固定されてしまい、図１２に示す通り、物理ピンとＤＵＴピンとを接続する接続線Ｌ１０が交差してしまう。図１２は、物理ピンとＤＵＴピンとが接続される様子を示す平面図である。尚、図１２では、デバイスインターフェイス基板１０５上に設けられた１つのコネクタ１０７と、デバイスインターフェイス基板１０５上に載置された１つのＤＵＴ１１０とを図示している。
【０００７】
図１２において、ＤＵＴ１１０の各ピンに付された番号「１」〜「１０」はＤＵＴピンのピン番号を表しており、コネクタ１０７に付された番号「１」〜「１０」は物理ピンのピン番号を表している。いま、ＤＵＴピンと物理ピンとをピン番号「１」からピン番号「１０」まで順に接続しようとすると、図１２に示す通り、接続線Ｌ１０が交差してしまう。或いは、接続線Ｌ１０の交差を避けるために接続線Ｌ１０を迂回させようとすると、信号線Ｌ１０の配線長が伸びることによって信号波形の劣化等の信号品位の劣化が生じるという問題が考えられる。また、接続線Ｌ１０が交差する場合には、デバイスインターフェイス基板１０５に多層基板を用いる必要があり、コスト上昇の一因になっているという問題があった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、テストヘッドにおける接続線の交差を解消することで、コストの上昇や信号波形の劣化を防止することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体試験装置は、被試験デバイス（４０）に試験信号を印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置（１）において、前記被試験デバイスが備えるピンに対して電気的に接続される物理ピン（１５ａ〜１５ｎ）を、当該物理ピンを論理的に取り扱うための論理ピン情報を用いて特定し、前記物理ピンに関する所定の制御を行う制御装置（１１）と、前記被試験デバイスが備えるピンと前記物理ピンとの対応関係に応じて前記制御装置で用いられる前記論理ピン情報を変換する変換装置（１２、５０）とを備えることを特徴としている。
この発明によると、物理ピンを特定するために制御装置で用いられる論理ピン情報が、被試験デバイスが備えるピンと物理ピンとの対応関係に応じて変換装置において変換される。
また、本発明の半導体試験装置は、前記変換装置が、前記制御装置で用いられる前記論理ピン情報（Ａ１）に関する情報（Ａ１１）をデータ入力とし、当該情報が格納されているアドレスを前記物理ピンを特定するための情報（Ａ２１）として出力することにより、前記論理ピン情報を変換する連想メモリ（３１）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記連想メモリが、前記論理ピン情報に関する情報として前記論理ピン情報の一部のみを入力としており、当該一部のみの論理ピン情報を変換することを特徴としている。
また、本発明の半導体試験装置は、前記連想メモリの後段に設けられ、前記連想メモリから出力されるアドレスに応じた所定のデータを前記物理ピンを特定するための情報として出力することにより、前記論理ピン情報を変換するメモリ（３３）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記変換装置が、前記制御装置で用いられる前記論理ピン情報と、前記変換装置で変換された論理ピン情報との何れか一方を前記制御装置の制御の下で選択し、選択した論理ピン情報を前記物理ピンを特定するために用いる選択部（３２）を備えることを特徴としている。
更に、本発明の半導体試験装置は、前記制御装置が、前記連想メモリの記憶内容の一部をマスクするか否かを切り替えることで、前記連想メモリによる前記論理ピン情報の変換規則を切り替えることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、物理ピンを特定するために制御装置で用いられる論理ピン情報を、被試験デバイスが備えるピンと物理ピンとの対応関係に応じて変換装置において変換しているため、被試験デバイスが備えるピンと物理ピンとの関係に応じて論理ピン情報と物理ピントの対応関係を任意に変更することができる。このため、テストヘッドにおける接続線の交差が生じないように被試験デバイスが備えるピンと物理ピンとを接続しても、物理ピンを特定する上で支障が生ずることはないという効果がある。また、接続線の交差が生じないように、ＤＵＴピンと物理ピンとが接続されるため、コストの上昇や信号波形の劣化を防止することもできるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。
【００１２】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成の一例を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、制御装置１１、変換装置１２、及びピンエレクトロニクス部１３を備えており、ＤＵＴ（被試験デバイス）４０に対して試験信号を印加して得られる信号に基づいてＤＵＴ４０の試験を行う。尚、図１においては明示していないが、本実施形態の半導体試験装置１も図１１に示す半導体試験装置１００と同様に本体部とテストヘッドとからなり、例えば制御装置１１及び変換装置１２が本体部に設けられ、ピンエレクトロニクス部１３がテストヘッド内に設けられる。
【００１３】
まず、半導体試験装置１が備える上記構成のうち、ＤＵＴ４０と電気的に接続されるピンエレクトロニクス部１３について説明する。ピンエレクトロニクス部１３は、ＤＵＴ４０に対するインターフェイスとして機能する部位であり、複数のドライバピンブロック１４ａ〜１４ｎを備えている。これらドライバピンブロック１４ａ〜１４ｎは、ＤＵＴ４０が備えるピン（ＤＵＴピン）の内の信号入力ピンに与える信号を生成して信号出力端子（物理ピン）１５ａ〜１５ｎからそれぞれ出力する。各ドライバピンブロック１４ａ〜１４ｎの物理ピン１５ａ〜１５ｎは、ＤＵＴ４０が備えるＤＵＴピンに接続される。尚、ＤＵＴ４０がメモリである場合には、上記の信号入力ピンは例えばアドレスピンに相当する。
【００１４】
ドライバピンブロック１４ａ〜１４ｎは、ドライバ信号発生回路２１、駆動回路（ドライバ）２２、及びディジタル・アナログ変換器（以下、ＤＡＣという）２３，２４を備える。尚、図１に示す通り、ドライバピンブロック１４ａ〜１４ｎは、内部構成が同様の構成である。ドライバ信号発生回路２１は、半導体試験装置１が備えるＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）等のパターン発生装置（図示省略）から出力される試験パターンを用いて試験信号を生成する。ＤＡＣ２３はドライバ２２で生成される試験信号の上限電圧値を規定する信号をドライバ２２に対して出力し、ＤＡＣ２４はドライバ２２で生成される試験信号の下限電圧値を規定する信号をドライバ２２に対して出力する。
【００１５】
尚、図１においては、図示の簡単化のためにドライバピンブロック１４ａ〜１４ｎのみを図示しているが、ピンエレクトロニクス部１３は、ドライバピンブロック１４ａ〜１４ｎ以外に、複数のＩＯ（Input/Output）ピンブロック（図示省略）を備える。このＩＯピンブロックは、ＤＵＴ４０が備えるＤＵＴピンの内の信号入出力ピンに与える信号を生成して信号出力端子（物理ピン：図示省略）から出力するとともに、信号入出力ピンから出力される信号を測定する。尚、ＤＵＴ４０がメモリである場合には、上記の信号入出力ピンは例えばデータピンに相当する。また、図１においては、ピンエレクトロニクス部１３を１つのブロックで図示しているが、実際のピンエレクトロニクス部１３は、ドライバピンブロックとＩＯピンブロックとを複数備える複数枚のピンエレクトロニクスカードからなる。
【００１６】
ここで、物理ピン１５ａ〜１５ｎとＤＵＴピンとの接続関係について説明する。図２は、ピンエレクトロニクス部１３の物理ピン１５ａ〜１５ｎとＤＵＴ４０が備えるＤＵＴピンとが接続される様子を示す平面図である。尚、図２においては、テストヘッド上に設けられるデバイスインターフェイス基板に符号４１を付して示しており、デバイスインターフェイス基板４１上に設けられた１つのコネクタ４２（図１２中のコネクタ１０７に相当）と、デバイスインターフェイス基板４１上に載置された１つのＤＵＴ４１（図１２中のＤＵＴ１１０に相当）とを図示している。
【００１７】
図２において、ＤＵＴ４０の各ピンに付された番号「１」〜「１０」はＤＵＴピンのピン番号を表しており、コネクタ４２に付された番号「１」〜「１０」は物理ピンのピン番号を表している。例えば、図１に示す物理ピン１５ａはピン番号「１」が付された物理ピンであり、物理ピン１５ｎはピン番号「１０」が付された物理ピンである。図３は、ＤＵＴピンと物理ピンとの対応関係を示す図であって、（ａ）は従来の対応関係を示す図であり、（ｂ）は本実施形態における対応関係を示す図である。
【００１８】
図３（ａ）に示す通り、従来はＤＵＴピンと物理ピンとをピン番号「１」からピン番号「１０」まで順に対応付けて接続線Ｌ１０により接続していたため、図１２に示す通り接続線Ｌ１０の交差が生じる場合がある。これに対し、本実施形態では、物理ピンとＤＵＴピンとを接続する接続線Ｌ１が交差しないように、ＤＵＴピンと物理ピンとの対応関係を変更している。具体的には、図３（ｂ）に示す通り、ピン番号「１」からピン番号「１０」までの１０個のＤＵＴピンに対して、ピン番号「８」，「２」，「７」，「１」，「６」，「３」，「９」，「４」，「１０」，「５」の１０個の物理ピンを順に対応付けている。かかる対応付けを行うことで、図２に示す通り、ＤＵＴピンと物理ピンとを接続する接続線Ｌ１の交差は生じない。尚、ここに挙げる対応関係は例示であって、ＤＵＴピンと物理ピンとの相対的な位置関係によって適宜変更可能である。
【００１９】
制御装置１１は、半導体試験装置１の動作を統括的に制御する。具体的には、不図示のパターン発生装置による試験パターンの発生を制御することで、ＤＵＴ４０の試験を開始するか否かを制御する。また、ＤＵＴ４０が備えるＤＵＴピンに電気的に接続される物理ピン１５ａ〜１５ｎを、論理ピン情報を用いて特定して物理ピン１５ａ〜１５ｎに関する所定の制御を行う。具体的には、物理ピン１５ａ〜１５ｎを備えるドライバピンブロック１４ａ〜１４ｎの内から１つを論理ピン情報を用いて特定し、特定された該当ピンに対して所望の試験動作が行われる。
【００２０】
尚、制御装置１１は、上記の論理ピン情報として論理アドレスＡ１を出力することにより、物理ピン１５ａ〜１５ｎ（ドライバピンブロック１４ａ〜１４ｎ）を特定する。このため、物理ピン１５ａ〜１５ｎ（ドライバピンブロック１４ａ〜１４ｎ）の各々は、論理アドレスＡ１によって指定されるアドレス空間の所定のアドレスに割り当てられている（マッピングされている）ということができる。また、制御装置１１は、上記の設定信号や連想メモリ３１（詳細は後述する）に書き込む情報をデータＤ１として出力するとともにピンエレクトロニクス部１３から出力される各種信号をデータＤ１として受信し、更には変換装置１２を制御するための制御信号を制御信号Ｃ１として出力する。
【００２１】
変換装置１２は、ＤＵＴ４０が備えるＤＵＴピンと物理ピン１５ａ〜１５ｎとの対応関係に応じて、制御装置１１から出力される論理アドレスＡ１を変換することで、制御装置１１で用いられる論理ピン情報の変換を行う。この変換処理によって、図３（ｂ）に示す通り、物理ピンと論理ピン情報との対応関係が変更される。図３（ｂ）に示す例では、ピン番号「８」，「２」，「７」，「１」，「６」，「３」，「９」，「４」，「１０」，「５」の１０個の物理ピンが、論理ピン情報のピン番号「１」からピン番号「１０」まで順に対応付けられる。
【００２２】
ここで、ＤＵＴピンと物理ピンとの対応関係は接続線Ｌ１の交差が生じないように変更されているが、このＤＵＴピンと物理ピンとの対応関係に応じて論理ピン情報も変換装置１２で変換される。よって、ＤＵＴピンと論理ピン情報との対応関係は、図３（ｂ）に示す通り、ピン番号「１」からピン番号「１０」まで順に対応付けられたものとなり、ＤＵＴピンと物理ピン１５ａ〜１５ｎとの対応関係を変更しても、制御装置１１が用いる論理ピン情報とＤＵＴピンとの対応関係が変更されることはない。
【００２３】
この変換装置１２は、連想メモリ３１とＩ／Ｆ（インターフェイス）モジュール３２（選択部）とを備える。連想メモリ３１は、ＤＵＴ４０が備えるＤＵＴピンと物理ピン１５ａ〜１５ｎとの対応関係に応じた論理ピン情報の変換規則を示すデータを記憶するメモリである。具体的には、連想メモリ３１は、制御装置１１から出力される論理アドレスＡ１の一部（上位アドレスＡ１１）をデータ入力としており、その入力されたデータが格納されているアドレスを上位アドレスＡ２１として出力する。連想メモリ３１から出力される上位アドレスＡ２１は、図１に示す通り、論理アドレスＡ１の残りの部分（下位アドレスＡ１２）と合成されるため、制御装置１１から出力される論理アドレスＡ１は連想メモリ３１によって論理アドレスＡ２に変換されることになる。
【００２４】
尚、連想メモリ３１を用いて論理アドレスＡ１の一部（上位アドレスＡ１１）のみを変換するのは、物理ピン１５ａ〜１５ｎ（ドライバピンブロック１４ａ〜１４ｎ）の各々に対して１つの論理アドレスＡ１が割り当てられている訳ではなく、実際には連続する複数の論理アドレスが割り付けられているためである。つまり、物理ピン１５ａ〜１５ｎは１つの論理アドレスで特定することができるが、ドライバピンブロック１４ａ〜１４ｎの内部に設けられた個々の構成（例えば、上限電圧値や下限電圧値を設定するＤＡＣ２３，２４のレジスタ（図示省略））は１つの論理アドレスのみでは特定することができず、その特定には複数の論理アドレスが必要になる。よって、各物理ピン１５ａ〜１５ｎ（ドライバピンブロック１４ａ〜１４ｎ）に割り当てられる連続する論理アドレスをブロックとし、ＤＵＴピンと物理ピンとの対応関係に応じてブロックの入れ替えを行うために、論理アドレスＡ１の一部（上位アドレスＡ１１）のみを変換している。本実施形態では、論理アドレスＡ１の一部を変換する場合を例に挙げて説明するが、論理アドレスＡ１の全てを連想メモリ３１で変換することも可能である。
【００２５】
図４は、連想メモリ３１に記憶される変換規則を示すデータの一例を示す図である。尚、図４に示す例では、理解を容易にするために、連想メモリ３１が「ビット０」〜「ビット３」からなる４ビットのデータを、「０ｘ０」〜「０ｘ９」の１０個のアドレスに記憶できる容量を有するとしている。また、ここでは説明を簡単にするために、論理アドレスＡ１の全てが連想メモリ３１に入力されて変換されるものとする。尚、頭の部分に「０ｘ」が付された数値は１６進数で表された数値であることを意味する。
【００２６】
図４に示す例では、図３（ｂ）に示す物理ピンのピン番号から値「１」を減算した連想メモリ３１のアドレスに、その物理ピンに対応する論理ピン情報から値「１」を減算したデータが格納されている。例えば、図３（ｂ）を参照すると、ピン番号が「１」である物理ピンに対して値「４」の論理ピン情報が対応しているが、図４を参照すると、物理ピンのピン番号「１」から値「１」を減算した連想メモリ３１のアドレス「０ｘ０」には、値が「４」の論理ピン情報から値「１」を減算したデータ「３」（二進数で表現すると「００１１」）が格納されている。よって、仮に連想メモリ３１にデータ「３」が入力されると、そのデータが格納されているアドレス「０ｘ０」が、上位アドレスＡ２１として連想メモリ３１から出力されることになる。
【００２７】
同様に、図３（ｂ）を参照すると、ピン番号が「８」である物理ピンに対して値「１」の論理ピン情報が対応しているが、図４を参照すると、物理ピンのピン番号「８」から値「１」を減算した連想メモリ３１のアドレス「０ｘ７」には、値が「１」の論理ピン情報から値「１」を減算したデータ「０」（二進数で表現すると「００００」）が格納されている。よって、仮に連想メモリ３１にデータ「０」が入力されると、そのデータが格納されているアドレス「０ｘ７」が、上位アドレスＡ２１として連想メモリ３１から出力されることになる。尚、図１に示す通り、連想メモリ３１には制御装置１１からのデータＤ１及び制御信号Ｃ１も入力されている。このため、制御装置１１が連想メモリ３１に対して制御信号Ｃ１及びデータＤ１を出力することにより、連想メモリ３１に記憶される変換規則を示すデータを変更することが可能である。
【００２８】
Ｉ／Ｆモジュール３２は、制御装置１１から出力される論理アドレスＡ１、連想メモリ３１で変換された論理アドレスＡ２、並びに制御装置１１からのデータＤ１及び制御信号Ｃ１を入力としており、制御装置１１の制御の下で論理アドレスＡ１，Ａ２の何れか一方を選択して物理アドレスＡ３として出力する。また、制御装置１１からのデータＤ１及び制御信号Ｃ１を所定の規則に従ってデコードしてデータＤ２及び制御信号Ｃ２としてそれぞれピンエレクトロニクス部１３に出力する。
【００２９】
上記構成において、制御装置１１は予め連想メモリ３１に対してデータＤ１及び制御信号Ｃ１を出力して、試験対象であるＤＵＴ４０が備えるＤＵＴピンと物理ピン１５ａ〜１５ｎとの対応関係に応じた論理ピン情報の変換規則を示すデータを連想メモリ３１に記憶させておく。尚、ＤＵＴピンと物理ピン１５ａ〜１５ｎの対応関係は、テストヘッドに設けられるデバイスインターフェイス基板４１（図２参照）等を変更しなければ変更されることはない。逆に、ユーザがＤＵＴ４０の種類毎にデバイスインターフェイス基板４１の構成を変更する必要に応じて、適宜変換規則を変更して用いることが可能となる。
【００３０】
ＤＵＴ４０の試験は、制御装置１１が不図示のパターン発生装置を制御して試験パターンを発生させることにより開始されるが、かかる試験を開始する前に制御装置１１は、論理アドレスＡ１、データＤ１、及び制御信号Ｃ１を出力してピンエレクトロニクス部１３の初期設定を行う。ここで、行われる初期設定は、例えばＤＵＴ４０に印加する試験信号の上限電圧値・下限電圧値の設定やドライバピンブロックに設けられるリレー（図示省略）の開閉状態の設定等である。
【００３１】
いま、説明を簡単にするために、ピンエレクトロニクス部１３に設けられたドライバピンブロック１４ａに対する初期設定を行う場合を例に挙げて説明する。尚、ドライバピンブロック１４ａが備える物理ピン１５ａは、ピン番号が「１」のＤＵＴピンに対応付けられているとし、そのピン番号は図２に示す通り「８」であるとする。また、ドライバピンブロック１４ａは、制御装置１１によって論理ピン情報のピン番号「１」（論理アドレス「０ｘ０」）によって特定されるとする。
【００３２】
制御装置１１が「０ｘ０」を内容とする論理アドレスＡ１を出力すると、この論理アドレスＡ１は変換装置１２に入力され、変換装置１２に設けられた連想メモリ３１及びＩ／Ｆモジュール３２にそれぞれ入力される。論理アドレスＡ１がデータとして連想メモリ３１に入力されると、連想メモリ３１において入力されたデータをキーとして記憶内容の検索が行われる。そして、入力されたデータと同一のデータが記憶されていた場合には、そのデータが格納されたアドレスが連想メモリ３１から出力される。
【００３３】
図４に示す例において、連想メモリ３１に入力される論理アドレス「０ｘ０」と同一のデータは、アドレス「０ｘ７」に格納されているため、連想メモリ３１からは上位アドレスＡ２１として「０ｘ７」が出力される。これにより、論理アドレス「０ｘ０」（論理ピン情報「１」）が物理アドレス「０ｘ７」（ピン番号「８」）を示すアドレスに変換されたことになる。尚、ここでは説明を簡単にするために、論理アドレスＡ１の全てが連想メモリ３１で変換されるとしている。連想メモリ３１から出力された上位アドレスＡ２１は、Ｉ／Ｆモジュール３２に入力される。
【００３４】
Ｉ／Ｆモジュール３２は、制御装置１１から出力される制御信号Ｃ１に基づいて連想メモリ３１からの上位アドレスＡ２１を選択し、物理アドレスＡ３としてピンエレクトロニクス部１３に出力する。物理アドレスＡ３がピンエレクトロニクス部１３に入力されると、その物理アドレスＡ３（ここでは、「０ｘ７」）で示されるドライバピンブロック１４ａが特定されることになる。そして、特定されたドライバピンブロック１４ａに対してＩ／Ｆモジュール３２でデコードされたデータＤ２が入力される。以上の処理により、制御装置１１による物理ピン１５ａ（ドライバピンブロック１４ａ）に関する所定の制御が行われる。尚、他の物理ピン１５ｂ〜１５ｎ（ドライバピンブロック１４ｂ〜１４ｎ）についても同様の制御が行われる。
【００３５】
尚、制御装置１１がドライバピンブロック１４ａ〜１４ｎの設定内容の読み出し等を行う場合には、物理ピンのピン番号に対応する一義的なアドレス空間から設定内容を読み出す必要がある。かかる場合には、制御装置１１は、一義的に定まるピン番号（物理アドレス）を用いて設定内容の読み出しを行う必要があるため、Ｉ／Ｆモジュール３２に対して制御信号Ｃ１を出力して、論理アドレスＡ１を選択させる制御を行う。
【００３６】
次に、より具体的にピンエレクトロニクス部１３が複数枚のピンエレクトロニクスカードを備える構成である場合について説明する。尚、ここでは、ピンエレクトロニクス部１３に１０個の物理ピン（ドライバピンブロック）を備えるピンエレクトロニクスカードが５枚設けられている場合を例に挙げて説明する。また、説明を簡単にするために、１枚のピンエレクトロニクスカードには、１０ピンからなるＤＵＴピンを備えるＤＵＴ４０が１つ対応しているとする。更に、制御装置１１は、２０ビットからなる論理アドレスＡ１を出力し、上位８ビット分が上位アドレスＡ１１として連想メモリ３１に入力され、残りの下位１２ビット分が下位アドレスＡ１２として用いられるとする。
【００３７】
図５は、複数枚のピンエレクトロニクスカードを備える場合における論理アドレスＡ１のアドレス空間及び連想メモリ３１に記憶されるデータの一例を示す図である。図５中の「カード番号」とは５枚のピンエレクトロニクスカードを区別するための番号であり、「ピン番号」とはピンエレクトロニクスカードの各々に設けられた１０個の物理ピンを論理的に区別するための番号（以下、論理ピン番号という）である。図５に示す例では、５枚のピンエレクトロニクスカードにカード番号「１」〜「５」がそれぞれ割り当てられている。
【００３８】
また、カード番号が「１」であるピンエレクトロニクスカードに設けられた１０個の物理ピンは論理ピン番号「１」〜「１０」を用いてそれぞれ特定され、カード番号が「２」であるピンエレクトロニクスカードに設けられた１０個の物理ピンは論理ピン番号「１１」〜「２０」を用いてそれぞれ特定され、同様にカード番号が「５」であるピンエレクトロニクスカードに設けられた１０個の物理ピンは論理ピン番号「４１」〜「５０」を用いてそれぞれ特定される。即ち、５枚のピンエレクトロニクスが備える物理ピンの各々には、論理ピン番号「１」〜「５０」のうちの１つが割り当てられている。
【００３９】
ここで、カード番号が「１」であって論理ピン番号が「１」で特定されるピン（論理ピン）は、上位アドレスが「０ｘ０」であり、下位アドレスが「０００」〜「０ＦＦ」のアドレス空間（「０ｘ０００００」〜「０ｘ０００ＦＦ」）に割り当てられている。同様に、カード番号が「２」であってピン番号が「１１」で特定される論理ピンは、上位アドレスが「０ｘ１０」であり、下位アドレスが「０００」〜「０ＦＦ」のアドレス空間（「０ｘ１００００」〜「０ｘ１００ＦＦ」）に割り当てられている。
【００４０】
また、図５を参照すると、連想メモリ３１には、カード番号の区分内において、ＤＵＴピンと物理ピンとの対応関係に応じた論理ピン情報の変換規則を示すデータが記憶されている。例えば、カード番号が「１」である区分においては、図４に示す例と同様に、「０ｘ３」，「０ｘ１」，「０ｘ５」，「０ｘ７」，「０ｘ９」，「０ｘ４」，「０ｘ２」，「０ｘ０」，「０ｘ６」，「０ｘ８」なるデータが記憶されている。また、カード番号が「２」である区分においては、上記のデータに対して「０ｘ１０」を加えた「０ｘ１３」，「０ｘ１１」，「０ｘ１５」，「０ｘ１７」，「０ｘ１９」，「０ｘ１４」，「０ｘ１２」，「０ｘ１０」，「０ｘ１６」，「０ｘ１８」なるデータが記憶されている。
【００４１】
いま、値が「０ｘ１００００」〜「０ｘ１００ＦＦ」の範囲内における論理アドレスＡ１が制御装置１１から出力されたとすると、この論理アドレスＡ１の上位アドレス「０ｘ１０」が上位アドレスＡ１１として連想メモリ３１に入力される。そして、図５に示す通り、連想メモリ３１において、値「０ｘ１０」が格納されたアドレス「０ｘ７」が上位アドレスＡ２１として出力され、下位アドレスと合成されて論理アドレスＡ２になる。つまり、連想メモリ３１によって、値が「０ｘ１００００」〜「０ｘ１００ＦＦ」の範囲内における論理アドレスＡ１は、値が「０ｘ０７０００」〜「０ｘ０７０ＦＦ」の範囲内における論理アドレスＡ２に変換されることになる。
【００４２】
尚、以上の変換においては、論理アドレスＡ１の下位アドレス「０ｘ００」〜「０ｘ０ＦＦ」は変換されず、論理アドレスＡ２の下位アドレスとしてそのまま用いられる。このように、図５に示す例においては、カード番号の区分内において（ピンエレクトロニクスカードを単位として）アドレス変換が行われることになる。ここで、制御装置１１が用いる論理アドレスＡ１のアドレス空間は１つのアドレス空間であるが、物理ピンが割り当てられるアドレス空間はピンエレクトロニクスカード毎に独立している。このため、例えば制御装置１１から論理アドレス「０ｘ０００００」〜「０ｘ０００ＦＦ」の範囲内における論理アドレスＡ１が出力された場合にも、連想メモリ３１によって上記の例と同様の「０ｘ０７０００」〜「０ｘ０７０ＦＦ」の範囲内における論理アドレスに変換されるが問題は生じない。
【００４３】
図６は、複数枚のピンエレクトロニクスカードを備える場合における論理アドレスＡ１のアドレス空間及び連想メモリ３１に記憶されるデータの他の例を示す図である。図６と図５とを比較すると、連想メモリ３１に記憶されているデータが異なる。つまり、図５に示す例では、連想メモリ３１の各アドレスには異なるデータがそれぞれ記憶されていたが、図６に示す例では、カード番号が「１」である区分に記憶されたデータ（「０ｘ３」，「０ｘ１」，「０ｘ５」，「０ｘ７」，「０ｘ９」，「０ｘ４」，「０ｘ２」，「０ｘ０」，「０ｘ６」，「０ｘ８」からなるデータ）と同一のデータが他の区分にも繰り返し記憶されている。
【００４４】
いま、値が「０ｘ０００００」〜「０ｘ０００ＦＦ」の範囲内における論理アドレスＡ１が制御装置１１から出力されたとすると、この論理アドレスＡ１の上位アドレス「０ｘ００」が上位アドレスＡ１１として連想メモリ３１に入力される。そして、図６に示す通り、連想メモリ３１において、値「０ｘ００」が格納されたカード番号が「１」のアドレス「０ｘ０７」、カード番号が「２」のアドレス「０ｘ０７」，…，カード番号が「５」のアドレス「０ｘ０７」が上位アドレスＡ２１として出力され、下位アドレスと合成されて論理アドレスＡ２になる。つまり、連想メモリ３１によって、値が「０ｘ０００００」〜「０ｘ０００ＦＦ」の範囲内における論理アドレスＡ１は、ピンエレクトロニクスカードの各々について「０ｘ０７０００」〜「０ｘ０７０ＦＦ」の範囲内における論理アドレスＡ２に変換されることになる。これにより、各ピンエレクトロニクスカードの特定の物理ピンに関する所定の制御を並列して行うことができ、制御に要する時間を短縮することができる。
【００４５】
ここで、図５に示すデータを連想メモリ３１に記憶させれば１つの物理ピンと１つの論理ピン情報とを対応付けることができ、図６に示すデータを連想メモリ３１に記憶させれば複数の物理ピンを１つの論理ピン情報に対応付けることができる。しかしながら、かかる物理ピンと論理ピン情報との対応関係を切り替えるためには、連想メモリ３１に記憶されたデータを書き換える必要があり、切り替えの度にデータの書き換えが生ずると利便性が低いと考えられる。本実施形態では、制御装置１１が連想メモリ３１に記憶されたデータの一部をマスクするか否かを切り替えることで、連想メモリ３１に対するデータの書き換えを行うことなく、上記の対応付けの変更が可能である。
【００４６】
図７は、図５に示す連想メモリ３１に記憶されたデータを二進数で示した図である。また、図８は、図７に示すデータの一部をマスクした状態を示す図である。図７に示す例において、値が「０ｘ０００００」〜「０ｘ０００ＦＦ」の範囲内における論理アドレスＡ１が制御装置１１から出力されたとすると、この論理アドレスＡ１の上位アドレス「０ｘ００」が上位アドレスＡ１１として連想メモリ３１に入力される。そして、図７に示す通り、連想メモリ３１において、値「０ｘ００」が格納されたカード番号「１」のアドレス「０ｘ０７」が上位アドレスＡ２１として出力され、下位アドレスと合成されて論理アドレスＡ２になる。これにより、値が「０ｘ０００００」〜「０ｘ０００ＦＦ」の範囲内における論理アドレスＡ１が連想メモリ３１によって、「０ｘ０７０００」〜「０ｘ０７０ＦＦ」の範囲内における論理アドレスＡ２に変換されることになる。
【００４７】
これに対し、図８に示す通り、連想メモリ３１に記憶されたデータの一部（ビット４〜ビット７）が制御装置１１によってマスクされた場合には、連想メモリ３１において、マスクされていない部分（ビット０〜ビット３）を用いたデータの検索が行われる。つまり、入力された上位アドレスＡ１１のうちのビット０〜ビット３の部分をキーとして連想メモリ３１が検索され、その部分と同一のデータが記憶されていた場合には、そのデータが格納されたアドレスが連想メモリ３１から上位アドレスＡ２１として出力される。図８に示す例では、上記アドレスＡ１１が「０ｘ００」である場合には、カード番号「１」〜「５」の各々のアドレス「０ｘ０７」が上位アドレスＡ２１として出力され、下位アドレスと合成されて論理アドレスＡ２になる。
【００４８】
このように、連想メモリ３１に記憶されたデータの一部をマスクすることにより、図６に示したデータを連想メモリ３１に記憶させた場合と同様に、ピンエレクトロニクスカードの特定の物理ピンに関する所定の制御を並列して行うことができ、制御に要する時間を短縮することができる。また、連想メモリ３１に記憶されたデータの一部をマスクするか否かを切り替えるだけで論理アドレスと物理ピンとの対応関係が切り替わるため、利便性を高めることができる。
【００４９】
尚、上記実施形態では、説明を簡単にするために、１枚のピンエレクトロニクスカードに１つのＤＵＴ４０が対応している場合を例に挙げて説明した。しかしながら、複数枚のピンエレクトロニクスカードに１つのＤＵＴ４０が対応している場合や、１枚のピンエレクトロニクスカードに複数のＤＵＴ４０が対応している場合にも、それらの対応関係に応じて連想メモリ３１に記憶されるデータの内容を変えることにより適応可能である。また、かかる場合においても、連想メモリ３１に記憶されるデータの一部をマスクするか否かを切り替えることにより、連想メモリ３１の内容を書き換えることなく、論理アドレスと物理ピンとの対応関係を切り替えることができる。
【００５０】
〔第２実施形態〕
次に、本発明の第２実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置は、図１に示す本発明の第１実施形態による半導体試験装置とほぼ同様の構成であるが、図１に示す変換装置１２に代えて図９に示す変換装置５０を備える点が相違する。図９は、本発明の第２実施形態による半導体試験装置が備える変換装置５０の構成を示すブロック図である。
【００５１】
図９に示す通り、変換装置５０は、連想メモリ３１及びＩ／Ｆモジュール３２に加えてＲＡＭ（Random Access Memory）３３（メモリ）を備える点が図１に示す変換装置１２と相違する。このＲＡＭ３３は、物理ピン等が割り当てられるアドレス空間を拡げる等の操作を行うためのものであって、連想メモリ３１から出力される上位アドレスＡ２１を所定の規則に従って変換する変換データを記憶する。尚、変換装置５０に記憶される変換データは、連想メモリ３１と同様に、制御装置１１によって書き換えられる。図１０は、本発明の第２実施形態において、連想メモリ３１及びＲＡＭ３３の記憶内容の一例を示す図である。
【００５２】
図１０に示す例では、連想メモリ３１には「０ｘ０００」〜「０ｘ０１４」の２１個のアドレスに、２０個の連続するデータ「２０」〜「１」と１個のデータ「３１」とが順に記憶されている。尚、このデータの値には、ＤＵＴピンと物理ピンとの対応関係に応じて任意の値を設定することができる。これに対し、ＲＡＭ３３にはアドレス「０ｘ０００」〜「０ｘ０１４」の２１個のアドレスに、データ「０ｘ０００００」からデータ「０ｘ０２６００」までの値が「０ｘ００２００」ずつ変化する２０個のデータと１個のデータ「０ｘ０４０００」とが順に格納されている。尚、このデータの値は、物理ピンの割り当てに応じて任意の値を設定することができる。尚、ここでは説明を簡単にするために、論理アドレスＡ１が５ビットからなるデータであり、その全てが連想メモリ３１で変換されるとする。
【００５３】
いま、図１０に示す例において、値が「１」（二進数で表すと「００００１」）である論理アドレスＡ１（ピン番号が「１」の論理ピン情報）が出力されて連想メモリ３１に入力されると、入力された論理アドレスＡ１をキーとして連想メモリ３１が検索され、その論理アドレスＡ１と同一のデータが記憶されていた場合には、そのデータが格納されたアドレスが連想メモリ３１から上位アドレスＡ２１として出力される。図１０に示す例では、値が「１」である論理アドレスＡ１が入力されると、アドレス「０ｘ０１３」が上位アドレスＡ２１として出力される。尚、このアドレス「０ｘ０１３」は、ピン番号が「２０」である物理ピンに相当する。
【００５４】
この上位アドレスＡ２１はＲＡＭ３３に入力され、上位アドレスＡ２１で指定される記憶領域に記憶されているデータが読み出される。図１０に示す例では、ＲＡＭ３３のアドレス「０ｘ０１３」に記憶されているデータ「０ｘ０２６００」が読み出されて上位アドレスＡ３１として出力される。尚、ここでは説明の簡単のため、論理アドレスＡ１の全てが連想メモリ３１で変換されるとしているが、論理アドレスＡ１の一部のみが連想メモリ３１で変換される場合には、ＲＡＭ３３から出力される上位アドレスＡ３１と下位アドレスＡ１２が合成されて論理アドレスＡ２としてＩ／Ｆモジュール３２に入力される。
【００５５】
以上の処理によって、ピン番号が「２０」である物理ピンが、アドレス空間のアドレス「０ｘ０２６００」に割り当てられて物理ピンが特定されることになる。以上の通り、本実施形態においては、連想メモリ３１の後段にＲＡＭ３３を設けることにより、アドレス空間を拡げたり、狭める等の自由な操作を行うことができる。尚、上記ＲＡＭ３３は、不揮発性のＲＯＭ（Read Only Memory）やフラッシュメモリ等であっても良い。
【００５６】
以上説明した通り、本発明の第１実施形態及び第２実施形態の何れの実施形態においても、制御装置１１から出力される論理アドレスＡ１を変換する連想メモリ３１を備えているため、ＤＵＴ４０が備えるＤＵＴピンと物理ピンとの対応関係に応じて論理アドレスＡ１と物理アドレスとの対応関係を任意に変更することができる。このため、図２に示す通り、テストヘッドにおける接続線が交差しないようにＤＵＴピンと物理ピンとを接続しても、物理ピンを特定する上で支障が生ずることはない。また、接続線の交差が生じないように、ＤＵＴピンと物理ピンとが接続されるため、コストの上昇や信号波形の劣化を防止することもできる。
【００５７】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ピンエレクトロニクス部１３に設けられたドライバピンブロック１４ａ〜１４ｎ等を特定して制御する場合を例に挙げて説明したが、本発明は物理ピンの各々に対応付けられた任意の制御対象（物理ピンで区分することができる任意の制御対象）を制御する場合一般に適用可能である。また、上記実施形態では、制御装置１１及び変換装置１２が本体部に設けられ、ピンエレクトロニクス部１３がテストヘッド内に設けられた構成について説明したが、変換装置１２はテストヘッド内に設けられていても良い。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態による半導体試験装置の要部構成の一例を示すブロック図である。
【図２】ピンエレクトロニクス部１３の物理ピン１５ａ〜１５ｎとＤＵＴ４０が備えるＤＵＴピンとが接続される様子を示す平面図である。
【図３】ＤＵＴピンと物理ピンとの対応関係を示す図である。
【図４】連想メモリ３１に記憶される変換規則を示すデータの一例を示す図である。
【図５】複数枚のピンエレクトロニクスカードを備える場合における論理アドレスＡ１のアドレス空間及び連想メモリ３１に記憶されるデータの一例を示す図である。
【図６】複数枚のピンエレクトロニクスカードを備える場合における論理アドレスＡ１のアドレス空間及び連想メモリ３１に記憶されるデータの他の例を示す図である。
【図７】図５に示す連想メモリ３１に記憶されたデータを二進数で示した図である。
【図８】図７に示すデータの一部をマスクした状態を示す図である。
【図９】本発明の第２実施形態による半導体試験装置が備える変換装置５０の構成を示すブロック図である。
【図１０】本発明の第２実施形態において、連想メモリ３１及びＲＡＭ３３の記憶内容の一例を示す図である。
【図１１】従来の半導体試験装置の外観を示す側面図である。
【図１２】物理ピンとＤＵＴピンとが接続される様子を示す平面図である。
【符号の説明】
【００５９】
１                半導体試験装置
１１              制御装置
１２              変換装置
１５ａ〜１５ｎ    物理ピン
３１              連想メモリ
３２              Ｉ／Ｆモジュール
３３              ＲＡＭ
４０              ＤＵＴ
５０              変換装置
Ａ１              論理アドレス
Ａ１１            上位アドレス
Ａ２１            上位アドレス
【図１】
2009042085.tif 000003
【図２】
2009042085.tif 000004
【図３】
2009042085.tif 000005
【図４】
2009042085.tif 000006
【図５】
2009042085.tif 000007
【図６】
2009042085.tif 000008
【図７】
2009042085.tif 000009
【図８】
2009042085.tif 000010
【図９】
2009042085.tif 000011
【図１０】
2009042085.tif 000012
【図１１】
2009042085.tif 000013
【図１２】
2009042085.tif 000014