(57)【要約】【課題】電源の立ち上げ時に、迅速かつ確実に内部信号ノードの初期値を設定することができる半導体集積回路を提供すること。【解決手段】入力信号を保持して出力するように構成された半導体集積回路において、前記入力信号が保持される信号ノードＮＤと電源ＶＤＤまたはグランドＧＮＤとの間に、前記信号ノードＮＤの初期値を設定するための回路素子として、ｐ型ＭＯＳトランジスタＰ２またはｎ型ＭＯＳトランジスタＮ２を選択的に接続する。この構成によれば、ｐ型ＭＯＳトランジスタＰ２またはｎ型ＭＯＳトランジスタＮ２により信号ノードＮＤの信号レベルが電源ＶＤＤまたはグランドＧＮＤに追従するため、この信号ノードＮＤの初期値が電源ＶＤＤまたはグランドＧＮＤの何れかに対応した信号レベルに設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を保持して出力するように構成された半導体集積回路において、
前記入力信号が保持される信号ノードと電源またはグランドとの間に、前記信号ノードの初期値を設定するための回路素子を選択的に接続したことを特徴とする半導体集積回路。
【請求項２】
前記回路素子として、
前記電源にソースが接続されると共にゲートがドレインに接続されたｐ型ＭＯＳトランジスタと、
前記グランドにソースが接続されると共にゲートがドレインに接続されたｎ型ＭＯＳトランジスタと、を備え、
前記ｐ型ＭＯＳトランジスタのドレインまたは前記ｎ型ＭＯＳトランジスタのドレインの何れかを前記信号ノードに選択的に接続したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
メタル配線またはビアの何れかを選択的に形成することにより、前記ｐ型ＭＯＳトランジスタのドレインまたは前記ｎ型ＭＯＳトランジスタのドレインの何れかを前記信号ノードに選択的に接続したことを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記回路素子として、抵抗素子または容量素子の何れかを備えたことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路やフリップフロップ回路等のデータ保持機能を有する半導体集積回路に関し、更に詳しくは、電源投入時に内部の初期値を設定するための技術に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は、データを一時的に保持する機能を有する回路として、ラッチ回路やフリップフロップ回路などを含んで構成されている。この種の回路では、通常動作時には、他の回路ブロックからの入力信号を保持することにより、その内部信号状態は確定されるが、電源立ち上げ時には、その内部の信号状態が確定せず、従って回路が極めて不安定な動作状態におかれる。
【０００３】
このような電源立ち上げ時の不安定な回路動作を防止するための従来技術として、電源立ち上げ時にリセット信号を発生するパワーオンリセット回路が提供されている（特許文献１参照）。このパワーオンリセット回路によれば、正常な回路動作が可能な電圧レベルにまで電源電圧が上昇したことを検知してリセット信号を発生する。そして、このリセット信号により、回路内部の初期値を設定することにより、電源立ち上げ時の回路動作を安定化させている。
【特許文献１】特開２００６−３５２３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述のパワーオンリセット回路によれば、正常な回路動作が可能な電圧レベルにまで電源電圧が上昇したことを検知する必要があるが、その電圧レベルの決め方によってリセット信号の発生タイミングが左右される。このため、仮にリセット信号の発生タイミングが早すぎた場合、回路内部の初期値を的確に設定することができず、不安定な回路動作を有効に防止することができないという問題がある。
【０００５】
また、全ての回路を確実にリセットさせるためには、何サイクルかにわたって動作させる必要があり、そのサイクル期間における回路状態によっては貫通電流が発生し、また、正常な回路動作が可能になるまでに待ち時間が必要になる。
【０００６】
この発明は、上記事情に鑑みてなされたもので、電源の立ち上げ時に迅速かつ確実に内部の初期値を設定することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、本発明に係る半導体集積回路は、入力信号を保持して出力するように構成された半導体集積回路において、前記入力信号が保持される信号ノードと電源またはグランドとの間に、前記信号ノードの初期値を設定するための回路素子を選択的に接続したことを特徴とする。
【０００８】
この構成によれば、電源立ち上げ時に、上記信号ノードにおける信号レベルが、上記回路素子を介して選択的に接続された上記電源またはグランドの何れかの電圧レベルに追従する。従って、上記初期値として、電源またはグランドの電圧レベルに対応した信号レベルが上記信号ノードに設定され、上記信号ノードの初期値（回路内部の初期値）を迅速かつ確実に設定することが可能になる。
【０００９】
また、前記回路素子として、前記電源にソースが接続されると共にゲートがドレインに接続されたｐ型ＭＯＳトランジスタと、前記グランドにソースが接続されると共にゲートがドレインに接続されたｎ型ＭＯＳトランジスタと、を備え、前記ｐ型ＭＯＳトランジスタのドレインまたは前記ｎ型ＭＯＳトランジスタのドレインの何れかを前記信号ノードに選択的に接続するように構成してもよい。
【００１０】
この構成によれば、上記ｐ型ＭＯＳトランジスタまたはｎ型ＭＯＳトランジスタの何れかが負荷トランジスタとして選択的に作用し、上記電源またはグランドの何れかと上記信号ノードとの間に電流経路を形成する。従って、上記２値信号の初期値として、上記電源またはグランドに対応した信号レベルを上記信号ノードに設定することが可能になる。
【００１１】
また、メタル配線またはビアの何れかを選択的に形成することにより、前記ｐ型ＭＯＳトランジスタのドレインまたは前記ｎ型ＭＯＳトランジスタのドレインの何れかを前記信号ノードに選択的に接続してもよい。
【００１２】
この構成によれば、メタル配線工程またはビア工程の前までウエハプロセスを完了しておけば、それ以降の工程のみを処理するだけで、前記ｐ型ＭＯＳトランジスタのドレインまたは前記ｎ型ＭＯＳトランジスタのドレインの何れかを前記信号ノードに選択的に接続することが可能になる。従って、短ＴＡＴ(Turn Around Time)で本半導体集積回路を製品として出荷することが可能になる。
また、前記回路素子として、抵抗素子または容量素子の何れかを備えてもよい。
【発明の効果】
【００１３】
本発明によれば、電源またはグランドと信号ノードとの間に初期値を設定するための回路素子を選択的に設けたので、上記信号ノードの信号レベルを電源またはグランドの電圧に追従させることができ、従って、電源立ち上げ時に迅速かつ確実に上記信号ノードの初期値を設定することが可能になる。
【発明を実施するための最良の形態】
【００１４】
（１）第１実施形態
図１（ａ），（ｂ）に、本発明の第１実施形態に係る半導体集積回路の構成を示す。
本実施形態に係る半導体集積回路は、入力信号Ｓｉｎをラッチして容量成分により保持するダイナミック型ラッチ回路として構成され、入力信号が保持される信号ノードＮＤと電源ＶＤＤまたはグランドＧＮＤとの間に、信号ノードＮＤの初期値を設定するための回路素子（Ｐ２，Ｎ２）を選択的に接続したことを特徴としている。ここで、図１（ａ）は、信号ノードＮＤの初期値としてハイレベルを設定する場合の構成を示し、図１（ｂ）は、上記初期値としてローレベルを設定する場合の構成を示す。
【００１５】
先ず、図１（ａ）に示す構成を参照して、上記初期値としてハイレベルを設定する場合の本実施形態に係るダイナミック型ラッチ回路の構成を説明する。
図１（ａ）に示すように、本ダイナミック型ラッチ回路は、トランスファゲートＴＧと、バッファＢＦと、ｐ型ＭＯＳトランジスタＰ２及びｎ型ＭＯＳトランジスタＮ２とから構成される。トランスファゲートＴＧは、ソース・ドレインが並列接続されたｐ型ＭＯＳトランジスタＰ１及びｎ型ＭＯＳトランジスタＮ１から構成され、このトランスファゲートＴＧの電流路の一端には入力信号Ｓｉｎが印加される。
【００１６】
上記トランスファゲートＴＧを成すトランジスタのうち、ｎ型ＭＯＳトランジスタＮ１のゲートには信号ＳＴが印加され、ｐ型ＭＯＳトランジスタＰ１のゲートには、信号ＳＴの反転信号である信号ＳＴＮが印加される。ここで、信号ＳＴがハイレベルとなり且つ信号ＳＴＮがローレベルとなったときにトランスファゲートＴＧは導通状態となり、逆に、信号ＳＴがローレベルとなり且つ信号ＳＴＮがハイレベルとなったときにトランスファゲートＴＧは非導通状態となる。
【００１７】
上記トランスファゲートＴＧの電流路の他端は、バッファＢＦの入力部に接続され、バッファＢＦの出力部は、このダイナミック型ラッチ回路の出力端をなす。上記トランスファゲートＴＧの電流路の他端とバッファＢＦの入力部との間の接続ノードは、初期値を保持する上記信号ノードＮＤをなす。特に図示しないが、信号ノードＮＤと電源ＶＤＤ及び／又はグランドＧＮＤとの間には、信号ノードＮＤ上の信号を保持するための容量成分が接続され、この容量成分は種々の寄生容量成分により形成される。
【００１８】
また、ｐ型ＭＯＳトランジスタＰ２のソースは電源ＶＤＤに接続され、そのゲートとドレインは信号ノードＮＤに接続され、ｎ型ＭＯＳトランジスタＮ２のソースはグランドＧＮＤに接続され、そのゲートはそのドレインに接続される。ただし、ｎ型ＭＯＳトランジスタＮ２のゲート及びドレインは上記信号ノードＮＤに接続されない。これらｐ型ＭＯＳトランジスタＰ２およびｎ型ＭＯＳトランジスタＮ２は、信号ノードＮＤの初期値を設定するための上述の回路素子として機能し、これらのオン抵抗は、電源ＶＤＤが立ち上がった後の通常動作において信号ノードＮＤ上に現れる信号の論理値に影響を与えないように十分に大きな値に設定される。
【００１９】
続いて、図１（ｂ）を参照して、上記初期値としてローレベルを設定する場合の本実施形態に係るダイナミック型ラッチ回路の構成を説明する。
この場合の構成は、図１（ｂ）に示すように、ｎ型ＭＯＳトランジスタＮ２のゲート及びドレインを信号ノードＮＤに接続し、ｐ型ＭＯＳトランジスタＰ２のゲート及びドレインを上記信号ノードＮＤに接続しない構成となっている。その他の構成は、図１（ａ）に示す構成と同じである。
【００２０】
ここで、ｐ型ＭＯＳトランジスタＰ２及びｎ型ＭＯＳトランジスタＮ２の何れを信号ノードＮＤに接続するかは、信号ノードＮＤに設定すべき初期値に応じて決定されるが、この選択的な接続は、製造工程において、例えば、メタル配線やビア(VIA)を選択的に形成することによりなされる。本実施形態では、メタル配線またはビアの何れか一層を選択的に形成することにより、ｐ型ＭＯＳトランジスタＰ２またはｎ型ＭＯＳトランジスタＮ２の何れかを信号ノードＮＤに接続するものとする。
【００２１】
次に、本実施形態の動作を説明する。
先ずに、図１（ａ）に示すダイナミック型ラッチ回路の通常動作（電源が確立した状態での動作）を説明する。
信号ＳＴＮがローレベルであり、信号ＳＴがハイレベルである場合、トランスファゲートＴＧが導通状態となり、入力信号ＳｉｎがトランスファゲートＴＧを介して入力信号Ｓｉｎ’として信号ノードＮＤに現れ、バッファＢＦの入力部に与えられる。バッファＢＦは、入力信号Ｓｉｎ’に応答して出力信号Ｓｏｕｔを出力する。
【００２２】
その後、信号ＳＴＮがハイレベルに遷移すると共に信号ＳＴがローレベルに遷移すると、トランスファゲートＴＧが非導通状態となり、信号Ｓｉｎ’の信号レベルは、図示しない容量成分によって信号ノードＮＤに保持される。従って、トランスファゲートＴＧが非導通状態となった後も、それまでの信号Ｓｉｎ’の信号レベルに対応した論理値を有する出力信号Ｓｏｕｔが継続的に出力される。
【００２３】
ここで、信号ノードＮＤに保持されている信号Ｓｉｎ’の信号レベルがローレベルである場合、ピンチオフ点で動作するｐ型ＭＯＳトランジスタＰ２により信号ノードＮＤがハイレベルに駆動され、信号Ｓｉｎ’がハイレベルに向かって徐々に変化するが、このｐ型ＭＯＳトランジスタＰ２のオン抵抗が十分に大きく設定されているため、このダイナミック型ラッチ回路の動作サイクルにおいて、信号Ｓｉｎ’の信号レベルは実質的にローレベルに維持される。一方、信号Ｓｉｎ’の信号レベルがハイレベルである場合には、ｐ型ＭＯＳトランジスタＰ２はオフ状態となる。結局、ｐ型ＭＯＳトランジスタＰ２の動作は、通常動作において信号Ｓｉｎ’に実質的に影響を与えないようになっている。
【００２４】
続いて、図２（ａ）の波形を参照して、図１（ａ）に示すダイナミック型ラッチ回路の電源立ち上げ時の動作を説明する。
なお、この電源立ち上げ時の動作説明では、「信号Ｓｉｎ’」は、通常動作時のように入力信号Ｓｉｎによって与えられる信号を意味するものではなく、電源立ち上げ時の不安定状態において、入力信号Ｓｉｎを含む何らかの要因によって与えられる信号ノードＮＤの電圧レベルを表している。
【００２５】
電源立ち上げ前の初期状態（電源ＶＤＤ＝０Ｖ）から電源ＶＤＤが投入され、電源ＶＤＤの電圧が立ち上がると、ｐ型ＭＯＳトランジスタＰ２がピンチオフ点で動作して導通する。これにより、ｐ型ＭＯＳトランジスタＰ２は電源ＶＤＤと信号ノードＮＤとの間に電流経路を形成し、これにより、信号Ｓｉｎ’の信号レベルが電源ＶＤＤの変化に追従して徐々に上昇する。そして、信号Ｓｉｎ’の信号レベルがバッファＢＦの入力論理閾値を超えると、バッファＢＦは、出力信号Ｓｏｕｔとしてハイレベルを出力し、この出力信号Ｓｏｕｔの信号レベルが急速に上昇して電源ＶＤＤの電圧レベルに達する。このことは、信号ノードＮＤの初期値がハイレベルに確定したことを意味する。
【００２６】
一方のｎ型ＭＯＳトランジスタＮ２は、そのドレインが信号ノードＮＤから切り離されているため、信号ノードＮＤの信号レベルに影響を与えることはない。
以上により、信号ノードＮＤの初期値としてハイレベルが迅速かつ確実に設定される。
【００２７】
なお、図２（ａ）の波形では、電源ＶＤＤが０Ｖ近傍の領域（電源電圧がｐ型ＭＯＳトランジスタＰ２のゲート閾値電圧以下の状態、即ちｐ型ＭＯＳトランジスタＰ２がオフ状態の領域）において、信号Ｓｉｎ’が電源ＶＤＤに追従して上昇を開始しているが、これは電源ＶＤＤと信号ノードＮＤとの間に形成される寄生抵抗成分や寄生容量成分の作用によるものである。仮に、これら寄生抵抗成分や寄生容量成分の作用による影響が全くなければ、電源ＶＤＤがｐ型ＭＯＳトランジスタＰ２のゲート閾値電圧に到達した時点で信号Ｓｉｎ’の信号レベルが電源ＶＤＤに追従して上昇することになる。何れにしても、信号Ｓｉｎ’の信号レベルは、ｐ型ＭＯＳトランジスタＰ２の作用により確実にバッファＢＦの入力論理閾値を超え、信号ノードＮＤの初期値がハイレベルに設定される。
【００２８】
続いて、図２（ｂ）の波形を参照して、図１（ｂ）に示すダイナミック型ラッチ回路の電源立ち上げ時の動作を説明する。
なお、電源が立ち上がった後の通常動作は、上述の図１（ａ）に示す構成と同様であるので、ここでは省略する。
【００２９】
電源立ち上げ前の初期状態（電源ＶＤＤ＝０Ｖ）から電源ＶＤＤが投入され、電源ＶＤＤの電圧が立ち上がると、信号ノードＮＤと電源ＶＤＤとの間に存在する寄生抵抗成分や寄生容量成分の作用により、信号Ｓｉｎ’の信号レベルが僅かに上昇する。しかし、信号Ｓｉｎ’の信号レベルが、ｎ型ＭＯＳトランジスタＮ２のゲート閾値電圧を超えた時点で、このｎ型ＭＯＳトランジスタＮ２がオン状態となるため、信号Ｓｉｎ’の信号レベルは、ｎ型ＭＯＳトランジスタＮ２のゲート閾値電圧付近の電圧レベルにクランプされる。
【００３０】
このため、信号Ｓｉｎ’の信号レベルはバッファＢＦの入力論理閾値を超えることはなく、ローレベルに維持される。そして、バッファＢＦが動作可能な電圧にまで電源ＶＤＤが上昇すると、バッファＢＦは、ローレベルの入力信号Ｓｉｎ’に応答してローレベルを出力する。この結果、出力信号Ｓｏｕｔの信号レベルが急速に低下してグランドＧＮＤの電圧レベルに固定される。このことは、信号ノードＮＤの初期値がローレベルに確定したことを意味する。
【００３１】
一方のｐ型ＭＯＳトランジスタＰ２は、そのドレインが信号ノードＮＤから切り離されているため、信号ノードＮＤの信号レベルに影響を与えることはない。
以上により、信号ノードＮＤの初期値としてローレベルが迅速かつ確実に設定される。
【００３２】
上述した第１実施形態によれば、初期値を設定するためのｐ型ＭＯＳトランジスタＰ２およびｎ型ＭＯＳトランジスタＮ２のゲートをドレインに接続したので、これらトランジスタはピンチオフ点で動作する。従って、これらトランジスタを介して流れる電流を抑制することが可能になる。
【００３３】
また、本実施形態によれば、パワーオンリセット回路を用いることなく、半導体集積回路としてＬＳＩに形成された複数のラッチ回路等の内部信号の初期値を任意に設定することが可能になる。従って、リセット期間も不要となり、電源立ち上げ後に直ちに実動作に移行することが可能になる。
【００３４】
また、本実施形態によれば、メタル配線またはビアを選択的に形成することによりｐ型ＭＯＳトランジスタＰ２とｎ型ＭＯＳトランジスタＮ２を選択的に信号ノードＮＤに接続するようにしたので、ＥＣＯ(Engineering Change Order)などの手法を適用することにより、短ＴＡＴで安価に初期値の設定および変更が可能になる。
なお、メタル配線やビアに限らず、ヒューズにてｐ型ＭＯＳトランジスタＰ２とｎ型ＭＯＳトランジスタＮ２を選択的に信号ノードＮＤに接続するようにしてもよく、この接続手段は任意である。
【００３５】
（２）第２実施形態
図３に、本発明の第２実施形態に係る半導体集積回路の構成を示す。
本半導体集積回路は、ＲＳフリップフロップとして構成され、入力信号としてセット信号Ｓまたはリセット信号Ｒを入力し、これによって設定される値を保持して出力信号Ｑ、ＱＮとして出力するものである。このＲＳフリップフロップは、入力信号に応じた値を保持する点で上述の第１実施形態のダイナミック型ラッチ回路と機能が共通している。
【００３６】
図３に示されるＲＳフリップフロップは、ｐ型ＭＯＳトランジスタＰ２１，Ｐ２２およびｎ型ＭＯＳトランジスタＮ２１，Ｎ２２を有する点で、既存のＲＳフリップフロップと異なる。即ち、この例では、信号を保持する信号ノードとして、ＮＡＮＤゲートＮＧ１の入力部（ＮＡＮＤゲートＮＧ２の出力部）に相当するノードＮＤ１と、ＮＡＮＤゲートＮＧ２の入力部（ＮＡＮＤゲートＮＧ１の出力部）に相当するノードＮＤ２が存在するため、信号ノードＮＤ１，ＮＤ２のそれぞれに、その初期値を設定するための回路素子を設けている。
【００３７】
具体的には、信号ノードＮＤ１の初期値を設定するための回路素子として、ｐ型ＭＯＳトランジスタＰ２１およびｎ型ＭＯＳトランジスタＮ２１を設け、信号ノードＮＤ２の初期値を設定するための回路素子として、ｐ型ＭＯＳトランジスタＰ２２およびｎ型ＭＯＳトランジスタＮ２２を設けている。ここで、ｐ型ＭＯＳトランジスタＰ２１及びｎ型ＭＯＳトランジスタＮ２１は、上述の第１実施形態の図１（ａ）に示すｐ型ＭＯＳトランジスタＰ２及びｎ型ＭＯＳトランジスタＮ２に対応し、図３に示すｐ型ＭＯＳトランジスタＰ２２及びｎ型ＭＯＳトランジスタＮ２２は、図１（ｂ）に示すｐ型ＭＯＳトランジスタＰ２及びｎ型ＭＯＳトランジスタＮ２に対応している。
【００３８】
この例では、信号ノードＮＤ１にｐ型ＭＯＳトランジスタＰ２１のドレインが接続され、信号ノードＮＤ２にｎ型ＮＯＳトランジスタＮ２２のドレインが接続されているので、信号ノードＮＤ１がハイレベルに初期化されると共に信号ノードＮＤ２がローレベルに初期化され、このような信号レベルの状態に対応した初期値がＲＳフリップフロップに設定されることになる。
【００３９】
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、変形が可能である。
例えば、上述の実施形態では、初期値を設定するための回路素子としてＭＯＳトランジスタを用いたが、抵抗素子（ポリシリコン抵抗、拡散層抵抗など）、あるいは、容量素子（ゲート容量、メタル配線容量など）を用いてもよい。
【００４０】
ここで、上記抵抗素子は、上述の実施形態のｐ型ＭＯＳトランジスタＰ２およびｎ型ＭＯＳトランジスタＮ２と同様に、電源ＶＤＤまたはグランドＧＮＤと信号ノードＮＤとの間に電流経路を形成することにより初期値を設定するものとして作用する。一方、容量素子は、電源ＶＤＤまたはグランドＧＮＤと信号ノードＮＤとの間の電位差の変化を抑制することにより初期値を設定するものとして作用する。例えば、電源ＶＤＤと信号ノードＮＤとの間に容量素子を接続した場合、この容量素子により電源ＶＤＤと信号ノードＮＤとの間の電位差の変化が抑制される結果、信号ノードＮＤの信号レベルが電源ＶＤＤに追従して上昇する。ただし、容量素子を用いる場合には、その容量素子の端子間電圧をゼロに初期化しておく必要がある。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態に係る半導体集積回路（ダイナミック型ラッチ回路）の構成を示す回路図であり、（ａ）は、初期値としてハイレベルを設定する場合の構成を示し、（ｂ）は初期値としてローレベルを設定する場合の構成を示す図である。
【図２】第１実施形態に係る半導体集積回路の動作を説明するための波形図であり、（ａ）は、初期値としてハイレベルを設定する場合の動作波形を示し、（ｂ）は初期値としてローレベルを設定する場合の動作波形を示す図である。
【図３】本発明の第２実施形態に係る半導体集積回路（ＲＳフリップフロップ）の構成を示す回路図である。
【符号の説明】
【００４２】
Ｐ１，Ｐ２，Ｐ２１，Ｐ２２；ｐ型ＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ２１，Ｎ２２；ｎ型ＭＯＳトランジスタ、ＢＦ；バッファ、ＮＧ１，ＮＧ２；ＮＡＮＤゲート、ＴＧ；トランスファゲート、ＮＤ，ＮＤ１，ＮＤ２；信号ノード。
【図１】
2009027424.tif 000003
【図２】
2009027424.tif 000004
【図３】
2009027424.tif 000005