(57)【要約】【課題】  回路規模を小さく抑えたまま、遅延調整の分解能が高められた遅延調整回路を提供する。【解決手段】  信号入力端３０に入力される入力信号ＩＮを、第２の遅延回路２０のセレクタ２２に入力される制御信号ＳＥＬ[０]の論理値に応じて、５０ｐｓの遅延時間遅延させるバッファ２１を通過させるかバイパスさせるかを選択することにより、５０ｐｓの遅延調整の分解能を有する信号Ａを第１の遅延回路１０に向けて出力し、第１の遅延回路１０では、この信号Ａを、セレクタ１２に入力される制御信号ＳＥＬ[６：１]の値に応じてそれぞれが１００ｐｓの遅延時間を有するバッファ１１＿１，１１＿２，１１＿３，１１＿４，…，１１＿４７，１１＿４８，１１＿４９，１１＿５０の数を切り替えることにより、その数に見合った遅延時間だけ遅延させて、信号出力端４０から出力信号ＯＵＴとして出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号を所定の単位遅延時間遅延させる第１の遅延素子が直列に並び、制御信号に応じて信号入力端から信号出力端までの間に直列に並ぶ第１の遅延素子の数を切り替えることにより入力信号を遅延させて出力する第１の遅延回路と、
入力信号を前記単位遅延時間で割り切れない遅延時間遅延させる第２の遅延素子を１つ以上含み、制御信号に応じて、信号入力端と信号出力端との間に前記単位遅延時間では割り切れない遅延時間遅延させる遅延態様を含む複数の遅延態様のうちの１つの遅延態様を選択する第２の遅延回路とを備えたことを特徴とする遅延調整回路。
【請求項２】
前記第２の遅延素子が、信号を前記単位遅延時間の１／２の遅延時間遅延させる素子であって、前記第２の遅延回路が、入力信号を、該第２の遅延回路を通過させて出力するか該第２の遅延回路をバイパスさせて出力するかを切り替えるものであることを特徴とする請求項１記載の遅延調整回路。
【請求項３】
前記第２の遅延回路が、前記単位遅延時間では割り切れない遅延時間であって、かつ、互いに異なる遅延時間遅延させる複数の第２の遅延素子を含み、
前記第２の遅延回路は、制御信号に応じて、信号入力端と信号出力端との間に前記単位遅延時間では割り切れない遅延時間であって互いに異なる複数の遅延時間それぞれ遅延させる複数の遅延態様を含む複数の遅延態様のうちの１つの遅延態様を選択するものであることを特徴とする請求項１記載の遅延調整回路。
【請求項４】
前記第２の遅延回路は、前記第１の遅延回路と直列に、該第１の遅延回路の前段又は後段に配置されたものであることを特徴とする請求項１から請求項３のうちのいずれか１項記載の遅延調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号のタイミングを遅延調整する遅延調整回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の動作周波数の高速化に伴い、その半導体集積回路における各種のタイミング制約を満たすことが厳しくなってきている。ここで、タイミング制約を満たすために、信号経路に遅延調整回路を挿入し、その遅延調整回路に入力される信号のタイミングを遅延調整するということが行なわれている。
【０００３】
図３は、従来の遅延調整回路の構成を示す図である。
【０００４】
図３に示す遅延調整回路１００には、入力信号ＩＮが入力される信号入力端１０１と、それぞれが１００ｐｓの遅延時間を有する５０段のバッファ１０２＿１，１０２＿２，１０２＿３，１０２＿４，…，１０２＿４７，１０２＿４８，１０２＿４９，１０２＿５０が直列接続された遅延回路部１０２と、６ビットの制御信号ＳＥＬ[５：０]が入力されるセレクタ１０３と、出力信号ＯＵＴが出力される信号出力端１０４とが備えられている。
【０００５】
信号入力端１０１に入力された入力信号ＩＮは、バッファ１０２＿１に入力されるとともにセレクタ１０３の端子‘０’にも入力される。また、セレクタ１０３の各端子‘１’，‘２’，…，‘４９’，‘５０’には、各バッファ１０２＿１，１０２＿２，…，１０２＿４９，１０２＿５０からの各出力が入力される。
【０００６】
セレクタ１０３は、制御信号ＳＥＬ[５：０]の値に応じて、端子‘０’，‘１’，‘２’，…，‘４９’，‘５０’に入力された入力信号ＩＮ，バッファ１０２＿１，１０２＿２，…，１０２＿４９，１０２＿５０からの出力を選択する。これにより、セレクタ１０３からは制御信号ＳＥＬ[５：０]の値に応じて定まる遅延時間を有する出力信号ＯＵＴが出力される。このようにして、１段あたり１００ｐｓの遅延時間を有するバッファ（遅延素子）の段数を０段から５０段までセレクタ１０３で切り替えることにより、１００ｐｓ刻みで最大５ｎｓの遅延時間までの遅延調整を行なうことができる。
【０００７】
図４は、従来の、図３に示す遅延調整回路とは異なる遅延調整回路の構成を示す図である。
【０００８】
図４に示す遅延調整回路２００には、入力信号ＩＮが入力される信号入力端２０１と、それぞれが５０ｐｓの遅延時間を有する１００段のバッファ２０２＿１，２０２＿２，２０２＿３，２０２＿４，…，２０２＿９７，２０２＿９８，２０２＿９９，２０２＿１００が直列接続された遅延回路部２０２と、７ビットの制御信号ＳＥＬ[６：０]が入力されるセレクタ２０３と、出力信号ＯＵＴが出力される信号出力端２０４とが備えられている。
【０００９】
この遅延調整回路２００では、セレクタ２０３が、入力信号ＩＮもしくはバッファ２０２＿１，２０２＿２，２０２＿３，２０２＿４，…，２０２＿９７，２０２＿９８，２０２＿９９，２０２＿１００からの出力を、制御信号ＳＥＬ[６：０]の値に応じて選択する。これにより、セレクタ２０３からは制御信号ＳＥＬ[６：０]の値に応じて定まる遅延時間を有する出力信号ＯＵＴが出力される。このようにして、１段あたり５０ｐｓの遅延時間を有するバッファ（遅延素子）の段数を０段から１００段までセレクタ２０３で切り替
えることにより、前述した図３に示す遅延調整回路１００と比較し、さらに高い分解能で遅延調整（５０ｐｓ刻みで最大５ｎｓの遅延時間までの遅延調整）を行なうことができる。
【００１０】
また、複数段のインバータで構成された遅延調整回路と、マスタラッチ回路と、スレーブ回路とを備え、奇数段のインバータが選択された場合は、マスタラッチ回路とスレーブ回路との間に１つのインバータを接続する構成を採用することにより、インバータ１段分を１単位として遅延時間を調整する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−３１５３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、遅延調整の分解能をさらに高めようとする場合、上述した図３，図４に示す、複数のバッファが直列接続された遅延調整回路の技術を採用したのでは、バッファ（遅延素子）の段数が多くなり、従って回路規模が増大するという問題が発生する。また、小さな遅延時間を有する遅延素子を設計するには技術的に限界があり、従って１段の遅延素子が有する遅延時間より細かい遅延調整を行なうことは困難であるという問題も抱えている。
【００１２】
また、上述した特許文献１に提案された、インバータ１段分を１単位として遅延時間を調整する技術を採用した場合であっても、やはりインバータ１段分の遅延時間未満での分解能を達成することは困難である。
【００１３】
本発明は、上記事情に鑑み、回路規模を小さく抑えたまま、遅延調整の分解能が高められた遅延調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成する本発明の遅延調整回路は、
信号を所定の単位遅延時間遅延させる第１の遅延素子が直列に並び、制御信号に応じて信号入力端から信号出力端までの間に直列に並ぶ第１の遅延素子の数を切り替えることにより入力信号を遅延させて出力する第１の遅延回路と、
入力信号を上記単位遅延時間で割り切れない遅延時間遅延させる第２の遅延素子を１つ以上含み、制御信号に応じて、信号入力端と信号出力端との間に上記単位遅延時間では割り切れない遅延時間遅延させる遅延態様を含む複数の遅延態様のうちの１つの遅延態様を選択する第２の遅延回路とを備えたことを特徴とする。
【００１５】
本発明の遅延調整回路は、第１の遅延回路においては、所定の単位遅延時間遅延させる第１の遅延素子の数を制御信号に応じて切り替えることにより、その数に見合った十分に大きな遅延時間入力信号を遅延させることができる。また、第２の遅延回路においては、上記単位遅延時間で割り切れない遅延時間遅延させる第２の遅延素子を制御信号に応じた遅延態様を選択することにより、十分に小さな遅延時間入力信号を遅延させることができる。従って、本発明の遅延調整回路では、これら第１の遅延回路と第２の遅延回路とを組み合わせることにより、多数の遅延素子を単に直列接続した構成と比較し、回路規模を小さく抑えたまま、遅延調整の分解能を高めることができる。
【００１６】
ここで、上記第２の遅延素子が、信号を上記単位遅延時間の１／２の遅延時間遅延させる素子であって、上記第２の遅延回路が、入力信号を、その第２の遅延回路を通過させて出力するかその第２の遅延回路をバイパスさせて出力するかを切り替えるものであることが好ましい。
【００１７】
このようにすると、簡単な回路構成で遅延調整の分解能を高めることができる。
【００１８】
また、上記第２の遅延回路が、上記単位遅延時間では割り切れない遅延時間であって、かつ、互いに異なる遅延時間遅延させる複数の第２の遅延素子を含み、
上記第２の遅延回路は、制御信号に応じて、信号入力端と信号出力端との間に上記単位遅延時間では割り切れない遅延時間であって互いに異なる複数の遅延時間それぞれ遅延させる複数の遅延態様を含む複数の遅延態様のうちの１つの遅延態様を選択するものであることも好ましい。
【００１９】
このようにすると、実施形態に示すように、互いに異なる複数の遅延時間どうしの差分の遅延時間で遅延調整を行なうことができるため、遅延調整の分解能を一層高めることができる。
【００２０】
さらに、上記第２の遅延回路は、上記第１の遅延回路と直列に、その第１の遅延回路の前段又は後段に配置されたものであってもよい。
【発明の効果】
【００２１】
本発明によれば、回路規模を小さく抑えたまま、遅延調整の分解能が高められた遅延調整回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態を説明する。
【００２３】
図１は、本発明の第１実施形態の遅延調整回路の構成を示す図である。
【００２４】
図１に示す遅延調整回路１には、第１の遅延回路１０と、第２の遅延回路２０が備えられている。第２の遅延回路２０は、第１の遅延回路１０と直列に、この第１の遅延回路１０の前段に配置されている。また、この遅延調整回路１には、入力信号ＩＮが入力される信号入力端３０と、出力信号ＯＵＴが出力される信号出力端４０が備えられている。
【００２５】
第１の遅延回路１０には、第２の遅延回路２０からの信号Ａを、それぞれ１００ｐｓの遅延時間（本発明にいう所定の単位遅延時間の一例に相当）遅延させるバッファ１１＿１，１１＿２，１１＿３，１１＿４，…，１１＿４７，１１＿４８，１１＿４９，１１＿５０（本発明にいう第１の遅延素子の一例に相当）が直列に並べられた遅延回路部１１が備えられている。また、第１の遅延回路１０には、６ビットの制御信号ＳＥＬ[６：１]が入力されるセレクタ１２が備えられている。
【００２６】
この第１の遅延回路１０は、６ビットの制御信号ＳＥＬ[６：１]の値に応じてバッファ１１＿１，１１＿２，１１＿３，１１＿４，…，１１＿４７，１１＿４８，１１＿４９，１１＿５０の数を切り替えることにより、その数に見合った遅延時間分だけ上記信号Ａを遅延させて、信号出力端４０から出力信号ＯＵＴとして出力する。
【００２７】
一方、第２の遅延回路２０には、入力信号ＩＮを５０ｐｓの遅延時間（本発明にいう単位遅延時間で割り切れない遅延時間の一例に相当）遅延させるバッファ２１（本発明にいう第２の遅延素子の一例に相当）が備えられている。即ち、このバッファ２１は、入力信号ＩＮを、第１の遅延回路１０における１００ｐｓの遅延時間の１／２の遅延時間（５０ｐｓの遅延時間）遅延させる素子である。また、第２の遅延回路２０には、１ビットの制御信号ＳＥＬ[０]が入力されるセレクタ２２が備えられている。
【００２８】
このように、第２の遅延回路２０は、入力信号ＩＮを上記１００ｐｓの単位遅延時間で割り切れない遅延時間（５０ｐｓの遅延時間）遅延させるバッファ２１を１つ含み、１ビットの制御信号ＳＥＬ[０]の論理値に応じて、信号入力端３０と信号出力端４０との間で、５０ｐｓの遅延時間遅延させる第１の遅延態様と、５０ｐｓの遅延時間遅延させることなくそのまま入力信号ＩＮを出力させる第２の遅延態様との２つの遅延態様のうちの１つの遅延態様を選択するものである。即ち、第２の遅延回路２０は、セレクタ２２に入力される制御信号ＳＥＬ[０]の論理値に応じて、入力信号ＩＮを、５０ｐｓの遅延時間を有するバッファ２１を通過させて出力するか、あるいはこのバッファ２１をバイパスさせて出力するかを切り替えることにより、セレクタ２２から信号Ａを出力する。このようにすることで、入力信号ＩＮに対する遅延調整の分解能を５０ｐｓにすることができる。
【００２９】
本発明の第１実施形態の遅延調整回路１は、信号入力端３０に入力される入力信号ＩＮを、第２の遅延回路２０のセレクタ２２に入力される制御信号ＳＥＬ[０]の論理値に応じて、５０ｐｓの遅延時間遅延させるバッファ２１を通過させるかバイパスさせるかを選択することにより、５０ｐｓの遅延調整の分解能を有する信号Ａを第１の遅延回路１０に向けて出力する。さらに、第１の遅延回路１０では、この信号Ａを、セレクタ１２に入力される制御信号ＳＥＬ[６：１]の値に応じてそれぞれが１００ｐｓの遅延時間を有するバッファ１１＿１，１１＿２，１１＿３，１１＿４，…，１１＿４７，１１＿４８，１１＿４９，１１＿５０の数を切り替えることにより、その数に見合った遅延時間分だけ遅延させて、信号出力端４０から出力信号ＯＵＴとして出力する。このように、本発明の第１実施形態の遅延調整回路１では、１００ｐｓの遅延時間を有するバッファの数に見合った遅延時間分だけ遅延させる第１の遅延回路１０の前段に、遅延調整の分解能を５０ｐｓに高めるための第２の遅延回路２０が配置されている。従って、例えば５０ｐｓ刻みで最大５ｎｓの遅延時間までの遅延調整を行なうにあたり、１００段のバッファ２１を直列接続した構成と比較し、回路規模を小さく抑えたまま、遅延調整の分解能を高めることができる。
【００３０】
図２は、本発明の第２実施形態の遅延調整回路の構成を示す図である。
【００３１】
尚、図１に示す遅延調整回路１の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００３２】
図２に示す遅延調整回路２は、図１に示す遅延調整回路１と比較し、第１の遅延回路１０を構成するセレクタ１２に６ビットの制御信号ＳＥＬ[７：２]が入力されている点と、第２の遅延回路２０に代わる第２の遅延回路５０が備えられている点が異なっている。
【００３３】
第２の遅延回路５０には、入力信号ＩＮを５０ｐｓの遅延時間に遅延させるバッファ２１に加えて、そのバッファ２１にそれぞれ並列に接続されたバッファ５１，５２，５３が備えられている。ここで、各バッファ２１，５１，５３は、入力信号ＩＮを、各５０ｐｓ，７５ｐｓ，１２５ｐｓの遅延時間（本発明にいう単位遅延時間で割り切れない遅延時間の他の各例に相当）遅延させる素子である。また、第２の遅延回路５０には、２ビットの制御信号ＳＥＬ[１：０]が入力されるセレクタ５４が備えられている。
【００３４】
この第２の遅延回路５０は、入力信号ＩＮを１００ｐｓの単位遅延時間で割り切れない３つの遅延時間（５０ｐｓ，７５ｐｓ，１２５ｐｓの遅延時間）遅延させる３つのバッファ２１，５１，５３を含み、２ビットの制御信号ＳＥＬ[１：０]の値に応じて、信号入力端３０と信号出力端４０との間に互いに異なる４つの遅延時間それぞれ遅延させる４つの遅延態様のうちの１つの遅延態様を選択するものである。ここで、第２の遅延回路５０は、セレクタ５４に入力される制御信号ＳＥＬ[１：０]の値が‘００’の場合は、入力信号ＩＮを、５０ｐｓの遅延時間を有するバッファ２１を通過させて出力する。また、セレクタ５４に入力される制御信号ＳＥＬ[１：０]の値が‘０１’の場合は、入力信号ＩＮを、
７５ｐｓの遅延時間を有するバッファ５１を通過させて出力する。さらに、セレクタ５４に入力される制御信号ＳＥＬ[１：０]の値が‘１０’の場合は、入力信号ＩＮを、１００ｐｓの遅延時間を有するバッファ５２を通過させて出力する。また、セレクタ５４に入力される制御信号ＳＥＬ[１：０]の値が‘１１’の場合は、入力信号ＩＮを、１２５ｐｓの遅延時間を有するバッファ５３を通過させて出力する。このため、例えば、制御信号ＳＥＬ[１：０]の値を‘００’から‘０１’に切り替えた場合は、入力信号ＩＮに対する遅延時間は５０ｐｓから７５ｐｓに変更される。従って、入力信号ＩＮに対する遅延調整の分解能を２５ｐｓにすることができる。このように、本発明の第２実施形態の遅延調整回路２では、２５ｐｓ刻みで遅延調整を行なうことができるため、１段のバッファ（遅延素子）が有する遅延時間より細かい遅延調整を行なうことができる。従って、多数の遅延素子を単に直列接続した構成と比較し、回路規模を小さく抑えたまま、遅延調整の分解能を一層高めることができる。
【００３５】
尚、上述した第１，第２実施形態では、第２の遅延回路は、第１の遅延回路と直列に、その第１の遅延回路の前段に配置した例で説明したが、これに限られるものではなく、第２の遅延回路は、第１の遅延回路と直列に、その第１の遅延回路の後段に配置してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態の遅延調整回路の構成を示す図である。
【図２】本発明の第２実施形態の遅延調整回路の構成を示す図である。
【図３】従来の遅延調整回路の構成を示す図である。
【図４】従来の、図３に示す遅延調整回路とは異なる遅延調整回路の構成を示す図である。
【符号の説明】
【００３７】
１，２  遅延調整回路
１０  第１の遅延回路
２０，５０  第２の遅延回路
３０  信号入力端
４０  信号出力端
１１＿１，１１＿２，１１＿３，１１＿４，…，１１＿４７，１１＿４８，１１＿４９，１１＿５０，２１，５１，５２，５３  バッファ
１２，２２，５４  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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