(57)【要約】【課題】本発明は、アドレス及びコマンドが同時に入力されても、内部的に両信号間のマージンを確保することで、誤動作を防止できる半導体集積回路及びそのアドレス／コマンド処理方法を提供する。【解決手段】本発明は、同一のタイミングに伝送されたアドレス及びコマンドの入力が行われる入力部；入力されたアドレスのタイミングを既設定の内部信号処理タイミングマージンに応じて調整して、内部アドレスを出力するように構成される内部アドレス発生部；及び、入力されたコマンドのタイミングを調整して、内部アドレスと既設定の時間差を有する内部コマンドを出力するように構成される内部コマンド発生部を備えることを特徴とする。【選択図】図３
2009272029.tif 000002
【特許請求の範囲】
【請求項１】
アドレス及びコマンドの入力が行われる入力部；
前記入力されたアドレスのタイミングを既設定の内部信号処理タイミングマージンに応じて調整して、内部アドレスを出力するように構成される内部アドレス発生部；及び、
前記入力されたコマンドのタイミングを調整して、前記内部アドレスと既設定の時間差を有する内部コマンドを出力するように構成される内部コマンド発生部を備えることを特徴とする半導体集積回路。
【請求項２】
前記内部アドレス発生部は、半導体集積回路のライト動作時、ライトレーテンシ及びバースト長に該当するタイミングマージンに応じて前記アドレスのタイミングを調整して、前記内部アドレスを出力するように構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記内部アドレス発生部は、前記内部アドレスをクロック信号の第１のエッジに同期させて出力するように構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記内部アドレス発生部は、前記内部アドレスをクロックパルスの立ち上りエッジに同期させて出力するように構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記内部コマンド発生部は、前記コマンドのうち、ライトコマンド及びリードコマンドのタイミングを独立的に調整するように構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記内部コマンド発生部は、前記内部コマンドを前記クロック信号の第２のエッジに同期させて出力するように構成されることを特徴とする請求項３に記載の半導体集積回路。
【請求項７】
前記内部コマンド発生部は、前記内部コマンドを前記クロックパルスの立ち下りエッジに同期させて出力するように構成されることを特徴とする請求項４に記載の半導体集積回路。
【請求項８】
前記既設定の時間差は、クロック信号の周期の半分であることを特徴とする請求項１に記載の半導体集積回路。
【請求項９】
外部アドレス及び外部コマンドの入力が行われる段階；
前記外部アドレスのタイミングを既設定の内部信号処理タイミングマージンに応じて調整して、内部アドレスを出力する段階；及び、
前記外部コマンドのタイミングを調整して、前記内部アドレスと既設定の時間差を有する内部コマンドを出力する段階を含むことを特徴とする半導体集積回路のアドレス／コマンド処理方法。
【請求項１０】
前記既設定の内部信号処理タイミングマージンは、半導体集積回路のライト動作時、ライトレーテンシ及びバースト長によって決定されることを特徴とする請求項９に記載の半導体集積回路のアドレス／コマンド処理方法。
【請求項１１】
前記内部アドレスは、クロック信号の第１のエッジに同期されることを特徴とする請求項９に記載の半導体集積回路のアドレス／コマンド処理方法。
【請求項１２】
前記内部アドレスは、クロックパルスの立ち上りエッジに同期されることを特徴とする請求項９に記載の半導体集積回路のアドレス／コマンド処理方法。
【請求項１３】
前記外部コマンドのタイミング調整は、前記外部コマンドのうち、ライトコマンド及びリードコマンドに対して独立的に行われることを特徴とする請求項９に記載の半導体集積回路のアドレス／コマンド処理方法。
【請求項１４】
前記内部コマンドは、前記クロック信号の第２のエッジに同期されることを特徴とする請求項１１に記載の半導体集積回路のアドレス／コマンド処理方法。
【請求項１５】
前記内部コマンドは、前記クロックパルスの立ち下りエッジに同期されることを特徴とする請求項１２に記載の半導体集積回路のアドレス／コマンド処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路及びそのアドレス／コマンド処理方法に関する。
【背景技術】
【０００２】
グラフィックメモリやメインメモリのような半導体集積回路は、製品によって消費電力や動作速度などが性能の指標になり得る。
【０００３】
従来の技術による半導体集積回路は、高速動作の要求に対応するために、コマンド(Command)及びアドレス(Address)を、アクティブ(Active)、ライト(Write)又はリード(Read)動作時に同時処理している。
図１は、従来の技術によるアドレス／コマンド処理方法を示す波形図である。
【０００４】
従来の半導体集積回路は、ＧＰＵ(Graphic Processing Unit)のようなメモリコントローラからアドレス及びコマンドの同時入力が行われた。
【０００５】
同時に入力されたアドレス及びコマンドをデコードし、ライトレーテンシ(Write Latency:WL)及びバースト長(Burst Length:BL)のような既設定のタイミング遅延時間を考慮して、内部コマンド及び内部アドレスを処理した。
【０００６】
例えば、外部から入力されたコマンドがライトコマンドである場合、図１に示すように、クロック信号(ＣＬＫ)の立ち上りエッジに合うように、内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部アドレス(ｉＡＤＤ)を生成した。内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部アドレス(ｉＡＤＤ)の組合により、コラム選択信号(Ｙｉ)を生成した。
【０００７】
図２は、従来の技術によるアドレス／コマンド処理のエラーを示す波形図である。
【０００８】
しかしながら、このような方式は、コマンド及びアドレスが充分なマージンを有していないため、動作の不良を招く恐れがある。
【０００９】
すなわち、ＰＶＴ(Process／Voltage／Temperature)変動のような原因により、図２に示すように、内部アドレス(ｉＡＤＤ)の遅延が発生し得る。この場合、内部ライトコマンド(ｉｃａｓ＿ＷＴ)が互いに異なる内部アドレス(ｉＡＤＤ)に対し重畳するので、信号生成のエラー、例えば、コラム選択信号(Ｙｉ)のエラーを誘発し、半導体集積回路の誤動作につながる恐れがある。これに似ている技術はアメリカ登録特許6,021,077に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米特許６０２１０７７号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、アドレス及びコマンドが同時に入力されても、内部的に両信号間のマージンを確保することで、誤動作を防止できる半導体集積回路及びそのアドレス／コマンド処理方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明による半導体集積回路は、同一のタイミングに伝送された外部アドレス及び外部コマンドの入力が行われる入力部；前記入力された外部アドレスのタイミングを既設定の内部信号処理タイミングマージンに応じて調整して、内部アドレスを出力するように構成される内部アドレス発生部；及び、前記入力された外部コマンドのタイミングを調整して、前記内部アドレスと既設定の時間差を有する内部コマンドを出力するように構成される内部コマンド発生部を備えることを特徴とする。
【００１３】
本発明による半導体集積回路のアドレス／コマンド処理方法は、同一のタイミングに伝送された外部アドレス及び外部コマンドの入力が行われる段階；前記外部アドレスのタイミングを既設定の内部信号処理タイミングマージンに応じて調整して、内部アドレスを出力する段階；及び、前記外部コマンドのタイミングを調整して、前記内部アドレスと既設定の時間差を有する内部コマンドを出力する段階を含むことを特徴とする。
【発明の効果】
【００１４】
本発明による半導体集積回路及びそのアドレス／コマンド処理方法は、外部からアドレス及びコマンドが同時に入力されても、内部的な信号処理により両信号間のマージンを十分に確保することで、半導体集積回路の誤動作を防止して、動作性能の向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】従来の技術によるアドレス／コマンド処理方法を示す波形図である。
【図２】従来の技術によるアドレス／コマンド処理のエラーを示す波形図である。
【図３】本発明による半導体集積回路のブロック図である。
【図４】図３の内部コマンド発生部の内部ブロック図である。
【図５】本発明によるアドレス／コマンド処理方法を示す波形図である。
【発明を実施するための形態】
【００１６】
以下、添付図面に基づき、本発明による半導体集積回路及びそのアドレス／コマンド処理方法の好適な実施例を詳細に説明する。
【００１７】
図３は、本発明による半導体集積回路のブロック図である。
本発明による半導体集積回路１００は、図３に示すように、アドレス入力部１１０、アドレスデコーダ１２０、コマンド入力部１３０、コマンドデコーダ１４０、内部アドレス発生部１５０及び内部コマンド発生部１６０を備える。
【００１８】
アドレス入力部１１０及びコマンド入力部１３０は、外部システム、すなわち、ＧＰＵ(１０)から同時に出力された外部アドレス(ＡＤＤ)及び外部コマンド(ＣＯＭ)が入力されるように構成される。アドレス入力部１１０及びコマンド入力部１３０は、それぞれバッファー及びラッチを備える。
【００１９】
アドレスデコーダ１２０は、アドレス入力部１１０の出力信号をデコードして出力するように構成される。
【００２０】
コマンドデコーダ１４０は、コマンド入力部１３０の出力信号をデコードして、コマンドデコーディング信号(ｉＷＴ、ｉＲＤ、…)を出力するように構成される。
【００２１】
内部アドレス発生部１５０は、半導体集積回路の内部信号処理タイミングマージンを適用して、アドレスデコーダ１２０の出力信号のタイミングを調整した内部アドレス(ｉＡＤＤ)を出力するように構成される。半導体集積回路の内部信号処理タイミングマージンは、ライトレーテンシ(ＷＬ)及びバースト長(ＢＬ)を含むことができる。
【００２２】
内部コマンド発生部１６０は、内部信号処理タイミングマージンを適用して、コマンドデコーディング信号(ｉＷＴ、ｉＲＤ、…)のタイミングを調整した内部コマンドを出力するように構成される。内部コマンド発生部１６０は、内部信号処理タイミングマージンとは別に、内部コマンドの中で内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部リードコマンド(ｉｃａｓ＿ＲＤ)と内部アドレス(ｉＡＤＤ)とが既設定の時間差を有するように追加的なタイミングマージンを適用して、内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部リードコマンド(ｉｃａｓ＿ＲＤ)を出力する。
【００２３】
図４は、図３の内部コマンド発生部の内部ブロック図である。
内部コマンド発生部１６０は、図４に示すように、第１のタイミング制御器１６１及び第２のタイミング制御器１６２を備える。
【００２４】
第１のタイミング制御器１６１は、コマンドデコーディング信号(ｉＷＴ)のタイミングを調整するためのもので、直列連結している複数のフリップフロップ(Ｆ／Ｆ)を備える。複数のフリップフロップ(Ｆ／Ｆ)は、コマンドデコーディング信号(ｉＷＴ)を順次受信して出力する方式によりシフトさせるように構成される。本発明の実施例は、内部ライトコマンド(ｉｃａｓ＿ＷＴ)が内部アドレス(ｉＡＤＤ)に比べて、クロック時間(ｔＣＫ)の半分に該当する時間(ｔＣＫ／２)だけ遅く発生されるように、クロック信号(ＣＬＫ)の立ち下りエッジに同期されるフリップフロップ(Ｆ／Ｆ)の出力信号を内部ライトコマンド(ｉｃａｓ＿ＷＴ)として出力するように構成した。
【００２５】
第２のタイミング制御器１６２は、コマンドデコーディング信号(ｉＲＤ)のタイミングを調整するためのもので、直列連結している複数のフリップフロップ(Ｆ／Ｆ)を備える。複数のフリップフロップ(Ｆ／Ｆ)は、コマンドデコーディング信号(ｉＲＤ)を順次受信して出力する方式によりシフトさせるように構成される。本発明の実施例は、内部リードコマンド(ｉｃａｓ＿ＲＤ)が内部アドレス(ｉＡＤＤ)に比べて、クロック時間(ｔＣＫ)の半分に該当する時間(ｔＣＫ／２)だけ遅く発生されるように、クロック信号(ＣＬＫ)の立ち下りエッジに同期されるフリップフロップ(Ｆ／Ｆ)の出力信号を内部リードコマンド(ｉｃａｓ＿ＲＤ)として出力するように構成した。
【００２６】
内部アドレス発生部１５０は、図４と同様に構成できる。但し、クロック信号(ＣＬＫ)の立ち上りエッジに同期されるフリップフロップ(Ｆ／Ｆ)の出力信号を内部アドレス(ｉＡＤＤ)として出力するように構成される。
【００２７】
前述した本発明では、内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部リードコマンド(ｉｃａｓ＿ＲＤ)が、それぞれ内部アドレス(ｉＡＤＤ)に比べて遅く発生するように構成した例を説明した。しかしながら、第１のタイミング制御器１６１及び第２のタイミング制御器１６２のそれぞれでフリップフロップ(Ｆ／Ｆ)の数を調整したり、複数のフリップフロップ(Ｆ／Ｆ)のうち、内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部リードコマンド(ｉｃａｓ＿ＲＤ)が出力されるフリップフロップ(Ｆ／Ｆ)を選択したりすることで、内部アドレス(ｉＡＤＤ)が内部ライトコマンド(ｉｃａｓ＿ＷＴ)及び内部リードコマンド(ｉｃａｓ＿ＲＤ)に比べて遅く発生するようにすることも可能である。
【００２８】
このように構成された本発明による半導体集積回路のアドレス／コマンド処理方法を説明すれば、次の通りである。
【００２９】
図５は、本発明によるアドレス／コマンド処理方法を示す波形図である。
ＧＰＵ(１０)から外部アドレス(ＡＤＤ)及び外部コマンド(ＣＯＭ)が同一のタイミングに出力される。
【００３０】
半導体集積回路１００のアドレス入力部１１０及びコマンド入力部１３０は、外部アドレス(ＡＤＤ)及び外部コマンド(ＣＯＭ)の入力を行って出力する。
【００３１】
アドレスデコーダ１２０は、アドレス入力部１１０の出力信号をデコードして出力する。
【００３２】
コマンドデコーダ１４０は、コマンド入力部１３０の出力信号をデコードして、コマンドデコーディング信号(ｉＷＴ、ｉＲＤ、…)を出力する。
【００３３】
内部アドレス発生部１５０は、半導体集積回路の内部信号処理タイミングマージンに応じてアドレスデコーダ１２０の出力信号のタイミングを調整して、クロック信号(ＣＬＫ)の立ち上りエッジに同期させた内部アドレス(ｉＡＤＤ)を出力する。
【００３４】
内部コマンド発生部１６０は、内部ライトコマンド(ｉｃａｓ＿ＷＴ)又は内部リードコマンド(ｉｃａｓ＿ＲＤ)をクロック信号(ＣＬＫ)の立ち下りエッジに同期させることで、内部アドレス(ｉＡＤＤ)に比べて既設定の時間(ｔＣＫ／２)だけ遅延された内部ライトコマンド(ｉｃａｓ＿ＷＴ)又は内部リードコマンド(ｉｃａｓ＿ＲＤ)を出力する。
【００３５】
図５に示すように、内部アドレス(ｉＡＤＤ)と比較すれば、内部ライトコマンド(ｉｃａｓ＿ＷＴ)の左側及び右軸に充分なマージンを確保できることが分かる。勿論、内部リードコマンド(ｉｃａｓ＿ＲＤ)の場合にも、内部ライトコマンド(ｉｃａｓ＿ＷＴ)と同様に充分なマージンを確保できる。
【００３６】
よって、本発明は、内部コマンドのマージン幅が充分なので、図２に示すように、内部アドレス(ｉＡＤＤ)の遅延が発生しても、コラム選択信号(Ｙｉ)の誤発生のような誤動作を予め防止できる。
【００３７】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００３８】
１００…半導体集積回路
１１０…アドレス入力部
１２０…アドレスデコーダ
１３０…コマンド入力部
１４０…コマンドデコーダ
１５０…内部アドレス発生部
１６０…内部コマンド発生部
【図１】
2009272029.tif 000003
【図２】
2009272029.tif 000004
【図３】
2009272029.tif 000005
【図４】
2009272029.tif 000006
【図５】
2009272029.tif 000007