(57)【要約】【課題】逆阻止３端子サイリスタの誤動作耐量の向上が要求されている。【解決手段】逆阻止３端子サイリスタを構成するための半導体基体１は第1、第２及び第３のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを有する。半導体基体１の一方の主面２側から他方の主面３に向って第１のＰ型半導体領域Ｐ1、第１のＮ型半導体領域Ｎ1、第２のＰ型半導体領域Ｐ2、第２のＮ型半導体領域Ｎ２が順次に配置されている。第３のＮ型半導体領域Ｎ３は半導体基体１の一方の主面２に配置されている。第１の主電極Ｔ1は第１のＰ型半導体領域Ｐ1及び第３のＮ型半導体領域Ｎ３に接続され、第２の主電極Ｔ2は第２のＰ型半導体領域Ｐ2及び第２のＮ型半導体領域Ｎ２に接続され、ゲ−ト電極Ｇは第１のＰ型半導体領域Ｐ1に接続されている。【選択図】図３
2009076757.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体（１）と、該半導体基体（１）の一方の主面（１ａ）上に設けられた第1の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基体（１）の他方の主面（１ｂ）に設けられた第2の主電極（Ｔ２）とを備えた逆阻止３端子サイリスタであって、
前記半導体基体（１）は、
第1の導電型の第1の半導体領域（Ｎ１）と、
前記第1の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基体（１）の前記一方の主面（２）に露出する部分を有し且つ前記第1導電型と反対の第2の導電型を有している第2の半導体領域（Ｐ１）と、
前記第1の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基体（１）の前記他方の主面（３）に露出する部分を有し且つ第2の導電型を有している第３の半導体領域（Ｐ２）と、
前記第３の半導体領域（Ｐ２）の中に選択的に形成され且つ前記半導体基体（１）の前記他方の主面（３）に露出する面を有し且つ第1の導電型を有している第４の半導体領域（Ｎ２）と、
前記第２の半導体領域（Ｐ１）の中に選択的に形成され且つ前記半導体基体（１）の前記一方の主面（２）に露出する面を有し且つ第1の導電型を有している第５の半導体領域（Ｎ３）とを備え、
前記第1の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）及び前記第５の半導体領域（Ｎ３）に接続され、
前記第２の主電極（Ｔ２）は前記第３の半導体領域（Ｐ２）及び前記第４の半導体領域（Ｎ２）に接続され、
前記ゲート電極（Ｇ）は前記第２の半導体領域（Ｐ１）に接続され且つ前記ゲート電極（Ｇ）と前記第1の主電極（Ｔ１）との間を流れる電流が前記前記第２の半導体領域（Ｐ１）の前記第１の半導体領域（Ｎ１）と前記第５の半導体領域（Ｎ３）との間の部分を通ることができる位置に配置されていることを特徴とする逆阻止３端子サイリスタ。
【請求項２】
前記半導体基体（１）の前記一方の主面（２）に前記第２の半導体領域（Ｐ１）と前記第５の半導体領域（Ｎ３）のみが露出していることを特徴とする請求項１記載の逆阻止３端子サイリスタ。
【請求項３】
前記第1の導電型はＮ型であることを特徴とする請求項１又は２記載の逆阻止３端子サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆阻止３端子サイリスタ即ち半導体制御整流素子（ＳＣＲ）に関する。
【背景技術】
【０００２】
半導体制御整流素子（ＳＣＲ）は例えば特開２０００−２９４７６６号公報（特許文献１）等で公知である。従来の代表的な半導体制御整流素子（ＳＣＲ）は、図６に示すように半導体基体（半導体基板）１´と、カソード電極Ｔ1´と，アノード電極Ｔ2´と、ゲ−ト電極Ｇとを備えている。半導体基体１´は、第１及び第２のＮ型半導体領域Ｎ1，Ｎ2と、第１及び第２のＰ型半導体領域Ｐ1，Ｐ2とから成る。半導体基体１´の第１のＮ型半導体領域Ｎ1は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基体１´の厚み方向の中央に配置され、比較的厚く且つ最も低い不純物濃度を有している。第１のＰ型半導体領域Ｐ1は、Ｐ型ベース領域と呼ぶこともできる領域であって、半導体基体１´の一方の主面２と第１のＮ型半導体領域Ｎ1との間に配置され且つ第１のＮ型半導体領域Ｎ1に隣接し且つその一部が半導体基体１´の一方の主面２に露出している。第２のＮ型半導体領域Ｎ2は、N型エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ１の中にＮ型不純物を選択的に拡散することによって島状に形成した領域であり、半導体基体１´の一方の主面２に露出している。第２のＰ型半導体領域Ｐ2は、Ｐ型エミッタ領域と呼ぶこともできる領域であって、第１のＮ型半導体領域Ｎ1に隣接配置され且つ半導体基体１´の他方の主面３と第１のＮ型半導体領域Ｎ1との間に配置され且つ半導体基体１´の他方の主面３に露出している。カソード電極Ｔ1´は第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ１とに接続されている。アノード電極Ｔ２´は第２のＰ型半導体領域Ｐ２に接続されている。ゲート電極Ｇは第１のＰ型半導体領域Ｐ１に接続されている。
【０００３】
図６の半導体制御整流素子をターンオンさせる時には、アノード電極Ｔ2´の電位がカソード電極Ｔ1´よりも高い期間に、ゲート電極Ｇの電位をカソード電極Ｔ1´よりも高くする。これにより、ゲート電極Ｇからカソード電極Ｔ1´に向って電流が流れ、この電流が第２のＮ型半導体領域Ｎ2の下の第１のＰ型半導体領域Ｐ1を通って流れ、第１のＰ型半導体領域Ｐ1に電圧降下が生じ、この電圧降下が第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との間のＰＮ接合のしきい値電圧よりも高くなると、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ１への電子の注入が開始し、半導体制御整流素子はオン状態に移行する。
【０００４】
半導体制御整流素子には、ｄｖ／ｄｔ誤動作の問題がある。次に、図６の半導体制御整流素子のｄｖ／ｄｔ誤動作を説明する。図５の半導体制御整流素子のカソード電極Ｔ1´を基準にしてアノード電極Ｔ2´が正電位になると、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔はカソード電極Ｔ1´に引き抜かれ、電子はアノード電極Ｔ2´に引き抜かれる。空乏層が形成される時の正孔の多くは、第１のＰ型半導体領域Ｐ１を通って横方向に流れる。この正孔の流れはゲート電極Ｇにトリガ信号を印加した時と同じである。もし、カソード電極Ｔ1´とアノード電極Ｔ2´との間に印加する電圧の立ち上がりが遅ければ、即ちｄｖ／ｄｔが小さい場合には、単位時間当たりに排出されるキャリア（正孔）が少なく、第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアス状態にならない。これに対し、カソード電極Ｔ1´とアノード電極Ｔ2´との間に印加する電圧の立ち上がりが速く、即ちｄｖ／ｄｔが大きい場合には、単位時間当たりに排出されるキャリア（正孔）が多くなり、トリガ信号を印加した時と同じように第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスとなり、第２のＮ型半導体領域Ｎ２から電子が第１のＰ型半導体領域Ｐ１に注入され、半導体制御整流素子が誤ってオン状態になる。
ところで、正孔のカソード電極Ｔ1´への引き抜きは第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積が大きいほど良好である。即ち、カソード電極Ｔ1´の第１のＰ型半導体領域Ｐ１に対する接触面積が大きいと、第１のＰ型半導体領域Ｐ１における正孔濃度の上昇を抑えることができ、ｄｖ／ｄｔによる半導体制御整流素子の誤ったオン状態を防ぐことができる。しかし、図５の従来の半導体制御整流素子では、半導体基体１´の一方の主面にはゲート電極Ｇが配置され且つ第２のＮ型半導体領域Ｎ２を小さくすると、ゲートトリガ感度が小さくなってしまうので、第２のＮ型半導体領域Ｎ2の幅を狭くすることができず、その結果、カソード電極Ｔ1´の第１のＰ型半導体領域Ｐ１に対する接触面積が制限され、ｄｖ／ｄｔ誤動作耐量をさほど大きくすることができなかった。
【０００５】
また、半導体制御整流素子に対して、カソード電極Ｔ1´の電位を基準にしてアノード電極Ｔ2´を負電位にした状態でゲート電極Gの電位をカソード電極Ｔ1´の電位よりも高くしてターンオンさせることができる半導体制御整流素子が要求されることがある。図６のＰゲート型半導体制御整流素子は上記要求に応えることができない。もし、図６の各半導体領域の導電型を逆にしてNゲート型半導体制御整流素子を構成すると、上記要求に応えることができる。しかし、Nゲート型半導体制御整流素子に対してもｄｖ／ｄｔ誤動作耐量の向上が要求されている。
また、従来のNゲート型半導体制御整流素子は高速動作の点でＰゲート型半導体制御整流素子よりも劣る。即ち、N型半導体基板を使用するＰゲート型半導体制御整流素子では、第１のN型半導体領域N1が比較的厚く形成される。周知のように電子の移動度は正孔の移動度よりも大きいので、N型半導体基板を使用するＰゲート型半導体制御整流素子は、Ｐ型半導体基板を使用するＮゲート型半導体制御整流素子よりも高速の動作が可能である。従って、ゲート電極に負電圧を印加してターンオン可能な半導体制御整流素子を、N型半導体基板を使用して構成することができれば、好都合である。
【特許文献１】特開２０００―２９４７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ｄｖ／ｄｔ誤動作耐量が改善された半導体制御整流素子が要求されていることであり、本発明の目的は、この要求に応えることができる半導体制御整流素子を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明を、実施例を示す図面の符号を参照して説明する。ただし、請求項及びここでの参照符号は本発明の理解を助けるためのものであり、本発明を限定するものではない。
本発明に係わる逆阻止３端子サイリスタ即ち半導体制御整流素子は、半導体基体（１）と、該半導体基体（１）の一方の主面（２）上に設けられた第1の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基体（１）の他方の主面（３）に設けられた第2の主電極（Ｔ２）とを備えている。
前記半導体基体（１）は、第1の導電型の第1の半導体領域（Ｎ１）と、前記第1の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基体（１）の前記一方の主面（２）に露出する部分を有し且つ前記第1導電型と反対の第2の導電型を有している第2の半導体領域（Ｐ１）と、前記第1の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基体（１）の前記他方の主面（３）に露出する部分を有し且つ第2の導電型を有している第３の半導体領域（Ｐ２）と、前記第３の半導体領域（Ｐ２）の中に選択的に形成され且つ前記半導体基体（１）の前記他方の主面（３）に露出する面を有し且つ第1の導電型を有している第４の半導体領域（Ｎ２）と、前記第２の半導体領域（Ｐ１）の中に選択的に形成され且つ前記半導体基体（１）の前記一方の主面（２）に露出する面を有し且つ第1の導電型を有している第５の半導体領域（Ｎ３）とを備えている。
前記第1の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）及び前記第５の半導体領域（Ｎ３）に接続され、前記第２の主電極（Ｔ２）は前記第３の半導体領域（Ｐ２）及び前記第４の半導体領域（Ｎ２）に接続され、前記ゲート電極（Ｇ）は前記第２の半導体領域（Ｐ１）に接続され且つ前記ゲート電極（Ｇ）と前記第1の主電極（Ｔ１）との間を流れる電流が前記前記第２の半導体領域（Ｐ１）の前記第１の半導体領域（Ｎ１）と前記第５の半導体領域（Ｎ３）との間の部分を通ることができる位置に配置されている。
【０００８】
なお、請求項２に示すように、前記半導体基体（１）の前記一方の主面（２）に前記第２の半導体領域（Ｐ１）と前記第５の半導体領域（Ｎ３）のみが露出していることが望ましい。
また、請求項３に示すように、前記第1の導電型はＮ型であることが望ましい。
【発明の効果】
【０００９】
本発明に従う半導体制御整流素子（サイリスタ）の第１の主電極（Ｔ１）は半導体基体（１）の一方の主面（２）において第１の半導体領域（Ｐ１）と第５の半導体領域（Ｎ３）のみに接続されている。また、半導体基体（１）の他方の主面（３）に第２の主電極（Ｔ２）のみが形成され、ゲート電極（Ｇ）は形成されていないので、半導体基体（１）の他方の主面（３）における第２の主電極（Ｔ２）と第３の半導体領域（Ｐ２）との接触面積の増大を図ることができる。従って、第１の主電極（Ｔ１）の電位が第２の主電極（Ｔ２）よりも高い時において比較的ｄｖ／ｄｔ誤動作耐量が高く、且つ第２の主電極（Ｔ２）の電位が第１の主電極（Ｔ１）よりも高い時において、ｄｖ／ｄｔ誤動作耐量が改善された半導体制御整流素子を提供することができる。
また、請求項３に示す発明によれば、前記第1の半導体領域（Ｎ１）がＮ型であるにも拘らず、第１の主電極（Ｔ１）を基準にして第２の主電極（Ｔ２）を負電位にするモードでターンオンさせることができる。
【発明を実施するための最良の形態】
【００１０】
次に、図１〜図５を参照して本発明の実施形態を説明する。
【実施例１】
【００１１】
図１〜図３に示す本発明の実施例１に従う半導体制御整流素子（ＳＣＲ）即ち逆阻止３端子サイリスタ（以下、単にサイリスタと呼ぶ。）は、図３に示すように例えばシリコンから成る半導体基体１と、第１の主電極（アノード電極）Ｔ1と，第２の主電極（カソード電極）Ｔ2と、ゲ−ト電極Ｇとを備えている。図１〜図３に示す本発明の実施例１に従うサイリスタは、第２のＮ型半導体領域Ｎ２が半導体基体（半導体基板）１の他方の主面３に露出するように配置されている点で図６の従来のサイリスタと相違している。
【００１２】
図３に示す半導体基体１は四角形の平面形状を有し、第１、第２及び第３のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3と、第１及び第２のＰ型半導体領域Ｐ1，Ｐ2とを含んでいる。本願の請求項における第１〜第５の半導体領域と図１〜図３の実施例１の第１、第２及び第３のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3並びに第１及び第２のＰ型半導体領域Ｐ1，Ｐ2との対応関係は次の通りである。第１の半導体領域は第１のＮ型半導体領域Ｎ１、第２の半導体領域は第１のＰ型半導体領域Ｐ１、第３の半導体領域は第２のＰ型半導体領域Ｐ２、第４の半導体領域は第２のＮ型半導体領域Ｎ２、第５の半導体領域は第３のＮ型半導体領域Ｎ３に対応している。
【００１３】
半導体基体１の第１導電型の第１の半導体領域として第１のＮ型半導体領域Ｎ1は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基体１と同様に四角形の平面形状を有し、且つ半導体基体１の厚み方向の中央に配置され、且つ領域Ｎ１〜Ｎ３及びＰ１，Ｐ２の中で最も低い不純物濃度を有している。なお、第１のＮ型半導体領域Ｎ1は領域Ｎ1〜Ｎ3及びＰ1、Ｐ2の中で最も厚く形成さることが望ましい。
【００１４】
第１のＰ型半導体領域Ｐ1は、Ｐ型エミッタ領域と呼ぶこともできる領域であって、半導体基体１と同様に四角形の平面形状を有し、且つ半導体基体１の一方の主面２と第１のＮ型半導体領域Ｎ1との間に配置され、且つ第１のＮ型半導体領域Ｎ1に隣接し、且つその大部分が半導体基体１の一方の主面２に露出している。第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は半導体基体１の一方の主面２に平行に伸びている。なお、第１のＰ型半導体領域Ｐ1は第１のＮ型半導体領域Ｎ1にＰ型不純物を拡散することによって形成されている。
【００１５】
第２のＰ型半導体領域Ｐ2は、Ｐ型ベース領域と呼ぶこともできる領域であって、半導体基体１と同様に四角形の平面形状を有し、且つ第１のＮ形型半導体領域Ｎ1に隣接配置され、且つその一部が半導体基体１の他方の主面３に露出している。第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は半導体基体１の他方の主面３に平行に伸びている。なお、第２のＰ型半導体領域Ｐ２は第１のＮ型半導体領域Ｎ1にＰ型不純物を拡散することによって形成されている。
【００１６】
第２のＮ型半導体領域Ｎ2は、N型主エミッタ領域と呼ぶこともできる領域であって、第２のＰ型半導体領域Ｐ２の中にＮ型不純物を選択的に拡散することによって島状に形成した領域であり、四角形の平面形状を有し、且つ第２のＰ型半導体領域Ｐ2に隣接し、且つ図２に示すように半導体基体１の他方の主面３の大部分に露出している。本発明に従う第２のＮ型半導体領域Ｎ2は、半導体基体１の他方の主面３側に配置されており、図６の従来の半導体基体１´の一方の主面２側に配置され第２のＮ型半導体領域Ｎ2と異なる。
【００１７】
第３のＮ型半導体領域Ｎ3は、補助サイリスタのN型エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ１の中にＮ型不純物を選択的に拡散することによって形成されている。更に詳しくは、第３のＮ型半導体領域Ｎ3は第１のＰ型半導体領域Ｐ１の中に島状に形成されている。従って、第３のＮ型半導体領域Ｎ3は第１のＰ型半導体領域Ｐ１よりも浅く形成され、第３のＮ型半導体領域Ｎ3と第１のＮ型半導体領域Ｎ１との間に第１のＰ型半導体領域Ｐ１の一部が残存している。また、図１で示すように、第３のＮ型半導体領域Ｎ3は平面的に見て四角形のゲ−ト電極Ｇの上側辺と右側辺とに対して所定の間隔を有して対向する部分を有し、且つ第２のＮ型半導体領域Ｎ２よりも大幅に小さい面積（例えば１／５よりも小さい面積）を有し、且つ図１において点線で示す第２のＮ型半導体領域Ｎ２の中に配置されている。なお、第３のＮ型半導体領域Ｎ3の一部が平面的に見て第２のＮ型半導体領域Ｎ２の外にはみ出ていても差し支えない。要するに、平面的に見て第３のＮ型半導体領域Ｎ3の少なくとも一部が第２のＮ型半導体領域Ｎ２の中に配置されていれば良い。
【００１８】
金属から成る第１の主電極Ｔ1はアノード電極として機能するものであり、図１及び図３に示すように半導体基体１の一方の主面２の大部分に配置され、半導体基体１の一方の主面２に露出している第１のＰ型半導体領域Ｐ１及び第３のＮ型半導体領域Ｎ3に接続されている。更に詳しくは、第１の主電極Ｔ1は平面的に見て第１、第２、第３、第４、第５及び第６の辺１１、１２、１３、１４、１５，１６を有する。第２及び第４辺１２、１４は第１の辺１１に対して直角に延びている。第３の辺１３は第２の辺１２に対して直角に延び且つ第１の辺１１に対して平行に配置されている。第５の辺１５は第４の辺１４に対して直角に延び且つ第１の辺１１に対して平行に配置されている。第６の辺１６は第５の辺１５に対して直角に延び且つ第２の辺１２に対して平行に配置されている。第５及び第６の辺１５，１６は図１で示すように、平面的に見て直角に折れ曲がっている第３のＮ型半導体領域Ｎ3の中に配置されている。平面的に見てゲ−ト電極Ｇと第１の主電極Ｔ1との最短距離はゲ−ト電極Ｇと第３のＮ型半導体領域Ｎ3との最短距離よりも長い。従って、図３で示すように、ゲ−ト電極Ｇから第１の主電極Ｔ1に向って流れる電流ＩGTは第３のＮ型半導体領域Ｎ3の下、即ち第１のＰ型半導体領域Ｐ１の第３のＮ型半導体領域Ｎ3と第１のＮ型半導体領域Ｎ１との間の狭い部分を通る。なお、第１の主電極Ｔ1、ゲ−ト電極Ｇ、第２のＮ型半導体領域Ｎ２、第３のＮ型半導体領域Ｎ3等のパターンは図１に限定されるものでなく、変形可能なものである。
【００１９】
金属から成る第２の主電極Ｔ２はカソード電極として機能するものであり、図３に示すように半導体基体１の他方の主面３の全体又はほぼ全体に配置され、第２のＰ型半導体領域Ｐ２及び第２のN型半導体領域Ｎ２に接続されている。
【００２０】
ゲート電極Ｇは図１及び図３に示すように半導体基体１の一方の主面２に配置され、第１のＰ型半導体領域Ｐ１に接続されている。更に詳しくは、ゲート電極Ｇの第１のＰ型半導体領域Ｐ１に対する接続位置は、平面的に見てゲート電極Ｇと第１の主電極Ｔ1との間に第３のＮ型半導体領域Ｎ3が位置するように決定されている。また、前述したようにゲート電極Ｇと第1の主電極Ｔ１との最短距離がゲート電極Ｇと第３のN型半導体領域Ｎ３との最短距離よりも長くなるようにゲート電極Ｇが配置されている。
【００２１】
図３の実施例１のサイリスタにおいて、第１の主電極Ｔ１を基準にして第２の主電極Ｔ２を負電位とすると共にゲート電極Ｇを正電位にすると、サイリスタはターンオンする。換言すれば、第２の主電極Ｔ２を基準にして第１の主電極Ｔ１を正電位とすると共にゲート電極Ｇを第１の主電極Ｔ１よりも高い正電位にすると、サイリスタはターンオンする。次にサイリスタのターンオン動作を詳しく説明する。
（１）第１の主電極Ｔ１、第２の主電極Ｔ２、及びゲート電極Ｇの電位を上記のように設定すると、ゲート電極Ｇから第１の主電極Ｔ１に向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。このゲートトリガ電流ＩGTは第３のＮ型半導体領域Ｎ３の下を通って流れる。
（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第３のＮ型半導体領域Ｎ３から第１のＰ型半導体領域Ｐ1に電子が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積され、第１のＮ型半導体領域Ｎ１の電位が下がる。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔が流れ込む。この正孔は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第２のＮ型半導体領域Ｎ２と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第２のＮ型半導体領域Ｎ２から電子が第２のＰ型半導体領域Ｐ２に注入され、この電子が第１のＮ型半導体領域Ｎ１に入り込み、更に第１のＰ型半導体領域Ｐ１を通って第１の主電極Ｔ１に至る。これにより、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との電流通路が成立し、サイリスタがターンオンする。
（５）サイリスタのオン状態は第１の主電極Ｔ１と第２の主電極Ｔ２との間の電流が保持電流よりも小さくなるまで保持される。
【００２２】
図３の実施例１のサイリスタにおいても、ｄｖ／ｄｔによる誤動作の問題がある。ｄｖ／ｄｔによる誤動作を、第１の主電極Ｔ１と第２の主電極Ｔ２との間に、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧（逆方向電圧）が印加された時と、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）が印加された時とに分けて説明する。
先ず、オフ期間において、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧（逆方向電圧）がサイリスタに印加された時には、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔は第１の主電極Ｔ１に引き抜かれ、電子は第２の主電極Ｔ２に引き抜かれる。正孔の第１の主電極Ｔ１への引き抜きは第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１との間の接触面積が大きいほど良好である。半導体基体１の一方の主面２の大部分に第１のＰ型半導体領域Ｐ１が露出し、第１のＰ型半導体領域Ｐ１に対する第１の主電極Ｔ１の接触面積は図６の従来のサイリスタのそれよりも大きいので、図３の本発明に従うサイリスタにおける正孔の第１の主電極Ｔ１への引き抜きは、図６の従来のサイリスタにおける正孔の第１の主電極Ｔ１への引き抜きよりも迅速且つ円滑に行われる。更に図３の第３のＮ型半導体領域Ｎ3はサイリスタとしてオン時に動作する領域でなく第２のＮ型半導体領域Ｎ2よりも大幅に小さい面積で形成され、逆に第１のＰ型半導体領域Ｐ１は大きい面積で形成されているため、ゲート機構部分を構成している第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１を流れる正孔による電圧降下が小さい。この結果、オフ期間に第３のＮ型半導体領域Ｎ３と第１のＰ型半導体領域Ｐ１の間のＰＮ接合が順バイアス状態にならず、サイリスタが誤ってオン状態にならない。これは、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧（逆方向電圧）がサイリスタに印加された時におけるｄｖ／ｄｔ誤動作耐量が図６の従来のサイリスタの同様なｄｖ／ｄｔ誤動作耐量よりも大きいことを意味する。
次に、オフ期間において、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）がサイリスタに印加された時には、第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔は第２の主電極Ｔ２に引き抜かれ、電子は第１の主電極Ｔ１に引き抜かれる。正孔の第２の主電極Ｔ２への引き抜きは第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２との間の接触面積が大きいほど良好である。半導体基体１の他方の主面３には第２のＮ型半導体領域Ｎ２が配置されているので、第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２との間の接触面積の増大が制限されている。しかし、図３の本実施例では半導体基体１の他方の主面３にゲート電極Ｇが配置されないので、第２のＰ型半導体領域Ｐ２に対する第２の主電極Ｔ２の接触面積を比較的大きくすることができる。これにより、第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２との間のＰＮ接合が逆バイアス状態になる電圧がサイリスタに印加された時に、第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアス状態になるような多量な正孔（単位面積当たり）が第２のＰ型半導体領域Ｐ２に流れない。従って、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）がサイリスタに印加された時のｄｖ／ｄｔ誤動作耐量も比較的高い。
なお、図３の第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスされることによるサイリスタの誤動作は、従来例を示す図６の第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスされることによるサイリスタの誤動作と対比して考察することができる。図６の場合には、半導体基板１´の一方の主面２にゲート電極Ｇが配置されているので、第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積が制限される。これに対し、図３の場合には、半導体基板１の他方の主面３にゲート電極Ｇが配置されていないので、第２の主電極Ｔ２の第２のＰ型半導体領域Ｐ２に対する接触面積がゲート電極Ｇによって制限されず、図６の第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積よりも大きくすることができる。このため、図３のサイリスタのｄｖ／ｄｔ誤動作耐量は図６のそれよりも大きくなる。ちなみにこの時の図３のサイリスタのｄｖ/ｄｔ誤動作耐量は、図６のそれよりも感度が同じ場合でも約５倍大きくなる。
【００２３】
本実施例は上記ｄｖ／ｄｔ誤動作耐量を向上させる効果の他に、第１の主電極T１を基準にして第２の主電極T２を負電位とした状態で、第１の主電極T１よりも高い電位をゲート電極Gに与えることによってターンオンすることが可能なサイリスタを、N型半導体基板を使用して形成することができるという効果も有する。半導体基体１の中央に最も厚く且つ最も不純物濃度が小さい第１のＮ型半導体領域Ｎ１を配置したサイリスタは、実施例と導電型を逆にした従来のサイリスタ即ちP型半導体基板を使用したサイリスタよりも高速に動作することができる。即ち、第１のＮ型半導体領域Ｎ１は電子が少数キャリアとなるので、正孔が少数キャリアの場合よりもサイリスタの高速動作が可能になる。
【００２４】
図３の本実施例に従うサイリスタは、例えば図４の回路に使用することができる。図４において図３の本実施例に従うサイリスタは参照符号１０で示されている。図４の回路は、交流電圧が印加される第１及び第２の電源端子１１、１２間に接続されたトランス１３の１次巻線１４と、該１次巻線１４に電磁結合された２次巻線１５及び３次巻線１６とを有する。サイリスタ１０の第１の主電極T１は２次巻線１５の一端に接続され、第２の主電極T２は負荷１７を介して２次巻線１５の他端に接続され、ゲート電極Gは３次巻線１６の一端に接続されている。３次巻線１６の他端は２次巻線１５の一端に接続されているので、サイリスタ１０のゲート電極Gと第１の主電極T１との間に３次巻線１６の電圧が印加される。１次巻線１４、２次巻線１５及び３次巻線１６の極性は黒丸で示すように設定されているので、第１の電源端子１１の電位が第２の電源端子１２よりも高い向きの所定値以上の電圧が第１及び第２の電源端子１１、１２間に印加されると、サイリスタ１０の第１の主電極T１の電位が第２の主電極T２の電位よりも高くなり、且つゲート電極Gの電位が第１の主電極T１の電位よりも高くなる。これにより、ゲート電極Gから第１の主電極T１にゲートトリガ電流ＩGTが流れ、第１及び第２の電源端子１１、１２が所定の電圧以上になると、ゲート電極と第１の主電極Ｔ１との間にゲートトリガ電圧以上の電圧が印加され、サイリスタ１０がターンオンして負荷１７に電流が流れる。従って、３次巻線１６の巻数を変更することによってサイリスタ１０のオンタイミングを自由に設定可能な半導体制御整流素子となる。
【００２５】
上述から明らかなように本実施例によれば、ｄｖ／ｄｔ誤動作耐量を向上させること、N型半導体基板を使用することによって高速動作可能なサイリスタを提供すること、及び図４に示す回路に適用可能なサイリスタを提供することができる。
【実施例２】
【００２６】
図５に実施例２に従うサイリスタが図３と同様に示されている。この図５の実施例２に従うサイリスタは、ゲートトリガ電流制限領域２０を図３のサイリスタに追加し、この他は図３と同一に構成したものである。従って、図５において図３と同一の部分には同一の参照符号を付してその説明を省略する。
【００２７】
図５のゲートトリガ電流制限領域２０は絶縁体又はＮ型半導体領域で形成され、ゲート電極Ｇの第１の主電極Ｔ１側の端の下又は近傍に配置されている。即ち、ゲートトリガ電流制限領域２０は第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１にゲートトリガ電流ＩGTの全部又はほぼ全部を流すように位置決めされている。これにより、ゲートトリガ電流ＩGTの無効分を低減できる。なお、図５のサイリスタの基本構造は図３のサイリスタと同一であるので、図５の実施例２によっても図３の実施例１と同様な効果を得ることができる。
【００２８】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）  各半導体領域Ｎ1、Ｎ2、Ｎ3、Ｐ1、Ｐ2、及び第１及び第２の主電極Ｔ１，Ｔ２、ゲート電極Ｇのパタ−ンを任意に変形することができる。例えば、第１のＰ型半導体領域Ｐ１を第１のＮ型半導体領域Ｎ１の中に島状に形成することができる。また、第１のＮ型半導体領域Ｎ１を第２のＰ型半導体領域Ｐ２の中に島状に形成し、第２のＰ型半導体領域Ｐ２を半導体基体１の一方の主面２に露出させることができる。また、平面的に見て第３のＮ型半導体Ｎ3及びゲート電極Ｇを第１のＰ型半導体領域Ｐ１のほぼ中央に形成することもできる。
（２）  各半導体領域Ｎ1、Ｎ2、Ｎ3、Ｐ1、Ｐ2の導電型を実施例と逆にすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に従う実施例１のサイリスタを示す平面図である。
【図２】図１の半導体基体の底面図である。
【図３】図１のＡ−Ａ線に相当する部分を示す断面図である。
【図４】実施例１のサイリスタを使用した電気回路を示す回路図である。
【図５】本発明に従う実施例２のサイリスタを図３と同様に示す断面図である。
【図６】従来のサイリスタを示す断面図である。
【符号の説明】
【００３０】
１    半導体基体
Ｔ１  第１の主電極
Ｔ2  第２の主電極
Ｇ    ゲ−ト電極
Ｎ1  第１のＮ型半導体領域（第１の半導体領域）
Ｐ1  第１のＰ型半導体領域（第２の半導体領域）
Ｐ2  第２のＰ型半導体領域（第３の半導体領域）
Ｎ2  第２のＮ型半導体領域（第４の半導体領域）
Ｎ3  第３のＮ型半導体領域（第５の半導体領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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