(57)【要約】【課題】トランジスタの側壁絶縁膜に関連する新たな提案を行う。【解決手段】基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の表面及び前記基板の上面に形成された第２の側壁絶縁膜と、前記第２の側壁絶縁膜の表面に形成された第３の側壁絶縁膜と、前記第２の側壁絶縁膜の一部が除去されて前記第１の側壁絶縁膜と前記第３の側壁絶縁膜との間に形成された溝、に埋め込まれている絶縁膜とを備えることを特徴とする半導体装置。【選択図】図１
2009027072.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の表面及び前記基板の上面に形成された第２の側壁絶縁膜と、
前記第２の側壁絶縁膜の表面に形成された第３の側壁絶縁膜と、
前記第２の側壁絶縁膜の一部が除去されて前記第１の側壁絶縁膜と前記第３の側壁絶縁膜との間に形成された溝、に埋め込まれている絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の表面及び前記基板の上面に形成された第２の側壁絶縁膜と、
前記第２の側壁絶縁膜の表面に形成された第３の側壁絶縁膜と、
前記第１及び第２の側壁絶縁膜の一部が除去されて前記ゲート電極の側面と前記第３の側壁絶縁膜との間に形成された溝、に埋め込まれている絶縁膜とを備えることを特徴とする半導体装置。
【請求項３】
基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の側面に第１の側壁絶縁膜を形成し、
前記第１の側壁絶縁膜の表面及び前記基板の上面に第２の側壁絶縁膜を形成し、
前記第２の側壁絶縁膜の表面に第３の側壁絶縁膜を形成し、
前記第２の側壁絶縁膜の一部を除去して、前記第１の側壁絶縁膜と前記第３の側壁絶縁膜との間に溝を形成し、
前記溝に絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項４】
基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の側面に第１の側壁絶縁膜を形成し、
前記第１の側壁絶縁膜の表面及び前記基板の上面に第２の側壁絶縁膜を形成し、
前記第２の側壁絶縁膜の表面に第３の側壁絶縁膜を形成し、
前記第１及び第２の側壁絶縁膜の一部を除去して、前記ゲート電極の側面と前記第３の側壁絶縁膜との間に溝を形成し、
前記溝に絶縁膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項５】
前記基板上に絶縁膜であるストッパ膜を堆積することで、前記基板上に前記ストッパ膜を堆積すると共に、前記溝に前記絶縁膜を埋め込み、
前記ストッパ膜上に層間絶縁膜を堆積し、
前記層間絶縁膜を平坦化及びエッチングにより除去して、前記ゲート電極及び前記ストッパ膜を露出させ、
露出したゲート電極をシリサイド化し、
露出したゲート電極及びストッパ膜上に応力印加膜を堆積し、
前記応力印加膜上に層間絶縁膜を堆積することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴのゲート電極の代表例は、ポリシリコン電極である。しかしながら近年、半導体集積回路の微細化に伴い、ＭＯＳＦＥＴのゲート電極として、空乏層のないメタル電極が採用されるケースが増えている。特に近年、ＦＵＳＩ（フルシリサイド）プロセスと呼ばれる電極形成プロセスが注目を集めている。ＦＵＳＩプロセスでは、ゲート電極を完全（フル）にシリサイド化することにより、メタル電極を比較的簡単に形成することができる。このようなゲート電極は、ＦＵＳＩ（フルシリサイド）電極と呼ばれる。
【０００３】
ＦＵＳＩプロセスの具体例を概略的に説明する。
【０００４】
ＦＵＳＩプロセスでは先ず、基板が用意され、ゲート絶縁膜が形成され、ゲート電極が形成される。基板は例えばシリコン基板、ゲート絶縁膜は例えばシリコン酸化膜、ゲート電極は例えばポリシリコン電極である。次に、第１の側壁絶縁膜としてＳｉＮ膜が、第２の側壁絶縁膜としてＳｉＯ２膜が、第３の側壁絶縁膜としてＳｉＮ膜が形成される。この側壁形成処理と並行して、基板内にエクステンション拡散層が形成され、基板内にソースドレイン拡散層が形成され、ソースドレイン拡散層内にシリサイド層（サリサイド層）が形成される。次に、ＳｉＮ膜等のストッパ膜が全面に堆積され、ＳｉＯ２膜等の層間絶縁膜が全面に堆積される。次に、層間絶縁膜の平坦化及びエッチングが行われ、ゲート電極が露出される。次に、露出したゲート電極のシリサイド化が行われ、ＦＵＳＩ電極が形成される。
【０００５】
しかしながら、上記のＦＵＳＩプロセスでは、第２の側壁絶縁膜と層間絶縁膜とが共にＳｉＯ２膜であるため、層間絶縁膜のエッチングにより第２の側壁絶縁膜もエッチングされてしまう。これにより、第２の側壁絶縁膜が除去され、第１の側壁絶縁膜と第３の側壁絶縁膜との間に溝が形成され、当該溝内に基板が露出してしまう。そのため、ゲート電極のシリサイド化の際に、基板もシリサイド化されてしまう。これにより、当該ゲート電極がゲート電極としての役割を果たさなくなる。
【０００６】
そこで、第２の側壁絶縁膜として、ＳｉＯ２膜ではなくＳｉＮ膜を形成するという案が考えられる。これにより、第２の側壁絶縁膜をエッチングせずに層間絶縁膜をエッチングすることが可能になる。この場合、ソースドレインのシリサイド化以降の処理は例えば、以下のように実行される。
【０００７】
上記のエッチングでは、層間絶縁膜がエッチングされて、ゲート電極及びストッパ膜が露出される。次に、上述のように、露出したゲート電極がシリサイド化されて、ＦＵＳＩ電極が形成される。次に、露出したゲート電極及びストッパ膜上に、応力のあるＳｉＮ膜等のストレスライナーが堆積される。次に、ストレスライナー上に、ＳｉＯ２膜等の層間絶縁膜が堆積される。次に、層間絶縁膜とストレスライナーとストッパ膜とがエッチングされて、サリサイド層の上方にコンタクトホールが形成される。層間絶縁膜のエッチングは、ストレスライナー及びストッパ膜をストッパとして行われる。ストレスライナー及びストッパ膜のエッチングは、サリサイド層をストッパとして行われる。
【０００８】
近年、半導体集積回路の微細化に伴い、ゲート電極とコンタクトホールとの距離が十分なマージンを持って設計できなくなっている。そのため、コンタクトホールの形成時に、コンタクトホールがサリサイド層をはみ出してしまう事がある。この場合、第２及び第３の側壁絶縁膜とストレスライナーとストッパ膜とが、いずれもＳｉＮ膜である事が問題となる。ストレスライナー及びストッパ膜のエッチングにより、第２及び第３の側壁絶縁膜もエッチングされ、基板までもがエッチングされてしまうからである。これにより、コンタクト部分のリーク電流が増大し、ＭＯＳＦＥＴの性能が設計通りにならなくなる。そのため、半導体装置の歩留りが低下し、半導体装置の生産性が悪化してしまう。かといってゲート電極とコンタクトホールとの距離のマージンを十分に確保すると、半導体集積回路の集積度が低下し、半導体装置のコストが上昇してしまう。加えて、第１、第２、第３の側壁絶縁膜を全てＳｉＮ膜とすると、ゲート電極とコンタクトホールとの間の静電容量が大きくなり、ＭＯＳＦＥＴの高速動作の妨げになる。
【０００９】
なお、特許文献１には、窒化膜よりエッチングされにくいＬ字型の側壁絶縁膜を備える半導体装置が開示されている。
【特許文献１】特開２００５−１８３４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、トランジスタの側壁絶縁膜に関連する新たな提案を行うことを課題とする。
【課題を解決するための手段】
【００１１】
本発明の実施例は例えば、基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の表面及び前記基板の上面に形成された第２の側壁絶縁膜と、前記第２の側壁絶縁膜の表面に形成された第３の側壁絶縁膜と、前記第２の側壁絶縁膜の一部が除去されて前記第１の側壁絶縁膜と前記第３の側壁絶縁膜との間に形成された溝、に埋め込まれている絶縁膜とを備えることを特徴とする半導体装置である。
【００１２】
本発明の実施例は例えば、基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の表面及び前記基板の上面に形成された第２の側壁絶縁膜と、前記第２の側壁絶縁膜の表面に形成された第３の側壁絶縁膜と、前記第１及び第２の側壁絶縁膜の一部が除去されて前記ゲート電極の側面と前記第３の側壁絶縁膜との間に形成された溝、に埋め込まれている絶縁膜とを備えることを特徴とする半導体装置である。
【００１３】
本発明の実施例は例えば、基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の側面に第１の側壁絶縁膜を形成し、前記第１の側壁絶縁膜の表面及び前記基板の上面に第２の側壁絶縁膜を形成し、前記第２の側壁絶縁膜の表面に第３の側壁絶縁膜を形成し、前記第２の側壁絶縁膜の一部を除去して、前記第１の側壁絶縁膜と前記第３の側壁絶縁膜との間に溝を形成し、前記溝に絶縁膜を埋め込むことを特徴とする半導体装置の製造方法である。
【００１４】
本発明の実施例は例えば、基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の側面に第１の側壁絶縁膜を形成し、前記第１の側壁絶縁膜の表面及び前記基板の上面に第２の側壁絶縁膜を形成し、前記第２の側壁絶縁膜の表面に第３の側壁絶縁膜を形成し、前記第１及び第２の側壁絶縁膜の一部を除去して、前記ゲート電極の側面と前記第３の側壁絶縁膜との間に溝を形成し、前記溝に絶縁膜を埋め込むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１５】
本発明は、トランジスタの側壁絶縁膜に関連する新たな提案を行うものである。
【発明を実施するための最良の形態】
【００１６】
（第１実施例）
図１は、第１実施例の半導体装置１０１の側方断面図である。図１の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、側壁絶縁膜１１４と、素子分離（ＳＴＩ）層１１５と、エクステンション拡散層１２１と、ソースドレイン拡散層１２２と、シリサイド層（サリサイド層）１２３と、ストッパ膜１３１と、応力印加膜の例であるストレスライナー１３２と、層間絶縁膜１３３と、コンタクト配線１４１とを具備する。図１の半導体装置１０１では、これらの要素がＭＯＳＦＥＴ（電界効果トランジスタ）を構成している。このＭＯＳＦＥＴは、ｐＭＯＳＦＥＴでもｎＭＯＳＦＥＴでも構わない。
【００１７】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、半導体基板でもＳＯＩ（Semiconductor On Insulator）基板でも構わない。ＳＯＩ基板の半導体層は例えば、Ｓｉ層でもＳｉＧｅ層でもＧｅ層でもよい。ゲート絶縁膜１１２は、基板１１１上に形成されている。ゲート絶縁膜１１２はここでは、酸化膜、詳細には、シリコン酸化膜（ＳｉＯ２膜）である。ゲート電極１１３は、ゲート絶縁膜１１２上に形成されている。ゲート電極１１３はここでは、シリサイド電極、詳細には、フルシリサイド電極である。ゲート電極１１３は、ここではポリシリコン電極と金属から形成されるが、アモルファスシリコン電極と金属から形成されてもよい。側壁絶縁膜１１４は、ゲート電極１１３の側方に形成されている。側壁絶縁膜１１４はここでは、第１の側壁絶縁膜１１４Ａと、第２の側壁絶縁膜１１４Ｂと、第３の側壁絶縁膜１１４Ｃと、絶縁膜１１４Ｘとを備える。素子分離層１１５は、基板１１１の上面に埋め込まれている。素子分離層１１５はここでは、酸化膜、詳細には、シリコン酸化膜（ＳｉＯ２膜）である。
【００１８】
第１の側壁絶縁膜１１４Ａは、ゲート電極１１３の側面に形成されている。第１の側壁絶縁膜１１４Ａは、オフセットスペーサに相当する。第１の側壁絶縁膜１１４Ａはここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ膜）である。
【００１９】
第２の側壁絶縁膜１１４Ｂは、第１の側壁絶縁膜１１４Ａの表面及び基板１１１の上面に形成されている。第２の側壁絶縁膜１１４Ｂは、Ｌ字型の断面形状を有している。図１のように、Ｌ字の垂直部分が第１の側壁絶縁膜１１４Ａの表面に形成されており、Ｌ字の水平部分が基板１１１の上面に形成されている。第２の側壁絶縁膜１１４Ｂはここでは、酸化膜、詳細には、シリコン酸化膜（ＳｉＯ２膜）である。
【００２０】
第３の側壁絶縁膜１１４Ｃは、第２の側壁絶縁膜１１４Ｂの表面に形成されている。第３の側壁絶縁膜１１４Ｃは、第２の側壁絶縁膜１１４Ｂの垂直部分の側面及び水平部分の上面に接している。第３の側壁絶縁膜１１４Ｃはここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ膜）である。
【００２１】
絶縁膜１１４Ｘは、側壁絶縁膜１１４の上面に埋め込まれている。絶縁膜１１４Ｘは、側壁絶縁膜１１４の上面に位置する溝Ｔに埋め込まれている。溝Ｔは、第２の側壁絶縁膜１１４Ｂの一部が除去されて第１の側壁絶縁膜１１４Ａと第３の側壁絶縁膜１１４Ｃとの間に形成された溝である。図１のように、溝Ｔは、第２の側壁絶縁膜１１４Ｂの垂直部分の上部が除去されて形成されており、第２の側壁絶縁膜１１４Ｂの最上部の高さがゲート電極１１３の最上部の高さより低くなるよう形成されている。第２の側壁絶縁膜１１４Ｂの最上部とはここでは、第２の側壁絶縁膜１１４Ｂの垂直部分の上端であり、ゲート電極１１３の最上部とはここでは、ゲート電極１１３の上面である。そして、絶縁膜１１４Ｘはここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ膜）である。絶縁膜１１４Ｘはここでは、後述するように、ストッパ膜１３１として堆積された膜の一部分である。
【００２２】
以上のように、側壁絶縁膜１１４は、Ｌ字型の断面形状を有する側壁絶縁膜１１４Ｂを含んでいる。側壁絶縁膜１１４Ｂの垂直部分とゲート電極１１３との間には、側壁絶縁膜１１４Ｂと異なる材料で形成された側壁絶縁膜１１４Ａが存在する。側壁絶縁膜１１４Ｂの垂直部分とコンタクト配線１４１との間には、側壁絶縁膜１１４Ｂと異なる材料で形成された側壁絶縁膜１１４Ｃが存在する。側壁絶縁膜１１４Ｂの垂直部分の上面には、側壁絶縁膜１１４Ｂと異なる材料で形成された絶縁膜１１４Ｘが形成されている。
【００２３】
エクステンション拡散層１２１は、基板１１１内に形成されている。エクステンション拡散層１２１は例えば、既知の方法により形成可能である。ソースドレイン拡散層１２２は、基板１１１内に形成されている。ソースドレイン拡散層１２２は例えば、既知の方法により形成可能である。シリサイド層（サリサイド層）１２３は、ソースドレイン拡散層１２２内に形成されている。シリサイド層１２３は例えば、既知の方法により形成可能である。
【００２４】
ストッパ膜１３１は、基板１１１上に形成されている。ストッパ膜１３１は、ストッパとして設けられた膜である。ストッパ膜１３１はここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ膜）である。ストレスライナー１３２は、ゲート電極１１３及びストッパ膜１３１上に形成されている。ストレスライナー１３２は、ゲート電極１１３に応力を印加して、ＭＯＳＦＥＴの性能を向上するための膜である。ストレスライナー１３２はここでは、応力のある窒化膜、詳細には、応力のあるシリコン窒化膜（ＳｉＮ膜）である。層間絶縁膜１３３は、ストレスライナー１３２上に形成されている。層間絶縁膜１３３は、ＭＯＳＦＥＴ等を埋め込むための膜である。層間絶縁膜１３３はここでは、酸化膜、詳細には、シリコン酸化膜（ＳｉＯ２膜）である。
【００２５】
コンタクト配線１４１は、シリサイド層１２３の上方に形成されたコンタクトホールＨに埋め込まれている。コンタクト配線１４１はここでは、シリサイド層１２３上にバリアメタル層を形成し、バリアメタル層上にタングステン層を形成する事により形成される。すなわち、コンタクト配線１４１はここでは、タングステン配線である。バリアメタル層はここでは、Ｔｉ層及びＴｉＮ層を含む積層膜とする。コンタクト配線１４１は例えば、アルミニウム配線又は銅配線でもよい。
【００２６】
図２Ａ乃至Ｊは、図１の半導体装置１０１の製造工程図である。図２Ａ乃至Ｊは、図１の一部分を抜き出した図となっている。
【００２７】
先ず、既知の方法でＳＴＩを形成する。そのような方法の例を挙げると、先ず、シリコン基板等の基板１１１を用意する。次に、基板１１１の所定領域を所定の深さまでエッチングする。次に、基板１１１の全面にシリコン酸化膜を堆積し、シリコン酸化膜をＣＭＰ等により平坦化する。これにより、基板１１１の上面に素子分離層１１５が埋め込まれ、基板１１１の上面に素子領域と素子分離領域とが形成される（図２Ａ）。
【００２８】
次に、基板１１１上にゲート絶縁膜１１２を堆積する。ゲート絶縁膜１１２はここではシリコン酸化膜とし、ゲート絶縁膜１１２の堆積方法はここでは通常の熱酸化法とする。ゲート絶縁膜１１２は例えば、高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）でも構わない。次に、ゲート絶縁膜１１２上にゲート電極層１１３を堆積する。ゲート電極層１１３はここでは多結晶シリコン層とし、ゲート電極層１１３の厚さはここでは１００ｎｍとする。ゲート電極層１１３は例えば、非結晶シリコン層でも構わない。次に、ゲート電極層１１３上にキャップ層２０１を堆積する。キャップ層２０１はここではシリコン窒化膜（ＳｉＮ膜）とする。なお、ゲート電極層１１３に不純物を導入したい場合には、キャップ層２０１の堆積前にゲート電極層１１３に不純物を導入する。次に、レジストによるパターニング及びＲＩＥ等の異方性エッチングにより、キャップ層２０１及びゲート電極層１１３を加工して、ゲートパターンを形成する。これにより、キャップ２０１及びゲート電極１１３が形成される（図２Ｂ）。
【００２９】
次に、ゲート絶縁膜１１２、ゲート電極１１３、及びキャップ２０１の側面に、第１の側壁絶縁膜１１４Ａを形成する。第１の側壁絶縁膜１１４Ａはここでは、シリコン窒化膜である。次に、既知の方法により、基板１１１内に、エクステンション（ＬＤＤ）拡散層１２１を形成する。次に、シリコン酸化膜を全面に堆積し、シリコン窒化膜を全面に堆積し、ＲＩＥ等の異方性エッチングにより、当該シリコン酸化膜及び当該シリコン窒化膜を加工する。これにより、第１の側壁絶縁膜１１４Ａの表面及び基板１１１の上面に第２の側壁絶縁膜１１４Ｂが形成されると共に、第２の側壁絶縁膜１１４Ｂの表面に第３の側壁絶縁膜１１４Ｃが形成される（図２Ｃ）。
【００３０】
次に、第２の側壁絶縁膜１１４Ｂの異方性エッチングを更に続ける。これにより、第２の側壁絶縁膜１１４Ｂの一部が除去され、第１の側壁絶縁膜１１４Ａと第３の側壁絶縁膜１１４Ｃとの間に溝Ｔが形成される（図２Ｄ）。
【００３１】
図２Ｄの異方性エッチングはここでは、第２の側壁絶縁膜１１４Ｂの最上部の高さが、ゲート電極１１３の最上部の高さより低くなるまで行われる。図２Ｄの異方性エッチングはここでは特に、エッチング後の側壁絶縁膜１１４Ｂの最上部の高さが、エッチング前の側壁絶縁膜１１４Ｂの最上部の高さの半分程度になるまで行われる。本実施例では、当該異方性エッチングにより溝Ｔ内に基板１１１が露出するまでの時間を予め計算しておく。そして、図２Ｄの異方性エッチングの際には、当該時間の半分程度の時間のエッチングを行う事で、第２の側壁絶縁膜１１４Ｂの垂直部分の半分程度を除去する事ができる。
【００３２】
図２Ｄの異方性エッチングはここでは、溝Ｔ内に基板１１１が露出する前に終了させるとする。この際、図２Ｄの異方性エッチングは、側壁絶縁膜１１４Ｂの垂直部分の一部が除去された段階で終了させても、側壁絶縁膜１１４Ｂの垂直部分のほとんどが除去された段階で終了させてもよい。ただし、後者の方法は前者の方法よりもエッチングを終了させるタイミングの取り方が難しいため、後者の方法よりも前者の方法の方が望ましい。従って、本実施例では、前者の方法が採用されている。前者の場合には、異方性エッチングの終了後に第２の側壁絶縁膜１１４Ｂの垂直部分及び水平部分が残り、第２の側壁絶縁膜１１４ＢはＬ字型の断面形状を有する事となる。
【００３３】
次に、既知の方法により、基板１１１内に、ソースドレイン（Ｓ／Ｄ）拡散層１２２を形成する。次に、既知の方法により、基板１１１内のソースドレイン拡散層１２２内に、シリサイド層１２３を形成する。こうして、溝Ｔの形成後に、シリサイド層１２３が形成される（図２Ｅ）。
【００３４】
次に、絶縁膜であるストッパ膜１３１を全面に堆積する。これにより、基板１１１上にストッパ膜１３１が堆積されると共に、溝Ｔにストッパ膜１３１が埋め込まれる。溝Ｔに埋め込まれたストッパ膜１３１が、図１の絶縁膜１１４Ｘである。ストッパ膜１３１は、ここではシリコン窒化膜であるが、シリコン窒化膜とは別の絶縁膜でも構わない。なお、ソースドレイン拡散層１２２の形成後又はシリサイド層１２３の形成後に溝Ｔの開口面積をエッチングで広げて、ストッパ膜１３１の埋め込み性を向上させてもよい。次に、層間絶縁膜１３３Ｘを全面に堆積する。これにより、ストッパ膜１３１上に層間絶縁膜１３３Ｘが堆積される。層間絶縁膜１３３Ｘは、後述の層間絶縁膜１３３と区別すべく、符号Ｘが付されている。層間絶縁膜１３３Ｘは、ここではシリコン酸化膜（ＳｉＯ２膜）であるが、シリコン酸化膜とは別の絶縁膜でも構わない。次に、層間絶縁膜１３３ＸをＣＭＰ等により平坦化する。これにより、層間絶縁膜１３３Ｘが研磨され、ストッパ膜１３１の上面が露出する（図２Ｆ）。
【００３５】
次に、異方性エッチングにより、ストッパ膜１３１及びキャップ２０１を除去する。これにより、ゲート電極１１３の上面が露出する。この際のエッチング条件次第では、層間絶縁膜１３３Ｘもエッチングされる。次に、エッチングにより、層間絶縁膜１３３Ｘを除去する。これにより、ストッパ膜１３１が露出する（図２Ｇ）。
【００３６】
ここで注目すべきは、キャップ２０１を除去した時点で、シリコン酸化膜である第２の側壁絶縁膜１１４Ｂが露出していない点である。本実施例では続いて、シリコン酸化膜である層間絶縁膜１３３Ｘのエッチングが行われる。この際、第２の側壁絶縁膜１１４Ｂが露出していないため、層間絶縁膜１３３Ｘのエッチングにより第２の側壁絶縁膜１１４Ｂがエッチングされずに済む。従って、本実施例では、層間絶縁膜１３３Ｘのエッチングにより、第１の側壁絶縁膜１１４Ａと第３の側壁絶縁膜１１４Ｃとの間に基板１１１が露出せずに済む。
【００３７】
次に、露出したゲート電極１１３を、既知の方法により、完全（フル）にシリサイド化する。当該フルシリサイド化の方法は、例えば以下の通りである。先ず、前処理として、シリコンゲートパターン表面の表面処理（洗浄処理）を実施する。次に、シリサイド材料であるニッケルを全面に堆積する。次に、摂氏３００乃至５００度の熱処理により、シリコンとニッケルとを反応させる。未反応のニッケルは、硫酸と過酸化水素の混合液により除去される。こうして、ゲート電極１１３がフルシリサイド電極となる（図２Ｈ）。
【００３８】
ここで注目すべきは、ゲート電極１１３をフルシリサイド化する際に、第１の側壁絶縁膜１１４Ａと第３の側壁絶縁膜１１４Ｃとの間に基板１１１が露出していない点である。従って、本実施例では、ゲート電極１１３のフルシリサイド化により、基板１１１がシリサイド化されずに済む。
【００３９】
次に、ゲート電極（フルシリサイド電極）１１３用のストレスライナー１３２を全面に堆積する。これにより、露出したゲート電極１１３及びストッパ膜１３１上に、ストレスライナー１３２が堆積される。ストレスライナー１３２はここでは、応力のあるシリコン窒化膜である。次に、層間絶縁膜１３３を全面に堆積する。これにより、ストレスライナー１３２上に、層間絶縁膜１３３が堆積される。層間絶縁膜１３３はここでは、シリコン酸化膜である。次に、レジストによるパターニング及びＲＩＥ等の異方性エッチングにより、コンタクトホールＨを形成する（図２Ｉ）。
【００４０】
図２Ｉでは、層間絶縁膜１３３とストレスライナー１３２とストッパ膜１３１とがエッチングされ、シリサイド層１２３の上方にコンタクトホールＨが形成される。層間絶縁膜１３３のエッチングは、ストレスライナー１３２及びストッパ膜１３１に対して選択比のあるエッチング条件にて行われる。即ち、ストレスライナー１３２及びストッパ膜１３１が、層間絶縁膜１３３のエッチングストッパとして利用される。ストレスライナー１３２及びストッパ膜１３１のエッチングは、シリサイド層１２３に対して選択比のあるエッチング条件にて行われる。即ち、シリサイド層１２３が、ストレスライナー１３２及びストッパ膜１３１のエッチングストッパとして利用される。
【００４１】
コンタクトホールＨは、シリサイド層１２３の上方に形成される。しかし、コンタクトホールＨは、パターニングの合わせズレ（バラツキ）によっては、ゲート電極１１３方向にずれて形成される。ここで注意すべきは、本実施例では、第２の側壁絶縁膜１１４Ｂがシリコン酸化膜である点である。そのため、コンタクトホールＨがシリサイド層１２３をはみ出しても、エッチングは第２の側壁絶縁膜１１４Ｂでストップする。そのため、基板１１１のオーバーエッチングが防止される。オーバーエッチングの防止のためには特に、本実施例のように、第２の側壁絶縁膜１１４Ｂの水平部分の先端とシリサイド層１２３が接している事が利点となる。シリサイド層１２３周辺の基板１１１が、第２の側壁絶縁膜１１４Ｂで完全に覆われるからである。
【００４２】
次に、コンタクトホールＨ内のシリサイド層１２３上に、バリアメタル層を形成する。バリアメタル層はここでは、Ｔｉ層及びＴｉＮ層を含む積層膜である。次に、コンタクトホールＨ内のバリアメタル層上に、タングステン層を形成する。これにより、コンタクトホールＨ内にコンタクト配線１４１が形成される（図２Ｊ）。
【００４３】
以下、本実施例の第１の利点について説明する。
【００４４】
図２Ｄでは、異方性エッチングが、第２の側壁絶縁膜１１４Ｂの最上部の高さがゲート電極１１３の最上部の高さより低くなるまで行われる。第２の側壁絶縁膜１１４Ｂはここではシリコン酸化膜である。図２Ｆでは、溝Ｔに絶縁膜１１４Ｘが埋め込まれる。絶縁膜１１４Ｘはここではシリコン窒化膜である。従って、本実施例では、図２Ｇでゲート電極１１３が露出した時点で、第２の側壁絶縁膜１１４Ｂは露出しておらず、代わりに絶縁膜１１４Ｘが露出している。従って、本実施例では、図２Ｇにおける層間絶縁膜１３３Ｘのエッチングにより、第１の側壁絶縁膜１１４Ａと第３の側壁絶縁膜１１４Ｃとの間に基板１１１が露出されずに済む。従って、本実施例では、図２Ｈにおけるゲート電極１１３のシリサイド化により、基板１１１がシリサイド化されずに済む。
【００４５】
本実施例では、側壁絶縁膜１１４が、第１、第２、第３の側壁絶縁膜１１４Ａ、Ｂ、Ｃに加え、上述のような絶縁膜１１４Ｘを備える。これにより、本実施例では、基板１１１のシリサイド化を防止するような構造が実現可能となっている。
【００４６】
ここで、側壁絶縁膜１１４が第１、第２、第３の側壁絶縁膜１１４Ａ、Ｂ、Ｃのみからなり、第１、第２、第３の側壁絶縁膜１１４Ａ、Ｂ、Ｃがそれぞれシリコン窒化膜、シリコン酸化膜、シリコン窒化膜である場合の製造工程図を図３に示す。図３は、第１比較例の半導体装置１０１の製造工程図であり、本実施例の図２Ｇに相当する。図３では、第２の側壁絶縁膜１１４Ｂが除去され、第１の側壁絶縁膜１１４Ａと第３の側壁絶縁膜１１４Ｃとの間に基板１１１が露出している事が解る。従って、図３においてゲート電極１１３をシリサイド化すると、基板１１１もシリサイド化されてしまう。
【００４７】
以下、本実施例の第２の利点について説明する。
【００４８】
第２の側壁絶縁膜１１４Ｂはここでは、シリコン酸化膜である。従って、図２Ｉでは、コンタクトホールＨの合わせズレが生じても、エッチングは第２の側壁絶縁膜１１４Ｂでストップする。従って、本実施例では、基板１１１上へのコンタクト落ちが防止される。これにより、本実施例では、コンタクト部分のリーク電流の増大が防止され、半導体装置１０１の歩留まりの低下が防止される。
【００４９】
本実施例では、側壁絶縁膜１１４が、第１、第２、第３の側壁絶縁膜１１４Ａ、Ｂ、Ｃに加え、上述のような絶縁膜１１４Ｘを備える。これにより、本実施例では、基板１１１のシリサイド化を防止するような構造が実現可能となっている。よって、本実施例では、第１乃至第３の側壁絶縁膜１１４Ａ乃至Ｃを全てシリコン窒化膜とする必要はなく、第２の側壁絶縁膜１１４Ｂをシリコン窒化膜以外の絶縁膜（ここではシリコン酸化膜）とする事ができる。これにより、本実施例では、コンタクトホールＨを形成する際の基板１１１のオーバーエッチングが防止される。加えて、本実施例では、第１乃至第３の側壁絶縁膜１１４Ａ乃至Ｃを全てシリコン窒化膜とする必要がないため、ゲート電極１１３とコンタクト配線１４１との間の静電容量が抑制される。これにより、本実施例によれば、ＭＯＳＦＥＴの高速動作に適した構造が実現可能である。
【００５０】
ここで、側壁絶縁膜１１４が第１、第２、第３の側壁絶縁膜１１４Ａ、Ｂ、Ｃのみからなり、第１、第２、第３の側壁絶縁膜１１４Ａ、Ｂ、Ｃがいずれもシリコン窒化膜である場合の製造工程図を図４に示す。図４は、第２比較例の半導体装置１０１の製造工程図であり、本実施例の図２Ｉに相当する。図４では、基板１１１のオーバーエッチングが発生して事が解る。
【００５１】
以下、第２実施例の半導体装置１０１について説明する。第２実施例は、第１実施例の変形例であり、第２実施例については、第１実施例との相違点を中心に説明する。
【００５２】
（第２実施例）
図５は、第２実施例の半導体装置１０１の側方断面図である。図５の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、側壁絶縁膜１１４と、素子分離（ＳＴＩ）層１１５と、エクステンション拡散層１２１と、ソースドレイン拡散層１２２と、シリサイド層（サリサイド層）１２３と、ストッパ膜１３１と、応力印加膜の例であるストレスライナー１３２と、層間絶縁膜１３３と、コンタクト配線１４１とを具備する。図５の半導体装置１０１では、これらの要素がＭＯＳＦＥＴ（電界効果トランジスタ）を構成している。このＭＯＳＦＥＴは、ｐＭＯＳＦＥＴでもｎＭＯＳＦＥＴでも構わない。
【００５３】
図５の側壁絶縁膜１１４は、図１の側壁絶縁膜１１４と同様に、ゲート絶縁膜１１２及びゲート電極１１３の側方に形成されている。側壁絶縁膜１１４はここでは、第１の側壁絶縁膜１１４Ａと、第２の側壁絶縁膜１１４Ｂと、第３の側壁絶縁膜１１４Ｃと、絶縁膜１１４Ｘとを備える。
【００５４】
第１の側壁絶縁膜１１４Ａは、ゲート電極１１３の側面に形成されている。第１の側壁絶縁膜１１４Ａは、オフセットスペーサに相当する。第１の側壁絶縁膜１１４Ａはここでは、酸化膜、詳細には、シリコン酸化膜（ＳｉＯ２膜）である。
【００５５】
第２の側壁絶縁膜１１４Ｂは、第１の側壁絶縁膜１１４Ａの表面及び基板１１１の上面に形成されている。第２の側壁絶縁膜１１４Ｂは、Ｌ字型の断面形状を有している。図５のように、Ｌ字の垂直部分が第１の側壁絶縁膜１１４Ａの表面に形成されており、Ｌ字の水平部分が基板１１１の上面に形成されている。第２の側壁絶縁膜１１４Ｂはここでは、酸化膜、詳細には、シリコン酸化膜（ＳｉＯ２膜）である。
【００５６】
第３の側壁絶縁膜１１４Ｃは、第２の側壁絶縁膜１１４Ｂの表面に形成されている。第３の側壁絶縁膜１１４Ｃは、第２の側壁絶縁膜１１４Ｂの垂直部分の側面及び水平部分の上面に接している。第３の側壁絶縁膜１１４Ｃはここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ膜）である。
【００５７】
絶縁膜１１４Ｘは、側壁絶縁膜１１４の上面に埋め込まれている。絶縁膜１１４Ｘは、側壁絶縁膜１１４の上面に位置する溝Ｔに埋め込まれている。溝Ｔは、第１及び第２の側壁絶縁膜１１４Ａ及びＢの一部が除去されてゲート電極１１３の側面と第３の側壁絶縁膜１１４Ｃとの間に形成された溝である。図５のように、溝Ｔは、第１及び第２の側壁絶縁膜１１４Ａ及びＢの上部が除去されて形成されており、第１及び第２の側壁絶縁膜１１４Ａ及びＢの最上部の高さがゲート電極１１３の最上部の高さより低くなるよう形成されている。第１及び第２の側壁絶縁膜１１４Ａ及びＢの最上部とはここでは、第２の側壁絶縁膜１１４Ｂの垂直部分の上端であり、ゲート電極１１３の最上部とはここでは、ゲート電極１１３の上面である。第１の側壁絶縁膜１１４Ａの最上部と第２の側壁絶縁膜１１４Ｂの最上部はここでは、図５のように、同じ高さとなっている。そして、絶縁膜１１４Ｘはここでは、窒化膜、詳細には、シリコン窒化膜（ＳｉＮ膜）である。絶縁膜１１４Ｘはここでは、後述するように、ストッパ膜１３１として堆積された膜の一部分である。
【００５８】
以上のように、側壁絶縁膜１１４は、Ｌ字型の断面形状を有する側壁絶縁膜１１４Ｂを含んでいる。側壁絶縁膜１１４Ｂの垂直部分とゲート電極１１３との間には、側壁絶縁膜１１４Ｂと同じ材料で形成された側壁絶縁膜１１４Ａが存在する。側壁絶縁膜１１４Ｂの垂直部分とコンタクト配線１４１との間には、側壁絶縁膜１１４Ｂと異なる材料で形成された側壁絶縁膜１１４Ｃが存在する。側壁絶縁膜１１４Ｂの垂直部分の上面には、側壁絶縁膜１１４Ｂと異なる材料で形成された絶縁膜１１４Ｘが形成されている。
【００５９】
更に、側壁絶縁膜１１４Ａ及びＢを１つの膜とみなせば、側壁絶縁膜１１４Ａ及びＢもまたＬ字型の断面形状を有する側壁絶縁膜である。側壁絶縁膜１１４Ａ及びＢの垂直部分は、ゲート電極１１３に接している。側壁絶縁膜１１４Ａ及びＢの垂直部分とコンタクト配線１４１との間には、側壁絶縁膜１１４Ａ及びＢと異なる材料で形成された側壁絶縁膜１１４Ｃが存在している。側壁絶縁膜１１４Ａ及びＢの垂直部分の上面には、側壁絶縁膜１１４Ａ及びＢと異なる材料で形成された絶縁膜１１４Ｘが形成されている。
【００６０】
図６Ａ乃至Ｊは、図５の半導体装置１０１の製造工程図である。図６Ａ乃至Ｊは、図５の一部分を抜き出した図となっている。
【００６１】
図６Ａの工程は、図２Ａの工程と同様である。
【００６２】
図６Ｂの工程は、図２Ｂの工程と同様である。
【００６３】
そして、図６Ｂの状態で先ず、ゲート絶縁膜１１２、ゲート電極１１３、及びキャップ２０１の側面に、第１の側壁絶縁膜１１４Ａを形成する。第１の側壁絶縁膜１１４Ａはここでは、シリコン酸化膜である。次に、既知の方法により、基板１１１内に、エクステンション（ＬＤＤ）拡散層１２１を形成する。次に、シリコン酸化膜を全面に堆積し、シリコン窒化膜を全面に堆積し、ＲＩＥ等の異方性エッチングにより、当該シリコン酸化膜及び当該シリコン窒化膜を加工する。これにより、第１の側壁絶縁膜１１４Ａの表面及び基板１１１の上面に第２の側壁絶縁膜１１４Ｂが形成されると共に、第２の側壁絶縁膜１１４Ｂの表面に第３の側壁絶縁膜１１４Ｃが形成される（図６Ｃ）。
【００６４】
次に、既知の方法により、基板１１１内に、ソースドレイン（Ｓ／Ｄ）拡散層１２２を形成する。次に、既知の方法により、基板１１１内のソースドレイン拡散層１２２内に、シリサイド層１２３を形成する。こうして、溝Ｔの形成前に、シリサイド層１２３が形成される（図６Ｄ）。
【００６５】
次に、第１及び第２の側壁絶縁膜１１４Ａ及びＢの異方性エッチングを行う。これにより、第１及び第２の側壁絶縁膜１１４Ａ及びＢの一部が除去され、ゲート電極１１３の側面と第３の側壁絶縁膜１１４Ｃとの間に溝Ｔが形成される（図６Ｅ）。
【００６６】
図６Ｅの異方性エッチングはここでは、第１及び第２の側壁絶縁膜１１４Ａ及びＢの最上部の高さが、ゲート電極１１３の最上部の高さより低くなるまで行われる。図６Ｅの異方性エッチングはここでは特に、エッチング後の側壁絶縁膜１１４Ａ及びＢの最上部の高さが、エッチング前の側壁絶縁膜１１４Ａ及びＢの最上部の高さの半分程度になるまで行われる。本実施例では、当該異方性エッチングにより溝Ｔ内に基板１１１が露出するまでの時間を予め計算しておく。そして、図６Ｅの異方性エッチングの際には、当該時間の半分程度の時間のエッチングを行う事で、第１及び第２の側壁絶縁膜１１４Ａ及びＢの垂直部分の半分程度を除去する事ができる。
【００６７】
図６Ｅの異方性エッチングはここでは、溝Ｔ内に基板１１１が露出する前に終了させるとする。この際、図６Ｅの異方性エッチングは、側壁絶縁膜１１４Ａ及びＢの垂直部分の一部が除去された段階で終了させても、側壁絶縁膜１１４Ａ及びＢの垂直部分のほとんどが除去された段階で終了させてもよい。ただし、後者の方法は前者の方法よりエッチングを終了させるタイミングの取り方が難しいため、後者の方法より前者の方法の方が望ましい。従って、本実施例では、前者の方法が採用されている。前者の場合には、異方性エッチングの終了後に第１及び第２の側壁絶縁膜１１４Ａ及びＢの垂直部分及び水平部分が残り、第１及び第２の側壁絶縁膜１１４Ａ及びＢはＬ字型の断面形状を有する事となる。
【００６８】
図６Ｆ乃至Ｊの工程はそれぞれ、図２Ｆ乃至Ｊの工程と同様である。
【００６９】
但し、図２Ｇについての説明は、次のように読み替えられる。
【００７０】
ここで注目すべきは、キャップ２０１を除去した時点で、シリコン酸化膜である第１及び第２の側壁絶縁膜１１４Ａ及びＢが露出していない点である。本実施例では続いて、シリコン酸化膜である層間絶縁膜１３３Ｘのエッチングが行われる。この際、第１及び第２の側壁絶縁膜１１４Ａ及びＢが露出していないため、層間絶縁膜１３３Ｘのエッチングにより第１及び第２の側壁絶縁膜１１４Ａ及びＢがエッチングされずに済む。従って、本実施例では、層間絶縁膜１３３Ｘのエッチングにより、ゲート電極１１３の側面と第３の側壁絶縁膜１１４Ｃとの間に基板１１１が露出せずに済む。
【００７１】
更に、図２Ｈについての説明は、次にように読み替えられる。
【００７２】
ここで注目すべきは、ゲート電極１１３をフルシリサイド化する際に、ゲート電極１１３の側面と第３の側壁絶縁膜１１４Ｃとの間に基板１１１が露出していない点である。従って、本実施例では、ゲート電極１１３のフルシリサイド化により、基板１１１がシリサイド化されずに済む。
【００７３】
以下、第１実施例と第２実施例とを比較する。
【００７４】
第２実施例では、第１及び第２の側壁絶縁膜１１４Ａ及びＢの一部が除去されて、溝Ｔが形成される。よって、第２実施例では、溝Ｔの形成後にシリサイド層１２３を形成すると、溝Ｔの部分からゲート電極１１３がシリサイド化されてしまう。よって、第２実施例では、図６Ｄの工程でシリサイド層１２３を形成し、図６Ｅの工程で溝Ｔを形成する。即ち、第２実施例では、溝Ｔの形成前にシリサイド層１２３を形成する。別言すれば、第２実施例では、溝Ｔの形成前にシリサイド層１２３を形成する事により、第１の側壁絶縁膜１１４Ａとしてシリコン酸化膜を採用する事が可能となっている。
【００７５】
一方、第１実施例では、第２の側壁絶縁膜１１４Ｂの一部が除去されて、溝Ｔが形成される。よって、第１実施例では、溝Ｔの形成後にシリサイド層１２３を形成しても、溝Ｔの部分からゲート電極１１３がシリサイド化される事はない。よって、第１実施例では、図２Ｄの工程で溝Ｔを形成し、図２Ｅの工程でシリサイド層１２３を形成する。即ち、第１実施例では、溝Ｔの形成後にシリサイド層１２３を形成する。もっとも、第１実施例では、第２実施例と同様に、溝Ｔの形成前にシリサイド層１２３を形成しても構わない。
【００７６】
なお、第２実施例において、溝Ｔの部分からゲート電極１１３がシリサイド化される事を、許容するケースも考えられる。ゲート電極１１３は結局、図６Ｈの工程でシリサイド化されるからである。溝Ｔからのシリサイド化を許容する場合には、第２実施例でも溝Ｔの形成後にシリサイド層１２３を形成しても構わない。
【００７７】
（その他の実施例）
本発明は、第１及び第２実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施する事が出来る。
【００７８】
第１及び第２実施例のＭＯＳＦＥＴは、ここでは平面型トランジスタであるが、立体型トランジスタでも構わない。当該ＭＯＳＦＥＴは例えば、フィン型トランジスタでも構わない。基板１１１の面方位についても、種々の面方位を採用可能である。基板１１１は、シリコン基板を種にシリコンを成長させた基板でも構わない。
【００７９】
ストレスライナー１３２の応力の種類や大きさは、ＭＯＳＦＥＴの用途に応じて選ぶ事が可能である。ストレスライナー１３２は、全面に堆積させるのではなく、ｎＭＯＳのみ又はｐＭＯＳのみに堆積してもよい。ｎＭＯＳ用のストレスライナー１３２とｐＭＯＳ用のストレスライナー１３２とを、別々の種類の膜としてもよい。この場合、パターニング及びエッチングにより、ｎＭＯＳ領域とｐＭＯＳ領域とにそれぞれｎＭＯＳ用のストレスライナー１３２とｐＭＯＳ用のストレスライナー１３２とを形成する。
【００８０】
ソースドレイン拡散層１３２の近傍にＳｉＧｅ層を形成して、応力を制御してもよい。この場合のＳｉＧｅ層の形成方法については、ストレスライナー１３２の形成方法と同様の方法を採用可能である。
【００８１】
層間絶縁膜１３３Ｘの平坦化は、キャップ２０１又はゲート電極１１３が露出するまでは行わず、キャップ２０１又はゲート電極１１３が露出する直前まで行ってもよい。この場合、その後の異方性エッチングにより、ゲート電極１１３を露出させる。
【００８２】
ゲート電極１１３をシリサイド化する方法については、特に制限はない。例えば、シリサイド化における熱処理は、１回のアニールで行ってもよいし、複数回のアニールで行ってもよい。なお、前者の場合と後者の場合とでは、必要となるニッケルの量が異なる場合もある。ニッケルの必要量は、形成するシリサイド組成とポリシリコンの関係によるが、特に依存性はない。また、１チップ内の全てのゲート電極１１３が、完全にシリサイド化される必要はない。１チップ内のいくつかのゲート電極１１３は、必ずしもＭＯＳＦＥＴのゲート電極１１３として機能しなくてもよい。
【図面の簡単な説明】
【００８３】
【図１】第１実施例の半導体装置の側方断面図である。
【図２Ａ】図１の半導体装置の製造工程図（１／１０）である。
【図２Ｂ】図１の半導体装置の製造工程図（２／１０）である。
【図２Ｃ】図１の半導体装置の製造工程図（３／１０）である。
【図２Ｄ】図１の半導体装置の製造工程図（４／１０）である。
【図２Ｅ】図１の半導体装置の製造工程図（５／１０）である。
【図２Ｆ】図１の半導体装置の製造工程図（６／１０）である。
【図２Ｇ】図１の半導体装置の製造工程図（７／１０）である。
【図２Ｈ】図１の半導体装置の製造工程図（８／１０）である。
【図２Ｉ】図１の半導体装置の製造工程図（９／１０）である。
【図２Ｊ】図１の半導体装置の製造工程図（１０／１０）である。
【図３】第１比較例の半導体装置の製造工程図である。
【図４】第２比較例の半導体装置の製造工程図である。
【図５】第２実施例の半導体装置の側方断面図である。
【図６Ａ】図５の半導体装置の製造工程図（１／１０）である。
【図６Ｂ】図５の半導体装置の製造工程図（２／１０）である。
【図６Ｃ】図５の半導体装置の製造工程図（３／１０）である。
【図６Ｄ】図５の半導体装置の製造工程図（４／１０）である。
【図６Ｅ】図５の半導体装置の製造工程図（５／１０）である。
【図６Ｆ】図５の半導体装置の製造工程図（６／１０）である。
【図６Ｇ】図５の半導体装置の製造工程図（７／１０）である。
【図６Ｈ】図５の半導体装置の製造工程図（８／１０）である。
【図６Ｉ】図５の半導体装置の製造工程図（９／１０）である。
【図６Ｊ】図５の半導体装置の製造工程図（１０／１０）である。
【符号の説明】
【００８４】
１０１  半導体装置
１１１  基板
１１２  ゲート絶縁膜
１１３  ゲート電極
１１４  側壁絶縁膜
１１５  素子分離層
１２１  エクステンション拡散層
１２２  ソースドレイン拡散層
１２３  シリサイド層
１３１  ストッパ膜
１３２  ストレスライナー
１３３  層間絶縁膜
１４１  コンタクト配線
２０１  キャップ
【図１】
2009027072.tif 000003
【図２Ａ】
2009027072.tif 000004
【図２Ｂ】
2009027072.tif 000005
【図２Ｃ】
2009027072.tif 000006
【図２Ｄ】
2009027072.tif 000007
【図２Ｅ】
2009027072.tif 000008
【図２Ｆ】
2009027072.tif 000009
【図２Ｇ】
2009027072.tif 000010
【図２Ｈ】
2009027072.tif 000011
【図２Ｉ】
2009027072.tif 000012
【図２Ｊ】
2009027072.tif 000013
【図３】
2009027072.tif 000014
【図４】
2009027072.tif 000015
【図５】
2009027072.tif 000016
【図６Ａ】
2009027072.tif 000017
【図６Ｂ】
2009027072.tif 000018
【図６Ｃ】
2009027072.tif 000019
【図６Ｄ】
2009027072.tif 000020
【図６Ｅ】
2009027072.tif 000021
【図６Ｆ】
2009027072.tif 000022
【図６Ｇ】
2009027072.tif 000023
【図６Ｈ】
2009027072.tif 000024
【図６Ｉ】
2009027072.tif 000025
【図６Ｊ】
2009027072.tif 000026