(57)【要約】【課題】フローティングゲート用導電膜の表面に保護膜を形成し、素子分離膜の形成およびエッチング工程を行うことにより、導電膜の損失を抑制することが可能なフラッシュメモリ素子の形成方法の提供。【解決手段】活性領域にトンネル絶縁膜および第１導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する段階と、前記トレンチ内に第１絶縁膜を形成する段階と、前記第１導電膜および前記第１絶縁膜の表面に沿って前記第１導電膜を保護する保護膜を形成する段階と、前記第１絶縁膜の上部に第２絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
活性領域にトンネル絶縁膜および第１導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する段階と、
前記トレンチ内に第１絶縁膜を形成する段階と、
前記第１導電膜および前記第１絶縁膜の表面に沿って前記第１導電膜を保護する保護膜を形成する段階と、
前記第１絶縁膜の上部に第２絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法。
【請求項２】
前記保護膜は酸化膜で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項３】
前記保護膜は酸化膜および窒化膜で形成し、または前記窒化膜の形成後に前記窒化膜の表面を酸化させて形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項４】
前記酸化膜はラジカル酸化工程で形成することを特徴とする、請求項２に記載のフラッシュメモリ素子の形成方法。
【請求項５】
前記酸化膜はＣＶＤ法で形成することを特徴とする、請求項２に記載のフラッシュメモリ素子の形成方法。
【請求項６】
前記ＣＶＤ法は、熱を加えながらＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガスとの混合ガス、またはＳｉＨ４ガスとＮ２Ｏガスとの混合ガス、またはＴＥＯＳガスを用いることを特徴とする、請求項５に記載のフラッシュメモリ素子の形成方法。
【請求項７】
前記窒化膜は３０Å〜１００Åの厚さに形成することを特徴とする、請求項３に記載のフラッシュメモリ素子の形成方法。
【請求項８】
前記窒化膜はＣＶＤ法で形成することを特徴とする、請求項３に記載のフラッシュメモリ素子の形成方法。
【請求項９】
前記ＣＶＤ法は、６５０℃〜７５０℃の温度を加えてＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮＨ３ガスとの混合ガス、またはＳｉＨ４ガスとＮＨ３ガスとの混合ガスを用いることを特徴とする、請求項８に記載のフラッシュメモリ素子の形成方法。
【請求項１０】
前記窒化膜は、前記第２絶縁膜を形成するときに酸化膜に変形することを特徴とする、請求項３に記載のフラッシュメモリ素子の形成方法。
【請求項１１】
前記保護膜を形成した後、熱処理工程を行う段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項１２】
前記熱処理工程は、８５０℃〜９００℃の温度を加えて３０分〜６０分間行うことを特徴とする、請求項１１に記載のフラッシュメモリ素子の形成方法。
【請求項１３】
前記第１絶縁膜は流動性酸化膜で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項１４】
前記流動性酸化膜はＳＯＧ膜で形成することを特徴とする、請求項１３に記載のフラッシュメモリ素子の形成方法。
【請求項１５】
前記第２絶縁膜および第３絶縁膜は前記第１絶縁膜より膜質が緻密な膜で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項１６】
前記膜質が緻密な膜はＨＤＰ酸化膜で形成することを特徴とする、請求項１５に記載のフラッシュメモリ素子の形成方法。
【請求項１７】
前記第２絶縁膜を形成した後に、エッチング工程を行ってアスペクト比を低めることを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項１８】
前記エッチング工程を行った後に、残留する前記第２絶縁膜の上部に第３絶縁膜を形成する段階をさらに含むことを特徴とする、請求項１７に記載のフラッシュメモリ素子の形成方法。
【請求項１９】
前記半導体基板を提供する段階において、
前記第１導電膜の上部にエッチング停止膜を形成する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の形成方法。
【請求項２０】
前記第１導電膜と前記エッチング停止膜との間にバッファ膜を形成する段階をさらに含むことを特徴とする、請求項１９に記載のフラッシュメモリ素子の形成方法。
【請求項２１】
前記バッファ膜は酸化膜で形成することを特徴とする、請求項２０に記載のフラッシュメモリ素子の形成方法。
【請求項２２】
前記エッチング停止膜を形成する場合、
前記素子分離膜を形成する段階の後に、前記エッチング停止膜を除去する段階と、
前記第１導電膜および前記素子分離膜の表面に沿って誘電体膜を形成する段階と、
前記誘電体膜の上部に第２導電膜を形成する段階をさらに含むことを特徴とする、請求項１９に記載のフラッシュメモリ素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の形成方法に係り、特に、素子分離膜形成工程の際にフローティングゲート用導電膜の損傷を防止するためのフラッシュメモリ素子の形成方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の集積度が増加するにつれて、ゲートの幅だけでなく、ゲート間の間隔も狭くなっている。このように微細なパターンを形成するために半導体メモリ素子の形成工程も開発されているが、フラッシュメモリ素子を例として挙げると、次の通りである。
【０００３】
フラッシュメモリ素子のメモリセルアレイは、多数のメモリセルストリングを含む。それぞれのメモリセルストリングは、多数のメモリセルおよびセレクトトランジスタを含む。それぞれのメモリセルストリングに形成されているメモリセルがストリング単位で隔離されるために、ストリングとストリングとの間に素子分離膜が形成されている。
【０００４】
従来では、半導体基板に素子分離膜を先ず形成した後、トンネル絶縁膜、フローティングゲート、誘電体膜およびコントロールゲートが積層された構造のメモリセルを形成した。ところが、半導体メモリ素子の集積度の増加によってゲートパターニング工程が難しくなった。これを解決するために、自己整列素子分離方法(Self Align STI scheme)が開発された。
【０００５】
自己整列素子分離方法は、半導体基板上にトンネル絶縁膜およびフローティングゲート用導電膜を形成し、パターニング工程を行うときに素子分離領域を同時に形成するので、フローティングゲートと素子分離領域間の整列誤差発生を防止することができる。より具体的に説明すると、次の通りである。
【０００６】
フラッシュメモリ素子を製造する場合、半導体基板上にトンネル絶縁膜、フローティングゲート用第１導電膜、バッファ膜およびエッチング停止膜を順次形成する。素子分離領域が開放されたマスクパターンを用いてエッチング停止膜、バッファ膜、第１導電膜、およびトンネル絶縁膜を順次パターニングし、露出した半導体基板をエッチングしてトレンチを形成する。トレンチの内部に素子分離用絶縁膜を形成するが、絶縁膜は酸化工程を行って酸化膜で形成することができる。トレンチの内部に絶縁膜を完全に充填するために、絶縁膜形成工程を行う。
【０００７】
特に、絶縁膜でＨＤＰ酸化膜を形成する場合には、急速酸化によって第１導電膜の露出面が酸化できる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、第１導電膜の酸化部分は、素子分離膜のエッチング工程の際に共に除去されて損傷するおそれがある。このような第１導電膜の損傷は、後続のエッチング工程を行うほどさらに増加して欠陥(fail)を誘発するおそれがある。
【０００９】
そこで、本発明の目的は、フローティングゲート用導電膜の表面に保護膜を形成し、素子分離膜の形成およびエッチング工程を行うことにより、導電膜の損失を抑制することが可能なフラッシュメモリ素子の形成方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、活性領域にトンネル絶縁膜および第１導電膜が積層され、素子分離領域にトレンチが形成された半導体基板を提供する。トレンチ内に第１絶縁膜を形成する。第１導電膜および第１絶縁膜の表面に沿って第１導電膜を保護する保護膜を形成する。第１絶縁膜の上部に第２絶縁膜を形成して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の形成方法を提供する。
【００１１】
保護膜は酸化膜で形成し、保護膜は酸化膜および窒化膜で形成し、または窒化膜の形成後に窒化膜の表面を酸化させて形成する。
【００１２】
酸化膜はラジカル酸化工程で形成し、酸化膜はＣＶＤ法（化学的気相蒸着法）で形成する。
【００１３】
ＣＶＤ法は、熱を加えながらＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガスとの混合ガス、またはＳｉＨ４ガスとＮ２Ｏガスとの混合ガス、またはＴＥＯＳガスを用いる。
【００１４】
窒化膜は３０Å〜１００Åの厚さに形成し、窒化膜はＣＶＤ法で形成する。
【００１５】
ＣＶＤ法は、６５０℃〜７５０℃の温度を加えてＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮＨ３ガスとの混合ガス、またはＳｉＨ４ガスとＮＨ３ガスとの混合ガスを用いる。
【００１６】
窒化膜は、前記第２絶縁膜を形成するとき、酸化膜に変形され、保護膜を形成した後、熱処理工程を行う段階をさらに含む。
【００１７】
熱処理工程は、８５０℃〜９００℃の温度を加えて３０分〜６０分間行う。
【００１８】
第１絶縁膜は流動性酸化膜で形成し、流動性酸化膜はＳＯＧ膜で形成する。
【００１９】
第２および第３絶縁膜は第１絶縁膜より膜質が緻密な膜で形成し、膜質が緻密な膜はＨＤＰ酸化膜で形成する。
【００２０】
第２絶縁膜を形成した後に、エッチング工程を行ってアスペクト比を低め、エッチング工程を行った後に、残留する前記第２絶縁膜の上部に第３絶縁膜を形成する段階をさらに含む。
【００２１】
半導体基板を提供する段階において、第１導電膜の上部にエッチング停止膜を形成する段階をさらに含み、第１導電膜とエッチング停止膜との間にバッファ膜を形成し、バッファ膜は酸化膜で形成する。
【００２２】
エッチング停止膜を形成する場合、素子分離膜を形成する段階の後にエッチング停止膜を除去する。第１導電膜および素子分離膜の表面に沿って誘電体膜を形成する。誘電体膜の上部に第２導電膜を形成する段階をさらに含む。
【発明の効果】
【００２３】
本発明は、フローティングゲート用導電膜の表面に保護膜を形成することにより、素子分離膜用酸化膜を形成する工程の際に、導電膜が損失してしまうことを防止することができ、これによりフローティングゲートの電荷トラップ特性の低下を防止することができるので、半導体素子の収率を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。尚、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００２５】
図１〜図７は本発明の一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図である。
【００２６】
図１に示すように、半導体基板１００の上部の活性領域にトンネル絶縁膜１０２、フローティングゲート用第１導電膜１０４、第１導電膜１０４を保護するためのバッファ膜１０６、およびエッチング停止膜１０８を順次形成する。トンネル絶縁膜１０２は酸化工程を行って酸化膜で形成することが好ましい。第１導電膜１０４はポリシリコン膜で形成することが好ましい。バッファ膜１０６は酸化膜で形成することが好ましく、エッチング停止膜１０８は窒化膜で形成することが好ましい。
【００２７】
図２に示すように、エッチング停止膜１０８の上部に素子分離領域が開放されたマスクパターン（図示せず）を形成し、マスクパターン（図示せず）に応じてエッチング工程を行ってエッチング停止膜１０８、バッファ膜１０６、第１導電膜１０４およびトンネル絶縁膜１０２をパターニングし、露出した半導体基板１００をエッチングしてトレンチ１０９を形成する。
【００２８】
次いで、マスクパターン（図示せず）は除去する。図示してはいないが、トレンチ１０９を形成した後、トレンチ１０９および第１導電膜１０４の表面を保護するために、トレンチ１０９が形成された半導体基板１００の表面に沿って絶縁膜（図示せず）を形成することもできる。
【００２９】
図３に示すように、トレンチ１０９の下部を充填するために素子分離膜用第１絶縁膜１１０を形成する。第１絶縁膜１１０は、酸化膜および流動性酸化膜(flowable oxide)の複層で形成し、または流動性酸化膜の単層で形成することが好ましい。流動性酸化膜は、例えばＳＯＧ(Spinon glass)膜で形成することができるため、トレンチ１０９の下部を充填することが容易である。その後、ウェットエッチング工程を行って第１絶縁膜１１０を除去するが、トレンチ１０９の下部を充填する第１絶縁膜１１０は残留させる。これにより、トレンチ１０９のアスペクト比を低めることができる。第１絶縁膜１１０は、エッチング工程によって第１導電膜１０４の側壁の一部が露出してしまうＵ字状になり、トンネル絶縁膜１０２が露出しない深さとなるようにすることが好ましい。
【００３０】
図４に示すように、第１導電膜１０４の酸化を防止するために、第１導電膜１０４が形成された半導体基板１００の表面に沿って保護膜１１２を形成する。また、保護膜１１２は、後続のウェットエッチング工程の際に、第１導電膜１０４の表面損傷を防止するために形成したりもする。これにより、保護膜１１２は酸化膜で形成することが好ましい。
【００３１】
また、保護膜１１２は、酸化膜および窒化膜で形成し、または前記窒化膜の形成後に前記窒化膜の表面を酸化させて形成することができる。特に、酸化膜はラジカル(radical)酸化工程またはＣＶＤ(chemical vapor deposition)法で形成することが好ましい。ラジカル酸化工程は急速な酸化反応を起こさないので、第１導電膜１０４の表面に安定的に保護膜１１２を形成することができる。ＣＶＤ法は、６００℃〜８００℃の温度の熱を加えて行うことができるが、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガスの混合ガスを用いる場合には、７３０℃〜７８０℃の温度で行うことが好ましい。また、ＳｉＨ４ガスとＮ２Ｏガスの混合ガスを用いる場合には、７３０℃〜７８０℃の温度で行うことが好ましく、ＴＥＯＳ(tetraethyl ortho silicate)ガスを分解させて作った酸化膜で形成する場合には、６００℃〜７００℃の温度で行うことが好ましい。
【００３２】
次いで、保護膜１１２が後続のエッチング工程の際に容易に除去されて第１導電膜１０４が露出してしまうことを防止するために、保護膜１１２が形成された半導体基板１００に熱処理工程を行う。熱処理工程は、保護膜１１２の物性（密度）を堅くして後続のエッチング工程の際に保護膜１１２のエッチング速度を遅める。熱処理工程は、８５０℃〜９００℃の温度の熱を加えて少なくとも３０分間行い、好ましくは３０分〜６０分間行う。保護膜１１２は、後続で形成するＨＤＰ酸化膜の形成工程において第１導電膜１０４の酸化を防止することができるほどの厚さに形成しなければならないので、少なくとも３０Åの厚さに形成するが、ＨＤＰ酸化膜の形成を考慮して最大厚さを選定するようにする。例えば、保護膜１１２は３０Å〜１００Åの厚さに形成することが好ましい。
【００３３】
図５に示すように、素子分離膜用第２絶縁膜１１４を形成する。第２絶縁膜１１４はＨＤＰ酸化膜で形成することが好ましい。第２絶縁膜１１４を形成する工程の際に、トレンチ（図４の１０９）の下部よりエッチング停止膜１０８の上部領域でさらに厚く形成するオーバーハング(overhang)が発生し、トレンチ（図４の１０９）を完全に充填することが難しい。これにより、第２絶縁膜１１４を形成した後、エッチング工程を行い、エッチング停止膜１０８の上部に厚く形成された第２絶縁膜１１４を一部除去することにより、後続のギャップフィル工程を容易に行うことを可能にする。次いで、素子分離膜用第３絶縁膜１１６を形成する。第３絶縁膜１１６は、第１絶縁膜１１０よりも膜質が緻密なＨＤＰ酸化膜で形成することが好ましい。このように、絶縁膜形成工程とエッチング工程を繰り返し行って第２絶縁膜１１４と第３絶縁膜１１６を形成しても、第１導電膜１０４は保護膜１１２によって保護される。よって、第１導電膜１０４の酸化を防止することができる。
【００３４】
図６に示すように、エッチング停止膜（図５の１０８）が現れるように研磨工程（例えば、化学的機械的研磨工程（ＣＭＰ））を行った後、エッチング停止膜（図５の１０８）およびバッファ膜（図５の１０６）を除去する。素子分離膜１１７のＥＦＨ(effective field oxide height)調節のためのエッチング工程を行う。
【００３５】
素子分離膜１１７のＥＦＨ調節のためのエッチング工程は酸化膜を除去する工程なので、第１導電膜１０４の表面に形成された保護膜１１２まで除去される。ところが、保護膜１１２は、図５に示すように、素子分離膜１１７を形成する過程で第１導電膜１０４の酸化を抑制したため、第１導電膜１０４の損失を防止することができる。
【００３６】
図７に示すように、素子分離膜１１７および第１導電膜１０４の表面に沿って誘電体膜１１８を形成した後、誘電体膜１１８の上部にコントロールゲート用第２導電膜１２０を形成する。
【００３７】
〔他の実施例〕
図８〜図１４は本発明の他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図である。
【００３８】
図８に示すように、半導体基板２００の上部の活性領域にトンネル絶縁膜２０２、フローティングゲート用第１導電膜２０４、第１導電膜２０４を保護するためのバッファ膜２０６、およびエッチング停止膜２０８を順次形成する。トンネル絶縁膜２０２は酸化工程を行って酸化膜で形成することが好ましい。第１導電膜２０４はポリシリコン膜で形成することが好ましい。バッファ膜２０６は酸化膜で形成することが好ましく、エッチング停止膜２０８は窒化膜で形成することが好ましい。
【００３９】
図９に示すように、エッチング停止膜２０８の上部に素子分離領域が開放されたマスクパターン（図示せず）を形成し、マスクパターン（図示せず）に応じてエッチング工程を行ってエッチング停止膜２０８、バッファ膜２０６、第１導電膜２０４、およびトンネル絶縁膜２０２をパターニングし、露出した半導体基板２００をエッチングしてトレンチ２０９を形成する。
【００４０】
次いで、マスクパターン（図示せず）は除去する。図示してはいないが、トレンチ２０９を形成した後、トレンチ２０９および第１導電膜２０４の表面を保護するために、トレンチ２０９が形成された半導体基板２００の表面に沿って絶縁膜（図示せず）を形成することもできる。
【００４１】
図１０に示すように、トレンチ２０９の下部を充填するために、素子分離膜用第１絶縁膜２１０を形成する。第１絶縁膜２１０は、酸化膜および流動性酸化膜の複層で形成し、流動性酸化膜の単層で形成することが好ましい。流動性酸化膜は、例えば、流動性に優れたＳＯＤ(spin on glass)膜で形成することができる。次いで、ウェットエッチング工程を行って第１絶縁膜２１０を除去するが、トレンチ２０９の下部には第１絶縁膜２１０を残留させる。これは、流動性酸化膜が流動性に優れるため、トレンチ２０９の下部を充填することが容易であり、これによりトレンチ２０９のアスペクト比(aspectratio)を減らすことができる。第１絶縁膜２１０のエッチング工程によって第１導電膜２０４の一部が露出してしまう。具体的に、第１絶縁膜２１０はエッチング工程によって第１導電膜２０４の側壁の一部が露出してしまうＵ字状となり、トンネル絶縁膜２０２が露出しない深さとなるようにすることが好ましい。
【００４２】
図１１に示すように、第１導電膜２０４の酸化を防止するために、第１導電膜２０４が形成された半導体基板２００の表面に沿って第１保護膜２１２を形成する。第１保護膜２１２は酸化膜で形成することが好ましく、１０Å〜１００Åの厚さに形成することが好ましい。特に、酸化膜はラジカル酸化工程(radical oxidation)またはＣＶＤ(chemical vapor deposition)法によって形成することが好ましい。ラジカル酸化工程は、急速な酸化反応をしないので、第１導電膜２０４の表面に安定的に第１保護膜２１２を形成することができる。ＣＶＤ法は６００℃〜８００℃の温度の熱を加えて行うことができるが、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガスの混合ガスを用いる場合には７５０℃〜８００℃の温度で行うことが好ましい。また、ＳｉＨ４ガスとＮ２Ｏガスの混合ガスを用いる場合には、７３０℃〜７８０℃の温度で行うことが好ましく、ＴＥＯＳ(tetraethyl ortho silicate)ガスを分解させて作った酸化膜で形成する場合には、６００℃〜７００℃の温度で行うことが好ましい。
【００４３】
次いで、第１保護膜２１２の表面に沿って第２保護膜２１４をさらに形成する。第２保護膜２１４は、ＨＤＰ酸化膜の形成過程において酸化膜に比べて相対的に酸化耐性がさらに高い窒化膜で形成することが好ましい。このために、窒化膜は少なくとも３０Åの厚さに形成するが、トレンチ２０９の側壁に対向して形成された第２保護膜２１４が互いに接しない厚さの範囲内で形成する。例えば、第２保護膜２１４は３０Å〜１００Åの厚さに形成することが好ましい。形成方法は、ＣＶＤ法を使用するが、この際、６５０℃〜７５０℃の温度の熱を加えてＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮＨ３ガスの混合ガス、およびＳｉＨ４ガスとＮＨ３ガスの混合ガスを用いることができる。
【００４４】
図１２に示すように、素子分離膜用絶縁膜を形成する。絶縁膜を形成するとき、ボイドなしでトレンチ（図１１の２０９）を完全に充填することが難しいので、絶縁膜は、多数の工程に分けて形成することが好ましい。例えば、第２保護膜（図１１の２１４）が形成された半導体基板２００上に第２絶縁膜２１６を形成する。第２絶縁膜２１６は、ＨＤＰ酸化膜で形成することが好ましい。特に、第２絶縁膜２１６を形成する工程において、窒化膜としての第２保護膜（図１１の２１４）が酸化膜の第２保護膜２１４ａに変わる。これはＨＤＰ酸化膜の形成工程中に発生する酸化現象である。第１保護膜２１２および第２保護膜２１４ａは第１導電膜２０４の代わりに酸化して第１導電膜２０４を保護することができる。これにより、第１保護膜２１２および第２保護膜２１４ａは酸化膜２１５になる。
【００４５】
第２絶縁膜２１６を形成した後は、エッチング停止膜２０８の上部領域に厚く形成された第２絶縁膜２１６を除去するためのエッチング工程を行う。このように、絶縁膜の形成工程とエッチング工程を繰り返し行うことにより、トレンチ（図１１の２０９）のアスペクト比を低めることができる。次いで、素子分離膜用第３絶縁膜２１８を形成する。第３絶縁膜２１８は第１絶縁膜２１０よりも膜質が緻密なＨＤＰ酸化膜で形成することが好ましい。
【００４６】
上述したように、素子分離膜用第２絶縁膜２１６および第３絶縁膜２１８を形成する工程の際に、第１導電膜２０４は第１保護膜２１２および第２保護膜２１４によって保護されるので、第１導電膜２０４の表面がさらに酸化しない。
【００４７】
図１３に示すように、エッチング停止膜（図１２の２０８）が露出するように研磨工程（例えば、化学的機械的研磨工程（ＣＭＰ））を行った後、エッチング停止膜（図１２の２０８）およびバッファ膜（図１２の２０６）を除去する。次いで、素子分離膜２１９のＥＦＨ(effective field oxide height)調節のためのエッチング工程を行う。
【００４８】
素子分離膜２１９のＥＨＦ調節のためのエッチング工程は、酸化膜を除去する工程なので、第１導電膜２０４の表面に形成された第１保護膜２１２および第２保護膜２１４ａまで除去される。ところが、第１保護膜２１２および第２保護膜２１４ａは、図１２の説明で詳述したように、素子分離膜２１９を形成する過程において第１導電膜２０４の酸化を抑制したため、第１導電膜２０４の損失を防止することができる。
【００４９】
図１４に示すように、素子分離膜２１９および第１導電膜２０４の表面に沿って誘電体膜２２０を形成した後、誘電体膜２２０の上部にコントロールゲート用第２導電膜２２２を形成する。
【００５０】
本発明の技術的思想は好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲な内で多様な変形を加え得ることが理解できるであろう。
【図面の簡単な説明】
【００５１】
【図１】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図２】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図３】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図４】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図５】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図６】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図７】一実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図８】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図９】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図１０】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図１１】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図１２】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図１３】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【図１４】他の実施例に係るフラッシュメモリ素子の形成方法を説明するための断面図。
【符号の説明】
【００５２】
１００…半導体基板、１０２…トンネル絶縁膜、１０４…第１導電膜、１０６…バッファ膜、１０８…エッチング停止膜、１０９…トレンチ、１１０…第１絶縁膜、１１２…保護膜、１１４…第２絶縁膜、１１６…第３絶縁膜、１１７…素子分離膜、１１８…誘電体膜、１２０…第２導電膜、２００…半導体基板、２０２…トンネル絶縁膜、２０４…第１導電膜、２０６…バッファ膜、２０８…エッチング停止膜、２０９…トレンチ、２１０…第１絶縁膜、２１２…第１保護膜、２１４…第２保護膜、２１６…第２絶縁膜、２１８…第３絶縁膜、２１９…素子分離膜、２２０…誘電体膜、２２２…第２導電膜
【図１】
2009010316.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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