(57)【要約】      （修正有）【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。【選択図】図２
2009272319.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極上に配置された導電性バリア膜と、
前記導電性バリア膜上に配置され、前記導電性バリア膜を介して前記第１電極に接続された下部電極と、
前記下部電極上に配置された強誘電体膜と、
前記強誘電体膜上に配置された上部電極と、
前記上部電極上に配置された導電性水素バリア膜と、
前記導電性水素バリア膜上に配置され、前記導電性水素バリア膜を介して前記上部電極に接続された第２電極と、
前記導電性水素バリア膜上、および前記導電性バリア膜，前記下部電極，前記強誘電体膜，前記上部電極，および前記導電性水素バリア膜の側壁上に配置された絶縁性水素バリア膜
とを備えることを特徴とする強誘電体メモリ装置。
【請求項２】
前記導電性バリア膜は、ＩｒxＴａ1-x （０＜ｘ＜１）からなることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記導電性水素バリア膜は、ＩｒxＴａ1-x（０＜ｘ＜１）からなることを特徴とする請求項１または２に記載の強誘電体メモリ装置。
【請求項４】
前記導電性バリア膜は、ＩｒxＴａ1-x （０＜ｘ＜１）からなるアモルファス金属で形成されたことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項５】
前記導電性水素バリア膜は、ＩｒxＴａ1-x（０＜ｘ＜１）からなるアモルファス金属で形成されたことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項６】
前記ＩｒxＴａ1-x（０＜ｘ＜１）中のイリジウムの組成比xは、０．３以上０．５以下であることを特徴とする請求項２〜５のいずれかに記載の強誘電体メモリ装置。
【請求項７】
前記強誘電体膜は、ＰＺＴ、ＰＬＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種で形成されることを特徴とする請求項１〜６のいずれかに記載の強誘電体メモリ装置。
【請求項８】
前記絶縁性水素バリア膜は、Ａｌ2Ｏ3、Ｓｉ3Ｎ4またはこれらの多層膜で形成されることを特徴とする請求項１〜７のいずれかに記載の強誘電体メモリ装置。
【請求項９】
前記下部電極は、Ｐｔ、Ｉｒ、ＳＲＯのいずれか１種で形成されることを特徴とする請求項１〜８のいずれかに記載の強誘電体メモリ装置。
【請求項１０】
前記上部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＩＴＯ、ＺｎＯ、ＳＲＯのいずれか１種で形成されることを特徴とする請求項１〜９のいずれかに記載の強誘電体メモリ装置。
【請求項１１】
第１電極を形成する工程と、
前記第１電極上に導電性バリア膜を形成する工程と、
前記導電性バリア膜上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜上、および前記導電性バリア膜，前記下部電極，前記強誘電体膜，前記上部電極，および前記導電性水素バリア膜の側壁上に絶縁性水素バリア膜を形成する工程と、
前記導電性水素バリア膜上に第２電極を形成する工程と
を有することを特徴とする強誘電体メモリ装置の製造方法。
【請求項１２】
前記導電性バリア膜は、ＩｒxＴａ1-x （０＜ｘ＜１）からなることを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
【請求項１３】
前記導電性水素バリア膜は、ＩｒxＴａ1-x（０＜ｘ＜１）からなることを特徴とする請求項１１または１２に記載の強誘電体メモリ装置の製造方法。
【請求項１４】
前記導電性バリア膜は、ＩｒxＴａ1-x （０＜ｘ＜１）からなるアモルファス金属で形成されたことを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
【請求項１５】
前記導電性水素バリア膜は、ＩｒxＴａ1-x（０＜ｘ＜１）からなるアモルファス金属で形成されたことを特徴とする請求項１１に記載の強誘電体メモリ装置の製造方法。
【請求項１６】
前記ＩｒxＴａ1-x（０＜ｘ＜１）中のイリジウムの組成比xは、０．３以上０．５以下であることを特徴とする請求項１２〜１５のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項１７】
前記強誘電体膜は、ＰＺＴ、ＰＬＺＴ、ＢＳＴ、ＳＢＴ、ＬｉＮｂＯ3、ＳＢＮ、ＴｉＢａＯ3、ＬＳＣＯ、ＫＤＰ、ＫＴＮ、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜のいずれか１種で形成されることを特徴とする請求項１１〜１６のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項１８】
前記絶縁性水素バリア膜は、Ａｌ2Ｏ3、Ｓｉ3Ｎ4またはこれらの多層膜で形成されることを特徴とする請求項１１〜１７のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項１９】
前記下部電極は、Ｐｔ、Ｉｒ、ＳＲＯのいずれか１種で形成されることを特徴とする請求項１１〜１８のいずれかに記載の強誘電体メモリ装置の製造方法。
【請求項２０】
前記上部電極は、Ｐｔ、Ｉｒ、酸化イリジウム、ＩＴＯ、ＺｎＯ、ＳＲＯのいずれか１種で形成されることを特徴とする請求項１１〜１９のいずれかに記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置およびその製造方法に関し、特に、強誘電体キャパシタに酸素バリア性能および水素バリア性能を有する強誘電体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
電極間に強誘電体膜を配置した構成のキャパシタ（以下において、「強誘電体キャパシタ」という。）が、ディスプレイデバイス等の画素や、不揮発性メモリ等のメモリセルを構成するキャパシタとして利用されている。強誘電体キャパシタに使用される強誘電体には、残留分極が大きく、抗電界が小さい角形比に優れたヒステリシスを有する材料が用いられる。具体的には、例えばランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜等の強誘電体膜を上部電極と下部電極との間に配置した構造の強誘電体キャパシタが採用されている。
【０００３】
強誘電体メモリは、強誘電体キャパシタが有するヒステリシス特性を用いることで、記憶データの不揮発性（例えば、約１０年程度の保持性能）と、例えば、約数１０ｎｓ程度の高速データ書込み性能という優れた特性を実現している。
【０００４】
従来の強誘電体キャパシタ積層構造は、図１３に示すように、下部電極１０２と、下部電極１０２上に配置された強誘電体膜１０３と、強誘電体膜１０３上に配置された上部電極１０４とを備える。下部電極１０２とプラグ電極１２４間には、導電性バリア膜１０１が形成され、上部電極１０４上には、ＶＩＡ電極１２６が形成される。導電性バリア膜１０１／下部電極１０２／強誘電体膜１０３／上部電極１０４の積層構造の側壁部および上部電極１０４上には、絶縁性水素バリア膜１０６が形成される。
【０００５】
従来の強誘電体メモリセルにおいては、導電性バリア膜１０１／下部電極１０２／強誘電体膜１０３／上部電極１０４からなる強誘電体キャパシタ積層構造の周囲においてＶＩＡ電極１２６と上部電極１０４の界面には、水素バリア膜がない構造となっている。これは、従来の強誘電体メモリセルにおいては、強誘電体キャパシタの面積に比べ、ＶＩＡ電極１２６の面積の割合が小さかったため、水素バリア性能については、あまり問題とはならなかったためである。
【０００６】
しかしながら、加工ルールが微細になり、強誘電体キャパシタの面積に比べ、ＶＩＡ電極１２６の面積の割合が増加すると、ＶＩＡ電極１２６の材料としてタングステン（Ｗ）や銅（Ｃｕ）を適用する必要がある。
【０００７】
特に、ＷをＶＩＡ電極１２６やプラグ電極として使用する場合、高アスペクト比のコンタクトホールやＶＩＡホールをＷ電極で埋め込む微細プロセスによる電極形成工程においては、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法によって、原料ガスの六フッ化タングステン（ＷＦ6）を水素やシランで還元する方法が使用されている。
【０００８】
このとき、水素バリア膜が存在しない従来例の構造では、強誘電体膜１０３も還元されてしまうという問題点がある。
【０００９】
Ｗをプラグ電極１２４として使用する場合、導電性バリア膜１０１として酸素バリア性を有する材料を使用す必要がある。例えば、イリジウム（Ｉｒ）や、窒化チタン（ＴｉＮ）系の材料が酸素バリア膜として使用されている。Ｉｒや、ＴｉＮ系の材料を用いる場合、酸素バリア性が低いため、膜厚を厚くする、埋め込み構造を形成するなどの工夫がなされているが、工程数が増加するという欠点がある。また、ＩｒＴａ膜を下部電極保護のための導電性バリア膜１０１として適用する構造は既に提案されている（例えば、特許文献１参照。）。
【００１０】
また、絶縁性水素バリア膜１０６として、絶縁体であるアルミナ（Ａｌ2Ｏ3）膜を側壁部に形成する構造は既に提案されている（例えば、特許文献２参照。）。
【特許文献１】特開２００２−１４１４８３号公報（第１図、表１、第６〜７頁）
【特許文献２】特開２００６−７３５６０号公報（第１図、第７〜８頁）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来ＩｒＴａ膜の酸素バリア性能については知られていたが、水素バリア性能については、見出されていなかった。本発明者らは、アモルファス金属としてのＩｒxＴａ1-x（０＜ｘ＜１）膜の水素バリア性能を実験的に確認し、ＩｒxＴａ1-x（０＜ｘ＜１）膜を導電性酸素バリア膜としてのみならず導電性水素バリア膜としても適用可能であることを見出した。
【００１２】
本発明の目的は、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの積層構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の一態様によれば、第１電極と、前記第１電極に接続された導電性バリア膜と、前記導電性バリア膜上に配置され、前記導電性バリア膜を介して前記第１電極に接続された下部電極と、前記下部電極上に配置された強誘電体膜と、前記強誘電体膜上に配置された上部電極と、前記上部電極上に配置された導電性水素バリア膜と、前記導電性水素バリア膜上に配置され、前記導電性水素バリア膜を介して前記上部電極に接続された第２電極と、前記導電性水素バリア膜上、および前記導電性バリア膜，前記強誘電体膜，前記上部電極，および前記導電性水素バリア膜の側壁上に配置された絶縁性水素バリア膜とを備える強誘電体メモリ装置が提供される。
【００１４】
本発明の他の態様によれば、第１電極を形成する工程と、前記第１電極上に導電性バリア膜を形成する工程と、前記導電性バリア膜上に下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、前記上部電極上に導電性水素バリア膜を形成する工程と、前記導電性水素バリア膜上、および前記導電性バリア膜，前記強誘電体膜，前記上部電極，および前記導電性水素バリア膜の側壁上に絶縁性水素バリア膜を形成する工程と、前記導電性水素バリア膜上に第２電極を形成する工程とを有する強誘電体メモリ装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの積層構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法が提供される。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
[第１の実施の形態]
（強誘電体メモリ装置）
本発明の第１の実施の形態に係る強誘電体メモリ装置の模式的断面構造は、図１に示すように表され、強誘電体キャパシタ積層構造８の拡大された模式的断面構造は、図２に示すように表される。
【００１９】
第１の実施の形態に係る強誘電体メモリ装置は、図１および図２に示すように、半導体基板１０上に形成され、プラグ電極２４と、プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性水素バリア膜５，上部電極４，強誘電体膜３，下部電極２，および導電性バリア膜１の側壁上に配置された絶縁性水素バリア膜６とを備える。
【００２０】
半導体基板１０上には、金属−酸化物−半導体電界効果トランジスタ(ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor)からなるメモリセルトランジスタが形成される。
【００２１】
半導体基板１０はｐ型半導体で形成され、素子分離領域１４によって電気的に素子分離された活性領域が形成される。活性領域内には、図１に示すように、ｎ+拡散領域で形成されたソース領域またはドレイン領域（Ｓ／Ｄ領域）１２とＳ／Ｄ領域１３が配置され、さらにＳ／Ｄ領域１２とＳ／Ｄ領域１３が対向するｎ+（１２，１３）ｐ（１０）接合面にｎ-高抵抗領域１６が配置され、ｎ+（１２，１３）ｎ-(１６)ｐ（１０）接合が形成され、Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３近傍のリーク電流の低減と耐圧を保持している。
【００２２】
Ｓ／Ｄ領域１２とＳ／Ｄ領域１３間の半導体基板１０上にはゲート絶縁膜１８が配置され、ゲート絶縁膜１８上にはゲート電極２０が配置され、ゲート電極２０上にはキャップ絶縁膜２２が配置され、さらにゲート絶縁膜１８，ゲート電極２０およびキャップ絶縁膜２２の側壁部には側壁絶縁膜１９が配置される。
【００２３】
Ｓ／Ｄ領域１３上には、プラグ電極２５が配置され、プラグ電極２５は、Ｍ１電極２８およびＶＩＡ電極２９を介して、ビット線ＢＬに接続されるＭ２電極３０に接続されている。
【００２４】
Ｓ／Ｄ領域１２上には、プラグ電極２４を介して強誘電体キャパシタ積層構造８が形成される。
【００２５】
強誘電体キャパシタ積層構造８上には、ＶＩＡ電極２６を介して、強誘電体メモリのプレート線ＰＬに接続されるＭ１電極２７が配置される。
【００２６】
領域４１，４２，４３は層間絶縁膜を表し、各電極間を分離している。
【００２７】
図１において、ビット線ＢＬに接続されるＭ２電極３０上には層間絶縁膜４４が配置され、層間絶縁膜４４上にはＭ３電極３２が埋め込まれた層間絶縁膜４５が配置され、層間絶縁膜４５上にはＭ４電極３４が埋め込まれた層間絶縁膜４６が配置されている。なお、本実施形態では、Ｍ１電極〜Ｍ４電極の４層メタルの構造を示すが、これに限るものではなく、例えば、３層、５層メタルであってもよい。メタルの層数は、例えば配線規模によって適切なものを選べばよい。
【００２８】
このようなＭ１電極２７〜Ｍ４電極３４間は、所定のコンタクト部分において、例えば、メタルダマシン構造によって、ＶＩＡ電極を介して接続される。
【００２９】
図１には、Ｓ／Ｄ領域１３を共通領域とするＭＯＳＦＥＴからなるメモリセルトランジスタが２個配置されている。Ｓ／Ｄ領域１３はビット線ＢＬに接続されるＭ２電極３０に接続され、Ｓ／Ｄ領域１２は、強誘電体キャパシタ積層構造８によって形成される強誘電体キャパシタを介してプレート線２７に接続されている。結果として、ビット線ＢＬに接続されるＭ２電極３０を共通配線とする１Ｔ−１Ｃ方式の強誘電体メモリセルが２個形成されている。
【００３０】
図１に示す構成において、ＭＯＳＦＥＴ領域および各層間絶縁膜４１〜４６を介するＭ１電極２７，２８〜Ｍ４電極３４の形成は、微細化シリコンプロセスと同様であるため、製造方法の説明は省略する。強誘電体キャパシタ積層構造８の部分は、本実施の形態に係る強誘電体メモリ装置の特徴的な構造であるため、その部分の詳細な製造方法については後述する。
【００３１】
導電性バリア膜１は、ＩｒxＴａ1-x （０＜ｘ＜１）で形成可能である。特に、アモルファス金属で形成される。ＩｒxＴａ1-x（０＜ｘ＜１）中のイリジウムの組成比xは、例えば、約０．３程度以上約０．５程度以下である。
【００３２】
下部電極２としては、白金（Ｐｔ）、Ｉｒ、ルテニウム酸ストロンチウム（ＳＲＯ）などが採用可能である。導電性バリア膜１はプラグ電極２４の酸化を防止しつつ、プラグ電極２４と下部電極２との導通を確保するために必要な層であり、本実施の形態に適用するスタック構造の強誘電体キャパシタ積層構造８には必須の層である。
【００３３】
強誘電体膜３は、電界が印加されなくなった後も電界を加えた時に生じた分極状態が保持され、外部からの電界の方向により分極の向きが変わる材料で、特に、残留分極が大きく、且つ抗電界が小さい角形比に優れたヒステリシスを有する材料が採用可能である。具体的には、例えば、ジルコン酸チタン酸鉛（ＰＺＴ）膜、ランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜、チタン酸ストロンチウムバリウム（ＢＳＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、ニオブ酸ストロンチウムバリウム（ＳＢＮ）膜、ニオブ酸リチウム（ＬｉＮｂＯ3）膜、チタン酸バリウム（ＴｉＢａＯ3）膜、ランタンストロンチウムカッパーオキサイド（ＬＳＣＯ）膜、リン酸二水素カリウム（ＫＤＰ）膜、ニオブ酸タンタルカリウム（ＫＴＮ）膜、マグネシウムニオブ酸チタン酸鉛（ＰＭＮ−ＰＴ）系セラミクス膜、亜鉛ニオブ酸チタン酸鉛（ＰＺＮ−ＰＴ）系セラミクス膜などが採用可能である。
【００３４】
上部電極４としては、Ｐｔ、Ｉｒ、酸化イリジウム（ＩｒＯy）、ＳＲＯ膜、或いはＩＴＯ膜、酸化亜鉛（ＺｎＯ）膜などの透明電極が採用可能である。
【００３５】
導電性水素バリア膜５は、ＩｒxＴａ1-x（０＜ｘ＜１）からなる。特に、アモルファス金属で形成される。ＩｒxＴａ1-x（０＜ｘ＜１）中のイリジウムの組成比xは、例えば、約０．３程度以上約０．５程度以下である。
【００３６】
導電性水素バリア膜５は、配線工程、ＶＩＡ電極２６に限らずその後のＶＩＡ電極の形成工程時に発生する水素から、強誘電体膜３を保護するため、および上部電極４とＶＩＡ電極２６との導通を確保するためには必要な層である。
【００３７】
絶縁性水素バリア膜６としては、アルミナ（Ａｌ2Ｏ3）膜、窒化膜（Ｓｉ3Ｎ4）またはこれらの多層膜などが採用可能である。絶縁性水素バリア膜６は、上部電極４と下部電極２の絶縁を保ちつつ、強誘電体膜３を、配線工程、ＶＩＡ電極２６に限らずその後のＶＩＡ電極の形成工程時に発生する水素から、保護するために必要な層である。
【００３８】
半導体基板１０には、例えばシリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、ガリウムナイトライド（ＧａＮ）、シリコンカーバイド（ＳｉＣ）などが採用可能である。なお、半導体基板１０の代わりにサファイア基板、石英基板、シリコンオンインスレータ（ＳＯＩ：Silicon On Insulator）基板などを適用することもできる。
【００３９】
（メモリマトリックスの回路構成例）
本発明の第１の実施の形態に係る強誘電体メモリ装置のメモリマトリックス構成の回路構成は、図３に示すように表される。図３の一本のビット線ＢＬに沿って配置される２個の強誘電体メモリセル２００が、図１の素子断面構造に対応する。
【００４０】
図３に示す誘電体メモリ装置のメモリマトリックス構成は、列方向に配列された複数のビット線ＢＬ１、ＢＬ２、…と、このビット線ＢＬ１、ＢＬ２、，…と直交する行方向に配列された複数のワード線ＷＬ１、ＷＬ２、…を有する。ビット線ＢＬ１、ＢＬ２、…のいずれかとワード線ＷＬ１、ＷＬ２、…のいずれかによってそれぞれ制御される強誘電体メモリセル２００が、列方向と行方向にマトリックス状に配置される。
【００４１】
強誘電体メモリセル２００は、図３に示すように、直列に接続されたメモリセルトランジスタ（ＱM ）２０１と強誘電体キャパシタ(ＣF)２０２を備える。強誘電体メモリセル２００の書き込みや読み出しは、メモリセルトランジスタ２０１によって制御される。メモリセルトランジスタ２０１のゲート電極及びドレイン電極はそれぞれワード線ＷＬ１、ＷＬ２、…およびビット線ＢＬ１、ＢＬ２、…に接続され、ソース電極は強誘電体キャパシタ２０２の一方の電極に接続される。強誘電体キャパシタ２０２の他方の電極はプレート線に接続される。例えば、強誘電体キャパシタ２０２のプレート線に接続される電極を、各強誘電体メモリセル２００の上部電極４とすることができる。
【００４２】
強誘電体メモリセル２００では、強誘電体膜３の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても強誘電体膜３の分極状態は保持されるため、電源の供給が停止しても各強誘電体メモリセル２００に記憶されたデータが消失することがない。そのため、強誘電体メモリセル２００は、不揮発性メモリとして動作する。
【００４３】
なお、上記の説明では強誘電体メモリセル２００が１つのメモリセルトランジスタ２０１と１つの強誘電体キャパシタ２０２で構成される１Ｔ−１Ｃ方式の構成例を示したが、これ以外の構成であってもよい。例えば、強誘電体メモリセルが２つのメモリセルトランジスタＱMと２つの強誘電体キャパシタＣFで構成される２Ｔ−２Ｃ方式の構成例の場合であってもよい。また、メモリセルトランジスタＱMのゲートキャパシタとして強誘電体キャパシタＣFを有する１Ｔ方式の構成例を採用してもよい。
【００４４】
（強誘電体メモリ装置の製造方法）
本実施の形態に係る強誘電体メモリ装置の製造方法は、図４〜図８に示すように、プラグ電極２４を形成する工程と、プラグ電極２４上に導電性バリア膜１を形成する工程と、導電性バリア膜１上に下部電極２を形成する工程と、下部電極２上に強誘電体膜３を形成する工程と、強誘電体膜３上に上部電極４を形成する工程と、上部電極４上に導電性水素バリア膜５を形成する工程と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２，強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に絶縁性水素バリア膜６を形成する工程と、導電性水素バリア膜５上にＶＩＡ電極２６を形成する工程とを有する。
【００４５】
本実施の形態に係る強誘電体メモリ装置の製造方法を図４〜図８を用いて以下に詳細に説明する。
【００４６】
（ａ）まず、図４に示すように、半導体基板１０上にメモリセルトランジスタとなるＭＯＳＦＥＴを形成後、例えば、ＣＶＤ絶縁膜、ＴＥＯＳ膜などによって、層間絶縁膜４１を堆積し、プラグ電極２４を形成する。プラグ電極２４の材料としては、メモリセルトランジスタの微細化とともに、例えばＷなどが適用される。
【００４７】
ここで、プラグ電極２４をＷプラグ（W-plug）で形成する工程について説明する。層間絶縁膜４１に対して高アスペクト比のコンタクトホールを形成後、このコンタクトホールをＷ電極で埋め込む際、原料ガスのＷＦ6をＨ2，ＳｉＨ4などで還元する。
【００４８】
Ｈ2還元の場合の反応は、ＷＦ6＋３Ｈ2→Ｗ＋６ＨＦで表される。また、ＳｉＨ4還元の場合の反応は、２ＷＦ6＋３ＳｉＨ4→２Ｗ＋３ＳｉＦ4＋６Ｈ2で表される。したがって、強誘電体キャパシタ積層構造８において水素バリア性能がないと強誘電体膜３も還元される。
【００４９】
なお、ＭＯＳＦＥＴの形成工程については、通常のシリコン微細化プロセスを適用可能である。例えば素子分離領域１４は、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）技術によって形成される。ゲート絶縁膜１８は、熱酸化工程によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、および高抵抗領域１６は、砒素若しくはリンのイオン注入技術若しくは拡散工程によって形成される。ゲート電極２０は、例えば、ポリシリコン形成技術によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、およびゲート電極２０に対する電極形成工程においては、微細化コンタクトを形成するためのＷ，モリブデン（Ｍｏ），コバルト（Ｃｏ）などのシリサイド技術を適用することも可能である。側壁絶縁膜１９およびキャップ絶縁膜２２に対しては、ＣＶＤ酸化膜、ＣＶＤ窒化膜などの堆積技術を適用する。ＭＯＳＦＥＴの製造工程はここでは説明を省略する。
【００５０】
（ｂ）次に、図５に示すように、層間絶縁膜４１およびプラグ電極２４の表面上に全面に、導電性バリア膜１を形成する。導電性バリア膜１は、ＩｒxＴａ1-x からなる。特に、アモルファス金属で形成する。ＩｒxＴａ1-x中のイリジウムの組成比xは、例えば、約０．３程度以上約０．５程度以下である。アモルファス金属で形成されるＩｒxＴａ1-x 膜は、水素バリア性能を有するため、この後にプラグ電極やＶＩＡ電極をＷ電極として形成する際の水素バリア膜となる。その結果、強誘電体膜３の保護膜となり得る。また、アモルファス金属で形成されるＩｒxＴａ1-x （０＜ｘ＜１）膜は酸素バリア性能も有するため、Ｗ電極が酸化されてしまうことを防止できる。
【００５１】
（ｃ）次に、図５に示すように、導電性バリア膜１上に全面に、下部電極２を形成する。下部電極２は、例えば、Ｐｔ、Ｉｒ、ＳＲＯなどを、約数１０ｎｍ〜約１００ｎｍ程度の膜厚でスパッタ法等により形成する。
【００５２】
詳細には、下部電極２を２層構造で形成してもよい。例えば、導電性バリア膜１に接して、ＩｒＴａ膜をスパッタ法で形成し、その後ＩｒＴａ膜上にＩｒ膜を同様にスパッタ法で形成する。各層の膜厚は、数１０ｎｍ〜１００ｎｍ程度である。
【００５３】
（ｄ）次に、図５に示すように、下部電極２上に全面に、強誘電体膜３を形成する。例えば、ＰＺＴ、ＰＬＺＴ膜、ＢＳＴ膜、ＳＢＴ膜、ＳＢＮ膜、ＬｉＮｂＯ3膜、ＴｉＢａＯ3膜、ＬＳＣＯ膜、ＫＤＰ膜、ＫＴＮ膜、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜などを、スパッタ法、ＭＯＣＶＤ法、ゾルゲル法などによって形成する。具体的には、例えばＭＯＣＶＤ法等を用いて、ＰＬＺＴ膜を約数１０〜約１００ｎｍ程度の膜厚で形成する。
【００５４】
（ｅ）次に、図５に示すように、強誘電体膜３上に全面に、上部電極４を形成する。上部電極４としては、Ｐｔ、Ｉｒ、酸化イリジウム（ＩｒＯy）、ＳＲＯ膜、或いはＩＴＯ膜、ＺｎＯ膜などの透明電極を、約２００ｎｍ程度の膜厚でスパッタ法等により形成する。
【００５５】
詳細には、上部電極４を２層構造で形成してもよい。例えば、強誘電体膜３に接して、ＩｒＯ2膜をスパッタ法で形成し、その後ＩｒＯ2膜上にＩｒ膜を同様にスパッタ法で形成する。各層の膜厚は、数１０ｎｍ〜１００ｎｍ程度である。
【００５６】
（ｆ）次に、図５に示すように、上部電極４上に全面に導電性水素バリア膜５を形成する。導電性水素バリア膜５は、ＩｒxＴａ1-x（０＜ｘ＜１）からなる。特に、アモルファス金属で形成される。ＩｒxＴａ1-x（０＜ｘ＜１）中のイリジウムの組成比xは、例えば、約０．３程度以上約０．５程度以下である。アモルファス金属で形成されるＩｒxＴａ1-x （０＜ｘ＜１）膜は、水素バリア性能を有するため、プラグ電極やＶＩＡ電極をＨ2還元によってＷ電極で形成する際の水素バリア膜となる。その結果、強誘電体膜３の保護膜となり得る。また、アモルファス金属で形成されるＩｒxＴａ1-x 膜は酸素バリア性能も有するため、Ｗ電極が酸化されてしまうことを防止できる。
【００５７】
（ｇ）次に、図６に示すように、導電性水素バリア膜５上にフォトレジスト膜を塗布後、フォトリソグラフィ技術により、強誘電体キャパシタの形成領域を画定し、導電性水素バリア膜５、上部電極４、強誘電体膜３、下部電極２、および導電性バリア膜１をドライエッチングにより選択的にエッチングする。各層のドライエッチングにおいては、エッチングのガス系を切り替えて実施することが有効である。エッチングガス系としては、例えば塩素系或いは臭素系などのハロゲン系ガスやアルゴン（Ａｒ）系のガスを用いることができる。具体的には、ＰＬＺＴに対しては、例えばＣ4Ｆ8ガス、ＣＦ4ガス、Ａｒガスを適用することができる。ＩＴＯに対しては、例えばＡｒガス、Ｃｌ2ガス、Ｐｔに対しては、Ｃ4Ｆ8ガス、ＣＦ4ガス、Ａｒガス、或いはＣｌ2ガスを適用することができる。
【００５８】
（ｈ）次に、図７に示すように、デバイス表面の全面に絶縁性水素バリア膜６を形成後、フォトリソグラフィとエッチング技術により、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２，強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上、および層間絶縁膜４１上の一部に絶縁性水素バリア膜６を形成する。絶縁性水素バリア膜６としては、Ａｌ2Ｏ3膜、Ｓｉ3Ｎ4膜またはこれらの多層膜などをＣＶＤまたはスパッタ法により、厚さ約数１０ｎｍ〜約数１００ｎｍ程度に形成する。
【００５９】
（ｉ）次に、図７に示すように、デバイス表面の全面に層間絶縁膜４２を形成する。層間絶縁膜４２としては、酸化膜、窒化膜などをＣＶＤにより形成する。ここで層間絶縁膜４２の形成後、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術により平坦化する工程を適用してもよい。
【００６０】
（ｊ）次に、図８に示すように、層間絶縁膜４２の形成後、ＶＩＡ電極２６を形成する。ＶＩＡ電極２６の材料としては、メモリセルトランジスタの微細化とともに、例えばＷ、Ｃｕなどが適用される。
【００６１】
ここで、ＶＩＡ電極２６をＷプラグ（W-plug）で形成する工程については、上記の工程（ａ）と同様であるため、説明は省略する。
【００６２】
本実施の形態に係る強誘電体メモリ装置の製造方法において、導電性バリア膜としてＩｒＴａ膜を成膜した場合のＸ線ロッキング曲線を図９に示す。縦軸は相対強度（任意単位）、横軸はＸ線回折におけるブラック角θの２倍の角度２θ（°）である。
【００６３】
組成がＩｒ0.45Ｔａ0.55の場合は、成膜後および酸素雰囲気中の６５０℃でのアニ−ル後のいずれも、結晶化を示すピークが観測されず、アモルファスのままであることがわかる。一方、Ｉｒ0.6Ｔａ0.4の場合には、成膜後に結晶化を示すピークが観測されており、さらにアニ−ル後でもピークが維持され、結晶化されたままであることがわかる。
【００６４】
ＩｒxＴａ1-x（０＜ｘ＜１）膜のシート抵抗（Ω／□）とＩｒ／（Ｉｒ＋Ｔａ）比ｘの関係は、図１０（ａ）に示すように表される。また、図１０（ａ）の測定に用いたサンプルの模式的断面構造は、図１０（ｂ）に示すように表される。Ｉｒ／（Ｉｒ＋Ｔａ）比ｘの値が、約０．５より大きい場合には、結晶化され、したがって酸素雰囲気中でアニ−ルした場合には、酸化される。一方、Ｉｒ／（Ｉｒ＋Ｔａ）比ｘの値が、約０．５より小さい場合には、ＩｒxＴａ1-x（０＜ｘ＜１）膜はアモルファスのままである。しかも６５０℃で酸素雰囲気中でアニ−ルした場合には、シート抵抗（Ω／□）の値にあまり変化は観測されないが、７００℃酸素雰囲気中でアニ−ルした場合には、シート抵抗（Ω／□）のグラフ形状は大きく変化している。しかしながら、７００℃酸素雰囲気中でアニ−ルしても、Ｉｒ／（Ｉｒ＋Ｔａ）比ｘの値が、約０．４程度以上約０．４５程度以下の場合には、シート抵抗（Ω／□）の値にあまり変化は観測されない。７００℃酸素雰囲気中でアニ−ルした場合でも、ＩｒxＴａ1-x（０＜ｘ＜１）膜下のＷが酸化されず、ＩｒxＴａ1-x（０＜ｘ＜１）膜の酸素バリア性が確認されている。
【００６５】
水素シンター後のＩｒＴａ膜中の水素分布のＳＩＭＳ分析結果を図１１（ａ）に示す。また、図１１（ａ）の測定に用いたサンプルの模式的断面構造を図１１（ｂ）に示す。Ｉｒ／ＩｒＴａ構造の表面側から測った深さ方向が約１２０ｎｍ程度までのＩｒ中では、ＳＩＭＳの２次イオン強度（counts／sec）が増加するが、ＩｒＴａ中ではＳＩＭＳの２次イオン強度（counts／sec）に変化がない。このことより、Ｉｒ／ＩｒＴａ界面において水素をブロックしていることがわかる。したがって、ＩｒＴａ膜は、水素バリア膜としても機能することが観測された。
【００６６】
本実施の形態に係る強誘電体メモリ装置の製造方法工程におけるＭ１〜Ｍ４電極の形成工程後に、強誘電体膜３の残留分極量を測定した結果を図１２に示す。縦軸は、規格化した残留分極量であり、Ｍ１電極の形成工程前において測定した強誘電体膜３の残留分極量を１としている。図１に示すようなＭ１電極〜Ｍ４電極の形成工程後においても、強誘電体膜３の残留分極量の低下はあまり観測されていない。このことから、本実施の形態に係る強誘電体メモリ装置における強誘電体キャパシタ積層構造は水素バリア性および酸素バリア性をともに有することがわかる。
【００６７】
本実施の形態によれば、酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単化され、かつ製造方法の容易な強誘電体メモリ装置およびその製造方法が提供される。
【００６８】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００６９】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００７０】
本発明の強誘電体メモリ装置は、不揮発性メモリ、ＬＳＩ混載（エンベデッド）メモリ、圧電デバイス、ディスプレイデバイス、光通信用スイッチ、光変調器、レーザプリンタ、複写機、ホログラフィックメモリの光変調器、光演算装置、暗号化回路など幅広い分野に適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態に係る強誘電体メモリ装置の模式的断面構造図。
【図２】本発明の第１の実施の形態に係る強誘電体メモリ装置の強誘電体キャパシタの拡大された模式的断面構造図。
【図３】本発明の第１の実施の形態に係る強誘電体メモリ装置のメモリマトリックス構成の回路構成図。
【図４】本発明の第１の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図５】本発明の第１の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図６】本発明の第１の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図７】本発明の第１の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図８】本発明の第１の実施の形態に係る強誘電体メモリ装置の製造方法の一工程を説明する模式的断面構造図。
【図９】本発明の第１の実施の形態に係る強誘電体メモリ装置の製造方法において、導電性バリア膜としてＩｒＴａ膜を成膜した場合のＸ線ロッキング曲線であって、アニ−ル前後でＩｒ0.45Ｔａ0.55がアモルファスであることを説明する図。
【図１０】（ａ）ＩｒＴａ膜のシート抵抗とＩｒ／（Ｉｒ＋Ｔａ）組成比との関係、（ｂ）（ａ）の測定に用いたサンプルの模式的断面構造図。
【図１１】（ａ）水素シンター後のＩｒＴａ膜中の水素分布のＳＩＭＳ分析結果であって、ＩｒＴａ膜が水素バリア膜としても機能することの説明図、（ｂ）（ａ）の測定に用いたサンプルの模式的断面構造図。
【図１２】配線工程と規格化した残留分極量との関係。
【図１３】従来の強誘電体キャパシタの拡大された模式的断面構造図。
【符号の説明】
【００７２】
１…導電性バリア膜
２…下部電極
３…強誘電体膜
４…上部電極
５…導電性水素バリア膜
６…絶縁性水素バリア膜
８…強誘電体キャパシタ積層構造
１０…半導体基板
１２，１３…ソース領域またはレイン領域（Ｓ／Ｄ領域）
１４…素子分離領域（ＳＴＩ）
１６…高抵抗領域
１８…ゲート絶縁膜
１９…側壁絶縁膜
２０…ゲート電極
２２…キャップ絶縁膜
２４，２５…プラグ電極
２６，２９…ＶＩＡ電極
２７，２８…Ｍ１電極
３０…Ｍ２電極
３２…Ｍ３電極
３４…Ｍ４電極
４１，４２，４３，４４，４５，４６…層間絶縁膜
２００…強誘電体メモリセル
２０１…メモリセルトランジスタ（ＱM）
２０２…強誘電体キャパシタ（ＣF）
ＢＬ，ＢＬ１，ＢＬ２，…ビット線
ＷＬ，ＷＬ１，ＷＬ２，…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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