(57)【要約】【課題】信号経路に配置されたセルの周辺環境を考慮して信号遅延時間を最適化することができる半導体回路設計装置を提供する。【解決手段】半導体回路設計装置は、回路情報格納部と、信号経路の経路上に配置されるセルの設定環境の変化による該セルの信号遅延時間のばらつきを格納するセル情報格納部と、論理合成された信号経路の信号遅延時間を計算するタイミング計算部と、信号経路の或る経路上に設定された複数の既存セルの設定箇所の設定環境の変動を解析する解析部と、信号経路上の各セルの信号遅延時間の和が経路の信号遅延時間の目標範囲内で各セルの設定環境に関する信号遅延時間のばらつき分布の和が最小になるように複数の置換セルを、セル情報格納部から抽出する抽出部と、複数の既存セルを前記複数の置換セルで置き換える置換部とを備える。【選択図】図１
2009075822.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する素子間の信号経路を設計する半導体回路設計装置であって、
前記半導体集積回路の回路情報を格納する回路情報格納部と、
前記信号経路上に配置される論理セルの設定環境の変化による該論理セルの遅延時間を示すセル遅延時間のばらつきを格納するセル情報格納部と、
前記回路情報に基づいて論理合成された前記信号経路の遅延時間を示す経路遅延時間を計算するタイミング計算部と、
前記信号経路上に設定された複数の既存論理セルの設定箇所の設定環境の変動を解析する解析部と、
前記セル情報格納部に格納された複数の論理セルのうち、前記信号経路上に設定した場合に前記設定環境に関する遅延時間のばらつき分布が、前記信号経路上に設定された前記複数の論理セルのセル遅延時間の平均値の総和に接近するように相殺し合う複数の置換論理セルを抽出する抽出部と、
前記複数の既存論理セルを前記複数の置換論理セルで置き換える置換部とを備えた半導体回路設計装置。
【請求項２】
前記複数の置換論理セルの前記設定環境における遅延時間のばらつき分布は、各置換論理セルの前記セル遅延時間の平均値に関して互いに逆側にあることを特徴とする請求項１に記載の半導体回路設計装置。
【請求項３】
半導体集積回路を構成する素子間の信号経路を設計する半導体回路設計装置であって、
前記半導体集積回路の回路情報を格納する回路情報格納部と、
前記信号経路上に配置される論理セルの設定環境の変化による該論理セルの遅延時間を示すセル遅延時間のばらつきを格納するセル情報格納部と、
前記回路情報に基づいて論理合成された前記信号経路の遅延時間を示す経路遅延時間を計算するタイミング計算部と、
前記信号経路上に設定された複数の既存論理セルの設定箇所の設定環境の変動を解析する解析部と、
前記設定環境に関する遅延時間のばらつき分布が前記既存論理セルよりも小さい置換論理セルを抽出する抽出部と、
前記既存論理セルを前記置換論理セルで置き換える置換部とを備えた半導体回路設計装置。
【請求項４】
前記抽出部は、複数の前記設定環境のうち変動の最も大きい設定環境に関する遅延時間のばらつき分布が前記既存セルよりも小さい置換セルを抽出することを特徴とする請求項３に記載の半導体回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路設計装置に関する。
【背景技術】
【０００２】
ＬＳＩのような半導体集積回路装置は、それを構成する半導体素子間を接続し、半導体素子間の信号を伝達する信号経路を有する。信号経路には、バッファ、論理ゲート、フリップフロップ等の論理セルが介在する。論理セルは、或る遅延時間を有し、その遅延時間分だけ信号を遅延させる。論理セルにおける遅延時間は、その論理セルが配置される周辺環境の変動によって異なる。
【０００３】
しかし、従来の半導体集積回路設計装置では、周辺環境の変動を考慮した遅延時間の最適化を行っていなかった。周辺環境の変動による遅延時間を考慮していない場合、信号経路全体における信号のタイミングのばらつきを低下させることができなかった。
【０００４】
また、各論理セルの周辺環境の変動による遅延時間のばらつきを考慮していない場合、信号のタイミングのばらつきのワーストケース保証に対応するために、サイズの大きな論理セルを用いていた。しかし、論理セルのサイズを大きくすることは、半導体集積回路のチップサイズを大きくする原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
信号経路に配置された論理セルの周辺環境を考慮して信号遅延時間のばらつきを低下させることができる半導体回路設計装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体回路設計装置は、半導体集積回路を構成する素子間の信号経路を設計する半導体回路設計装置であって、前記半導体集積回路の回路情報を格納する回路情報格納部と、前記信号経路上に配置される論理セルの設定環境の変化による該論理セルの遅延時間を示すセル遅延時間のばらつきを格納するセル情報格納部と、前記回路情報に基づいて論理合成された前記信号経路の遅延時間を示す経路遅延時間を計算するタイミング計算部と、前記信号経路上に設定された複数の既存論理セルの設定箇所の設定環境の変動を解析する解析部と、前記セル情報格納部に格納された複数の論理セルのうち、前記信号経路上に設定した場合に前記設定環境に関する遅延時間のばらつき分布が、前記信号経路上に設定された前記複数の論理セルのセル遅延時間の平均値の総和に接近するように相殺し合う複数の置換論理セルを抽出する抽出部と、前記複数の既存論理セルを前記複数の置換論理セルで置き換える置換部とを備えている。
【０００７】
本発明に係る実施形態に従った半導体回路設計装置は、半導体集積回路を構成する素子間の信号経路を設計する半導体回路設計装置であって、前記半導体集積回路の回路情報を格納する回路情報格納部と、前記信号経路上に配置される論理セルの設定環境の変化による該論理セルの遅延時間を示すセル遅延時間のばらつきを格納するセル情報格納部と、前記回路情報に基づいて論理合成された前記信号経路の遅延時間を示す経路遅延時間を計算するタイミング計算部と、前記信号経路上に設定された複数の既存論理セルの設定箇所の設定環境の変動を解析する解析部と、前記設定環境に関する遅延時間のばらつき分布が前記既存論理セルよりも小さい置換論理セルを抽出する抽出部と、前記既存論理セルを前記置換論理セルで置き換える置換部とを備えている。
【発明の効果】
【０００８】
本発明による半導体回路設計装置は、信号経路に配置された論理セルの周辺環境を考慮して信号遅延時間のばらつきを低下させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体集積回路設計装置の構成の一例を示すブロック図である。半導体集積回路設計装置は、回路情報格納部１０と、セル情報格納部２０と、目標タイミング算出部３０と、経路タイミング計算部４０と、環境解析部６０と、セル抽出部７０と、セル置換部８０と、回路情報出力部９０とを備えている。
【００１１】
半導体集積回路設計装置は、半導体集積回路を構成する半導体素子に信号を供給するために信号経路配線構造を設計する。信号経路配線構造（以下、信号経路）は、半導体集積回路を構成する半導体素子（例えば、フリップフロップなどの記憶素子）に対して信号を供給するために、配線および論理セルによって構成された配線構造である。論理セル（以下、セルともいう）は、例えば、論理ゲート（ＡＮＤゲート、ＯＲゲート）、フリップフロップ、バッファなどである。回路情報格納部１０は、半導体集積回路の回路情報を格納し、半導体集積回路設計装置は、この回路情報に基づいて半導体素子の配置および信号経路を設計する。セル情報格納部２０は、信号経路の経路上に配置される複数のセルの設定環境の変化による信号遅延時間のばらつき分布を格納する。設定環境は、例えば、半導体チップ内のセルの配置箇所の温度、セルに供給される電源電圧、あるいは、セルの配置箇所におけるセルのプロセスばらつき（トランジスタのサイズ（チャネル幅（Ｗ）／チャネル長（Ｌ）のばらつき）等のようなセルが配置される位置における様々な環境である。セルの信号遅延時間のばらつきとは、或る設定環境におけるセルの信号遅延時間のばらつきを意味する。例えば、セルの信号遅延時間のばらつきは、セルの配置箇所の温度に応じた該セルの遅延時間のばらつき、セルに供給される電源電圧に応じた該セルの遅延時間のばらつき、セルを構成するトランジスタのサイズのプロセスばらつきに応じた該セルの遅延時間のばらつき等である。通常、セルの配置される位置によって設定環境は変化する。設定環境が変化すると、セルの信号遅延時間のばらつき分布が変化する。このような信号遅延時間のばらつき分布の変化は、セル固有のものであり、設定環境に依存して決定される。従って、これらのセルの信号遅延時間のばらつき分布の情報は、設定環境に応じた変数として予め判明しており、セル情報格納部（セルライブラリ）２０に格納されている。
【００１２】
目標タイミング算出部３０は、信号経路の各経路が満たすべき目標のタイミング（信号遅延時間）を、回路情報に基づいて算出する。このとき、目標タイミング算出部３０が算出する信号遅延時間を、以下、ターゲット遅延時間という。ターゲット遅延時間は、予め設定された規格に基づいて各信号経路に対して算出された遅延時間であり、信号経路の信号遅延時間が満たすべき時間的な範囲（規格）である。経路タイミング計算部４０は、論理合成された信号経路の各経路のタイミング（信号遅延時間）を計算する。このとき、経路タイミング計算部４０が算出する信号遅延時間を、以下、現状遅延時間という。
【００１３】
環境解析部６０は、或る信号経路に設定された既存のセルの設定環境を解析する。例えば、環境解析部６０は、セルの配置箇所の温度、セルに供給される電源電圧、あるいは、セルの配置箇所におけるセルのプロセスばらつき等を計算する。
【００１４】
セル抽出部７０は、セル情報格納部２０に格納された複数のセルから信号経路上の複数の置換用のセル（置換セル）を抽出する。これらの複数の置換セルは、信号経路上に設定した場合に、設定環境に関する遅延時間のばらつき分布が、この複数の置換セルのセル遅延時間の平均値の総和に接近するように相殺し合うようなセルである。より詳細には、セル抽出部７０は、まず、信号遅延時間の平均値の総和がターゲット遅延時間となるような信号経路上の複数の論理セルの組合せをセル情報格納部２０からいくつか選択する。ここで、各セルの信号遅延時間の平均値は、全設定環境の信号遅延時間を含めた平均値である。次に、セル抽出部７０は、その選択された論理セルの組合せのうち、環境解析部６０で解析された或る設定環境に関する各セルの信号遅延時間のばらつき分布が各セルの信号遅延時間の平均値に関して互いに逆側にある組合せを抽出する。
【００１５】
各セルの信号遅延時間のばらつき分布が各セルの信号遅延時間の平均値に関して互いに逆側にあれば、それらの信号遅延時間のばらつき分布が互いに相殺し、経路全体の信号遅延時間のばらつきを低下させることができる。
【００１６】
セル置換部８０は、設定されていた既存のセルを、セル抽出部７０で抽出された置換セルで置き換える。これにより、信号経路の信号遅延時間は、或る設定環境に関してばらつきが小さく、かつ、ターゲット遅延時間を満足することができる。回路情報出力部９０は、ターゲット遅延時間を満足した回路情報を回路情報格納部１０から出力する。例えば、回路情報出力部９０は、インタフェースまたはモニタ等である。
【００１７】
このように、本実施形態による半導体回路設計装置は、セルの周辺環境を考慮して信号経路の信号遅延時間を最適化することができる。これにより、信号遅延時間をターゲット遅延時間の範囲内としつつ、信号経路の遅延時間のばらつきを低下させることができる。
【００１８】
図２は、本実施形態による半導体回路設計装置による回路設計方法を示すフロー図である。図３は、本実施形態による回路設計方法を示す概念図である。図２および図３を参照して、さらに、本実施形態をより詳細に説明する。
【００１９】
まず、目標タイミング算出部３０が信号経路の各経路が満たすべきターゲット遅延時間を、回路情報に基づいて算出する（Ｓ１０）。経路タイミング計算部４０は、論理合成された信号経路の各経路の現状遅延時間を計算する（Ｓ２０）。
【００２０】
環境解析部６０が、信号経路に設定された既存のセルの設定環境を解析する（Ｓ４０）。
【００２１】
セル抽出部７０は、ターゲット遅延時間および環境解析部６０で解析された設定環境に基づいて複数のセルをセル情報格納部２０から抽出する（Ｓ５０）。例えば、図３に示すように、２つのセルＣ１０およびＣ２０を含む信号経路Ｐ１０がフリップフロップＦＦ１とフリップフロップＦＦ２との間に設定されているものと仮定する。フリップフロップＦＦ１とＦＦ２との間のターゲット遅延時間は、例えば、１．２ナノ秒（ｎｓ）である。このように、ターゲット遅延時間が１．２ｎｓとすると、セル抽出部７０は、信号経路Ｐ１０に設定した場合に信号遅延時間の平均値の総和が１．２ｎｓとなるようなセルの組合せを選択する。例えば、セル抽出部７０は、（０．６ｎｓ、０．６ｎｓ）のセルの組合せ、（０．７ｎｓ、０．５ｎｓ）のセルの組合せ、（０．８ｎｓ、０．４ｎｓ）のセルの組合せ等を選択する。括弧内の数値は、各セルの信号遅延時間の平均値を示す。
【００２２】
次に、セル抽出部７０は、或る設定環境に関する信号遅延時間のばらつきが信号遅延時間の平均値に関して互いに逆側に存在するようなセルの組合せを抽出する。例えば、セルＣ１０の全体の信号遅延時間の平均値は、０．６ｎｓである。セルＣ１０の配置箇所における設定環境Ａ（例えば、電源電圧）に関するセルＣ１０の遅延時間のばらつき分布は、平均値が０．５ｎｓであり、標準偏差が０．１となる。セルＣ１０の配置箇所における設定環境Ｂ（例えば、温度）に関するセルＣ１０の遅延時間のばらつき分布は、平均値が０．７ｎｓであり、標準偏差が０．１となる。また、セル２０の全体の信号遅延時間の平均値も、０．６ｎｓである。セルＣ２０の配置箇所における設定環境Ａに関するセルＣ２０の遅延時間のばらつき分布の平均値は、０．７ｎｓであり、そのばらつき分布の標準偏差は０．１である。セルＣ２０の配置箇所における設定環境Ｂ（例えば、温度）に関するセルＣ２０の遅延時間のばらつき分布の平均値は０．５ｎｓであり、そのばらつき分布の標準偏差は０．１である。設定環境ＡおよびＢについて、セルＣ１０およびＣ２０は、セルＣ１０およびＣ２０のそれぞれの全体の信号遅延時間の平均値に関して逆側にばらついている。従って、セルＣ１０とセルＣ２０とを組み合わせることによって、設定環境ＡおよびＢに関して信号遅延時間のばらつき分布が相殺され、最小化される。
【００２３】
このような信号遅延時間のばらつき分布を有するセルＣ１０およびＣ２０の組合せをセル情報格納部２０から抽出することによって、信号経路Ｐ１０全体の信号遅延時間はターゲット遅延時間を満足し、かつ、設定環境ＡおよびＢにおける信号遅延時間のばらつきを最小化させることが可能となる。
【００２４】
セルＣ１０およびＣ２０の信号遅延時間の平均値は、上述のように、経路全体のターゲット遅延時間（１．２ｎｓ）を、（０．６ｎｓ、０．６ｎｓ）のセルの組合せとした場合である。
【００２５】
セルＣ１０およびＣ２０の構成は異なっていてもよい。この場合、セル抽出部７０は、（０．７ｎｓ、０．５ｎｓ）のセルの組合せ等を選択する。例えば、セルＣ１０の全体の信号遅延時間を０．７ｎｓとし、セルＣ２０の全体の信号遅延時間を０．５ｎｓとすると、セル抽出部７０は、設定環境ＡおよびＢについて、全体の信号遅延時間の平均値（セルＣ１０については０．７ｎｓ、セルＣ２０については０．５ｎｓ）に関して互いに逆側にばらついている複数のセルをセルＣ１０およびＣ２０として抽出すればよい。
【００２６】
図３に示す具体例は、一例であり、本実施形態はこれに限定されない。例えば、ターゲット遅延時間は、１．２±ｔ（ｎｓ）という規格に基づいた範囲であってよい。設定環境は、１つでもよく、３つ以上であってもよい。また、セル数は、３つ以上であってもよい。
【００２７】
さらに、複数の設定環境がある場合に、セル抽出部７０は、変動の最も大きな設定環境に関して、この設定環境による信号遅延時間のばらつきを相殺するような複数のセルを抽出してもよい。設定環境の変動が大きいほど、信号遅延時間のばらつき分布が各セルごとに大きく異なると予想できるからである。つまり、変動の大きい設定環境ほど、経路の信号遅延時間がターゲット遅延時間から外れる原因となる確率が高いからである。このような設定環境による信号遅延時間のばらつきを相殺することによって、その経路の信号遅延時間は、ターゲット遅延時間を満足しやすくなる。
【００２８】
次に、セル置換部８０は、セル抽出部７０で抽出されたセルでもともと設定されていた既存のセルを置き換える（Ｓ６０）。全ての信号経路に対してステップＳ２０〜Ｓ６０の置換作業を実行する。全ての信号経路に対して置換作業が完了したら、回路情報出力部９０がセル置換後の回路情報を出力または表示する（Ｓ７０）。
【００２９】
本実施形態によれば、セルＣ１０およびＣ２０を組み合わせることによって、設定環境における各セルの信号遅延時間のばらつきを相殺し、セルの周辺環境を考慮した信号遅延時間のばらつき最小化を実現させることができる。これにより、本実施形態による半導体集積回路設計装置は、信号経路全体の信号遅延時間による歩留まり低下を抑制することができる。
【００３０】
（第２の実施形態）
図４は、本発明に係る第２の実施形態に従った半導体回路設計装置による回路設計方法を示す概念図である。第２の実施形態では、セル抽出部７０は、ばらつきの大きな設定環境について、信号遅延時間のばらつき分布が既存のセルの信号遅延時間のばらつき分布よりも小さいセルを抽出する。
【００３１】
例えば、セルＣ１０の設置位置において、設定環境Ａ（例えば、プロセスばらつき）の変動が最も大きい場合、セル抽出部７０は、設定環境Ａにおける信号遅延時間のばらつきの小さなセルＣ１０を抽出する。また、セルＣ２０の設置位置において、設定環境Ｂ（例えば、電源電圧）の変動が大きい場合、セル抽出部７０は、設定環境Ｂにおける信号遅延時間のばらつきの小さなセルＣ２０を抽出する。このように、第２の実施形態は、変動の大きな設定環境における信号遅延時間のばらつきの小さなセルを抽出することによって、信号経路全体の信号遅延時間のばらつきを小さくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る第１の実施形態に従った半導体集積回路設計装置の構成の一例を示すブロック図。
【図２】本実施形態による半導体回路設計装置による回路設計方法を示すフロー図。
【図３】本実施形態による回路設計方法を示す概念図。
【図４】本発明に係る第２の実施形態に従った半導体回路設計装置による回路設計方法を示す概念図。
【符号の説明】
【００３３】
１０…回路情報格納部
２０…セル情報格納部
３０…目標タイミング算出部
４０…経路タイミング計算部
６０…環境解析部
７０…セル抽出部
８０…セル置換部
９０…回路情報出力部
【図１】
2009075822.tif 000003
【図２】
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【図３】
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【図４】
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