(57)【要約】【課題】トランジスタ数を削減しながら、画素全体が全く光らなくなることを有効に防止する。【解決手段】複数の画素のそれぞれが、サンプリングトランジスタＭｓと、駆動トランジスタＭｄと、保持キャパシタＣｓと、自発光型の発光素子（有機発光ダイオードＯＬＥＤ）と、を備え、駆動トランジスタＭｄ、保持キャパシタＣｓおよび発光素子を含む画素回路要素の組がＮ（Ｎ≧３）組以上設けられ、画素回路要素の複数の組ごとに１つのサンプリングトランジスタＭｓが接続されて共用されている。【選択図】図３
2009139699.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する画素アレイを有し、
前記複数の画素のそれぞれが、
サンプリングトランジスタと、
駆動トランジスタと、
前記駆動トランジスタの発光制御ノードに結合し、前記サンプリングトランジスタを介して入力されるデータ電位を保持する保持キャパシタと、
前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電位に応じ前記駆動トランジスタが制御する駆動電流量に基づいて自発光する発光素子と、
を有し、
前記複数の画素のそれぞれにおいて、
前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組がＮ（Ｎ≧３）組以上設けられ、
前記画素回路要素の複数の組ごとに１つの前記サンプリングトランジスタが接続されて共用されている
自発光型表示装置。
【請求項２】
前記画素回路要素の２組ごとに１つの前記サンプリングトランジスタが接続されて共用され、上記Ｎが奇数の場合に残る１組の前記画素回路要素に対して１つの前記サンプリングトランジスタが接続されている
請求項１に記載の自発光型表示装置。
【請求項３】
前記画素回路要素の２組ごとに接続されている前記サンプリングトランジスタは、そのソースとドレインの一方が、前記２組内の２つの前記保持キャパシタの一方のキャパシタ電極となる導電層にコンタクトを介して接続され、
前記導電層が、
誘電膜を介して個別の他方のキャパシタ電極と各々重なる２つのキャパシタ電極部と、
前記２つのキャパシタ電極部を連結し、当該２つのキャパシタ電極部より幅が狭い連結部と、
連結部の中央から分岐したコンタクト部と、
を備える請求項２に記載の自発光型表示装置。
【請求項４】
前記Ｎ個の保持キャパシタにおいて、
一方のキャパシタ電極が、隣接する２つの前記保持キャパシタごとに連結され、
前記Ｎが奇数の場合は、端数となる１つの前記一方のキャパシタ電極が独立して設けられ、
Ｎ個の他方のキャパシタ電極が互いに分離して配置され、
前記Ｎ個の発光素子において、
前記画素をＮ分割したＮ個の領域ごとに配置されて対応する一の前記他方のキャパシタ電極とそれぞれが接続されたＮ個の発光素子下部電極と、
前記Ｎ個の発光素子下部電極上に積層された有機多層膜と、
前記有機多層膜上に形成された共通の透明電極材料からなる１つの発光素子上層電極と、
前記発光素子上層電極を覆い、前記Ｎ個の発光素子上層電極ごとに開口部が形成された保護膜と、
を有する請求項１に記載の自発光型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各画素に、サンプリングトランジスタ、駆動トランジスタ、保持キャパシタおよび発光素子を備える自発光型表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ（エレクトロルミネッセンス）表示装置は、複数の画素回路をマトリクス状に配置する表示部と、その駆動部とを、１枚の基板に、ＴＦＴ(Thin Film Transistor)の形成プロセスを含む半導体技術を用いて形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。
有機ＥＬ素子は自ら発光する自発光素子であり、一般に、ＯＬＥＤ（Organic Light Emitting Diode）と称される。
【０００３】
ＯＬＥＤは、下部電極と上層電極との間に、有機正孔輸送層や有機発光層などとして機能する複数の有機薄膜を積層させている。その膜厚は、発光波長に応じて異なり、また光増強効果を持たせる等の理由から種々異なるが、総じて薄く、有機材料であるため形成が難しい。ＯＬＥＤは、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、ＯＬＥＤを流れる電流値を制御することで発色の階調を得ている。そのため、ＯＬＥＤを電気光学素子として用いる表示装置は、ＯＬＥＤの電流量を制御するための駆動トランジスタを含む画素回路が画素ごとに設けられている。
【０００４】
有機ＥＬディスプレイの画素回路は、画素回路内のＴＦＴの特性バラツキに起因する画質低下を防止するために、様々なものが提案されている。
主なものでは、４トランジスタ（４Ｔ）・１キャパシタ（１Ｃ）型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型、２Ｔ・１Ｃ型などが知られている。
これらは何れもＴＦＴ（Thin Film Transistor）から形成されるトランジスタの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティ（輝度の均一性）を向上させることを目的とする。とくに画素回路内でＯＬＥＤを電源に接続するときに、入力する映像信号の画素データに応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的にＯＬＥＤの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。
さらに、閾値電圧の補正を行うことを前提に、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分（一般には、移動度と称されている）を補正すると、より一層高いユニフォミティが得られる。
【０００５】
ＯＬＥＤなどの電気光学素子の製造時に埃（ダスト）などが付着することで、発光が正常になされない滅点など、パネルに表示欠陥が生じやすい。このような表示欠陥は、表示装置の良品率を高める上で阻害要因となっており、表示装置の低コスト化を阻む。
とくにＯＬＥＤでは、有機薄膜を何層にも堆積した多層膜構造を形成する際に、成膜装置内に付着し剥がれやすい薄い有機薄膜が成膜装置のチャンバ内を浮遊してダストとなることが多く、このようなダストの付着によってＯＬＥＤの電極間がある抵抗値で短絡されると、常時発光しない滅点欠陥が発生しやすい。
【０００６】
特許文献１には、滅点欠陥が発生した場合の画素駆動方法が開示されている。
特許文献１には、１画素内に、発光素子（ＯＬＥＤ）、発光素子駆動のためのＴＦＴ、データサンプリングのためのＴＦＴ、駆動のためのＴＦＴのゲートにサンプリング後のデータを保持させる保持キャパシタを、それぞれ複数設ける構成が開示されている。そして、特許文献１における画素駆動方法では、１画素内の１つの発光素子が欠陥のため非発光となるような場合、当該画素内の他の発光素子の駆動回路（２つのＴＦＴと保持キャパシタ）を制御して、上記非発光の発光素子の発光量を補うように上記他の発光素子を発光させる。
【特許文献１】特開２００７−４１５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１に記載された画素駆動方法のように、非発光の発光素子が生じた場合、他の発光素子に多くの電流を流すような制御を行うと、画素の所望の輝度が得られるようになるが、その一方で、当該他の発光素子の寿命が極端に短くなり望ましくない。
【０００８】
特許文献１には、発光素子、駆動ＴＦＴ、サンプリングＴＦＴおよび保持キャパシタが２組設けられた場合が開示され、その組数は２以上でもよい記載がある。
上記駆動ＴＦＴおよび保持キャパシタは発光素子ごとに設ける必要があるが、サンプリングＴＦＴは共通化可能である。その理由を以下に述べる。
【０００９】
有機ＥＬディスプレイの製造において、まず、ＴＦＴが基板上に形成され、つぎに、保持キャパシタが形成され、最上層に発光素子が形成されるが、前述した有機物の浮遊ダストによる滅点欠陥の発生は、発光素子製造過程で生じる。
ＴＦＴ不良、例えばＴＦＴの断線によっても滅点欠陥は発生する可能性はあるが、その確率は、有機物の浮遊ダストによる発光素子の電極間ショートによる滅点欠陥の発生確率より各段に小さい。
【００１０】
一方、駆動ＴＦＴおよび保持キャパシタを複数の発光素子で共通化すると、滅点欠陥の有無に応じて、一定の大きさのデータに対し発光量（表示特性）が変化するため、これらの共通化はできない。ただし、サンプリングＴＦＴは、共通化しても表示特性を大きく変化させることがない。
【００１１】
したがって、本願発明と同一の出願人により、滅点欠陥が生じた場合に、その影響を抑制するために、サンプリングＴＦＴを複数の画素回路構成要素、即ち、発光素子、駆動ＴＦＴおよび保持キャパシタの複数の組で共通化する画素構成が提案されている（特願２００７−３０７８６１号）。
【００１２】
しかしながら、この未公開発明では、確率としては低いが、仮にサンプリングＴＦＴに不良が発生した場合、画素全体が全く光らなくなる事態が考慮されていないため、この点で改善の余地がある。
本発明は、この同一出願人による未公開発明の改善に関する。
【課題を解決するための手段】
【００１３】
本発明の一形態（第１形態）に関わる自発光型表示装置は、複数の画素を有する画素アレイを有し、前記複数の画素のそれぞれが、サンプリングトランジスタと、駆動トランジスタと、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリングトランジスタを介して入力されるデータ電位を保持する保持キャパシタと、前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電位に応じ前記駆動トランジスタが制御する駆動電流量に基づいて自発光する発光素子と、を有し、前記複数の画素のそれぞれにおいて、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子を含む画素回路要素の組がＮ（Ｎ≧３）組以上設けられ、前記画素回路要素の複数の組ごとに１つの前記サンプリングトランジスタが接続されて共用されている。
【００１４】
本発明の他の形態（第２形態）に関わる自発光型表示装置は、上記第１形態の特徴に加えて、前記画素回路要素の２組ごとに１つの前記サンプリングトランジスタが接続されて共用され、上記Ｎが奇数の場合に残る１組の前記画素回路要素に対して１つの前記サンプリングトランジスタが接続されている。
【００１５】
本発明の他の形態（第３形態）に関わる自発光型表示装置は、上記第２形態の特徴に加えて、前記画素回路要素の２組ごとに接続されている前記サンプリングトランジスタは、そのソースとドレインの一方が、前記２組内の２つの前記保持キャパシタの一方のキャパシタ電極となる導電層にコンタクトを介して接続され、前記導電層が、誘電膜を介して個別の他方のキャパシタ電極と各々重なる２つのキャパシタ電極部と、前記２つのキャパシタ電極部を連結し、当該２つのキャパシタ電極部より幅が狭い連結部と、連結部の中央から分岐したコンタクト部と、を備える。
【００１６】
本発明の他の形態（第４形態）に関わる自発光型表示装置は、上記第１形態の特徴に加えて、前記Ｎ個の保持キャパシタにおいて、一方のキャパシタ電極が、隣接する２つの前記保持キャパシタごとに連結され、前記Ｎが奇数の場合は、端数となる１つの前記一方のキャパシタ電極が独立して設けられ、Ｎ個の他方のキャパシタ電極が互いに分離して配置され、前記Ｎ個の発光素子において、前記画素をＮ分割したＮ個の領域ごとに配置されて対応する一の前記他方のキャパシタ電極とそれぞれが接続されたＮ個の発光素子下部電極と、前記Ｎ個の発光素子下部電極上に積層された有機多層膜と、前記有機多層膜上に形成された共通の透明電極材料からなる１つの発光素子上層電極と、前記発光素子上層電極を覆い、前記Ｎ個の発光素子上層電極ごとに開口部が形成された保護膜と、を有する。
【００１７】
以上の第１〜第４形態の構成によれば、駆動トランジスタ、保持キャパシタおよび発光素子を含む画素回路要素の組がＮ（Ｎ≧３）組以上設けられている。また、画素回路要素の複数の組ごとに１つのサンプリングトランジスタが接続されて共用されている。特に、第２形態では、画素回路要素の複数の組ごとに１つのサンプリングトランジスタが接続されて共用され、上記Ｎが奇数の場合に残る１組の画素回路要素に対して１つのサンプリングトランジスタが接続されている。
【００１８】
サンプリングトランジスタは、前述したように、欠陥の発生確率が発光素子より小さいがゼロではない。よって、例えばこの発生確率の違いに応じて、１つのサンプリングトランジスタを共用する画素回路要素の組数を規定するとよい。サンプリングの駆動周波数が高い場合、サンプリングトランジスタの負荷によってサンプリング特性が若干異なる場合も予想される。このような場合、１つのサンプリングトランジスタを共用する上記組数を基本的に２として、端数がでる場合、当該端数の組については１つの組に対してサンプリングトランジスタを１つ接続させると、サンプリング特性は大きく違わないため、望ましい。
【００１９】
一方、第３形態では、１つのサンプリングトランジスタに共通接続される２つの保持キャパシタの一方のキャパシタ電極が、比較的細い幅の連結部を有し、その中央に、サンプリングトランジスタと接続されるコンタクト部が設けられている。よって、コンタクト部の一方または他方側の連結部を、例えばレーザにより切り離すリペアを行うことが容易である。リペアを行うと、サンプリングトランジスタからのデータが、切り離した側の組内に含まれる駆動トランジスタのゲートに供給されないため、欠陥が発生した発光素子に電流が流れないため、その分、余分な電力が消費されない。
なお、第４形態は具体的な構成を規定したものであり、この場合、発光素子を設ける画素の領域（複数の画素分割領域）の各々に対し、各組内のトランジスタや保持キャパシタの形成領域を必ずしも一致させる必要がないため、配置の自由度が高い。
【発明の効果】
【００２０】
本発明によれば、発光素子の欠陥による輝度変化の影響を小さくするという、画素回路要素の組を複数設けることの利益に加え、サンプリングトランジスタに欠陥が発生してデータサンプリングが不可能な場合でも、１画素が全く光らないという最悪の事態を回避できるという利益が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を、有機ＥＬディスプレイを例として図面を参照して説明する。
【００２２】
《第１実施形態》
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する駆動回路とを有する。
駆動回路は、垂直駆動回路（Ｖスキャナ）４と、水平駆動回路（Ｈスキャナ：Ｈ.Ｓｃａｎ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（Ｄｒｉｖｅ  Ｓｃａｎ）４１と、書き込み信号走査回路（Ｗｒｉｔｅ  Ｓｃａｎ）４２とを含んで構成されている。
【００２３】
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。ここでは図の簡略化のためｉ＝１〜２、ｊ＝１〜３の一部分の画素アレイ２のみ示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００２４】
画素回路３(1,1)、３(2,1)が共通な垂直方向の第１信号線ＳＩＧ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が共通な垂直方向の第２信号線ＳＩＧ(２)に接続され、画素回路３(1,3)、３(2,3)が共通な垂直方向の第３信号線ＳＩＧ(３)に接続されている。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)に対し、共通の第１走査線ＳＣＡＮ１(1)によって、水平画素ライン駆動回路４１から第１スキャン信号（第１表示行の駆動信号）が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)に対し、共通の第１走査線ＳＣＡＮ１(2)によって、水平画素ライン駆動回路４１から第１スキャン信号（第２表示行の駆動信号）が印加可能となっている。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)に対し、共通の他の第２走査線ＳＣＡＮ２(1)によって、書き込み信号走査回路４２から第２スキャン信号（第１表示行のサンプリング信号）が印加可能となっている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)に対し、共通の他の第２走査線ＳＣＡＮ２(2)によって、書き込み信号走査回路４２から第２スキャン信号（第２表示行のサンプリング信号）が印加可能となっている。
【００２５】
＜画素回路＞
図２に、画素回路３(i,j)の１つの基本構成回路例を示す。
図解する画素回路３(i,j)は、発光素子としての有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、ＮＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄおよびサンプリングトランジスタＭｓと、１つの保持キャパシタＣｓとを有する。
詳細は後述するが、画素回路３(i,j)は、有機発光ダイオードＯＬＥＤ、駆動トランジスタＭｄおよび保持キャパシタＣｓを含む回路構成要素の組が複数、望ましくは３組以上設けられ、それより少ない数でサンプリングトランジスタＭｓが設けられている。よって、少なくとも１つのサンプリングトランジスタＭｓに対しては、上記組が２組以上接続される。
【００２６】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、「下部電極」としてのアノード電極を形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、この積層体の上に、「上層電極」としてのカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。
なお、図２では有機発光ダイオードＯＬＥＤのアノードが正側の電源から電源電圧ＶＤＤの供給を受け、有機発光ダイオードＯＬＥＤのカソードが基準電圧、例えば接地電圧ＧＮＤに接続される場合を示す。
【００２７】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機多層膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。
【００２８】
駆動トランジスタＭｄは、発光素子（有機発光ダイオードＯＬＥＤ）に流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのドレインが、電源電圧ＶＤＤの供給を制御する走査線（第１走査線ＳＣＡＮ１(i)）に接続され、ソースが有機発光ダイオードＯＬＥＤのアノードに接続されている。
【００２９】
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（信号線ＳＩＧ(ｊ)）と駆動トランジスタＭｄのゲートとの間に接続され、第２走査線ＳＣＡＮ２(i)によって制御される。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲートに接続され、もう片方が信号線ＳＩＧ(ｊ)に接続されている。信号線ＳＩＧ(ｊ)に、Ｈスキャナ５（図１参照）からデータ電位Ｖsigが印加される。サンプリングトランジスタＭｓは、このデータ電位印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００３０】
駆動トランジスタＭｄのゲートとソース（有機発光ダイオードＯＬＥＤのアノード）との間に、保持キャパシタＣｓが接続されている。保持キャパシタＣｓの役割については、後述の動作で説明する。
【００３１】
図２では、図１の水平画素ライン駆動回路４１により、ＧＮＤ電位から電源電圧ＶＤＤにまで立ち上がる電源駆動パルスＤＳＬ(i)が駆動トランジスタＭｄのドレインに供給され、駆動トランジスタＭｄの補正時や実際に有機発光ダイオードＯＬＥＤが発光する時の電源供給が行われる。
また、図１の書き込み信号走査回路４２により、比較的短い持続時間の書込駆動パルスＷＳ(i)がサンプリングトランジスタＭｓのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタＭｄのドレインと電源電圧ＶＤＤの供給線との間にトランジスタをもう１つ挿入し、そのゲートを水平画素ライン駆動回路４１により制御する構成であってもよい。
【００３２】
通常、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路３(i,j)のように、すべてのＴＦＴをＮチャネル型とすることが望ましい。
【００３３】
ここで、以上の画素回路３(i,j)は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路は、上記画素回路３(i,j)を基本構成として、さらにトランジスタやキャパシタを付加した画素回路であってもよい。また、基本構成において、保持キャパシタＣｓを電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な２Ｔ・１Ｃ型以外の画素回路として、詳細な構成は割愛するが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型などであってもよい。
【００３４】
＜発光制御動作の概略＞
上記画素回路３(i,j)における概略的な発光制御動作は、以下の如くである。
駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。信号線ＳＩＧ(j)からの信号電圧ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られたデータ電位Ｖsigが制御ノードＮＤｃに印加される。
【００３５】
駆動トランジスタＭｄのゲートに所定のデータ電位Ｖsigが印加された時、駆動トランジスタＭｄのドレイン電流Ｉｄｓは、データ電位Ｖsigに応じた値を持つゲートソース間電圧Ｖｇｓに応じて決まる。よって、サンプリング後のデータ電位Ｖsigに応じた輝度で有機発光ダイオードＯＬＥＤが発光する。
【００３６】
有機発光ダイオードＯＬＥＤは、よく知られているように、熱によりＩ−Ｖ特性が変化する。このとき、有機発光ダイオードＯＬＥＤの経時変化とともに駆動トランジスタＭｄのゲートソース間電圧Ｖｇｓが変化してしまう。
これにより、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄが変化し、その結果、所定のデータ電位Ｖsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、ドレイン電流Ｉｄｓにバラツキが生じ、同じデータ電位Ｖsigが与えられている画素の発光輝度が変化してしまう。
【００３７】
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。
【００３８】
サンプリングの前に保持キャパシタＣｓによって、駆動トランジスタＭｄのゲート電位が、その閾値電圧Ｖthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタＭｄのゲートにサンプリング後のデータ電位Ｖinが加わるため、ゲート電位は“Ｖth＋Ｖin”となって保持される。このときのデータ電位Ｖinの大きさに応じて駆動トランジスタＭｄがオンする。閾値電圧Ｖthが大きくオンし難い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も大きい、逆に、閾値電圧Ｖthが小さくオンし易い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も小さい。よって駆動電流から閾値電圧Ｖthのバラツキの影響が排除され、データ電位Ｖinが一定ならば、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）も一定となる。
【００３９】
また、例えば、データサンプリングの前で閾値補正の後に、「移動度（厳密には、駆動力補正）」を行う。
移動度補正では、電圧“Ｖth＋Ｖsig”が保持されている状態から、さらに、駆動トランジスタＭｄの電流駆動能力に応じたゲート電位変化を行う。駆動トランジスタＭｄのゲートとソースとの間に、駆動トランジスタＭｄの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられており、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤが発光する。
【００４０】
本発明では、例えば図２における有機発光ダイオードＯＬＥＤ、駆動トランジスタＭｄおよび保持キャパシタＣｓの組が複数、望ましくは３組以上設けられ、複数の組ごとに１つの前記サンプリングトランジスタが接続されて共用される。
本実施形態では、そのより具体的な例として、上記組が４組設けられ、その２組ごとにサンプリングトランジスタＭｓが１つ接続される場合を示す。なお、本実施形態では組数が偶数の場合であるため、１つのサンプリングトランジスタに接続される組数は必ず「２」となる。
【００４１】
図３に、本実施形態において、１画素内の等価回路図を示す。
図３に示す画素回路３(i,j)は、上記組の数が「４」である。図３において１つの「組」に属する３つの画素回路構成要素、即ち有機発光ダイオードＯＬＥＤ、駆動トランジスタＭｄおよび保持キャパシタＣｓを破線により示す。３つの画素回路構成要素の相互接続は図２と同じである。
以下、図３の左端の組から右端の組へ順に「第１組」「第２組」「第３組」「第４組」と呼称する。
【００４２】
第１組の駆動トランジスタＭｄ１のゲートと第２組の駆動トランジスタＭｄ２のゲートが、共に、１つのサンプリングトランジスタ（以下、第１サンプリングトランジスタという）Ｍｓ１のソースに接続されている。同様に、第３組の駆動トランジスタＭｄ３のゲートと第４組の駆動トランジスタＭｄ４のゲートが、共に、他の１つのサンプリングトランジスタ（以下、第２サンプリングトランジスタという）Ｍｓ２のソースに接続されている。
【００４３】
第１および第２サンプリングトランジスタＭｓ１,Ｍｓ２のドレインは、共通の信号線ＳＩＧ(ｊ)に接続されている。
ここで、第１および第２サンプリングトランジスタＭｓ１,Ｍｓ２のドレインを異なる２本の信号線に接続することも可能であるが、この２本の信号線には同じデータ電位を印加する必要があるため、信号線は１本で足りる。
また、第１および第２サンプリングトランジスタＭｓ１,Ｍｓ２を制御する走査線も同様に２本設けてもよいが、同時制御するためには１本で足り、不図示の第２走査線ＳＣＡＮ２(i)が設けられる（図２参照）。
有機発光ダイオードＯＬＥＤのカソードには、共通の制御線を介してカソード電位Ｖcathが与えられる。カソード電位Ｖcathは基準電圧ＶＳＳ、例えば接地電圧ＧＮＤと、有機発光ダイオードＯＬＥＤを逆バイアスする、それより低い電圧との２値を取るように制御される。図３において有機発光ダイオードＯＬＥＤに並列接続され、符号「Ｃoled.」により示す容量は、有機発光ダイオードＯＬＥＤとは別の回路素子を表すものではなく、逆バイアスされた有機発光ダイオードＯＬＥＤの容量値を表している。
【００４４】
＜平面および断面の構造例＞
ここで、画素回路の平面パターンや断面構造について、図面を参照しつつ説明する。
図４（Ａ）と図４（Ｂ）は、画素回路３(i,j)についての平面パターンを示すものである。図４（Ｂ）は、最上層のカソード電極（全面形成）を省いた平面図、図４（Ａ）は、最上層のカソード電極（全面形成）を省き、さらに、有機発光ダイオードＯＬＥＤの電極や有機多層膜を省いた製造途中の平面図である。また、図５（Ｂ）はＴＦＴ部の基本断面構造図、図５（Ａ）はその平面図である。
【００４５】
図５（Ｂ）に示すように、ガラス等からなる基板９上に図示のように直接（または下地層（絶縁層の一種）を介して）、所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属層からなるゲート電極１１が形成されている。
ゲート電極１１は、図４（Ａ）において、駆動トランジスタＭｄ１とＭｄ２のゲート電極１１Ａ１、駆動トランジスタＭｄ３とＭｄ４のゲート電極１１Ａ２、第１および第２サンプリングトランジスタＭｓ１とＭｓ２の共通のゲート電極１１Ｂに該当する。ここでゲート電極１１Ａ１と１１Ａ２は、それぞれ、保持キャパシタＣｓ１とＣｓ２の下部電極、保持キャパシタＣｓ３とＣｓ４の下部電極としても機能させるため、保持キャパシタＣｓ１〜Ｃｓ４の形成領域に拡がって配置されている。一方、ゲート電極１１Ｂの一方端が、第２走査線ＳＣＡＮ２(i)と接続のために、その下方に延びている。
【００４６】
図５（Ｂ）のゲート電極１１の表面を覆うように、基板９上にゲート絶縁膜１０が形成され、その上に、アモルファスシリコン（α−Ｓｉ）からなる薄膜半導体層１３が形成されている。
薄膜半導体層１３は、図４（Ａ）においては省略されているが、駆動トランジスタＭｄ１〜Ｍｄ４のＴＦＴ層、第１および第２サンプリングトランジスタＭｓ１とＭｓ２のＴＦＴ層を、互いに孤立して形成するための層である。
【００４７】
図５（Ｂ）の薄膜半導体層１３は、そのゲート電極１１と対向する部分がチャネル形成領域である。薄膜半導体層１３上のチャネル形成領域を保護する位置に、絶縁材料のチャネル保護膜１８が形成されている。また、チャネル保護膜１８に端部が乗り上げ、薄膜半導体層１３より若干狭い幅で（図５（Ａ）参照）、２つのソース・ドレイン電極１４が配置されている。ソース・ドレイン電極１４は、チャネル保護膜１８上で互いに離間して、その片方がソース（Ｓ）電極として機能し、他の片方がドレイン（Ｄ）電極として機能する。２つのソース・ドレイン電極１４は、例えばアルミニウム（ＡＬ）を主材料とする配線層；（ＡＬ）層から形成されている。
【００４８】
図５のソース・ドレイン電極１４は、図４（Ａ）の駆動トランジスタＭｄ１に関しては、第１走査線ＳＣＡＮ１(i)から分岐し駆動トランジスタＭｄのドレイン電極として機能するＶＤＤ線１４Ａ、駆動トランジスタＭｄ１のソース電極として機能する接続配線１４Ｂ１に該当する。接続配線１４Ｂ１は、保持キャパシタＣｓ１の上部電極として機能させるため、ゲート電極１１Ａ１の一方の広い面積部分に重ねて配置されている。
また、図５のソース・ドレイン電極１４は、図４（Ａ）の駆動トランジスタＭｄ２に関しては、前記ＶＤＤ線１４Ａと、駆動トランジスタＭｄ２のソース電極として機能する接続配線１４Ｂ２に該当する。接続配線１４Ｂ２は、保持キャパシタＣｓ２の上部電極として機能させるため、ゲート電極１１Ａ１の他方の広い面積部分に重ねて配置されている。
【００４９】
図５のソース・ドレイン電極１４は、図４（Ａ）の駆動トランジスタＭｄ３に関しては、前記ＶＤＤ線１４Ａと、駆動トランジスタＭｄ３のソース電極として機能する接続配線１４Ｂ３に該当する。接続配線１４Ｂ３は、保持キャパシタＣｓ３の上部電極として機能させるため、ゲート電極１１Ａ２の一方の広い面積部分に重ねて配置されている。
また、図５のソース・ドレイン電極１４は、図４（Ａ）の駆動トランジスタＭｄ４に関しては、前記ＶＤＤ線１４Ａと、駆動トランジスタＭｄ４のソース電極として機能する接続配線１４Ｂ４に該当する。接続配線１４Ｂ４は、保持キャパシタＣｓ４の上部電極として機能させるため、ゲート電極１１Ａ２の他方の広い面積部分に重ねて配置されている。
【００５０】
さらに、図４のソース・ドレイン電極１４は、図４（Ａ）のサンプリングトランジスタＭｓ１に関しては、第１サンプリングトランジスタＭｓ１のドレイン電極として機能する接続配線１４Ｃ、第１サンプリングトランジスタＭｓ１のソース電極として機能する接続配線１４Ｄ１に該当する。
同様に、図４のソース・ドレイン電極１４は、図４（Ａ）の第２サンプリングトランジスタＭｓ２に関しては、第２サンプリングトランジスタＭｓ２のドレイン電極として機能する接続配線１４Ｃ、第２サンプリングトランジスタＭｓ２のソース電極として機能する接続配線１４Ｄ２に該当する。
【００５１】
接続配線１４Ｃは、第１および第２サンプリングトランジスタＭｓ１とＭｓ２に共通に設けられ、信号線ＳＩＧ(ｊ)の一部としても機能する。
接続配線１４Ｄ１は、図２の制御ノードＮＤｃ接続のために、その端部が保持キャパシタＣｓ１とＣｓ２に共通の下部電極（ゲート電極１１Ａ１）の上方に延び、１stコンタクトホール（１ＣＨ）の１つであるコンタクト１２Ａ１によって、ゲート電極１１Ａ１と接続されている。
同様に、接続配線１４Ｄ２は、図２の制御ノードＮＤｃ接続のために、その端部が保持キャパシタＣｓ３とＣｓ４に共通の下部電極（ゲート電極１１Ａ２）の上方に延び、１stコンタクトホール（１ＣＨ）の１つであるコンタクト１２Ａ２によって、ゲート電極１１Ａ２と接続されている。
【００５２】
図５（Ｂ）に示すように、２つのソース・ドレイン電極１４と薄膜半導体層１３との重なり部分に、Ｐ型の薄膜半導体層１３と逆導電型のＮ型不純物が高濃度に導入されたソース不純物領域１７Ｓとドレイン不純物領域１７Ｄが設けられている。ソース不純物領域１７Ｓにより、一方のソース・ドレイン電極１４と薄膜半導体層１３が低抵抗で接続されたソースコンタクトが達成されている。同様に、ドレイン不純物領域１７Ｄにより、他のソース・ドレイン電極１４と薄膜半導体層１３が低抵抗で接続されたドレインコンタクトが達成されている。
【００５３】
図４（Ａ）において、第１走査線ＳＣＡＮ１(i)と第２走査線ＳＣＡＮ２(i)は、それぞれ（ＡＬ）層から形成され、セル内の行方向の対向辺に沿って互いに平行に配置されている。
これに対し、信号線ＳＩＧ(ｊ)が、第１走査線ＳＣＡＮ１(i)と第２走査線ＳＣＡＮ２(i)と直交する列方向に長く形成されている。
【００５４】
信号線ＳＩＧ(ｊ)のセル内部分の多くが、上述したように（ＡＬ）層からなる接続配線１４Ｃにより構成されている。
信号線ＳＩＧ(ｊ)と第１走査線ＳＣＡＮ１(i)との交差部分に、ゲート電極１１（図５参照）と同じ階層で同じ材料の層（ＧＭ）を含むブリッジ線１１Ｃが設けられている。接続配線１４Ｃの一方端部は、２つのコンタクト（１ＣＨ）１２Ｃにより、下層のブリッジ線１１Ｃと接続され、ブリッジ線１１Ｃ上に、接続配線１４Ｃと同じ階層で同じ材料（ＡＬ）の第１走査線ＳＣＡＮ１(i)が交差している。
同様に、信号線ＳＩＧ(ｊ)と第２走査線ＳＣＡＮ２(i)との交差部分に、ゲート電極１１と同じ階層で同じ材料の層（ＧＭ）を含むブリッジ線１１Ｄが設けられている。接続配線１４Ｃの他方端部は、２つのコンタクト（１ＣＨ）１２Ｄにより、下層のブリッジ線１１Ｄと接続され、ブリッジ線１１Ｄ上に、接続配線１４Ｃと同じ階層で同じ材料（ＡＬ）の第２走査線ＳＣＡＮ２(i)が交差している。
【００５５】
図５（Ｂ）に戻ると、上述した構造のＴＦＴを覆うＴＦＴ保護膜１９が堆積される。
図５（Ｂ）には示さないが、ＴＦＴ保護膜１９上に有機発光ダイオードＯＬＥＤが形成される。有機発光ダイオードＯＬＥＤは、図３（Ｂ）に示すように、画素を４分割する領域にそれぞれ形成されたアノードメタル層（ＡＭ）からなる下層のアノード電極ＡＥａ,ＡＥｂ,ＡＥｃ,ＡＥｄが形成されている。
アノード電極ＡＥａは、２ndコンタクトホール（２ＣＨ）の１つであるコンタクト１５Ａによって、下層の接続配線１４Ｂ１と接続されている。同様に、アノード電極ＡＥｂはコンタクト１５Ｂを介して接続配線１４Ｂ２に接続され、アノード電極ＡＥｃはコンタクト１５Ｃを介して接続配線１４Ｂ３に接続され、アノード電極ＡＥｄはコンタクト１５Ｄを介して接続配線１４Ｂ４に接続されている。
【００５６】
本実施形態では上面発光型であるため、アノードメタル層（ＡＭ）は、例えば、クロム（Ｃｒ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）さらには金（Ａｕ）のように、仕事関数が大きく、かつ反射率の高い導電性材料を適宜選択して形成できる。
アノード電極ＡＥａ,ＡＥｂ,ＡＥｃ,ＡＥｄの表面を覆うＥＬ保護膜２１が形成され、ＥＬ保護膜２１に開口部２１Ａ,２１Ｂ,２１Ｃ,２１Ｄが設けられている。開口部２１Ａ〜２１Ｄは、コンタクト１５Ａ〜１５Ｄを露出しない範囲で、アノード電極ＡＥ上で可能な限り大きく形成されている。
なお、特に図示しないが、開口部２１Ａ内を含む範囲に有機多層膜が形成され、さらに、有機多層膜に接続し、全面を覆うようにカソード電極が設けられる。カソード電極は、透明電極材料から形成されている。
【００５７】
第１実施形態は、画素回路要素の組が３以上の偶数設けられるが、上記例では最小の４個の場合を例示して説明した。本実施形態では、この組の数は４に限らず、６、８、…と任意に設定可能である。また、１つのサンプリングトランジスタＭｓに接続される組数も２に限定されず、３以上の任意数でよい。
【００５８】
ただし、次の実施形態のように端数がでる場合に、その端数が最低の１から上記任意数より１だけ小さい数まで変化する可能性がある。したがって、１つのサンプリングトランジスタに接続させる組数を余り大きくすると、１つのサンプリングトランジスタのドレイン側負荷が大きく異なるためサンプリング特性が大きく変化する。この変化をあまり大きくしない意味で、１つのサンプリングトランジスタに、組を対で接続させることが望ましい。
【００５９】
《第２実施形態》
第２実施形態は、上記組数が奇数の場合に関する。ここでは最低の組数が３の場合を説明する。
【００６０】
図６に、組数が３の場合の画素回路３(i,j)の等価回路図を示す。
図６に示す画素回路では、第１組と第２組が共通のサンプリングトランジスタＭｓ１に接続されている点は第１実施形態の図３と共通するが、第３組が端数となるので、第３組が単独で第２サンプリングトランジスタＭｓ２に接続されている。
【００６１】
トランジスタの配置平面図は、図４（Ａ）において、駆動トランジスタＭｄ４と保持キャパシタＣｓ４が省略されるため、接続配線１４Ｂ４がなく、ゲート電極１１Ａ２は、保持キャパシタＣｓ４の下部電極部分と連結部がないパターン形状となる。第２サンプリングトランジスタＭｓ２は、保持キャパシタＣｓ３の真横に形成され、その下部電極部分に接続配線１４Ｄ２が接続される。なお、第４組に関する駆動トランジスタＭｄ４、保持キャパシタＣｓ４、接続配線１４Ｂ４が省略されている分、その他の３つの組の配置スペースを図４より大きくして画素内に無駄なスペースができないようにするとよい。
【００６２】
図７に、３組のアノードメタルを画素内でほぼ均等に配置した例を示す。
図７より下層のトランジスタやキャパシタを均等配置する場合、均等配置しない場合の何れにおいても、図７のようにアノード電極ＡＥａ〜ＡＥｃを均等配置すると、ＥＬ保護膜２１の開口面積が大きくとれて好ましい。有機発光ダイオードＯＬＥＤは開口部２１Ａ〜２１Ｃの各々が発光部の面積に相当するため、開口面積を可能な限り大きくすることで光量が増すからである。
なお、コンタクト１５Ａ〜１５Ｃは、アノードメタルとキャパシタ下部電極を接続するコンタクトであり、ここでは、その１つのコンタクト１５Ｃを設ける位置を他の２つと逆にしているが、同じ向きの位置に３つのコンタクト１５Ａ〜１５Ｃを設けてもよい。
【００６３】
本実施形態でも、この組数は３に限らず、５、７、…と任意に設定可能である。また、１つのサンプリングトランジスタＭｓに接続される組数も２に限定されず、３以上の任意数でよい。ただし、端数が生じた場合のサンプリング特性をあまり大きく変化させたくない要求がある場合は、１つのサンプリングトランジスタに接続させる組数は２とするとよい。
なお、第１および第２実施形態では、組数を変えてもサンプリング特性が変化しない、変化しても問題としない場合は、１つのサンプリングトランジスタに接続させる組数を２とする必要はなく、任意数としてよい。
【００６４】
上述した第１および第２実施形態によれば、以下の利益が得られる。
複数個の有機発光ダイオードＯＬＥＤの画素回路要素の組のうち、例えばどれか1つ（または２以上）に、有機発光ダイオードＯＬＥＤの電極や有機膜の加工時に発生した異物がＥＬ保護膜２１の開口部に載り、これにより電極間がショートして滅点になってしまっても、複数個のアノード電極間はそれぞれ電気的に接続されていないので、単独に発光し、その画素は完全な滅点欠陥とはならない。
また、複数個の組の構成要素である駆動トランジスタのソースとドレインがショートしてしまい、その開口部が輝点欠陥になった場合、欠陥となった駆動トランジスタが属する組以外に画素内に他の組みが設けられているため、画素が完全な滅点欠陥とはならない。同様に、何れかの組を構成するサンプリングトランジスタのソースとドレイン部がショートして、その組の開口部が半滅点になった場合でも、欠陥となったサンプリングトランジスタ以外のサンプリングトランジスタに接続された組の画素回路部分が正常動作するため、その画素は完全な滅点欠陥とはならない。
【００６５】
このように種々の態様で欠陥が発生した組は、リペア工程でサンプリングトランジスタから切り離すことが望ましい。
【００６６】
図８（Ｂ）の平面図に、このリペアに適した保持キャパシタの下部電極パターンを示す。図８（Ａ）は比較例のパターン、即ちリペアがし難いパターンを示す平面図である。
本発明の第１および第２実施形態において、画素構成要素の組が対で１つのサンプリングトランジスタＭｓに接続されている場合、その２組に共通な保持キャパシタ下部電極のパターンを図８（Ｂ）のように形成することが望ましい。
図８（Ａ）および図８（Ｂ）では、２つの保持キャパシタＣｓの上部電極と重なる下部電極部分は、キャパシタ面積確保のため四角に近いほぼ矩形状に形成され、その２つのキャパシタ下部電極部分をつなぐ連結部が設けられている。ただし、図８（Ａ）では、連結部の幅が、キャパシタ下部電極部分の幅とさほど変わらないため、個の連結部分で一方の保持キャパシタＣｓを保持キャパシタＣｓから切り離すことは困難である。
一方、図８（Ｂ）では、連結部が十分細く形成されているため、この部分をレーザ等により切断することが容易である。第１および第２実施形態では、この理由から、図８（Ｂ）のパターンを採用するとよい。
【００６７】
リペアを行うと、サンプリングトランジスタＭｓからのデータが、欠陥が生じた組内の駆動トランジスタＭｄのゲートに供給されないため、その組内の有機発光ダイオードＯＬＥＤを常時、非発光とすることができるため、無駄な電力消費がない。例えば有機発光ダイオードＯＬＥＤの電極間ショートの欠陥の場合に、それを駆動する駆動トランジスタＭｄに白や白に近い高輝度表示ためのデータが供給されると、有機発光ダイオードＯＬＥＤは欠陥のため発光しないものの、駆動トランジスタＭｄは電流駆動状態になるため無駄な電流がショート電極間に流れるが、リペアを行うと、そのような無駄な電力が流れない。
【００６８】
このように本発明の第１および第２実施形態によれば、画素の完全な滅点欠陥を防止することができる。トランジスタの欠陥発生確率が、ＯＬＥＤの欠陥発生確率より小さいことを利用して、その欠陥発生確率の差に応じて１つのサンプリングトランジスタで駆動する組数を設定することができ、これにより画素に発生した欠陥の影響を最小限に最適化できる。
また、リペアを行うことで欠陥発生に伴う無駄な電力消費を防止できる。このときリペアが行いやすいパターンを有するため、リペア時の電極切断を確実にできる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態に関わる有機ＥＬディスプレイの主要構成図である。
【図２】本発明の一実施形態に関わる画素回路の基本構成例を示す図である。
【図３】本発明の第１実施形態に関わる画素の等価回路図である。
【図４】（Ａ）は第１実施形態の下層平面図、（Ｂ）はその上層平面図である。
【図５】（Ａ）はＴＦＴ部の基本平面図、（Ｂ）はその基本断面構造図である。
【図６】本発明の第２実施形態に関わる画素回路の基本構成例を示す図である。
【図７】第２実施形態の上層平面図である。
【図８】（Ｂ）は第１および第２実施形態で採用可能なキャパシタ下部電極パターンを含む画素の部分的な平面図である。（Ａ）は、その比較例を示す画素の部分的な平面図である。
【符号の説明】
【００７０】
１…有機ＥＬディスプレイ、２…画素アレイ、３(i,j)…画素回路、４…Ｖスキャナ、５…Ｈスキャナ、９…基板、１０…ゲート絶縁膜、１１…ゲート電極、１２…（１st）コンタクト、１３…薄膜半導体層、１４…ソース・ドレイン電極、１５…（２nd）コンタクト、１８…チャネル保護膜、１９…ＴＦＴ保護膜、２１…ＥＬ保護膜、２１Ａ〜２１Ｄ…開口部、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、Ｃｓ…保持キャパシタ、ＯＬＥＤ…有機発光ダイオード、Ｍｓ…サンプリングトランジスタ、Ｍｄ…駆動トランジスタ、ＳＣＡＮ１(i)…第１走査線、ＳＣＡＮ２(i)…第２走査線、ＳＩＧ(j)…信号線、ＡＥ…アノード電極、ＡＭ…アノードメタル層、ＧＭ…ゲートメタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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