(57)【要約】【課題】ＲＦデュアルバンドデバイスとして用いられ、微細化と高性能化をともに実現することが可能な電界効果型トランジスタを提供する。【解決手段】基板ｗ上に形成され、ソース領域１２、ドレイン領域１３およびこれらの間に形成されるフィン状領域１４を有する化合物半導体層１１と、フィン状領域１４の第１の側面に形成され、第１の信号が入力される第１のゲート電極１６と、フィン状領域１４の第２の側面に形成され、第２の信号が入力される第２のゲート電極１７を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域を有する化合物半導体層と、
前記フィン状領域の第１の側面に形成され、第１の信号が入力されるための第１のゲート電極と、
前記フィン状領域の第２の側面に形成され、第２の信号が入力されるための第２のゲート電極を備えることを特徴とする電界効果型トランジスタ。
【請求項２】
前記フィン状領域の両側面には、それぞれリセスが形成されており、
前記第１のゲート電極側のリセスと、前記第２のゲート電極側のリセスが非対称であることを特徴とする請求項1に記載の電界効果型トランジスタ。
【請求項３】
前記第１のゲート電極側のリセス、または前記第２のゲート電極側のリセスにおいて、リセス角が９０度より大きい、あるいは９０度より小さいことを特徴とする請求項２に記載の電界効果型トランジスタ。
【請求項４】
前記フィン状領域において、前記第１のゲート電極側と、前記第２のゲート電極側の不純物濃度が異なることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果型トランジスタ。
【請求項５】
前記第１の信号と前記第２の信号は、周波数が異なることを特徴とする請求項１乃至請求項４のいずれか１項に記載の電界効果型トランジスタ。
【請求項６】
基板上に化合物半導体層を形成し、
化合物半導体層上にマスクを形成し、
前記マスクを用いて前記化合物半導体層をパターニングし、ソース領域、ドレイン領域およびこれらの間に配置されるフィン状領域を同時に形成し、
前記フィン状領域の側面に、それぞれ異なる信号が入力されるためのゲート電極を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項７】
前記フィン状領域は、リセスを有することを特徴とする請求項６に記載の電界効果型トランジスタの製造方法。
【請求項８】
前記リセスにおいて、リセス角が９０度より大きい、あるいは９０度より小さいことを特徴とする請求項７に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＧａＡｓなどの化合物半導体を用いた高周波パワーデバイス（以下ＲＦデバイスと記す）として用いられる電界効果型トランジスタに関する。
【背景技術】
【０００２】
近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）といった、ＲＦデバイスとして用いられる電界効果型トランジスタ（Ｔｒ）において、さらなる微細化、高性能化が要求されている。
【０００３】
このようなＲＦデバイスにおいて、２つの異なる信号を増幅するためのデュアルバンドデバイスとして、１つのＦＥＴに特定の２つの周波数帯域の信号だけが入るようにフィルタを挿入するという手法（例えば非特許文献１など参照）が用いられている。この場合、用いられるＦＥＴは、２つの周波数帯域全体が増幅できるものである必要がある、すなわち、２つの周波数帯域のどちらにも最適化された特性を持つものでなければならない。しかしながら、これら２つの周波数が、例えば１ＧＨｚと１０ＧＨｚなど１０倍異なる場合、このような周波数帯域において、ＦＥＴが均一な増幅特性を持つことが困難である。
【０００４】
また、異なる特性を持つ２つのＦＥＴに別々に信号を入力するという手法（例えば特許文献１など参照）が用いられている。この場合は、それぞれの周波数帯域で、最適化されたＦＥＴを用いることが可能であるが、２つのＦＥＴを配置する必要があり、微細化を図ることが困難である。
【０００５】
このように、ＲＦデュアルバンドデバイスにおいて、微細化と高性能化をともに実現することが困難であるという問題がある。
【０００６】
一方、近年、Ｓｉ−ＬＳＩにおいて、次世代のトランジスタとしてＦｉｎＦＥＴが注目されている。ＦｉｎＦＥＴは、例えば、特許文献２に記載されているように、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に、フィン状の凸型の半導体層を形成し、これを挟むようにゲート電極を形成するとともに、その両端をソース・ドレイン電極と接続することにより、ゲート電極に挟まれた領域にチャネル領域を形成する三次元ダブルゲート型デバイスである。このような構造を採ることにより、既存の半導体製造技術により形成可能であり、高効率化、高速化が期待できる。しかしながら、ＲＦデバイスへの適用は未だ検討されていない。
【特許文献１】米国特許６、６６５、５２８号明細書
【特許文献２】特開２００６−１３３０３号公報
【非特許文献１】Ｍｉｃｒｏｗａｖｅ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ，２００５．ＡＰＭＣ.  Ａｓｉａ−Ｐａｃｉｆｉｃ  Ｃｏｎｆｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ，Ｖｏｌ．１，４−７  Ｄｅｃ．２００５  Ｐａｇｅ（ｓ）：４  ｐｐ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＲＦデュアルバンドデバイスとして用いられ、微細化と高性能化をともに実現することが可能な電界効果型トランジスタを提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板上に形成され、ソース領域、ドレイン領域およびこれらの間に形成されるフィン状領域を有する化合物半導体層と、フィン状領域の第１の側面に形成され、第１の信号が入力されるための第１のゲート電極と、フィン状領域の第２の側面に形成され、第２の信号が入力されるための第２のゲート電極を備えることを特徴とする電界効果型トランジスタが提供される。
【０００９】
本発明の一態様によれば、基板上に化合物半導体層を形成し、化合物半導体層上にマスクを形成し、マスクを用いて化合物半導体層をパターニングしソース領域、ドレイン領域およびこれらの間に配置されるフィン状領域を同時に形成し、フィン状領域の側面に、それぞれ異なる信号が入力されるためのゲート電極を形成することを特徴とする電界効果型トランジスタの製造方法が提供される。
【発明の効果】
【００１０】
本発明の一態様の電界効果型トランジスタによれば、微細化と高性能化をともに実現することができ、良好な特性のＲＦデュアルバンドデバイスとして用いることが可能となる。
【００１１】
また、本発明の一態様の電界効果型トランジスタの製造方法によれば、微細化と高性能化をともに実現することができ、良好な特性のＲＦデュアルバンドデバイスを形成することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
（実施形態１）
図１に本実施形態のＦＥＴ素子の斜視図を、図２にその上面図を示す。図に示すように、Ｓｉ、ＧａＡｓなどの基板ｗ上に、ＧａＡｓ、ＧａＮなどからなる半導体層１１が形成されている。半導体層１１は、ソース領域１２、ドレイン領域１３と、これらの間でリセスが形成されるフィン状領域１４から構成されている。そして、フィン状領域１４には、ドレイン方向において傾斜が急峻で、幅方向で対称となるようにリセスが形成されており、その側面には、これを挟むようにゲート電極１６、１７が形成されている。ゲート電極１６、１７は、絶縁膜１８により電気的に分離されている。フィン状領域１４のゲート電極１６、１７側には、それぞれチャネル領域１９が形成される。
【００１４】
このようなＦＥＴ素子は、以下のようにして形成される。先ず、図３に示すように、Ｓｉ、ＧａＡｓなどの基板ｗ上に、ＧａＡｓ、ＧａＮなどからなる半導体層１１、ＳｉＮ、ＳｉＯ２、フォトレジストなどの絶縁膜１８を順次形成し、例えば一般的な光やＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）を用いたリソグラフィ法により、絶縁膜１８をパターニングする。
【００１５】
そして、絶縁膜１８をマスクとして、エッチングすることにより、半導体層１１をパターニングして、ソース領域１２、ドレイン領域１３とともにフィン状領域１４を形成し、この状態で、不純物のドーピングを行う。例えば、２つのＦＥＴ素子を素子Ａ、素子Ｂとして、図４に示すように、ＦＥＴ不純物イオンをインプランテーションする。この場合、フィン状領域の側面に対して、水平とならない所定の角度とする。素子Ａに対して、イオン注入するときには、素子Ａ自体が素子Ｂに対して影となる、あるいはマスクとして働くため、素子Ｂにはドーピングされず、素子Ａにのみドーピングされ、例えばｎ型領域が形成される。同様に、素子Ｂに対して、イオン注入するときには、素子Ｂにのみドーピングされ、例えば素子Ａと濃度の異なるｎ型領域が形成される。
【００１６】
そして、ソース領域１２、ドレイン領域１３の両端に、ｎ＋領域を形成した後、金属層を形成してアニールすることにより、半導体層１１との間にオーミックコンタクトを有するソース電極（図示せず）、ドレイン電極（図示せず）を形成した後、チャネル領域１９を挟むように、絶縁膜１８によりそれぞれが電気的に分離されたゲート電極１６、１７を形成して、図１、２に示すようなＦＥＴ素子が形成される。
【００１７】
このようにして形成された２つのＦＥＴ素子は、ゲート電極１６、１７によりフィン状領域１４の両壁面より、それぞれ異なる電圧信号が印加され、チャネル電流が制御されることにより、それぞれの信号が増幅される。
【００１８】
本実施形態のＦＥＴ素子において、ゲート電極を絶縁膜により分離しているだけの構造であるため、１つのＴｒと同等のスペースの２つのＴｒ機能を形成することができ、省スペース化が可能となる。また、このような２つのＦＥＴ素子において、チャネルが形成されるフィン状領域１４にリセスが形成されているため、プレーナ型において適用されているリセス構造（埋め込みゲート構造）と同様に、半導体層表面からチャネル層を遠ざけ、半導体層表面に存在する表面準位の影響を軽減し、ひずみ特性の改善を図ることが可能となる。そして、プレーナ型と異なり、１つのマスクでリセスを形成することができるので、２つのＴｒ素子のリセス位置を高精度で制御することが可能となるとともに、リセス加工工程にかかるコスト、時間、エネルギーを削減することが可能である。
【００１９】
尚、本実施形態において、絶縁膜１８を用いて半導体層１１をパターニングし、これを、ゲート電極１６、１７を絶縁するための絶縁膜として用いているが、パターニングを行うためのマスクを別途形成し、このマスクを用いて半導体層１１をパターニングしてもよい。
【００２０】
また、このような２つのＦＥＴ素子を用いて、さらにモード制御を行うことも可能である。１つのＦＥＴ素子に信号が入力され、増幅される際、残りのＦＥＴ素子がＯＦＦ状態になっているか、ＯＮ状態になっているかの２つのモードが存在する。例えば、２つのＦＥＴ素子を素子Ａ、素子Ｂとして、素子Ａに信号が入力され、増幅されるとき、素子Ｂに素子Ａのゲート電圧と同じ型の電圧が印加されているモード（ＯＦＦモード）では、素子Ａのゲート下のチャネルを浅く（半分に）することができる。これにより、小さいゲート信号にも反応できるため、消費エネルギーの低減が可能となるとともに、無駄な電流を抑制することによる高相互コンダクタンス（ｇｍ）化が可能となる。反対に、素子Ｂに電圧が印加されていないモード（ＯＮモード）では、素子Ａのゲート下のチャネルを深くすることができる。これにより、大電流化、ハイパワー駆動が可能となる。このように、高ｇｍモードと、ハイパワーモードの２つのモードに制御することができる。
【００２１】
また、本実施例において、２つのＦＥＴ素子のドーピングレベルを変えて、異なる所望の特性となるように制御しているが、図５に示すように、素子Ａと素子Ｂのリセス形状を変える、すなわち、非対称とすることにより、異なる所望の特性となるように制御してもよい。このようなリセス形状は、非対称のマスクを用いることにより、１回のパターニングで形成することが可能である。そして、ＦＥＴ素子のドーピングレベルとリセス形状をそれぞれ適宜変えることが可能であるため、ＦＥＴ素子の設計自由度を向上させることができる。
【００２２】
（実施形態２）
図６に本実施形態のＦＥＴ素子の斜視図を、図７にその上面図を示す。図に示すように、Ｓｉ、ＧａＡｓなどの基板ｗ上に、ＧａＡｓ、ＧａＮなどからなる半導体層２１が形成されている。半導体層２１は、ソース領域２２、ドレイン領域２３と、これらの間でチャネルが形成されるフィン状領域２４、２５から構成されている。そして、フィン状領域２４、２５には、それぞれリセス（開口部）が形成されており、その側面には、それぞれ対向するようにゲート電極２６、２７が形成されている。
【００２３】
このようなＦＥＴ素子は、マスクパターンを変えるだけで、実施形態１と同様にして形成される。
【００２４】
本実施形態のＦＥＴ素子において、実施例１におけるモード制御以外について、同様の効果が得られるとともに、２つの信号を同時に入力する際に、それぞれの信号の干渉を抑えることが可能となる。
【００２５】
これら実施形態において、ＦＥＴ素子を一対としたが、図８に示すように、ソース領域３２、ドレイン領域３３を並列に接続して、絶縁膜３８により分離された複数のゲート電極３６を配置してもよい。このように配置することにより、さらに大電流とすることができ、高パワーアンプへの適用が可能となる。
【００２６】
また、これら実施形態において、基板ｗ上に半導体層を形成してフィン状領域を形成したが、バルク基板を用いて同様の構造を形成することも可能である。
【００２７】
また、フィン状領域の壁面に、フィン状領域とヘテロ接合するｎ±ＡｌＧａＡｓなどの化合物半導体からなる電子供給層を形成することにより、ＨＥＭＴ素子を形成してもよい。この場合も、上述のＦＥＴ素子と同様にＲＦデュアルバンドデバイスとして機能させることが可能である。
【００２８】
また、ソース−ドレイン間距離は、ストライプ部分（フィン状領域）の長さを変えることにより変動させることができ、要求される耐圧などにより適宜設定することができる。
【００２９】
また、図９、図１０に示すように、フィン状領域４４に形成されるリセスにおいて、リセス角度θは、必ずしも９０度である必要はなく、テーパーを有していてもよい。例えば、図９に示すように、９０度より大きくても、図１０に示すように、９０度より小さくてもよい。さらに、図１１に示すように、電流が流れる表面４５の角度（面角度）は、必ずしもソース−ドレイン方向と平行である必要はなく、テーパーを有していてもよい。これは、フィン状領域において電流が流れる表面の電荷分布は、デバイスの耐圧に大きく影響すると考えられるためである。すなわち、リセス角度、面角度を変化させることにより、表面の電荷分布を変えることができるため、要求に応じて所定の角度に設定し、所定のデバイスの耐圧とすることが可能となる。
【００３０】
そして、このように、リセス角度θが９０度でない場合、あるいは電流の流れる面がソース−ドレイン方向と平行でない場合、従来のプレーナ構造では、これらリセス角度や面角度を高精度で再現性高く制御することは困難である。しかしながら、このようなＦｉｎ構造においては、これらを所望の角度としたマスクを用いることによりパターニングすることができるため、高精度で再現性高く制御することが可能となる。
【００３１】
さらに、ソース−ドレイン間において、適宜ゲート電極のソース側、ドレイン側にフィールドプレート電極を形成することも可能である。
【００３２】
また、基板としては、Ｓｉ、ＧａＡｓの他ＲＦデバイスに用いられるＧａＮや、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。
【００３３】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一態様におけるＦＥＴ素子を示す斜視図。
【図２】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図３】本発明の一態様におけるＦＥＴ素子の製造工程を示す斜視図。
【図４】本発明の一態様におけるＦＥＴ素子の製造工程を示す斜視図。
【図５】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図６】本発明の一態様におけるＦＥＴ素子を示す斜視図。
【図７】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図８】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図９】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図１０】本発明の一態様におけるＦＥＴ素子を示す上面図。
【図１１】本発明の一態様におけるＦＥＴ素子を示す上面図。
【符号の説明】
【００３５】
ｗ…基板、１１、２１…半導体層、１２、２２、３２…ソース領域、１３、２３、３３…ドレイン領域、１４、２４、２５、４４…フィン状領域、１６、１７、２６、２７、３６…ゲート電極、１８、３８…絶縁膜、４５…電流が流れる表面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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