(57)【要約】【課題】各層の内部端子と外部端子の接続確認を、各層の内部端子に関して独立に実施することが可能な積層型半導体装置を提供する。【解決手段】積層型半導体装置は、メモリチップコア２ａ、２ｂ、２ｃそれぞれに対応して導通テスト専用端子６ａ、６ｂ、６ｃを有している。導通テスト専用端子６ａとメモリチップコア２ａの内部端子１３ａ１、１３ａ２、１３ａ３の間にはそれぞれ導通チェック用ダイオード１５ａ１、１５ａ２、１５ａ３が接続されている。メモリチップコア２ｂ、２ｃにも同様の導通チェック用ダイオード１５ｂ１、１５ｂ２、１５ｂ３、１５ｃ１、１５ｃ２、１５ｃ３が接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
貫通電極を用いて、異なるチップを積層して構成された積層型半導体装置または、同一のチップを複数積層して構成された積層型半導体装置において、
チップごとに設けられた導通テスト専用端子と、
各チップの、他のチップの内部端子および該積層型半導体装置の外部端子に接続された内部端子と、対応する導通テスト専用端子の間に設けられた導通テスト用素子と
を有することを特徴とする積層型半導体装置。
【請求項２】
前記導通テスト用素子がダイオード素子である、請求項１に記載の積層型半導体装置。
【請求項３】
１つまたは複数の同一のメモリコアチップがインターポーザーチップの上に積層され、各メモリコアチップの同じ内部端子が、貫通電極を通して内部端子接合部で接続され、これらの内部端子は前記インターポーザーチップ上の配線によって前記外部端子に接続されている、請求項１または２に記載の積層型半導体装置。
【請求項４】
１つまたは複数の同一のメモリコアチップがインターフェースチップの上に積層され、前記各導通テスト専用端子は前記インターフェースチップを通って前記各メモリコアチップ内の導通テスト用素子と接続され、前記各メモリコアチップ内の内部端子は前記インターフェースチップを通って前記外部端子に接続されている、請求項１または２に記載の積層型半導体装置。
【請求項５】
１つまたは複数の同一のメモリコアチップがインターフェースチップの上に積層され、前記インターフェースチップ内の内部回路の制御に必要な信号を送受するための外部端子が、前記各メモリコアチップ内の内部端子接合部の接続確認用の測定端子として流用されている、請求項１または２に記載の積層型半導体装置。
【請求項６】
前記インターフェースチップは、導通テスト制御端子と、前記各メモリコアチップ内の自己内部端子の接続確認を行う旨の信号が前記導通テスト制御端子に印加されると、前記各メモリコアチップ内の内部端子を対応する前記外部端子と導通させ、前記インターフェースチップの通常動作を行う旨の信号が前記導通テスト制御端子に印加されると、前記インターフェースチップ内の内部回路を前記外部端子と導通させる切替回路を有する、請求項５に記載の積層型半導体装置。
【請求項７】
前記切替回路は、前記導通テスト制御端子に前記インターフェースチップの通常動作を行う旨の信号が印加されると、前記内部回路を前記外部端子と導通させる初段入力回路と、前記導通テスト制御端子に前記インターフェースチップの内部端子の接続確認を行う旨の信号が印加されると、前記各メモリコアチップ内の内部端子を対応する前記外部端子と導通させるトランスファゲート回路を含む、請求項６に記載の積層型半導体装置。
【請求項８】
貫通電極を用いて、異なるチップを積層して構成された積層型半導体装置または、同一のチップを複数積層して構成された積層型半導体装置であって、チップごとに設けられた導通テスト専用端子と、各チップの、他のチップまたは該積層型半導体装置の外部端子に接続された内部端子と、対応する導通テスト専用端子の間に設けられた導通テスト用素子とを有する積層型半導体装置において、各メモリコアチップの内部端子の接続確認を行う導通テスト方法であって、
接続確認を行う内部端子に対応する外部端子と導通テスト専用端子に、前記導通テスト用素子が導通するような電圧を印加することと、
前記導通テスト用素子を流れる電流の値を測定し、前記自己内部端子の接続状態を判定することと
を有する、積層型半導体装置の導通テスト方法。
【請求項９】
接続確認を行う内部端子と、該内部端子に対応する外部端子を導通させることを、前記の電圧を印加する際に行う、請求項８に記載の、積層型半導体装置の導通テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を用いて、異なるチップを積層して構成された積層型半導体装置または、同一のチップを複数積層して構成された積層型半導体装置に関する。
【背景技術】
【０００２】
複数のチップを、貫通電極を用いて積層するパッケージの開発が行われている（特許文献１）。
【０００３】
図１に、複数のメモリコアチップとインターポーザーチップを、貫通電極を用いて積層したパッケージの代表的な構造を示す。
【０００４】
外部端子５に印加された信号は貫通電極４および内部端子接合部３を介して各メモリコアチップ２に伝達される。このため、これらの内部端子接合部３において確実に電気的接続がなされている必要がある。
【０００５】
複数のチップを積層して組立てたパッケージにおいては、各チップの回路動作試験を実施する前に、チップ間の接続に不具合が発生していないか確認する試験を実施するのが望ましい。チップ間の接続試験を事前に行うことにより、組立て不具合をもったパッケージを判別し、排除できるので、引き続き実施する回路動作試験をより効率的に行うことが可能となる。
【０００６】
これまでは、パッケージ外部端子とチップ内部端子との接続確認（導通の有無）は、ＧＮＤ（接地端子）とパッケージ外部端子間に配置されている、ＥＳＤ（静電破壊）保護を目的とするダイオード素子を利用し、このダイオード素子にダイオード電流を発生させる電圧印加を行うことで行われていた。
【０００７】
図１に示すような、複数のメモリコアチップ２の内部端子を、内部端子接合部３、貫通電極４およびインターポーザーチップ１で外部端子５と接続させるといった積層型半導体装置の接続確認のこれまでの方法について説明する。ここでは、積層処理で多数発生する内部端子接合部３の接続確認も行うことになる。
【０００８】
図６に関連する積層型半導体装置の入出力部の詳細な構成を示す。この積層型半導体装置は、ｎ個のメモリコアチップ２ａ、２ｂ、・・・、２ｎが積層され、各チップ間は貫通電極４および内部端子接合部３により接続されている。各メモリコアチップ２ａ、２ｂ、・・・、２ｎに設けられた貫通電極４は、各チップ内部において内部端子１３ａ１、１３ａ２、・・・、１３ｎ３と接続されている。内部端子１３ａ１、１３ａ２、・・・、１３ｎ３にはそれぞれ、前述の、ＥＳＤ保護を目的としたダイオード素子１４ａ１、１４ａ２、・・・、１４ｎ３が接続されている。また、各貫通電極４は、それぞれ対応する外部端子５−１、５−２、５−３と電気的に接続されている。図６では、ＧＮＤ用の外部端子および貫通電極については図示が省略されている。
【０００９】
この積層型半導体装置においてパッケージ外部端子とチップ内部端子との接続確認を行う。まず、ＧＮＤ端子を０Ｖとし、外部端子５−１にマイナスレベル（例えば−１Ｖ）を印加する。つまり、外部端子５−１とメモリコアチップ２ａの内部端子１３ａ１、メモリコアチップ２ｂの内部端子１３ｂ１、メモリコアチップ２ｎの内部端子１３ｎ１の接続確認を行う。次に、外部端子５−１とＧＮＤ端子間に発生した電流値を測定する。ここで測定される電流値はダイオード素子１４a１とダイオード素子１４ｂ１とダイオード素子１４ｎ１に発生した電流の合計である。ここで、すべてのメモリコアチップ２ａ、２ｂ、・・・、２ｎが問題なく接続されていれば、メモリコアチップ２ａのダイオード素子１４ａ１に発生する電流のｎ倍の電流値が測定されるはずである。しかし、例えば、メモリコアチップ２ｂの接合において、内部端子接合部３ａｂに問題が発生しオープン状態となっていた場合は、メモリコアチップ２ａのダイオード素子１４ａ１の電流値のみが測定されることになる。また、例えば、問題が発生した接合部が内部端子接合部３（ｎ―１）ｎであった場合は、メモリコアチップ２ｎのダイオード素子１４ｎ１以外のダイオード素子の電流値の合計が測定されることになる。後者の場合では全ての内部端子接合部が正常な場合の電流値と近い値が測定される。
【００１０】
また、各々の内部端子接合部はすべて同じような状態になっているとは限らず、期待する内部端子接合部の抵抗値より高い場合もあり、その抵抗値も一定ではない。この場合は必ずしもダイオード素子１個分の電流値の整数倍が測定されるとは限らない。
【００１１】
なお、複数のチップが積層された積層半導体装置において、特許文献２は、テスト用スタブ配線をメインの信号配線から切り離す手段を用いて、通常動作時にテスト用スタブ配線を切り離すことによって、通常動作時の信号品質の改善を図っている。
【特許文献１】特開2002-305283号公報
【特許文献２】特開2006-120812号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、貫通電極を用いて同一チップを積層した積層チップにおいては、同じ信号入力は全層分すべて共通に接続されている。そのため、前述の方法でテストすると、共通のＧＮＤに接続されているすべてのダイオード素子に電流が発生し、たとえ接合が不十分であるチップが存在したとしてもどのチップの接合が不十分かの判断が難しい。
【００１３】
また、異なるチップを積層した積層チップにおいては、異なるチップ間で信号の送受を行う内部端子接合部と外部端子とが対応しない。したがって、内部端子接合部は外部端子として見えないため導通テストができず、接合に問題がないかどうかはパッケージの回路動作確認を行うまで不明であり、回路動作試験の前に簡単に確認することができなかった。
【００１４】
本発明の目的は、各層（チップ）の内部端子と外部端子の接続確認を、各層の内部端子毎に独立に実施することが可能な積層型半導体装置を提供することにある。
【００１５】
本発明の他の目的は、上記半導体装置の内部端子の接続確認を行う導通テスト方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の積層型半導体装置は、層（チップ）ごとに導通テスト専用端子が設けられ、各チップの、他のチップの内部端子または該層型半導体装置の外部端子に接続された内部端子と、対応する導通テスト専用端子の間に導通テスト用素子が設けられている。
【００１７】
各層の内部端子の接続確認を行う際、接続確認を行う内部端子に対応する外部端子と導通テスト専用端子に、前記導通テスト用素子が導通するような電圧を印加する。そして導通テスト用素子を流れる電流の値を測定し、自己内部端子の接続状態を判定する。
【発明の効果】
【００１８】
本発明は、チップ間の接続に貫通電極を用いて、異なるチップを積層して構成された積層型半導体装置または、同一チップを複数積層して構成された積層型半導体装置において、各層の内部端子と外部端子の接続確認を、各々の層の内部端子に関して独立に実施することが可能となる。その理由は、層ごとに導通テスト専用端子を設け、各チップの、他のチップの内部端子または外部端子に接続された自己端子と、対応する導通テスト専用端子の間に導通テスト用素子を設けたからである。したがって、接続状態に問題があった場合には、どの層の内部端子の接続に問題があるかを容易に判定することが可能となる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態について図面を参照して説明する。
【００２０】
［第１の実施形態］
図１は本発明の第１の実施形態による積層型半導体装置の概略構成図である。
この積層構造については前にも述べたが、複数の同一のメモリコアチップ２の同じ内部端子が、貫通電極４を通して内部端子接合部３で接続されている。これらの内部端子はインターポーザーチップ１上の配線（図示せず）によって外部端子５に接続されている。インターポーザーチップ１には配線パターンと外部端子５の接続のための手段（例えば貫通電極やボンディング用パッド等（図示せず）が形成されており、内部端子と外部端子５の端子位置変換を行うといった役割を持つ。
【００２１】
図２は入出力部の詳細な構成を示している。メモリコアチップ２ａは、内部回路２０ａと、入力回路１１ａ１、１１ａ２と、データ入出力回路１２ａと、内部回路２０ａを動作させるための信号を入力回路１１ａ１、１１ａ２に入力するための内部端子１３ａ１、１３ａ２と、データ入出力回路１２ａにデータを入出力するための内部端子１３ａ３を有している。同様に、メモリコアチップ２ｂは、内部回路２０ｂと、入力回路１１ｂ１、１１ｂ２と、データ入出力回路１２ｂと、内部回路２０ｂを動作させるための信号を入力回路１１ｂ１、１１ｂ２に入力するための内部端子１３ｂ１、１３ｂ２と、データ入出力回路１２ｂにデータを入出力するための内部端子１３ｂ３を有している。メモリコアチップ２ｃは、内部回路２０ｃと、入力回路１１ｃ１、１１ｃ２と、データ入出力回路１２ｃと、内部回路２０ｃを動作させるための信号を入力回路１１ｃ１、１１ｃ２に入力するための内部端子１３ｃ１、１３ｃ２と、データ入出力回路１２ｃにデータを入出力するための内部端子１３ｃ３を有している。
【００２２】
各メモリチップ２ａ、２ｂ、２ｃの同じ役割を持つ内部端子、つまり、内部端子１３ａ１、１３ｂ１、１３ｃ１は貫通電極４を通して各チップ間の内部端子接合部３によって接続されている。内部端子１３ａ２、１３ｂ２、１３ｃ２も同様に接続され、内部端子１３ａ３、１３ｂ３、１３ｃ３も同様に接続されている。それぞれの内部端子はインターポーザーチップ１上の配線（図示せず）によって外部端子５−１、５−２、５−３に接続されている。
【００２３】
各々の内部端子１３ａ１、１３ａ２、・・・、１３ｃ３には、導通テスト専用端子６a、６ｂ、６ｃとの間に導通チェック用ダイオード１５ａ１、１５ａ２、・・・、１５ｃ３が、GNDとの間にはESD保護用ダイオード１４ａ１、１４ａ２、・・・、１４ｃ３が接続されている。ここで、GNDは積層されているメモリチップ全層において共通である。
【００２４】
前述の導通テスト専用端子は積層されるチップ数分ある。同一チップを積層すると端子の位置は同じになるが、チップ上に複数ある金属配線の接続を変えることによって隣接する貫通電極との接続が可能となる（例えば、特開2002-305283号公報参照）。すなわち、同一のメモリコアチップを積層する場合においても、異なる貫通電極４を経由する導通経路を形成することにより、チップ毎に異なる導通テスト専用端子を設けることができる。
【００２５】
１番目のメモリコアチップ２ａにある内部端子１３ａ１、１３ａ２、１３ａ３の導通チェック用ダイオード１５ａ１、１５ａ２、１５ａ３は導通テスト専用端子６ａとの間に配置されている。同様に、２番目のメモリコアチップ２ｂにある内部端子１３ｂ１、１３ｂ２、１３ｂ３の導通チェック用ダイオード１５ｂ１、１５ｂ２、１５ｂ３は導通テスト専用端子６ｂとの間に配置されている。３番目のメモリコアチップ２ｃにある内部端子１３ｃ１、１３ｃ２、１３ｃ３の導通チェック用ダイオード１５ｃ１、１５ｃ２、１５ｃ３は導通テスト専用端子６ｃとの間に配置されている。導通テスト専用端子６a、６ｂ、６ｃには、導通テスト専用端子６a、６ｂ、６ｃを介して起きるＥＳＤ抑制のために、導通テスト専用端子ＥＳＤ素子２１a、２１ｂ、２１ｃが配置されている。
【００２６】
また、導通テスト専用端子６a、６ｂ、６ｃも各々のメモリコアチップ間を内部端子接合部３でもって接合されるが、複数の内部端子接合部３で接合されるような構造にすることにより、導通テスト専用端子の、内部端子接合部３に起因した接続不良を回避することができる。
【００２７】
以上のような構成を持つ積層型半導体装置において、メモリコアチップ２ａの内部端子１３ａ１、１３ａ２、１３ａ３の接続確認を行う動作を説明する。外部端子５−１に−１V、導通テスト専用端子６ａに０Vを印加すると、外部端子５−１には内部端子１３ａ１と導通テスト専用端子６ａとの間に配置されたダイオード素子１５ａ１の電流が発生する。もし、内部端子接合部３でなんらかの問題が発生していてうまく接続されていない場合には、前述の電流値は発生しないか、または、値が小さいということになる。電流測定器を用いて、この電流を測定し、その測定値で内部端子１３ａ１の接続状態を判断する。同様に、外部端子５−２に−１V、導通テスト専用端子６ａに０Vを印加する。外部端子５−２には内部端子１３ａ２と導通テスト専用端子６ａとの間に配置されたダイオード素子１５ａ２の電流が発生する。この電流を測定すれば内部端子１３ａ２の接続状態が判断できる。内部端子１３ａ３の接続状態については、外部端子５−３に−１V、導通テスト専用端子６ａに０Vを印加し、外部端子５−３に発生した電流を測定すれば判断できる。メモリコアチップ２ｂの内部端子１３ｂ１、１３ｂ２、１３ｂ３の接続確認を行う場合は導通テスト専用端子６ｂを使用する。外部端子５−１に−１V、導通テスト専用端子６ｂに０Vを印加する。外部端子５−１には内部端子１３ｂ１と導通テスト専用端子６ｂとの間に配置されたダイオード素子１４ｂ１の電流が発生する。この電流を測定すれば内部端子１３ｂ１の接続状態が判断できる。同様に、外部端子５−２に−１V、導通テスト専用端子６ｂに０Vを印加する。外部端子５−２には内部端子１３ｂ２と導通テスト専用端子６ｂとの間に配置されたダイオード素子１５ｂ２の電流が発生する。この電流を測定すれば内部端子１３ｂ２の接続状態が判断できる。内部端子１３ｂ３についても同様である。
【００２８】
以上のような方法で全チップ２ａ〜２ｃの内部端子１３ａ１、１３ａ２、・・・、１３ｃ３に対して接続確認を行う。この時測定される電流値は、各メモリコアチップ２ａ、２ｂ、２ｃで、また各内部端子１３ａ１、１３ａ２、１３ｃ３で独立した値であるため、測定された値そのままで接続状態の判断が可能である。また、ダイオード素子１５ａ１〜１５ｃ３の大きさが同じであり、導通テスト専用端子６ａ、６ｂ、６ｃ自体の接続状態が同じであれば互いに近い値となり、誤差も含めて発生すべき電流値の予想は可能である。そこで、一定の電流値以上のダイオード電流値が測定されればパスするというような判定を行うことで導通テストを実施する。
【００２９】
［第２の実施形態］
図３（ａ）、（ｂ）は本発明の他の積層型半導体装置の概略構成図である。図３（ａ）、（ｂ）の積層型半導体装置が図１の積層型半導体装置と異なる点は、積層するチップに異なるチップ（この場合、メモリコアチップとインターフェースチップ）が含まれるという点である。図３（a）はメモリコアチップ２が１枚の場合、図３（ｂ）はメモリコアチップ２が複数の場合を図示している。インターフェースチップ７は、特定の回路動作を行う半導体チップである。メモリコアチップ２とインターフェースチップ７の内部信号は内部端子接合部３を介して送受される。
【００３０】
図４に本実施形態の入出力部の詳細な構成を示す。インターフェースチップ７には、メモリコアチップ２ａ内のメモリセルを制御するための信号をメモリコアチップ２ａに出力するための出力回路１６−１、１６−２がある。出力回路１６−１の出力端は内部端子接合部３−１を介してメモリコアチップ２ａの内部端子１３ａ１に接続され、出力回路１６−１の入力はインターフェースチップ７の内部回路２０から供給される。同様に、出力回路１６−２の出力端は内部端子接合部３−２を介してメモリコアチップ２ａの内部端子１３ａ２に接続され、出力回路１６−２の入力はインターフェースチップ７の内部回路２０から供給される。また、インターフェースチップ７には、メモリセルのデータをメモリコアチップ２ａと送受するための入出力回路１７がある。入出力回路１７の一端はメモリコアチップ２ａの内部端子１３ａ３に接続され、もう一端はインターフェースチップ７の内部回路２０に接続されている。
【００３１】
内部端子１３ａ１、１３ａ２、１３ａ３は、インターフェースチップ７内を通ってそれぞれ外部端子として構成されている測定端子５−１、５−２、５−３と接続されている。また、インターフェースチップ７内の内部回路２０の制御に必要な信号を送受するために、外部端子５−４、５−５が配置されている。
【００３２】
また、第１の実施形態と同様に、チップ毎に異なる導通テスト専用端子６a、６ｂ、６ｃが設けられている。導通テスト専用端子６ａ、６ｂ、６ｃはインターフェースチップ７内を経由して外部端子として構成されている。
【００３３】
このような構造において、内部端子の接続確認を行う。１番目のメモリコアチップ２ａの接続確認について説明する。内部端子１３ａ１の接続確認をする場合、測定端子５−１に−１Ｖを印加し、導通テスト専用端子６ａに０Ｖを印加する。そして、測定端子５−１に発生する、内部端子１３ａ１に接続されたダイオード１５ａ１の電流値で内部端子１３ａ１の接続状態を確認することができ、電流値によってパス・フェイルを判定する。内部端子１３ａ２、１３ａ３の接続確認についても同様して行う。
【００３４】
外部端子５−４、５−５はインターフェースチップ７内の回路（内部回路２０）のみに接続されているため、別途その接続確認を実施すればよい。外部端子５−４、５−５はインターフェースチップ７にしか接続していないので、接続状態の確認は容易である。
【００３５】
［第３の実施形態］
図５（ａ）に、図３の積層構造の他の実施形態の入出力部の詳細な構成を示す。第２の実施形態と異なる点は、インターフェースチップ７内の内部回路の制御に必要な信号を送受するための外部端子５−１、５−２を、メモリコアチップ２ａの内部端子の接続確認用の測定端子として流用した点である。これにより積層型半導体装置全体の外部端子数を減らしている。
【００３６】
詳細な構成を説明する。インターフェースチップ７には導通テスト制御端子６とトランスファゲート回路１８−１、１８−２が設けられている。導通テスト制御端子６を介して起きるＥＳＤ抑制のために、導通テスト専用端子ＥＳＤ素子２１が配置されている。トランスファゲート回路１８−１、１８−２は、図５（ｂ）に示した一般的な回路構成であるので、その説明は省略する。外部端子５−１は入力端にＥＳＤ保護素子を持ち、初段入力回路１９−１を介して内部回路２０に接続される。一方、トランスファゲート回路１８−１を介してメモリコアチップ２ａの内部端子１３ａ１にも接続される。初段入力回路１９−１とトランスファゲート回路１８−１には導通テスト制御端子６が接続されており、外部端子５−１に印加する信号の導通経路を制御することができる。外部端子５−２も同様に、初段入力回路１９−２を介して内部回路２０に接続され、トランスファゲート回路１８−２を介してメモリコアチップ２ａの内部端子１３ａ２にも接続される。
【００３７】
上記のような構成の回路において、内部端子１３ａ１の接続確認を行う場合、まず、導通テスト制御端子６にハイレベルの信号を入力する。この時、トランスファゲート回路１８−１、１８−２は導通状態に、初段入力回路１９−１、１９−２は非動作状態となるように設計されているので、外部端子５−１は内部端子接合部３−１を介して内部端子１３ａ１と導通した状態となっている。この状態で、外部端子５−１に−１Ｖ、導通テスト専用端子６ａに０Ｖを印加した後、外部端子５−１に発生する電流値を測定する。これにより、内部端子１３ａ１の接続状態が確認でき、不良判定が可能となる。外部端子５−１の入力端に接続されたＥＳＤ保護用ダイオードはＧＮＤ間との接続であり、本測定には影響しない。接続テストを行わない時には、導通テスト制御端子にロウレベルの信号を入力することで、トランスファゲート回路１８−１、１８−２が非導通となるので、外部端子５−１、５−２をインターフェースチップ７の内部回路２０の制御用の端子として使用することができる。
【００３８】
このように、内部端子の接続確認動作時と通常動作時とで信号伝達経路を切り替えることにより、内部端子の接続確認動作時には通常動作時に存在する外部端子を測定用端子として使用できるようにする。こうすることで、インターフェースチップ７の外部端子の数を削減することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態による積層型半導体装置の概略構成図である。
【図２】図１の積層型半導体装置の入出力部の詳細な構成を示す図である。
【図３】本発明の第２の実施形態による積層型半導体装置の概略構成図である。
【図４】図３の積層型半導体装置の入出力部の詳細な構成を示す図である。
【図５】図３の積層型半導体装置の入出力部の他の詳細な構成を示す図である。
【図６】関連する積層型半導体装置の入出力部の詳細な構成を示す図である。
【符号の説明】
【００４０】
１                          インターポーザーチップ
２、２ａ、２ｂ、２ｃ、２ｎ  メモリコアチップ
３、３−１〜３−３、３ａｂ、３（ｎ−１）ｎ  内部端子接合部
４                          貫通電極
５、５−１、５−２、５−３、５−４、５−５    外部端子
６                          導通テスト制御端子
６ａ、６ｂ、６ｃ            導通テスト専用端子
７                            インターフェースチップ
１１ａ１、１１ａ２、〜、１１ｎ２  入力回路
１２a、１２ｂ、〜、１２ｎ        データ入出力回路
１３ａ１、１３ａ２、〜、１３ｎ３  内部端子
１４ａ１、１４ａ２、〜、１４ｎ３  ダイオード素子
１５ａ１、１５ａ２、１５ｃ３      ダイオード素子
１６−１、１６−２            出力回路
１７                          入出力回路
１８−１、１８−２            トランスファゲート回路
１９−１、１９−２            初段入力回路
２０、２０ａ、２０ｂ、２０n  内部回路
２１、２１ａ、２１ｂ、２１ｃ  導通テスト専用端子ＥＳＤ素子
【図１】
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【図２】
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【図３】
2009139273.tif 000005
【図４】
2009139273.tif 000006
【図５】
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【図６】
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