(57)【要約】【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。【選択図】図１
2009260184.tif 000002
【特許請求の範囲】
【請求項１】
基部と前記基部に立設された複数のピラー部とを有するシリコン基板と、
前記基部に設けられた一方のソースドレイン領域と、
前記ピラー部の側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ピラー部の側面を覆うゲート電極と、
前記ピラー部の上部に設けられた他方のソースドレイン領域と、
前記他方のソースドレイン領域と接続されるコンタクトプラグとを備えた半導体装置であって、
前記ピラー部の上面の全面に前記コンタクトプラグが接続されていることを特徴とする半導体装置。
【請求項２】
前記ピラー部の上面の中心位置と前記コンタクトプラグの底面の中心位置とが一致していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ピラー部の間及び前記コンタクトプラグの間であって前記ピラー部よりも高い位置まで充填されて形成された一方の層間絶縁膜と、前記コンタクトプラグの間であって前記一方の層間絶縁膜上に形成された他方の層間絶縁膜とを有し、
前記一方の層間絶縁膜と前記他方の層間絶縁膜とのエッチング選択比が異なることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記一方の層間絶縁膜は、空隙を有しており、
前記空隙には、前記他方の層間絶縁膜が充填されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の製造方法であって、
シリコン基板上に前記他方の層間絶縁膜と同じ材質からなるハードマスクを形成する工程と、
前記ハードマスクを用いて前記シリコン基板に基部とピラー部とを形成する工程と、
前記ピラー部の側面にゲート絶縁膜を形成する工程と、
前記ピラー部の側面であって前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の前記基部に一方のソースドレイン領域を形成する工程と、
前記ピラー部の間及び前記ハードマスクの間に前記一方の層間絶縁膜を充填して平坦化処理する工程と、
前記ハードマスク及び前記一方の層間絶縁膜の上に、前記他方の層間絶縁膜を形成する工程と、
前記ハードマスクを除去してコンタクトホールを形成する工程と、
前記ピラー部の上部に他方のソースドレイン領域を形成する工程と、
前記コンタクトホールにコンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に３次元に立体化され、上下にソース／ドレイン拡散層を有するピラー（柱）形状のトランジスタにおいて、上部拡散層と上部拡散層に接続される導体との接触抵抗を低減した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は一つのトランジスタと一つのキャパシタからなる必要最小限の要素でメモリセルを構成し、リソグラフィ技術の進歩に併せて高集積化を達成してきた。
【０００３】
しかしながら、従来から用いられてきたような半導体基板上に平面的にレイアウトされたトランジスタでは、さらなる集積度向上が困難となっている。そこで、この困難性を克服するため特許文献１には、縦方向に３次元化した構成を有するトランジスタが提案されている。
【０００４】
より具体的には、特許文献１に記載された縦方向に３次元化した構成を有するトランジスタは、シリコン半導体がピラー形状に形成され、最上部にドレイン（またはソース）拡散層、中央部にゲート電極で囲まれたチャネル領域、基板側にソース（またはドレイン）拡散層を有するＭＯＳトランジスタが形成されている。
【０００５】
上記のような、ピラー形状のＭＯＳトランジスタを用いた半導体装置である、ＤＲＡＭのメモリセルを形成する従来の製造方法について、図１６〜図２１を参照して説明する。なお、図１６〜図２１は、いずれも（ａ）に平面図を、（ｂ）は（ａ）図のＡ−Ａ’断面を、（ｃ）図は（ａ）図のＢ−Ｂ’断面を示している。
【０００６】
まず、シリコン基板１０１を約８５０℃で１０分の条件で熱酸化して、図１６に示すように、シリコン基板１０１の表面にシリコン酸化膜１０２を形成する。
【０００７】
次に、シリコン酸化膜１０２上に厚さ１００ｎｍのシリコン窒化膜を形成する。このシリコン窒化膜をリソグラフィ技術及びドライエッチング技術により加工して、図１７（ａ）に示すような平面視楕円形状のハードマスク１０３を形成する。そして、このシリコン窒化膜からなるハードマスク１０３を用いて、このハードマスク１０３に被覆されていない領域のシリコン酸化膜１０２とシリコン基板１０１とをドライエッチングする。このようにして、図１７（ｂ）及び図１７（ｃ）に示すように、シリコン基板１０１の表面に複数の柱状のピラー１０１Ａを形成する。
【０００８】
次に、図１８に示すように、約１０００℃で１分の熱酸化を行い、ピラー１０１Ａの側壁１０１ａを含むシリコン表面にゲート酸化膜１０４を形成する。次に、リンをｉｎ−ｓｉｔｕドープしたポリシリコン５をＣＶＤ法で基板の全面に堆積し、さらにドライエッチング法によりエッチバックしてピラー１０１Ａの側壁１０１ａに形成したゲート酸化膜１０４上にゲート電極１０５を形成する。ここで、図１８（ｂ）に示すように、Ａ−Ａ’断面において、ピラー１０１Ａ，１０１Ａ間は、ポリシリコン電極１０５が充填されている。これに対して、図１８（ｃ）に示すように、Ｂ−Ｂ’断面において、ピラー１０１Ａ，１０１Ａ間は、ポリシリコン電極１０５，１０５間に空隙が存在する。次に、例えばリンを約１×１０１５ｃｍ−２注入して、縦型ＭＯＳトランジスタの下部拡散層１０６を形成する。
【０００９】
次に、例えばプラズマＣＶＤ法を用いて層間酸化膜１０７を基板の全面に形成する。次に、図１９に示すように、ＣＭＰ法を用いて層間酸化膜１０７を研磨する。ここで、ＣＭＰ法においては、シリコン窒化膜１０３をストッパーとし、研磨剤にはセリアを利用する。なお、図１９（ａ）および図１９（ｃ）に示すように、ＣＭＰ研磨後のピラー１０１Ａ，１０１Ａ間において、層間酸化膜１０７の未充填箇所には、ボイド１０８が生じる。
【００１０】
次に、図２０に示すように、シリコン窒化膜１０３を熱燐酸で選択的に除去する。次に、ピラー１０１Ａの上部１０１ｂに、例えばリンを約２．５×１０１５ｃｍ−２注入して、縦型ＭＯＳトランジスタの上部拡散層１１５を形成する。次に、図２０に示すように、シリコン酸化膜１０２をドライエッチングにより除去してピラー１０１Ａの上部１０１ｂに形成した上部拡散層１１５を露出させる。
【００１１】
次に、図２１に示すように、層間酸化膜１０７の開口部から露出した上部拡散層１１５の開口部１１５ａに接するように、この上部拡散層１１５上に金属材料を埋め込んで上部電極１０９を形成する。上部電極１０９の形成には、公知の方法を用いることができる。例えば、Ｔｉをスパッタ法で形成し、その後、バリア膜となるＴｉＮをＣＶＤ法で成長させる。その後、Ｗを全面に成長させた後、ＣＭＰ法をもちいてＷを研磨し、Ｗで埋め込まれた上部電極１０９を形成する。以上のような工程により、従来の縦型ＭＯＳトランジスタが形成される。
【００１２】
しかしながら、上述したような従来の工程では、上部電極１０９の形成工程において、層間酸化膜１０７を形成する際に生じるボイド１０８に金属材料が埋め込まれてしまう。したがって、このボイド１０８に埋め込まれた金属材料と隣接するゲート電極１０５とがショートするおそれがあるという問題があった。
【００１３】
そこで、上記ショートの問題を回避するために、ピラー形状のＭＯＳトランジスタを用いて、ＤＲＡＭのメモリセルを形成する従来の他の方法が開示されている。この他の方法について、さらに図２２〜図２４を参照して説明する。なお、図２２〜図２４については、いずれも（ａ）に平面図を、（ｂ）は（ａ）図のＡ−Ａ’断面を、（ｃ）図は（ａ）図のＢ−Ｂ’断面を示している。
【００１４】
他の形成方法は、上述した形成方法において図１９に示した工程後、基板の全面にシリコン窒化膜を形成する。その後、このシリコン窒化膜をドライエッチング法によりエッチバックすることにより、図２２に示すように、窒化シリコンからなるサイドウォール１５１を形成する。ここで、ボイド１０８の内部は、シリコン窒化膜で充填されるので、その後の工程において金属材料が埋め込まれることを回避することができる。
【００１５】
次に、図２３に示すように、基板の表面上に層間膜酸化膜１５２を形成する。次に、図２４に示すように、公知のＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）法で、コンタクトホールを形成した後、上部拡散層１１５の開口部１１５ａに接するように上部電極１０９を埋め込む。このようにして上部電極１０９を形成すると、セルフアラインで電極を形成できる。しかしながら、サイドウォール１５１を形成することにより上部拡散層１１５の開口部１１５ａの面積が小さくなってしまうため、上部電極１０９と上部拡散層１１５との接触面積が減少してしまう。したがって、接触抵抗が増大してしまうという問題があった。
【００１６】
ところで、特許文献２及び特許文献３には、ピラー形状の縦型ＭＯＳトランジスタを用いた読み取り専用集積回路（ＲＯＭ）やＤＲＡＭのメモリセルの構成が開示されている。
【特許文献１】特開２００４−３１９８０８号公報
【特許文献２】特開２００５−３０３１０８号公報
【特許文献３】特開２００５−３０３１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献２及び特許文献３には、上述したようなピラー１０１Ａ，１０１Ａ間に生じるボイド１０８に起因するショートの問題や、上部電極１０９と上部拡散層１１５との接触抵抗が増大するという問題については、特に触れられていない。
【００１８】
本発明は、上記の課題を解決するためになされたものであって、ソースドレイン領域とコンタクトプラグとの接触抵抗の増加が抑制された縦型ＭＯＳトランジスタを用いた半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記の目的を達成するために、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、基部と前記基部に立設された複数のピラー部とを有するシリコン基板と、前記基部に設けられた一方のソースドレイン領域と、前記ピラー部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ピラー部の側面を覆うゲート電極と、前記ピラー部の上部に設けられた他方のソースドレイン領域と、前記他方のソースドレイン領域と接続されるコンタクトプラグとを備えた半導体装置であって、前記ピラー部の上面の全面に前記コンタクトプラグが接続されていることを特徴とする。
【００２０】
本発明の半導体装置によれば、ピラー部の上面の全面にコンタクトプラグが接続されて構成されている。これにより、ピラー部の上面とコンタクトプラグとの接触面積が大きく確保されているため、ソースドレイン領域とコンタクトプラグとの接触抵抗の増加を抑制することができる。
【００２１】
また、本発明の半導体装置は、前記ピラー部の上面の中心位置と前記コンタクトプラグの底面の中心位置とが一致していることが好ましい。
このような構成を有しているため、コンタクトプラグがピラー部の上面からはみだしてゲート電極とショートするおそれがない。これにより、電気的な信頼性が高い半導体装置を提供することができる。
【００２２】
さらに、本発明の半導体装置は、前記ピラー部の間及び前記コンタクトプラグの間であって前記ピラー部よりも高い位置まで充填されて形成された一方の層間絶縁膜と、前記コンタクトプラグの間であって前記一方の層間絶縁膜上に形成された他方の層間絶縁膜とを有し、前記一方の層間絶縁膜と前記他方の層間絶縁膜とのエッチング選択比が異なることが好ましい。更にまた、本発明の半導体装置は、前記一方の層間絶縁膜は、空隙を有しており、前記空隙には、前記他方の層間絶縁膜が充填されていることが好ましい。
このように、一方の層間絶縁膜中の空隙には他方の層間絶縁膜が充填されているため、トランジスタもしくはダイオード間のショートを回避することができる。これにより、電気的な信頼性が高い半導体装置を提供することができる。
【００２３】
一方、本発明の半導体装置の製造方法は、先のいずれか一項に記載の半導体装置の製造方法であって、シリコン基板上に前記他方の層間絶縁膜と同じ材質からなるハードマスクを形成する工程と、前記ハードマスクを用いて前記シリコン基板に基部とピラー部とを形成する工程と、前記ピラー部の側面にゲート絶縁膜を形成する工程と、前記ピラー部の側面であって前記ゲート絶縁膜上にゲート電極を形成する工程と、前記シリコン基板の前記基部に一方のソースドレイン領域を形成する工程と、前記ピラー部の間及び前記ハードマスクの間に前記一方の層間絶縁膜を充填して平坦化処理する工程と、前記ハードマスク及び前記一方の層間絶縁膜の上に、前記他方の層間絶縁膜を形成する工程と、前記ハードマスクを除去してコンタクトホールを形成する工程と、前記ピラー部の上部に他方のソースドレイン領域を形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程とを備えることを特徴とする。
【００２４】
本発明の半導体装置の製造方法によれば、ピラー部を形成するためのハードマスクとピラー部の間及びハードマスクの間に充填する層間絶縁膜とをドライエッチングの選択比が異なる材質を用いて形成している。このため、ハードマスクのみエッチング除去することができ、コンタクトホールをピラー部に対してセルフアラインで形成することができる。これにより、コンタクトプラグとピラー部との位置決め精度が向上すると共に、コンタクトプラグとピラー部の上面との接触面積を大きく確保することができる。したがって、トランジスタもしくはダイオード間のショートを回避すると共に、コンタクトプラグとピラー部の上面との接触抵抗を低減することができる。
【００２５】
また、コンタクトプラグを形成する前に、一方の層間絶縁膜上に他方の層間絶縁膜を積層して形成するため、一方の層間絶縁膜中の空隙には他方の層間絶縁膜が充填される。したがって、コンタクトプラグの形成工程において一方の層間絶縁膜中の空隙にコンタクトプラグを構成する導電性物質が充填されることがない。これにより、トランジスタもしくはダイオード間のショートを回避することができ、電気的接続信頼性が高い半導体装置の製造方法を提供することができる。
【発明の効果】
【００２６】
以上説明したように、本発明の半導体装置によれば、接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供することができる。
また、本発明の半導体装置の製造方法によれば、接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の適用した実施形態について詳細に説明する。また、以下の各実施形態に係る半導体装置の製造方法については、当該製造方法により製造される半導体装置とともに説明する。尚、以下の図は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２８】
＜第１実施形態＞
図１は、本発明を適用した第１の実施形態である半導体装置を模式的に示す図である。また、図２〜図８は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。なお、図１〜図８は、いずれも（ａ）に平面図を、（ｂ）に（ａ）中に示すＡ−Ａ’線に沿った断面図を、（ｃ）に（ａ）中に示すＢ−Ｂ’線に沿った断面図をそれぞれ示している。
【００２９】
先ず、本実施形態の半導体装置の構成について説明する。本実施形態の半導体装置は、柱状のボディ部を備えた縦型ＭＯＳトランジスタを有する半導体装置である。図１に示すように、半導体装置１０は、基部１ａと複数のピラー部（ボディ部）１Ａとを有するシリコン基板１と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、このゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備えている。
【００３０】
シリコン基板１は、平坦面からなる基部１ａとこの基部１ａに立設された複数のピラー部１Ａとから構成されている。ピラー部１Ａは、シリコンからなる柱状部であり、上面１ｃは、楕円形状となっている。また、この上面１ｃの高さは、ほぼ均一とされている。
なお、シリコン基板１は、基板上にシリコン層が形成されたものを用いてもよい。
【００３１】
ゲート絶縁膜４は、シリコン酸化膜から構成されており、ピラー部１Ａの側面１ｂを覆うように設けられている。ゲート電極５は、リン等がドープされたポリシリコンから構成されており、上記のゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うように設けられている。
【００３２】
一方のソースドレイン領域６は、ドーパントがイオン注入された不純物拡散領域から構成されており、シリコン基板１の基部１ａに設けられている。本実施形態の一方のソースドレイン領域６には、例えばリンが約１×１０１５ｃｍ−２の濃度となるように注入されている。
【００３３】
他方のソースドレイン領域１２は、ドーパントがイオン注入された不純物拡散領域から構成されており、シリコン基板１のピラー部１Ａの上部に設けられている。本実施形態の他方のソースドレイン領域１２には、例えばリンが約２．５×１０１５ｃｍ−２の濃度となるように注入されている。
【００３４】
コンタクトプラグ９は、例えば、Ｔｉ，ＴｉＮ，Ｗの三層から構成されており、ピラー部１Ａの上面１ｃの全面に接続されて設けられている。また、コンタクトプラグ９は、他方のソースドレイン領域１２と接続されている。ここで、コンタクトプラグ９の底面９ａの中心位置とピラー部１Ａの上面１ｃの中心位置とが一致している。一方、コンタクトプラグ９の上面９ｂは、上記底面９ａよりもわずかに大きな楕円形状を有している。
【００３５】
図１に示すように、ピラー部１Ａの間及びコンタクトプラグ９の間の領域には、一方の層間絶縁膜７が設けられている。この一方の層間絶縁膜７は、本実施形態ではシリコン窒化膜から構成されている。また、この一方の層間絶縁膜７は、ピラー部１Ａの間に充填されており、ピラー部１Ａよりも高い位置まで充填されて形成されている。
【００３６】
コンタクトプラグ９の間の領域であって、一方の層間絶縁膜７上には、他方の層間絶縁膜１１が形成されている。この他方の層間絶縁膜１１は、本実施形態ではシリコン酸化膜から構成されている。このように、本発明では、一方の層間絶縁膜７と他方の層間絶縁膜１１は相互にエッチング選択比の異なる材質とされている。
【００３７】
図１（ｃ）に示すように、一方の層間絶縁膜７中には、空隙（ボイド）８が存在する。この空隙８には、他方の層間絶縁膜１１を構成するシリコン酸化膜が充填されている。このように、本実施形態では、空隙８には導電性物質が埋め込まれていない構成となっているため、ゲート電極５と空隙８との間でショートが生じるおそれがない。
【００３８】
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置１０の製造方法は、シリコン基板上に前記他方の層間絶縁膜と同じ材質からなるハードマスクを形成する工程と、前記ハードマスクを用いて前記シリコン基板に基部とピラー部（柱状部）とを形成する工程と、前記ピラー部の側面にゲート絶縁膜を形成する工程と、前記ピラー部の側面であって前記ゲート絶縁膜上にゲート電極を形成する工程と、前記シリコン基板の前記基部に一方のソースドレイン領域を形成する工程と、前記ピラー部の間及び前記ハードマスクの間に前記一方の層間絶縁膜を充填して平坦化処理する工程と、前記ハードマスク及び前記一方の層間絶縁膜の上に、前記他方の層間絶縁膜を形成する工程と、前記ハードマスクを除去してコンタクトホールを形成する工程と、前記ピラー部の上部に他方のソースドレイン領域を形成する工程と、前記コンタクトホールにコンタクトプラグを形成する工程とから概略構成されている。以下、各工程について詳細に説明する。
【００３９】
（ハードマスク形成工程）
先ず、シリコン基板１上に前記他方の層間絶縁膜１１と同じ材質からなるハードマスク３を形成する工程、いわゆるハードマスク形成工程について説明する。ハードマスク形成工程は、先ず、シリコン基板１の表面を熱酸化する。熱酸化は、約８５０℃で１０分間行う。これにより、図２に示すように、シリコン基板１の表面にシリコン酸化膜２が形成される。
【００４０】
次に、ＣＶＤ法等の公知の手法を用いてシリコン酸化膜２上にシリコン酸化膜を積層して形成する。このシリコン酸化膜は、たとえば１００ｎｍ成長させる。
次に、公知のリソグラフィ法及びドライエッチング法を用いてこのシリコン酸化膜を楕円形状にパターニングする。以上のようにして、図３に示すような楕円形状のハードマスク３を形成する。なお、ハードマスク３と他方の層間絶縁膜１１は、同じ材質、すなわちシリコン酸化膜から構成されている。
【００４１】
（ピラー部形成工程）
次に、前記ハードマスク３を用いて前記シリコン基板１に基部１ａとピラー部（柱状部）１Ａとを形成する工程、いわゆるピラー部形成工程について説明する。ピラー部形成工程は、図３に示すように、シリコン酸化膜からなるハードマスク３を用いて、シリコン基板１をドライエッチングする。このように、ハードマスク３に被覆されていない領域がエッチングにより除去されることにより、シリコン基板１の表面に凹凸が形成される。すなわち、ハードマスク３に被覆されている領域にピラー部１Ａが形成され、ハードマスク３に被覆されていない領域に基部１ａが形成される。以上のようにして、シリコン基板１に基部１ａとピラー部１Ａとを形成する。
【００４２】
（ゲート絶縁膜形成工程）
次に、前記ピラー部１Ａの側面１ｂにゲート絶縁膜４を形成する工程、すなわちゲート絶縁膜形成工程について説明する。ゲート絶縁膜形成工程は、ピラー部１Ａの側面１ｂ及び基部１ａの表面を熱酸化する。熱酸化は、たとえば１０００℃で１分間行う。このようにして、図４に示すように、ピラー部１Ａの側面１ｂ及び基部１ａの表面にシリコン酸化膜からなるゲート絶縁膜４を形成する。
【００４３】
（ゲート電極形成工程）
次に、前記ピラー部１Ａの側面１ｂであって前記ゲート絶縁膜４上にゲート電極５を形成する工程、すなわち、ゲート電極形成工程について説明する。ゲート電極形成工程は、先ず、ＣＶＤ法等の公知の手法を用いて、リンをｉｎ−ｓｉｔｕドープしたポリシリコンを基板表面の全面に積層して形成する。次に、ピラー部１Ａの側面１ｂ以外に積層されたポリシリコンをエッチバック処理により除去する。以上のようにして、図４に示すように、ピラー部１Ａの側面１ｂであってゲート絶縁膜４上に、ポリシリコンからなるゲート電極５を形成する。
【００４４】
（ソースドレイン領域形成工程）
次に、前記シリコン基板１の前記基部１ｂに一方のソースドレイン領域６を形成する工程、すなわち、ソースドレイン領域形成工程について説明する。ソースドレイン領域形成工程は、シリコン基板１の基部１ｂであって縦型ＭＯＳトランジスタの下部拡散層となる領域にイオン注入を行う。イオン注入は、例えば、リンを約１×１０１５ｃｍ−２の濃度となるように注入する。このようにして、図４に示すように、一方のソースドレイン領域６を形成する。
【００４５】
（一方の層間絶縁膜形成工程）
次に、前記ピラー部１Ａの間及び前記ハードマスク３の間に前記一方の層間絶縁膜７を充填して平坦化処理する工程、いわゆる一方の層間絶縁膜形成工程について説明する。一方の層間絶縁膜形成工程は、先ず、ＣＶＤ法等の公知の手法を用いてピラー部１Ａの間及びハードマスク３の間にシリコン窒化膜を充填し、さらにハードマスク３の上面よりも高くなるまで堆積する。この際、ピラー部１Ａ間が離れている領域は、シリコン窒化膜の充填が不十分な箇所が生じ、図５（ｃ）に示すような空隙（ボイド）８が形成される場合がある。
【００４６】
次に、ＣＭＰ研磨方法等の公知の手法を用いて平坦化処理を行う。ＣＭＰ研磨は、例えば、研磨剤としてシリカを用いて行う。以上のようにして、図４に示されるようなハードマスク３と同じ高さに平坦化処理されたシリコン窒化膜からなる一方の層間絶縁膜７を形成する。
【００４７】
（他方の層間絶縁膜形成工程）
次に、前記ハードマスク３及び前記一方の層間絶縁膜７の上に、前記他方の層間絶縁膜１１を形成する工程、すなわち、他方の層間絶縁膜形成工程について説明する。他方の層間絶縁膜形成工程は、ＣＶＤ法等の公知の手法を用いて、平坦化処理されたハードマスク３及び一方の層間絶縁膜７の上にシリコン酸化膜を堆積して形成する。なお、シリコン酸化膜を堆積する際に、前述した空隙８の内部にもシリコン酸化膜が充填される。このようにして、図６に示されるようなシリコン酸化膜からなる他方の層間絶縁膜１１を形成する。
【００４８】
（コンタクトホール形成工程）
次に、前記ハードマスク３を除去してコンタクトホールを形成する工程、すなわちコンタクトホール形成工程について説明する。このコンタクトホール形成工程は、公知のリソグラフィ法及びドライエッチング法を用いてシリコン酸化膜からなる他方の層間絶縁膜１１をパターニングして行う。ここで、シリコン窒化膜に対してシリコン酸化膜のエッチングレートが高い条件でドライエッチングを行うことにより、シリコン酸化膜を選択的に除去することができる。これにより、シリコン窒化膜からなる一方の層間絶縁膜７がストッパーとなり、シリコン酸化膜からなるハードマスク３のみを選択的に除去されてコンタクトホールを形成することができる。このように、コンタクトホールは、自己整合的（セルフアライン）にピラー部１Ａの上面１ｃの全面に形成される。
【００４９】
（ソースドレイン領域形成工程）
次に、前記ピラー部１Ａの上部に他方のソースドレイン領域１２を形成する工程、すなわち、ソースドレイン領域形成工程について説明する。このソースドレイン領域形成工程は、ピラー部１Ａの上部であって縦型ＭＯＳトランジスタの上部拡散層となる領域、すなわち、コンタクトホールから露出しているピラー部１Ａの上部にイオン注入を行う。イオン注入は、例えば、リンを約２．５×１０１５ｃｍ−２の濃度となるように注入する。このようにして、図７に示すように、他方のソースドレイン領域１２を形成する。
【００５０】
（コンタクトプラグ形成工程）
最後に、前記コンタクトホールにコンタクトプラグを形成する工程、すなわちコンタクトプラグ形成工程について説明する。このコンタクトプラグ形成工程は、公知の方法で、他方のソースドレイン領域１２と接するようにコンタクトプラグ９を形成する。コンタクトプラグ９の形成は、例えば、Ｔｉをコンタクトホールの内壁にスパッタリングし、その後、ＣＶＤ法を用いてＴｉＮを成長させる。その後、Ｗを成長してプラグ部分をＷで埋めた後、ＣＭＰによりＷを研磨して平坦化する。以上のようにして、図７に示されるような本実施形態の半導体装置１０を製造する。
【００５１】
さらに、図８に示すように、半導体装置１０は、相変化材料１３を埋め込んで形成し、さらに、その上方にビット線配線１４を形成後に保護膜１５を形成することにより、相変化メモリとして利用することができる。
【００５２】
以上説明したように、本実施形態の半導体装置１０によれば、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されて構成されている。これにより、ピラー部１Ａの上面１ｃとコンタクトプラグ９との接触面積が大きく確保されているため、ソースドレイン領域１２とコンタクトプラグ９との接触抵抗の増加を抑制することができる。
【００５３】
また、ピラー部１Ａの上面１ｃの中心位置とコンタクトプラグ９の底面９ａの中心位置とが一致している構成であるため、コンタクトプラグ９がピラー部１Ａの上面からはみだしてゲート電極５とショートするおそれがない。これにより、電気的な信頼性が高い半導体装置１０を提供することができる。
【００５４】
さらに、一方の層間絶縁膜７中の空隙８には他方の層間絶縁膜１１を構成するシリコン酸化膜が充填されている。このため、トランジスタもしくはダイオード間のショートを回避することができる。これにより、電気的な信頼性が高い半導体装置１０を提供することができる。
【００５５】
一方、本実施形態の半導体装置１０の製造方法によれば、ピラー部１Ａを形成するためのハードマスク３とピラー部１Ａの間及びハードマスク３の間に充填する層間絶縁膜７とをドライエッチングの選択比が異なる材質を用いて形成している。このため、ハードマスク３のみを選択的にエッチング除去することができ、コンタクトホールをピラー部１Ａに対してセルフアラインで形成することができる。これにより、コンタクトプラグ９とピラー部１Ａとの位置決め精度が向上することができると共に、コンタクトプラグ９とピラー部１Ａの上面１ｃとの接触面積を大きく確保することができる。したがって、トランジスタもしくはダイオード間のショートを回避すると共に、コンタクトプラグ９とピラー部１Ａの上面１ｃとの接触抵抗を低減することができる。
【００５６】
また、コンタクトプラグ９を形成する前に、一方の層間絶縁膜９上に他方の層間絶縁膜１１を積層して形成するため、一方の層間絶縁膜９中の空隙８には他方の層間絶縁膜１１を構成するシリコン酸化膜が充填される。したがって、コンタクトプラグ９の形成工程において一方の層間絶縁膜７中の空隙８にコンタクトプラグ９を構成する導電性物質が充填されることがない。これにより、トランジスタもしくはダイオード間のショートを回避することができ、電気的接続信頼性が高い半導体装置１０の製造することができる。
【００５７】
＜第２の実施形態＞
図９は、本発明を適用した第２の実施形態である半導体装置を模式的に示す図である。また、図１０〜図１５は、本実施形態の半導体装置の製造方法を模式的に示す工程図である。なお、図９〜図１５は、いずれも（ａ）に平面図を、（ｂ）に（ａ）中に示すＡ−Ａ’線に沿った断面図を、（ｃ）に（ａ）中に示すＢ−Ｂ’線に沿った断面図をそれぞれ示している。先ず、本実施形態の半導体装置の構成について説明する。
【００５８】
図９に示すように、本実施形態の半導体装置２０は、一方の層間絶縁膜１７及び他方の層間絶縁膜１８の構成が、前述の第１の実施形態の一方の層間絶縁膜９及び他方の層間絶縁膜１１の構成と異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置２０については、第１の実施形態の半導体装置１０と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００５９】
図９に示すように、ピラー部１Ａの間及びコンタクトプラグ９の間の領域には、一方の層間絶縁膜１７が設けられている。この一方の層間絶縁膜１７は、本実施形態ではシリコン酸化膜から構成されている。一方、コンタクトプラグ９の間の領域であって、一方の層間絶縁膜７上には、他方の層間絶縁膜１８が形成されている。この他方の層間絶縁膜１８は、本実施形態ではシリコン窒化膜から構成されている。
【００６０】
このように、本実施形態の半導体装置２０では、第１の実施形態の半導体装置１０の一方の層間絶縁膜７と他方の層間絶縁膜１１との材質を入れ替えて構成されている。また、第１の実施形態の半導体装置１０と同様に、一方の層間絶縁膜１７と他方の層間絶縁膜１８とはエッチング選択比が異なる材質によって構成されている。
【００６１】
図９（ｃ）に示すように、一方の層間絶縁膜１７中には、空隙（ボイド）８が存在する。この空隙８には、他方の層間絶縁膜１８を構成するシリコン窒化膜が充填されている。このように、本実施形態においても第１の実施形態の半導体装置１０と同様に、空隙８には導電性物質が埋め込まれていない構成となっているため、ゲート電極５と空隙８との間でショートが生じるおそれがない。
【００６２】
次に、第２の実施形態である半導体装置２０の製造方法について説明する。なお、本実施形態の半導体装置２０の製造方法については、第１の実施形態の半導体装置１０の製造方法と同一の工程については同じ符号を付すると共に説明を省略する。
【００６３】
先ず、シリコン基板１の表面を熱酸化して、図１０に示すように、シリコン基板１の表面にシリコン酸化膜２を形成する。
次に、ＣＶＤ法等の公知の手法を用いてシリコン酸化膜２上にシリコン窒化膜をたとえば１００ｎｍ積層して形成する。
次に、公知のリソグラフィ法及びドライエッチング法を用いてこのシリコン窒化膜を楕円形状にパターニングする。以上のようにして、図１１に示すような楕円形状のハードマスク１６を形成する。なお、ハードマスク１６と他方の層間絶縁膜１８は、同じ材質、すなわち本実施形態においてはシリコン窒化膜から構成されている。
【００６４】
次に、図１１に示すように、シリコン窒化膜からなるハードマスク１６を用いて、シリコン基板１をドライエッチングする。このようにして、シリコン基板１に基部１ａとピラー部１Ａとを形成する。
【００６５】
次に、ピラー部１Ａの側面１ｂ及び基部１ａの表面を熱酸化して、図１２に示すように、ピラー部１Ａの側面１ｂ及び基部１ａの表面にシリコン酸化膜からなるゲート絶縁膜４を形成する。
次に、ＣＶＤ法等の公知の手法を用いて、リンをｉｎ−ｓｉｔｕドープしたポリシリコンを基板表面の全面に積層して形成し、その後、ピラー部１Ａの側面１ｂ以外に積層されたポリシリコンをエッチバック処理により除去することによってゲート電極５を形成する。
次に、図１２に示すように、シリコン基板１の基部１ｂに一方のソースドレイン領域６を形成する。
【００６６】
（一方の層間絶縁膜形成工程）
次に、本実施形態の一方の層間絶縁膜形成工程は、先ず、プラズマ励起ＣＶＤ法（ＰＥＣＶＤ）等の公知の手法を用いてピラー部１Ａの間及びハードマスク３の間にシリコン酸化膜を充填し、さらにハードマスク１６の上面よりも高くなるまで堆積する。
次に、ＣＭＰ研磨方法等の公知の手法を用いて平坦化処理を行う。ＣＭＰ研磨は、例えば、研磨剤としてセリアを用いて行う。以上のようにして、図１３に示されるようなハードマスク１６と同じ高さに平坦化処理されたシリコン酸化膜からなる一方の層間絶縁膜１７を形成する。
【００６７】
（他方の層間絶縁膜形成工程）
次に、本実施形態の他方の層間絶縁膜形成工程は、ＣＶＤ法等の公知の手法を用いて、平坦化処理されたハードマスク１６及び一方の層間絶縁膜１７の上にシリコン窒化膜を堆積して形成する。なお、シリコン窒化膜を堆積する際には、空隙８の内部にもシリコン窒化膜が充填される。このようにして、図１４に示されるようなシリコン窒化膜からなる他方の層間絶縁膜１８を形成する。
【００６８】
（コンタクトホール形成工程）
次に、本実施形態のコンタクトホール形成工程は、公知のリソグラフィ法及びドライエッチング法を用いてシリコン窒化膜からなる他方の層間絶縁膜１８をパターニングして行う。ここで、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高い条件でドライエッチングを行うことにより、シリコン窒化膜を選択的に除去することができる。これにより、シリコン酸化膜からなる一方の層間絶縁膜１７がストッパーとなり、シリコン窒化膜からなるハードマスク１６が選択的に除去されてコンタクトホールを形成することができる。このように、本実施形態においても第１の実施形態と同様に、コンタクトホールが自己整合的（セルフアライン）にピラー部１Ａの上面１ｃの全面に形成される。
【００６９】
以降の工程は、第１の実施形態と同様にして、ソースドレイン領域１２及びコンタクトプラグ９を形成して、図１５に示すような本実施形態の半導体装置２０を製造する。
以上説明したように、本実施形態の半導体装置２０は、前述した第１実施形態の半導体装置１０と同様の効果を得ることができる。
【産業上の利用可能性】
【００７０】
本発明の半導体及び半導体装置の製造方法は、縦型ダイオードの構造及び製造方法においても適用することが可能である。より一般には、ピラー部にコンタクトホールを形成する際に利用することができる。
【図面の簡単な説明】
【００７１】
【図１】図１は、本発明を適用した第１の実施形態である半導体装置を模式的に示す図である。
【図２】図２は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図３】図３は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図４】図４は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図５】図５は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図６】図６は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図７】図７は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図８】図８は、第１実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図９】図９は、本発明を適用した第２の実施形態である半導体装置を模式的に示す図である。
【図１０】図１０は、第２実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図１１】図１１は、第２実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図１２】図１２は、第２実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図１３】図１３は、第２実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図１４】図１４は、第２実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図１５】図１５は、第２実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【図１６】図１６は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図１７】図１７は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図１８】図１８は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図１９】図１９は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図２０】図２０は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図２１】図２１は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図２２】図２２は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図２３】図２３は、従来の半導体装置の製造方法を模式的に示す工程図である。
【図２４】図２４は、従来の半導体装置の製造方法を模式的に示す工程図である。
【符号の説明】
【００７２】
１…シリコン基板、１Ａ…ピラー部、１ａ…基部、１ｂ…ピラー部の側面、１ｃ…ピラー部の上面、３，１６…ハードマスク、４…ゲート絶縁膜、５…ゲート電極、６…一方のソースドレイン領域、７，１７…一方の層間絶縁膜、８…空隙、９…コンタクトプラグ、９ａ…コンタクトプラグの底面、１０，２０…半導体装置、１１，１８…他方の層間絶縁膜、１２…他方のソースドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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