(57)【要約】【課題】本発明は、素子性能を向上させて工程を単純化させることができる半導体素子の製造方法を提供できる。【解決手段】本発明による半導体素子の製造方法は、半導体基板にウェルを形成する段階と、半導体基板にゲートオキサイドを形成する段階と、ゲートオキサイドの上にゲートを形成する段階と、ゲート下部にポケット(pocket)を形成する段階と、半導体基板に対して第１スパイクアニール(spike anneal)を行なう段階と、半導体基板に深いソース／ドレインインプラント工程を行なう段階及び半導体基板に対して第２スパイクアニールを行なう段階と、を含む方法とする。【選択図】図２０
2009010374.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にウェルを形成する段階と、
前記半導体基板にゲートオキサイドを形成する段階と、
前記ゲートオキサイドの上にゲートを形成する段階と、
前記ゲートの下部にポケット(pocket)を形成する段階と、
前記半導体基板に対して第１スパイクアニール(spike anneal)を行なう段階と、
前記半導体基板に深いソース／ドレインインプラント工程を行なう段階と、及び
前記半導体基板に対して第２スパイクアニールを行なう段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲートオキサイドを形成するにおいて、プラズマ窒化(plasma nitridation)工程を利用して窒素を前記ゲートオキサイドに注入させる段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１スパイクアニールは、９５０〜１０００℃で実行されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１スパイクアニールは、１５０〜３５０℃／秒の上昇率で温度が上昇されて、２５〜１２５℃／秒の下降率で温度が下降されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第２スパイクアニールは、１０００〜１１００℃で実行されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第２スパイクアニールは、１５０〜３５０℃／秒の上昇率で温度が上昇されて、２５〜１２５℃／秒の下降率で温度が下降されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記深いソース／ドレインインプラント工程を行なうにおいて、ＮＭＯＳを形成する場合Ｐ、Ａｓ、Ｐを順次に注入することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記深いソース／ドレインインプラント工程を行なうにおいて、ＰＭＯＳを形成する場合にＢを２段階で分けて注入することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記ゲートが形成された以後に、ＮＭＯＳが形成される領域のみにドーパントを注入するゲートプリドーピング(gate pre-doping)を行なう段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記ＮＭＯＳ領域に注入されるドーパントはＰであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記ゲートプリドーピングを行なうにおいて、ＮＭＯＳ領域に実行される前記深いソース／ドレインインプラント工程と同一なマスクを利用して前記ドーパントを注入することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記ゲートを１１５０〜１４５０Åの厚さで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記ゲートオキサイドを１４〜１８Åの厚さで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１４】
注入される前記窒素の濃度は、８〜１２％であることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項１５】
前記Ｐは、２５〜３５KeVのエネルギーと５．１Ｅ１３〜６．９Ｅ１３のドーズ量で注入されて、前記Ａｓは２５〜３５KeVのエネルギーと１．６Ｅ１５〜２．３Ｅ１５のドーズ量で注入されて、後続して前記Ｐは６．５〜９．５KeVのエネルギーと０．８５Ｅ１５〜１．１５Ｅ１５のドーズ量で注入されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１６】
前記Ｂを８．５〜１１．５KeVのエネルギーと４．２Ｅ１３〜５．８Ｅ１３のドーズ量で注入した後、再びＢを３．４〜４．６KeVのエネルギーと２．２Ｅ１５〜３．０Ｅ１５のドーズ量で注入することを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものであり、特に、半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳＦＥＴＣ(Complementary Metal-Oxide Semiconductor Field Effect Transistor)素子のゲート長さ(gate length)が９０nm以下と短くすることによって素子の性能を向上させて電力消耗を減らすための多い技術が研究されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、多くの半導体メーカーが技術開発の難しさ及び莫大な技術開発費用などによって、自社開発ではなく先進会社の技術に依存しているのが実情である。
【０００４】
本発明が解決しようとする技術的課題は、素子性能を向上させて工程を単純化させることができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
前記課題を達成するための本発明による半導体素子の製造方法は、半導体基板にウェルを形成する段階と、前記半導体基板にゲートオキサイドを形成する段階と、前記ゲートオキサイドの上にゲートを形成する段階と、前記ゲート下部にポケット(pocket)を形成する段階と、前記半導体基板に対して第１スパイクアニール(spike anneal)を行なう段階と、前記半導体基板に深いソース／ドレインインプラント工程を行なう段階及び前記半導体基板に対して第２スパイクアニールを行なう段階を含むことが望ましい。
【０００６】
ここで、各層(膜)、領域、パターンまたは構造物が基板、各層(膜)、領域、パッドまたはパターンの"上"に、または"下"に、形成されると記載する場合において、その意味は各層(膜)、領域、パッド、パターンまたは構造物が直接基板、各層(膜)、領域、パッドまたはパターンに接触して形成する場合と解釈されることもでき、他の層(膜)、他の領域、他のパッド、他のパターンまたは他の構造物がその間に追加的に形成される場合に解釈されることもできる。よって、その意味は実施例の技術的思想によって判断されなければならない。
【発明の効果】
【０００７】
以上の説明のように、ここに示す半導体素子の製造方法によると、素子性能を向上させて工程を単純化させることができるという長所がある。
【発明を実施するための最良の形態】
【０００８】
以下、添付された図面を参照して実施例を詳しく説明する。
【０００９】
実施例では半導体素子の電気的特性を向上させるために、イオンインプラント工程(Ion implant process)及びアニール工程(Anneal process)の工程条件を変化させながら多様な測定を遂行した。
【００１０】
現実にロット(Lot)を処理する前に、９０nm一般的ロジックトランジスター(Generic Logic Transistor)の大きさ、プラズマ窒化(Plasma Nitridation)工程とスパイクアニール工程(Spike anneal process)とによる素子の電気的特性変化を勘案して、イオンインプラント(Ion implant)工程設定のためのシミュレーションを実行した。シミュレーションを通じて得たイオンインプラント工程条件を土台に、素子の電気的特性を確認して素子の性能向上のためにイオンインプラント工程条件と後続のアニール工程条件の最適化実験を行なった。
【００１１】
以下ではシミュレーションを通じたイオンインプラント工程条件の設定、イオンインプラント工程と後続アニール工程の最適化過程、及びそれによる素子の性能変化に対して詳しく説明する。
【００１２】
本発明の実施例では素子の特性向上のために、ゲートスタック(Gate stack)の最適化、ポケットインプラント(Pocket implantat)と深いソース／ドレイン(S／D：Source／Drain)インプラント(Deep source drain implant)の工程条件の最適化、スパイクアニール(Spike anneal)の最適化を達成する。
【００１３】
先ず、プラズマ窒化(Plasma Nitridation)工程及びシミュレーションを通じたイオンインプラント(Ion implant)工程条件の設定に対して説明する。
【００１４】
本発明の実施例では、９０nm一般的ロジックトランジスター工程を開発するためにプラズマ窒化(Plasma Nitridation)に対する評価及びそれによる素子の性能変化を調べた。プラズマ窒化(Plasma Nitridation)は既存の熱窒化(Thermal Nitridation)に比べてより高い濃度の窒素(Nitrogen)をゲートオキサイド(gate oxide)に添加することができる。この工程を適用することで、効果的に等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．：Equivalent Oxide Thickness)を低めることができる。プラズマ窒化(Plasma Nitridation)による素子の性能変化を知るために、プラズマ窒化(Plasma Nitridation)を既存０．１３um一般的ロジックトランジスター工程に適用した。
【００１５】
図１及び図２は、本発明の実施例において、プラズマ窒化(Plasma Nitridation)をＮＭＯＳ及びＰＭＯＳに適用した時の素子のIon-Ioff特性をそれぞれ示す図面である。ここで、Ionはチャンネルが形成された時のドレインとソース間電流を示して、Ioffはチャンネル未形成時のドレインとソース間の電流を示す。図１と図２とで、"NO GATE"とは、Nitride-Oxideで形成されたゲートを意味して、２０Åと１８Åはゲートの厚さをそれぞれ示して、５％ＤＰＮは窒素の濃度を５％にするデカップルドプラズマ窒化(Decoupled Plasma Nitridation)を意味する。●は、プラズマ窒化が遂行されない場合を示して、▲は、プラズマ窒化が遂行された場合を示す。
【００１６】
図１及び図２に示すように、ＮＭＯＳとＰＭＯＳが同一なゲートオキサイド(Gate Oxide)の厚さを有する場合、プラズマ窒化(Plasma Nitridation)を適用するようになれば、ＮＭＯＳとＰＭＯＳすべて素子のIon-Ioff特性が向上されたことが分かる。これを通じてプラズマ窒化(Plasma Nitridation)をＮＭＯＳとＰＭＯＳのゲートオキサイドに適用するようになる場合、同一なゲートオキサイド(Gate Oxide)厚さで等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を効果的に低めることができることを確認した。
【００１７】
上述の結果を土台にイオンインプラント(Ion Implant)工程条件の設定のためのシミュレーションを実行した。シミュレーションを実行するにおいてプラズマ窒化(Plasma Nitridation)、サイドスペーサウォール(Side spacer wall)形成時のリメインオキサイド(Remain Oxide)構造とスパイクアニール工程(Spike anneal process)などを考慮した。
【００１８】
シミュレーションを通じて、チャンネルインプラント(Channel Implant)、ポケットインプラント(Pocket implant)(ここで、pocketはhaloを意味することもできる。)、エルデ−デ−インプラント(ＬＤＤ implant)(ＬＤＤ：Lightly Doped Drain)及び深いS／Dインプラント(Deep S／D implant)工程の条件を設定することができた。次の[表１]はシミュレーションを通じて設定された本発明による、９０nm一般的ロジックトランジスターのイオンインプラント工程(Ion implant process)及びアニール工程(Anneal process)を示すものである。
【００１９】
【表１】
2009010374.tif 000003
【００２０】
表１で、wellはウェル用インプラントを意味して、Channelは低電圧(ＬＶ：Low Voltage)トランジスターのチャンネル用インプラントを意味して、ＣＮＨは高電圧トランジスターのチャンネル用インプラントを意味して、Pocketはポケットインプラントを意味して、ＬＤＤはＬＤＤインプラントを意味して、Deep S／Dは深いS／Dインプラントを意味して、ホウ素(B)、りん(Ｐ)、砒素(As)及びBF２は不純物イオンを示す。ＬＮ AnnealはＬＤＤに対するアニーリングを意味して、ＳＷはサイドウォール(sidewall)に対するアニーリングを意味して、ＸＰは深いS／Dに対するアニーリングを意味する。また、pf．は望ましい値を示して、tilt(４R)はイオン注入対象物を９０度ずつ４回に回転しながらすべてイオン注入量の１／４ずつインプランティングすることを示す。
【００２１】
[表１]に示すように、既存の０．１３um素子と比べて深いS／Dインプラント(Deep S／D implant)の条件が変わったことが分かる。これは既存の０．１３um素子よりゲート長さ(Gate length)とサイドスペーサウォール幅(Side spacer wall width)が急激に減ることにによって、深いS／Dドーパント(Deep S／D dopant)の側面拡散(lateral diffusion)による短チャンネル効果(short channel effect)を効果的に抑制するためのものである。すなわち、ＮＭＯＳの場合は、深いS／Dインプラントをする時、既存のＰ(Phosphorous)より重いＡｓ(Arsenic)を共に適用したし、ＰＭＯＳの場合はＢ(Boron)を２回にわたった２ステップインプラント(step implant)を実行した。また、０．１３um素子に比べて、ＬＤＤインプラント(ＬＮ、ＬＰ ＩＭＰ)のインプラントエネルギーが減るようになった。そして、ＬＤＤインプラント後に実行するアニール工程(ＬＮ Anneal及びＳＷ anneal)はスパイクアニール(spike anneal)で行なうことができる。例として、スパイクアニールは望ましくは、９５０〜１０００℃で行なうことができる。また、深いS／Dインプラント(Deep S／D implant)後に実行されるアニール工程(ＸＰ ＡＮＬ)はスパイクアニール(Spike anneal)で行なうことができる。例として、スパイクアニールは１０００〜１１００℃で行なうことができる。スパイクアニール(spike anneal)を適用することで既存のＲＴＰ(Rapid Thermal Process)工程よりドレインとソースとの間の接合深さ(Junction depth)を効果的に減らして、短チャンネル効果(Short channel effect)を効果的に抑制することができるようになる。
【００２２】
図３及び図４は、本発明の実施例による、ＮＭＯＳ及びＰＭＯＳにおいてIon-Ioff特性をシミュレーションした結果(点線で表示)と実際ロット(Lot)に対して測定した結果(○、△、▽などのポイントで表示)を比べてそれぞれ示す図面である。ここで、ＰＯＲ(Process Of Record)はbaseline process conditionを示す。
【００２３】
図３及び図４で見るところのように、シミュレーションの結果と実際測定結果がよく一致することが分かる。また、Ion-Ioff特性を向上させるために、素子の等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)をより低めなければならないということが分かる。図３及び図４に表示された'target'は同種業界で提示された素子の特性を合わせるために必要な値を示す。
【００２４】
次にポリゲート厚さ及びゲートオキサイド工程による素子の性能変化及び工程最適化すなわち、ゲートスタックの最適化に対して説明する。
【００２５】
ＭＯＳＦＥＴの性能でポリゲート(Poly Gate)とゲートオキサイド(Gate Oxide)でなされるゲートスタック(Gate stack)は素子の性能を決定する非常に重要な構造である。なぜなら、ゲートスタックは素子のしきい電圧(Threshold voltage)及びIon-Ioff特性の多くの部分を決定するからである。９０nm素子工程の開発のために先に、ポリゲート厚さの最適化及びプラズマ窒化(Plasma nitridation)を含んだゲートオキサイド(gate oxide)形成工程に対する最適化が行なわれた。
【００２６】
図５及び図６は、本発明の実施例による、ゲートポリ厚さ(Gate poly thickness)によるＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。ここで、□、○、△はゲートの長さが５０nm、６５nm、８０nmをそれぞれ示して、width１０umはアクティブ幅(active width)が１０umであることを示す。
【００２７】
ゲートポリ厚さ(Gate Poly Thickness)が１５００Åと１３００Åの二つの条件に対する実験がなされた。
【００２８】
図５及び図６に示すように、ゲートポリ厚さによる素子の性能変化はＰＭＯＳに比べてＮＭＯＳがさらに敏感であるということが分かる。これは、ＮＭＯＳとＰＭＯＳの深いS／D(Deep S／D)のドーパント(Dopant)差による結果であることができる。これはＮＭＯＳの場合、相対的に重いＰ(Phosphorous)とＡｓ(Arsenic)を深いS／Dインプラント(Deep S／D implant)工程に適用して、後続スパイクアニール(Spike Anneal)工程でのゲートポリ(Gate Poly)のドーパント(Dopant)のアクティベイション(activation)とゲートポリ(Gate Poly)とゲートオキサイド(Gate Oxide)界面でのドーピングプロファイル(doping profile)がゲートポリ厚さ(Gate Poly thickness)の差によって敏感であるという意味である。一方、ＰＭＯＳの場合は深いS／D(Deep S／D)のドーパント(Dopant)がＢ(Boron)であり、ＮＭＯＳと異なりスパイクアニール(Spike Anneal)工程を経ながら充分にアクティベイション(activation)になりながらゲートポリ(Gate Poly)とゲートオキサイド(Gate Oxide)界面でのドーピング濃度(Doping concentration)を高く維持することができる。すなわち、これを通じてＮＭＯＳの場合は、深いS／Dインプラント(Deep S／D Implant)工程で使われるドーパント(Dopant)とアクティベイション(Activation)によって等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)に及ぶ影響がＰＭＯＳに比べてより敏感であるということが分かる。
【００２９】
図７は、本発明の実施例によるゲートポリ厚さによる長いチャンネル素子のしきい電圧分布を示す図面である。ここで、１０／１０Transistorはトランジスターのアクティブ幅（active width）／ゲート長さを示す。
【００３０】
図５及び図６の結果と併せて、図７に示すようにゲートポリ厚さ(Gate Poly thickness)による長いチャンネル(Long channel)素子のしきい電圧(Vt)累積分布を説明した。
【００３１】
ゲートポリ(Gate Poly)の厚さを低めるようになる場合には、深いS／Dインプラント(Deep S／D implant)と、その後のアクティベイション(Activation)工程でポリゲート(Poly gate)内部のドーパント(dopant)の基板(substrate)への浸透(penetration)現象が発生して、ＭＯＳＦＥＴ素子のしきい電圧(Threshold voltage)の分布が悪くなるようになる。図７に示すように、ＰＭＯＳで１３００Å厚さのゲートポリ(Gate Poly)を有するトランジスターのVt分布と、１５００Å厚さのゲートポリ(Gate Poly)を有するトランジスターのVt分布とでは、差がないことが分かる。またＮＭＯＳの場合、ゲートポリ(Gate Poly)の厚さが１３００ÅであるトランジスターのVtがゲートポリの厚さが１５００ÅであるトランジスターのVtより低いことが分かる。これは上述したように、１５００Åよりさらに薄い１３００Åのゲートポリ(Gate Poly)で等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を効果的に低めることができるからである。
【００３２】
図８及び図９は、本発明の実施例によるプラズマ窒化(Plasma Nitridation)工程での窒素(nitrogen)の濃度(ＤＰＮ)によるＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。ここで、１０／０．０６５はアクティブ幅（active width）／ゲート長（gate length）を示す。
【００３３】
図８及び図９で見るところのように、窒素(Nitrogen)の濃度によるＮＭＯＳとＰＭＯＳの特性変化が反対の傾向(矢印参照)を示している。これはプラズマ窒化(Plasma Nitridation)工程で窒素(Nitrogen)が基板(substrate)側に侵透することによってＢ(Boron)の拡散(diffusion)を抑制する現象と関連がある。すなわち、基板(substrate)に侵透する窒素(Nitrogen)の濃度が高くなることによってＮＭＯＳのチャンネル(channel)領域のＢ(Boron)とＰＭＯＳの深いS／D(Deep S／D)領域のＢ(Boron)の拡散(diffusion)が抑制されることにより現われる現象である。本発明の実施例では、９０nm素子は深いS／Dインプラント(Deep S／D implant)条件及びポリデプリーション(Poly Depletion)などを考慮して、１１５０〜１４５０Å、望ましくは、１３００Å厚さのゲートポリ(Gate Poly)と、１４〜１８Å、望ましくは、１６Å厚さの熱酸化膜(thermal oxide)と窒素濃度８〜１２％、望ましくは、１０％プラズマ窒化(Plasma nitridation)を適用したゲート誘電体(Gate dielectric)のゲートスタック(Gate stack)構造を有する。
【００３４】
次にポケットインプラント(pocket implant)工程及び深いS／Dインプラント(Deep S／D Implant)工程の最適化について説明する。
【００３５】
ＣＭＯＳＦＥＴ素子でポケットインプラント(Pocket implant)工程は素子の性能に多くの影響を与えている工程である。ポケットインプラント(Pocket implant)は、ゲート長さ(Ｌｇ、Gate length)が短くなることによって深刻になる短チャンネル効果(Short Channel Effect)を乗り越えるための工程である。ポケットインプラントは素子のゲート長さ(Gate length)によるしきい電圧ロール-オフ(Vt roll-off)特性及びバンド対バンドトンネリング(Band-to-Band tunneling)などの特性と密接な関係を有する。そして、深いS／Dインプラント(Deep S／D implant)工程は短チャンネル効果及びパンチスルー(Punch-through)、ジャンクションリーケージ(Junction Leakage)などと関係を有するようになる。特に、深いS／Dインプラント(Deep S／D implant)工程でポリゲート(Poly Gate)も共にドーピング(Doping)されるから、深いS／Dインプラント(Deep S／D implant)工程は非常に重要な工程であると言える。
【００３６】
図１０は、本発明の実施例によるポケットインプラント(Pocket implant)工程でインプラントドーズ(implant dose)による素子のIon-Ioff特性を示す図面である。ここで、□、○、△はゲートの長さが５０nm、６５nm、８０nmをそれぞれ示す。
【００３７】
図１１は本発明の実施例による、ポケットインプラント工程でインプラントドーズ(implant dose)による素子のVtロール-オフ(roll-off)特性を示し、横軸はゲート長さを示して縦軸はVtを示して、矢印方向に行くほどドーズ量が増加する。
【００３８】
図１０で見るところのようにポケットインプラントドーズ(Pocket implant dose)が低いほど、素子のIon-Ioff特性が向上することが分かる。また図１１で見るところのように、ポケットインプラントドーズ(Pocket Implant dose)によって長いチャンネル(Long channel)素子のVtが変わることが分かる。図１０及び図１１の結果で、ポケットインプラントドーズ(Pocket implant dose)が素子の等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)に影響を与えるということが分かる。
【００３９】
すなわち、ポケットインプラント(Pocket implant)工程のうち露出しているゲートポリ(Gate Poly)がポケットインプラントドーパント(Pocket implant dopant)によってカウンタードーピング(counter-doping)になる。これによりゲートポリ(Gate Poly)とゲートオキサイド(Gate Oxide)界面の純ドーピング(Net Doping)濃度が違って来るようになって、等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)に影響を与えるようになる。このような現象によって、図１１で見るところのように長いチャンネル(Long channel)素子のしきい電圧(threshold voltage)(Vt)がポケットインプラントドーズ(pocket implant dose)が増加することによって共に増加する現象を確認することができる。これは上述したように、高いドーズ(dose)のポケットインプラント(pocket implant)工程が、素子の等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を増加させる原因になるからである。
【００４０】
図１２及び図１３は、本発明の実施例によるＮＭＯＳ及びＰＭＯＳに対する深いS／Dインプラント(Deep S／D implant)工程で、深いS／Dインプラントドーズ(Deep S／D implant dose)及び深いS／Dインプラントエネルギーによる素子のIon-Ioff特性をそれぞれ示す図面である。ここで、□、○、△はゲートの長さが５０nm、６５nm、８０nmをそれぞれ示す。
【００４１】
深いS／Dインプラント(Deep S／D implant)工程は、短チャンネル効果(short channel effect)及び素子のリーケージ(leakage)特性だけではなく、等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を決定する非常に重要な工程である。図１２及び図１３に示すように、深いS／Dインプラントドーズ(Deep S／D implant dose)が増加することによって、ＮＭＯＳまたはＰＭＯＳ素子のIon-Ioff特性が向上することが分かる。これは深いS／Dインプラントドーズ(Deep S／D implant dose)とインプラントエネルギー(implant energy)が増加することによってゲートポリ(Gate Poly)のドーピング(Doping)濃度が増加するようになって、素子動作時の等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)が低くなるからである。しかし、深いS／Dインプラントドーズ(Deep S／D implant dose)の増加によって、後続のアニール(Anneal)工程でドーパント(dopant)の側面拡散(lateral diffusion)が増加するようになって、ソース／ドレイン(Source／Drain)の間のパンチスルー(punch through)現象を惹起可能となる。
【００４２】
次にスパイクアニール(Spike anneal)工程の最適化及びＮＭＯＳの性能向上のためのゲートプリドーピング(gate pre-doping)工程について説明する。
【００４３】
深いS／Dインプラント(Deep S／D implant)工程後のアニール(XP anneal)工程は、深いS／Dドーパント(Deep S／D dopant)の側面拡散(lateral diffusion)及び賦活(activation)だけでなく、ゲートポリ(Gate Poly)内のドーパント(dopant)の賦活(activation)とも非常に密接な関係にある。本発明の実施例による９０nm素子は、ソースとドレイン間の接合の深さ(Junction Depth、Xj)を効果的に減らして、ソース／ドレインにインプラントされたドーパントの側面拡散(lateral diffusion)を抑制するためにスパイクアニール(Spike anneal)工程を適用した。この工程は一つの例として１５０〜３５０℃／sec、望ましくは、２５０℃／sec.のスパイクアニーリング温度の上昇率(ramping-up rate)と２５〜１２５℃／sec.、望ましくは、７５℃／sec.のスパイクアニーリング温度の下降率(ramping-down rate)を有する工程で既存のＲＴＰ工程より熱処理時間が短くなる。ここでスパイクアニール工程は、例として１０００〜１１００℃で実行されるようにすることができる。
【００４４】
図１４及び図１５は、本発明の実施例によるスパイクアニール工程の温度によって、ＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。ここで、□、○、△はゲートの長さが５０nm、６５nm、８０nmをそれぞれ示す。
【００４５】
図１４及び図１５で見るところのように、スパイクアニール(Spike Anneal)工程の温度が高くなることによって素子の電気的特性が向上することが分かる。これは高い温度のスパイクアニール(Spike Anneal)工程で、ゲートポリ(Gate Poly)内のドーパント(dopant)の賦活(Activation)がさらによくなされるからである。特に、ＮＭＯＳで、高い温度のスパイクアニール(Spike anneal)工程でリーケージ電流(leakage current)が増加しないのにオン電流(On current、Ion)が増加することを確認できる。これは素子の性能向上に高い温度のスパイクアニール(Spike anneal)工程が適していることを示す結果である。
【００４６】
図１６は、本発明の実施例によるＮＭＯＳの素子性能向上のためのゲートプリドーピング(Gate Pre Doping)工程を簡単に示す図面である。図１６に図示された半導体素子は半導体基板１０(または、ウェル)、半導体基板１０に形成された素子分離膜(ＳＴＩ：Shallow Trench Isolation)１８、半導体基板１０とＳＴＩ１８の上部に形成されたゲート誘電体１２、該ゲート誘電体１２の上部に形成されたゲートポリ１４及びフォトレジストマスク１６を有する。
【００４７】
図１６に示すように、ゲートプリドーピング(Gate Pre-doping)工程はゲートポリ(Gate Poly)１４まで蒸着(Deposition)された以後、所定のフォトレジスト(ＰＲ)マスク１６(ＮＭＯＳのDeep S／D mask)を利用してＮＭＯＳ領域だけ選択的に露出させる。以後、イオン注入されたフォトレジストマスク１６を利用して高いドーズ(High dose)のＰ(Phosphorous)をインプラント(implant)する。これはＮＭＯＳの深いS／Dインプラント(Deep S／D implant)工程のみでは、効果的に等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を低めることができないから適用された工程として、ＮＭＯＳのゲートポリ(Gate Poly)１４のドーピング(Doping)濃度を高めることで、ＮＭＯＳのポリデプリーション(Poly depletion)現象を抑制して、素子の等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を効果的に減らすことができる。また、この工程を適用することで、ＮＭＯＳの深いS／Dインプラントドーズ(Deep S／D implant dose)を減らすことができるようになる。ＮＭＯＳの深いS／Dインプラントドーズが減れば、深いS／Dの深さが短くなってＰＭＯＳとＮＭＯＳの分離が良好にできる。
【００４８】
図１７は、本発明の実施例によるゲートプリドーピング(Gate Pre-doping)工程を適用したＮＭＯＳ(○で表記)と適用しないＮＭＯＳ(□で表記)のIon-Ioff特性を比べて示す図面である。
【００４９】
図１７に示すように、ゲートプリドーピング(Gate Pre-doping)を適用したＮＭＯＳの電気的特性が、適用しない素子の電気的特性より３０％以上増加することを確認できる。これは上述したように、ゲートプリドーピング(Gate Pre-doping)を適用することで、ＮＭＯＳ素子の等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を効果的に低めることができるからである。
【００５０】
次に本発明の実施例による半導体素子の製造方法によって製造された素子の電気的特性に対して説明する。次の[表２]は、本発明の実施例による９０nm一般的ロジックトランジスター(Generic Logic Transistor)の電気的特性(Ion、Ioff、Vt)を整理したものである。[表２]に示すように、ＮＭＯＳとＰＭＯＳとについて、目標値の電気的特性をすべて満足させることを確認できる。
【００５１】
【表２】
2009010374.tif 000004
【００５２】
図１８及び図１９は、本発明の実施例による９０nm一般的ロジックトランジスターのゲートリーケージ電流を測定した結果をＮＭＯＳ及びＰＭＯＳに対してそれぞれ示すものである。ここで、横軸はゲート電圧(Vg)からVtを減算した結果であり、縦軸はゲート電圧をそれぞれ示す。ここで、１０／１０Transistorはトランジスターのアクティブ幅（active width）／ゲート長さを示す。
【００５３】
図１８及び図１９でゲートリーケージ電流(Gate leakage current)の測定は、同種業界で使う９０nm一般的ロジックトランジスターのゲートリーケージ電流(Gate leakage current)の一般的な測定方法によって測定することができる。図１８及び図１９に示すように、インバージョン(Inversion)状態でのゲートリーケージ電流(Gate leakage current)が同種業界の９０nm一般的ロジックトランジスターのゲートリーケージ電流(Gate leakage current)の条件を満足させていることを確認できる。
【００５４】
以上で説明したように、本発明による実施例は、ポケットインプラント(Pocket implant)、深いS／Dインプラント(Deep S／D implant)、スパイクアニール(Spike anneal)などの工程最適化とＮＭＯＳの素子性能向上のためのゲートプリドーピング(Gate Pre-doping)工程を提示した。
【００５５】
図２０は、本発明の実施例による半導体素子の製造方法を示す手順図であり、図２１は本発明の実施例による半導体素子の製造方法によって製造されたＮＭＯＳの性能を示す図面である。図２１で、参照符号２００は厚いポリゲートにＤＰＮを適用した例であり、２０２は薄いポリゲートにＤＰＮを適用した例であり、２０４はポケットインプラント(pocket implant)工程のドーズ(dose)を増加した例であり、２０６はスパイクアニール(Spike anneal)工程を追加した例であり、２０８はＮ+プリゲートドーピング(pre-gate doping)インプラント工程を追加的に適用した例である。
【００５６】
本発明の実施例による半導体素子の製造方法によると、図２０に示すように、半導体基板にウェルと素子分離膜(ＳＴＩ)とを形成して(Ｓ１０１)、ゲートオキサイドをウェルと素子分離膜の上部に形成する(Ｓ１０３)。
【００５７】
本発明によると、前記ゲートオキサイドを形成する場合に、プラズマ窒化(plasma nitridation)工程を利用してゲートオキサイドに窒素を注入させることができる。
【００５８】
続いて、前記ゲートオキサイドの上にゲートを形成して(Ｓ１０５)、前記ゲートの下部にポケット(pocket)を形成する(Ｓ１０７)。この時、ポケットインプラントのドーズを低めることができる。
【００５９】
前記半導体基板に対して第１スパイクアニール(spike anneal)を行なう(Ｓ１０９)。例として、前記第１スパイクアニールは９５０〜１０００℃で行なうことができるし、１５０〜３５０℃／秒、望ましくは、２５０℃／秒の上昇率で第１スパイクアニールの温度を上昇させて、２５〜１２５℃／秒、望ましくは７５℃／秒の下降率で第１スパイクアニールの温度を下降させることができる。
【００６０】
以後、上述の半導体基板に深いソース／ドレインインプラント工程を遂行して(Ｓ１１１)、その半導体基板に対して第２スパイクアニールを行なう(Ｓ１１３)。
【００６１】
また、上述の深いソース／ドレインインプラント工程を行なうにおいて、ＮＭＯＳを形成する場合には、例として、リン（Ｐ）、ヒ素（Ａｓ）、リン（Ｐ）を順次に注入することができるし、ＰＭＯＳを形成する場合には、例としてＢを２段階で分けて注入することができる。
【００６２】
また、上述の第２スパイクアニールは例えば、１０００〜１１００℃で行なうことができるし、１５０〜３５０℃／秒、望ましくは、２５０℃／秒の上昇率で第２スパイクアニールの温度を上昇させて、２５〜１２５℃／秒、望ましくは７５℃／秒の下降率で温度を下降させるようにすることができる。また、スパイクアニールの温度は比較的高いことがある。
【００６３】
また本発明の実施例よると、ゲートが形成された以後に、ＮＭＯＳが形成される領域のみにドーパントを注入するゲートプリドーピング(gatepre-doping)をさらに行なうこともできる。前記ＮＭＯＳ領域に注入されるドーパントは例としてＰとしてもよく、前記ゲートプリドーピングを行なうにおいて、ＮＭＯＳ領域に対して実行される前記深いソース／ドレインインプラント工程と同一のマスクを利用してドーパントを注入することができる。
【００６４】
このような本発明の実施例による半導体素子の製造方法によって製造された半導体素子は、特性を向上させることができる。
【００６５】
そして、本発明の実施例による９０nm一般的ロジックトランジスターはインジウムチャンネル(Indium channel)及びマルチポケット(multi-pocket)などを適用した同種業界の９０nmロジッグトランジスターの工程に比べて単純な工程で製造されることができることとなる。また、本発明の実施例よると同種業界の６Ｔ(６個のトランジスターを意味する)ＳＲＡＭセル(Cell)より大きさが小さなＳＲＡＭセル(Cell)を具現することができることを確認した。本発明の実施例によると、インジウムチャンネルを適用しないことによってインジウムドーピングによる工程変化を生じない長所がある。また、マルチポケットを適用しないことによって工程が単純化できる長所がある。このように本発明は、工程をより単純化させながらも、同種業界で提示した素子特性に比べて同一であるか、またはさらに優れた素子特性を具現することができた。
【００６６】
また、本発明の実施例ではＣＤ(Critical Dimension)が小くなることによって写真及び蝕刻工程(Litho)でArF(１９３nm)スキャナ(scanner)を利用した。これにより既存のＳＴＩ形成時のスペーサ(spacer)工程を省略することができる。そして、ＳＴＩ領域のギャップフィル(Gap fill)のためにＤ／Ｗ／Ｄ(Deposition／Wet／Deposition)工程を適用した。この工程を通じて既存の素子より狭くて深いＳＴＩギャップフィル(Gap fill)が可能になった。ゲートスタック(Gate Stack)の場合、等価酸化膜の厚さ(Ｅ．Ｏ．Ｔ．)を効果的に低めるために高濃度の窒素(Nitrogen)を添加することができるプラズマ窒化(Plasma Nitridation)工程をゲートオキサイド(Gate Oxide)形成後に適用した。また、ポリデプリーション(Poly Depletion)現象による素子の性能減少を減らすためにゲートポリ厚さ(Gate Poly thickness)を低めた。これは深いS／Dインプラント(Deep S／D implant)工程でインプラントエネルギー(implant energy)が低くなることによってゲートポリ(Gate Poly)を効果的にドーピング(Doping)するためのものである。また、サイドスペーサウォール(Side spacer wall)形成工程ではオキサイド(Oxide)を全部蝕刻(Etch)する既存の工程と異なりオキサイド(oxide)を残すリメインオキサイド(Remain Oxide)工程を適用した。この工程を適用することでサイドスペーサウォール(Side spacer wall)工程でオキサイド蝕刻(Oxide etch)時にＳＴＩ損失(loss)を防止することができた。このような本発明の実施例による主要工程を[表３]に整理した。
【００６７】
【表３】
2009010374.tif 000005
【００６８】
ここで、ＡＡはActiveを示して、ＧＣはゲートを示して、Ｍ1Ｃはコンタクトを示して、Ｄ４はＤ１〜Ｄ４のメタルを示す。表１に記載したデータは、望ましい値である。例えば、ＳＴＩの深さは２９０〜４０３nmであることがあって、ＳＴＩの幅は１２７〜２２５nmであることがあって、ゲートの長さは６０〜７０nmであることがあって、ゲートポリの厚さ(height)は１１５〜１４５nmであることがあって、ＮＭＯＳのＥ．Ｏ．Ｔ．は２１〜２５Åであることがあって、ＰＭＯＳのＥ．Ｏ．Ｔ．は２３〜２７Åであることがあって、実際(pure)ゲートオキサイドは１４〜２０Åであることがあって、サイドスペーサウォールの幅は６０〜８０nmであることがあって、リメインオキサイドは５０〜１５０Åであることがある。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例において、プラズマ窒化(Plasma Nitridation)をＮＭＯＳ及びＰＭＯＳに適用した時素子のIon-Ioff特性をそれぞれ示す図面である。
【図２】本発明の実施例において、プラズマ窒化(Plasma Nitridation)をＮＭＯＳ及びＰＭＯＳに適用した時素子のIon-Ioff特性をそれぞれ示す図面である。
【図３】本発明の実施例による、ＮＭＯＳ及びＰＭＯＳにおいてIon-Ioff特性をシミュレーションした結果と実際ロット(Lot)に対して測定した結果を比べてそれぞれ示す図面である。
【図４】本発明の実施例による、ＮＭＯＳ及びＰＭＯＳにおいてIon-Ioff特性をシミュレーションした結果と実際ロット(Lot)に対して測定した結果を比べてそれぞれ示す図面である。
【図５】本発明の実施例による、ゲートポリ厚さ(Gate poly thickness)によるＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。
【図６】本発明の実施例による、ゲートポリ厚さ(Gate poly thickness)によるＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。
【図７】本発明の実施例による、ゲートポリ厚さによる長いチャンネル素子のしきい電圧分布を示す図面である。
【図８】本発明の実施例による、プラズマ窒化(Plasma Nitridation)工程での窒素(nitrogen)の濃度(ＤＰＮ)によるＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。
【図９】本発明の実施例による、プラズマ窒化(Plasma Nitridation)工程での窒素(nitrogen)の濃度(ＤＰＮ)によるＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。
【図１０】本発明の実施例による、ポケットインプラント(Pocket implant)工程でインプラントドーズ(implant dose)による素子のIon-Ioff特性を示す図面である。
【図１１】本発明の実施例による、ポケットインプラント工程でインプラントドーズ(implant dose)による素子のVtロール-オフ(roll-off)特性を示す図面である。
【図１２】本発明の実施例による、ＮＭＯＳ及びＰＭＯＳに対する深いＳ／Ｄインプラント(Deep S／D implant)工程で、深いS／Dインプラントドーズ(Deep S／D implant dose)及び深いS／Dインプラントエネルギーによる素子のIon-Ioff特性をそれぞれ示す図面である。
【図１３】本発明の実施例による、ＮＭＯＳ及びＰＭＯＳに対する深いＳ／Ｄインプラント(Deep S／D implant)工程で、深いS／Dインプラントドーズ(Deep S／D implant dose)及び深いS／Dインプラントエネルギーによる素子のIon-Ioff特性をそれぞれ示す図面である。
【図１４】本発明の実施例による、スパイクアニール工程の温度によって、ＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。
【図１５】本発明の実施例による、スパイクアニール工程の温度によって、ＮＭＯＳとＰＭＯＳのIon-Ioff特性をそれぞれ示す図面である。
【図１６】本発明の実施例による、ＮＭＯＳの素子性能向上のためのゲートプリドーピング(Gate Pre Doping)工程を簡単に示す図面である。
【図１７】本発明の実施例による、ゲートプリドーピング(Gate Pre-doping)工程を適用したＮＭＯＳと適用しないＮＭＯＳのIon-Ioff特性を比べて示す図面である。
【図１８】本発明の実施例による、９０nm一般的ロジックトランジスターのゲートリーケージ電流を測定した結果をＮＭＯＳ及びＰＭＯＳに対してそれぞれ示すものである。
【図１９】本発明の実施例による、９０nm一般的ロジックトランジスターのゲートリーケージ電流を測定した結果をＮＭＯＳ及びＰＭＯＳに対してそれぞれ示すものである。
【図２０】本発明の実施例による、半導体素子の製造方法を示す流れ図である。
【図２１】本発明の実施例による、半導体素子の製造方法によって製造されたＮＭＯＳの性能を示す図面である。
【符号の説明】
【００７０】
１０・・半導体基板、１２・・ゲート誘電体、１４・・ゲートポリ、１６・・フォトレジストマスク、１８・・ＳＴＩ。
【図１】
2009010374.tif 000006
【図２】
2009010374.tif 000007
【図３】
2009010374.tif 000008
【図４】
2009010374.tif 000009
【図５】
2009010374.tif 000010
【図６】
2009010374.tif 000011
【図７】
2009010374.tif 000012
【図８】
2009010374.tif 000013
【図９】
2009010374.tif 000014
【図１１】
2009010374.tif 000015
【図１４】
2009010374.tif 000016
【図１５】
2009010374.tif 000017
【図１６】
2009010374.tif 000018
【図１７】
2009010374.tif 000019
【図１８】
2009010374.tif 000020
【図１９】
2009010374.tif 000021
【図２０】
2009010374.tif 000022
【図２１】
2009010374.tif 000023
【図１０】
2009010374.tif 000024
【図１２】
2009010374.tif 000025
【図１３】
2009010374.tif 000026