(57)【要約】【課題】  誘電体薄膜として誘電率が高い強誘電体を用いても、電圧依存性を抑制した薄膜キャパシタを得ることができる手段を提案する。【解決手段】  下部電極と上部電極との間に誘電体薄膜が形成された薄膜キャパシタにおいて、厚さｄ１の前記誘電体薄膜と前記上部電極との間に、互いに間隔ｐ１で並んでいる複数の貫通孔を有する絶縁体薄膜が形成されており、前記貫通孔には前記上部電極を構成する金属が充填されており、前記上部電極と前記誘電体薄膜は前記貫通孔中の金属を通じて接しており、前記誘電体薄膜の厚さｄ１と前記貫通孔の間隔ｐ１の関係が２．５≦ｐ１／ｄ１≦７．５で表される薄膜キャパシタ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
下部電極と上部電極との間に誘電体薄膜が形成された薄膜キャパシタにおいて、厚さｄ１の前記誘電体薄膜と前記上部電極との間に、互いに間隔ｐ１で並んでいる複数の貫通孔を有する絶縁体薄膜が形成されており、前記貫通孔には前記上部電極を構成する金属が充填されており、前記上部電極と前記誘電体薄膜は前記貫通孔中の金属を通じて接しており、前記誘電体薄膜の厚さｄ１と前記貫通孔の間隔ｐ１の関係が
２．５≦ｐ１／ｄ１≦７．５
で表されることを特徴とする薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパッタリング法、蒸着法あるいはゾルゲル法等の、薄膜形成プロセスにて形成される薄膜キャパシタに関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化が進んでおり、これに用いられるコンデンサ等の回路部品も小型化が進んできている。このような小型化の要求に対応可能な電子部品の一つとして、薄膜キャパシタがある。薄膜キャパシタは、絶縁基板の上に、スパッタリング法、蒸着法あるいはゾルゲル法等の、薄膜形成プロセスによって下部電極、誘電体薄膜及び上部電極を形成することによって得られる。このような薄膜キャパシタは、厚さが１μｍ以下の誘電体薄膜を形成することが容易なため、高い静電容量が得られるものである。また、この薄膜キャパシタの製造プロセスは、半導体製造プロセスと相性が良いので、集積回路等の半導体装置に組み込まれるキャパシタを容易に得ることができる。
【０００３】
このような薄膜キャパシタの静電容量をさらに大きくする方法として、誘電体薄膜の厚さを薄くする方法の他に、より誘電率の高い誘電体を用いて誘電体薄膜を形成する方法がある。しかしながら、１μｍ以下の誘電体薄膜では、誘電率が高い強誘電体を用いると、印加する電圧が高くなると誘電率が低下するという電圧依存性が顕著になることが知られている。この電圧依存性は誘電率が高くなるほどより大きくなる。このような性質を利用して、例えば特開２００６−１９６８７１号公報に開示されているように、可変容量キャパシタを形成する方法も提案されている。しかし、電圧依存性を抑制して高容量の固定キャパシタを得ることは困難であった。  
【０００４】
【特許文献１】特開２００６−１９６８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、誘電体薄膜として誘電率が高い強誘電体を用いても、電圧依存性を抑制した薄膜キャパシタを得ることができる手段を提案するものである。
【課題を解決するための手段】
【０００６】
本発明では、下部電極と上部電極との間に誘電体薄膜が形成された薄膜キャパシタにおいて、厚さｄ１の前記誘電体薄膜と前記上部電極との間に、互いに間隔ｐ１で並んでいる複数の貫通孔を有する絶縁体薄膜が形成されており、前記貫通孔には前記上部電極を構成する金属が充填されており、前記上部電極と前記誘電体薄膜は前記貫通孔中の金属を通じて接しており、前記誘電体薄膜の厚さｄ１と前記貫通孔の間隔ｐ１の関係が２．５≦ｐ１／ｄ１≦７．５で表される薄膜キャパシタを提案する。
【０００７】
本発明の要点は、キャパシタの容量電極の縁部に発生する漏れ電界によって発生する静電容量いわゆるフリンジ容量を利用することにある。漏れ電界とは、一対の容量電極が対面している領域内の電界（以下通常の電界と呼ぶ）とば別に、一方の容量電極の縁部から他方の容量電極に向かって広がるように形成される電界である。本発明は、漏れ電界の発生を多くしてフリンジ容量の割合を多くするために、貫通孔を有する絶縁体薄膜によって上部電極を細分化して、上部電極の縁部を増加させるものである。
【０００８】
漏れ電界は通常の電界に比べて電界の密度が低いので、誘電体薄膜を通過する電界の強さは、漏れ電界が通過する部分の方が通常の電界が通過する部分よりも低くなる。そのため、漏れ電界によって形成されるフリンジ容量は電圧依存性が低くなる。これによって薄膜キャパシタの電圧依存性を抑制することができる。
【０００９】
なお、絶縁体薄膜の貫通孔の間隔が漏れ電界の幅よりも小さくなると、漏れ電界による静電容量が減少するとともに隣接する漏れ電界と重なりあって電界の密度が高くなり、電圧依存性の抑制効果が低下する。また逆に絶縁体薄膜の貫通孔の間隔が大きくなり過ぎると、全体の静電容量が小さくなる。また、誘電体薄膜の厚さが薄くなると漏れ電界の幅が小さくなり、フリンジ容量の割合が低下してしまう。逆に誘電体薄膜の厚さが厚くなると全体の静電容量が小さくなる。このような関係から、高容量が得られるとともに漏れ電界を有効に利用できる絶縁体薄膜の貫通孔の間隔と誘電体薄膜の厚さとの関係が重要になる。
【００１０】
そこで本発明では、絶縁体薄膜の貫通孔の間隔をｐ１とし、誘電体薄膜の厚さをｄ１としたとき、ｐ１とｄ１の関係が２．５≦ｐ１／ｄ１≦７．５になるようにした。この関係を満たす場合に、最も漏れ電界を有効に利用でき、電圧依存の抑制効果を最大限に発揮できる。
【発明の効果】
【００１１】
本発明によれば、強誘電体の電圧依存性を抑制することができるので、静電容量の低下の少ない高容量の薄膜キャパシタを得ることができる
【発明を実施するための最良の形態】
【００１２】
本発明の薄膜キャパシタに係る実施の形態を、図面に基づいて説明する。本発明の薄膜キャパシタの模式断面図を図１に示す。
【００１３】
薄膜キャパシタ１は、絶縁性基板２上にスパッタリング法、蒸着法あるいはゾルゲル法等の、薄膜形成プロセスによって、下部電極３、誘電体薄膜４、絶縁体薄膜６及び上部電極５を順次形成した構造を有する。絶縁体薄膜６には複数の貫通孔７が間隔ｄ１で形成されており、上部電極５を構成する金属が貫通孔７に充填されている。上部電極５は貫通孔７を通じて誘電体薄膜４に接触し、下部電極３と対向する。このような薄膜キャパシタ１に電圧を印加すると、上部電極５と下部電極３との間に通常の電界ＮＥと漏れ電界ＬＥが発生する。
【００１４】
絶縁性基板２は、Ａｌ２Ｏ３基板、ＳｉＯ２基板またはＳｉＯ２を被覆したＳｉ基板などが用いられる。また、絶縁性基板２は何も形成されていない基板の他、配線パターン等が形成された配線基板や多層基板、半導体回路が形成された半導体基板等を用いても良い。
【００１５】
下部電極３及び上部電極５は、Ｐｔ、Ｐｄ、Ａｇ、Ｃｕ、Ｎｉ等の金属またはその合金を用いることができる。下部電極３及び上部電極５は、静電容量を取り出すために、他の回路や部品と接続するための導体が必要である。薄膜キャパシタ１が個別のチップ電子部品の場合、下部電極３及び上部電極５はそれぞれ一対の端子電極に接続される。また、配線基板に内蔵される内蔵型の場合、下部電極３及び上部電極５はスルーホールや配線導体によって他の部品や回路に接続される。
【００１６】
誘電体薄膜４は、バリウム、ストロンチウム、チタン等を含むペロブスカイト型セラミック誘電体が用いられる。このようなペロブスカイト型セラミック誘電体としてはチタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ３：以後ＢＳＴとする）、チタン酸バリウム（ＢａＴｉＯ３）等の強誘電体材料が好適である。誘電体薄膜４は厚さが１μｍ以下好ましくはｎｍオーダーで形成される。
【００１７】
誘電体薄膜４と上部電極５との間に形成される絶縁体薄膜６は、Ａｌ２Ｏ３、ＳｉＯ２等の絶縁性酸化物が好適に用いられるが、薄膜プロセスにて成膜できるものであればこれに限らない。絶縁性薄膜６は、図２に示すように、複数の貫通孔７が間隔ｐ１で並んで形成されている。絶縁性薄膜６の厚さは特に制限はないが、貫通孔７に金属を充填させることや誘電体薄膜４と上部電極５とを絶縁することを考慮して厚さが決定される。貫通孔７の形状は、図２（ａ）のように略円形でも良いし、図２（ｂ）のように略矩形形状でも良い。また、貫通孔７の並べ方は、格子状に並べても正三角形状に並べても良く、特に制限はない。なお、貫通孔７が略矩形形状の場合、漏れ電界は角部に集中する傾向がある。漏れ電界の過度の集中による特性劣化例えば絶縁劣化を防止するために、貫通孔７の形状は漏れ電界を分散させやすい略円形が好適である。貫通孔７は、絶縁性薄膜６を形成した後にドライエッチングやレーザ加工によって形成することができる。
【００１８】
ここで貫通孔７の孔径ｗについて説明する。貫通孔７の孔径ｗは通常の電界ＮＥによる静電容量に対して漏れ電界ＬＥによるフリンジ容量の割合が大きくなるように設定されることが望ましい。図３に貫通孔７の孔径ｗと全静電容量に対するフリンジ容量の割合との関係を導出するための試験サンプルの模式図を示す。
【００１９】
図３の試験サンプルは次のようにして得る。まずＳｉ基板上にスパッタ法によって厚さ２５０ｎｍのＰｔの下部電極を形成し、その上に予め誘電率が測定されている厚さ１００ｎｍのＢＳＴの誘電体薄膜を形成し、その上に厚さ１５０ｎｍのＳｉＯ２の絶縁体薄膜を形成する。次いで絶縁体薄膜にドライエッチングによって直径ｗの円形の孔を形成して誘電体薄膜を露出させる。次いでこの円形の孔にスパッタ法によって厚さ２５０ｎｍのＰｔの上部電極を形成する。同様にして直径ｗを変えたサンプルを数点形成する。
【００２０】
次に全静電容量に対するフリンジ容量の割合の導出方法を説明する。得られた各々のサンプルについて、Ａｎｒｉｔｓｕ  ３７３９７Ｃ
ネットワークアナライザーを用いて周波数１００ＭＨｚ、入力電力 −７ｄＢｍの条件でインピーダンス測定した結果から静電容量の実測値Ｃ１を算出する。一方、予め測定した誘電率εと、誘電体薄膜の厚さｄと、上部電極と下部電極との交差面積Ｓから、
Ｃ０＝ε×Ｓ／ｄ
の式を用いて静電容量の理論値Ｃ０を算出する。ｄはここでは１００ｎｍとする。また、交差面積Ｓを（Ｗ／２）２×πによって算出する。次いで
（Ｃ１−Ｃ０）×１００／Ｃ１
の式によって全静電容量に対するフリンジ容量の割合を算出する。その結果を図４に示す。
【００２１】
一方、貫通孔の直径と容量減少率の関係すなわち電圧依存性の導出方法を説明する。得られた各々のサンプルについて、Ａｎｒｉｔｓｕ  ３７３９７Ｃ ネットワークアナライザーを用いて周波数１００ＭＨｚ、入力電力
−７ｄＢｍの条件でインピーダンス測定した結果から静電容量のＣｍａｘを測定する。次に各々のサンプルについて、Ｃｍａｘの測定と同様にＡｎｒｉｔｓｕ  ３７３９７Ｃ
ネットワークアナライザーを用いて周波数１００ＭＨｚ、入力電力 −７ｄＢｍの条件で、電圧８Ｖの条件でインピーダンス測定した結果から静電容量のＣｍｉｎを測定する。次いで
（Ｃｍａｘ−Ｃｍｉｎ）×１００／Ｃｍａｘ
の式によって容量減少率を算出する。その結果を図５に示す。
【００２２】
図４及び図５の結果から、貫通孔の直径ｗが小さくなるほど全静電容量に対するフリンジ容量の割合が大きくなり、それにつれて容量減少率が小さくなる。本発明の目的であるフリンジ容量を大きくして電圧依存性を抑制するためには、貫通孔の孔径を可能な限り小さくすることが望ましい。
【００２３】
次に、貫通孔７の間隔ｐ１と誘電体薄膜４の厚さｄ１の、フリンジ容量に対する影響について説明する。図１に示した薄膜キャパシタ１の模式断面図の部分拡大図を図６に示す。間隔ｐ１で並んでいる貫通孔７を通じて上部電極５が厚さｄ１の誘電体薄膜４に接触している。この薄膜キャパシタに電圧を印加すると、上部電極５から下部電極３に向かって通常の電界ＮＥ及び漏れ電界ＬＥが発生し、誘電体薄膜４内に分布する。漏れ電界ＬＥは幅ＷＬＥの範囲で分布している。
【００２４】
ここで貫通孔７の間隔ｐ１を変化させた場合を図７に示す。貫通孔７の間隔ｐ１を狭くしていくと、漏れ電界ＬＥの分布する部分の範囲が狭くなっていく。図７に示すように、貫通孔７の間隔ｐ１が漏れ電界ＬＥの幅ＷＬＥよりも小さくなると、漏れ電界ＬＥが分布する面積が小さくなるので、漏れ電界ＬＥによるフリンジ容量の割合が減少していく。また、それとともに隣接する漏れ電界と重なりあって電界の密度が高くなり、電圧依存性の抑制効果が低下する。反対に貫通孔７の間隔ｐ１を広げていくと、漏れ電界ＬＥの分布する部分の範囲は広くなってフリンジ容量の割合が増加していく。しかし貫通孔７の間隔ｐ１をさらに広げていくと、漏れ電界ＬＥの分布が広がって電界の密度が低くなり、フリンジ容量が小さくなっていく。そのため、全体としてフリンジ容量の割合が低下していく。
【００２５】
一方、誘電体薄膜４の厚さｄ１を変化させた場合を図８に示す。誘電体薄膜４の厚さを図８に示すようにｄ１より薄いｄ１’とすると、漏れ電界ＬＥの幅ＷＬＥが狭くなり、幅ＷＬＥ’となる。このような場合、薄膜キャパシタ１の全体の静電容量は大きくなるが、漏れ電界ＬＥの分布する範囲が小さくなるため、フリンジ容量の割合が小さくなる。反対に誘電体薄膜４の厚さを厚くしていくと、漏れ電界ＬＥの幅ＷＬＥが広がってフリンジ容量の割合が増加していく。しかし誘電体薄膜４の厚さをさらに厚くしていくと、漏れ電界ＬＥの電界密度が通常の電界ＮＥの電界密度よりも低いため、フリンジ容量の低下が通常の電界による静電容量の低下に比べて大きくなる。その結果、全体としてフリンジ容量の割合が低下していく。
【００２６】
上記のことから、貫通孔７の間隔ｐ１及び誘電体薄膜４の厚さｄ１を変化させることによりフリンジ容量の割合を極大化させることが可能なことがわかる。そこで貫通孔７の間隔ｐ１と誘電体薄膜４の厚さｄ１との比ｐ１／ｄ１を規定することによって、フリンジ容量の割合を極大化させて電圧依存性の抑制が可能な薄膜キャパシタを得ることができる。
【００２７】
ここでフリンジ容量の割合を極大化させて電圧依存性の抑制が可能なｐ１／ｄ１の導出について説明する。まず３．２ｍｍ×２．５ｍｍのＳｉ基板を用意し、この基板の一方の面を覆うようにスパッタ法によって厚さ２５０ｎｍのＰｔ下部電極を形成する。次いで下部電極を覆うように厚さｄ１のＢＳＴの薄膜をスパッタ法によって形成し、さらにＢＳＴの薄膜を覆うように厚さ５００ｎｍのＳｉＯ２薄膜を形成する。次いでこのＳｉＯ２薄膜にドライエッチングによって前記下部電極まで達する直径２μｍの貫通孔をｐ１の間隔で格子状に多数並ぶように形成する。次いでこの貫通孔にＰｔを充填しかつ前記ＳｉＯ２薄膜を覆うように厚さ２５０ｎｍのＰｔ上部電極を形成する。ここでＡ郡のサンプルとして、ＢＳＴの薄膜の厚さｄ１＝１００ｎｍとして、貫通孔の間隔ｐ１を変化させたものを用意する。一方Ｂ群のサンプルとして、貫通孔の間隔ｐ１＝０．２５μｍとして、ＢＳＴの薄膜の厚さｄ１を変化させたものを用意する。
【００２８】
次にフリンジ容量と理論静電容量との割合を導出する方法について説明する。得られたサンプルについて、Ａｎｒｉｔｓｕ  ３７３９７Ｃ ネットワークアナライザーを用いて周波数１００ＭＨｚ、入力電力
−７ｄＢｍの条件でインピーダンス測定した結果から静電容量の実測値Ｃ１を算出する。このＣ１と理論静電容量Ｃ０から次式  （Ｃ１−Ｃ０）×１００／Ｃ０
によって（フリンジ容量／理論静電容量）を導出する。
【００２９】
なお、理論静電容量Ｃ０は次のようにして導出する。まず誘電体薄膜に用いているＢＳＴの誘電率εを予め測定しておき、貫通孔一個の理論静電容量Ｃｘを次式
Ｃｘ＝ε×（１μｍ×１μｍ×π）／ｄ１
によって求める。次に次式
ｎ＝３．２ｍｍ×２．５ｍｍ／（２μｍ＋ｐ１）２
によって貫通孔の個数を求める。
次にＣｘ×ｎによって理論静電容量Ｃ０を算出する。上記のようにして、（フリンジ容量／理論静電容量）の導出をＡ群のサンプル及びＢ群のサンプルそれぞれについて行う。Ａ群の結果を図９に示す。また、Ｂ群の結果を図１０に示す。
【００３０】
図９の結果によれば、ｐ１／ｄ１が２．５〜１０．０において（フリンジ容量／理論静電容量）が１０％以上になり、極大化される。一方図１０の結果によれば、ｐ１／ｄ１が１．０〜約７．５において（フリンジ容量／理論静電容量）が８％以上になり、極大化される。以上の結果から、２．５≦ｐ１／ｄ１≦７．５であるとき、最も漏れ電界を有効に利用でき、電圧依存の抑制効果を最大限に発揮できる。
【００３１】
本発明による強誘電体の電圧依存性の抑制効果を利用することにより、例えば薄膜可変容量キャパシタと薄膜固定キャパシタとを、同じ誘電体材料を用いて同一基板上に同時に形成することも可能になる。
【図面の簡単な説明】
【００３２】
【図１】本発明の薄膜キャパシタを示す模式断面図である。
【図２】絶縁体薄膜を上面から見た図で、（ａ）は略円形の貫通孔の例、（ｂ）は略矩形形状の貫通孔の例である。
【図３】全静電容量に対するフリンジ容量の割合を導出するためのサンプルを示す模式図である。
【図４】貫通孔の直径と全静電容量に対するフリンジ容量の割合との関係を示すグラフである。
【図５】貫通孔の直径と容量減少率との関係を示すグラフである。
【図６】本発明の薄膜キャパシタの断面を部分的に拡大した模式図である。
【図７】貫通孔の間隔を変化させたときの漏れ電界の変化を説明するための図である。
【図８】誘電体薄膜の厚さを変化させたときの漏れ電界の変化を説明するための図である。
【図９】誘電体薄膜の厚さを固定して貫通孔の間隔を変化させた場合のフリンジ容量／理論静電容量とｐ１／ｄ１との関係を示すグラフである。
【図１０】貫通孔の間隔を固定して誘電体薄膜の厚さを変化させた場合のフリンジ容量／理論静電容量とｐ１／ｄ１との関係を示すグラフである。
【符号の説明】
【００３３】
１  薄膜キャパシタ
２  絶縁性基板
３  下部電極
４  誘電体薄膜
５  上部電極
６  絶縁体薄膜
７  貫通孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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