(57)【要約】【課題】４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する。【解決手段】ＯＣ７６８またはＳＴＭ−２５６の３９．８１３Ｇｂ／ｓの伝送レートを有するＳＯＮＥＴ／ＳＤＨで伝送路が構成される端末装置側と、４３．０１８Ｇｂ／ｓの伝送レートを有するＯＴＵ３で伝送路が構成されるＷＤＭ側とを接続する本発明の光伝送装置１００ａは、入力信号の断絶時または切り替え時に、ＰＬＬ部１０６が、該ＰＬＬ部１０６へ入力するために分周する以前の該入力信号のクロック信号の周波数に応じてＯＳＣ１０８が発振する所定の周波数のクロック信号を、ＰＬＬ基準周波数を生成するためのクロック信号として切り替えて取得するように制御するセレクタ部１０９を有する。【選択図】        図４
2009153027.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、該基準周波数信号を生成するために内蔵固定周波数発振器が発振するクロック信号を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置であって、
前記切り替え制御部は、前記入力信号の断絶時または切り替え時に、前記位相同期部が、該位相同期部へ入力するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するように制御することを特徴とする伝送装置。
【請求項２】
第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置であって、
前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、
所定の周波数のクロック信号を発振する内蔵固定周波数発振器と、
前記入力信号の断絶時または切り替え時に、前記位相同期部が、該位相同期部へ入力するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御部と
を有することを特徴とする伝送装置。
【請求項３】
前記内蔵固定周波数発振器が発振するクロック信号の前記所定の周波数は、６２２．０８ＭＨｚであることを特徴とする請求項１または２に記載の伝送装置。
【請求項４】
入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、該基準周波数信号を生成するために内蔵固定周波数発振器が発振するクロック信号を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置であって、
前記位相同期部は、前記切り替え制御部および前記内蔵固定周波数発振器を含み、前記入力信号の断絶時または切り替え時に、該位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、該内蔵固定周波数発振器が発振するクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする伝送装置。
【請求項５】
第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置であって、
所定の周波数のクロック信号を発振する内蔵固定周波数発振器を含み、前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、
前記入力信号の断絶時または切り替え時に、前記位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御部と
を有することを特徴とする伝送装置。
【請求項６】
前記内蔵固定周波数発振器が発振するクロック信号の前記所定の周波数は、７７．７６ＭＨｚであることを特徴とする請求項４または５に記載の伝送装置。
【請求項７】
入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、該入力信号の断絶時または切り替え時に、該位相同期ステップが、該基準周波数信号を生成するために固定周波数発振ステップが発振するクロック信号を取得するように切り替え制御する切り替え制御ステップとを含む、伝送装置における位相同期基準周波数信号切り替え方法であって、
前記切り替え制御ステップは、前記入力信号の断絶時または切り替え時に、前記位相同期ステップが、該位相同期ステップによって取得されるために分周される以前の該入力信号のクロック信号から、前記固定周波数発振ステップによって発振されるクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする位相同期基準周波数信号切り替え方法。
【請求項８】
入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、該入力信号の断絶時または切り替え時に、該位相同期ステップが、該基準周波数信号を生成するために固定周波数発振ステップによって発振されるクロック信号へと切り替えて取得するように制御する切り替え制御ステップとを含む伝送装置における位相同期基準周波数信号切り替え方法であって、
前記位相同期ステップは、前記切り替え制御ステップおよび前記固定周波数発振ステップを含み、前記入力信号の断絶時または切り替え時に、該位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記固定周波数発振ステップにより発振されるクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする位相同期基準周波数信号切り替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、内蔵固定周波数発振器から該基準周波数を生成するための周波数を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置および該伝送装置における位相同期基準周波数信号切り替え方法に関する。
【背景技術】
【０００２】
インターネットなどのコンピュータネットワーク通信の重要性が飛躍的に増し、コンピュータネットワーク通信の通信速度も、さらなる高速化が求められてきている。例えば、インターネットは、基幹伝送路としてバックボーン回線を有するが、バックボーン回線には、ＷＤＭ（Wavelength  Division  Multiplex）と呼ばれる広帯域の光通信技術が利用されることが一般的になってきている。
【０００３】
ＷＤＭは、１本の光ファイバに異なる波長の光を伝送させてチャネルを多重化することによって、大容量の双方向高速データ通信を行うことが可能になる技術である。現在では、１波長あたり２．５Ｇｂ／ｓの伝送速度を有するチャネルを４つ多重化して、１０Ｇｂ／ｓの伝送速度のＷＤＭが主流である。
【０００４】
光通信に限らず、あらゆるコンピュータネットワーク通信は、所定の周波数の信号で通信をおこなう。通信網の中継装置や終端装置などの伝送装置は、受信した信号の周波数を、ＰＬＬ（Phase-locked  loop、位相同期回路）という回路を有し、入力信号または基準周波数と、出力信号との周波数を一致させて、正確に同期した周波数の信号を出力するように制御している。
【０００５】
そして、何らかの理由により、上記所定の周波数を切り替えなければならない場合、例えば、特許文献１に開示されるように、二重化したクロックを交絡して使用する情報処理装置間の交絡クロックの切り替えには低周波数のクロックを使用し、切り替え以降にクロックを上げて情報処理装置の各処理ユニットに供給することによって、クロック切り替え時の情報処理装置の処理停止時間を短縮し、迅速に復旧させることが可能なクロック交絡分配装置が提案されている。
【０００６】
【特許文献１】特開平１１−３５５２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に代表される従来技術では、近年のさらなる伝送速度の高速化では、処理停止時間を短縮し、迅速に復旧させることが不可能になってきている。ＷＤＭも伝送速度の高速化が求められており、例えば、多重化する波長数を増やしたり、チャネル間隔を狭めたりして、さらなる大容量の双方向高速データ通信を行うことが可能になるＤＷＤＭ（Dense  Wavelength  Division  Multiplex）という光通信技術が登場して来ている。
【０００８】
このＤＷＤＭに代表される光通信技術は、光通信網の規格であるＯＴＵ（Optical  Transport  Network、ＩＴＵ−Ｔが２０００年に勧告した光伝送規格）のＯＴＵ３として国際的に標準化されており、４０Ｇｂ／ｓの伝送速度を実現することが可能である。
【０００９】
４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶に際し、該伝送装置のＰＬＬは、内蔵オシレータのクロックへＰＬＬ基準クロックを変更する。しかし、４０Ｇｂ／ｓという高速であるために、わずかな切り替え時間でも、伝送速度に比しては長時間となり、光信号のエラービット数が極めて多くなる。また、光信号の入力復旧の際も、同様である。
【００１０】
本発明は、上記問題点（課題）を解消するためになされたものであって、４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する伝送装置および位相同期基準周波数信号切り替え方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した問題を解決し、目的を達成するため、本発明は、入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、該基準周波数信号を生成するために内蔵固定周波数発振器が発振するクロック信号を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置であって、前記切り替え制御部は、前記入力信号の断絶時または切り替え時に、前記位相同期部が、該位相同期部へ入力するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するように制御することを特徴とする。
【００１２】
また、本発明は、第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置であって、前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、所定の周波数のクロック信号を発振する内蔵固定周波数発振器と、前記入力信号の断絶時または切り替え時に、前記位相同期部が、該位相同期部へ入力するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御部とを有することを特徴とする。
【００１３】
また、本発明は、上記発明において、前記内蔵固定周波数発振器が発振するクロック信号の前記所定の周波数は、６２２．０８ＭＨｚであることを特徴とする。
【００１４】
また、本発明は、入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、該基準周波数信号を生成するために内蔵固定周波数発振器が発振するクロック信号を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置であって、前記位相同期部は、前記切り替え制御部および前記内蔵固定周波数発振器を含み、前記入力信号の断絶時または切り替え時に、該位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、該内蔵固定周波数発振器が発振するクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする。
【００１５】
また、本発明は、第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置であって、所定の周波数のクロック信号を発振する内蔵固定周波数発振器を含み、前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、前記入力信号の断絶時または切り替え時に、前記位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御部とを有することを特徴とする。
【００１６】
また、本発明は、上記発明において、前記内蔵固定周波数発振器が発振するクロック信号の前記所定の周波数は、７７．７６ＭＨｚであることを特徴とする。
【００１７】
また、本発明は、入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、該入力信号の断絶時または切り替え時に、該位相同期ステップが、該基準周波数信号を生成するために固定周波数発振ステップが発振するクロック信号を取得するように切り替え制御する切り替え制御ステップとを含む、伝送装置における位相同期基準周波数信号切り替え方法であって、前記切り替え制御ステップは、前記入力信号の断絶時または切り替え時に、前記位相同期ステップが、該位相同期ステップによって取得されるために分周される以前の該入力信号のクロック信号から、前記固定周波数発振ステップによって発振されるクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする。
【００１８】
また、本発明は、上記発明において、入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、該入力信号の断絶時または切り替え時に、該位相同期ステップが、該基準周波数信号を生成するために固定周波数発振ステップによって発振されるクロック信号へと切り替えて取得するように制御する切り替え制御ステップとを含む伝送装置における位相同期基準周波数信号切り替え方法であって、前記位相同期ステップは、前記切り替え制御ステップおよび前記固定周波数発振ステップを含み、前記入力信号の断絶時または切り替え時に、該位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記固定周波数発振ステップにより発振されるクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、入力信号の断絶時または切り替え時に、基準周波数信号を生成するためのクロック信号の切り替えを、分周以前のより高い周波数で行うことにより、基準周波数信号を生成するためのクロック信号の切り替え時の位相変動を抑えることが出来るという効果を奏する。また、受信側の他の伝送装置での通信データのエラー発生時間を抑えることができるという効果を奏する。さらに、伝送装置による伝送路が冗長構成である場合は、運用系伝送路と非運用系伝送路との切り替え時間を短縮することができるという効果を奏する。
【００２０】
また、本発明によれば、第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路とを、通信データのフレームフォーマット変換をおこなって中継する伝送装置において、基準周波数信号を生成するための周波数の切り替えを、分周以前のより高い周波数で行うことにより、基準周波数信号を生成するための周波数の切り替え時の位相変動を抑えることが出来るという効果を奏する。また、受信側の他の伝送装置での通信データのエラー発生時間を抑えることができるという効果を奏する。また、伝送装置による伝送路が冗長構成である場合に、運用系伝送路と非運用系伝送路の切り替え時間を短縮することができるという効果を奏する。
【００２１】
また、本発明によれば、基準周波数信号を生成するための周波数の切り替えを、６２２．０８ＭＨｚという、従来と比べて高い周波数で行うことにより、基準周波数信号を生成するための周波数の切り替え時の位相変動を抑えることが出来るという効果を奏する。また、受信側の他の伝送装置での通信データのエラー発生時間を抑えることができるという効果を奏する。さらに、伝送装置による伝送路が冗長構成である場合に、運用系伝送路と非運用系伝送路との切り替え時間を短縮することができるという効果を奏する。
【００２２】
また、本発明によれば、位相同期部の構成を簡素化できるという効果を奏する。
【００２３】
また、本発明によれば、内蔵固定周波数発振器のコストを抑えつつも、入力信号の断絶時または切り替え時に、基準周波数信号を生成するためのクロック信号の切り替えを、分周以前のより高い周波数で行うことにより、基準周波数信号を生成するためのクロック信号の切り替え時の位相変動を抑えることが出来、受信側の他の伝送装置での通信データのエラー発生時間を抑えることができるという効果を奏する。さらに、伝送装置による伝送路が冗長構成である場合は、運用系伝送路と非運用系伝送路との切り替え時間を短縮することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照し、本発明の伝送装置および位相同期基準周波数信号切り替え方法にかかる実施例１および実施例２を詳細に説明する。なお、以下の実施例１および実施例２にかかる伝送装置は、ＯＣ（Optical  Carrier）７６８またはＳＴＭ（Synchronous  Transport  Module）−２５６の３９．８１３Ｇｂ／ｓの伝送レートを有するＳＯＮＥＴ／ＳＤＨ（Synchronous  Optical  NETwork／Synchronous  Digital  Hierarchy）で伝送路が構成される端末装置側と、４３．０１８Ｇｂ／ｓの伝送レートを有するＯＴＵ３で伝送路が構成されるＷＤＭ側とを接続する光伝送装置であるとする。
【００２５】
なお、ＳＯＮＥＴ／ＳＤＨで伝送路が構成される端末装置側と、ＯＴＵ３で伝送路が構成されるＷＤＭ側とを接続する光伝送装置に限らず、ＰＬＬを有する伝送装置であれば、広く一般に適用可能である。
【００２６】
従来、光伝送装置において、通信データをDigital  Wrapper化するＷＤＭ装置は、ＰＬＬ基準クロックの切り替えは、ＰＬＬの位相比較周波数にて行っており、位相比較周波数は、入力信号と出力信号の伝送レートの公約数で行う必要があった。具体的には、伝送レートが４０Ｇｂ／ｓのＷＤＭ装置では、ＯＣ７６８／ＳＴＭ−２５６からＯＴＵ３に伝送レートが上がるため、位相比較周波数は、各伝送レートの公約数である約６５８ＫＨｚで行っていた。
【００２７】
ＯＣ７６８／ＳＴＭ−２５６の伝送路クロックは、３９．８１３Ｇｂ／ｓであるので、３９．８１３Ｇｂ／ｓ÷６０４１６＝６５８ＫＨｚ(位相比較周波数）であり、ＯＴＵ３の伝送路クロック（ＰＬＬのＶＣＸＯが発振するクロック)は、４３．０１８Ｇｂ／ｓであるので、４３．０１８Ｇｂ／ｓ÷６５２８０=６５８ＫＨｚ(位相比較周波数）となり、両伝送路の位相比較周波数が一致する。
【００２８】
本発明の多重分離（ＷＤＭ）方式は、ＩＴＵ−Ｔ  Ｇ.７０９（Interfaces  for  the  Optical  transport  Network（ＯＴＮ）)で規定されるDigital  Wrapperをおこなう光伝送装置に関する。
【００２９】
先ず、実施例１および実施例２の説明に先立ち、ＳＯＮＥＴ／ＳＤＨと、ＯＴＵ３とを接続する従来の光伝送装置の構成および従来の問題点を説明する。図１は、従来の光伝送装置の構成を示す機能ブロック図である。
【００３０】
同図に示すように、従来の光伝送装置１００は、Framer/Digital  Wrapper  ＬＳＩ１０１と、ＰＬＬ部１０２と、ＰＬＬ部１０２と同一の構成であるＰＬＬ部１０３と、他の光伝送装置１００である対向局側からの光通信データを受信して電気通信データに変換するためのインターフェースである受信側光モジュール１０４ａと、他の光伝送装置１００である対向局側への電気通信データを光通信データに変換して送信するためのインターフェースである送信側光モジュール１０４ｂと、端末装置側からの光通信データを受信して電気通信データに変換するためのインターフェースである受信側光モジュール１０５ａと、端末装置側への電気通信データを光通信データに変換して送信するためのインターフェースである送信側光モジュール１０５ｂとを有する。
【００３１】
端末装置側から３９．８１３Ｇｂ／ｓの伝送レートで受信側光モジュール１０５ａにて受信した光通信データおよびクロック信号は、受信側光モジュール１０５ａにおいて電気通信データに変換される際に、６２２．０８ＭＨｚの伝送レートへと分周される。この６２２．０８ＭＨｚの伝送レートの電気通信データおよびクロック信号は、Framer/Digital  Wrapper  ＬＳＩ１０１へと入力される。
【００３２】
Framer/Digital  Wrapper  ＬＳＩ１０１は、端末信号側からのクロック信号を処理する分周器１０１ａと、分周器１０１ｂと、端末装置側から対向局側へ送信するクロック信号をバッファリングして６４逓倍するバッファ部１０１ｇとを有する。
【００３３】
また、Framer/Digital  Wrapper  ＬＳＩ１０１は、端末信号側からの入力信号を処理する、電気通信データのヘッダ情報を監視するＯＨ（Over  Head）監視部１０１ｃと、端末装置側からの入力信号断を検知してＡＩＳ（Alarm  Indication  Signal）信号を生成するＡＩＳ生成部１０１ｅと、電気通信データのフレームの前後にチャンネルヘッダおよびＦＥＣ（Forward Error Correction）を付加するＤＷ（Digital  Wrapper）部１０１ｆとを有する。
【００３４】
さらに、Framer/Digital  Wrapper  ＬＳＩ１０１は、対向装置側からの入力信号を処理する、電気通信データのフレームの前後に付加されているチャンネルヘッダおよびＦＥＣを除去するするＤ−ＤＷ（Decoding-Digital  Wrapper）部１０１ｈと、対向局側からの入力信号断を検知してＡＩＳ信号を生成するＡＩＳ生成部１０１ｉと、ＯＨ監視部１０１ｃと同一の機能を有するＯＨ監視部１０１ｊとを有する。
【００３５】
また、さらに、Framer/Digital  Wrapper  ＬＳＩ１０１は、対向装置側からのクロック信号を処理する分周器１０１ｌと、分周器１０１ｍと、対向局側から端末装置側へ送信するクロック信号をバッファリングして所定数だけ逓倍するバッファ部１０１ｋとを有する。
【００３６】
なお、Framer/Digital  Wrapper  ＬＳＩ１０１は、端末装置側からの入力信号およびクロック信号、対向装置側からの入力信号およびクロック信号をバッファリングするＦＩＦＯ（First  In  First  Out）バッファ部１０１ｄを有する。
【００３７】
Framer/Digital  Wrapper  ＬＳＩ１０１へと入力された６２２．０８ＭＨｚの伝送レートのクロック信号は、分周器１０１ａにて８分周され、７７．７６ＭＨｚのクロック信号としてＰＬＬ部１０２へと出力される。
【００３８】
ＰＬＬ部１０２は、７７．７６ＭＨｚのクロック信号を発振するＯＳＣ（Oscillator）１０２ａと、ＯＳＣ１０２ａが発振するクロック信号を１１８分周する分周器１０２ｂと、Framer/Digital  Wrapper  ＬＳＩ１０１からの７７．７６ＭＨｚのクロック信号を１１８分周する分周器１０２ｃと、通常は分周器１０２ｃからのクロック信号を選択し、入力信号断で分周器１０２ｂからのクロック信号を選択するセレクタ部１０２ｄとを有する。なお、７７．７６ＭＨｚのクロック信号を１１８分周すると、ＰＬＬ基準クロック（位相比較周波数）として、６５８ＫＨｚのクロック信号が得られる。６５８ＫＨｚのＰＬＬ基準クロックは、ＦＦ（Flip  Flop）１０２ｇに入力される。
【００３９】
一方、Framer/Digital  Wrapper  ＬＳＩ１０１において、ＦＩＦＯバッファ部１０１ｄを経由して、分周器１０１ｂによって２５５分周された結果の２．６３６ＭＨｚのクロック信号は、ＰＬＬ部１０２の分周器１０２ｅへと入力される。分周器１０２ｅは、２．６３６ＭＨｚのクロック信号を４分周し、スレーブクロックとして６５８ＫＨｚのクロック信号を得る。この６５８ＫＨｚのクロック信号は、分周器１０２ｆにてさらに２分周され、ＦＦ１０２ｇおよびＮＡＮＤゲート１０２ｈへとそれぞれ入力される。
【００４０】
ＦＦ１０２ｇからのクロック信号をｆｍとし、分周器１０２ｆからのクロック信号をｆｓとし、ＮＡＮＤゲートは、両者の否定論理積をとって、ＬＰＦ（Low  Pass  Filter）１０２ｉへと入力する。ＬＰＦ１０２ｉは、入力されたクロック信号から特定周波数部分のみを取り出し、ＶＣＸＯ（Voltage  Controlled  Xtal  Oscillator）１０２ｊへと入力する。ＶＣＸＯ１０２ｊは、入力された特定周波数部分のクロック信号に応じて出力するクロック信号を調整し、６７２．１６３ＭＨｚのクロック信号をFramer/Digital  Wrapper  ＬＳＩ１０１へと入力する。
【００４１】
なお、光伝送装置１００における対向装置側からの入力信号処理は、端末装置側からの入力信号処理とほぼ同一であるので、説明を省略する。
【００４２】
ここで、従来の光伝送装置１００では、ＰＬＬ基準クロック切り替え時の主信号（通信データ）エラー時間の延長という問題点があった。すなわち、伝送レート３９．８１３Ｇｂ／ｓに対し、６５８ＫＨｚという低速の周波数にて切り替えを行うため、切り替え時の位相変化が大きく、ＰＬＬ基準クロックから最大±７５９．７ｎｓ変動し、４３Ｇｂ／ｓの出力データが最大３２，７００ｂｉｔだけ位相変動するという問題があった。
【００４３】
すなわち、６５８ＫＨｚは、１周期が１，５１９ｎｓのため（図２の（１）ＰＬＬ基準クロック切り替え前のタイミングチャート参照）、最大±約７５９．５ｎｓ変動する（図２の（２）ＰＬＬ基準クロック切り替え後ケース１のタイミングチャートおよび（３）ＰＬＬ基準クロック切り替え後ケース２のタイミングチャート参照）。この場合、最大４３Ｇｂ／ｓ×７５９．５ｎｓ＝約３２，７００ｂｉｔの出力データが位相変動する。
【００４４】
なお、図３に示すように、図２の（２）ＰＬＬ基準クロック切り替え後ケース１のタイミングチャートに従ってＰＬＬ基準クロックを引き込む必要がある場合は、＋π［deg］だけ位相を引き込む必要があることになる。また、図２の（３）ＰＬＬ基準クロック切り替え後ケース２のタイミングチャートに従ってＰＬＬ基準クロックを引き込む必要がある場合は、−π［deg］だけ位相を引き込む必要があることになる。
【００４５】
送信側の光伝送装置１００のＰＬＬ部１０２の同期が外れ、切り替えたＰＬＬ基準クロックに引き込むまで時間を要し、また、次の対向局側の光伝送装置１００の４３Ｇｂ／ｓのＣＤＲ（Clock  Data  Recovery）の許容範囲外となり、次の対向局側でのエラー発生時間が長く続くという問題があった。また入力信号が正常復旧した場合も同様である。
【００４６】
エラー発生時間が長くなった場合、伝送路に冗長構成を持つ光伝送装置の運用系と非運用系との回線切替え時間にも影響を及ぼすことになる。伝送路の異常を検出し、伝送路の切り替えを行って主信号にエラーがなくなるまでの時間に制約があることから、ＰＬＬ基準クロック切り替えによるエラー発生時間を極力抑える必要があった。本発明は、上記の問題を解決するためになされたものである。
【実施例１】
【００４７】
以下に図４〜図６を参照して、本発明にかかる実施例１を説明する。先ず、実施例１にかかる光伝送装置の構成を説明する。図４は、実施例１にかかる光伝送装置の構成を示す機能ブロック図である。実施例１にかかる光伝送装置１００ａの構成のうち、従来の光伝送装置１００との差分についてのみ説明することとする。
【００４８】
光伝送装置１００ａは、受信側光モジュール１０５ａと、Framer/Digital  Wrapper  ＬＳＩ１０１との間に、セレクタ部１０９を有する。光伝送装置１００ａは、６２２．０８ＭＨｚのクロック信号をセレクタ部１０９に入力するＯＳＣ（Oscillator）１０８を有する。セレクタ部１０９は、入力信号断を契機として、受信側光モジュール１０５ａにて電気通信データに変換され６２２．０８ＭＨｚまで分周されたクロック信号から、ＯＳＣ１０８からの６２２．０８ＭＨｚのクロック信号へと入力を切り替える。
【００４９】
また、光伝送装置１００ａは、光伝送装置１００のＰＬＬ部１０２に代えてＰＬＬ部１０６を、ＰＬＬ部１０３に代えてＰＬＬ部１０７を有する。ＰＬＬ部１０７は、ＰＬＬ部１０６とほぼ同一の構成および機能を有するので、説明を省略する。
【００５０】
ＰＬＬ部１０６は、ＰＬＬ部１０２が有するＯＳＣ１０２ａと、分周器１０２ｂと、分周器１０２ｃと、セレクタ部１０２ｄとを有さず、代わりに、Framer/Digital  Wrapper  ＬＳＩ１０１の分周器１０１ａによって８分周されたクロック信号をさらに１１８分周する分周器１０６ａを有する。分周器１０６ａによって分周されたクロック信号が、６５８ＫＨｚのＰＬＬ基準クロック（位相比較周波数）であり、ＦＦ１０２ｇへと入力される。これ以降の構成および処理は、ＰＬＬ部１０２と同一であるので、説明を省略する。
【００５１】
この場合、４３Ｇｂ／ｓの出力データ位相の変動は最大３４ｂｉｔである。すなわち、６２２．０８ＭＨｚの１周期は１．６０７ｎｓのため（図５の（１）ＰＬＬ基準クロック切り替え前のタイミングチャート参照）、最大でも±約０．８ｎｓの位相変動である（図５の（２）ＰＬＬ基準クロック切り替え後ケース１のタイミングチャートおよび（３）ＰＬＬ基準クロック切り替え後ケース２のタイミングチャート参照）。このとき、最大でも４３Ｇｂ／ｓ×０．８ｎｓ＝約３４ｂｉｔの４３Ｇｂ／ｓの出力データの位相変動ですむ。
【００５２】
図６に示すように、図５の（２）ＰＬＬ基準クロック切り替え後ケース１のタイミングチャートに従ってＰＬＬ基準クロックを引き込む必要がある場合は、最大＋（１．６０７ｎｓ÷１，５１９ｎｓ）π＝約＋０．００１０５８π［deg］だけ位相を引き込めばよいことになる。また、図５の（３）ＰＬＬ基準クロック切り替え後ケース２のタイミングチャートに従ってＰＬＬ基準クロックを引き込む必要がある場合は、最大−（１．６０７ｎｓ÷１，５１９ｎｓ）π＝約−０．００１０５８π［deg］だけの位相を引き込めばよいことになる。約±０．００１０５８π［deg］は、従来の光伝送装置１００が位相の引き込みに必要とする位相変動の最大値である±π［deg］に比べてはるかに小さく、迅速にＰＬＬ基準クロックの位相変動を引き込むことが可能になる。
【実施例２】
【００５３】
以下に図７〜図９を参照して、本発明にかかる実施例２を説明する。先ず、実施例２にかかる光伝送装置の構成を説明する。図７は、実施例２にかかる光伝送装置の構成を示す機能ブロック図である。実施例２にかかる光伝送装置１００ｂの構成のうち、従来の光伝送装置１００との差分についてのみ説明することとする。
【００５４】
光伝送装置１００ｂは、光伝送装置１００のＰＬＬ部１０２に代えてＰＬＬ部１１０を、ＰＬＬ部１０３に代えてＰＬＬ部１１１を有する。ＰＬＬ部１１１は、ＰＬＬ部１１０とほぼ同一の構成および機能を有するので、説明を省略する。
【００５５】
ＰＬＬ部１１０は、ＰＬＬ部１０２が有するＯＳＣ１０２ａと、分周器１０２ｂと、分周器１０２ｃと、セレクタ部１０２ｄとを有さず、代わりに、７７．７６ＭＨｚｎｏクロック信号を発振するＯＳＣ（Oscillator）１１０ａと、セレクタ部１１０ｂと、分周器１１０ｃとを有する。セレクタ部１１０ｂは、入力信号断を契機として、受信側光モジュール１０５ａにて電気通信データに変換され６２２．０８ＭＨｚまで分周され、さらにFramer/Digital  Wrapper  ＬＳＩ１０１の分周器１０１ａによって８分周された７７．７６ＭＨｚのクロック信号から、ＯＳＣ１１０ａからの７７．７６ＭＨｚのクロック信号へと入力を切り替える。
【００５６】
セレクタ部１１０ｂから入力され、分周器１１０ｃによって１１８分周されたクロック信号が、６５８ＫＨｚのＰＬＬ基準クロック（位相比較周波数）であり、ＦＦ１０２ｇへと入力される。これ以降の構成および処理は、ＰＬＬ部１０２と同一であるので、説明を省略する。
【００５７】
この場合、４３Ｇｂ／ｓの出力データ位相の変動は最大２７６ｂｉｔである。すなわち、７７．７６ＭＨｚの１周期は１２．８６ｎｓのため（図８の（１）ＰＬＬ基準クロック切り替え前のタイミングチャート参照）、最大でも±約６．４３ｎｓの位相変動である（図８の（２）ＰＬＬ基準クロック切り替え後ケース１のタイミングチャートおよび（３）ＰＬＬ基準クロック切り替え後ケース２のタイミングチャート参照）。このとき、最大でも４３Ｇｂ／ｓ×６．４３ｎｓ＝約２７６ｂｉｔの４３Ｇｂ／ｓの出力データの位相変動ですむ。
【００５８】
図９に示すように、図８の（２）ＰＬＬ基準クロック切り替え後ケース１のタイミングチャートに従ってＰＬＬ基準クロックを引き込む必要がある場合は、最大＋（１２．８６ｎｓ÷１，５１９ｎｓ）π＝約＋０．００８４６６π［deg］だけ位相を引き込めばよいことになる。また、図８の（３）ＰＬＬ基準クロック切り替え後ケース２のタイミングチャートに従ってＰＬＬ基準クロックを引き込む必要がある場合は、最大−（１２．８６ｎｓ÷１，５１９ｎｓ）π＝約−０．００８４６６π［deg］だけの位相を引き込めばよいことになる。約±０．００８４６６π［deg］は、従来の光伝送装置１００が位相の引き込みに必要とする位相変動の最大値である±π［deg］に比べてはるかに小さく、迅速にＰＬＬ基準クロックの位相変動を引き込むことが可能になる。
【００５９】
なお実施例２の場合は、実施例１に比べて引き込みに要する最大時間が長く、エラーｂｉｔの発生数は増えるが、実施例１のＯＳＣ１０８が６２２．０８ＭＨｚの高速の発振器であること対して、実施例２のＯＳＣ１１０ａは７７．７６ＭＨｚの比較的低速の発振器であることから、実施例２は実施例１に比べ、発振器のコストを抑えることができるというメリットがある。
【００６０】
以上、本発明の実施例１および実施例２を説明したが、本発明は、これに限られるものではなく、特許請求の範囲に記載した技術的思想の範囲内で、さらに種々の異なる実施例で実施されてもよいものである。また、実施例１および実施例２に記載した効果は、これに限定されるものではない。
【００６１】
例えば、図１０に示すように、光伝送装置１００ａおよび光伝送装置１００ｂは、受信側光モジュール１０４ａのＷＤＭ伝送路側にスイッチ（ＳＷ）１１２と、送信側光モジュール１０４ｂのＷＤＭ伝送路側にカプラ１１３とをさらに有してもよい。これによって、ＷＤＭ伝送路を冗長構成し、入力信号断を契機として一方のＷＤＭ伝送路から他方のＷＤＭ伝送路に切り替える際の切り替え時間を短縮することができる。
【００６２】
また、上記実施例１および実施例２において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記実施例１および実施例２で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【００６３】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示のように構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【００６４】
さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵ（Central  Processing  Unit）（またはＭＰＵ（Micro  Processing  Unit）、ＭＣＵ（Micro  Controller  Unit）などのマイクロ・コンピュータ）および当該ＣＰＵ（またはＭＰＵ、ＭＣＵなどのマイクロ・コンピュータ）にて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現されてもよい。
【００６５】
（付記１）入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、該基準周波数信号を生成するために内蔵固定周波数発振器が発振するクロック信号を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置であって、
前記切り替え制御部は、前記入力信号の断絶時または切り替え時に、前記位相同期部が、該位相同期部へ入力するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するように制御することを特徴とする伝送装置。
【００６６】
（付記２）第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置であって、
前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、
所定の周波数のクロック信号を発振する内蔵固定周波数発振器と、
前記入力信号の断絶時または切り替え時に、前記位相同期部が、該位相同期部へ入力するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御部と
を有することを特徴とする伝送装置。
【００６７】
（付記３）前記内蔵固定周波数発振器が発振するクロック信号の前記所定の周波数は、６２２．０８ＭＨｚであることを特徴とする付記１または２に記載の伝送装置。
【００６８】
（付記４）前記内蔵固定周波数発振器は、前記位相同期部とは独立であることを特徴とする付記１、２または３に記載の伝送装置。
【００６９】
（付記５）入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、該入力信号の断絶時または切り替え時に、該位相同期部が、該基準周波数信号を生成するために内蔵固定周波数発振器が発振するクロック信号を取得するように切り替え制御する切り替え制御部とを有するコンピュータネットワーク通信にかかる伝送装置であって、
前記位相同期部は、前記切り替え制御部および前記内蔵固定周波数発振器を含み、前記入力信号の断絶時または切り替え時に、該位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、該内蔵固定周波数発振器が発振するクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする伝送装置。
【００７０】
（付記６）第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置であって、
所定の周波数のクロック信号を発振する内蔵固定周波数発振器を含み、前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期部と、
前記入力信号の断絶時または切り替え時に、前記位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記内蔵固定周波数発振器が発振するクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御部と
を有することを特徴とする伝送装置。
【００７１】
（付記７）前記内蔵固定周波数発振器が発振するクロック信号の前記所定の周波数は、７７．７６ＭＨｚであることを特徴とする付記５または６に記載の伝送装置。
【００７２】
（付記８）入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、該入力信号の断絶時または切り替え時に、該位相同期ステップが、該基準周波数信号を生成するために固定周波数発振ステップが発振するクロック信号を取得するように切り替え制御する切り替え制御ステップとを含む、伝送装置における位相同期基準周波数信号切り替え方法であって、
前記切り替え制御ステップは、前記入力信号の断絶時または切り替え時に、前記位相同期ステップが、該位相同期ステップによって取得されるために分周される以前の該入力信号のクロック信号から、前記固定周波数発振ステップによって発振されるクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする位相同期基準周波数信号切り替え方法。
【００７３】
（付記９）第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置における位相同期基準周波数信号切り替え方法であって、
前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、
所定の周波数のクロック信号を発振する固定周波数発振ステップと、
前記入力信号の断絶時または切り替え時に、前記位相同期ステップが、該位相同期ステップによって取得されるために分周される以前の該入力信号のクロック信号から、前記固定周波数発振ステップによって発振されるクロック信号へと、前記基準周波数信号を生成するためのクロック信号を切り替えて取得するように制御する切り替え制御ステップと
を含むことを特徴とする位相同期基準周波数信号切り替え方法。
【００７４】
（付記１０）入力信号と、該入力信号に応じた出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、該入力信号の断絶時または切り替え時に、該位相同期ステップが、該基準周波数信号を生成するために固定周波数発振ステップによって発振されるクロック信号へと切り替えて取得するように制御する切り替え制御ステップとを含む伝送装置における位相同期基準周波数信号切り替え方法であって、
前記位相同期ステップは、前記切り替え制御ステップおよび前記固定周波数発振ステップを含み、前記入力信号の断絶時または切り替え時に、該位相同期部が、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記固定周波数発振ステップにより発振されるクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御することを特徴とする位相同期基準周波数信号切り替え方法。
【００７５】
（付記１１）第１の周波数の第１のフレームフォーマットの通信データで通信をおこなう第１の伝送路と、第１の周波数より高い第２の周波数の第２のフレームフォーマットの通信データで通信をおこなう第２の伝送路との通信を、通信データのフレームフォーマット変換をおこなって中継する伝送装置における位相同期基準周波数信号切り替え方法であって、
所定の周波数を発振する固定周波数発振ステップを含み、前記第１の伝送路または前記第２の伝送路からの入力信号と、該入力信号に応じた該第２の伝送路または該第１の伝送路への出力信号との位相同期を基準周波数信号に基づいておこなう位相同期ステップと、
前記入力信号の断絶時または切り替え時に、前記位相同期ステップが、前記基準周波数信号を生成するために分周する以前の該入力信号のクロック信号から、前記周波数発振ステップによって発振されるクロック信号へと、該基準周波数信号を生成するためのクロック信号を切り替えて取得するよう制御する切り替え制御ステップと
を含むことを特徴とする位相同期基準周波数信号切り替え方法。
【産業上の利用可能性】
【００７６】
本発明は、４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減したい場合に有用である。
【図面の簡単な説明】
【００７７】
【図１】従来の光伝送装置の構成を示す機能ブロック図である。
【図２】従来の光伝送装置における光入力断時の基準クロック切り替え前後のクロック信号の概要を示す図である。
【図３】従来の光伝送装置における光入力断時の基準クロック切り替え後のクロック信号の位相変化を示す図である。
【図４】実施例１にかかる光伝送装置の構成を示す機能ブロック図である。
【図５】実施例１にかかる光伝送装置における光入力断時の基準クロック切り替え前後のクロック信号の概要を示す図である。
【図６】実施例１にかかる光伝送装置における光入力断時の基準クロック切り替え後のクロック信号の位相変化を示す図である。
【図７】実施例２にかかる光伝送装置の構成を示す機能ブロック図である。
【図８】実施例２にかかる光伝送装置における光入力断時の基準クロック切り替え前後のクロック信号の概要を示す図である。
【図９】実施例２にかかる光伝送装置における光入力断時の基準クロック切り替え後のクロック信号の位相変化を示す図である。
【図１０】伝送路を冗長構成にした場合の実施例１および実施例２にかかる光伝送装置の構成の概略を示す図である。
【符号の説明】
【００７８】
１００、１００ａ、１００ｂ    光伝送装置
１０１    Framer/Digital  Wrapper  ＬＳＩ
１０１ａ、１０１ｂ    分周器
１０１ｃ    ＯＨ監視部
１０１ｄ    ＦＩＦＯバッファ部
１０１ｅ    ＡＩＳ生成部
１０１ｆ    ＤＷ部
１０１ｇ    バッファ部
１０１ｈ    Ｄ−ＤＷ部
１０１ｉ    ＡＩＳ生成部
１０１ｊ    ＯＨ監視部
１０１ｋ    バッファ部
１０１ｌ、１０１ｍ    分周器
１０２、１０３    ＰＬＬ部
１０２ａ    ＯＳＣ
１０２ｂ、１０２ｃ    分周器
１０２ｄ    セレクタ部
１０２ｅ、１０２ｆ    分周器
１０２ｇ    ＦＦ
１０２ｈ    ＮＡＮＤゲート
１０２ｉ    ＬＰＦ
１０２ｊ    ＶＣＸＯ
１０４ａ、１０５ａ    受信側光モジュール
１０４ｂ、１０５ｂ    送信側光モジュール
１０６、１０７    ＰＬＬ部
１０６ａ    分周器
１０８    ＯＳＣ
１０９    セレクタ部
１１０、１１１    ＰＬＬ部
１１０ａ    ＯＳＣ
１１０ｂ    セレクタ部
１１０ｃ    分周器
１１２    スイッチ
１１３    カプラ
【図１】
2009153027.tif 000003
【図２】
2009153027.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2009153027.tif 000008
【図７】
2009153027.tif 000009
【図８】
2009153027.tif 000010
【図９】
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【図１０】
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