(57)【要約】【課題】負電位のバラつきを抑制することが可能な半導体装置を提供すること。【解決手段】温度に対して比例するドレイン電流を供給する第１トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第１トランジスタのドレインに接続された第２トランジスタとを含み、第１ノードに電流を供給する電流源と、一端が前記第１ノードに接続され、且つ他端が電位検知の対象となる第２ノードに接続された第１抵抗素子と、前記第２ノードにおける電位の検知レベルに応じた基準電位と、前記第１ノードの電圧とを比較する比較器と、前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第２ノードに出力するチャージポンプとを具備し、前記電流源は、前記第１トランジスタの前記ドレイン電流と、前記第２トランジスタの前記ドレイン電流との和を、前記第１ノードに供給する。【選択図】図１０
2009260072.tif 000002
【特許請求の範囲】
【請求項１】
温度に対して比例するドレイン電流を供給する第１トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第１トランジスタのドレインに接続された第２トランジスタとを含み、第１ノードに電流を供給する電流源と、
一端が前記第１ノードに接続され、且つ他端が電位検知の対象となる第２ノードに接続された第１抵抗素子と、
前記第２ノードにおける電位の検知レベルに応じた基準電位と、前記第１ノードの電圧とを比較する比較器と、
前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第２ノードに出力するチャージポンプと
を具備し、
前記電流源は、前記第１トランジスタの前記ドレイン電流と、前記第２トランジスタの前記ドレイン電流との和を、前記第１ノードに供給する
ことを特徴とする半導体装置。
【請求項２】
温度依存性を有しない定電圧を発生するバンドギャップリファレンス回路を更に備え、
前記基準電位は、前記定電圧を元に生成され、
前記バンドギャップリファレンス回路は、温度に対して比例するドレイン電流を供給する第３トランジスタと、
温度に対して反比例するドレイン電流を供給し、且つドレインが前記第３トランジスタのドレインに接続された第４トランジスタと、
前記第３、第４トランジスタのドレインに一端が接続された第２抵抗素子とを備え、
前記バンドギャップリファレンス回路は、前記第２抵抗素子において発生する電圧を、前記定電圧として出力し、
前記第１トランジスタのゲートは、前記第３トランジスタのゲートに接続され、
前記第２トランジスタのゲートは、前記第４トランジスタのゲートに接続される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１トランジスタの前記ドレイン電流と、前記第２トランジスタの前記ドレイン電流との和は、温度に依存しない
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１トランジスタの前記ドレイン電流と、前記第２トランジスタのドレイン前記ドレイン電流との和を温度に依存させることで、前記検知レベルを制御する
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上に形成されたメモリセルを複数含むメモリセルアレイを更に備え、
前記チャージポンプが発生した前記負電圧は、前記メモリセルのバックゲートまたはワード線に印加することが可能である
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、例えば、負電圧発生回路に関する。
【背景技術】
【０００２】
近年から、携帯電話などといったモバイル機器には、低電圧動作や、温度に依存しない安定した動作特性が要求されてきた。そうしたなかで、上記モバイル機器特有のさまざまな問題が顕在化していきている。例えば、その１つに、半導体装置内に備えられているメモリで発生する内部電位（以下、負電位の場合について説明する）についての問題がある。
【０００３】
その負電位に関する問題のうち例を１つ挙げ、以下述べてみる。例えば、ここでＤＲＡＭの場合を考える。ＤＲＡＭでは、セルキャパシタに蓄積された電荷を保持するため、定期的にリフレッシュ動作を行っている。しかし、負電位が設定電位よりも更に負側に落ち込んでしまった場合、ＤＲＡＭセルにおけるｊｕｎｃｔｉｏｎリーク電流が増加してしまう。このため、上記セルキャパシタに蓄積された電荷を保持する時間（ポーズ特性）が短くなる。すなわちポーズ特性が劣化してしまうといった問題があった。
【０００４】
そこで、従来では、負電位に正電荷を注入することで、負側に落ち込んだ負電位の値を瞬時に設定電位に戻す手法がとられていた（例えば、特許文献１参照。）。しかし、上記手法は、過渡的に負電位レベルが深くなった際の問題を対策したものでしかなかった。すなわち、根本的な負電位レベルのバラつきを抑えることが困難であるといった問題は解決できていななかった。
【特許文献１】特開平２００３−１６８２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、負電位のバラつきを抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体装置は、温度に対して比例するドレイン電流を供給する第１トランジスタと温度に対して反比例するドレイン電流を供給し、且つドレインが前記第１トランジスタのドレインに接続された第２トランジスタとを含み、第１ノードに電流を供給する電流源と、一端が前記第１ノードに接続され、且つ他端が電位検知の対象となる第２ノードに接続された第１抵抗素子と、前記第２ノードにおける電位の検知レベルに応じた基準電位と、前記第１ノードの電圧とを比較する比較器と、前記比較器における比較結果に基づいて、前記検知レベルの負電圧を発生し、発生した前記負電圧を前記第２ノードに出力するチャージポンプとを具備し、前記電流源は、前記第１トランジスタの前記ドレイン電流と、前記第２トランジスタの前記ドレイン電流との和を、前記第１ノードに供給する。
【発明の効果】
【０００７】
本発明によれば、負電位のバラつきを抑制することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］  
この発明に第１の実施形態に従った半導体装置について図１を用いて説明する。図１は本実施形態に係る半導体装置のブロック図であり、一例としてＤＲＡＭを搭載したＬＳＩの構成を示している。
【００１０】
＜半導体装置の全体構成について＞  
図示するように半導体装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、及び電源発生回路４を備える。
【００１１】
メモリセルアレイ１は、複数のＤＲＡＭ型のメモリセルＭＣを備えている。メモリセルＭＣの各々は、いずれかのワード線ＷＬ０〜ＷＬｍ（ｍは自然数）と、いずれかのビット線対ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎ（ｎは自然数）とに接続されている。以下、ワード線ＷＬ０〜ＷＬｍを区別しない場合には単にワード線ＷＬと呼び、ビット線対ＢＬ０〜ＢＬｎ、／ＢＬ０〜／ＢＬｎを区別しない場合には単にビット線対ＢＬ、／ＢＬ、またはビット線ＢＬと呼ぶ。
【００１２】
ロウデコーダ２は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電源発生回路４から供給された電圧を印加する。
【００１３】
カラムデコーダ３は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
【００１４】
電源発生回路４は、正電圧ＶＰＰ及び負電圧ＶＢＢを発生する。そして、正電圧はロウデコーダ２に与えられ、ロウデコーダ２によってワード線ＷＬに印加される。また電圧発生回路４は、負電圧ＶＢＢをメモリセルアレイ１においてメモリセルＭＣが形成された半導体基板に印加する。つまり負電圧ＶＢＢは、メモリセルＭＣのバックゲートバイアスとして使用される。
【００１５】
＜メモリセルアレイの構成について＞  
次に、メモリセルアレイ１の詳細について、図１を参照しつつ説明する。
【００１６】
メモリセルアレイ１における各々のメモリセルＭＣは、セルトランジスタＣＴとセルキャパシタＣＣとを備えている。セルトランジスタＣＴは、ゲート電極がいずれかのワード線ＷＬに接続され、ドレインがいずれかのビット線ＢＬに接続され、ソースがセルキャパシタＣＣの一方電極（以下、ストレージノード電極と呼ぶ）に接続される。セルキャパシタＣＣの他方電極（以下、プレート電極）は、図示せぬプレート線に接続される。なお、複数のセルキャパシタＣＣのプレート電極は、プレート線により互いに共通に接続される。
【００１７】
メモリセルアレイ１内において、ビット線方向で隣接する２つのメモリセルＭＣを含む構成が、千鳥状に配置される。すなわち、ワード線ＷＬｉ、ＷＬ（ｉ＋１）に接続された２つのメモリセルＭＣがビット線ＢＬｊに接続され、ワード線ＷＬ（ｉ＋２）、ＷＬ（ｉ＋３）に接続された２つのメモリセルＭＣがビット線／ＢＬｊに接続される（ｉ、ｊは自然数、０≦ｉ≦ｍ、０≦ｊ≦ｎ）。そして、ビット線ＢＬｊ、／ＢＬｊのいずれか一方に接続されたメモリセルからデータを読み出す際には、ビット線ＢＬｊ、／ＢＬｊのいずれか他方を基準にして、データがセンス・増幅される。
【００１８】
上記構成のメモリセルＭＣへのデータの書き込み方法及び読み出し方法について、簡単に説明する。以下では簡単化のために、ビット線ＢＬ０に接続されたメモリセルＭＣからデータを読み出す場合及び書き込む場合について説明する。データの書き込み及び読み出しにあたっては、上記セルトランジスタＣＴのバックゲートバイアスとして、負電圧ＶＢＢ（例えば−０．３［Ｖ］）が印加される。
【００１９】
まず‘１’データの書き込み及び読み出しについて説明する。はじめに、ビット線対ＢＬ０、／ＢＬ０が、図示せぬプリチャージ回路によってプリチャージされる。そして、ビット線対ＢＬ０、／ＢＬ０はプリチャージ電位でフローティングの状態とされる。プリチャージ電位は例えばＶＤＤ／２である（ＶＤＤは内部電源電位）。
【００２０】
その後、ロウデコーダ２がロウアドレスをデコードし、データを読み出すべき、または書き込むべきメモリセルＭＣが接続されたワード線ＷＬを選択する。そして選択したワード線ＷＬに正電圧ＶＰＰを印加し、非選択のワード線ＷＬに負電圧ＶＮＮを印加する。負電圧ＶＮＮは、例えば電圧発生回路４によって発生される。
【００２１】
すると、選択ワード線ＷＬに接続されたメモリセルＭＣではセルトランジスタＣＴがオン状態とされ、ビット線対ＢＬ０、／ＢＬ０と、セルキャパシタＣＣのストレージノード電極とが電気的に接続される。
【００２２】
その結果、セルキャパシタＣＣに電荷が蓄積されていれば、ビット線ＢＬ０に電荷が放電され、ビット線ＢＬ０の電位はビット線／ＢＬ０に比べて＋ΔＶだけ高くなる。すると、図示せぬセンスアンプが、ビット線対に現れた電位差＋ΔＶを増幅する。これにより、‘１’データの読み出しが行われる。
【００２３】
センスアンプの増幅動作により、ビット線ＢＬ０の電位は約ＶＤＤまで上昇し、ビット線／ＢＬ０の電位は約ＶＳＳ（接地電位＝０Ｖ）まで下降する。ビット線ＢＬ０の電位がＶＤＤに上昇することで、ビット線ＢＬ０及び選択ワード線ＷＬに接続されたメモリセルＭＣでは、セルキャパシタＣＣのストレージノード電極の電位もＶＤＤまで上昇する。これにより、‘１’データが再書き込みされる。
【００２４】
次に‘０’データの書き込み及び読み出しについて説明する。ビット線対のプリチャージとワード線ＷＬの選択動作までは、‘１’データの場合と同じである。
【００２５】
セルキャパシタＣＣに電荷が蓄積されていなければ、ビット線ＢＬ０及び選択ワード線ＷＬに接続されたメモリセルＭＣのセルキャパシタＣＣに、ビット線ＢＬ０から電荷が充電される。これにより、ビット線ＢＬ０の電位はビット線／ＢＬ０に比べて−ΔＶだけ低くなる。そして、図示せぬセンスアンプが、ビット線対に現れた電位差−ΔＶを増幅する。これにより、‘０’データの読み出しが行われる。
【００２６】
センスアンプの増幅動作により、ビット線ＢＬ０の電位は約ＶＳＳまで低下し、ビット線／ＢＬ０の電位は約ＶＤＤまで上昇する。ビット線ＢＬ０の電位がＶＳＳに低下することで、ビット線ＢＬ０及び選択ワード線ＷＬに接続されたメモリセルＭＣでは、セルキャパシタＣＣから電荷が放電される。これにより、‘０’データが再書き込みされる。
【００２７】
次に図２を用いて上記構成のメモリセルＭＣの、ビット線方向に沿った断面構造について説明する。図２はメモリセルＭＣを概略的に示した断面図である。
【００２８】
図示するように、ｐ型半導体基板２０にはトレンチ３１が形成されている。このトレンチ３１の上部を除いた内周面上には、膜厚が例えば１０［ｎｍ］のシリコン酸化膜等を材料に用いたキャパシタ絶縁膜２８が形成されている。なお、このキャパシタ絶縁膜２８の材料として、シリコン酸化膜の他にＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなる３層構造絶縁膜）、ＯＮ膜（シリコン酸化膜及びシリコン窒化膜からなる２層構造絶縁膜）等も使用できる。更に、上記トレンチ３１の上部を除いた内周面上で上記キャパシタ絶縁膜２８よりも上部には、このキャパシタ絶縁膜２８よりも十分に膜厚が厚い、例えば、３０〜４０［ｎｍ］のシリコン酸化膜（カラー酸化膜）２７が形成されている。
【００２９】
また、上記トレンチ３１内には、ｎ型不純物が導入されることにより低抵抗化された、例えば多結晶シリコン層等を材料に用いたストレージノード電極２９がトレンチ３１内部を途中まで埋めるように形成されている。なお、このストレージノード電極２９の材料として、多結晶シリコン層の他にアモルファスシリコン層（非晶質シリコン層）などが使用可能である。また、半導体基板２０中には、キャパシタ絶縁膜２８を覆うように、プレート電極３０が形成されている。プレート電極３０は、例えば半導体基板２０中にｎ型不純物を注入することにより形成される。更に上記トレンチ３１内の上記ストレージノード電極２９の上部には、ｎ型不純物が導入されることにより低抵抗化された例えば多結晶シリコン層を材料とする、導電体層２６が形成されている。また、上記導電体層２６の一部を含む半導体基板２０の表面には素子分離領域３２が形成されている。
【００３０】
上記半導体基板２０の表面から離間した半導体基板２０内部には、板状のｎ型埋め込み層２１が埋設するように形成されている。更にこのｎ型埋め込み層２１は、その上面が、膜厚が厚い前記シリコン酸化膜２７の下部よりも深い位置となり、且つプレート電極３０に接するように形成されている。上記ｎ型埋め込み層２１にはｎ型不純物として、例えばリン（Ｐ）が導入されている。そして、上記半導体基板２０は、この板状のｎ型埋め込み層２１により上部領域２０Ａと下部領域２０Ｂとに電気的に分離されている。
【００３１】
半導体基板２０の上部領域２０Ａの表面上には、セルキャパシタＣＣのストレージノード電極２９に電気的に接続されるセルトランジスタＣＴが形成されている。すなわち、上部領域２０Ａの表面内には、ｎ型のソース領域２２及びドレイン領域２５が互いに離隔して形成されている。ソース領域２２は、導電体層２６に接続されている。また、ソース領域２２とドレイン領域２５との間のチャネル領域上には、ゲート絶縁膜２３を介在してゲート電極（ワード線ＷＬ）２４が形成されている。
【００３２】
以上により、セルキャパシタＣＣとセルトランジスタＣＴとを含むメモリセルＭＣが形成されている。そして半導体基板２０上には、上記メモリセルＭＣを被覆するようにして、層間絶縁膜３３が形成されている。更に層間絶縁膜３３上には、金属配線層３４が形成されている。金属配線層３４はビット線ＢＬとして機能する。ソース領域２２は上記トレンチ３１の側壁部で上記導電体層２６と電気的に接続されている。そして、層間絶縁膜３３中にコンタクトプラグＣＰが形成され、該コンタクトプラグＣＰの上面は金属配線層３３に接し、該下面はドレイン領域２５に接している。
【００３３】
すなわち、上記構成のメモリセルＭＣでは、半導体基板２０に形成されたトレンチ３１内にキャパシタが形成されている。そして、ベリード・ストラップ（埋め込みストラップ）として作用する導電体層２６を介して、セルキャパシタＣＣのストレージノード電極２９が、絶縁ゲート型トランジスタのソース領域２２接続されている。そして、キャパシタの形状は、板状のｎ型埋め込み層２１に試験管状のトレンチが突き刺さっているような形状にされている。そして、データの読み出し及び書き込み時には、電圧発生回路４によって負電圧ＶＢＢが上部領域２０Ａに印加される。また下部領域２０Ｂ及びｎ型埋め込み層２１には、例えばロウデコーダ２によって０Ｖが印加される。これにより、プレート電極３０の電位も０Ｖとされる。
【００３４】
＜電源発生回路４の詳細について＞  
次に、電源発生回路４について図３を用いて説明する。図３は、電源発生回路４のブロック図である。
【００３５】
図示するように、電源発生回路４はバンドギャップリファレンス回路１０（以下、ＢＧＲ回路１０と称す）、基準電圧発生回路１１（以下、Ｒｅｆ回路１１と称す）、負電圧発生回路１２、及び正電圧発生回路１３を備える。以下、電源発生回路４の構成についてそれぞれ説明する。
【００３６】
ＢＧＲ回路１０は、外部電源から電圧を供給され、この電圧に基づいて電圧ＶＢＧＲを発生する。そして、得られた電圧ＶＢＧＲをＲｅｆ回路１１に供給する。電圧ＶＢＧＲは、温度には依存しない一定の特性を有している。ＢＧＲ回路１０が発生させる電位ＶＢＧＲについては後述する。
【００３７】
Ｒｅｆ回路１１は、上記ＢＧＲ回路１０から与えられる電圧ＶＢＧＲに基づき基準電圧ＶＲＥＦ１を発生する。そして、発生させた基準電圧ＶＲＥＦ１を、負電圧発生回路１２へと供給する。またＲｅｆ回路１１は、電圧ＶＢＧＲに基づいて基準電圧ＶＲＥＦ２を発生し、正電圧発生回路１３へ供給する。基準電圧ＶＲＥＦ１、ＶＲＥＦ２（以下、区別しない場合は、単に基準電圧ＶＲＥＦと称す）は同じ値であっても良いし、異なる値であっても良い。
【００３８】
負電圧発生回路１２は、Ｒｅｆ回路１１から与えられる基準電圧ＶＲＥＦ１に基づき、負電圧ＶＢＢを発生する。負電圧発生回路１２で発生された負電圧ＶＢＢは、セルトランジスタＣＴのバックゲートに印加される。
【００３９】
正電圧発生回路１３は、Ｒｅｆ回路１１から与えられる基準電圧ＶＲＥＦ２に基づき、正電圧ＶＰＰを発生する。正電圧発生回路１３で発生された正電圧ＶＰＰは、ロウデコーダ２に与えられる。そして前述の通り、ロウデコーダ２は選択ワード線ＷＬに対して正電圧ＶＰＰを印加する。
【００４０】
次に、上記ＢＧＲ回路１０、Ｒｅｆ回路１１、負電圧発生回路１２、及び正電圧発生回路１３の詳細について説明する。まず、ＢＧＲ回路１０から説明する。
【００４１】
＜ＢＧＲ回路１０について＞  
図４は電源発生回路４が備えるＢＧＲ回路１０の回路図である。図示するように、ＢＧＲ回路１０は、抵抗素子３５〜３７、ｐ型ＭＯＳトランジスタ４０〜４４、差動増幅器４５、４６（以下、オペアンプ４５、４６と称する）、ダイオード４７、及び並列接続されたＮ個のダイオード４８（Ｎ：自然数）を備える。ダイオード４８の数は、例えば１００個である（Ｎ＝１００）。
【００４２】
ＢＧＲ回路１０は外部電源から与えられる電圧を電源電圧として用いて動作し、該外部電源より電圧が投入されると、電圧ＶＢＧＲを発生する。
【００４３】
ＭＯＳトランジスタ４０は、ゲートがオペアンプ４５の出力端子に接続され、ソースには外部電源が接続されている。ダイオード４７は、アノードがＭＯＳトランジスタ４０のドレインに接続され、カソードは接地されている。ＭＯＳトランジスタ４０のドレインとダイオード４７のアノードとの接続ノードにおける電位を、以下Ｖａと呼ぶ。ＭＯＳトランジスタ４１は、ゲートがオペアンプ４５の出力端子に接続され、ソースには外部電源が接続され、ドレインには抵抗素子３５の一端が接続されている。ＭＯＳトランジスタ４１のドレインと抵抗素子３５の一端との接続ノードにおける電位を、以下Ｖｂと呼ぶ。抵抗素子３５の他端は、Ｎ個のダイオード４８のアノードに接続されている。ダイオード４８のカソードは接地されている。ＭＯＳトランジスタ４０のドレインとダイオード４７のアノードとの接続ノードは、オペアンプ４５、４６の反転入力端子に接続されている。またＭＯＳトランジスタ４１のドレインと抵抗素子３５の一端との接続ノードは、オペアンプ４５の正入力端子に接続されている。すなわちオペアンプ４５は、電位Ｖａと電位Ｖｂとを比較し、両者が一致するように、ＭＯＳトランジスタ４０、４１のゲート電位を制御する。
【００４４】
ＭＯＳトランジスタ４２は、ゲートがオペアンプ４５の出力端子に接続され、ソースには外部電源が接続されている。ＭＯＳトランジスタ４３は、ゲートがオペアンプ４６の出力端子に接続され、ソースには外部電源が接続されている。ＭＯＳトランジスタ４２、４３のドレインは共通接続され、この共通接続ノードは抵抗素子３６の一端に接続されている。抵抗素子３６の他端は接地されている。ＭＯＳトランジスタ４４のゲートはオペアンプ４６の出力端子に接続され、ソースには外部電源が接続され、ドレインは抵抗素子３７の一端に接続されている。ＭＯＳトランジスタ４４のドレインと抵抗素子３７の一端との接続ノードにおける電位を、以下Ｖｃと呼ぶ。抵抗素子３７の他端は接地されている。ＭＯＳトランジスタ４４のドレインと抵抗素子３７の一端との接続ノードは、オペアンプ４６の正入力端子に接続されている。また、ＭＯＳトランジスタ４０のドレインとダイオード４７のアノードとの接続ノードは、オペアンプ４６の反転入力端子に接続されている。すなわちオペアンプ４６は、電位Ｖａと電位Ｖｃとを比較し、両者が一致するように、ＭＯＳトランジスタ４４のゲート電位を制御する。そして、ＭＯＳトランジスタ４２、４３のドレインと抵抗素子３６の一端との接続ノードにおける電圧が、電圧ＶＢＧＲとして出力される。なお、オペアンプ４５、４６の出力電圧（比較結果）を、それぞれＢｉａｓ１、Ｂｉａｓ２とする。
【００４５】
ＢＧＲ回路１０の出力する電圧ＶＢＧＲは、下記の（１）式で表される。  
ＶＢＧＲ＝（Ｒ２／Ｒ３）・（Ｖｆ１＋（Ｒ３／Ｒ１）・ＶＴ・ｌｎ（Ｎ））…（１）  
ここで、Ｒ１〜Ｒ３はそれぞれ抵抗素子３５〜３７の抵抗値、Ｖｆ１はダイオード４７における電圧降下、ＶＴとはダイオード４８（Ｎ：自然数）の熱起電力であり、（ｋ・Ｔ／ｑ）と表すことも出来る。但し、ｋはボルツマン定数、Ｔは周囲温度（絶対温度）、ｑは電子の電荷量である。（１）式から明らかなように、抵抗素子３５〜３７の抵抗値Ｒ１、Ｒ２、Ｒ３を可変とし、抵抗値Ｒ１、Ｒ２、Ｒ３を調整することで、電圧ＶＢＧＲの温度特性を任意に調整できる。
【００４６】
つまり、（１）式を絶対温度Ｔで微分した値（∂ＶＢＧＲ／∂Ｔ）が‘０’となるよう、抵抗値Ｒ１、Ｒ３を調整することで、温度に依存しない一定電圧を発生させることが可能である。また、この際、抵抗素子Ｒ２に流れる電流Ｉｂｇｒは
Ｉｂｇｒ＝Ｖｆ1／Ｒ３＋（ＶＴｌｎ（Ｎ）／Ｒ１）…（２）  
となる。すなわち、電圧ＶＧＢＲにおいて、温度に寄らず一定の値を保つよう抵抗値Ｒ１、Ｒ３を決定することで、同時に電流Ｉｂｇｒの値も温度に依存しない電流となる。
【００４７】
＜Ｒｅｆ回路１１について＞  
次にＲｅｆ回路１１について説明する。以下では、Ｒｅｆ回路１１のうち、基準電圧ＶＲＥＦ１を発生する領域についてのみ示す。図５はＲｅｆ回路１１の回路図である。図示するようにＲｅｆ回路１１は差動増幅器５０（以下、オペアンプ５０と称す）、及びｐ型ＭＯＳトランジスタ４９を備える。
【００４８】
上記ＢＧＲ回路１０から供給された電圧ＶＢＧＲはオペアンプ５０の反転入力端子に供給される。ＭＯＳトランジスタ４９は、ゲートがオペアンプ５０の出力端子に接続され、ソースには外部電源が接続されている。ＭＯＳトランジスタ４９のドレインは、オペアンプ５０の正入力端子に接続されている。すなわちオペアンプ５０は、ＭＯＳトランジスタ４９のドレイン電位が電圧ＶＢＧＲに等しくなるよう、ＭＯＳトランジスタ４９のゲート電位を制御する。そして、ＭＯＳトランジスタ４９のドレイン電圧が、基準電圧ＶＲＥＦ１として出力される。つまり、Ｒｅｆ回路１１に外部電圧及び上記ＢＧＲ回路１０から電圧ＶＢＧＲが印加され、出力電圧として基準電圧ＶＲＥＦ１が出力される。なお、本実施形態において図５に示すＲｅｆ回路１１はユニティゲインバッファーである。すなわち供給された電圧ＶＢＧＲ、基準電圧ＶＲＥＦ１のそれぞれの大きさは同一である。
【００４９】
前述の通り、基準電圧ＶＲＥＦ１、ＶＲＥＦ２は等しくても良い。この場合には、ＭＯＳトランジスタ４９のドレイン電位をそのまま基準電圧ＶＲＥＦ２として用いても良い。
【００５０】
＜負電圧発生回路１２の詳細＞
次に、図６を用いて負電圧発生回路１２の詳細について説明する。図６は負電圧発生回路１２のブロック図である。図示するように、負電圧発生回路１２は、比較器５１、チャージポンプ５２、及びレベルモニター部５３を備えている。
【００５１】
図示するように、レベルモニター部５３は、電流源５３ａ、及び抵抗素子５３ｂを備えている。電流源５３ａの出力ノードは抵抗素子５３ｂの一端に接続されている。以下、電流源５３ａと抵抗素子５３ｂとの接続ノードをノードＮ１と呼ぶ。また、抵抗素子５３ｂの他端は、電位検知の対象となる第２ノードＮ２に接続されている。電位検知については後述する。なお、電流源５３ａが動作するための電圧は、図１に示した半導体装置の外部から供給しても良いし、該半導体装置に含まれるいずれかの回路から供給しても良い。
【００５２】
比較器５１は、正入力端子がノードＮ１に接続され、反転入力端子に上記ＲＥＦ回路１１から供給された基準電圧ＶＲＥＦ１が供給される。以下、ノードＮ１における電圧をＶＲＥＦ＿ｍｏｎｉと呼ぶ。更に、比較器５１の出力端はチャージポンプ５２に接続されている。
【００５３】
すなわち比較器５１は、基準電圧ＶＲＥＦ１と電圧ＶＲＥＦ＿ｍｏｎｉとを比較する。そして、比較器５１は、比較結果を信号ＶＢＢＧＯ（‘Ｈ’又は‘Ｌ’レベル）として、チャージポンプ５２へと出力する。つまり、例えばＶＲＥＦ１≧ＶＲＥＦ＿ｍｏｎｉである場合、比較器５１はＶＢＢＧＯとして‘Ｌ’を出力し、ＶＲＥＦ１＜ＶＲＥＦ＿ｍｏｎｉである場合、比較器５１はＶＢＢＧＯとして‘Ｈ’を出力する。
【００５４】
チャージポンプ５２は、負電圧を発生するチャージポンプ回路である。そして、比較器５１から供給される信号ＶＢＢＧＯに基づき、負電圧ＶＢＢを発生する。負電圧ＶＢＢは、上記電位検知の対象となる第２ノードＮ２にも与えられる。チャージポンプ５２は負電圧ＶＢＢを常に設定値（例えば−０．３［Ｖ］）に保たれるよう、ポンピング又はその停止を行うことで負電圧ＶＢＢの値の制御を行っている。つまり、ＶＢＢＧＯ＝‘Ｈ’の場合、チャージポンプ５２はポンピングを行い、負電圧ＶＢＢの電位を設定電位まで降圧させる。すなわち、マイナス側（−０．３［Ｖ］に向かう方向へ）へ電位を下げる。またＶＢＢＧＯ＝‘Ｌ’の場合、チャージポンプ５２はポンピングを停止する。また、設定電圧に維持されたＶＢＢは、図３に示すようにセルトランジスタＣＴのバックゲートバイアスとして印加される。
【００５５】
＜負電圧発生回路１２の動作について＞  
次に具体例な数値を挙げ、上記負電圧発生回路１２の動作について説明する。
【００５６】
図６において、電圧ＶＲＥＦ＿ｍｏｎｉは下記（３）式で表される。
【００５７】
ＶＲＥＦ＿ｍｏｎｉ＝Ｉｂｉａｓ×Ｒｍ＋ＶＢＢ    （３）  
ここで、Ｉｂｉａｓは電流源５３ａから出力される電流であり、Ｒｍは抵抗素子５３ｂの抵抗値であり、上式（３）はオームの法則を適用する事で導くことが出来る。
【００５８】
また例えばここで、基準電圧ＶＲＥＦの値を１．０［Ｖ］、ＶＢＢの設定値を−０．３［Ｖ］とする。そこで、Ｉｂｉａｓ×Ｒｍ＝１．３［Ｖ］となるＩｂｉａｓ、抵抗素子５３ｂの値を決定する。これにより、ＶＢＢ＝−０．３［Ｖ］であれば、ＶＲＥＦ＿ｍｏｎｉの電圧は１．０［Ｖ］となり、ＶＲＥＦ＿ｍｏｎｉ＝ＶＲＥＦ１となる。従って、信号ＶＢＢＧＯ＝‘Ｌ’となる。その結果、チャージポンプ５２はポンピングを停止する。
【００５９】
また、例えば、ＶＲＥＦ＿ｍｏｎｉの電圧が１．０［Ｖ］未満である場合も同様である。すなわち、ＶＢＢが−０．３［Ｖ］よりも深くなると（すなわち、｜ＶＢＢ｜＞０．３Ｖ）、ＶＲＥＦ＿ｍｏｎｉは１．０［Ｖ］より低くなる。この場合、比較器５１はＶＢＢＧＯとして‘Ｌ’を出力する。比較器５１から結果‘Ｌ’を供給されたチャージポンプ５２は、ＶＢＢのポンピングを停止する。
【００６０】
また、ＶＢＢが−０．３［Ｖ］よりも浅くなると（すなわち、｜ＶＢＢ｜＜０．３［Ｖ］）、ＶＲＥＦ＿ｍｏｎｉの電圧が１．０［Ｖ］より高くなる。この場合、比較器５１はＶＢＢＧＯとして‘Ｈ’を出力する。従って、チャージポンプ５２はポンピングを行い、ＶＢＢが設定値になるまで下降させる。すなわち、ＶＢＢが−０．３［Ｖ］に達するまでポンピングを行う。ＶＢＢの電位が設定電位（−０．３［Ｖ］）に達した時点でチャージポンプ５２によるポンピングが停止される。
【００６１】
＜正電圧発生回路１３の詳細＞  
次に図３に示す正電圧発生回路１３について図７を用いて説明する。図７は正電圧発生回路１３のブロック図である。図示するように、正電圧発生回路１３は抵抗素子３８、３９、比較器５４及びチャージポンプ５５を備えており、上記Ｒｅｆ回路１１から供給される基準電圧ＶＲＥＦ２を使用して正電圧ＶＰＰを制御する。また、抵抗素子３８の抵抗値はＲ４、抵抗素子３９の抵抗値はＲ５である。
【００６２】
抵抗素子３８と抵抗素子３９とが互いの一端を共通にして直列に接続されている。また、抵抗素子３９の他端はグランド（０［Ｖ］）に接地されている。抵抗素子３８の他端は電位検知の対象となるノードに接続されている。このノードには、チャージポンプ５５の発生した正電圧ＶＰＰが印加される。これにより、検知対象となる正電圧ＶＰＰの値を確認することが出来る。また、抵抗素子３８、３９は直列接続されることで正電圧ＶＰＰを分圧する役目を持っている。
【００６３】
比較器５４は、抵抗素子３８の一端と抵抗素子３９との共通する互いの一端に接続された正入力端子と、上記Ｒｅｆ回路１１から供給された基準電圧ＶＲＥＦ２が供給される反転入力端子とを備える。以下、抵抗素子３８、３９の接続ノードにおける電位をＶＲＥＦ＿ＶＰＰと呼ぶ。更に、比較器５４の出力端はチャージポンプ５５に接続されている。すなわち比較器５４は、電位ＶＲＥＦ２とＶＲＥＦ＿ＶＰＰとを比較する。そして、比較結果を信号ＶＰＰＧＯ（‘Ｈ’又は‘Ｌ’レベル）として、チャージポンプ５５へと出力する。つまり、例えばＶＲＥＦ２＞ＶＲＥＦ＿ＶＰＰである場合、比較器５４はＶＰＰＧＯとして‘Ｈ’を出力し、ＶＲＥＦ２≦ＶＲＥＦ＿ＶＰＰである場合、比較器５４はＶＰＰＧＯとして‘Ｌ’を出力する。
【００６４】
チャージポンプ５５は、正電圧を発生するチャージポンプ回路である。比較器５４から供給される信号ＶＰＰＧＯに基づき、正電圧ＶＰＰを発生する。チャージポンプ５５は、正電圧ＶＰＰの値が常に設定値（例えば３．２［Ｖ］）に保たれるよう、ポンピング又はその停止を行うことで、正電圧ＶＰＰの制御を行っている。つまり、ＶＰＰＧＯ＝‘Ｈ’の場合、チャージポンプ５５はポンピングを行い、正電圧ＶＰＰを設定電位まで上昇させる。すなわち、プラス側（３．２［Ｖ］に向かう方向へ）へ電位を上げる。またＶＰＰＧＯ＝‘Ｌ’の場合、チャージポンプ５５はポンピングを停止する。また、設定電圧に維持された正電圧ＶＰＰは、選択ワード線ＷＬに印加される。
【００６５】
＜正電圧発生回路１３の動作について＞  
次に具体例な数値を挙げ、上記正電圧発生回路１３の動作について説明する。
【００６６】
例えばここで、基準電圧ＶＲＥＦの値を１．０［Ｖ］、正電圧ＶＰＰの設定値を３．２［Ｖ］とする。また、抵抗素子３８の抵抗値を２２[Ω]、抵抗素子３９の抵抗値を１０[Ω]とする。なお、図示するように、抵抗素子３９の一端はグランド（０[Ｖ]）に接地されている。
【００６７】
正電圧ＶＰＰ＝３．２［Ｖ］の場合、電圧ＶＲＥＦ＿ＶＰＰは基準電圧ＶＲＥＦ２と同じ１．０[Ｖ]となる。これにより、比較器５４からはＶＰＰＧＯとして‘Ｌ’を出力する。その結果、チャージポンプ５５はポンピングを停止する。また、正電圧ＶＰＰが３．２［Ｖ］より高い場合も同様である。すなわち、正電圧ＶＰＰが３．２［Ｖ］よりも高くなると、電圧ＶＲＥＦ＿ＶＰＰが１．０［Ｖ］以上となるから、ＶＰＰＧＯは‘Ｌ’となる。
【００６８】
また、正電圧ＶＰＰが３．２［Ｖ］よりも低くなると、電圧ＶＲＥＦ＿ＶＰＰが１．０［Ｖ］未満となってしまう。この場合、比較器５４はＶＰＰＧＯを‘Ｈ’とする。従ってチャージポンプ５５は、正電圧ＶＰＰのポンピングを行い、正電圧ＶＰＰが設定値になるまでポンピングを行う。正電圧ＶＰＰが設定値（３．２［Ｖ］）に達した時点でチャージポンプ５５によるポンピングが停止される。
【００６９】
このように、図７に示す正電位発生回路１３は、正電圧ＶＰＰ自身を抵抗分圧でモニターし、比較器５４を介してチャージポンプ５５を制御する。
【００７０】
＜効果＞  
上記のように第１の実施形態に係る半導体装置によれば、下記（１）の効果が得られる。
【００７１】
（１）回路規模が小さく出来、動作特性が向上できる。  
本効果につき、本実施形態に対する比較例を挙げつつ以下詳細に説明する。
【００７２】
まず、ＤＲＡＭ型のメモリセルＭＣはその特性として、セルキャパシタＣＣに蓄積された電荷を保持するため、定期的にリフレッシュ動作を行っている。これは、セルキャパシタＣＣに蓄積された電荷がリーク（例えば、オフリーク、Junctionリーク）電流により漏れ出すといったＤＲＡＭセル特有の問題があるからである。更に例えば、このリーク電流が大きい場合、セルキャパシタＣＣに蓄積された電荷を保持するためには、短い周期でのリフレッシュ動作が不可欠であった。しかし、上記周期を短くするとスタンバイ電流の増加を招いてしまう。これは、リフレッシュ動作を制御する回路動作を伴うためである。
【００７３】
このため、リーク電流は小さく、セルキャパシタＣＣに蓄積されている電荷の保持する時間は長い方が良い。しかし、メモリ内部で発生する負電圧ＶＢＢのバラつきが生じると、上記リーク電流が増加してしまうといった問題が発生していた。この問題につき図８を用いて説明する。なお、バックバイアスとして印加する負電圧ＶＢＢの役割の１つとして、上部領域２０Ａとドレインとして機能するｎ型不純物層２２との間に逆バイアスを掛けることで、該上部領域２０Ａ、ｎ型不純物層２２間におけるリーク電流を抑圧させるために使用される。
【００７４】
図８にメモリセルＭＣの断面図を示す。図８は、メモリセルアレイ１の備えるメモリセルＭＣの、ビット線ＢＬ方向に沿った断面図である。なお、本実施形態と同じ部材には同様の参照番号を付している。
【００７５】
図示するように、ワード線ＷＬとして機能するゲート電極２４に、正電圧ＶＰＰが印加されるものとする。また同時にセルトランジスタＣＴのバックゲートＶＢＢが印加されるものとする。
【００７６】
メモリセルＭＣは揮発性であるため、セルキャパシタＣＣに長い時間、電荷を保持することができない。すなわち、セルキャパシタＣＣに蓄積された電荷は、セルトランジスタＣＴに掛かる負電位のバラつきにより発生するリーク電流に起因して漏れ出してしまう。
【００７７】
ここで例えば、セルトランジスタＣＴのゲート電極２４に正電圧ＶＰＰ、ビット線ＢＬにＶＢＬＨ（選択時に印加される電圧を、ＶＢＬＨとする）を印加することで、セルキャパシタＣＣに‘１’データが書き込まれているとする。この際、例えばセルトランジスタＣＴに、設定電圧（例えば−０．３［Ｖ］）よりも深い負電圧ＶＢＢが印加されるとする。例えば、負電圧ＶＢＢの値が、よりマイナス側になった、例えば−０．５［Ｖ］などである。
【００７８】
この場合、バックバイアス効果により必要以上にゲートの閾値が相対的に上昇する為、オフリーク電流（チャネルリーク電流、図中（ａ）、Ｉｏｆｆと示す。）は減少する。しかし、図示するようにｐ型の上部領域２０Ａと、ソースとして機能するｎ型不純物層２２との間が、ｐｎ接合の逆バイアスとなる。そしてＶＢＢが深くなることにより、該ｐｎ接合に掛かる逆バイアスが大きくなり、その結果、結晶欠陥によるＪｕｎｃｔｉｏｎリーク電流（図中（ｂ）、Ｉｊｕｎｃと示す）が増加する。すなわち、セルキャパシタＣＣに蓄積されている電荷の保持時間が短くなる（以下この現象をポーズ特性の劣化と称す）。
【００７９】
逆に、例えばセルトランジスタＣＴに印加される負電圧ＶＢＢの値が、設定値（例えば−０．３［Ｖ］）よりも浅かったとする。例えば、ＶＢＢの値が、設定電圧よりプラス側になった、例えば−０．１［Ｖ］などである。この場合、上部領域２０Ｂとｎ型不純物層２２との間のｐｎ接合に掛かる逆バイアスが小さくなる。このため、Ｊｕｎｃｔｉｏｎリークが減少する。しかし、バックバイアス効果によりゲートの閾値が相対的に下降する為、オフリーク（チャネルリーク）電流は増加する。すなわち、この場合においてもメモリセルＭＣのポーズ特性の劣化が生じる。
【００８０】
また上述したＶＮＮを印加する場合も同様である。なお、ＶＮＮとは、非選択ワード線ＷＬ（ゲート電極２４）に印加される負電圧である。すなわち、ＶＮＮが深いとオフリークは減少するが、ＧＩＤＬ（Gate Induced Drain Leakage）と呼ばれる現象によって流れるリーク電流（図中（ｃ）、ＩＧＩＤＬと示す）が増加するためポーズ特性が劣化する。逆に、ＶＮＮが浅くなるとＩＧＩＤＬは減少するが、オフリーク電流が増加する。
【００８１】
このように、負電圧ＶＢＢ及び負電圧ＶＮＮは設定電圧よりも深すぎても、浅すぎても問題となるため、あるウィンドウの範囲内で設定する必要がある。すなわち、負電圧ＶＢＢ及び負電圧ＶＮＮは、ウィンドウの中心値近傍に設定されていることが望ましく、更に、設定値に対する一定のばらつき幅は、より狭いことが望ましい。しかし、後述する比較例として挙げる負電圧発生回路であると、制御システムの構造上、バラつきが大きくなってしまう問題を抱えている。以下、負電圧発生回路について図９を用いて説明する。
【００８２】
＜負電圧発生回路（比較例）＞  
図９は比較の一例として挙げる負電圧発生回路１５のブロック図である。なお、図９に示す負電圧発生回路１５は図３における負電圧発生回路１２に相当する。図示するように、負電圧発生回路１５は、比較器６０、チャージポンプ６１、ＶＲＥＦＤＣＢ発生回路６２、抵抗素子６５、６６を備える。また、比較器６０、チャージポンプ６１に関しては上述した負電圧発生回路１２における比較器５１、チャージポンプ５２と同一であるので説明を省略する。
【００８３】
ＶＲＥＦＤＣＢ発生回路６２は、抵抗素子６３、６４、差動増幅器５９（以下、オペアンプ５９と称す）、ｐ型ＭＯＳトランジスタ５８を備える。
【００８４】
ＭＯＳトランジスタ５８のゲートにオペアンプ５９の出力が供給されている。また、該ＭＯＳトランジスタ５８のソースには外部電源が接続され、ドレインには抵抗素子６３の一端が接続されている。また、ＭＯＳトランジスタ５８のドレインと抵抗素子６３との接続ノードにおける電圧が、抵抗素子６５、６６により分圧される。該抵抗素子６３の他端は、抵抗素子６４の一端と直列接続されており、該抵抗素子６４の他端はグランド（０［Ｖ］）に接地されている。すなわち、上記ＭＯＳトランジスタ５８のドレインから出力される電圧を抵抗素子６３、６４により分圧する。また、抵抗素子６３の抵抗値はＲａ、抵抗素子６４の抵抗値はＲｂである。
【００８５】
オペアンプ５９の反転入力端子には、前述したＲｅｆ回路１１で生成された電圧ＶＲＥＦが供給される。また、抵抗素子６３、６４との接続ノードにおける電圧がオペアンプ５９の正入力端子に供給される。すなわち、オペアンプ５９は、該オペアンプ５９に供給される上記基準電圧ＶＲＥＦと抵抗素子６３、６４との接続ノードにおける電圧とを比較する。その結果、基準電圧ＶＲＥＦと該接続ノードとに掛かる電圧が一致するように、ＭＯＳトランジスタ５８に印加する電圧を制御する。
【００８６】
このように一例に挙げた負電圧発生回路１５では上記ＶＲＥＦＤＣＢ発生回路６２が必要とされていた。なぜなら、負電圧ＶＢＢを設定値に制御するために、比較器６０が基準電圧ＶＲＥＦを用いて比較しているからである。このため、一例に挙げた負電圧発生回路１５における負電圧ＶＢＢだけでは、基準電圧ＶＲＥＦと比較させるための電圧を出力することができなかった。
【００８７】
そこで、図９に示す一例の負電圧発生回路１５では、新たに上記ＶＲＥＦＤＣＢ発生回路６２を設けることで、負電圧ＶＢＢを設定値に制御する負電圧発生回路として機能させていた。このようなことから負電圧ＶＢＢの値がバラつかないようにするためには、ＶＲＥＦＤＣＢ発生回路６２が、その製造プロセスや、ＶＲＥＦＤＣＢ発生回路６２に供給する外部からの電源電圧、温度に対して一定の特性を持つことが望ましい。しかし、図示する負電位発生回路１５では、ＶＲＥＦＤＣＢ発生回路６２がバラつくだけでなく、そのバラつきを抵抗素子６５、６６の比によっては増幅もさせていた。
【００８８】
以下、具体例を挙げて説明する。
【００８９】
＜負電圧発生回路１２の動作＞  
次に具体例な数値を挙げ、上記比較例として挙げた負電圧発生回路１５の動作について説明する。
【００９０】
例えば、負電圧ＶＢＢを設定電圧（−０．３［Ｖ］）、基準電圧ＶＲＥＦの電位を１．０［Ｖ］、ＶＲＥＦＤＣＢ発生回路６２からの電圧ＶＲＥＦＤＣＢを１．６［Ｖ］とする。この時、抵抗素子６５、６６の接続ノードにおける電圧を、比較器６０の正入力端子に供給される基準電圧ＶＲＥＦ（１．０［Ｖ］）と同一の電位にする。つまりこの時、抵抗素子の値はそれぞれ例えば、Ｒ６＝６［Ω］、Ｒ７＝１３［Ω］となる。
【００９１】
また、図示する負電圧発生回路１５では、負電圧ＶＢＢと電圧ＶＲＥＦＤＣＢとの電位差を、抵抗素子６５、６６を用いて分圧する。つまり、電圧ＶＲＥＦ＿ＶＢＢと基準電位ＶＲＥＦとを比較器６０で比較する。そして、比較器６０から供給される信号ＶＢＢＧＯ＝‘Ｈ’又は‘Ｌ’いずれかに基づきチャージポンプ６１は負電圧ＶＢＢを発生する。このため、負電圧ＶＢＢは下記（４）式で表される。
【００９２】
ＶＢＢ＝｛（Ｒ６＋Ｒ７）／Ｒ６｝ＶＲＥＦ−（Ｒ７／Ｒ６）ＶＲＥＦＤＣＢ…（４）  
と表すことが出来る。但し、Ｒ６、Ｒ７はそれぞれ抵抗素子６５、６６の抵抗値である。また、上記（４）の電圧ＶＲＥＦＤＣＢは、下記（５）式で表される。
【００９３】
ＶＲＥＦＤＣＢ＝（１＋Ｒａ／Ｒｂ）×ＶＲＥＦ…（５）  
但し、Ｒａ、Ｒｂはそれぞれ抵抗素子６３、６４の抵抗値である。つまり、上述したように基準電圧ＶＲＥＦは１．０［Ｖ］であるから、電圧ＶＲＥＦＤＣＢの値を１．６［Ｖ］としたいとき、抵抗比率Ｒａ／Ｒｂの値は０．６となる。すなわち、例えば抵抗素子６３＝６［Ω］、Ｒｂ＝１０［Ω］とする。これにより、基準電圧１．０［Ｖ］と比較する電圧ＶＲＥＦ＿ＶＢＢのための電圧ＶＲＥＦＤＣＢを（１．６［Ｖ］として）得る事が出来る。しかし例えば基準電圧ＶＲＥＦがバラついてしまった場合、（５）式より１．６倍となって電圧ＶＲＥＦＤＣＢがバラついてしまう。
【００９４】
また更に（４）式より、基準電圧ＶＲＥＦに対し１．６倍バラついた電圧ＶＲＥＦＤＣＢの値が更に（Ｒ７／Ｒ６）倍となってバラつく。ここでは、抵抗素子３８＝６［Ω］、抵抗素子３９＝１３［Ω］としているので、つまり、１３／６倍となってバラついてしまう。負電圧発生回路は上記正電圧ＶＰＰにおける回路と異なり、ＶＲＥＦＤＣＢ発生回路６２も負電圧ＶＢＢのバラつきの原因となる。ここで、例えば、抵抗素子６５、６６の値をそれぞれ１［Ω］とすれば、Ｒ７／Ｒ６によるＶＲＥＦＤＣＢバラつきの増幅はなくなる(（４）式による増幅はなくなる)。しかし、たとえ抵抗素子６５、６６をそれぞれ１［Ω］としても電圧ＶＲＥＦＤＣＢの成分は（４）式から消すことが出来ない為、負電圧ＶＢＢのバラつきの成分としては残ってしまう。
【００９５】
また、たとえ抵抗素子６５、６６の比を１：１に設定しても、以下の課題が残る。つまり、上記説明と同様に負電圧ＶＢＢを設定電圧（−０．３［Ｖ］）、基準電圧ＶＲＥＦを１．０［Ｖ］、更にＭＯＳトランジスタ５８のソースに印加される外部電圧を１．８［Ｖ］設定した場合、ＶＲＥＦＤＣＢ発生回路６２から発生させるＶＲＥＦＤＣの値を２．３［Ｖ］に発生させることができなくなる。
【００９６】
以上のように、一例に挙げた負電圧発生回路であると、大きく以下の３つの問題があった。  
・問題点その１  
一例に挙げた負電圧発生回路であると、ＶＲＥＦＤＣＢ発生回路６２の電源として、２．３［Ｖ］以上の昇圧系電源を使用する必要がある。つまり、低電圧動作を考えた場合、電圧ＶＲＥＦＤＣＢレベルよりも外部電源が低いことが想定され、(例えば、外部電源＝１.８[Ｖ]、ＶＲＥＦＤＣＢ＝２.３[Ｖ])、ｃｈｉｐ（ＬＳＩ）内部の電圧発生回路により十分な動作マージンをもって電圧ＶＲＥＦＤＣＢを発生させるためには、電圧ＶＲＥＦＤＣＢ以上の電源が必要となる。Ｃｈｉｐ（ＬＳＩ）内に別の昇圧電源があれば、それを使うことも可能であるが、消費電流の増加懸念がある。なぜなら、昇圧電源を消費する場合、その消費を補うために昇圧回路が動作することによる消費電流分も加算されるからである。
【００９７】
また、ｃｈｉｐ（ＬＳＩ）内にそのような昇圧電源が無い場合には、新たな昇圧回路が必要となり回路規模の増加も招くこととなる。  
・問題点その２  
一例に挙げた負電圧発生回路は、ＶＲＥＦＤＣＢ発生回路６２を採用していたがために負電圧ＶＢＢのバラつきが顕著に生じていた。すなわち負電圧ＶＢＢのバラつきは、基準電圧ＶＲＥＦのバラつき、比較器６０のバラつき及びＶＲＥＦＤＣＢ発生回路６２のバラつきの足し合わせと考えることが出来る。なお、基準電圧ＶＲＥＦのバラつきは電圧ＶＢＧＲのバラつきとＲｅｆ回路１１のバラつきとの足し合わせとなる。更に、上述したようにＶＲＥＦＤＣＢ回路６２のバラつきは（Ｒ７／Ｒ６）倍される。
【００９８】
そして上記負電圧ＶＢＢのバラつきは、メモリセルＭＣのポーズ特性の劣化に直接影響を与える。つまり、ポーズ特性の劣化、並びにメモリセルＭＣのリフレッシュ周期が短くせざるを得ないことにより、スタンバイ電流の増加などを招いてしまう。  
・問題点その３  
一例に挙げた負電圧発生回路では、比較器６０で基準電圧ＶＲＥＦと比較するための電圧ＶＲＥＦ＿ＶＢＢを、抵抗素子６５、６６で分圧するため、ＶＲＥＦＤＣＢ発生回路６２を採用していた。すると、抵抗素子６５、６６以外にＶＲＥＦＤＣＢ発生回路６２から負電圧ＶＢＢの間における配線に寄生抵抗（配線抵抗、Ｖｉａ抵抗）などがあると、ＶＢＢとＶＲＥＦＤＣＢとの間の電位差の分圧比（抵抗値の比率）が崩れてしまう。その結果、負電圧ＶＢＢのバラつきに影響を与える要因となっていた。
【００９９】
以上３つの問題点は、低電圧で動作する製品において歩留まりを悪化させる原因となってきている。しかしながら本実施形態に係る負電圧発生回路であると、上記３つの問題を解決する事ができる。以下、問題点その１乃至その３に対する効果を、効果（１−１）〜（１−３）として述べる。
【０１００】
（１−１）回路規模を縮小出来る（その１）  
上記問題点その１に対して、本実施形態に係る負電圧発生回路では、ＶＲＥＦＤＣＢ発生回路６２を採用せず、図６に示すように電流源を採用している。更に、電流源を採用しているためＶＲＥＦＤＣＢ発生回路６２に使用する電源として必要とされる２．３［Ｖ］以上の昇圧電源も必要としなくなる。これにより、回路規模が小さく出来る。
【０１０１】
（１−２）負電圧のバラツキを抑制出来る（その１）  
また上記問題点その２に対し、本実施形態に係る半導体装置ではＶＲＥＦＤＣＢ発生回路６２を廃し、電流源を採用している。そのため負電圧ＶＢＢのバラつきは、基準電圧ＶＲＥＲのバラつき及び比較器５２のバラつきのみとなる。なお、前述のように、基準電圧ＶＲＥＦのバラつきは電圧ＶＢＧＲのバラつきとＲｅｆ回路１１のバラつきとの足し合わせである。
【０１０２】
これにより、比較例に挙げた負電圧発生回路に比べてＶＢＢのバラツキを抑制し、メモリセルＭＣのポーズ特性の劣化を抑圧することが出来る。
【０１０３】
（１−３）負電圧のバラツキを抑制出来る（その２）  
更に問題点その３に対して、本実施形態に係る半導体装置ではＶＲＥＦＤＣＢ発生回路６２を廃し、電流源を採用している。上記比較例では、ＶＲＥＦＤＣＢ発生回路６２から、負電圧発生回路１２までの配線距離が長いほど負電圧ＶＢＢの設定電位からのズレが大きくなる。すなわち、ＶＲＥＦＤＣＢ発生回路６２から負電圧発生回路１２までの寄生抵抗(配線における配線抵抗やＶｉａ等)が負電圧ＶＢＢのズレに影響を与えていた。しかし、本実施形態ではＶＲＥＦＤＣＢ発生回路６２のように電圧ではなく、電流源を採用している。そして電流源は出力抵抗が非常に大きく、従来のＶＲＥＦＤＣＢからレベルをモニターするノードまでの配線抵抗は実使用上無視出来る。従って、負電圧のバラツキを抑制出来る。
【０１０４】
［第２の実施形態］  
この発明に第２の実施形態に従った半導体装置について説明する。本実施形態に係る半導体装置は、上記第１の実施形態で説明した図３の電源発生回路４においてＶＢＧＲ回路１０、Ｒｅｆ回路１１、正電圧発生回路１３、及び負電圧発生回路１４を備えた構成をとる。すなわち本実施形態は、上記第１の実施形態で説明した負電圧発生回路１２を廃し、負電圧発生回路１４に置き換えたものである。
【０１０５】
また、本実施形態に係る半導体装置は、上記第１の実施形態のＢＧＲ回路１０内で流れる電流をカレントミラー回路により取り出し、これを抵抗素子６７に供給する。以下、負電圧発生回路１４について図１０を用いて説明する。
【０１０６】
図１０は、ＢＧＲ回路１０、Ｒｅｆ回路１１及び負電圧発生回路１４のブロック図である。図示するように負電圧発生回路１４は、ｐチャネルＭＯＳトランジスタ６８、６９、比較器５６、チャージポンプ５７、抵抗素子６７とを備えている。そして、ＭＯＳトランジスタ６８、６９は上記説明したＢＧＲ回路１０に流れる電流と同一の電流を得るための構成をとる。また、比較器５６、チャージポンプ５７、抵抗素子６７に関しては、上述した負電圧発生回路１２における比較器５６、チャージポンプ５２、抵抗素子５３ｂと同一であるので説明を省略する。
【０１０７】
＜ＭＯＳトランジスタ６８、６９について＞  
ＭＯＳトランジスタ６８、６９は、第１の実施形態で説明した電流源５３ａに相当する。ＭＯＳトランジスタ６８は、ゲートがオペアンプ４５の出力端に接続され、ソースには外部電源が接続されている。またＭＯＳトランジスタ６９は、ゲートがオペアンプ４６の出力端に接続され、ソースには外部電源が接続されている。そしてＭＯＳトランジスタ６８、６９のそれぞれのソースは互いに共通接続されている。そして共通接続されたソースには、抵抗素子６７の一端が接続されている。
【０１０８】
つまり、ＭＯＳトランジスタ６８、６９はそれぞれ、ＭＯＳトランジスタ４１、４４と共にカレントミラー回路を構成する。そして、ＭＯＳトランジスタ６８、６９はそれぞれＭＯＳトランジスタ４１、４４と同一の特性を有する。すなわち、同一の閾値電圧及びゲート幅を有する。従って、ＭＯＳトランジスタ６８、６９のドレイン電流は、ＭＯＳトランジスタ４１、４４のドレイン電流に等しくなる。ＢＧＲ回路１０におけるＭＯＳトランジスタ４１のドレインに流れる電流Ｉｂは下記（６）式で表される。
【０１０９】
Ｉｂ＝ＶＴｌｎ（Ｎ）／Ｒ１…（６）
そして、ＢＧＲ回路１０におけるＭＯＳトランジスタ４４のドレインに流れる電流Ｉｃは下記（７）式で表される。
【０１１０】
Ｉｃ＝Ｖｆ１／Ｒ３…（７）
従って、ＭＯＳトランジスタ６８、６９のドレイン電流も、それぞれ（６）、（７）式に等しく、電流源５３ａの出力電流はＩｂ＋Ｉｃとなる。すなわち、電流源５３ａの出力電流は、第１の実施形態で説明した（２）式となる。そして、（２）式に示す電流が、抵抗素子６７に流れる。
【０１１１】
第１の実施形態で説明した通り、ＭＯＳトランジスタ４１に流れる電流は温度に比例して増加する特性を持ち、逆にＭＯＳトランジスタ４４に流れる電流は温度に反比例して低下する特性を持つ。従って、（６）式及び（７）式の電流比を適当に決定することでＩｂ＋Ｉｃ＝Ｉｂｉａｓは、温度に依存しない定電流源となる。
【０１１２】
また、（６）式及び（７）式の電流比を適当に決定することで、
Ｉｂｉａｓ＝（ＶＢＧＲ／Ｒ２）…（８）  
と表すこともできる。
【０１１３】
＜効果＞  
上記本実施形態に係る半導体装置であると、上記第１の実施形態で説明した効果に加え、（２−１）〜（２−３）の効果を得ることができる。  
（２−１）回路規模を縮小出来る（その２）  
本実施形態に従った構成では、ＭＯＳトランジスタ６８、６９を用意し、ＢＧＲ回路１０内を流れる電流をミラーすることで温度特性の無い定電流Ｉｂｉａｓを得ている。すなわち、半導体装置内部の既存の回路を利用して、レイアウトサイズを大きくすること無く負電圧のバラつきを抑制することが出来る。従って、新たな電流源を用意する場合に比べ、回路規模を縮小出来る。
【０１１４】
（２−２）スタンバイ電流を削減出来る  
本実施形態に従った構成では、ＭＯＳトランジスタ６８、６９を用意し、ＢＧＲ回路１０内を流れる電流をミラーすることで温度特性の無い定電流Ｉｂｉａｓを得ている。従って、比較例の昇圧系電源を使用するＶＲＥＦＤＣＢ発生回路６２とは異なり、外部電源を使用して電流源を構成しているので、スタンバイ電流の大幅な削減が可能となる。
【０１１５】
（２−３）負電圧のバラツキを抑制出来る（その３）  
本実施形態に従った構成であると、上記第１の実施形態における負電圧発生回路よりも安定した負電圧を供給することができる。  
一般に、上記第１の実施形態で説明した抵抗素子５３ｂの抵抗値は、プロセスの製造プロセスや、温度等によって、わずかであるがバラついてしまう。そのバラつきとして、抵抗素子５３ｂのシート抵抗が挙げられる。すなわち、ＢＧＲ回路１０から供給される定電流Ｉｂｉａｓが一定である場合、比較器５６に供給される電圧ＶＲＥＦと比較される電圧ＶＲＥＦ＿ｍｏｎｉは、（Ｉｂｉａｓ×Ｒｍ）で表すことができる。Ｒｍは抵抗素子６７の抵抗値である。このため、抵抗素子６７の抵抗値バラつきによりＶＲＥＦ＿ｍｏｎｉがバラついてしまう。その結果、比較器５６、チャージポンプ５７を介して、負電圧ＶＢＢの値がバラついてしまう。
【０１１６】
これに対して、本実施形態では、定電流源５３ａの出力電流を（８）式で表される値とすることで、該電流が、抵抗素子６７のバラつきの影響を受けることから防止できる。すなわち、（８）式で表される電流が抵抗素子６７に流れると、抵抗素子６７で発生する電圧降下は、Ｒｍ×（ＶＢＧＲ／Ｒ２）である。従って、抵抗素子６７の抵抗値のバラつきは、抵抗素子３６の抵抗値のバラつきによって相殺できる。これは、抵抗素子３６、６７は同一基板上に配置され、同一の製造プロセスで製造されるため、両者のバラつきの程度もほぼ同程度となるからである。
【０１１７】
例えば抵抗素子６７の抵抗値Ｒｍが、バラつきにより、（Ｒｍ＋ΔＲ）に変化したとする。この場合、抵抗素子３５の抵抗値Ｒ２も同程度バラつき、その抵抗値は（Ｒ２＋ΔＲ）となる。従って、抵抗素子６７における電圧降下に対するΔＲの影響を無視することが出来る。その結果、（Ｉｂｉａｓ×Ｒｍ）で表される電圧ＶＲＥＦ＿ｍｏｎｉも、抵抗値のバラつきの影響を受けず安定した値となる。すなわち、これにより安定した負電圧ＶＢＢが得られる。
【０１１８】
また、第１の実施形態で説明したように、Ｉｂｉａｓは温度に対しても一定の値を有する。従って、抵抗素子６７における電圧降下は、抵抗値だけでなく温度に対しても影響を受けない。従って、抵抗値のバラつき及び温度に依存しない、安定した負電圧ＶＢＢが得られる。
【０１１９】
以上の結果、負電圧ＶＢＢのバラつきを小さくすることが出来る。負電圧ＶＢＢの設定電圧に対するバラつきを、図１１に示す。図１１は、縦軸にその頻度を示し、横軸に負電圧ＶＢＢの値を表したグラフである。図１１に示す（ａ）は上記比較例として一例に挙げた半導体装置に係る負電圧発生回路による負電圧ＶＢＢの分布を示し、（ｂ）は本実施形態における負電圧ＶＢＢの分布を示している。図示するように、本実施形態に係る構成であると、比較例に比べて負電圧ＶＢＢのズレ幅を大幅に縮小出来る。
【０１２０】
以上のように、この発明の第１、第２の実施形態に係る半導体装置であると、負電圧のバラツキを抑制出来る。なお、上記第２の実施形態では、ＢＧＲ回路１０におけるＭＯＳトランジスタ４１、４４の両方からの電流を用いて温度に依存しない定電流源とする場合について説明した。しかし、ＭＯＳトランジスタ４１、４４のドレインに流れる電流の比率を適当に変えることで、セルトランジスタＣＴを温度に依存しないよう制御することが出来る。
【０１２１】
通常、セルトランジスタＣＴの閾値電圧は温度に依存する特性を持つ。つまり、セルトランジスタＣＴは、低温時であるほど、閾値電圧が上昇する。そして、高温時であるほど、閾値電圧が低下する。もしこの時、セルトランジスタＣＴのバックゲートバイアスとして印加される負電圧ＶＢＢが一定であるとすると、セルトランジスタＣＴの閾値電圧がそのまま温度特性として現れる。このセルトランジスタＣＴの温度特性を鑑みて、上記第１、第２の実施形態で説明した負電圧ＶＢＢの設定電位を意図的に変動させることで、セルトランジスタＣＴ全体として温度に依存しない特性を持たせても良い。
【０１２２】
そこで、以下に述べる方法により、負電圧ＶＢＢに温度特性を持たせるようにしても良い。すなわち、（８）式により、負電圧ＶＢＢの電圧レベルを積極的に変化させる構成としても良い。
【０１２３】
１つ目に、ＭＯＳトランジスタ６８、６９それぞれのドレイン端に、スイッチ回路を設置し、ＭＯＳトランジスタ６８、６９のドレイン端から流れる電流ＩｂとＩｃとのどちらか一方の電流を流す。
【０１２４】
２つ目に、ＭＯＳトランジスタ４１、４４とそれぞれカレントミラー回路を構成するＭＯＳトランジスタ６８、６９の数をそれぞれ複数設けることで、電流比を調整する。つまり、電流比に合わせてＭＯＳトランジスタ６８、６９を必要なだけ設置する。
【０１２５】
なお、２つ目の手法の場合であっても、複数設けたＭＯＳトランジスタのドレインにスイッチ回路を設け、電流比を可変にしても良い。
【０１２６】
上記２つの手法により、抵抗素子６７に流れる電流比を変化させることが出来、負電圧ＶＢＢに温度特性を持たせることが出来る。そして、ＭＯＳトランジスタ６８、６９に共通するソースには、（８）式に温度特性を持たせたＩｂｉａｓと同一のミラー電流が流れる。
【０１２７】
前述の通り、低温時である場合、セルトランジスタＣＴの閾値電圧は上昇する。そこで負電圧ＶＢＢの設定電位を正側にシフトさせる。すなわち、上記第１の実施形態で説明したように、例えば設定電位を−０.３から−０．１[Ｖ]へとシフトさせる。これによりセルトランジスタＣＴは温度に一定の特性を持つ。つまり、バックバイアス効果により、セルトランジスタＣＴの閾値電圧が低下する。
【０１２８】
同様に、高温時である場合、セルトランジスタＣＴの閾値電圧は低下する。そこで負電圧ＶＢＢの設定電位を負側にシフトさせる。すなわち、上記第１の実施形態で説明したように、例えば設定電位を−０.３から−０．５[Ｖ]へとシフトさせる。つまり、このバックバイアス効果により、セルトランジスタＣＴの閾値電圧が上昇する。これにより、セルトランジスタＣＴは温度に対し一定の特性を持つ。
【０１２９】
また、上記第１、第２の実施形態は、半導体記憶装置としてＤＲＡＭを備えたＬＳＩを例に説明したが、ＤＲＡＭの代わりに例えばフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を備えたＬＳＩにも適用可能である。
【０１３０】
フラッシュＥＥＰＲＯＭのメモリセルＭＣは、電荷蓄積層を備えたメモリセルトランジスタＭＴを有している。メモリセルトランジスタＭＴは、ｐ型半導体基板上に、ゲート絶縁膜を介在して形成された電荷蓄積層（絶縁膜）と、該電荷蓄積層に用いられる絶縁膜よりも高誘電率である材料を使用したブロック層と、ブロック層上に形成された制御ゲートとを含む積層ゲート（ＭＯＮＯＳ構造）を備えたＭＯＳトランジスタである。
【０１３１】
そして、制御ゲートがワード線ＷＬに接続され、ドレインがビット線に接続され、ソースがソース線に接続される。本構成において、電荷蓄積層に電荷をトラップするか否かにより、メモリセルトランジスタＭＴの閾値電圧が変化し、これによりデータを保持する。
【０１３２】
上記フラッシュＥＥＰＲＯＭにおいて、データの消去は電荷蓄積層から電荷を半導体基板に引き抜くことによって行われる。この際、ワード線ＷＬには、ロウデコーダによって消去電圧（例えば−７［Ｖ］）が印加される。この消去電圧の発生用として、上記説明した負電圧発生回路を使用出来る。また消去の際には、メモリセルトランジスタＭＴのドレインはフローティングとされ、ソースには例えば５［Ｖ］が印加される。そこで以下では、上記第１、第２の実施形態に係る負電圧発生回路１２、若しくは負電圧発生回路１４から出力される負電圧を−７［Ｖ］に設定するための、いずれかの手段の説明をする。なお、以下負電圧発生回路の説明には図１０を用いる。
【０１３３】
例えば、図１０の負電圧発生回路１４の抵抗素子６７の抵抗値を所定の値にする方法がある。ここで図１０の比較器５６に供給される基準電圧ＶＲＥＦ１を１．０［Ｖ］とする。また、チャージポンプの出力ノードと接続している抵抗素子６７の一端の電圧を０［Ｖ］とする。更に、定電流Ｉｂｉａｓの値を１［Ａ］とする。
【０１３４】
チャージポンプ５７は比較器５６の反転入力端子及び正入力端子に掛かる電位差をなくすよう、つまり上記基準電圧ＶＲＥＦ１と電圧ＶＲＥＦ＿ｍｏｎｉとの電位差を一致させるように所定の電位を出力する。上記条件の場合、負電圧ＶＢＢの値が−７［Ｖ］になるには、抵抗素子６７の抵抗値を８［Ω］とする必要がある。
【０１３５】
つまり、抵抗素子６７に掛かる電圧が８[Ｖ]となるため、比較器５６の電圧ＶＲＥＦ＿ｍｏｎｉの電位が１[Ｖ]となるには、チャージポンプ５７からの出力される電位が−７［Ｖ］とする必要がある。すなわち、比較器５６の上記入力端子の電位を一致させるよう、チャージポンプ５７が−７［Ｖ］の負電圧ＶＢＢを発生させる。これにより、抵抗素子６７の一端の電位は、それまでの０から−７［Ｖ］までと変化する。これにより、負電位発生回路１２、若しくは１４から出力される負電圧ＶＢＢの値は−７[Ｖ]となる。
【０１３６】
第１、第２の実施形態をフラッシュＥＥＰＲＯＭに適用した場合についても、第１、第２の実施形態で述べたのと同様の効果を得ることが出来る。
【０１３７】
なお、以上ＥＥＰＲＯＭにおいてＭＯＮＯＳ構造について説明したが、ＦＧ型の構成をとるメモリセルでも良い。ＦＧ型の構成であると、積層ゲートはｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。
【０１３８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１３９】
【図１】この発明の第１実施形態に係る半導体装置のブロック図。
【図２】この発明の第１実施形態に係るＤＲＡＭセルの断面図。
【図３】この発明の第１実施形態に係る半導体装置における電源発生回路のブロック図。
【図４】この発明の第１実施形態に係る半導体装置における電源発生回路の回路図。
【図５】この発明の第１実施形態に係る半導体装置における電源発生回路が備えるＲｅｆ回路の回路図。
【図６】この発明の第１実施形態に係る半導体装置における電源発生回路が備える負電圧発生回路の回路図。
【図７】この発明の第１実施形態に係る半導体装置における電源発生回路が備える正電圧発生回路の回路図。
【図８】ＤＲＡＭセルの断面図。
【図９】負電圧発生回路の回路図。
【図１０】この発明の第２実施形態に係る半導体装置における負電圧発生回路のブロック図。
【図１１】この発明の第２実施形態に係る半導体装置及び比較例に係る半導体装置における負電圧のバラつきを示した図。
【符号の説明】
【０１４０】
１…メモリセルトランジスタ、２…ロウデコーダ、３…カラムデコーダ、４…電源発生回路、１０…バンドギャップリファレンス回路（ＢＧＲ回路）、１１…基準電圧発生回路（Ｒｅｆ回路）、１２…負電圧発生回路、１３…正電圧発生回路、１４…負電圧発生回路、１５…負電圧発生回路、２０（２０Ａ、２０Ｂ）…ｐ型半導体基板、２１…ｎ型ウェル、２２…ｎ型不純物層（ドレイン）、２３…ゲート絶縁膜、２４…ゲート電極（ワード線ＷＬ）２５…ｎ型不純物層（ソース）、２７…カラー酸化膜、２８…キャパシタ絶縁膜、２９…電極、３０…電極、３１…トレンチ、３２…素子分離領域、３５、３６、３７、５３ｂ、６３、６４、６５、６６、６７…抵抗素子４０、４１、４２、４３、４４、４９、５８、６８、６９…ｐＭＯＳトランジスタ、５０、５９…差動増幅回路、５１、５４、５６、６０…比較器、５２、５５、５７、６１…チャージポンプ、５３…レベルモニター部
【図１】
2009260072.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009260072.tif 000009
【図８】
2009260072.tif 000010
【図９】
2009260072.tif 000011
【図１０】
2009260072.tif 000012
【図１１】
2009260072.tif 000013