(57)【要約】【課題】被試験デバイスの良品・不良品の判定を精度良く且つ効率的に行うことができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、レディー／ビジー信号ＲＢ１〜ＲＢｎに基づいて被試験デバイス３０ａ〜３０ｎの状態を判定する判定部１５ａ〜１５ｎを備える。この判定部１５ａ〜１５ｎは、被試験デバイス３０ａ〜３０ｎでコマンドの受け付けが可能であるか否か（Ｍａｔｃｈ／Ｕｎｍａｔｃｈ）を判定する状態判定部２２と、Ｕｎｍａｔｃｈ回数を被試験デバイス３０ａ〜３０ｎのブロック毎に計数して所定の第１閾値との大小関係を判定する不良ブロック判定部２４と、被試験デバイス３０ａ〜３０ｎのビジー時間をブロック毎に累積して所定の第２閾値との大小関係を判定するビジー時間判定部２５と、これらの判定結果に基づいてブロックが不良ブロックであるか否かを判定する結果判定部２６とを備える。【選択図】図１
2009076125.tif 000002
【特許請求の範囲】
【請求項１】
所定のブロック単位で区分された記憶領域を備えており、コマンドの受け付けが可能であるか否かを示す状態信号を出力する被試験デバイスの試験を行う半導体試験装置において、
前記被試験デバイスから出力される前記状態信号に基づいて、前記被試験デバイスで前記コマンドの受け付けが可能であるか否かを判定する状態判定部と、
前記状態判定部で前記コマンドの受け付けが不可能と判定された回数を前記被試験デバイスのブロック毎に計数し、当該計数値と所定の第１閾値との大小関係を判定する第１判定部と、
前記被試験デバイスで前記コマンドが受け付けられてから前記状態判定部で前記コマンドの受け付けが可能と判定されるまでの時間を前記被試験デバイスのブロック毎に累積し、当該累積時間と所定の第２閾値との大小関係を判定する第２判定部と、
前記第１，第２判定部の判定結果に基づいて、前記ブロックが不良ブロックであるか否かを判定する良否判定部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記第１閾値は、前記被試験デバイスにおいて許容されるブロック毎の不良数を示す値に設定され、
前記第２閾値は、前記被試験デバイスが前記コマンドの受け付けが可能となるブロック毎の目標時間を示す値に設定される
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記第１判定部は、前記計数値が前記第１閾値以上になった場合には、そのブロックが終了するまで前記被試験デバイスを試験対象外にすることを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記第１判定部が前記被試験デバイスを試験対象外にした場合には、前記被試験デバイスは前記第２判定部に対しても試験対象外にされることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記良否判定部によって不良ブロックと判定されたブロック内の少なくとも一部を指定するアドレスを記憶する不良ブロック記憶部を備えており、
前記状態判定部は、前記不良ブロック記憶部に記憶されているアドレスを試験対象外とするマスク制御を行うことを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリのように所定の単位で区分された記憶領域を備える被試験デバイスの試験に適した半導体試験装置に関する。
【背景技術】
【０００２】
周知のように、ＮＡＮＤ型フラッシュメモリとは、記憶領域がブロック単位に区分されているとともにブロック内がページ単位に区分されており、データの書き込み及び読み出しをページ単位で行うとともにデータの消去をブロック単位で行い、電源を切断してもその記憶内容が失われない不揮発性メモリである。尚、１つのページは、数百〜数千バイト程度の大きさである。
【０００３】
以下の特許文献１には、フラッシュメモリから出力される信号と期待パターンとのパス／フェイル判定を行うことにより使用不可能なブロック（バッドブロック）であるか否かを判定し、バッドブロックと判定した場合にはそのブロックの試験を終了する制御を行うことで、フラッシュメモリの試験を効率的に行うようにした半導体試験装置が開示されている。
【特許文献１】特開２００３−１９４８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＮＡＮＤ型フラッシュメモリは、レディー（ＲＥＡＤＹ）状態（コマンド受付可能状態）になるまで次のコマンドを受け付けないという特徴がある。また、ＮＡＮＤ型フラッシュメモリは、自身の状態がレディー状態とビジー（ＢＵＳＹ）状態（コマンド受付不能状態）との何れの状態であるのかを示す信号をレディー／ビジーピンから出力する。かかる特徴を利用して、ＮＡＮＤ型フラッシュメモリの試験では、レディー／ビジーピンから出力される信号がビジー状態を示すものからレディー状態を示すものに変化するまでの時間をブロック内の各々のページについて計測し、ブロック内で計測した時間を加算した時間が所定の基準時間以内である場合には良品であると判定する試験が行われることがある。
【０００５】
しかしながら、ブロック内に不良ページが存在していても所定数以下であれば許容されるＮＡＮＤ型フラッシュメモリに対してこのような試験を行う場合には、必ずしも良品・不良品の判定が正確に行われる訳ではないという問題があった。つまり、上記の基準時間を超えた原因が、ブロックに存在する救済が可能である不良ページの試験に長時間を要したためであるのか、或いは救済が不可能な数の不良ページがブロック内に存在していたためであるのかを切り分けることができないため、実際は救済が可能であっても不良と判定されてしまうという問題がある。
【０００６】
本発明は上記事情に鑑みてなされたものであり、被試験デバイスの良品・不良品の判定を精度良く且つ効率的に行うことができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体試験装置は、所定のブロック単位で区分された記憶領域を備えており、コマンド（Ｃ１）の受け付けが可能であるか否かを示す状態信号（ＲＢ１〜ＲＢｎ）を出力する被試験デバイス（３０ａ〜３０ｎ）の試験を行う半導体試験装置（１）において、前記被試験デバイスから出力される前記状態信号に基づいて、前記被試験デバイスで前記コマンドの受け付けが可能であるか否かを判定する状態判定部（２２）と、前記状態判定部で前記コマンドの受け付けが不可能と判定された回数を前記被試験デバイスのブロック毎に計数し、当該計数値と所定の第１閾値との大小関係を判定する第１判定部（２４）と、前記被試験デバイスで前記コマンドが受け付けられてから前記状態判定部で前記コマンドの受け付けが可能と判定されるまでの時間を前記被試験デバイスのブロック毎に累積し、当該累積時間と所定の第２閾値との大小関係を判定する第２判定部（２５）と、前記第１，第２判定部の判定結果に基づいて、前記ブロックが不良ブロックであるか否かを判定する良否判定部（２６）とを備えることを特徴としている。
この発明によると、第１判定部において、状態判定部でコマンドの受け付けが不可能と判定された回数が被試験デバイスのブロック毎に計数されて所定の第１閾値との大小関係が判定され、第２判定部において、被試験デバイスでコマンドが受け付けられてから状態判定部でコマンドの受け付けが可能と判定されるまでの時間が被試験デバイスのブロック毎に累積されて所定の第２閾値との大小関係が判定され、良否判定部において、これら第１，第２判定部の判定結果に基づいて被試験デバイスのブロックが不良ブロックであるか否かが判定される。
また、本発明の半導体試験装置は、前記第１閾値が、前記被試験デバイスにおいて許容されるブロック毎の不良数を示す値に設定され、前記第２閾値が、前記被試験デバイスが前記コマンドの受け付けが可能となるブロック毎の目標時間を示す値に設定されることを特徴としている。
また、本発明の半導体試験装置において、前記第１判定部は、前記計数値が前記第１閾値以上になった場合には、そのブロックが終了するまで前記被試験デバイスを試験対象外にすることを特徴としている。
また、本発明の半導体試験装置は、前記第１判定部が前記被試験デバイスを試験対象外にした場合には、前記被試験デバイスは前記第２判定部に対しても試験対象外にされることを特徴としている。
更に、本発明の半導体試験装置は、前記良否判定部によって不良ブロックと判定されたブロック内の少なくとも一部を指定するアドレスを記憶する不良ブロック記憶部（２７）を備えており、前記状態判定部は、前記不良ブロック記憶部に記憶されているアドレスを試験対象外とするマスク制御を行うことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、第１判定部において、状態判定部でコマンドの受け付けが不可能と判定された回数を被試験デバイスのブロック毎に計数して所定の第１閾値との大小関係を判定し、第２判定部において、被試験デバイスでコマンドが受け付けられてから状態判定部でコマンドの受け付けが可能と判定されるまでの時間を被試験デバイスのブロック毎に累積して所定の第２閾値との大小関係を判定し、良否判定部において、これら第１，第２判定部の判定結果に基づいて被試験デバイスのブロックが不良ブロックであるか否かを判定しているため、被試験デバイスの良品・不良品の判定を精度良く行うことができるという効果がある。また、第１判定部の計数値が第１閾値以上になった場合には、そのブロックが終了するまで被試験デバイスを試験対象外にしているため、被試験デバイスの試験を効率的に行うことができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、コマンド発生指示部１１、コマンド発生部１２、ドライバ１３、アドレスポインタ１４、判定部１５ａ〜１５ｎ、及びＣＰＵ（中央処理装置）１６を備えており、複数（ｎ個）の被試験デバイス３０ａ〜３０ｎの試験を並列して行う。
【００１０】
尚、本実施形態では、被試験デバイス３０ａ〜３０ｎが、ＮＡＮＤ型フラッシュメモリであるとする。つまり、記憶領域がブロック単位に区分されているとともにブロック内がページ単位に区分されており、データの書き込み及び読み出しをページ単位で行うとともにデータの消去をブロック単位で行う不揮発性メモリであるとする。この被試験デバイス３０ａ〜３０ｎは、コマンド発生部１２からドライバ１３を介して書き込みコマンドが与えられるとビジー（ＢＵＳＹ）状態になり、書き込みが終了するとレディー（ＲＥＡＤＹ）状態となり、これらに対応するレディー／ビジー信号ＲＢ１〜ＲＢｎ（状態信号）をレディー／ビジーピンＰ１〜Ｐｎからそれぞれ出力する。
【００１１】
コマンド発生指示部１１は、判定部１５ａ〜１５ｎから出力される状態判定信号Ｊ１〜Ｊｎに基づいてコマンド発生部１２を制御する。具体的には、状態判定信号Ｊ１〜Ｊｎの全てが「Ｍａｔｃｈ」を示す信号である場合に、コマンド発生部１２に対してコマンドを発生させるためのコマンド発生指示信号Ｃ０を出力する。尚、状態判定信号Ｊ１〜Ｊｎは、被試験デバイス３０ａ〜３０ｎがレディー状態にあることを示す「Ｍａｔｃｈ」と、被試験デバイス３０ａ〜３０ｎがビジー状態にあることを示す「Ｕｎｍａｔｃｈ」との何れかをとる信号である。
【００１２】
コマンド発生部１２は、コマンド発生指示信号Ｃ０に基づいて、被試験デバイス３０ａ〜３０ｎに印加する試験パターン、試験パターンの記憶先アドレスを示すアドレス信号、及びライトイネーブル信号等からなるコマンド信号Ｃ１を発生してドライバ１３に出力する。また、このコマンド発生部１２は、コマンド発生指示信号Ｃ０が所定時間経過しても入力されない場合にもコマンド信号をドライバ１３に出力する。また、コマンド発生部１２は期待パターンＥ１〜Ｅｎを発生して判定部１５ａ〜１５ｎの状態判定部２２にそれぞれ出力する。更に、コマンド発生部１２は、アドレスの切り替わりを示すアドレスインクリメント信号Ｉ１及びブロックの切り替わりを示すブロックインクリメント信号Ｉ２を発生して、各々を判定部１５ａ〜１５ｎに設けられた不良ブロック判定部２４及びビジー時間判定部２５に出力する。
【００１３】
ドライバ１３は、コマンド発生部１２から出力されるコマンド信号Ｃ１のレベルに応じて上限電圧値（ＶＩＨ）又は下限電圧値（ＶＩＬ）を出力する。尚、ドライバ１３から出力された信号は信号出力端１７を介して被試験デバイス３０ａ〜３０ｎにそれぞれ出力される。アドレスポインタ１４は、コマンド発生部１２から出力されるブロックインクリメント信号Ｉ２に基づいて、判定部１５ａ〜１５ｎに設けられた不良ブロック記憶部２７をアクセスするためのアドレスＡ１を生成する。
【００１４】
判定部１５ａ〜１５ｎは、被試験デバイス３０ａ〜３０ｎに対応してそれぞれ設けられており、被試験デバイス３０ａ〜３０ｎから出力されて信号入力端１８ａ〜１８ｎを介して入力されるレディー／ビジー信号ＲＢ１〜ＲＢｎに基づいて被試験デバイス３０ａ〜３０ｎの状態を判定し、その判定結果を示す状態判定信号Ｊ１〜Ｊｎをそれぞれ出力する。また、判定部１５ａ〜１５ｎは、被試験デバイス３０ａ〜３０ｎに不良ブロックが存在するか否かも判定する。これら判定部１５ａ〜１５ｎは、コンパレータ２１、状態判定部２２、ストローブ信号発生部２３、不良ブロック判定部２４（第１判定部）、ビジー時間判定部２５（第２判定部）、結果判定部２６（良否判定部）、及び不良ブロック記憶部２７を備えている。尚、判定部１５ａ〜１５ｎは同様の構成であるため、以下では判定部１５ａを例に挙げて説明し、判定部１５ｂ〜１５ｎについての説明は省略する。
【００１５】
判定部１５ａに設けられたコンパレータ２１は、被試験デバイス３０ａのレディー／ビジー信号ＲＢ１と所定の上限基準電圧（ＶＯＨ）及び所定の下限基準電圧（ＶＯＬ）とを比較し、その比較結果を示す二値信号（「Ｈ（ハイ）」レベルと「Ｌ（ロー）」レベルとからなる信号）を状態判定部２２に出力する。状態判定部２２は、コンパレータ２１から出力される二値信号とコマンド発生部１２から出力される期待パターンＥ１とを、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１で規定されるタイミングで比較して、対応する被試験デバイス３０ａがレディー状態であるのか又はビジー状態であるのかを判定する。
【００１６】
この状態判定部２２は、被試験デバイス３０ａがレディー状態であると判定した場合には「Ｍａｔｃｈ」を示す「Ｈ」レベルの信号を状態判定信号として出力し、ビジー状態であると判定した場合には「Ｕｎｍａｔｃｈ」を示す「Ｌ」レベルの信号を状態判定信号として出力する。ストローブ信号発生部２３は、レディー／ビジー判定のタイミングを定めるストローブ信号ＳＴ１を対応する状態判定部２２に出力する。ここで、ストローブ信号発生部２３は、書き込みコマンドが１回出力される度に数百〜数千回に亘ってストローブ信号ＳＴ１を出力する。これにより、コンパレータ２１から出力される二値信号は、状態判定部２２においてストローブ信号ＳＴ１の周期でいわばサンプリングされて「Ｍａｔｃｈ」又は「Ｕｎｍａｔｃｈ」が判定されることになる。尚、図１では図示を省略しているが、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１は、判定部１５ａ内に設けられたビジー時間判定部２５にも入力されている。
【００１７】
不良ブロック判定部２４は、状態判定部２２からページ毎に出力される状態判定信号が「Ｕｎｍａｔｃｈ」（「Ｌ」レベル）になる回数をブロック毎に計数する。具体的には、ビジー時間判定部２５から計数終了信号（詳細は後述する）が出力された時点において、状態判定部２２から「Ｌ」レベルの状態判定信号が入力された場合、次のアドレスインクリメント信号Ｉ１の立ち上がりに同期して計数値をインクリメントする。尚、コマンド発生部１３からブロックインクリメント信号Ｉ２が出力された場合には、不良ブロック判定部２４は、その立ち上がりに同期して計数値をリセットする。
【００１８】
また、不良ブロック判定部２４は、上記の計数値がＣＰＵ１６によって予め設定される設定値（第１閾値）と一致するか否かをページ毎に判定する。ここで、ＣＰＵ１６によって設定される設定値は、ブロックが不良ブロックであると判定する基準となる閾値であって、具体的にはブロック毎に許容される「Ｕｎｍａｔｃｈ」の数である。不良ブロック判定部２４は、計数値が設定値と異なると判定した場合には、状態判定部２２から出力される状態判定信号を状態判定信号Ｊ１として出力し、「パス」を示す「Ｈ」レベルの信号を結果判定部２６に出力する。これに対し、計数値が設定値と一致したと判定した場合には、その次のアドレスから計数値がリセットされるまで（そのブロックが終了するまで）対応する被試験デバイス３０ａを試験対象外にする旨を示す信号（以下、「対象外信号」という）をビジー時間判定部２５に出力するとともに、「Ｍａｔｃｈ」を示す「Ｈ」レベルの信号を状態判定信号Ｊ１として出力し、更に「フェイル」を示す「Ｌ」レベルの判定信号Ｑ１を結果判定部２６に出力する。
【００１９】
ビジー時間判定部２５は、被試験デバイス３０ａに対する書き込みコマンドが出力されてから被試験デバイス３０ａでデータの書き込みが完了するまでの時間（ビジー時間）をページ毎に求め、そのページ毎のビジー時間をブロック内で積算した積算値を求める。具体的には、ビジー時間判定部２５は、コマンド発生部１２からコマンド信号Ｃ１が出力されから、状態判定部２２からの状態判定信号が「Ｍａｔｃｈ」を示す「Ｈ」レベルになるまで、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１をページ毎に計数し、ページ毎の計数値をブロック内で積算する。
【００２０】
尚、ビジー時間判定部２５は、予め設定されたページ毎の判定時間以内に、状態判定部２２から「Ｍａｔｃｈ」を示す状態判定信号が出力された場合には、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１を計数を終了するとともに、計数が終了した旨を示す計数終了信号を不良ブロック判定部２４に出力する。また、状態判定部２２からの状態判定信号が「Ｍａｔｃｈ」にならずに上記の判定時間を経過した場合には、そのページの計数値をリセットした上で上記の計数終了信号を出力する。また、ビジー時間判定部２５は、不良ブロック判定部２４から上述した対象外信号が出力された場合には、そのブロックが終了するまではページ毎の計数は行わずに不良ブロック判定部２４に計数終了信号を出力する。これにより、そのブロックが終了するまでは、被試験デバイス３０ａはビジー時間判定部２５からも試験対象外とされる。
【００２１】
また、ビジー時間判定部２５は、ブロック内で積算された計数値がＣＰＵ１６によって予め設定される目標計数値（第２閾値）以下であるか否かを判定する。ここで、ＣＰＵ１６によって設定される目標計数値は、１ブロック当たりのビジー時間の目標値をクロック計数値に換算したものであって次式で表される。
目標計数値＝１ページ当たりのビジー時間の目標値×１ブロック当たりのページ数／ストローブ信号ＳＴ１の周期
【００２２】
ビジー時間判定部２５は、ブロック内で積算された計数値が目標計数値以下であると判定した場合には「パス」を示す「Ｈ」レベルの判定信号Ｒ１を結果判定部２６に出力し、ブロック内で積算された計数値が計数値が目標計数値を越えていると判定した場合には「フェイル」を示す「Ｌ」レベルの判定信号Ｒ１を結果判定部２６に出力する。結果判定部２６は、不良ブロック判定部２４の判定信号Ｑ１とビジー時間判定部２５の判定信号Ｒ１とに基づいて、ブロックの良・不良を判定する。具体的には、不良ブロック判定部２４の判定信号Ｑ１とビジー時間判定部２５の判定信号Ｒ１との少なくとも一方が「フェイル」を示すものである場合には、そのブロックを不良ブロックと判定する。尚、不良ブロック判定部２４の判定信号Ｑ１とビジー時間判定部２５の判定信号Ｒ１との双方が「パス」を示すものである場合にのみ、そのブロックを良ブロックと判定する。尚、結果判定部２６は、例えばＡＮＤ（論理積）回路によって実現できる。
【００２３】
不良ブロック記憶部２７は、ＰＳＲ（Per Site Memory：被測定デバイス毎／Siteに情報を保持できるメモリ）を備えており、結果判定部２６の判定結果（不良ブロックを示す情報）を、アドレスポインタ１４の出力信号によって指定されるＰＳＲアドレスに書き込む。また、不良ブロック記憶部２７は、ＰＳＲに記憶した情報に基づいてマスク信号Ｍ１を状態判定部２２に出力する。そして、２回目以降の試験においては、状態判定部２２は、マスク信号Ｍ１に基づいて不良ブロック内のアドレスを試験対象外とするようにマスク制御する。
【００２４】
ＣＰＵ１６は、判定部１５ａ〜１５ｎの各々に設けられた不良ブロック判定部２４に対して前述した設定値を設定するとともに、判定部１５ａ〜１５ｎの各々に設けられたビジー時間判定部２５に対して前述した目標計数値を設定する。不良ブロック判定部２４に設定される設定値及びビジー時間判定部２５に設定される目標計数値は、何れも判定部１５ａ〜１５ｎ毎に異なる値を設定することも可能である。
【００２５】
次に、以上の構成を有する本実施形態の半導体試験装置１の動作について説明する。尚、以下の説明では、判定部１５ａ〜１５ｎの各々に設けられた不良ブロック判定部２４に対して設定される設定値が「２」であり、判定部１５ａ〜１５ｎの各々に設けられたビジー時間判定部２５に対して設定される目標計数値が２０ｍｓｅｃに相当する値である場合を例に挙げて説明する。また、被試験デバイス３０ａ〜３０ｎのメモリマップは図２に示す通りであるとする。
【００２６】
図２は、被試験デバイス３０ａ〜３０ｎのメモリマップの一例を示す図である。図２に示す通り、被試験デバイス３０ａ〜３０ｎは１６進数表記で「０」〜「１ＦＦＦ」のブロックに区分されており、各々のブロックは１６進数表記で「０」〜「３Ｆ」のページに区分されているとする。また、各ページは、２０４８バイト（１６進数表記で「８００」バイト）の大きさであるとする。尚、被試験デバイス３０ａ〜３０ｎの各々の記憶領域の大きさは、ブロック数×ページ数×１ページの大きさで求められ、図２に示す例では約１Ｇバイト（「２０００」×「４０」×「８００」＝「４０００００００」（１０進数で１０７３７４１８２４）バイト）である。
【００２７】
図１に示すコマンド発生指示部１１からコマンド発生信号Ｃ０が出力されると、図２に示すメモリマップを有する被試験デバイス３０ａ〜３０ｎに対する試験が開始される。コマンド発生指示部１１から出力されたコマンド発生信号Ｃ０はコマンド発生部１２に入力される。これにより、コマンド発生部１２からは試験パターン、アドレス信号、及びライトイネーブル信号等からなるコマンド信号Ｃ１と期待パターンＥ１〜Ｅｎとが出力される。尚、ここで出力されるコマンド信号Ｃ１は、図２に示すブロック「０」中のページ「０」に対する書き込みを指示する信号である。また、判定部１５ａ〜１５ｎの各々に設けられたストローブ信号発生部２３からはストローブ信号ＳＴ１〜ＳＴｎがそれぞれ出力される。
【００２８】
コマンド発生部１２から出力されたコマンド信号Ｃ１は、ドライバ１３及び信号出力端１７を順に介して被試験デバイス３０ａ〜３０ｎの各々に印加される。これにより、被試験デバイス３０ａ〜３０ｎでは図２に示すブロック「０」中のページ「０」に対する書き込み動作が開始され、レディー／ビジーピンＰ１〜Ｐｎからはビジー状態である旨を示すレディー／ビジー信号ＲＢ１〜ＲＢｎがそれぞれ出力される。また、コマンド発生部１２から出力された期待パターンＥ１〜Ｅｎは、判定部１５ａ〜１５ｎに設けられた状態判定部２２にそれぞれ出力される。他方、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１〜ＳＴｎは、対応する状態判定部２２及びビジー時間判定部２５に出力される。
【００２９】
被試験デバイス３０ａ〜３０ｎから出力されたレディー／ビジー信号ＲＢ１〜ＲＢｎは、信号入力端１８ａ〜１８ｎを介して判定部１５ａ〜１５ｎにそれぞれ入力される。尚、以下の説明では、説明を簡単にするために、判定部１５ａ〜１５ｎの内部動作について判定部１５ａを代表させて説明する。被試験デバイス３０ａからのレディー／ビジー信号ＲＢ１は、まずコンパレータ２１に入力されて所定の上限基準電圧（ＶＯＨ）及び所定の下限基準電圧（ＶＯＬ）と比較される。コンパレータ２１の比較結果を示す二値信号は、状態判定部２２に入力されて、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１のタイミングで期待パターンＥ１と比較されて被試験デバイス３０ａがレディー状態であるのか又はビジー状態であるのかが判定される。ここでは、被試験デバイス３０ａがビジー状態であるため、「Ｌ」レベルの信号（「Ｕｎｍａｔｃｈ」）が不良ブロック判定部２４及びビジー時間判定部２５に状態判定信号として出力される。
【００３０】
ここで、ビジー時間判定部２５は、コマンド発生部１２からコマンド信号Ｃ１が出力された直後に、ストローブ信号発生部２３から出力されるストローブ信号ＳＴ１の計数を開始する。これにより、被試験デバイス３０ａのビジー時間の計測が開始される。そして、状態判定部２２から出力される状態判定信号が「Ｕｎｍａｔｃｈ」である場合にはストローブ信号ＳＴ１の計数を継続する。
【００３１】
これに対し、被試験デバイス３０ａにおいて、図２に示すブロック「０」中のページ「０」に対する書き込み動作が完了すると、被試験デバイス３０ａのレディー／ビジーピンＰ１からはレディー状態である旨を示すレディー／ビジー信号ＲＢ１が出力される。これにより、状態判定部２２からは、被試験デバイス３０ａがレディー状態であることを示す「Ｈ」レベルの信号（「Ｍａｔｃｈ」）が不良ブロック判定部２４及びビジー時間判定部２５に状態判定信号として出力される。
【００３２】
ビジー時間判定部２５は、状態判定部２２から出力される状態判定信号が「Ｍａｔｃｈ」になった時点でストローブ信号ＳＴ１の計数を終了し、不良ブロック判定部２４に対して計数終了信号を出力する。尚、予め設定されたページ毎の判定時間を経過した場合には、ビジー時間判定部２５は、そのページの計数値をリセットした上で上記の計数終了信号を出力する。不良ブロック判定部２４は、ビジー時間判定部２５からの計数終了信号が入力された時点で、状態判定部２２から出力される状態判定信号が「Ｍａｔｃｈ」であるか、又は「Ｕｎｍａｔｃｈ」であるかを判定する。ここでは、「Ｍａｔｃｈ」と判定される。尚、「Ｍａｔｃｈ」と判定された場合には、次のアドレスインクリメント信号Ｉ１が入力されても計数値のインクリメントは行われないが、「Ｕｎｍａｔｃｈ」と判定された場合にはインクリメントが行われる。
【００３３】
次いで、不良ブロック判定部２４において、計数値がＣＰＵ１６で設定される設定値「２」と一致するか否かが判定される。ここでは、計数値が初期値「０」のままであるため、ＣＰＵ１６の設定値とは異なると判定される。これにより、不良ブロック判定部２４からは、状態判定部２２からの「Ｍａｔｃｈ」を示す状態判定信号が状態判定信号Ｊ１としてコマンド発生指示部１１に出力されるとともに、「パス」を示す判定信号Ｑ１が結果判定部２６に出力される。
【００３４】
以上説明した動作と同様の動作が判定部１５ｂ〜１５ｎにおいても行われる。そして、判定部１５ａ〜１５ｎから出力されてコマンド発生指示部１１に入力される状態判定信号Ｊ１〜Ｊｎの全てが「Ｍａｔｃｈ」を示す信号になると、コマンド発生指示部１１はコマンド発生部１２に対して次のコマンドを発生させるためのコマンド発生指示信号Ｃ０を出力する。これにより、コマンド発生部１２からは次のコマンド信号Ｃ１及び期待パターンＥ１〜Ｅｎが出力されるとともに、アドレスインクリメント信号Ｉ１が判定部１５ａ〜１５ｎに設けられた不良ブロック判定部２４及びビジー時間判定部２５の各々に出力される。尚、ここで出力されるコマンド信号Ｃ１は、図２に示すブロック「０」中のページ「１」に対する書き込みを指示する信号である。
【００３５】
以上の動作が被試験デバイス３０ａ〜３０ｎのページ単位で繰り返されて１ブロック分が終了すると、判定部１５ａ〜１５ｎに設けられたビジー時間判定部２５において、そのブロック（ブロック「０」）内のページ毎の計数値を積算した計数値がそれぞれ求められる。そして、この積算した計数値がＣＰＵ１６によって設定された目標計数値（２０ｍｓｅｃに相当する値）を越えているかが判定され、その判定結果を示す判定信号Ｒ１〜Ｒｎが、対応する結果判定部２６に出力される。結果判定部２６は対応するビジー時間判定部２５からの判定信号（判定信号Ｒ１〜Ｒｎ）と、対応する不良ブロック判定部２４からの判定信号（判定信号Ｑ１〜Ｑｎ）との論理積を演算することにより、そのブロックが不良ブロックであるか否かを判定する。そして、アドレスポインタ１４から出力されるアドレスＡ１で指定される不良ブロック記憶部２７のＰＳＲに結果判定部２６の判定結果を示す情報が記憶される。
【００３６】
以上の動作と同様の動作が被試験デバイス３０ａ〜３０ｎの残りのブロックについても繰り返され、図３に示す判定結果が得られる。図３は、判定部１５ａ〜１５ｎで得られる判定結果の一例を示す図である。図３に示す通り、判定部１５ａ〜１５ｎの判定結果は、ブロック又はページを単位として得られる。図３中の「Ｍａｔｃｈ／Ｕｎｍａｔｃｈ」は不良ブロック判定部２４におけるページ毎の「Ｍａｔｃｈ」又は「Ｕｎｍａｔｃｈ」の判定結果であり、「ビジー時間」はビジー時間判定部２５で求められたページ毎のビジー時間及びブロック内におけるビジー時間の累積時間である。また、「判定結果Ｑ」は不良ブロック判定部２４の判定結果（判定信号Ｑ１〜Ｑｎ）を示しており、「判定結果Ｒ」はビジー時間判定部２５の判定結果（判定信号Ｒ１〜Ｒｎ）を示している。更に、「良否判定結果」は、結果判定部２６の判定結果を示している。尚、以下では説明を簡単にするために、図３に示した判定結果が判定部１５ａの判定結果であるとする。
【００３７】
図３に示す例において、被試験デバイス３０ａにおけるブロック「０」のページ「０」〜「３」では、予め設定されたページ毎の判定時間以内に状態判定部２２から「Ｍａｔｃｈ」を示す状態判定信号が出力されたため、不良ブロック判定部２４で「Ｍａｔｃｈ」と判定されている。これに対し、ページ「４」では上記の判定時間が経過してしまったため、ビジー時間判定部２５のそのページにおける計数値がリセットされてビジー時間が「０」に設定されるとともに、不良ブロック判定部２４で「Ｕｎｍａｔｃｈ」と判定されている。尚、ブロック「０」の残りのページ「５」〜「３Ｆ」の何れにおいても不良ブロック判定部２４の判定結果は「Ｍａｔｃｈ」である。
【００３８】
このため、ブロック「０」においては、ページ「４」のみが「Ｕｎｍａｔｃｈ」であって、計数値がＣＰＵ１６で設定される設定値「２」とは異なるため、不良ブロック判定部２４の判定結果Ｑ（判定信号Ｑ１）は「パス」になる。また、ブロック「０」内におけるページ毎の計数値を積算した計数値（ブロック「０」内におけるビジー時間の累積時間）は１７．１ｍｓｅｃであって、ＣＰＵ１６で設定される目標計数値（２０ｍｓｅｃに相当する値）よりも小さいため、ビジー時間判定部２５の判定結果Ｒ（判定信号Ｒ１）は「パス」になる。よって、不良ブロック判定部２４の判定信号Ｑ１及びビジー時間判定部２５の判定信号Ｒ１の何れもが「パス」であるため、結果判定部２６の判定結果（「良否判定結果」）は良ブロックとなる。
【００３９】
これに対し、図３に示す例において、被試験デバイス３０ａのブロック「１」については、ページ「０」で「Ｍａｔｃｈ」と判定されているが、ページ「１」，「２」で連続して「Ｕｎｍａｔｃｈ」と判定されている。すると、不良ブロック判定部２４の計数値が「２」になって計数値がＣＰＵ１６で設定される設定値「２」と一致する。この結果、不良ブロック判定部２４からは、コマンド発生支持部１１に対してブロック「１」が終了するまで「Ｍａｔｃｈ」を示す「Ｈ」レベルの信号が状態判定信号Ｊ１として出力されて、結果判定部２６に対して「フェイル」を示す判定信号Ｑ１が出力され、ビジー時間判定部２５に対して対象外信号が出力される。
【００４０】
この対象外信号が入力されると、ビジー時間判定部２５ではブロック「１」が終了するまではページ毎の計数が行われず、不良ブロック判定部２４に対して計数終了信号が出力される。このようにして、不良ブロック判定部２４の計数値がＣＰＵ１６で設定される設定値と一致した場合には、ブロック「１」が終了するまで、被試験デバイス３０ａが不良ブロック判定部２４及びビジー時間判定部２５の試験対象外にされる。また、ブロック「１」内におけるページ毎の計数値を積算した計数値（ブロック「１」内におけるビジー時間の累積時間）は０．３９ｍｓｅｃであって、ＣＰＵ１６で設定される目標計数値（２０ｍｓｅｃに相当する値）よりも小さいため、ビジー時間判定部２５の判定結果Ｒ（判定結果Ｒ１）は「パス」になる。よって、ビジー時間判定部２５の判定結果Ｒ１は「パス」であるが、不良ブロック判定部２４の判定結果Ｑ１が「フェイル」あるため、結果判定部２６の判定結果（「良否判定結果」）は不良ブロックとなる。
【００４１】
更に、図３に示す例において、被試験デバイス３０ａのブロック「２」については、不良ブロック判定部２４の判定結果が「パス」である。しかしながら、ブロック「２」内におけるページ毎の計数値を積算した計数値（ブロック「２」内におけるビジー時間の累積時間）は、２１．３ｍｓｅｃであって、ＣＰＵ１６で設定される目標計数値（２０ｍｓｅｃに相当する値）よりも大きいため、ビジー時間判定部２５の判定結果Ｒ（判定信号Ｒ１）は「フェイル」になる。このため、結果判定部２６の判定結果（「良否判定結果」）は不良ブロックとなる。
【００４２】
以上の通り、本実施形態では、判定部１５ａ〜１５ｎの各々に設けられた不良ブロック判定部２４でブロック内の「Ｕｍｍａｔｃｈ」の数がＣＰＵ１６の設定値で設定される許容数以上であるか否かを判定するとともに、ビジー時間判定部２５でブロック内のページ毎の計数値の積算値が目標計数値を越えているか否かを判定し、これらの判定結果に基づいて不良ブロックであるか否かを判定しているため、被試験デバイス３０ａ〜３０ｎの良品・不良品の判定を精度良く行うことができる。また、不良ブロック判定部２４でブロック内の「Ｕｍｍａｔｃｈ」の数が設定値以上になった場合には、そのブロックが終了するまで被試験デバイスを試験対象外にして被試験デバイス３０ａ〜３０ｂに対するコマンド信号Ｃ１の印加を早期に再開しているため、被試験デバイス３０ａ〜３０ｂの試験を効率的に行うことができる。
【００４３】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、被試験デバイス３０ａ〜３０ｎがＮＡＮＤ型フラッシュメモリである場合について説明したが、本発明は所定のブロック単位で区分された記憶領域を備えており、コマンドの受け付けが可能であるか否かを示す状態信号を出力する被試験デバイスであれば試験対象とすることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】被試験デバイス３０ａ〜３０ｎのメモリマップの一例を示す図である。
【図３】判定部１５ａ〜１５ｎで得られる判定結果の一例を示す図である。
【符号の説明】
【００４５】
１                半導体試験装置
２２              状態判定部
２４              不良ブロック判定部
２５              ビジー時間判定部
２６              結果判定部
２７              不良ブロック記憶部
３０ａ〜３０ｎ    被試験デバイス
Ｃ１              コマンド信号
ＲＢ１〜ＲＢｎ    レディー／ビジー信号
【図１】
2009076125.tif 000003
【図２】
2009076125.tif 000004
【図３】
2009076125.tif 000005