(57)【要約】【課題】より安定して動作させることが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリは、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側にＩＰＤ膜を介して設けられた制御ゲートと、を有するメモリセルと、前記メモリセルとビット線またはソース線との間に接続され、前記半導体基板上にゲート絶縁膜およびＩＰＤ膜を介して形成された選択ゲートを有する選択トランジスタと、を備え、前記選択トランジスタに近接する側の前記制御ゲートと前記選択ゲートとが、ＩＰＤ膜と絶縁膜とを介して隣接している。【選択図】図１
2009260196.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側にＩＰＤ膜を介して設けられた制御ゲートと、を有するメモリセルと、
前記メモリセルとビット線またはソース線との間に接続され、前記半導体基板上にゲート絶縁膜を介して形成された選択ゲートを有する選択トランジスタと、を備え、
前記選択トランジスタに近接する側の前記制御ゲートと前記選択ゲートとが、前記ＩＰＤ膜と前記絶縁膜とを介して隣接している
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記絶縁膜は、メモリセルアレイ以外に配置される周辺トランジスタのゲート側壁絶縁膜と同じ材質である
ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記絶縁膜は、ＳｉＯ２であることを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルと、このメモリセルの前記制御ゲートに隣接する選択ゲートと、を備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
半導体基板上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電体膜を形成し、
前記第１の導電体膜上に第２のゲート絶縁膜を形成し、
前記制御ゲートの領域と前記選択ゲートの領域との間うち前記選択ゲートの領域に接する領域上、および、隣接する前記選択ゲートの領域間の領域上に開口部が形成された第１のパターンを、前記第２のゲート絶縁膜上方に形成し、
前記第１のパターンをマスクとして、前記第１の導電体膜および前記第２のゲート絶縁膜をエッチングして、前記制御ゲートの領域と前記選択ゲートの領域との間うち前記選択ゲートの領域に接する第１のトレンチ、および隣接する前記選択ゲートの領域間の第２のトレンチを形成し、
前記第１のトレンチに絶縁膜を充填すると共に、前記第２のトレンチの側面及び底面に連続する絶縁膜を形成し、
前記第２のトレンチの底部に形成された前記絶縁膜をエッチングすることにより、前記選択ゲートの側壁を形成し、
前記制御ゲートの領域上に開口部が形成された第２のパターンを、前記第２のゲート絶縁膜上方に形成し、
前記第２のパターンをマスクとして、前記第１の導電体膜および前記第２のゲート絶縁膜をエッチングして、前記第１のトレンチに接する第３のトレンチを形成し、
少なくとも前記第３のトレンチ内に前記ＩＰＤ膜を成膜し、
前記ＩＰＤ膜が成膜された前記第３のトレンチ内に、第２の導電体膜を形成する
ことを特徴とするＮＡＮＤ型フラッシュメモリの製造方法。
【請求項５】
前記第１のパターンは、メモリセルアレイ以外に配置される周辺トランジスタのゲートの領域の両側に接する領域上に、さらに開口部が形成されており、
前記第１のパターンをマスクとして、前記第１、第２のトレンチとともに、さらに前記前記周辺トランジスタのゲートの領域の両側に接する第４のトレンチを形成し、
前記第１のトレンチに絶縁膜を充填すると共に、前記第２及び第４のトレンチの側面及び底面に連続する絶縁膜を形成し、
前記第４のトレンチの底部に形成された前記絶縁膜をエッチングすることにより、前記周辺トランジスタのゲートの側壁を形成する
ことを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリおよびその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。このように微細化が進むと、積層ポリシリコン型の従来のメモリセルでは、以下の式（１）〜（３）で表されるように、寄生容量の効果によりカップリング比の確保が困難になってくる。
【０００３】
ここで、トンネル酸化膜の容量Ｃｏｘと膜厚ｔｏｘ、そして面積Ｓｏｘの関係は、式（１）のように表される。なお、εはトンネル酸化膜の誘電率である。
Ｃｏｘ=εＳｏｘ／ｔｏｘ・・・（１）
【０００４】
また、隣接するポリシリコン間の絶縁膜（ＩＰＤ）の容量Ｃｉｐｄと絶縁膜の容量膜厚ｔｉｐｄ（ＳｉＯ２換算）、そして面積Ｓｉｐｄの関係は、式（２）のように表される。
Ｃｉｐｄ＝εＳｉｐｄ／ｔｉｐｄ・・・（２）
【０００５】
したがって、カップリング比Ｃｒは、式（３）のように表される。
Ｃｒ＝Ｃｉｐｄ／（Ｃｏｘ＋Ｃｉｐｄ）・・・（３）
【０００６】
ここで、近年、浮遊ゲートＦＧの両側に制御ゲートＣＧが配置されるセル構造を有するＮＡＮＤ型フラッシュメモリが提案されている。このＮＡＮＤ型フラッシュメモリは、浮遊ゲートの側壁において、式（３）で表される所望のカップリング比Ｃｒを確保することができる。
【０００７】
このようなＮＡＮＤ型フラッシュメモリにおいては、例えば、ワード線ＷＬ／制御ゲートＣＧがダマシン（ｄａｍａｓｃｅｎｅ）工程を用いて製造される。この場合、以下のような問題を有する。
【０００８】
（１）上記構成を有するＮＡＮＤ型フラッシュメモリの製造では、先ず、隣接する選択ゲート電極間スペースのパターンにおいて、浮遊ゲート電極になる基板上のポリシリコンのパターニングを行う。さらに、シリコン基板上に残存するポリシリコンにワード線のパターンを形成する。
【０００９】
この場合、選択ゲート電極のパターンは、選択ゲート電極間スペースの形成のパターンとワード線のパターンで形成されるので線幅のばらつきが大きくなる。
【００１０】
これにより、最小値を保障するために、選択ゲート電極のデザイン値は大きくなってしまう。
【００１１】
すなわち、選択ゲートＳＧの線幅が２回のリソグラフィ（Ｌｉｔｈｏｇｒａｐｈｙ）工程で形成されるので線幅のばらつきが大きくなるので太く設計せざるを得ない。
【００１２】
（２）また、従来のＮＡＮＤ型フラッシュメモリには、選択ゲート電極とワード線（制御ゲート）とがＩＰＤ（ｉｎｔｅｒ−ｐｏｌｙ  ｄｉｅｌｅｃｔｒｉｃ）膜で電気的に絶縁されているものがある（例えば、特許文献１、２参照。）。
【００１３】
上記従来のＮＡＮＤ型フラッシュメモリにおいては、データの消去動作において、ＩＰＤの耐圧に関する問題がある。
【００１４】
また、上記従来のＮＡＮＤ型フラッシュメモリにおいては、消去（Ｅｒａｓｅ）動作の際に、メモリセル領域のＰｗｅｌｌに消去電圧Ｖｅｒａ(〜２０Ｖ)を印加し、ワード線ＷＬを０Ｖにすることで消去を行う。その際に選択ゲートＳＧは選択ゲートトランジスタのゲート絶縁膜が高電圧により破壊または劣化しないようにフローティング状態、または、中間電位に設定しておく必要がある。
【００１５】
また、選択ゲートＳＧに最も近いワード線ＷＬ間の高電位差による絶縁破壊を防止するため、このワード線ＷＬを消去動作の際にフローティング状態にすることが有効である。しかし、このような場合、このワード線ＷＬは選択ゲートＳＧと同様に消去電圧Ｖｅｒａに昇圧されてしまう。これにより、このワード線ＷＬに隣接するメモリセルの消去効率が劣化し、ＮＡＮＤ型フラッシュメモリの動作が不安定となる。
【特許文献１】特開２００５−３９２１６号公報
【特許文献２】特開２００５−５６９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、より安定して動作させることが可能なＮＡＮＤ型フラッシュメモリおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側にＩＰＤ膜を介して設けられた制御ゲートと、を有するメモリセルと、
前記メモリセルとビット線またはソース線との間に接続され、前記半導体基板上にゲート絶縁膜を介して形成された選択ゲートを有する選択トランジスタと、を備え、
前記選択トランジスタに近接する側の前記制御ゲートと前記選択ゲートとが、前記ＩＰＤ膜と前記絶縁膜とを介して隣接している
ことを特徴とする。
【００１８】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリの製造方法は、
浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルと、このメモリセルの前記制御ゲートに隣接する選択ゲートと、を備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
半導体基板上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電体膜を形成し、
前記第１の導電体膜上に第２のゲート絶縁膜を形成し、
前記制御ゲートの領域と前記選択ゲートの領域との間うち前記選択ゲートの領域に接する領域上、および、隣接する前記選択ゲートの領域間の領域上に開口部が形成された第１のパターンを、前記第２のゲート絶縁膜上方に形成し、
前記第１のパターンをマスクとして、前記第１の導電体膜および前記第２のゲート絶縁膜をエッチングして、前記制御ゲートの領域と前記選択ゲートの領域との間うち前記選択ゲートの領域に接する第１のトレンチ、および隣接する前記選択ゲートの領域間の第２のトレンチを形成し、
前記第１のトレンチに絶縁膜を充填すると共に、前記第２のトレンチの側面及び底面に連続する絶縁膜を形成し、
前記第２のトレンチの底部に形成された前記絶縁膜をエッチングすることにより、前記選択ゲートの側壁を形成し、
前記制御ゲートの領域上に開口部が形成された第２のパターンを、前記第２のゲート絶縁膜上方に形成し、
前記第２のパターンをマスクとして、前記第１の導電体膜および前記第２のゲート絶縁膜をエッチングして、前記第１のトレンチに接する第３のトレンチを形成し、
少なくとも前記第３のトレンチ内に前記ＩＰＤ膜を成膜し、
前記ＩＰＤ膜が成膜された前記第３のトレンチ内に、第２の導電体膜を形成する
ことを特徴とする。
【発明の効果】
【００１９】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリによれば、より安定して動作させることができる。
【発明を実施するための最良の形態】
【００２０】
既述のように、浮遊ゲートの両側にワード線が配置されるセル構造を有するＮＡＮＤ型フラッシュメモリにおいては、選択ゲートＳＧ脇のデバイス設計が極めて重要である。同時に、該ＮＡＮＤ型フラッシュメモリにおいては、従来の構成と同様にワード線ＷＬを選択ゲートＳＧに隣接させて作成するのではなく、選択ゲートＳＧとワード線ＷＬとの間に十分な絶縁耐圧を有する絶縁膜を配置させる構造を作成することが重要である。
【００２１】
本発明は、上記状況に鑑みてなされたものである。
【００２２】
本発明に係る実施形態によれば、選択ゲート幅を決定するリソグラフィ工程を１つの工程に限定できるので、選択ゲートＳＧを細くかつばらつき小さくできる。
【００２３】
さらに、本発明に係る実施形態によれば、選択ゲートＳＧと近接のワード線ＷＬ（制御ゲートＣＧ）との間の耐圧を向上することができる。
【００２４】
これにより、ＮＡＮＤ型フラッシュメモリをより安定して動作させることができる。
【００２５】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２６】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。
【００２７】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域１０１では、図中縦方向に延びる素子領域ＡＡと素子分離領域（ＳＴＩ）とが図中横方向に交互に配置されている。この素子領域ＡＡには、メモリセルＭＣが複数個直列接続されてメモリセルユニットを成すように形成されている。
【００２８】
図中縦方向に一定の間隔をおいて図中横方向にワード線ＷＬが延びている。このワード線ＷＬと素子領域ＡＡの交点にメモリセルＭＣが形成されている。
【００２９】
メモリセルＭＣは、素子領域ＡＡ（シリコン（半導体）基板）上に形成されたゲート絶縁膜と、素子領域ＡＡ（シリコン基板）上にゲート絶縁膜を介して形成された浮遊ゲートＦＧ（ポリシリコン）と、この浮遊ゲートＦＧの両側にＩＰＤ膜と埋め込み絶縁膜（ＴＥＯＳ膜）とを介して設けられた制御ゲートＣＧと、浮遊ゲートＦＧ上に設けられたゲート絶縁膜（酸化膜）と、を有する。制御ゲートＣＧの下に位置する素子領域ＡＡ中に拡散層が形成されている。
【００３０】
ＮＡＮＤ型フラッシュメモリ１００には、例えば、メモリセルＭＣに接続されたトランジスタのワード線ＷＬの３２本おきに２個の選択ゲートＳＧ（ＳＧＤ、ＳＧＳ）が形成されている。言い換えれば、複数のワード線ＷＬが選択ゲートＳＧ（ＳＧＤ、ＳＧＳ）に挟まれた構造となっている。この選択ゲートＳＧと、選択ゲートＳＧで挟まれたワード線ＷＬ群をブロックと称する。
【００３１】
この選択ゲートＳＧと素子領域ＡＡの交点には選択ゲートトランジスタＳＧＴ（ＳＧＤＴ、ＳＧＳＴ）が形成されている。
【００３２】
選択ゲートトランジスタＳＧＤＴは、素子領域ＡＡ（シリコン基板）上に形成されたゲート絶縁膜（酸化膜）と、該選択ゲートＳＧＤと、この選択ゲートＳＧＤを挟み素子領域ＡＡ中に形成された拡散層とを有する。この選択ゲートトランジスタＳＧＤＴは、メモリセルＭＣとビット線ＢＬとの間に設けられている。
【００３３】
選択ゲートトランジスタＳＧＳＴは、素子領域ＡＡ（シリコン基板）上に形成されたゲート絶縁膜（酸化膜）と、該選択ゲートＳＧＤと、この選択ゲートＳＧＤを挟み素子領域ＡＡ中に形成された拡散層とを有する。メモリセルＭＣとソース線ＳＬとの間に設けられている。
【００３４】
また、ビット線コンタクトＣＢは、ビット線ＢＬと素子領域ＡＡ（選択ゲートトランジスタＳＧＤＴのトランジスタのドレイン）との間に接続されている。
【００３５】
また、ソース線コンタクトＣＳは、ソース線ＢＬと素子領域ＡＡ（選択ゲートトランジスタＳＧＳＴのトランジスタのソース）との間に接続されている。
【００３６】
また、ブロックはワード線ＷＬが延びる方向と垂直な方向に複数個配置され、隣接するブロックとビット線コンタクトＣＢ及びソース線コンタクトＣＳを共有している。すなわち、２つの選択ゲートＳＧＤはビット線コンタクトＣＢを挟んで隣接し、２つの選択ゲートＳＧＳはソース線コンタクトＣＳを挟んで隣接している。
【００３７】
また、隣接するメモリセルＭＣの制御ゲートＣＧ（ワード線ＷＬ）と選択ゲートＳＧＤとの間は、後述のように、ＩＰＤ膜と層間絶縁膜（ＴＥＯＳ膜、ＳｉＯ２等）により絶縁されている。
【００３８】
これにより、従来技術と比較して、制御ゲートＣＧ（ワード線ＷＬ）と選択ゲートＳＧＤとの間の耐圧を向上することができる。すなわち、ＮＡＮＤ型フラッシュメモリをより安定して動作させることができる。
【００３９】
さらに、制御ゲートＣＧと選択ゲートＳＧＤとの間に絶縁膜耐圧の高いＩＰＤ膜を使用することにより、誘電率の比較的低いＳｉＯ２膜を使用することができる。その結果、制御ゲートＣＧと選択ゲートＳＧＤ間の寄生容量を減らすことができる。
【００４０】
ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域１０１に隣接する領域には周辺トランジスタ領域１０２が配置されている。
【００４１】
この周辺トランジスタ領域１０２には素子分離領域ＳＴＩに囲まれた素子領域ＡＡが形成されている。この素子領域ＡＡを上下に分断するようにゲート電極ＧＥが図中横方向に延びている。このゲート電極ＧＥの端部の一端は、素子領域ＡＡの端部と一致している。また、ゲート電極ＧＥの他端には、素子分離絶縁膜ＳＴＩ上まで伸びる配線ＥＩが形成されている。このように、周辺トランジスタ領域１０２には、周辺トランジスタ１０２が配置されている。
【００４２】
ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【００４３】
以下では、ビット線側の選択ゲートＳＧＤとこの選択ゲートＳＧＤに隣接するワード線ＷＬ３１との間に、埋め込み絶縁膜（ＴＥＯＳ膜）を形成する例について説明する。なお、ソース線側の選択ゲートＳＧＳとこの選択ゲートＳＧＳに隣接するワード線ＷＬ０との間に、埋め込み絶縁膜（ＴＥＯＳ膜）を形成する場合も同様の方法で製造できる。
【００４４】
図２Ａないし図１９Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイ及び周辺トランジスタの各部分の断面を示す断面図である。
【００４５】
先ず、シリコン基板１にドーピングを行うことにより、ウェル（Ｗｅｌｌ）／チャネル（ｃｈａｎｎｅｌ）を形成する。
【００４６】
さらに、シリコン基板１上に、第１のゲート絶縁膜となる熱酸化膜（ＳｉＯ２）２を形成する。なお、プログラム（ｐｒｏｇｒａｍ）／消去（Ｅｒａｓｅ）時に使用する高電圧が印加される領域の熱酸化膜２の膜厚は、例えば、３５ｎｍ程度である。一方、該高電圧が印加されない領域の熱酸化膜２の膜厚は、例えば、８ｎｍ程度である。
【００４７】
さらに、Ｓｉ／ＳｉＯ２界面を窒化する。その後、浮遊ゲートＦＧ、選択ゲートＳＧとなる導電体膜であるポリシリコンを、例えば、７０ｎｍ程度堆積し、熱酸化膜２上にポリシリコン膜３を形成する。そして、熱酸化により、このポリシリコン膜３の上部を、例えば、４ｎｍ程度酸化し、第２のゲート絶縁膜となる酸化膜（ＳｉＯ２）４を形成する。
【００４８】
次に、酸化膜４上全面にＳｉＮ膜５を、例えば、７０ｎｍ程度堆積する。そして、素子領域ＡＡを形成するための所望のレジストパターン（図示せず）をＳｉＮ膜５上に形成する。そして、該レジストパターンをマスクとして、ＳｉＮ膜５、酸化膜４、ポリシリコン膜３、酸化膜２、シリコン基板１を、順次エッチングするとともに、所望の深さの溝１ａをシリコン基板１に形成する。
【００４９】
次に、残存する該レジストパターンを除去した後、シリコン基板１の露出している表面を熱酸化法により２ｎｍ程度酸化する。そして、プラズマ（ｐｌａｓｍａ）法により形成されるＳｉＯ２膜を堆積し、シリコン基板１に形成された溝１ａをＳｉＯ２で埋め込む。
【００５０】
次に、シリコン基板１上に残存するＳｉＮ膜５が露出するように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化を行う。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）６を形成する（図２Ａ、図２Ｂ）。
【００５１】
次に、ＳＴＩ６を形成した後に、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、溝１ａに埋め込んだＳｉＯ２膜をポリシリコン膜３（酸化膜４）／ＳｉＮ膜５界面まで、エッチング除去する。さらに、残存するＳｉＮ膜５を、例えば、Ｈ３ＰＯ４液を用いて除去する（図３Ａ、図３Ｂ）。
【００５２】
次に、再び、シリコン基板１上（酸化膜４上、ＳＴＩ６上）に、ＳｉＮを、例えば、７０ｎｍ程度堆積し、ＳｉＮ膜７を形成する（図４Ａ、図４Ｂ）。なお、ＳｉＮ膜７はこれに限られず、すくなくともポリシリコン膜３とエッチング選択比が取れる材料であれば良い。
【００５３】
次に、選択ゲートＳＧのパターンと、メモリセル領域１０１以外の周辺トランジスタＰｅｒｉＴｒのゲート電極ＧＥのパターンと、を形成するためのレジストパターン８を形成する（図５Ａ、図５Ｂ）。
【００５４】
すなわち、制御ゲートＣＧの領域と選択ゲートＳＧの領域との間うち選択ゲートＳＧの領域に接する領域上、および、隣接する選択ゲートＳＧの領域間の領域上に開口部８ａ、８ａｂが形成されたレジストパターン８を、絶縁膜４の上方に形成する。
【００５５】
次に、レジストパターン８をマスクとして、ＳｉＮ膜７、酸化膜４、ポリシリコン膜３をエッチング除去する。その後、残存する該レジストパターン８を除去する（図６Ａ、図６Ｂ）。
【００５６】
すなわち、レジストパターン８をマスクとして、ＳｉＮ膜７、酸化膜４、ポリシリコン膜３をエッチングして、制御ゲートＣＧの領域と選択ゲートＳＧの領域との間うち選択ゲートＳＧの領域に接するトレンチ１０、および隣接する選択ゲートの領域間のトレンチ９を形成する。
【００５７】
この後、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）法により、例えば、２ｎｍ程度の後酸化を行う。そして、リソグラフィ工程により所望のレジストパターン（図示せず）を形成し、該レジストパターンをマスクとしてイオン注入を行う。さらに、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法により注入した不純物が活性化させる。これにより、選択トランジスタＳＧＴｒ、周辺トランジスタＰｅｒｉＴｒ等のデバイスが形成される領域に拡散層１ａを形成する（図６Ａ、図６Ｂ）。
【００５８】
次に、ＴＥＯＳ（ＬＰＴＥＯＳ：Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜１１をシリコン基板１上に形成する。このＴＥＯＳ膜１１には、例えば、低圧ＴＥＯＳ（ＬＰＴＥＯＳ：Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）など、シリコン基板１上の凹凸によらず均一の厚さで堆積できる膜が選択される。これにより、トレンチ１０がＴＥＯＳ膜１１で埋まる（絶縁膜が充填される）。一方、トレンチ９はトレンチ１０の幅よりも広い幅を有するためＴＥＯＳ膜１１では埋まらず、トレンチ１０の選択ゲートＳＧの側面からトレンチ９の底面に連続して形成される。同様に、周辺トランジスタのゲート電極ＧＥ間もトレンチ１０の幅よりも広い幅を有するため、周辺トランジスタのゲート電極ＧＥのパターンを覆うようにＴＥＯＳ膜１１が形成される（図７Ａ、図７Ｂ）。
【００５９】
さらに、ＴＥＯＳ膜１１、熱酸化膜２を異方性エッチングすることにより、ＳｉＮ膜７上及びトレンチ９の底部に埋め込まれたＴＥＯＳ膜がエッチングされる。これにより、選択トランジスタＳＧＴｒのゲート側壁１２ａが形成される。同時に周辺トランジスタＰｅｒｉＴｒのゲート側壁１２ｂが形成される（図８Ａ、図８Ｂ）。したがって、ＴＥＯＳ膜１１と選択トランジスタＳＧＴｒのゲート側壁１２ａを構成する絶縁膜は、メモリセルアレイ以外に配置される周辺トランジスタＰｅｒｉＴｒのゲート側壁と同じ材質である。
【００６０】
一方、トレンチ１０に埋め込まれたＴＥＯＳ膜１１の熱酸化膜２の上面からの高さは、トレンチ９の底部に形成されたＴＥＯＳ膜１１の熱酸化膜２の上面からの高さよりも高いため、このエッチングにより上部の一部が除去されるのみである。その結果、ＴＥＯＳ膜１１はトレンチ１０内に残存する。
【００６１】
よって、ＴＥＯＳ膜１１は、既述のように、後に形成されるＩＰＤ膜１９とともに、ワード線ＷＬ０（制御ゲートＣＧ）と選択ゲートＳＧとの間を絶縁する。このＴＥＯＳ膜１１の幅は、要求される耐圧に応じて、トレンチ１０の大きさを制御することにより、調整することができる。例えば、要求される耐圧が４０Ｖの場合、ＴＥＯＳ膜１１の幅は３０ｍｍ〜４０ｍｍ必要になる。
【００６２】
次に、再び、リソグラフィ工程により所望のレジストパターン（図示せず）を形成し、該レジストパターンをマスクとしてイオン注入を行う。これにより、選択トランジスタＳＧＴｒ、周辺トランジスタＰｅｒｉＴｒ等のデバイスが形成される領域に所望の拡散層１ｂを形成する。
【００６３】
次に、シリコン基板１全面に、ＴＥＯＳ、ＳｉＮ、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）の順に堆積し、ＴＥＯＳ膜１３（例えば、膜厚２０ｎｍ）、ＳｉＮ膜１４（例えば、膜厚３０ｎｍ）、ＢＰＳＧ膜１５（例えば、膜厚６００ｎｍ）の積層膜を形成する。その後、８５０℃の水蒸気酸化雰囲気で３０分間アニールし、さらに、ＣＭＰ法によりＳｉＮ膜１４をストッパとして平坦化を行う（図９Ａ、図９Ｂ）。
【００６４】
次に、シリコン基板１全面に、ＳｉＮを例えば７０ｎｍ堆積し、ＳｉＮ膜上およびＢＰＳＧ膜１５上にＳｉＮ膜１６を形成する（図１０Ａ、図１０Ｂ）。
【００６５】
次に、メモリセルのワード線ＷＬのトレンチを形成するためのレジストパターン１７を形成する（図１１Ａ、図１１Ｂ）。図１１Ａに示すように、該トレンチが形成される領域上のレジストパターン１７に、開口部１８が形成されている。すなわち、制御ゲートＳＧの領域上に開口部１８が形成されたレジストパターン１７を、絶縁膜４上方に形成する。
【００６６】
次に、レジストパターン１７をマスクとして、ＳｉＮ膜１６、ＳｉＮ膜１４、ＴＥＯＳ膜１３、ＳｉＮ膜７、酸化膜４を順次エッチング除去する。そして、露出したＳＴＩ６を、シリコン基板１の上面から例えば３０ｎｍ程度の高さまでＳＴＩ６が残存するようにエッチングする。さらに、露出したポリシリコン４をエッチングし、シリコン基板１上の熱酸化膜２を露出させる。これにより、ＴＥＯＳ膜１１（トレンチ１０）接するワード線ＷＬ（制御ゲートＣＧ）のトレンチ１８ａが形成される（図１２Ａ、図１２Ｂ）。
【００６７】
次に、ワード線ＷＬのトレンチ１８ａ内に、例えば、ヒ素（Ａｒｓｅｎｉｃ）をイオン注入し、シリコン基板１の表面に拡散層１ｃを形成する。その後、ＳｉＮ膜１６上およびトレンチ１８ａ内にＩＰＤ膜１９を形成する（図１３Ａ、図１３Ｂ）。本実施例１では、このＩＰＤ膜１９として、ＳｉＯ２（膜厚４ｎｍ）／ＳｉＮ（膜厚７ｎｍ）／ＳｉＯ２（膜厚４ｎｍ）の積層構造を形成した。
【００６８】
次に、ＩＰＤ膜１９上およびＩＰＤ膜１９が成膜されたトレンチ１８ａ内に、ポリシリコンを１００ｎｍ堆積する（図１４Ａ、図１４Ｂ）。これにより、ＩＰＤ膜１９内に導電体膜であるポリシリコン２０が形成される。
【００６９】
次に、選択ゲートＳＧＤの配線となる配線ＥＩを形成するためのレジストパターン２１を形成する（図１５Ａ、図１５Ｂ）。図１５Ａに示すように、該配線ＥＩが形成される領域上のレジストパターン２１に、ポリシリコン膜３を露出する開口部２１ａが形成されている。また、図１５Ｂに示すように、周辺トランジスタのゲートに接続される配線ＥＩが形成される領域上のレジストパターン２１に、開口部２１ｂが形成されている。
【００７０】
次に、このレジストパターン２１をマスクとして、ポリシリコン膜２０、ＩＰＤ膜１９、ＳｉＮ膜１６、ＴＥＯＳ膜１５、ＳｉＮ膜１４を選択的に除去して配線ＥＩを形成するためのトレンチ２２ａ、２２ｂを形成する（図１６Ａ、図１６Ｂ）。
【００７１】
次に、残存するレジストパターン２１を除去した後、再度、シリコン基板１上全面に、ポリシリコンを例えば、１００ｎｍ堆積し、ポリシリコン膜２３を形成する。これにより、選択ゲートＳＧＤの配線となる配線ＥＩが形成される。これと同時に、トレンチ２２ａにポリシリコンが充填され、周辺トランジスタのゲートに接続される配線ＥＩが形成される（図１７Ａ、図１７Ｂ）。
【００７２】
次に、ＲＩＥ法によりＢａｒｒｉｅｒ  ＳｉＮの上面が露出するようにポリシリコンをエッチング除去し、ワード線ＷＬと配線ＥＩを形成する（図１８Ａ、図１８Ｂ）。
【００７３】
次に、ポリシリコン膜２０（ワード線ＷＬ（制御ゲートＣＧ））上およびポリシリコン膜２３（配線ＥＩ）上に、例えば、Ｎｉを堆積する。そして、熱処理によりニッケルとシリコンを反応させて、ポリシリコン膜２０、２３の上部をシリサイド化し、シリサイド膜２４を形成する（図１９Ａ、図１９Ｂ）。
【００７４】
次に、シリサイド膜２４上にＴＥＯＳを、例えば３００ｎｍ堆積する。その後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ビット線ＢＬ、ソース線ＳＬ等の形成などの通常の工程を経ることにより、図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイが完成する。また、このとき、周辺トランジスタの拡散層に接続されるコンタクト等も形成され、所望の配線が形成される。
【００７５】
ここで、図１、図１９Ａに示すように、メモリセルＭＣは、素子領域ＡＡ（シリコン（半導体）基板１）上に形成されたゲート絶縁膜（酸化膜２）と、素子領域ＡＡ（シリコン基板１）上にゲート絶縁膜を介して形成された浮遊ゲートＦＧ（ポリシリコン膜３、シリサイド膜２４）と、この浮遊ゲートＦＧの両側にＩＰＤ膜１９と埋め込み絶縁膜（ＴＥＯＳ膜）とを介して設けられた制御ゲートＣＧ（ポリシリコン膜２０、シリサイド膜２４）と、浮遊ゲートＦＧ上に設けられたゲート絶縁膜（酸化膜）と、を有する。制御ゲートＣＧの下に位置する素子領域ＡＡ中に拡散層が形成されている。
【００７６】
また、図１、図１９Ａに示すように、選択ゲートトランジスタＳＧＤＴは、素子領域ＡＡ（シリコン基板１）上に形成されたゲート絶縁膜（酸化膜２）と、選択ゲートＳＧＤ（ポリシリコン膜３、２３、シリサイド膜２４）と、選択ゲートＳＧＤを挟み素子領域ＡＡ中に形成された拡散層１ａ、１ｂと、を有する。この選択ゲートトランジスタＳＧＤＴは、メモリセルＭＣとビット線ＢＬとの間に設けられたトランジスタを構成する。
【００７７】
また、図１、図１９Ｂに示すように、メモリセルアレイ以外に配置される周辺トランジスタＰｅｒｉＴｒは、素子領域ＡＡ（シリコン基板１）上にゲート絶縁膜（熱酸化膜２）と、このゲート絶縁膜上に形成されたゲート（ポリシリコン膜３、２３、シリサイド膜２４）と、このゲートを挟み素子領域ＡＡ（シリコン基板１）上中に形成された拡散層１ａ、１ｂと、を有する。
【００７８】
また、既述のように、埋め込み絶縁膜であるＴＥＯＳ膜１１は、ＩＰＤ膜１９とともに、ワード線ＷＬ０（制御ゲートＣＧ）と選択ゲートＳＧとの間を絶縁する。
【００７９】
これにより、選択ゲートＳＧと近接のワード線ＷＬ０（制御ゲートＣＧ）との間の耐圧を向上することができる。すなわち、ＮＡＮＤ型フラッシュメモリ１００を、より安定して動作させることができる。
【００８０】
この埋め込み絶縁膜（ＴＥＯＳ膜１１）は、選択トランジスタＳＧＴｒのゲート側壁１２ａおよび周辺トランジスタＰｅｒｉＴｒのゲート側壁１２ｂの形成と同時に、形成することができる。
【００８１】
これにより、ＮＡＮＤ型フラッシュメモリ１００を製造する工程数を増加することなく、上記酸化膜（ＴＥＯＳ膜１１）を形成することができる。
【００８２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、より安定して動作させることができる。
【実施例２】
【００８３】
実施例１では、ワード線ＷＬ（制御ゲートＣＧ）と選択ゲートＳＧとの間を、埋め込み絶縁膜であるＴＥＯＳ膜とＩＰＤ膜で絶縁する構成の一例および製造方法について説明した。すなわち、実施例１では、レジストパターンを用いて選択ゲートＳＧ／ワード線ＷＬ（選択ゲートＣＧ）間にトレンチを形成する場合について説明した。
【００８４】
本実施例２では、上記構成の製造方法の他の例について述べる。すなわち、実施例２では、該トレンチを側壁転写技術により形成する場合について説明する。
【００８５】
図２０Ａないし図２４Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【００８６】
なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００８７】
また、本実施例２の半導体装置の製造方法は、実施例１で説明した図４Ａ、図４Ｂまでの工程は同様である。
【００８８】
実施例１の図４Ａ、図４Ｂまでと同様の工程により、シリコン基板１上（酸化膜４上、ＳＴＩ６上）に、ＳｉＮを、例えば、７０ｎｍ程度堆積し、ＳｉＮ膜７を形成する。
【００８９】
次に、シリコン基板１上（ＳｉＮ膜７上）にＴＥＯＳをマスク材として例えば３００ｎｍ堆積することにより、ＳｉＮ膜７上にＴＥＯＳ膜３１を形成する。
【００９０】
さらに、開口部３２ａを有するレジストパターン３２を形成する（図２０Ａ、図２０Ｂ）。なお、この開口部３２ａは、例えば、最終的に形成したい隣接する選択ゲートＳＧ間の長さと、選択ゲートＳＧ幅の２倍の長さと、選択ゲートＳＧとワード線ＷＬ０との間隔の２倍の長さと、を足した幅を有する。すなわち、一方の選択ゲートＳＧに隣接するワード線ＷＬの一方の選択ゲートＳＧ側の側面から、他方の選択ゲートＳＧに隣接するワード線ＷＬの他方の選択ゲートＳＧ側の側面までの幅を意味する。
【００９１】
次に、レジストパターン３２をマスクとして、ＴＥＯＳ膜３１を下層のＳｉＮ膜７の上面が露出するまでエッチング除去する（図２１Ａ、図２１Ｂ）。
【００９２】
次に、薬液等により残存するレジストパターン３２を除去する。その後、シリコン基板１上にポリシリコンを例えば７０ｎｍ堆積して、ＳｉＮ膜上およびＴＯＥＳ膜３１上にポリシリコン膜３３を形成する。さらに、このポリシリコン膜３３上に、ＴＥＯＳを例えば、１７０ｎｍ堆積し、ポリシリコン膜３３上にＴＥＯＳ膜３４を形成する（図２２Ａ、図２２Ｂ）。
【００９３】
なお、ポリシリコン膜３３の膜厚は、後に形成する埋め込み絶縁膜（ＴＥＯＳ膜１１）の幅に応じて決定される。すなわち、開口部３２ａにより露出されたＴＥＯＳ膜３１の側壁に形成されたポリシリコン膜３３の膜厚を制御することにより、選択ゲートＳＧの幅を変更することができる。
【００９４】
また、ＴＥＯＳ膜３４の膜厚は、後に形成する選択ゲートＳＧの幅に応じて決定される。すなわち、開口部３２ａ中に形成されたポリシリコン膜３３の側壁に形成されたＴＥＯＳ膜３４の膜厚を制御することにより、選択ゲートＳＧの幅を変更することができる。
【００９５】
次に、例えばＲＩＥ法により、ＴＥＯＳ膜３４をエッチングする。このＲＩＥ法によるエッチングは、ポリシリコン膜３３の上面で止まるようにする。（図２３Ａ、図２３Ｂ）。
【００９６】
次に、例えばＲＩＥ法により、ＳｉＮ膜７の上面が露出するように、ポリシリコン膜３３をエッチング除去する（図２４Ａ、図２４Ｂ）。
【００９７】
次に、周辺トランジスタのゲート電極のパターンを形成するためにリソグラフィにてパターンを形成し、例えばＲＩＥ法により、ＳｉＮ膜７の上面が露出するように、ポリシリコン膜３３をエッチング除去する（図２５Ａ、図２５Ｂ）。
【００９８】
これにより、ＴＥＯＳ膜３４、ポリシリコン膜３３から成るパターン３５を形成する。
【００９９】
特に、図２４Ａに示すように、選択ゲートＳＧを形成するためのパターンには、選択ゲートＳＧ間のスペース９に対応する開口部３１ａと、選択ゲートＳＧとワード線ＷＬとの間で、選択ゲートＳＧに隣接するスペース１０に対応する開口部３１ｂと、が形成されている。すなわち、実施例１の図５Ａ、図５Ｂに示すレジストパターン８と同様のパターンがＳｉＮ膜７上に形成される。
【０１００】
以降の工程は、実施例１の図６Ａ、図６Ｂ〜図１９Ａ、図１９Ｂに示す工程と同様である。
【０１０１】
そして、図１９Ａ、図１９Ｂに示す工程の後、実施例１と同様に、シリサイド膜２４上にＴＥＯＳ膜を、例えば３００ｎｍ堆積する。その後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ビット線ＢＬ、ソース線ＳＬ等の形成などの通常の工程を経ることにより、図１に示すＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイが完成する。また、このとき、周辺トランジスタの拡散層に接続されるコンタクト等も形成され、所望の配線が形成される。
【０１０２】
実施例１と同様に、埋め込み絶縁膜であるＴＥＯＳ膜１１は、ＩＰＤ膜１９とともに、ワード線ＷＬ０（制御ゲートＣＧ）と選択ゲートＳＧとの間を絶縁する。
【０１０３】
これにより、選択ゲートＳＧと近接のワード線ＷＬ０（制御ゲートＣＧ）との間の耐圧を向上することができる。すなわち、ＮＡＮＤ型フラッシュメモリ１００を、より安定して動作させることができる。
【０１０４】
また、実施例１と同様に、埋め込み絶縁膜（ＴＥＯＳ膜１１）は、選択トランジスタＳＧＴｒのゲート側壁１２ａおよび周辺トランジスタＰｅｒｉＴｒのゲート側壁１２ｂの形成と同時に、形成することができる。
【０１０５】
また、実施例１と異なり、１つの開口３２ａでトレンチ９及び１０を形成することができる。すなわち、図５Ａに示すようなリソグラフィにて開口８ａ及び８ｂを同時に形成するのが難しい場合に有効である。例えば、トレンチ１０の幅が小さい場合、または、トレンチ１０とトレンチ９間が狭い場合である。
【０１０６】
これにより、ＮＡＮＤ型フラッシュメモリ１００を製造する工程数を増加することなく、上記酸化膜（ＴＥＯＳ膜１１）を形成することができる。
【０１０７】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例１と同様に、より安定して動作させることができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。
【図２Ａ】図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２Ｂ】図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図３Ａ】図２Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図３Ｂ】図２Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図４Ａ】図３Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図４Ｂ】図３Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図５Ａ】図４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図５Ｂ】図４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図６Ａ】図５Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図６Ｂ】図５Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図７Ａ】図６Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図７Ｂ】図６Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図８Ａ】図７Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図８Ｂ】図７Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図９Ａ】図８Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図９Ｂ】図８Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１０Ａ】図９Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１０Ｂ】図９Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１１Ａ】図１０Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１１Ｂ】図１０Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１２Ａ】図１１Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１２Ｂ】図１１Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１３Ａ】図１２Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１３Ｂ】図１２Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１４Ａ】図１３Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１４Ｂ】図１３Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１５Ａ】図１４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１５Ｂ】図１４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１６Ａ】図１５Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１６Ｂ】図１５Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１７Ａ】図１６Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１７Ｂ】図１６Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１８Ａ】図１７Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１８Ｂ】図１７Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図１９Ａ】図１８Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図１９Ｂ】図１８Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図２０Ａ】図４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２０Ｂ】図４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図２１Ａ】図２０Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２１Ｂ】図２０Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図２２Ａ】図２１Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２２Ｂ】図２１Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図２３Ａ】図２２Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２３Ｂ】図２２Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図２４Ａ】図２３Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２４Ｂ】図２３Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【図２５Ａ】図２４Ａに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各部分の断面を示す断面図である。
【図２５Ｂ】図２４Ｂに示す工程に続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイ周辺の周辺トランジスタの断面を示す断面図である。
【符号の説明】
【０１０９】
１  シリコン基板（半導体基板）
１ａ、１ｂ、１ｃ  拡散層
２  熱酸化膜（ゲート絶縁膜）
３  ポリシリコン膜
４  酸化膜
５  ＳｉＮ膜
６  ＳＴＩ（素子分離領域）
７  ＳｉＮ膜
８  レジストパターン
８ａ、８ｂ  開口部
９、１０  トレンチ
１１  埋め込み絶縁膜（ＴＥＯＳ膜）
１２ａ  選択トランジスタのゲート側壁
１２ｂ  周辺トランジスタのゲート側壁
１３  ＴＥＯＳ膜
１４、１６  ＳｉＮ膜
１５  ＢＰＳＧ膜
１７  レジストパターン
１８  開口部
１８ａ  トレンチ
１９  ＩＰＤ膜
２０、２３  ポリシリコン膜
２１  レジストパターン
２１ａ、２１ｂ  開口部
２２ａ、２２ｂ  トレンチ
２３  ポリシリコン膜
２４  シリサイド膜
３１  ＴＥＯＳ膜
３２  レジストパターン
３２ａ  開口部
３３  ポリシリコン膜
３４  ＴＥＯＳ膜
３５  パターン
１００  ＮＡＮＤ型フラッシュメモリ
１０１  メモリセル領域
１０２  周辺トランジスタ領域
ＡＡ  素子領域
ＢＬ  ビット線
ＣＢ  ビット線コンタクト
ＣＧ  制御ゲート
ＣＳ  ソース線コンタクト
ＥＩ  配線
ＦＧ  浮遊ゲート
ＧＥ  ゲート電極
ＰｅｒｉＴｒ  周辺トランジスタ
ＳＧ  選択ゲート
ＳＧＴｒ  選択トランジスタ
ＳＬ  ソース線
ＷＬ０〜ＷＬ３１  ワード線
【図１】
2009260196.tif 000003
【図２Ａ】
2009260196.tif 000004
【図２Ｂ】
2009260196.tif 000005
【図３Ａ】
2009260196.tif 000006
【図３Ｂ】
2009260196.tif 000007
【図４Ａ】
2009260196.tif 000008
【図４Ｂ】
2009260196.tif 000009
【図５Ａ】
2009260196.tif 000010
【図５Ｂ】
2009260196.tif 000011
【図６Ａ】
2009260196.tif 000012
【図６Ｂ】
2009260196.tif 000013
【図７Ａ】
2009260196.tif 000014
【図７Ｂ】
2009260196.tif 000015
【図８Ａ】
2009260196.tif 000016
【図８Ｂ】
2009260196.tif 000017
【図９Ａ】
2009260196.tif 000018
【図９Ｂ】
2009260196.tif 000019
【図１０Ａ】
2009260196.tif 000020
【図１０Ｂ】
2009260196.tif 000021
【図１１Ａ】
2009260196.tif 000022
【図１１Ｂ】
2009260196.tif 000023
【図１２Ａ】
2009260196.tif 000024
【図１２Ｂ】
2009260196.tif 000025
【図１３Ａ】
2009260196.tif 000026
【図１３Ｂ】
2009260196.tif 000027
【図１４Ａ】
2009260196.tif 000028
【図１４Ｂ】
2009260196.tif 000029
【図１５Ａ】
2009260196.tif 000030
【図１５Ｂ】
2009260196.tif 000031
【図１６Ａ】
2009260196.tif 000032
【図１６Ｂ】
2009260196.tif 000033
【図１７Ａ】
2009260196.tif 000034
【図１７Ｂ】
2009260196.tif 000035
【図１８Ａ】
2009260196.tif 000036
【図１８Ｂ】
2009260196.tif 000037
【図１９Ａ】
2009260196.tif 000038
【図１９Ｂ】
2009260196.tif 000039
【図２０Ａ】
2009260196.tif 000040
【図２０Ｂ】
2009260196.tif 000041
【図２１Ａ】
2009260196.tif 000042
【図２１Ｂ】
2009260196.tif 000043
【図２２Ａ】
2009260196.tif 000044
【図２２Ｂ】
2009260196.tif 000045
【図２３Ａ】
2009260196.tif 000046
【図２３Ｂ】
2009260196.tif 000047
【図２４Ａ】
2009260196.tif 000048
【図２４Ｂ】
2009260196.tif 000049
【図２５Ａ】
2009260196.tif 000050
【図２５Ｂ】
2009260196.tif 000051