(57)【要約】【課題】高利得特性と小型化を実現することができる差動増幅回路を得ることを目的とする。【解決手段】整合回路１１がＮＰＮバイポーラトランジスタ１ａのコレクタ端子から出力された信号を信号出力端子１３に出力する一方、他端が５０オーム未満の抵抗１４と接続されている整合回路１２がＮＰＮバイポーラトランジスタ１ｂのコレクタ端子から出力された信号を終端するように構成する。即ち、１対のＮＰＮバイポーラトランジスタ１ａ，１ｂを不平衡に動作させて、振幅が大きい線路から出力信号として取り出すように構成する。【選択図】図１
2009010875.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号入力端子から入力された信号がベース端子に与えられ、エミッタ端子が接地されている第１の増幅素子と、第２の信号入力端子から入力された信号がベース端子に与えられ、エミッタ端子が接地されている第２の増幅素子と、一端が上記第１の増幅素子のコレクタ端子と接続され、他端が信号出力端子と接続されている第１の整合回路と、一端が上記第２の増幅素子のコレクタ端子と接続され、他端が５０オーム未満の抵抗を介して終端されている第２の整合回路とを備えた差動増幅回路。
【請求項２】
第１の信号入力端子から入力された信号がベース端子に与えられ、エミッタ端子が定電流源と接続されている第１の増幅素子と、第２の信号入力端子から入力された信号がベース端子に与えられ、エミッタ端子が上記定電流源と接続されている第２の増幅素子と、一端が上記第１の増幅素子のコレクタ端子と接続されている第１の整合回路と、一端が上記第２の増幅素子のコレクタ端子と接続されている第２の整合回路とからなる第１の差動増幅器と、ベース端子が上記第１の整合回路の他端と接続され、エミッタ端子が接地されている第３の増幅素子と、ベース端子が上記第２の整合回路の他端と接続され、エミッタ端子が接地されている第４の増幅素子と、一端が上記第３の増幅素子のコレクタ端子と接続され、他端が信号出力端子と接続されている第３の整合回路と、一端が上記第４の増幅素子のコレクタ端子と接続され、他端が５０オーム未満の抵抗を介して終端されている第４の整合回路とからなる第２の差動増幅器とを備えた差動増幅回路。
【請求項３】
第１の信号入力端子から入力された信号がゲート端子に与えられ、ソース端子が接地されている第１の増幅素子と、第２の信号入力端子から入力された信号がゲート端子に与えられ、ソース端子が接地されている第２の増幅素子と、一端が上記第１の増幅素子のドレイン端子と接続され、他端が信号出力端子と接続されている第１の整合回路と、一端が上記第２の増幅素子のドレイン端子と接続され、他端が５０オーム未満の抵抗を介して終端されている第２の整合回路とを備えた差動増幅回路。
【請求項４】
第１の信号入力端子から入力された信号がゲート端子に与えられ、ソース端子が定電流源と接続されている第１の増幅素子と、第２の信号入力端子から入力された信号がゲート端子に与えられ、ソース端子が上記定電流源と接続されている第２の増幅素子と、一端が上記第１の増幅素子のドレイン端子と接続されている第１の整合回路と、一端が上記第２の増幅素子のドレイン端子と接続されている第２の整合回路とからなる第１の差動増幅器と、ゲート端子が上記第１の整合回路の他端と接続され、ソース端子が接地されている第３の増幅素子と、ゲート端子が上記第２の整合回路の他端と接続され、ソース端子が接地されている第４の増幅素子と、一端が上記第３の増幅素子のドレイン端子と接続され、他端が信号出力端子と接続されている第３の整合回路と、一端が上記第４の増幅素子のドレイン端子と接続され、他端が５０オーム未満の抵抗を介して終端されている第４の整合回路とからなる第２の差動増幅器とを備えた差動増幅回路。
【請求項５】
第１の差動増幅器が複数段縦属接続され、第２の差動増幅器が最終段の第１の差動増幅器と接続されていることを特徴とする請求項２または請求項４記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、衛星通信、地上波マイクロ波通信、移動体通信などを実施する通信機の送信用高周波増幅器に実装される差動増幅回路に関するものである。
【背景技術】
【０００２】
無線通信などを実施する通信機の送信用高周波増幅器を設計する際、送信用高周波増幅器を構成する増幅素子（例えば、バイポーラトランジスタ）のエミッタ端子とグランド端子間を接続するワイヤ（インダクタンス）が原因で生じる利得低下を抑制するため、差動増幅回路を用いることがある。
ただし、送信用高周波増幅器では、１つの出力端子と接地点間の電圧及び電流を出力とすることが多いため、差動増幅回路を用いる場合には、２つの出力端子を１つの出力端子に変換する単一出力化を図る必要がある。
【０００３】
例えば、以下の非特許文献１には、差動増幅回路を実装している送信用高周波増幅器が開示されている。
即ち、差動増幅回路を用いることによって、エミッタ端子と接地端子を接続するワイヤ（インダクタンス）による利得低下を抑制している送信用高周波増幅器が開示されている。
【０００４】
差動増幅回路を構成している２つのバイポーラトランジスタは、２つの入力端子から入力された差動信号がベース端子に入力されると、その差動信号を増幅してコレクタ端子から出力するようにしている。
２つのバイポーラトランジスタから出力された差動信号は、それぞれ整合回路を介して平衡不平衡変換器に入力される。
平衡不平衡変換器は、２つの整合回路から出力された差動信号を入力すると、その差動信号を単一出力化し、単一出力化した信号を出力端子に出力するようにしている。
【０００５】
【非特許文献１】ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  １９９９  ｐｐ．１８８１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の差動増幅回路は以上のように構成されているので、平衡不平衡変換器を用いれば、差動信号の単一出力化を図ることができる。しかし、半導体基板上に作成される平衡不平衡変換器は損失が非常に大きい課題があり、また、平衡不平衡変換器のサイズが大きいため、差動増幅回路の小型化を実現することが困難である課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、高利得特性と小型化を実現することができる差動増幅回路を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る差動増幅回路は、第１の整合回路が第１の増幅素子のコレクタ端子から出力された信号を信号出力端子に出力する一方、他端が５０オーム未満の抵抗と接続されている第２の整合回路が第２の増幅素子のコレクタ端子から出力された信号を終端するようにしたものである。
【発明の効果】
【０００９】
この発明によれば、第１の整合回路が第１の増幅素子のコレクタ端子から出力された信号を信号出力端子に出力する一方、他端が５０オーム未満の抵抗と接続されている第２の整合回路が第２の増幅素子のコレクタ端子から出力された信号を終端するように構成したので、高利得特性と小型化を実現することができる効果がある。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１はこの発明の実施の形態１による差動増幅回路を示す構成図であり、図１において、ＮＰＮバイポーラトランジスタ１ａは差動増幅回路を構成している第１の増幅素子である。
ＮＰＮバイポーラトランジスタ１ａのベース端子は、直流電流阻止容量４を介して信号入力端子２（第１の信号入力端子）と接続され、また、ベース電源６と接続されている。
また、ＮＰＮバイポーラトランジスタ１ａのコレクタ端子は、バイアス印加インダクタ８を介してコレクタ電源１０と接続されている。
なお、ＮＰＮバイポーラトランジスタ１ａのエミッタ端子は、線路やワイヤなどを介して接地されている。図中、１６は線路やワイヤなどで生じるインダクタンス成分を示している。
【００１１】
ＮＰＮバイポーラトランジスタ１ｂは差動増幅回路を構成している第２の増幅素子である。
ＮＰＮバイポーラトランジスタ１ｂのベース端子は、直流電流阻止容量５を介して信号入力端子３（第２の信号入力端子）と接続され、また、ベース電源７と接続されている。
また、ＮＰＮバイポーラトランジスタ１ｂのコレクタ端子は、バイアス印加インダクタ９を介してコレクタ電源１０と接続されている。
なお、ＮＰＮバイポーラトランジスタ１ｂのエミッタ端子は、ＮＰＮバイポーラトランジスタ１ａのエミッタ端子と共通化されたのち、線路やワイヤなどを介して接地されている。
【００１２】
整合回路１１（第１の整合回路）は一端がＮＰＮバイポーラトランジスタ１ａのコレクタ端子と接続され、他端が信号出力端子１３と接続されており、ＮＰＮバイポーラトランジスタ１ａのコレクタ端子と信号出力端子１３間の整合を図って、そのコレクタ端子から出力された信号を信号出力端子１３に出力する。
整合回路１２（第２の整合回路）は一端がＮＰＮバイポーラトランジスタ１ｂのコレクタ端子と接続され、他端が５０オーム未満の抵抗１４を介して接地パッド１５と接続されている。
【００１３】
次に動作について説明する。
信号入力端子２，３から差動信号が入力されると、その差動信号がＮＰＮバイポーラトランジスタ１ａ，１ｂのベース端子に入力される。
ＮＰＮバイポーラトランジスタ１ａは、ベース端子から差動信号が入力されると、その差動信号を増幅し、コレクタ端子から増幅後の信号を整合回路１１に出力する。
ＮＰＮバイポーラトランジスタ１ｂは、ベース端子から差動信号が入力されると、その差動信号を増幅し、コレクタ端子から増幅後の信号を整合回路１２に出力する。
【００１４】
整合回路１１は、ＮＰＮバイポーラトランジスタ１ａのコレクタ端子から増幅後の信号を受けると、ＮＰＮバイポーラトランジスタ１ａのコレクタ端子と信号出力端子１３間の整合を図って、その増幅後の信号を信号出力端子１３に出力する。
整合回路１２は、ＮＰＮバイポーラトランジスタ１ｂのコレクタ端子から増幅後の信号を受けると、その増幅後の信号を５０オーム未満の抵抗１４に出力して終端する。
【００１５】
ここで、図２はワイヤ等によるインダクタンス成分１６が１ｎＨであると想定して、差動増幅回路の利得及び飽和電力を計算した結果を示す説明図である。
ただし、信号の周波数は６ＧＨｚであるものとし、抵抗１４の抵抗値が１０オーム、５０オーム、１００オームである例と、開放である例を示している。
【００１６】
抵抗１４の抵抗値が５０オームである場合、１対のＮＰＮバイポーラトランジスタ１ａ，１ｂは平衡に動作し、送信電力は終端された線路により３ｄＢ低下して、１４．６ｄＢｍとなる。
この実施の形態１の差動増幅回路では、抵抗１４の抵抗値を５０オーム未満にしており、抵抗１４の抵抗値を５０オームより小さくすると、１対のＮＰＮバイポーラトランジスタ１ａ，１ｂは不平衡に動作する。
【００１７】
１対のＮＰＮバイポーラトランジスタ１ａ，１ｂが不平衡に動作する場合、終端される線路に流れる出力信号の振幅は、信号出力端子１３に接続される出力信号の振幅より小さくなる。
これにより、終端された線路による送信電力低下分が３ｄＢより低下するため、１５．５ｄＢｍの送信電力をとりだすことが可能となる。
【００１８】
なお、図２の計算結果は、この実施の形態１の差動増幅回路の一例であり、ワイヤ等によるインダクタンス成分１６が０でなければ、同様の効果を得ることが可能である。
通常、高出力増幅器のコレクタ電源印加素子としてはインダクタを用いるが、抵抗を用いた場合にも同様の効果を得ることができる。
【００１９】
以上で明らかなように、この実施の形態１によれば、整合回路１１がＮＰＮバイポーラトランジスタ１ａのコレクタ端子から出力された信号を信号出力端子１３に出力する一方、他端が５０オーム未満の抵抗１４と接続されている整合回路１２がＮＰＮバイポーラトランジスタ１ｂのコレクタ端子から出力された信号を終端するように構成したので、高利得特性と小型化を実現することができる効果を奏する。
即ち、この実施の形態１による差動増幅回路においては、１対のＮＰＮバイポーラトランジスタ１ａ，１ｂを不平衡に動作させて、振幅が大きい線路から出力信号として取り出すようにしているので、高出力化を実現することが可能となる。
また、抵抗１４を用いる簡易な構成であるため、差動増幅回路の小形化を実現することが可能となる。
【００２０】
実施の形態２．
図３はこの発明の実施の形態２による差動増幅回路を示す構成図であり、図２において、差動増幅回路は第１の差動増幅器２０と第２の差動増幅器４０から構成されている。
ＮＰＮバイポーラトランジスタ２１ａは第１の差動増幅器２０を構成している第１の増幅素子である。
ＮＰＮバイポーラトランジスタ２１ａのベース端子は、直流電流阻止容量２４を介して信号入力端子２２（第１の信号入力端子）と接続され、また、ベース電源２６と接続されている。
また、ＮＰＮバイポーラトランジスタ２１ａのコレクタ端子は、バイアス印加インダクタ２８を介してコレクタ電源３０と接続されている。
また、ＮＰＮバイポーラトランジスタ２１ａのエミッタ端子は、第１の差動増幅器２０のバイアスを決定する定電流源３１と接続されている。
【００２１】
ＮＰＮバイポーラトランジスタ２１ｂは第１の差動増幅器２０を構成している第２の増幅素子である。
ＮＰＮバイポーラトランジスタ２１ｂのベース端子は、直流電流阻止容量２５を介して信号入力端子２３（第２の信号入力端子）と接続され、また、ベース電源２７と接続されている。
また、ＮＰＮバイポーラトランジスタ２１ｂのコレクタ端子は、バイアス印加インダクタ２９を介してコレクタ電源３０と接続されている。
また、ＮＰＮバイポーラトランジスタ２１ｂのエミッタ端子は、第１の差動増幅器２０のバイアスを決定する定電流源３１と接続されている。
【００２２】
整合回路３２（第１の整合回路）は一端がＮＰＮバイポーラトランジスタ２１ａのコレクタ端子と接続され、他端がＮＰＮバイポーラトランジスタ４１ａのベース端子と接続されており、ＮＰＮバイポーラトランジスタ２１ａのコレクタ端子とＮＰＮバイポーラトランジスタ４１ａのベース端子間の整合を図って、そのコレクタ端子から出力された信号をＮＰＮバイポーラトランジスタ４１ａのベース端子に出力する。
整合回路３３（第２の整合回路）は一端がＮＰＮバイポーラトランジスタ２１ｂのコレクタ端子と接続され、他端がＮＰＮバイポーラトランジスタ４１ｂのベース端子と接続されており、ＮＰＮバイポーラトランジスタ２１ｂのコレクタ端子とＮＰＮバイポーラトランジスタ４１ｂのベース端子間の整合を図って、そのコレクタ端子から出力された信号をＮＰＮバイポーラトランジスタ４１ｂのベース端子に出力する。
【００２３】
ＮＰＮバイポーラトランジスタ４１ａは第２の差動増幅器４０を構成している第３の増幅素子である。
ＮＰＮバイポーラトランジスタ４１ａのベース端子は、整合回路３２の他端と接続され、また、ベース電源４２と接続されている。
また、ＮＰＮバイポーラトランジスタ４１ａのコレクタ端子は、バイアス印加インダクタ４４を介してコレクタ電源４６と接続されている。
なお、ＮＰＮバイポーラトランジスタ４１ａのエミッタ端子は、線路やワイヤなどを介して接地されている。図中、５２は線路やワイヤなどで生じるインダクタンス成分を示している。
【００２４】
ＮＰＮバイポーラトランジスタ４１ｂは第２の差動増幅器４０を構成している第４の増幅素子である。
ＮＰＮバイポーラトランジスタ４１ｂのベース端子は、整合回路３３の他端と接続され、また、ベース電源４３と接続されている。
また、ＮＰＮバイポーラトランジスタ４１ｂのコレクタ端子は、バイアス印加インダクタ４５を介してコレクタ電源４６と接続されている。
なお、ＮＰＮバイポーラトランジスタ４１ｂのエミッタ端子は、ＮＰＮバイポーラトランジスタ４１ａのエミッタ端子と共通化されたのち、線路やワイヤなどを介して接地されている。
【００２５】
整合回路４７（第３の整合回路）は一端がＮＰＮバイポーラトランジスタ４１ａのコレクタ端子と接続され、他端が信号出力端子４９と接続されており、ＮＰＮバイポーラトランジスタ４１ａのコレクタ端子と信号出力端子４９間の整合を図って、そのコレクタ端子から出力された信号を信号出力端子４９に出力する。
整合回路４８（第４の整合回路）は一端がＮＰＮバイポーラトランジスタ４１ｂのコレクタ端子と接続され、他端が５０オーム未満の抵抗５０を介して接地パッド５１と接続されている。
【００２６】
次に動作について説明する。
第１の差動増幅器２０の信号入力端子２２，２３から差動信号が入力されると、その差動信号がＮＰＮバイポーラトランジスタ２１ａ，２１ｂのベース端子に入力される。
ＮＰＮバイポーラトランジスタ２１ａは、ベース端子から差動信号が入力されると、その差動信号を増幅し、コレクタ端子から増幅後の信号を整合回路３２に出力する。
ＮＰＮバイポーラトランジスタ２１ｂは、ベース端子から差動信号が入力されると、その差動信号を増幅し、コレクタ端子から増幅後の信号を整合回路３３に出力する。
【００２７】
整合回路３２は、ＮＰＮバイポーラトランジスタ２１ａのコレクタ端子から増幅後の信号を受けると、ＮＰＮバイポーラトランジスタ２１ａのコレクタ端子とＮＰＮバイポーラトランジスタ４１ａのベース端子間の整合を図って、そのコレクタ端子から出力された信号をＮＰＮバイポーラトランジスタ４１ａのベース端子に出力する。
整合回路３３は、ＮＰＮバイポーラトランジスタ２１ｂのコレクタ端子から増幅後の信号を受けると、ＮＰＮバイポーラトランジスタ２１ｂのコレクタ端子とＮＰＮバイポーラトランジスタ４１ｂのベース端子間の整合を図って、そのコレクタ端子から出力された信号をＮＰＮバイポーラトランジスタ４１ｂのベース端子に出力する。
【００２８】
第２の差動増幅器４０のＮＰＮバイポーラトランジスタ４１ａは、第１の差動増幅器２０の整合回路３２より出力された差動信号がベース端子から入力すると、その差動信号を増幅し、コレクタ端子から増幅後の信号を整合回路４７に出力する。
ＮＰＮバイポーラトランジスタ４１ｂは、第１の差動増幅器２０の整合回路３３より出力された差動信号がベース端子から入力すると、その差動信号を増幅し、コレクタ端子から増幅後の信号を整合回路４８に出力する。
【００２９】
整合回路４７は、ＮＰＮバイポーラトランジスタ４１ａのコレクタ端子から増幅後の信号を受けると、ＮＰＮバイポーラトランジスタ４１ａのコレクタ端子と信号出力端子４９間の整合を図って、その増幅後の信号を信号出力端子４９に出力する。
整合回路４８は、ＮＰＮバイポーラトランジスタ４１ｂのコレクタ端子から増幅後の信号を受けると、その増幅後の信号を５０オーム未満の抵抗５０に出力して終端する。
【００３０】
なお、第２の差動増幅器４０の飽和特性は、上記実施の形態１における差動増幅回路と同様である。
第１の差動増幅器２０のＮＰＮバイポーラトランジスタ２１ａ，２１ｂのエミッタ端子には、定電流源３１が接続されているため、第２の差動増幅器４０において発生する不平衡信号成分を第１の差動増幅器２０で吸収することができる。
【００３１】
以上で明らかなように、この実施の形態２によれば、第２の差動増幅器４０の整合回路４７がＮＰＮバイポーラトランジスタ４１ａのコレクタ端子から出力された信号を信号出力端子４９に出力する一方、他端が５０オーム未満の抵抗５０と接続されている整合回路４８がＮＰＮバイポーラトランジスタ４１ｂのコレクタ端子から出力された信号を終端するように構成したので、高利得特性と小型化を実現することができる効果を奏する。
即ち、この実施の形態２による差動増幅回路においては、１対のＮＰＮバイポーラトランジスタ４１ａ，４１ｂを不平衡に動作させて、振幅が大きい線路から出力信号として取り出すようにしているので、高出力化を実現することが可能となる。
また、抵抗５０を用いる簡易な構成であるため、差動増幅回路の小形化を実現することが可能となる。
【００３２】
また、この実施の形態２によれば、ＮＰＮバイポーラトランジスタ２１ａ，２１ｂのエミッタ端子に定電流源３１が接続されている第１の差動増幅器２０を第２の差動増幅器４０と接続するように構成したので、第２の差動増幅器４０において発生する不平衡信号成分を吸収して、不平衡成分による利得の低下を抑圧することができる効果を奏する。
【００３３】
なお、この実施の形態２では、第１の差動増幅器２０と第２の差動増幅器４０が接続されているものを示したが、図４に示すように、第１の差動増幅器２０を２段構成にして、２段目の第１の差動増幅器２０を第２の差動増幅器４０と接続するようにしてもよい。
図４では、第１の差動増幅器２０を２段縦属接続している例を示しているが、第１の差動増幅器２０をＮ段縦属接続するようにしてもよい。ただし、Ｎ＝３，４，５，・・・である。
【００３４】
実施の形態３．
図５はこの発明の実施の形態３による差動増幅回路を示す構成図であり、図３において、ＦＥＴ６１ａは差動増幅回路を構成している第１の増幅素子である。
ＦＥＴ６１ａのゲート端子は、直流電流阻止容量６４を介して信号入力端子６２（第１の信号入力端子）と接続され、また、ゲート電源６６と接続されている。
また、ＦＥＴ６１ａのドレイン端子は、バイアス印加インダクタ６８を介してドレイン電源７０と接続されている。
なお、ＦＥＴ６１ａのソース端子は、線路やワイヤなどを介して接地されている。図中、７６は線路やワイヤなどで生じるインダクタンス成分を示している。
【００３５】
ＦＥＴ６１ｂは差動増幅回路を構成している第２の増幅素子である。
ＦＥＴ６１ｂのゲート端子は、直流電流阻止容量６５を介して信号入力端子６３（第２の信号入力端子）と接続され、また、ゲート電源６７と接続されている。
また、ＦＥＴ６１ｂのドレイン端子は、バイアス印加インダクタ６９を介してドレイン電源７０と接続されている。
なお、ＦＥＴ６１ｂのソース端子は、ＦＥＴ６１ａのソース端子と共通化されたのち、線路やワイヤなどを介して接地されている。
【００３６】
整合回路７１（第１の整合回路）は一端がＦＥＴ６１ａのドレイン端子と接続され、他端が信号出力端子７３と接続されており、ＦＥＴ６１ａのドレイン端子と信号出力端子７３間の整合を図って、そのドレイン端子から出力された信号を信号出力端子７３に出力する。
整合回路７２（第２の整合回路）は一端がＦＥＴ６１ｂのドレイン端子と接続され、他端が５０オーム未満の抵抗７４を介して接地パッド７５と接続されている。
【００３７】
次に動作について説明する。
信号入力端子６２，６３から差動信号が入力されると、その差動信号がＦＥＴ６１ａ，６１ｂのゲート端子に入力される。
ＦＥＴ６１ａは、ゲート端子から差動信号が入力されると、その差動信号を増幅し、ドレイン端子から増幅後の信号を整合回路７１に出力する。
ＦＥＴ６１ｂは、ゲート端子から差動信号が入力されると、その差動信号を増幅し、ドレイン端子から増幅後の信号を整合回路７２に出力する。
【００３８】
整合回路７１は、ＦＥＴ６１ａのドレイン端子から増幅後の信号を受けると、ＦＥＴ６１ａのドレイン端子と信号出力端子７３間の整合を図って、その増幅後の信号を信号出力端子７３に出力する。
整合回路７２は、ＦＥＴ６１ｂのドレイン端子から増幅後の信号を受けると、その増幅後の信号を５０オーム未満の抵抗７４に出力して終端する。
なお、この実施の形態３における差動増幅回路の飽和特性は、上記実施の形態１における差動増幅回路と同様である。
【００３９】
以上で明らかなように、この実施の形態３によれば、整合回路７１がＦＥＴ６１ａのドレイン端子から出力された信号を信号出力端子７３に出力する一方、他端が５０オーム未満の抵抗７４と接続されている整合回路７２がＦＥＴ６１ｂのドレイン端子から出力された信号を終端するように構成したので、高利得特性と小型化を実現することができる効果を奏する。
即ち、この実施の形態３による差動増幅回路においては、１対のＦＥＴ６１ａ，６１ｂを不平衡に動作させて、振幅が大きい線路から出力信号として取り出すようにしているので、高出力化を実現することが可能となる。
また、抵抗７４を用いる簡易な構成であるため、差動増幅回路の小形化を実現することが可能となる。
【００４０】
実施の形態４．
図６はこの発明の実施の形態４による差動増幅回路を示す構成図であり、図６において、差動増幅回路は第１の差動増幅器８０と第２の差動増幅器１００から構成されている。
ＦＥＴ８１ａは第１の差動増幅器８０を構成している第１の増幅素子である。
ＦＥＴ８１ａのゲート端子は、直流電流阻止容量８４を介して信号入力端子８２（第１の信号入力端子）と接続され、また、ゲート電源８６と接続されている。
また、ＦＥＴ８１ａのドレイン端子は、バイアス印加インダクタ８８を介してドレイン電源９０と接続されている。
また、ＦＥＴ８１ａのソース端子は、第１の差動増幅器８０のバイアスを決定する定電流源９１と接続されている。
【００４１】
ＦＥＴ８１ｂは第１の差動増幅器８０を構成している第２の増幅素子である。
ＦＥＴ８１ｂのゲート端子は、直流電流阻止容量８５を介して信号入力端子８３（第２の信号入力端子）と接続され、また、ゲート電源８７と接続されている。
また、ＦＥＴ８１ｂのドレイン端子は、バイアス印加インダクタ８９を介してドレイン電源９０と接続されている。
また、ＦＥＴ８１ｂのソース端子は、第１の差動増幅器８０のバイアスを決定する定電流源９１と接続されている。
【００４２】
整合回路９２（第１の整合回路）は一端がＦＥＴ８１ａのドレイン端子と接続され、他端がＦＥＴ１０１ａのゲート端子と接続されており、ＦＥＴ８１ａのドレイン端子とＦＥＴ１０１ａのゲート端子間の整合を図って、そのドレイン端子から出力された信号をＦＥＴ１０１ａのゲート端子に出力する。
整合回路９３（第２の整合回路）は一端がＦＥＴ８１ｂのドレイン端子と接続され、他端がＦＥＴ１０１ｂのゲート端子と接続されており、ＦＥＴ８１ｂのドレイン端子とＦＥＴ１０１ｂのゲート端子間の整合を図って、そのドレイン端子から出力された信号をＦＥＴ１０１ｂのゲート端子に出力する。
【００４３】
ＦＥＴ１０１ａは第２の差動増幅器１００を構成している第３の増幅素子である。
ＦＥＴ１０１ａのゲート端子は、整合回路９２の他端と接続され、また、ゲート電源１０２と接続されている。
また、ＦＥＴ１０１ａのドレイン端子は、バイアス印加インダクタ１０４を介してドレイン電源１０６と接続されている。
なお、ＦＥＴ１０１ａのソース端子は、線路やワイヤなどを介して接地されている。図中、１１２は線路やワイヤなどで生じるインダクタンス成分を示している。
【００４４】
ＦＥＴ１０１ｂは第２の差動増幅器１００を構成している第４の増幅素子である。
ＦＥＴ１０１ｂのゲート端子は、整合回路９３の他端と接続され、また、ゲート電源１０３と接続されている。
また、ＦＥＴ１０１ｂのドレイン端子は、バイアス印加インダクタ１０５を介してドレイン電源１０６と接続されている。
なお、ＦＥＴ１０１ｂのソース端子は、ＦＥＴ１０１ａのソース端子と共通化されたのち、線路やワイヤなどを介して接地されている。
【００４５】
整合回路１０７（第３の整合回路）は一端がＦＥＴ１０１ａのドレイン端子と接続され、他端が信号出力端子１０９と接続されており、ＦＥＴ１０１ａのドレイン端子と信号出力端子１０９間の整合を図って、そのドレイン端子から出力された信号を信号出力端子１０９に出力する。
整合回路１０８（第４の整合回路）は一端がＦＥＴ１０１ｂのドレイン端子と接続され、他端が５０オーム未満の抵抗１１０を介して接地パッド１１１と接続されている。
【００４６】
次に動作について説明する。
第１の差動増幅器８０の信号入力端子８２，８３から差動信号が入力されると、その差動信号がＦＥＴ８１ａ，８１ｂのゲート端子に入力される。
ＦＥＴ８１ａは、ゲート端子から差動信号が入力されると、その差動信号を増幅し、ドレイン端子から増幅後の信号を整合回路９２に出力する。
ＦＥＴ８１ｂは、ゲート端子から差動信号が入力されると、その差動信号を増幅し、ドレイン端子から増幅後の信号を整合回路９３に出力する。
【００４７】
整合回路９２は、ＦＥＴ８１ａのドレイン端子から増幅後の信号を受けると、ＦＥＴ８１ａのドレイン端子とＦＥＴ１０１ａのゲート端子間の整合を図って、そのドレイン端子から出力された信号をＦＥＴ１０１ａのゲート端子に出力する。
整合回路９３は、ＦＥＴ８１ｂのドレイン端子から増幅後の信号を受けると、ＦＥＴ８１ｂのドレイン端子とＦＥＴ１０１ｂのゲート端子間の整合を図って、そのドレイン端子から出力された信号をＦＥＴ１０１ｂのゲート端子に出力する。
【００４８】
第２の差動増幅器１００のＦＥＴ１０１ａは、第１の差動増幅器８０の整合回路９２より出力された差動信号がゲート端子から入力すると、その差動信号を増幅し、ドレイン端子から増幅後の信号を整合回路１０７に出力する。
ＦＥＴ１０１ｂは、第１の差動増幅器８０の整合回路９３より出力された差動信号がゲート端子から入力すると、その差動信号を増幅し、ドレイン端子から増幅後の信号を整合回路１０８に出力する。
【００４９】
整合回路１０７は、ＦＥＴ１０１ａのドレイン端子から増幅後の信号を受けると、ＦＥＴ１０１ａのドレイン端子と信号出力端子１０９間の整合を図って、その増幅後の信号を信号出力端子１０９に出力する。
整合回路１０８は、ＦＥＴ１０１ｂのドレイン端子から増幅後の信号を受けると、その増幅後の信号を５０オーム未満の抵抗１１０に出力して終端する。
【００５０】
なお、第２の差動増幅器１００の飽和特性は、上記実施の形態１における差動増幅回路と同様である。
第１の差動増幅器８０のＦＥＴ８１ａ，８１ｂのソース端子には、定電流源９１が接続されているため、第２の差動増幅器１００において発生する不平衡信号成分を第１の差動増幅器８０で吸収することができる。
【００５１】
以上で明らかなように、この実施の形態４によれば、第２の差動増幅器１００の整合回路１０７がＦＥＴ１０１ａのドレイン端子から出力された信号を信号出力端子１０９に出力する一方、他端が５０オーム未満の抵抗１１０と接続されている整合回路１０８がＦＥＴ１０１ｂのドレイン端子から出力された信号を終端するように構成したので、高利得特性と小型化を実現することができる効果を奏する。
即ち、この実施の形態４による差動増幅回路においては、１対のＦＥＴ１０１ａ，１０１ｂを不平衡に動作させて、振幅が大きい線路から出力信号として取り出すようにしているので、高出力化を実現することが可能となる。
また、抵抗５０を用いる簡易な構成であるため、差動増幅回路の小形化を実現することが可能となる。
【００５２】
また、この実施の形態４によれば、ＦＥＴ８１ａ，８１ｂのソース端子に定電流源９１が接続されている第１の差動増幅器８０を第２の差動増幅器１００と接続するように構成したので、第２の差動増幅器１００において発生する不平衡信号成分を吸収して、不平衡成分による利得の低下を抑圧することができる効果を奏する。
【００５３】
なお、この実施の形態４では、第１の差動増幅器８０と第２の差動増幅器１００が接続されているものを示したが、図７に示すように、第１の差動増幅器８０を２段構成にして、２段目の第１の差動増幅器８０を第２の差動増幅器１００と接続するようにしてもよい。
図７では、第１の差動増幅器８０を２段縦属接続している例を示しているが、第１の差動増幅器８０をＮ段縦属接続するようにしてもよい。ただし、Ｎ＝３，４，５，・・・である。
【図面の簡単な説明】
【００５４】
【図１】この発明の実施の形態１による差動増幅回路を示す構成図である。
【図２】ワイヤ等によるインダクタンス成分１６が１ｎＨであると想定して、差動増幅回路の利得及び飽和電力を計算した結果を示す説明図である。
【図３】この発明の実施の形態２による差動増幅回路を示す構成図である。
【図４】この発明の実施の形態２による差動増幅回路を示す構成図である。
【図５】この発明の実施の形態３による差動増幅回路を示す構成図である。
【図６】この発明の実施の形態４による差動増幅回路を示す構成図である。
【図７】この発明の実施の形態４による差動増幅回路を示す構成図である。
【符号の説明】
【００５５】
１ａ，２１ａ  ＮＰＮバイポーラトランジスタ（第１の増幅素子）、１ｂ，２１ｂ  ＮＰＮバイポーラトランジスタ（第２の増幅素子）、２，２２，６２，８２  信号入力端子（第１の信号入力端子）、３，２３，６３，８３  信号入力端子（第２の信号入力端子）、４，５，２４，２５，６４，６５，８４，８５  直流電流阻止容量、６，２６  ベース電源、７，２７  ベース電源、８，２８，６８，８８  バイアス印加インダクタ、９，２９，６９，８９  バイアス印加インダクタ、１０  コレクタ電源、１１，３２，７１，９２  整合回路（第１の整合回路）、１２，３３，７２，９３  整合回路（第２の整合回路）、１３，４９，７３，１０９  信号出力端子、１４，５０，７４，１１０  抵抗、１５，５１，７５，１１１  接地パッド、１６，５２，１１２  インダクタンス成分、２０，８０  第１の差動増幅器、３０  コレクタ電源、３１，９１  定電流源、４０，１００  第２の差動増幅器、４１ａ  ＮＰＮバイポーラトランジスタ（第３の増幅素子）、４１ｂ  ＮＰＮバイポーラトランジスタ（第４の増幅素子）、４２  ベース電源、４３  ベース電源、４４，１０４  バイアス印加インダクタ、４５，１０５  バイアス印加インダクタ、４６  コレクタ電源、４７，１０７  整合回路（第３の整合回路）、４８，１０８  整合回路（第４の整合回路）、６１ａ，８１ａ  ＦＥＴ（第１の増幅素子）、６６，８６  ゲート電源、６７，８７  ゲート電源、７０  ドレイン電源、９０  ドレイン電源、１０１ａ  ＦＥＴ（第３の増幅素子）、１０１ｂ  ＦＥＴ（第４の増幅素子）、１０２  ゲート電源、１０３  ゲート電源、１０６  ドレイン電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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