(57)【要約】【課題】ブレークダウン電圧の特性が向上されて、インパクトイオン化現象の発生を抑えた半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、第２導電型の半導体基板１０と、半導体基板１０に形成されたゲート電極５０と、ゲート電極５０の両側に形成された第１導電型のドリフト領域２０と、第１導電型のドリフト領域２０に形成されたソース領域３０及びドレーン領域４０と、及びゲート電極５０とドレーン領域４０の間のドリフト領域２０に形成されたＳＴＩ領域６０が含まれて、ドリフト領域２０は、ＳＴＩ領域６０下部のドーピングプロファイルが下側方向にいくほど不純物の濃度が減少していくようになっては、また増加した後、減少する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第２導電型の半導体基板と、前記半導体基板に形成されたゲート電極と、前記ゲート電極の両側に形成された第１導電型ドリフト領域と、前記第１導電型ドリフト領域に形成されたソース領域及びドレーン領域と、及び上記ゲート電極と上記ドレーン領域の間のドリフト領域に形成されたＳＴＩ領域が含まれて、前記ドリフト領域は、前記ＳＴＩ領域下部のドーピングプロファイルが下側方向にいくほど不純物の濃度が減少していくようになっては、また増加した後、減少することを特徴とする半導体素子。
【請求項２】
前記不純物は、Ｐイオンであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記不純物は、前記ゲート電極の下側に、二つの部分が水平方向に突出した形で拡散されたことを特徴とする請求項１に記載の半導体素子。
【請求項４】
第２導電型の半導体基板に第１導電型不純物を第１エネルギーとして注入し、第１不純物領域を形成する段階と、前記半導体基板に第１導電型不純物を第２エネルギーとして注入し、第２不純物領域を形成する段階と、前記半導体基板を熱処理して前記第１不純物領域及び第２不純物領域に拡散された第１導電型ドリフト領域を形成する段階と、前記半導体基板にゲート電極を形成する段階と、前記ドリフト領域に高濃度第１導電型不純物を注入してソース及びドレーン領域を形成する段階と、及び前記ゲート電極とドレーン電極の間のドリフト領域を選択的にエッチングして絶縁物質を埋め立てたＳＴＩ領域を形成する段階が含まれる半導体素子の製造方法。
【請求項５】
前記第１エネルギーは、４００〜６００Ｋｅｖであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第２エネルギーは、１３０〜２３０Ｋｅｖであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記熱処理は、４０〜５０分間行われることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項８】
前記ドリフト領域は、前記ＳＴＩ領域下部のドーピングプロファイルが下側方向にいくほど不純物の濃度が減少していくようになっては、また増加した後、減少することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項９】
前記不純物は、Ｐイオンであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１０】
前記不純物は前記ゲート電極の下側に、二つの部分が水平方向に突出した形で拡散されたことを特徴とする請求項４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の小型化が要求されていることによって、高電圧素子のサイズも徐々に縮小している。
【０００３】
特に、高電圧素子の場合には、サイズを縮小しながら、且つ既存のサイズを持つ高電圧素子と同一な性能を出すことが重要な課題となってきていることと、低電圧素子の製造工程との互換性のある製造方法が要求される。
【０００４】
高電圧素子では、スナップバック現象によるブレークダウン現象が発生される場合がある。
【０００５】
即ち、高電圧トランジスターからドレーンにかかる電圧が増加するようになれば、電子達がソースからドレーンに移動されながら、ドレーン方向に位置したスペーサーの下側周りでインパクトイオン化現象が発生される。
【０００６】
インパクトイオン化現象が発生されれば、ドレーン方向に位置したスペーサーの下側から基板にホールが移動して電流が流れるようになり、ドレーンよりソースに流れる電流が急に増加してスナップバック現象が起きる。よって、ブレークダウン電圧(ＢＶ: Breakdown Voltage) の特性が悪くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体素子とその製造方法を提供することを課題とする。
【０００８】
また、本発明は、ブレークダウン電圧の特性が向上された半導体素子及びその製造方法を提供することを課題とする。
【０００９】
更に、本発明は、インパクトイオン化現象の発生を抑えた半導体素子及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明による半導体素子は、第２導電型半導体基板と、前記半導体基板に形成されたゲート電極と、前記ゲート電極の両側に形成された第１導電型ドリフト領域と、前記第１導電型ドリフト領域に形成されたソース領域及びドレーン領域と、及び上記ゲート電極と上記ドレーン領域の間のドリフト領域に形成されたＳＴＩ領域が含まれて、前記ドリフト領域は、前記ＳＴＩ領域下部のドーピングプロファイルが下側方向にいくほど不純物の濃度が減少していくようになっては、また増加した後、減少することを特徴とする。
【００１１】
本発明による半導体素子の製造方法において、第２導電型半導体基板に第１導電型不純物を第１エネルギーとして注入し、第１不純物領域を形成する段階と、前記半導体基板に第１導電型不純物を第２エネルギーとして注入し、第２不純物領域を形成する段階と、前記半導体基板を熱処理して前記第１不純物領域及び第２不純物領域に拡散された第１導電型ドリフト領域を形成する段階と、前記半導体基板にゲート電極を形成する段階と、前記ドリフト領域に高濃度第１導電型不純物を注入してソース及びドレーン領域を形成する段階と、及び前記ゲート電極とドレーン電極の間のドリフト領域を選択的にエッチングして絶縁物質を埋め立てたＳＴＩ領域を形成する段階が含まれる。
【発明の効果】
【００１２】
本発明によれば、ブレークダウン電圧の特性が向上された半導体素子及びその製造方法を提供することができる。
【００１３】
また、本発明によれば、インパクトイオン化現象の発生を抑えた半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による半導体素子及びその製造方法を、添付された図面を参照しながら、詳しく説明していくことにする。
【００１５】
図１は、本発明による半導体素子を表す図面である。
【００１６】
図１に表しているように、Ｐ型半導体基板１０に不純物が含まれたドリフト領域２０が形成され、前記ドリフト領域２０に高濃度Ｎ型不純物が含まれたソース領域３０及びドレーン領域４０が形成される。
【００１７】
そして、前記ドリフト領域２０の間には、ゲート電極５０が形成される。前記ゲート電極５０は、ゲート絶縁膜５１とゲートポリ５２、及びスペーサー５３を含む。
【００１８】
前記ドリフト領域２０は、前記ゲート電極５０の下側に、二つの部分が水平方向に突出した形で拡散される。前記ドリフト領域２０のドーピングプロファイルは、前記半導体基板１０の表面からして下側方向にいくほど、不純物の濃度が徐々に増加しては減少し、又不純物の濃度が増加しては減少する形で形成される。
【００１９】
前記ゲート電極５０とソース領域３０の間のドリフト領域２０には、トレンチに絶縁物質を埋め立てたＳＴＩ領域６０が形成され、前記ゲート電極５０とドレーン領域４０の間のドリフト領域２０にも、トレンチに絶縁物質を埋め立てたＳＴＩ領域６０が形成される。
【００２０】
前記ドリフト領域２０は、前記ゲート電極５０とドレーン領域４０の間の電場のサイズを減らしてくれる。
【００２１】
前記ドリフト領域２０は、前記ゲート電極５０とドレーン領域４０の間隔を増加させることの出来るくらいの十分な幅で形成されなければならない。しかし、半導体素子の小型化が求められて、前記ドリフト領域２０によってゲートとドレーン間の電流が減少され、ゲート電圧が増加される等の問題があることから、前記ドリフト領域２０の幅を縮小する必要がある。
【００２２】
本発明では、前記ドリフト領域２０の幅を縮小させて、前記ドリフト領域２０に前記ＳＴＩ領域６０を形成する。
【００２３】
前記ＳＴＩ領域６０が形成されることで、前記ドリフト領域２０の幅を狭く形成しながら前記ゲート電極５０とドレーン領域４０の間の電場のサイズを減少させることができる。
【００２４】
一方、前記ゲート電極５０とソース領域３０、及び半導体基板１０を接地させた状態で、前記ドレーン領域４０に電圧を増加させることで測定されるブレークダウン電圧(ＢＶ)と、前記ソース領域３０、及び半導体基板１０を接地させて、前記ゲート電極５０に動作電圧を加えた状態で前記ドレーン領域４０の電圧を増加させることで測定されるオンブレークダウン電圧(ＢＶｏｎ)は、パワー素子の特性であるＳＯＡ(Safe Operating Area)を決める。
【００２５】
前記ＢＶ特性とＢＶｏｎ特性は、前記ドリフト領域２０のドーピングプロファイルによってトレードオフ現象が発生される。
【００２６】
本発明では前記ＢＶ特性とＢＶｏｎ特性を独立的に制御する。即ち、前記ドリフト領域２０のドーピング濃度を一定するように維持してＢＶ特性が一定になるようにし、前記ドリフト領域２０のドーピングプロファイルを変更してＢＶｏｎの特性を向上させる。
【００２７】
図２は、本発明による半導体素子で、ＳＴＩ領域の下部面から下部方向へとのドリフト領域のドーピングプロファイルを表す図面である。
【００２８】
図２で表しているように、前記ドーピングプロファイルは、前記ＳＴＩ領域６０の下部面と接するドリフト領域２０から深さ方向に沿いながら不純物の濃度が徐々に減少しては増加し、また減少する形態を有する。
【００２９】
本発明では、前記ドリフト領域２０の形成時、不純物の線量(Dose)を同一にした状態で、不純物の注入を二段階で行う。即ち、Ｐイオンを、５００Ｋｅｖのエネルギーと１８０Ｋｅｖのエネルギーでそれぞれ注入した後、熱処理する工程を経る。
【００３０】
したがって、前記ドリフト領域２０は、図２で表しているようなドーピングプロファイルを持つことになる。
【００３１】
一方、前記ドリフト領域２０にＳＴＩ領域６０が形成された半導体素子には、前記ＳＴＩ領域６０のドレーン領域方向の下側６１に一番強い電場が形成される。
【００３２】
したがって、前記ドレーン領域４０に電圧が加われば、電子たちがソース領域３０から前記ＳＴＩ領域６０の下側を通って前記ドレーン領域４０へと流れて、前記ＳＴＩ領域６０のドレーン領域方向の下側６１にインパクトイオン化現象が発生される。
【００３３】
しかし、本発明による半導体素子では、前記ドリフト領域２０のドーピングプロファイルを図２で表しているように形成することで、電子たちの移動経路を、前記ＳＴＩ領域６０の下側から深さ方向に移動させて分散することで、前記インパクトイオン化現象、及びスナップバック現象を防止することができる。
【００３４】
図３乃至図８は、本発明による半導体素子の製造方法を表す図面である。
【００３５】
図３を参照すれば、半導体基板１０にマスク層１１を形成して、Ｐイオンを４００〜６００Ｋｅｖのエネルギーで注入して第１不純物領域２１を形成する。本発明では、５００Ｋｅｖのエネルギーで注入する場合が例示されている。
【００３６】
図４を参照すれば、前記マスク層１１を利用してＰイオンを１３０〜２３０Ｋｅｖのエネルギーで注入して第２不純物領域２２を形成する。本発明では、１８０Ｋｅｖのエネルギーで注入する場合が例示されている。
【００３７】
図５を参照すれば、前記マスク層１１を除去し熱処理してドリフトドライブ工程を経て、前記第１不純物領域２１及び第２不純物領域２２に含まれた不純物を拡散させてドリフト領域２０を形成する。
【００３８】
この際、前記ドリフトドライブ工程は４０〜５０分間行われる。本発明では、４５分間ドリフトドライブ工程を行った場合が例示されている。
【００３９】
図６を参照すれば、前記ドリフト領域２０の一部を選択的に除去した後、絶縁物質を埋め立ててＳＴＩ領域６０を形成する。
【００４０】
図７を参照すれば、前記ドリフト領域２０の間に、ゲート絶縁膜５１とゲートポリ５２、及びスペーサー５３を含めるゲート電極５０を形成する。
【００４１】
図８を参照すれば、前記ドリフト領域２０に高濃度Ｐイオンを注入して、それぞれソース領域３０とドレーン領域４０を形成する。
【００４２】
図９は、本発明による、半導体素子のＢＶｏｎ特性を表す図面である。その横軸はドレーン電圧(ＶＤ)を表し、縦軸はドレーン電流(ＩＤ)を表している。
【００４３】
図９では、ドリフト領域２０の形成時、不純物を二段階(２step)に分けて注入した場合と一段階(１step)に分けて注入した場合が比較されて表している。
【００４４】
不純物を一段階で注入した場合のゲート電圧(ＶＧ)が３２Ｖである時、ドレーン電圧(ＶＤ)が３８Ｖ以上に増加すれば、不純物を一段階で注入した場合のドレーン電流が急激に増加するスナップバック現象が発生することが分かる。
【００４５】
図１０と図１１は、本発明による、半導体素子のドリフトドライブ工程の時間による特性を表す図面である。
【００４６】
図１０では、ドリフトドライブ工程を３０分間行った場合を表し、図１１では、ドリフトドライブ工程を４５分間行った場合を表している。
【００４７】
図１０と図１１を比較すれば、ドリフトドライブ工程を３０分間行った場合、ドレーン電圧(ＶＤ)が３８Ｖの時点でジャンクションブレイクダウンが発生されてチャンネルのくっつく現象が発生される。
【００４８】
反面、ドリフトドライブ工程を４５分間行った場合、ドレーン電圧(ＶＤ)が４０Ｖ以上増加してもスナップバック現象が発生されない。これは、ジャンクションを深くしドリフトドライブ工程時間を増やしてブレイクダウンのマージンを高くしたことで、ＢＶの特性が向上されたことを意味する。
【図面の簡単な説明】
【００４９】
【図１】本発明による半導体素子を表す説明図である。
【図２】本発明による半導体素子で、ドリフト領域のドーピングプロファイルを表す説明図である。
【図３】本発明による半導体素子の製造方法を表す説明図である。
【図４】本発明による半導体素子の製造方法を表す説明図である。
【図５】本発明による半導体素子の製造方法を表す説明図である。
【図６】本発明による半導体素子の製造方法を表す説明図である。
【図７】本発明による半導体素子の製造方法を表す説明図である。
【図８】本発明による半導体素子の製造方法を表す説明図である。
【図９】本発明による、半導体素子のＢＶｏｎ特性を表す説明図である。
【図１０】本発明による半導体素子のドリフトドライブ工程の時間による特性を表す説明図である。
【図１１】本発明による半導体素子のドリフトドライブ工程の時間による特性を表す説明図である。
【符号の説明】
【００５０】
１０  半導体基板、  １１  マスク層、  ２０  ドリフト領域、  ２１  第１不純物領域、  ２２  第２不純物領域、  ３０  ソース領域、  ４０  ドレーン領域、  ５０  ゲート電極、  ５１  ゲート絶縁膜、  ５２  ゲートポリ、  ５３  スペーサー、  ６０  ＳＴＩ領域、  ６１  ＳＴＩ領域のドレーン領域方向の下側、  ＩＤ  ドレーン電流、  ＶＤ  ドレーン電圧、  ＶＧ  ゲート電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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