(57)【要約】【課題】高精度で歩留まりよくフィンを形成できる半導体装置の製造方法を提供する。【解決手段】素子分離領域３の高さよりも活性領域４の高さを低くすることにより、活性領域４を凹部３６とする工程と、凹部３６の側壁にサイドウォール３７を形成する工程と、凹部３６の底面に半導体基板２を露出させ、半導体基板２上にシリコン膜３８を選択的にエピタキシャル成長させる工程と、シリコン膜３８を熱酸化して熱酸化膜３９を形成する工程と、ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、ゲート形成領域のサイドウォール３７を除去した後、ゲート反転レジストパターンを除去する工程と、熱酸化膜３９をマスクとして半導体基板２をエッチングしてトレンチを形成する工程とを備える半導体装置の製造方法とする。【選択図】図１０
2009076575.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた素子分離絶縁膜により形成された素子分離領域と、前記素子分離領域によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の一部が、前記素子分離領域と前記活性領域との境界に設けられたトレンチの内側に前記ゲート絶縁膜を介して埋め込まれることによって形成されたフィンを有する半導体装置の製造方法であって、
前記素子分離領域の表面高さよりも前記活性領域の表面高さを低くすることにより、前記活性領域を凹部とする工程と、
前記凹部の側壁に窒化シリコン膜よりなるサイドウォールを形成する工程と、
前記凹部の底面に前記半導体基板を露出させ、前記半導体基板上にシリコン膜を選択的にエピタキシャル成長させる工程と、
前記シリコン膜を熱酸化して熱酸化膜を形成する工程と、
ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、前記ゲート反転レジストパターンをマスクとして前記ゲート形成領域の前記サイドウォールを除去した後、前記ゲート反転レジストパターンを除去する工程と、
前記熱酸化膜をマスクとして前記半導体基板をエッチングして前記トレンチを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高精度で歩留まりよくフィンを形成できるフィン型半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置のさらなる微細化の要求に対応するために、半導体基板上にシリコンのフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたフィン型半導体装置の開発が進められている（例えば、特許文献１〜３を参照）。
【０００３】
フィン型半導体装置としては、素子分離領域と活性領域との境界部分にトレンチを形成し、トレンチの内側にゲート絶縁膜を介してゲート電極の一部を埋め込むことによって形成されたフィンを有するものがある。このようなフィン型半導体装置を製造する方法として、素子分離領域の表面高さよりも活性領域の表面高さを低くすることにより、活性領域を凹部としてから、リソグラフィ(Ｌｉｔｈｏｇｒａｐｈｙ)技術を用いて半導体基板をエッチングすることにより、素子分離領域と活性領域との境界部分にトレンチを形成する方法がある。
【特許文献１】国際公開第２００４／１０７４５２号パンフレット
【特許文献２】特開２００２−１１８２５５号公報
【特許文献３】特開２００６−３３９５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の方法により、フィン型半導体装置を製造する場合、素子分離領域と活性領域との表面高さが異なっているので、フィンを形成するためのトレンチを形成する際のリソグラフィのマージンやエッチングのマージンが少なかった。このため、上記の方法を用いてトレンチを形成した場合、微細なトレンチ形状を高精度で安定して形成することが困難であり、高精度で歩留まりよくフィンを形成することができなかった。
【０００５】
この問題を解決するために、素子分離領域と活性領域との段差を低減してから、フィンを形成するためのトレンチを形成する方法が考えられる。例えば、素子分離領域と活性領域との表面高さが異なっている半導体基板上に酸化シリコン膜を形成し、その後、酸化シリコン膜の化学的機械研磨（ＣＭＰ(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)） やドライエッチングを行なうことにより平坦化して、素子分離領域と活性領域との段差を低減する方法が考えられる。
【０００６】
しかしながら、この方法では、平坦化工程の終点を検知することが困難であるため、平坦化工程における酸化シリコン膜の除去が過少となったり過剰となったりしやすく、所望の位置で平坦化工程を終了することができない場合があった。その結果、上記の方法を用いた場合、フィンを形成するためのトレンチを形成する半導体基板のエッチングを行なうに際し、マスクの厚さを十分に確保することができず、所望の形状のフィンが得られない場合があった。さらに、平坦化するためにＣＭＰを用いた場合には、スクラッチにより歩留まりが低下するという不都合も生じるため、実用性に乏しかった。
【０００７】
本発明はこのような事情に鑑みてなされたものであって、高精度で歩留まりよくフィンを形成できるフィン型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者は、上記問題を解決するために鋭意検討し、ＣＭＰやドライエッチングを行なうことなく素子分離領域と活性領域との段差を低減できる本発明を見出した。即ち、本発明は以下に関する。
本発明の半導体装置の製造方法は、半導体基板に埋め込まれた素子分離絶縁膜により形成された素子分離領域と、前記素子分離領域によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の一部が、前記素子分離領域と前記活性領域との境界に設けられたトレンチの内側に前記ゲート絶縁膜を介して埋め込まれることによって形成されたフィンを有する半導体装置の製造方法であって、前記素子分離領域の表面高さよりも前記活性領域の表面高さを低くすることにより、前記活性領域を凹部とする工程と、前記凹部の側壁に窒化シリコン膜よりなるサイドウォールを形成する工程と、前記凹部の底面に半導体基板を露出させ、前記半導体基板上にシリコン膜を選択的にエピタキシャル成長させる工程と、前記シリコン膜を熱酸化して熱酸化膜を形成する工程と、ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、前記ゲート反転レジストパターンをマスクとして前記ゲート形成領域の前記サイドウォールを除去した後、前記ゲート反転レジストパターンを除去する工程と、前記熱酸化膜をマスクとして前記半導体基板をエッチングして前記トレンチを形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法は、凹部の側壁に窒化シリコン膜よりなるサイドウォールを形成する工程と、凹部の底面に半導体基板を露出させ、半導体基板上にシリコン膜を選択的にエピタキシャル成長させる工程と、前記シリコン膜を熱酸化して熱酸化膜を形成する工程と、ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、前記ゲート形成領域の前記サイドウォールを除去した後、前記ゲート反転レジストパターンを除去する工程と、前記熱酸化膜をマスクとして前記半導体基板をエッチングして前記トレンチを形成する工程とを備えているので、サイドウォールとエピタキシャル成長させたシリコン膜と熱酸化膜とによって、凹部の内側が埋め込まれて素子分離領域と活性領域との段差が低減される。
したがって、ゲート反転レジストパターンを形成してサイドウォールを除去する際のマージンや、トレンチを形成するために半導体基板をエッチングする際のマージンを十分に確保することができ、微細なトレンチ形状を高精度で安定して形成することが可能となり、高精度で歩留まりよくフィンを形成できる。
【００１０】
また、本発明の半導体装置の製造方法によれば、ＣＭＰやドライエッチングを行なうことなく素子分離領域と活性領域との段差を低減できる。したがって、本発明の半導体装置の製造方法では、素子分離領域と活性領域との段差を平坦化するためのＣＭＰに起因するスクラッチが生じることはなく、ＣＭＰを用いて素子分離領域と活性領域との段差を平坦化した場合と比較して、歩留まりを向上させることができる。また、本発明の半導体装置の製造方法では、素子分離領域と活性領域との段差を平坦化するために、終点を検知することが困難であるＣＭＰやドライエッチングを行なわないので、各工程における素子分離領域および活性領域の表面高さの制御を高精度で行うことができる。このため、ＣＭＰやドライエッチングにより平坦化を行う場合と比較して、精度よくフィンを形成できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、見やすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
本実施形態では、本発明の半導体装置の製造方法の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の製造方法を例に挙げて説明する。
図１は、本発明の半導体装置の製造方法を用いて製造されたＤＲＡＭの一例を説明するための図であって、図１（ａ）はＤＲＡＭのメモリセル部を示した平面図であり、図１（ｂ）は図１（ａ）に示された１つの活性領域と、その活性領域上に形成されたゲート電極のみを示した平面図である。
また、図２は、図１に示すＤＲＡＭの一部を拡大して示した断面図であり、図２（ａ）は図１（ａ）および図１（ｂ）に示す切断線Ａ−Ａ’に対応する断面図であり、図２（ｂ）は図１（ａ）および図１（ｂ）に示す切断線Ｂ−Ｂ’に対応する断面図であり、図２（ｃ）は図１（ａ）および図１（ｂ）に示す切断線Ｃ−Ｃ’に対応する断面図であり、図２（ｄ）は図１に示すＤＲＡＭの周辺回路部に設けられたゲート電極の断面図である。
【００１３】
図１に示すＤＲＡＭのメモリセル部には、選択用トランジスタとしてフィン型ＦＥＴ（Ｆｉｎ-Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が設けられており、周辺回路部にはＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が備えられている。
【００１４】
図１および図２に示すように、メモリセル部には、半導体基板２の表層に埋め込まれたＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)と呼ばれる素子分離絶縁膜により形成された素子分離領域３と、素子分離領域３によって絶縁分離された活性領域４とが形成されている。
半導体基板２は、所定濃度の不純物を含有するシリコン基板により形成されている。なお、半導体基板２は、シリコン基板に限定されるものではなく、埋め込み酸化(ＢＯＸ:Ｂｕｒｉｅｄ Ｏｘｉｄｅ)膜上にシリコン薄膜を形成したＳＯＩ(Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ)基板を用いてもよい。
【００１５】
素子分離領域３は、半導体基板２の表層に形成された溝（トレンチ）２ａにシリコン酸化膜からなる素子分離絶縁膜が埋め込み形成されてなるものである。
活性領域４は、素子分離絶縁膜によって絶縁分離された半導体基板２の一部である。図１（ａ）および図１（ｂ）に示すように、活性領域４の平面視形状は略矩形状であり、メモリセル部内の横方向Ｘと縦方向Ｙとにそれぞれ所定の間隔で複数並んで設けられている。
【００１６】
また、図１および図２に示すように、メモリセル部には、活性領域４上に形成されたゲート絶縁膜５を介して活性領域４上を跨ぐようにゲート電極６が設けられている。
また、図１（ａ）に示すように、各活性領域４のゲート電極６を挟んだ中央部と両端部には、それぞれイオン注入による不純物拡散層が形成されている。これら不純物拡散層のうち、中央部がドレイン領域７を形成しており、両端部がソース領域８ａ，８ｂを形成している。
【００１７】
ドレイン領域７及びソース領域８ａ，８ｂの直上には、層間絶縁膜４３（  図１（ａ）においては図示略）を貫通するコンタクトホール９が設けられている。そして、ドレイン領域７及びソース領域８ａ，８ｂは、これらコンタクトホール９に埋め込まれたコンタクトプラグ１０と電気的に接続されている。一方、各活性領域４のソース領域８ａ，８ｂ上のコンタクトプラグ１０は、メモリセルを構成する容量素子（キャパシタ（図示略））と電気的に接続されている。
【００１８】
また、図１（ａ）に示すように、メモリセル部には、複数のビット配線１１が設けられている。ビット配線１１は、図１（ａ）中に示す横方向Ｙに折れ線状に延在しており、図１中に示す縦方向Ｘに所定の間隔で並べられている。これら複数のビット配線１１は、図１中に示す横方向Ｙに並ぶ活性領域４の中央部を順次通過することにより、各活性領域４のドレイン領域７上のコンタクトプラグ１０と電気的に接続されている。
【００１９】
また、メモリセル部には、図１（ａ）中に示す縦方向Ｘに延在する直線状のワード配線１２が、図１（ａ）中に示す横方向Ｙに所定の間隔で複数並んで設けられている。図２（ｃ）に示すように、複数のワード配線１２は、各ゲート電極６上に積層されており、各ワード配線１２上には、絶縁膜ハードマスク１３が積層されている。これらゲート電極６、ワード配線１２及び絶縁膜ハードマスク１３の両側面には、それぞれ窒化シリコン膜からなるサイドウォール１４が設けられている。
また、コンタクトプラグ１０および層間絶縁膜の上層には、キャパシタ（図示略）やＡｌ配線層（図示略）などが形成されている。
【００２０】
また、メモリセル部に設けられた図１に示すフィン型ＦＥＴ１は、図２（ａ）に示すように、ゲート電極６の一部が、素子分離領域３と活性領域４との境界に設けられたトレンチ１５の内側にゲート絶縁膜５を介して埋め込まれることによって形成されたフィン１６を有するものである。トレンチ１５は、図１および図２に示すように、活性領域４とゲート電極６とが交差する部分において、活性領域４を長手方向に堀り込むことによって形成されている。
【００２１】
次に、図３〜図１６を参照して、図１および図２に示すＤＲＡＭの製造方法を説明する。なお、図３〜図１６において、（ａ）は図１（ａ）および図１（ｂ）に示す切断線Ａ−Ａ’に対応する断面図であり、（ｂ）は図１（ａ）および図１（ｂ）に示す切断線Ｂ−Ｂ’に対応する断面図であり、（ｃ）は図１（ａ）および図１（ｂ）に示す切断線Ｃ−Ｃ’に対応する断面図であり、（ｄ）は図１に示すＤＲＡＭの周辺回路部に設けられたゲート電極の位置に対応する断面図であり、（ｅ）は図１（ｂ）に示す１つの活性領域の位置に対応する平面図を示すものとする。
【００２２】
まず、図３に示す半導体基板２の表面を熱酸化することにより酸化させて、膜厚１０ｎｍ程度のシリコン酸化膜からなるパッド酸化膜２１を形成する。その後、パッド酸化膜２１の上にＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚８０ｎｍ程度の窒化シリコン膜２２を成膜する。その後、窒化シリコン膜２２の上に膜厚３０ｎｍ程度の酸窒化シリコン膜３３を形成する。なお、ここで形成された酸窒化シリコン膜３３に代えて、シリコン酸化膜を形成してもよい。
続いて、酸窒化シリコン膜３３上にレジストを塗布し、リソグラフィ技術を用いてパターニングすることにより、活性領域４に対応した形状のレジストパターン（図示略）を形成する。その後、活性領域４に対応した形状のレジストパターンをマスクとして、酸窒化シリコン膜３３をドライエッチングによりパターニングし、レジストパターンを除去する。次に、酸窒化シリコン膜３３をマスクとしてドライエッチングにより窒化シリコン膜２２とパッド酸化膜２１とをパターニングする。
【００２３】
これにより、図３に示すように、半導体基板２上に、活性領域４に対応した形状にパターニングされた酸窒化シリコン膜３３、窒化シリコン膜２２、パッド酸化膜２１が残存した状態となる。
【００２４】
次に、図３に示す表面に露出された酸窒化シリコン膜３３および窒化シリコン膜２２をマスクとして半導体基板２の表層をドライエッチングすることにより、図４に示すように、素子分離領域３となるトレンチ２ａを形成する。
【００２５】
次に、トレンチ２ａの内壁を酸化させることにより、トレンチ２ａの内壁にシリコン酸化膜（図示略）を形成する。これにより、活性領域４の長手方向と直交する方向の幅を規定することができる。
次に、半導体基板２上の全面に亘って、ＨＤＰ−ＣＶＤ(Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を成膜する。その後、窒化シリコン膜２２をストッパとして、シリコン酸化膜が成膜された面をＣＭＰにより研磨して平坦化する。
【００２６】
これにより、図５に示すように、窒化シリコン膜２２が表面に露出される。また、図５に示すように、シリコン酸化膜がトレンチ２ａ内に埋め込まれてなる素子分離絶縁膜が形成され、素子分離絶縁膜からなる素子分離領域３と、素子分離領域３によって絶縁分離された活性領域４とが形成される。
【００２７】
次に、素子分離領域３を構成するシリコン酸化膜をウェットエッチングすることにより、図６に示すパッド酸化膜２１の上面の位置から素子分離絶縁膜の上面の位置までのシリコン酸化膜の膜厚Ｄ１が５０ｎｍ程度となるようにする。
次いで、半導体基板２上の全面に亘って、ＣＶＤ(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚３０ｎｍ程度のシリコン酸化膜３４を成膜する。その後、シリコン酸化膜３４上にレジストを塗布してリソグラフィ技術を用いてパターニングすることにより、活性領域４を露出して、周辺回路部を覆う形状のレジストパターン３５を形成する。その後、レジストパターン３５をマスクとして、図６に示すように、シリコン酸化膜３４をウェットエッチングすることによりパターニングする。
【００２８】
次に、レジストパターン３５を除去し、シリコン酸化膜３４をマスクとして、図７に示すように、窒化シリコン膜２２を熱燐酸によるウェットエッチングにより除去し、パッド酸化膜２１を表面に露出させる。
これにより、活性領域４の高さは、素子分離領域３を構成する素子分離絶縁膜の高さよりも低くなり、活性領域４は、底面にパッド酸化膜２１が露出された凹部３６となる。また、図７に示すパッド酸化膜２１の上面（凹部３６の底面）の位置から素子分離絶縁膜の上面の位置までの距離（凹部３６の深さ）Ｄ２は４０ｎｍ程度となる。
【００２９】
次に、図７（ｄ）に示すシリコン酸化膜３４をウェットエッチングして除去することにより、周辺回路領域の第１窒化膜を残すことができる。
【００３０】
次に、半導体基板２上の全面に亘って、ＣＶＤ法により膜厚１５ｎｍ程度の窒化シリコン膜を成膜した後、エッチバックすることにより、図８に示すように、凹部３６の側壁にサイドウォール３７を形成する。
これにより、図８（ｅ）に示すように、活性領域４における素子分離領域３との境界に沿って、サイドウォール３７が形成される。
【００３１】
次に、凹部３６の底面に露出されたパッド酸化膜２１を、ウェットエッチングにより除去し、凹部３６の底面に半導体基板２を露出させる。そして、凹部３６の底面に露出された半導体基板２上に、図９に示すように、膜厚２０ｎｍ〜３０ｎｍ程度のシリコン膜３８を選択的にエピタキシャル成長させる。
これにより、図９（ｅ）に示すように、活性領域４のサイドウォール３７に囲まれた内側にシリコン膜３８が形成される。
【００３２】
次に、凹部３６の底面に形成されたシリコン膜３８を８５０℃程度の温度でウェット熱酸化することにより、図１０（ｄ）に示す窒化シリコン膜２２を酸化させることなく、図１０に示すように、膜厚４０ｎｍ以下程度の熱酸化膜３９を形成させる。
これにより、図１０（ｅ）に示すように、活性領域４のサイドウォール３７に囲まれた内側に熱酸化膜３９が形成される。
【００３３】
次に、半導体基板２上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングして、図１１（ｅ）に示すように、ゲート形成領域４１を除く領域にゲート反転レジストパターン４０を形成する。
その後、ゲート反転レジストパターン４０をマスクとして、図１１に示すように、ゲート形成領域４１のサイドウォール３７をドライエッチングにより除去してパッド酸化膜２１を表面に露出させる。
【００３４】
次に、ゲート反転レジストパターン４０を除去する。そして、ゲート反転レジストパターン４０を除去することによって表面に露出された熱酸化膜３９と、サイドウォール３７と、素子分離領域３を構成する素子分離絶縁膜と、窒化シリコン膜２２とをマスクとして、半導体基板２をドライエッチングして、図１２（ａ）に示すように、深さ５０ｎｍ〜１５０ｎｍ程度のトレンチ１５を形成する。
【００３５】
次に、ウェットエッチングすることにより、図１３に示すように、熱酸化膜３９を除去する。
その後、トレンチ１５の内面に露出された半導体基板２およびシリコン膜３８を８５０℃程度の温度でウェット熱酸化することにより、図１３（ｂ）に示すサイドウォール３７や図１３（ｄ）に示す窒化シリコン膜２２を酸化させることなく、トレンチ１５内およびシリコン膜３８上に図１４に示す膜厚２０ｎｍ程度の犠牲酸化膜４２を形成する。その後、図１４に示すように、サイドウォール３７および窒化シリコン膜２２を熱燐酸によるウェットエッチングにより除去する。
【００３６】
次に、ウェットエッチングすることにより、図１５に示すように、犠牲酸化膜４２を除去する。
このことにより、半導体基板２をドライエッチングすることにより得られたトレンチ１５が拡大される。
【００３７】
次に、半導体基板２の表面を熱酸化により酸化させてシリコン酸化膜からなるゲート絶縁膜５を形成する。なお、ゲート絶縁膜５は、熱酸化によるシリコン酸化膜に限定されるものではなく、ＣＶＤ法により形成された高温酸化シリコン膜（ＨＴＯ）や、高誘電率膜などであってもよい。
次に、半導体基板２上の全面に亘って、ゲート電極６となる例えばＰを含む膜厚１００ｎｍ程度のポリシリコン膜を形成する。続いて、ポリシリコン膜上に、ワード配線１２となるＷＳｉ膜とＷＮ膜とＷ膜との積層膜を順次形成する。その後、Ｗ膜上に、絶縁膜ハードマスク１３となる窒化シリコン膜を形成する。
【００３８】
次に、絶縁膜ハードマスク１３となる窒化シリコン膜上にレジストを塗布し、リソグラフィ技術によりパターニングして、ゲート電極６上の領域に対応した形状のレジストパターンを形成する。そして、このレジストパターンをマスクとして、窒化シリコン膜、ＷＮ膜、Ｗ膜、ＷＳｉ膜、ポリシリコン膜をドライエッチングによりパターニングし、レジストパターンを除去する。
このことにより、ゲート形成領域にゲート電極、ワード配線１２、絶縁膜ハードマスク１３が形成される。また、図１６（ａ）に示すように、フィン１６を形成するためのトレンチ１５の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれ、トレンチ１５の間に形成されたフィン１６をゲート電極６が跨ぐように形成される。
【００３９】
次に、ゲート電極６を水熱酸化（ＷＨ酸化）して、ゲート電極６の側壁やゲート電極６の底部コーナー部に電界が集中することを緩和する酸化膜（図示略）を形成する。
その後、活性領域４内のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域（図示略）となる領域に、イオンを注入することによって、ＬＤＤ領域を形成する。
その後、半導体基板２上の全面に亘って、例えばＬＰ−ＣＶＤ法を用いて窒化シリコン膜を成膜し、異方性ドライエッチングにより窒化シリコン膜のエッチバックを行うことにより、図１６に示すように、サイドウォール１４を形成する。
【００４０】
次に、半導体基板２上の全面に亘って層間絶縁膜４３を成膜し、ＣＭＰ法を用いて研磨して表面の平坦化を行う。
次に、半導体基板２上にレジストを塗布し、リソグラフィ技術を用いてパターニングすることにより、活性領域４上のドレイン領域７及びソース領域８ａ，８ｂに対応した位置に開口を有するレジストパターンを形成する。そして、このレジストパターンをマスクとして、層間絶縁膜４３をドライエッチングすることにより、コンタクトホール９を形成する。その後、コンタクトホール９内の領域にＰ及びＡｓなどの不純物を導入し、ドレイン領域７及びソース領域８ａ，８ｂを形成する。
【００４１】
その後、コンタクトホール９を埋めるようにコンタクトプラグ１０となるポリシリコン膜を成膜し、レジストパターンを除去する。これにより、コンタクトホール９に埋め込まれたコンタクトプラグ１０が形成される。
なお、周辺回路部のＦＥＴについては、既存の技術を用いて、ドレイン領域及びソース領域を形成する工程や、コンタクトプラグを形成する工程が行われる。また、コンタクトプラグ１０および層間絶縁膜４３の上層には、既存の技術を用いて、キャパシタ（図示略）やＡｌ配線層（図示略）などが形成される。
以上のような工程を経ることによって、メモリセル部にフィン型ＦＥＴ１が形成されるとともに、周辺回路部にＦＥＴが形成された図１および図２に示すＤＲＡＭが得られる。
【００４２】
以上のように、本発明の半導体装置の製造方法は、凹部３６の側壁に窒化シリコン膜よりなるサイドウォール３７を形成する工程と、凹部３６の底面に半導体基板２を露出させ、半導体基板２上にシリコン膜３８を選択的にエピタキシャル成長させる工程と、シリコン膜３８を熱酸化して熱酸化膜３９を形成する工程と、ゲート形成領域４１を除く領域にゲート反転レジストパターン４０を形成し、ゲート反転レジストパターン４０をマスクとしてゲート形成領域４０のサイドウォール３７を除去した後、ゲート反転レジストパターン４０を除去する工程と、熱酸化膜３９をマスクとして半導体基板２をエッチングしてトレンチ１５を形成する工程とを備えているので、サイドウォール３８とエピタキシャル成長させたシリコン膜３８と熱酸化膜３９とによって、凹部３６の内側が埋め込まれて素子分離領域３と活性領域４との段差が低減される。
したがって、リソグラフィ技術を用いてゲート反転レジストパターン４０を形成してサイドウォール３７を除去する際のマージンや、トレンチ１５を形成するために半導体基板２をエッチングする際のマージンを十分に確保することができ、微細なトレンチ１５の形状を高精度で安定して形成することが可能となり、高精度で歩留まりよくフィン１６を形成できる。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明の半導体装置の製造方法を用いて製造されたＤＲＡＭの一例を説明するための図である。
【図２】図２は、図１に示すＤＲＡＭの一部を拡大して示した断面図である。
【図３】図３は、図１に示す半導体装置の製造工程を説明するための図である。
【図４】図４は、図１に示す半導体装置の製造工程を説明するための図である。
【図５】図５は、図１に示す半導体装置の製造工程を説明するための図である。
【図６】図６は、図１に示す半導体装置の製造工程を説明するための図である。
【図７】図７は、図１に示す半導体装置の製造工程を説明するための図である。
【図８】図８は、図１に示す半導体装置の製造工程を説明するための図である。
【図９】図９は、図１に示す半導体装置の製造工程を説明するための図である。
【図１０】図１０は、図１に示す半導体装置の製造工程を説明するための図である。
【図１１】図１１は、図１に示す半導体装置の製造工程を説明するための図である。
【図１２】図１２は、図１に示す半導体装置の製造工程を説明するための図である。
【図１３】図１３は、図１に示す半導体装置の製造工程を説明するための図である。
【図１４】図１４は、図１に示す半導体装置の製造工程を説明するための図である。
【図１５】図１５は、図１に示す半導体装置の製造工程を説明するための図である。
【図１６】図１６は、図１に示す半導体装置の製造工程を説明するための図である。
【符号の説明】
【００４４】
１…フィン型ＦＥＴ  ２…半導体基板  ３…素子分離領域  ４…活性領域  ５…ゲート絶縁膜  ６…ゲート電極  ７…ドレイン領域  ８ａ，８ｂ…ソース領域  ９…コンタクトホール  １０…コンタクトプラグ  １１…ビット線  １２…ワード配線  １３…絶縁膜ハードマスク  １４、３７…サイドウォール  １５…トレンチ  １６…フィン  ２１…パッド酸化膜  ２２…窒化シリコン膜  ３３…酸窒化シリコン膜  ３４…シリコン酸化膜  ３５…レジストパターン  ３６…凹部  ３８…シリコン膜  ３９…熱酸化膜  ４０…ゲート反転レジストパターン  ４１…ゲート形成領域  ４２…犠牲酸化膜  ４３…層間絶縁膜。
【図１】
2009076575.tif 000003
【図２】
2009076575.tif 000004
【図３】
2009076575.tif 000005
【図４】
2009076575.tif 000006
【図５】
2009076575.tif 000007
【図６】
2009076575.tif 000008
【図７】
2009076575.tif 000009
【図８】
2009076575.tif 000010
【図９】
2009076575.tif 000011
【図１０】
2009076575.tif 000012
【図１１】
2009076575.tif 000013
【図１２】
2009076575.tif 000014
【図１３】
2009076575.tif 000015
【図１４】
2009076575.tif 000016
【図１５】
2009076575.tif 000017
【図１６】
2009076575.tif 000018
【手続補正書】
【提出日】平成20年10月10日(2008.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域より高さが低い底面を有する凹部を、前記半導体基板の活性領域上に形成する工程と、
前記凹部のゲート形成領域を除く領域にサイドウォールを形成する工程と、
前記サイドウォールと前記素子分離領域を構成する素子分離絶縁膜とをマスクとして、前記素子分離領域と前記活性領域との境界にトレンチを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記サイドウォールの上面と前記素子分離領域の表面との高低差が、前記活性領域の表面と前記素子分離領域の表面との高低差よりも小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記凹部のゲート形成領域を除く領域に前記サイドウォールを形成する工程は、
前記凹部の側壁にサイドウォールを形成する工程と、
前記凹部の前記底面に露出された前記半導体基板上にシリコン膜をエピタキシャル成長させる工程と、
前記シリコン膜を熱酸化することで、前記シリコン膜上に熱酸化膜を形成する工程と、
前記ゲート形成領域の前記サイドウォールを除去する工程と、
を少なくとも含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記熱酸化膜を形成することにより、前記サイドウォールと、前記熱酸化膜と、前記素子分離領域とで、実質的な高低差や段差が無い平坦面が形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート形成領域の前記サイドウォールを除去する工程は、
前記ゲート形成領域を除く前記平坦面上に、ゲート反転レジストパターンを形成する工程と、
前記ゲート反転レジストパターンをマスクとして、前記ゲート形成領域の前記サイドウォールを除去する工程と、
前記ゲート反転レジストパターンを除去する工程と、
を少なくとも含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記トレンチを形成する工程の後に、
前記熱酸化膜を除去する工程と、
前記トレンチ内に犠牲酸化膜を形成する工程と、
エッチングにより前記サイドウォールと前記犠牲酸化膜とを除去することで、前記トレンチが拡大されてなるフィンの形状を画定する工程と、
を更に含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記トレンチの内壁に沿って延在すると共に前記フィンを覆うゲート絶縁膜を形成する工程と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込み、前記フィンを跨ぐようにゲート電極を形成する工程と、
を更に含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
活性領域と素子分離領域とを有する半導体基板を用意する工程と、
前記活性領域の表面高さを前記素子分離領域よりも低くすることで、前記活性領域上に凹部を形成する工程と、
前記凹部の側壁にサイドウォールを形成する工程と、
前記活性領域の露出表面に、前記サイドウォールにより囲まれるシリコン膜をエピタキシャル成長させる工程と、
前記シリコン膜を熱酸化することで、前記シリコン膜上に熱酸化膜を形成する工程と、
ゲート形成領域の前記サイドウォールを除去する工程と、
前記熱酸化膜と前記素子分離領域を構成する素子分離絶縁膜とをマスクとして、前記素子分離領域と前記活性領域との境界にトレンチを形成する工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記熱酸化膜の上面と前記素子分離領域の表面との高低差が、前記活性領域の表面と前記素子分離領域の表面との高低差よりも小さいことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記熱酸化膜を形成することにより、前記サイドウォールと、前記熱酸化膜と、前記素子分離領域とで、実質的な高低差や段差が無い平坦面が形成されることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記ゲート形成領域の前記サイドウォールを除去する工程は、
前記ゲート形成領域を除く前記平坦面上に、ゲート反転レジストパターンを形成する工程と、
前記ゲート反転レジストパターンをマスクとして、前記ゲート形成領域の前記サイドウォールを除去する工程と、
前記ゲート反転レジストパターンを除去する工程と、
を少なくとも含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記トレンチを形成する工程の後に、
前記熱酸化膜を除去する工程と、
前記トレンチ内に犠牲酸化膜を形成する工程と、
エッチングにより前記サイドウォールと前記犠牲酸化膜とを除去することで、前記トレンチが拡大されてなるフィンの形状を画定する工程と、
を更に含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記トレンチの内壁に沿って延在すると共に前記フィンを覆うゲート絶縁膜を形成する工程と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込み、前記フィンを跨ぐようにゲート電極を形成する工程と、
を更に含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
活性領域と素子分離領域とを有する半導体基板であって、前記活性領域の表面高さが前記素子分離領域よりも低い半導体基板を用意する工程と、
ゲート形成領域を除く活性領域にサイドウォールを選択的に形成する工程と、
前記サイドウォールと前記素子分離領域を構成する素子分離絶縁膜とをマスクとして、前記素子分離領域と前記活性領域との境界にトレンチを形成する工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記サイドウォールの上面と前記素子分離領域の表面との高低差が、前記活性領域の表面と前記素子分離領域の表面との高低差よりも小さいことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記サイドウォールを選択的に形成する工程は、
前記素子分離領域と前記活性領域との境界に前記サイドウォールを形成する工程と、
前記活性領域の露出表面に、前記サイドウォールにより囲まれるシリコン膜をエピタキシャル成長させる工程と、
前記シリコン膜を熱酸化することで、前記シリコン膜上に熱酸化膜を形成する工程と、
前記ゲート形成領域の前記サイドウォールを除去する工程と、
を少なくとも含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記熱酸化膜を形成することにより、前記サイドウォールと、前記熱酸化膜と、前記素子分離領域とで、実質的な高低差や段差が無い平坦面が形成されることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記ゲート形成領域の前記サイドウォールを除去する工程は、
前記ゲート形成領域を除く前記平坦面上に、ゲート反転レジストパターンを形成する工程と、
前記ゲート反転レジストパターンをマスクとして、前記ゲート形成領域の前記サイドウォールを除去する工程と、
前記ゲート反転レジストパターンを除去する工程と、
を少なくとも含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記トレンチを形成する工程の後に、
前記熱酸化膜を除去する工程と、
前記トレンチ内に犠牲酸化膜を形成する工程と、
エッチングにより前記サイドウォールと前記犠牲酸化膜とを除去することで、前記トレンチが拡大されてなるフィンの形状を画定する工程と、
を更に含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記トレンチの内壁に沿って延在すると共に前記フィンを覆うゲート絶縁膜を形成する工程と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込み、前記フィンを跨ぐようにゲート電極を形成する工程と、
を更に含むことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
半導体基板に埋め込まれた素子分離絶縁膜により形成された素子分離領域と、前記素子分離領域によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の一部が、前記素子分離領域と前記活性領域との境界に設けられたトレンチの内側に前記ゲート絶縁膜を介して埋め込まれることによって形成されたフィンを有する半導体装置の製造方法であって、
前記素子分離領域の表面高さよりも前記活性領域の表面高さを低くすることにより、前記活性領域を凹部とする工程と、
前記凹部の側壁に窒化シリコン膜よりなるサイドウォールを形成する工程と、
前記凹部の底面に前記半導体基板を露出させ、前記半導体基板上にシリコン膜を選択的にエピタキシャル成長させる工程と、
前記シリコン膜を熱酸化して熱酸化膜を形成する工程と、
ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、前記ゲート反転レジストパターンをマスクとして前記ゲート形成領域の前記サイドウォールを除去した後、前記ゲート反転レジストパターンを除去する工程と、
前記熱酸化膜をマスクとして前記半導体基板をエッチングして前記トレンチを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明者は、上記問題を解決するために鋭意検討し、ＣＭＰやドライエッチングを行なうことなく素子分離領域と活性領域との段差を低減できる本発明を見出した。即ち、本発明は以下に関する。
本発明の半導体装置の製造方法は、半導体基板に埋め込まれた素子分離絶縁膜により形成された素子分離領域と、前記素子分離領域によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の一部が、前記素子分離領域と前記活性領域との境界に設けられたトレンチの内側に前記ゲート絶縁膜を介して埋め込まれることによって形成されたフィンを有する半導体装置の製造方法であって、前記素子分離領域の表面高さよりも前記活性領域の表面高さを低くすることにより、前記活性領域を凹部とする工程と、前記凹部の側壁に窒化シリコン膜よりなるサイドウォールを形成する工程と、前記凹部の底面に半導体基板を露出させ、前記半導体基板上にシリコン膜を選択的にエピタキシャル成長させる工程と、前記シリコン膜を熱酸化して熱酸化膜を形成する工程と、ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、前記ゲート反転レジストパターンをマスクとして前記ゲート形成領域の前記サイドウォールを除去した後、前記ゲート反転レジストパターンを除去する工程と、前記熱酸化膜をマスクとして前記半導体基板をエッチングして前記トレンチを形成する工程とを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板の素子分離領域より高さが低い底面を有する凹部を、前記半導体基板の活性領域上に形成する工程と、前記凹部のゲート形成領域を除く領域にサイドウォールを形成する工程と、前記サイドウォールと前記素子分離領域を構成する素子分離絶縁膜とをマスクとして、前記素子分離領域と前記活性領域との境界にトレンチを形成する工程とを備えることを特徴とする。
本発明の半導体装置の製造方法は、活性領域と素子分離領域とを有する半導体基板を用意する工程と、前記活性領域の表面高さを前記素子分離領域よりも低くすることで、前記活性領域上に凹部を形成する工程と、前記凹部の側壁にサイドウォールを形成する工程と、前記活性領域の露出表面に、前記サイドウォールにより囲まれるシリコン膜をエピタキシャル成長させる工程と、前記シリコン膜を熱酸化することで、前記シリコン膜上に熱酸化膜を形成する工程と、ゲート形成領域の前記サイドウォールを除去する工程と、前記熱酸化膜と前記素子分離領域を構成する素子分離絶縁膜とをマスクとして、前記素子分離領域と前記活性領域との境界にトレンチを形成する工程と、を少なくとも含む方法とすることができる。
本発明の半導体装置の製造方法は、活性領域と素子分離領域とを有する半導体基板であって、前記活性領域の表面高さが前記素子分離領域よりも低い半導体基板を用意する工程と、ゲート形成領域を除く活性領域にサイドウォールを選択的に形成する工程と、前記サイドウォールと前記素子分離領域を構成する素子分離絶縁膜とをマスクとして、前記素子分離領域と前記活性領域との境界にトレンチを形成する工程と、を少なくとも含む方法とすることができる。