(57)【要約】【課題】寸法検査工程において、回路パターンまたはＱＣパターンの活性化領域上のゲート電極寸法を高精度に計測し、半導体装置を安定して製造する。【解決手段】測定対象の画像データから、配線幅プロファイルを取得し、設計データベースから活性化領域の幅やピッチなどの下層レイヤの寸法を取得し、活性上解析領域を幅、およびピッチで設定し、画像の端からの位置をｘとする。活性上解析領域の配線幅の平均値をＡＥＩ＿Ａ（ｘ）として計算する。位置ｘを０からＴまで移動すると、配線幅の平均値ＡＥＩ＿Ａ（ｘ）は下層レイヤのピッチ構造に応じて変動する。下層レイヤの活性化領域と活性上解析領域が一致した場合、配線幅の平均値ＡＥＩ＿Ａ（ｘ）は最大値をとる。この極値を活性領域上のゲート電極寸法の計測結果とし、半導体装置の製造工程を管理する。【選択図】  図８
2009076863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を加工する複数の処理工程、および前記処理工程における加工結果を検査する複数の検査工程とを含む半導体装置の製造方法であって、
下層レイヤに周期構造を有し、その周期構造を跨いで形成されたラインパターンの長手方向に沿った前記周期構造の任意の領域の幅とピッチの情報とを取得するステップと、
前記ラインパターンを含む領域の二次元画素データから、前記ラインパターンの長手方向に沿った前記ラインパターンのエッジ点の位置情報のデータ系列を生成するステップと、
生成したエッジ点のデータ系列上で解析領域を任意の領域の幅とピッチで配置し、前記解析領域のデータを抽出し、前記解析領域内における前記ラインパターンの幅の代表値、または平均値を計算する計算ステップと、
前記解析領域の位置を前記長手方向に沿って前記データ系列上で任意の長さ移動して、前記解析領域における代表値、または平均値のいずれかを計算するステップと、
前記解析領域の位置を前記ピッチ分だけ繰り返して算出し、代表値、または平均値のいずれかを計算するステップと、
得られた各々の代表値、または平均値の特徴的な値をもって前記ラインパターンの幅の代表値とする検査データを用いて、前記処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記解析領域の幅を前記周期構造の任意の領域の幅に対して任意の幅だけずらし、当該解析領域における代表値、または平均値を計算するステップと、
前記解析領域の幅を、任意の領域の幅の任意の割合だけ繰り返して算出し、代表値、または平均値を計算するステップとを有し、
得られた各々の代表値の特徴的な値をもって前記ラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記解析領域のピッチを前記周期構造の任意の領域のピッチに対し任意のピッチだけずらして、当該解析領域における代表値、または平均値を計算し、
前記解析領域のピッチを任意の領域のピッチの任意の割合だけ繰り返して算出し、代表値、または平均値のいずれかを計算するステップとを有し、
得られた各々の代表値、または平均値の特徴的な値をもって前記ラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記解析領域のピッチを前記周期構造の任意の領域のピッチに対し、任意のピッチだけずらして、前記解析領域における代表値、または平均値を計算するステップと、
前記解析領域のピッチを任意の領域のピッチの任意の割合だけ繰り返して算出し、代表値、または平均値を計算するステップとを有し、
得られた各々の代表値、または平均値の特徴的な値をもって前記ラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
各々の前記代表値に対して演算を行うステップを有し、
その演算値の特徴的な値を持つ解析領域の幅、およびピッチにおける解析領域の代表値をもって前記ラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記解析領域と前記任意の領域以外の領域の間に非解析領域を設け、前記解析領域における代表値を計算するステップと、
前記任意の領域以外の領域の代表値を計算するステップと、
各々の代表値に対して演算を行うステップとを有し、
その演算値の特徴的な値を持つ解析領域の幅、およびピッチにおける解析領域の代表値、または平均値をもって前記ラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５または６記載の半導体装置の製造方法において、
前記演算は、各々の代表値の差分を行い、
その差分値が特徴的な値を持つ解析領域の幅およびピッチにおける解析領域の代表値をもって前記ラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記特徴的な値は、
繰り返し計算された代表値の最大値、最小値、または平均値のいずれか１つであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記下層レイヤの周期構造は、
活性化領域、および素子分離領域であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンは、ゲート電極であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンは、ゲート電極加工前のレジストパターンであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンは、オフセットスペーサであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンは、ＬＤＤスペーサであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンの幅の代表値を用いて、前記ラインパターンとは異なる位置に配置された第二のラインパターンの幅の代表値が、ある設定した値になるように、前記処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンの幅の代表値と、前記ラインパターンとは異なる位置に配置された第二のラインパターンの幅の代表値との差を用いて、前記ラインパターンの幅の代表値が、ある設定した値から前記差の分だけずれた値になるように、前記処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法において、
前記ラインパターンの幅の代表値と、前記ラインパターンとは異なる位置に配置された第二のラインパターンの幅の代表値との差を、定期的または不定期に計算し、前記ラインパターンの幅の代表値が、ある設定した値から前記差の分だけずれた値になるように、前記処理工程の処理条件を変更することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、活性化領域上のゲート電極寸法の測定データを用いてプロセス制御による半導体装置の安定的な生産に有効な技術に関する。
【背景技術】
【０００２】
近年、半導体デバイスの寸法は微細化が進み、精度に関しては０．１μｍ以下のゲート電極を１０％以下の寸法精度で加工しなければならないほど厳しくなっている。例えば、ゲート電極の寸法は半導体デバイスの動作特性を決定する主要因の一つであり、特に活性化領域上のゲート電極寸法を管理する必要がある。
【０００３】
製造工程においては、ゲート電極の加工工程だけでなく、ゲート電極の膜厚や加工時のマスクとなるレジストパターンの寸法などのゲート電極の加工工程より前の工程の影響を受けることにより、ゲート電極寸法が変動する。
【０００４】
そのため、同一の処理条件、同一の加工工程によりゲート電極を加工した場合においても、各工程の微小な変動の累積により、ゲート電極の加工寸法は一定の値にならず、ある範囲、例えばゲート電極の加工寸法の目標値９０ｎｍに対し、３σで１０ｎｍ程度の範囲で寸法変動が発生する。したがって、寸法精度が悪化し、ひいては生産性の低下を引き起こす。そのため、ゲート電極寸法の管理は半導体装置の製造工程において必須の技術となっている。
【０００５】
半導体装置の製造工程では、ゲート電極寸法の計測結果から、管理値を外れた場合には、そのウエハを破棄する、または再処理を施すといった処理をすることにより、歩留まり向上や生産性の向上を行っている。また近年ではこの計測値を用いたプロセス制御の導入が進んでいる。
【０００６】
例えば、制御工程の処理条件を修正する技術としては、半導体ウエハに第１のプロセスを実行し、このプロセスに関連した統合計測データ取得し、この統合計測データから、少なくとも一つの誤差を特定し、この誤差を補償するべく、第２のプロセスに対して調整プロセスを実行するものが知られている（特許文献１参照）。
【０００７】
また、もう一つの例が、特許文献２に示されている。この特許文献２には、ワークピースを加工するステップと、測定された特徴パラメータからトランジスタモデルを用いて特徴パラメータを出力するステップがある。この出力ステップを用いてウエハ電気テストを予測するステップとその予測値に基づき欠陥のある工程を検出するステップと、欠陥のある工程を訂正するステップを用いる方法が開示されている（特許文献２参照）。
【０００８】
また、フィードフォワードにより素子分離領域の寸法を制御する方法が、特許文献３に記されている。この特許文献３には、素子分離領域と活性化領域の表面の段差のモデル式を作成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）後の膜厚計測データから、モデル式を用い、埋め込み酸化膜を除去する洗浄工程の時間を制御することにより、上記段差を一定に制御する方法が開示されている（特許文献３参照）。
【０００９】
以上のようなプロセス制御を行う場合、計測結果の測定精度やスループットの向上が、プロセス制御の精度に対し重要な要因となる。
【００１０】
このような状況の中、配線幅の測定方法がいくつか提案されている。そのうちの１つは、現在最も広く使用されている走査型電子顕微鏡（ＣＤ−ＳＥＭ：Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ−Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いた配線幅の測定方法である。
【００１１】
このＣＤ−ＳＥＭの特徴は、電子線を使用するため、配線幅が０．１μｍ以下であっても高解像度の画像を取得することが可能であり、また任意の測定対象を計測することが可能である。
【００１２】
また、一般的にＡｒＦレジストは電子線照射によりシュリンクすることが知られており、そのシュリンク量は電子線の照射量に依存する。しかし、最新型のＣＤ−ＳＥＭでは、測定を自動化することにより、測定対象毎のシュリンク量を最低限にする機能や、電子線の走査間隔を広くとることによりシュリンク量を低減する機能（Ｒｅｃｔａｎｇｕｌａｒ  Ｓｃａｎ）を有している。
【００１３】
このＲｅｃｔａｎｇｕｌａｒ  Ｓｃａｎ機能は電子線の走査間隔を変えることにより、縦方向と横方向の倍率が異なる画像を取得することが可能である。ＣＤ−ＳＥＭによる配線幅の測定方法は比較的高速であり、任意な測定対象に対し高精度な測定ができる特徴を持つ。
【００１４】
ＣＤ−ＳＥＭでは、このように取得した配線パターンの画像を用いて、その輝度プロファイルから、配線の両端のエッジポイントを多数検出し、そのエッジ間の距離の平均値を配線寸法とする処理が行われている。
【００１５】
また、このように測定する際、測定領域の長さが長いほどＬＥＲによる測定バラツキを低減できる。このようにＣＤ−ＳＥＭを用いた計測方法は、電子線を使うために、非常に高精度で計測することが可能である。
【００１６】
さらに、配線寸法の計測方法として、ＣＤ−ＳＥＭによる配線の長さ方向に長い領域の画像を用いて、配線寸法を計測する技術が記載されている（非特許文献１参照）。この方法はＬＥＲに起因した測定バラツキを低減し、測定精度を向上する効果が期待できる。
【００１７】
もう一つの方法としては、スキャトロメトリを使用した方法が知られている（たとえば、非特許文献２参照）。この方法は、５０μｍ角以上の領域にわたって、ピッチ的に配列されたパターンに対し、光の干渉波形を取得する。
【００１８】
そして、測定対象の構造モデルからシミュレーションした干渉波形と、実際に取得した干渉波形とを比較することにより、測定対象の寸法を計測する方法である。このスキャトロメトリを使用した配線幅の測定方法は、上記のようなシミュレーションをする上で単純な構造であり、かつ５０μｍ以上の領域に渡りピッチ的に配列されているような限定されたパターンに対しては、比較的高速に測定できる特徴を持つ。
【００１９】
また、もう１つの方法としては、非特許文献３に示すように原子間力顕微鏡を用いたＣＤ−ＡＦＭ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ−Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）による配線幅の測定方法がある（非特許文献３参照）。
【００２０】
この方法は、微細なプローブを用いて、測定対象を直接３次元計測することにより、配線幅を測定する方法である。また、測定対象を直接測定するため、測定対象の３次元構造を把握することが可能である。
【００２１】
また、その測定精度は測定対象の大きさと、プローブの形状および寸法に大きく依存する。以上のように配線寸法を計測する手法は複数有り、計測の目的に応じて使い分けられている。
【００２２】
寸法管理における計測対象は、通常管理（ＱＣ：Ｑｕａｌｉｔｙ  Ｃｈｅｃｋ）パターンと呼ばれる。ＱＣパターンは、製品チップの隙間のスクライブラインと呼ばれるダイシングで切断される箇所の上に配置されることが多い。
【００２３】
また、ＱＣパターンのレイアウトは、計測しやすいように単純な１本のラインや、複数のライン／スペースで形成されることが多い。しかし、実際に半導体装置の性能や歩留まりを決めるのは、動作する回路パターンにおける配線寸法であり、特に活性化領域上の配線寸法である。
【００２４】
回路パターンとＱＣパターンとでは、下層レイヤも含めたパターン形状の複雑性が大きく異なるため、寸法変動に対する挙動も異なることが多い。そのため、寸法管理において、ＱＣパターンの寸法を管理しても、実際の半導体装置の性能や歩留まりを管理するのは限界がある。
【００２５】
直接回路パターンのゲート電極寸法を計測すればよいのだが、回路内の特定箇所の配線寸法を計測するのは、計測レシピの作成が煩雑であること、また先に述べたＬＥＲの影響により、一点一点の寸法の測定精度が低くなるため、寸法管理に使用するのは困難である。
【００２６】
非特許文献４には、回路パターン内の寸法計測用の計測レシピを簡便に作成できる技術が記載されている（非特許文献４参照）。これは設計データを用いて、計測レシピを作成する技術であり、複数のレイヤを考慮して測定位置を計測することが可能である。つまり、活性化領域上の配線寸法を計測することも可能である。
【００２７】
また、回路パターンでは活性化領域と素子分離領域が周期的に配置されていることが多い。このように下層レイヤに構造がある場合、その構造に応じてゲート電極寸法が変動することが非特許文献５に記載されている（非特許文献５参照）。つまりゲート電極の活性化領域上の寸法と、素子分離上の寸法が異なることを意味する。
【００２８】
そのため、下層レイヤに構造がある場合には、配線全体の平均寸法と活性化領域上の寸法は異なることになる。また、エッチング時のマスクとなるレジストパターンにおいても、この下層レイヤの影響により、活性化領域上と素子分離上で配線寸法が変動する現象が確認されている。このように半導体装置の性能や歩留まりに直接影響する配線寸法としては、活性化領域上の寸法を計測する必要がある。
【００２９】
以上述べてきたように、半導体装置の製造工程においては、微細な測定対象を高精度に測定する方法が提案されている。
【特許文献１】特表２００５−５１００８３号公報
【特許文献２】特表２００３−５３１４９１号公報
【特許文献３】特開２００２−１５１４６５号公報
【非特許文献１】Ａ．Ｙａｍａｇｕｃｈｉ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５３７５，ｐ４６８−４７６（２００４）
【非特許文献２】Ｂ．Ｃｈｅｕｎｇ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５７５２，ｐ３０−４０（２００５）
【非特許文献３】Ｖ．Ａ．Ｕｋｒａｉｎｔｓｅｖ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５７５２，ｐ１２７−１３９（２００５）
【非特許文献４】Ｃ．Ｔａｂｅｒｙ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ  ｖｏｌ．５７５２，ｐ１４２４−１４３４（２００５）
【非特許文献５】Ｍ．Ｋｕｒｉｈａｒａ，ｅｔ．ａｌ．，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＤＰＳ  ，ｐ１８１−１８２（２００６）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
近年、半導体デバイスの寸法は微細化が進み、特に０．１μｍ以下といったゲート電極の微細化および１０％以下という加工精度の厳しい要求に対し、個々の加工工程の高精度化のみでは、要求される加工精度を実現するのが困難になっている。
【００３１】
そのため管理対象の寸法を一定の規格値に安定化するため、プロセス制御をする方法がある。また半導体製品の性能や歩留まりを決めるのは、ＱＣパターンではなく、回路パターンの配線寸法、特に活性化領域上の配線寸法である。
【００３２】
そのため、活性化領域上の寸法を高精度かつ高速に計測する必要があり、その配線寸法を管理する必要がある。
【００３３】
プロセス制御において、前述した特許文献１や特許文献２では、管理対象として回路パターンの活性化領域上の配線寸法まで考慮されておらず、効果が十分ではない。
【００３４】
また、非特許文献１の技術では、全測定領域の平均値を配線幅として算出するため、活性化領域上のみの寸法を計測するには、不十分である。また測定箇所の特定には、画像認識が使用されており、測定のスループットを低下する要因のひとつとなっている。
【００３５】
非特許文献２は、高速に計測することが可能であるが、５０μｍ角の領域の平均寸法しか計測することができないため、活性化領域上の寸法を算出するには十分でない。
【００３６】
さらに、非特許文献３は、計測パターンの３次元像を取得するには有効な手法であるが、１点あたりの計測時間が長くかかること、また活性化領域上の寸法を抽出する機構がないため、半導体装置の製造工程における配線寸法の検査装置としては不十分である。
【００３７】
非特許文献４においては、設計データを使用するため、回路パターン内の任意の活性化領域上の配線寸法を計測することが可能である。また活性化領域上の測定値を特定するには、設計データから作成したパターンレイアウトと実際のＳＥＭ画像から得られたパターンを比較し、画像認識により測定箇所を特定する。しかしこの技術は、先に述べたＬＥＲによる測定バラツキがあるため、一点あたりの計測精度が低い。また測定点数を増加することにより、ＬＥＲによる測定バラツキを低減することは可能であるが、画像認識により測定箇所を特定するため、一点あたりの測定時間が長くなるため、配線寸法の検査工程に適用するにはスループットが不十分である。
【００３８】
以上をまとめると、半導体装置の性能向上、歩留まり向上するには、回路パターンの活性化領域上の寸法を計測する手段が必要であり、かつその計測した寸法を管理し、制御する方法が必要とされる。しかし既存の技術では、活性化領域上の配線寸法を高精度かつ高速に計測するには不十分である。
【００３９】
通常、寸法を管理する時に計測するパターンは、半導体チップの間にあり、ダイシングで切断される部分に配置されたＱＣパターンを計測する。ＱＣパターンは計測しやすいように比較的簡単なレイアウトである。
【００４０】
寸法管理ではこの簡単なレイアウトの寸法を計測し、異常値等がないか検査している。プロセス制御においても、このＱＣパターンの計測データが使用されている。
【００４１】
しかしながら、実際に動作する回路パターンのレイアウトはＱＣパターンのレイアウトに比べ、ゲート電極だけでなく、素子分離等の下層レイヤも含めて複雑な形状をしているため、回路パターンの寸法とＱＣパターンの寸法の挙動、つまりウエハ面内でのばらつきやウエハ間、ロット間での変動といった挙動が必ずしも一致しない。
【００４２】
半導体装置の製造において重要なのは、デバイス特性の向上や、歩留まりの向上である。その向上に直接的に影響するのは、ＱＣパターンの寸法ではなく、回路パターンの寸法である。特に活性化領域上のゲートパターンの寸法を正確に管理することが必要不可欠となる。
【００４３】
また、回路パターンをスクライブライン上に配置し、ＱＣパターンとして扱いその寸法を管理する方法も考えられるが、レイアウトが複雑なため精度の高い計測をすることは難しい。
【００４４】
しかしながら、この回路パターンにおける活性化領域上のゲート電極寸法を計測することは、計測装置における計測レシピの作成が煩雑であること、またＬＥＲによる測定バラツキがあるため、測定精度が低いという２点の理由により、実際の生産ラインでは、回路パターンの寸法管理は導入が困難である。
【００４５】
この回路パターンにおける活性化領域上のゲート電極寸法を計測する手段としては、前述した非特許文献４に示すように、設計データから計測装置の計測レシピを作成する方法がある。
【００４６】
この方法はゲート電極のレイアウトだけでなく、下層レイヤの設計データを利用するため、回路パターンの中の任意の箇所の活性化領域上の寸法を計測する計測レシピを容易に作成することができる。
【００４７】
しかし、この方法を用いても、ＬＥＲによるバラツキのため、一点一点の測定データの精度は低い。また測定点数を多くして、その平均値を取ることにより測定誤差を低減する方法も考えられるが、測定点数の増加は、測定のスループットとトレードオフの関係にあるため、良い方法とはいいがたい。
【００４８】
以上のことから、半導体装置の安定的な生産のためには、回路パターンと挙動が同等であり、かつ計測しやすいＱＣパターンを設計し、そのＱＣパターンの活性化領域上の寸法を高精度かつ高速に計測する方法が必要である。
【００４９】
本発明の目的は、寸法検査工程において、回路パターンまたは回路パターンと挙動が同等であるＱＣパターンにおける活性化領域上のゲート電極寸法を高精度に計測し、半導体装置を安定して製造することのできる技術を提供することにある。
【００５０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００５１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００５２】
本発明は、半導体基板を加工する複数の処理工程、およびそれら処理工程における加工結果を検査する複数の検査工程とを含む半導体装置の製造方法であって、下層レイヤに周期構造を有し、その周期構造を跨いで形成されたラインパターンの長手方向に沿った周期構造の任意の領域の幅とピッチの情報とを取得するステップと、ラインパターンを含む領域の二次元画素データから、ラインパターンの長手方向に沿った該ラインパターンのエッジ点の位置情報のデータ系列を生成するステップと、生成したエッジ点のデータ系列上で解析領域を任意の領域の幅とピッチで配置し、解析領域のデータを抽出し、その解析領域内におけるラインパターンの幅の代表値、または平均値を計算する計算ステップと、解析領域の位置を長手方向に沿ってデータ系列上で任意の長さ移動して、解析領域における代表値、または平均値のいずれかを計算するステップと、解析領域の位置をピッチ分だけ繰り返して算出し、代表値、または平均値のいずれかを計算するステップと、得られた各々の代表値、または平均値の特徴的な値をもってラインパターンの幅の代表値とする検査データを用いて、たとえば、エッチング工程や成膜工程などの処理工程における処理条件を変更するものである。
【００５３】
また、本発明は、解析領域の幅を周期構造の任意の領域の幅に対して任意の幅だけずらし、当該解析領域における代表値、または平均値を計算するステップと、解析領域の幅を、任意の領域の幅の任意の割合だけ繰り返して算出し、代表値、または平均値を計算するステップとを有し、得られた各々の代表値の特徴的な値をもってラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更するものである。
【００５４】
さらに、本発明は、解析領域のピッチを周期構造の任意の領域のピッチに対し任意のピッチだけずらして、当該解析領域における代表値、または平均値を計算し、解析領域のピッチを任意の領域のピッチの任意の割合だけ繰り返して算出し、代表値、または平均値のいずれかを計算するステップとを有し、得られた各々の代表値、または平均値の特徴的な値をもってラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更するものである。
【００５５】
また、本発明は、解析領域のピッチを周期構造の任意の領域のピッチに対し、任意のピッチだけずらして、解析領域における代表値、または平均値を計算するステップと、解析領域のピッチを任意の領域のピッチの任意の割合だけ繰り返して算出し、代表値、または平均値を計算するステップとを有し、得られた各々の代表値、または平均値の特徴的な値をもってラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更するものである。
【００５６】
さらに、本発明は、各々の代表値に対して演算を行うステップを有し、その演算値の特徴的な値を持つ解析領域の幅、およびピッチにおける解析領域の代表値をもってラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更するものである。
【００５７】
また、本発明は、解析領域と任意の領域以外の領域の間に非解析領域を設け、解析領域における代表値を計算するステップと、任意の領域以外の領域の代表値を計算するステップと、各々の代表値に対して演算を行うステップとを有し、その演算値の特徴的な値を持つ解析領域の幅、およびピッチにおける解析領域の代表値、または平均値をもってラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更するものである。
【００５８】
さらに、本発明は、演算を行うステップが、各々の代表値の差分を行うものであり、その差分値が特徴的な値を持つ解析領域の幅およびピッチにおける解析領域の代表値をもってラインパターンの幅の代表値とする検査データを用いて、少なくとも１つの処理工程の処理条件を変更するものである。
【００５９】
また、本発明は、ラインパターンの幅の代表値とする特徴的な値が、繰り返し計算された代表値の最大値、最小値、または平均値のいずれか１つよりなるものである。
【００６０】
さらに、本発明は、下層レイヤの周期構造が、活性化領域、および素子分離領域よりなるものであり、ラインパターンが、ゲート電極よりなるものである。
【００６１】
また、本発明は、ラインパターンが、ゲート電極加工前のレジストパターンであり、ラインパターンが、オフセットスペーサ、またはＬＤＤスペーサよりなるものである。
【００６２】
さらに、本願のその他の発明の概要を簡単に示す。
【００６３】
本発明は、半導体装置の製造工程における活性化領域上の配線幅を高精度かつ高速に計測できる方法であって、配線幅のエッジプロポイントを検出し、配線幅データ系列を作成し、この配線幅データ系列に対し、設計データから取得した活性化領域の幅ＷとピッチＴを用いて、活性化領域として計算する領域を移動して得られる平均寸法の極値を解析する機能を有することを特徴とする配線幅の計測方法である。
【００６４】
また、その計測方法を用いて半導体装置の寸法管理およびプロセス制御を行う機能を有する半導体装置の製造方法である。
【発明の効果】
【００６５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６６】
（１）半導体装置の性能、および歩留まりに直接影響する活性化領域上の寸法を高精度に計測することができるので、半導体装置の管理精度を向上させることができる。
【００６７】
（２）また、上記（１）により、半導体装置の性能向上、および歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００６９】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の製造工程におけるプロセス制御システムの一例を示す説明図、図２は、半導体装置の製造工程におけるゲート電極形成工程の一例を示す工程図、図３は、半導体装置におけるゲート電極形成工程による断面図、図４は、本発明の実施の形態１による計測システムの概要を示す説明図、図５は、電子顕微鏡により取得された複数の活性化領域を含むゲート電極の配線画像例を示す模式図、図６は、図５のゲート電極のＡ−Ａ’断面図、図７は、図５のゲート電極のＢ−Ｂ’断面図、図８は、本発明の実施の形態１によるゲート電極の活性化領域上の寸法を計測する手順を示すフローチャート、図９は、エッジポイントを検出する際のゲート電極の画像例を示す説明図、図１０は、ゲート電極の配線幅プロファイルを示す説明図、図１１は、配線幅プロファイルと活性化領域として解析する領域の位置関係を示す説明図、図１２は、活性化領域の始点をずらした場合の活性化領域上の配線幅を示す説明図、図１３は、ゲート電極寸法の計測結果を用いた露光工程のフィードバック制御例を示す説明図、図１４は、ゲート電極寸法の計測結果を用いたエッチング工程のフィードバック制御例を示す説明図、図１５は、ゲート電極寸法の計測結果を用いた成膜工程のフィードフォワード制御例を示す説明図、図１６は、ゲート電極寸法の計測結果を用いた成膜工程のフィードフォワード制御の他の例を示す説明図である。
【００７０】
本実施の形態１において、図１は、半導体装置の製造工程におけるプロセス制御システムの一例を示す説明図である。半導体装置の製造工程は主に加工工程１０１と検査工程１０２からなっている。
【００７１】
本発明の制御システムは、この検査工程１０２の検査データを取得するデータ収集ユニット１０３、検査データから加工結果を予測するデータ解析ユニット１０４、および解析結果から加工工程１０１の処理条件を適切に修正するプロセス制御ユニット１０５から構成されている。
【００７２】
図２は、半導体装置の製造工程におけるゲート電極形成工程の一例を示す工程図であり、図３は、半導体装置におけるゲート電極形成工程による断面図である。
【００７３】
半導体製造工程は、加工工程と計測を含む検査工程からなる。ゲート電極形成工程では、まず成膜工程１において、酸化膜Ｚが形成された半導体基板Ｓｕｂにゲート電極となるポリシリコンＧを成膜し、膜厚測定工程１にてそのポリシリコンＧの膜厚１を計測する。
【００７４】
その後、露光工程において、反射防止膜Ｍ、およびレジスト材を塗布し、回路パターンを露光することにより、レジストパターンＲを形成する。続いて、寸法計測工程１において、そのレジストパターンの寸法１を計測する。
【００７５】
そして、エッチング工程１においてこのレジストパターンＲをマスクとしてエッチングし、その後残存したレジストパターンＲ、および反射防止膜Ｍを除去し、寸法計測工程２においてゲート電極Ｇの寸法２を計測する。
【００７６】
その後、成膜工程２により酸化膜Ｚ１を成膜し、膜厚測定工程２において酸化膜Ｚ１の膜厚２を計測する。続いて、エッチング工程２において、酸化膜Ｚ１をエッチバックすることによりオフセットスペーサを形成する。
【００７７】
続いて、寸法計測工程３においてオフセットスペーサの寸法３を計測し、成膜工程３においてシリコン窒化膜Ｚ２を成膜し、膜厚測定工程３にてシリコン窒化膜Ｚ２の膜厚３を測定する。
【００７８】
そして、エッチング工程３において、シリコン窒化膜Ｚ２をエッチバックすることにより、ＬＬＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）スペーサを形成する。その後、寸法計測工程４において、ＬＤＤスペーサの寸法４を計測する。
【００７９】
次に、寸法計測工程２において、活性化領域上のゲート電極寸法を計測する方法について説明する。
【００８０】
計測システムの概要を図４に示す。
【００８１】
計測システムは半導体装置の外観の画像を取得する画像取得装置２０１と、半導体装置の設計データを記憶する設計データ記憶装置２０２と、設計データを用いて取得した画像を解析し、所望の寸法を得るパーソナルコンピュータなどの解析コンピュータ２０３で構成されるのが望ましい。
【００８２】
まず、図５に示すように、素子分離領域４０３中に活性化領域４０２が周期的に配置されたゲート電極の活性化領域上の配線幅４０６を計測し、その配線幅４０６を計測した例について示す。
【００８３】
この時、活性化領域の幅４０４と活性化領域のピッチ４０５はそれぞれＷとＴで示す。図６に、図５のゲート電極のＡ−Ａ’断面を示し、図７に、図５のゲート電極のＢ−Ｂ’断面を示す。
【００８４】
図６に注目すると、活性化領域４０２と素子分離領域４０３とがピッチ４０５で繰り返されるため、周期的な段差が存在し、その段差と同期してゲート電極４０１となるポリシリコンの表面も粗くなっている。
【００８５】
また、図７では、活性化領域上のゲート電極４０１の下にはゲート酸化膜４０７がある。この活性化領域４０２上のポリシリコンでできたゲート電極４０１の配線幅４０６を計測する。
【００８６】
このゲート電極の活性化領域上の寸法を計測する手順を図８に示す。
【００８７】
まず、ＣＤ−ＳＥＭを用いて、このゲート電極の画像を取得する（ステップＳ１０１）。この時、活性化領域上の幅が全体で２μｍ以上になるように画像を取得するのが望ましい。
【００８８】
次に、図９に示すように、このゲート電極のエッジポイント７０１を検出し、エッジポイント７０１から各ポイントにおける配線幅４０６を計算し、ゲート電極の長手方向の配線幅データ系列を作成する（ステップＳ１０２）。このエッジポイント７０１の間隔は１０ｎｍ以下で設定するのが望ましい。
【００８９】
図１０に、実際に実験で得た配線幅データ系列を示す。
【００９０】
下層レイヤである活性化領域４０２の幅４０４とピッチ４０５に同期して、配線幅４０６もピッチ変動していることが明確に示されている。次に設計データ記憶装置２０２から活性化領域の幅４０４（Ｗ）とピッチ４０５を取得し（ステップＳ１０３）、図１１に示すように任意の位置（ｘ＝ｘ０）を始点９０１として、活性化領域上として計算する解析領域９０２を配線幅データ系列上に配置する（ステップＳ１０４）。
【００９１】
そして、この時の活性化領域上の配線幅の平均値ＡＥＩ＿Ａ（ｘ＝ｘ０）を計算する（ステップＳ１０５）。もちろん、ここで解析領域９０２と、画像内の活性化領域の位置がずれていると、正確な活性化領域上のゲート電極寸法を求めることができない。そのため、始点９０１をΔｘずらして、同様にＡＥＩ＿Ａ（Ａ＝ｘ０＋Δｘ）を計算する（ステップＳ１０６）。
【００９２】
この時Δｘはエッジポイント７０１の間隔の５０％以下でずらすのが望ましい。この位置Δｘを０からピッチＴまで解析したデータを図１０に示す。
【００９３】
解析領域９０２と実際の活性化領域がずれていた場合には、活性化領域上に比べ配線寸法が細い素子分離領域４０３上の配線幅も平均処理してしまうため、正確な寸法より小さい値が得られる。
【００９４】
言い換えれば、解析領域９０２と実際の活性化領域４０２が一致した場合には、解析した平均値ＡＥＩ＿Ａは、図１２のグラフ上の最大値になるはずである。そのため、数値解析上では、Δｘをずらして、最大値を求める解析になる。もちろん値を逆転して、最小値を求める問題に変換しても、解析領域と実際の活性化領域が一致するΔｘを求める上では等価である。
【００９５】
そして、この適切なずれ量Δｘに基づいて、活性化領域上の配線幅４０６を計測すればよい。この平均値ＡＥＩ＿Ａの最大値を求める場合、ΔｘをピッチＴの領域全てにわたって解析することが望ましい。しかし、計算負荷を軽減するためには、ニュートン法などの数値解析手法を適用するのがより好ましい。
【００９６】
最終的に、この最大値を活性化領域上の配線寸法とする（ステップＳ１０７）。この解析手法を搭載した計測システムにより、活性化領域上のゲート電極寸法を計測することが可能になる。そして本発明による手法を用いて計測したゲート電極寸法の計測結果をもちいて、図１３に示すように次に処理される半導体装置に関して、露光工程における露光量をフィードバック制御することにより、活性化領域上のゲート電極寸法を安定化する機能を実現した。
【００９７】
また、同様に、図１４に示すように、次に処理される半導体装置に関して、エッチング工程１の処理条件をフィードバック制御することにより、活性化領域上のゲート電極寸法を安定化する機能を実現した。
【００９８】
ここでは、図２の寸法計測工程２におけるゲート電極の寸法測定方法を例に説明したが、同様の手法を、寸法検査工程３で計測するオフセットスペーサの寸法計測、または寸法計測工程４で計測するＬＤＤスペーサの寸法計測に適用することもできる。
【００９９】
つまり、図１５に示すように、ゲート電極の寸法計測工程２の検査結果を用いて、成膜工程２の処理条件をフィードフォワード制御することにより、寸法計測工程３で計測されるオフセットスペーサ寸法を安定化することができる。
【０１００】
また、図１６に示すように、オフセットスペーサの寸法計測工程３の検査結果を用いて、成膜工程３の処理条件をフィードフォワード制御することにより、寸法計測工程４で計測されるＬＤＤスペーサ寸法を安定化することができる。
【０１０１】
また、本実施の形態では、プレーナ型トランジスタのゲート電極の寸法計測を例に説明したが、Ｆｉｎ−ＦＥＴに代表されるような三次元型トランジスタにおける配線幅の計測にも適用可能である。
【０１０２】
特にＭｕｌｔｉ−Ｆｉｎと呼ばれる複数の活性化領域を跨るゲート長の寸法計測に有効である。そして、その計測結果を用いてプロセス制御を適切に行うことにより、半導体装置の生産性を向上することができる。
【０１０３】
（実施の形態２）
図１７は、ＳＲＡＭにおける回路パターンの一例を示す説明図、図１８は、図１７のＳＲＡＭの回路パターンと同等の挙動を示すＱＣパターンの設計例を示す説明図、図１９は、本発明の実施の形態２による活性化領域の配線寸法解析手順を示したフローチャート、図２０は、活性化領域のピッチを固定し、活性化領域の幅と始点をずらした場合の活性化領域上の配線幅を示す説明図である。
【０１０４】
本実施の形態２においては、回路パターンの配線寸法と挙動が一致するＱＣパターンを用いた半導体装置の管理方法について説明する。
【０１０５】
配線寸法の計測には、主にＣＤ−ＳＥＭが使用される。しかし電子線照射によるダメージ発生が懸念されるため、実際に動作する回路パターンの直接計測は好ましくない。そこで、まず回路パターンと挙動が一致するように設計されたＱＣパターンを使用する。
【０１０６】
簡単にＱＣパターンの設計方法について述べる。
【０１０７】
図１７に実際の回路パターンの一例としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のパターンを示す。
【０１０８】
通常の寸法計測では測定点ごとに画像認識により活性領域を認識する必要がある。またゲート電極４０１や活性化領域４０２が不連続であるため、計測するのが容易ではない。このＳＲＡＭのような回路パターンの寸法変動は、前述のポリシリコン膜厚４０８や素子分離領域の段差４０９の影響を受けるのはもちろんのこと、下層レイヤである活性化領域の幅Ｗｇや周期Ｔにも大きく依存する。
【０１０９】
そのため事前の実験により、図１８に示すような周期パターンについて、ゲート電極の周期１２０１（Ｔｇ）や活性化領域の幅４０４（Ｗｇ）やピッチ４０５（Ｔ）を最適化することにより、ＳＲＡＭのような回路パターンと同等の挙動を示すＱＣパターンを設計することができる。
【０１１０】
また、周期的なパターンを計測する場合、どこを計測するか分からなくなることがあるので、パターンの周囲に特徴的なマーク１２０２をレイアウトすることや、ゲート電極を適切な箇所で切断する箇所１２０３を作成すると、ゲート電極の長手方向の位置を確認するためのマークになり効果的である。
【０１１１】
さらに、計測精度を向上するために、活性化領域の本数は、活性化領域の幅の合計が２μｍを越えるように設計するのが好ましい。またゲート電極が倒れないように架橋１２０４を設計することも効果的である。
【０１１２】
実際の半導体装置の製造工程では、加工工程の変動や、露光工程の変動により、活性化領域の幅やピッチが設計データと異なる場合がある。この活性化領域の幅ＷとピッチＴがずれていると、配線幅の細い素子分離領域上の寸法も平均化処理に加えられるため、正確な寸法から細い方にずれが生じる。この理由から、活性化領域の幅ＷとピッチＴについても最適化する必要がある。
【０１１３】
ここでは、設計データと異なる場合においても、高精度に活性化領域上のゲート電極寸法を高精度に計測する方法について説明する。
【０１１４】
この時の計測手順を、図１９に示す。
【０１１５】
まず、前記実施の形態１と同様にエッジポイントを検出し、配線幅データ系列を作成する。この配線幅データ系列に対し、解析領域を設定する（ステップＳ２０１〜Ｓ２０４）。
【０１１６】
そこで、図１９の手順に示すように、まず解析領域の幅ｗとピッチｔを、設計データの幅ＷとピッチＴを用いて、始点をΔｘずらして最大値ＡＥＩ＿Ａ（ｘ，ｗ＝Ｗ，ｔ＝Ｔ）を求める（ステップＳ２０５）。
【０１１７】
次に、解析領域の幅ｗをずらし、同様の解析を行う（ステップＳ２０６）。その結果を、図２０に示す。活性化解析領域の幅ｗが変わった場合の特性が得られる。この中で最大値が正確な活性化領域の幅を示す。さらに同様にしてピッチｔについても、値をずらして繰り返し計算し、ピッチｔに関する最大値を得るのが好ましい。
【０１１８】
解析領域の幅ｗとピッチｔのずらす範囲は、大きい方が好ましい。しかし、計算負荷軽減のため、設計データに対し、±１０％の範囲でずらし、繰り返し計算してもよい（ステップＳ２０７，Ｓ２０８）。
【０１１９】
このようにして得たＡＥＩ＿Ａの最大値を活性化領域上の配線幅の検査結果とする（ステップＳ２０９）。また本実施の形態２では活性化領域の幅が一定で周期的に配置されたパターンに対して、活性化領域上の配線寸法を計測する方法について述べたが、活性化領域の幅が２種類以上あっても、ある領域内において、その２種類以上の活性化領域が周期的に配置されている場合にも、本発明を適用することが可能である。
【０１２０】
ゲート電極がすべてつながった一本のラインに対する計測方法について述べたが、ゲート電極がところどころ切断し、不連続な場合についても適用することが可能である。
【０１２１】
（実施の形態３）
図２１は、本発明の実施の形態３による活性化領域の配線寸法解析手順を示すフローチャート、図２２は、配線幅プロファイルと活性化領域として解析する領域と素子分離領域上として解析する領域の位置関係を示す説明図、図２３は、活性化領域の始点をずらした際の活性化領域上と素子分離領域上の差の始点ずらし量依存性を示す説明図、図２４は、配線幅プロファイルと活性化領域として解析する領域と素子分離領域上として解析する領域と解析しない領域の位置関係を示す説明図である。
【０１２２】
本実施の形態３においては、解析領域の位置をさらに高精度に特定する手順について、図２１に示す。
【０１２３】
活性化領域の幅４０４Ｗの活性化領域がピッチ４０５で繰り返すようなゲート電極（図５）の局所的な配線寸法は、ピッチＴに同期して変動する（図１０）。前記実施の形態１，２では、活性化領域上の寸法を算出し、その値が最大値になるように解析領域９０２をずらす方法により、最適な活性化領域の位置を算出した。
【０１２４】
しかし、素子分離領域の段差４０９が活性化領域より高い場合には、素子分離領域上の寸法は活性化領域上に比べて細くなる。そこで、図２２に示すように、解析領域１６０１を用いて算出する配線幅ＡＥＩ＿Ａ（ｘ）と、素子分離上解析領域１６０２を用いて算出する配線幅ＡＥＩ＿Ｓ（ｘ）を、活性化領域の始点として指定する位置ｘの関数として設定する（ステップＳ３０５）。そして、この差ＤＩＦ（ｘ）＝ＡＥＩ＿Ａ（ｘ）−ＡＥＩ＿Ａ（ｘ）を計算する（ステップＳ３０６）。
【０１２５】
次に、図２３に示すように、この差ＤＩＦ（ｘ）最大値をとるように、解析領域１６０１、および素子分離上解析領域の位置１６０３をずらし（ステップＳ３０７）、極値を取る座標ｘａを求める（ステップＳ３０８）。
【０１２６】
そして、この座標ｘａにおける平均値ＡＥＩ＿Ａ（ｘ＝ｘａ）を計測値とする（ステップＳ３０９）。この方法により、解析領域だけを用いて解析する方法に比べ、活性化領域の位置を高精度に検出することが可能になる。
【０１２７】
また、好ましくは解析領域と素子分離上解析領域だけでなく、図２４に示すように非解析領域１８０１を活性上解析領域の両端に設定することも有効である。なぜなら、図６に示すように素子分離領域の端は、斜面になっていることがある。
【０１２８】
この場合、ＣＤ−ＳＥＭで画像を取得した場合は、この斜面の部分の輝度が高くなる。そのため、この斜面の上にある配線の幅を計測する場合、輝度プロファイルからの寸法計測では精度が低下することが懸念される。
【０１２９】
そのためこの斜面部分を計算しない領域１８０１に指定することにより、配線幅の測定精度を向上することが可能となる。この測定データを使用することにより、ゲート電極の加工寸法を安定化できる製造工程の制御システムを構築できる。
【０１３０】
（実施の形態４）
図２５は、本発明の実施の形態４による下層レイヤに複数の活性化領域を含むレジストパターンの配線画像例を示す説明図、図２６は、図２５のレジストパターンの配線幅プロファイルを示す説明図、図２７は、図２５のレジストパターンの断面図、図２８は、ゲート電極寸法の計測結果を用いた露光工程のフィードバック制御例を示す説明図、図２９は、ゲート電極寸法の計測結果を用いたエッチング工程のフィードフォワード制御例を示す説明図、図３０は、ゲート電極寸法の計測結果を用いた再処理を含む露光工程のフィードバック制御例を示す説明図である。
【０１３１】
本実施の形態４においては、レジストパターン１９０１の寸法計測に本発明を適用した方法について述べる。
【０１３２】
図２５に示すように、下層レイヤに活性化領域１９０２の周期構造がある場合には、この周期に同期して、レジストパターンの配線幅１９０６も図２６に示すように変動する。
【０１３３】
なぜなら、図２７に示すように、この断面を見た場合、反射防止膜１９０３の膜厚が、この活性化領域の周期構造に同期して変動する。
【０１３４】
リソグラフィ工程において、この反射防止膜１９０３の膜厚が変動することは、下層レイヤからの光の反射量が変動するため、レジストパターンの寸法も変動する。したがって、レジストパターンの寸法も、下層レイヤの活性化領域のピッチ１９０５に同期して変動する。
【０１３５】
そのため、実施の形態１で述べたように、下層レイヤの設計データを使用すれば、活性化領域上のレジストパターンの配線幅も計測することができる。この方法により、ゲート電極の活性化領域上の寸法だけでなく、レジストパターンにおける活性化領域上の配線幅も高精度かつ高速に計測することが可能になる。
【０１３６】
そのため、リソグラフィ工程後のレジストパターン寸法の管理を高精度化することが可能になる。
【０１３７】
この検査データを使用することにより、図２８に示すように、次に処理される半導体装置に関して、露光工程における露光量をフィードバック制御することにより、レジストパターンの寸法を制御することが可能になる。
【０１３８】
また、図２９に示すように、この検査データを用いて、次工程となるエッチング工程１の処理条件をフィードフォワード制御することにより、ゲート電極の寸法を安定化できる。
【０１３９】
さらに、図３０に示すように、検査データが規格値を大きく外れた場合には、レジストパターンおよび反射防止膜を除去し、再度露光工程を行い、その際の処理条件に対し、フィードバック制御を行うことにより、レジストパターンの寸法を所望の値に制御できる製造工程の制御システムを構築できる。
【０１４０】
（実施の形態５）
図３１は、本発明の実施の形態５によるＱＣパターンのゲート寸法目標値を寸法差だけずらし回路パターンのゲート寸法を安定化するフィードバック制御のフローチャート、図３２は、本発明の実施の形態５によるＱＣパターンのゲート寸法目標値を寸法差だけずらし回路パターンのゲート寸法を安定化するフィードバック制御例を示す説明図である。
【０１４１】
本実施の形態５においては、実施の形態２において図１８に示す回路パターンと挙動が同等であるＱＣパターンの活性化領域上のゲート電極寸法を計測した値を用いて、回路パターンのゲート電極寸法の値を安定に製造する方法について説明する。
【０１４２】
図１４に示すエッチング工程のフィードバックシステムを適用すれば、計測対象である図１８に示したＱＣパターンの寸法Ｌ１は安定に製造することができる。この時、ＱＣパターンのゲート電極寸法と回路パターンのゲート電極寸法Ｌ２は、同一になるように設計するのが通常である。
【０１４３】
処理ウエハ上でもまったく同じ寸法で作成される場合には、ＱＣパターンの寸法Ｌ１を安定化すれば、おのずと回路パターンの寸法Ｌ２も安定する。しかし、基本的にＱＣパターンと回路パターンはウエハ上の異なる位置に配置されており、リソグラフィ工程に使用するレチクルマスク作成時の加工ばらつきや、リソグラフィ工程時の周辺回路レイアウトによる近接効果などにより、処理ウエハ上で同一寸法になるとは限らない。
【０１４４】
そのため、図３１に示すフローのように、まず事前にＱＣパターンの代表値Ｌ１を計測し（ステップＳ４０１）、次に回路パターンの寸法Ｌ２を計測する（ステップＳ４０２）。次にＱＣパターンの代表値Ｌ１と回路パターンの代表値Ｌ２の差ΔＬ（Ｌ１−Ｌ２）を計算し（ステップＳ４０３）、ＱＣパターンの代表値の新目標値Ｐ´を、元の目標値Ｐから差ΔＬの分ずらした値（Ｐ＋ΔＬ）に変更する（ステップＳ４０４）。
【０１４５】
次に、図１４に示したフィードバックシステムにより、ＱＣパターンの代表値が新代表値Ｐ´になるようにエッチング工程の処理条件を適宜修正する（ステップＳ４０５）。また加工結果から、定期的または不定期にＱＣパターンの代表値Ｌ１および回路パターンの代表値Ｌ２を計測し（ステップＳ４０６）、回路パターンの代表値Ｌ２とＱＣパターンの代表値Ｌ１の差ΔＬが安定しているかどうか、または回路パターンの代表値Ｌ２が安定しているかどうかを検査する。
【０１４６】
仮に安定していない場合には、両者の代表値の差ΔＬを新規の値に更新し、エッチング工程の処理条件を適宜修正する（ステップＳ４０５）。その結果、図３２に示すようにＱＣパターンの新目標値Ｐ´を、当初の目標値Ｐから寸法差ΔＬだけずらして制御することにより、回路パターンの寸法Ｌ２を安定に製造することが可能になる。
【０１４７】
先に述べた理由により回路パターンにおける活性化領域上のゲート寸法を高精度かつ高スループットで計測するのは困難であるので、この寸法差は事前実験により取得するのが望ましい。
【０１４８】
また、この寸法差ΔＬはリソグラフィ工程に起因して経時変化する可能性もある。その場合には、回路パターンを定期または不定期に別途検査して、寸法差ΔＬが安定しているかどうかを確認するのが望ましい。
【０１４９】
その結果、寸法差ΔＬが安定でない場合には、寸法差ΔＬを適宜修正する必要がある。このフィードバックシステムの稼動によるエッチング工程の処理条件変更は、１ロットに１回、または数ロットに１回実施するのが望ましいが、すべての処理ウエハに対して実施されるのがより望ましい。
【０１５０】
また、本手法は通常の製造時には、ＱＣパターンのゲート電極寸法が当初の目標値から寸法差だけずれていることを管理していればよい。さらに好ましくは回路パターンの寸法が目標値に製造されているか検査するのがより望ましい。
【０１５１】
また、本実施の形態５では、ＱＣパターンのゲート電極寸法を計測して、回路パターンのゲート電極寸法を安定化する方法について説明したが、回路パターンのレジストパターン寸法、オフセットスペーサ寸法やＬＤＤスペーサ寸法を安定化する際にも同様の手法が適用できる。
【０１５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
たとえば、前記実施の形態１〜４では、半導体装置の製造工程におけるラインパターンの寸法を計測する方法について述べたが、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）やＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）などの半導体装置の製造方法と同様の技術を用いて製造するデバイスの製造工程に適用することも可能である。
【産業上の利用可能性】
【０１５４】
本発明は、活性化領域上のゲート電極寸法の測定データを用いてプロセス制御を行い、半導体装置を安定に生産する技術に適している。
【図面の簡単な説明】
【０１５５】
【図１】本発明の実施の形態１による半導体装置の製造工程におけるプロセス制御システムの一例を示す説明図である。
【図２】半導体装置の製造工程におけるゲート電極形成工程の一例を示す工程図である。
【図３】半導体装置におけるゲート電極形成工程による断面図である。
【図４】本発明の実施の形態１による計測システムの概要を示す説明図である。
【図５】電子顕微鏡により取得された複数の活性化領域を含むゲート電極の配線画像例を示す模式図である。
【図６】図５のゲート電極のＡ−Ａ’断面図である。
【図７】図５のゲート電極のＢ−Ｂ’断面図である。
【図８】本発明の実施の形態１によるゲート電極の活性化領域上の寸法を計測する手順を示すフローチャートである。
【図９】エッジポイントを検出する際のゲート電極の画像例を示す説明図である。
【図１０】ゲート電極の配線幅プロファイルを示す説明図である。
【図１１】配線幅プロファイルと活性化領域として解析する領域の位置関係を示す説明図である。
【図１２】活性化領域の始点をずらした場合の活性化領域上の配線幅を示す説明図である。
【図１３】ゲート電極寸法の計測結果を用いた露光工程のフィードバック制御例を示す説明図である。
【図１４】ゲート電極寸法の計測結果を用いたエッチング工程のフィードバック制御例を示す説明図である。
【図１５】ゲート電極寸法の計測結果を用いた成膜工程のフィードフォワード制御例を示す説明図である。
【図１６】ゲート電極寸法の計測結果を用いた成膜工程のフィードフォワード制御の他の例を示す説明図である。
【図１７】ＳＲＡＭにおける回路パターンの一例を示す説明図である。
【図１８】図１７のＳＲＡＭの回路パターンと同等の挙動を示すＱＣパターンの設計例を示す説明図である。
【図１９】本発明の実施の形態２による活性化領域の配線寸法解析手順を示したフローチャートである。
【図２０】活性化領域のピッチを固定し、活性化領域の幅と始点をずらした場合の活性化領域上の配線幅を示す説明図である。
【図２１】本発明の実施の形態３による活性化領域の配線寸法解析手順を示すフローチャートである。
【図２２】配線幅プロファイルと活性化領域として解析する領域と素子分離領域上として解析する領域の位置関係を示す説明図である。
【図２３】活性化領域の始点をずらした際の活性化領域上と素子分離領域上の差の始点ずらし量依存性を示す説明図である。
【図２４】配線幅プロファイルと活性化領域として解析する領域と素子分離領域上として解析する領域と解析しない領域の位置関係を示す説明図である。
【図２５】本発明の実施の形態４による下層レイヤに複数の活性化領域を含むレジストパターンの配線画像例を示す説明図である。
【図２６】図２５のレジストパターンの配線幅プロファイルを示す説明図である。
【図２７】図２５のレジストパターンの断面図である。
【図２８】ゲート電極寸法の計測結果を用いた露光工程のフィードバック制御例を示す説明図である。
【図２９】ゲート電極寸法の計測結果を用いたエッチング工程のフィードフォワード制御例を示す説明図である。
【図３０】ゲート電極寸法の計測結果を用いた再処理を含む露光工程のフィードバック制御例を示す説明図である。
【図３１】本発明の実施の形態５によるＱＣパターンのゲート寸法目標値を寸法差だけずらし回路パターンのゲート寸法を安定化するフィードバック制御のフローチャートである。
【図３２】本発明の実施の形態５によるＱＣパターンのゲート寸法目標値を寸法差だけずらし回路パターンのゲート寸法を安定化するフィードバック制御例を示す説明図である。
【符号の説明】
【０１５６】
１０３  データ収集ユニット
１０４  データ解析ユニット
１０５  プロセス制御ユニット
２０１  画像取得装置
２０２  設計データ記憶装置
２０３  解析コンピュータ
４０１  ゲート電極
４０２  活性化領域
４０３  素子分離領域
４０４  活性化領域の幅
４０５  活性化領域のピッチ
４０６  ゲート電極の配線幅
４０７  ゲート酸化膜
４０８  ポリシリコン膜厚
４０９  素子分離領域の段差
７０１  エッジポイント
９０１  活性化領域のずらし幅
９０２  活性化領域上として解析する領域
１２０１  ゲート電極の周期
１２０２  測定パターンを特定するマーク
１２０３  測定位置を特定するゲート電極の不連続箇所
１２０４  パターンの架橋
１６０１  活性化領域上として解析する領域
１６０２  素子分離上として解析する領域
１６０３  活性化領域のずらし幅
１８０１  解析から除外する領域
１９０１  レジストパターン
１９０２  下層レイヤの活性化領域
１９０３  反射防止膜
１９０４  下層レイヤの活性化領域の幅
１９０５  下層レイヤの活性化領域のピッチ
１９０６  レジストパターンの配線幅
Ｓｕｂ  半導体基板
Ｇ  ポリシリコン
Ｒ  レジストパターン
Ｍ  反射防止膜
Ｚ，Ｚ１  酸化膜
Ｚ２  シリコン窒化膜
【図１】
2009076863.tif 000003
【図２】
2009076863.tif 000004
【図３】
2009076863.tif 000005
【図４】
2009076863.tif 000006
【図５】
2009076863.tif 000007
【図６】
2009076863.tif 000008
【図７】
2009076863.tif 000009
【図８】
2009076863.tif 000010
【図９】
2009076863.tif 000011
【図１０】
2009076863.tif 000012
【図１１】
2009076863.tif 000013
【図１２】
2009076863.tif 000014
【図１３】
2009076863.tif 000015
【図１４】
2009076863.tif 000016
【図１５】
2009076863.tif 000017
【図１６】
2009076863.tif 000018
【図１７】
2009076863.tif 000019
【図１８】
2009076863.tif 000020
【図１９】
2009076863.tif 000021
【図２０】
2009076863.tif 000022
【図２１】
2009076863.tif 000023
【図２２】
2009076863.tif 000024
【図２３】
2009076863.tif 000025
【図２４】
2009076863.tif 000026
【図２５】
2009076863.tif 000027
【図２６】
2009076863.tif 000028
【図２７】
2009076863.tif 000029
【図２８】
2009076863.tif 000030
【図２９】
2009076863.tif 000031
【図３０】
2009076863.tif 000032
【図３１】
2009076863.tif 000033
【図３２】
2009076863.tif 000034