(57)【要約】【課題】バラツキの小さい安定したトランジスタ特性が得られ、十分なしきい値電圧、オン電流の変動が得られる不揮発性半導体記憶装置を提供すること。【解決手段】半導体基板１表面に形成されたソース２及びドレイン３と、ソース２とドレイン３の間の半導体基板１上にゲート絶縁膜４を介して形成されたゲート電極５と、を備え、ゲート電極５の一部の領域はポリシリコンに不純物が注入されていないノンドープ領域１０となっており、ゲート電極５のその他の領域がポリシリコンに不純物が注入されているドープ領域９となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に形成されたソース及びドレインと、前記ソースと前記ドレインの間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、を備え、
前記ゲート電極の一部の領域はポリシリコンに不純物が注入されていないノンドープ領域となっており、前記ゲート電極のその他の領域がポリシリコンに不純物が注入されているドープ領域となっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ノンドープ領域は、前記ゲート電極のうち前記ソース側又は前記ドレイン側の所定の部分に配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ドープ領域は、前記ゲート電極のうち前記ソース側又は前記ドレイン側の所定の部分に配置されており、
前記ノンドープ領域は、前記ゲート電極の中央部分に配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ノンドープ領域の一部は、電荷蓄積領域として構成されることを特徴とする請求項１乃至３のいずれか一に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積領域は、前記ノンドープ領域における前記ゲート絶縁膜との界面近傍の所定の部分であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記ゲート電極は、前記ドープ領域と前記ノンドープ領域よりなるポリシリコン層上にシリサイド層を有することを特徴とする請求項１乃至５のいずれか一に記載の不揮発性半導体記憶装置。
【請求項７】
前記ゲート電極は、前記シリサイド層上にメタル層を有することを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記ゲート電極は、前記ドープ領域と前記ノンドープ領域よりなるポリシリコン層上にメタル層を有することを特徴とする請求項１乃至５のいずれか一に記載の不揮発性半導体記憶装置。
【請求項９】
書き込み動作は、前記ゲート電極と前記ドレインに正電圧を印加して、前記ノンドープ領域の一部に電荷をトラップさせて行うことを特徴とする請求項１乃至８のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１０】
読み出し動作は、前記ゲート電極と前記ソースに正電圧を印加して行うことを特徴とする請求項１乃至８のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１１】
消去動作は、前記ドレインに正電圧を印加し、かつ、前記ゲート電極に負電圧を印加することで、前記ノンドープ領域から電荷を排出して行うことを特徴とする請求項１乃至８のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１２】
前記ゲート電極は、ＳＲＡＭセルにおけるドライバトランジスタ又は負荷トランジスタのゲート電極に適用されていることを特徴とする請求項１乃至１１のいずれか一に記載の不揮発性半導体記憶装置。
【請求項１３】
前記ゲート電極は、メインセルとリファレンスセルにおけるトランジスタのゲート電極に適用され、
前記メインセルの所定のセルからの電圧と、前記リファレンスセルからの電圧とに基づいてデータ判定する比較回路を備えることを特徴とする請求項１乃至１１のいずれか一に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
デジタル家電や携帯電話向けのＬＳＩ（Large Scale Integration）におけるセキュリティコードの格納や、ＬＣＤ（Liquid Crystal Display）ドライバにおける色調調整パラメタ、水晶発信器制御ＴＣＸＯ(Temperature Compensated Crystal Oscillator)の温度パラメタなどのトリミングなどに小容量の不揮発性ＲＯＭ（Read Only Memory）の必要性が高まっている。このような不揮発性ＲＯＭにおいては、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）のような別チップをＳＩＰ（System In Package）で搭載している場合が多い。ところが、最近、工程追加なしの標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにて形成できる浮遊ゲート（フローティングゲート）型メモリが提案され（例えば、特許文献１など）、このような浮遊ゲート型メモリが不揮発性ＲＯＭに搭載されるようになっている。
【０００３】
ところで、工程追加なしの標準ＣＭＯＳプロセスにて形成する不揮発性ＲＯＭであって、薄いゲート絶縁膜のプロセスにも適合できるものとして、例えば、ＭＯＳトランジスタの導通状態を制御して、その導通抵抗値を劣化させて書込みを行うタイプのメモリが提案されている（特許文献２参照）。特許文献２に記載されるようなゲートと基板の間にフローティングゲートを形成した不揮発性メモリでは、フローティングゲートを電荷蓄積領域とする。そのため、ゲート絶縁膜が薄い場合には、電荷保持特性の劣化が顕在化し、チャージロスビットが無視できなくなり、信頼性上使えなくなる場合がある。
【０００４】
また、工程追加なしの標準ＣＭＯＳプロセスにて形成する不揮発性ＲＯＭであって、薄いゲート絶縁膜のプロセスにも適合できるものとして、サイドスペーサの下部に電子をトラップさせて書込みを行うタイプの不揮発性メモリが提案されている（特許文献３参照）。この不揮発性メモリによれば、通常ＣＭＯＳプロセスの製造工程を全く変更せず、ゲート酸化膜厚の影響を受けないようにすることができる。
【０００５】
また、特許文献３の不揮発性メモリに類似するタイプとして、図７のように、半導体基板１０１の表面にＮ＋拡散層からなるソース１０２及びドレイン１０３が形成され、その間のチャネル上にゲート絶縁膜１０４を介してゲート電極１０５が形成され、ゲート電極１０５の両側面にサイドウォール１０６ａ、１０６ｂが形成され、ゲート電極１０５とソース１０２（ドレイン１０３でも可）の間の半導体基板１０１におけるソース１０２側のサイドウォール１０６ａの下に低濃度領域（Ｎ−拡散層）となるエクステンション１０７が形成され、ドレイン１０３側のサイドウォール１０６ｂの下にエクステンションが形成されていないメモリセル構造がある。当該メモリセル構造の書込み動作は、例えば、エクステンションが形成されていない側のドレイン１０３に接合耐圧以下の正電圧を印加し、アバランチェホットホールをドレイン１０３側のサイドウォール１０６ｂの下部の電荷蓄積領域１０８に注入・トラップさせて、サイドウォール１０６ｂにトラップされたトラップホールによりしきい値を低下させて行う。
【０００６】
【特許文献１】特開２００５−５３３３７２号公報
【特許文献２】特開２００５−３５３１０６号公報
【特許文献３】特開２００６−１９１１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７のメモリセル構造では、初期のしきい値電圧Ｖｔ、オン電流Ｉｏｎに係るトランジスタ特性のバラツキが大きく、また、書き込みによるしきい値電圧Ｖｔ、オン電流Ｉｏｎの変動も小さく、さらに、バラツキも大きいという問題がある。つまり、ソース・ドレインの一方のエクステンションをなくしたオフセット構造とすると、オフセット領域の寄生抵抗が大きくなるが、エクステンションの表面状態、サイドウォール長、サイドウォール形状などのバラツキの影響がトランジスタ特性に大きく反映されてしまい、トランジスタ特性のバラツキが大きくなる。
【０００８】
また、図７のメモリセル構造では、ゲート電極のエッチングで表面層がダメージを受けた状態のサイドウォールと半導体基板との界面を電荷蓄積領域とするため、電荷のトラップ効率にバラツキが大きく、書込み特性にバラツキを生じやすい。
【０００９】
さらに、図７のメモリセル構造では、ソース・ドレインの一方のエクステンションをなくしたオフセット構造として、高濃度の拡散層のみで接合が形成されるので、耐圧低下が生じ、ホットキャリアを生成させて書込みを行うにあたり、十分高い電圧が印加できず、十分なしきい値電圧Ｖｔ、オン電流Ｉｏｎの変動が得られないという問題が生じる。
【００１０】
本発明の主な課題は、バラツキの小さい安定したトランジスタ特性が得られ、十分なしきい値電圧、オン電流の変動が得られる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一視点においては、不揮発性半導体記憶装置において、半導体基板表面に形成されたソース及びドレインと、前記ソースと前記ドレインの間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、を備え、前記ゲート電極の一部の領域はポリシリコンに不純物が注入されていないノンドープ領域となっており、前記ゲート電極のその他の領域がポリシリコンに不純物が注入されているドープ領域となっていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、安定したバラツキの小さいトランジスタ特性が得られ、また書き込み動作の際にホットキャリアを生じるのに十分な電圧を印加でき、十分なしきい値電圧Ｖｔ、オン電流Ｉｏｎの変動が得られるという効果がある。書き込み動作でのホットキャリアをトラップさせる電荷蓄積領域がゲート電極とゲート絶縁膜の界面近傍であり、エッチングで半導体表面を叩いたりした領域ではなく安定した界面領域であるので、安定したバラツキの小さい特性が得られる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態に係る不揮発性半導体記憶装置では、半導体基板（図１の１）表面に形成されたソース（図１の２）及びドレイン（図１の３）と、前記ソース（図１の２）と前記ドレイン（図１の３）の間の前記半導体基板（図１の１）上にゲート絶縁膜（図１の４）を介して形成されたゲート電極（図１の５）と、を備え、前記ゲート電極（図１の５）の一部の領域はポリシリコンに不純物が注入されていないノンドープ領域（図１の１０）となっており、前記ゲート電極（図１の５）のその他の領域がポリシリコンに不純物が注入されているドープ領域（図１の９）となっていることを特徴とする。
【実施例１】
【００１４】
本発明の実施例１に係る不揮発性半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【００１５】
図１の不揮発性半導体記憶装置は、Ｎｃｈ型であり、Ｐ型の半導体基板１（Ｐウェルでも可）の表面にＮ＋型のソース２、ドレイン３が形成され、ソース２、ドレイン３の間の半導体基板１上にゲート絶縁膜４（例えば、シリコン酸化膜）を介してゲート電極５が形成されている。ゲート電極５の一部の領域がノンドープ領域１０（ポリシリコン）となっており、ゲート電極５のその他の領域がドープ領域９（Ｎ＋ポリシリコン）となっている。図１では、ゲート電極５のドレイン３側の部分がノンドープ領域１０となっており、ゲート電極５のソース２側の部分がドープ領域９となっている。ゲート電極５の両側にはサイドウォール６ａ、６ｂ（例えば、シリコン酸化膜）が形成されており、サイドウォール６ａ、６ｂの下の半導体基板１にはＮ−型のエクステンション７ａ、７ｂが形成されている。
【００１６】
なお、以上の説明では、不揮発性半導体記憶装置をＮｃｈ型を例に説明したが、Ｐｃｈ型とする場合は、半導体基板１、ソース２、ドレイン３、エクステンション７ａ、７ｂ、ゲート電極５のドープ領域９の各極性が逆転する。
【００１７】
図１の不揮発性半導体記憶装置は、工程追加なしの標準ＣＭＯＳプロセスにて形成することができる。まず、半導体基板１上にゲート絶縁膜４を形成し、その後、ゲート絶縁膜４上にポリシリコンよりなるゲート電極５を形成し、ゲート電極５上の所定の領域にのみマスクを形成し、マスク以外の領域のゲート電極５及びゲート絶縁膜４をエッチングにより除去する。次に、ゲート電極５上のマスクを残したままとし、半導体基板１に不純物を注入することによりＮ−型のエクステンション７ａ、７ｂを形成し、マスクを除去する。次に、ゲート電極５の両側にサイドウォール６ａ、６ｂを形成する。次に、ゲート電極５のノンドープ領域１０上にマスクを形成した後、半導体基板１（エクステンション７ａ、７ｂと同様な不純物が注入されている領域）に不純物を注入することによりＰ＋型のソース２、ドレイン３を形成し、マスクを除去する。ここで、ソース２、ドレイン３を形成する際、ゲート電極５のドープ領域９は不純物が注入されてＰ＋型となり、マスクされているゲート電極５のノンドープ領域１０には不純物が注入されない。以上により、図１と同様な不揮発性半導体記憶装置ができる。
【００１８】
次に、本発明の実施例１に係る不揮発性半導体記憶装置の動作の一例について説明する。
【００１９】
書き込み動作では、ゲート電極５のノンドープ領域１０の下部にホットキャリアがトラップされていない状態（「０」の状態）のときに、ドレイン３に接合耐圧以下の正電圧（例えば、３Ｖ）を印加し、ゲート電極５に正電圧（例えば、４．５Ｖ）を印加して、ゲート電極５のノンドープ領域１０の下部にホットキャリアを注入して行う。なお、半導体基板１とソース２は０Ｖである。これにより、ノンドープ領域１０におけるゲート絶縁膜４との界面近傍にホットキャリアがトラップされて「１」が書き込まれ、トランジスタのしきい値電圧Ｖｔ、オン電流Ｉｏｎの変動が生じる。
【００２０】
読み出し動作では、ソース２に正電圧（例えば、１．８Ｖ）を印加し、ゲート電極５に正電圧（例えば、１．８Ｖ）を印加する。なお、半導体基板１とドレイン３は０Ｖである。このとき、ノンドープ領域１０にキャリアがトラップされている状態（「１」の状態）ではドレイン３からソース２に電流が流れ、ノンドープ領域１０にキャリアがトラップされていない状態（「０」の状態）にはドレイン３からソース２に電流が流れない。ドレイン３からソース２に電流が流れるか否かを判定することで、読み出しが行われる。
【００２１】
消去動作では、ゲート電極５のノンドープ領域１０の下部にホットキャリアがトラップされている状態（「１」の状態）のときに、ドレイン３に正電圧（例えば、３Ｖ）を印加し、ゲート電極５に負電圧（例えば、−２Ｖ）を印加し、ノンドープ領域１０からホットキャリアを排出する。なお、半導体基板１は０Ｖであり、ドレイン３はｏｐｅｎである。
【００２２】
実施例１によれば、安定したバラツキの小さいトランジスタ特性が得られ、また書き込み動作の際にホットキャリアを生じるのに十分な電圧を印加でき、十分なしきい値電圧Ｖｔ、オン電流Ｉｏｎの変動が得られるという効果がある。書き込み動作でのホットキャリアをトラップさせる電荷蓄積領域がゲート電極５とゲート絶縁膜４の界面近傍であり、エッチングで半導体表面を叩いたりした領域ではなく安定した界面領域であるので、安定したバラツキの小さい特性が得られる。
【００２３】
また、実施例１によれば、拡散層となるソース２、ドレイン３、ＬＤＤ領域となるエクステンション７ａ、７ｂの形成は、通常のトランジスタと同じであるので接合耐圧が低下することなく、書き込み動作の際にホットキャリアを生じるのに十分な電圧を印加できるという効果がある。
【００２４】
さらに、実施例１によれば、標準ＣＭＯＳプロセスで作製されるＬＳＩ製品において工程追加なしで、製造コストを抑えて形成でき、薄いゲート絶縁膜のみで構成されるプロセスであっても適合できるので、低電圧化プロセス製品に対応可能である。
【実施例２】
【００２５】
本発明の実施例２に係る不揮発性半導体記憶装置について図面を用いて説明する。図２は、本発明の実施例２に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【００２６】
実施例２の不揮発性半導体記憶装置は、ゲート電極５の構成が、実施例１と異なる。ゲート電極５は、ゲート絶縁膜４側から順に、ドープ領域９（Ｎ＋ポリシリコン）とノンドープ領域１０（ポリシリコン）が並列したポリシリコン層と、シリサイド層１１と、メタル層１２と、が積層されて構成される。ポリシリコン層のドレイン３側の部分がノンドープ領域１０となっており、ポリシリコン層のソース２側の部分がドープ領域９となっている。なお、ゲート電極５ではメタル層１２がなく、ドープ領域９とノンドープ領域１０を有するポリシリコン層と、シリサイド層のみで積層されて構成されていても構わない。その他の構成、動作は実施例１と同様である。
【００２７】
実施例２の不揮発性半導体記憶装置の製造方法では、まず、半導体基板１上にゲート絶縁膜４を形成し、その後、ゲート絶縁膜４上にポリシリコン層を成膜する。次に、ポリシリコン層の少なくともノンドープ領域１０上にマスクを形成した後、ポリシリコン層の少なくともドープ領域９に不純物を注入し、マスクを除去する。次に、ポリシリコン層上にシリサイド層１１、メタル層１２の順に積層し、メタル層１２上の所定の領域にのみマスクを形成し、マスク以外の領域のメタル層１２、シリサイド層１１、ノンドープ領域１０、ドープ領域９、及びゲート絶縁膜４をエッチングにより除去し、マスクを除去する。次に、半導体基板１に不純物を注入することによりＮ−型のエクステンション７ａ、７ｂを形成する。次に、ゲート電極５の両側にサイドウォール６ａ、６ｂを形成する。次に、半導体基板１（エクステンション７ａ、７ｂと同様な不純物が注入されている領域）に不純物を注入することによりＰ＋型のソース２、ドレイン３を形成する。以上により、図２と同様な不揮発性半導体記憶装置ができる。
【００２８】
実施例２によれば、実施例１と同様な効果を奏するとともに、ゲート電極５ではドープ領域９とノンドープ領域１０が並列したポリシリコン層上にシリサイド層１１やメタル層１２を有するため、ノンドープ領域１０を介してチャネルとソース２、ドレイン３間のオフセット領域にもゲート電圧を印加できる。そのため、読み出し時のチャネル抵抗を下げることができ、読み出し電流を向上できる利点がある。
【実施例３】
【００２９】
本発明の実施例３に係る不揮発性半導体記憶装置について図面を用いて説明する。図３は、本発明の実施例３に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【００３０】
実施例３の不揮発性半導体記憶装置は、ゲート電極５の構成が、実施例１と異なる。ゲート電極５のドレイン３側及びソース２側の部分がドープ領域９（Ｎ＋ポリシリコン）となっており、ゲート電極５の中央部分がノンドープ領域１０（ポリシリコン）となっている。その他の構成、動作は実施例１と同様である。また、実施例３のようなゲート電極５の構成を、実施例２のポリシリコン層（図２の９、１０の層）に適用してもよい。
【００３１】
実施例３によれば、実施例１と同様な効果を奏する。
【実施例４】
【００３２】
本発明の実施例４に係る不揮発性半導体記憶装置について図面を用いて説明する。図４は、本発明の実施例４に係る半導体記憶装置におけるメモリセルの構成を模式的に示した回路図である。図５は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの動作電圧条件を示した一覧表である。
【００３３】
実施例４の不揮発性半導体記憶装置は、蓄積しているデータを保持するための操作（リフレッシュ操作）がいらないＳＲＡＭ（Static Random Access Memory）セルを有する（図４参照）。ＳＲＡＭセルは、ＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１、Ｎ２と、トランスファＭＯＳトランジスタＴ１、Ｔ２と、を有する。ＳＲＡＭセルのドライバトランジスタ又は負荷トランジスタを構成するトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極には、実施例１〜３（図１〜３参照）のいずれかのゲート電極を適用する。
【００３４】
Ｐ１、Ｐ２は、Ｎ型ウェル配線ＮＷに電気的に接続されたＮ型ウェル内に形成され、フリップフロップを構成している。Ｐ１のゲートは、Ｎ１のゲート、Ｐ２のドレイン、Ｎ２のソース、及び、Ｔ２のドレインと電気的に接続されている。Ｐ１のソースは、第１電源配線ＶＤＤと電気的に接続されている。Ｐ１のドレインは、Ｎ１のソース、Ｐ２のゲート、Ｎ２のゲート、及び、Ｔ１のドレインと電気的に接続されている。Ｐ２のゲートは、Ｎ２のゲート、Ｐ１のドレイン、Ｎ１のソース、及び、Ｔ１のドレインと電気的に接続されている。Ｐ２のソースは、第１電源配線ＶＤＤと電気的に接続されている。Ｐ２のドレインは、Ｎ２のソース、Ｐ１のゲート、Ｎ１のゲート、及び、Ｔ２のドレインと電気的に接続されている。
【００３５】
Ｎ１、Ｎ２は、Ｐ型ウェル内に形成されている。Ｎ１のゲートは、Ｐ１のゲート、Ｐ２のドレイン、Ｎ２のソース、及び、Ｔ２のドレインと電気的に接続されている。Ｎ１のソースは、Ｐ１のドレイン、Ｐ２のゲート、Ｎ２のゲート、及び、Ｔ１のドレインと電気的に接続されている。Ｎ１のドレインは、第２電源配線ＶＳＳと電気的に接続されている。Ｎ２のゲートは、Ｐ２のゲート、Ｐ１のドレイン、Ｎ１のソース、及び、Ｔ１のドレインと電気的に接続されている。Ｎ２のソースは、Ｐ２のドレイン、Ｐ１のゲート、Ｎ１のゲート、及び、Ｔ２のドレインと電気的に接続されている。Ｎ２のドレインは、第２電源配線ＶＳＳと電気的に接続されている。
【００３６】
Ｔ１、Ｔ２は、Ｐ１とＮ１よりなる第１記憶ノードか、Ｐ２とＮ２よりなる第２記憶ノードかを選択するための選択トランジスタである。Ｔ１のゲートは、第１ワード線Ｗ１と電気的に接続されている。Ｔ１のソースは第１データ線Ｄ１と電気的に接続されている。Ｔ１のドレインは、Ｐ１のドレイン、Ｎ１のソース、Ｐ２のゲート、及び、Ｎ２のゲートと電気的に接続されている。Ｔ２のゲートは、第２ワード線Ｗ２と電気的に接続されている。Ｔ２のソースは第２データ線Ｄ２と電気的に接続されている。Ｔ２のドレインは、Ｐ１のゲート、Ｎ１のゲート、Ｐ２のドレイン、及び、Ｎ２のソースと電気的に接続されている。
【００３７】
図示していないが、ＳＲＡＭセルの周辺領域には、周辺回路となる駆動回路を有する。駆動回路は、第１データ線Ｄ１、第２データ線Ｄ２、第１ワード線Ｗ１、第２ワード線Ｗ２、第１電源配線ＶＤＤ、第２電源配線ＶＳＳ、Ｎ型ウェル配線ＮＷ、基板配線Ｖｓｕｂに印加される電圧を制御する。なお、駆動回路の電圧制御については、後述する。
【００３８】
次に、本発明の実施例４に係る不揮発性半導体記憶装置の動作について説明する。
【００３９】
Ｐ１にデータを書き込む場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに絶対値が接合耐圧以下の正電圧となる書き込み電圧ＶＰＰを印加し、第２電源配線ＶＳＳをフロート（ＦＲＯＡＴ、オープン）とし、第１ワード線Ｗ１に正電圧ＶＰＰを印加し、第１データ線Ｄ１に接地電位ＧＮＤを印加し、第２ワード線Ｗ２に接地電位ＧＮＤを印加し、第２データ線Ｄ２をフロート（ＦＲＯＡＴ、オープン）とし、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する。これにより、Ｎ型ウェル及びＰ１のソースに書き込み電圧ＶＰＰが印加され、Ｔ１がＯＮとなりＰ１のドレインに接地電位ＧＮＤが印加される。これにより、Ｐ１のソースからＰ１のドレインに電子が流れる際に、Ｐ１のゲート電極のノンドープ領域（図１〜図３の１０に相当）に電子の一部がトラップされる。これにより、Ｐ１にデータが書き込まれた状態となる。
【００４０】
Ｐ２にデータを書き込む場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに絶対値が接合耐圧以下の正電圧となる書き込み電圧ＶＰＰを印加し、第２電源配線ＶＳＳをフロート（ＦＲＯＡＴ、オープン）とし、第１ワード線Ｗ１に接地電位ＧＮＤを印加し、第１データ線Ｄ１をフロート（ＦＲＯＡＴ、オープン）とし、第２ワード線Ｗ２に正電圧ＶＰＰを印加し、第２データ線Ｄ２に接地電位ＧＮＤを印加し、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図４、図５参照）。これにより、Ｎ型ウェル及びＰ２のソースに書き込み電圧ＶＰＰが印加され、Ｔ２がＯＮとなりＰ２のドレインに接地電位ＧＮＤが印加される。これにより、Ｐ１の場合と同様に、Ｐ２のソースからＰ２のドレインに電子が流れる際に、Ｐ２のゲート電極のノンドープ領域（図１〜図３の１０に相当）に電子の一部がトラップされる。これにより、Ｐ２にデータが書き込まれた状態となる。
【００４１】
ＳＲＡＭセルのデータを読み出す場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに正の電源電圧ＶＣＣを印加し、第２電源配線ＶＳＳに接地電位ＧＮＤを印加し、第１ワード線Ｗ１に正の電源電圧ＶＣＣを印加し、かつ、第２ワード線Ｗ２に正の電源電圧ＶＣＣを印加し、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図４、図５参照）。これにより、Ｎ型ウェル、Ｐ１のソース、及びＰ２のソースに電源電圧ＶＣＣが印加され、Ｔ１、Ｔ２がＯＮとなることで、ラッチが固定され、Ｐ１のドレインとＮ１のソースの電位状態（Ｄａｔａ）をＴ１を介して第１データ線Ｄ１に出力され、Ｐ２のドレインとＮ２のソースの電位状態（Ｂａｒ  Ｄａｔａ）がＴ２を介して第２データ線Ｄ２に出力され、ＳＲＡＭセルのデータが読み出される。
【００４２】
実施例４によれば、実施例１と同様な効果を奏するとともに、書き込み動作において負電圧を使うことがないので、周辺回路は簡略化される。また、Ｐ１、Ｐ２にドレインアバランチェホットエレクトロン注入の原理で書き込みを行うので、注入効率が高く、書き込み時間を速くできる。
【実施例５】
【００４３】
本発明の実施例５に係る不揮発性半導体記憶装置について図面を用いて説明する。図６は、本発明の実施例５に係る半導体記憶装置の内部回路を模式的に示した回路図である。
【００４４】
不揮発性半導体記憶装置は、メインセル２１と、ワード線制御回路２２と、ビット線制御回路２３と、ソース制御回路２４と、リファレンスセル２５と、リファレンス用ゲート制御回路２６と、リファレンス用ソース制御回路２７と、比較回路２８と、を有する。
【００４５】
メインセル２１は、実施例１〜３のいずれかのトランジスタ（メモリセル）がｍ行（Ｘ座標）ｎ列（Ｙ座標）のマトリックス上に配置されたセルである。メインセル２１における行方向に配置された各トランジスタのゲート電極は、行ごとに共通のワード線Ｗ１〜Ｗｍを介してワード線制御回路２２と電気的に接続されている。メインセル２１における列方向に配置された各トランジスタのドレインは、列ごとに共通のビット線Ｂ１〜Ｂｎを介してビット線制御回路２３と電気的に接続されている。メインセル２１における全てのトランジスタのソースは、ソース線Ｓを介してソース制御回路２４と電気的に接続されている。
【００４６】
ワード線制御回路２２は、アドレス信号により指定されたワード線Ｗ１〜Ｗｍを選択して、選択したワード線Ｗ１〜Ｗｍの電圧を制御する回路である。
【００４７】
ビット線制御回路２３は、アドレス信号により指定されたビット線Ｂ１〜Ｂｎを選択して、選択したビット線Ｂ１〜Ｂｎの電圧を比較回路２８に向けて出力する回路である。ビット線制御回路２３は、アドレス信号により指定されたビット線Ｂ１〜Ｂｎを選択して、選択したビット線Ｂ１〜Ｂｎの電圧を制御することも可能である。
【００４８】
ソース制御回路２４は、メインセル２１における全てのトランジスタのソースに接続されるソース線Ｓの電圧を制御する回路である。
【００４９】
リファレンスセル２５は、実施例１〜３のいずれかのトランジスタ（メモリセル）が１つ配置されたセルである。リファレンスセル２５におけるトランジスタのゲート電極は、リファレンス用ゲート制御回路２６と電気的に接続されている。リファレンスセル２５におけるトランジスタのソースは、リファレンス用ソース制御回路２７と電気的に接続されている。リファレンスセル２５におけるトランジスタのドレインは比較回路２８と電気的に接続されている。
【００５０】
リファレンス用ゲート制御回路２６は、リファレンスセル２５におけるトランジスタのゲート電極の電圧を制御する回路である。
【００５１】
リファレンス用ソース制御回路２７は、リファレンスセル２５におけるトランジスタのソースの電圧を制御する回路である。
【００５２】
比較回路２８は、ビット線制御回路２３からの電圧と、リファレンスセル２５からの電圧とを比較して０／１の判断を行い、０／１の比較結果を出力する回路である。比較回路２８の０／１の判断では、例えば、ビット線制御回路２３からの電圧がリファレンスセル２５からの電圧よりも大きい場合は１と判断し、ビット線制御回路２３からの電圧がリファレンスセル２５からの電圧以下の場合は０と判断するようにしてもよい。
【００５３】
次に、本発明の実施例５に係る不揮発性半導体記憶装置の動作について説明する。
【００５４】
メインセル２１において太字一点鎖線で囲まれたセルの書き込み動作では、当該セルのゲート電極のノンドープ領域（図１〜３の１０に相当）に電荷が蓄積されていない状態のときに、ビット線制御回路２３がビット線Ｂ１に正電圧を印加し、ワード線制御回路２２がワード線Ｗ１に正電圧を印加して、ゲート電極のノンドープ領域（図１〜３の１０）にホットキャリアを注入する。
【００５５】
ワード線制御回路２２及びビット線制御回路２３にアドレス信号が「１１」の場合について説明すると、読み出し動作では、メインセル２１において太字一点鎖線で囲まれたセルについて、ゲート電極のノンドープ領域（図１〜３の１０に相当）に電子が蓄積されている状態では、ワード線制御回路２２がワード線Ｗ１に正電圧を印加し、ビット線制御回路２３がビット線Ｂ１を選択し、ソース制御回路２４が正電圧を印加することにより、ソース制御回路２４からの電流が太字一点鎖線で囲まれたセル、ビット線Ｂ１、ビット線制御回路２３を通じて比較回路２８に入力される。一方、リファレンスセル２５ではリファレンス用ゲート制御回路２６とリファレンス用ソース制御回路２７が正電圧を印加することにより、リファレンス用ソース制御回路２７からの電流がリファレンスセル２５を通じて比較回路２８に入力される。比較回路２８では、ビット線制御回路２３からの電圧と、リファレンスセル２５からの電圧とを比較して０／１の判断を行い、０／１の比較結果を出力する。
【００５６】
メインセル２１において太字一点鎖線で囲まれたセルの消去動作では、当該セルのゲート電極のノンドープ領域（図１〜３の１０に相当）に電荷が蓄積されている状態のときに、ビット線制御回路２３がビット線Ｂ１に正電圧を印加し、ワード線制御回路２２がワード線Ｗ１に負電圧を印加して、ノンドープ領域（図１〜３の１０に相当）から電荷を排出する。
【００５７】
実施例５によれば、実施例１と同様な効果を奏する。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施例２に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【図３】本発明の実施例３に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【図４】本発明の実施例４に係る半導体記憶装置におけるメモリセルの構成を模式的に示した回路図である。
【図５】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの動作電圧条件を示した一覧表である。
【図６】本発明の実施例５に係る半導体記憶装置の内部回路を模式的に示した回路図である。
【図７】従来例に係る不揮発性半導体記憶装置の構成を模式的に示した部分断面図である。
【符号の説明】
【００５９】
１  半導体基板
２  ソース
３  ドレイン
４  ゲート絶縁膜
５  ゲート電極
６ａ、６ｂ  サイドウォール
７ａ、７ｂ  エクステンション
８  電荷蓄積領域
９  ドープ領域
１０  ノンドープ領域
１１  シリサイド層
１２  メタル層
２１  メインセル
２２  ワード線制御回路
２３  ビット線制御回路
２４  ソース制御回路
２５  リファレンスセル
２６  リファレンス用ゲート制御回路
２７  リファレンス用ソース制御回路
２８  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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