(57)【要約】【課題】オン状態のドレイン電極とソース電極間に流れる電流を低損失で検出できる半導体装置、及び該半導体装置を用いたエネルギー伝達装置を提供する。【解決手段】高耐圧半導体素子２５を備えた半導体装置であって、センス素子２２をさらに備え、センス素子２２は、半導体基板１の表面に形成された第１導電型の第１のドリフト領域２ａと、半導体基板の表面に形成された第２導電型の第１のベース領域３ａと、第１のベース領域の表面に形成された第１導電型の第１のソース領域４ａと、第１のベース領域上に形成された第１のゲート絶縁膜６ａと、第１のドリフト領域の表面に形成された第１導電型の第１のドレイン領域７ａと、第１のソース領域と電気的に接続するセンス電極１１と、第１のゲート絶縁膜上に形成された第１のゲート電極１３ａと、第１のドレイン領域と電気的に接続する第１のドレイン電極１４ａとを備えている。【選択図】図１
2009260119.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子とＪＦＥＴ素子とを含む高耐圧半導体素子を備えた半導体装置であって、
センス素子をさらに備え、
前記センス素子は、
半導体基板の表面に形成された第１導電型の第１のドリフト領域と、
前記半導体基板の表面に前記第１のドリフト領域と隣接して形成された第２導電型の第１のベース領域と、
前記第１のベース領域の表面に前記第１のドリフト領域と離隔して形成された第１導電型の第１のソース領域と、
前記第１のソース領域と前記第１のドリフト領域との間の前記第１のベース領域上に形成された第１のゲート絶縁膜と、
前記第１のドリフト領域の表面に前記第１のベース領域と離間して形成された第１導電型の第１のドレイン領域と、
前記半導体基板上に形成され、前記第１のソース領域と電気的に接続するセンス電極と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記半導体基板上に形成され、前記第１のドレイン領域と電気的に接続する第１のドレイン電極とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高耐圧半導体素子は、
前記半導体基板の表面に形成された第１導電型の第２のドリフト領域と、
前記半導体基板の表面に前記第２のドリフト領域と隣接して形成された第２導電型の第２のベース領域と、
前記第２のベース領域の表面に前記第２のドリフト領域と離間して形成された第１導電型の第２のソース領域と、
前記第２のソース領域と前記第２のドリフト領域との間の前記第２のベース領域上に形成された第２のゲート絶縁膜と、
前記第２のドリフト領域の表面に前記第２のベース領域と離間して形成された領域と、
前記第２のドリフト領域の表面に前記領域と離間して形成された第１導電型の第２の第２ドレイン領域と、
前記半導体基板上に形成され、前記第２のベース領域及び前記第２のソース領域と電気的に接続する第２のソース電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記半導体基板上に形成され、前記領域と電気的に接続する電極と、
前記半導体基板上に形成され、前記第２の第２ドレイン領域と電気的に接続する第２の第２ドレイン電極とを備えていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記領域は、第１導電型の第２の第１ドレイン領域であり、
前記電極は、第２の第１ドレイン電極であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体基板の導電型は、第２導電型であり、
前記高耐圧半導体素子は、
前記第２のベース領域と前記第２の第１ドレイン領域との間の前記第２のドリフト領域の表面に前記第２の第１ドレイン領域と離間して形成され、前記第２のベース領域と電気的に接続する第２導電型の第２の第１頂上半導体層をさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記センス素子は、
前記第１のドリフト領域の表面に前記第１のドレイン領域と離間して形成され、前記第１のベース領域と電気的に接続する第２導電型の第１の頂上半導体層をさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記半導体基板の導電型は、第２導電型であり、
前記高耐圧半導体素子は、
前記第２のベース領域と前記第２の第１ドレイン領域との間の前記第２のドリフト領域中に前記第２の第１ドレイン領域と離間して形成され、前記第２のベース領域と電気的に接続する第２導電型の第２の第１内部半導体層をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記領域は、第２導電型のコレクタ領域であり、
前記電極は、コレクタ電極であり、
前記コレクタ電極は、前記コレクタ領域と電気的に接続していることを特徴とする半導体装置。
【請求項８】
請求項２に記載の半導体装置において、
前記領域は、第２導電型のコレクタ領域と、該コレクタ領域と隣接する第１導電型の第２の第１ドレイン領域とを含み、
前記電極は、コレクタ／ドレイン電極であり、
前記コレクタ／ドレイン電極は、前記コレクタ領域及び前記第２の第１ドレイン領域と電気的に接続していることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置と、
主電流を繰り返し開閉する前記半導体装置の開閉を制御する制御回路を含む半導体集積回路と、
直流電圧源と、
変圧器とを備え、
前記変圧器は、
前記半導体装置及び前記直流電圧源と直列に接続される一次巻線と、
負荷と接続される第１二次巻線とを含み、
前記変圧器の前記第１二次巻線から前記負荷へ電力が供給されるように構成されていることを特徴とするエネルギー伝達装置。
【請求項１０】
請求項９に記載のエネルギー伝達装置において、
前記変圧器は、前記制御回路に接続される第２二次巻線をさらに含み、
前記変圧器の前記第２二次巻線から前記制御回路へ電力が供給されるように構成されていることを特徴とするエネルギー伝達装置。
【請求項１１】
請求項９に記載のエネルギー伝達装置において、
前記センス電極は、前記制御回路に接続されていると共に、抵抗を介してグランド電位に接続されていることを特徴とするエネルギー伝達装置。
【請求項１２】
請求項９に記載のエネルギー伝達装置において、
前記半導体集積回路は、
第１導電型の第１トランジスタをさらに備え、
前記第１トランジスタは、第１抵抗を介して前記第２の第２ドレイン電極と接続され、
前記第１トランジスタは、第２抵抗を介してグランド電位と接続され、
前記第１トランジスタのゲート電位は、前記スイッチング素子のゲート電位と同期されていることを特徴とするエネルギー伝達装置。
【請求項１３】
請求項１２に記載のエネルギー伝達装置において、
前記半導体集積回路は、
前記センス電極に流れるセンス電流に基づいて、比較電圧を出力する比較電圧生成器と、
比較器とをさらに備え、
前記比較器の非反転入力端子には、前記第２の第２ドレイン電極に出力されたオン電圧が入力され、
前記比較器の反転入力端子には、前記比較電圧生成器から出力された比較電圧が入力されることを特徴とするエネルギー伝達装置。
【請求項１４】
請求項９に記載のエネルギー伝達装置において、
前記半導体集積回路は、
第１導電型の第２トランジスタをさらに備え、
抵抗及び前記第２トランジスタを介して、前記第２の第２ドレイン電極と前記制御回路とが接続され、
前記第２トランジスタは、前記制御回路により、前記制御回路に電流を供給するバイアス電源端子の電圧が所定電圧以下のとき、オンするように制御されていることを特徴とするエネルギー伝達装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び該半導体装置を用いたエネルギー伝達装置に関し、特に、エネルギー伝達装置を代表するスイッチング電源装置において、主電流を繰り返し開閉する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置として、高耐圧横型半導体装置を具体例に挙げて、図６を参照しながら説明する（例えば特許文献１参照）。図６は、従来の半導体装置の構成について示す断面図である。
【０００３】
従来の半導体装置１２６は、図６に示すように、スイッチング素子１２３及びＪＦＥＴ（Ｊunction Ｆield-Ｅffect Ｔransistor）素子１２４を含む高耐圧半導体素子１２５を備えている。半導体装置１２６は、ソース電極１１２と、ゲート電極１１３と、第１ドレイン電極（以下、「ドレイン電極」と称す）１１４と、第２ドレイン電極（以下、「ＴＡＰ電極」と称す）１１５とを備え、４種類の電極を備えている。
【０００４】
Ｐ-型半導体基板１０１の表面には、Ｎ型ドリフト領域１０２が形成されている。半導体基板１００の表面には、ドリフト領域１０２と隣接してＰ型ベース領域１０３が形成されている。ベース領域１０３の表面には、ドリフト領域１０２と離間してＮ+型ソース領域１０４が形成されている。ベース領域１０３の表面には、ソース領域１０４と隣接してＰ+型ベースコンタクト領域１０５が形成されている。ソース領域１０４とドリフト領域１０２との間のベース領域１０３上には、ゲート絶縁膜１０６が形成されている。ドリフト領域１０２の表面には、ベース領域１０３と離間してＮ+型第１ドレイン領域１０７が形成されている。ドリフト領域１０２の表面には、第１ドレイン領域１０７と離間してＮ+型第２ドレイン領域１０８が形成されている。
【０００５】
ベース領域１０３と第１ドレイン領域１０７との間のドリフト領域１０２の表面には、第１ドレイン領域１０７と離間してＰ型第１頂上半導体層１０９ａが形成され、第１頂上半導体層１０９ａは、ベース領域１０３と図示されない箇所で電気的に接続している。第１ドレイン領域１０７と第２ドレイン領域１０８との間のドリフト領域１０２の表面には、第１ドレイン領域１０７及び第２ドレイン領域１０８と離間してＰ型第２頂上半導体層１０９ｂが形成され、第２頂上半導体層１０９ｂは、ベース領域１０３と図示されない箇所で電気的に接続している。
【０００６】
ソース電極１１２は、半導体基板１０１上に形成され、ベース領域１０３及びソース領域１０４と電気的に接続している。ゲート電極１１３は、ゲート絶縁膜１０６上に形成されている。ドレイン電極１１４は、半導体基板１００上に形成され、第１ドレイン領域１０７と電気的に接続している。ＴＡＰ電極１１５は、半導体基板１０１上に形成され、第２ドレイン領域１０８と電気的に接続している。
【０００７】
第１，第２頂上半導体層１０９ａ，１０９ｂ上には、第１，第２フィールド絶縁膜１１０ａ，１１０ｂが形成されている。半導体基板１０１上には、第１，第２フィールド絶縁膜１１０ａ，１１０ｂを介して、層間膜１１６が形成されている。
【０００８】
従来の半導体装置では、ドレイン電極１１４とソース電極１１２間に電圧が印加されると、電界効果により第２ドレイン領域１０８近傍のドリフト領域１０２が空乏化され、ＴＡＰ電極１１５出力される電圧が例えば５０Ｖ程度になるとピンチオフされる。
【０００９】
即ち、図７に示すように、ドレイン電極１１４とソース電極１１２間に印加される電圧がピンチオフ電圧よりも低いときには、ＴＡＰ電極１１５に供給される電圧は、ドレイン電極１１４とソース電極１１２間に印加される電圧に比例する。一方、ドレイン電極１１４とソース電極１１２間に印加される電圧がピンチオフ電圧よりも高いときには、ＴＡＰ電極１１５に供給される電圧は、ピンチオフ電圧、即ち一定の電圧であり、ドレイン電極１１４とソース電極１１２間に印加される電圧よりも低い。
【００１０】
このように、従来の半導体装置１２６では、オン状態のＴＡＰ電極１１５に供給される電圧は、図７に示すように、ドレイン電極１１４の電圧に比例するから、ＴＡＰ電極１１５によりオン状態のドレイン電極１１４とソース電極１１２間のオン電圧を検出できる。
【００１１】
また、オフ状態のドレイン電極１１４に高電圧が印加されることがあっても、ＴＡＰ電極１１５に出力される電圧をピンチオフすることができる。
【００１２】
ここで、従来の半導体装置１２６の動作について、以下に説明する。
【００１３】
ソース電極１１２が負電圧になりゲート電極１１３が正電圧になった場合に、ベース領域１０３のうちゲート絶縁膜１０６を挟んでゲート電極１１３と相対する領域の表面が、Ｎ型領域に反転するので、該Ｎ型領域を通ってドレイン電極１１４とソース電極１１２間に電流を流すことができる（オン状態）。即ち、ゲート電極１１３に電圧をかけることで生じた電界によりドレイン電極１１４とソース電極１１２間に流れる電流を制御することができる。
【００１４】
ゲート電極１１３をソース電極１１２と同電位とし（オフ状態）、ドレイン電極１１４に高電圧を印加しても、ＴＡＰ電極１１５に出力される電圧を、第２ドレイン領域１０８近傍のドリフト領域１０２に拡がる空乏層により、ピンチオフすることができる。従って、ＴＡＰ電極１１５を低電圧回路（ここで、「低電圧回路」の具体例としては、例えば、従来の半導体装置を備えたスイッチング電源装置に含まれる制御回路等が挙げられる）に接続することができる。
【特許文献１】米国特許第４８１１０７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の半導体装置１２６では、以下に示す問題がある。
【００１６】
従来の半導体装置１２６では、ＴＡＰ電極１１５によりオン状態のドレイン電極１１４とソース電極１１２間のオン電圧を検出することは可能なものの、オン状態のドレイン電極１１４とソース電極１１２間に流れる電流を検出できないという問題がある。
【００１７】
なお、この問題は、例えば、ソース電極を抵抗素子を介してＧＮＤ電位に接続する構成を採用することで解決することが可能である。即ち、ソース電極を抵抗素子を介してＧＮＤ電位に接続すれば、ドレイン電極とソース電極間に流れる電流に応じて抵抗素子にかかる電圧が変わるから、この電圧を検出することで、ドレイン電極とソース電極間に流れる電流を検出できる。しかしながら、ドレイン電流が大きくなると、この抵抗素子で生じる損失が大きくなり、エネルギー効率が悪化するという問題がある。
【００１８】
前記に鑑み、本発明の目的は、オン状態のドレイン電極とソース電極間のオン電圧を検出できるだけでなく、オン状態のドレイン電極とソース電極間に流れる電流を低損失で検出できる半導体装置、及び該半導体装置を用いたエネルギー伝達装置を提供することである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、本発明に係る半導体装置は、スイッチング素子とＪＦＥＴ素子とを含む高耐圧半導体素子を備えた半導体装置であって、センス素子をさらに備え、センス素子は、半導体基板の表面に形成された第１導電型の第１のドリフト領域と、半導体基板の表面に第１のドリフト領域と隣接して形成された第２導電型の第１のベース領域と、第１のベース領域の表面に第１のドリフト領域と離隔して形成された第１導電型の第１のソース領域と、第１のソース領域と第１のドリフト領域との間の第１のベース領域上に形成された第１のゲート絶縁膜と、第１のドリフト領域の表面に第１のベース領域と離間して形成された第１導電型の第１のドレイン領域と、半導体基板上に形成され、第１のソース領域と電気的に接続するセンス電極と、第１のゲート絶縁膜上に形成された第１のゲート電極と、半導体基板上に形成され、第１のドレイン領域と電気的に接続する第１のドレイン電極とを備えている。一方、高耐圧半導体素子は、半導体基板の表面に形成された第１導電型の第２のドリフト領域と、半導体基板の表面に第２のドリフト領域と隣接して形成された第２導電型の第２のベース領域と、第２のベース領域の表面に第２のドリフト領域と離間して形成された第１導電型の第２のソース領域と、第２のソース領域と第２のドリフト領域との間の第２のベース領域上に形成された第２のゲート絶縁膜と、第２のドリフト領域の表面に第２のベース領域と離間して形成された第１導電型の第２の第１ドレイン領域と、第２のドリフト領域の表面に第２の第１ドレイン領域と離間して形成された第１導電型の第２の第２ドレイン領域と、半導体基板上に形成され、第２のベース領域及び第２のソース領域と電気的に接続する第２のソース電極と、第２のゲート絶縁膜上に形成された第２のゲート電極と、半導体基板上に形成され、第２の第１ドレイン領域と電気的に接続する第２の第１ドレイン電極と、半導体基板上に形成され、第２の第２ドレイン領域と電気的に接続する第２の第２ドレイン電極とを備えていることを特徴とする。
【００２０】
本発明に係る半導体装置によると、センス電極に流れる電流により、オン状態の第２の第１ドレイン電極と第２のソース電極間に流れる電流を、低損失で検出できる。加えて、従来と同様に、第２の第２ドレイン電極（ＴＡＰ電極）により、オン状態の第２の第１ドレイン電極と第２のソース電極間のオン電圧を検出できる。従って、本発明に係る半導体装置は、デバイスのアプリケーション適用時の応用範囲が広い特長がある。
【００２１】
また、第２の第１ドレイン電極に高電圧が印加されることがあっても、第２の第２ドレイン領域近傍の第２のドリフト領域に拡がる空乏層により、第２の第２ドレイン電極（ＴＡＰ電極）に出力される電圧をピンチオフすることができる。
【００２２】
本発明に係る半導体装置において、半導体基板の導電型は、第２導電型であり、高耐圧半導体素子は、第２のベース領域と第２の第１ドレイン領域との間の第２のドリフト領域の表面に第２の第１ドレイン領域と離間して形成され、第２のベース領域と電気的に接続する第２導電型の第２の第１頂上半導体層をさらに備えていることが好ましい。
【００２３】
このようにすると、第２の第１頂上半導体層を備えた高耐圧半導体素子は、例えば第２の第１頂上半導体層を備えていない高耐圧半導体素子に比べて、第２のドリフト領域の濃度を濃くできるため、半導体装置のオン抵抗を小さくできる。
【００２４】
本発明に係る半導体装置において、センス素子は、第１のドリフト領域の表面に第１のドレイン領域と離間して形成され、第１のベース領域と電気的に接続する第２導電型の第１の頂上半導体層をさらに備えていることが好ましい。
【００２５】
本発明に係る半導体装置において、半導体基板の導電型は、第２導電型であり、高耐圧半導体素子は、第２のベース領域と第２の第１ドレイン領域との間の第２のドリフト領域中に第２の第１ドレイン領域と離間して形成され、第２のベース領域と電気的に接続する第２導電型の第２の第１内部半導体層をさらに備えていることが好ましい。
【００２６】
このようにすると、第２の第１内部半導体層を備えた高耐圧半導体素子は、例えば第２の第１頂上半導体層を備えた高耐圧半導体素子に比べて、第２のドリフト領域の濃度を濃くできるため、半導体装置のオン抵抗を小さくできる。
【００２７】
本発明に係る半導体装置において、領域は、第２導電型のコレクタ領域であり、電極は、コレクタ電極であり、コレクタ電極は、コレクタ領域と電気的に接続していることが好ましい。
【００２８】
このようにすると、ＩＧＢＴ型半導体装置を提供できる。また、スイッチング素子として、ＭＯＳユニポーラ素子ではなくＩＧＢＴバイポーラ素子を採用するため、半導体装置のオン抵抗をより小さくできる。
【００２９】
本発明に係る半導体装置において、領域は、第２導電型のコレクタ領域と、該コレクタ領域と隣接する第１導電型の第２の第１ドレイン領域とを含み、電極は、コレクタ／ドレイン電極であり、コレクタ／ドレイン電極は、コレクタ領域及び第２の第１ドレイン領域と電気的に接続していることが好ましい。
【００３０】
このようにすると、ターンオフ時に電子を第２の第１ドレイン領域から引き抜くことができるため、ＩＧＢＴ型半導体装置に比べて、スイッチングスピードを速くできる。
【００３１】
前記の目的を達成するため、本発明に係るエネルギー伝達装置は、本発明に係る半導体装置と、主電流を繰り返し開閉する半導体装置の開閉を制御する制御回路を含む半導体集積回路と、直流電圧源と、変圧器とを備え、変圧器は、半導体装置及び直流電圧源と直列に接続される一次巻線と、負荷と接続される第１二次巻線とを含み、変圧器の第１二次巻線から負荷へ電力が供給されるように構成されていることを特徴とする。
【００３２】
本発明に係るエネルギー伝達装置によると、センス電極に流れる電流により、オン状態の第２の第１ドレイン電極と第２のソース電極間に流れる電流を、低損失で検出できる。加えて、従来と同様に、第２の第２ドレイン電極（ＴＡＰ電極）により、オン状態の第２の第１ドレイン電極と第２のソース電極間のオン電圧を検出できる。
【００３３】
本発明に係るエネルギー伝達装置において、変圧器は、制御回路に接続される第２二次巻線をさらに含み、変圧器の第２二次巻線から制御回路へ電力が供給されるように構成されていることが好ましい。
【００３４】
本発明に係るエネルギー伝達装置において、センス電極は、制御回路に接続されていると共に、抵抗を介してグランド電位に接続されていることが好ましい。
【００３５】
このようにすると、スイッチング素子がオン状態のとき、抵抗によりセンス電極から流出するセンス電流を電圧に変換し、その電圧を制御回路で検出することで、半導体装置に流れる電流を低損失で調整できる。
【００３６】
本発明に係るエネルギー伝達装置において、半導体集積回路は、第１導電型の第１トランジスタをさらに備え、第１トランジスタは、第１抵抗を介して第２の第２ドレイン電極と接続され、第１トランジスタは、第２抵抗を介してグランド電位と接続され、第１トランジスタのゲート電位は、スイッチング素子のゲート電位と同期されていることが好ましい。
【００３７】
このようにすると、第１抵抗と第２抵抗との抵抗分割により、第２の第２ドレイン電極（ＴＡＰ電極）に出力されたオン電圧を検出できる。
【００３８】
本発明に係るエネルギー伝達装置において、半導体集積回路は、センス電極に流れるセンス電流に基づいて、比較電圧を出力する比較電圧生成器と、比較器とをさらに備え、比較器の非反転入力端子には、第２の第２ドレイン電極に出力されたオン電圧が入力され、比較器の反転入力端子には、比較電圧生成器から出力された比較電圧が入力されることが好ましい。
【００３９】
このようすると、第２の第２ドレイン電極（ＴＡＰ電極）に出力されたオン電圧と、比較電圧生成器から出力された比較電圧とを比較することで、より精度の高い過熱検知を行うことができる。従って、従来のエネルギー伝達装置に比べて、信頼性の高いエネルギー伝達装置を実現できる。
【００４０】
本発明に係るエネルギー伝達装置において、半導体集積回路は、第１導電型の第２トランジスタをさらに備え、抵抗及び第２トランジスタを介して、第２の第２ドレイン電極と制御回路とが接続され、第２トランジスタは、制御回路により、制御回路に電流を供給するバイアス電源端子の電圧が所定電圧以下のとき、オンするように制御されていることが好ましい。
【００４１】
このようにすると、第２の第２ドレイン電極（ＴＡＰ電極）により、起動時に制御回路に駆動電力を供給できるため、電源投入時に必要な起動用の低電圧を、第２の第２ドレイン電極で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【発明の効果】
【００４２】
本発明に係る半導体装置、及び該半導体装置を用いたエネルギー伝達装置によると、センス電極に流れる電流により、オン状態の第２の第１ドレイン電極と第２のソース電極間に流れる電流を、低損失で検出できる。加えて、従来と同様に、第２の第２ドレイン電極（ＴＡＰ電極）により、オン状態の第２の第１ドレイン電極と第２のソース電極間のオン電圧を検出できる。
【発明を実施するための最良の形態】
【００４３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成について示す断面図である。
【００４５】
＜半導体装置＞
本実施形態に係る半導体装置２６は、従来のようにスイッチング素子２３及びＪＦＥＴ素子２４を含む高耐圧半導体素子２５を備え、さらに、スイッチング素子２３と並列に接続するセンス素子２２を備えている。
【００４６】
センス素子２２は、センス電極１１と、第１のゲート電極１３ａと、第１のドレイン電極１４ａとを備えている。また、高耐圧半導体素子２５は、第２のソース電極１２と、第２のゲート電極１３ｂと、第２の第１ドレイン電極（以下、「第２のドレイン電極」と称す）１４ｂと、第２の第２ドレイン電極（以下、「ＴＡＰ電極」と称す）１５とを備えている。このように、半導体装置２６は、センス電極１１，第１，第２のゲート電極１３ａ，１３ｂ、第１，第２のドレイン電極１４ａ，１４ｂ、第２のソース電極１２、及びＴＡＰ電極１５を備え、５種類の電極を備えている。
【００４７】
なお、センス素子２２と、高耐圧半導体素子２５とは、共通の半導体基板１に形成されている。
【００４８】
センス素子２２及び高耐圧半導体素子２５の構成について順に説明する。
【００４９】
−センス素子−
センス素子２２において、図１に示すように、Ｐ-型半導体基板１の表面には、Ｎ型第１のドリフト領域２ａが形成されている。半導体基板１の表面には、第１のドリフト領域２ａと隣接してＰ型第１のベース領域３ａが形成されている。第１のベース領域３ａの表面には、第１のドリフト領域２ａと離間してＮ+型第１のソース領域４ａが形成されている。第１のソース領域４ａと第１のドリフト領域２ａとの間の第１のベース領域３ａ上には、第１のゲート絶縁膜６ａが形成されている。第１のドリフト領域２ａの表面には、第１のベース領域３ａと離間してＮ+型第１のドレイン領域７ａが形成されている。
【００５０】
第１のドリフト領域２ａの表面には、第１のドレイン領域７ａと離間してＰ型第１の頂上半導体層９ａが形成され、第１の頂上半導体層９ａは、第１のベース領域３ａと図示されない箇所で電気的に接続している。第１の頂上半導体層９ａ上には、第１のフィールド絶縁膜１０ａが形成されている。
【００５１】
センス電極１１は、半導体基板１上に形成され、第１のソース領域４ａと電気的に接続している。第１のゲート電極１３ａは、第１のゲート絶縁膜６ａ上に形成されている。第１のドレイン電極１４ａは、半導体基板１上に形成され、第１のドレイン領域７ａと電気的に接続している。
【００５２】
−高耐圧半導体素子−
高耐圧半導体素子２５において、図１に示すように、半導体基板１の表面には、Ｎ型第２のドリフト領域２ｂが形成されている。半導体基板１の表面には、第２のドリフト領域２ｂと隣接してＰ型第２のベース領域３ｂが形成されている。第２のベース領域３ｂの表面には、第２のドリフト領域２ｂと離間してＮ+型第２のソース領域４ｂが形成されている。第２のベース領域３ｂの表面には、第２のソース領域４ｂと隣接してＰ+型ベースコンタクト領域５が形成されている。第２のソース領域４ｂと第２のドリフト領域２ｂとの間の第２のベース領域３ｂ上には、第２のゲート絶縁膜６ｂが形成されている。第２のドリフト領域２ｂの表面には、第２のベース領域３ｂと離間してＮ+型第２の第１ドレイン領域７ｂが形成されている。第２のドリフト領域２ｂの表面には、第２の第１ドレイン領域７ｂと離間してＮ+型第２の第２ドレイン領域８が形成されている。
【００５３】
第２のベース領域３ｂと第２の第１ドレイン領域７ｂとの間の第２のドリフト領域２ｂの表面には、第２の第１ドレイン領域７ｂと離間してＰ型第２の第１頂上半導体層９ｂ１が形成され、第２の第１頂上半導体層９ｂ１は、第２のベース領域３ｂと図示されない箇所で電気的に接続している。第２の第１ドレイン領域７ｂと第２の第２ドレイン領域８との間の第２のドリフト領域２ｂの表面には、第２の第１ドレイン領域７ｂ及び第２の第２ドレイン領域８と離間してＰ型第２の第２頂上半導体層９ｂ２が形成され、第２の第２頂上半導体層９ｂ２は、第２のベース領域３ｂと図示されない箇所で電気的に接続している。第２の第１，第２頂上半導体層９ｂ１，９ｂ２上には、第２の第１，第２フィールド絶縁膜１０ｂ１，１０ｂ２が形成されている。
【００５４】
第２のソース電極１２は、半導体基板１上に形成され、第２のベース領域３ｂ及び第２のソース領域４ｂと電気的に接続している。第２のゲート電極１３ｂは、第２のゲート絶縁膜６ｂ上に形成されている。第２のドレイン電極１４ｂは、半導体基板１上に形成され、第２の第１ドレイン領域７ｂと電気的に接続している。ＴＡＰ電極１５は、半導体基板１上に形成され、第２の第２ドレイン領域８と電気的に接続している。
【００５５】
センス素子２２と高耐圧半導体素子２５とが共通して形成された半導体基板１上には、第１のフィールド絶縁膜１０ａ、及び第２の第１，第２フィールド絶縁膜１０ｂ１，１０ｂ２を介して、層間膜１６が形成されている。
【００５６】
本実施形態に係る半導体装置２６が従来の半導体装置（図６：１２６参照）と相違する点は、スイッチング素子２３と並列に接続するセンス素子２２をさらに備えている点である。
【００５７】
スイッチング素子２３とセンス素子２２とは、同時にオン状態、又はオフ状態となる。オン状態時に、センス素子２２に流れる電流は、センス比に応じてスイッチング素子２３に流れる電流と比例関係にある。具体的には例えば、センス素子２２に流れる電流を１とすると、スイッチング素子２３に流れる電流は１０００である。
【００５８】
本実施形態によると、センス電極１１に流れる電流により、オン状態の第２のドレイン電極１４ｂと第２のソース電極１２間に流れる電流を、低損失で検出できる。加えて、従来と同様に、ＴＡＰ電極１５により、オン状態の第２のドレイン電極１４ｂと第２のソース電極１２間のオン電圧を検出できる。従って、本実施形態に係る半導体装置は、デバイスのアプリケーション適用時の応用範囲が広い特長がある。
【００５９】
なお、センス素子２２は、一般的な半導体プロセスにより、製造コストを増大させずに製造することができる。
【００６０】
以下に、本発明の第１の実施形態に係るスイッチング電源装置について、図２を参照しながら説明する。図２は、本発明の第１の実施形態に係るスイッチング電源装置の回路図である。
【００６１】
＜スイッチング電源装置＞
本実施形態に係るスイッチング電源装置は、図２に示すように、本実施形態に係る半導体装置２６と、主電流を繰り返し開閉する（主電流をスイッチングする）半導体装置２６の開閉を制御する制御回路２８を含む半導体集積回路３６と、直流電圧源４０と、変圧器４８とを備えている。変圧器４８は、半導体装置２６及び直流電圧源４０と直列に接続される一次巻線４１と、負荷と接続される第１二次巻線４２と、制御回路２８に接続される第２二次巻線４５とを含む。本実施形態に係る半導体装置２６は、変圧器４８の第１二次巻線４２から負荷へ電力が供給されると共に、変圧器４８の第２二次巻線４５から制御回路２８へ電力が供給されるように構成されている。
【００６２】
センス電極１１は、制御回路２８に接続されていると共に、抵抗２７を介してＧＮＤ電位（グランド電位）に接続されている。
【００６３】
なお、半導体装置２６と半導体集積回路３６とは、共通の半導体基板に形成されていても良いし、個別の半導体基板に形成されていても良い。
【００６４】
本実施形態に係るスイッチング電源装置を構成する各構成要素について順に説明する。
【００６５】
−半導体装置−
本実施形態に係る半導体装置２６は、図２に示すように、スイッチング素子２３と、ＪＦＥＴ素子２４とに加えて、スイッチング素子２３と並列に接続するセンス素子２２とを備えている。
【００６６】
−半導体集積回路−
半導体集積回路３６は、制御回路２８を備えている。制御回路２８は、例えばパルス幅変調等を利用して、主電流をスイッチングする半導体装置２６の開閉を制御する。
【００６７】
加えて、半導体集積回路３６は、耐圧が例えば１００ＶのＮ型第１トランジスタ２９を備えている。第１トランジスタ２９は、第１抵抗３０を介して、ＴＡＰ電極１５と接続している。第１トランジスタ２９は、第２抵抗３１を介して、ＧＮＤ電位と接続している。第１トランジスタ２９のゲート電位は、スイッチング素子２３のゲート電位と同期されている。
【００６８】
さらに、半導体集積回路３６は、比較電圧生成器３２と、比較器３３とを備えている。比較電圧生成器３２は、センス電極１１に流れるセンス電流に基づいて、比較電圧を出力する。比較器３３の非反転入力端子には、ＴＡＰ電極１５に出力されたオン電圧が入力され、比較器３３の反転入力端子には、比較電圧生成器３２から出力された比較電圧が入力される。
【００６９】
また、半導体集積回路３６は、耐圧が例えば１００ＶのＮ型第２トランジスタ３４を備えている。ＴＡＰ電極１５と制御回路２８とは、抵抗３５及び第２トランジスタ３４を介して接続している。第２トランジスタ３４は、制御回路２８により、Vbias電源端子３７の電圧が所定電圧以下のとき、オンするように制御されている。
【００７０】
−直流電圧源−
直流電圧源４０は、ダイオードブリッジ３８と、フィルタコンデンサ３９とから構成されている。直流電圧源４０には、交流電源ｅが供給される。
【００７１】
−変圧器−
変圧器４８は、一次巻線４１と、第１二次巻線４２と、第２二次巻線４５とを含む。変圧器４８の第１二次巻線４２は、ダイオード４３及びフィルタコンデンサ４４と接続している。また、変圧器４８の第２二次巻線４５は、ダイオード４６及びフィルタコンデンサ４７と接続している。
【００７２】
本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【００７３】
既述の通り、センス電極１１に流れる電流により、オン状態の第２のドレイン電極１４ｂと第２のソース電極１２間に流れる電流を、低損失で検出できるという特有の効果を得ることができる。
【００７４】
加えて、本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【００７５】
図２に示すように、センス電極１１は、制御回路２８に接続されていると共に、抵抗２７を介してＧＮＤ電位に接続されている。これにより、スイッチング素子２３がオン状態のとき、抵抗２７によりセンス電極１１から流出するセンス電流を電圧に変換し、その電圧を制御回路２８で検出することで、半導体装置２６に流れる電流を低損失で調整できるという特有の効果を得ることができる。
【００７６】
さらに、本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【００７７】
比較器３３において、ＴＡＰ電極１５に出力されたオン電圧と、比較生成器３２から出力された比較電圧とを比較することで、より精度の高い過熱検知を行うことができるという特有の効果を得ることができる。
【００７８】
この特有の効果について、１４０℃の下、本実施形態に係るスイッチング電源装置の過熱検知を行う場合を具体例に挙げて説明する。
【００７９】
ＴＡＰ電極１５に出力されたオン電圧は、以下に示す構成により、検出される。
【００８０】
図２に示すように、第１トランジスタ２９のドレイン電極は、第１抵抗３０を介して、ＴＡＰ電極１５と接続している。第１トランジスタ２９のソース電極は、第２抵抗３１を介して、ＧＮＤ電位と接続している。第１トランジスタ２９のゲート電位は、スイッチング素子２３のゲート電位と同期されており、スイッチング素子２３がターンオンするタイミングに合わせて、第１トランジスタ２９もターンオンする。
【００８１】
これにより、第１抵抗３０と第２抵抗３１との抵抗分割により、例えば１４０℃の下、スイッチング素子２３のターンオン時にＴＡＰ電極１５に出力されたオン電圧を検出できる。
【００８２】
また、比較電圧は、以下に示す構成により、比較生成器３２から出力される。なお、スイッチング素子２３は、そのオン抵抗が温度に対して正の相関をもち、ある温度（例えば１４０℃）のときのＴＡＰ電極１５の電圧が、第２のドレイン電極１４ｂに流れるドレイン電流に対して、一義的に決まる場合を具体例に挙げて説明する。
【００８３】
図３に示す結果は、例えば１４０℃の下、ドレイン電流に対するＴＡＰ電極１５の電圧を予め測定した結果である。
【００８４】
抵抗２７によりセンス電極１１から流出するセンス電流を電圧に変換し、その電圧に基づいて、第２のドレイン電極１４ｂに流れるドレイン電流を求める。この求められたドレイン電流と、図３に示す結果とに基づいて、ＴＡＰ電極１５の電圧が求められ、この求められたＴＡＰ電極１５の電圧（以下、「比較電圧」と称す）が、比較電圧生成器３２から出力される。
【００８５】
ここで、比較器３３の非反転入力端子には、ＴＡＰ電極１５に出力されたオン電圧が入力される。一方、比較器３３の反転入力端子には、比較電圧生成器３２から出力された比較電圧が入力される。そして、ＴＡＰ電極１５に出力されたオン電圧が比較電圧に到達すると、半導体装置２６は過熱状態（異常状態）であると判定されて、比較器３３は正電圧を出力し、制御回路２８により第２のゲート電極１３ｂを負バイアスしてスイッチング素子２３をオフ状態にする。
【００８６】
このように、ＴＡＰ電極１５に出力されたオン電圧と、センス電極１１から流出するセンス電流を利用して生成された比較電圧とを比較することで、より精度の高い過熱検知を行うことができるという特有の効果を得ることができる。従って、従来のスイッチング電源装置に比べて、信頼性の高いスイッチング電源装置を実現できる。
【００８７】
また、本実施形態に係るスイッチング電源装置は、従来のスイッチング電源装置と同様の効果、即ち、ＴＡＰ電極１５により、起動時に制御回路２８に駆動電力を供給できるという効果を得ることができる。詳細には、上述したようにＴＡＰ電極１５の電圧はピンチオフされるため、変圧器４８の一次巻線４１から第２のドレイン電極１４ｂに高電圧が印加されることがあっても、ＴＡＰ電極１５の電圧は一定、即ちピンチオフ電圧（例えば５０Ｖ程度）であるため、ＴＡＰ電極１５を制御回路２８と接続して制御回路２８に駆動電力を供給できるという効果を得ることができる。
【００８８】
ここで、ＴＡＰ電極１５により、起動時（電源投入時）に制御回路２８に駆動電力を供給する動作について説明する。
【００８９】
第２トランジスタ３４は、制御回路２８により、Vbias電源端子３７の電圧が所定電圧以下のとき、オンするように制御される。従って、交流電源ｅが投入されると、直流電圧源４０で発生し一次巻線４１を経た直流電流の一部は、ＪＦＥＴ素子２４のＴＡＰ電極１５から、オン状態の第２トランジスタ３４を通って制御回路２８に供給され、制御回路２８が起動する。
【００９０】
すると、スイッチング素子２３は開閉動作を繰り返すので、変圧器４８の第２二次巻線４５に電圧が誘起され、ダイオード４６を経て、Vbias電源端子３７から制御回路２８に電流が供給される。Vbias電源端子３７の電圧が所定電圧を超えると、第２トランジスタ３４はオフ状態となって、制御回路２８は定常の動作状態になる。
【００９１】
このように、電源投入時に必要な起動用の低電圧を、ＴＡＰ電極１５で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【００９２】
また、特に図示しないが、ＴＡＰ電極１５の電位を抵抗分割した電圧を用いて、制御回路２８でスイッチング素子２３がターンオンするタイミングを検出することも可能である。
【００９３】
なお、本実施形態では、エネルギー伝達装置として、スイッチング電源装置を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、交流インバータ装置等を用いてもよい。
【００９４】
また、本実施形態では、スイッチング素子２３は、図３に示すようにそのオン抵抗が温度に対して正の相関をもつ場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、そのオン抵抗が温度に対して負の相関をもつ場合においても同様の効果を得ることができる。
【００９５】
また、本実施形態では、図１に示すように、第２の第１頂上半導体層９ｂ１及び第２の第２頂上半導体層９ｂ２の双方を備えた高耐圧半導体素子２５を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２の第１頂上半導体層９ｂ１のみを備えた高耐圧半導体素子でもよい。
【００９６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置を構成する高耐圧半導体素子２５Ａ部分の構成について示す断面図である。なお、図４において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１に示す符号と同一の符号を付すことにより、本実施形態では、第１の実施形態と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【００９７】
本実施形態と第１の実施形態との相違点は、第１の実施形態における第２の第１，第２の頂上半導体層９ｂ１，９ｂ２の代わりに、第２の第１，第２の内部半導体層１７ｂ１，１７ｂ２を設ける点である。
【００９８】
詳細には、第１の実施形態では、図１に示すように、第２のベース領域３ｂと第２の第１ドレイン領域７ｂとの間の第２のドリフト領域２ｂの表面に、第２の第１ドレイン領域７ｂと離間して第２の第１頂上半導体層９ｂ１が形成されている。また、第２の第１ドレイン領域７ｂと第２の第２ドレイン領域８との間の第２のドリフト領域２ｂの表面に、第２の第１，第２ドレイン領域７ｂ，８と離間して第２の第２頂上半導体層９ｂ２が形成されている。
【００９９】
これに対し、本実施形態では、図４に示すように、第２のベース領域３ｂと第２の第１ドレイン領域７ｂとの間の第２のドリフト領域２ｂ中に、第２の第１ドレイン領域７ｂと離間して第２の第１内部半導体層１７ｂ１が形成されている。また、第２の第１ドレイン領域７ｂと第２の第２ドレイン領域８との間の第２のドリフト領域２ｂ中に、第２の第１，第２ドレイン領域７ｂ，８と離間して第２の第２内部半導体層１７ｂ２が形成されている。
【０１００】
本実施形態によると、第２の第１，第２頂上半導体層９ｂ１，９ｂ２の代わりに、第２の第１，第２内部半導体層１７ｂ１，１７ｂ２を設けることにより、本実施形態における高耐圧半導体素子２５Ａの耐圧を、第１の実施形態における高耐圧半導体素子２５の耐圧と同程度としたとき、本実施形態における第２のドリフト領域２ｂの濃度を、第１の実施形態における第２のドリフト領域２ｂの濃度よりも濃くできるため、半導体装置のオン抵抗を小さくできる。
【０１０１】
加えて、第１の実施形態では、第２の第２頂上半導体層９ｂ２下の第２のドリフト領域２ｂが主に空乏化されるのに対して、本実施形態では、第２の第２内部半導体層１７ｂ２周囲の第２のドリフト領域２ｂが主に空乏化されるので、第１の実施形態に比べて、第２のドリフト領域２ｂのうち空乏化される領域を拡げて、ＴＡＰ電極１５に出力される電圧を、より容易にピンチオフすることができる。
【０１０２】
なお、本実施形態における高耐圧半導体素子２５Ａは、一般的な半導体プロセスにより、第１の実施形態における高耐圧半導体素子２５に比べて、製造コストを増大させずに製造することができる。
【０１０３】
また、本実施形態では、図４に示すように、第２の第１内部半導体層１７ｂ１及び第２の第２内部半導体層１７ｂ２の双方を備えた高耐圧半導体素子２５Ａを具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２の第１内部半導体層１７ｂ１のみを備えた高耐圧半導体素子でもよい。
【０１０４】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の構成について、図５を参照しながら説明する。図５は、本発明の第３の実施形態に係る半導体装置を構成するスイッチング素子２３Ｂ部分の斜視図である。なお、図５において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１に示す符号と同一の符号を付すことにより、本実施形態では、第１の実施形態と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１０５】
本実施形態と第１の実施形態との相違点は、第２の第１ドレイン領域に加えてコレクタ領域（図５：１８参照）を設けて、スイッチング素子をＩＧＢＴ化した点である。
【０１０６】
詳細には、第１に、第１の実施形態では、第２のドリフト領域２ｂの表面に、図１に示すように、第２の第１ドレイン領域７ｂが形成されている。これに対して、本実施形態では、第２のドリフト領域２ｂの表面に、図５に示すように、Ｐ型コレクタ領域１８及び該コレクタ領域１８と隣接するＮ+型第２の第１ドレイン領域１９が形成されている。
【０１０７】
第２に、第１の実施形態では、第２のベース領域３ｂ及び第２のソース領域４ｂと電気的に接続する第２のソース電極１２が設けられている。これに対して、本実施形態では、第２のベース領域３ｂ及び第２のソース領域４ｂと電気的に接続するエミッタ／ソース電極２０が設けられている。
【０１０８】
第３に、第１の実施形態では、第２の第１ドレイン領域７ｂと電気的に接続する第２のドレイン電極１４ｂが設けられている。これに対して、本実施形態では、コレクタ領域１８及び第２の第１ドレイン領域１９と電気的に接続するコレクタ／ドレイン電極２１が設けられている。
【０１０９】
スイッチング素子２３Ｂにおいて、コレクタ／ドレイン電極２１とエミッタ/ソース電極２０間を正バイアスして第２のゲート電極１３ｂに正電圧を印加すると、第２の第１ドレイン領域１９から第２のソース領域４ｂを経てエミッタ／ソース電極２０へ電流が流れ始める（ＭＯＳＦＥＴ動作）。そして、コレクタ領域１８下の第２のドリフト領域２ｂの電位がコレクタ領域１８の電位と比べて約０．６Ｖだけ下がると、コレクタ領域１８から第２のドリフト領域２ｂへホールが注入されて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わる。これにより、半導体装置のオン抵抗をより小さくできる。
【０１１０】
また、ターンオフ時に電子を第２の第１ドレイン領域１９から引き抜くことができるため、スイッチングスピードを速くできる。
【０１１１】
ここで、ＴＡＰ電極によるオン電圧検出によるドレイン電流の調整は、特にＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り替わり前後で困難であることが実験的に分かっている。このため、ドレイン電流の調整は、従来のようにＴＡＰ電極によるオン電圧検出により行うのではなく、本発明のようにセンス電極から流出するセンス電流を利用して行うことが望ましい。
【０１１２】
なお、本実施形態におけるスイッチング素子２３Ｂは、一般的な半導体プロセスにより、第１の実施形態におけるスイッチング素子２３に比べて、製造コストを増大させずに製造することができる。
【０１１３】
また、本実施形態では、第２の第１ドレイン領域１９に加えてコレクタ領域１８を設けた構成を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２の第１ドレイン領域の代わりにコレクタ領域のみを設けた構成でもよい。
【０１１４】
なお、第１〜第３の実施形態では、電流が半導体基板１に対して横方向に流れる横型半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、電流が半導体基板に対して縦方向に流れる縦型半導体装置でもよい。
【０１１５】
また、第１，第３の実施形態では、第２のドリフト領域２ｂの表面に形成された第２の第１，第２頂上半導体層９ｂ１，９ｂ２を備えた半導体装置を具体例に挙げて説明する一方、第２の実施形態では、第２のドリフト領域２ｂ中に形成された第２の第１，第２内部半導体層１７ｂ１，１７ｂ２を備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、頂上半導体層及び内部半導体層を備えていない半導体装置においても、本発明を適用できる。
【産業上の利用可能性】
【０１１６】
本発明は、センス電極に流れる電流により、オン状態の高耐圧半導体素子におけるドレイン電極とソース電極間に流れる電流を、低損失で検出できるので、高耐圧半導体素子を含む半導体装置、及び該半導体装置を備えたエネルギー伝達装置に有用である。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態に係る半導体装置の構成について示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を用いたスイッチング電源装置の回路図である。
【図３】スイッチング素子の特性を表すグラフである。
【図４】本発明の第２の実施形態に係る半導体装置を構成するスイッチング素子及びＪＦＥＴ素子部分の構成について示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置を構成するスイッチング素子部分の構成について示す斜視図である。
【図６】従来の半導体装置の構成について示す断面図である。
【図７】ＴＡＰ電極のピンチオフ特性を表すグラフである。
【符号の説明】
【０１１８】
１    半導体基板
２ａ  第１のドリフト領域
２ｂ  第２のドリフト領域
３ａ  第１のベース領域
３ｂ  第２のベース領域
４ａ  第１のソース領域
４ｂ  第２のソース領域
５    ベースコンタクト領域
６ａ  第１のゲート絶縁膜
６ｂ  第２のゲート絶縁膜
７ａ  第１のドレイン領域
７ｂ  第２の第１ドレイン領域
８    第２の第２ドレイン領域
９ａ  第１の頂上半導体層
９ｂ１  第２の第１頂上半導体層
９ｂ２  第２の第２頂上半導体層
１０ａ  第１のフィールド絶縁膜
１０ｂ１  第２の第１フィールド絶縁膜
１０ｂ２  第２の第２フィールド絶縁膜
１１    センス電極
１２    第２のソース電極
１３ａ  第１のゲート電極
１３ｂ  第２のゲート電極
１４ａ  第１のドレイン電極
１４ｂ  第２の第１ドレイン電極（第２のドレイン電極）
１５    第２の第２ドレイン電極（ＴＡＰ電極）
１６    層間膜
１７ｂ１  第２の第１内部半導体層
１７ｂ２  第２の第２内部半導体層
１８    コレクタ領域
１９    第２の第１ドレイン領域
２０    エミッタ／ソース電極
２１    コレクタ／ドレイン電極
２２    センス素子
２３，２３Ａ，２３Ｂ    スイッチング素子
２４，２４Ａ    ＪＦＥＴ素子
２５，２５Ａ    高耐圧半導体素子
２６    半導体装置
２７    抵抗
２８    制御回路
２９    第１トランジスタ
３０    第１抵抗
３１    第２抵抗
３２    比較電圧生成器
３３    比較器
３４    第２トランジスタ
３５    抵抗
３６    半導体集積回路
３７    Vbias端子
３８    ダイオードブリッジ
３９    フィルタコンデンサ
４０    直流電圧源
４１    一次巻線
４２    第１二次巻線
４３    ダイオード
４４    フィルタコンデンサ
４５    第２二次巻線
４６    ダイオード
４７    フィルタコンデンサ
４８    変圧器
【図１】
2009260119.tif 000003
【図２】
2009260119.tif 000004
【図３】
2009260119.tif 000005
【図４】
2009260119.tif 000006
【図５】
2009260119.tif 000007
【図６】
2009260119.tif 000008
【図７】
2009260119.tif 000009
【手続補正書】
【提出日】平成21年1月15日(2009.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチング素子とＪＦＥＴ素子とを含む高耐圧半導体素子を備えた半導体装置であって、
センス素子をさらに備え、
前記センス素子は、
半導体基板の表面に形成された第１導電型の第１のドリフト領域と、
前記半導体基板の表面に前記第１のドリフト領域と隣接して形成された第２導電型の第１のベース領域と、
前記第１のベース領域の表面に前記第１のドリフト領域と離隔して形成された第１導電型の第１のソース領域と、
前記第１のソース領域と前記第１のドリフト領域との間の前記第１のベース領域上に形成された第１のゲート絶縁膜と、
前記第１のドリフト領域の表面に前記第１のベース領域と離間して形成された第１導電型の第１のドレイン領域と、
前記半導体基板上に形成され、前記第１のソース領域と電気的に接続するセンス電極と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記半導体基板上に形成され、前記第１のドレイン領域と電気的に接続する第１のドレイン電極とを備え、
前記高耐圧半導体素子は、
前記半導体基板の表面に形成された第１導電型の第２のドリフト領域と、
前記半導体基板の表面に前記第２のドリフト領域と隣接して形成された第２導電型の第２のベース領域と、
前記第２のベース領域の表面に前記第２のドリフト領域と離間して形成された第１導電型の第２のソース領域と、
前記第２のソース領域と前記第２のドリフト領域との間の前記第２のベース領域上に形成された第２のゲート絶縁膜と、
前記第２のドリフト領域の表面に前記第２のベース領域と離間して形成された領域と、
前記第２のドリフト領域の表面に前記領域と離間して形成された第１導電型の第２の第２ドレイン領域と、
前記半導体基板上に形成され、前記第２のベース領域及び前記第２のソース領域と電気的に接続する第２のソース電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記半導体基板上に形成され、前記領域と電気的に接続する電極と、
前記半導体基板上に形成され、前記第２の第２ドレイン領域と電気的に接続する第２の第２ドレイン電極とを備え、
前記センス素子の前記第１のゲート電極と、前記スイッチング素子の前記第２のゲート電極とは互いに接続され、
前記センス素子の前記第１のドレイン電極と、前記スイッチング素子及び前記ＪＦＥＴ素子が共有する前記電極とは互いに接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記領域は、第１導電型の第２の第１ドレイン領域であり、
前記電極は、第２の第１ドレイン電極であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体基板の導電型は、第２導電型であり、
前記高耐圧半導体素子は、
前記第２のベース領域と前記第２の第１ドレイン領域との間の前記第２のドリフト領域の表面に前記第２の第１ドレイン領域と離間して形成され、前記第２のベース領域と電気的に接続する第２導電型の第２の第１頂上半導体層をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記センス素子は、
前記第１のドリフト領域の表面に前記第１のドレイン領域と離間して形成され、前記第１のベース領域と電気的に接続する第２導電型の第１の頂上半導体層をさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記半導体基板の導電型は、第２導電型であり、
前記高耐圧半導体素子は、
前記第２のベース領域と前記第２の第１ドレイン領域との間の前記第２のドリフト領域中に前記第２の第１ドレイン領域と離間して形成され、前記第２のベース領域と電気的に接続する第２導電型の第２の第１内部半導体層をさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記領域は、第２導電型のコレクタ領域であり、
前記電極は、コレクタ電極であり、
前記コレクタ電極は、前記コレクタ領域と電気的に接続していることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記領域は、第２導電型のコレクタ領域と、該コレクタ領域と隣接する第１導電型の第２の第１ドレイン領域とを含み、
前記電極は、コレクタ／ドレイン電極であり、
前記コレクタ／ドレイン電極は、前記コレクタ領域及び前記第２の第１ドレイン領域と電気的に接続していることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置と、
主電流を繰り返し開閉する前記半導体装置の開閉を制御する制御回路を含む半導体集積回路と、
直流電圧源と、
変圧器とを備え、
前記変圧器は、
前記半導体装置及び前記直流電圧源と直列に接続される一次巻線と、
負荷と接続される第１二次巻線とを含み、
前記変圧器の前記第１二次巻線から前記負荷へ電力が供給されるように構成されていることを特徴とするエネルギー伝達装置。
【請求項９】
請求項８に記載のエネルギー伝達装置において、
前記変圧器は、前記制御回路に接続される第２二次巻線をさらに含み、
前記変圧器の前記第２二次巻線から前記制御回路へ電力が供給されるように構成されていることを特徴とするエネルギー伝達装置。
【請求項１０】
請求項８に記載のエネルギー伝達装置において、
前記センス電極は、前記制御回路に接続されていると共に、抵抗を介してグランド電位に接続されていることを特徴とするエネルギー伝達装置。
【請求項１１】
請求項８に記載のエネルギー伝達装置において、
前記半導体集積回路は、
第１導電型の第１トランジスタをさらに備え、
前記第１トランジスタは、第１抵抗を介して前記第２の第２ドレイン電極と接続され、
前記第１トランジスタは、第２抵抗を介してグランド電位と接続され、
前記第１トランジスタのゲート電位は、前記スイッチング素子のゲート電位と同期されていることを特徴とするエネルギー伝達装置。
【請求項１２】
請求項１１に記載のエネルギー伝達装置において、
前記半導体集積回路は、
前記センス電極に流れるセンス電流に基づいて、比較電圧を出力する比較電圧生成器と、
比較器とをさらに備え、
前記比較器の非反転入力端子には、前記第２の第２ドレイン電極に出力されたオン電圧が入力され、
前記比較器の反転入力端子には、前記比較電圧生成器から出力された比較電圧が入力されることを特徴とするエネルギー伝達装置。
【請求項１３】
請求項８に記載のエネルギー伝達装置において、
前記半導体集積回路は、
第１導電型の第２トランジスタをさらに備え、
抵抗及び前記第２トランジスタを介して、前記第２の第２ドレイン電極と前記制御回路とが接続され、
前記第２トランジスタは、前記制御回路により、前記制御回路に電流を供給するバイアス電源端子の電圧が所定電圧以下のとき、オンするように制御されていることを特徴とするエネルギー伝達装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び該半導体装置を用いたエネルギー伝達装置に関し、特に、エネルギー伝達装置を代表するスイッチング電源装置において、主電流を繰り返し開閉する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置として、高耐圧横型半導体装置を具体例に挙げて、図６を参照しながら説明する（例えば特許文献１参照）。図６は、従来の半導体装置の構成について示す断面図である。
【０００３】
従来の半導体装置１２６は、図６に示すように、スイッチング素子１２３及びＪＦＥＴ（Ｊunction Ｆield-Ｅffect Ｔransistor）素子１２４を含む高耐圧半導体素子１２５を備えている。半導体装置１２６は、ソース電極１１２と、ゲート電極１１３と、第１ドレイン電極（以下、「ドレイン電極」と称す）１１４と、第２ドレイン電極（以下、「ＴＡＰ電極」と称す）１１５とを備え、４種類の電極を備えている。
【０００４】
Ｐ-型半導体基板１０１の表面には、Ｎ型ドリフト領域１０２が形成されている。半導体基板１００の表面には、ドリフト領域１０２と隣接してＰ型ベース領域１０３が形成されている。ベース領域１０３の表面には、ドリフト領域１０２と離間してＮ+型ソース領域１０４が形成されている。ベース領域１０３の表面には、ソース領域１０４と隣接してＰ+型ベースコンタクト領域１０５が形成されている。ソース領域１０４とドリフト領域１０２との間のベース領域１０３上には、ゲート絶縁膜１０６が形成されている。ドリフト領域１０２の表面には、ベース領域１０３と離間してＮ+型第１ドレイン領域１０７が形成されている。ドリフト領域１０２の表面には、第１ドレイン領域１０７と離間してＮ+型第２ドレイン領域１０８が形成されている。
【０００５】
ベース領域１０３と第１ドレイン領域１０７との間のドリフト領域１０２の表面には、第１ドレイン領域１０７と離間してＰ型第１頂上半導体層１０９ａが形成され、第１頂上半導体層１０９ａは、ベース領域１０３と図示されない箇所で電気的に接続している。第１ドレイン領域１０７と第２ドレイン領域１０８との間のドリフト領域１０２の表面には、第１ドレイン領域１０７及び第２ドレイン領域１０８と離間してＰ型第２頂上半導体層１０９ｂが形成され、第２頂上半導体層１０９ｂは、ベース領域１０３と図示されない箇所で電気的に接続している。
【０００６】
ソース電極１１２は、半導体基板１０１上に形成され、ベース領域１０３及びソース領域１０４と電気的に接続している。ゲート電極１１３は、ゲート絶縁膜１０６上に形成されている。ドレイン電極１１４は、半導体基板１００上に形成され、第１ドレイン領域１０７と電気的に接続している。ＴＡＰ電極１１５は、半導体基板１０１上に形成され、第２ドレイン領域１０８と電気的に接続している。
【０００７】
第１，第２頂上半導体層１０９ａ，１０９ｂ上には、第１，第２フィールド絶縁膜１１０ａ，１１０ｂが形成されている。半導体基板１０１上には、第１，第２フィールド絶縁膜１１０ａ，１１０ｂを介して、層間膜１１６が形成されている。
【０００８】
従来の半導体装置では、ドレイン電極１１４とソース電極１１２間に電圧が印加されると、電界効果により第２ドレイン領域１０８近傍のドリフト領域１０２が空乏化され、ＴＡＰ電極１１５出力される電圧が例えば５０Ｖ程度になるとピンチオフされる。
【０００９】
即ち、図７に示すように、ドレイン電極１１４とソース電極１１２間に印加される電圧がピンチオフ電圧よりも低いときには、ＴＡＰ電極１１５に供給される電圧は、ドレイン電極１１４とソース電極１１２間に印加される電圧に比例する。一方、ドレイン電極１１４とソース電極１１２間に印加される電圧がピンチオフ電圧よりも高いときには、ＴＡＰ電極１１５に供給される電圧は、ピンチオフ電圧、即ち一定の電圧であり、ドレイン電極１１４とソース電極１１２間に印加される電圧よりも低い。
【００１０】
このように、従来の半導体装置１２６では、オン状態のＴＡＰ電極１１５に供給される電圧は、図７に示すように、ドレイン電極１１４の電圧に比例するから、ＴＡＰ電極１１５によりオン状態のドレイン電極１１４とソース電極１１２間のオン電圧を検出できる。
【００１１】
また、オフ状態のドレイン電極１１４に高電圧が印加されることがあっても、ＴＡＰ電極１１５に出力される電圧をピンチオフすることができる。
【００１２】
ここで、従来の半導体装置１２６の動作について、以下に説明する。
【００１３】
ソース電極１１２が負電圧になりゲート電極１１３が正電圧になった場合に、ベース領域１０３のうちゲート絶縁膜１０６を挟んでゲート電極１１３と相対する領域の表面が、Ｎ型領域に反転するので、該Ｎ型領域を通ってドレイン電極１１４とソース電極１１２間に電流を流すことができる（オン状態）。即ち、ゲート電極１１３に電圧をかけることで生じた電界によりドレイン電極１１４とソース電極１１２間に流れる電流を制御することができる。
【００１４】
ゲート電極１１３をソース電極１１２と同電位とし（オフ状態）、ドレイン電極１１４に高電圧を印加しても、ＴＡＰ電極１１５に出力される電圧を、第２ドレイン領域１０８近傍のドリフト領域１０２に拡がる空乏層により、ピンチオフすることができる。従って、ＴＡＰ電極１１５を低電圧回路（ここで、「低電圧回路」の具体例としては、例えば、従来の半導体装置を備えたスイッチング電源装置に含まれる制御回路等が挙げられる）に接続することができる。
【特許文献１】米国特許第４８１１０７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の半導体装置１２６では、以下に示す問題がある。
【００１６】
従来の半導体装置１２６では、ＴＡＰ電極１１５によりオン状態のドレイン電極１１４とソース電極１１２間のオン電圧を検出することは可能なものの、オン状態のドレイン電極１１４とソース電極１１２間に流れる電流を検出できないという問題がある。
【００１７】
なお、この問題は、例えば、ソース電極を抵抗素子を介してＧＮＤ電位に接続する構成を採用することで解決することが可能である。即ち、ソース電極を抵抗素子を介してＧＮＤ電位に接続すれば、ドレイン電極とソース電極間に流れる電流に応じて抵抗素子にかかる電圧が変わるから、この電圧を検出することで、ドレイン電極とソース電極間に流れる電流を検出できる。しかしながら、ドレイン電流が大きくなると、この抵抗素子で生じる損失が大きくなり、エネルギー効率が悪化するという問題がある。
【００１８】
前記に鑑み、本発明の目的は、オン状態のドレイン電極とソース電極間のオン電圧を検出できるだけでなく、オン状態のドレイン電極とソース電極間に流れる電流を低損失で検出できる半導体装置、及び該半導体装置を用いたエネルギー伝達装置を提供することである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、本発明に係る半導体装置は、スイッチング素子とＪＦＥＴ素子とを含む高耐圧半導体素子を備えた半導体装置であって、センス素子をさらに備え、センス素子は、半導体基板の表面に形成された第１導電型の第１のドリフト領域と、半導体基板の表面に第１のドリフト領域と隣接して形成された第２導電型の第１のベース領域と、第１のベース領域の表面に第１のドリフト領域と離隔して形成された第１導電型の第１のソース領域と、第１のソース領域と第１のドリフト領域との間の第１のベース領域上に形成された第１のゲート絶縁膜と、第１のドリフト領域の表面に第１のベース領域と離間して形成された第１導電型の第１のドレイン領域と、半導体基板上に形成され、第１のソース領域と電気的に接続するセンス電極と、第１のゲート絶縁膜上に形成された第１のゲート電極と、半導体基板上に形成され、第１のドレイン領域と電気的に接続する第１のドレイン電極とを備えている。一方、高耐圧半導体素子は、半導体基板の表面に形成された第１導電型の第２のドリフト領域と、半導体基板の表面に第２のドリフト領域と隣接して形成された第２導電型の第２のベース領域と、第２のベース領域の表面に第２のドリフト領域と離間して形成された第１導電型の第２のソース領域と、第２のソース領域と第２のドリフト領域との間の第２のベース領域上に形成された第２のゲート絶縁膜と、第２のドリフト領域の表面に第２のベース領域と離間して形成された領域（例えば、第１導電型の第２の第１ドレイン領域）と、第２のドリフト領域の表面に領域（例えば、第２の第１ドレイン領域）と離間して形成された第１導電型の第２の第２ドレイン領域と、半導体基板上に形成され、第２のベース領域及び第２のソース領域と電気的に接続する第２のソース電極と、第２のゲート絶縁膜上に形成された第２のゲート電極と、半導体基板上に形成され、領域（例えば、第２の第１ドレイン領域）と電気的に接続する電極（例えば、第２の第１ドレイン電極）と、半導体基板上に形成され、第２の第２ドレイン領域と電気的に接続する第２の第２ドレイン電極とを備え、センス素子の第１のゲート電極と、スイッチング素子の第２のゲート電極とは互いに接続され、センス素子の第１のドレイン電極と、スイッチング素子及びＪＦＥＴ素子が共有する電極（例えば、第２の第１ドレイン電極）とは互いに接続されていることを特徴とする。
【００２０】
本発明に係る半導体装置によると、センス電極に流れる電流により、オン状態の第２の第１ドレイン電極と第２のソース電極間に流れる電流を、低損失で検出できる。加えて、従来と同様に、第２の第２ドレイン電極（ＴＡＰ電極）により、オン状態の第２の第１ドレイン電極と第２のソース電極間のオン電圧を検出できる。従って、本発明に係る半導体装置は、デバイスのアプリケーション適用時の応用範囲が広い特長がある。
【００２１】
また、第２の第１ドレイン電極に高電圧が印加されることがあっても、第２の第２ドレイン領域近傍の第２のドリフト領域に拡がる空乏層により、第２の第２ドレイン電極（ＴＡＰ電極）に出力される電圧をピンチオフすることができる。
【００２２】
本発明に係る半導体装置において、半導体基板の導電型は、第２導電型であり、高耐圧半導体素子は、第２のベース領域と第２の第１ドレイン領域との間の第２のドリフト領域の表面に第２の第１ドレイン領域と離間して形成され、第２のベース領域と電気的に接続する第２導電型の第２の第１頂上半導体層をさらに備えていることが好ましい。
【００２３】
このようにすると、第２の第１頂上半導体層を備えた高耐圧半導体素子は、例えば第２の第１頂上半導体層を備えていない高耐圧半導体素子に比べて、第２のドリフト領域の濃度を濃くできるため、半導体装置のオン抵抗を小さくできる。
【００２４】
本発明に係る半導体装置において、センス素子は、第１のドリフト領域の表面に第１のドレイン領域と離間して形成され、第１のベース領域と電気的に接続する第２導電型の第１の頂上半導体層をさらに備えていることが好ましい。
【００２５】
本発明に係る半導体装置において、半導体基板の導電型は、第２導電型であり、高耐圧半導体素子は、第２のベース領域と第２の第１ドレイン領域との間の第２のドリフト領域中に第２の第１ドレイン領域と離間して形成され、第２のベース領域と電気的に接続する第２導電型の第２の第１内部半導体層をさらに備えていることが好ましい。
【００２６】
このようにすると、第２の第１内部半導体層を備えた高耐圧半導体素子は、例えば第２の第１頂上半導体層を備えた高耐圧半導体素子に比べて、第２のドリフト領域の濃度を濃くできるため、半導体装置のオン抵抗を小さくできる。
【００２７】
本発明に係る半導体装置において、領域は、第２導電型のコレクタ領域であり、電極は、コレクタ電極であり、コレクタ電極は、コレクタ領域と電気的に接続していることが好ましい。
【００２８】
このようにすると、ＩＧＢＴ型半導体装置を提供できる。また、スイッチング素子として、ＭＯＳユニポーラ素子ではなくＩＧＢＴバイポーラ素子を採用するため、半導体装置のオン抵抗をより小さくできる。
【００２９】
本発明に係る半導体装置において、領域は、第２導電型のコレクタ領域と、該コレクタ領域と隣接する第１導電型の第２の第１ドレイン領域とを含み、電極は、コレクタ／ドレイン電極であり、コレクタ／ドレイン電極は、コレクタ領域及び第２の第１ドレイン領域と電気的に接続していることが好ましい。
【００３０】
このようにすると、ターンオフ時に電子を第２の第１ドレイン領域から引き抜くことができるため、ＩＧＢＴ型半導体装置に比べて、スイッチングスピードを速くできる。
【００３１】
前記の目的を達成するため、本発明に係るエネルギー伝達装置は、本発明に係る半導体装置と、主電流を繰り返し開閉する半導体装置の開閉を制御する制御回路を含む半導体集積回路と、直流電圧源と、変圧器とを備え、変圧器は、半導体装置及び直流電圧源と直列に接続される一次巻線と、負荷と接続される第１二次巻線とを含み、変圧器の第１二次巻線から負荷へ電力が供給されるように構成されていることを特徴とする。
【００３２】
本発明に係るエネルギー伝達装置によると、センス電極に流れる電流により、オン状態の第２の第１ドレイン電極と第２のソース電極間に流れる電流を、低損失で検出できる。加えて、従来と同様に、第２の第２ドレイン電極（ＴＡＰ電極）により、オン状態の第２の第１ドレイン電極と第２のソース電極間のオン電圧を検出できる。
【００３３】
本発明に係るエネルギー伝達装置において、変圧器は、制御回路に接続される第２二次巻線をさらに含み、変圧器の第２二次巻線から制御回路へ電力が供給されるように構成されていることが好ましい。
【００３４】
本発明に係るエネルギー伝達装置において、センス電極は、制御回路に接続されていると共に、抵抗を介してグランド電位に接続されていることが好ましい。
【００３５】
このようにすると、スイッチング素子がオン状態のとき、抵抗によりセンス電極から流出するセンス電流を電圧に変換し、その電圧を制御回路で検出することで、半導体装置に流れる電流を低損失で調整できる。
【００３６】
本発明に係るエネルギー伝達装置において、半導体集積回路は、第１導電型の第１トランジスタをさらに備え、第１トランジスタは、第１抵抗を介して第２の第２ドレイン電極と接続され、第１トランジスタは、第２抵抗を介してグランド電位と接続され、第１トランジスタのゲート電位は、スイッチング素子のゲート電位と同期されていることが好ましい。
【００３７】
このようにすると、第１抵抗と第２抵抗との抵抗分割により、第２の第２ドレイン電極（ＴＡＰ電極）に出力されたオン電圧を検出できる。
【００３８】
本発明に係るエネルギー伝達装置において、半導体集積回路は、センス電極に流れるセンス電流に基づいて、比較電圧を出力する比較電圧生成器と、比較器とをさらに備え、比較器の非反転入力端子には、第２の第２ドレイン電極に出力されたオン電圧が入力され、比較器の反転入力端子には、比較電圧生成器から出力された比較電圧が入力されることが好ましい。
【００３９】
このようすると、第２の第２ドレイン電極（ＴＡＰ電極）に出力されたオン電圧と、比較電圧生成器から出力された比較電圧とを比較することで、より精度の高い過熱検知を行うことができる。従って、従来のエネルギー伝達装置に比べて、信頼性の高いエネルギー伝達装置を実現できる。
【００４０】
本発明に係るエネルギー伝達装置において、半導体集積回路は、第１導電型の第２トランジスタをさらに備え、抵抗及び第２トランジスタを介して、第２の第２ドレイン電極と制御回路とが接続され、第２トランジスタは、制御回路により、制御回路に電流を供給するバイアス電源端子の電圧が所定電圧以下のとき、オンするように制御されていることが好ましい。
【００４１】
このようにすると、第２の第２ドレイン電極（ＴＡＰ電極）により、起動時に制御回路に駆動電力を供給できるため、電源投入時に必要な起動用の低電圧を、第２の第２ドレイン電極で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【発明の効果】
【００４２】
本発明に係る半導体装置、及び該半導体装置を用いたエネルギー伝達装置によると、センス電極に流れる電流により、オン状態の第２の第１ドレイン電極と第２のソース電極間に流れる電流を、低損失で検出できる。加えて、従来と同様に、第２の第２ドレイン電極（ＴＡＰ電極）により、オン状態の第２の第１ドレイン電極と第２のソース電極間のオン電圧を検出できる。
【発明を実施するための最良の形態】
【００４３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成について示す断面図である。
【００４５】
＜半導体装置＞
本実施形態に係る半導体装置２６は、従来のようにスイッチング素子２３及びＪＦＥＴ素子２４を含む高耐圧半導体素子２５を備え、さらに、スイッチング素子２３と並列に接続するセンス素子２２を備えている。
【００４６】
センス素子２２は、センス電極１１と、第１のゲート電極１３ａと、第１のドレイン電極１４ａとを備えている。また、高耐圧半導体素子２５は、第２のソース電極１２と、第２のゲート電極１３ｂと、第２の第１ドレイン電極（以下、「第２のドレイン電極」と称す）１４ｂと、第２の第２ドレイン電極（以下、「ＴＡＰ電極」と称す）１５とを備えている。このように、半導体装置２６は、センス電極１１，第１，第２のゲート電極１３ａ，１３ｂ、第１，第２のドレイン電極１４ａ，１４ｂ、第２のソース電極１２、及びＴＡＰ電極１５を備え、５種類の電極を備えている。
【００４７】
なお、センス素子２２と、高耐圧半導体素子２５とは、共通の半導体基板１に形成されている。
【００４８】
センス素子２２及び高耐圧半導体素子２５の構成について順に説明する。
【００４９】
−センス素子−
センス素子２２において、図１に示すように、Ｐ-型半導体基板１の表面には、Ｎ型第１のドリフト領域２ａが形成されている。半導体基板１の表面には、第１のドリフト領域２ａと隣接してＰ型第１のベース領域３ａが形成されている。第１のベース領域３ａの表面には、第１のドリフト領域２ａと離間してＮ+型第１のソース領域４ａが形成されている。第１のソース領域４ａと第１のドリフト領域２ａとの間の第１のベース領域３ａ上には、第１のゲート絶縁膜６ａが形成されている。第１のドリフト領域２ａの表面には、第１のベース領域３ａと離間してＮ+型第１のドレイン領域７ａが形成されている。
【００５０】
第１のドリフト領域２ａの表面には、第１のドレイン領域７ａと離間してＰ型第１の頂上半導体層９ａが形成され、第１の頂上半導体層９ａは、第１のベース領域３ａと図示されない箇所で電気的に接続している。第１の頂上半導体層９ａ上には、第１のフィールド絶縁膜１０ａが形成されている。
【００５１】
センス電極１１は、半導体基板１上に形成され、第１のソース領域４ａと電気的に接続している。第１のゲート電極１３ａは、第１のゲート絶縁膜６ａ上に形成されている。第１のドレイン電極１４ａは、半導体基板１上に形成され、第１のドレイン領域７ａと電気的に接続している。
【００５２】
−高耐圧半導体素子−
高耐圧半導体素子２５において、図１に示すように、半導体基板１の表面には、Ｎ型第２のドリフト領域２ｂが形成されている。半導体基板１の表面には、第２のドリフト領域２ｂと隣接してＰ型第２のベース領域３ｂが形成されている。第２のベース領域３ｂの表面には、第２のドリフト領域２ｂと離間してＮ+型第２のソース領域４ｂが形成されている。第２のベース領域３ｂの表面には、第２のソース領域４ｂと隣接してＰ+型ベースコンタクト領域５が形成されている。第２のソース領域４ｂと第２のドリフト領域２ｂとの間の第２のベース領域３ｂ上には、第２のゲート絶縁膜６ｂが形成されている。第２のドリフト領域２ｂの表面には、第２のベース領域３ｂと離間してＮ+型第２の第１ドレイン領域７ｂが形成されている。第２のドリフト領域２ｂの表面には、第２の第１ドレイン領域７ｂと離間してＮ+型第２の第２ドレイン領域８が形成されている。
【００５３】
第２のベース領域３ｂと第２の第１ドレイン領域７ｂとの間の第２のドリフト領域２ｂの表面には、第２の第１ドレイン領域７ｂと離間してＰ型第２の第１頂上半導体層９ｂ１が形成され、第２の第１頂上半導体層９ｂ１は、第２のベース領域３ｂと図示されない箇所で電気的に接続している。第２の第１ドレイン領域７ｂと第２の第２ドレイン領域８との間の第２のドリフト領域２ｂの表面には、第２の第１ドレイン領域７ｂ及び第２の第２ドレイン領域８と離間してＰ型第２の第２頂上半導体層９ｂ２が形成され、第２の第２頂上半導体層９ｂ２は、第２のベース領域３ｂと図示されない箇所で電気的に接続している。第２の第１，第２頂上半導体層９ｂ１，９ｂ２上には、第２の第１，第２フィールド絶縁膜１０ｂ１，１０ｂ２が形成されている。
【００５４】
第２のソース電極１２は、半導体基板１上に形成され、第２のベース領域３ｂ及び第２のソース領域４ｂと電気的に接続している。第２のゲート電極１３ｂは、第２のゲート絶縁膜６ｂ上に形成されている。第２のドレイン電極１４ｂは、半導体基板１上に形成され、第２の第１ドレイン領域７ｂと電気的に接続している。ＴＡＰ電極１５は、半導体基板１上に形成され、第２の第２ドレイン領域８と電気的に接続している。
【００５５】
センス素子２２と高耐圧半導体素子２５とが共通して形成された半導体基板１上には、第１のフィールド絶縁膜１０ａ、及び第２の第１，第２フィールド絶縁膜１０ｂ１，１０ｂ２を介して、層間膜１６が形成されている。
【００５６】
本実施形態に係る半導体装置２６が従来の半導体装置（図６：１２６参照）と相違する点は、スイッチング素子２３と並列に接続するセンス素子２２をさらに備えている点である。
【００５７】
スイッチング素子２３とセンス素子２２とは、同時にオン状態、又はオフ状態となる。オン状態時に、センス素子２２に流れる電流は、センス比に応じてスイッチング素子２３に流れる電流と比例関係にある。具体的には例えば、センス素子２２に流れる電流を１とすると、スイッチング素子２３に流れる電流は１０００である。
【００５８】
本実施形態によると、センス電極１１に流れる電流により、オン状態の第２のドレイン電極１４ｂと第２のソース電極１２間に流れる電流を、低損失で検出できる。加えて、従来と同様に、ＴＡＰ電極１５により、オン状態の第２のドレイン電極１４ｂと第２のソース電極１２間のオン電圧を検出できる。従って、本実施形態に係る半導体装置は、デバイスのアプリケーション適用時の応用範囲が広い特長がある。
【００５９】
なお、センス素子２２は、一般的な半導体プロセスにより、製造コストを増大させずに製造することができる。
【００６０】
以下に、本発明の第１の実施形態に係るスイッチング電源装置について、図２を参照しながら説明する。図２は、本発明の第１の実施形態に係るスイッチング電源装置の回路図である。
【００６１】
＜スイッチング電源装置＞
本実施形態に係るスイッチング電源装置は、図２に示すように、本実施形態に係る半導体装置２６と、主電流を繰り返し開閉する（主電流をスイッチングする）半導体装置２６の開閉を制御する制御回路２８を含む半導体集積回路３６と、直流電圧源４０と、変圧器４８とを備えている。変圧器４８は、半導体装置２６及び直流電圧源４０と直列に接続される一次巻線４１と、負荷と接続される第１二次巻線４２と、制御回路２８に接続される第２二次巻線４５とを含む。本実施形態に係る半導体装置２６は、変圧器４８の第１二次巻線４２から負荷へ電力が供給されると共に、変圧器４８の第２二次巻線４５から制御回路２８へ電力が供給されるように構成されている。
【００６２】
センス電極１１は、制御回路２８に接続されていると共に、抵抗２７を介してＧＮＤ電位（グランド電位）に接続されている。
【００６３】
なお、半導体装置２６と半導体集積回路３６とは、共通の半導体基板に形成されていても良いし、個別の半導体基板に形成されていても良い。
【００６４】
本実施形態に係るスイッチング電源装置を構成する各構成要素について順に説明する。
【００６５】
−半導体装置−
本実施形態に係る半導体装置２６は、図２に示すように、スイッチング素子２３と、ＪＦＥＴ素子２４とに加えて、スイッチング素子２３と並列に接続するセンス素子２２とを備えている。
【００６６】
−半導体集積回路−
半導体集積回路３６は、制御回路２８を備えている。制御回路２８は、例えばパルス幅変調等を利用して、主電流をスイッチングする半導体装置２６の開閉を制御する。
【００６７】
加えて、半導体集積回路３６は、耐圧が例えば１００ＶのＮ型第１トランジスタ２９を備えている。第１トランジスタ２９は、第１抵抗３０を介して、ＴＡＰ電極１５と接続している。第１トランジスタ２９は、第２抵抗３１を介して、ＧＮＤ電位と接続している。第１トランジスタ２９のゲート電位は、スイッチング素子２３のゲート電位と同期されている。
【００６８】
さらに、半導体集積回路３６は、比較電圧生成器３２と、比較器３３とを備えている。比較電圧生成器３２は、センス電極１１に流れるセンス電流に基づいて、比較電圧を出力する。比較器３３の非反転入力端子には、ＴＡＰ電極１５に出力されたオン電圧が入力され、比較器３３の反転入力端子には、比較電圧生成器３２から出力された比較電圧が入力される。
【００６９】
また、半導体集積回路３６は、耐圧が例えば１００ＶのＮ型第２トランジスタ３４を備えている。ＴＡＰ電極１５と制御回路２８とは、抵抗３５及び第２トランジスタ３４を介して接続している。第２トランジスタ３４は、制御回路２８により、Vbias電源端子３７の電圧が所定電圧以下のとき、オンするように制御されている。
【００７０】
−直流電圧源−
直流電圧源４０は、ダイオードブリッジ３８と、フィルタコンデンサ３９とから構成されている。直流電圧源４０には、交流電源ｅが供給される。
【００７１】
−変圧器−
変圧器４８は、一次巻線４１と、第１二次巻線４２と、第２二次巻線４５とを含む。変圧器４８の第１二次巻線４２は、ダイオード４３及びフィルタコンデンサ４４と接続している。また、変圧器４８の第２二次巻線４５は、ダイオード４６及びフィルタコンデンサ４７と接続している。
【００７２】
本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【００７３】
既述の通り、センス電極１１に流れる電流により、オン状態の第２のドレイン電極１４ｂと第２のソース電極１２間に流れる電流を、低損失で検出できるという特有の効果を得ることができる。
【００７４】
加えて、本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【００７５】
図２に示すように、センス電極１１は、制御回路２８に接続されていると共に、抵抗２７を介してＧＮＤ電位に接続されている。これにより、スイッチング素子２３がオン状態のとき、抵抗２７によりセンス電極１１から流出するセンス電流を電圧に変換し、その電圧を制御回路２８で検出することで、半導体装置２６に流れる電流を低損失で調整できるという特有の効果を得ることができる。
【００７６】
さらに、本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【００７７】
比較器３３において、ＴＡＰ電極１５に出力されたオン電圧と、比較生成器３２から出力された比較電圧とを比較することで、より精度の高い過熱検知を行うことができるという特有の効果を得ることができる。
【００７８】
この特有の効果について、１４０℃の下、本実施形態に係るスイッチング電源装置の過熱検知を行う場合を具体例に挙げて説明する。
【００７９】
ＴＡＰ電極１５に出力されたオン電圧は、以下に示す構成により、検出される。
【００８０】
図２に示すように、第１トランジスタ２９のドレイン電極は、第１抵抗３０を介して、ＴＡＰ電極１５と接続している。第１トランジスタ２９のソース電極は、第２抵抗３１を介して、ＧＮＤ電位と接続している。第１トランジスタ２９のゲート電位は、スイッチング素子２３のゲート電位と同期されており、スイッチング素子２３がターンオンするタイミングに合わせて、第１トランジスタ２９もターンオンする。
【００８１】
これにより、第１抵抗３０と第２抵抗３１との抵抗分割により、例えば１４０℃の下、スイッチング素子２３のターンオン時にＴＡＰ電極１５に出力されたオン電圧を検出できる。
【００８２】
また、比較電圧は、以下に示す構成により、比較生成器３２から出力される。なお、スイッチング素子２３は、そのオン抵抗が温度に対して正の相関をもち、ある温度（例えば１４０℃）のときのＴＡＰ電極１５の電圧が、第２のドレイン電極１４ｂに流れるドレイン電流に対して、一義的に決まる場合を具体例に挙げて説明する。
【００８３】
図３に示す結果は、例えば１４０℃の下、ドレイン電流に対するＴＡＰ電極１５の電圧を予め測定した結果である。
【００８４】
抵抗２７によりセンス電極１１から流出するセンス電流を電圧に変換し、その電圧に基づいて、第２のドレイン電極１４ｂに流れるドレイン電流を求める。この求められたドレイン電流と、図３に示す結果とに基づいて、ＴＡＰ電極１５の電圧が求められ、この求められたＴＡＰ電極１５の電圧（以下、「比較電圧」と称す）が、比較電圧生成器３２から出力される。
【００８５】
ここで、比較器３３の非反転入力端子には、ＴＡＰ電極１５に出力されたオン電圧が入力される。一方、比較器３３の反転入力端子には、比較電圧生成器３２から出力された比較電圧が入力される。そして、ＴＡＰ電極１５に出力されたオン電圧が比較電圧に到達すると、半導体装置２６は過熱状態（異常状態）であると判定されて、比較器３３は正電圧を出力し、制御回路２８により第２のゲート電極１３ｂを負バイアスしてスイッチング素子２３をオフ状態にする。
【００８６】
このように、ＴＡＰ電極１５に出力されたオン電圧と、センス電極１１から流出するセンス電流を利用して生成された比較電圧とを比較することで、より精度の高い過熱検知を行うことができるという特有の効果を得ることができる。従って、従来のスイッチング電源装置に比べて、信頼性の高いスイッチング電源装置を実現できる。
【００８７】
また、本実施形態に係るスイッチング電源装置は、従来のスイッチング電源装置と同様の効果、即ち、ＴＡＰ電極１５により、起動時に制御回路２８に駆動電力を供給できるという効果を得ることができる。詳細には、上述したようにＴＡＰ電極１５の電圧はピンチオフされるため、変圧器４８の一次巻線４１から第２のドレイン電極１４ｂに高電圧が印加されることがあっても、ＴＡＰ電極１５の電圧は一定、即ちピンチオフ電圧（例えば５０Ｖ程度）であるため、ＴＡＰ電極１５を制御回路２８と接続して制御回路２８に駆動電力を供給できるという効果を得ることができる。
【００８８】
ここで、ＴＡＰ電極１５により、起動時（電源投入時）に制御回路２８に駆動電力を供給する動作について説明する。
【００８９】
第２トランジスタ３４は、制御回路２８により、Vbias電源端子３７の電圧が所定電圧以下のとき、オンするように制御される。従って、交流電源ｅが投入されると、直流電圧源４０で発生し一次巻線４１を経た直流電流の一部は、ＪＦＥＴ素子２４のＴＡＰ電極１５から、オン状態の第２トランジスタ３４を通って制御回路２８に供給され、制御回路２８が起動する。
【００９０】
すると、スイッチング素子２３は開閉動作を繰り返すので、変圧器４８の第２二次巻線４５に電圧が誘起され、ダイオード４６を経て、Vbias電源端子３７から制御回路２８に電流が供給される。Vbias電源端子３７の電圧が所定電圧を超えると、第２トランジスタ３４はオフ状態となって、制御回路２８は定常の動作状態になる。
【００９１】
このように、電源投入時に必要な起動用の低電圧を、ＴＡＰ電極１５で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【００９２】
また、特に図示しないが、ＴＡＰ電極１５の電位を抵抗分割した電圧を用いて、制御回路２８でスイッチング素子２３がターンオンするタイミングを検出することも可能である。
【００９３】
なお、本実施形態では、エネルギー伝達装置として、スイッチング電源装置を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、交流インバータ装置等を用いてもよい。
【００９４】
また、本実施形態では、スイッチング素子２３は、図３に示すようにそのオン抵抗が温度に対して正の相関をもつ場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、そのオン抵抗が温度に対して負の相関をもつ場合においても同様の効果を得ることができる。
【００９５】
また、本実施形態では、図１に示すように、第２の第１頂上半導体層９ｂ１及び第２の第２頂上半導体層９ｂ２の双方を備えた高耐圧半導体素子２５を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２の第１頂上半導体層９ｂ１のみを備えた高耐圧半導体素子でもよい。
【００９６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置を構成する高耐圧半導体素子２５Ａ部分の構成について示す断面図である。なお、図４において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１に示す符号と同一の符号を付すことにより、本実施形態では、第１の実施形態と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【００９７】
本実施形態と第１の実施形態との相違点は、第１の実施形態における第２の第１，第２の頂上半導体層９ｂ１，９ｂ２の代わりに、第２の第１，第２の内部半導体層１７ｂ１，１７ｂ２を設ける点である。
【００９８】
詳細には、第１の実施形態では、図１に示すように、第２のベース領域３ｂと第２の第１ドレイン領域７ｂとの間の第２のドリフト領域２ｂの表面に、第２の第１ドレイン領域７ｂと離間して第２の第１頂上半導体層９ｂ１が形成されている。また、第２の第１ドレイン領域７ｂと第２の第２ドレイン領域８との間の第２のドリフト領域２ｂの表面に、第２の第１，第２ドレイン領域７ｂ，８と離間して第２の第２頂上半導体層９ｂ２が形成されている。
【００９９】
これに対し、本実施形態では、図４に示すように、第２のベース領域３ｂと第２の第１ドレイン領域７ｂとの間の第２のドリフト領域２ｂ中に、第２の第１ドレイン領域７ｂと離間して第２の第１内部半導体層１７ｂ１が形成されている。また、第２の第１ドレイン領域７ｂと第２の第２ドレイン領域８との間の第２のドリフト領域２ｂ中に、第２の第１，第２ドレイン領域７ｂ，８と離間して第２の第２内部半導体層１７ｂ２が形成されている。
【０１００】
本実施形態によると、第２の第１，第２頂上半導体層９ｂ１，９ｂ２の代わりに、第２の第１，第２内部半導体層１７ｂ１，１７ｂ２を設けることにより、本実施形態における高耐圧半導体素子２５Ａの耐圧を、第１の実施形態における高耐圧半導体素子２５の耐圧と同程度としたとき、本実施形態における第２のドリフト領域２ｂの濃度を、第１の実施形態における第２のドリフト領域２ｂの濃度よりも濃くできるため、半導体装置のオン抵抗を小さくできる。
【０１０１】
加えて、第１の実施形態では、第２の第２頂上半導体層９ｂ２下の第２のドリフト領域２ｂが主に空乏化されるのに対して、本実施形態では、第２の第２内部半導体層１７ｂ２周囲の第２のドリフト領域２ｂが主に空乏化されるので、第１の実施形態に比べて、第２のドリフト領域２ｂのうち空乏化される領域を拡げて、ＴＡＰ電極１５に出力される電圧を、より容易にピンチオフすることができる。
【０１０２】
なお、本実施形態における高耐圧半導体素子２５Ａは、一般的な半導体プロセスにより、第１の実施形態における高耐圧半導体素子２５に比べて、製造コストを増大させずに製造することができる。
【０１０３】
また、本実施形態では、図４に示すように、第２の第１内部半導体層１７ｂ１及び第２の第２内部半導体層１７ｂ２の双方を備えた高耐圧半導体素子２５Ａを具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２の第１内部半導体層１７ｂ１のみを備えた高耐圧半導体素子でもよい。
【０１０４】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の構成について、図５を参照しながら説明する。図５は、本発明の第３の実施形態に係る半導体装置を構成するスイッチング素子２３Ｂ部分の斜視図である。なお、図５において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１に示す符号と同一の符号を付すことにより、本実施形態では、第１の実施形態と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１０５】
本実施形態と第１の実施形態との相違点は、第２の第１ドレイン領域に加えてコレクタ領域（図５：１８参照）を設けて、スイッチング素子をＩＧＢＴ化した点である。
【０１０６】
詳細には、第１に、第１の実施形態では、第２のドリフト領域２ｂの表面に、図１に示すように、第２の第１ドレイン領域７ｂが形成されている。これに対して、本実施形態では、第２のドリフト領域２ｂの表面に、図５に示すように、Ｐ型コレクタ領域１８及び該コレクタ領域１８と隣接するＮ+型第２の第１ドレイン領域１９が形成されている。
【０１０７】
第２に、第１の実施形態では、第２のベース領域３ｂ及び第２のソース領域４ｂと電気的に接続する第２のソース電極１２が設けられている。これに対して、本実施形態では、第２のベース領域３ｂ及び第２のソース領域４ｂと電気的に接続するエミッタ／ソース電極２０が設けられている。
【０１０８】
第３に、第１の実施形態では、第２の第１ドレイン領域７ｂと電気的に接続する第２のドレイン電極１４ｂが設けられている。これに対して、本実施形態では、コレクタ領域１８及び第２の第１ドレイン領域１９と電気的に接続するコレクタ／ドレイン電極２１が設けられている。
【０１０９】
スイッチング素子２３Ｂにおいて、コレクタ／ドレイン電極２１とエミッタ/ソース電極２０間を正バイアスして第２のゲート電極１３ｂに正電圧を印加すると、第２の第１ドレイン領域１９から第２のソース領域４ｂを経てエミッタ／ソース電極２０へ電流が流れ始める（ＭＯＳＦＥＴ動作）。そして、コレクタ領域１８下の第２のドリフト領域２ｂの電位がコレクタ領域１８の電位と比べて約０．６Ｖだけ下がると、コレクタ領域１８から第２のドリフト領域２ｂへホールが注入されて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わる。これにより、半導体装置のオン抵抗をより小さくできる。
【０１１０】
また、ターンオフ時に電子を第２の第１ドレイン領域１９から引き抜くことができるため、スイッチングスピードを速くできる。
【０１１１】
ここで、ＴＡＰ電極によるオン電圧検出によるドレイン電流の調整は、特にＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り替わり前後で困難であることが実験的に分かっている。このため、ドレイン電流の調整は、従来のようにＴＡＰ電極によるオン電圧検出により行うのではなく、本発明のようにセンス電極から流出するセンス電流を利用して行うことが望ましい。
【０１１２】
なお、本実施形態におけるスイッチング素子２３Ｂは、一般的な半導体プロセスにより、第１の実施形態におけるスイッチング素子２３に比べて、製造コストを増大させずに製造することができる。
【０１１３】
また、本実施形態では、第２の第１ドレイン領域１９に加えてコレクタ領域１８を設けた構成を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２の第１ドレイン領域の代わりにコレクタ領域のみを設けた構成でもよい。
【０１１４】
なお、第１〜第３の実施形態では、電流が半導体基板１に対して横方向に流れる横型半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、電流が半導体基板に対して縦方向に流れる縦型半導体装置でもよい。
【０１１５】
また、第１，第３の実施形態では、第２のドリフト領域２ｂの表面に形成された第２の第１，第２頂上半導体層９ｂ１，９ｂ２を備えた半導体装置を具体例に挙げて説明する一方、第２の実施形態では、第２のドリフト領域２ｂ中に形成された第２の第１，第２内部半導体層１７ｂ１，１７ｂ２を備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、頂上半導体層及び内部半導体層を備えていない半導体装置においても、本発明を適用できる。
【産業上の利用可能性】
【０１１６】
本発明は、センス電極に流れる電流により、オン状態の高耐圧半導体素子におけるドレイン電極とソース電極間に流れる電流を、低損失で検出できるので、高耐圧半導体素子を含む半導体装置、及び該半導体装置を備えたエネルギー伝達装置に有用である。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態に係る半導体装置の構成について示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を用いたスイッチング電源装置の回路図である。
【図３】スイッチング素子の特性を表すグラフである。
【図４】本発明の第２の実施形態に係る半導体装置を構成するスイッチング素子及びＪＦＥＴ素子部分の構成について示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置を構成するスイッチング素子部分の構成について示す斜視図である。
【図６】従来の半導体装置の構成について示す断面図である。
【図７】ＴＡＰ電極のピンチオフ特性を表すグラフである。
【符号の説明】
【０１１８】
１    半導体基板
２ａ  第１のドリフト領域
２ｂ  第２のドリフト領域
３ａ  第１のベース領域
３ｂ  第２のベース領域
４ａ  第１のソース領域
４ｂ  第２のソース領域
５    ベースコンタクト領域
６ａ  第１のゲート絶縁膜
６ｂ  第２のゲート絶縁膜
７ａ  第１のドレイン領域
７ｂ  第２の第１ドレイン領域
８    第２の第２ドレイン領域
９ａ  第１の頂上半導体層
９ｂ１  第２の第１頂上半導体層
９ｂ２  第２の第２頂上半導体層
１０ａ  第１のフィールド絶縁膜
１０ｂ１  第２の第１フィールド絶縁膜
１０ｂ２  第２の第２フィールド絶縁膜
１１    センス電極
１２    第２のソース電極
１３ａ  第１のゲート電極
１３ｂ  第２のゲート電極
１４ａ  第１のドレイン電極
１４ｂ  第２の第１ドレイン電極（第２のドレイン電極）
１５    第２の第２ドレイン電極（ＴＡＰ電極）
１６    層間膜
１７ｂ１  第２の第１内部半導体層
１７ｂ２  第２の第２内部半導体層
１８    コレクタ領域
１９    第２の第１ドレイン領域
２０    エミッタ／ソース電極
２１    コレクタ／ドレイン電極
２２    センス素子
２３，２３Ａ，２３Ｂ    スイッチング素子
２４，２４Ａ    ＪＦＥＴ素子
２５，２５Ａ    高耐圧半導体素子
２６    半導体装置
２７    抵抗
２８    制御回路
２９    第１トランジスタ
３０    第１抵抗
３１    第２抵抗
３２    比較電圧生成器
３３    比較器
３４    第２トランジスタ
３５    抵抗
３６    半導体集積回路
３７    Vbias端子
３８    ダイオードブリッジ
３９    フィルタコンデンサ
４０    直流電圧源
４１    一次巻線
４２    第１二次巻線
４３    ダイオード
４４    フィルタコンデンサ
４５    第２二次巻線
４６    ダイオード
４７    フィルタコンデンサ
４８    変圧器