(57)【要約】【課題】消費電力を抑制することができるアナログデジタル変換回路を提供する。【解決手段】抵抗体３、上位コンパレータ４ａ、下位コンパレータ４ｂ、上位エンコーダ結果記憶手段６、前値上位コンパレータ７を備え、先発の入力信号の上位コードを上位エンコーダ結果記憶手段に記憶しておき、前値上位コンパレータで次発の入力信号の電圧値を判断し、先発の入力信号の上位コードと同一の上位コードである場合には、上位コンパレータ及び上位エンコーダを駆動することなく、上位エンコーダ結果記憶手段に記憶された上位コードを次発の入力信号の上位コードとして採用する。【選択図】図１
2009260810.tif 000002
【特許請求の範囲】
【請求項１】
ｘ個（ｘ：２以上の整数）ずつを組として組分けされた抵抗素子が直列接続され、一端に第１の電圧が印加されると共に他端に第２の電圧が印加された抵抗体と、
前記組同士の接続地点の電圧値と被変換入力電圧の電圧値とを入力信号とし、被変換入力電圧の上位ビットの変換コードを出力信号とする上位コンパレータと、
前記上位ビットの変換コードに基づいて選択される前記組の前記抵抗素子同士の接続地点の電圧値と被変換入力電圧の電圧値を入力信号とし、被変換入力電圧の下位ビットの変換コードを出力信号とする下位コンパレータと、
先発の被変換入力電圧の上位ビットの変換コードを記憶する記憶手段と、
次発の被変換入力電圧の電圧値が所定範囲内の場合には、次発の被変換入力電圧の上位ビットの変換コードとして前記記憶手段に記憶された変換コードを採用し、次発の被変換入力電圧の電圧値が所定範囲外の場合には、次発の被変換入力電圧の上位ビットの変換コードを決定すべく前記上位コンパレータを駆動する制御手段とを備える
アナログデジタル変換回路。
【請求項２】
前記制御手段は、次発の被変換入力電圧が先発の被変換入力電圧と同一の上位ビットの変換コードに該当するか否かを判断し、
次発の被変換入力電圧が先発の被変換入力電圧と同一の上位ビットの変換コードに該当する場合には、次発の被変換入力電圧の上位ビットの変換コードとして前記記憶手段に記憶された変換コードを採用し、
次発の被変換入力電圧が先発の被変換入力電圧と異なる上位ビットの変換コードに該当する場合には、前記上位コンパレータを駆動する
請求項１に記載のアナログデジタル変換回路。
【請求項３】
第（２ｎ−１）番目（ｎ：自然数）の被変換入力電圧の下位ビットの変換コードを出力信号とする第１の下位コンパレータと、
第（２ｎ）番目の被変換入力電圧の下位ビットの変換コードを出力信号とする第２の下位コンパレータとを備える
請求項１または請求項２に記載のアナログデジタル変換回路。
【請求項４】
次発の被変換入力電圧の電圧値が所定範囲内か否かを判断する工程と、
次発の被変換入力電圧の電圧値が所定範囲内の場合には、記憶手段に記憶されている先発の被変換入力電圧の上位ビットの変換コードを次発の被変換入力電圧の上位ビットの変換コードとして採用することで次発の被変換入力電圧の上位ビットの変換コードを決定し、次発の被変換入力電圧の電圧値が所定範囲外の場合には、ｘ個（ｘ：２以上の整数）ずつを組として組分けされた抵抗素子が直列接続され、一端に第１の電圧が印加されると共に他端に第２の電圧が印加された抵抗体の前記組同士の接続地点の電圧値と次発の被変換入力電圧の電圧値から次発の被変換入力電圧の上位ビットの変換コードを決定する工程と、
前記上位ビットの変換コードに基づいて選択される前記組の前記抵抗素子同士の接続地点の電圧値と被変換入力電圧の電圧値から次発の被変換入力電圧の下位ビットの変換コードを決定する工程とを備える
アナログデジタル変換方法。
【請求項５】
次発の被変換入力電圧値が所定範囲内か否かの判断は、次発の被変換入力電圧が先発の被変換入力電圧と同一の上位ビットの変換コードに該当するか否かを判断する
請求項４に記載のアナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログデジタル変換回路及びアナログデジタル変換方法に関する。詳しくは、アナログ信号を上位及び下位の２段階でデジタル信号に変換する直列方式のアナログデジタル変換回路及びアナログデジタル変換方法に係るものである。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するアナログデジタル変換器（ＡＤ変換器）には各種の変換方式が提案されている。一般的にはアナログ信号の振幅を変換ビット数と等しくなる様に量子化し、量子化された信号を複数個のコンパレータに入力してデジタルコードに変換するフラッシュタイプ（並列型）のＡＤ変換回路が多用されている（例えば、特許文献１参照。）。
【０００３】
図３は従来のフラッシュタイプのＡＤ変換回路を説明するための模式図であり、ここで示すフラッシュタイプのＡＤ変換回路１０１では、複数の抵抗素子１０２が直列接続されて構成された抵抗体１０３と、複数のコンパレータ１０４とを備える。抵抗体は、その一端に第１の電圧Ｖ１が印加されると共に他端に第２の電圧Ｖ２が印加されており、基準となる電位（第１の電圧と第２の電圧の電位差）を各抵抗素子で分圧している。コンパレータは、抵抗素子同士の各接続地点に対応して配置されており、抵抗素子同士の接続地点の電圧値と入力信号（アナログ信号）である被変換入力電圧Ｖｉｎとを比較して変換コードを出力する。この様にして出力された変換コードに基づいてデジタル信号を得ることによって、アナログ信号をデジタル信号に変換できるのである。
【０００４】
上記のフラッシュタイプのＡＤ変換回路は、原理的には高速動作が可能であるものの、変換ビット数をＮとした場合に、少なくとも２Ｎ−１個のコンパレータが必要となり、例えば８ビットの変換コードを得るためには２５５個のコンパレータが必要となる。そのために、高分解能のデジタルコードを得るためには、数万個の能動素子をＩＣ化によって形成することが要請されることとなってしまう。
【０００５】
そこで、上位の変換コード及び下位の変換コードを出力し、出力された上位変換コード及び下位変換コードに基づいてデジタル信号を得ることによって、アナログ信号をデジタル信号に変換するＡＤ変換回路（２段フラッシュ型ＡＤ変換回路）が提案されている。
【０００６】
即ち、２段フラッシュ型ＡＤ変換回路は、アナログ信号をＮビットのデジタル信号に変換する際に、先ず、アナログ信号を粗い量子化によって数値化し、上位のａビットの変換コードを得る。その後に、この上位の変換コードの誤差、即ち量子化ノイズを少なくするために、上位の量子化範囲を細分化して数値化し、下位のｂ（ｂ＝N−ａ）ビットの変換コードを得る。そして、これら上位及び下位の変換コードに基づいてデジタル信号を得ることによって、アナログ信号をデジタル信号に変換するというものである。
【０００７】
図４は２段フラッシュ型ＡＤ変換回路を説明するための概念図であり、ここで示す２段フラッシュ型ＡＤ変換回路１１１では、４個ずつを組として組分けされた抵抗素子１１２が直列接続されて構成された抵抗体１１３と、複数のコンパレータ１１４とを備える。抵抗体はその一端に第１の電圧Ｖ１が印加されると共に他端に第２の電圧Ｖ２が印加されており、基準となる電位（第１の電圧と第２の電圧の電位差）を各抵抗素子で分圧している。コンパレータは上位コンパレータ１１４ａと下位コンパレータ１１４ｂの２種類がある。上位コンパレータ１１４ａは、組同士の接続地点に対応して配置されており、組同士の接続地点の電圧値と入力信号（アナログ信号）である被変換入力電圧Ｖｉｎとを比較して上位コンパレータの変換コード（上位コード）を出力する。下位コンパレータ１１４ｂは、上位コードに基づいて決定される組の抵抗素子同士の各接続地点に接続され、各接続地点の電圧値と入力信号（アナログ信号）である被変換入力電圧Ｖｉｎとを比較して下位コンパレータの変換コード（下位コード）を出力する。例えば、図４の場合では、上位コードに基づいて、下位コンパレータの接続先が図中符号Ａ〜Ｄで示すいずれの組であるかが決定されることとなり、決定された組に下位コンパレータが接続されて下位コードが出力されることとなる。この様にして出力された上位コード及び下位コードに基づいてデジタル信号を得ることで、アナログ信号をデジタル信号に変換するというものである。
【０００８】
図５は上記した様な２段フラッシュ型ＡＤ変換回路を用いてＡＤ変換を行なう際のタイミングチャートを示している。ここでは１０ビットの分解能を有する２段フラッシュ型ＡＤ変換回路を用いてＡＤ変換を行なう場合について説明を行なう。また、下位コンパレータとして第１の下位コンパレータと第２の下位コンパレータが設けられ、２つのコンパレータが交互に下位コードを出力する場合を例に挙げて説明を行なう。
【０００９】
なお、図中符合Ｖｉｎ（ｎ）はｎ番目の入力信号の確定タイミングを示しており、図中符合ＭＤ（ｎ）はｎ番目の入力信号の上位コード、図中符合ＲＶ（ｎ）はｎ番目の入力信号の下位リファレンス電圧を示している。また、図中符合ＣＵは上位コンパレータの状態、図中符合ＣＤ１は第１の下位コンパレータの状態、図中符合ＣＤ２は第２の下位コンパレータの状態を示している。更に、図中符合Ｓ（ｎ）はｎ番目の入力信号のサンプリング期間、図中符合Ｈ（ｎ）はｎ番目の入力信号の入力ホールド期間、図中符合Ｃ（ｎ）はｎ番目の入力信号のコンパレート期間を示している。
【００１０】
従来の２段フラッシュ型ＡＤ変換回路を用いたＡＤ変換では、先ず、図中符合ｔ１で示すクロック信号ＣＬＫの立ち下がりタイミングで入力信号（アナログ信号）Ｖｉｎのサンプリングデータを確定する。
【００１１】
次に、サンプリングデータが確定すると、上位コンパレータ及び上位エンコーダによって、上位５ビットの変換コードＭＤを決定する。具体的には、符合ｔ１のタイミングで確定したサンプリングデータについて、図中符合ｔ２で示す期間に上位コンパレータ及び上位エンコーダで上位５ビットの変換コードＭＤ（１）を決定する。
【００１２】
なお、上位５ビットの変換コードＭＤが確定すると、同時に下位コンパレータを択一的に選択するための基準データである下位リファレンス電圧ＲＶが確定することとなる。具体的には、符合ｔ１のタイミングで確定したサンプリングデータの上位５ビットの変換コードＭＤ（１）が確定すると、符合ｔ１のタイミングで確定したサンプリングデータの下位リファレンス電圧ＲＶ（１）が確定することとなる。
【００１３】
下位リファレンス電圧ＲＶ（１）が確定すると、図中符合ｔ３で示すタイミングで、第１の下位コンパレータによる符合ｔ１のタイミングで確定したサンプリングデータのコンパレート作業を開始する。
即ち、符合ｔ３で示すタイミングでＭＤ（１）とＲＶ（１）を確定することで、第１の下位コンパレータによって、符合ｔ１で示すタイミングでサンプリングしたデータについてのコンパレート作業を開始する。
【００１４】
次に、図中符合ｔ４で示すタイミングで、符合ｔ１のタイミングで確定したサンプリングデータについての下位５ビットの変換コードＬＤ（１）を確定する。なお、図中符合ＬＤ１は第１の下位コンパレータが出力する下位５ビットの変換コードＬＤを示している。
【００１５】
その後、図中符合ｔ５で示すタイミングで上位５ビットの変換コードＭＤ（１）と下位５ビットの変換コードＬＤ（１）とを組み合わせ、符合ｔ１のタイミングで確定したサンプリングデータのデジタル値ＯＵＴ（１）を出力する。
【００１６】
上記の様にしてデジタル値ＯＵＴ（１）が出力されるのであるが、続いて出力されるデジタル値ＯＵＴ（２）について以下説明を行なう。
デジタル値ＯＵＴ（２）の出力のためには、図中符合ｔ３で示すクロック信号ＣＬＫの立ち下がりタイミングで入力信号（アナログ信号）Ｖｉｎのサンプリングデータを確定する。
【００１７】
次に、サンプリングデータが確定すると、上位コンパレータ及び上位エンコーダによって、上位５ビットの変換コードＭＤを決定する。具体的には、符合ｔ３のタイミングで確定したサンプリングデータについて、図中符合ｔ６で示す期間に上位コンパレータ及び上位エンコーダで上位５ビットの変換コードＭＤ（２）を決定する。上位５ビットの変換コードＭＤ（２）が確定すると、同時に下位リファレンス電圧ＲＶ（２）についても確定することとなる。
【００１８】
続いて、下位リファレンス電圧ＲＶ（２）が決定すると、図中符合ｔ７で示すタイミングで、第２の下位コンパレータによる符合ｔ３で示すタイミングでサンプリングしたデータについてのコンパレート作業を開始する。
即ち、符合ｔ７で示すタイミングでＭＤ（２）とＲＶ（２）を確定することで、第２の下位コンパレータによって、符合ｔ３で示すタイミングでサンプリングしたデータについてのコンパレート作業を開始する。
【００１９】
次に、図中符合ｔ５で示すタイミングで、符合ｔ３のタイミングで確定したサンプリングデータについての下位５ビットの変換コードＬＤ（２）を確定する。なお、図中符合ＬＤ２は第２の下位コンパレータが出力する下位５ビットの変換コードＬＤを示している。
【００２０】
その後、図中符合ｔ８で示すタイミングで上位５ビットの変換コードＭＤ（２）と下位５ビットの変換コードＬＤ（２）とを組み合わせ、符合ｔ３のタイミングで確定したサンプリングデータのデジタル値ＯＵＴ（２）を出力する。
【００２１】
以上の様にして、従来の２段フラッシュ型ＡＤ変換回路を用いてＡＤ変換が行なわれることとなるのであるが、以下では、２段フラッシュ型ＡＤ変換回路の具体的な構成について、更に詳細に説明を行なう。
【００２２】
図６は２段フラッシュ型ＡＤ変換回路を説明するための模式的なブロック図であり、アナログ信号を４ビットのデジタル信号に変換する回路構成を示している。ここで示す２段フラッシュ型ＡＤ変換回路では、基準抵抗Ｒ１〜Ｒ１６が基準電位ＶＲＴ〜ＶＲＢ（０〜２Ｖ）の端子に直列に接続されている。また、上位コンパレータＣＵ１〜ＣＵ３は一方の入力端子に変換すべきアナログ信号Ｖｉｎが供給され、他方の入力端子に基準抵抗Ｒ１〜Ｒ１６で分圧された粗い量子化レベルの基準電圧（Ｖ１、Ｖ２、Ｖ３）が入力されている。更に、下位コンパレータＣＤ１〜ＣＤ３はアナログ信号Ｖｉｎが一方の入力端子に供給され、他方の入力端子には基準抵抗Ｒ１〜Ｒ１６で細かく分圧された基準電圧がスイッチＳ１〜Ｓ１２を介して供給されている。
【００２３】
また、第１のエンコーダＥ１は上位コンパレータＣＵ１〜ＣＵ３から出力される２値信号をエンコードして、例えば２ビットのバイナリコード（または２ビットの補数コード）に変換する。更に第２のエンコードＥ２は下位コンパレータＣＤ１〜ＣＤ３から出力される２値信号を２ビットのバイナリーコードに変換する。
ここで、第１のエンコーダＥ１には相補出力アンプＣＡ１〜ＣＡ３及びアンドゲートＡ１〜Ａ４及びＲＯＭ回路が設けられている。アンドゲートＡ１から"１"レベル信号が出力されたときはスイッチＳ１〜Ｓ３がオンに制御され、アンドゲートＡ２から"１"レベル信号が出力されたときはスイッチＳ４〜Ｓ６がオンに制御される。同様に、アンドゲートＡ３から"１"レベル信号が出力されたときはスイッチＳ７〜Ｓ９がオンに制御され、アンドゲートＡ４から"１"レベル信号が出力されたときはスイッチＳ１０〜Ｓ１２がオンに制御される。
【００２４】
上記の様に構成された２段フラッシュ型ＡＤ変換回路では、例えば図７で示す様に、アナログ信号ＶｉｎはサンプリングパルスＰｓの立ち上がり点でサンプリングされる。そして、そのサンプリング電圧Ｖｓが供給されると、第１のエンコーダＥ１がクロック信号ＣＬＫの立ち下がり時点ＴＨ（τＡだけ遅れた点）で動作して上位コンパレータＣＵ１〜ＣＵ３の２値信号出力を上位２ビットのコード信号Ｄ１，Ｄ２に変換して出力する。また、サンプリング電圧Ｖｓが供給されると、第２のエンコーダＥ２がクロック信号ＣＬＫの立ち上がり時点ＴＬ（τＢだけ遅れた点）で動作して下位コンパレータＣＤ１〜ＣＤ３の２値信号出力を下位２ビットのコード信号Ｄ３，Ｄ４に変換して出力する。
【００２５】
即ち、先ず、基準電圧ＶＲＴ〜ＶＲＢを分圧した基準電圧Ｖ１，Ｖ２，Ｖ３とサンプリング電圧Ｖｓが上位コンパレータＣＵ１〜ＣＵ３によって比較され、例えば、Ｖ３＜Ｖｓ＜Ｖ２であれば、上位コンパレータＣＵ３の出力が高電位（Ｈ）となる。このとき上位コンパレータＣＵ１及び上位コンパレータＣＵ２は低電位（Ｌ）となる。すると、アンドゲートＡ３の出力のみが"１"となり、他のアンドゲートＡ１，Ａ２，Ａ４は"０"を示す。その結果、第１のエンコーダＥ１から上位２ビットの変換コードとして［０１］が出力される。
【００２６】
次に、この上位２ビットの変換コードをラッチした状態でアンドゲートＡ３からコントロール信号が出力され、スイッチＳ７〜Ｓ９をオンにする。すると、Ｖ３＜Ｖｓ＜Ｖ２のレベルにあるサンプリングされたアナログ信号が、さらに抵抗Ｒ９〜Ｒ１２によって分圧された基準信号Ｖ２３−１，Ｖ２３−２，Ｖ２３−３と下位コンパレータＣＤ１〜ＣＤ３によって比較される。そして、例えば、Ｖ２３−１＞Ｖｓ＞Ｖ２３−２であるときは第２のエンコーダＥ２から下位２ビットの変換コード［１０］が出力される。その結果、第１及び第２のエンコーダＥ１，Ｅ２からアナログ信号Ｖｉｎの４ビット変換コード［０１１０］が出力されることとなる。
【００２７】
【特許文献１】特開平７−２０２７００公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
ところで、近年は、電化製品の省電力化が求められ、そのために、ＡＤ変換回路においても、省電力化のニーズが高まっている。なお、ＡＤ変換回路において、最も電力を消費する要素はコンパレータによるコンパレート動作（比較動作）である。
【００２９】
本発明は以上の点に鑑みて創案されたものであって、消費電力を抑制することができるアナログデジタル変換回路及びアナログデジタル変換方法を提供することを目的とするものである。
【課題を解決するための手段】
【００３０】
上記の目的を達成するために、本発明に係るデジタルアナログ変換回路は、ｘ個（ｘ：２以上の整数）ずつを組として組分けされた抵抗素子が直列接続され、一端に第１の電圧が印加されると共に他端に第２の電圧が印加された抵抗体と、前記組同士の接続地点の電圧値と被変換入力電圧の電圧値とを入力信号とし、被変換入力電圧の上位ビットの変換コードを出力信号とする上位コンパレータと、前記上位ビットの変換コードに基づいて選択される前記組の前記抵抗素子同士の接続地点の電圧値と被変換入力電圧の電圧値を入力信号とし、被変換入力電圧の下位ビットの変換コードを出力信号とする下位コンパレータと、先発の被変換入力電圧の上位ビットの変換コードを記憶する記憶手段と、次発の被変換入力電圧の電圧値が所定範囲内の場合には、次発の被変換入力電圧の上位ビットの変換コードとして前記記憶手段に記憶された変換コードを採用し、次発の被変換入力電圧の電圧値が所定範囲外の場合には、次発の被変換入力電圧の上位ビットの変換コードを決定すべく前記上位コンパレータを駆動する制御手段とを備える。
【００３１】
ここで、次発の被変換入力電圧の電圧値が所定範囲内の場合には、次発の被変換入力電圧の上位ビットの変換コードとして記憶手段に記憶された変換コードを採用し、次発の被変換入力電圧の電圧値が所定範囲外の場合には、次発の被変換入力電圧の上位ビットの変換コードを決定すべく上位コンパレータを駆動する制御手段によって、上位コンパレータの比較動作を低減することができる。
即ち、次発の被変換入力電圧の電圧値が所定範囲内の場合には、次発の被変換入力電圧の上位ビットの変換コードとして記憶手段に記憶された変換コードを採用し、上位コンパレータの比較動作を省略することによって、上位コンパレータの比較動作を低減することができる。
【００３２】
また、上記の問題を解決するために、本発明に係るデジタルアナログ変換方法は、次発の被変換入力電圧の電圧値が所定範囲内か否かを判断する工程と、次発の被変換入力電圧の電圧値が所定範囲内の場合には、記憶手段に記憶されている先発の被変換入力電圧の上位ビットの変換コードを次発の被変換入力電圧の上位ビットの変換コードとして採用することで次発の被変換入力電圧の上位ビットの変換コードを決定し、次発の被変換入力電圧の電圧値が所定範囲外の場合には、ｘ個（ｘ：２以上の整数）ずつを組として組分けされた抵抗素子が直列接続され、一端に第１の電圧が印加されると共に他端に第２の電圧が印加された抵抗体の前記組同士の接続地点の電圧値と次発の被変換入力電圧の電圧値から次発の被変換入力電圧の上位ビットの変換コードを決定する工程と、前記上位ビットの変換コードに基づいて選択される前記組の前記抵抗素子同士の接続地点の電圧値と被変換入力電圧の電圧値から次発の被変換入力電圧の下位ビットの変換コードを決定する工程とを備える。
【００３３】
ここで、次発の被変換入力電圧の電圧値が所定範囲内の場合には、記憶手段に記憶されている先発の被変換入力電圧の上位ビットの変換コードを次発の被変換入力電圧の上位ビットの変換コードとして採用することで次発の被変換入力電圧の上位ビットの変換コードを決定し、次発の被変換入力電圧の電圧値が所定範囲外の場合には、ｘ個（ｘ：２以上の整数）ずつを組として組分けされた抵抗素子が直列接続され、一端に第１の電圧が印加されると共に他端に第２の電圧が印加された抵抗体の組同士の接続地点の電圧値と次発の被変換入力電圧の電圧値から次発の被変換入力電圧の上位ビットの変換コードを決定することによって、上位コンパレータの比較動作を低減することができる。
即ち、次発の被変換入力電圧の電圧値が所定範囲内の場合には、記憶手段に記憶されている先発の被変換入力電圧の上位ビットの変換コードを次発の被変換入力電圧の上位ビットの変換コードとして採用することで次発の被変換入力電圧の上位ビットの変換コードを決定し、上位コンパレータの比較動作を省略することによって、上位コンパレータの比較動作を低減することができる。
【発明の効果】
【００３４】
本発明のアナログデジタル変換回路及びアナログデジタル変換方法では、上位コンパレータの比較動作を低減することができ、消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。なお、以下では、１０ビットの分解能を有するＡＤ変換回路を例に挙げて説明を行う。
【００３６】
図１は本発明を適用したＡＤ変換回路を説明するための概念図であり、ここで示すＡＤ変換回路１では、３２個ずつ（但し最終組のみ３１個）を組として組分けされた抵抗素子（各抵抗素子の図示は省略）が直列接続されて構成された抵抗体３と、複数のコンパレータ４（４ａ、４ｂ）とを備える。抵抗体は計１０２３個の抵抗素子から構成されており、その一端に第１の電圧が印加されると共に他端に第２の電圧が印加されており、基準となる電位Ｖｒｅｆ（第１の電圧と第２の電圧の電位差）を各抵抗素子で分圧している。コンパレータは上位コンパレータ４aと下位コンパレータ４ｂ（４ｂａ、４ｂｂ）の２種類がある。上位コンパレータ４ａは、組同士の接続地点に対応して配置されており、組同士の接続地点の電圧値と入力信号（アナログ信号）である被変換入力電圧Ｖｉｎとを比較して上位コンパレータの変換コード（上位コード）を出力する。下位コンパレータ４ｂは、上位コードに基づいて決定される組の抵抗素子同士の各接続地点に接続され、各接続地点の電圧値と入力信号（アナログ信号）である被変換入力電圧Ｖｉｎとを比較して下位コンパレータの変換コード（下位コード）を出力する。
【００３７】
また、本発明を適用したＡＤ変換回路は、上位エンコーダ５ａ及び下位エンコーダ５ｂ（５ｂａ、５ｂｂ）が設けられている。上位エンコーダ５ａは、上位コンパレータから出力される２値信号である上位コードを５ビットのバイナリーコードに変換する。また、下位エンコーダ５ｂは、下位コンパレータから出力される２値信号である下位コードを５ビットのバイナリーコードに変換する。
【００３８】
更に、本発明を適用したＡＤ変換回路は、上位エンコーダ結果記憶手段６が設けられており、上述した上位エンコーダの変換結果である５ビットのバイナリーコードを記憶する。具体的には、先発の入力信号の上位エンコーダの変換結果を次発の入力信号が入力されるまで記憶可能に構成されている。なお、上位エンコーダ結果記憶出段は、記憶出段の一例である。
【００３９】
ここで、本実施例では、上位エンコーダ結果記憶手段により上位エンコーダの変換結果を記憶する場合を例に挙げているが、記憶手段としては、必ずしも上位エンコーダの変換結果を記憶する必要は無く、上位コードを記憶しても良い。即ち、記憶出段として上位コード記憶手段を設け、上位コード記憶手段により上位コードを記憶しても良い。具体的には、先発の入力信号の上位コードを次発の入力信号が入力されるまで記憶可能に構成しても良い。
【００４０】
また、本発明を適用したＡＤ変換回路は、前値上位コンパレータ７が設けられており、この前値上位コンパレータによって、入力信号（アナログ信号）の電圧値が先の入力信号との関係において、所定の範囲内であるか否かの判断を行う。具体的には、前値上位コンパレータ７には、２つのコンパレータが設けられており、入力信号の電圧値が先の入力信号（アナログ信号）の上位コードと同一の上位コードを付与すべき範囲内に該当するか否かの判断を行う。
【００４１】
そして、前値上位コンパレータ７は、入力信号（次発の入力信号）の電圧値が所定の範囲内である場合には、上位エンコーダ結果記憶手段に記憶された１つ前の入力信号（先発の入力信号）の上位コードを入力信号（次発の入力信号）の上位コードとすべく制御を行う。具体的には、上位コンパレータ、上位エンコーダを駆動させることなく、上位エンコーダ結果記憶手段に記憶された上位コードを出力する様に、上位エンコーダ結果記憶手段に"前エンコード値出力指示信号"を出力する。
【００４２】
なお、先発の入力信号の上位コードを次発の入力信号の上位コードとして使用した場合には、上位エンコーダ結果記憶手段に記憶されている上位コードは書き換えられることは無い。
【００４３】
一方、入力信号（次発の入力信号）の電圧値が所定の範囲外である場合には、上位エンコーダ結果記憶手段に記憶された１つ前の入力信号（先発の入力信号）の上位コードは使用せずに、改めて上位コードを決定することとなる。具体的には、上位コンパレータ、上位エンコーダを駆動させることで、入力信号（次発の入力信号）の上位コードを決定する様に、上位コンパレータ及び上位エンコーダに"駆動指示信号"を出力する。
【００４４】
なお、上位コンパレータ及び上位エンコーダを駆動して次発の入力信号の上位コードを決定した場合には、上位エンコーダの出力信号は上位エンコーダ結果記憶手段に入力され、上位エンコーダ結果記憶手段に記憶されている上位コードは書き換えられることとなる。
【００４５】
また、本発明を適用したＡＤ変換回路は、スイッチ制御手段８が設けられており、上位エンコーダ記憶手段からの出力信号である上位コードが入力される様に構成されている。入力された上位コードに基づいてスイッチ制御信号を出力し、このスイッチ制御信号に基づいてスイッチ９が制御され、下位コンパレータ４ｂの接続先（抵抗素子の組）が決定されることとなる。そして、下位コンパレータ及び下位エンコーダを駆動させることで、入力信号（次発の入力信号）の下位コードを決定する。
【００４６】
ここで、本実施例では、下位コンパレータとして第１の下位コンパレータ４ｂａと第２のコンパレータ４ｂｂとを設けており、下位エンコーダとして第１の下位エンコーダ５ｂａと第２の下位エンコーダ５ｂｂとを設けている。そして、第１の下位コンパレータと第２の下位コンパレータを交互に駆動させる構成としている。
即ち、例えば、先発の入力信号の下位コードを第１の下位コンパレータ及び第１の下位エンコーダを駆動して決定した場合には、次発の入力信号の下位コードは第２の下位コンパレータ及び第２の下位エンコーダを駆動して決定するといった具合に構成されている。
【００４７】
更に、本発明を適用したＡＤ変換回路は、コード結合手段１０が設けられており、コード結合手段によって、上位コード結果と下位コード結果を結合して最終的な１０ビット変換コードが出力されることとなる。
【００４８】
上記の様に構成されたＡＤ変換回路の駆動について、図２に示すタイミングチャートを参照しながら説明を行なう。即ち、本発明を適用したアナログデジタル変換方法の一例について説明を行なう。
【００４９】
なお、図中符合Ｖｉｎ（ｎ）はｎ番目の入力信号の確定タイミングを示しており、図中符合ＭＤ（ｎ）はｎ番目の入力信号の上位コード、図中符合ＲＶ（ｎ）はｎ番目の入力信号の下位リファレンス電圧を示している。また、図中符合ＣＵは上位コンパレータの状態、図中符合ＣＤ１は第１の下位コンパレータの状態、図中符合ＣＤ２は第２の下位コンパレータの状態を示している。更に、図中符合Ｓ（ｎ）はｎ番目の入力信号のサンプリング期間、図中符合Ｈ（ｎ）はｎ番目の入力信号の入力ホールド期間、図中符合Ｃ（ｎ）はｎ番目の入力信号のコンパレート期間を示している。また、図中の"前値"とは、前値上位コンパレータによるコンパレータ期間を示している。
【００５０】
本発明を適用したアナログデジタル変換方法の一例では、先ず、図中符合ｔ１で示すクロック信号ＣＬＫの立ち下がりタイミングで入力信号（アナログ信号）Ｖｉｎのサンプリングデータを確定する。
【００５１】
次に、サンプリングデータが確定すると、前値上位コンパレータ７によって、サンプリングデータの電圧値が所定の範囲内であるか否かを図中符合ｔ２で示す期間で確認を行なう。
【００５２】
そして、サンプリングデータの電圧値が所定範囲内である場合には、上位エンコーダ結果記憶手段に記憶された上位コードをサンプリングデータの上位コードとして採用することで、上位５ビットの変換コードＭＤを決定する。なお、第１番目のサンプリングデータの場合には、上位エンコーダ結果記憶手段に記憶された上位コードが存在しないために、後述する"サンプリングデータの電圧値が所定範囲外である場合"と同様にして上位５ビットの変換コードＭＤ（１）を決定する。
【００５３】
一方、サンプリングデータの電圧値が所定範囲外である場合には、上位コンパレータ及び上位エンコーダを駆動させることで、上位５ビットの変換コードＭＤを決定する。具体的には、符合ｔ１のタイミングで確定したサンプリングデータについて、図中符合ｔ３で示す期間に上位コンパレータ及び上位エンコーダで上位５ビットの変換コードＭＤ（１）を決定する。
【００５４】
なお、上位５ビットの変換コードＭＤが決定すると、同時に下位コンパレータを択一的に選択するための基準となるデータである下位リファレンス電圧ＲＶが確定することとなる。具体的には、符合ｔ１のタイミングで確定したサンプリングデータの上位５ビットの変換コードＭＤ（１）が確定すると、符合ｔ１のタイミングで確定したサンプリングデータの下位リファレンス電圧ＲＶ（１）が確定することとなる。
【００５５】
下位リファレンス電圧ＲＶ（１）が決定すると、スイッチ制御手段８からスイッチ制御信号が出力され、下位リファレンス電圧ＲＶ（１）に基づいて、スイッチ９が制御されることとなる。
【００５６】
続いて、図中符合ｔ４で示すタイミングで、第１の下位コンパレータによる符合ｔ１のタイミングで確定したサンプリングデータのコンパレート作業を開始する。
即ち、符合ｔ４で示すタイミングでＭＤ（１）とＲＶ（１）を確定することで、第１の下位コンパレータによって、符合ｔ１で示すタイミングでサンプリングしたデータについてのコンパレート作業を開始する。
【００５７】
次に、図中符合ｔ５で示すタイミングで、符合ｔ１のタイミングで確定したサンプリングデータについての下位５ビットの変換コードＬＤ（１）を確定する。なお、図中符合ＬＤ１は第１の下位コンパレータが出力する下位５ビットの変換コードＬＤを示している。
【００５８】
その後、図中符合ｔ６で示すタイミングで上位５ビットの変換コードＭＤ（１）と下位５ビットの変換コードＬＤ（１）とを組み合わせ、符合ｔ１のタイミングで確定したサンプリングデータのデジタル値ＯＵＴ（１）を出力する。
【００５９】
上記の様にしてデジタル値ＯＵＴ（１）が出力されるのであるが、続いて出力されるデジタル値ＯＵＴ（２）について以下に説明を行なう。
デジタル値ＯＵＴ（２）の出力のためには、図中符合ｔ４で示すクロック信号ＣＬＫの立ち下がりタイミングで入力信号（アナログ信号）Ｖｉｎのサンプリングデータを確定する。
【００６０】
次に、サンプリングデータが確定すると、前値上位コンパレータ７によって、サンプリングデータの電圧値が所定の範囲内であるか否かを図中符合ｔ７で示す期間で確認を行なう。
【００６１】
そして、サンプリングデータの電圧値が所定範囲内である場合には、上位エンコーダ結果記憶手段に記憶された上位コードをサンプリングデータの上位コードとして採用することで、上位５ビットの変換コードＭＤを決定する。具体的には、図中符合ｔ８で示す期間に上位エンコード結果記憶手段に記憶されている先発のサンプリングデータ（符合ｔ１で確定したサンプリングデータ）の上位コードを出力することで、符合ｔ４のタイミングで確定したサンプリングデータの上位５ビットの変換コードＭＤ（２）を決定する。
【００６２】
一方、サンプリングデータの電圧値が所定範囲外である場合には、上位コンパレータ及び上位エンコーダを駆動させることで、上位５ビットの変換コードＭＤを決定する。具体的には、符合ｔ４のタイミングで確定したサンプリングデータについて、図中符合ｔ８で示す期間に上位コンパレータ及び上位エンコーダで上位５ビットの変換コードＭＤ（２）を決定する。同時に下位リファレンス電圧ＲＶ（２）についても決定される。
【００６３】
続いて、下位リファレンス電圧ＲＶ（２）が決定すると、スイッチ制御手段８からスイッチ制御信号が出力され、下位リファレンス電圧ＲＶ（２）に基づいて、スイッチ９が制御されることとなる。
【００６４】
続いて、図中符合ｔ９で示すタイミングで、第２の下位コンパレータによる符合ｔ４のタイミングで確定したサンプリングデータのコンパレート作業を開始する。
即ち、符合ｔ９で示すタイミングでＭＤ（２）とＲＶ（２）を確定することで、第２の下位コンパレータによって、符合ｔ４で示すタイミングでサンプリングしたデータについてのコンパレート作業を開始する。
【００６５】
次に、図中符合ｔ６で示すタイミングで、符合ｔ４のタイミングで確定したサンプリングデータについての下位５ビットの変換コードＬＤ（２）を確定する。なお、図中符合ＬＤ２は第２の下位コンパレータが出力する下位５ビットの変換コードＬＤを示している。
【００６６】
その後、図中符合ｔ１０で示すタイミングで上位５ビットの変換コードＭＤ（２）と下位５ビットの変換コードＬＤ（２）とを組み合わせ、符合ｔ４のタイミングで確定したサンプリングデータのデジタル値ＯＵＴ（２）を出力する。
【００６７】
以上の様にして、ＡＤ変換が行なわれることとなる。
【００６８】
ここで、図２に示すタイミングチャートは、従来と同様のタイミングでデジタル値を出力する場合を例に挙げて説明を行なっているために、上位コンパレータのサンプリング動作とコンパレータ動作の間に前値上位コンパレート動作を挿入している。
しかし、ＡＤ変換速度を遅くしても問題がない場合であれば、余裕をもたせたタイミングとしても良い。但し、下位コンパレータのホールド期間中に前値上位コンパレータ動作と上位コンパレータ動作と次発の入力信号の上位サンプリング動作が終了している必要がある。また、スイッチの制御の切り替えが、次の前値上位コンパレートが開始する前に終了させておく必要もある。
【００６９】
本発明を適用したＡＤ変換回路では、先発の被変換入力電圧の上位コードと次発の被変換入力電圧の上位コードが異なる場合のみに上位コンパレータ及び上位エンコードを駆動させているために、消費電力の低減を図ることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明を適用したＡＤ変換回路を説明するための概念図である。
【図２】ＡＤ変換回路を駆動するためのタイミングチャートの一例である。
【図３】従来のフラッシュタイプのＡＤ変換回路を説明するための模式図である。
【図４】２段フラッシュ型ＡＤ変換回路を説明するための概念図である。
【図５】２段フラッシュ型ＡＤ変換回路を用いてＡＤ変換を行なう際のタイミングチャートである。
【図６】２段フラッシュ型ＡＤ変換回路を説明するための模式的なブロック図である。
【図７】サンプリングのタイミング波形図である。
【符号の説明】
【００７１】
１    ＡＤ変換回路
３    抵抗体
４    コンパレータ
４ａ  上位コンパレータ
４ｂ  下位コンパレータ
５    エンコーダ
５ａ  上位エンコーダ
５ｂ  下位エンコーダ
６    上位エンコーダ結果記憶手段
７    前値上位コンパレータ
８    スイッチ制御手段
９    スイッチ
１０    コード結合手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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