(57)【要約】【課題】１２０Ｈｚ以上の高フレームレート駆動や高精細化に伴い１水平周期が短くなった場合には、画素の保持容量への電圧書き込み時間を十分に確保できない。【解決手段】  １垂直方向の画素群のデータ電圧を供給する電極に対して２本のデータ線を配置して２本中１本のデータ線に対して垂直方向の２画素中１画素に接続し、２本中他の１本のデータ線に対してはデータ線に接続されていない２画素中１画素に接続し、一方、ＯＮ／ＯＦＦを制御する電極に対しては、垂直方向に隣り合う別データ線が接続された２つの画素で構成された２水平ラインに共通の１本のゲート線を配置して接続し、そして、データ線駆動部は、水平２ライン分の画素に対して同時に電圧を印加可能にするために水平画素数の２倍の出力数にして、ゲート線駆動部は、水平２ラインで１本のゲート線を接続して、垂直画素数の半分の出力数とする。【選択図】図２
2009175468.tif 000002
【特許請求の範囲】
【請求項１】
列方向に延びる複数のデータ線と行方向に延びる複数のゲート線がマトリクス状に配線され、前記データ線および前記ゲート線に接続された複数の画素がマトリクス状に配列された表示パネルと、
表示データに応じた表示信号を前記データ線へ出力する第１の駆動回路と、
前記表示信号を受けるべき画素を選択するための選択信号を前記ゲート線へ出力する第２の駆動回路とを備えた表示装置において、
同一列上の隣接２行ごとの画素は、異なるデータ線に接続され、かつ、共通のゲート線に接続されることを特徴とする表示装置。
【請求項２】
請求項１の表示装置において、
同一列上の画素は、N行（Nは１以上の整数）おきに共通のデータ線に接続されることを特徴とする表示装置。
【請求項３】
請求項１の表示装置において、
前記データ線の数は、行方向の画素の数の２倍以上であり、
前記ゲート線の数は、列方向の画素の数の１／２倍以下であることを特徴とする表示装置。
【請求項４】
請求項１の表示装置において、
隣接２行の画素に対応した表示データのうち第１行目の１行分の画素に対する表示データ、隣接２行の画素に対応した表示データのうち第２行目の１行分の画素に対する表示データの順でシリアル又はパラレルに入力される表示データを、隣接２行の第１行目と第２行目の同一列の画素に対応した表示データを連続して出力するように並び替え、前記第１の駆動回路へ出力する制御回路を備えたことを特徴とする表示装置。
【請求項５】
請求項１の表示装置において、
隣接４本のデータ線のうち第１本目と第４本目は同一列に配置された画素のうち奇数行と偶数行のうち何れか一方に配置された画素に接続し、
隣接４本のデータ線のうち第２本目と第３本目は同一列に配置された画素のうち奇数行と偶数行のうち何れか他方に配置された画素に接続することを特徴とする表示装置。
【請求項６】
請求項５の表示装置において、
前記複数の画素は、赤（Ｒ）画素と緑（Ｇ）画素と青（Ｂ）画素とを含み、
隣接２行の画素に対応した表示データうち第１行目の１行分の画素に対する表示データＲＧＢ、隣接２行の画素に対応した表示データうち第２行目の１行分の画素に対する表示データＲＧＢの順でシリアル又はパラレルに入力される表示データを、第１行目のＲ、第２行目のＲ、第２行目のＧ、第１行目のＧ、第１行目のＢ、第２行目のＢの順に、または、第２行目のＲ、第１行目のＲ、第１行目のＧ、第２行目のＧ、第２行目のＢ、第１行目のＢの順に並び替え、前記第１の駆動回路へ出力する制御回路を備えたことを特徴とする表示装置。
【請求項７】
請求項５の表示装置において、
前記第１の駆動回路は、
１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に正極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に負極性の表示信号を供給し、
次の１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に負極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に正極性の表示信号を供給することを特徴とする表示装置。
【請求項８】
請求項１の表示装置において、
隣接２本のデータ線のうち第１本目は同一列に配置された画素のうち奇数行と偶数行の何れか一方に配置された画素に接続し、
隣接２本のデータ線のうち第２本目は同一列に配置された画素のうち奇数行と偶数行の何れか他方に配置された画素に接続することを特徴とする表示装置。
【請求項９】
請求項８の表示装置において、
前記複数の画素は、赤（Ｒ）画素と緑（Ｇ）画素と青（Ｂ）画素とを含み、
隣接２行の画素に対応した表示データのうち第１行目の１行分の画素に対する表示データＲＧＢ、隣接２行の画素に対応した表示データうち第２行目の１行分の画素に対する表示データＲＧＢの順でシリアル又はパラレルに入力される表示データを、第１行目のＲ、第２行目のＲ、第１行目のＧ、第２行目のＧ、第１行目のＢ、第２行目のＢの順に並び替え、前記第１の駆動回路へ出力する制御回路を備えたことを特徴とする表示装置。
【請求項１０】
請求項８の表示装置において、
前記第１の駆動回路は、
１フレーム以上の期間において隣接４本のデータ線のうち第１本目と第４本目のデータ線に正極性の表示信号を供給し、隣接４本のデータ線のうち第２本目と第３本目のデータ線に負極性の表示信号を供給し、
次の１フレーム以上の期間において隣接４本のデータ線のうち第１本目と第４本目のデータ線に負極性の表示信号を供給し、隣接２本のデータ線のうち第２本目と第３本目のデータ線に正極性の表示信号を供給することを特徴とする表示装置。
【請求項１１】
請求項１の表示装置において、
隣接４本のデータ線のうち第１本目と第４本目は、同一列の隣接４行に配置された画素のうち第１行及び第４行の組と第２行及び第３行の組のうち何れか一方の組に配置された画素に接続し、
隣接４本のデータ線のうち第２本目と第３本目は、同一列の隣接４行に配置された画素のうち第１行及び第４行の組と第２行及び第３行の組のうち何れか他方の組に配置された画素に接続することを特徴とする表示装置。
【請求項１２】
請求項１１の表示装置において、
前記第１の駆動回路は、
１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に正極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に負極性の表示信号を供給し、
次の１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に負極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に正極性の表示信号を供給することを特徴とする表示装置。
【請求項１３】
請求項１の表示装置において、
前記第１の駆動回路は、２行分の画素に対応した表示データを記憶する記憶回路を備え、
当該表示装置は、隣接２行の画素に対応した表示データうち第１行目の１行分の画素に対する表示データ、隣接２行の画素に対応した表示データうち第２行目の１行分の画素に対する表示データの順でシリアル又はパラレルに入力される表示データを順次入力し、隣接２行の第１行目の画素に対する表示データと第２行目の画素に対応する表示データを、前記記憶回路に書き込む時に並び替える制御回路を備えたことを特徴とする表示装置。
【請求項１４】
請求項１３の表示装置において、
前記第１の駆動回路は、
１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に正極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に負極性の表示信号を供給し、
次の１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に負極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に正極性の表示信号を供給することを特徴とする表示装置。
【請求項１５】
列方向に延びる複数のデータ線と行方向に延びる複数のゲート線がマトリクス状に配線され、前記データ線および前記ゲート線に接続された複数の画素がマトリクス状に配列された表示パネルと、
表示データに応じた表示信号を前記データ線へ出力する第１の駆動回路と、
前記表示信号を受けるべき画素を選択するための選択信号を前記ゲート線へ出力する第２の駆動回路とを備えた表示装置において、
同一列の隣接２行の画素は、異なるデータ線に接続され、かつ、異なるゲート線に接続され、
前記第２の駆動回路は、前記同一列の隣接２行の画素をそれぞれのゲート線でそれぞれの選択信号により時間的にオーバーラップして選択することを特徴とした表示装置。
【請求項１６】
請求項１５の表示装置において、
隣接２行の画素に対応した表示データうち第１行目の１行分の画素に対する表示データ、隣接２行の画素に対応した表示データうち第２行目の１行分の画素に対する表示データの順でシリアル又はパラレルに入力される表示データを、隣接２行の第１行目と第２行目の同一列の画素に対応した表示データを連続して出力するように並び替え、前記第１の駆動回路へ出力する制御回路を備えたことを特徴とする表示装置。
【請求項１７】
請求項１５の表示装置において、
隣接４本のデータ線のうち第１本目と第４本目は、同一列に配置された画素のうち奇数行と偶数行の何れか一方に配置された画素に接続し、
隣接４本のデータ線のうち第２本目と第３本目は、同一列に配置された画素のうち奇数行と偶数行の何れか他方に配置された画素に接続する、
ことを特徴とする表示装置
【請求項１８】
請求項１７の表示装置において、
前記複数の画素は、赤（Ｒ）画素と緑（Ｇ）画素と青（Ｂ）画素とを含み、
隣接２行の画素に対応した表示データうち第１行目の１行分の画素に対する表示データＲＧＢ、隣接２行の画素に対応した表示データうち第２行の１行分の画素に対する表示データＲＧＢの順でシリアル又はパラレルに入力される表示データを、第１行目のＲ、第２行目のＲ、第２行目のＧ、第１行目のＧ、第１行目のＢ、第２行目のＢの順に、または、第２行目のＲ、第１行目のＲ、第１行目のＧ、第２行目のＧ、第２行目のＢ、第１行目のＢの順に並び替え、前記第１の駆動回路へ出力する制御回路を備えたことを特徴とする表示装置。
【請求項１９】
請求項１７の表示装置において、
前記第１の駆動回路は、
１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に正極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に負極性の表示信号を供給し、
次の１フレーム以上の期間において、隣接２本のデータ線のうち第１本目のデータ線に負極性の表示信号を供給し、隣接２本のデータ線のうち第２本目のデータ線に正極性の表示信号を供給することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の表示装置とその駆動方法に係り、特に、液晶ディスプレイなどに関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、薄型、高精細、低消費電力という特徴より薄型テレビなどの表示装置として利用されている。
【０００３】
図１６（ａ）に従来の液晶表示装置の構成例を示す。従来の液晶表示装置は液晶パネル部１６００、データ線駆動部１６０１、ゲート線駆動部１６０２、及びタイミング制御部１６０３で構成されている。液晶パネル部１６００は、平面にｎ×ｍのマトリクス状に配置された画素１６０４に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以降、ＴＦＴと記載する）等のアクティブ素子を備える。画素１６０４の配列の詳細図を図１７に示す。各アクティブ素子のＯＮ／ＯＦＦを制御する電極は水平方向に共通な１本のゲート線１６０５と接続し、データ電圧を供給する電極は垂直方向に共通な１本のデータ線１６０６と接続する構成である。ｍ、ｎは１以上の自然数でパネルの解像度を指し、例えば、ＲＧＢストライプ配置のサブピクセルで構成する水平画素数１９２０×垂直画素数１０８０のパネルならば、ｎ＝１９２０×３＝５７６０、ｍ＝１０８０となる。
【０００４】
次に、図１６（ｄ）にタイミング制御部１６０３の構成の一例を示す。タイミング制御部１６０３は、データ処理部１６２８と、タイミング生成部１６２９と、信号送信部１６３０で構成される。外部システムからの表示データ１６３１とタイミング信号１６３２を入力し、表示データ１６３１は、表示画面の上部より順次転送され、液晶の特性と構成を考慮した信号処理（例えば、オーバードライブ処理や階調特性の調整処理など）をデータ処理部１６２８で、データ線駆動部１６０１にて対応した電圧に変換する表示データ１６３１’を生成する。タイミング信号１６３２は、タイミング生成部１６２９によって、データ線駆動部１６０１及びゲート線駆動部１６０２の各制御信号１６３３を生成する。表示データ１６３１’と制御信号１６３３は、信号転送部１６３０によってデータ線駆動部１６０１の転送方式の信号１６１４とゲート線駆動部１６０２の転送方式の信号１６２４へ変換し、出力される。
【０００５】
データ線駆動部１６０１は、複数個のデータ線駆動回路１６０７で構成され、表示データの階調レベルに応じた電圧をｎ本のデータ線Ｓ１、Ｓ２、・・・、Ｓｎに印加する。図１６（ｂ）にデータ線駆動回路１６０７の構成の一例を示す。データ線駆動回路１６０７では、信号受信部１６０９にて表示データ及びタイミング信号（１６１４）を受け取り、表示データの転送に同期したトリガ信号１６１６と水平スタート信号１６１７をシフトレジスタ１６１０に取り込み、表示データ１６１５を取り込みラッチＡ（１６１１）に取り込むタイミング信号群１６１８を生成する。タイミング信号群１６１８により、順次転送される表示データ１６１５を１水平分取り込みラッチＡ（１６１１）に取り込み、１水平分の表示データを格納し終わったタイミングの信号１６１９によって取り込みラッチＡ（１６１１）から取り込みラッチＢ（１６１２）へ１水平分の表示データを一括転送し、それをＤ／Ａ変換部１６１３で表示データの階調レベルに応じた電圧へ変換する。Ｄ／Ａ変換部１６１３では、液晶の交流駆動のために、交流信号１６２０に従い、各データ線は正電圧または負電圧を液晶に印加する電圧を出力する。ドット反転駆動の場合、隣り合うデータ線で、極性が異なる印加電圧が出力され、１水平期間毎と１フレーム期間で交流信号を反転させることで、データ線の出力極性も反転し、ドット反転駆動を実現する。データ線１６０６に１つの表示データに対応した電圧を印加する期間は、取り込みラッチＢ（１６１２）が更新される１水平分の表示データを取り込む１水平期間となる。
【０００６】
ゲート線駆動部１６０２は、複数のゲート線駆動回路１６０８で構成され、ｍ本のゲート線Ｇ１、Ｇ２、・・・、Ｇｍに、データ線駆動部１６０１が出力する電圧をゲート線に接続された画素電極に書き込むＴＦＴをＯＮとする電圧を、その他のデータ線駆動部１６０１が出力する電圧を書き込まないゲート線に接続されたＴＦＴをＯＦＦとする電圧を駆動する。
【０００７】
図１６（ｃ）にゲート線駆動回路１６０８の構成の一例を示す。ゲート線駆動回路１６０８では、信号受信部１６２１にてタイミング制御部からの信号１６２４を受け取り、フレームスタートタイミング信号１６２６と水平タイミング信号１６２５をシフトレジスタ１６２２に取り込み、フレームスタート信号１６２６を水平タイミング信号１６２５毎シフトしたタイミング信号群１６２７を生成する。シフトレジスタ１６２２より出力されたタイミング信号群１６２７は、レベルシフタ１６２３によって、Ｈｉｇｈ信号をゲート線をＯＮとする電圧に、Ｌｏｗ信号をゲート線をＯＦＦとする電圧に変換されて、各ゲート線１６０５に出力される。構成する複数個のゲート線駆動回路１６０８によって、ゲート線Ｇ１からゲート線Ｇｍまで全てのゲート線を順次ＯＮ電圧を走査する。１水平期間毎ゲート線がＯＮになるタイミングで、対応する位置の表示データ電圧をデータ線駆動部１６０１より１水平期間毎に画素電極に印加ことで１画面（１フレーム）が表示される。
【０００８】
また、特許文献１には、TFTのゲートを開くタイミングの調整により正極性と負極性の電圧書き込みのバラツキを改善するために、隣接２行（例えば、図１の１行目と２行目）の画素を同一のゲート信号線（例えば、G2）にジグザグに接続すると共に、次の隣接２行（例えば、図１の２行目と３行目）の同一列（例えば、図１の１列目）の画素を同一のゲート信号線に１列おきに（例えば、図１の１列目、３列目、５列目）接続すること、および画素へのデータを並び替えることが記載されている。
【０００９】
特許文献２には、隣接２行の画素を同一のゲート信号線）にジグザグに接続することが記載されている。
【００１０】
特許文献３には、田の字型の４つ（４色）の表示ドットによって、１画素を構成し、この１画素の行方向の中間部分を通過するようにゲートラインＧＬを配置し、このゲートラインＧＬに４つの表示ドットのスイッチングトランジスタＳＷのゲートを接続することによって、各スイッチングトランジスタＳＷのゲート配線を短くすることが記載されている。
【００１１】
【特許文献１】特開2005-165038号公報
【特許文献２】特開2003-315766号公報
【特許文献３】特開2007-164100号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の背景技術では、動画ぼやけの改善に効果的な１２０Ｈｚ以上の画面の書き換えを高速にする高フレームレート駆動の場合や、パネルの高解像度化によって、１ラインを走査する１水平期間が短くなり、表示データに対応した電圧を画素電極に印加する書き込み期間が充分確保できなくなることで、所要の電圧を画素電極に書込むことができず、画質の低下を招く恐れがある。
【００１３】
本発明の目的は、高フレームレート駆動や高解像度の表示装置においても、画素への表示信号の書き込み期間を十分に確保した装置および方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、同一列上の隣接２行ごとの画素を、異なるデータ線に接続し、かつ、共通のゲート線に接続する。この場合、データ線の数を、行方向の画素の数の２倍以上とするのが好ましい。
【００１５】
例えば、表示パネル部は、１垂直方向の画素群の表示信号を供給する電極に対して２本のデータ線を配置して前記２本中１本のデータ線に対して垂直方向の２画素中１画素に接続し、前記２本中他の１本のデータ線に対しては前記データ線に接続されていない２画素中１画素に接続する。ＯＮ／ＯＦＦを制御する電極に対しては、垂直方向に隣り合う別データ線が接続された２つの画素で構成された２水平ラインに共通の１本のゲート線を配置して接続する。データ線駆動部は水平２ライン分の画素に対して同時に（時間的に並列にまたは時間的にオーバーラップして）電圧を印加可能にするために水平画素数の２倍の出力数にして、ゲート線駆動部は、水平２ラインで１本のゲート線を接続するため、垂直画素数の半分の出力数とするのが好ましい。さらに、タイミング制御部は、ラインラッチを設け、同時に書き込む２ライン分の表示データの転送をデータ線の並びに変換し、データ線駆動部の電圧更新のタイミング及びゲート線駆動部のライン走査タイミングを２水平期間毎にするのが好ましい。
【発明の効果】
【００１６】
本発明によれば、動画ぼやけの改善に効果的な１２０Ｈｚ以上の高フレームレート駆動や高解像度の液示装置においても、目標とする表示信号を画素電極に与える充分な書き込み期間を確保することができ、画質の低下を防ぐことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例１〜５を説明する。
【実施例１】
【００１８】
本発明の第１の実施形態によるアクティブマトリクス型液晶表示装置及び駆動方法について、図１から図５を用いて説明する。
【００１９】
図１（ａ）は本発明の第１実施形態の液晶表示装置のブロック構成図の例である。
【００２０】
第１実施形態の液晶表示装置は、液晶パネル部１００、データ線駆動部１０１、ゲート線駆動部１０２、及びタイミング制御部１０３で構成されている。液晶パネル部１００は、平面にｎ×ｍのマトリクス状に配置された液晶画素１０４にＴＦＴ等のアクティブ素子を備える。
【００２１】
画素の配列の詳細図を図２に示す。赤（R）画素と緑（G）画素と青（B）画素の配列は、赤（R）画素と緑（G）画素と青（B）画素のそれぞれが垂直方向に配列された、いわゆるストライプ配列である。各アクティブ素子２００のＯＮ／ＯＦＦを制御する電極は水平２ラインの画素群に共通な１本のゲート線１０５と接続する。データ線１０６は１つの垂直画素列に２本（１０６−ａ、１０６−ｂ）配置し、共通のゲート線Ｇ１に接続された垂直方向に配置される２つの画素（１０４−１、１０４−２）のデータ電圧（表示信号）を供給する電極が、それぞれ別のデータ線（１０６−ａ、１０６−ｂ）に接続される。このとき、同一ラインの画素の偶数画素列は、接続するデータ線を隣接する偶数番目データ線又は奇数番目データ線に統一し、奇数画素列は、偶数画素列が偶数番目データ線であれば隣接する奇数番目データ線、奇数番目データ線であれば隣接する偶数番目データ線となるように接続する。例えば図２で説明すると、奇数ライン目の画素（１ライン目では１０４−１、１０４−３、１０４−５、１０４−７・・・）では、奇数画素列（１０４−１、１０４−５）は、奇数番目のデータ線（１０４−１はデータ線Ｓ１、１０４−５はデータ線Ｓ５）に接続し、偶数画素列（１０４−３、１０４−７）は、偶数番目のデータ線（１０４−３はデータ線Ｓ４、１０４−７はデータ線Ｓ８）に接続する。同一ゲート線Ｇ１に接続された偶数ライン目の画素（２ライン目では１０４−２、１０４−４、１０４−６、１０４−８・・・）は、奇数ライン目の画素（１０４−１、１０４−３、１０４−５、１０４−７・・・）と異なるデータ線に接続するため、奇数画素列（１０４−２、１０４−６）は、偶数番目のデータ線（１０４−２はデータ線Ｓ２、１０４−６はデータ線Ｓ６）に接続し、偶数画素列（１０４−４、１０４−８）は、奇数番目のデータ線（１０４−４はデータ線Ｓ３、１０４−８はデータ線Ｓ７）に接続する。図２に示す画素構成にすることで、データ線に印加する電圧を水平周期（１ラインごとに画素に表示信号を書き込む周期）で交流信号を反転させなくとも、フレーム周期（１画面分の画素に表示信号を書き込む周期）の反転のみで、従来のドット反転のデータ線駆動回路ＩＣにて表示画質良好なドット反転駆動が実現できる。データ線の本数は水平方向の画素数に対して２倍となり（２ｎ本）、ゲート線の本数は垂直方向の画素数に対して１／２倍となり（ｍ／２本）となる。ただし、同一列の３行以上の画素を同一のゲート線に接続する場合は、データ線の本数は２ｎ本以上でもよいし、ゲート線の本数はｍ／２本以下でもよい。尚、水平方向（行方向）と垂直方向（列方向）とは、入れ替わってもよい。
【００２２】
図３に各画素に印加される電圧の極性を示す。ここで、電圧の極性とは、アクティブ素子が接続された画素電極に対して液晶層を介して対向して配置された対向電極（複数の画素に共通）に印加される電圧に対する、画素電極に印加される電圧の相対的な極性をいう。対向電極の電圧に対して画素電極の電圧が高い場合は正極とし、対向電極の電圧に対して画素電極の電圧が低い場合は負極とする。あるフレームにおいて、奇数データ線（Ｓ１、Ｓ３、Ｓ５、・・・）は正極性の電圧、偶数データ線（Ｓ２、Ｓ４、Ｓ６、・・・）は負極性の電圧を、従来のようにデータ線の電圧更新毎に反転せずに、フレーム期間は同極性の電圧を印加する。隣接する２つの画素に接続されているデータ線は、上下左右とも奇数データ線と偶数データ線になっている。２行２ライン目の画素を例に挙げると、２行２ライン目の画素はＳ３と奇数データ線に接続されている。上下の画素はＳ４に接続され、左の画素はＳ２、右の画素はＳ６と隣接画素は偶数データ線に接続され、ドット反転を実現する。
【００２３】
図４にフレームタイミング、図５にラインタイミングのタイミングチャートを示す。図４、５を用いて第１実施形態の動作を説明する。
【００２４】
図１（ｄ）にタイミング制御部１０３の構成の一例を示す。タイミング制御部１０３は、従来の例で説明した図１６（ｄ）と同様のデータ処理部１２８と、タイミング生成部１２９と、信号送信部１３０に加え、ラインバッファ１３１及びマルチプレクサ１３２によって構成される。外部システムからの表示データ１３３とタイミング信号１３４を入力し、表示データ１３３は、表示画面の上部より順次転送され、液晶の特性と構成を考慮した信号処理（例えば、オーバードライブ処理や階調特性の調整処理など）を行うデータ処理部１２８で、データ線駆動部１０１にて対応した電圧に変換する表示データ１３３’を生成する。表示データ１３３は、例えば、外部システムから、１行目R画素、１行目G画素、１行目B画素、２行目R画素、２行目G画素、２行目B画素・・・の順で、シリアルまたはパラレルに入力される。階調データ１３３’を奇数ライン（１ライン目、３ライン目、・・・）を一旦ラインバッファ１３１に格納し、偶数ライン（２ライン目、４ライン目、・・・）と同タイミングで格納した奇数ラインのデータを読み出し、マルチプレクサ１３２によって、画素配列にあわせた２ライン分のデータの並び替えを行い、データ線駆動部で処理する表示データ１３３”を生成する。例えば、従来例の図２０のように２つの表示データ（Ｒ画素、Ｇ画素、Ｂ画素のデータ）を同時に転送するデータ形式を、図６に示すように画素配列にあわせて、２ライン分のデータを並び替えて後段に転送する。つまり、（１，１）R画素、（２，１）R画素、（２，１）G画素、（１，１）G画素、（１，１）B画素、（２，１）B画素、（２，２）R画素、（１，２）R画素、（１，２）G画素、（２，２）G画素、（２，２）B画素、（１，２）B画素、・・・の順にデータを並び替える。尚、（ｘ、ｙ）は画素の位置（座標）を示す。ｘは画素のライン位置（座標）を示し、ｙは画素の列位置（座標）を示す。
【００２５】
タイミング信号１３４は、タイミング生成部１２９によって、データ線駆動部１０１及びゲート線駆動部１０２の各制御信号１３７と、ラインバッファを制御する信号１３５（書き込み信号、読み出し信号、アドレス等）、マルチプレクサ１３２を制御する信号１３６を生成する。表示データ１３３”と制御信号１３７は、信号転送部によってデータ線駆動部１０１の転送方式の信号１１４とゲート線駆動部１０２の転送方式の信号１２４へ変換し、出力される。
【００２６】
データ線駆動部１０１は、複数個の出力数ｑのデータ線駆動回路１０７で構成され、表示データの階調レベルに応じた電圧を水平画素数の２倍のデータ線数の２ｎ本のデータ線Ｓ１、Ｓ２、・・・、Ｓ（２ｎ）に印加する。従来の液晶表示装置例と同様のデータ線駆動回路ＩＣで本実施例は実現可能で、総出力数が水平画素数の倍となるＩＣ数（２ｎ÷ｑ以上の自然数）を利用する構成となる。
【００２７】
図１（ｂ）にデータ線駆動回路１０７の構成の一例を示す。データ線駆動回路１０７は従来の例で説明した図１６（ｂ）と構成は同様で、信号受信部１０９と、シフトレジスタ１１０と、取り込みラッチＡ（１１１）と、取り込みラッチＢ（１１２）及びＤ／Ａ変換部１１３で構成される。信号受信部１０９にて表示データ及びタイミング信号（１１４）を受け取り、表示データ１１５の転送に同期したトリガ信号１１６とスタート信号１１７をシフトレジスタ１１０に取り込み、水平スタート信号１１７をトリガ信号１１６毎シフトしたタイミング信号群１１８を生成する。シフトレジスタ１１０は、出力端子分の信号転送を行うと、次のデータ線駆動回路へのスタート信号１１７’を出力し、後段のデータ線駆動回路は、前段のデータ線駆動回路よりスタート信号１１７”を受け取り、シフトレジスタを動作させる。シフトレジスタ１１０より出力されたタイミング信号群１１８によって、表示データ１１５を取り込みラッチＡ（１１１）に順次取り込む。取り込みラッチＡ（１１１）は、出力端子分のデジタルデータを格納する容量を備える。構成する複数個のデータ線駆動回路によって、２水平分の表示データを格納し、その終わりを示すトリガ信号１１９を外部より与えることで取り込みラッチＡ（１１１）から取り込みラッチＢ（１１２）へ表示データを一括転送する。それをＤ／Ａ変換部１１３で表示データの階調レベルに応じた電圧へ変換し、各データ線（Ｓ１、Ｓ２、・・・、Ｓｑ）に出力する。取り込みラッチＢ（１１２）は、取り込みラッチＡ（１１１）同様の容量を備える。Ｄ／Ａ変換部１１３では、液晶の交流駆動のために、交流信号１２０に従い、各データ線（Ｓ１、Ｓ２、・・・、Ｓｑ）は正電圧または負電圧を液晶に印加する電圧を出力する。ドット反転駆動の場合、隣り合うデータ線で、極性が異なる印加電圧がを出力される。本実施形態の画素配列は、データ線駆動回路の出力が従来のドット反転に対応している場合に、水平周期で交流信号を反転させなくとも、フレーム周期の反転のみで、ドット反転駆動が実現できる。従来のように各データ線は画素書き込みの度に極性反転しないため、電力損失が少なく、低電力化も図ることができる。
【００２８】
ゲート線駆動部１０２は、複数個の出力数ｐのゲート線駆動回路１０８で構成され、垂直画素数の１／２倍のゲート線数のｍ／２本のゲート線Ｇ１、Ｇ２、・・・、Ｇ（ｍ／２）に、データ線駆動部が出力する電圧をゲート線に接続された画素電極に書込むＴＦＴをＯＮとする電圧を、その他のデータ線駆動部が出力する電圧を書込まないゲート線に接続されたＴＦＴをＯＦＦとする電圧を駆動する。従来の液晶表示装置例と同様なゲート線駆動回路ＩＣで本実施例は実現可能で、総出力数が垂直画素数の半分となるＩＣ数（（ｍ／２）÷ｐ以上の自然数）を利用する構成となる。
【００２９】
図１（ｃ）にゲート線駆動回路１０８の構成の一例を示す。データ線駆動回路１０８は従来の例で説明した図１６（ｃ）と構成は同様で、信号受信部１２１と、シフトレジスタ１２２及びレベルシフタ１２３で構成される。信号受信部１２１にてタイミング信号１２４を受け取り、トリガ信号１２５とフレームスタート信号１２６をシフトレジスタ１２２に取り込み、フレームスタート信号１２６をトリガ信号１２５毎シフトしたタイミング信号群１２７を生成する。シフトレジスタ１２２は、出力端子分の信号転送を行うと、次のゲート線駆動回路へのスタート信号１２６’を出力し、後段のデータ線駆動回路は、前段のデータ線駆動回路よりスタート信号１２６”を受け取り、シフトレジスタを動作させる。トリガ信号１２５は、垂直先頭ラインから２水平期間毎の水平タイミングを示す。シフトレジスタ１２２より出力されたタイミング信号群１２７は、レベルシフタ１２３によって、Ｈｉｇｈ信号をゲート線をＯＮとする電圧に、Ｌｏｗ信号をゲート線をＯＦＦとする電圧に変換されて、各ゲート線に出力される。構成する複数個のゲート線駆動回路によって、ゲート線Ｇ１からゲート線Ｇ（ｍ／２）まで全てのゲート線を２水平期間毎、順次ＯＮ電圧を走査する。２水平期間毎ゲート線がＯＮになるタイミングで、対応する位置の表示データ電圧をデータ線駆動部より２水平期間毎に画素電極に印加ことで１画面（１フレーム）が表示される。
【００３０】
以上、説明した第１実施形態によって、従来のデータ線駆動回路ＩＣ及びゲート線駆動回路ＩＣを利用した構成で、動画ぼやけの改善に効果的な１２０Ｈｚ以上の高フレームレートや高解像度のパネルにおいても電圧を画素電極に印加する書き込み期間を従来の２倍の２水平期間分、確保することができ、画質の低下を防ぐことができる。本実施例では、同一ゲート線に２ライン分の画素を接続し、２ライン分の画素を駆動するデータ線駆動部の例を示したが、２ラインと限定せず、同様の考えで、同一ゲート線に３ライン分の画素を接続し、３ライン分の画素を同時に駆動するデータ線駆動部の構成、同一ゲート線に４ライン分の画素を接続し、４ライン分の画素を同時に駆動するデータ線駆動部の構成のように、同一ゲート線に接続するライン数を増やすことで、さらに電圧を画素電極に印加する書き込み期間を増加することができる。
【実施例２】
【００３１】
本発明の第２の実施形態によるアクティブマトリクス型液晶表示装置及び駆動方法について、図１、図７から図９を用いて説明する。
【００３２】
第２実施形態の構成は第１実施形態と同じで、図１（ａ）に示す構成で、液晶パネル部１００、データ線駆動部１０１、ゲート線駆動部１０２、及びタイミング制御部１０３で構成されている。液晶パネル部１００は、平面にｎ×ｍのマトリクス状に配置された液晶画素１０４にＴＦＴ等のアクティブ素子を備える。第１実施形態と第２実施形態の異なる点は、画素のＴＦＴとデータ線の接続である。
【００３３】
第２実施形態の画素の配列の詳細図を図７に示す。１ライン目の画素（７０４−１、７０４−３、７０４−５、７０４−７・・・）は、奇数番目のデータ線（７０４−１はデータ線Ｓ１、７０４−３はデータ線Ｓ３、７０４−５はデータ線Ｓ５、７０４−７はデータ線Ｓ７）に接続する。同一ゲート線Ｇ１に接続された２ライン目の画素（７０４−２、７０４−４、７０４−６、７０４−８・・・）は、１ライン目の画素（７０４−１、７０４−３、７０４−５、７０４−７・・・）と異なるデータ線、つまりに偶数番目のデータ線（７０４−２はデータ線Ｓ２、７０４−４はデータ線Ｓ４、７０４−６はデータ線Ｓ６、７０４−８はデータ線Ｓ８）に接続する。このように奇数ラインの画素に奇数番目のデータ線を、偶数ラインの画素に偶数番目のデータ線を接続する。図７に示す画素構成にすることで、データ線に印加する電圧を水平周期で交流信号を反転させなくとも、フレーム周期の反転のみで、２出力毎に極性を反転することが可能なデータ線駆動回路ＩＣにて表示画質が良好なドット反転駆動が実現できる。
【００３４】
図８に、第２実施形態における各画素に印加される電圧の極性を示す。あるフレームにおいて、データ線（Ｓ１、Ｓ４、Ｓ５、Ｓ８、Ｓ９、・・・）は正極性の電圧、偶数データ線（Ｓ２、Ｓ３、Ｓ６、Ｓ７、・・・）は負極性の電圧を、データ線の電圧更新毎に反転せずに、フレーム期間は同極性の電圧を印加する。２出力毎に極性が反転したデータ線であるため、各ラインで隣あう画素に対応したデータ線は異なる極性となり、また、同列画素に接続するデータ線（Ｓ１とＳ２、Ｓ３とＳ４、など）の極性を異なるためドット反転が実現できる。
【００３５】
また第２実施形態では、第１実施形態と第２実施形態で画素配列が違うため、第１実施形態とタイミング制御部１０３のマルチプレクサ１３２による画素配列にあわせたデータ並び替え処理が異なる。
【００３６】
図９に、第２実施形態におけるデータ並び替え処理を示す。図９に示すように各データの奇数ラインと偶数ラインを交互に出力するように並び替える。つまり、（１，１）R画素、（２，１）R画素、（１，１）G画素、（２，１）G画素、（１，１）B画素、（２，１）B画素、（１，２）R画素、（２，２）R画素、（１，２）G画素、（２，２）G画素、（１，２）B画素、（２，２）B画素、・・・の順にデータを並び替える。上記以外のタイミング制御部１０３の構成及び動作は、第１実施形態と同様であるため省略する。
【００３７】
データ線駆動部１０１及びゲート線駆動回路１０８の構成及び動作は、第１実施形態と同様であるため省略する。
【００３８】
第２実施形態においても、第１実施形態同様、従来のデータ線駆動回路ＩＣ及びゲート線駆動回路ＩＣを利用した構成で、高フレームレートや高解像度のパネルにおいても電圧を画素電極に印加する書き込み期間を従来の２倍の２水平期間分、確保することができ、画質の低下を防ぐことができる。
【実施例３】
【００３９】
本発明の第３の実施形態によるアクティブマトリクス型液晶表示装置及び駆動方法について、図１、図１０及び図１１を用いて説明する。
【００４０】
第３実施形態の構成も第１実施形態と同じで、図１（ａ）に示す構成で、液晶パネル部１００、データ線駆動部１０１、ゲート線駆動部１０２、及びタイミング制御部１０３で構成されている。液晶パネル部１００は、平面にｎ×ｍのマトリクス状に配置された液晶画素１０４にＴＦＴ等のアクティブ素子を備える。第３実施形態は、第１実施形態および第２実施形態の光の三原色の赤（Ｒ）緑（Ｇ）青（Ｂ）で表現する表示データとは異なり、輝度効率を向上させるために白（Ｗ）を追加したＲＧＢＷで表現する表示データに対応したパネルに対するものである。ただし、第４の画素は、白に限定されない。
【００４１】
図１０にＲＧＢＷのパネルの一例を示す。図１０の例では、解像度感を高めやすい２行×２列の画素がＲＧＢＷに対応して１つの表示データ画素群１０００を表現するもので、表示解像度に対して垂直画素数は２倍となる。そのため従来では、電圧を画素電極に印加する書き込み期間が短くなるが、図１０のように、同一ゲート線に１つの表示データ画素群１０００に対応した画素を接続することで、表示解像度と同等な電圧を画素電極に印加する書き込み期間を確保することができる。
【００４２】
図１１に、第３実施形態における各画素に印加される電圧の極性を示す。極性の偏りによる画質劣化が少ない極性パターンとして、図１１が考えられる。データ線に印加する電圧を水平周期で交流信号を反転させなくとも、フレーム周期の反転のみで、ドット反転駆動が可能なデータ線駆動回路ＩＣで、図１０の画素接続により実現できる。図１０を説明すると、奇数ゲート線（Ｇ１・・・）に接続された奇数ライン目の画素（１００４−１、１００４−３・・・）では、奇数画素列（１００４−１・・・）は、奇数番目のデータ線（１００４−１はデータ線Ｓ１）に接続し、偶数画素列（１００４−３・・・）は、偶数番目のデータ線（１００４−３はデータ線Ｓ４、）に接続する。奇数ゲート線（Ｇ１・・・）に接続された偶数ライン目の画素（１００４−２、１００４−４・・・）は、奇数ゲート線（Ｇ１・・・）に接続された奇数ライン目の画素（１００４−１、１００４−３・・・）と異なるデータ線に接続するため、奇数画素列（１００４−２・・・）は、偶数番目のデータ線（１００４−２はデータ線Ｓ２）に接続し、偶数画素列（１００４−４・・・）は、奇数番目のデータ線（１００４−４はデータ線Ｓ３）に接続する。偶数ゲート線（Ｇ２・・・）に接続された奇数ライン目の画素（１００４−５、１００４−７・・・）では、奇数画素列（１００４−５・・・）は、偶数番目のデータ線（１００４−５はデータ線Ｓ２）に接続し、偶数画素列（１００４−７・・・）は、奇数番目のデータ線（１００４−７はデータ線Ｓ３）に接続する。偶数ゲート線（Ｇ２・・・）に接続された偶数ライン目の画素（１００４−６、１００４−８・・・）は、偶数ゲート線（Ｇ２・・・）に接続された奇数ライン目の画素（１００４−５、１００４−７・・・）と異なるデータ線に接続するため、奇数画素列（１００４−６・・・）は、奇数番目のデータ線（１００４−６はデータ線Ｓ１）に接続し、偶数画素列（１００４−８・・・）は、偶数番目のデータ線（１００４−８はデータ線Ｓ４）に接続する。データ線に印加する電圧を水平周期で交流信号を反転させなくとも、フレーム周期の反転のみで、ドット反転駆動が可能なデータ線駆動回路ＩＣで、極性の偏りによる画質劣化が少ない図１１の極性パターンが実現できる。
【００４３】
第３実施形態においても、第１実施形態、第２実施形態同様、画素配列にあわせたデータ並び替え処理が必要で、図１２に示すように各データの色データ順番がと奇数ラインと偶数ラインで異なる出力になるように並び替える。また、並び替えが同一ライン内で完結するため並び替え用の従来の２行×２列のＲＧＢＷ配列で用いるラインバッファが不要となる。
【実施例４】
【００４４】
本発明の第４の実施形態によるアクティブマトリクス型液晶表示装置及び駆動方法について、図１、図１３から図１５を用いて説明する。
【００４５】
第４実施形態の構成は第１実施形態と同じで、図１（ａ）の構成で、液晶パネル部１００、データ線駆動部１０１、ゲート線駆動部１０２、及びタイミング制御部１０３で構成されている。画素の接続も第１の実施形態と同様であるが、データ線駆動部１０１を構成するデータ線駆動回路１０７とタイミング制御部１０３が、第４実施形態では異なる。
【００４６】
図１３（ａ）に第４実施形態のタイミング制御部１３００、図１３（ａ）に第３実施形態のデータ線駆動回路１３０１を示す。
【００４７】
図１４にフレームタイミング、図１５にラインタイミングのタイミングチャートを示す。図１４、１５を用いて、第４実施形態の動作を説明する。
【００４８】
タイミング制御部１３００は、従来のタイミング制御部と同じ構成で、データ処理部１３０２と、タイミング生成部１３０３と、信号送信部１３０４で構成される。外部システムからの表示データ１３０５とタイミング信号１３０６を入力し、表示データ１３０５は、表示画面の上部より順次転送され、液晶の特性と構成を考慮した信号処理（例えば、オーバードライブ処理や階調特性の調整処理など）を行うデータ処理部１３０２で、データ線駆動部１０１で対応した電圧に変換する階調データ１３０５’を生成する。
【００４９】
タイミング信号１３０６は、タイミング生成部１３０３によって、データ線駆動部１０１及びゲート線駆動部１０２の各制御信号１３０７と、データ線駆動回路１３０１で利用する奇数ラインと偶数ラインを示すライン選択信号１３０８を生成する。表示データ１３０５’と制御信号１３０７及びライン選択信号１３０８は、信号転送部によってデータ線駆動部１０１の転送方式の信号１３０９とゲート線駆動部１０２の転送方式の信号１３１０へ変換し、出力される。
【００５０】
データ線駆動部１０１は、第１実施形態と同様、複数個の出力数ｑのデータ線駆動回路１３０１で構成され、表示データの階調レベルに応じた電圧を水平画素数の２倍のデータ線数の２ｎ本のデータ線Ｓ１、Ｓ２、・・・、Ｓ（２ｎ）に印加する。従来の液晶表示装置例と同様のデータ線駆動回路ＩＣで本実施例は実現可能で、総出力数が水平画素数の倍となるＩＣ数（２ｎ÷ｑ以上の自然数）を利用する構成となる。図１３（ｂ）にデータ線駆動回路１３０１の構成の一例を示す。データ線駆動回路１３０１は、信号受信部１３１１と、シフトレジスタ１３１２と、デマルチプレクサ群１３１３と、取り込みラッチＡ（１３１４）と、取り込みラッチＢ（１３１５）及びＤ／Ａ変換部１３１６で構成される。信号受信部１３１１にて、表示データ及びタイミング信号（１３０９）を受け取り、表示データ１３１７の転送に同期したトリガ信号１３１８とスタート信号１３１９をシフトレジスタ１３１２に取り込み、水平スタート信号１３１９をトリガ信号１３１８毎シフトしたタイミング信号群１３２０を生成する。シフトレジスタ１３１２は、出力端子の１／２分の信号転送を行うと、次のデータ線駆動回路へのスタート信号１３１９’を出力し、後段のデータ線駆動回路は、前段のデータ線駆動回路よりスタート信号１３１９”を受け取り、シフトレジスタを動作させる。デマルチプレクサ群１３１３は、ライン選択信号１３０８により、シフトレジスタ１３１２からのタイミング信号群１３２０を奇数出力端子に対応した取り込みラッチＡ（１３１４）と偶数出力端子に対応した取り込みラッチＡ（１３１４）の取り込み信号１３２１に振り分ける。ライン選択信号１３０８は、入力表示データの奇数ラインと偶数ラインを示す信号で、画素の接続にあわせて表示データを取り込みラッチＡ（１３１４）に格納するように各デマルチプレクサ１３１３の切替えを行う。構成する複数個のデータ線駆動回路によって、２水平分の表示データを格納し、その終わりを示すトリガ信号１３２２を外部より与えることで取り込みラッチＡ（１３１４）から取り込みラッチＢ（１３１５）へ表示データを一括転送する。それをＤ／Ａ変換部１３１６で表示データの階調レベルに応じた電圧へ変換し、各データ線（Ｓ１、Ｓ２、・・・、Ｓｑ）に出力する。取り込みラッチＢ（１３１５）は、取り込みラッチＡ（１３１４）同様の容量を備える。Ｄ／Ａ変換部１３１６では、液晶の交流駆動のために、交流信号１３２３に従い、各データ線（Ｓ１、Ｓ２、・・・、Ｓｑ）は正電圧または負電圧を液晶に印加する電圧を出力する。ドット反転駆動の場合、隣り合うデータ線で、極性が異なる印加電圧が出力される。
【００５１】
ゲート線駆動部１０２は、第１実施形態と構成及び動作とも同様であるため、説明は省略する。
【００５２】
以上、第４実施形態において、データ線駆動回路にデマルチプレクサ群１３１３を追加することで、タイミング制御部にラインバッファを設けずとも、第１実施形態同様の高フレームレートや高解像度のパネルにおいて電圧を画素電極に印加する書き込み期間を従来の２倍の２水平期間分、確保することができ、画質の低下を防ぐことができる。
【実施例５】
【００５３】
本発明の第５の実施形態によるアクティブマトリクス型液晶表示装置及び駆動方法について、図２１、図２２を用いて説明する。
【００５４】
図２１に第５実施形態の構成図に示す。第５実施形態の構成は、液晶パネル部２１００の構造が異なることを除いて第１実施形態と同様で、動作は第１実施形態と同様であるため、説明は省略する。
【００５５】
図２２に液晶パネル部２１００の画素配列の詳細図を示す。各アクティブ素子２００のＯＮ／ＯＦＦを制御する電極は、従来例の液晶パネル部のように、水平１ラインの画素群に共通なゲート線２２０１に接続し、隣接する２本のゲート線２２００−１と２２００−２に対して同じゲート制御信号印加するように液晶パネル内部又は外部で接続し、ゲート線駆動部の１出力に接続する。以下、２２００−３と２２００−４、・・・も同様に液晶パネルのゲート線２本に対してゲート線駆動部の１出力に接続する。ゲート線の接続のほかは第１実施形態と同様で、データ線１０６は１つの垂直画素列に２本（１０６−ａ、１０６−ｂ）配置し、共通のゲート線Ｇ１に接続された垂直方向に配置される２つの画素（１０４−１、１０４−２）のデータ電圧を供給する電極が、それぞれ別のデータ線（１０６−ａ、１０６−ｂ）に接続される。このとき、同一ラインの画素の偶数画素列は、接続するデータ線を隣接する偶数番目データ線又は奇数番目データ線に統一し、奇数画素列は、偶数画素列が偶数番目データ線であれば隣接する奇数番目データ線、奇数番目データ線であれば隣接する偶数番目データ線となるように接続する。
【００５６】
図２２に示す画素構成にすることで第１実施形態と同様に、従来のようにデータ線の電圧更新毎に反転せずに、フレーム期間は同極性の電圧を印加する。隣接する２つの画素に接続されているデータ線は、上下左右とも奇数データ線と偶数データ線になっている。２行２ライン目の画素を例に挙げると、２行２ライン目の画素はＳ３と奇数データ線に接続されている。上下の画素はＳ４に接続され、左の画素はＳ２、右の画素はＳ６と隣接画素は偶数データ線に接続され、ドット反転を実現する。
【００５７】
第５実施形態においても、第１実施形態同様、従来のデータ線駆動回路ＩＣ及びゲート線駆動回路ＩＣを利用した構成で、１２０Ｈｚ以上の高フレームレートや高解像度のパネルにおいても電圧を画素電極に印加する書き込み期間を従来の２倍の２水平期間分、確保することができ、画質の低下を防ぐことができる。
【産業上の利用可能性】
【００５８】
液晶テレビ、液晶ディスプレイなどの液晶表示装置に利用される。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態の液晶表示装置のブロック構成図
【図２】第１の実施形態の画素配置
【図３】第１の実施形態の各画素に印加される電圧極性
【図４】第１の実施形態のフレームタイミングチャート
【図５】第１の実施形態のラインタイミングチャート
【図６】第１の実施形態の表示データ転送の例
【図７】第２の実施形態の画素配置
【図８】第２の実施形態の各画素に印加される電圧極性
【図９】第２の実施形態の表示データ転送の例
【図１０】第３の実施形態の画素配置
【図１１】第３の実施形態の各画素に印加される電圧極性
【図１２】第３の実施形態の表示データ転送の例
【図１３】第４の実施形態の液晶表示装置のブロック構成図
【図１４】第４の実施形態のフレームタイミングチャート
【図１５】第４の実施形態のラインタイミングチャート
【図１６】従来の液晶表示装置のブロック構成図
【図１７】従来の画素配置
【図１８】従来のフレームタイミングチャート
【図１９】従来のラインタイミングチャート
【図２０】従来の表示データ転送の例
【図２１】第５の実施形態の液晶表示装置のブロック構成図
【図２２】第５の実施形態の画素配置
【符号の説明】
【００６０】
１００  液晶パネル
１０１  データ線駆動部
１０２  ゲート線駆動部
１０３  タイミング制御部
１０４  液晶画素
１０４−１  １列１ライン目の液晶画素
１０４−２  １列２ライン目の液晶画素
１０４−３  ２列１ライン目の液晶画素
１０４−４  ２列２ライン目の液晶画素
１０４−５  ３列１ライン目の液晶画素
１０４−６  ３列２ライン目の液晶画素
１０４−７  ４列１ライン目の液晶画素
１０４−８  ４列２ライン目の液晶画素
１０５  ゲート線
１０６  データ線
１０６−ａ  奇数番目のデータ線
１０６−ｂ  奇数番目のデータ線
１０７  データ線駆動回路
１０８  ゲート線駆動回路
１０９  データ線駆動回路の信号受信部
１１０  データ線駆動回路のシフトレジスタ
１１１  データ線駆動回路の取り込みラッチＡ
１１２  データ線駆動回路の取り込みラッチＢ
１１３  データ線駆動回路のＤ／Ａ変換部
１１４  データ線駆動回路入力信号（表示データ及びタイミング信号）
１１５  表示データ
１１６  トリガ信号（転送クロック）
１１７  水平スタート信号
１１７’  後段データ線駆動回路へのスタート信号
１１７”  前段データ線駆動回路からのスタート信号
１１８  取り込みラッチＡ用取り込み信号群
１１９  取り込みラッチＢ用取り込み信号
１２０  交流信号
１２１  ゲート線駆動回路の信号受信部
１２２  ゲート線駆動回路のシフトレジスタ
１２３  ゲート線駆動回路のレベルシフタ
１２４  ゲート線駆動回路入力信号（タイミング信号）
１２５  トリガ信号（水平タイミング信号）
１２６  フレームスタート信号
１２６’  後段ゲート線駆動回路へのスタート信号
１２６”  前段ゲート線駆動回路からのスタート信号
１２７  タイミング信号群
１２８  タイミング処理部のデータ処理部
１２９  タイミング処理部のタイミング生成部
１３０  タイミング処理部の信号転送部
１３１  タイミング処理部のラインバッファ
１３２  タイミング処理部のマルチプレクサ
１３３  入力表示データ
１３３’  データ処理後の表示データ
１３３”  データ並び替え後の表示データ
１３４  入力表示タイミング信号
１３５  ラインバッファ制御信号
１３６  マルチプレクサ制御信号
１３７  データ線駆動部及びゲート線駆動部の制御信号
２００  アクティブ素子
７０４  液晶画素
７０４−１  １列１ライン目の液晶画素
７０４−２  １列２ライン目の液晶画素
７０４−３  ２列１ライン目の液晶画素
７０４−４  ２列２ライン目の液晶画素
７０４−５  ３列１ライン目の液晶画素
７０４−６  ３列２ライン目の液晶画素
７０４−７  ４列１ライン目の液晶画素
７０４−８  ４列２ライン目の液晶画素
１０００  表示データ画素群
１００４  液晶画素
１００４−１  １列１ライン目の液晶画素
１００４−２  １列２ライン目の液晶画素
１００４−３  ２列１ライン目の液晶画素
１００４−４  ２列２ライン目の液晶画素
１００４−５  １列３ライン目の液晶画素
１００４−６  １列４ライン目の液晶画素
１００４−７  ２列３ライン目の液晶画素
１００４−８  ２列４ライン目の液晶画素
１３００  タイミング処理部
１３０１  データ線駆動回路
１３０２  タイミング処理部のデータ処理部
１３０３  タイミング処理部のタイミング生成部
１３０４  タイミング処理部の信号転送部
１３０５  入力表示データ
１３０５’  データ処理後の表示データ
１３０６  入力表示タイミング信号
１３０７  データ線駆動部及びゲート線駆動部の制御信号
１３０８  ライン選択信号
１３０９  データ線駆動回路入力信号（表示データ及びタイミング信号）
１３１０  ゲート線駆動回路入力信号（タイミング信号）
１３１１  データ線駆動回路の信号受信部
１３１２  データ線駆動回路のシフトレジスタ
１３１３  データ線駆動回路のデマルチプレクサ群
１３１４  データ線駆動回路の取り込みラッチＡ
１３１５  データ線駆動回路の取り込みラッチＢ
１３１６  データ線駆動回路のＤ／Ａ変換部
１３１７  表示データ
１３１８  トリガ信号（転送クロック）
１３１９  水平スタート信号
１３１９’  後段データ線駆動回路へのスタート信号
１３１９”  前段データ線駆動回路からのスタート信号
１３２０  タイミング信号群
１３２１  取り込みラッチＡ用取り込み信号群
１３２２  取り込みラッチＢ用取り込み信号
１３２３  交流信号
１６００  液晶パネル
１６０１  データ線駆動部
１６０２  ゲート線駆動部
１６０３  タイミング制御部
１６０４  液晶画素
１６０５  ゲート線
１６０６  データ線
１６０７  データ線駆動回路
１６０８  ゲート線駆動回路
１６０９  データ線駆動回路の信号受信部
１６１０  データ線駆動回路のシフトレジスタ
１６１１  データ線駆動回路の取り込みラッチＡ
１６１２  データ線駆動回路の取り込みラッチＢ
１６１３  データ線駆動回路のＤ／Ａ変換部
１６１４  データ線駆動回路入力信号（表示データ及びタイミング信号）
１６１５  表示データ
１６１６  トリガ信号（転送クロック）
１６１７  水平スタート信号
１６１８  取り込みラッチＡ用取り込み信号群
１６１９  取り込みラッチＢ用取り込み信号
１６２０  交流信号
１６２１  ゲート線駆動回路の信号受信部
１６２２  ゲート線駆動回路のシフトレジスタ
１６２３  ゲート線駆動回路のレベルシフタ
１６２４  ゲート線駆動回路入力信号（タイミング信号）
１６２５  トリガ信号（水平タイミング信号）
１６２６  フレームスタート信号
１６２７  タイミング信号群
１６２８  タイミング処理部のデータ処理部
１６２９  タイミング処理部のタイミング生成部
１６３０  タイミング処理部の信号転送部
１６３１  入力表示データ
１６３１’  データ処理後の表示データ
１６３２  入力表示タイミング信号
１６３３  データ線駆動部及びゲート線駆動部の制御信号
２１００  液晶パネル
２２００  ゲート線
２２００−１  １ライン目のゲート線
２２００−２  ２ライン目のゲート線
２２００−３  ３ライン目のゲート線
２２００−４  ４ライン目のゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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