(57)【要約】【課題】トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化する。【解決手段】半導体基板１０上に、半導体層１６Ａ、１６Ｂがエピタキシャル成長により形成される。第１の領域において第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、それより広い範囲に拡散されたＮ型の第２の不純物層１２Ｂとによって形成される。第２の埋め込み層１３はＮ＋型の不純物層のみで形成される。第１の領域において半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散される。第１の領域にはトレンチゲート型トランジスタが形成され、第２の領域にはプレーナ型トランジスタが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された半導体層と、
前記半導体層と前記半導体基板の境界の上下に広がって形成された埋め込み層とを備え、前記半導体基板の表面に対して垂直な方向に電流が流れるトランジスタであって、
前記埋め込み層は、第１のピーク濃度を有する第１の不純物層と、前記第１のピーク濃度より低い第２のピーク濃度を有し、前記第１の不純物層よりも広い範囲で前記半導体層又は前記半導体基板の少なくとも一方の中に拡散された第２の不純物層とを含むことを特徴とするトランジスタ。
【請求項２】
前記半導体層の中に形成されたドレイン引き上げ用トレンチを通して、前記埋め込み層に電気的に接続されたドレイン電極を備えることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第１の不純物層は第１の不純物を含み、前記第２の不純物層は前記第１の不純物よりも大きい拡散係数を有する第２の不純物を含むことを特徴とする請求項１又は請求項２に記載のトランジスタ。
【請求項４】
半導体基板の表面に形成された半導体層と、
前記半導体層を第１の領域及び第２の領域に分離する素子分離層と、
前記第１の領域に形成され、前記半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタと、
前記第２の領域に形成され、前記半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタと、を備え、
前記第１の領域の半導体層の不純物濃度が前記第２の領域の半導体層の不純物濃度と異なることを特徴とする半導体装置。
【請求項５】
前記第１の領域の半導体層の不純物濃度が前記第２の領域の半導体層の不純物濃度より高いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の領域において、前記半導体層と前記半導体基板の境界の上下に広がって形成された第１の埋め込み層と、
前記第２の領域において、前記半導体層と前記半導体基板の境界の上下に広がって形成された第２の埋め込み層と、を備え、
前記第１の埋め込み層は、第１のピーク濃度を有する第１の不純物層と、前記第１のピーク濃度より低い第２のピーク濃度を有し、前記第１の不純物層よりも広い範囲で前記半導体層又は前記半導体基板の少なくとも一方の中に拡散された第２の不純物層とを含み、
前記第２の埋め込み層は、前記第１の不純物層のみからなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板の第１の領域及び第２の領域に第１の不純物を導入する工
程と、
前記半導体基板の前記第１の領域のみに、前記第１の不純物より大きな拡散係数を
有する第２の不純物を導入する工程と、
前記半導体基板上にエピタキシャル成長により半導体層を形成すると共に、前記第１の領域においては、前記第１の不純物及び第２の不純物の拡散により第１の埋め込み層を形成し、前記第２の領域においては、前記第１の不純物の拡散により第２の埋め込み層を形成する工程と、
前記第１の領域に、前記半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタを形成する工程と、
前記第２の領域に、前記半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体層を形成した後に、前記第１の領域であって前記第２の埋め込み層と重畳する領域において、前記半導体層の表面から前記第２の不純物と同じ導電型の第３の不純物を導入する工程と、
前記第３の不純物を前記半導体層の中に熱拡散させる工程と、を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、前記半導体基板の表面に対して垂直な方向に電流が流れるトランジスタに関し、また、前記半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタと前記半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタとを同一の半導体基板上に形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、ゲートをトレンチに埋め込んだトレンチゲート型トランジスタ（即ち半導体基板の表面に対して垂直な方向に電流が流れるトランジスタ）が知られている。
【０００３】
また、近年では、トレンチゲート型トランジスタと、プレーナ型トランジスタ（即ち半導体基板の表面に対して水平な方向に電流が流れるトランジスタ）とを同一の半導体基板上に形成するプロセスも開発されている。この場合、半導体基板上に、エピタキシャル成長により半導体層が形成され、半導体層は素子分離層によって複数の島領域に分離される。そして、トレンチゲート型トランジスタは、素子分離層によって分離された１つの島領域に形成され、プレーナ型トランジスタは、素子分離層によって分離された別の島領域に形成される。なお、トレンチゲート型トランジスタについては、特許文献１、２、３、４に記載されている。
【特許文献１】特開２００３−３０３９５９号公報
【特許文献２】特開２００３−３０３９６０号公報
【特許文献３】特開２００４−０６４０３６号公報
【特許文献４】特開２００７−２０１３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トレンチゲート型トランジスタにおいて、オン抵抗（トランジスタがオンしている時の抵抗）や接合部の寄生容量を低減したいという要求がある。
【０００５】
また、トレンチゲート型トランジスタとプレーナ型トランジスタとを同一の半導体基板上に形成する場合、トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化したいという要求がある。
【０００６】
しかしながら、従来技術では、オン抵抗と耐圧という２つの特性を両立させることは困難であった。例えば、プレーナ型トランジスタの耐圧を確保するために半導体層の不純物濃度を低く設定すると、トレンチゲート型トランジスタのオン抵抗が高くなってしまう。逆に、トレンチゲート型トランジスタのオン抵抗を下げるために半導体層の不純物濃度を高く設定すると、プレーナ型トランジスタの耐圧が下がってしまう。
【課題を解決するための手段】
【０００７】
本発明のトランジスタは、半導体基板の表面に形成された半導体層と、半導体層と半導体基板の境界の上下に広がって形成された埋め込み層とを備え、半導体基板の表面に対して垂直な方向に電流が流れるトランジスタであって、埋め込み層は、第１のピーク濃度を有する第１の不純物層と、第１のピーク濃度より低い第２のピーク濃度を有し、第１の不純物層よりも広い範囲で半導体層又は半導体基板の少なくとも一方の中に拡散された第２の不純物層とを含むことを特徴とする。
【０００８】
上記構成によれば、埋め込み層を上記２種類の不純物層で形成したことにより、トランジスタにおいて、オン抵抗を低減するとともに、埋め込み層と半導体基板との間で生じる寄生容量を低減することができる。
【０００９】
また、本発明の半導体装置は、半導体基板の表面に形成された半導体層と、半導体層を第１の領域及び第２の領域に分離する素子分離層と、第１の領域に形成され、半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタと、第２の領域に形成され、半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタと、を備え、第１の領域の半導体層の不純物濃度が第２の領域の半導体層の不純物濃度と異なることを特徴とする。
【００１０】
また、本発明の半導体装置は、上記構成において、第１の領域の半導体層の不純物濃度が第２の領域の半導体層の不純物濃度より高いことを特徴とする。
【００１１】
上記構成によれば、半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタのオン抵抗と、半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタの耐圧とを同時に最適化することができる。
【００１２】
また、本発明の半導体装置の製造方法によれば、半導体基板の第１の領域及び第２の領域に第１の不純物を導入する工程と、半導体基板の第１の領域のみに、第１の不純物より大きな拡散係数を有する第２の不純物を導入する工程と、半導体基板上にエピタキシャル成長により半導体層を形成すると共に、第１の領域においては、第１の不純物及び第２の不純物の拡散により第１の埋め込み層を形成し、第２の領域においては、第１の不純物の拡散により第２の埋め込み層を形成する工程と、第１の領域に、半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタを形成する工程と、第２の領域に、半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタを形成する工程と、を備えることを特徴とする。
【００１３】
上記構成によれば、半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタの埋め込み層を上記種類の不純物層で形成したことにより、第１のトランジスタにおいて、オン抵抗を低減すると共に、埋め込み層と半導体基板との間で生じる寄生容量を低減することができる。また、第１のトランジスタのオン抵抗と、半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタの耐圧とを同時に最適化することができる。即ち、第１のトランジスタについては、第１の埋め込み層が第２の不純物の拡散により広がることにより、オン抵抗が低減され、第２のトランジスタについては、第２の不純物は導入されないため、耐圧を高くすることができる。
【発明の効果】
【００１４】
本発明のトランジスタによれば、オン抵抗を低減すると共に、埋め込み層と半導体基板との間で生じる寄生容量を低減することができる。
【００１５】
また、本発明の半導体装置及びその製造方法によれば、半導体基板の表面に対して垂直な方向に電流が流れる第１のトランジスタのオン抵抗と、半導体基板の表面に対して水平な方向に電流が流れる第２のトランジスタの耐圧とを同時に最適化することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態について説明する。以下では、まず、本発明の基本的な構成を説明し、その後、詳細な構成を説明することにする。図１（ａ）に示すように、Ｐ−型の半導体基板１０に、トレンチゲート型トランジスタ（不図示）が形成される予定の第１の領域と、それに隣接してプレーナ型トランジスタ（不図示）が形成される予定の第２の領域が設けられている。第１の領域の半導体基板１０上にはＮ型の半導体層１６Ａが形成され、第２の領域の半導体基板１０上には、Ｎ−型の半導体層１６Ｂが形成されている。第１の領域の半導体層１６Ａはトレンチゲート型トランジスタのドレイン層になる。
【００１７】
第１の領域の半導体層１６Ａの不純物濃度は、第２の領域の半導体層１６Ｂの不純物濃度よりも高く設定される。このような不純物濃度の設定により、第１の領域に形成されるトレンチゲート型トランジスタのオン抵抗と、第２の領域に形成されるプレーナ型トランジスタの耐圧とを同時に最適化することができる。つまり、第１の領域の半導体層１６Ａの不純物濃度を高くすることにより、トレンチゲート型トランジスタのオン抵抗（即ちドレイン層の抵抗）を下げることができ、第２の領域の半導体層１６Ｂの不純物濃度を低くすることにより、プレーナ型トランジスタの耐圧（例えば、半導体層１６Ｂの中に形成されるＰＮ接合の耐圧）を高くすることができる。
【００１８】
しかし、半導体層１６Ａ，１６Ｂは、エピタキシャル成長により同時に形成されるので、エピタキシャル成長時に不純物濃度を互いに異ならせることは困難である。そこで、上記のような不純物濃度の設定は、実用的には、以下のプロセスにより実現することができる。つまり、図１（ｂ）に示すように、半導体層１６Ａ、１６Ｂは、同じ不純物濃度を有するエピタキシャル層として形成される。そして、第１の領域において、第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。
【００１９】
そして、第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、その上下の広い範囲まで拡散されたＮ型の第２の不純物層１２Ｂとで形成される。一方、第２の埋め込み層１３は単一のＮ＋型の不純物層のみで形成される。さらに、第１の領域においては、不純物濃度分布を均一化するために半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散されることが好ましい。
【００２０】
次に、本発明の詳細な構成について、図面を参照して説明する。まず、図２（ａ）に示すように、Ｐ型の不純物、例えばボロン（Ｂ）が添加されたＰ−型の半導体基板１０を準備し、その表面に、熱酸化処理を行うことよってシリコン酸化膜１１を形成する。
【００２１】
次に、シリコン酸化膜１１上に不図示のレジスト層を形成する。このレジスト層は、第１の埋め込み層１２及び第２の埋め込み層１３を形成する領域に開口部を有している。このレジスト層をマスクとして、シリコン酸化膜１１をエッチングして除去する。その後、Ｎ型の第１の不純物、例えばアンチモン（Ｓｂ）を含む拡散ソースを、塗布法等により堆積し、熱処理を行う。このレジスト層は除去される。
【００２２】
これにより、第１の領域では、第１の埋め込み層１２の一部となるＮ＋型の第１の不純物層１２Ａが形成され、第２の領域では、Ｎ＋型の第２の埋め込み層１３が形成される。
【００２３】
次に、シリコン酸化膜１１上にレジスト層Ｒ１を形成する。このレジスト層Ｒ１は、第１の領域であって第１の埋め込み層１２に対応した領域に開口部を有している。このレジスト層Ｒ１をマスクとして、第１の不純物よりも拡散係数の大きいＮ型の第２の不純物、例えばリン（Ｐ）をイオン注入する。これにより、第１の領域では、第１の埋め込み層１２の一部として、第１の不純物層１２Ａと重畳して、第１の不純物層１２Ａより深いＮ型の第２の不純物層１２Ｂが形成される。レジスト層Ｒ１は、このイオン注入の後に除去される。
【００２４】
次に、図２（ｂ）に示すように、シリコン酸化膜１１上にレジスト層Ｒ２を形成する。レジスト層Ｒ２は、第１の領域と第２の領域との境界、即ち第１の素子分離層１５Ａを形成する領域に開口部を有している。そして、レジスト層Ｒ２をマスクとして、半導体基板１０の中に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、Ｐ＋型の第１の素子分離層１５Ａを形成する。レジスト層Ｒ２及びシリコン酸化膜１１は、このイオン注入の後に除去される。
【００２５】
次に、図３（ａ）に示すように、第１の埋め込み層１２、第２の埋め込み層１３、第１の素子分離層１５Ａを含む半導体基板１０の表面に、Ｎ−型の半導体層１６をエピタキシャル成長させる。このとき、第１の埋め込み層１２及び第２の埋め込み層１３は、半導体層１６の中に拡散されると共に、半導体基板１０の中に拡散される。また、これと同時に、第１の素子分離層１５Ａも、半導体層１６の中に拡散されると共に、半導体基板１０の中に拡散される。
【００２６】
さらに詳しく説明すると、第１の領域の第１の埋め込み層１２では、第１の不純物層１２Ａは第１のピーク濃度を有し、第２の不純物層１２Ｂは、第１のピーク濃度より低い第２のピーク濃度を有し、かつ第１の不純物層１２Ａよりも半導体層１６及び半導体基板１０の中の広い範囲に拡散される。ただし、ピーク濃度とは、半導体基板１０の表面に対して垂直な方向における不純物分布のピーク濃度を意味するものとする。
【００２７】
次に、図３（ｂ）に示すように、半導体層１６の表面に、熱酸化処理を行うことによって、シリコン酸化膜１７を形成する。次に、シリコン酸化膜１７上に不図示のレジスト層を形成する。このレジスト層は、第２の素子分離層１５Ｂを形成する領域に開口部を有している。そして、このレジスト層をマスクとして、半導体層１６の中に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、Ｐ＋型の第２の素子分離層１５Ｂを形成する。このレジスト層は、このイオン注入の後に除去される。
【００２８】
その後、シリコン酸化膜１７上にレジスト層Ｒ３を形成する。レジスト層Ｒ３は、第１の領域であって第３の不純物層１８を形成する領域に開口部を有している。そして、このレジスト層Ｒ３をマスクとして、半導体層１６の厚さ方向の途中まで、Ｎ型の第３の不純物、例えばリン（Ｐ）をイオン注入することにより、Ｎ型の第３の不純物層１８を形成する。レジスト層Ｒ３は、このイオン注入の後に除去される。
【００２９】
次に、図４に示すように、Ｎ型の第３の不純物層１８を、第２の不純物層１２Ｂに到達するまで熱拡散する。これにより、第１の領域の半導体層１６における不純物分布は均一化されるとともに、その平均的な不純物濃度は、第２の領域の半導体層１６の平均的な不純物濃度に比して高くなる。この熱拡散時に、第２の素子分離層１５Ｂも同時に拡散され、第１の素子分離層１５Ａ及び第２の素子分離層１５Ｂは互いに接触して素子分離層１５となる。こうして、図１（ｂ）の構成のように、第１の領域の半導体層１６Ａの不純物濃度を第２の領域の半導体層１６Ｂに比して高くすることができる。
【００３０】
次に、図５に示すように、第１の領域にトレンチゲート型トランジスタを形成し、第２の領域にプレーナ型トランジスタを形成する。以下、トレンチゲート型トランジスタとプレーナ型トランジスタの形成方法について説明する。以下では、プレーナ型トランジスタは、その一例として、プレーナ型ＤＭＯＳトランジスタであるものとして説明する。
【００３１】
まず、半導体層１６上を覆って、不図示のレジスト層を形成する。このレジスト層は、トレンチゲート型トランジスタのＰ−型の第１のボディ層１９を形成する領域と、プレーナ型トランジスタのＰ−型の第２のボディ層２０を形成する領域に、それぞれ開口部を有している。そして、このレジスト層をマスクとして、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入し、かつ拡散する。これにより、第１の領域にはＰ−型の第１のボディ層１９が形成され、第２の領域には第２のボディ層２０が形成される。このレジスト層は、このイオン注入の後に除去される。
【００３２】
次に、第１のボディ層１９の表面から第３の不純物層１８の厚さ方向の途中に到達する第１のトレンチ２４を形成する。その後、熱酸化処理を行うことによって、第１の領域において、第１のトレンチ２４内を含む第３の不純物層１８、第１のボディ層１９の各表面を覆って、シリコン酸化膜からなる第１のゲート絶縁膜２５を形成する。また、これと同時に、第２の領域において、第２のボディ層２０の表面を覆って、シリコン酸化膜からなる第２のゲート絶縁膜２６を形成することができる。
【００３３】
その後、第１の領域では、第１のゲート絶縁膜２５に覆われた第１のトレンチ２４内に、例えばポリシリコンからなる第１のゲート電極２７を形成する。即ち、第１のトレンチ２４は、第１の領域に形成されるトレンチゲート型トランジスタのゲート用トレンチであり、第１のゲート電極２７は、トレンチゲートである。また、第２の領域では、第２のゲート絶縁膜２６上に、第２の領域に形成されるプレーナ型トランジスタのゲートとなる第２のゲート電極２８を形成する。
【００３４】
次に、半導体層１６上を覆って、不図示のレジスト層を形成する、このレジスト層は、トレンチゲート型トランジスタのＮ＋型の第１のソース層２１を形成する領域と、プレーナ型トランジスタのＮ＋型の第２のソース層２２及びドレイン層２３を形成する領域に、それぞれ開口部を有している。
【００３５】
そして、このレジスト層をマスクとして、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入することにより、第１の領域において、Ｎ＋型の第１のソース層２１を形成する。これにより、第１の領域では、第１のボディ層１９と第１のソース層２１との二重拡散構造が得られる。
【００３６】
また、これと同時に、このレジスト層をマスクとして、上記Ｎ型不純物をイオン注入することにより、第２の領域において、Ｎ＋型の第２のソース層２２を形成すると共に、Ｎ＋型のドレイン層２３を形成する。このレジスト層は、このイオン注入の後に除去される。
【００３７】
次に、半導体層１６、第３の不純物層１８、第１のボディ層１９、第２のボディ層２０、第１のソース層２１、第２のソース層２２、ドレイン層２３を覆うようにして、例えばＣＶＤ法によって成膜されたシリコン酸化膜からなる層間絶縁膜２９を形成する。なお、これより前の工程で形成されたシリコン酸化膜１７については、層間絶縁膜２９の一部として図示している。
【００３８】
次に、第１の領域において、層間絶縁膜２９を選択的にエッチングして開口部２９Ａを形成すると共に、第３の不純物層１８及び第１の埋め込み層１２をエッチングして、第３の不純物層１８の表面から、第１の埋め込み層１２、例えば第１の不純物層１２Ａに到達する第２のトレンチ３０を形成する。この第２のトレンチ３０は、ドレイン引き上げ用トレンチである。
【００３９】
次に、層間絶縁膜２９上と第２のトレンチ３０内に、例えばシリコン酸化膜からなるスペーサ絶縁膜３２を、例えばＣＶＤ法によって形成する。その後、マスクを用いずに、層間絶縁膜２９の表面上のスペーサ絶縁膜３２、第２のトレンチ３０の底部のスペーサ絶縁膜３２をエッチングして除去する。これにより、第２のトレンチ３０の側壁にスペーサ絶縁膜３２が残存すると共に、第２のトレンチ３０の底部で、第１の埋め込み層１２、例えば第１の不純物層１２Ａが露出する。
【００４０】
次に、第２のトレンチ３０を通して、露出された第１の埋め込み層１２、例えば第１の埋め込み層１２Ａと接続され、層間絶縁膜２９上に延びるドレイン電極３３を形成する。ドレイン電極３３は、例えばタングステンを含む材料からなり、例えばＣＶＤ法によって形成される。
【００４１】
このようにして、第１の領域にトレンチゲート型トランジスタが形成され、第２の領域にプレーナ型トランジスタが形成される。トレンチゲート型トランジスタの動作を説明すると、第１のゲート電極２７にしきい値以上の電圧が印加されると、第１のボディ層１９のチャネル領域がＮ型に反転することにより、ドレイン電極３３から、第１の埋め込み層１２、第１の領域の半導体層１６における第３の不純物層１８及びチャネル領域を経由して第１のソース層２１に至る電流経路が形成される。第１の領域の半導体層１６の不純物濃度は高いので、トレンチゲート型トランジスタのオン抵抗（即ちドレイン抵抗）を低減させることができる。
【００４２】
一方、プレーナ型トランジスタにおいても、第２のゲート電極２８にしきい値以上の高電圧が印加されると、第２のボディ層２０のチャネル領域がＮ型に反転することにより、ドレイン層２３から、チャネル領域を経由して第２のソース層２２に至る電流経路が形成される。ここで、第２の領域の半導体層１６が、第１の領域の第３の不純物層１８と同じ不純物濃度を有する場合について考えると、第２のボディ層２０と第２の領域の半導体層１６とで形成されるＰＮ接合の耐圧が問題になる。しかし、本実施形態によれば、第２の領域の半導体層１６の不純物濃度は、第３の不純物層１８の不純物濃度よりも低いため、プレーナ型トランジスタのそのようなＰＮ接合の耐圧を高くすることができる。以上に示したように、トレンチゲート型トランジスタのオン抵抗を低減させることができると共に、プレーナ型トランジスタの耐圧を高めることができる。
【００４３】
また、上記トレンチゲート型トランジスタにおいて、第１の埋め込み層１２は、Ｎ＋型の第１の不純物層１２Ａと、その上下の広い範囲まで拡散されたＮ型の第２の不純物層１２Ｂとによって形成されているので、ドレイン寄生容量（即ち第１の埋め込み層１２と半導体基板１０の間に生じる接合容量）を低減させる効果もある。
【００４４】
第１の領域の不純物濃度分布の一例を図６に示す。図６の縦軸は不純物濃度を対数尺度によって表し、その横軸は半導体基板１０を基準とした深さを表している。図示の４つの曲線は、アンチモン（Ｓｂ）、リン（Ｐ）、ボロン（Ｂ）及び全体の不純物濃度分布にそれぞれ対応している。
【００４５】
この不純物濃度分布から分かるように、第２の不純物層１２Ｂのリン（Ｐ）のピーク濃度は、第１の不純物層１２Ａのアンチモン（Ｓｂ）のピーク濃度よりも低い。また、第２の不純物層１２Ｂのリン（Ｐ）は、第１の不純物層１２Ａのアンチモン（Ｓｂ）と一部重畳し、かつ、それよりも広い範囲まで拡散されている。
【００４６】
半導体基板１０と半導体層１６との境界から広がるように第２の不純物層１２Ｂが拡散され、さらに、半導体層１６の表面からリン（Ｐ）が拡散されて第３の不純物層１８が形成されることにより、第１の領域における半導体層１６の濃度を広い範囲にわたって高濃度で均一化することができる。
【００４７】
このような不純物分布の再現性を高めるためには、リン（Ｐ）の外方拡散を防止することが重要である。そのためには、第３の不純物層１８の形成時のリン（Ｐ）のイオン注入加速エネルギーを高くして、深いイオン注入を行うことが好ましい。
【００４８】
なお、本発明は、上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。
【００４９】
例えば、第１の領域におけるトレンチゲート型トランジスタは、上記実施形態に限定されず、図７に示すような構成を有してもよい。このトレンチゲート型トランジスタの形成方法を説明すると以下の通りである。第１の領域において、第１のソース層２１を形成する前の工程において、第１のボディ層１９の表面から第３の不純物層１８の厚さ方向の途中に到達する第３のトレンチ５０を形成する。第３のトレンチ５０内を含む第３の不純物層１８、第１のボディ層１９の各表面には、熱酸化処理を行うことによって、シリコン酸化膜からなる第３のゲート絶縁膜５１を形成する。
【００５０】
次に、第３のゲート絶縁膜５１に覆われた第３のトレンチ５０内にポリシリコン等の導電材料からなる第３のゲート電極５２を埋め込む。その後、第１のソース層２１を形成する。次に、第３のゲート電極５２の表面から、第１の埋め込み層１２、例えば第１の不純物層１２Ａに到達する第４のトレンチ５３を形成する。そして、第４のトレンチ５３内に、第１の埋め込み層１２、例えば第１の不純物層１２Ａを露出するシリコン酸化膜５４を形成し、露出された第１の埋め込み層１２、例えば第１の不純物層１２Ａと接続するドレイン電極５５を形成する。さらに、層間絶縁膜２９を形成し、層間絶縁膜２９に設けられた開口部２９Ｂを通してドレイン電極５５と接続する電極５６を形成する。
【００５１】
こうして、１つのトレンチ内、即ち第４のトレンチ５３内に、第３のゲート電極５２とドレイン電極５５を形成でき、セルフアラインメントにより第３のゲート電極５２が形成できるため製造プロセスが簡略化される。また、トレンチゲート型トランジスタにおけるソースとドレインの距離が、第１の実施形態に比して短縮され、かつ一様となることから、各ドレイン電極５５から、偏りなく、かつ効率よくドレイン電流を得ることができる。
【００５２】
そして、上記構成のトレンチゲート型トランジスタにおいても、第１の領域の半導体層１６の不純物濃度を高くすることにより、そのオン抵抗を低減することが可能となると共に、第２の領域の半導体層１６の不純物濃度を低くすることにより、プレーナ型トランジスタの耐圧を高くすることができる。
【００５３】
また、本発明は、図１乃至図６に示した上記実施形態において、第１のゲート絶縁膜２５と第２のゲート絶縁膜２６を別々に形成し、第１のボディ層１９と第２のボディ層２０を別々に形成した場合についても適用することができる。
【００５４】
この場合、第２の領域において、第２のゲート絶縁膜２６を第１のゲート絶縁膜２５よりも厚く形成し、第２のボディ層２０を第１のボディ層１９よりも薄く形成することで、プレーナ型トランジスタの耐圧を上記に比してさらに高めることが可能となる。
【００５５】
また、本発明は、上記実施形態において、半導体基板１０、第１の埋め込み層１２、半導体層１６、第３の不純物層１８、第１のボディ層１９、第２のボディ層２０、第１のソース層２１、第２のソース層２２、ドレイン層２３の各導電型を逆導電型に変更した場合についても適用することができる。また、本発明は、トレンチゲート型のＩＧＢＴなどデバイスにも適用することができる。
【００５６】
また、本発明は、第２の領域のプレーナ型トランジスタが形成されずに、第１の領域のトレンチゲート型トランジスタのみが形成された場合についても適用される。この場合、第１の領域における半導体基板１０上の各層の構成、及び不純物分布は、上述したものと同様である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態による半導体装置の断面構成を説明する概念図である。
【図２】本発明の実施形態による半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を説明する断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の実施形態による半導体装置の不純物濃度分布図である。
【図７】本発明の実施形態の変形例による半導体装置及びその製造方法を説明する断面図である。
【符号の説明】
【００５８】
１０  半導体基板                    
１１，１７，５４  シリコン酸化膜
１２  第１の埋め込み層        １２Ａ  第１の不純物層
１２Ｂ  第２の不純物層        １３  第２の埋め込み層
１５  素子分離層              １５Ａ  第１の素子分離層
１５Ｂ  第２の素子分離層      １６，１６Ａ，１６Ｂ  半導体層
１８  第３の不純物層          １９  第１のボディ層
２０  第２のボディ層          ２１  第１のソース層
２２  第２のソース層          ２３  ドレイン層
２４  第１のトレンチ          ２５  第１のゲート絶縁膜
２６  第２のゲート絶縁膜      ２７  第１のゲート電極
２８  第２のゲート電極        ２９  層間絶縁膜
２９Ａ，２９Ｂ  開口部        ３０  第２のトレンチ
３２  スペーサ絶縁膜          ３３  ドレイン電極
５０  第３のトレンチ          ５１  第３のゲート絶縁膜
５２  第３のゲート電極        ５３  第４のトレンチ
５５  ドレイン電極            ５６  電極
Ｒ１〜Ｒ３  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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