(57)【要約】【課題】所望の周波数での安定性を向上すると共にループ発振を抑圧し安定に動作する小形な高周波増幅器を得る。【解決手段】入力端子１に入力された信号を、並列接続された第１の半導体素子４および第２の半導体素子５で増幅して出力する高周波増幅器において、入力端子１と第１の半導体素子４との間に接続される第１の容量６と、入力端子１と第２の半導体素子５との間に接続される第２の容量７と、第１の半導体素子４と第１の容量６との接続点と、第２の半導体素子５と第２の容量７との接続点との間に、直列接続される第１の抵抗８および第２の抵抗９と、第１の抵抗と第２の抵抗との接続点と、入力端子との間に接続された第３の抵抗１０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子に入力された信号を、並列接続された第１の半導体素子および第２の半導体素子で増幅して出力する高周波増幅器において、
前記入力端子と前記第１の半導体素子との間に接続される第１の容量と、
前記入力端子と前記第２の半導体素子との間に接続される第２の容量と、
前記第１の半導体素子と前記第１の容量との接続点と、前記第２の半導体素子と前記第２の容量との接続点との間に、直列接続される第１の抵抗および第２の抵抗と、
前記第１の抵抗と前記第２の抵抗との接続点と、前記入力端子との間に接続された第３の抵抗と
を備えたことを特徴とする高周波増幅器。
【請求項２】
請求項１に記載の高周波増幅器において、
前記第１の容量および前記第２の容量は、ＭＩＭキャパシタでそれぞれ構成され、
前記第１、第２および第３の抵抗は、一体化された一枚の薄膜抵抗で構成される
ことを特徴とする高周波増幅器。
【請求項３】
請求項１に記載の高周波増幅器において、
前記第１の抵抗と前記第２の抵抗との接続点と、接地点との間に、直列接続された第１のインダクタンスおよび第３の容量をさらに備えた
ことを特徴とする高周波増幅器。
【請求項４】
請求項３に記載の高周波増幅器において、
前記第１、第２および第３の容量は、ＭＩＭキャパシタでそれぞれ構成され、
前記第１、第２および第３の抵抗は、一体化された一枚の薄膜抵抗で構成される
ことを特徴とする高周波増幅器。
【請求項５】
請求項１に記載の高周波増幅器において、
前記第１の抵抗と前記第２の抵抗との接続点と、前記第１の半導体素子の出力端子と前記第２の半導体素子の出力端子との間に、直列接続された第１のインダクタンスおよび第３の容量をさらに備えた
ことを特徴とする高周波増幅器。
【請求項６】
請求項５に記載の高周波増幅器において、
前記第１、第２および第３の容量６は、ＭＩＭキャパシタでそれぞれ構成され、
前記第１、第２および第３の抵抗は、一体化された一枚の薄膜抵抗で構成される
ことを特徴とする高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主としてＶＨＦ帯、ＵＨＦ帯、マイクロ波帯およびミリ波帯で用いられる高周波増幅器の構成に関するものである。
【背景技術】
【０００２】
従来の高周波増幅器として、第１の容量と第１の抵抗を並列接続して第１の並列回路を構成して、入力端子と第１の半導体素子との間に接続し、また、第２の容量と第２の抵抗を並列接続して第２の並列回路を構成して、入力端子と第２の半導体素子との間に接続したものがある（例えば、特許文献１参照）。
【０００３】
上述した構成の高周波増幅器において、入力端子に入力された信号は分配されて、第１の容量と第１の抵抗からなる第１の並列回路および第２の容量と第２の抵抗からなる第２の並列回路を通過し、各信号は、第１の半導体素子４、第２の半導体素子５でそれぞれ増幅されて、第１の出力端子、第２の出力端子に出力される。このとき、第１の容量、第２の容量、第１の抵抗、第２の抵抗の値を選定して所望の周波数において安定性を向上できるという利点がある。
【０００４】
しかしながら、これらの回路をパターン化する場合、容量や抵抗の値によっては、第１の並列回路や第２の並列回路が、それぞれ、第１の半導体素子や第２の半導体素子の幅方向のサイズよりも大きくなり、第１の半導体素子と第２の半導体素子の間隔を大きくしなければならなくなるという問題がある。
【０００５】
また、他の高周波増幅器として、入力端子と第１の半導体素子との間に第１の容量を接続し、入力端子と第２の半導体素子との間に第２容量を接続し、また、第１の半導体素子と第１の容量との接続点と、第２の半導体素子と第２の容量との接続点との間に抵抗を接続したものがある（例えば、特許文献２参照）。
【０００６】
上述した構成の他の高周波増幅器において、入力端子に入力された信号は分配されて、第１の容量と第２の容量を通過し、各信号は第１の半導体素子および第２の半導体素子で増幅されて第１の出力端子、第２の出力端子にそれぞれ出力される。ここで、第１の半導体素子と第２の半導体素子の動作に差異がある場合、第１の半導体素子から第２の半導体素子、または、第２の半導体素子から第１の半導体素子への、奇モードの信号伝播が生じてループ発振を生じることがあるが、この信号は抵抗により減衰されるので安定性を向上できるという利点がある。
【０００７】
しかしながら、これらの回路をパターン化する場合、抵抗の値によっては、第１の半導体素子と第２の半導体素子の間隔を大きくしなければならなくなるという問題がある。
【０００８】
【特許文献１】特開２００５−２１６９４３号公報
【特許文献２】特開２００１−２７４６３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は上記のような課題を解決するためになされたもので、所望の周波数での安定性を向上すると共にループ発振を抑圧し安定に動作する小形な高周波増幅器を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る高周波増幅器は、入力端子に入力された信号を、並列接続された第１の半導体素子および第２の半導体素子で増幅して出力する高周波増幅器において、前記入力端子と前記第１の半導体素子との間に接続される第１の容量と、前記入力端子と前記第２の半導体素子との間に接続される第２の容量と、前記第１の半導体素子と前記第１の容量との接続点と、前記第２の半導体素子と前記第２の容量との接続点との間に、直列接続される第１の抵抗および第２の抵抗と、前記第１の抵抗と前記第２の抵抗との接続点と、前記入力端子との間に接続された第３の抵抗とを備えたことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、所望の周波数での安定性を向上すると共にループ発振を抑圧し安定に動作する小形な高周波増幅器を得ることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、この発明の実施の形態１に係る高周波増幅器の等価回路図である。図１に示す高周波増幅器は、入力端子１に入力された信号を、並列接続された第１の半導体素子４および第２の半導体素子５で増幅して出力する高周波増幅器であって、入力端子１と第１の半導体素子４との間に接続される第１の容量６と、入力端子１と第２の半導体素子５との間に接続される第２の容量７と、第１の半導体素子４と第１の容量６との接続点と、第２の半導体素子５と第２の容量７との接続点との間に、直列接続される第１の抵抗８および第２の抵抗９と、第１の抵抗８と第２の抵抗９との接続点と、入力端子１との間に接続された第３の抵抗１０とを備えており、第１の半導体素子４および第２の半導体素子５と入力端子１との間に、第１の容量６、第２の容量７、第１の抵抗８、第２の抵抗９、第３の抵抗１０からなる安定化回路１１が構成されている。なお、２と３は第１と第２の出力端子を示す。
【００１３】
図１において、通常は、安定化回路１１の入力側に接続される入力整合回路と、第１の出力端子および第２の出力端子に接続され、第１の半導体素子および第２の半導体素子で増幅される信号を合成する出力整合回路とあわせて増幅器が構成されるが、ここでは入力整合回路および出力整合回路は省略している。
【００１４】
安定化回路１１では、第１の抵抗８と第２の抵抗９が直列接続されて、第１の半導体素子４と第１の容量６の接続点および第２の半導体素子５と第２の容量７の接続点との間に接続されている。また、第１の容量６は入力端子１と第１の半導体素子４の間、第２の容量７は入力端子１と第２の半導体素子５の間、第３の抵抗１０は、入力端子１と、第１の抵抗８と第２の抵抗９の接続点との間に接続されている。
【００１５】
したがって、第１の容量６と第１の抵抗８および第３の抵抗１０からなる並列回路１２、第２の容量７と第２の抵抗９および第３の抵抗１０からなる並列回路１３が構成されている。
【００１６】
次に動作について説明する。入力端子１から入力された信号は、安定化回路１１を通過して第１の半導体素子４および第２の半導体素子５で増幅され、出力端子２および出力端子３に出力される。このとき、図２に示すように、第１の半導体素子４に入力される信号は、第１の容量６と、第１の抵抗８および第３の抵抗１０からなる並列回路１２を通過し、第２の半導体素子５に入力される信号は、第２の容量７と、第２の抵抗９および第３の抵抗１０からなる並列回路１３を通過する。この際、第１の半導体素子４については、第１の容量６と第１の抵抗８および第３の抵抗１０からなる並列回路１２で、第１の半導体素子５については、第２の容量７と第２の抵抗９および第３の抵抗１０からなる並列回路１３で、所望の周波数帯域において安定性を向上することができる。
【００１７】
また、図３に示すように、第１の半導体素子４と第２の半導体素子５の動作に差異があり、第１の半導体素子４から第２の半導体素子５、または、第２の半導体素子５から第１の半導体素子４への、奇モードの信号伝播が生じてループ発振を生じる条件になった場合には、この奇モードの信号は、第１の抵抗８と第２の抵抗９により減衰されるため、安定性を向上することができる。
【００１８】
このとき、所望の周波数で安定性を向上する並列回路を構成する抵抗は、ループ発振を抑圧する抵抗を含んで構成されるので、それぞれ個別に回路を構成する従来の技術に比べ、安定化回路を小形にできるという効果がある。
【００１９】
なお、本高周波増幅器を並列に複数個並べ、本高周波増幅器同士の間には抵抗を設ける構成でもよい。図４では図１に示す高周波増幅器を２個並列に並べた場合について示しており、１４、１５は２個目の高周波増幅器の出力端子、１６は２個目の安定化回路、１７は高周波増幅器に並列に設けられた抵抗である。この場合、半導体素子の数に応じて出力を大きくすることができ、かつ、従来に比べ全体のサイズを小形にできるという効果がある。
【００２０】
また、図１に示す高周波増幅器を並列に複数個並べ、並列回路の容量を共有してもよい。図５では本高周波増幅器を２個並列に並べた場合について示しており、１８が安定化回路である。この場合、さらに小形化を図ることができるとともに安定性も向上するという効果もある。
【００２１】
実施の形態２．
図６は、この発明の実施の形態２に係る高周波増幅器の構成図であり、容量や抵抗を基板上に形成したときのレイアウトを示している。図６において、１から５は図１と同一であり、新たな符号として、１９は第１のＭＩＭキャパシタ、２０は第２のＭＩＭキャパシタ、２１は薄膜抵抗、２２は第１の導体パターン、２３は第２の導体パターン、２４は第３の導体パターンである。ここで、第１及び第２のＭＩＭキャパシタ１９及び２０は、第１及び第２の容量６及び７をそれぞれ構成し、薄膜抵抗２１は、第１ないし第３の抵抗８ないし１０を構成しており、第１ないし第３の導体パターン２２ないし２４とは接続部２５ないし２７の３箇所で接続されている。
【００２２】
本構成においても実施の形態１と同様の効果を有する。さらに、１枚の薄膜抵抗２１で図１における抵抗８、抵抗９、抵抗１０のすべてを構成するので、より小形にできるという効果も有する。
【００２３】
なお、図７に半導体素子部分をより本来に近いレイアウトで表記した構成を示す。図７において、１から３、１９から２７は図６と同一であり、新たな符号として、２８は第１の半導体素子のゲート、ドレーン、ソース電極部、２９は第２の半導体素子のゲート、ドレーン、ソース電極部、３０、３１、３２は接地するためのビアホールである。
【００２４】
半導体素子は、ゲート電極、ドレーン電極、ソース電極で構成される部分と、ソース電極を接地するためのビアホールで構成されている。第１の半導体素子３３は、電極部２８とビアホール部３０、３２で構成され、第２の半導体素子３４は、電極部２９とビアホール部３１、３２で構成されている。すなわち、第１の半導体素子３３と第２の半導体素子３４に対応する第１の半導体素子４と第２の半導体素子５でビアホール３２が共有されている。ビアホールの形状はすべて同一とすることにより、小形にできるとともに半導体素子ごとの特性の差異を低減できるという効果も有する。
【００２５】
実施の形態３．
図８は、この発明の実施の形態３に係る高周波増幅器の等価回路図である。図８において、１から１０は図１と同一であり、新たな符号として、３５はインダクタ、３６は第４の容量である。インダクタ３５と第３の容量３６が直列接続され、インダクタ３５の片端が抵抗８と抵抗９の間の接続点に接続され、第３の容量３６の片端は接地されている。
【００２６】
次に動作について説明する。抵抗とインダクタと容量からなる回路は半導体素子の入力インピーダンスの周波数特性を小さくできることが一般的に知られている。本構成では、第１の半導体素子４については、第１の抵抗８とインダクタ３５と第３の容量３６からなる回路が周波数特性を低減し、第２の半導体素子５については、第２の抵抗９とインダクタ３５と第３の容量３６からなる回路が周波数特性を低減する。このとき、第１の半導体素子４と第２の半導体素子５でインダクタ３５と容量３６を共有するので、回路を小形にできるという効果がある。
【００２７】
実施の形態４．
図９は、この発明の実施の形態４に係る高周波増幅器の構成図であり、容量や抵抗を基板上に形成したときのレイアウトを示している。図９において、１から３、１９から３１、３３、３４は図７と同一であり、新たな符号として、３７は導体パターンで構成したインダクタ、３８はＭＩＭオンビアホールと呼ばれるＭＩＭキャパシタとビアホールを層状に重ねたものであり、このＭＩＭキャパシタは第３の容量３６を構成している。すなわち、図９においては、第１ないし第３の容量６，７及び３６は、ＭＩＭキャパシタでそれぞれ構成され、第１ないし第３の抵抗８ないし１０は、一体化された一枚の薄膜抵抗２１で構成されている。
【００２８】
次に動作について説明する。第１の半導体素子３３は、電極部２８とビアホール部３０、３８で構成され、第２の半導体素子３４は、電極部２９とビアホール部３１、３８で構成される。電極部とＭＩＭオンビアホールはＭＩＭを介さずに接続され、ＭＩＭオンビアホールを使用することによる半導体素子の特性への影響は小さい。ここで、半導体素子の入力インピーダンスの周波数特性を低減する回路の接地のためのビアホールを第１の半導体素子４と第２の半導体素子５のソース接地のためのビアホールと共有するので、新たにビアホールを設ける必要がなく回路を小形にできるという効果がある。
【００２９】
実施の形態５．
図１０は、この発明の実施の形態５に係る高周波増幅器の等価回路図である。図１０において、１から１０、３５、３６は図８と同一である。図１０においては、インダクタ３５の片端が抵抗８と抵抗９の間の接続点に接続され、第３の容量３６の片端は第１の半導体素子４の出力端子２と第２の半導体素子５の出力端子３に接続されている。
【００３０】
次に動作について説明する。半導体素子を跨いで入力端子と出力端子の間に設けられた抵抗とインダクタと容量からなる回路は、一般的に帰還回路として知られている。本構成では、第１の半導体素子４については、第１の抵抗８とインダクタ３５と第３の容量３６からなる回路が帰還回路となり、第２の半導体素子５については、第２の抵抗９とインダクタ３５と第３の容量３６からなる回路が帰還回路となる。このとき、第１の半導体素子４と第２の半導体素子５でインダクタ３５と第３の容量３６を共有するので、回路を小形にできるという効果がある。
【００３１】
図１１は、この発明の実施の形態５に係る高周波増幅器の構成図であり、容量や抵抗を基板上に形成したときのレイアウトを示している。図１１において、１から３、１９から２９、３０、３１、３７は図９と同一であり、新たな符号として、３９はＭＩＭキャパシタ、４０は導体パターン、４１は第１の半導体素子、４２は第２の半導体素子である。インダクタを構成する導体パターン３７とＭＩＭキャパシタ３８は直列接続され、導体パターン３７の片端は薄膜抵抗２１に接続され、ＭＩＭキャパシタ３９の片端は第１の半導体素子の出力端子２および第２の半導体素子の出力端子３と、導体パターン４０を介して接続されている。すなわち、図１１においては、第１ないし第３の容量６，７及び３６は、ＭＩＭキャパシタでそれぞれ構成され、第１ないし第３の抵抗８ないし１０は、一体化された一枚の薄膜抵抗２１で構成されている。
【００３２】
次に動作について説明する。第１の半導体素子４１は、電極部２８とビアホール部３０で構成され、第２の半導体素子４２は、電極部２９とビアホール部３１で構成される。ビアホールを１つ削減した位置に帰還回路用のＭＩＭキャパシタ３９を配置している。このため、ＭＩＭキャパシタ３９を設けるスペースを新たに設ける必要がないので、回路を小形にできるという効果がある。
【図面の簡単な説明】
【００３３】
【図１】この発明の実施の形態１に係る高周波増幅器の等価回路図である。
【図２】図１の動作を説明する図である。
【図３】図１の動作を説明する図である。
【図４】図１に示す高周波増幅器を２個並列に並べた場合の等価回路図である。
【図５】図１に示す高周波増幅器を２個並列に並べた場合の等価回路図である。
【図６】この発明の実施の形態２に係る高周波増幅器の構成図である。
【図７】図６の半導体素子部分をより本来に近いレイアウトで表記した構成を示す図である。
【図８】この発明の実施の形態３に係る高周波増幅器の等価回路図である。
【図９】この発明の実施の形態４に係る高周波増幅器の構成図である。
【図１０】この発明の実施の形態５に係る高周波増幅器の等価回路図である。
【図１１】この発明の実施の形態５に係る高周波増幅器の構成図である。
【符号の説明】
【００３４】
１  入力端子、２  第１の出力端子、３  第２の出力端子、４  第１の半導体素子、５  第２の半導体素子、６  第１の容量、７  第２の容量、８  第１の抵抗、９  第２の抵抗、１０  第３の抵抗、１１  安定化回路、１２，１３  並列回路、１４，１５  ２個目の高周波増幅器の出力端子、１６  ２個目の安定化回路、１７  高周波増幅器に並列に設けられた抵抗、１８  並列回路、１９  第１のＭＩＭキャパシタ、２０  第２のＭＩＭキャパシタ、２１  薄膜抵抗、２２  第１の導体パターン、２３  第２の導体パターン、２４  第３の導体パターン、３５  インダクタ、３６  第３の容量、３９  ＭＩＭキャパシタ、４０  導体パターン、４１  第１の半導体素子、４２  第２の半導体素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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