(57)【要約】      （修正有）【課題】電源供給チップから本体チップへの電源供給制御を行う半導体装置において、本体チップのチップサイズに影響を与えることなく、電源供給配線の電位降下およびエレクトロマイグレーション問題の発生を抑止する手段を提供する。【解決手段】本体チップ１００が有するリング状の電源／ＧＮＤ配線と、本体チップへ電源供給を行う電源供給チップ１０６が有するリング状の電源／ＧＮＤ配線とが、複数の電極とバンプ１０３によって接続されてＣＯＣ構造をとった半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第1のリング状電源配線と、当該第１のリング状電源配線から電源供給される回路ブロックと、前記第1のリング状電源配線に接続される複数のバンプとを有する本体チップと、
第2のリング状電源配線と、当該第2のリング状電源配線に接続される複数の電極とを有して前記回路ブロックに電源供給を行う電源供給チップとを備え、
前記本体チップと前記電源供給チップとが積層され、前記複数のバンプと前記複数の電極が接続された半導体装置。
【請求項２】
前記電源供給チップは、更に、外部から電源供給をうけるためのボンディングパッドと、当該ボンディングパッドと前記第２のリング状電源配線との間に静電破壊保護素子を備える請求項１に記載の半導体装置。
【請求項３】
前記電源供給チップは、更に、制御信号に基づいて前記第２のリング状の電源配線への電源供給のオン／オフを制御する制御回路を備える請求項１に記載の半導体装置。
【請求項４】
前記第１のリング状電源配線と前記第２のリング状電源配線は、上面から見て重なる部分を有し、前記複数のバンプと前記複数の電極は重なる部分に配置されている請求項１に記載の半導体装置。
【請求項５】
前記電源供給チップは、前記第２のリング状電源配線を複数有する請求項１に記載の半導体装置。
【請求項６】
前記本体チップは前記第１のリング状電源配線を複数有し、当該複数の第１のリング状電源配線に対応する位置に前記電源供給チップが複数積層された請求項１または請求項５に記載の半導体装置。
【請求項７】
更に第３のリング状電源配線を有する別の本体チップを備え、前記電源供給チップは更に第４のリング状電源配線を有し、当該電源供給チップは、前記第２のリング状電源配線が前記第１のリング状電源配線に、前記第４のリング状電源配線が前記第３のリング状電源配線に電源を供給するように、前記本体チップと別の本体チップとにオーバーラップするように積層された請求項１に記載の半導体装置。
【請求項８】
前記第２のリング状電源配線にレギュレータ電源が接続された請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に電源供給制御チップと電源供給対象となる本体チップとが分離されて構成される半導体装置に関する。
【背景技術】
【０００２】
近年、モバイル製品の増加に伴い、半導体装置における低消費電力の技術が益々重要になってきている。その１つとして、動作不要時には電源供給を停止する方法が用いられている。
【０００３】
特許文献１には、電源供給対象である通常チップと、通常チップへの電源供給をオン／オフする電源供給オン／オフチップで構成された装置に関する技術が開示され、この構成により、動作不要時の通常チップの消費電力を抑えることを可能にしている。
【０００４】
図１７〜図１９は、特許文献１が開示している複数チップ搭載装置の構成図であり、図１７は全体構成図、図１８はＳＩＰ構造をとった場合の図である。電源供給オン／オフ用チップ１４は、電源制御用チップ１１からの電源供給制御信号に基づき、通常チップ１２及び１３各々への電源供給のオン／オフを制御する。電源制御用チップ１１、通常チップ１２、１３及び電源供給オン／オフ用チップ１４は同一パッケージ内に封止される。この構成により、例えば、通常チップ１２の動作が不要な場合には、その間、電源供給オン／オフ用チップ１４が通常チップ１２への電源供給を停止するため、通常チップ１２での消費電力が削減できる。
【０００５】
また、電源供給はチップ単位である必要はなく、図１７の通常チップ１２のように、複数の内部ブロックを持つ場合には、ブロック単位で電源供給の制御が可能となるように、電源供給オン／オフ用チップ１４は、各ブロックに対して電源供給のオン／オフを行うように構成されている。
【特許文献１】特開２００５−１８２４０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置の電源供給においては、電源配線で発生する電位降下やエレクトロマイグレーションなどの問題を考慮して行う必要がある。これは特許文献１のような通常チップ、電源供給オン／オフ用チップが分離されている構成であっても同様である。しかしながら、特許文献１では、電位降下などの対策については何ら記載がされていない。
【０００７】
電源配線による電位降下、エレクトロマイグレーションなどの問題を防止するためには、電源配線幅を太くする、複数本にするなどの強化策が取られるが、この場合チップサイズが増大してしまうという課題が生じる。特許文献１のような構成の場合、複数のブロック毎に電源供給オン／オフ用チップと通常チップとを接続するための電源配線が存在するため、更に、電源配線強化による影響が多大となる。
【０００８】
図１８を参照すると、５２は電源供給オン／オフ用チップ、５３は通常チップである。電源供給オン／オフ用チップと通常チップ間は、ボンディングワイヤ５７、バンプ５９などを経由して接続される。通常チップは、バンプから電源供給を受け、電源配線を用いて内部回路に電源が供給される（図示なし）。通常チップは、このバンプから内部回路へ電源供給をするための電源配線を、少なくともブロック数分（図１７の通常チップ１２の場合は４ブロック）有することになり、電源配線強化を行うと、バンプから通常チップ内部の電源用セル、電源用セルから内部回路に至るまでの経路において、電源配線が配線エリアを多く占有してしまうことになる。これは通常チップのチップサイズ増大に直結する。また、電源供給オン／オフ用チップから通常チップまでの経路での電位降下も問題となる。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、第1のリング状電源配線と、第１のリング状電源配線から電源供給される回路ブロックと、第1のリング状電源配線に接続される複数のバンプとを有する本体チップと、第2のリング状電源配線と、第2のリング状電源配線に接続される複数の電極とを有して本体チップの回路ブロックに電源供給を行う電源供給チップとを備え、本体チップと電源供給チップとが積層され、複数のバンプと複数の電極が接続されていることを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、電源供給制御チップ電源供給対象となる本体チップとが分離されている半導体装置の電位降下やエレクトロマイグレーション対策に有益である。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して本発明の実施の形態について説明する。
［第1の実施形態］
【００１２】
図１は、本発明の実施の形態に係る半導体装置の全体図（断面図）である。本体チップ１００と電源供給チップ１０６が積層され、Ｃｈｉｐ  Ｏｎ  Ｃｈｉｐ（以下ＣＯＣと呼ぶ）構造を形成し、貫通電極１０８、接続用バンプ１０３を介して、電源供給チップから本体チップへの電源供給が可能となるように接続が行われる。本体チップと電源供給チップは、パッケージ基板１１１上に置かれ、ボンディングワイヤ１１２を介して、それぞれのチップの入力端子、出力端子などがパッケージ基板１１１に設けられている外部接続用端子に接続される。
【００１３】
図２は、本体チップ１００の上面図である。本体チップ１００は、周辺領域にＩ／Ｏセル１０４、Ｉ／Ｏセル１０４のそれぞれの入力端子、出力端子を外部と接続するためのボンディングパッド１０５が配置され、内部領域にメモリブロックや各種論理を実現するための回路ブロックなどが配置される（図示なし）。更に、分離領域１０１を有し、分離領域１０１内には、特定の回路ブロック、メモリブロックが配置される。詳細は後述する。なお、点線部ａ−ｂでの断面図が図１である。
【００１４】
分離領域１０１は、リング状の電源／グランド（ＧＮＤ）配線１０２で囲まれた領域であり、領域内には、電源／ＧＮＤ配線１０２からの電源供給により動作する回路ブロックが配置される。分離領域１０１内に配置された回路ブロックは、後述する電源供給チップによって、電源供給のオン／オフが制御可能なものとなる。なお、リング状の電源／GND配線１０２から、回路ブロック内部の論理セル、メモリセルなどへの電源供給は、図示していない電源／ＧＮＤ配線によって行われる。
【００１５】
本体チップ１００は、更に、電源／ＧＮＤ配線１０２と、後述する電源供給チップの電源／ＧＮＤ配線とを接続するためのバンプ１０３を備える。図２では、リング状の電源／ＧＮＤ配線１０２上の各辺に所定の間隔で複数のバンプが配置されている。
【００１６】
分離領域１０１内に配置される回路ブロックは、所定の機能を有する１つの回路ブロックであっても良いし、複数の回路ブロックが配置されても良い。電源供給チップからの電源供給制御対象となる回路ブロックやメモリブロックが配置される。
【００１７】
図３は、電源供給チップ１０６の上面図、図４は、電源供給チップ１０６の背面図である。電源供給チップ１０６は、外部から電源／ＧＮＤ供給を受けるためのボンディングパッド１０９、リング状の構造を有する電源／ＧＮＤ配線１０７、静電破壊（ＥＳＤ）対策用保護素子１１０、リング状の電源／ＧＮＤ配線１０７上に配置される貫通電極１０８を備える。更に、ボンディングパッド１０９から電源／GND配線１０７への電源供給を制御するための制御回路（図示なし）を備える。なお、点線部ａ−ｂでの断面図が図１である。
【００１８】
制御回路は、図３では特に図示していないが、従来技術である図１９と同様に、制御信号に基づいて電源供給の制御を行うスイッチ回路でよい。図１９の場合で説明すると、電源と電源供給制御信号は、それぞれESD保護素子１１０を介してボンディングパッド１０９（図３では簡略化のためボンディングパッド、ESD保護素子は１つのみ図示）に接続され、電源供給先は、電源／GND配線１０７に接続される。制御回路は、電源供給チップ１０６上のどこに配置しても良い。なお、この制御回路は、電源供給チップに内蔵せず、外付けとしても良い。
【００１９】
貫通電極１０８は、本体チップ１００の電源／GND配線１０２と電源供給チップ１０６の電源／GND配線１０７とを接続するためのものである。図３では電源／GND配線１０７上の各辺に所定の間隔で複数配置されている。
【００２０】
図２の本体チップ１００と図３の電源供給チップ１０６とがCOC構造で組み立てられて、図１で示す半導体装置が構成される。ここで改めて図１から図３を用いて説明する。
【００２１】
本体チップ１００の電源／GND配線１０２上に配置されているバンプ１０３と、電源供給チップ１０６の電源／GND配線１０７上に配置されている貫通電極１０８とは、COC構造をとった際に重なる位置に配置されている。従って、COC構造を構成した際に、本体チップ１００の電源／GND配線１０２と、電源供給チップ１０６の電源／GND配線１０７は、貫通電極１０８とバンプ１０３を介して接続されることになる。この構造により、電源供給チップ１０６のリング状の電源／ＧＮＤ配線１０７から、本体チップ１００の電源／ＧＮＤ配線１０２に対して、複数の貫通電極１０８とバンプ１０３を介して、短距離で電源が供給されることになる。よって、本体チップのチップサイズに影響を与えることなく、電位降下、エレクトロマイグレーション問題の発生を抑えた、電源供給チップから本体チップへの電源供給制御が可能となる。
【００２２】
図２、図３では、バンプ１０３、貫通電極１０８は、それぞれ電源／ＧＮＤ配線１０２、１０７上の各辺に複数配置されて接続されるが、この構造に限定されない。電位降下、エレクトロマイグレーション問題の発生を抑止するためには、バンプ１０３、貫通電極１０８の数は多い方が効果的であるが、製造上の問題を考慮し、シミュレーション等により最適な数を求めることで、必要数を配置すればよい。
【００２３】
図２、図３では、電源／GND配線１０２、１０７は、ともに四角形状となっているが、これに限定されない。多角形でも実現可能であるし、互いに異なる形状でも実現可能である。互いに異なる形状、例えば、本体チップ側が多角形で、電源供給チップ側が四角形とした場合、上面から見て重なる位置にバンプ１０３、貫通電極１０８を設けることで接続が可能である。互いに異なる形状とした場合に、上面から見て電源／ＧＮＤ配線１０２と１０７とで重なる部分（辺）がない場合は、貫通電極１０８と電源／ＧＮＤ配線１０７とを接続するための別の配線が必要になる。別の配線分、電位降下に影響がでるが、シミュレーション等で検証して問題なければ、このような構造でも問題ない。
【００２４】
次に、本発明の第１の実施の形態に係る半導体装置の設計方法について図５を用いて説明する。まず、本体チップ１００において、どの回路ブロックを電源供給制御対象として分離領域１０１とするかを決定する（ステップ２００）。
【００２５】
本体チップ全体の消費電力をシミュレーション等で計算し（ステップ２０１）、計算結果から本体チップ全体に必要な電源本数を計算する（ステップ２０２）。
【００２６】
本体チップの電源配置位置検討を行い（ステップ２０３）、分離領域の配置領域の設定と分離領域の周囲を囲むように電源及びGNDの電源配線をリング状に形成する（ステップ２０４）。
【００２７】
分離領域内に、対象回路のレイアウト設計と（ステップ２０５）、本体チップ全体の回路のレイアウト設計を行う（ステップ２０６）。
【００２８】
レイアウト設計の結果に対して、レイアウト上のエラー、タイミング上のエラー検証を行い（ステップ２０７）、問題があった場合は、分離領域の再設定を行い、問題がなかった場合は、本体チップの検証、マスク作成（ステップ２０８）、本体チップ拡散（ステップ２０９）、分離領域の消費電力計算（ステップ２１０）に進む。
【００２９】
分離領域の消費電力計算結果に基づいて、分離領域に必要な電源本数の計算を行い（ステップ２１１）、算出された電源本数に基づいて、電源供給チップのボンディングパッド１０９、貫通電極１０８、ESD保護素子１１０、電源／GND配線１０７のレイアウト設計を行う（ステップ２１２）。
【００３０】
電源供給チップのレイアウト完了後、エレクトロマイグレーション、電位降下の検証（ステップ２１３）と、電源供給チップの拡散（ステップ２１４）を行う。
【００３１】
本体チップと電源供給チップとでCOC組み立てを行い、最終的な半導体装置が完成する（ステップ２１５）。
【００３２】
本設計方法によれば、本体チップの分離領域への電源供給に関わる設計や検証作業を大幅に削減することができる。また、電源供給チップ側も、回路の複雑度は低いため本体チップと比較して開発に要するコストは極めて少ない。
［第２の実施の形態］
【００３３】
図６と図７は、第２の実施の形態に係る半導体装置の本体チップ３００と電源供給チップ３０７の上面図である。第１の実施の形態とは、本体チップ３００に、分離領域が分離領域３０１（分離領域A）と分離領域３０２（分離領域B）の２つあることに違いがある。また、電源供給チップ３０７も、本体チップ３００にあわせ、２つの分離領域に電源を供給するための２つのリング状の電源／ＧＮＤ配線３１２を備える。バンプ３０４、貫通電極３１３、ＥＳＤ保護素子３１０、ボンディングパッド３１１は、２つの分離領域にあわせてそれぞれ図示のごとく配置される。
【００３４】
図６の分離領域３０２は、比較的大きな領域となるため、電位降下も大きくなる。これに対応するため、電源供給チップ３０７の領域３０８のリング状電源／ＧＮＤ配線３１２もあわせて大きくし、更に、ボンディングパッド３１１を２つ配置している。電源供給チップ３０７のリング状電源／ＧＮＤ配線３１２の大きさや、貫通電極３１３の数、ボンディングパッド３１１の数については、本体チップの分離領域３０２に配置されている回路ブロックの消費電力、電源配線における電位降下量などを回路シミュレーションなどにより決めることができる。従って、図７では、領域３０８のリング状電源／ＧＮＤ配線３１２は、本体チップ３００の分離領域Ｂの電源／ＧＮＤ配線３０３と同じ形状となっているが、電位降下の量によっては、同じ形状とせず、より小さな形状、例えば、長辺方向が２／３、半分といった形状とすることも可能である。同じ形状としなかった場合は、本体チップ３００と電源供給チップ３０７とでＣＯＣ構造をとった際に、双方の電源／ＧＮＤ配線が重なる部分（辺）にバンプ３０４と貫通電極３１３とを配置することで接続が行われる。なお、電源供給チップ３０７のボンディングパッド３１１、ＥＳＤ保護素子３１０の配置場所は、図７で示すように、電源／ＧＮＤ配線３１２内であっても外であっても良い。
【００３５】
図６で示す本体チップ３００と、図７で示す電源供給チップ３０７とを積載してＣＯＣ構造とすることにより、本体チップ３００の２つの分離領域Ａ、Ｂに対して、電源供給チップ３０７から個別に電源供給の制御が可能となる。
【００３６】
分離領域Ａには、例えばＭＰＥＧエンコードブロック、分離領域Ｂには、例えばＭＰＥＧデコードブロックが配置される。これにより、ＭＰＥＧのエンコード時には、分離領域Ｂの電源供給が停止され、ＭＰＥＧデコード時には、分離領域Ａの電源供給が停止されるといった個別の電源供給制御が可能となる。
【００３７】
また、他の例として、分離領域ＡとＢには異なる電源電圧で動作する回路ブロックが配置されるようにしても良い。一例として、分離領域Ａには、１．５Ｖで動作する回路ブロック群が配置され、分離領域Ｂには、３．３Ｖで動作する回路ブロック群が配置される。本体チップ３００にあわせて、電源供給チップ３０７の領域３０９に対応したボンディングパッド３１１には、１．５Ｖが外部より供給され、領域３０８に対応したボンディングパッド３１１には、３．３Ｖが外部から供給されて、制御回路（図示なし）により本体チップ３００への電源供給が制御される。これにより、１．５Ｖ動作の回路への電源供給の制御、３．３Ｖ動作の回路への電源供給の制御が個別に可能となる。なお、この場合、電源供給チップ３０７に配置されるＥＳＤ保護素子３１０は、それぞれの電源電位に対応したものが配置される。
【００３８】
また、本体チップ３００の分離領域Ｂがレギュレータ電源を使用するような場合、電源供給チップ側にレギュレータ電源を配置することも可能である。図９は、レギュレータ電源３１４を追加配置した場合の電源供給チップ３０７である。電源供給チップ３０７が、レギュレータ電源３１４を備えることにより、用途に応じて、本体チップ３００の分離領域Ｂへの供給電位を用途に応じて変化させることが可能となる。
【００３９】
図８は、第2の実施の形態に係る半導体装置の設計方法である。第1の実施の形態との違いは、分離領域の数だけ、電源配線設計（ステップ４０７）、レイアウト設計（ステップ４０８）、消費電力計算（ステップ４１７）、必要電源本数計算（ステップ４１８）が追加されているが、各処理内容は第1の実施の形態と同様であるため、詳細説明は省略する。
［第３の実施形態］
【００４０】
図１０〜図１２を用いて、本発明の第３の実施の形態に係る半導体装置について説明する。図１０と図１１は、本発明の第３の実施の形態に係る電源供給チップの上面図である。本体チップは、第2の実施の形態の図６の本体チップ３００と同様である。第1、第2の実施の形態では、電源供給チップは１つのチップで構成していたが、第３の実施の形態では、図１０、図１１で示すように、２つの電源供給チップ５０７と５１３に分割されている。それぞれの電源供給チップは、第1、第2の実施の形態と同様に、リング状の電源／ＧＮＤ配線５１１、５１８と、ボンディングパッド５１０、５１７、ＥＳＤ保護素子５０９、５１６、貫通電極５１２、５１５を備えている。
【００４１】
図１２は、図６の本体チップ３００と図１０、図１１の２つの電源供給チップ５０７、５１３を積層し、ＣＯＣ構造で組み立てた半導体装置の断面図である。電源供給チップ５０７の電源／ＧＮＤ配線５１１と、本体チップ３００の分離領域Ａの電源／ＧＮＤ配線３０３とが、貫通電極５１２とバンプ３０４を介して接続される。また、電源供給チップ５１３の電源／ＧＮＤ配線５１８と、本体チップ３００の分離領域Ｂの電源／ＧＮＤ配線３０３とが、貫通電極５１５とバンプ３０４を介して接続される。
【００４２】
図１０〜図１２では、本体チップの２つの分離領域に対して２つの電源供給チップで構成する場合で説明したが、これに限られない。本体チップがＮ個の分離領域を有する場合は、Ｎ個の電源供給チップで構成しても良いし、あるいは、第２の実施の形態の様に、１つの電源供給チップが本体チップの複数の分離領域に電源供給を行う構造とすれば、Ｍ個の電源供給チップ（Ｎ＞Ｍ）で構成することも可能である。
【００４３】
第３の実施の形態の半導体装置によれば、電源供給チップを、本体チップの分離領域毎にわけることにより、電圧降下を抑止する効果に加え、分離領域に変更が生じた場合や仕様変更があった場合に、それぞれの電源供給チップを修正することで対応可能となるため、変更によって発生するコストを低減することが可能となる。
［第４の実施形態］
【００４４】
図１３〜図１６を用いて、本発明の第４の実施の形態に係る半導体装置について説明する。図１３と図１４は、本発明の第４の実施の形態に係る本体チップの上面図である。第1〜３の実施の形態では、本体チップは１つで構成されていたが、第4の実施の形態では、本体チップ６００と本体チップ６０６の２つで構成される。本体チップ６００は、分離領域Ａを有し、本体チップ６０６は分離領域Ｂを有する。
【００４５】
図１５は、第4の実施の形態に係る電源供給チップ６１２の上面図である。領域６１６を囲うように形成されているリング状の電源／ＧＮＤ配線６１３は、本体チップ６００の分離領域Ａへの電源供給を行うための配線である。領域６１７を囲うように形成されている電源／ＧＮＤ配線６１３は、本体チップ６０６の分離領域Ｂへの電源供給を行うための配線である。他の構成要素については、第1〜３の実施の形態と同様であるため、説明は省略する。
【００４６】
図１６は、図１３と図１４の本体チップ６００、６０６と、図１５の電源供給チップ６１２を積層し、ＣＯＣ構造で組み立てた半導体装置の断面図である。図１６で示すように、電源供給チップ６１２は、本体チップ６００、６０６にまたがるように配置され、１つの電源供給チップで２つの本体チップへの電源供給を制御する構成となる。
【００４７】
図１３〜図１６では、２つの本体チップと１つの電源供給チップの場合で説明したが、これに限られない。３つ以上の本体チップと１つの電源供給チップでの構成も可能である。また、各本体チップが複数の分離領域を有する場合でも実施可能である。
【００４８】
第4の実施の形態の半導体装置によれば、電圧降下を抑止する効果に加え、電源供給チップの数を削減することによりコストを削減することが可能となる。
【００４９】
以上の様に、本実施の形態によれば、本体チップが有するリング状の電源／ＧＮＤ配線と、電源供給チップが有するリング状の電源／ＧＮＤ配線とが、複数の貫通電極とバンプによって接続されたＣＯＣ構造の半導体装置となる。この構造により、電源供給チップのリング状の電源／ＧＮＤ配線から、本体チップの電源／ＧＮＤ配線に対して、複数の貫通電極とバンプを介して、短距離で電源が供給されることになる。よって、電源供給チップから本体チップへの電源供給制御を行う半導体装置において、本体チップのチップサイズに影響を与えることなく、電位降下、エレクトロマイグレーション問題の発生の抑止に有効なものとなる。
【図面の簡単な説明】
【００５０】
【図１】第1の実施の形態に係る半導体装置の断面図である。
【図２】第1の実施の形態に係る本体チップの上面図である。
【図３】第1の実施の形態に係る電源供給チップの上面図である。
【図４】第1の実施の形態に係る電源供給チップの背面図である。
【図５】第1の実施の形態に係る半導体装置の設計フローである。
【図６】第２の実施の形態に係る本体チップの上面図である。
【図７】第2の実施の形態に係る電源供給チップの上面図である。
【図８】第2の実施の形態に係る半導体装置の設計フローである。
【図９】第2の実施の形態に係る電源供給チップにレギュレータが追加された図である。
【図１０】第３の実施の形態に係る第１の電源供給チップの上面図である。
【図１１】第３の実施の形態に係る第２の電源供給チップの上面図である。
【図１２】第３の実施の形態に係る半導体装置の断面図である。
【図１３】第４の実施の形態に係る第１の本体チップの上面図である。
【図１４】第４の実施の形態に係る第２の本体チップの上面図である。
【図１５】第４の実施の形態に係る電源供給チップの上面図である。
【図１６】第４の実施の形態に係る半導体装置の断面図である。
【図１７】従来技術の半導体装置の構成図である。
【図１８】従来技術の半導体装置の断面図である。
【図１９】従来技術の電源供給チップの構成図である。
【符号の説明】
【００５１】
１００、３００、６００、６０６・・・本体チップ
１０６、３０７、５０７、５１３、６１２・・・電源供給チップ
１０２、１０７、３０３、３１２、５１１、５１８、６０２、６０７、６１３・・・リング状電源／ＧＮＤ配線
１０３、３０４、６０１、６０８・・・バンプ
１０８、３１３、５１２、５１５、６１４・・・貫通電極
１０９、３１１、５１０、５１７、６１８・・・ボンディングパッド
１１０、３１０、５０９、５１６、６１５・・・ＥＳＤ保護素子
３１４・・・レギュレータ電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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