(57)【要約】【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）2Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。【選択図】図１０
2009076605.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、シリサイド含有層を形成する工程と、
前記シリサイド含有層に対してフラッシュアニールを行う工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリサイド含有層を形成する工程は、
前記半導体基板上にシリコン含有層を形成する工程と、
前記シリコン含有層上に金属層を形成する工程と、
前記金属層を熱処理して前記シリコン含有層の一部をシリサイド化する第１の工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板はシリコンを含有し、
前記シリサイド含有層の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域を備えており、
前記第１の工程において、前記不純物拡散領域の一部をシリサイド化することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記フラッシュアニールを行う工程においては、前記シリサイド含有層の側壁にサイドウォールスペーサが形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板上にシリコン含有層を形成する工程と、
前記シリコン含有層を覆うように前記半導体基板上に金属からなる保護膜を形成し、前記保護膜を前記シリサイド含有層の上面が露出するまで化学機械研磨する工程と、
露出した前記シリコン含有層の上面に金属層を形成する工程と、
前記シリコン含有層を熱処理し、前記シリコン含有層の少なくとも一部にシリサイド層を形成する工程と
含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記シリサイド層を形成する工程は、
前記保護膜から前記シリコン含有層の上面が露出した状態で、前記シリコン含有層の一部をシリサイド化する第１の工程と、
前記第１の工程の後に、前記保護膜を除去し、前記シリコン含有層をフラッシュアニールする第２の工程と
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属層はＮｉ又はＮｉ合金を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記Ｎｉ合金は、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ｌａ，Ａｌ，Ｔｉの群から選ばれた少なくとも１種の元素を含有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記Ｎｉ合金は、前記群から選ばれた少なくとも１種の元素を、それぞれ２原子％以上１０原子％以下の濃度で含有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記フラッシュアニールを、照射エネルギーを２４Ｊ／ｃｍ2以上２８Ｊ／ｃｍ2以下、照射時間を０．５ｍ秒間以上１．５ｍ秒間以下、アシスト温度を３００℃以上４５０℃以下の条件により行うことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド・ゲートを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、例えばＭＯＳトランジスタのゲート電極の電気抵抗の低減を図るべく、ゲート電極上にＮｉ，Ｔｉ，Ｃｏ等の金属膜を堆積し、ゲート電極のシリコンと熱反応させることにより、ゲート電極の上部にシリサイド層を形成する技術が開発されている。近時では、ゲート電極の更なる抵抗低減化を実現するため、ゲート電極を全てシリサイド化する、いわゆるフル・シリサイド法が案出されている。
【０００３】
フル・シリサイド法は、ゲート電極と共にソース／ドレイン領域の上部もシリサイド化する、いわゆるサリサイド技術にも適用される。この場合、ソース／ドレイン領域はその上部のみを、ゲート電極はその全てをシリサイド化することから、例えば以下のように行われる（非特許文献１を参照）。
【０００４】
図３３及び図３４は、従来のフル・シリサイド法をサリサイド技術に適用した場合における、ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
先ず、図３３（ａ）に示すように、半導体基板１０１上にゲート絶縁膜１０２を介して多結晶シリコンからなるゲート電極１０３が形成され、ゲート電極１０３の両側における半導体基板１０１の表層にソース／ドレイン領域１０４が形成されている。ゲート電極１０３の上面には例えばシリコン窒化膜からなるキャップ膜１０５が、側面には例えばシリコン酸化物からなるサイドウォール絶縁膜１０６が形成されている。この状態で、半導体基板の全面にシリサイド金属であるＮｉ合金膜１０７及びキャップ膜であるＴｉＮ膜１０８を順次成膜し、比較的低温（３００℃以下）で熱処理する（第１のシリサイド化処理）。このとき、ソース／ドレイン領域１０４の表層部分にはＮｉ2Ｓｉ（より正確には（Ｎｉ合金）2Ｓｉ）層１０９が形成される。
【０００５】
続いて、未反応のＮｉ合金膜１０７及びＴｉＮ膜１０８をウェットエッチングにより選択的に除去した後、図３３（ｂ）に示すように、比較的高温（３００℃〜４５０℃程度）で熱処理する（第２のシリサイド化処理）。このとき、ソース／ドレイン領域１０４の表層部分のＮｉ2Ｓｉ層１０９はＮｉＳｉ（より正確には（Ｎｉ合金）Ｓｉ）層１１１となる。なお、ゲート電極１０３の上面にはキャップ膜１０５が形成されているため、第１及び第２のシリサイド化処理を経てもゲート電極１０３はシリサイド化されない状態で保持される。
【０００６】
続いて、キャップ膜１０５をウェットエッチングにより選択的に除去した後、図３３（ｃ）に示すように、半導体基板１０１の全面に、ゲート電極１０３を埋め込む程度の膜厚に絶縁膜、例えばシリコン窒化物からなる保護膜１１２を堆積する。そして、ゲート電極１０３の表面が露出するまで保護膜１１２及びサイドウォール絶縁膜１０６を化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）する。
【０００７】
続いて、図３４（ａ）に示すように、ゲート電極１０３の上面を含むシリコン窒化膜１１２上にシリサイド金属であるＮｉ合金膜１１３を成膜する。
続いて、図３４（ｂ）に示すように、例えば３００℃〜５００℃程度の温度、ここでは４００℃で熱処理し、ゲート電極１０３を全てシリサイド化し（第３のシリサイド化処理）、フル・シリサイドゲート電極１１４を形成する。
しかる後、未反応のＮｉ合金膜１１３をウェットエッチングにより選択的に除去した後、コンタクト孔や配線、層間絶縁膜の形成等を経て、ＭＯＳトランジスタを完成させる。
【０００８】
【非特許文献１】K. G. Anil, et al., pp.190 2004 Symposium on VLSI Technology Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記したように従来のフル・シリサイド法をサリサイド技術に適用した場合、第３のシリサイド化処理を行うために保護膜１１２をＣＭＰにより平坦化研磨する際に、保護膜１１２、ゲート電極１０３及びサイドウォール絶縁膜１０６の平坦状態の面内均一性が劣るという問題がある。
即ち、ゲート電極１０３の材料である多結晶シリコン及びサイドウォール絶縁膜１０６の材料であるシリコン酸化物は、保護膜１１２の材料であるシリコン窒化物よりもエッチングレートが大きいため、ＣＭＰを終了した時点で保護膜１１２の上面に比べてゲート電極１０３及びサイドウォール絶縁膜１０６の上面に窪みが生じてしまう。そのため、保護膜１１２、ゲート電極１０３及びサイドウォール絶縁膜１０６の平坦状態の十分な面内均一性が得られない。
【００１０】
上記した面内均一性の劣化は、具体的に以下のような諸形態として表出する。
第１に、保護膜１１２の研磨量について、ゲート電極１０３の形成状態の粗密依存性が増大する。
ゲート電極１０３は、半導体基板１０１上で複数形成されており、その形成状態には粗密の差異がある。上記のＣＭＰは、複数のゲート電極１０３を覆うシリコン窒化膜について行うことになるが、この場合、上記したエッチングレートの相違に起因して、ゲート電極１０３が疎な部分と密な部分とで保護膜１１２の研磨量に大きな差異が生じる。
【００１１】
第２に、保護膜１１２の研磨量について、ゲート電極１０３の線幅（ゲート長）依存性が増大する。
ゲート電極１０３は、上記のように複数形成されており、その特性に応じて線幅（ゲート長）が異なる。この場合、上記したエッチングレートの相違に起因して、ゲート電極１０３がゲート長の大きい部分と小さい部分とで保護膜１１２の研磨量に大きな差異が生じる。
【００１２】
上記のように保護膜１１２の研磨量に差異が生じると、フル・シリサイド工程において、シリサイド金属とゲート電極１０３との接触面積に差異が生じ、シリサイド化にムラが発生する。このようにゲート電極１０３のシリサイド化が不均一となることで、実用化に深刻な困難を来たす。
【００１３】
本発明は、上記の課題に鑑みてなされたものであり、工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高いの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、半導体基板上に、シリサイド含有層を形成する工程と、前記シリサイド含有層に対してフラッシュアニールを行う工程とを含む。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上にシリコン含有層を形成する工程と、前記シリコン含有層を覆うように前記半導体基板上に金属からなる保護膜を形成し、前記保護膜を前記シリサイド含有層の上面が露出するまで化学機械研磨する工程と、露出した前記シリコン含有層の上面に金属層を形成する工程と、前記シリコン含有層を熱処理し、前記シリコン含有層の少なくとも一部にシリサイド層を形成する工程とを含む。
【００１６】
本発明の半導体装置の製造方法は、シリコンを含有するゲートを形成する工程と、前記ゲートを覆うように半導体基板上に非シリサイド金属からなる保護膜を形成し、前記保護膜を前記ゲートの上面が露出するまで化学機械研磨する工程と、前記保護膜が形成された状態で、前記ゲートを全てシリサイド化する工程とを含む。
【００１７】
本発明の半導体装置は、半導体基板と、前記半導体基板上でゲート絶縁膜を介して形成されてなるゲートと、前記ゲートの両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域とを含み、前記各不純物拡散領域は、その一部がＮｉ又はＮｉ合金によりシリサイド化されており、前記ゲートは、その全てがＮｉ又はＮｉ合金によりシリサイド化されており、前記ゲート絶縁膜との界面部分にＮｉＳｉ2を含有する層が形成されてなる。
【発明の効果】
【００１８】
本発明によれば、工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化されてなる、信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。以下の実施形態では、半導体装置としてＭＯＳトランジスタ（第４の実施形態ではＣＭＯＳトランジスタ）を例示するが、各種の半導体メモリ等、ゲートを有する半導体装置であれば適用可能である。また、以下の実施形態では、説明及び図示の便宜上、その構成を製造方法と共に説明する。
【００２０】
（第１の実施形態）
図１〜図１４は、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。ここで、図４（ｃ）〜図１４までは、隣接するＳＴＩ素子分離構造間の活性領域の様子を拡大して示す。
【００２１】
先ず、図１（ａ）に示すように、表面が（１００）面とされたｐ型単結晶シリコンからなる半導体基板１を用意し、この半導体基板１をアンモニア及び過酸化水素で洗浄する。
続いて、図１（ｂ）に示すように、半導体基板１の表面を熱酸化し、シリコン酸化膜２を膜厚５０ｎｍ程度に成長させる。
続いて、図１（ｃ）に示すように、シリコン酸化膜２にレジスト（不図示）を塗布し、リソグラフィーによりレジストを加工して、後述するウェルの形成部位を露出させる開口３ａを有するレジストマスク３を形成する。そして、このレジストマスク３を用いてシリコン酸化膜２をドライエッチングし、シリコン酸化膜２に開口３ａの形状に倣った開口２ａを形成する。
【００２２】
続いて、図２（ａ）に示すように、半導体基板１の表層にウェル４を形成する。
詳細には、半導体基板１の表面におけるシリコン酸化膜２の開口２ａ及びレジストマスク３の開口３ａから露出する部分に不純物を導入し、半導体基板１の表層にウェル４を形成する。ここで、ｐ型ウェルを形成する場合には、例えばホウ素（Ｂ+）を加速エネルギーが１２０ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。一方、ｎ型ウェルを形成する場合には、例えばリン（Ｐ+）を加速エネルギーが３００ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。
【００２３】
続いて、図２（ｂ）に示すように、灰化処理等によりレジストマスク３を除去した後、図２（ｃ）に示すように、ウェットエッチングによりシリコン酸化膜２を除去する。
続いて、図３（ａ）に示すように、例えばＣＶＤ法により、半導体基板１の全面にシリコン窒化膜５を膜厚５０ｎｍ程度に形成する。
【００２４】
続いて、図３（ｂ）に示すように、シリコン窒化膜５をリソグラフィー及びドライエッチングにより加工し、シリコン窒化膜５に半導体基板１の表面における素子分離領域を露出させる開口５ａを形成する。
続いて、図３（ｃ）に示すように、シリコン窒化膜５をマスクとして、半導体基板１の表面におけるシリコン窒化膜５の開口５ａから露出する部分をドライエッチングし、分離溝６を形成する。
【００２５】
続いて、図４（ａ）に示すように、ウェットエッチングによりシリコン窒化膜５を除去する。
続いて、図４（ｂ）に示すように、半導体基板１上で活性領域を画定するＳＴＩ（Shallow Trench Isolation）素子分離構造７を形成する。
詳細には、半導体基板１の全面に絶縁膜、ここではシリコン酸化物を例えばＣＶＤ法により堆積し、分離溝６をシリコン酸化物で埋め込む。そして、半導体基板１の表面が露出するまでシリコン酸化物を研磨、ここではＣＭＰにより研磨して平坦化する。このＣＭＰ処理により、分離溝６をシリコン酸化物で充填してなるＳＴＩ素子分離構造７が形成される。
【００２６】
続いて、図４（ｃ）に示すように、半導体基板１上にレジスト（不図示）を塗布し、リソグラフィーによりレジストを加工して、隣接するＳＴＩ素子分離構造７間の活性領域の一部を露出させる開口８ａを有するレジストマスク８を形成する。
続いて、図５（ａ）に示すように、半導体基板１の活性領域に、閾値制御のためのチャネルドーズイオン注入を行う。ｎ型ＭＯＳトランジスタを作製する場合には、例えばホウ素（Ｂ+）を加速エネルギーが１５ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。一方、ｐ型ＭＯＳトランジスタを作製する場合には、例えば砒素（Ａｓ+）を加速エネルギーが８０ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。
【００２７】
続いて、灰化処理等によりレジストマスク３を除去し、導入した不純物の活性化アニールを例えば処理温度９５０℃で１０秒間の条件で行った後、図５（ｂ）に示すように、半導体基板１上に例えばＣＶＤ法により絶縁膜、ここではシリコン酸化膜を膜厚２ｎｍ程度に堆積し、ゲート絶縁膜９を形成する。
【００２８】
続いて、図５（ｃ）に示すように、ゲート絶縁膜９上に例えばＣＶＤ法により多結晶シリコン膜１０を膜厚１００ｎｍ程度に堆積し、この多結晶シリコン膜１０に不純物を導入する。ｐ型ＭＯＳトランジスタを作製する場合には、例えばホウ素（Ｂ+）を加速エネルギーが５ｋｅＶ、ドーズ量が１．０×１０15／ｃｍ2の条件でイオン注入する。一方、ｎ型ＭＯＳトランジスタを作製する場合には、例えばリン（Ｐ+）を加速エネルギーが１０ｋｅＶ、ドーズ量が１．０×１０16／ｃｍ2の条件でイオン注入する。
【００２９】
続いて、図６（ａ）に示すように、多結晶シリコン膜１０上にレジスト（不図示）を塗布し、リソグラフィーによりレジストを加工して、電極形状のレジストマスク１１を形成する。
続いて、図６（ｂ）に示すように、レジストマスク１１を用いて多結晶シリコン膜１０をドライエッチングし、ゲート電極１２を形成する。
【００３０】
続いて、灰化処理等によりレジストマスク１１を除去した後、図６（ｃ）に示すように、半導体基板１の表層にエクステンション領域１３ａ，１３ｂを形成する。
詳細には、ゲート電極１２をマスクとして、ゲート電極１２の両側における半導体基板１の表層に不純物を導入し、エクステンション領域１３ａ，１３ｂを形成する。ｐ型ＭＯＳトランジスタを作製する場合には、例えばホウ素（Ｂ+）を加速エネルギーが０．５ｋｅＶ、ドーズ量が１．０×１０15／ｃｍ2の条件でイオン注入する。一方、ｎ型ＭＯＳトランジスタを作製する場合には、例えば砒素（Ａｓ+）を加速エネルギーが１ｋｅＶ、ドーズ量が１．０×１０15／ｃｍ2の条件でイオン注入する。
【００３１】
続いて、図７（ａ）に示すように、ゲート電極１２上を含む半導体基板１の全面を覆うように絶縁膜、ここではシリコン酸化膜１４を例えばＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
続いて、図７（ｂ）に示すように、シリコン酸化膜１４の全面を反応性イオンエッチング（ＲＩＥ）により異方性ドライエッチングし、ゲート電極１２の両側面にのみシリコン酸化物を残して、サイドウォール絶縁膜１５を形成する。
【００３２】
続いて、図７（ｃ）に示すように、半導体基板１の表層にエクステンション領域１３ａ，１３ｂと一部重畳されるソース／ドレイン領域１６ａ，１６ｂを形成する。
詳細には、ゲート電極１２及びサイドウォール絶縁膜１５をマスクとして、ゲート電極１２及びサイドウォール絶縁膜１５の両側における半導体基板１の表層に不純物を導入し、エクステンション領域１３ａ，１３ｂと一部重畳されるソース／ドレイン領域１６ａ，１６ｂを形成する。ｐ型ＭＯＳトランジスタを作製する場合には、例えばホウ素（Ｂ+）を加速エネルギーが５ｋｅＶ、ドーズ量が５．０×１０15／ｃｍ2の条件でイオン注入する。一方、ｎ型ＭＯＳトランジスタを作製する場合には、例えばリン（Ｐ+）を加速エネルギーが８ｋｅＶ、ドーズ量が１．０×１０16／ｃｍ2の条件でイオン注入する。
続いて、図８（ａ）に示すように、導入した不純物の活性化アニールを例えば処理温度１０２５℃で３秒間の条件で行う。
【００３３】
続いて、図８（ｂ）に示すように、シリサイド金属膜であるＮｉ合金膜１７を形成する。
詳細には、先ず、ゲート電極１２上及びソース／ドレイン領域１６ａ，１６ｂ上に形成された自然酸化膜をフッ酸処理により除去する。
次に、シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素を含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
【００３４】
上記のターゲットを用いたスパッタ法により、ゲート電極１２上及びサイドウォール絶縁膜１５上を含む半導体基板１の全面にＮｉ合金膜１７を膜厚２０ｎｍ程度に堆積する。ここで、スパッタ法の代わりに、Ｎｉ合金膜１７を例えば電子ビーム蒸着により形成しても良い。また、Ｎｉ合金膜１７の膜厚は１７ｎｍ以上であれば良いが、現実的には２００ｎｍ程度が膜厚の上限となる。
【００３５】
続いて、図８（ｃ）に示すように、Ｎｉ合金膜１７を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度に堆積し、キャップ膜１８を形成する。
ここで、キャップ膜１８としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜１８は不要である場合もある。
【００３６】
続いて、図９（ａ）に示すように、ゲート電極１２の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化し、（ＮｉＰｔ）2Ｓｉ層１９ａ，１９ｂを形成する。
詳細には、比較的低温（３００℃以下）、例えば２７０℃で３０秒間の急速アニール処理（第１のシリサイド化処理）を行う。この処理により、ゲート電極１２の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化され、ゲート電極１２の表層部分には（ＮｉＰｔ）2Ｓｉ層１９ａが、ソース／ドレイン領域１６ａ，１６ｂの表層部分には（ＮｉＰｔ）2Ｓｉ層１９ｂがそれぞれ形成される。ここで、急速アニール処理の代わりに炉アニール(或いは炉アニール＋急速加熱処理)を行うようにしても良い。
【００３７】
続いて、図９（ｂ）に示すように、キャップ膜１８及び未反応のＮｉ合金膜１７を硫酸：過酸化水素水＝３：１の処理液を用いて化学処理（ＳＰＭ処理）し、これらを選択的に除去する。ここで、上記の処理溶液の代わりに、塩酸＋過酸化水素水の処理液を用いても良い。
【００３８】
続いて、図９（ｃ）に示すように、ゲート電極１２の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分を再度シリサイド化し、（ＮｉＰｔ）Ｓｉ層２０ａ，２０ｂを形成する。
詳細には、処理温度を比較的高温（３５０℃〜６００℃）、例えば４００℃とし、処理時間を１０秒間〜１２０秒間、例えば３０秒間の急速アニール処理（第２のシリサイド化処理）を行う。この処理により、ゲート電極１２の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分が更にシリサイド化され、（ＮｉＰｔ）2Ｓｉ層１９ａ，１９ｂは（ＮｉＰｔ）Ｓｉ層２０ａ，２０ｂとなる。
【００３９】
続いて、図１０に示すように、図９（ｃ）の状態にある半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）2Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極１２のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。
【００４０】
この選択的なフル・シリサイド化は、フラッシュランプアニール処理時において、ソース／ドレイン領域１６ａ，１６ｂの周囲が熱を逃がし易い構造とされているのに対して、ゲート電極１２の周囲が熱を逃がさない構造とされていることに起因すると推測される。
即ち、ゲート電極１２は、ゲート絶縁膜９及びサイドウォール絶縁膜１５により囲まれており、フラッシュランプアニール処理時にゲート電極１２がこれらのシリコン酸化膜により保温状態とされて加熱され易く、シリサイド化が促進される。これに対して、ソース／ドレイン領域１６ａ，１６ｂは半導体基板１の奥行き方向に熱が逃げ易いことから(熱伝導率 Ｓｉ：１４８Ｗ／ｍＫ＝３５．３×１０-2cal／ｃｍ秒℃、ＳｉＯ2：２．５５×１０-2cal／ｃｍ秒℃（Ｃ軸平行方向）、１．４８×１０-2cal／ｃｍ秒℃（Ｃ軸垂直方向）)、ゲート電極１２に比べれば殆ど加熱されず、シリサイド化が進行しない。なお、本実施形態では、サイドウォールはシリコン酸化膜で形成したが、シリコン酸化膜の他、同様に絶縁性を有するシリコン窒化膜や、シリコン酸化膜とシリコン窒化膜の積層構造などであっても、ゲート電極の熱の放出が抑えられ、本発明が適用できる。
【００４１】
ここで、上記したフラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理を行うに際して、処理対象、ここでは半導体基板１の保持温度）を３００℃〜４５０℃の各条件により行う。
フラッシュランプアニール処理において、アシスト温度と照射エネルギーとの関係を図１５に示す。ここで、アシスト温度と照射エネルギーとの関係において、アシスト温度が２５０℃以下においては、十分なシリサイド反応が得られない。アシスト温度が３００℃では、２５Ｊの照射エネルギーを与えることにより、十分なシリサイド化が行なえることが判った。更に、アシスト温度を３５０℃以上にすると、より低い照射エネルギーでもフルシリサイド化が行なえた。アシスト温度４５０℃になると、照射エネルギーが２４Ｊにおいて適切なシリサイド化を行うことができたが、２５Ｊ以上になると、今度はシリサイドの凝集が始まることが判った。このように図１５に示された、適切にフル・シリサイド化を行うためのアシスト温度と照射エネルギーとの関係を適宜絞り込んだものが、上記の条件範囲（アシスト温度が３００℃〜４５０℃、照射エネルギーが２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2）となる。また、照射時間が０．５ｍ秒間よりも小さいとウェーハ反りの問題があり、１．５ｍ秒間よりも大きいと不純物の拡散や不活性化という不都合を生じる。このことから、上記の照射時間が好ましい。本実施形態では、アシスト温度を４５０℃、ランプの照射エネルギーを２４Ｊ／ｃｍ2、照射時間を０．８ｍ秒間に設定して、上記のフラッシュランプアニール処理を実行する。
【００４２】
続く諸工程（図１１（ａ）〜図１４）は、フル・シリサイドゲート電極２１の（ＮｉＰｔ）Ｓｉに凝集が生じないように、処理温度が５００℃以下に抑えられて実行される。
先ず、図１１（ａ）に示すように、ゲート電極１２及びサイドウォール絶縁膜１５の全面を覆うように、半導体基板１の全面にシリコン窒化膜２２を形成する。このシリコン窒化膜２２は、例えばＣＶＤ法により４００℃の処理温度で膜厚５０ｎｍ程度に形成する。このシリコン窒化膜２２は、後述するようにエッチングストッパーとして機能する。
次に、シリコン窒化膜２２を覆うようにシリコン酸化膜２３を形成する。このシリコン酸化膜２３は、例えばプラズマＣＶＤ法により４００℃の処理温度で膜厚６００ｎｍ程度に形成する。
【００４３】
続いて、図１１（ｂ）に示すように、シリコン酸化膜２３の表面を例えばＣＭＰにより研磨し、平坦化する。
続いて、図１１（ｃ）に示すように、リソグラフィー及びドライエッチングによりシリコン酸化膜２３及びシリコン窒化膜２２を加工し、ゲート電極１２の表面の一部を露出させる接続孔２４ａと、ソース／ドレイン領域１５の表面の一部を露出させる接続孔２４ｂ，２４ｃとを形成する。このドライエッチング時において、シリコン窒化膜２２がエッチングストッパーとして適宜機能し、ゲート電極１２及びソース／ドレイン領域１６ａ，１６ｂの不測のオーバーエッチングが防止される。
【００４４】
続いて、図１２（ａ）に示すように、下地膜２５と、下地膜２５を介して接続孔２４ａ，２４ｂ，２４ｃを埋め込む２６とを形成する。
詳細には、先ず、接続孔２４ａ，２４ｂの内壁面を覆うように、例えばスパッタ法によりシリコン酸化膜２３上に例えばＴｉ及びＴｉＮをそれぞれ膜厚１０ｎｍ程度及び５０ｎｍ程度に堆積し、下地膜２５を形成する。
次に、下地膜２５を介して接続孔２４ａ，２４ｂ，２４ｃを導電材料で埋め込むように、例えばＣＶＤ法によりＷ膜２６を膜厚３００ｎｍ程度に堆積する。
【００４５】
続いて、図１２（ｂ）に示すように、下地膜２５を介して接続孔２４ａ，２４ｂ，２４ｃをＷで充填してなるを形成する。
詳細には、シリコン酸化膜２３の表面が露出するまでＷ膜２６を例えばＣＭＰにより研磨して平坦化する。この平坦化処理により、下地膜２５を介して接続孔２４ａ，２４ｂ，２４ｃをＷで充填してなる接続プラグ２７ａ，２７ｂ，２７ｃが形成される。
【００４６】
続いて、図１３に示すように、層間絶縁膜２８及び配線３０ａ，３０ｂ，３０ｃを形成する。
詳細には、先ず、接続プラグ２７ａ，２７ｂ，２７ｃの上面を覆うように、例えばＣＶＤ法によりシリコン酸化膜２３上に絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜２８を形成する。
次に、いわゆるダマシン法、ここではシングルダマシン法を行う。先ず、リソグラフィー及びドライエッチングにより層間絶縁膜２８を加工し、層間絶縁膜２８に配線溝２８ａ，２８ｂ，２８ｃを形成する。その後、配線溝２８ａ，２８ｂ，２８ｃの内壁面を覆うように例えばＴａを堆積して下地膜２９を形成し、例えばメッキ法により下地膜２９を介して配線溝２８ａ，２８ｂ，２８ｃを埋め込むようにＣｕ又はＣｕ合金（不図示）を堆積する。そして、層間絶縁膜２８の表面が露出するまでＣｕ又はＣｕ合金を例えばＣＭＰにより研磨して平坦化する。以上により、配線溝２８ａ，２８ｂ，２８ｃをＣｕ又はＣｕ合金で充填し、接続プラグ２７ａ，２７ｂ，２７ｃと接続されてなる配線３０ａ，３０ｂ，３０ｃが形成される。
【００４７】
続いて、図１４に示すように、図１３と同様の工程を行い、層間絶縁膜３１を形成した後、層間絶縁膜３１にビア孔３１ａ，３１ｂ，３１ｃを形成する。次いで、ビア孔３１ａ，３１ｂ，３１ｃを例えばＴａからなる下地膜３２を介してＣｕ又はＣｕ合金で充填し、配線３０ａ，３０ｂ，３０ｃと接続されてなるビア部３３ａ，３３ｂ，３３ｃを形成する。そして、層間絶縁膜３１上で延在し、ビア部３３ａ，３３ｂ，３３ｃと接続されてなる、例えばＡｌ又はＡｌ合金からなる配線３４ａ，３４ｂ，３４ｃを形成する。
【００４８】
しかる後、保護膜（不図示）の形成等の工程を経て、本実施形態によるＭＯＳトランジスタを完成させる。
完成されたＭＯＳトランジスタにおいて、フル・シリサイドゲート電極２１は、上記のようにフラッシュランプアニールにより形成されるため、シリコンリッチなＮｉＳｉ2相となる。従って、フル・シリサイドゲート電極２１のゲート絶縁膜９との界面部位には、ＮｉＳｉ2を含有する層が形成されることになる。
【００４９】
なお、上記のＭＯＳトランジスタとしてｐ型ＭＯＳトランジスタを作製する場合、半導体基板として、シリコン基板の代わりにＳｉＧｅ基板、又はソース／ドレイン領域の部分にＳｉＧｅ層を有する半導体基板を用いて、トランジスタ特性を向上を図るようにしても良い。一方、ｎ型ＭＯＳトランジスタを作製する場合、半導体基板として、シリコン基板の代わりにＳｉＣx基板（０＜ｘ）、又はソース／ドレイン領域の部分にＳｉＣx層を有する半導体基板を用いて、トランジスタ特性を向上を図るようにしても好適である。
【００５０】
本実施形態により作製したｐ型ＭＯＳトランジスタについて、オン電流とオフ電流との関係（Ｉon−Ｉoff曲線）について調べた。その結果を図１６に示す。ここで、四角印からなる曲線が従来技術により作製したｐ型ＭＯＳトランジスタのＩon−Ｉoff曲線を、菱形印からなる曲線が本実施形態により作製したｐ型ＭＯＳトランジスタのＩon−Ｉoff曲線を、それぞれ示す。このように、本実施形態では、従来技術に比べて駆動電流が約１０％程度向上していることが判る。
【００５１】
また、本実施形態では、従来技術のような保護膜（図３３（ｃ）では保護膜１１２）の形成・除去工程、即ち、ゲート電極のフル・シリサイド処理において、ゲート電極の側面を覆う保護膜を形成し、更にこれを削除する諸工程が不要であり、工程数が削減される。しかも、当該工程に起因する工程が不要であるため、ゲート電極の形成状態の粗密依存性やゲート電極の線幅（ゲート長）依存性を考慮する必要がなく、各ゲート電極１２について均一で十分なフル・シリサイド化が実現する。
【００５２】
更に、本実施形態では、従来技術のようにゲート電極のキャップ膜（図３３（ａ）ではキャップ膜１０５）を形成する必要がないため、キャップ膜形成の工程数の削減のみならず、ゲート電極へのイオン注入（本実施形態では、例えば図５（ａ）のイオン注入や、図６（ｃ），図７（ｃ）でゲート電極１２にも同時に行う各イオン注入）により、容易にきめ細かく精緻な閾値制御を行うことができる。
【００５３】
（第２の実施形態）
図１７〜図２１は、第２の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。これらの図では、隣接するＳＴＩ素子分離構造間の活性領域の様子を拡大して示す。
【００５４】
先ず、第１の実施形態と同様に、図１（ａ）〜図８（ａ）の各工程を経て、図１７（ａ）の状態（図８（ａ）と同じ）とされる。
続いて、図１７（ｂ）に示すように、ＴｉＮ膜４１及びＷ膜４２を順次形成する。
詳細には、先ず、例えばスパッタ法、ここではいわゆるＳＩＰ（Self Ionized Plasma）処理により、ゲート電極１２上及びサイドウォール絶縁膜１５上を含む半導体基板１の全面にＴｉＮ膜４１を膜厚５０ｎｍ程度に形成する。
次に、例えばＣＶＤ法により、ＴｉＮ膜４１を覆うように、半導体基板１の全面に非シリサイド金属であり、後述するＣＭＰの際に面内均一性に優れた平坦面が得られる導電材料、例えばＷを含有する導電材料（Ｗ又はＷ合金等）、ここではＷ膜４２を膜厚２００ｎｍ程度に形成する。
【００５５】
続いて、図１７（ｃ）に示すように、ゲート電極１２の上面が露出するまで、Ｗ膜４２及びＴｉＮ膜４１を例えばＣＭＰにより研磨して平坦化する。
Ｗとゲート電極１２の多結晶シリコンとのエッチングレート差は、シリコン窒化物と多結晶シリコンとのエッチングレート差よりも小さく、またＷはシリコン窒化物に比して埋め込み特性に優れた材料である。従って、当該ＣＭＰ時において、ゲート電極１２の形成状態の粗密依存性及びゲート電極１２の線幅（ゲート長）依存性は小さく、ＣＭＰ後のＷ膜４２は優れた面内均一性を有する。
【００５６】
続いて、図１８（ａ）に示すように、ゲート電極１２の上面を覆うように、Ｗ膜４２上にシリサイド金属膜であるＮｉ合金膜４３を形成し、ゲート電極１２のみをフル・シリサイド化する。
詳細には、先ず、シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素を含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
上記のターゲットを用いたスパッタ法により、ゲート電極１２の上面を覆うように、Ｗ膜４２上にＮｉ合金膜４３を膜厚１０ｎｍ〜１００ｎｍ程度、ここでは３０ｎｍ程度に堆積する。
【００５７】
そして、例えば２００℃〜５００℃程度の温度、ここでは４００℃で１０秒間〜１２０  ）秒間、ここでは３０秒間の熱処理を行い、ゲート電極１２を全てシリサイド化し、フル・シリサイドゲート電極４４を形成する。
ここで、ソース／ドレイン領域１６ａ，１６ｂはＷ膜４２に覆われて保護されていることから、ゲート電極１２のみが選択的にシリサイド化される。
Ｗ膜４２は上記したように優れた面内均一性をもって平坦に形成されており、ゲート電極１２が複数形成されていても、更にはこれらゲート電極１２が異なる疎密状態、異なる線幅（ゲート長）に形成されていても、各ゲート電極１２について均一にシリサイド化が進行し、均一にシリサイド化されてなる各フル・シリサイドゲート電極４４が得られる。
【００５８】
続いて、図１８（ｂ）に示すように、半導体基板１をＳＰＭ処理し、未反応のＮｉ合金膜４３、Ｗ膜４２及びＴｉＮ膜４１を選択的に除去する。
【００５９】
続いて、ゲート電極に形成されたシリサイドを安定化させるために温度３００〜５００℃、ここでは４００℃で、１０秒間〜１２０秒間、ここでは３０秒間の熱処理を行っても良い。
【００６０】
続いて、図１８（ｃ）に示すように、シリサイド金属膜であるＮｉ合金膜４５を形成する。
シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素を含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
【００６１】
上記のターゲットを用いたスパッタ法により、フル・シリサイドゲート電極４４上及びサイドウォール絶縁膜１５上を含む半導体基板１の全面にＮｉ合金膜４５を膜厚２０ｎｍ程度に堆積する。ここで、スパッタ法の代わりに、Ｎｉ合金膜４５を例えば電子ビーム蒸着により形成しても良い。また、Ｎｉ合金膜４５の膜厚は１７ｎｍ以上であれば良いが、現実的には２００ｎｍ程度が膜厚の上限となる。
【００６２】
続いて、図１９（ａ）に示すように、Ｎｉ合金膜４５を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度に堆積し、キャップ膜４６を形成する。
ここで、キャップ膜４６としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜４６は不要である場合もある。
【００６３】
続いて、図１９（ｂ）に示すように、ソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化し、（ＮｉＰｔ）2Ｓｉ層１９を形成する。
詳細には、比較的低温（３００℃以下）、例えば２７０℃で３０秒間の急速アニール処理（第１のシリサイド化処理）を行う。この処理により、ソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化され、ソース／ドレイン領域１６ａ，１６ｂの表層部分には（ＮｉＰｔ）2Ｓｉ層１９が形成される。この場合、フル・シリサイドゲート電極４４は既にフル・シリサイド化されているため、殆どシリサイド化は進行しない。ここで、急速アニール処理の代わりに炉アニール(或いは炉アニール＋急速加熱処理)を行うようにしても良い。
【００６４】
続いて、図１９（ｃ）に示すように、キャップ膜４６及び未反応のＮｉ合金膜４５をＳＰＭ処理し、これらを選択的に除去する。
【００６５】
続いて、図２０に示すように、ソース／ドレイン領域１６ａ，１６ｂの表層部分を再度シリサイド化し、（ＮｉＰｔ）Ｓｉ層２０を形成する。
詳細には、処理温度を比較的高温（３５０℃〜６００℃）、例えば４００℃とし、処理時間を１０秒間〜１２０秒間、例えば３０秒間の急速アニール処理（第２のシリサイド化処理）を行う。この処理により、ソース／ドレイン領域１６ａ，１６ｂの表層部分が更にシリサイド化され、（ＮｉＰｔ）2Ｓｉ層１９は（ＮｉＰｔ）Ｓｉ層２０となる。この場合、フル・シリサイドゲート電極４４は既にフル・シリサイド化されているため、殆どシリサイド化は進行しない。
【００６６】
そして、第１の実施形態と同様に、図１１（ａ）〜図１４の各工程を経て、図２１の状態とされる。ここで、図１１（ａ）〜図１４の諸工程は、フル・シリサイドゲート電極４４の（ＮｉＰｔ）Ｓｉに凝集が生じないように、処理温度が５００℃以下に抑えられて実行される。
しかる後、保護膜（不図示）の形成等の工程を経て、本実施形態によるＭＯＳトランジスタを完成させる。
【００６７】
以上説明したように、本実施形態によれば、工程増を招くことなく、各ゲート電極１２について均一で十分なフル・シリサイド化が実現される。
更に、本実施形態では、従来技術のようにゲート電極のキャップ膜（図３３（ａ）ではキャップ膜１０５）を形成する必要がないため、キャップ膜形成の工程数の削減のみならず、ゲート電極へのイオン注入（本実施形態では、例えば図５（ａ）のイオン注入や、図６（ｃ），図７（ｃ）でゲート電極１２にも同時に行う各イオン注入）により、容易にきめ細かく精緻な閾値制御を行うことができる。
【００６８】
（第３の実施形態）
図２２〜図２６は、第３の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。これらの図では、隣接するＳＴＩ素子分離構造間の活性領域の様子を拡大して示す。
【００６９】
先ず、第１の実施形態と同様に、図１（ａ）〜図８（ａ）の各工程を経て、図２２（ａ）の状態（図８（ａ）と同じ）とされる。
続いて、図２２（ｂ）に示すように、ＴｉＮ膜４１及びＷ膜４２を順次形成する。
詳細には、先ず、例えばスパッタ法、ここではいわゆるＳＩＰ処理により、ゲート電極１２上及びサイドウォール絶縁膜１５上を含む半導体基板１の全面にＴｉＮ膜４１を膜厚５０ｎｍ程度に形成する。
次に、例えばＣＶＤ法により、ＴｉＮ膜４１を覆うように、半導体基板１の全面に非シリサイド金属であり、後述するＣＭＰの際に面内均一性に優れた平坦面が得られる導電材料、例えばＷを含有する導電材料（Ｗ又はＷ合金等）、ここではＷ膜４２を膜厚２００ｎｍ程度に形成する。
【００７０】
続いて、図２２（ｃ）に示すように、ゲート電極１２の上面が露出するまで、Ｗ膜４２及びＴｉＮ膜４１を例えばＣＭＰにより研磨して平坦化する。
Ｗとゲート電極１２の多結晶シリコンとのエッチングレート差は、シリコン窒化物と多結晶シリコンとのエッチングレート差よりも小さく、またＷはシリコン窒化物に比して埋め込み特性に優れた材料である。従って、当該ＣＭＰ時において、ゲート電極１２の形成状態の粗密依存性及びゲート電極１２の線幅（ゲート長）依存性は小さく、ＣＭＰ後のＷ膜４２は優れた面内均一性を有する。
【００７１】
続いて、図２３（ａ）に示すように、ゲート電極１２の上面を覆うように、Ｗ膜４２上にシリサイド金属膜であるＮｉ合金膜４３を形成し、ゲート電極１２の表層部分１２ａのみをシリサイド化する。
詳細には、先ず、シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素を含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
上記のターゲットを用いたスパッタ法により、ゲート電極１２の上面を覆うように、Ｗ膜４２上にＮｉ合金膜４３を膜厚１０ｎｍ〜１７０ｎｍ程度、ここでは１５ｎｍ程度に堆積する。
そして、例えば２２０℃〜５００℃程度の温度、ここでは２７０℃で１０秒間〜１２０秒間、ここでは３０秒間の熱処理を行い、ゲート電極１２の表層部分１２ａをシリサイド化する。
【００７２】
ここで、ソース／ドレイン領域１６ａ，１６ｂはＷ膜４２に覆われて保護されていることから、ゲート電極１２の表層部分１２ａのみが選択的にシリサイド化される。
Ｗ膜４２は上記したように優れた面内均一性をもって平坦に形成されており、ゲート電極１２が複数形成されていても、更にはこれらゲート電極１２が異なる疎密状態、異なる線幅（ゲート長）に形成されていても、各ゲート電極１２について均一にシリサイド化が進行し、均一にシリサイド化されてなる各フル・シリサイドゲート電極４４が得られる。
【００７３】
続いて、図２３（ｂ）に示すように、半導体基板１をＳＰＭ処理し、Ｗ膜４２及びＴｉＮ膜４１を除去する。
続いて、図２３（ｃ）に示すように、図２３（ｂ）の状態にある半導体基板１にフラッシュランプアニールを施す。ソース／ドレイン領域１６ａ，１６ｂ上にはシリサイド層は存しないため、表層部分１２ａがシリサイド化されたゲート電極１２のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極５１が形成される。
【００７４】
このフル・シリサイド化は、フラッシュランプアニール処理時において、ゲート電極１２の周囲が熱を逃がし難い構造とされていることに起因すると推測される。
即ち、ゲート電極１２は、ゲート絶縁膜９及びサイドウォール絶縁膜１５により囲まれており、フラッシュランプアニール処理時にゲート電極１２がこれらのシリコン酸化膜により保温状態とされて加熱され易く、シリサイド化が促進される。
【００７５】
ここで、上記したフラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理を行うに際して、処理対象、ここでは半導体基板１の保持温度）を３００℃〜４５０℃の各条件により行う。ここでは、アシスト温度を４５０℃、ランプの照射エネルギーを２４Ｊ／ｃｍ2、照射時間を０．８ｍ秒間に設定して、上記のフラッシュランプアニール処理を実行する。
【００７６】
続いて、図２４（ａ）に示すように、シリサイド金属膜であるＮｉ合金膜４５を形成する。
シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素を含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
【００７７】
上記のターゲットを用いたスパッタ法により、フル・シリサイドゲート電極５１上及びサイドウォール絶縁膜１５上を含む半導体基板１の全面にＮｉ合金膜４５を膜厚２０ｎｍ程度に堆積する。ここで、スパッタ法の代わりに、Ｎｉ合金膜４５を例えば電子ビーム蒸着により形成しても良い。また、Ｎｉ合金膜４５の膜厚は１７ｎｍ以上であれば良いが、現実的には２００ｎｍ程度が膜厚の上限となる。
【００７８】
続いて、図２４（ｂ）に示すように、Ｎｉ合金膜４５を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度に堆積し、キャップ膜４６を形成する。
ここで、キャップ膜４６としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜４６は不要である場合もある。
【００７９】
続いて、図２４（ｃ）に示すように、ソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化し、（ＮｉＰｔ）2Ｓｉ層１９を形成する。
詳細には、比較的低温（３００℃以下）、例えば２７０℃で３０秒間の急速アニール処理（第１のシリサイド化処理）を行う。この処理により、ソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化され、ソース／ドレイン領域１６ａ，１６ｂの表層部分には（ＮｉＰｔ）2Ｓｉ層１９が形成される。この場合、フル・シリサイドゲート電極５１は既にフル・シリサイド化されているため、殆どシリサイド化は進行しない。ここで、急速アニール処理の代わりに炉アニール(或いは炉アニール＋急速加熱処理)を行うようにしても良い。
【００８０】
続いて、図２５（ａ）に示すように、キャップ膜４６及び未反応のＮｉ合金膜４５をＳＰＭ処理し、これらを選択的に除去する。
【００８１】
続いて、図２５（ｂ）に示すように、ソース／ドレイン領域１６ａ，１６ｂの表層部分を再度シリサイド化し、（ＮｉＰｔ）Ｓｉ層２０を形成する。
詳細には、処理温度を比較的高温（３５０℃〜６００℃）、例えば４００℃とし、処理時間を１０秒間〜１２０秒間、例えば３０秒間の急速アニール処理（第２のシリサイド化処理）を行う。この処理により、ソース／ドレイン領域１６ａ，１６ｂの表層部分が更にシリサイド化され、（ＮｉＰｔ）2Ｓｉ層１９は（ＮｉＰｔ）Ｓｉ層２０となる。この場合、フル・シリサイドゲート電極５１は既にフル・シリサイド化されているため、殆どシリサイド化は進行しない。
【００８２】
そして、第１の実施形態と同様に、図１１（ａ）〜図１４の各工程を経て、図２６の状態とされる。ここで、図１１（ａ）〜図１４の諸工程は、フル・シリサイドゲート電極５１の（ＮｉＰｔ）Ｓｉに凝集が生じないように、処理温度が５００℃以下に抑えられて実行される。
【００８３】
しかる後、保護膜（不図示）の形成等の工程を経て、本実施形態によるＭＯＳトランジスタを完成させる。
完成されたＭＯＳトランジスタにおいて、フル・シリサイドゲート電極５１は、上記のようにフラッシュランプアニールにより形成されるため、シリコンリッチなＮｉＳｉ2相となる。従って、フル・シリサイドゲート電極５１のゲート絶縁膜９との界面部位には、ＮｉＳｉ2を含有する層が形成されることになる。
【００８４】
なお、本実施形態では、図２３（ｂ）のように、半導体基板１をＳＰＭ処理してＷ膜４２及びＴｉＮ膜４１を除去した後に、フラッシュランプアニールによるゲート電極１２のフル・シリサイド処理を行ったが、ＴｉＮ膜４１及びＷ膜４２が形成された状態で（ゲート電極１２が上面のみＷ膜４２から露出した状態で）、図１８（ｂ）の状態でゲート電極１２の上面を覆うようにＷ膜４２上にＮｉ合金膜４５を形成し、フラッシュランプアニールによるフル・シリサイド処理を行うようにしても良い。この場合、フル・シリサイド処理の後に、Ｗ膜４２及びＴｉＮ膜４１をＳＰＭ処理して除去する。
【００８５】
以上説明したように、本実施形態によれば、工程増を招くことなく、各ゲート電極１２について均一で十分なフル・シリサイド化が実現される。この場合、ゲート電極１２の表面部分１２ａがシリサイド化された状態で、フラッシュランプアニールによりフル・シリサイド化を行うため、ゲート電極１２のみの均一且つ確実なフル・シリサイド化が可能となる。
【００８６】
また、ゲート電極１２のフル・シリサイド化とは独立に、ソース／ドレイン領域１６ａ，１６ｂの表層のシリサイド化を行うため、ゲート電極１２のシリサイド化の条件に依存することなく、ソース／ドレイン領域１６ａ，１６ｂの所望する精緻なシリサイド化が可能となる。
【００８７】
更に、本実施形態では、従来技術のようにゲート電極のキャップ膜（図３３（ａ）ではキャップ膜１０５）を形成する必要がないため、キャップ膜形成の工程数の削減のみならず、ゲート電極へのイオン注入（本実施形態では、例えば図５（ａ）のイオン注入や、図６（ｃ），図７（ｃ）でゲート電極１２にも同時に行う各イオン注入）により、容易にきめ細かく精緻な閾値制御を行うことができる。
【００８８】
（第４の実施形態）
図２７〜図３２は、第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。図２６では、１つのＭＯＳトランジスタを拡大して示し、図２８〜図３２では、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを有してなるＣＭＯＳトランジスタを拡大して示す。
【００８９】
先ず、第１の実施形態と同様に、図１（ａ）〜図８（ａ）の各工程を経て、図２７（ａ）の状態（図８（ａ）と同じ）とされる。
続いて、図２７（ｂ）に示すように、ＴｉＮ膜４１及びＷ膜４２を順次形成する。
詳細には、先ず、例えばスパッタ法、ここではいわゆるＳＩＰ処理により、ゲート電極１２上及びサイドウォール絶縁膜１５上を含む半導体基板１の全面にＴｉＮ膜４１を膜厚５０ｎｍ程度に形成する。
次に、例えばＣＶＤ法により、ＴｉＮ膜４１を覆うように、半導体基板１の全面にＷ膜４２を膜厚２００ｎｍ程度に形成する。
【００９０】
続いて、図２７（ｃ）に示すように、ゲート電極１２の上面が露出するまで、Ｗ膜４２及びＴｉＮ膜４１を例えばＣＭＰにより研磨して平坦化する。
Ｗとゲート電極１２の多結晶シリコンとのエッチングレート差は、シリコン窒化物と多結晶シリコンとのエッチングレート差よりも小さく、またＷはシリコン窒化物に比して埋め込み特性に優れた材料である。従って、当該ＣＭＰ時において、ゲート電極１２の形成状態の粗密依存性及びゲート電極１２の線幅（ゲート長）依存性は小さく、ＣＭＰ後のＷ膜４２は優れた面内均一性を有する。
【００９１】
続いて、図２８（ａ）に示すように、各ゲート電極１２Ａ，１２Ｂ上を覆うように、Ｗ膜４２上に絶縁膜、ここではシリコン窒化膜５２を例えばＣＶＤ法により形成する。なお、図２７以降では、ｐ型ＭＯＳトランジスタのゲート電極をゲート電極１２Ａ、ｎ型ＭＯＳトランジスタのゲート電極をゲート電極１２Ｂとする。
【００９２】
続いて、図２８（ｂ）に示すように、シリコン窒化膜５２をリソグラフィー及びドライエッチングにより加工し、シリコン窒化膜５２のｐ型ＭＯＳトランジスタ側の部分を除去し、ｎ型ＭＯＳトランジスタ側の部分のみ残す。
【００９３】
続いて、図２８（ｃ）に示すように、ゲート電極１２Ａの上面を覆うように、Ｗ膜４２上を含む全面にシリサイド金属膜であるＮｉ合金膜５３を形成し、ゲート電極１２Ａのみをフル・シリサイド化する。
詳細には、先ず、半導体基板１をＤＨＦ処理して清浄化する。そして、シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅの群から選ばれた少なくとも１種の元素を含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
【００９４】
半導体基板１をＤＨＦ処理して清浄化した後、上記のターゲットを用いたスパッタ法により、ｐ型ＭＯＳトランジスタの部分におけるゲート電極１２Ａの上面を覆うように、Ｗ膜４２上を含む全面にＮｉ合金膜５３を膜厚１０ｎｍ〜１７０ｎｍ程度、ここでは４０ｎｍ程度に堆積する。
そして、全面にＮｉ合金膜５３が形成された状態にある半導体基板１にフラッシュランプアニールを施す。ｐ型ＭＯＳトランジスタの部分のソース／ドレイン領域１６ａ，１６ｂ、及びｎ型ＭＯＳトランジスタの部分は、ＴｉＮ膜４１及びＷ膜４２で覆われており、シリサイド層は存しないため、ゲート電極１２Ａのみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極６１Ａが形成される。
【００９５】
このフル・シリサイド化は、フラッシュランプアニール処理時において、ゲート電極１２Ａの周囲が熱を逃がし難い構造とされていることに起因すると推測される。
即ち、ゲート電極１２Ａは、ゲート絶縁膜９及びサイドウォール絶縁膜１５により囲まれており、フラッシュランプアニール処理時にゲート電極１２Ａがこれらのシリコン酸化膜により保温状態とされて加熱され易く、シリサイド化が促進される。
【００９６】
ここで、上記したフラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理を行うに際して、処理対象、ここでは半導体基板１の保持温度）を３００℃〜４５０℃の各条件により行う。ここでは、アシスト温度を４００℃、ランプの照射エネルギーを２６Ｊ／ｃｍ2、照射時間を０．８ミリ秒間に設定して、上記のフラッシュランプアニール処理を実行する。
【００９７】
なお、フラッシュランプアニール処理の代わりに、ランプアニール処理又は炉アニール処理を、例えば処理温度を４００℃で処理時間を１２０秒間として行い、ゲート電極１２Ａをフル・シリサイド化するようにしても良い。
【００９８】
続いて、図２９（ａ）に示すように、未反応のＮｉ合金膜５３、Ｗ膜４２及びＴｉＮ膜４１をＳＰＭ処理し、これらを選択的に除去する。
【００９９】
続いて、図２９（ｂ）に示すように、ｐ型ＭＯＳトランジスタ側のソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化し、（ＮｉＰｔ）Ｓｉ層２０を形成する。
詳細には、ｎ型ＭＯＳトランジスタ側に存するシリコン窒化膜５２をリソグラフィー及びドライエッチングにより除去した後、例えば第３の実施形態における図２３（ａ）〜図２４（ｂ）の各工程を経て、ｐ型ＭＯＳトランジスタ側のソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化し、（ＮｉＰｔ）Ｓｉ層２０を形成する。
【０１００】
続いて、図２９（ｃ）に示すように、ｐ型ＭＯＳトランジスタ側を覆うように、圧縮シリコン窒化膜５４を形成する。
詳細には、先ず、外部に圧縮応力を与える性質を有する絶縁膜、ここでは圧縮シリコン窒化膜５４を、シラン系ガス（ＳｉＨ4，ＳｉＨ2Ｃｌ2，Ｓｉ2Ｈ4，Ｓｉ2Ｈ6等）とＮＨ3とを用いて、加えて例えばオルガノシランを１ｓｃｃｍ〜５０ｓｃｃｍ程度添加する条件で半導体基板１の全面に堆積する。
次に、圧縮シリコン窒化膜５４をリソグラフィー及びドライエッチングにより加工し、圧縮シリコン窒化膜５４のｎ型ＭＯＳトランジスタ側の部分を除去し、ｐ型ＭＯＳトランジスタ側の部分のみ残す。
【０１０１】
続いて、図３０（ａ）に示すように、ゲート電極１２Ｂの上面を覆うように、Ｗ膜４２上を含む全面にシリサイド金属膜であるＮｉ合金膜５５を形成し、ゲート電極１２Ｂのみをフル・シリサイド化する。
詳細には、先ず、半導体基板１をＤＨＦ処理して清浄化する。そして、シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＹ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素を含有、ここではＹを含有するＮｉＹからなる。ターゲットにおけるＹの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
【０１０２】
半導体基板１をＤＨＦ処理して清浄化した後、上記のターゲットを用いたスパッタ法により、ｎ型ＭＯＳトランジスタの部分におけるゲート電極１２Ｂの上面を覆うように、Ｗ膜４２上を含む全面にＮｉ合金膜５５を膜厚１０ｎｍ〜１７０ｎｍ程度、ここでは４０ｎｍ程度に堆積する。
そして、全面にＮｉ合金膜５５が形成された状態にある半導体基板１にフラッシュランプアニールを施す。ｎ型ＭＯＳトランジスタの部分のソース／ドレイン領域１６ａ，１６ｂ、及びｐ型ＭＯＳトランジスタの部分は、圧縮シリコン窒化膜５４で覆われており、シリサイド層は存しないため、ゲート電極１２Ｂのみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極６１Ｂが形成される。
【０１０３】
このフル・シリサイド化は、フラッシュランプアニール処理時において、ゲート電極１２Ｂの周囲が熱を逃がし難い構造とされていることに起因すると推測される。
即ち、ゲート電極１２Ｂは、ゲート絶縁膜９及びサイドウォール絶縁膜１５により囲まれており、フラッシュランプアニール処理時にゲート電極１２Ｂがこれらのシリコン酸化膜により保温状態とされて加熱され易く、シリサイド化が促進される。
【０１０４】
ここで、上記したフラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理を行うに際して、処理対象、ここでは半導体基板１の保持温度）を３００℃〜４５０℃の各条件により行う。ここでは、アシスト温度を４００℃、ランプの照射エネルギーを２６Ｊ／ｃｍ2、照射時間を０．８ミリ秒間に設定して、上記のフラッシュランプアニール処理を実行する。
【０１０５】
なお、フラッシュランプアニール処理の代わりに、ランプアニール処理又は炉アニール処理を、例えば処理温度を４００℃で処理時間を１２０秒間として行い、ゲート電極１２Ｂをフル・シリサイド化するようにしても良い。
【０１０６】
続いて、図３０（ｂ）に示すように、未反応のＮｉ合金膜５５、Ｗ膜４２及びＴｉＮ膜４１をＳＰＭ処理し、これらを選択的に除去する。
【０１０７】
続いて、図３１（ａ）に示すように、ｎ型ＭＯＳトランジスタ側のソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化する。
詳細には、例えば第３の実施形態における図２３（ａ）〜図２４（ｂ）の各工程（但し、図２３（ｃ）の工程では、（ＮｉＹ）2Ｓｉ層が形成される。）を経て、ｎ型ＭＯＳトランジスタ側のソース／ドレイン領域１６ａ，１６ｂの表層部分をシリサイド化し、（ＮｉＹ）Ｓｉ層５６を形成する。ここでは、Ｙの代わりにＬａ，Ｙｂ，Ａｌを用いても良い。
【０１０８】
続いて、図３１（ｂ）に示すように、外部に引張応力を与える性質を有する絶縁膜、ここでは引張シリコン窒化膜５７を、シリコン窒化膜堆積に使うガスとしてシラン系ガス(ＳｉＨ4，ＳｉＨ2Ｃｌ2，Ｓｉ2Ｈ4，Ｓｉ2Ｈ6)とＮＨ3とを用いてシリコン窒化膜形成した後に、高圧水銀ランプで紫外線照射する条件で半導体基板１の全面に堆積する。
続いて、図３２に示すように、引張シリコン窒化膜５７をリソグラフィー及びドライエッチングにより加工し、引張シリコン窒化膜５７のｐ型ＭＯＳトランジスタ側の部分を除去し、ｎ型ＭＯＳトランジスタ側の部分のみ残す。
【０１０９】
そして、第１の実施形態と同様に、図１１（ｃ）〜図１４の各工程（但し、図１１（ｃ）の工程では、圧縮シリコン窒化膜５４及び引張シリコン窒化膜５７にそれぞれ接続孔を形成する。）を行い、保護膜（不図示）の形成等の工程を経て、本実施形態によるＣＭＯＳトランジスタを完成させる。
【０１１０】
完成されたＣＭＯＳトランジスタにおいて、フル・シリサイドゲート電極６１Ａ，６１Ｂは、上記のようにフラッシュランプアニールにより形成されるため、シリコンリッチなＮｉＳｉ2相となる。従って、フル・シリサイドゲート電極６１Ａ，６１Ｂのゲート絶縁膜９との界面部位には、それぞれＮｉＳｉ2を含有する層が形成されることになる。
【０１１１】
以上説明したように、本実施形態によれば、工程増を招くことなく、各ゲート電極１２Ａ，１２Ｂについて均一で十分なフル・シリサイド化が実現される。
また、ゲート電極１２Ａ，１２Ｂのフル・シリサイド化とは独立に、ソース／ドレイン領域１６ａ，１６ｂの表層のシリサイド化を行うため、ゲート電極１２Ａ，１２Ｂのシリサイド化の条件に依存することなく、ソース／ドレイン領域１６ａ，１６ｂの所望する精緻なシリサイド化が可能となる。
【０１１２】
更に、本実施形態では、従来技術のようにゲート電極のキャップ膜（図３３（ａ）ではキャップ膜１０５）を形成する必要がないため、キャップ膜形成の工程数の削減のみならず、ゲート電極へのイオン注入（本実施形態では、例えば図５（ａ）のイオン注入や、図６（ｃ），図７（ｃ）でゲート電極１２にも同時に行う各イオン注入）により、容易にきめ細かく精緻な閾値制御を行うことができる。
【０１１３】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１４】
（付記１）半導体基板上に、シリサイド含有層を形成する工程と、
前記シリサイド含有層に対してフラッシュアニールを行う工程と
を含むことを特徴とする半導体装置の製造方法。
【０１１５】
（付記２）前記シリサイド含有層を形成する工程は、
前記半導体基板上にシリコン含有層を形成する工程と、
前記シリコン含有層上に金属層を形成する工程と、
前記金属層を熱処理して前記シリコン含有層の一部をシリサイド化する第１の工程と
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
【０１１６】
（付記３）前記半導体基板はシリコンを含有し、
前記シリサイド含有層の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域を備えており、
前記第１の工程において、前記不純物拡散領域の一部をシリサイド化することを特徴とする付記２に記載の半導体装置の製造方法。
【０１１７】
（付記４）
前記フラッシュアニールを行う工程においては、前記シリサイド含有層の側壁にサイドウォールスペーサが形成されていることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【０１１８】
（付記５）半導体基板上にシリコン含有層を形成する工程と、
前記シリコン含有層を覆うように前記半導体基板上に金属からなる保護膜を形成し、前記保護膜を前記シリサイド含有層の上面が露出するまで化学機械研磨する工程と、
露出した前記シリコン含有層の上面に金属層を形成する工程と、
前記シリコン含有層を熱処理し、前記シリコン含有層の少なくとも一部にシリサイド層を形成する工程と
含むことを特徴とする半導体装置の製造方法。
【０１１９】
（付記６）前記シリサイド層を形成する工程は、
前記保護膜から前記シリコン含有層の上面が露出した状態で、前記シリコン含有層の一部をシリサイド化する第１の工程と、
前記第１の工程の後に、前記保護膜を除去し、前記シリコン含有層をフラッシュアニールする第２の工程と
を含むことを特徴とする付記５に記載の半導体装置の製造方法。
【０１２０】
（付記７）前記シリサイド層を形成する工程は、
前記保護膜から前記シリコン含有層の上面が露出した状態で、前記シリコン含有層の一部をシリサイド化する第１の工程と、
前記第１の工程の後に、前記保護膜が形成された状態で、前記シリコン含有層をフラッシュアニールする第２の工程と
を含むことを特徴とする付記５に記載の半導体装置の製造方法。
【０１２１】
（付記８）前記シリコン配線層にシリサイド処理を施す工程は、前記保護膜から前記シリコン含有層の上面が露出した状態で、前記シリコン含有層を全てシリサイド化することを特徴とする付記５に記載の半導体装置の製造方法。
【０１２２】
（付記９）前記半導体装置は、前記シリコン含有層の両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域を備えており、
前記シリコン含有層にシリサイド処理を施す工程の後、前記保護膜が除去された状態で、前記各不純物拡散領域の一部をシリサイド化する工程を更に含むことを特徴とする付記５〜８のいずれか１項に記載の半導体装置の製造方法。
【０１２３】
（付記１０）前記保護膜は、Ｗを含有する金属からなることを特徴とする付記５〜９のいずれか１項に記載の半導体装置の製造方法。
【０１２４】
（付記１１）前記金属層はＮｉ又はＮｉ合金を含むことを特徴とする付記１〜１０のいずれか１項に記載の半導体装置の製造方法。
【０１２５】
（付記１２）前記Ｎｉ合金は、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ｌａ，Ａｌ，Ｔｉの群から選ばれた少なくとも１種の元素を含有することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１２６】
（付記１３）前記Ｎｉ合金は、前記群から選ばれた少なくとも１種の元素を、それぞれ２原子％以上１０原子％以下の濃度で含有することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１２７】
（付記１４）前記フラッシュアニールを、照射エネルギーを２４Ｊ／ｃｍ2以上２８Ｊ／ｃｍ2以下、照射時間を０．５ｍ秒間以上１．５ｍ秒間以下、アシスト温度を３００℃以上４５０℃以下の条件により行うことを特徴とする付記１〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１２８】
（付記１５）シリコンを含有するゲートを形成する工程と、
前記ゲートを覆うように半導体基板上に非シリサイド金属からなる保護膜を形成し、前記保護膜を前記ゲートの上面が露出するまで化学機械研磨する工程と、
前記保護膜が形成された状態で、前記ゲートを全てシリサイド化する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１２９】
（付記１６）前記ゲートにシリサイド処理を施す工程は、
前記保護膜から前記ゲートの上面が露出した状態で、前記ゲートの一部をシリサイド化する第１の工程と、
前記第１の工程の後に、前記保護膜を除去し、前記ゲートをフラッシュアニール法により熱処理して、前記ゲートを全てシリサイド化する第２の工程と
を含むことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１３０】
（付記１７）前記ゲートにシリサイド処理を施す工程は、
前記保護膜から前記ゲートの上面が露出した状態で、前記ゲートの一部をシリサイド化する第１の工程と、
前記第１の工程の後に、前記保護膜が形成された状態で、前記ゲートをフラッシュアニール法により熱処理して、前記ゲートを全てシリサイド化する第２の工程と
を含むことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１３１】
（付記１８）前記ゲートにシリサイド処理を施す工程は、前記保護膜から前記ゲートの上面が露出した状態で、前記ゲートを全てシリサイド化することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１３２】
（付記１９）前記半導体装置は、前記ゲートの両側における前記半導体基板の表層に不純物が導入されてなる一対の不純物拡散領域を備えており、
前記ゲートにシリサイド処理を施す工程の後、前記金属保護膜が除去された状態で、前記各不純物拡散領域の一部をシリサイド化する工程を更に含むことを特徴とする付記１５〜１８のいずれか１項に記載の半導体装置の製造方法。
【０１３３】
（付記２０）前記保護膜は、Ｗを含有する金属からなることを特徴とする付記１５〜１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１３４】
【図１】第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】フラッシュランプアニール処理において、アシスト温度と照射エネルギーとの関係を示す特性図である。
【図１６】本実施形態により作製したｐ型ＭＯＳトランジスタについて、オン電流とオフ電流との関係（Ｉon−Ｉoff曲線）を示す特性図である。
【図１７】第２の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２２】第３の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２３】図２２に引き続き、第３の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２４】図２３に引き続き、第３の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２５】図２４に引き続き、第３の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２６】図２５に引き続き、第３の実施形態によるＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２７】第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２８】図２７に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２９】図２８に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３０】図２９に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３１】図３０に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３２】図３１に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３３】従来のフル・シリサイド法をサリサイド技術に適用した場合における、ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図３４】図３３に引き続き、従来のフル・シリサイド法をサリサイド技術に適用した場合における、ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【符号の説明】
【０１３５】
１，１０１  半導体基板
２,１４，２３  シリコン酸化膜
２ａ，３ａ，５ａ，８ａ  開口
３，８，１１  レジストマスク
４  ウェル
５,２２，５２，５４，５７  シリコン窒化膜
６  分離溝
７  ＳＴＩ素子分離構造
９，１０２  ゲート絶縁膜
１０  多結晶シリコン膜
１２，１２Ａ，１２Ｂ，１０３  ゲート電極
１２ａ  表層部分
１３ａ，１３ｂ  エクステンション領域
１５，１０６  サイドウォール絶縁膜
１６ａ，１６ｂ，１０４  ソース／ドレイン領域
１７，４３，４５，５３，５５，１０７  Ｎｉ合金膜
１８，４６，１０５  キャップ膜
１９，１９ａ,１９ｂ  （ＮｉＰｔ）2Ｓｉ層
２０，２０ａ，２０ｂ  （ＮｉＰｔ）Ｓｉ層
２１，４４，５１，６１Ａ，６１Ｂ  フル・シリサイドゲート電極
２４ａ，２４ｂ，２４ｃ  接続孔
２５，２９，３２  下地膜
２６，４２  Ｗ膜
２７ａ，２７ｂ，２７ｃ  接続プラグ
２８，３１  層間絶縁膜
２８ａ，２８ｂ，２８ｃ  配線溝
３０ａ，３０ｂ，３０ｃ，３４ａ，３４ｂ，３４ｃ  配線
３１ａ，３１ｂ，３１ｃ  ビア孔
３３ａ，３３ｂ，３３ｃ  ビア部
４１，１０８  ＴｉＮ膜
５６  （ＮｉＹ）Ｓｉ層
１０９  （Ｎｉ合金）2Ｓｉ層
【図１】
2009076605.tif 000003
【図２】
2009076605.tif 000004
【図３】
2009076605.tif 000005
【図４】
2009076605.tif 000006
【図５】
2009076605.tif 000007
【図６】
2009076605.tif 000008
【図７】
2009076605.tif 000009
【図８】
2009076605.tif 000010
【図９】
2009076605.tif 000011
【図１０】
2009076605.tif 000012
【図１１】
2009076605.tif 000013
【図１２】
2009076605.tif 000014
【図１３】
2009076605.tif 000015
【図１４】
2009076605.tif 000016
【図１５】
2009076605.tif 000017
【図１６】
2009076605.tif 000018
【図１７】
2009076605.tif 000019
【図１８】
2009076605.tif 000020
【図１９】
2009076605.tif 000021
【図２０】
2009076605.tif 000022
【図２１】
2009076605.tif 000023
【図２２】
2009076605.tif 000024
【図２３】
2009076605.tif 000025
【図２４】
2009076605.tif 000026
【図２５】
2009076605.tif 000027
【図２６】
2009076605.tif 000028
【図２７】
2009076605.tif 000029
【図２８】
2009076605.tif 000030
【図２９】
2009076605.tif 000031
【図３０】
2009076605.tif 000032
【図３１】
2009076605.tif 000033
【図３２】
2009076605.tif 000034
【図３３】
2009076605.tif 000035
【図３４】
2009076605.tif 000036