(57)【要約】【課題】サリサイド技術で形成した金属シリサイド層が断線するのを防止する。【解決手段】半導体基板１にゲート絶縁膜４、ゲート電極５およびソース・ドレイン用のｎ＋型半導体領域８を形成する。それから、サリサイド技術によりゲート電極５およびｎ＋型半導体領域８上に金属シリサイド層１３を形成する。そして、半導体基板１上に絶縁膜２１を形成し、接合リーク低減のための熱処理を行ってから、絶縁膜２２，２３を形成する。絶縁膜２１，２２は半導体基板１に引張応力を生じさせる膜である。その後、絶縁膜２１，２２，２３にコンタクトホール２４を形成するが、この際、絶縁膜２２，２１をエッチングストッパとして用いて絶縁膜２３をドライエッチングしてから、コンタクトホール２４の底部で絶縁膜２２，２１をドライエッチングする。【選択図】図２２
2009027057.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に第１導電型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記第１半導体領域とを反応させて前記第１半導体領域上に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記第１半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後に、前記第２の熱処理よりも熱処理温度が高い第３の熱処理を行う工程、
（ｉ）前記（ｈ）工程後に、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｋ）前記第２および第１絶縁膜をエッチングストッパとして用いて前記第３絶縁膜をエッチングして、前記第３絶縁膜に開口部を形成する工程、
（ｌ）前記開口部の底部で前記第２および第１絶縁膜をエッチングする工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、同じ材料からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜と異なる材料からなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第３絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第２絶縁膜は、前記半導体基板に引張応力を生じさせる膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記第１半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記金属膜は、コバルト膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程後で前記（ｃ）工程前に、
（ａ１）前記半導体基板上にゲート絶縁膜を形成する工程、
（ａ２）前記ゲート絶縁膜上にゲート電極を形成する工程、
を更に有し、
前記（ｃ）工程では、前記ゲート電極および前記第１半導体領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、前記金属膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｌ）工程後に、
（ｍ）前記開口部内を埋める導体部を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１絶縁膜の膜厚が、前記（ｉ）工程で形成される前記第２絶縁膜の膜厚以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１絶縁膜の膜厚は１０ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程後で前記（ｃ）工程前に、
（ｂ１）前記半導体基板に、前記第１導電型とは逆の第２導電型の第２半導体領域を形成する工程、
を更に有し、
前記第２半導体領域と前記第１半導体領域とは、一部が隣接しており、
前記（ｄ）工程では、前記第１の熱処理により前記金属膜と前記第１および第２半導体領域とを反応させて前記第１および第２半導体領域上に前記金属シリサイド層を形成し、
前記（ｅ）工程では、未反応の前記金属膜を除去し、前記第１および第２半導体領域上に前記金属シリサイド層を残すことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１半導体領域と前記第２半導体領域とが隣接する領域で、前記第１半導体領域上から前記第２半導体領域上にかけて前記金属シリサイド層が連続的に形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｌ）工程では、前記開口部が前記第２半導体領域の上部に形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｌ）工程後に、
（ｍ）前記開口部内を埋める導体部を形成する工程、
を更に有し、
前記第２半導体領域の上部に形成された前記開口部に埋め込まれた前記導体部は、前記金属シリサイド層を介して前記第１半導体領域と前記第２半導体領域とに第１の電位を供給するための導体部であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法において、
前記（ａ）工程後で前記（ｃ）工程前に、
（ｂ２）前記半導体基板に、前記第２導電型のウエル領域を形成する工程、
を更に有し、
前記第１および第２半導体領域は、前記ウエル領域に形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程の後には、前記半導体基板の温度が前記第３の熱処理の熱処理温度よりも高温となるような処理は行われないことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
特開２００６−３２４２７８号公報（特許文献１）には、基板上にＮチャネルＭＩＳ型トランジスタとＰチャネルＭＩＳ型トランジスタとを形成した後、ＰチャネルＭＩＳ型トランジスタを被覆する圧縮応力を有する第１層間膜を形成し、第１層間膜およびＮチャネルＭＩＳ型トランジスタ上を覆うように引張応力を有する第２層間膜を形成し、第１層間膜上の第２層間膜の引張応力を緩和する技術が記載されている。
【０００４】
特開平８−２０３８９４号公報（特許文献２）には、半導体素子部を形成した基体の段差を有する表面上に層間絶縁膜あるいは最終保護膜を形成するに際し、前記保護膜として、シラン系化合物と窒素または窒素化合物とを原料とするプラズマＣＶＤ法によりＳｉＮ膜を形成し、その後、形成したＳｉＮ膜に紫外線照射処理を施す技術が記載されている。
【０００５】
国際公開ＷＯ２００２／０４３１５１号パンフレット（特許文献３）には、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを形成した後、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜を形成する技術が記載されている。
【０００６】
特開２００６−２５３３７５号公報（特許文献４）には、能動素子が形成されるウエルの電位をそれぞれ供給するタップと、ウエルと逆導電型のソース拡散領域を基板表面に備えたセルを入力し、セルのタップをソース拡散領域と同一導電型に変換してソース領域とし、セルのウエル電位を任意電位に設定自在とする技術が記載されている。
【特許文献１】特開２００６−３２４２７８号公報
【特許文献２】特開平８−２０３８９４号公報
【特許文献３】国際公開ＷＯ２００２／０４３１５１号パンフレット
【特許文献４】特開２００６−２５３３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
金属シリサイド層を形成した後、ゲート電極を覆うように、窒化シリコン膜を形成してから、その窒化シリコン膜上に厚い酸化シリコンの層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを開口する。コンタクトホールを開口する際には、まず窒化シリコン膜をエッチングストッパとして機能させて層間絶縁膜をドライエッチングしてから、コンタクトホールの底部で窒化シリコン膜をドライエッチングする。コンタクトホール形成後、コンタクトホール内にプラグを埋め込む。
【０００９】
金属シリサイド層の形成後、接合リーク改善のために高温の熱処理を行うことが好ましいが、金属シリサイド層の表面が露出している状態で、そのような高温の熱処理を行うと、金属シリサイド層中の金属元素（例えばＣｏ）が凝集してしまう可能性がある。このため、窒化シリコン膜の成膜後に、接合リーク低減のための熱処理を行う。
【００１０】
しかしながら、本発明者の検討によれば、金属シリサイド層１３を覆う絶縁膜（窒化シリコン膜）が作用させる応力に起因して、この熱処理の際に、金属シリサイド層が異常拡散して、金属シリサイド層に部分的な断線が生じる可能性があることが分かった。金属シリサイド層の断線が特に生じやすいのは、ｎ型半導体領域とｐ型半導体領域とが隣接し、両者上に連続的に金属シリサイド層が形成されている部分であり、ｎ型半導体領域とｐ型半導体領域との界面上で金属シリサイド層が断線しやすい。半導体装置の性能や信頼性の更なる向上を図るには、このような金属シリサイド層の断線を防止することが望まれる。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体基板に半導体領域を形成し、前記半導体領域上にサリサイドプロセスにより金属シリサイド層を形成し、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成し、熱処理を行ってから、前記第１絶縁膜上に第２絶縁膜を形成すし、前記第２絶縁膜上に第３絶縁膜を形成する。そして、前記第１、第２および第３絶縁膜に開口部を形成するが、その際、前記第２および第１絶縁膜をエッチングストッパとして用いて前記第３絶縁膜をエッチングしてから、前記開口部の底部で前記第２および第１絶縁膜をエッチングするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００２１】
図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。なお、図１は、図６〜図８の構造が得られた後、図２５および図２６の構造が得られるまでの製造プロセスフローが示されている。また、図２〜図２８のうち、図２、図６、図１１および図２４は、同じ領域の異なる工程段階の要部平面図が示されており、平面図ではあるが図面を見易くするために、図２では、素子分離領域２およびｐ型ウエル３にハッチングを付しかつゲート電極５形成予定領域を点線で示し、図６では、ｎ＋型半導体領域８およびｐ＋型半導体領域９にハッチングを付し、図１１では、金属シリサイド層１３にハッチングを付してある。また、図２〜図２８のうち、図３、図５、図７、図９、図１２、図１４、図１６、図１８、図２０、図２２、図２５および図２７は要部断面図であり、同じ領域（図２、図６、図１１および図２４でＡ−Ａ線で示される位置の断面）の異なる工程段階が示されている。また、図２〜図２８のうち、図４、図８、図１０、図１３、図１５、図１７、図１９、図２１、図２３、図２６および図２８は要部断面図であり、同じ領域（図２、図６、図１１および図２４でＢ−Ｂ線で示される位置の断面）の異なる工程段階が示されている。図２〜図４は同じ工程段階に対応し、図６〜図８は同じ工程段階に対応し、図９と図１０とは同じ工程段階に対応し、図１１〜図１３は同じ工程段階に対応し、図１４と図１５とは同じ工程段階に対応し、図１６と図１７とは同じ工程段階に対応し、図１８と図１９とは同じ工程段階に対応し、図２０と図２１とは同じ工程段階に対応し、図２２と図２３とは同じ工程段階に対応する。また、図２５と図２６とは同じ工程段階に対応し、図２７と図２８とは同じ工程段階に対応する。
【００２２】
まず、図２〜図４に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００２３】
次に、半導体基板１の主面から所定の深さに渡ってｐ型ウエル３を形成する。ｐ型ウエル３は、半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
【００２４】
次に、図５に示されるように、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル３の表面）上にゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２５】
次に、半導体基板１上（すなわちｐ型ウエル３のゲート絶縁膜４上）に、ゲート電極形成用の導体膜（例えばドープトポリシリコン膜）を形成し、この導体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極５を形成する。ゲート電極５は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜、ｎ型半導体膜）などからなり、ｐ型ウエル３上にゲート絶縁膜４を介して形成される。すなわち、ゲート電極５は、ｐ型ウエル３のゲート絶縁膜４上に形成される。
【００２６】
次に、図６〜図８に示されるように、半導体基板１のｐ型ウエル３のゲート電極５の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域６を形成する。
【００２７】
次に、ゲート電極５の側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォール（側壁絶縁膜、側壁スペーサ）７を形成する。サイドウォール７は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００２８】
サイドウォール７の形成後、ソース・ドレイン用（ソースまたはドレイン用）のｎ＋型半導体領域８（第１半導体領域）を、例えば、半導体基板１のｐ型ウエル３のゲート電極５およびサイドウォール７の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。また、ｐ＋型半導体領域９（第２半導体領域）を、例えば、半導体基板１のｐ型ウエル３の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。ｎ＋型半導体領域８を先に形成しても、あるいはｐ＋型半導体領域９を先に形成してもよい。
【００２９】
ｎ＋型半導体領域８形成用のイオン注入の際には、フォトレジストパターンをイオン注入阻止マスクとして用いて、ｐ＋型半導体領域９形成予定領域にｎ型の不純物が導入されないようにする。また、ｐ＋型半導体領域９形成用のイオン注入の際には、フォトレジストパターンをイオン注入阻止マスクとして用いて、ｎ＋型半導体領域８形成予定領域にｐ型の不純物が導入されないようにする。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。
【００３０】
また、ｐ＋型半導体領域９は、図示しないｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ＋型半導体領域を形成するためのイオン注入工程と同じ工程で形成することもでき、これにより、半導体装置の製造工程数を低減できる。
【００３１】
ｎ＋型半導体領域８は、ｎ−型半導体領域６よりも不純物濃度が高い。また、ｎ＋型半導体領域８の接合深さは、ｎ−型半導体領域６の接合深さよりも深い。ここで、ｎ＋型半導体領域８およびｎ−型半導体領域６の接合深さとは、半導体基板１の表面からその導電型がｐ型に変わるまでの距離（半導体基板１の主面に対して垂直な方向の距離）をいう。
【００３２】
ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）８およびｎ−型半導体領域６により形成される。従って、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域６は、ゲート電極５に対して自己整合的に形成され、ｎ＋型半導体領域８は、ゲート電極５の側壁上に形成されたサイドウォール７に対して自己整合的に形成される。また、ｐ＋型半導体領域９（第２半導体領域）は、ｎ＋型半導体領域８のうちのｎ＋型半導体領域８ａ（第１半導体領域）と、部分的に隣接するように形成される。
【００３３】
このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される。なお、ｎ＋型半導体領域８は、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域とみなすことができる。
【００３４】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴのゲート電極５およびソース・ドレイン領域（ここではｎ＋型半導体領域８）の表面と、ｐ＋型半導体領域９の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層１３に対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
【００３５】
上記のようにして図６〜図８の構造が得られた後、例えばドライクリーニングなどにより自然酸化膜を除去してゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９の表面を露出させてから、図９および図１０に示されるように、ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９上を含む半導体基板１の主面（全面）上に金属膜１１を形成（堆積）する（ステップＳ１）。金属膜１１は、例えばスパッタリング法などを用いて形成することができる。金属膜１１は、例えばコバルト（Ｃｏ）膜からなり、その厚さ（堆積膜厚）は、例えば６〜１５ｎｍ程度とすることができる。
【００３６】
金属膜１１を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（ステップＳ２）。
【００３７】
ステップＳ２の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガス雰囲気中で行うことが好ましい。また、金属膜１１がコバルト（Ｃｏ）膜の場合には、ステップＳ２の第１の熱処理の熱処理温度は、４００〜５００℃の範囲内であれば、より好ましい。例えば、不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて温度４５０℃程度の熱処理を９０秒程度施すことにより、第１の熱処理を行うことができる。
【００３８】
ステップＳ２の第１の熱処理により、ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９と金属膜１１とを反応させて、図１１〜図１３に示されるように、ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９上に金属シリサイド層１３を形成する。すなわち、ステップＳ２の第１の熱処理により、ゲート電極５を構成する多結晶シリコン膜と金属膜１１、および、ｎ＋型半導体領域８およびｐ＋型半導体領域９を構成する単結晶シリコンと金属膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層１３を形成する。ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９の各上部（上層部）と金属膜１１とが反応することにより金属シリサイド層１３が形成されるので、金属シリサイド層１３は、ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９の各表面（上層部）に形成される。金属膜１１がコバルト（Ｃｏ）膜の場合には、第１の熱処理により、コバルトシリサイドからなる金属シリサイド層１３が形成される。
【００３９】
次に、ウェット洗浄処理を行うことにより、未反応の金属膜１１（すなわちゲート電極５、ｎ＋型半導体領域８またはｐ＋型半導体領域９と反応しなかった金属膜１１）を除去する（ステップＳ３）。この際、ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９の表面上に金属シリサイド層１３を残存させる。未反応の金属膜１１を除去するためのウェット洗浄処理は、例えば、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。なお、図１１〜図１３には、未反応の金属膜１１が除去された状態が示されている。
【００４０】
また、上記のように、ｐ＋型半導体領域９と、ｎ＋型半導体領域８のうちのｎ＋型半導体領域８ａとは、一部が隣接しているので、ｎ＋型半導体領域８ａとｐ＋型半導体領域９とが隣接する領域で、ｎ＋型半導体領域８ａ上からｐ＋型半導体領域９上にかけて金属シリサイド層１３が連続的に形成される。
【００４１】
ステップＳ３で未反応の金属膜１１を除去した後、半導体基板１に第２の熱処理（アニール処理）を施す（ステップＳ４）。このステップＳ４の第２の熱処理は、ステップＳ２の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。ステップＳ２の第１の熱処理よりも熱処理温度が高い第２の熱処理をステップＳ４で行うことにより、金属シリサイド層１３を低抵抗化して安定化させることができる。
【００４２】
ステップＳ４の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガス雰囲気中で行うことが好ましい。また、金属膜１１がコバルト（Ｃｏ）膜であった場合には、ステップＳ４の第２の熱処理の熱処理温度は、６５０〜７５０℃の範囲内であれば、より好ましい。例えば、不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて温度７４０℃程度の熱処理を３０秒程度施すことにより、ステップＳ４の第２の熱処理を行うことができる。
【００４３】
金属膜１１がコバルト（Ｃｏ）膜であった場合には、金属シリサイド層１３はコバルトシリサイド層であるが、コバルトシリサイドは、Ｃｏ２Ｓｉ相およびＣｏＳｉ相よりもＣｏＳｉ２相の方が低抵抗率であるため、最終的にはＣｏＳｉ２相にする必要がある。
【００４４】
金属膜１１がコバルト（Ｃｏ）膜の場合、ステップＳ２の第１の熱処理だけでは、金属シリサイド層１３は安定なＣｏＳｉ２（コバルトダイシリサイド）にはなっておらず、Ｃｏ２ＳｉまたはＣｏＳｉが主成分となっており、抵抗率が高い状態であるが、ステップＳ４の第２の熱処理を行うことで、金属シリサイド層１３をＣｏＳｉ２が主成分の層とし、金属シリサイド層１３を安定した低抵抗率のＣｏＳｉ２相とすることができる。すなわち、金属膜１１が形成されている状態で行う第１の熱処理だけで金属シリサイド層１３をＣｏＳｉ２相にしようと第１の熱処理の熱処理温度を高くすると、ゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９と金属膜１１とが過剰に反応してしまい、ゲート電極５上に形成された金属シリサイド層１３とｎ＋型半導体領域８上に形成された金属シリサイド層１３とが繋がってショートしてしまう可能性がある。このため、ステップＳ２の第１の熱処理で一旦Ｃｏ２Ｓｉ相、ＣｏＳｉ相又はそれらの混合相のコバルトシリサイド層（金属シリサイド層１３）を形成し、このコバルトシリサイド層（金属シリサイド層１３）を、未反応の金属膜１１を除去した後のステップＳ４の第２の熱処理によってゲート電極５、ｎ＋型半導体領域８及びｐ＋型半導体領域９のシリコン（Ｓｉ）と更に反応させて、ＣｏＳｉ２相に変化させる。従って、第２の熱処理の熱処理温度は、第１の熱処理の熱処理温度よりも高くする必要がある。これにより、Ｃｏ２Ｓｉ相およびＣｏＳｉ相より安定で低抵抗率のＣｏＳｉ２相からなるコバルトシリサイド層（金属シリサイド層１３）をゲート電極５、ｎ＋型半導体領域８およびｐ＋型半導体領域９の表面上に形成することができる。
【００４５】
ステップＳ１〜Ｓ４により、ｎチャネル型ＭＩＳＦＥＴのゲート電極５およびソース・ドレイン領域（ｎ＋型半導体領域８）の表面（上層部）と、ｐ＋型半導体領域９の表面（上層部）とに、安定な金属シリサイド層１３が形成される。また、金属膜１１の膜厚によるが、金属膜１１の膜厚が例えば８ｎｍ程度の場合、金属シリサイド層１３の膜厚は、例えば２０ｎｍ程度である。
【００４６】
次に、図１４および図１５に示されるように、半導体基板１の主面上に絶縁膜２１を形成する。すなわち、ゲート電極５を覆うように、金属シリサイド層１３上を含む半導体基板１上に絶縁膜２１を形成する（ステップＳ５）。絶縁膜２１は例えば窒化シリコン膜からなり、プラズマＣＶＤ法などにより形成することができる。
【００４７】
次に、半導体基板１に第３の熱処理（アニール処理）を施す（ステップＳ６）。このステップＳ６の第３の熱処理は、ステップＳ４の第２の熱処理の熱処理温度よりも高い熱処理温度で行う。
【００４８】
ステップＳ６の第３の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガス雰囲気中で行うことが好ましい。また、金属膜１１がコバルト（Ｃｏ）膜であった場合には、ステップＳ６の第３の熱処理の熱処理温度は、７００〜８５０℃の範囲内であれば、より好ましい。例えば、不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて温度８２５℃程度の熱処理を６０秒程度施すことにより、第３の熱処理を行うことができる。
【００４９】
本実施の形態とは異なり、ステップＳ６の第３の熱処理を行わなかった場合には、金属シリサイド層１３から、ｎ＋型半導体領域８およびｐ＋型半導体領域９中に点在する格子欠陥（結晶欠陥）を通して、金属元素（金属シリサイド層１３がコバルトシリサイド層の場合はコバルト）が局所的に拡散し、ｎ＋型半導体領域８とｐ型ウエル３との間の接合破壊が生じる（接合リークが増大する）可能性がある。
【００５０】
それに対して、本実施の形態のように、ステップＳ４の第２の熱処理よりも熱処理温度が高い第３の熱処理をステップＳ６で行うことにより、ｎ＋型半導体領域８およびｐ＋型半導体領域９に点在する格子欠陥（結晶欠陥）が回復する。このため、金属シリサイド層１３（金属膜１１がＣｏ膜であった場合はコバルトシリサイド層）から、ｎ＋型半導体領域８およびｐ＋型半導体領域９中の格子欠陥を通して、金属元素（金属シリサイド層１３がコバルトシリサイド層の場合はコバルト）が局所的に拡散するのを抑制または防止できる。これにより、金属シリサイド層１３（コバルトシリサイド層）から格子欠陥を通して局所的に拡散した金属元素（コバルト（スパイク））に起因するｎ＋型半導体領域８とｐ型ウエル３との間の接合破壊を抑制または防止することができ、接合リークを低減することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
【００５１】
ステップＳ６の第３の熱処理の後、図１６および図１７に示されるように、絶縁膜２１上に絶縁膜２２を形成（堆積）する（ステップＳ７）。絶縁膜２２は例えば窒化シリコン膜からなり、プラズマＣＶＤ法などにより形成することができる。
【００５２】
次に、図１８および図１９に示されるように、絶縁膜２２上に絶縁膜２３を形成する（ステップＳ８）。絶縁膜２３は層間絶縁膜として機能する。絶縁膜２３は、例えばＯ３−ＴＥＯＳ酸化膜またはプラズマＴＥＯＳ酸化膜のような酸化シリコン膜などにより形成することができる。絶縁膜２３を、複数（例えば２つ）の絶縁膜の積層膜とすることもできる。絶縁膜２３の堆積（形成）後、絶縁膜２３の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜２３の上面を平坦化する。
【００５３】
次に、図２０および図２１に示されるように、絶縁膜２３上にフォトレジストパターン（レジストパターン）ＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜２３，２２，２１をドライエッチング（エッチング）することにより、絶縁膜２１，２２，２３に、絶縁膜２１，２２，２３を貫通するコンタクトホール（開口部、貫通孔、孔）２４を形成する（ステップＳ９）。このステップＳ９のコンタクトホール２４形成工程は、以下の２段階のエッチング（すなわち以下のステップＳ９ａ，Ｓ９ｂ）により行う。
【００５４】
まず、図２０および図２１に示されるように、絶縁膜２１，２２に比較して絶縁膜２３がエッチングされやすい条件（すなわち絶縁膜２３のエッチング速度が絶縁膜２２，２１のエッチング速度よりも大きくなるエッチング条件）で絶縁膜２３のドライエッチング（エッチング）を行い、絶縁膜２２，２１（の積層膜）をエッチングストッパ膜として機能させることで、絶縁膜２３にコンタクトホール２４を形成する（ステップＳ９ａ）。ステップＳ９ａの段階では、コンタクトホール２４は、絶縁膜２３を貫通するが絶縁膜２２，２１の積層膜は貫通せず、絶縁膜２２，２１の積層膜でエッチングを停止させ、コンタクトホール２４の底部で、絶縁膜２２，２１の積層膜の少なくとも一部が残存するようにする。
【００５５】
それから、図２２および図２３に示されるように、絶縁膜２３に比較して絶縁膜２２，２１がエッチングされやすい条件（すなわち絶縁膜２２，２１のエッチング速度が絶縁膜２３のエッチング速度よりも大きくなるエッチング条件）で、コンタクトホール２４の底部の絶縁膜２２，２１をドライエッチング（エッチング）して除去する（ステップＳ９ｂ）。このステップＳ９ｂによって、コンタクトホール２４の底部で絶縁膜２２，２１の積層膜が完全に除去され、コンタクトホール２４は絶縁膜２３，２２，２１を貫通し、コンタクトホール２４の底部で金属シリサイド層１３が露出される。
【００５６】
このように、本実施の形態では、コンタクトホール２４を形成する際に、まずステップＳ９ａで、絶縁膜２２，２１をエッチングストッパとして用いて絶縁膜２３をエッチングして絶縁膜２３にコンタクトホール２４（開口部）を形成し、ステップＳ９ａとエッチング条件を変えたステップＳ９ｂで、コンタクトホール２４（開口部）の底部で絶縁膜２２，２１（ステップＳ９ａで除去されなかった絶縁膜２２，２１）をエッチングする。ステップＳ９ａとステップＳ９ｂとは、同じエッチング装置を用いて、エッチングガスの種類や流量などを変えることにより、連続的に行うことができる。絶縁膜２２，２１は、ステップＳ９ａの絶縁膜２３のエッチング時のエッチングストッパ膜であるが、ＳＡＣ（Self Align Contact）用の絶縁膜とみなすこともできる。
【００５７】
図２４は、上記図６または図１１にコンタクトホール２４の形成位置を追加した要部平面図に対応する。コンタクトホール２４は、ｎ＋型半導体領域８およびｐ＋型半導体領域９の上部に形成され、図２４に示されない領域で、ゲート電極５の上部にも形成される。ステップＳ９（すなわちステップＳ９ａ，Ｓ９ｂ）により形成されたコンタクトホール２４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８の表面上の金属シリサイド層１３の一部、ｐ＋型半導体領域９の表面上の金属シリサイド層１３の一部、あるいはゲート電極５の表面上の金属シリサイド層１３の一部などが露出される。
【００５８】
コンタクトホール２４を形成した後、図２５および図２６に示されるように、コンタクトホール２４内に、タングステン（Ｗ）などの導電体からなるプラグ（導体部、接続用導体部）２６を形成する（ステップＳ１０）。プラグ２６を形成するには、例えば、コンタクトホール２４の内部（底部および側壁上）を含む絶縁膜２３上にバリア導体膜２５ａ（例えば窒化チタン膜またはチタン膜と窒化チタン膜との積層膜）を形成する。それから、タングステン膜などからなる主導体膜２５ｂをＣＶＤ法などによってバリア導体膜２５ａ上にコンタクトホール２４を埋めるように形成し、絶縁膜２３上の不要な主導体膜２５ｂおよびバリア導体膜２５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２６を形成することができる。プラグ２６は、コンタクトホール２４内を埋める導体部（接続用導体部）である。ゲート電極５、ｎ＋型半導体領域８またはｐ＋型半導体領域９上に形成されたプラグ２６は、その底部でゲート電極５、ｎ＋型半導体領域８またはｐ＋型半導体領域９の表面上の金属シリサイド層１３と接して、電気的に接続される。
【００５９】
次に、図２７および図２８に示されるように、プラグ２６が埋め込まれた絶縁膜２３上に、第１層配線として例えばタングステンなどからなる配線２７を形成する。配線２７は、絶縁膜２３上にタングステン膜などの導体膜を形成し、この導体膜をフォトリソグラフィ法およびドライエッチング法によってパターン化することにより形成することができる。配線２７は、プラグ２６を介して、ゲート電極５、ｎ＋型半導体領域８またはｐ＋型半導体領域９などと電気的に接続されている。配線２７は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜により形成しても良い。また、配線２７をダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。
【００６０】
次に、絶縁膜２３上に、配線２７を覆うように、絶縁膜２８が形成される。その後、コンタクトホール２４と同様にして、絶縁膜２８に配線２７の一部を露出するビアまたはスルーホールが形成され、プラグ２６や配線２７と同様にして、スルーホールを埋めるプラグや、プラグを介して配線２７に電気的に接続する第２層配線が形成されるが、ここでは図示およびその説明は省略する。第２層配線以降はダマシン法により形成した埋込配線（例えば埋込銅配線）とすることもできる。
【００６１】
次に、本実施の形態の効果について、より詳細に説明する。
【００６２】
図２９は、比較例の半導体装置の製造工程を示すプロセスフロー図である。図３０〜図３４は、比較例の半導体装置の製造工程中の要部断面図であり、本実施の形態の図３、図５、図７、図９、図１２、図１４、図１６、図１８、図２０、図２２、図２５および図２７に対応する領域が示されている。
【００６３】
比較例の半導体装置を製造工程では、上記図１１〜図１３に相当する構造が得られた後、図３０に示されるように、ゲート電極５を覆うように、金属シリサイド層１３上を含む半導体基板１上に、窒化シリコン膜からなる絶縁膜１２１をプラズマＣＶＤ法により形成する（ステップＳ１０５）。それから、半導体基板１に熱処理（アニール処理）を施す（ステップＳ１０６）。このステップＳ１０６の熱処理は、本実施の形態のステップＳ６の第３の熱処理に対応するものであり、接合リークを低減させることができる。
【００６４】
次に、図３１に示されるように、絶縁膜１２１上に、層間絶縁膜として絶縁膜１２３を形成する（ステップＳ１０８）。絶縁膜１２３は、本実施の形態の絶縁膜２３に対応するものであり、例えばＯ３−ＴＥＯＳ酸化膜またはプラズマＴＥＯＳ酸化膜のような酸化シリコン膜などにより形成することができる。絶縁膜１２３の堆積後、絶縁膜１２３の表面をＣＭＰ法により研磨するなどして、絶縁膜１２３の上面を平坦化する。
【００６５】
次に、図３２に示されるように、絶縁膜１２３上にフォトレジストパターンＲＰ１０１を形成する。それから、フォトレジストパターンＲＰ１０１をエッチングマスクとして用いて、絶縁膜１２３，１２１をドライエッチングすることにより、絶縁膜１２１，１２３にコンタクトホール１２４を形成する（ステップＳ１０９）。
【００６６】
このステップＳ１０９のコンタクトホール形成工程では、図３２に示されるように、まず絶縁膜１２１に比較して絶縁膜１２３がエッチングされやすい条件で絶縁膜１２３のドライエッチングを行い、絶縁膜１２１をエッチングストッパ膜として機能させることで、絶縁膜１２３にコンタクトホール１２４を形成する（ステップＳ１０９ａ）。それから、図３３に示されるように、絶縁膜１２３に比較して絶縁膜１２１がエッチングされやすい条件でコンタクトホール１２４の底部の絶縁膜１２１をドライエッチングして除去する（ステップＳ１０９ｂ）。ステップＳ１０９（すなわちステップＳ１０９ａ，Ｓ１０９ｂ）により形成されたコンタクトホール１２４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８およびｐ＋型半導体領域９の表面上の金属シリサイド層１３の一部、やゲート電極５の表面上の金属シリサイド層１３の一部などが露出される。
【００６７】
その後、比較例の半導体装置の製造工程でも、本実施の形態のプラグ２６、配線２７および絶縁膜２８と同様にして、図３４に示されるように、コンタクトホール１２４内を埋めるプラグ１２６、配線１２７および絶縁膜１２８を形成して、比較例の半導体装置が製造される。
【００６８】
本実施の形態の半導体装置の製造工程および比較例の半導体装置の製造工程において、ステップＳ６の第３の熱処理およびＳ１０６の熱処理を行うことで、接合リークを低減できる。このステップＳ６の第３の熱処理およびＳ１０６の熱処理は、サリサイド工程の熱処理（本実施の形態のステップＳ２の第１の熱処理およびステップＳ４の第２の熱処理）
よりも高温の熱処理である。もし、金属シリサイド層１３が膜で覆われていない状態（金属シリサイド層１３の上面が露出された状態）でステップＳ６の第３の熱処理やステップＳ１０６の熱処理のような高温の熱処理を行うと、金属シリサイド層１３中の金属元素（金属膜１１がコバルト膜であった場合はＣｏ）が凝集しやすく、金属シリサイド層１３が部分的に断線したような状態になる可能性がある。このため、ステップＳ１０６の熱処理やステップＳ６の第３の熱処理は、金属シリサイド層１３が絶縁膜（比較例では絶縁膜１２１、本実施の形態では絶縁膜２１）で覆われた状態で行い、それによって、ステップＳ１０６の熱処理やステップＳ６の第３の熱処理の際に、金属シリサイド層１３中の金属元素（金属膜１１がコバルト膜であった場合はＣｏ）が凝集するのを防止する。
【００６９】
しかしながら、本発明者の検討によれば、金属シリサイド層１３を覆う絶縁膜が作用させる応力に起因して、ステップＳ１０６の熱処理の際に、金属シリサイド層１３に断線が生じる可能性があることが分かった。
【００７０】
図３５は、比較例の半導体装置の製造工程に従って製造した半導体装置の要部断面図である。図３５には、上記図２８の領域３０に対応する領域の部分拡大図が示されている。
【００７１】
絶縁膜１２１を半導体基板１に引張応力を生じさせる膜にすると、ｎチャネル型ＭＩＳＦＥＴは、移動度が向上して駆動電流が増加するので、スイッチング特性が向上する。しかしながら、絶縁膜１２１が半導体基板１に引張応力を生じさせる膜であると、この引張応力に起因して、熱処理中に金属シリサイド層１３が部分的に異常拡散するなどして、金属シリサイド層１３に断線が生じる可能性がある。図３５には、金属シリサイド層１３の断線部１３１が模式的に示されている。金属シリサイド層１３の断線が特に生じやすいのは、ｎ型半導体領域（ｎ型不純物が導入または拡散されたシリコン半導体領域）とｐ型半導体領域（ｐ型不純物が導入または拡散されたシリコン半導体領域）とが隣接し、両者上に連続的に金属シリサイド層１３が形成されている部分（すなわち上記図１１で点線で囲まれた領域３１に相当する領域）であり、その原因は、次のように考えられる。
【００７２】
不純物が導入された半導体領域上に形成された金属シリサイド層１３においては、下地の半導体領域中に含まれていた不純物が金属シリサイド層１３中にも拡散する。このため、ｎ型半導体領域（例えばｎ＋型半導体領域８）上の金属シリサイド層１３中には、Ｐ（リン）またはＡｓ（ヒ素）のようなｎ型の不純物が拡散しており、ｐ型半導体領域（例えばｐ＋型半導体領域９）上の金属シリサイド層１３中には、Ｂ（ホウ素）のようなｐ型の不純物が拡散している。Ｐ（リン）またはＡｓ（ヒ素）のようなｎ型の不純物よりもＢ（ホウ素）のようなｐ型の不純物の方が、原子半径は小さい。原子半径の大きいｎ型の不純物（ＰまたはＡｓ）を取り込んだ金属シリサイド層１３（すなわちｎ型半導体領域上の金属シリサイド層１３）よりも、原子半径の小さいｐ型の不純物（Ｂ）を取り込んだ金属シリサイド層１３（すなわちｐ型半導体領域上の金属シリサイド層１３）の方が、拡散または移動し易い状態（応力により移動され易い状態）となっている。
【００７３】
このような状態で、半導体基板１に引張応力を生じさせる絶縁膜１２１を形成しかつステップＳ１０６の高温の熱処理を行うと、ｎ型の不純物を取り込んでいる金属シリサイド層１３（すなわちｎ型半導体領域上の金属シリサイド層１３）よりも、ｐ型の不純物を取り込んでいる金属シリサイド層１３（すなわちｐ型半導体領域上の金属シリサイド層１３）の方が、熱処理時に絶縁膜１２１の引張応力に起因して大きく拡散または移動する。すなわち、ステップＳ１０６の熱処理の際に、絶縁膜１２１の引張応力が作用してもｎ型半導体領域上の金属シリサイド層１３はそれ程移動（拡散）しないのに対して、ｐ型半導体領域上の金属シリサイド層１３は、絶縁膜１２１の引張応力によって、大きく移動（収縮、拡散）してしまう。このため、ステップＳ１０６の熱処理前には、ｐ型半導体領域上とｎ型半導体領域上とに連続的に金属シリサイド層１３が形成されていたとしても、ステップＳ１０６の熱処理で、ｐ型半導体領域とｎ型半導体領域との界面上で金属シリサイド層１３が引きちぎられたような状態となり、ｐ型半導体領域上の金属シリサイド層１３とｎ型半導体領域上の金属シリサイド層１３との間が断線してしまう。
【００７４】
このような金属シリサイド層１３の断線を防止するには、絶縁膜１２１の膜厚を薄くして絶縁膜１２１が作用させる引張応力を小さくすることが有効であるが、絶縁膜１２１を薄くすると、コンタクトホール１２４を形成する際に、絶縁膜１２１がエッチングストッパ膜として十分に機能できず、コンタクトホール１２４形成時に、下地の金属シリサイド層１３などがエッチングによるダメージを受けてしまう可能性がある。
【００７５】
それに対して、本実施の形態では、コンタクトホール２４を形成（開口）する際に使用するエッチングストッパ膜を、ステップＳ５の絶縁膜２１とステップＳ７の絶縁膜２２とに分けて形成し、ステップＳ５（絶縁膜２１形成工程）とステップＳ７（絶縁膜２２形成工程）の間で、ステップＳ６の第３の熱処理を行う。
【００７６】
本実施の形態では、コンタクトホール２４を形成（開口）する際に使用するエッチングストッパ膜をステップＳ５の絶縁膜２１とステップＳ７の絶縁膜２２とに分けて形成するので、ステップＳ５で形成する絶縁膜２１の膜厚を厚くせずとも、絶縁膜２１および絶縁膜２２の合計膜厚を厚くすることができる。このため、コンタクトホール２４を形成（開口）する際に使用するエッチングストッパ膜（ステップＳ９ａで絶縁膜２３をドライエッチングする際にエッチングストッパとして機能する膜、ここでは絶縁膜２２，２１）の膜厚を、エッチングストッパとして機能するのに十分な膜厚とすることができる。従って、コンタクトホール２４を的確に形成でき、コンタクトホール１２４形成時に、コンタクトホール２４の底部で露出させた下地（金属シリサイド層１３など）がエッチングによるダメージを受けるのを防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
【００７７】
また、本実施の形態では、ステップＳ５で絶縁膜２１を形成した後で、ステップＳ７で絶縁膜２２を形成する前に、ステップＳ６の第３の熱処理を行うので、ステップＳ６の第３の熱処理時に金属シリサイド層１３を覆っている絶縁膜（ここでは絶縁膜２１）の厚みを薄くすることができる。例えば、本実施の形態と上記比較例とで、エッチングストッパとしての機能が同じになるように、コンタクトホール２４を形成する際に使用するエッチングストッパ膜（本実施の形態では絶縁膜２１，２２の積層膜に対応し、上記比較例では絶縁膜１２１に対応する）の膜厚を同じにしたとする。この場合、ステップＳ６，Ｓ１０６の熱処理時に金属シリサイド層１３を覆っている絶縁膜（本実施の形態では絶縁膜２１に対応し、上記比較例では絶縁膜１２１に対応する）の膜厚は、本実施の形態の方が、絶縁膜２２の膜厚の分だけ薄くなる。
【００７８】
半導体基板１に引張応力を生じさせる絶縁膜を半導体基板１上に形成した場合、その絶縁膜の膜厚を薄くすれば、半導体基板１に生じる引張応力は小さくなる。本実施の形態では、ステップＳ６の第３の熱処理の際に金属シリサイド層１３を覆っている絶縁膜（ここでは絶縁膜２１）の厚みを薄くすることができるので、金属シリサイド層１３を覆う絶縁膜（ここでは絶縁膜２１）が作用させる引張応力を小さくすることができる。
【００７９】
ステップＳ６の第３の熱処理において、金属シリサイド層１３を覆っている絶縁膜（ここでは絶縁膜２１）の膜厚が薄い分、その絶縁膜が作用させる引張応力が小さいため、その引張応力に起因して熱処理中に金属シリサイド層１３が拡散または移動するのを抑制または防止でき、金属シリサイド層１３が部分的に断線した状態になるを防止できる。特に、ステップＳ６の第３の熱処理において、応力によって移動（拡散）しにくいｎ型半導体領域上の金属シリサイド層１３だけでなく、応力によって移動（拡散）し易いｐ型半導体領域上の金属シリサイド層１３でも、絶縁膜２１の引張応力による移動（収縮、拡散）を抑制または防止でき、ｐ型半導体領域上の金属シリサイド層１３とｎ型半導体領域上の金属シリサイド層１３との間が断線するのを防止することができる。従って、本実施の形態のように、ｎ＋型半導体領域８ａとｐ＋型半導体領域９とが隣接し、両者上に連続的に金属シリサイド層１３が形成されていても、ｐ＋型半導体領域９上の金属シリサイド層１３とｎ＋型半導体領域８ａ上の金属シリサイド層１３との間が断線するのを防止できる。図３０〜図３４比較例の半導体装置の製造工程では、図３５に示されるような金属シリサイド層１３の断線部１３１が発生しやすく、また、図１〜図２８の本実施の形態の半導体装置の製造工程では、金属シリサイド層１３の断線部１３１に相当するものが発生しないことは、本発明者の実験（半導体装置の断面観察および断面の組成分析など）により確認された。本実施の形態では、金属シリサイド層１３に断線部が生じるのを防止できるので、金属シリサイド層１３を形成すべき領域に金属シリサイド層１３が的確に形成された半導体装置を製造することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
【００８０】
また、本実施の形態では、ステップＳ５工程で形成（堆積）される絶縁膜２１の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の膜厚）ｔ１が、ステップＳ７で形成（堆積）される絶縁膜２２の膜厚（堆積膜厚、半導体基板１の主面に垂直な方向の膜厚）ｔ２以下であれば（すなわちｔ１≦ｔ２）、より好ましい。これにより、絶縁膜２１，２２の合計膜厚（すなわちｔ１＋ｔ２）をエッチングストッパ膜として機能するのに十分な膜厚とすることができるとともに、絶縁膜２１の膜厚を薄くして、ステップＳ６の第３の熱処理の際に絶縁膜２１が作用させる引張応力を的確に小さくすることができるので、金属シリサイド層１３の断線を、より的確に防止できるようになる。
【００８１】
また、絶縁膜２３の膜厚（絶縁膜２３の上面を平坦化した後の半導体基板１の主面に垂直な方向の膜厚）ｔ３は、絶縁膜２１と絶縁膜２２との合計膜厚（すなわちｔ１＋ｔ２）よりも厚い（ｔ３＞ｔ１＋ｔ２）。また、ステップＳ５で形成される絶縁膜２１の膜厚ｔ１とステップＳ７で形成される絶縁膜２２の膜厚ｔ２との合計（すなわちｔ１＋ｔ２）は、２０〜６０ｎｍであれば、より好ましい。これにより、ステップＳ９ａで絶縁膜２３をドライエッチングする際に、絶縁膜２２，２１をエッチングストッパ膜として的確に機能させることができるとともに、ステップＳ９ｂで絶縁膜２２，２１をエッチングする際のオーバーエッチング量を抑制して、下地の金属シリサイド層１３などへのダメージを的確に防止できる。
【００８２】
また、本実施の形態とは異なり、金属シリサイド層１３が絶縁膜で覆われていない状態（金属シリサイド層１３の上面が露出された状態）でステップＳ６の第３の熱処理を行うと、金属シリサイド層１３中の金属元素（金属膜１１がコバルト膜であった場合はＣｏ）が凝集して、金属シリサイド層１３が部分的に断線したような状態になる可能性がある。それに対して、本実施の形態では、ステップＳ６の第３の熱処理は、金属シリサイド層１３が絶縁膜２１で覆われた状態で行うので、ステップＳ６の第３の熱処理の際に、金属シリサイド層１３中の金属元素（金属膜１１がコバルト膜であった場合はＣｏ）が凝集するのを防止できる。このような、効果を的確に得るためには、ステップＳ５で形成（堆積）される絶縁膜２１の膜厚ｔ１が１０ｎｍ以上（すなわちｔ１≧１０ｎｍ）であれば、より好ましく、これにより、ステップＳ６の第３の熱処理の際の金属シリサイド層１３中の金属元素（金属膜１１がコバルト膜であった場合はＣｏ）の凝集を、絶縁膜２１によって的確に防止できるようになる。
【００８３】
また、絶縁膜２１，２２は、コンタクトホール２４を形成するために絶縁膜２３をドライエッチングする際のエッチングストッパ膜として機能させる。このため、絶縁膜２１と絶縁膜２２とは同じ材料（同じ絶縁材料、同じ組成の材料）からなることが好ましい。更に、絶縁膜２３は、絶縁膜２１，２２と異なる材料（異なる絶縁材料、異なる組成の材料）からなることが好ましい。これにより、絶縁膜２１と絶縁膜２２とを、絶縁膜２３をドライエッチングする際のエッチングストッパ膜として的確に機能させることができるようになる。
【００８４】
また、絶縁膜２３は、層間絶縁膜として機能し、好ましくは、シリコン（Ｓｉ）と酸素（Ｏ）とを（構成元素として）含有する絶縁体膜であり、より好ましくはシリコン（Ｓｉ）と酸素（Ｏ）とを主成分とし、更に好ましくは酸化シリコン（ＳｉＯｘ）膜である。なお、酸化シリコン膜は、典型的には二酸化シリコン（ＳｉＯ２）膜であるが、本実施の形態では、化学量論比（ＳｉＯ２）からＳｉ（シリコン）とＯ（酸素）の原子比（原子数比）がずれている場合も、酸化シリコン膜に含むものとする。
【００８５】
また、絶縁膜２１，２２は、絶縁膜２３をエッチングする際のエッチングストッパ膜として機能できる材料膜であるが、好ましい材料（材料膜）には、例えば窒化シリコン（窒化シリコン膜）がある。
【００８６】
また、ステップＳ６の第３の熱処理の後は、半導体装置の製造終了まで（例えば半導体基板１を切断して半導体チップに個片化するまで）、ステップＳ６の第３の熱処理の熱処理温度よりも高い温度に半導体基板１がならないようにすることが、より好ましい。すなわち、ステップＳ６の第３の熱処理よりも後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板１の加熱を伴う工程）で、半導体基板１の温度がステップＳ６の第３の熱処理の熱処理温度よりも高い温度にならないようにして、ステップＳ６の第３の熱処理の後には、半導体基板１の温度が第３の熱処理の熱処理温度よりも高温となるような処理が行われないようにすることが、より好ましい。これにより、ステップＳ６よりも後の工程での熱印加（例えば種々の絶縁膜や導体膜の成膜工程）によって金属シリサイド層１３の状態が変動して、ＭＩＳＦＥＴの特性変動を招くのを防止することができる。
【００８７】
また、本実施の形態では、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、半導体基板１以外の各半導体領域（ｐ型ウエル３、ゲート電極５用のドープトポリシリコン膜、ｎ−型半導体領域６、ｎ＋型半導体領域８、ｐ＋型半導体領域９）の導電型を逆にして（すなわちｎ型をｐ型に、ｐ型をｎ型にして）、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴの両方を形成して、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成することもできる。
【００８８】
但し、絶縁膜２１，２２を半導体基板１に引張応力を生じさせる膜にすると、ｎチャネル型ＭＩＳＦＥＴは、移動度が向上して駆動電流が増加するので、スイッチング特性が向上する一方、引張応力は熱処理中の金属シリサイド層１３の拡散または移動を促進するように作用する。本実施の形態では、上述のように、ステップＳ６の第３の熱処理時に金属シリサイド層１３を覆っている絶縁膜（絶縁膜２１）の膜厚を薄くして、熱処理時に作用している引張応力を小さくすることができる。このため、本実施の形態は、少なくともｎチャネル型のＭＩＳＦＥＴを有する半導体装置を製造する場合に適用すれば効果が大きい。これにより、絶縁膜２１，２２を半導体基板１に引張応力を生じさせる膜にしたことによる、ｎチャネル型ＭＩＳＦＥＴの移動度向上（駆動電流増加、スイッチング特性向上）効果を得ることができるとともに、引張応力に起因して熱処理中に金属シリサイド層１３が拡散または移動して金属シリサイド層１３が断線するのを防止できる。
【００８９】
また、本実施の形態は、ステップＳ６の第３の熱処理時に金属シリサイド層１３を覆っている絶縁膜（ここでは絶縁膜２１）を薄くすることで、その絶縁膜が半導体基板１に引張応力を作用させる膜であったとしても、その引張応力を低減でき、熱処理中に金属シリサイド層１３が移動（収縮）して金属シリサイド層１３が断線するのを防止できる。このため、本実施の形態は、絶縁膜２１，２２を、半導体基板１に引張応力を生じさせる膜とした場合に適用すれば、効果が大きい。なお、半導体基板の一方の主面上に絶縁膜を成膜し、その絶縁膜の成膜面側を上に向けた状態で、半導体基板が上に凸型に反ったときに、その絶縁膜は半導体基板に引張応力を生じさせる膜であり、下に凸に反ったときに、その絶縁膜は半導体基板に圧縮応力を生じさせる膜であるということができる。
【００９０】
また、絶縁膜２１，２２を、半導体基板１に引張応力を生じさせる膜とするか、圧縮応力を生じさせる膜とするか、あるいは、応力をほとんど生じさせない膜とするかは、絶縁膜２１，２２の成膜法などにより制御することができる。例えば、絶縁膜２１，２２が窒化シリコン膜の場合には、膜中に含まれる水素（Ｈ）が少なくなるように成膜すれば、その窒化シリコン膜を、半導体基板１に引張応力を生じさせる膜とすることができ、膜中に含まれる水素（Ｈ）が多くなるように成膜すれば、その窒化シリコン膜を、半導体基板１に圧縮応力を生じさせる膜とすることができる。
【００９１】
本実施の形態は、半導体基板中に不純物を導入して半導体領域を形成し、その半導体領域上に金属シリサイド層１３を形成する場合に適用すれば、金属シリサイド層１３を絶縁膜で覆った状態で行う高温の熱処理（上記ステップＳ６の第３熱処理に対応）中に、その金属シリサイド層１３が拡散または移動して金属シリサイド層１３が部分的に断線してしまうのを防止できるという効果を得られる。
【００９２】
但し、本発明者の検討によれば、金属シリサイド層１３の断線が特に生じやすいのは、上述したように、ｎ型半導体領域とｐ型半導体領域とが隣接し、両者上に連続的に金属シリサイド層１３が形成されている部分である。ｎ型半導体領域とｐ型半導体領域とが隣接する領域で、そのｎ型半導体領域上からｐ型半導体領域上にかけて金属シリサイド層１３が連続的に形成されていた場合、上述したように、ｎ型半導体領域上とｐ型半導体領域上とで、絶縁膜の引張応力による金属シリサイド層１３の移動（収縮、拡散）しやすさが異なるため、ｎ型半導体領域上の金属シリサイド層１３とｐ型半導体領域上の金属シリサイド層１３との間で断線しやすい。すなわち、ｐ型半導体領域とｎ型半導体領域との界面上で、金属シリサイド層１３が断線しやすい。
【００９３】
それに対して、本実施の形態は、上述のように、金属シリサイド層１３を覆う絶縁膜（ここでは絶縁膜２１）の応力に起因した金属シリサイド層１３の熱処理中の移動（収縮、拡散）を防止できる効果がある。このため、ｎ型半導体領域（ここではｎ＋型半導体領域８ａ）とｐ型半導体領域（ここではｐ＋型半導体領域９）とが隣接する領域で、そのｎ型半導体領域（ここではｎ＋型半導体領域８ａ）上からｐ型半導体領域（ここではｐ＋型半導体領域９）上にかけて金属シリサイド層１３が連続的に形成されている場合に本実施の形態の製造工程を適用すれば、極めて効果が大きい。これにより、ｎ型半導体領域（ここではｎ＋型半導体領域８）上の金属シリサイド層１３とｐ型半導体領域（ここではｐ＋型半導体領域９）上の金属シリサイド層１３との間（すなわち上記図１１で点線で囲まれた領域３１の金属シリサイド層１３）が断線するのを防止できる。
【００９４】
また、ｐ＋型半導体領域９は、ｐ型ウエル３の引き出し領域であり、ｐ型ウエル３中に形成され、ｐ型ウエル３と同じ導電型でｐ型ウエル３よりも高不純物濃度とされている。一方、ｎ＋型半導体領域８（ｎ＋型半導体領域８ａ含む）は、ｐ型ウエル３中に形成されるが、ｐ型ウエル３とは逆の導電型である。コンタクトホール２４内に埋め込まれたプラグ２６のうち、ｐ＋型半導体領域９の上部に形成されたコンタクトホール２４ａ内に埋め込まれたプラグ２６ａは、その底部でｐ＋型半導体領域９上の金属シリサイド層１３に接して電気的に接続されている。コンタクトホール２４ａ内に埋め込まれたプラグ２６ａを介して、配線２７から所定の電位（第１の電位）がｐ＋型半導体領域９に供給されて、ｐ型ウエル３に供給される。また、ｐ＋型半導体領域９と、ｎ＋型半導体領域８のうちのｎ＋型半導体領域８ａとは、一部が隣接しており、ｎ＋型半導体領域８ａ上からｐ＋型半導体領域９上に金属シリサイド層１３が連続的に形成されている。このため、ｐ＋型半導体領域９とｎ＋型半導体領域８ａとを、両者上に延在する金属シリサイド層１３を介して、同電位とすることができる。コンタクトホール２４ａ内に埋め込まれたプラグ２６ａを介して、配線２７からｐ＋型半導体領域９上の金属シリサイド層１３に供給された電位（第１の電位）は、ｐ＋型半導体領域９およびｐ型ウエル３に供給されるだけでなく、ｐ＋型半導体領域９およびｎ＋型半導体領域８ａ上に連続的に延在する金属シリサイド層１３を介して、ｎ＋型半導体領域８ａにも供給される。従って、ｐ＋型半導体領域９の上部に形成されたコンタクトホール２４ａ内に埋め込まれたプラグ２６ａは、ｐ＋型半導体領域９およびｎ＋型半導体領域８ａ上に連続的に延在する金属シリサイド層１３を介して、ｎ＋型半導体領域８ａとｐ＋型半導体領域９とに同じ電位（第１の電位）を供給するためのプラグ２６（導体部）とみなすことができる。ｎ＋型半導体領域８ａには、ｐ＋型半導体領域９の上部に形成されたコンタクトホール２４ａ内に埋め込まれたプラグ２６ａから所定の電位（第１の電位）を供給できるので、ｎ＋型半導体領域８ａの上部にｎ＋型半導体領域８ａへの電位供給用のコンタクトホール２４およびプラグ２６を形成しなくともよくなり、平面レイアウトの縮小が可能になり、半導体装置の低面積化に有利となる。
【００９５】
また、本実施の形態では、ステップＳ５で絶縁膜２１を形成した後、ステップＳ６で第３の熱処理を施してから、ステップＳ７で絶縁膜２１上に絶縁膜２２を形成する。このため、ステップＳ５で絶縁膜２１を成膜した段階では絶縁膜２１の表面に酸化膜（自然酸化膜）は形成されていなくとも、その後、ステップＳ７（絶縁膜２２堆積工程）までに絶縁膜２１の表面が酸化されて酸化膜（自然酸化膜など）が形成され、その上にステップＳ７で絶縁膜２２が形成されることで、絶縁膜２１と絶縁膜２２との界面に、薄い酸化膜（酸化シリコン膜）が形成される場合もある。しかしながら、絶縁膜２１，２２の界面のこの酸化膜は薄いので、ステップＳ９ａで絶縁膜２２，２１をエッチングストッパとして機能させることや、ステップＳ９ｂで絶縁膜２２，２１をドライエッチングするのに、問題は生じない。
【００９６】
また、本発明者の検討によれば、上記比較例で説明したような絶縁膜１２１の引張応力が生じている状態でステップＳ１０６のような高温の熱処理を行ったときに金属シリサイド層１３が部分的に断線してしまう現象（上記断線部１３１の発生）は、金属膜１１がコバルト（Ｃｏ）膜の場合、すなわち金属シリサイド層１３がコバルトシリサイド層の場合に、最も顕著である。このため、金属膜１１がコバルト（Ｃｏ）膜の場合（すなわち金属シリサイド層１３がコバルトシリサイド層の場合）に本実施の形態を適用すれば、最も効果が大きい。
【００９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００９８】
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図３】図２と同じ半導体装置の製造工程中の要部断面図である。
【図４】図２と同じ半導体装置の製造工程中の他の要部断面図である。
【図５】図３に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部平面図である。
【図７】図６と同じ半導体装置の製造工程中の要部断面図である。
【図８】図６と同じ半導体装置の製造工程中の他の要部断面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９と同じ半導体装置の製造工程中の他の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部平面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図である。
【図１３】図１１と同じ半導体装置の製造工程中の他の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４と同じ半導体装置の製造工程中の他の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の他の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８と同じ半導体装置の製造工程中の他の要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０と同じ半導体装置の製造工程中の他の要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２と同じ半導体装置の製造工程中の他の要部断面図である。
【図２４】図２２と同じ半導体装置の製造工程中の要部平面図である。
【図２５】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５と同じ半導体装置の製造工程中の他の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７と同じ半導体装置の製造工程中の他の要部断面図である。
【図２９】比較例の半導体装置の製造工程を示す製造プロセスフロー図である。
【図３０】比較例の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く比較例の半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く比較例の半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く比較例の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く比較例の半導体装置の製造工程中の要部断面図である。
【図３５】比較例の半導体装置の製造工程に従って製造した半導体装置の要部断面図である。
【符号の説明】
【０１００】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ゲート絶縁膜
５  ゲート電極
６  ｎ−型半導体領域
７  サイドウォール
８  ｎ＋型半導体領域
９  ｐ＋型半導体領域
１１  金属膜
１３  金属シリサイド層
２１  絶縁膜
２２  絶縁膜
２３  絶縁膜
２４  コンタクトホール
２５ａ  バリア導体膜
２５ｂ  主導体膜
２６，２６ａ  プラグ
２７  配線
２８  絶縁膜
３０  領域
３１  領域
１２１  絶縁膜
１２３  絶縁膜
１２４  コンタクトホール
１２６  プラグ
１２７  配線
１２８  絶縁膜
１３１  断線部
【図１】
2009027057.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009027057.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2009027057.tif 000013
【図１２】
2009027057.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2009027057.tif 000019
【図１８】
2009027057.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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