(57)【要約】【課題】  簡便なプロセスで、閾値電圧を広範囲にわたって制御することができる半導体装置の製造方法および半導体装置を提供する。【解決手段】  Ｓｉ基板１に、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方をイオン注入して拡散抑止層２１を形成する。この拡散抑止層２１が形成された側から、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方をイオン注入して、拡散抑止層２１よりも浅くｐ型カウンタ層６Ａを形成する。このｐ型カウンタ層６Ａよりも深くソース・ドレインエクステンション層８を形成した後、ソース・ドレイン拡散層７を形成して、アニールして活性化する。【選択図】  図２
2009272581.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記ゲート電極の下方の前記半導体基板に形成されるチャネル領域と、
前記半導体基板に前記チャネル領域を挟むように形成され、ｐ型不純物を含有するソース・ドレイン拡散層と、
前記チャネル領域と前記ソース・ドレイン拡散層との間に介在して、前記半導体基板の前記ソース・ドレイン拡散層よりも浅く形成され、ｐ型不純物を含有するソース・ドレインエクステンション層と、
前記チャネル領域に、前記ソース・ドレインエクステンション層よりも浅く形成され、ｐ型不純物として、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方を含有するｐ型カウンタ層と、
前記ｐ型カウンタ層に接して、前記チャネル領域の前記ｐ型カウンタ層よりも深い位置に形成され、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方を含有し、前記ｐ型カウンタ層に含有されるｐ型不純物の拡散を抑止する拡散抑止層とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板に、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方をイオン注入して、拡散抑止層を形成する工程と、
前記半導体基板に、前記拡散抑止層が形成された側から、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方をイオン注入して、ｐ型カウンタ層を前記拡散抑止層よりも浅く形成する工程と、
前記半導体基板の前記拡散抑止層および前記ｐ型カウンタ層が形成された表面上に、ゲート絶縁膜およびゲート電極を順次形成する工程と、
前記半導体基板に、前記ゲート電極が形成された側から、ｐ型不純物をイオン注入して、前記半導体基板の前記ゲート電極の下方を除く領域に、ソース・ドレインエクステンション層を前記ｐ型カウンタ層よりも深く形成するとともに、前記半導体基板の前記ゲート電極の下方の領域にチャネル領域を形成する工程と、
前記半導体基板に、前記ゲート電極が形成された側から、ｐ型不純物をイオン注入して、前記半導体基板の前記ゲート電極の下方および前記ソース・ドレインエクステンション層の一部を除く領域に、ソース・ドレイン拡散層を前記ソース・ドレインエクステンション層よりも深く形成する工程と、
前記ソース・ドレイン拡散層をアニールして活性化する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、ＭＩＳ（Metal-Insulator Semiconductor）トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置における高集積化および高速化に対する技術進展に伴い、ＭＩＳＦＥＴ（Metal-Insulator Semiconductor Field Effect Transistor）の微細化が進められている。ＭＩＳＦＥＴの微細化を行うために、従来用いられてきたＳｉＯ2またはＳｉＯＮなどから成るゲート絶縁膜の薄膜化を進めると、トンネル電流が生じ、ゲート絶縁膜を介して流れるゲートリーク電流が増大するという問題が顕在化する。
【０００３】
そこで、ゲートリーク電流を低減するために、ゲート絶縁膜の材料として、ＳｉＯ2またはこれを窒化したＳｉＯＮに代えて、高誘電率材料（以下「ｈｉｇｈ−ｋ材料」という）が用いられる傾向にある。特に４５ｎｍノード以降の半導体装置では、ｈｉｇｈ−ｋ材料が用いられる。
【０００４】
ｈｉｇｈ−ｋ材料から成るゲート絶縁膜を用いると、デバイス動作時の閾値電圧（Ｖｔｈ）が大幅に高くなるという問題がある。特にゲート電極をｐｏｌｙ−Ｓｉ電極とし、ゲート絶縁膜を高誘電率の絶縁膜（以下「ｈｉｇｈ−ｋ膜」という）としたｐｏｌｙ−Ｓｉ／ｈｉｇｈ−ｋ膜構造では、フェルミレベルピンニング（Fermi Level Pinning）という現象によって、特にｐＦＥＴに関してデバイス動作時の閾値電圧（Ｖｔｈ）が大幅に高くなるという問題がある。ゲート電極を金属（metal）電極（以下「メタルゲート」という場合がある）に置き換えることによって、閾値電圧を多少低減することはできるが、不充分である。高速動作をするＬＳＩ（Large Scale Integration）で用いるために適正な閾値電圧（Ｖｔｈ）を有するＭＩＳＦＥＴを実現するためには、何らかの方法で閾値電圧（Ｖｔｈ）を低減することが必要となる。
【０００５】
また高性能な相補型ＭＯＳ（Complementary Metal-Oxide Semiconductor；略称：ＣＭＯＳ）回路を微細なトランジスタで形成するためには、ｎＦＥＴとｐＦＥＴとで異なる仕事関数を与える必要がある。しかし、従来のＭＩＳＦＥＴの作製プロセスと同様にしてメタルゲートを形成した場合、ｈｉｇｈ−ｋ膜とゲート金属とを堆積し、パターニングした後にソース・ドレインの拡散層を形成して、アニール工程で高温で活性化することになる。したがって、高温でのアニール工程において、ゲート金属とｈｉｇｈ−ｋ膜との界面で反応および拡散が生じることによって、堆積後の仕事関数から変化し、所望の仕事関数が得られなくなるという問題がある。ｐＦＥＴの場合は、メタルゲート材料の仕事関数が低下することによって、閾値電圧（Ｖｔｈ）が上昇し、所望の性能が得られないという問題がある。
【０００６】
そこで、ｐＦＥＴの閾値電圧（Ｖｔｈ）低減策として、ｐＦＥＴのチャネル領域に、たとえば、ホウ素（Ｂ）をイオン注入してカウンター層を形成する方法が考えられる。しかし、ホウ素は拡散係数が大きいので、チャネル領域にイオン注入された後、ソース・ドレイン拡散層の活性化アニールなどの工程で拡散し、浅く急峻なカウンター層を形成することが難しいという問題がある。カウンター層が急峻に形成できない場合、いわゆる埋め込みチャネル型のＭＩＳＦＥＴとなるが、カウンター層が深く広がるほど、微細トランジスタでは、ドレイン誘起電位障壁低下（Drain Induced Barrier Lowering；略称：ＤＩＢＬ）が顕著になり、性能が著しく劣化するという問題がある。
【０００７】
この問題を解決するために、ゲート絶縁膜の形成前にｐＦＥＴのチャネル領域に、ホウ素に代えて、フッ素（Ｆ）をイオン注入し、その後にゲート絶縁膜としてｈｉｇｈ−ｋ膜を形成することによって閾値電圧（Ｖｔｈ）を低減する技術が提案されている（たとえば、非特許文献１参照）。
【０００８】
また、ソース・ドレイン拡散層の活性化アニールによるメタルゲートの仕事関数の変化を回避するために、ダミーゲートを形成しておき、アニール後にダミーゲートを除去し、メタルを埋め込むダマシンゲートプロセスが提案されている（たとえば、特許文献１参照）。
【０００９】
【特許文献１】特開平１０−１８９９６６号公報
【非特許文献１】M. Inoue et.al, IEDM Tech. Dig., (2005)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述の非特許文献１に開示されている技術では、Ｓｉ基板にＦイオンを多量に注入すると、界面準位の増加および移動度の劣化が生じ、閾値電圧（Ｖｔｈ）の制御範囲が制限されてしまうという問題がある。
【００１１】
また、前述の特許文献１に開示されている技術では、アニールによる仕事関数の変化を生じないので、メタルゲートの仕事関数を所望の値に設定し易いけれども、製造工程が複雑化するとともに、微細化するに従ってメタルの埋め込みが困難になるという問題がある。
【００１２】
本発明は、簡便なプロセスで、閾値電圧を広範囲にわたって制御することができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、半導体基板上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ゲート電極の下方の前記半導体基板に形成されるチャネル領域と、前記半導体基板に前記チャネル領域を挟むように形成され、ｐ型不純物を含有するソース・ドレイン拡散層と、前記チャネル領域と前記ソース・ドレイン拡散層との間に介在して、前記半導体基板の前記ソース・ドレイン拡散層よりも浅く形成され、ｐ型不純物を含有するソース・ドレインエクステンション層と、前記チャネル領域に、前記ソース・ドレインエクステンション層よりも浅く形成され、ｐ型不純物として、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方を含有するｐ型カウンタ層と、前記ｐ型カウンタ層に接して、前記チャネル領域の前記ｐ型カウンタ層よりも深い位置に形成され、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方を含有し、前記ｐ型カウンタ層に含有されるｐ型不純物の拡散を抑止する拡散抑止層とを備えることを特徴とする。
【００１４】
本発明の半導体装置の製造方法によれば、半導体基板に、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方をイオン注入して、拡散抑止層を形成する工程と、前記半導体基板に、前記拡散抑止層が形成された側から、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方をイオン注入して、ｐ型カウンタ層を前記拡散抑止層よりも浅く形成する工程と、前記半導体基板の前記拡散抑止層および前記ｐ型カウンタ層が形成された表面上に、ゲート絶縁膜およびゲート電極を順次形成する工程と、前記半導体基板に、前記ゲート電極が形成された側から、ｐ型不純物をイオン注入して、前記半導体基板の前記ゲート電極の下方を除く領域に、ソース・ドレインエクステンション層を前記ｐ型カウンタ層よりも深く形成するとともに、前記半導体基板の前記ゲート電極の下方の領域にチャネル領域を形成する工程と、前記半導体基板に、前記ゲート電極が形成された側から、ｐ型不純物をイオン注入して、前記半導体基板の前記ゲート電極の下方および前記ソース・ドレインエクステンション層の一部を除く領域に、ソース・ドレイン拡散層を前記ソース・ドレインエクステンション層よりも深く形成する工程と、前記ソース・ドレイン拡散層をアニールして活性化する工程とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、半導体基板上には、ゲート絶縁膜およびゲート電極が順に設けられ、ゲート電極の下方の半導体基板にはチャネル領域が形成され、このチャネル領域を挟むようにソース・ドレイン拡散層が形成され、チャネル領域とソース・ドレイン拡散層との間に介在して、ソース・ドレインエクステンション層がソース・ドレイン拡散層よりも浅く形成される。チャネル領域には、ｐ型不純物として、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方を含有するｐ型カウンタ層が、ソース・ドレインエクステンション層よりも浅く形成される。このｐ型カウンタ層に接して、チャネル領域のｐ型カウンタ層よりも深い位置に、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方を含有し、ｐ型カウンタ層に含有されるｐ型不純物の拡散を抑止する拡散抑止層が形成される。
【００１６】
このようにｐ型カウンタ層の下方には拡散抑止層が形成されるので、ｐ型カウンタ層に含有されるｐ型不純物であるホウ素（Ｂ）およびインジウム（Ｉｎ）が、ソース・ドレインエクステンション層よりも深い位置に拡散されることを防ぎ、チャネル領域にｐ型カウンタ層をソース・ドレインエクステンション層よりも浅く形成することができる。これによって、ＤＩＢＬなどのデバイス性能の劣化を回避することができるので、所望の閾値電圧で動作するｐチャネル型トランジスタを備える半導体装置を実現することができる。
【００１７】
本発明の半導体装置の製造方法によれば、半導体基板にフッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方がイオン注入されて拡散抑止層が形成される。この拡散抑止層が形成された側から、半導体基板にホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方がイオン注入されて、ｐ型カウンタ層が拡散抑止層よりも浅く形成される。このｐ型カウンタ層および拡散抑止層が形成された半導体基板の表面上にゲート絶縁膜およびゲート電極が順次形成される。さらに半導体基板のゲート電極の下方を除く領域にソース・ドレインエクステンション層がｐ型カウンタ層よりも深く形成され、ゲート電極の下方の領域にチャネル領域が形成される。さらに、半導体基板のゲート電極の下方およびソース・ドレインエクステンション層の一部を除く領域に、ソース・ドレイン拡散層がソース・ドレインエクステンション層よりも深く形成された後、アニールされて活性化される。
【００１８】
ｐ型カウンタ層の下方には拡散抑止層が形成されるので、ソース・ドレイン拡散層をアニールする工程において、ｐ型カウンタ層に含有されるｐ型不純物であるホウ素（Ｂ）およびインジウム（Ｉｎ）が、ソース・ドレインエクステンション層よりも深い位置に拡散されることを防ぐことができる。これによって、チャネル領域にｐ型カウンタ層をソース・ドレインエクステンション層よりも浅く形成することができるので、ＤＩＢＬなどのデバイス性能の劣化を回避することができる。したがって、ダマシンゲートプロセスなどの複雑な工程を必要とする代替製造プロセスを回避することができるので、簡便なプロセスで、閾値電圧を広範囲にわたって制御することができ、所望の閾値電圧で動作するｐチャネル型トランジスタを備える半導体装置を容易に製造することができる。
【発明を実施するための最良の形態】
【００１９】
＜前提技術＞
本発明の半導体装置を説明する前に、本発明の前提となる半導体装置について説明する。図１は、本発明の前提となる半導体装置１０の構成を示す断面図である。半導体装置１０は、ｐチャネル型ＭＩＳＦＥＴである。以下の前提技術の説明では、ｐチャネル型ＭＩＳＦＥＴを示す場合、半導体装置と同一の参照符号「１０」を付す。半導体基板であるシリコン（Ｓｉ）基板１上に、界面層２が形成される。より詳細には、界面層２は、Ｓｉ基板１のｎウエル上に形成される。図１では、Ｓｉ基板１のｎウエルの部分を示す。界面層２は、Ｓｉ基板１と、後述するｈｉｇｈ−ｋ絶縁膜３との界面反応を防止するために設けられ、たとえば絶縁性材料から成る。界面層２は、たとえば、シリコン酸窒化膜（ＳｉＯＮ）から成り、Ｓｉ基板１を酸化および窒化することによって形成される。
【００２０】
界面層２上面には、高誘電率の絶縁膜であるｈｉｇｈ−ｋ絶縁膜３が形成される。界面層２とｈｉｇｈ−ｋ絶縁膜３とは、ゲート絶縁膜を構成する。ｈｉｇｈ−ｋ絶縁膜３は、高誘電率材料、すなわちｈｉｇｈ−ｋ材料から成る。ｈｉｇｈ−ｋ材料としては、たとえばＨｆ（ハフニウム）、Ｚｒ（ジルコニウム）およびランタン（Ｌａ）などの金属を含む酸化物、酸窒化物または酸窒化珪化物などが挙げられる。
【００２１】
ｈｉｇｈ−ｋ絶縁膜３上には、ゲート電極４が形成される。ゲート電極４は、多結晶シリコン（ポリシリコン）であってもよいし、金属であってもよい。ゲート電極４が、メタルゲートの場合は、たとえば窒化チタン（ＴｉＮ）などの金属とポリシリコンとの積層膜を用いる。またｈｉｇｈ−ｋ絶縁膜３とゲート電極４との界面に、比較的膜厚が小さい界面層が設けられてもよい。
【００２２】
Ｓｉ基板１上に形成された界面層２、ｈｉｇｈ−ｋ絶縁膜３およびゲート電極４の側面部には、たとえばＳｉＯ2から成るサイドウォールスペーサ５が形成される。
【００２３】
界面層２の下方のＳｉ基板１の表面から内部にわたって形成されるチャネル領域には、ｐ型カウンタ層６が形成される。ｐ型カウンタ層６は、Ｓｉ基板１に、ｐ型不純物（以下「ｐ型ドーパント」という場合がある）、たとえばホウ素（Ｂ）をイオン注入することによって形成される。
【００２４】
またＳｉ基板１表面からＳｉ基板１内部のチャネル領域の両側には、チャネル領域を挟むように、ソース・ドレインエクステンション層８が形成される。ｐ型カウンタ層６は、接合深さＤ１が、ソース・ドレインエクステンション層８の接合深さＤ２よりも深く形成される。換言すれば、ｐ型カウンタ層６は、Ｓｉ基板１のｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ１が、ソース・ドレインエクステンション層８とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ２よりも大きく形成される。ソース・ドレインエクステンション層８は、Ｓｉ基板１にｐ型不純物をイオン注入することによって形成される。
【００２５】
またＳｉ基板１内であって、ソース・ドレインエクステンション層８の両側には、ソース・ドレインエクステンション層８を挟むように、ソース・ドレイン拡散層７が形成される。つまり、ソース・ドレイン拡散層７は、チャネル領域を挟むようにＳｉ基板１に形成され、ソース・ドレインエクステンション層８は、チャネル領域とソース・ドレイン拡散層７との間に介在して形成される。
【００２６】
ソース・ドレイン拡散層７は、接合深さＤ２が、ソース・ドレインエクステンション層８の接合深さＤ３よりも深く形成される。換言すれば、ソース・ドレイン拡散層７は、Ｓｉ基板１のｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ２が、ソース・ドレインエクステンション層８とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ３よりも大きく形成される。つまり、ソース・ドレインエクステンション層８は、ソース・ドレイン拡散層７よりも浅く形成される。
【００２７】
ｐ型カウンタ層６は、Ｓｉ基板１内のチャネル領域からソース・ドレイン拡散層７にわたって形成される。ｐ型カウンタ層６は、接合深さＤ１が、ソース・ドレイン拡散層７の接合深さＤ３よりも浅く形成される。換言すれば、ｐ型カウンタ層６は、Ｓｉ基板１のｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ１が、ソース・ドレイン拡散層７とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ３よりも小さく形成される。ソース・ドレイン拡散層７は、Ｓｉ基板１にｐ型不純物をイオン注入した後、アニールして活性化することによって形成される。
【００２８】
半導体装置１０では、Ｓｉ基板１にＢをイオン注入してｐ型カウンタ層６を形成しているが、Ｂは拡散係数が大きいので、Ｓｉ基板１にイオン注入された後、ソースドレイン拡散層７の活性化アニールなどの工程で拡散してしまい、浅く急峻なｐ型カウンタ層６を形成することが難しい。ｐ型カウンタ層６が浅く急峻に形成できず、深く広がるほど、ゲート長の短い微細トランジスタでのＤＩＢＬが顕著になり、性能が著しく劣化するという問題がある。そこで本発明の半導体装置では、図２に示す構成を採用している。
【００２９】
＜実施の形態＞
図２は、本発明の実施の一形態である半導体装置２０の構成を示す断面図である。図２に示す半導体装置２０の構成は、前述の図１に示す半導体装置１０の構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置２０も、前述の図１に示す半導体装置１０と同様に、ｐチャネル型ＭＩＳＦＥＴである。以下の実施の形態の説明では、ｐチャネル型ＭＩＳＦＥＴを示す場合、半導体装置と同一の参照符号「２０」を付して説明する。
【００３０】
本実施の形態では、Ｓｉ基板１のチャネル領域の表面付近に、ｐ型ドーパントを含むｐ型カウンタ層６Ａが形成され、さらにｐ型カウンタ層６Ａの下方に、拡散抑止層２１が形成される。より詳細には、ｐ型カウンタ層６Ａは、接合深さｄ１が、拡散抑止層２１の接合深さＤ４よりも浅く形成される。換言すれば、ｐ型カウンタ層６Ａは、Ｓｉ基板１のｎウエルとの接合面のＳｉ基板１表面からの距離ｄ１が、拡散抑止層２１とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ４よりも小さく形成される。つまり、拡散抑止層２１は、チャネル領域のｐ型カウンタ層６Ａよりも深い位置に形成される。
【００３１】
またｐ型カウンタ層６Ａは、接合深さｄ１が、ソース・ドレインエクステンション層８の接合深さＤ２よりも浅く形成される。換言すれば、ｐ型カウンタ層６Ａは、Ｓｉ基板１のｎウエルとの接合面のＳｉ基板１表面からの距離ｄ１が、ソース・ドレインエクステンション層８とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ２よりも小さく形成される。つまり、ｐ型カウンタ層６Ａは、チャネル領域のソース・ドレインエクステンション層８よりも浅く形成される。
【００３２】
拡散抑止層２１は、接合深さＤ４が、ソース・ドレインエクステンション層８の接合深さＤ２よりも深く、かつソース・ドレイン拡散層７の接合深さＤ３よりも浅く形成される。換言すれば、拡散抑止層２１は、Ｓｉ基板１のｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ４が、ソース・ドレインエクステンション層８とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ２よりも大きく、かつソース・ドレイン拡散層７とｎウエルとの接合面のＳｉ基板１表面からの距離Ｄ３よりも小さく形成される。
【００３３】
ｐ型カウンタ層６のｐ型ドーパントには、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方が用いられる。ｐ型カウンタ層６は、Ｂ、Ｉｎ、またはＩｎおよびＢを、Ｓｉ基板１にイオン注入することによって形成される。
【００３４】
拡散抑止層２１は、拡散抑止元素を含み、拡散抑止元素は、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方を含む。拡散抑止層２１は、Ｆ、Ｃ、またはＦおよびＣを、Ｓｉ基板１にイオン注入することによって形成される。
【００３５】
以上のように本実施の形態では、ｐ型カウンタ層６Ａの下方には拡散抑止層２１が形成されるので、ｐ型カウンタ層６Ａに含有されるｐ型不純物であるホウ素（Ｂ）およびインジウム（Ｉｎ）が、ソース・ドレインエクステンション層８よりも深い位置に拡散されることを防ぐことができる。これによって、チャネル領域にｐ型カウンタ層６Ａをソース・ドレインエクステンション層８よりも浅く形成することができる。
【００３６】
つまり、本実施の形態では、ｐ型カウンタ層６の接合深さは、ソース・ドレインエクステンション層８の接合深さよりも浅くなっており、ｐ型カウンタ層６は、浅く急峻に形成されている。したがって、ゲート長の短い微細トランジスタで問題となるＤＩＢＬなどのデバイス性能の劣化を回避することができるので、所望の閾値電圧で動作するｐチャネル型ＭＩＳＦＥＴである半導体装置２０を実現することができる。具体的には、ゲート電極４がポリシリコンから成るポリシリコンゲートの場合には、フェルミレベルピンニングを完全に解消しなくても、またゲート電極４が金属を含むメタルゲートの場合には、アニールによる仕事関数の低下が完全に解消できなくても、所望の閾値電圧（Ｖｔｈ）で動作するｐＭＩＳＦＥＴである半導体装置２０を実現することができる。
【００３７】
図３〜図６は、本発明の実施の一形態である半導体装置２０の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、半導体装置２０として、ｐチャネル型ＭＩＳＦＥＴを製造する。図３は、ｐ型カウンタ層６および拡散抑止層２１の形成が終了した段階の状態を示す断面図である。
【００３８】
通常のＭＩＳＦＥＴ形成と同様に、半導体基板であるＳｉ基板１の表面からＳｉ基板１の内部に向けて延在した不図示の素子分離膜およびｎウェルを順次に形成する。
【００３９】
次に、Ｓｉ基板１の表面からＳｉ基板１の内部に、拡散抑止元素、具体的にはＦ、ＣまたはＦおよびＣをイオン注入することによって、拡散抑止層２１を形成する。その後、ｐ型ドーパント、具体的にはＢ、ＩｎまたはＩｎおよびＢをイオン注入することによって、拡散抑止層２１上にｐ型カウンタ層６Ａを形成する。
【００４０】
このとき、ｐ型カウンタ層６Ａを形成するｐ型ドーパントは、ｐ型カウンタ層６Ａの接合深さｄ１が、前述の図２に示す最終的なソース・ドレインエクステンション層８の接合深さＤ２よりも浅くなるように導入される。それに先立って注入する拡散抑制元素は、拡散抑止層２１がｐ型カウンタ層６Ａよりも深い位置に形成されるように、換言すれば、拡散抑止層２１の接合深さＤ４が、ｐ型カウンタ層６Ａの接合深さｄ１よりも大きくなるように導入される。拡散抑制元素は、飛程がソース・ドレインエクステンション層８と同等またはソース・ドレインエクステンション層８よりも深くなるように、換言すれば、拡散抑止層２１の接合深さＤ４が、ソース・ドレインエクステンション層８の接合深さＤ３以上になるように導入される。本実施の形態では、拡散抑制元素は、飛程がソース・ドレインエクステンション層８よりも深くなるように導入される。
【００４１】
本実施の形態において、拡散抑止元素は、ドーズ量が５×１０14／ｃｍ2以上２×１０15／ｃｍ2以下の範囲内になるように、イオン注入される。換言すれば、拡散抑止元素であるＦおよびＣの合計ドーズ量は、５×１０14／ｃｍ2以上２×１０15／ｃｍ2以下に選ばれる。
【００４２】
図４は、Ｓｉ基板１上への界面層２、ｈｉｇｈ−ｋ絶縁膜３およびゲート電極４の形成が終了した段階の状態を示す断面図である。拡散抑止層２１およびｐ型カウンタ層６Ａの形成後は、ｐ型カウンタ層６Ａ上に界面層２およびｈｉｇｈ−ｋ絶縁膜３を順次形成し、さらにｈｉｇｈ−ｋ絶縁膜３上にゲート電極４を形成する。ゲート電極４としては、たとえば、ポリシリコン、または金属およびポリシリコンが形成される。金属およびポリシリコンは、この順にｈｉｇｈ−ｋ絶縁膜３上に形成される。界面層２、ｈｉｇｈ−ｋ絶縁膜３およびゲート電極４の形成後は、フォトリソグラフィーおよびドライエッチングによって、ゲート電極４をパターニングする。さらにゲート電極４をマスクとして、界面層２およびｈｉｇｈ−ｋ絶縁膜３をパターニングする。
【００４３】
図５は、ソース・ドレインエクステンション層８の形成が終了した段階の状態を示す断面図である。ゲート電極４、界面層２およびｈｉｇｈ−ｋ絶縁膜３をパターニングした後は、ｐ型不純物をイオン注入することによって、ソース・ドレインエクステンション層８を形成する。ソース・ドレインエクステンション層８は、接合深さＤ２が、ｐ型カウンタ層６Ａの接合深さｄ１よりも深く、かつ拡散抑止層２１の接合深さＤ４よりも浅く形成される。本実施の形態とは異なるが、ソース・ドレインエクステンション層８を形成する前に、界面層２、ｈｉｇｈ−ｋ絶縁膜３およびゲート電極４の側面部にオフセットスペーサを形成する場合もある。
【００４４】
図６は、ｐチャネル型ＭＩＳＦＥＴ２０の形成が終了した段階の状態を示す断面図である。ソース・ドレインエクステンション層８の形成後は、界面層２、ｈｉｇｈ−ｋ絶縁膜３およびゲート電極４の側面部に、サイドウォールスペーサ５を形成する。サイドウォールスペーサ５は、たとえば、化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法などによってＳｉＯ2膜を形成した後、異方性エッチングを用いてエッチバックすることによって形成される。
【００４５】
サイドウォールスペーサ５の形成後は、ｐ型不純物をイオン注入することによって、ソース・ドレイン拡散層７を形成する。ソース・ドレイン拡散層７は、接合深さＤ３が、拡散抑止層２１の接合深さＤ４よりも深く形成される。ソース・ドレイン拡散層７の形成後は、通常のＭＩＳＦＥＴ形成プロセスフローと同様に、スパイクＲＴＡ（Rapid Thermal Anneal）またはレーザアニールなどの活性化アニールによって、イオン注入した不純物を活性化させる。これによって、ｐチャネル型ＭＩＳＦＥＴ２０が形成される。
【００４６】
以上のように本実施の形態によれば、ｐ型カウンタ層６Ａの下方には拡散抑止層２１が形成される。ｐ型カウンタ層６Ａに含有されるｐ型ドーパントであるＩｎまたはＢは、イオン注入ダメージ、具体的にはイオン注入によって生じる格子間シリコンによって、深さ方向への拡散が増速される。これは、格子間シリコンとＩｎまたはＢがカップリングするためであると考えられる。
【００４７】
拡散抑止層２１に含有される拡散抑止元素であるＦおよびＣは、ＩｎまたはＢの深さ方向への拡散を増速させるイオン注入ダメージを吸収するバリア層として機能する。これは、ＩｎおよびＢに比べて、ＦおよびＣの方が、格子間シリコンとカップリングしやすいので、拡散抑止層２１が設けられていると、ＩｎまたはＢとカップリングする前に、ＦまたはＣが格子間シリコンとカップリングして、ＩｎまたはＢと格子間シリコンとのカップリングが抑制されるためであると考えられる。
【００４８】
したがって本実施の形態では、ソース・ドレイン拡散層７をアニールする工程において、ｐ型カウンタ層６Ａに含有されるｐ型不純物であるホウ素（Ｂ）およびインジウム（Ｉｎ）が、ソース・ドレインエクステンション層８よりも深い位置に拡散されることを防ぐことができる。これによって、チャネル領域にｐ型カウンタ層６Ａをソース・ドレインエクステンション層８よりも浅く形成することができるので、ＤＩＢＬなどのデバイス性能の劣化を回避することができる。したがって、ダマシンゲートプロセスなどの複雑な工程を必要とする代替製造プロセスを回避することができるので、簡便なプロセスで、閾値電圧を広範囲にわたって制御することができ、所望の閾値電圧で動作するｐチャネル型ＭＩＳＦＥＴである半導体装置２０を容易に製造することができる。また製造歩留まりの向上および製造コストの低減が期待できる。
【００４９】
この効果を高めるためには、ｐ型カウンタ層６のｐ型ドーパントとして、Ｉｎを用いることが好ましい。Ｉｎは、Ｂに比べて拡散係数が小さいので、Ｉｎをｐ型カウンタ層６に用いることによって、より急峻なプロファイルを形成することが可能である。これによって、微細トランジスタで問題となるＤＩＢＬなどのデバイス性能の劣化をより確実に回避することが可能となる。
【００５０】
また本実施の形態では、拡散抑止層２１における拡散抑止元素のドーズ量は、５×１０14／ｃｍ2以上２×１０15／ｃｍ2以下である。拡散抑止層２１における拡散抑止元素のドーズ量は、これに限定されないが、本実施の形態のように５×１０14／ｃｍ2以上２×１０15／ｃｍ2以下であることが好ましい。拡散抑止元素のドーズ量を前記範囲に選ぶことによって、ｐ型カウンタ層６Ａに含有されるｐ型不純物の拡散をより確実に防ぐことができる。また拡散抑止層２１を設けることによるデバイス特性への悪影響を抑えることができる。
【００５１】
以上に述べた本実施の形態では、半導体装置２０は、ｐチャネル型ＭＩＳＦＥＴであるが、これに限定されず、ｐチャネル型ＭＩＳＦＥＴを備えるものであればよく、たとえばｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを備えるＣＭＯＳＦＥＴであってもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の前提となる半導体装置１０の構成を示す断面図である。
【図２】本発明の実施の一形態である半導体装置２０の構成を示す断面図である。
【図３】本発明の実施の一形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の実施の一形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図５】本発明の実施の一形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図６】本発明の実施の一形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【符号の説明】
【００５３】
１  シリコン基板、２  界面層、３  ｈｉｇｈ−ｋ絶縁膜、４  ゲート電極、５  サイドウォールスペーサ、６，６Ａ  ｐ型カウンタ層、７  ソース・ドレイン拡散層、８  ソース・ドレインエクステンション層、１０，２０  ｐチャネル型ＭＩＳＦＥＴ、２１  拡散抑止層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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