(57)【要約】      （修正有）【課題】コンタクトおよび配線形成時の合わせマージンがゼロであり、集積度を大幅に向上し、パターンレイアウトの自由度の拡大を可能とする薄膜半導体素子及びその製造方法を提供する。【解決手段】透明絶縁性基板１０上に形成され、第１導電型の不純物を含むソース領域及びドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極１８、前記ソース領域又はドレイン領域の表面に形成された高融点金属と半導体との化合物からなる層、前記島状半導体層及びゲート電極を覆う層間絶縁膜２９、及び前記ソース領域又はドレイン領域に接続された局所配線２８を具備し、前記局所配線２８は、前記ソース領域又はドレイン領域の表面に形成された前記化合物層と高融点金属層との２層構造、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなることを特徴とする。【選択図】図７
2009260327.tif 000002
【特許請求の範囲】
【請求項１】
透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、
前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、
前記ソース領域又はドレイン領域の表面に形成された高融点金属と半導体との化合物からなる層、
前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び
前記ソース領域又はドレイン領域に接続された局所配線
を具備し、
前記局所配線は、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との２層構造、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなることを特徴とする薄膜半導体装置。
【請求項２】
前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層及び第１導電型の不純物を含む積上げドレイン多結晶半導体層を更に具備し、前記積上げソース多結晶半導体層及び積上げドレイン多結晶半導体層の表面に前記化合物膜が形成されていることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサーを更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
【請求項４】
透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、
前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、
前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び
前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層、
前記凸型ソース多結晶半導体層又は凸型ドレイン多結晶半導体層の表面に形成された高融点金属と半導体との化合物からなる第１の化合物層及び第２の化合物層、及び
前記ソース領域又はドレイン領域と、隣接する薄膜半導体装置のソース領域又はドレイン領域とを接続する局所配線
を具備し、
前記局所配線は、前記第１の化合物層又は第２の化合物層上の高融点金属層、及びこの高融点金属層の延長からなることを特徴とする薄膜半導体装置。
【請求項５】
前記高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項１〜４のいずれかに記載の薄膜半導体装置。
【請求項６】
前記局所配線は、近接する薄膜半導体素子との間の、ソース領域及びドレイン領域間の配線、ソース領域及びソース領域間の配線、ドレイン領域及びドレイン領域間の配線、及びソース領域又はドレイン領域からの短距離引き出し線からなる群から選ばれた配線であることを特徴とする請求項１〜５のいずれかに記載の薄膜半導体装置。
【請求項７】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の第１導電型の不純物を導入する工程、
得られた構造上に絶縁膜を形成した後、エッチバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、
前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に高濃度の第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程、
得られた構造の表面に高融点金属膜を形成する工程、
熱処理を施して、前記高融点金属と半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び
前記高融点金属膜と前記二層構造膜をパターニングし、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項８】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の第１導電型の不純物を導入する工程、
得られた構造上に絶縁膜を形成した後、エッチバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、
前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に高濃度の第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程、
得られた構造の表面に非晶質半導体層を形成する工程、
前記非晶質半導体層に第１導電型の不純物を導入する工程、
熱処理を施して、前記非晶質半導体層の結晶化領域上の部分のみを活性化及び結晶回復させる工程、
選択エッチングにより、前記結晶化領域上の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的にソース領域及びドレイン領域上に多結晶半導体からなるソース拡散層及びドレイン拡散層を形成する工程、
得られた構造の表面に高融点金属膜を形成する工程、
熱処理を施して、前記高融点金属と半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び
前記高融点金属膜と前記二層構造膜をパターニングし、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項９】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の第１導電型の不純物を導入する工程、
得られた構造上に絶縁膜を形成した後、エッチバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、
前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に高濃度の第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程、
得られた構造の表面に層間絶縁膜を形成する工程、
前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、
前記第１及び第２のコンタクトホール内を埋めるように、前記層間絶縁膜上に非晶質半導体層を形成する工程、
前記非晶質半導体層に第１導電型の不純物を導入する工程、
第１の熱処理を施して、前記非晶質半導体層に含まれる不純物を活性化並びに前記非晶質半導体層を結晶回復させる工程、
選択エッチングにより、前記第１及び第２のコンタクトホール内の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的に第１及び第２のコンタクトホール内に多結晶半導体を埋め込み、埋め込まれた多結晶半導体からなる凸型ソース多結晶半導体層及び凸型ドレイン多結晶半導体層を形成する工程、
全面に高融点金属膜を形成する工程、
第２の熱処理を施して、前記高融点金属と前記第１及び第２のコンタクトホール内の多結晶半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び
前記高融点金属膜と前記二層構造膜をパターニングし、前記凸型ソース多結晶半導体層又は凸型ドレイン多結晶半導体層上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記凸型ソース多結晶半導体層又は凸型ドレイン多結晶半導体層の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項１０】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に第１導電型の不純物を導入する工程、
得られた構造の表面に低温酸化膜エッチストッパー、低温窒化膜エッチストッパーおよびサイドウォールスペーサー形成用低温酸化膜の３層を連続して形成する工程、
得られた構造をエッチバックし、前記ゲート電極の側壁に３層構造のサイドウォールスペーサーを形成する工程、
前記ゲート電極およびサイドウォールスペーサーをマスクとして用いて、前記低温窒化膜エッチストッパーの露出する部分を除去する工程、及び
前記低温酸化膜エッチストッパーを不純物導入のスルー酸化膜として用いて、第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程
スルー酸化膜を除去する工程、
得られた構造の表面に高融点金属膜を形成する工程、
熱処理を施して、前記高融点金属と半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び
前記高融点金属膜と前記二層構造膜をパターニングし、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項１１】
エッチバック工程は、高密度プラズマエッチング装置を用いて結晶化領域の半導体が露出するまでエッチングし、ゲート電極の両側にサイドウォールスペーサを形成することを特徴とする請求項７〜１０のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１２】
前記局所配線の形成工程は、水酸化アンモニウム（ＮＨ４ＯＨ）及び過酸化水素水（Ｈ２Ｏ２）を含む水溶液によりエッチングすることにより行うことを特徴とする請求項７〜１１のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１３】
前記局所配線は、近接する薄膜半導体素子との間の、ソース領域及びドレイン領域間の配線、ソース領域及びソース領域間の配線、ドレイン領域及びドレイン領域間の配線、及びソース領域又はドレイン領域からの短距離引き出し線からなる群から選ばれた配線であることを特徴とする請求項７〜１２のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１４】
前記熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行われることを特徴とする請求項７〜１３のいずかに記載の薄膜半導体装置の製造方法。
【請求項１５】
前記熱処理は、６００℃以下の低温プロセスであることを特徴とする請求項１４に記載の薄膜半導体装置の製造方法。
【請求項１６】
前記高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項７〜１５のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１７】
請求項１〜６のいずれかに記載の薄膜半導体装置を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体薄膜技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
このような薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン半導体層からなる。シリコン半導体層は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）と結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）とに分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であるが、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンに含まれる。シリコン以外の半導体層材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体層材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体層を形成する従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、この上に、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）が形成され、さらにこのアンダーコート層上に、半導体層としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ〜１００ｎｍ程度の厚さで形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、アモルファスシリコンを多結晶質シリコンに変換する。
【０００７】
このようにして、ガラス基板上に形成された薄膜半導体層にＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
【０００８】
現在では、以上のように多結晶質シリコンの半導体層がｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００９】
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、薄膜半導体装置自体にも信頼度を低下させる要因が数多く存在する。それらには、材料に起因するもの（金属配線の疲労や腐食による断線、絶縁膜の絶縁破壊、汚染（Ｎａ等）によるデバイス特性変化等）の他に、デバイス物理に起因する“ホット・キャリア現象”と呼ばれる現象がある。
【００１０】
すなわち、チャネル内の電界により加速された電子は、そのエネルギーがバンド・ギャップのエネルギー １．１ｅＶ を超えるとＳｉの格子と衝突して電子-正孔対を発生する（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）。この際、電子はゲート電圧ＶＧによって引き寄せられ、必ずしもＳｉ-ＳｉＯ２の電位障壁（約３．１ｅＶ）を超えるエネルギーを持たなくとも、ゲート酸化膜中に飛び込む。その一部が酸化膜中に捕獲されて電荷として残存する。これはトランジスタのＶｔｈを正方向に移動させるだけでなく、界面の質を悪化させて、相互コンダクタンスｇｍを低下させる。素子内部の電界が高い場合には、チャネル内電子が直接ゲート酸化膜中に飛び込む。このような信頼性上の問題はホット・キャリア効果（ｈｏｔ−ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）と呼ばれ、デバイスの微細化を妨げる大きな要因となっている。
【００１１】
ホット・キャリア効果は高い電界によって発生する。したがって、最も電界の高いドレイン近傍に濃度の低いｎ型（ｐ型）領域を設けて、電界を緩和する方法がホット・キャリア抑制に効果があることが認められている。その対策として考え出されたのが、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）と呼ばれる構造であり、ｐ型においても効果が見られる。
【００１２】
ＬＤＤは、一般的には、以下のようにして形成される。先ず、ゲート電極をマスクとして、最初に濃度の低い条件でｎ型およびｐ型不純物イオンの打ち込みをそれぞれ行い〔ｎ−層（ｐ−層）〕、その後、全面にＳｉＯ２膜を被着した後、方向性ドライ・エッチングでこの膜を全面にわたって均一にエッチングすると、ゲート側壁部にＳｉＯ２膜の側壁（サイドウォール）スペーサが残存する。このスペーサをマスクとして用いて相対的に濃度の高い条件にてイオン打ち込みを行い、ｎ＋層（ｐ＋層）を形成する。衝突電離現象は、電界強度に強く依存するので、たとえ１０％の電界強度の緩和でも耐圧が改善される。
【００１３】
ところが、前記注入したｎ型（ｐ型）不純物を活性化し、伝導キャリアの機能を持たせるためには、通常１０００℃以上の熱処理が必要とされる。しかし、ガラス基板への適用を考慮した場合、ガラス基板上では、耐熱性の観点からその処理温度を６００℃以下で実施せざるを得ない。このような条件（低温プロセス）では、得られる素子の特性が極端に低く（トランジスタ特性の低下）、適用できるデバイスが限定されるため、低温プロセスでも十分高い活性化能力のある代替技術の開発が望まれている。
【００１４】
ちなみに、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の３倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００ｃｍ２／Ｖｓｅｃ程度を必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが、例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
【００１５】
このような理由から、半導体層の結晶性を単結晶に近づける研究が行われている（例えば、非特許文献２参照）と共に、不純物の注入（ドーピング）により生じた非晶質層や欠陥を回復し、結晶性を高めることが重要であり、双方（再結晶化技術、活性化技術）から盛んに研究が行なわれている（例えば、非特許文献３参照）。
【００１６】
以上のように、ガラス基板上のシリコン半導体層中に注入（イオン・インプランテーションもしくは、イオンドーピング）されたｎ型（ｐ型）不純物の活性化率を高めることが薄膜トランジスタの電気的特性を決定する重要な要素であり、この活性化率が注入後の熱処理の温度と時間に強く依存することが古くから知られており、現在の薄膜トランジスタ製造工程で用いられているような不純物注入（ドーピング）と熱処理方法〔例えば、ファーネスアニール：６００℃、２時間処理や高温ガス噴射を用いた対流による急速加熱：〔擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる〕６００℃、５分間処理など〕では、その活性化率は２５％にも及ばないことが報告されている（例えば、非特許文献４参照）。
【００１７】
注入された不純物の活性化率をさらに高めるためには、多結晶質シリコンの品質、すなわち出発材料の膜質（熱処理前の膜質）を高める（再結晶化技術の向上）と共に、従来方法〔例えば、ファーネスアニール：６００℃、２時間処理や高温ガス噴射を用いた対流による急速加熱：（擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる）６００℃５分間処理など〕の概念での温度と時間の与え方以外の方法で半導体層の結晶性の向上を図ることが益々重要となってきている。
【００１８】
不純物の活性化率を高める方法としては、先行するＩＣ（ＬＳＩ）分野で実績があったＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）〔ＲＴＡ（Ｐａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）とも言う〕プロセスの適用が検討され、当初、タングステンのハロゲンランプを用いたＲＴＡが試みられた。しかしながら、ランプの放射スペクトルとシリコンの吸収波長の重なりが少なく、光の効果的な吸収が成されず、結果として効率的な加熱昇温が達成できなかった。
【００１９】
より効率的な加熱用の光源として、最近ではＩＣ（ＬＳＩ）分野でキセノンのフラッシュランプを用いた急速加熱方式が研究されている（例えば、非特許文献５を参照）。
【００２０】
一方、前述したように、レーザーを用いてアモルファスシリコンを多結晶質シリコンに変化させるレーザー再結晶化工程の研究が早くから取り組まれていたこともあり、レーザーを用いたレーザー活性化の検討が古くから成されている。しかしながら、これらの方法では実際のデバイスへの適用に際して、下地のパターンの影響やゲート電極配線の影響のため、均一な加熱という観点で難があり、実用化には至っていない。
【００２１】
また、サブミクロンＴＦＴ以降の微細化デバイスにおいては、Ｓｉ能動層の薄膜化ならびにコンタクトサイズの縮小などが想定される。現行のソース・ドレイン層は不純物注入を行ったＳｉを、６００℃の熱処理により活性化させて形成している。ＳＯＩ基板を用いた試作実績では、ｎ＋で１３０Ω／□、ｐ＋で５２２Ω/□のシート抵抗が得られているが、これをさらに低温化した場合、必然的に活性化率が低下するので、高抵抗化は避けられない。０．５μｍルールのＴＦＴにおいては、先行技術である半導体プロセスにおける同等サイズのトランジスタの実績から、ソース・ドレイン層のシート抵抗は１００Ω/□以下、コンタクト抵抗は１×１０−６Ωｃｍ２以下が必要であると見積もられており、目標の達成にあたっては新技術の導入が不可欠となる。
【００２２】
低抵抗ソース・ドレインを得る技術としては、すでに半導体（ＩＣ，ＬＳＩ）の分野で応用実績のあるシリサイド化技術の応用が考えられる。本発明者らによる実験では、透明絶縁性基板上でＴｉｘＳｉｙおよびＮｉｘＳｉｙ形成を試み、性能確認を実施した。
【００２３】
一方、低電圧で高速動作をさせる微小デバイスでは、コンタクトの低抵抗化も不可欠である。通常、コンタクト抵抗やソース・ドレイン部を低抵抗化するためには、それぞれの工程における材料間の組み合わせを考慮した上で、適用限界上限の高温熱処理によって対応している。
【００２４】
ガラス基板上にＴＦＴを形成するプロセスにおいては、ガラスの耐熱性の問題から通常６００℃以下の低温プロセスによって、ドーピング不純物の活性化に対応している。また、ソース・ドレインを構成する材料はＳｉであり、更なる低抵抗化に対して新しい材料・構造および形成方法を開発する必要がある。特に、通信用の高周波素子の一体化搭載を想定した場合には、コンタクト抵抗の低減も含めた配線の低抵抗化が必須となる。
【００２５】
ＩＣプロセスでは、６００℃以上の高温プロセスの適用が可能であり、ソース・ドレイン領域に高融点金属膜もしくは高融点金属シリサイド膜のような低抵抗薄膜を裏打ちする方法が一部のデバイスにおいて既に適用されている。このプロセスは、自己整合的にソース・ドレイン領域にシリサイドを裏打ちするプロセスで、サリサイドプロセス（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）と呼ばれている（例えば、非特許文献５を参照）。
【００２６】
サリサイドプロセスにおいて、高融点金属材料としてＴｉを用いた場合、通常安定なシリサイド層（ＴｉＳｉ２（Ｃ５４ ｐｈａｓｅ））を形成するためには、準安定状態のシリサイド （Ｔｉ５Ｓｉ３ 又は ＴｉＳｉ２（Ｃ４９ ｐｈａｓｅ））を低温（１ｓｔ  ＲＴＡ）で形成した後、８５０℃以上の熱処理（２ｎｄ ＲＴＡ）が必要である（例えば、非特許文献６を参照）。また、一般にＳｉ上にシリサイドを形成する過程で、Ｓｉにドープされた不純物は再分布するため、形成プロセスでの配慮が必要である。以上の観点より、金属材料の中からＴＦＴプロセスにマッチした材料の選択とプロセスの組み立て方が最終的なデバイスの性能を左右し、極めて重要である。
【００２７】
また、良好なシリサイドを形成するためには、ガス中または高融点金属膜自身の中の不純物酸素を徹底的に排除しなければならない。酸化物生成の自由エネルギーから判断すると、ＴｉやＺｒを除くほとんどの材料はＳｉよりも酸化物の生成自由エネルギーが小さく熱処理中に界面にＳｉＯ２を形成し、導通不良など種々のトラブルを招くことが予測される。このように６００℃以下という制限条件下では、ＬＳＩでの経験が少なく、これらを根本的に見直したプロセス設計が必要である（例えば、非特許文献７を参照）。
【先行技術文献】
【非特許文献】
【００２８】
【非特許文献１】P.G. LeComber, W.E. Spear and A. Ghaith “Amorphous-Silicon Field-Effect Device and Possible Application” Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979
【非特許文献２】フラットパネルディスプレイ１９９８，ｐｐ．２０６−２２２
【非特許文献３】フラットパネルディスプレイ２００３，ｐｐ．１６４−１８４
【非特許文献４】T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda, “10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing” Jpn. J. Appl. Phys, Vol.41,  Part 1, No.4B, April 2002, pp.2394-2398
【非特許文献５】T. Shibata, K.Hieda, M. Sato, M. Konaka, R. L. M. Dang, and H. Iizuka,Tech. Dig. Int. Electron Devices Meet., Washington, D. C., 1981(IEEE, New York, 1981) p. 647
【非特許文献６】H. Kotaki, K Mitsuhashi, J. Takagi, Y. Akagi and M. Koba,“Low Resistance and Thermally Stable Ti-Silicided Shallow Junction Formed by Advanced 2-Step Rapid Thermal Processing and Its Application to Deep Submicron Contact” Jpn. J. Appl. Phys., Vol.32, Part 1, No.1B, January 1993, pp.389-395
【非特許文献７】H. Kotaki, M. Nakano, S. Hayashida, S.Kakimoto, K Mitsuhash, and J. Takagi, “Novel Oxygen Free Titanium Silicidation (OFS) Processing for Low Resistance and Thermally Stable SALICIDE (Self-Aligned Silicide) in Deep Submicron Dual Gate CMOS (Complementary Metal-Oxide Semiconductors)” Jpn. J. Appl. Phys., Vol.34, Part 1, No.2B, February 1995, pp.776-781
【発明の開示】
【発明が解決しようとする課題】
【００２９】
デバイスを微細化し、集積度の向上を図ると共にデバイスを高速化するためには、二次元方向の微細化だけではなく、縦方向の微細化つまり、各層の薄膜化等が必要となる。しかしながら、二次元方向の微細化に伴うデバイスの高速化とはトレードオフの現象として、縦（深さ）方向の微細化つまり薄膜化による抵抗増大やコンタクト抵抗の増大、寄生容量増大等が新たな課題となる。また、浅い接合形成においては、イオン注入によって導入される結晶欠陥に基づく接合リークや、特に前述したＳＡＬＩＣＩＤＥプロセスの場合には、不均一なシリサイド膜成長やジャンクション破壊等の問題が顕在化してくることが予想される。
【００３０】
本発明は、以上のような事情を考慮してなされ、将来中核技術のひとつになると考えられるシリサイド技術に関して、その低抵抗性の利点や性質を利用したプロセスの提案ならびにレイアウト方法の提案を行なうものである。
【００３１】
即ち、本発明の目的は、コンタクトおよび配線形成時の合わせマージンがゼロであり、集積度を大幅に向上させることが出来、パターンレイアウトの自由度の拡大を可能とする、優れた素子特性を有する薄膜半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３２】
上記課題を解決するため、本発明の第１の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ソース領域又はドレイン領域の表面に形成された高融点金属と半導体との化合物からなる層、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域又はドレイン領域に接続された局所配線を具備し、前記局所配線は、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との２層構造、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなることを特徴とする薄膜半導体装置を提供する。
【００３３】
この薄膜半導体装置は、前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層及び第１導電型の不純物を含む積上げドレイン多結晶半導体層を更に具備し、前記積上げソース多結晶半導体層及び積上げドレイン多結晶半導体層の表面に前記化合物膜が形成されているものとすることが出来る。
【００３４】
また、この薄膜半導体装置は、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサーを更に具備することが出来る。
【００３５】
本発明の第２の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層、前記凸型ソース多結晶半導体層又は凸型ドレイン多結晶半導体層の表面に形成された高融点金属と半導体との化合物からなる第１の化合物層及び第２の化合物層、及び前記ソース領域又はドレイン領域と、隣接する薄膜半導体装置のソース領域又はドレイン領域とを接続する局所配線を具備し、前記局所配線は、前記第１の化合物層又は第２の化合物層上の高融点金属層、及びこの高融点金属層の延長からなることを特徴とする薄膜半導体装置を提供する。
【００３６】
以上の薄膜半導体装置において、前記高融点金属として、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることが出来る。
【００３７】
また、以上の薄膜半導体装置において、前記局所配線は、近接する薄膜半導体素子との間の、ソース領域及びドレイン領域間の配線、ソース領域及びソース領域間の配線、ドレイン領域及びドレイン領域間の配線、及びソース領域又はドレイン領域からの短距離引き出し線からなる群から選ばれた配線とすることが出来る。
【００３８】
本発明の第３の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の第１導電型の不純物を導入する工程、得られた構造上に絶縁膜を形成した後、エッチバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に高濃度の第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、熱処理を施して、前記高融点金属と半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び前記高融点金属膜と前記二層構造膜をパターニングし、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００３９】
本発明の第４の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の第１導電型の不純物を導入する工程、得られた構造上に絶縁膜を形成した後、エッチバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に高濃度の第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程、得られた構造の表面に非晶質半導体層を形成する工程、前記非晶質半導体層に第１導電型の不純物を導入する工程、熱処理を施して、前記非晶質半導体層の結晶化領域上の部分のみを活性化及び結晶回復させる工程、及び選択エッチングにより、前記結晶化領域上の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的にソース領域及びドレイン領域上に多結晶半導体からなるソース拡散層及びドレイン拡散層を形成する工程、得られた構造の表面に高融点金属膜を形成する工程、熱処理を施して、前記高融点金属と半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び前記高融点金属膜と前記二層構造膜をパターニングし、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００４０】
本発明の第５の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の第１導電型の不純物を導入する工程、得られた構造上に絶縁膜を形成した後、エッチバックし、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に高濃度の第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、前記第１及び第２のコンタクトホール内を埋めるように、前記層間絶縁膜上に非晶質半導体層を形成する工程、前記非晶質半導体層に第１導電型の不純物を導入する工程、第１の熱処理を施して、前記非晶質半導体層に含まれる不純物を活性化並びに前記非晶質半導体層を結晶回復させる工程、選択エッチングにより、前記第１及び第２のコンタクトホール内の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的に第１及び第２のコンタクトホール内に多結晶半導体を埋め込み、埋め込まれた多結晶半導体からなる凸型ソース多結晶半導体層及び凸型ドレイン多結晶半導体層を形成する工程、全面に高融点金属膜を形成する工程、第２の熱処理を施して、前記高融点金属と前記第１及び第２のコンタクトホール内の多結晶半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び前記高融点金属膜と前記二層構造膜をパターニングし、前記凸型ソース多結晶半導体層又は凸型ドレイン多結晶半導体層上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記凸型ソース多結晶半導体層又は凸型ドレイン多結晶半導体層の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００４１】
本発明の第６の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に第１導電型の不純物を導入する工程、得られた構造の表面に低温酸化膜エッチストッパー、低温窒化膜エッチストッパーおよびサイドウォールスペーサー形成用低温酸化膜の３層を連続して形成する工程、得られた構造をエッチバックし、前記ゲート電極の側壁に３層構造のサイドウォールスペーサーを形成する工程、前記ゲート電極およびサイドウォールスペーサーをマスクとして用いて、前記低温窒化膜エッチストッパーの露出する部分を除去する工程、及び前記低温酸化膜エッチストッパーを不純物導入のスルー酸化膜として用いて、第１導電型の不純物を導入して、ソース領域及びドレイン領域を形成する工程スルー酸化膜を除去する工程、得られた構造の表面に高融点金属膜を形成する工程、熱処理を施して、前記高融点金属と半導体とを反応させて、その界面に高融点金属と半導体との化合物を生成し、半導体以外の部分の上を高融点金属膜のままとし、半導体の上に高融点金属膜と化合物膜の二層構造膜を形成する工程、及び前記高融点金属膜と前記二層構造膜をパターニングし、前記ソース領域又はドレイン領域の少なくとも一部の上に形成された前記化合物層と高融点金属層との二層構造膜、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなる、前記ソース領域又はドレイン領域に接続する局所配線を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００４２】
以上の薄膜半導体装置の製造方法において、エッチバック工程は、高密度プラズマエッチング装置を用いて結晶化領域の半導体が露出するまでエッチングし、ゲート電極の両側にサイドウォールスペーサを形成することにより行うことが出来る。
【００４３】
また、以上の薄膜半導体装置の製造方法において、前記局所配線の形成工程は、水酸化アンモニウム（ＮＨ４ＯＨ）及び過酸化水素水（Ｈ２Ｏ２）を含む水溶液によりエッチングすることにより行うことが出来る。
【００４４】
また、前記熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行わうことが出来る。
【００４５】
また、前記熱処理は、６００℃以下、好ましくは５００℃以下の低温プロセスとすることが出来る。
【００４６】
本発明の第７の態様は、上述した薄膜半導体装置を備えることを特徴とする表示装置を提供する。
【発明の効果】
【００４７】
本発明によると、所定の局所配線（ローカルインターコネクト）を採用することにより、コンタクトおよび配線形成時の合わせマージンがゼロとなり、集積度を大幅に向上させることができるとともに、パターンレイアウトの自由度を拡大することが可能であるという優れた効果を得ることが出来る、優れた素子特性を有する薄膜半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００４８】
【図１】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図３】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図４】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図５】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図６】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図７】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図８】実施例１により得たポリシリコン薄膜トランジスタのレイアウト図である。
【図９】実施例２に係るポリシリコン薄膜トランジスタの断面図である。
【図１０】実施例３に係るポリシリコン薄膜トランジスタの断面図である。
【図１１】実施例４に係るポリシリコン薄膜トランジスタの断面図である。
【図１２】実施例５に係るポリシリコン薄膜トランジスタの断面図である。
【図１３】図１〜図１２に示す薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図１４】液晶表示装置の概略的な断面構造を示す図である。
【図１５】図１４に示す表示画素周辺の等価回路を示す図である。
【発明を実施するための形態】
【００４９】
以下、本発明の実施形態について、添付図面を参照して説明する。
【００５０】
本発明の一実施形態に係る薄膜半導体装置は、ソース領域又はドレイン領域に接続された局所配線が、ソース領域又はドレイン領域の少なくとも一部の上に形成された化合物層と高融点金属層との２層構造、及び前記ソース領域又はドレイン領域の外側に形成された前記高融点金属層の延長からなることを特徴とする。即ち、ソース領域及びドレイン領域の上には、高融点金属及び半導体の化合物層と、高融点金属層との２層構造が形成され、ソース領域又はドレイン領域の外側には化合物層が存在せず、前記高融点金属層の延長である単層構造となっている。
【００５１】
このような構造の局所配線（ローカルインターコネクト）は、具体的には、近接する薄膜半導体素子との間の、ソース領域及びドレイン領域間の配線、ソース領域及びソース領域間の配線、ドレイン領域及びドレイン領域間の配線、及びソース領域又はドレイン領域からの短距離引き出し線に適用することができ、このような局所配線を設けることにより、コンタクトおよび配線形成時の合わせマージンがゼロとなり、二次元的な最小寸法の制約事項が半導体、例えば、シリコン活性層のみとなり、シリコン活性層の最小寸法で決まるデザインルールで規定されることによって、一次元寸法縮小率が約７０％、面積縮小率が約５０％となり、その結果、集積度を約４倍に向上させることができる。また、パターンレイアウトの自由度が拡大するという効果も得られる。
【００５２】
以下、本発明をポリシリコン薄膜トランジスタ（ＴＦＴ）の製造に適用した種々の実施例について説明する。なお、ポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いることが出来る。
【００５３】
実施例１
図１〜図７は、本発明の第１の実施例に係るポリシリコンＴＦＴを製造する方法を工程順に示すＴＦＴ素子部の断面模式図である。
【００５４】
まず、図１（ａ）に示すように、例えば、フラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる透明絶縁性基板１０を用意する。なお、透明絶縁性基板１０としては、プラスティック基板でもよい。基板１０に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
【００５５】
次いで、図１（ｂ）に示すように、アンダーコート層１１、１２を透明絶縁性基板１０上に形成する。このアンダーコート層１１、１２は例えばプラズマＣＶＤ法によって透明絶縁性基板１０上に堆積される、厚さ５０ｎｍの窒化膜系絶縁膜１１および厚さ１００ｎｍのシリコン酸化膜（Ｓｉ０２）１２である。
【００５６】
次に、図１（ｃ）に示すように、非晶質半導体層１３をアンダーコート層１１、１２上に形成する。この半導体層１３は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層１２のシリコン酸化膜上に堆積される、例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。その後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理を行なうこともある。
【００５７】
また、半導体層１３の上に光透過性絶縁膜（図示せず）を結晶化用犠牲膜として半導体層１３上に形成する場合もある。この光透過性絶縁膜は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により堆積される厚さ１０ｎｍのシリコン酸化膜である。後述するレーザーアニール方法によっては、この光透過性絶縁膜を形成しない場合もある。
【００５８】
その後、図１（ｄ）に示すように、アモルファスシリコンを結晶化するために例えばＸｅＣｌやＫｒＦエキシマレーザ１４をエネルギー光として用いて、レーザアニール処理を行なう。ＫｒＦエキシマレーザは光透過性絶縁膜（図示せず）を介して半導体層１３に照射され、これにより半導体層１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度はおよそ３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体層１３内では、アモルファスシリコンが多結晶シリコンとして結晶化される。
【００５９】
図２（ａ）は、レーザーアニール処理が施された後に光透過性絶縁膜（図示せず）を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体層１５が露出した状態を示す。
【００６０】
この状態で半導体層１５上にレジスト材を塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクとして用いたドライエッチング処理により、半導体層１５をパターニングし、半導体層パターン１６を形成する。このドライエッチング処理では、例えばＣＦ４とＯ２の混合ガスがエッチングガスとして用いられる。ドライエッチング後、レジストパターンを有機剥離液浸漬処理により半導体層パターン１６上から除去し、図２（ｂ）に示す構造を得る。
【００６１】
次に、図２（ｃ）に示すように、半導体パターン１６上にゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、例えばプラズマＣＶＤ法により半導体パターン１６上に堆積される厚さ３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
【００６２】
その後、半導体パターン１６のｎ型ＭＯＳおよびｐ型ＭＯＳとなる領域に対して、極低濃度の不純物を注入することもある。ｎ型ＭＯＳトランジスタの閾値制御のためには、ｐ型の不純物ドーピングが実施される。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成されるため、ｎ型ならびにｐ型のＴＦＴの閾値電圧Ｖｔｈを精密に制御することを目的として実施される。ｎ型ＴＦＴの形成用として、閾値電圧Ｖｔｈを精密に制御するためには、ドーピング条件は、例えば、４９ＢＦ２＋，５０ｋｅＶ，５×１０１２／ｃｍ２で実施される。この場合、ｐ型ＭＯＳトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるｐ型ＭＯＳトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図ることもある。本工程では、イオン注入によりｎ型ＭＯＳトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも可能である。
【００６３】
その後、ｐ型ＭＯＳトランジスタの閾値制御のためｎ型の不純物ドーピング用のフォトマスク（図示せず）を形成した後、ｎ型の不純物ドーピングを実施する。このときのドーピング条件は、不純物として３１Ｐ＋を用い、加速電圧５０ｋｅＶ、ドーズ量５×１０１２／ｃｍ２である。これら閾値電圧制御のための不純物導入工程は、閾値電圧Ｖｔｈが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、ｎ型のみもしくはｐ型のみあるいは両方の工程が省略されることがある。
【００６４】
以上により、ｎ型およびｐ型ＭＯＳが形成される領域に所望の濃度の不純物ドーピングが完了し、フォトレジストを有機剥離液浸漬処理により除去する。その後、Ｓｉ中に注入されたイオンを活性化させるための活性化熱処理が必要であるが、一般的には、後の熱処理工程において一括して実施する。
【００６５】
次に、ゲート絶縁膜１７上に電極層を形成する。この電極層は、例えばスパッタリングによりゲート絶縁膜１７のシリコン酸化膜上に堆積される厚さ２００ｎｍの高融点金属層ＭｏＷである。この膜は、例えば基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で、ＤＣスパッタリングにより行われる。
【００６６】
その後、レジスト材を電極層上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとして用いたドライエッチング処理により電極層を連続してパターニングし、ゲート電極１８を形成する。このドライエッチング処理では、例えばＣｌ２とＯ２の混合ガスをエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングによりゲート電極層の微細加工が実施される。その後、ゲート電極１８上のレジストパターンがＯ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去され、図２（ｄ）に示す構造が得られる。
【００６７】
次に、図３（ａ）に示すように、工程がｎ型ＭＯＳおよびｐ型ＭＯＳの両者に対して一括して半導体パターン１６に、スルー酸化膜（ゲート酸化膜１７のエッチング後残膜）を通して、Ｓｉ又はＧｅのイオン注入（もしくはドーピング）を行う。この工程は、後にｎ型およびｐ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−注入）と高濃度の不純物注入（ｎ＋およびｐ＋注入）時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために行うもので、結晶回復を容易にするために実施するものである。
【００６８】
この工程の目的は、Ｓｉイオン注入の際の注入エネルギーによって強制的にＳｉ結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Ｓｉプリアモルファス化（ＰＡＩ：Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ  Ｉｍｐｌａｎｔｓ）とも呼ばれている。このときのＰＡＩ条件は、Ｓｉ＋，３５ｋｅＶ，２×１０１５／ｃｍ２で実施される。
【００６９】
その後、フォトリソグラフィーによりｎ型およびｐ型の低濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型およびｐ型の低濃度不純物１９がゲート電極１８およびレジストパターンをマスクとして用いて前記アモルファス化された半導体パターン１６に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体パターン１６にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体パターン１６にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴの半導体パターン１６を覆った状態で行われる。
【００７０】
その後、ｎ型もしくはｐ型の低濃度不純物導入のためのレジストパターンを除去し、もう一方のｐ型もしくはｎ型の低濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、低濃度不純物がゲート電極１８およびレジストパターンをマスクとして用いて前記アモルファス化された半導体パターン１６に添加される。尚、ｎ型およびｐ型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，５×１０１３／ｃｍ２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２＋，３５ｋｅＶ，５×１０１３／ｃｍ２である。
【００７１】
ｐチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターンが除去される。尚、ｐチャネル型ポリシリコンＴＦＴに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。
【００７２】
図３（ｂ）に示す断面図は、低濃度の不純物が導入され、低濃度不純物層２０が形成された状態を示したものである。
【００７３】
次に、図３（ｃ）に示すように、プラズマＣＶＤ法を用いて、サイドウォールスペーサーを形成するための絶縁膜２１（サイドウォールスペーサー用犠牲膜ＳｉＯ２）を形成する。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。
【００７４】
次いで、図３（ｄ）に示すように、サイドウォールスペーサー２２形成のための絶縁膜２１のドライエッチングが実施される。この場合、絶縁膜２１を膜厚分だけ均一にエッチ戻し（エッチバック）する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてＣＨＦ３ガスを用いたＲＩＥ（リアクティブイオンエッチング）方式により実施される。本工程のサイドウォールスペーサー２２の形成においては、所望のサイドウォール幅Ｗを得るために、前記絶縁膜２１の膜厚が調整される。本実施形態では、サイドウォール幅Ｗは絶縁膜２１の膜厚を調整することにより、０．２μｍが採用された。図３（ｄ）は、ゲート電極１８の側壁にサイドウォールスペーサー２２が形成された状態を示したものである。
【００７５】
次に、図４（ａ）に示す工程では、先ずフォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型もしくはｐ型の高濃度不純物２３を、サイドウォール膜を付加したゲート電極１８およびレジストパターン（図示せず）をマスクとして用いて前記半導体層１６に添加する。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体層１６にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体層１６にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴの半導体層１６を覆った状態で行われる。
【００７６】
その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、高濃度不純物２３をサイドウォール膜を付加したゲート電極１８およびレジストパターン（図示せず）をマスクとして用いて半導体層１６に添加し、高濃度不純物層２４を形成する。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２＋，３５ｋｅＶ，２×１０１５／ｃｍ−２である。ｐチャネル型もしくは、ｎチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）が除去される。
【００７７】
次に、図４（ｂ）に示すように、高融点金属と半導体との化合物からなる層、例えば、高融点金属シリサイド膜を形成するための前段階として、従来通りの方法で、高融点金属膜２５を形成する。この高融点金属膜２５は、通常高真空状態まで排気した後ＤＣマグネトロンスパッタリング方式により形成される。本実施例においては、ＲＦパワーと真空度を調整することにより、膜厚５０ｎｍの高融点金属を採用した。形成された高融点金属層２５は（１１１）配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるがいずれも多結晶状態には変わりがなかった。
【００７８】
その後、図４（ｃ）に示すように、シリサイド化熱処理として高融点金属膜２５に対してランプアニール光等を全面照射し、熱処理を実施する。この熱処理によって、ソース形成予定領域およびドレイン形成予定領域のＳｉと高融点金属２５が反応することにより、界面に高融点金属シリサイド２６が形成される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。本実施例では、熱処理として、タングステンのハロゲンランプを用いたＲＴＡ（ラピッドサーマルアニーリング）装置を用いて５００℃以下の温度で実施した。
【００７９】
次いで、図５（ａ）に示すように、高融点金属シリサイド２６を形成した後、本発明の特徴をなすローカルインターコネクト（局所配線）を形成するためのフォトリソグラフィーを実施し、レジストパターン２７を形成する。
【００８０】
そして、図５（ｂ）に示すように、レジストパターン２７をマスクとして用いて未反応の高融点金属材料をエッチングすることによって、露出する部分の未反応の高融点金属層を除去し、Ｓｉ活性層１６上では高融点金属シリサイド２６を露出させ、その他の部分は酸化膜を露出させる。その結果、自己整合的にソース予定領域およびドレイン予定領域に高融点金属シリサイド２６が形成され、かつ、レジストパターン２７でマスクされた部分では、高融点金属２５／高融点金属シリサイド２６の積層と高融点金属層２５とからなるローカルインターコネクト（局所配線）２８が形成される。
【００８１】
この選択エッチング処理では、ＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液を用いたウェットエッチングが用いられる。
【００８２】
次に、図５（ｃ）に示すように、フォトレジスト２７をローカルインターコネクト（局所配線）２８上から除去し、ローカルインターコネクト（局所配線）２８が完成する。
【００８３】
以上、図４（ｂ）〜図５（ｃ）までが自己整合シリサイドソース・ドレインローカル配線構造ＴＦＴの心臓部分であり、これらの工程は、各種デバイス構造に適用可能である。その後、共通プロセスとして、以下の後続プロセスが実施される。
【００８４】
図６（ａ）は、図５（ｃ）の左側の素子のみを示したものである。
【００８５】
次に、図６（ｂ）に示すように、ゲート電極１８、ソース・ドレイン領域の高融点シリサイド２６、およびローカルインターコネクト（局所配線）２８上に、層間絶縁膜２９を形成する。この層間絶縁膜２９は、例えばプラズマＣＶＤ法によって高融点金属のゲート電極１８並びにソース領域およびドレイン領域の上に堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度３５０℃という条件で行われる。
【００８６】
図６（ｃ）に示す工程では、フォトリソグラフィーによりレジストパターン（図示せず）を形成した後、層間絶縁膜２９に対し、レジストパターンをマスクとして用いたドライエッチング処理を施し、ゲート電極１８、ソース領域およびローカルインターコネクト（局所配線）２８の所定の位置をそれぞれ開口し、コンタクトホール３０を形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。図６（ｃ）は、レジストパターンを層間絶縁膜２９上から除去された状態を示したものである。レジストの剥離は、Ｏ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により行われる。
【００８７】
その後、コンタクトホール３０内及び層間絶縁膜２９上に金属電極膜（図示せず）を形成する。この金属電極膜は、例えばＤＣスパッタリングにより成膜された厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉから成る積層膜である。これらのスパッタリング条件は、先ずＴｉ：１００ｎｍ成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行なわれる。アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの条件下で行なわれる。
【００８８】
続いて、レジスト材を金属電極膜上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。その後、レジストパターンをマスクとして用いたドライエッチング処理により金属電極膜をパターニングし、ソース電極３１を形成する。このドライエッチング処理では、例えばＢＣｌ３およびＣｌ２がエッチングガスとして用いられ、ＢＣｌ３の流量３０ＳＣＣＭ、Ｃｌ２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Ｗの条件下で、アルミニウムおよびＴｉの積層膜が一括してエッチングされる。
【００８９】
その後、レジストパターンを除去し、図７に示すようなポリシリコンＴＦＴが完成する。
【００９０】
図８は、以上の製造プロセスにより得たポリシリコンＴＦＴのレイアウト図を示す。図８に示すように、左側のＴＦＴのドレイン領域と右側のＴＦＴのソース領域とが、局所配線（ローカルインターコネクト）を介して接続されている。
【００９１】
実施例２
本実施例では、コンタクトプラグ型のＴＦＴにローカルインターコネクト構造を応用したＴＦＴを示す。
【００９２】
図９に示すように、層間絶縁膜２９のソース領域側にコンタクト孔が形成され、その中にコンタクトプラグ３５が埋め込まれている。それ以外の構成は、図７に示すＴＦＴと同様であり、ドレイン領域側には、ローカルインターコネクト２８が形成されている。
【００９３】
コンタクトプラグ３５の埋め込みは、例えば、次のようにして行うことが出来る。
【００９４】
１．アモルファスシリコンの埋め込み
コンタクト孔が開口された層間絶縁膜２９上に、不純物を含む非晶質半導体膜、例えばアモルファスシリコンシリコン膜を、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により、Ｓｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃という条件で成膜し、例えば、反応性イオンエッチング法を用いてエッチバックし、コンタクト孔内のみにアモルファスシリコンシリコンを埋め込む。
【００９５】
２．選択ＣＶＤを用いたタングステンの埋め込み
層間絶縁膜２９のコンタクト孔内のみに選択ＣＶＤにより、高融点金属、例えばタングステンを埋め込む。
【００９６】
３．非選択ＣＶＤを用いたタングステンの埋め込み
コンタクト孔が開口された層間絶縁膜２９上に、ＣＶＤにより高融点金属、例えばタングステン膜を成膜し、次いでエッチバックしてコンタクト孔内のみにタングステンを埋め込む。
【００９７】
４．シリサイド変換コンタクトプラグ
上記１の方法でコンタクト孔内のみに、非晶質半導体膜、例えばアモルファスシリコンシリコン膜（ａ−Ｓｉ）を埋め込んだ後、熱処理してアモルファスシリコンシリコンを多結晶シリコンとし、次いで、全面に高融点金属膜を形成し、熱処理して高融点金属とコンタクト孔に埋め込まれた多結晶シリコンの界面に高融点金属シリサイドを形成する。
【００９８】
実施例３
本実施例では、シリサイド積み上げソース・ドレイン構造のＴＦＴにローカルインターコネクト構造を応用したＴＦＴを示す。
【００９９】
図１０に示すように、ソース・ドレイン領域の表面に積み上げソース・ドレイン拡散層３６を形成し、更に、積み上げソース・ドレイン拡散層上に、高融点金属のシリサイド膜２６が形成されている。
【０１００】
このようなシリサイド積み上げソース・ドレイン構造は、次のようにして形成される。即ち、まず、図３（ｃ）に示すように、ゲート電極の側壁にサイドウォールスペーサを形成した後、得られた構造の表面に積上げソース及びドレイン層形成用の非晶質シリコン層を形成し、ゲート電極及びサイドウォールスペーサをマスクとして用いて、半導体層及び非晶質シリコン層に高濃度の不純物を導入し、半導体層にソース拡散部及びドレイン拡散部を形成し、６００℃以下の温度で熱処理して、半導体層及び非晶質シリコン層に導入された不純物を活性化するとともに、半導体層上の非晶質シリコン層のみを結晶回復させて、固相成長により多結晶シリコン層を形成し、選択エッチングにより、半導体層上の多結晶シリコン層のみを残し、その他の領域の非晶質シリコン層を除去することにより、ソース領域上に多結晶シリコンからなる積上げソース拡散層を、ドレイン領域上に多結晶シリコンからなる積上げドレイン拡散層をそれぞれ自己整合的に形成する。
【０１０１】
次いで、実施例１と同様に、図４（ｂ）〜図６（ｂ）に示す工程を経て、図１２に示すような、積み上げソース・ドレイン拡散層３６に更にシリサイド膜２６を形成したＴＦＴが得られる。なお、ドレイン領域側には、ローカルインターコネクト２８が形成されている。
【０１０２】
実施例４
本実施例では、シリサイド化凸型ソース・ドレイン構造ＴＦＴにローカルインターコネクト構造を応用したＴＦＴを示す。
【０１０３】
図１１に示すように、ソース・ドレイン領域上の層間絶縁膜２９に形成されたコンタクト孔に、不純物を含む多結晶シリコン３７が埋め込まれ、凸型ソース・ドレイン構造とされているとともに、その表面に高融点金属シリサイド層３８が形成されている。
【０１０４】
なお、ローカルインターコネクト３９は、この高融点金属シリサイド層３８に接続されている。
【０１０５】
このようなシリサイド化凸型ソース・ドレイン構造は、次のようにして形成される。即ち、実施例１において、図４（ｂ）〜図５（ｃ）に示すローカルインターコネクト形成工程を行わずに、図４（ａ）に示す工程から図６（ｃ）に示す工程に移行して、層間絶縁膜２９を形成し、図６（ｃ）に示すように、この層間絶縁膜２９にコンタクト孔３０を形成する。次いで、層間絶縁膜２９上にアモルファスシリコンを形成し、アモルファスリリコン層に不純物を導入し、アモルファスシリコン層に熱処理を施して、アモルファス半導体層内の不純物を活性化するとともに、ソース領域及びドレイン領域に接するコンタクトホール内に埋め込まれたアモルファス半導体を結晶回復させ、多結晶シリコンとし、選択エッチングによりアモルファスリシリコン層を除去して、コンタクトホール内の多結晶シリコンのみを残すことにより、自己整合的にコンタクトホール３０に埋め込まれた多結晶シリコンからなる凸型ソース・ドレイン拡散層３７をそれぞれ形成する。
【０１０６】
その後、高融点金属膜を形成し、ランプアニール光等の全面照射により熱処理し、多結晶シリコンと高融点金属を反応させることにより、高融点金属シリサイド層３８を形成する。
【０１０７】
次に、図５（ａ）〜（ｃ）と同様の工程により、レジストで覆われていない未反応の高融点金属材料を溶解し、凸型ドレイン拡散層上の高融点金属シリサイド膜３８に接続するローカルインターコネクト３９が形成される。
【０１０８】
実施例５
本実施例では、エッチストッパー型シリサイド構造ＴＦＴにローカルインターコネクト構造を応用したＴＦＴを示す。
【０１０９】
図１２に示すように、ソース・ドレイン領域の表面に高融点金属のシリサイド膜２６が形成され、ドレイン領域に接続するローカルインターコネクト２８が形成されているとともに、ゲート電極１８の側壁に、サイドウォール低温酸化膜４０ｃ／低温窒化膜４０ｂ／低温酸化膜４０ａから成る３層構造のサイドウォールスペーサー４０が形成されている。
【０１１０】
このような３層構造のサイドウォールスペーサーは、次のようにして形成される。即ち、図３（ｂ）に示すように、半導体パターン１６に低濃度不純物層２０が形成された後、３層構造サイドウォールスペーサーの第１層目として、プラズマＣＶＤ法を用いて、低温酸化膜エッチストッパー膜４０ａを形成し、次いで、３層構造サイドウォールスペーサーの第２層目として、プラズマＣＶＤ法を用いて、低温窒化膜エッチストッパー膜４０ｂを形成し、更に、プラズマＣＶＤ法を用いて、サイドウォールスペーサーの主要部をなす低温酸化膜（サイドウォールスペーサー用犠牲膜ＳｉＯ２）４０ｃを形成する。
【０１１１】
低温酸化膜エッチストッパー膜４０ａの成膜条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。また、低温窒化膜エッチストッパー膜４０ｂの成膜条件は、例えば、反応ガスとしてＳｉＨ４ガスとＮＨ３ガスを用いて、成膜温度３５０℃の条件で実施される。更に、低温酸化膜（サイドウォールスペーサー用犠牲膜ＳｉＯ２）４０ｃの成膜条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。
【０１１２】
次に、方向性のドライエッチング、例えば、エッチングガスとしてＣＨＦ３ガスを用いたＲＩＥ（リアクティブイオンエッチング）により低温酸化膜４０ｃをエッチング処理し、次いで、低温窒化膜エッチストッパー４０ｂの露出する部分を除去して、サイドウォール低温酸化膜４０ｃ／低温窒化膜ｂ／低温酸化膜ａから成る３層構造のサイドウォールスペーサー４０が形成される。
【０１１３】
次に、以上の実施例で得られたポリシリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。
【０１１４】
図１３は上記ＴＦＴを用いて作成された液晶表示装置の概略的な回路構成を示し、図１４はこの液晶表示装置の概略的な断面構造を示し、図１５は表示画素周辺の等価回路を示す。
【０１１５】
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
【０１１６】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１０３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１０４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
【０１１７】
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
【０１１８】
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【０１１９】
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
【０１２０】
尚、対向電極ＣＥは、図１３に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
【０１２１】
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路１０４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【０１２２】
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
【０１２３】
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。
【０１２４】
図１３に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
【０１２５】
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
【０１２６】
さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
【０１２７】
薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
【０１２８】
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
【０１２９】
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【符号の説明】
【０１３０】
１０…透明絶縁性基板（ガラス基板）、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ２膜）、１３…半導体層（アモルファスシリコン層）、１４…レーザー照射光、１５…結晶化された半導体層（ポリシリコン層）、１６…アイランド化された半導体パターン、１７…ゲート絶縁膜、１８…ゲート電極パターン、１９…イオン注入（ドーピング）〔ｎ−およびｐ−低濃度不純物注入〕、２０…ｎ−およびｐ−低濃度不純物注入層、２１…サイドウォール形成用絶縁膜、２２…サイドウォールスペーサ、２３…イオン注入（ドーピング）〔ｎ−およびｐ−低濃度不純物注入〕、２４…ｎ＋およびｐ＋高濃度不純物注入層、２５…高融点金属膜、２６…高融点金属シリサイド膜、２７…レジスト膜、２８…ローカルインターコネクト、２９…層間絶縁膜、３０…コンタクトホール、３１…ソース電極、３５…コンタクトプラグ、３６…積み上げソース・ドレイン拡散層、３７…凸型ソース・ドレイン拡散層、３８…高融点金属シリサイド膜、３９…ローカルインターコネクト、４０…サイドウォールスペーサー、４０ａ…低温酸化膜、４０ｂ…低温窒化膜、４０ｃ…サイドウォール低温酸化膜、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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