(57)【要約】【課題】コスト上昇を抑制しつつソースドライバやゲートドライバからの出力電圧の振幅を小さくすることのできる表示装置を提供する。【解決手段】表示装置において、画素形成部Ａ１１〜Ａｇ８，ゲート配線Ｇ１〜Ｇｇ，および補助容量配線Ｃ１〜Ｃｇを複数（例えば４個）のグループにグループ化する。また、各グループに含まれる補助容量配線を第１極性容量配線と第２極性容量配線とに分ける。補助容量ドライバ５００は、選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位を与え、選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位を与える。【選択図】図１
2009075418.tif 000002
【特許請求の範囲】
【請求項１】
複数の映像信号線、前記複数の映像信号線と交差する複数の走査信号線、前記複数の映像信号線と前記複数の走査信号線との交差部に対応して設けられ、対応する走査信号線に与えられる走査信号によって導通状態が制御されるスイッチング素子、前記スイッチング素子を介して対応する映像信号線と電気的に接続された画素電極、前記画素電極との間に第１の所定容量が形成され固定電位が与えられる共通電極、および前記画素電極との間に第２の所定容量が形成されるように、かつ、前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線を含む表示部と、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、前記複数の映像信号線に映像信号を印加する映像信号線駆動回路と、前記複数の補助容量配線を駆動する補助容量配線駆動回路とを備える表示装置であって、
複数の補助容量配線を１組とし、かつ、各組を構成する補助容量配線と当該補助容量配線に対応して設けられている走査信号線、スイッチング素子、および画素電極とによって１つのグループが形成されるように、前記複数の補助容量配線が複数の組にグループ化され、
任意のグループに着目したとき、
１画面分の表示が行われる期間である１フレーム期間は、当該グループに含まれる走査信号線が順次に駆動される期間である選択期間と当該グループ以外のグループに含まれる走査信号線が順次に駆動される期間である非選択期間とからなり、
当該グループに含まれる補助容量配線は、互いに電気的に接続された２本以上の補助容量配線からなる第１極性容量配線と、互いに電気的に接続された２本以上の補助容量配線であって前記第１極性容量配線に含まれる補助容量配線以外の補助容量配線である第２極性容量配線とに分けられ、
前記映像信号線駆動回路は、当該グループに含まれる第１極性容量配線に対応して設けられている画素電極と当該グループに含まれる第２極性容量配線に対応して設けられている画素電極とでは異なる極性の電圧が前記選択期間に書き込まれるように、前記映像信号を前記複数の映像信号線に印加し、
前記補助容量配線駆動回路は、各フレーム期間において、前記選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位を与え、前記選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位を与え、前記共通電極の電位を基準としたときに前記非選択期間に印加される電圧の極性が前記第１極性容量配線と前記第２極性容量配線とでは逆になるように前記第１極性容量配線と前記第２極性容量配線とに電位を与えることを特徴とする、表示装置。
【請求項２】
任意のグループに着目したとき、前記補助容量配線駆動回路は、
第Ｎフレーム（Ｎは自然数）においては、前記選択期間には、１または複数の電位からなる所定の第１波形電位を当該グループに含まれる第１および第２極性容量配線に与え、前記非選択期間には、所定の第２電位を当該グループに含まれる第１極性容量配線に与えるとともに前記第２電位よりも高い電位である所定の第３電位を当該グループに含まれる第２極性容量配線に与え、
第（Ｎ＋１）フレームにおいては、前記選択期間には、前記第１波形電位を当該グループに含まれる第１および第２極性容量配線に与え、前記非選択期間には、前記第３電位を当該グループに含まれる第１極性容量配線に与えるとともに前記第２電位を当該グループに含まれる第２極性容量配線に与えることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記第１波形電位は、１つの電位からなり、
前記補助容量配線駆動回路は、前記第１波形電位を前記第２電位と前記第３電位との中間の電位とすることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記第１波形電位は、前記共通電極の電位より高い電位である高レベル第１電位と、前記共通電極の電位より低い電位である低レベル第１電位とからなり、
前記補助容量配線駆動回路は、前記高レベル第１電位を前記第３電位と同じ電位とし、かつ、前記低レベル第１電位を前記第２電位と同じ電位とすることを特徴とする、請求項２に記載の表示装置。
【請求項５】
任意のグループに着目したとき、
前記補助容量配線駆動回路は、前記選択期間には、当該グループに含まれる第１および第２極性容量配線に前記高レベル第１電位と前記低レベル第１電位とを交互に与え、
前記第１極性容量配線に与えられる電位が前記選択期間において最初に変化するタイミングと前記第２極性容量配線に与えられる電位が前記選択期間において最初に変化するタイミングとは異なるタイミングであることを特徴とする、請求項４に記載の表示装置。
【請求項６】
１つの走査信号線の選択が行われる期間である走査信号線選択期間には、先行する第１走査信号線選択期間と後続の第２走査信号線選択期間とが含まれ、
前記走査信号線駆動回路は、前記第１走査信号線選択期間に、選択対象の走査信号線から走査信号を受け取る前記スイッチング素子全てを導通状態にする所定の第１選択電圧を前記選択対象の走査信号線に印加し、前記第２走査信号線選択期間に、前記第１選択電圧よりも低い所定の第２電圧を前記選択対象の走査信号線に印加し、
前記映像信号線駆動回路は、前記第２走査信号線選択期間に、所定の第１階調範囲内の階調値の電圧を印加すべき画素電極に対応するスイッチング素子全てが非導通状態となるように、かつ、前記第１階調範囲外の階調値の電圧を印加すべき画素電極に対応するスイッチング素子のうち当該第２走査信号線選択期間の開始時点に目標とする電圧が印加されていないスイッチング素子については少なくとも導通状態となるように、前記映像信号を前記複数の映像信号線に印加し、
任意のグループに着目したとき、前記補助容量駆動回路は、前記第１走査信号線選択期間終了後、前記第２走査信号線選択期間開始前の期間に、当該グループに含まれる補助容量配線の電位を変化させることを特徴とする、請求項１に記載の表示装置。
【請求項７】
複数の映像信号線、前記複数の映像信号線と交差する複数の走査信号線、前記複数の映像信号線と前記複数の走査信号線との交差部に対応して設けられ、対応する走査信号線に与えられる走査信号によって導通状態が制御されるスイッチング素子、前記スイッチング素子を介して対応する映像信号線と電気的に接続された画素電極、前記画素電極との間に第１の所定容量が形成され固定電位が与えられる共通電極、および前記画素電極との間に第２の所定容量が形成されるように、かつ、前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線を含む表示部を有する表示装置の駆動回路であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
前記複数の映像信号線に映像信号を印加する映像信号線駆動回路と、
前記複数の補助容量配線を駆動する補助容量配線駆動回路と
を備え、
複数の補助容量配線を１組とし、かつ、各組を構成する補助容量配線と当該補助容量配線に対応して設けられている走査信号線、スイッチング素子、および画素電極とによって１つのグループが形成されるように、前記複数の補助容量配線が複数の組にグループ化され、
任意のグループに着目したとき、
１画面分の表示が行われる期間である１フレーム期間は、当該グループに含まれる走査信号線が順次に駆動される期間である選択期間と当該グループ以外のグループに含まれる走査信号線が順次に駆動される期間である非選択期間とからなり、
当該グループに含まれる補助容量配線は、互いに電気的に接続された２本以上の補助容量配線からなる第１極性容量配線と、互いに電気的に接続された２本以上の補助容量配線であって前記第１極性容量配線に含まれる補助容量配線以外の補助容量配線である第２極性容量配線とに分けられ、
前記映像信号線駆動回路は、当該グループに含まれる第１極性容量配線に対応して設けられている画素電極と当該グループに含まれる第２極性容量配線に対応して設けられている画素電極とでは異なる極性の電圧が前記選択期間に書き込まれるように、前記映像信号を前記複数の映像信号線に印加し、
前記補助容量配線駆動回路は、各フレーム期間において、前記選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位を与え、前記選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位を与え、前記共通電極の電位を基準としたときに前記非選択期間に印加される電圧の極性が前記第１極性容量配線と前記第２極性容量配線とでは逆になるように前記第１極性容量配線と前記第２極性容量配線とに電位を与えることを特徴とする、駆動回路。
【請求項８】
複数の映像信号線、前記複数の映像信号線と交差する複数の走査信号線、前記複数の映像信号線と前記複数の走査信号線との交差部に対応して設けられ、対応する走査信号線に与えられる走査信号によって導通状態が制御されるスイッチング素子、前記スイッチング素子を介して対応する映像信号線と電気的に接続された画素電極、前記画素電極との間に第１の所定容量が形成され固定電位が与えられる共通電極、および前記画素電極との間に第２の所定容量が形成されるように、かつ、前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線を含む表示部を有する表示装置の駆動方法であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
前記複数の映像信号線に映像信号を印加する映像信号線駆動ステップと、
前記複数の補助容量配線を駆動する補助容量配線駆動ステップと
を備え、
複数の補助容量配線を１組とし、かつ、各組を構成する補助容量配線と当該補助容量配線に対応して設けられている走査信号線、スイッチング素子、および画素電極とによって１つのグループが形成されるように、前記複数の補助容量配線が複数の組にグループ化され、
任意のグループに着目したとき、
１画面分の表示が行われる期間である１フレーム期間は、当該グループに含まれる走査信号線が順次に駆動される期間である選択期間と当該グループ以外のグループに含まれる走査信号線が順次に駆動される期間である非選択期間とからなり、
当該グループに含まれる補助容量配線は、互いに電気的に接続された２本以上の補助容量配線からなる第１極性容量配線と、互いに電気的に接続された２本以上の補助容量配線であって前記第１極性容量配線に含まれる補助容量配線以外の補助容量配線である第２極性容量配線とに分けられ、
前記映像信号線駆動ステップでは、当該グループに含まれる第１極性容量配線に対応して設けられている画素電極と当該グループに含まれる第２極性容量配線に対応して設けられている画素電極とでは異なる極性の電圧が前記選択期間に書き込まれるように、前記映像信号が前記複数の映像信号線に印加され、
前記補助容量配線駆動ステップは、各フレーム期間において、前記選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位が与えられ、前記選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位が与えられ、前記共通電極の電位を基準としたときに前記非選択期間に印加される電圧の極性が前記第１極性容量配線と前記第２極性容量配線とでは逆になるように前記第１極性容量配線と前記第２極性容量配線とに電位が与えられることを特徴とする、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示装置に関し、特に低消費電力化を図った表示装置ならびにその駆動回路および駆動方法に関する。
【背景技術】
【０００２】
近年、ノートパソコン，携帯電話，液晶テレビジョンなどＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を用いた液晶表示装置が普及している。このようなＴＦＴを用いた液晶表示装置では、液晶に正極性の電圧を印加した時と液晶に負極性の電圧を印加した時とで、印加電圧の大きさが同じであっても、得られる透過率に違いがある。そこで、電圧極性による透過率の違いに起因する表示品位の低下を抑制するために、ライン反転駆動と呼ばれる駆動方式やドット反転駆動と呼ばれる駆動方式が採用されている。ライン反転駆動とは、液晶印加電圧の極性を１フレーム期間毎かつ所定本数の走査信号線毎に反転させる駆動方式である。一方、ドット反転駆動とは、液晶印加電圧の極性を１フレーム期間毎に反転させ、かつ、１フレーム期間内において垂直（縦）および水平（横）方向に隣接する画素間の極性をも反転させる駆動方式である。以上のような、近接したドット間で液晶印加電圧の極性を反転させる駆動方式を採用することによって、正極性時と負極性時とにおける透過率の違いによる表示品位の低下が抑制されている。
【０００３】
図３８は、特開２００６−２３４０４号公報に開示された、ライン反転駆動を採用する表示装置の全体構成を示すブロック図である。この表示装置においては、表示パネル２１１内の補助容量配線２１８は互いに接続され、それら補助容量配線２１８と対向電極とに同じ波形の電圧が印加されている。図３９は、この表示装置における信号波形図である。図３９に示すように、補助容量配線２１８および対向電極に印加される電圧（Ｃｓ／Ｃｏｍ信号）の極性は、１水平走査期間毎に反転している。ここで、画素電極（絵素電極）は補助容量配線や対向電極と容量結合しているので、画素電極の電位（絵素電極電位）についても１水平走査期間毎に変動している。また、画素電極電圧は１フレーム期間毎に極性反転するので、画素電極の電位（絵素電極電位）の振幅は、図３９に示すように比較的大きくなる。ここで、画素形成部のＴＦＴを確実にオフ状態にするためには、ゲート信号電圧Ｖｇｌが画素電極の電位の最小値Ｖｄｌよりも小さくされなければならない。一方、画素形成部のＴＦＴを確実にオン状態にするためには、ゲート信号電圧Ｖｇｈがソース信号電圧ＶｓｈよりもＴＦＴの閾値電圧以上に大きくされなければならない。このため、ライン反転駆動を採用する表示装置においては、ゲート信号電圧の振幅Ｖｇｈ−Ｖｇｌを大きくする必要がある。従って、ゲートドライバの耐圧や画素形成部のＴＦＴの耐圧を高める必要があり、コスト上昇の要因となっている。
【０００４】
これに対して、ドット反転駆動を採用する表示装置においては、対向電極の電圧は一定にされるので、画素電極の電位の振幅についてはライン反転駆動よりも小さくなる。ところが、ソースドライバから画素電極に、対向電極の電圧を中心として正極性電圧と負極性電圧とを与える必要があるので、ソースドライバからの出力電圧の振幅を大きくする必要がある。このため、ソースドライバ内を流れる電流が増大し、消費電力が増大する。
【０００５】
そこで、対向電極の電圧を一定にするにもかかわらずソースドライバからの出力電圧の振幅増大を抑制し、画素電極の電位の振幅も抑制することのできる液晶表示装置の駆動方法についての発明が、特開２００７−１２２０８２号公報に開示されている。図４０は、この表示装置の画素形成部における動作を説明するための図である。この表示装置によれば、図４０（ａ）に示すように、まずＴＦＴ１１６がオン状態にされ、ソース配線１１４から画素電極１１８に電圧Ｖｐが与えられる。次に、図４０（ｂ）に示すように、ＴＦＴ１１６がオフ状態にされ、補助容量配線１１３の電圧がＶｑだけ変化させられる。このとき、画素電極１１８に接続された補助容量１１９の容量をＣｓｔｇ，液晶１０５の容量をＣｌｃとすると、画素電極１１８の電圧Ｖｒは、図４０（ｃ）に示すように次式（１０１）で示される。
Ｖｒ＝Ｖｐ＋Ｖｑ×（Ｃｓｔｇ／（Ｃｓｔｇ＋Ｃｌｃ））      ・・・（１０１）
【０００６】
これにより、画素電極１１８に印加される電圧は、ソース配線に与えられた電圧ＶｐよりもＶｑ×（Ｃｓｔｇ／（Ｃｓｔｇ＋Ｃｌｃ））だけ大きくなる。このようにして、ソース配線に与える電圧を画素電極に印加されるべき電圧よりも小さくすることができるので、ソースドライバからの出力電圧の振幅を小さくすることができる。また、対向電極の電圧は一定にされているので、図４１（ｂ）に示すように画素電極の電位の振幅は抑制され、ゲート信号電圧の振幅増大が抑制されている。
【特許文献１】特開２００６−２３４０４号公報
【特許文献２】特開２００７−１２２０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記特開２００７−１２２０８２号公報に開示された表示装置によれば、各補助容量配線１１３の電圧は個々に（対応するゲート配線１１２毎に）制御されなければならない。このため、図４２に示すように、ゲート配線１１２に与えられる信号Ｙｓｉに基づいて補助容量配線１１３に与えられるべき電圧Ｙｃｉを生成するためのフリップフロップ回路１３２およびセレクタ回路（蓄積容量駆動回路）１３４が各行に対応して設けられている。
【０００８】
ここで、低温ｐ−Ｓｉ（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ：ポリシリコン）ＴＦＴパネルやＣＧシリコン（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ：連続粒界結晶シリコン）ＴＦＴパネルにおいては、ＴＦＴを用いて上述のフリップフロップ回路１３２やセレクタ回路１３４を構成することができる。ところが、これらの回路をＴＦＴで構成すると、回路規模が増大するため、歩留まり低下の原因となり得る。
【０００９】
これに対して、ａ−Ｓｉ（Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ：アモルファスシリコン）ＴＦＴパネルにおいては、上述の回路のＩＣ化が必要となる。そうすると、補助容量配線１１３を駆動するための端子が各行に対応して設けられなければならないので、ドライバＩＣ回路のピン数が増大し、コストが上昇する。
【００１０】
そこで本発明は、コスト上昇を抑制しつつソースドライバやゲートドライバからの出力電圧の振幅を小さくすることのできる表示装置を提供することを目的とする。また、コスト上昇を抑制しつつ消費電力を低減させることのできる表示装置を提供することをも目的とする。
【課題を解決するための手段】
【００１１】
第１の発明は、複数の映像信号線、前記複数の映像信号線と交差する複数の走査信号線、前記複数の映像信号線と前記複数の走査信号線との交差部に対応して設けられ、対応する走査信号線に与えられる走査信号によって導通状態が制御されるスイッチング素子、前記スイッチング素子を介して対応する映像信号線と電気的に接続された画素電極、前記画素電極との間に第１の所定容量が形成され固定電位が与えられる共通電極、および前記画素電極との間に第２の所定容量が形成されるように、かつ、前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線を含む表示部と、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、前記複数の映像信号線に映像信号を印加する映像信号線駆動回路と、前記複数の補助容量配線を駆動する補助容量配線駆動回路とを備える表示装置であって、
複数の補助容量配線を１組とし、かつ、各組を構成する補助容量配線と当該補助容量配線に対応して設けられている走査信号線、スイッチング素子、および画素電極とによって１つのグループが形成されるように、前記複数の補助容量配線が複数の組にグループ化され、
任意のグループに着目したとき、
１画面分の表示が行われる期間である１フレーム期間は、当該グループに含まれる走査信号線が順次に駆動される期間である選択期間と当該グループ以外のグループに含まれる走査信号線が順次に駆動される期間である非選択期間とからなり、
当該グループに含まれる補助容量配線は、互いに電気的に接続された２本以上の補助容量配線からなる第１極性容量配線と、互いに電気的に接続された２本以上の補助容量配線であって前記第１極性容量配線に含まれる補助容量配線以外の補助容量配線である第２極性容量配線とに分けられ、
前記映像信号線駆動回路は、当該グループに含まれる第１極性容量配線に対応して設けられている画素電極と当該グループに含まれる第２極性容量配線に対応して設けられている画素電極とでは異なる極性の電圧が前記選択期間に書き込まれるように、前記映像信号を前記複数の映像信号線に印加し、
前記補助容量配線駆動回路は、各フレーム期間において、前記選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位を与え、前記選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位を与え、前記共通電極の電位を基準としたときに前記非選択期間に印加される電圧の極性が前記第１極性容量配線と前記第２極性容量配線とでは逆になるように前記第１極性容量配線と前記第２極性容量配線とに電位を与えることを特徴とする。
【００１２】
第２の発明は、第１の発明において、
任意のグループに着目したとき、前記補助容量配線駆動回路は、
第Ｎフレーム（Ｎは自然数）においては、前記選択期間には、１または複数の電位からなる所定の第１波形電位を当該グループに含まれる第１および第２極性容量配線に与え、前記非選択期間には、所定の第２電位を当該グループに含まれる第１極性容量配線に与えるとともに前記第２電位よりも高い電位である所定の第３電位を当該グループに含まれる第２極性容量配線に与え、
第（Ｎ＋１）フレームにおいては、前記選択期間には、前記第１波形電位を当該グループに含まれる第１および第２極性容量配線に与え、前記非選択期間には、前記第３電位を当該グループに含まれる第１極性容量配線に与えるとともに前記第２電位を当該グループに含まれる第２極性容量配線に与えることを特徴とする。
【００１３】
第３の発明は、第２の発明において、
前記第１波形電位は、１つの電位からなり、
前記補助容量配線駆動回路は、前記第１波形電位を前記第２電位と前記第３電位との中間の電位とすることを特徴とする。
【００１４】
第４の発明は、第２の発明において、
前記第１波形電位は、前記共通電極の電位より高い電位である高レベル第１電位と、前記共通電極の電位より低い電位である低レベル第１電位とからなり、
前記補助容量配線駆動回路は、前記高レベル第１電位を前記第３電位と同じ電位とし、かつ、前記低レベル第１電位を前記第２電位と同じ電位とすることを特徴とする。
【００１５】
第５の発明は、第４の発明の発明において、
任意のグループに着目したとき、
前記補助容量配線駆動回路は、前記選択期間には、当該グループに含まれる第１および第２極性容量配線に前記高レベル第１電位と前記低レベル第１電位とを交互に与え、
前記第１極性容量配線に与えられる電位が前記選択期間において最初に変化するタイミングと前記第２極性容量配線に与えられる電位が前記選択期間において最初に変化するタイミングとは異なるタイミングであることを特徴とする。
【００１６】
第６の発明は、第１の発明の発明において、
１つの走査信号線の選択が行われる期間である走査信号線選択期間には、先行する第１走査信号線選択期間と後続の第２走査信号線選択期間とが含まれ、
前記走査信号線駆動回路は、前記第１走査信号線選択期間に、選択対象の走査信号線から走査信号を受け取る前記スイッチング素子全てを導通状態にする所定の第１選択電圧を前記選択対象の走査信号線に印加し、前記第２走査信号線選択期間に、前記第１選択電圧よりも低い所定の第２電圧を前記選択対象の走査信号線に印加し、
前記映像信号線駆動回路は、前記第２走査信号線選択期間に、所定の第１階調範囲内の階調値の電圧を印加すべき画素電極に対応するスイッチング素子全てが非導通状態となるように、かつ、前記第１階調範囲外の階調値の電圧を印加すべき画素電極に対応するスイッチング素子のうち当該第２走査信号線選択期間の開始時点に目標とする電圧が印加されていないスイッチング素子については少なくとも導通状態となるように、前記映像信号を前記複数の映像信号線に印加し、
任意のグループに着目したとき、前記補助容量駆動回路は、前記第１走査信号線選択期間終了後、前記第２走査信号線選択期間開始前の期間に、当該グループに含まれる補助容量配線の電位を変化させることを特徴とする。
【００１７】
第７の発明は、複数の映像信号線、前記複数の映像信号線と交差する複数の走査信号線、前記複数の映像信号線と前記複数の走査信号線との交差部に対応して設けられ、対応する走査信号線に与えられる走査信号によって導通状態が制御されるスイッチング素子、前記スイッチング素子を介して対応する映像信号線と電気的に接続された画素電極、前記画素電極との間に第１の所定容量が形成され固定電位が与えられる共通電極、および前記画素電極との間に第２の所定容量が形成されるように、かつ、前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線を含む表示部を有する表示装置の駆動回路であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
前記複数の映像信号線に映像信号を印加する映像信号線駆動回路と、
前記複数の補助容量配線を駆動する補助容量配線駆動回路と
を備え、
複数の補助容量配線を１組とし、かつ、各組を構成する補助容量配線と当該補助容量配線に対応して設けられている走査信号線、スイッチング素子、および画素電極とによって１つのグループが形成されるように、前記複数の補助容量配線が複数の組にグループ化され、
任意のグループに着目したとき、
１画面分の表示が行われる期間である１フレーム期間は、当該グループに含まれる走査信号線が順次に駆動される期間である選択期間と当該グループ以外のグループに含まれる走査信号線が順次に駆動される期間である非選択期間とからなり、
当該グループに含まれる補助容量配線は、互いに電気的に接続された２本以上の補助容量配線からなる第１極性容量配線と、互いに電気的に接続された２本以上の補助容量配線であって前記第１極性容量配線に含まれる補助容量配線以外の補助容量配線である第２極性容量配線とに分けられ、
前記映像信号線駆動回路は、当該グループに含まれる第１極性容量配線に対応して設けられている画素電極と当該グループに含まれる第２極性容量配線に対応して設けられている画素電極とでは異なる極性の電圧が前記選択期間に書き込まれるように、前記映像信号を前記複数の映像信号線に印加し、
前記補助容量配線駆動回路は、各フレーム期間において、前記選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位を与え、前記選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位を与え、前記共通電極の電位を基準としたときに前記非選択期間に印加される電圧の極性が前記第１極性容量配線と前記第２極性容量配線とでは逆になるように前記第１極性容量配線と前記第２極性容量配線とに電位を与えることを特徴とする。
【００１８】
第８の発明は、複数の映像信号線、前記複数の映像信号線と交差する複数の走査信号線、前記複数の映像信号線と前記複数の走査信号線との交差部に対応して設けられ、対応する走査信号線に与えられる走査信号によって導通状態が制御されるスイッチング素子、前記スイッチング素子を介して対応する映像信号線と電気的に接続された画素電極、前記画素電極との間に第１の所定容量が形成され固定電位が与えられる共通電極、および前記画素電極との間に第２の所定容量が形成されるように、かつ、前記複数の走査信号線と１対１で対応するように設けられた複数の補助容量配線を含む表示部を有する表示装置の駆動方法であって、
前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
前記複数の映像信号線に映像信号を印加する映像信号線駆動ステップと、
前記複数の補助容量配線を駆動する補助容量配線駆動ステップと
を備え、
複数の補助容量配線を１組とし、かつ、各組を構成する補助容量配線と当該補助容量配線に対応して設けられている走査信号線、スイッチング素子、および画素電極とによって１つのグループが形成されるように、前記複数の補助容量配線が複数の組にグループ化され、
任意のグループに着目したとき、
１画面分の表示が行われる期間である１フレーム期間は、当該グループに含まれる走査信号線が順次に駆動される期間である選択期間と当該グループ以外のグループに含まれる走査信号線が順次に駆動される期間である非選択期間とからなり、
当該グループに含まれる補助容量配線は、互いに電気的に接続された２本以上の補助容量配線からなる第１極性容量配線と、互いに電気的に接続された２本以上の補助容量配線であって前記第１極性容量配線に含まれる補助容量配線以外の補助容量配線である第２極性容量配線とに分けられ、
前記映像信号線駆動ステップでは、当該グループに含まれる第１極性容量配線に対応して設けられている画素電極と当該グループに含まれる第２極性容量配線に対応して設けられている画素電極とでは異なる極性の電圧が前記選択期間に書き込まれるように、前記映像信号が前記複数の映像信号線に印加され、
前記補助容量配線駆動ステップは、各フレーム期間において、前記選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位が与えられ、前記選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、前記非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位が与えられ、前記共通電極の電位を基準としたときに前記非選択期間に印加される電圧の極性が前記第１極性容量配線と前記第２極性容量配線とでは逆になるように前記第１極性容量配線と前記第２極性容量配線とに電位が与えられることを特徴とする。
【発明の効果】
【００１９】
上記第１の発明によれば、互いに電気的に接続された２本以上の補助容量配線によって第１極性容量配線および第２極性容量配線が構成される。このため、補助容量配線は複数本ずつまとめて駆動される。これにより、補助容量配線駆動回路を簡易な構成にすることができる。また、１フレーム期間は選択期間と非選択期間とからなるところ、選択期間に正極性の電圧が書き込まれた画素電極に対応する補助容量配線については、非選択期間には当該正極性の電圧の書き込みが行われた期間よりも高い電位が与えられ、選択期間に負極性の電圧が書き込まれた画素電極に対応する補助容量配線については、非選択期間には当該負極性の電圧の書き込みが行われた期間よりも低い電位が与えられる。このため、画素電極電圧の振幅は、映像信号線に与えられた電圧の振幅よりも、上記補助容量配線の電位の変化に伴う（画素電極電位の）変化分だけ大きくなる。これにより、画素電極電圧について従来と同様の大きさの振幅を得ようとするときに、映像信号線駆動回路からの出力電圧の振幅を従来よりも小さくすることができる。さらに、共通電極の電位は固定であるので、選択期間における画素電極電圧の振幅を比較的小さくすることができる。このため、走査信号線駆動回路からの出力電圧の振幅を比較的小さくすることができる。以上より、回路規模の増大を抑制しつつ映像信号線駆動回路および走査信号線駆動回路からの出力電圧の振幅を比較的小さくすることができ、コスト上昇を抑制しつつ低消費電力化を図ることができる。
【００２０】
上記第２の発明によれば、上記第１の発明と同様、コスト上昇を抑制しつつ低消費電力化を図ることができる。
【００２１】
上記第３の発明によれば、第１波形電位は１つ電位であって、当該電位は第２電位と第３電位との中間の電位とされる。このため、補助容量配線駆動回路の構成をより簡易な構成にすることができる。
【００２２】
上記第４の発明によれば、補助容量配線駆動回路は、補助容量配線に２値の電位を与えることができれば良い。このため、補助容量配線駆動回路の構成をより簡易な構成にすることができる。
【００２３】
上記第５の発明によれば、第１極性容量配線と第２極性容量配線とでは、与えられる電位の変化するタイミングが異なっている。仮に第２極性容量配線についての電圧変化タイミングを第１極性容量配線についての電圧変化タイミングにあわせたときには、第１極性容量配線または第２極性容量配線の一方に対応する画素電極では、他方に対応する画素電極と比べて、画素電極電圧の振幅増大の効果が得られる期間が短くなる。一方、本発明のように第１極性容量配線と第２極性容量配線とで電圧変化タイミングを異ならせたときには、第１極性容量配線に対応する画素電極と第２極性容量配線に対応する画素電極とで画素電極電圧の振幅増大の効果が得られる期間が等しくなり、双方で等しい階調表示が行われる。
【００２４】
上記第６の発明によれば、各走査信号線が選択される期間（走査信号線選択期間）には、以下のような第１走査信号線選択期間と第２走査信号線選択期間とが含まれている。第１走査信号線選択期間には、選択対象の走査信号線に対応する行（以下、「選択対象の行」という。）に含まれる全てのスイッチング素子が導通状態とされる。これにより、選択対象の行に含まれる全ての画素電極には、映像信号線に印加された電圧が与えられる。また、第１走査信号線選択期間と第２走査信号線選択期間の間の期間には、補助容量配線の電位が変化させられる。これにより、選択対象の行に含まれる全ての画素電極の電位が、上記補助容量配線の電位の変化に伴って変化する。さらに、第２走査信号線選択期間には、選択対象の行に含まれる一部のスイッチング素子が導通状態とされる。このとき、第１階調範囲内の階調値の電圧が印加されるべき画素電極に対応するスイッチング素子は非導通状態にされるので、当該画素電極については、第２走査信号線選択期間開始時点の電圧が維持される。また、第２走査信号線選択期間開始時点に目標電圧が印加されていない画素電極に対応するスイッチング素子は導通状態にされるので、当該画素電極については、第２走査信号線選択期間に目標電圧の書き込みが行われる。以上より、画素電極電圧の振幅は、映像信号線に与えられた電圧の振幅よりも、上記補助容量配線の電位の変化に伴う（画素電極電位の）変化分だけ大きくなる。このため、映像信号線に与える電圧の振幅については従来と同様のままで、最小階調電圧と最大階調電圧との差が大きい表示素子を採用することができる。また、最小階調電圧と最大階調電圧との差が従来と同様の表示素子を採用する場合には、従来よりも映像信号線に与える電圧の振幅を小さくすることができ、消費電力が低減される。
【発明を実施するための最良の形態】
【００２５】
＜１．本発明の考え方＞
実施形態について説明する前に、本発明の基本的な考え方について説明する。なお、ここでは、以下のような表示装置を前提として説明する。この表示装置の表示部には、複数本のソース配線と、複数本のゲート配線と、それら複数本のソース配線と複数本のゲート配線との交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。各画素形成部には、対応する交差点を通過するゲート配線にゲート電極が接続されるとともに当該交差点を通過するソース配線にソース電極が接続されたスイッチング素子，そのスイッチング素子のドレイン電極に接続された画素電極，液晶等の電気光学素子などが含まれている。なお、本説明においては、「電圧」の語を「所定の電位（グラウンド電位など）を基準としたときの電位」の意味で用いる。例えば、「画素電極電圧」とは、当該所定の電位を基準としたときの画素電極の電位を意味する。また、説明の対象となっているゲート配線，補助容量配線，画素形成部，画素電極のことをそれぞれ「対象ゲート配線」，「対象補助容量配線」，「対象画素形成部」，「対象画素電極」という。
【００２６】
本発明に係る表示装置においては、表示部内の構成要素がＮ個（Ｎは２以上の整数）のグループにグループ化される。具体的には、（画素電極やＴＦＴを含む）画素形成部，ゲート配線，および補助容量配線がＮ個のグループにグループ化される。また、各グループの補助容量配線は、１フレーム期間のうちの大半の期間において互いに異なる極性の電圧が印加される第１極性容量配線と第２極性容量配線とに区分される。例えば、１〜４行目の構成要素によって１つのグループが構成され、１行目と３行目の補助容量配線が第１極性容量配線とされ、２行目と４行目の補助容量配線が第２極性容量配線とされる。
【００２７】
上述のような構成において、第１グループから第Ｎグループのうちの或るグループ（ここでは「第Ｐグループ」とする。）に着目したとき、当該第Ｐグループに含まれるゲート配線への選択電圧（ＴＦＴのゲートをオン状態にする電圧）の印加が行われる期間（以下、「選択期間」という。）には、当該第Ｐグループに含まれる補助容量配線に後述する第１波形電圧を印加する。一方、第Ｐグループ以外のグループに含まれるゲート配線への選択電圧の印加が行われる期間（以下、「非選択期間」という。）には、或るフレーム期間においては、当該第Ｐグループに含まれる補助容量配線のうち第１極性容量配線には後述する第２波形電圧を印加し、第２極性容量配線には後述する第３波形電圧を印加する。また、次のフレーム期間の非選択期間には、当該第Ｐグループに含まれる補助容量配線のうち第１極性容量配線には第３波形電圧を印加し、第２極性容量配線には第２波形電圧を印加する。なお、第Ｐグループ以外のグループに着目したときには、選択期間および非選択期間は、第Ｐグループについての選択期間および非選択期間とは異なる期間となる。
【００２８】
ところで、上述のように非選択期間に第Ｐグループに含まれる補助容量配線（対象補助容量配線）に上記第１波形電圧とは異なる電圧（上記第２波形電圧または上記第３波形電圧）が印加されることにより、当該第Ｐグループに含まれる画素形成部（対象画素形成部）の画素電極電圧は非選択期間に変化する。例えば、対象画素形成部における変化前の画素電極電圧をＶａとし、非選択期間に対象補助容量配線の電圧を第１波形電圧Ｖ１から電圧Ｖａｆｔｅｒに変化させると、変化後の画素電極電圧Ｖｘは、
Ｖｘ＝Ｖａ＋（Ｖａｆｔｅｒ−Ｖ１）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）        ・・・（１）
となる。なお、Ｃｌｃは液晶容量２２の容量を示し、Ｃｓは補助容量２３の容量を示している。
【００２９】
ここで、変化前の画素電極電圧Ｖａが正極性の電圧であれば、上記非選択期間には、「Ｖ３＞Ｖ１」となる第３波形電圧Ｖ３を対象補助容量配線に与える。一方、変化前の画素電極電圧Ｖａが負極性の電圧であれば、上記非選択期間には、「Ｖ２＜Ｖ１」となる第２波形電圧Ｖ２を対象補助容量配線に与える。以上のようにして非選択期間に補助容量配線に印加される電圧を変化させることにより、対象画素形成部において非選択期間の画素電極電圧の振幅が大きくなる。
【００３０】
ところで、上に示した例のように、１〜４行目によって１つのグループが構成され、１行目と３行目の補助容量配線が第１極性容量配線とされ、２行目と４行目の補助容量配線が第２極性容量配線とされている場合、１行目の画素電極と３行目の画素電極とは、それぞれの補助容量を介して共に第１極性容量配線と容量結合している。しかしながら、それぞれに対応するゲート配線に選択電圧が印加されるタイミングが異なるので、１行目についての画素電極電圧の更新（書き換え）タイミングと３行目についての画素電極電圧の更新（書き換え）タイミングとは異なる。このため、或るフレーム期間における選択期間だけに着目すると、１行目の画素電極と３行目の画素電極とでは、正極性の電圧が印加される期間の長さおよび負極性の電圧が印加される期間の長さは異なる。
【００３１】
しかし、当該或るフレーム期間における選択期間とその次のフレーム期間における選択期間との合計の期間に着目すると、１行目の画素電極と３行目の画素電極とで、正極性の電圧が印加される期間の長さおよび負極性の電圧が印加される期間の長さを等しくすることができる。そのようにするために、或るフレーム期間における選択期間とその次のフレーム期間における選択期間とで画素電極電圧について同程度の振幅増大が得られるように、第１極性容量配線および第２極性容量配線に所定の電圧を印加する。この電圧印加の手法として以下の３つの手法が考えられる。
【００３２】
＜１．１  第１の手法＞
まず、第１の手法として、上記第１波形電圧を上記第２波形電圧と上記第３波形電圧との中間の電圧にする手法が挙げられる。この手法によれば、選択期間に正極性の電圧が与えられた画素電極においても選択期間に負極性の電圧が与えられた画素電極においても、当該選択期間には画素電極電圧の振幅が増大することはない。
【００３３】
＜１．２  第２の手法＞
次に、第２の手法として、上記第１波形電圧を２つ以上の電圧によって構成し、その一方の電圧を上記第２波形電圧に等しい電圧とし、他方の電圧を上記第３波形電圧に等しい電圧とする手法が挙げられる。なお、この手法によると、「対象補助容量配線に第１波形電圧が印加されている期間」すなわち「対象画素電極に書き込みが行われた時に対象補助容量配線に印加されている電圧と同じ大きさの電圧が印加されている期間」における対象画素電極についての電圧振幅増大の効果は、「対象補助容量配線に第２波形電圧または第３波形電圧が印加されている期間」すなわち「対象画素電極に書き込みが行われた時に対象補助容量配線に印加されている電圧とは異なる大きさの電圧が印加されている期間」における対象画素電極についての電圧振幅増大の効果よりも小さくなる。このため、各補助容量配線に第１波形電圧が印加される期間の長さを短くすることが好ましい。そこで、同じグループに含まれる第１極性容量配線と第２極性容量配線とで、第１波形電圧の印加タイミングを異ならせることが好ましい。また、同じグループにおいて、第１極性容量配線への第２波形電圧（もしくは第３波形電圧）の印加タイミングと第２極性容量配線への第３波形電圧（もしくは第２波形電圧）の印加タイミングとを異ならせることが好ましい。なお、このようにすることが好ましい理由については、後述する（第２の実施形態の説明のところで述べる）。
【００３４】
以上のようにして、各補助容量配線に第２波形電圧または第３波形電圧が印加される期間の長さを長くすることによって、画素電極電圧の振幅増大効果を高めることができる。
【００３５】
＜１．３  第３の手法＞
更に、第３の手法として、対象ゲート配線に選択電圧ＶＨを与えた後、対象ゲート配線の次の行のゲート配線に選択電圧を与える前に、対象ゲート配線に非選択電圧ＶＬおよび後述する半選択電圧ＶＭを与える手法が挙げられる。詳しくは、「ＶＨ≧ＶＭ＞ＶＬ」（ｎ型ＴＦＴの場合）または「ＶＬ＞ＶＭ≧ＶＨ」（ｐ型ＴＦＴの場合）となるような電圧ＶＨ，ＶＬ，およびＶＭを対象ゲート配線に順次に印加するとともに、対象ゲート配線に上記電圧ＶＬが印加されている期間に上記第１波形電圧を変化させる。
【００３６】
この手法では、まず、対象ゲート配線に選択電圧ＶＨが印加されることにより、ソース配線に印加されている電圧が対象画素電極に書き込まれる。次に、対象ゲート配線に非選択電圧ＶＬが印加されるとともに対象補助容量配線の電圧（第１波形電圧）が変化させられることにより、対象画素電極電圧が変化する。更に、対象ゲート配線に半選択電圧ＶＭが印加されることにより、ソース配線に印加されている電圧の大きさに応じて各画素形成部のＴＦＴが選択的に導通状態または非導通状態とされ、一部の画素形成部の画素電極電圧が変化する。以上のようにして、画素電極電圧の振幅増大効果が得られる。
【００３７】
以下、添付図面を参照して本発明の実施形態について説明する。
【００３８】
＜２．第１の実施形態＞
＜２．１  全体構成および動作＞
図２は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路１００と表示部２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と補助容量ドライバ（補助容量配線駆動回路）５００とを備えている。以下においては、ソースドライバ３００とゲートドライバ４００と補助容量ドライバ５００とをまとめてドライバ（駆動回路）ともいう。なお、この液晶表示装置では６４階調の階調表示が行われるものとする。また、本実施形態は上記第１の手法を実現するものである。
【００３９】
表示部２００には、ｎ本のソース配線（映像信号線）Ｓ１〜Ｓｎと、ｍ本のゲート配線（走査信号線）Ｇ１〜Ｇｍと、それらｎ本のソース配線とｍ本のゲート配線との交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。また、表示部２００には、各ゲート配線Ｇ１〜Ｇｍに対応するようにｍ本の補助容量配線Ｃ１〜Ｃｍが設けられている。なお、以下においては、ゲート配線の本数は１６本（ｍ＝１６）で、ソース配線の本数は８本（ｎ＝８）と仮定して説明する。すなわち、表示部２００には９６個の画素形成部が設けられており、それらの画素形成部によって１６行×８列の画素マトリクスが形成されているものと仮定する。また、ｉ行ｊ列に配置されている画素形成部には参照符号Ａｉｊを付して説明する。すなわち、図３に示すように、表示部２００内の各画素形成部に参照符号Ａ１１〜Ａｇ８を付して説明する。
【００４０】
図４は、画素形成部Ａｉｊの構成を示す回路図である。図４に示すように、各画素形成部Ａｉｊには、対応する交差点を通過するゲート配線Ｇｉにゲート電極２５が接続されるとともに当該交差点を通過するソース配線Ｓｉにソース電極２６が接続されたＴＦＴ２０と、そのＴＦＴ２０のドレイン電極２７に接続された画素電極２１と、上記複数個の画素形成部Ａｉｊに共通的に設けられた共通電極２４と、ゲート配線Ｇｉに対応するように設けられた補助容量配線（補助容量電極）Ｃｉと、画素電極２１と共通電極２４とによって形成される液晶容量２２と、画素電極１４と補助容量配線Ｃｉとによって形成される補助容量２３とが含まれている。また、液晶容量２２と補助容量２３とによって画素容量Ｃｐが形成されている。そして、各ＴＦＴ２０のゲート電極２５がゲート配線Ｇｉからアクティブな走査信号（選択信号）を受けたときに当該ＴＦＴ２０のソース電極２６がソース配線Ｓｉから受ける映像信号に基づいて、画素容量Ｃｐに画素値を示す電圧が保持される。なお、以下においては、ｉ行ｊ列に配置されている画素形成部Ａｉｊ内の画素電極２１には参照符号Ｐｉｊを付して説明する。
【００４１】
本実施形態においては、ＴＦＴ２０や画素電極２１などを含む画素形成部Ａ１１〜Ａｇ８，ゲート配線Ｇ１〜Ｇｇ，および補助容量配線Ｃ１〜Ｃｇは、４つのグループにグループ化されている。詳しくは、図３に示すように、１〜４行目に対応する構成要素は「第１グループ」とされ、５〜８行目に対応する構成要素は「第２グループ」とされ、９〜１２行目に対応する構成要素は「第３グループ」とされ、１３〜１６行目に対応する構成要素は「第４グループ」とされている。
【００４２】
図１は、この液晶表示装置におけるドライバと表示部２００の詳細な構成を示すブロック図である。補助容量ドライバ５００には、補助容量配線Ｃ１〜Ｃｇに与える電圧を制御するための各グループにつき２本の配線（第１極性容量配線および第２極性容量配線）が接続されている。本実施形態においては４つのグループがあるので、４本の第１極性容量配線と４本の第２極性容量配線とが補助容量ドライバ５００に接続されている。第１グループの補助容量配線Ｃ１〜Ｃ４については、１行目の補助容量配線Ｃ１と３行目の補助容量配線Ｃ３とは第１極性容量配線に接続され、２行目の補助容量配線Ｃ２と４行目の補助容量配線Ｃ４とは第２極性容量配線に接続されている。同様にして、第２〜第４グループの補助容量配線についても、図１に示すように、奇数行目の２本の補助容量配線は第１極性容量配線に接続され、偶数行目の２本の補助容量配線は第２極性容量配線に接続されている。
【００４３】
次に、図２を参照しつつ、各構成要素の動作の概要について説明する。
【００４４】
表示制御回路１００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号群ＴＧとを受け取り、デジタル映像信号Ｄｘと、表示部２００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，２ビットデータ信号ＢＩ，補助容量クロック信号ＦＣＫ，ラッチパルス信号ＬＰ，およびゲート出力制御信号ＯＥと、ソース配線Ｓｉに印加される電圧を制御するための極性信号ＰＯとを出力する。
【００４５】
ソースドライバ３００は、表示制御回路１００から出力されるデジタル画像信号Ｄｘ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチパルス信号ＬＰ，および極性信号ＰＯを受け取り、表示部２００内の各画素形成部Ａｉｊの画素容量Ｃｐを充電するために駆動用映像信号をソース配線Ｓ１〜Ｓｎ（Ｓ８）に印加する。
【００４６】
ゲートドライバ４００は、表示制御回路１００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，およびゲート出力制御信号ＯＥを受け取り、ゲート配線Ｇ１〜Ｇｍ（Ｇｇ）に順次に選択信号（走査信号）を印加する。
【００４７】
補助容量ドライバ５００は、表示制御回路１００から出力される２ビットデータ信号ＢＩおよび補助容量クロック信号ＦＣＫを受け取り、補助容量配線駆動信号を補助容量配線Ｃ１〜Ｃｍ（Ｃｇ）に印加する。
【００４８】
以上のようにして、各ソース配線Ｓ１〜Ｓｎ（Ｓ８）に駆動用映像信号が印加され、各ゲート配線Ｇ１〜Ｇｍ（Ｇｇ）に選択信号が印加され、各補助容量配線Ｃ１〜Ｃｍ（Ｃｇ）に補助容量配線駆動信号が印加されることにより、表示部２００に画像が表示される。
【００４９】
＜２．２  ソースドライバの構成および動作＞
図１に示すように、ソースドライバ３００には、シフトレジスタ３１とレジスタ３２とＤ／Ａ変換回路３３とが含まれている。なお、シフトレジスタ３１は８ビット（８段）で構成され、レジスタ３２は４８ビット（８×６ビット）で構成されている。また、Ｄ／Ａ変換回路３３は８個の６ビットラッチを有している。
【００５０】
シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力される。シフトレジスタ３１は、これらの信号ＳＳＰ、ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３１から各ソース配線Ｓ１〜Ｓ８に対応するサンプリングパルスが順次に出力され、当該サンプリングパルスはレジスタ３２に順次に入力される。
【００５１】
レジスタ３２は、表示制御回路１００からデジタル映像信号Ｄｘとして送られる６ビットのデータを、シフトレジスタ３１から出力されるサンプリングパルスのタイミングでサンプリングして保持する。Ｄ／Ａ変換回路３３は、レジスタ３２に保持された８個の６ビットデータをラッチパルス信号ＬＰのパルスのタイミングで８個の６ビットラッチに取り込み、それにデジタルアナログ変換を施す。さらに、Ｄ／Ａ変換回路３３は、デジタルアナログ変換後のデータを駆動用映像信号としてソース配線Ｓ１〜Ｓ８に印加する。
【００５２】
ここで、上述のＤ／Ａ変換回路３３においてどのような規則でデジタルアナログ変換が行われるかについて説明する。図５は、本実施形態におけるＤ／Ａ変換回路３３でのデジタルアナログ変換について説明するための図である。このデジタルアナログ変換によって生成される信号は駆動用映像信号としてソース配線Ｓ１〜Ｓ８に印加されるところ、その駆動用映像信号の電圧（図５の「出力電圧Ａｘ」）は、デジタル映像信号（図５の「入力信号Ｄｘ」）に基づき、極性信号ＰＯの論理レベルに応じて、図５に示すように決定される。
【００５３】
なお、図５において、入力信号Ｄｘの値（「０」，「３１」など）は階調値を示している。また、出力電圧Ａｘの「ＶＳＨ」はソース配線Ｓ１〜Ｓ８に印加可能な電圧のうちの最大の電圧（以下、「ソース最大電圧」という。）を示し、出力信号Ａｘの「ＶＳＬ」はソース配線Ｓ１〜Ｓ８に印加可能な電圧のうちの最小の電圧（以下、「ソース最小電圧」という。）を示し、出力信号Ａｘの「ＶＳＭ」はソース最大電圧とソース最小電圧とのほぼ中間の電圧（以下、「ソース中間電圧」という。）を示している。例えば、符号ａ１で示す行は、極性信号ＰＯの論理レベルが「ローレベル」であれば、「０」から「３１」までの階調値を示す入力信号Ｄｘは、ソース最大電圧ＶＳＨ以下でソース中間電圧ＶＳＭよりも大きい値の電圧に変換されることを示している。詳しくは、階調値が「０」の入力信号Ｄｘはソース最大電圧ＶＳＨに変換され、階調値が「３１」の入力信号Ｄｘはソース中間電圧ＶＳＭよりやや高い電圧に変換される。このように、入力信号Ｄｘの階調値が小さいほど、当該入力信号Ｄｘはソース最大電圧ＶＳＨに近い電圧に変換され、入力信号Ｄｘの階調値が大きいほど、当該入力信号Ｄｘはソース中間電圧ＶＳＭに近い電圧に変換される。また、例えば、符号ａ２で示す行は、極性信号ＰＯの論理レベルが「ハイレベル」であれば、「３２」から「６３」までの階調値を示す入力信号Ｄｘは、ソース中間電圧ＶＳＭよりも大きくソース最大電圧ＶＳＨ以下の電圧に変換されることを示している。詳しくは、階調値が「３２」の入力信号Ｄｘはソース中間電圧ＶＳＭよりやや高い電圧に変換され、階調値が「６３」の入力信号Ｄｘはソース最大電圧ＶＳＨに変換される。このように、入力信号Ｄｘの階調値が小さいほど、当該入力信号Ｄｘはソース中間電圧ＶＳＭに近い電圧に変換され、入力信号Ｄｘの階調値が大きいほど、当該入力信号Ｄｘはソース最大電圧ＶＳＨに近い電圧に変換される。
【００５４】
＜２．３  ゲートドライバの構成および動作＞
図１に示すように、ゲートドライバ４００には、シフトレジスタ４１とゲート出力回路４２とが含まれている。なお、シフトレジスタ４１は１６ビット（１６段）で構成されている。シフトレジスタ４１にはゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとが入力される。シフトレジスタ４１は、これらの信号ＧＳＰ、ＧＣＫに基づき、ゲートスタートパルス信号ＧＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ４１から各ゲート配線Ｇ１〜Ｇｇに対応するタイミングパルスＧＳｉが順次に出力され、当該タイミングパルスＧＳｉはゲート出力回路４２に順次に入力される。
【００５５】
ゲート出力回路４２は、シフトレジスタ４１から出力されたタイミングパルスＧＳｉと表示制御回路１００から出力されたゲート出力制御信号ＯＥとに基づいて、ゲート配線Ｇ１〜Ｇｇに選択信号Ｇ１〜Ｇｇを出力する（便宜上、ゲート配線と選択信号には同一の参照符号を付している）。その際、選択信号Ｇ１〜Ｇｇとしてゲート配線Ｇ１〜Ｇｇに与えられる電圧の大きさ（図６の「出力電圧Ｖｘ」）は、図６に示すように決定される。
【００５６】
なお、図６において、タイミングパルスＧＳｉおよびゲート出力制御信号ＯＥの「Ｌ」，「Ｈ」は、それらの信号の論理レベルを示している。また、出力電圧Ｖｘの「ＶＨ」はＴＦＴ２０のゲートがオン状態になる電圧（選択電圧）を示し、出力電圧Ｖｘの「ＶＬ」はＴＦＴ２０のゲートがオフ状態になる電圧（非選択電圧）を示している。また、符号ａ３で示す行は、タイミングパルスＧＳｉの論理レベルがローレベルであれば、ゲート出力制御信号ＯＥの論理レベルにかかわらず出力電圧Ｖｘが「ＶＬ」になることを示している。
【００５７】
＜２．４  補助容量ドライバの構成および動作＞
図７は、補助容量ドライバ５００の詳細な構成を示すブロック図である。図７に示すように、補助容量ドライバ５００には、シフトレジスタ５１と容量配線出力回路５２とが含まれている。シフトレジスタ５１は４ビット（４段）で構成されている。容量配線出力回路５２には、第１グループ用出力部５２１〜第４グループ用出力部５２４が含まれている。第１グループ用出力部５２１〜第４グループ用出力部５２４は、対応するグループの第１極性容量配線と第２極性容量配線とに接続されている。
【００５８】
上述のような構成において、シフトレジスタ５１には２ビットデータ信号ＢＩと補助容量クロック信号ＦＣＫとが入力される。シフトレジスタ５１は、補助容量クロック信号ＦＣＫに基づいて、２ビットデータ信号ＢＩを入力端から出力端へと順次に転送する。この転送に応じて、シフトレジスタ５１から容量配線出力回路５２に２ビットデータＢＣｋが供給される。
【００５９】
容量配線出力回路５２内の第１グループ用出力部５２１〜第４グループ用出力部５２４はそれぞれ、シフトレジスタ５１から出力された２ビットデータＢＣｋに基づいて、対応するグループの第１極性容量配線と第２極性容量配線とに補助容量配線駆動信号を出力する。その際、補助容量配線駆動信号として第１および第２極性容量配線に与えられる電圧の大きさは、図８に示すように決定される。
【００６０】
なお、図８において、「出力電圧Ｖｏ」は各グループの第１極性容量配線に与えられる電圧であり、「出力電圧Ｖｅ」は各グループの第２極性容量配線に与えられる電圧である。また、出力電圧Ｖｏ，Ｖｅの「ＶＣＬ」は比較的低い所定の電圧（第２電位）を示し、出力電圧Ｖｏ，Ｖｅの「ＶＣＨ」は比較的高い所定の電圧（第３電位）を示し、出力電圧Ｖｏ，Ｖｅの「ＶＣＭ」は上記ＶＣＬ以上かつ上記ＶＣＨ以下の所定の電圧（第１波形電位）を示している。
【００６１】
＜２．５  駆動方法＞
次に、本実施形態における駆動方法について説明する。図９（ａ）〜（ｈ）は、１行目のゲート配線Ｇ１に印加される選択信号、２行目のゲート配線Ｇ２に印加される選択信号、ソース配線Ｓｊに印加される駆動用映像信号、１行目の補助容量配線Ｃ１に印加される補助容量配線駆動信号、画素形成部Ａ１ｊの画素電極電圧、２行目の補助容量配線Ｃ２に印加される補助容量配線駆動信号、画素形成部Ａ２ｊの画素電極電圧、および極性信号ＰＯの波形をそれぞれ示している。図１０（ａ）〜（ｈ）は、３行目のゲート配線Ｇ３に印加される選択信号、４行目のゲート配線Ｇ４に印加される選択信号、ソース配線Ｓｊに印加される駆動用映像信号、３行目の補助容量配線Ｃ３に印加される補助容量配線駆動信号、画素形成部Ａ３ｊの画素電極電圧、４行目の補助容量配線Ｃ４に印加される補助容量配線駆動信号、画素形成部Ａ４ｊの画素電極電圧、および極性信号ＰＯの波形をそれぞれ示している。なお、ソース配線Ｓｊに印加される駆動用映像信号および極性信号ＰＯの波形については、説明の便宜上、図９と図１０の双方に示している。また、以下において、駆動用映像信号の電圧のことを「ソース電圧」ともいう。
【００６２】
図１１（ａ）〜（ｊ）は、１行目の補助容量配線Ｃ１に印加される補助容量配線駆動信号、２行目の補助容量配線Ｃ２に印加される補助容量配線駆動信号、５行目の補助容量配線Ｃ５に印加される補助容量配線駆動信号、６行目の補助容量配線Ｃ６に印加される補助容量配線駆動信号、９行目の補助容量配線Ｃ９に印加される補助容量配線駆動信号、１０行目の補助容量配線Ｃａに印加される補助容量配線駆動信号、１３行目の補助容量配線Ｃｄに印加される補助容量配線駆動信号、１４目の補助容量配線Ｃｅに印加される補助容量配線駆動信号、２ビットデータ信号ＢＩ、および補助容量クロック信号ＦＣＫの波形をそれぞれ示している。なお、２ビットデータ信号ＢＩについては、２ビットで表される数値を示している。
【００６３】
ここで、図９〜図１１の見方や符号の付し方について図１２〜図１４を参照しつつ説明する。まず、時点に関する符号の付し方（時点の表し方）について説明する。図１２に示すように、各グループの先頭行のゲート配線Ｇ１，Ｇ５，Ｇ９，およびＧｄへの選択電圧の印加開始時点をｔ０，ｔ１，ｔ２，ｔ３，・・・と表す。例えば、１行目のゲート配線Ｇ１への選択電圧の印加開始時点は、ｔ０，ｔ４，ｔ８，・・・と表される。また、時点ｔ０〜ｔ１の期間には第１グループのゲート配線Ｇ１〜Ｇ４に順次に選択電圧が印加されるところ、図１３に示すように、各選択信号Ｇ１〜Ｇ４の立ち上がり時点および立ち下がり時点をｔ０，ｔ０１，ｔ０２，・・・，ｔ０７と表す。同様に、時点ｔ１〜ｔ２の期間における各選択信号Ｇ５〜Ｇ８の立ち上がり時点および立ち下がり時点をｔ１，ｔ１１，ｔ１２，・・・，ｔ１７と表す。このように、時点ｔａ（ａは整数）と時点ｔ（ａ＋１）の間の期間における各選択信号の立ち上がり時点および立ち下がり時点をｔａ，ｔａ１，ｔａ２，・・・，ｔａ７と表す。
【００６４】
第１グループに着目すると（図９および図１０）、時点ｔ０〜ｔ１の期間には当該第１グループのゲート配線Ｇ１〜Ｇ４に順次に選択電圧が印加されている。従って、図１２および図１３に示すように、時点ｔ０〜ｔ１および時点ｔ４〜ｔ５の期間を第１グループについての「選択期間」といい、第１グループ以外のグループのゲート配線に選択電圧が印加される期間すなわち時点ｔ１〜ｔ４および時点ｔ５〜ｔ８の期間を第１グループについての「非選択期間」という。また、図１２には２フレーム期間を示しているが、説明の便宜上、先行するフレーム期間を「奇数フレーム」といい、後続のフレーム期間を「偶数フレーム」という。
【００６５】
図９（ｃ）および図１０（ｃ）における各線の意味は以下のとおりである。太実線は、階調値が「６３」の入力信号Ｄｘに対応するソース電圧Ｓｊの波形を示している。太点線は、階調値が「３１．５」の入力信号Ｄｘに対応するソース電圧Ｓｊの波形を示している。細実線は、階調値が「０」の入力信号Ｄｘに対応するソース電圧Ｓｊの波形を示している。
【００６６】
図９において、例えば時点ｔ０と時点ｔ０１の間の期間には、ソース電圧Ｓｊは図１４（ａ）に示すようなものとなっている。これは、階調値が「０」の入力信号Ｄｘはソース最大電圧ＶＳＨに変換され、階調値が「３１．５」の入力信号Ｄｘはソース中間電圧ＶＳＭに変換され、階調値が「６３」の入力信号Ｄｘはソース最小電圧ＶＳＬに変換されることを示している。また、時点ｔ０２と時点ｔ０３の間の期間には、ソース電圧Ｓｊは図１４（ｂ）に示すようなものとなっている。これは、階調値が「６３」の入力信号Ｄｘはソース最大電圧ＶＳＨに変換され、階調値が「３１．５」の入力信号Ｄｘはソース中間電圧ＶＳＭに変換され、階調値が「０」の入力信号Ｄｘはソース最小電圧ＶＳＬに変換されることを示している。
【００６７】
次に、図１１を参照しつつ、２フレーム期間における補助容量配線の駆動方法について説明する。本実施形態においては、図１１（ｉ）および（ｊ）に示すように、２ビットデータ信号ＢＩおよび補助容量クロック信号ＦＣＫが補助容量ドライバ５００内のシフトレジスタ５１に与えられる。これら２ビットデータ信号ＢＩおよび補助容量クロック信号ＦＣＫに基づいて、シフトレジスタ５１から容量配線出力回路５２に２ビットデータＢＣｋが出力される。そして、容量配線出力回路５２では、図７に示した第１グループ用出力部５２１〜第４グループ用出力部５２４において、図８に示すようにして出力電圧Ｖｏ，Ｖｅが生成される。そして、各グループにつき、出力電圧Ｖｏが第１極性容量配線に印加され、出力電圧Ｖｅが第２極性容量配線に印加される結果、各グループの第１極性容量配線に接続された補助容量配線（以下、これらの配線についても「第１極性容量配線」ともいう。）および第２極性容量配線に接続された補助容量配線（以下、これらの配線についても「第２極性容量配線」ともいう。）の電圧波形は図１１（ａ）〜（ｈ）に示すようなものとなる。
【００６８】
図１１（ａ）〜（ｈ）に示すように、各グループの選択期間には、当該各グループの第１極性容量配線および第２極性容量配線には上述した電圧ＶＣＭが印加される。そして、各グループにおいて、奇数フレームの選択期間に続く非選択期間には、第１極性容量配線には上述した電圧ＶＣＬが印加され、第２極性容量配線には上述した電圧ＶＣＨが印加される。また、各グループにおいて、偶数フレームの選択期間に続く非選択期間には、第１極性容量配線には電圧ＶＣＨが印加され、第２極性容量配線には電圧ＶＣＬが印加される。なお、本実施形態においては、図４に示した共通電極２４には一定の電圧（上述の電圧ＶＣＭ）が印加されている。
【００６９】
次に、画素マトリクスのうちの第１グループ内の行に着目し、その駆動方法について図９および図１０を参照しつつ説明する。
【００７０】
時点ｔ０〜ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧ＶＨが印加される。これにより、画素形成部Ａ１ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはローレベルになっている。このため、図５に示すようにして、入力信号Ｄｘの階調値が「０」〜「３１」であれば、ソース最大電圧ＶＳＨ−ソース中間電圧ＶＳＭ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３１．５」であれば、ソース中間電圧ＶＳＭがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３２」〜「６３」であれば、ソース中間電圧ＶＳＭ−ソース最小電圧ＶＳＬ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ１ｊにおいては、時点ｔ０〜ｔ０１の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ１ｊに印加される。
【００７１】
時点ｔ０〜ｔ０１の期間の次に１行目のゲート配線Ｇ１に選択電圧ＶＨが印加されるのは時点ｔ４〜ｔ４１の期間である。すなわち、時点ｔ０１〜ｔ４の期間を通じて、１行目のゲート配線Ｇ１には非選択電圧ＶＬが印加されている。また、図９（ｄ）に示すように、１行目の補助容量配線Ｃ１には時点ｔ０〜ｔ０７ａの期間を通じて一定の電圧ＶＣＭが印加されている。このため、画素形成部Ａ１ｊにおいては、時点ｔ０１における画素電極電圧が時点ｔ０７ａまで保持される。なお、時点ｔ０７ａは、第１グループが選択期間から非選択期間に変わる直前の時点である。
【００７２】
時点ｔ０２〜ｔ０３の期間には、２行目のゲート配線Ｇ２に選択電圧ＶＨが印加される。これにより、画素形成部Ａ２ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはハイレベルになっている。このため、図５に示すようにして、入力信号Ｄｘの階調値が「０」〜「３１」であれば、ソース最小電圧ＶＳＬ−ソース中間電圧ＶＳＭ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３１．５」であれば、ソース中間電圧ＶＳＭがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３２」〜「６３」であれば、ソース中間電圧ＶＳＭ−ソース最大電圧ＶＳＨ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ２ｊにおいては、時点ｔ０２〜ｔ０３の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ２ｊに印加される。
【００７３】
時点ｔ２〜ｔ０３の期間の次に２行目のゲート配線Ｇ２に選択電圧ＶＨが印加されるのは時点ｔ４２〜ｔ４３の期間である。すなわち、時点ｔ０３〜ｔ４２の期間を通じて、２行目のゲート配線Ｇ２には非選択電圧ＶＬが印加されている。また、図９（ｆ）に示すように、２行目の補助容量配線Ｃ２には時点ｔ０〜ｔ０７ａの期間を通じて一定の電圧ＶＣＭが印加されている。このため、画素形成部Ａ２ｊにおいては、時点ｔ０３における画素電極電圧が時点ｔ０７ａまで保持される。
【００７４】
同様に、３行目については、時点ｔ０４〜ｔ０５の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ３ｊに印加され、時点ｔ０５における画素電極電圧が時点ｔ０７ａまで保持される。また、４行目については、時点ｔ０６〜ｔ０７の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ４ｊに印加され、時点ｔ０７における画素電極電圧が時点ｔ０７ａまで保持される。
【００７５】
時点ｔ０７ａになると、第１極性容量配線の電圧すなわち１行目および３行目の補助容量配線Ｃ１，Ｃ３の電圧がＶＣＭからＶＣＬに下降し、第２極性容量配線の電圧すなわち２行目および４行目の補助容量配線Ｃ２，Ｃ４の電圧がＶＣＭからＶＣＨに上昇する。この時、画素形成部Ａ１ｊ〜Ａ４ｊのＴＦＴ２０はいずれも非導通状態となっているので、１行目および３行目の画素形成部Ａ１ｊ，Ａ３ｊにおける画素電極電圧は下降し、２行目および４行目の画素形成部Ａ２ｊ，Ａ４ｊにおける画素電極電圧は上昇する。そして、画素形成部Ａ１ｊ〜Ａ４ｊにおける変化（下降または上昇）後の画素電極電圧は、次に第１グループが選択期間となる直前の時点ｔ３７ａまで維持される。
【００７６】
ここで、液晶容量２２の容量をＣｌｃ、補助容量２３の容量をＣｓとし、１行目および３行目の画素形成部Ａ１ｊ，Ａ３ｊについての下降前の画素電極電圧をＶａとすると、下降後の画素電極電圧Ｖｘは、
Ｖｘ＝Ｖａ＋（ＶＣＬ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）    ・・・（２）
となる。
【００７７】
また、２行目および４行目の画素形成部Ａ２ｊ，Ａ４ｊについての上昇前の画素電極電圧をＶｂとすると、上昇後の画素電極電圧Ｖｙは、
Ｖｙ＝Ｖｂ＋（ＶＣＨ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）    ・・・（３）
となる。
【００７８】
時点ｔ３７ａ（第１グループが選択期間となる直前の時点）になると、第１極性容量配線Ｃ１，Ｃ３の電圧はＶＣＬからＶＣＭに上昇し、第２極性容量配線Ｃ２，Ｃ４の電圧はＶＣＨからＶＣＭに下降する。そして、その変化（上昇または下降）後の電圧は時点４７ａまで維持される。これにより、時点ｔ４〜ｔ４７ａの期間を通じて補助容量配線Ｃ１〜Ｃ４には一定の電圧ＶＣＭが印加される。その結果、１行目と３行目とに着目すると、「１行目についての書き込みが行われてから再度１行目についての書き込みが行われるまでに、１行目の補助容量配線Ｃ１に電圧ＶＣＭが印加される期間の長さ」と「３行目についての書き込みが行われてから再度３行目についての書き込みが行われるまでに、３行目の補助容量配線Ｃ３に電圧ＶＣＭが印加される期間の長さ」とは等しくなる。このため、１行目と３行目の階調値が等しければ、１行目の画素電極Ｐ１ｊの平均電圧（および実効値電圧）と３行目の画素電極Ｐ３ｊの平均電圧（および実効値電圧）とは等しくなる。これは、２行目と４行目とについても同様である。
【００７９】
第２〜第４グループ内の各行についても、第１グループと同様の駆動が行われる。例えば、第３グループに着目すると、図１２に示す時点ｔ０〜ｔ８のうち時点ｔ２〜ｔ３の期間および時点ｔ６〜ｔ７の期間が選択期間となり、それ以外の期間が非選択期間となる。
【００８０】
ところで、上述したように、本実施形態においては、共通電極２４には一定の電圧ＶＣＭが印加されている。このため、画素形成部Ａ１ｊ〜Ａ４ｊにおける液晶印加電圧は、選択期間には入力信号Ｄｘの階調値が「３１．５」のときに最も小さくなり、非選択期間には入力信号Ｄｘの階調値が「０」のときに最も小さくなる。本実施形態では、非選択期間の長さは選択期間の長さの３倍になっている。このように非選択期間の長さを選択期間の長さよりも長くすることによって、液晶印加電圧の実効値（実効値電圧）が入力信号Ｄｘの階調値が「０」のときに最も小さくなるようにされている。
【００８１】
例えば、「ＶＳＬ＝−２Ｖ」，「ＶＳＭ＝０Ｖ」，「ＶＳＨ＝２Ｖ」，「Ｃｓ／（Ｃｓ＋Ｃｌｃ）＝０．５」，「ＶＣＬ＝−６Ｖ」，「ＶＣＭ＝０Ｖ」，「ＶＣＨ＝６Ｖ」というように設定されていれば、非選択期間に負極性になる画素形成部における当該非選択期間中の画素電極電圧Ｖｘは、
Ｖｘ＝ＶＳ＋（ＶＣＬ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）
＝ＶＳ−３Ｖ                                        ・・・（４）
となる。なお、ＶＳは非選択期間になる前の選択期間における画素電極電圧である。
【００８２】
ここで、１フレーム期間のうちの４分の３の期間にＶｘが画素電極に印加され、１フレーム期間のうちの４分の１の期間にＶＳが画素電極に印加される場合、実効値電圧Ｖｒは図１５に示すようなものとなる。
【００８３】
また、非選択期間に正極性になる画素形成部における当該非選択期間中の画素電極電圧Ｖｙは、
Ｖｙ＝ＶＳ＋（ＶＣＨ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）
＝ＶＳ＋３Ｖ                                        ・・・（５）
となる。
【００８４】
ここで、１フレーム期間のうちの４分の３の期間にＶｙが画素電極に印加され、１フレーム期間のうちの４分の１の期間にＶＳが画素電極に印加される場合、実効値電圧Ｖｒは図１６に示すようなものとなる。
【００８５】
図１７は、選択期間中の画素電極電圧ＶＳと実効値電圧Ｖｒとの関係を示す図である。なお、図１７の供給電圧より２Ｖだけ減じた電圧が上記画素電極電圧ＶＳに相当する。また、図１７においては、階調値の「０」が供給電圧の「０Ｖ」に対応付けられ、階調値の「６３」が供給電圧の「４Ｖ」に対応付けられている。ここで、図１８に示すような電圧−透過率特性（実効値電圧Ｖｒと透過率Ｌとの関係）をもつ液晶が採用されると、階調値と実効値電圧Ｖｒとの関係は図１９に示すようなものとなる。以上より、階調値とソースドライバ３００からの出力電圧（図２０の供給電圧）との関係が図２０に示すようなものとなるように、各階調値に対応する（ソースドライバ３００からの）出力電圧が決定されれば良い。
【００８６】
＜２．６  効果＞
本実施形態によれば、同じグループに含まれる補助容量配線は複数本ずつまとめて駆動される。このため、補助容量ドライバ５００を簡易な構成にすることができる。ここで、画素形成部Ａｉｊにおいて選択期間中のいずれのタイミングで画素電極電圧の書き換え（更新）が行われても、階調値が同じであれば、当該画素形成部Ａｉｊにおける画素電極電圧の平均値（および実効値電圧）は一定の電圧となる。このため、補助容量配線が複数本ずつまとめて駆動されることに起因して表示品位が低下することはない。
【００８７】
また、補助容量ドライバ５００を簡易な構成にすることができるので、低温ポリシリコンＴＦＴパネルやＣＧシリコンＴＦＴパネルにおいては、回路規模が低減される。その結果、歩留まりが向上し、コストが低減される。また、アモルファスシリコンＴＦＴパネルにおいては、回路をＩＣ化するときに補助容量ドライバ５００のピン数を少なくすることができ、コストが低減される。
【００８８】
さらに、共通電極２４の電圧は一定であるので、画素電極電圧の振幅を比較的小さくすることができる。このため、ゲートドライバ４００からの出力電圧の振幅を比較的小さくすることができ、低コスト化や低消費電力化を図ることができる。以上のように、コスト上昇を抑制しつつゲートドライバ４００からの出力電圧の振幅を小さくすることができ、さらには消費電力を低減させることをもできる表示装置が実現される。
【００８９】
＜３．第２の実施形態＞
＜３．１  構成および動作＞
図２１は、本発明の第２の実施形態に係る液晶表示装置におけるドライバと表示部２００の構成を示すブロック図である。本実施形態においては、補助容量ドライバ５００内の容量配線出力回路５３の構成が上記第１の実施形態とは異なっている。容量配線出力回路５３以外の構成については上記第１の実施形態と同様である。すなわち、ソースドライバ３００からは図５に示したように決定される駆動用映像信号がソース配線Ｓ１〜Ｓ８に出力され、ゲートドライバ４００からは図６に示したように決定される選択信号がゲート配線Ｇ１〜Ｇｇに出力される。なお、本実施形態は上記第２の手法を実現するものである。
【００９０】
図２２は、本実施形態における補助容量ドライバ５００の詳細な構成を示すブロック図である。本実施形態においては、容量配線出力回路５３には、シフトレジスタ５１から出力される２ビットデータＢＣｋに加え、表示制御回路１００から出力されるゲートクロック信号ＧＣＫと極性信号ＰＯとが与えられる。容量配線出力回路５３には、各グループの第１極性容量配線に接続された第１極性容量配線用出力部５３１１〜５３１４と、各グループの第２極性容量配線に接続された第２極性容量配線用出力部５３２１〜５３２４と、各グループ用の遅延回路５３０１〜５３０４とが含まれている。なお、シフトレジスタ５１に与えられる２ビットデータ信号ＢＩおよび補助容量クロック信号ＦＣＫの波形は、上記第１の実施形態と同様、図１１（ｉ）および（ｊ）に示したようなものとなっている。
【００９１】
上述のような構成において、シフトレジスタ５１から出力される２ビットデータＢＣｋは、第１極性容量配線用出力部５３１１〜５３１４と遅延回路５３０１〜５３０４とに与えられる。また、ゲートクロック信号ＧＣＫは遅延回路５３０１〜５３０４に与えられ、極性信号ＰＯは第１極性容量配線用出力部５３１１〜５３１４と第２極性容量配線用出力部５３２１〜５３２４とに与えられる。
【００９２】
遅延回路５３０１〜５３０４は、ゲートクロック信号ＧＣＫに基づいて、各グループ用の２ビットデータＢＣｋを遅延させる。本実施形態では、或る行が選択されてから次の行が選択されるまでの期間に相当する期間だけ２ビットデータＢＣｋは遅延させられる。その遅延後の２ビットデータＢＤｋは、第２極性容量配線用出力部５３２１〜５３２４に与えられる。第１極性容量配線用出力部５３１１〜５３１４は、２ビットデータＢＣｋと極性信号ＰＯとに基づいて、対応するグループの第１極性容量配線に補助容量配線駆動信号を出力する。その際、補助容量配線駆動信号として第１極性容量配線に与えられる電圧の大きさは、図２３に示すように決定される。第２極性容量配線用出力部５３２１〜５３２４は、２ビットデータＢＤｋと極性信号ＰＯとに基づいて、対応するグループの第２極性容量配線に補助容量配線駆動信号を出力する。その際、補助容量配線駆動信号として第２極性容量配線に与えられる電圧の大きさは、図２４に示すように決定される。
【００９３】
なお、上記第１の実施形態においては、補助容量配線に与えられる電圧の大きさはＶＣＨ，ＶＣＭ，およびＶＣＬの３値であった。一方、本実施形態においては、補助容量配線に与えられる電圧の大きさはＶＣＨおよびＶＣＬの２値となる。
【００９４】
＜３．２  駆動方法＞
次に、本実施形態における駆動方法について、図２５および図２６を参照しつつ説明する。なお、ここでは、画素マトリクスのうちの第１グループ内の行についての駆動方法について説明する。
【００９５】
上述のように、本実施形態においては、第１極性容量配線に与えられる電圧の大きさは図２３に示すように決定され、第２極性容量配線に与えられる電圧の大きさは図２４に示すように決定される。その結果、１〜４行目の補助容量配線Ｃ１〜Ｃ４の電圧波形はそれぞれ図２５（ｄ），図２５（ｆ），図２６（ｄ），および図２６（ｆ）に示すようなものとなる。
【００９６】
時点ｔ０〜ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧ＶＨが印加される。これにより、画素形成部Ａ１ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはローレベルになっている。このため、図５に示すようにして、入力信号Ｄｘの階調値が「０」〜「３１」であれば、ソース最大電圧ＶＳＨ−ソース中間電圧ＶＳＭ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３１．５」であれば、ソース中間電圧ＶＳＭがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３２」〜「６３」であれば、ソース中間電圧ＶＳＭ−ソース最小電圧ＶＳＬ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ１ｊにおいては、時点ｔ０〜ｔ０１の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ１ｊに印加される。
【００９７】
上述の時点ｔ０〜ｔ０１の期間には、図１１（ｉ）に示したように２ビットデータ信号ＢＩが「０」であることから２ビットデータＢＣｋは「０」になっている。このため、極性信号ＰＯに基づき、図２３に示すようにして、第１極性容量配線Ｃ１，Ｃ３には電圧ＶＣＨが印加される。また、この期間中には、２ビットデータＢＣｋの遅延後の２ビットデータＢＤｋは「３」になっている。これにより、図２４に示すようにして、第２極性容量配線Ｃ２，Ｃ４には電圧ＶＣＬが印加される。
【００９８】
時点ｔ０２〜ｔ０３の期間には、２行目のゲート配線Ｇ２に選択電圧ＶＨが印加される。これにより、画素形成部Ａ２ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはハイレベルになっている。このため、図５に示すようにして、入力信号Ｄｘの階調値が「０」〜「３１」であれば、ソース最小電圧ＶＳＬ−ソース中間電圧ＶＳＭ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３１．５」であれば、ソース中間電圧ＶＳＭがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３２」〜「６３」であれば、ソース中間電圧ＶＳＭ−ソース最大電圧ＶＳＨ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ２ｊにおいては、時点ｔ０２〜ｔ０３の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ２ｊに印加される。
【００９９】
上述の時点ｔ０２〜ｔ０３の期間には、図１１（ｉ）に示したように２ビットデータ信号ＢＩが「０」であることから２ビットデータＢＣｋは「０」になっている。このため、極性信号ＰＯに基づき、図２３に示すようにして、第１極性容量配線Ｃ１，Ｃ３には電圧ＶＣＬが印加される。また、この期間中には、２ビットデータＢＣｋの遅延後の２ビットデータＢＤｋも「０」になる。これにより、図２４に示すようにして、第２極性容量配線Ｃ２，Ｃ４にも電圧ＶＣＬが印加される。
【０１００】
時点ｔ０４〜ｔ０５の期間には、３行目のゲート配線Ｇ３に選択電圧ＶＨが印加される。これにより、画素形成部Ａ３ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはローレベルになっている。このため、図５に示すようにして、入力信号Ｄｘの階調値が「０」〜「３１」であれば、ソース最大電圧ＶＳＨ−ソース中間電圧ＶＳＭ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３１．５」であれば、ソース中間電圧ＶＳＭがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３２」〜「６３」であれば、ソース中間電圧ＶＳＭ−ソース最小電圧ＶＳＬ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ３ｊにおいては、時点ｔ０４〜ｔ０５の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ３ｊに印加される。
【０１０１】
上述の時点ｔ０４〜ｔ０５の期間には、図１１（ｉ）に示したように２ビットデータ信号ＢＩが「０」であることから２ビットデータＢＣｋは「０」になっている。このため、極性信号ＰＯに基づき、図２３に示すようにして、第１極性容量配線Ｃ１，Ｃ３には電圧ＶＣＨが印加される。また、この期間中には、２ビットデータＢＣｋの遅延後の２ビットデータＢＤｋは「０」になっている。これにより、図２４に示すようにして、第２極性容量配線Ｃ２，Ｃ４にも電圧ＶＣＨが印加される。
【０１０２】
時点ｔ０６〜ｔ０７の期間には、４行目のゲート配線Ｇ４に選択電圧ＶＨが印加される。これにより、画素形成部Ａ４ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはハイレベルになっている。このため、図５に示すようにして、入力信号Ｄｘの階調値が「０」〜「３１」であれば、ソース最小電圧ＶＳＬ−ソース中間電圧ＶＳＭ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３１．５」であれば、ソース中間電圧ＶＳＭがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「３２」〜「６３」であれば、ソース中間電圧ＶＳＭ−ソース最大電圧ＶＳＨ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ４ｊにおいては、時点ｔ０６〜ｔ０７の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ４ｊに印加される。
【０１０３】
上述の時点ｔ０６〜ｔ０７の期間には、図１１（ｉ）に示したように２ビットデータ信号ＢＩが「０」であることから２ビットデータＢＣｋは「０」になっている。このため、極性信号ＰＯに基づき、図２３に示すようにして、第１極性容量配線Ｃ１，Ｃ３には電圧ＶＣＬが印加される。また、この期間中には、２ビットデータＢＣｋの遅延後の２ビットデータＢＤｋは「０」になっている。これにより、図２４に示すようにして、第２極性容量配線Ｃ２，Ｃ４にも電圧ＶＣＬが印加される。
【０１０４】
時点ｔ１〜ｔ１１の期間には、図１１（ｉ）に示したように２ビットデータ信号ＢＩが「１」であることから２ビットデータＢＣｋは「１」になっている。このため、図２３に示すようにして、第１極性容量配線Ｃ１，Ｃ３には電圧ＶＣＬが印加される。また、この期間中には、２ビットデータＢＣｋの遅延後の２ビットデータＢＤｋは「０」になっており、極性信号はローレベルになっている。これにより、極性信号ＰＯに基づき、図２４に示すようにして、第２極性容量配線Ｃ２，Ｃ４には電圧ＶＣＨが印加される。
【０１０５】
その後、次に第１グループの選択期間になるまで、第１極性容量配線Ｃ１，Ｃ３の電圧はＶＣＬで維持され、第２極性容量配線Ｃ２，Ｃ４の電圧はＶＣＨで維持される。
【０１０６】
ここで、時点ｔ０５における画素形成部Ａ１ｊ，Ａ３ｊの画素電極電圧をＶａとすると、第１極性容量配線Ｃ１，Ｃ３の電圧が上述した電圧ＶＣＬで維持されている期間における画素電極電圧Ｖｘは、
Ｖｘ＝Ｖａ＋（ＶＣＬ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）    ・・・（６）
となる。
【０１０７】
また、時点ｔ０７における画素形成部Ａ２ｊ，Ａ４ｊの画素電極電圧をＶｂとすると、第２極性容量配線Ｃ２，Ｃ４の電圧が上述した電圧ＶＣＨで維持されている期間における画素電極電圧Ｖｙは、
Ｖｙ＝Ｖｂ＋（ＶＣＨ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）    ・・・（７）
となる。
【０１０８】
第１極性容量配線Ｃ１，Ｃ３への電圧ＶＣＬの印加は、次に１行目のゲート配線Ｇ１への選択電圧の印加が終了する直後の時点ｔ４１ａまで継続する。その結果、１行目と３行目とに着目すると、「１行目についての書き込みが行われてから再度１行目についての書き込みが行われるまでに、１行目の補助容量配線Ｃ１に電圧ＶＣＬが印加される期間の長さ」と「３行目についての書き込みが行われてから再度３行目についての書き込みが行われるまでに、３行目の補助容量配線Ｃ３に電圧ＶＣＬが印加される期間の長さ」とは等しくなる。このため、１行目と３行目の階調値が等しければ、１行目の画素電極Ｐ１ｊの平均電圧（および実効値電圧）と３行目の画素電極Ｐ３ｊの平均電圧（および実効値電圧）とは等しくなる。これは、２行目と４行目とについても同様である。また、第２〜第４グループ内の各行についても、第１グループと同様の駆動が行われる。
【０１０９】
本実施形態においては、図２５（ｄ）および（ｆ）に示すように、第１極性容量配線についての電圧変化タイミングと第２極性容量配線についての電圧変化タイミングとは異なっている。このように電圧変化のタイミングを異ならせる理由について、以下に説明する。図２７は、仮に第２極性容量配線についての電圧変化タイミングを第１極性容量配線についての電圧変化タイミングにあわせたときの信号波形図である。ここで、画素形成部Ａ２ｊの画素電極電圧の変化を示す図２５（ｆ）と図２７（ｆ）とに着目する。仮に第２極性容量配線についての電圧変化タイミングを第１極性容量配線についての電圧変化タイミングにあわせたときには、図２７（ｆ）に示すように、時点ｔ０〜ｔ０２の期間にも第２極性容量配線Ｃ２に電圧ＶＣＨが印加される。このため、画素電極Ｐ２ｊでは、画素電極Ｐ１ｊと比べて、この期間だけ画素電極電圧の振幅増大の効果が得られる期間が短くなる。一方、本実施形態のように電圧変化のタイミングを異ならせたときには、図２５（ｆ）に示すように、画素電極Ｐ１ｊと画素電極Ｐ２ｊとで画素電極電圧の振幅増大の効果が得られる期間が等しくなる。このため、図２７（ｆ）に示す例とは異なり、画素電極Ｐ１ｊと画素電極Ｐ２ｊとで等しい階調表示が行われる。このように、第１極性容量配線についての電圧変化タイミングと第２極性容量配線についての電圧変化タイミングとを異ならせることによって、各補助容量配線に第１波形電圧が印加される期間の長さを均一にすることができる。
【０１１０】
ところで、共通電極２４には一定の電圧が印加されているところ、本実施形態においては、当該一定の電圧はＶＣＨとＶＣＬとの中間の電圧とされる。このため、画素形成部Ａ１ｊ〜Ａ４ｊにおける液晶印加電圧は、選択期間には入力信号Ｄｘの階調値が「３１．５」のときに最も小さくなり、非選択期間には入力信号Ｄｘの階調値が「０」のときに最も小さくなる。本実施形態では、各行について全てのフレーム期間において、「第２波形電圧または第３波形電圧が補助容量配線に印加されている期間の長さ」は「第１波形電圧が補助容量配線に印加されている期間の長さ」のほぼ７倍となる。このようにするため、各グループについて、奇数フレームの選択期間においては、第１極性容量配線には高レベル第１電位としてのＶＣＨが、第２極性容量配線には低レベル第１電位としてのＶＣＬがそれぞれ与えられ、奇数フレームの非選択期間においては、第１極性容量配線には第２電位としてのＶＣＬが、第２極性容量配線には第３電位としてのＶＣＨがそれぞれ与えられている。また、各グループについて、偶数フレームの選択期間においては、第１極性容量配線にはＶＣＬが、第２極性容量配線にはＶＣＨがそれぞれ与えられ、偶数フレームの非選択期間においては、第１極性容量配線にはＶＣＨが、第２極性容量配線にはＶＣＬがそれぞれ与えられている。以上のようにして画素電極電圧の振幅増大の効果が得られる期間を長くすることにより、実効値電圧の振幅が効果的に増大されている。
【０１１１】
例えば、「ＶＳＬ＝−２Ｖ」，「ＶＳＭ＝０Ｖ」，「ＶＳＨ＝２Ｖ」，「Ｃｓ／（Ｃｓ＋Ｃｌｃ）＝０．５」，「ＶＣＬ＝−３Ｖ」，「ＶＣＨ＝３Ｖ」というように設定されていれば、非選択期間に負極性になる画素形成部における当該非選択期間中の画素電極電圧Ｖｘは、
Ｖｘ＝ＶＳ＋（ＶＣＬ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）
＝ＶＳ−３Ｖ                                        ・・・（８）
となる。なお、ＶＳは当該画素形成部の画素電極に書き込みが行われた直後の画素電極電圧である。
【０１１２】
ここで、１フレーム期間のうちの８分の７の期間にＶｘが画素電極に印加され、１フレーム期間のうちの８分の１の期間にＶＳが画素電極に印加される場合、実効値電圧Ｖｒは図２８に示すようなものとなる。
【０１１３】
また、非選択期間に正極性になる画素形成部における当該非選択期間中の画素電極電圧Ｖｙは、
Ｖｙ＝ＶＳ＋（ＶＣＨ−ＶＣＭ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）
＝ＶＳ＋３Ｖ                                        ・・・（９）
となる。
【０１１４】
ここで、１フレーム期間のうちの８分の７の期間にＶｙが画素電極に印加され、１フレーム期間のうちの８分の１の期間にＶＳが画素電極に印加される場合、実効値電圧Ｖｒは図２９に示すようなものとなる。
【０１１５】
＜３．３  効果＞
本実施形態によれば、上記第１の実施形態と同様、同じグループに含まれる補助容量配線が複数本ずつまとめて駆動されるので、補助容量ドライバ５００を簡易な構成にすることができる。これにより、回路規模が低減され、低コスト化を図ることができる。
【０１１６】
また、上記第１の実施形態においては、補助容量ドライバ５００からの出力電圧は３値（ＶＣＨ，ＶＣＭ，ＶＣＬ）であったが、本実施形態においては、補助容量ドライバ５００からの出力電圧は２値（ＶＣＨ，ＶＣＬ）となる。このため、上記第１の実施形態に比して、更に回路規模が低減される。
【０１１７】
さらに、上記第１の実施形態と本実施形態とでソース最大電圧ＶＳＨ，ソース最小電圧ＶＳＬ等が同じように設定されている場合、画素電極について同程度の電圧振幅増大の効果を得るためには、本実施形態における補助容量ドライバ５００からの出力電圧の振幅は、上記第１の実施形態における補助容量ドライバ５００からの出力電圧の振幅のほぼ２分の１で良い。このため、上記第１の実施形態に比して消費電力が低減される。
【０１１８】
＜４．第３の実施形態＞
＜４．１  構成および動作＞
図３０は、本発明の第３の実施形態に係る液晶表示装置におけるドライバと表示部２００の構成を示すブロック図である。本実施形態においては、上記第１および第２の実施形態とは異なり、出力電圧制御信号ＡＢが、ソースドライバ３００内のＤ／Ａ変換回路３３と、ゲートドライバ４００内のゲート出力回路４２と、補助容量ドライバ５００内の容量配線出力回路５４とに与えられている。また、補助容量ドライバ５００内の容量配線出力回路５４の構成は、図２２に示した上記第２の実施形態における構成とほぼ同様の構成になっているが、本実施形態においては、上述の出力電圧制御信号ＡＢが第１極性容量配線用出力部および第２極性容量配線用出力部に与えられている。なお、本実施形態は上記第３の手法を実現するものである。
【０１１９】
ソースドライバ３００内のＤ／Ａ変換回路３３では、駆動用映像信号の電圧（図３１の「出力電圧Ａｘ」）は、デジタル映像信号（図３１の「入力信号Ｄｘ」）に基づき、極性信号ＰＯの論理レベルと出力電圧制御信号ＡＢの論理レベルとに応じて、図３１に示すように決定される。
【０１２０】
なお、本実施形態においては、極性信号ＰＰの論理レベルが「ローレベル」の時すなわち映像信号の極性が負になる時には、「０」以上「２１」以下の階調値が第１階調範囲内の階調値に相当する。また、極性信号ＰＰの論理レベルが「ハイレベル」の時すなわち映像信号の極性が正になる時には、「４２」以上「６３」以下の階調値が第１階調範囲内の階調値に相当する。
【０１２１】
ゲートドライバ４００内のゲート出力回路４２では、選択信号Ｇ１〜Ｇｇとしてゲート配線Ｇ１〜Ｇｇに与えられる電圧の大きさ（図３２の「出力電圧Ｖｘ」）は、タイミングパルスＧＳｉとゲート出力制御信号ＯＥと出力電圧制御信号ＡＢとに基づいて、図３２に示すように決定される。図３２に示すように、ゲート配線Ｇ１〜Ｇｇに与えられる電圧の大きさは、ＶＨ，ＶＭ，およびＶＬのいずれかである。電圧ＶＨは、ＴＦＴ２０のゲートがオン状態になる電圧（「第１選択電圧」としての選択電圧）を示し、電圧ＶＬは、ＴＦＴ２０のゲートがオフ状態になる電圧（非選択電圧）を示し、電圧ＶＭは、一部のＴＦＴ２０のゲートがオン状態となるような電圧（「第２選択電圧」としての半選択電圧）を示している。
【０１２２】
補助容量ドライバ５００内の容量配線出力回路５４では、補助容量配線駆動信号として第１極性容量配線に与えられる電圧（図３３の出力電圧Ｖｏ）は、２ビットデータＢＣｋと極性信号ＰＯと出力電圧制御信号ＡＢとに基づいて、図３３に示すように決定される。また、補助容量配線駆動信号として第２極性容量配線に与えられる電圧（図３４の出力電圧Ｖｅ）の大きさは、２ビットデータＢＤｋと極性信号ＰＯと出力電圧制御信号ＡＢとに基づいて、図３４に示すように決定される。
【０１２３】
＜４．２  駆動方法＞
次に、本実施形態における駆動方法について、図３５〜図３７を参照しつつ説明する。なお、ここでは、画素マトリクスのうちの第１グループ内の行についての駆動方法について説明する。
【０１２４】
上述のように、本実施形態においては、第１極性容量配線に与えられる電圧の大きさは図３３に示すように決定され、第２極性容量配線に与えられる電圧の大きさは図３４に示すように決定される。ここで、出力電圧制御信号ＡＢについては図３７（ａ）に示すような波形とされ、極性信号ＰＯについては図３７（ｂ）に示すような波形とされる。その結果、１〜４行目の補助容量配線Ｃ１〜Ｃ４の電圧波形はそれぞれ図３５（ｄ），図３５（ｆ），図３６（ｄ），および図３６（ｆ）に示すようなものとなる。また、本実施形態においては、図３５（ａ），（ｂ）および図３６（ａ），（ｂ）に示すように、各ゲート配線には、選択電圧ＶＨが印加された後、所定の期間経過後に半選択電圧ＶＭが印加されている。なお、ゲート配線に選択電圧ＶＨが印加されている期間が当該ゲート配線についての第１走査信号線選択期間に相当し、ゲート配線に半選択電圧ＶＭが印加されている期間が当該ゲート配線についての第２走査信号線選択期間に相当する。
【０１２５】
時点ｔ０〜ｔ０１の期間には、１行目のゲート配線Ｇ１に選択電圧ＶＨが印加される。これにより、画素形成部Ａ１ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯと出力電圧制御信号ＡＢとはともにローレベルになっている。このため、図３１に示すようにして、入力信号Ｄｘの階調値が「０」〜「４２」であれば、ソース最大電圧ＶＳＨ−ソース最小電圧ＶＳＬ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「４２」〜「６３」であれば、ソース最小電圧ＶＳＬがソース配線Ｓｊに印加される。これにより、画素形成部Ａ１ｊにおいては、時点ｔ０〜ｔ０１の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ１ｊに印加される。
【０１２６】
時点ｔ０１〜ｔ０２の期間には、１行目のゲート配線Ｇ１には非選択電圧ＶＬが印加される。この期間中に、出力電圧制御信号ＡＢはローレベルからハイレベルに変化する。このため、第１極性容量配線Ｃ１，Ｃ３への印加電圧は、ＶＣＮからＶＣＨに上昇する。これにより、１行目の画素形成部Ａ１ｊにおける画素電極電圧は上昇する。ここで、１行目の画素形成部Ａ１ｊについての上昇前の画素電極電圧をＶａとすると、上昇後の画素電極電圧Ｖｎは、
Ｖｎ＝Ｖａ＋（ＶＣＨ−ＶＣＮ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）    ・・・（１０）
となる。
ここで、
ΔＶｐ＝（ＶＣＨ−ＶＣＮ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）        ・・・（１１）
とする。
【０１２７】
時点ｔ０２〜ｔ０３の期間には、１行目のゲート配線Ｇ１に半選択電圧ＶＭが印加される。この期間には、極性信号ＰＯはローレベルとなっており、出力電圧制御信号ＡＢはハイレベルとなっている。このため、図３１に示すようにして、入力信号Ｄｘの階調値が「０」〜「２１」であれば、ソース最大電圧ＶＳＨがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「２１」〜「６３」であれば、ソース最大電圧ＶＳＨ−ソース最小電圧ＶＳＬ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。
【０１２８】
ところで、ＴＦＴ２０の閾値特性は、各ＴＦＴ２０間でばらつきがある。そこで、表示部２００に含まれているＴＦＴ２０の閾値電圧Ｖｔｈが、ｍｉｎＶｔｈ（最小）〜ｍａｘＶｔｈ（最大）の範囲内でばらつきがあると仮定する。このとき、次式（１２）が成立するように、半選択電圧ＶＭとソース最大電圧ＶＳＨとが設定される。なお、本実施形態では、ｎ型のＴＦＴ２０が採用されているものとする。
ＶＭ−ｍｉｎＶｔｈ＜ＶＳＨ      ・・・（１２）
これにより、時点ｔ０〜ｔ０１の期間に「０」〜「２１」の階調値に対応する電圧ＶＳＨ〜ＶＳＭが印加された画素電極Ｐ１ｊを含む画素形成部Ａ１ｊについては、時点ｔ０２〜ｔ０３の期間にソース配線Ｓｊにソース最大電圧ＶＳＨが印加されることによって、ＴＦＴ２０が非導通状態とされる。その結果、当該画素形成部Ａ１ｊにおいては、時点ｔ０１〜ｔ０２の期間における上昇後の画素電極電圧が維持される。
【０１２９】
また、次式（１３）が成立するように、半選択電圧ＶＭとソース中間電圧ＶＳＭとが設定される。
ＶＭ−ｍａｘＶｔｈ≧ＶＳＭ      ・・・（１３）
これにより、時点ｔ０〜ｔ０１の期間に「４２」〜「６３」の階調値に対応する電圧としてソース最小電圧ＶＳＬが印加された画素電極Ｐ１ｊを含む画素形成部Ａ１ｊについては、時点ｔ０２〜ｔ０３の期間に「４２」〜「６３」の階調値に対応する電圧ＶＳＭ〜ＶＳＬがソース配線Ｓｊに印加されることによって、ＴＦＴ２０が導通状態とされる。その結果、当該画素形成部Ａ１ｊにおいては、時点ｔ０２〜ｔ０３の期間にソース配線Ｓｊに与えられた電圧が画素電極Ｐ１ｊに印加される。
【０１３０】
さらに、時点ｔ０〜ｔ０１の期間に「２１」〜「４２」の階調値に対応する電圧ＶＳＭ〜ＶＳＬが印加された画素電極Ｐ１ｊを含む画素形成部Ａ１ｊについては、時点ｔ０２〜ｔ０３の期間に「ＶＳＭ＋ΔＶＰ」〜「ＶＳＬ＋ΔＶＰ」がソース配線Ｓｊに印加されるように設定される。その結果、当該画素形成部Ａ１ｊのＴＦＴ２０が導通状態になるか否かにかかわらず、当該画素形成部Ａ１ｊにおいては、時点ｔ０１〜ｔ０２の期間における上昇後の画素電極電圧が維持される。
【０１３１】
以上のようにして、図３５（ｅ）に示すように、時点ｔ０２〜ｔ０３の期間における画素形成部Ａ１ｊの画素電極電圧はＶＳＬ〜“ＶＳＨ＋ΔＶＰ”となる。
【０１３２】
時点ｔ０４〜ｔ０５の期間には、２行目のゲート配線Ｇ２に選択電圧ＶＨが印加される。これにより、画素形成部Ａ２ｊのＴＦＴ２０は導通状態となる。また、この期間には、極性信号ＰＯはハイレベルになっており、出力電圧制御信号ＡＢはローレベルになっている。このため、図３１に示すようにして、入力信号Ｄｘの階調値が「０」〜「２１」であれば、ソース最小電圧ＶＳＬがソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「２２」〜「６３」であれば、ソース最小電圧ＶＳＬ−ソース最大電圧ＶＳＨ間の各階調値に対応する電圧がソース配線Ｓｊに印加される。これにより、画素形成部Ａ２ｊにおいては、時点ｔ０４〜ｔ０５の期間に電圧ＶＳＨ〜ＶＳＬが画素電極Ｐ２ｊに印加される。
【０１３３】
時点ｔ０５〜ｔ０６の期間には、２行目のゲート配線Ｇ２には非選択電圧ＶＬが印加される。この期間中に、出力電圧制御信号ＡＢはローレベルからハイレベルに変化する。このため、第２極性容量配線Ｃ２，Ｃ４への印加電圧は、ＶＣＬからＶＣＭに上昇する。これにより、２行目の画素形成部Ａ２ｊにおける画素電極電圧は上昇する。ここで、２行目の画素形成部Ａ２ｊについての上昇前の画素電極電圧をＶｂとすると、上昇後の画素電極電圧Ｖｍは、
Ｖｍ＝Ｖｂ＋（ＶＣＭ−ＶＣＬ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）    ・・・（１４）
となる。
ここで、
ΔＶｑ＝（ＶＣＭ−ＶＣＬ）×Ｃｓ／（Ｃｓ＋Ｃｌｃ）        ・・・（１５）
とする。
【０１３４】
時点ｔ０６〜ｔ０７の期間には、２行目のゲート配線Ｇ２に半選択電圧ＶＭが印加される。この期間には、極性信号ＰＯと出力電圧制御信号ＡＢとはともにハイレベルとなっている。このため、図３１に示すようにして、入力信号Ｄｘの階調値が「０」〜「４２」であれば、ソース最小電圧ＶＳＬ−ソース最大電圧ＶＳＨ間の各階調値に対応する電圧がソース配線Ｓｊに印加され、入力信号Ｄｘの階調値が「４２」〜「６３」であれば、ソース最大電圧ＶＳＨがソース配線Ｓｊに印加される。
【０１３５】
ここで、上式（１２）が成立するように、半選択電圧ＶＭとソース最大電圧ＶＳＨとが設定される。これにより、時点ｔ０４〜ｔ０５の期間に「６３」〜「４２」の階調値に対応する電圧ＶＳＨ〜ＶＳＭが印加された画素電極Ｐ２ｊを含む画素形成部Ａ２ｊについては、時点ｔ０６〜ｔ０７の期間にソース配線Ｓｊにソース最大電圧ＶＳＨが印加されることによって、ＴＦＴ２０が非導通状態とされる。その結果、当該画素形成部Ａ２ｊにおいては、時点ｔ０５〜ｔ０６の期間における上昇後の画素電極電圧が維持される。
【０１３６】
また、上式（１３）が成立するように、半選択電圧ＶＭとソース中間電圧ＶＳＭとが設定される。これにより、時点ｔ０４〜ｔ０５の期間に「２１」〜「０」の階調値に対応する電圧としてソース最小電圧ＶＳＬが印加された画素電極Ｐ２ｊを含む画素形成部Ａ２ｊについては、時点ｔ０６〜ｔ０７の期間に「２１」〜「０」の階調値に対応する電圧ＶＳＭ〜ＶＳＬがソース配線Ｓｊに印加されることによって、ＴＦＴ２０が導通状態とされる。その結果、当該画素形成部Ａ２ｊにおいては、時点ｔ０６〜ｔ０７の期間にソース配線Ｓｊに与えられた電圧が画素電極Ｐ２ｊに印加される。
【０１３７】
さらに、時点ｔ０４〜ｔ０５の期間に「４２」〜「２１」の階調値に対応する電圧ＶＳＭ〜ＶＳＬが印加された画素電極Ｐ２ｊを含む画素形成部Ａ２ｊについては、時点ｔ０６〜ｔ０７の期間に「ＶＳＭ＋ΔＶＰ」〜「ＶＳＬ＋ΔＶＰ」がソース配線Ｓｊに印加されるように設定される。その結果、当該画素形成部Ａ２ｊのＴＦＴ２０が導通状態になるか否かにかかわらず、当該画素形成部Ａ２ｊにおいては、時点ｔ０５〜ｔ０６の期間における上昇後の画素電極電圧が維持される。
【０１３８】
以上のようにして、図３５（ｇ）に示すように、時点ｔ０６〜ｔ０７の期間における画素形成部Ａ２ｊの画素電極電圧はＶＳＬ〜“ＶＳＨ＋ΔＶＰ”となる。
【０１３９】
３行目および４行目についても同様の駆動が行われる。その結果、図３６（ｅ）に示すように、時点ｔ０ａ〜ｔ０ｂの期間における画素形成部Ａ３ｊの画素電極電圧はＶＳＬ〜“ＶＳＨ＋ΔＶＰ”となる。また、図３６（ｇ）に示すように、時点ｔ０ｅ〜ｔ０ｆの期間における画素形成部Ａ４ｊの画素電極電圧はＶＳＬ〜“ＶＳＨ＋ΔＶＰ”となる。
【０１４０】
時点ｔ１〜ｔ４の期間には、第１グループ以外のグループが選択されるところ、この期間を通じて、第１極性容量配線Ｃ１，Ｃ３には電圧ＶＣＬが印加され、第２極性容量配線Ｃ２，Ｃ４には電圧ＶＣＨが印加される。これにより、図３５（ｅ），（ｇ）および図３６（ｅ），（ｇ）に示すように、非選択期間における画素電極電圧の振幅が大きくなっている。なお、第２〜第４グループ内の各行についても、第１グループと同様の駆動が行われる。
【０１４１】
＜４．３  効果＞
本実施形態によれば、上記第１の実施形態と同様、同じグループに含まれる補助容量配線が複数本ずつまとめて駆動されるので、補助容量ドライバ５００を簡易な構成にすることができる。これにより、回路規模が低減され、低コスト化を図ることができる。
【０１４２】
また、本実施形態によれば、画素電極電圧の振幅は、ソース配線Ｓｊに印加されるソース電圧の振幅よりも「補助容量配線の電圧変化に伴う変化分」だけ大きくなる。すなわち、画素電極電圧の振幅をソース電圧の振幅よりも大きくすることができる。このため、ソース電圧の振幅については従来と同様のままで、最小階調電圧（階調値が最小のときに画素電極に与えられる電圧）と最大階調電圧（階調値が最大のときに画素電極に与えられる電圧）との差が大きい液晶（表示素子）を採用することができる。これにより、低粘性で応答速度の速い液晶を採用することができるので、例えば動画を表示する際の表示品位を高めることができる。
【０１４３】
さらに、最小階調電圧と最大階調電圧との差が従来と同様の液晶（表示素子）を採用する場合には、従来よりもソース電圧の振幅を小さくすることができるので、消費電力が低減される。
【０１４４】
＜５．その他＞
上記各実施形態においては、６４階調の階調表示が可能な液晶表示装置を前提に説明したが、本発明はこれに限定されない。階調数は６４以外であっても本発明を適用することができる。また、液晶表示装置以外の表示装置にも本発明を適用することができる。
【図面の簡単な説明】
【０１４５】
【図１】本発明の第１の実施形態に係る液晶表示装置において、ドライバと表示部の詳細な構成を示すブロック図である。
【図２】上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記第１の実施形態において、各画素形成部への参照符号の付し方について説明するための図である。
【図４】上記第１の実施形態において、画素形成部の構成を示す回路図である。
【図５】上記第１の実施形態において、Ｄ／Ａ変換回路でのデジタルアナログ変換について説明するための図である。
【図６】上記第１の実施形態において、ゲート配線に与えられる電圧の大きさの決定について説明するための図である。
【図７】上記第１の実施形態において、補助容量ドライバの詳細な構成を示すブロック図である。
【図８】上記第１の実施形態において、補助容量配線に与えられる電圧の大きさの決定について説明するための図である。
【図９】上記第１の実施形態において、駆動方法について説明するための信号波形図である。
【図１０】上記第１の実施形態において、駆動方法について説明するための信号波形図である。
【図１１】上記第１の実施形態において、駆動方法について説明するための信号波形図である。
【図１２】上記第１の実施形態において、時点に関して説明するための図である。
【図１３】上記第１の実施形態において、時点に関して説明するための図である。
【図１４】上記第１の実施形態において、ソース電圧について説明するための図である。
【図１５】上記第１の実施形態において、１フレーム期間における実効値電圧について説明するための図である。
【図１６】上記第１の実施形態において、１フレーム期間における実効値電圧について説明するための図である。
【図１７】上記第１の実施形態において、選択期間中の画素電極電圧と実効値電圧との関係を示す図である。
【図１８】上記第１の実施形態において、電圧−透過率特性を示す図である。
【図１９】上記第１の実施形態において、階調値と実効値電圧との関係を示す図である。
【図２０】上記第１の実施形態において、階調値とソースドライバからの出力電圧との関係を示す図である。
【図２１】本発明の第２の実施形態に係る液晶表示装置において、ドライバと表示部の詳細な構成を示すブロック図である。
【図２２】上記第２の実施形態において、補助容量ドライバの詳細な構成を示すブロック図である。
【図２３】上記第２の実施形態において、第１極性容量配線に与えられる電圧の大きさの決定について説明するための図である。
【図２４】上記第２の実施形態において、第２極性容量配線に与えられる電圧の大きさの決定について説明するための図である。
【図２５】上記第２の実施形態において、駆動方法について説明するための信号波形図である。
【図２６】上記第２の実施形態において、駆動方法について説明するための信号波形図である。
【図２７】上記第２の実施形態において、仮に第２極性容量配線についての電圧変化タイミングを第１極性容量配線についての電圧変化タイミングにあわせたときの信号波形図である。
【図２８】上記第２の実施形態において、１フレーム期間における実効値電圧について説明するための図である。
【図２９】上記第２の実施形態において、１フレーム期間における実効値電圧について説明するための図である。
【図３０】本発明の第３の実施形態に係る液晶表示装置において、ドライバと表示部の詳細な構成を示すブロック図である。
【図３１】上記第３の実施形態において、Ｄ／Ａ変換回路でのデジタルアナログ変換について説明するための図である。
【図３２】上記第３の実施形態において、ゲート配線に与えられる電圧の大きさの決定について説明するための図である。
【図３３】上記第３の実施形態において、第１極性容量配線に与えられる電圧の大きさの決定について説明するための図である。
【図３４】上記第３の実施形態において、第２極性容量配線に与えられる電圧の大きさの決定について説明するための図である。
【図３５】上記第３の実施形態において、駆動方法について説明するための信号波形図である。
【図３６】上記第３の実施形態において、駆動方法について説明するための信号波形図である。
【図３７】上記第３の実施形態において、駆動方法について説明するための信号波形図である。
【図３８】従来例において、表示装置の全体構成を示すブロック図である。
【図３９】従来例に係る表示装置における信号波形図である。
【図４０】従来例において、表示装置の画素形成部における動作を説明するための図である。
【図４１】従来例に係る表示装置における信号波形図である。
【図４２】従来例において、表示装置の全体構成を示すブロック図である。
【符号の説明】
【０１４６】
２０…ＴＦＴ
２１…画素電極
２２…液晶容量
２３…補助容量
２４…共通電極
３１，４１，５１…シフトレジスタ
３２…レジスタ
３３…Ｄ／Ａ変換回路
４２…ゲート出力回路
５２，５３，５４…容量配線出力回路
１００…表示制御回路
２００…表示部
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
５００…補助容量ドライバ
Ａｉｊ…画素形成部
Ｃ１〜Ｃｇ…補助容量配線，補助容量配線駆動信号
Ｄｘ…デジタル映像信号
Ｇ１〜Ｇｇ…ゲート配線，選択信号
Ｐｉｊ…画素電極
ＰＯ…極性信号
Ｓ１〜Ｓ８…ソース配線，駆動用映像信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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