(57)【要約】【課題】半導体集積回路における一の入力端子をシリアル受信及び外部割り込みに兼用可能にする。【解決手段】半導体集積回路（１０）は、ＣＰＵ（１２）と、シリアル通信データ信号及び外部割り込み信号に共通の入力端子（１１）と、ＣＰＵ（１２）にシリアル受信割り込み又は外部割り込みを通知する割り込み通知部（１５）とを備えている。割り込み通知部（１５）は、入力端子（１１）を介して入力された外部信号からデータフレームが検出できたか否かに基づいて、ＣＰＵ（１２）に割り込み通知を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、
シリアル通信データ信号及び外部割り込み信号に共通の入力端子と、
前記入力端子を介して入力された外部信号からデータフレームが検出できたか否かに基づいて、前記ＣＰＵにシリアル受信割り込み又は外部割り込みを通知する割り込み通知部とを備えている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記割り込み通知部は、前記外部信号から前記データフレームのエンドビットを検出するエンドビット検出器を有し、前記エンドビットが検出できたとき、前記ＣＰＵにシリアル受信割り込みを通知する一方、前記エンドビットが検出できなかったとき、前記ＣＰＵに外部割り込みを通知する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記割り込み通知部は、前記エンドビット検出器から前記エンドビットが検出できなかった旨の通知を受けてから所定の時間を計時するタイマーと、前記エンドビット検出器から前記通知を受けてから前記タイマーが前記所定の時間を計時し終わるまでの間、前記外部信号の状態を監視する信号状態監視器とを有し、当該監視期間中の前記外部信号の状態変化が所定の条件を満たすとき、前記ＣＰＵに外部割り込みを通知する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記割り込み通知部は、前記信号状態監視器による前記外部信号の状態監視中に前記外部信号の状態が変化したとき、前記ＣＰＵに通信エラーを通知する
ことを特徴とする半導体集積回路。
【請求項５】
ＣＰＵと、
シリアル通信データ信号及び外部割り込み信号に共通の入力端子と、
前記入力端子を介して入力されたデータフレームを一時的に格納するバッファと、
前記バッファに格納されたデータフレームと所定のビットパターンとを比較する比較器を有し、両者が一致する場合、前記データフレームの次のデータフレームを検出したときに前記ＣＰＵにシリアル受信割り込みを通知する一方、両者が一致しない場合、前記ＣＰＵに外部割り込みを通知する割り込み通知部とを備えている
ことを特徴とする半導体集積回路。
【請求項６】
ＣＰＵと、
シリアル通信データ信号及び外部割り込み信号に共通の入力端子と、
前記入力端子を介して入力されたデータフレームを一時的に格納するバッファと、
前記バッファに格納されたデータフレームの所定位置におけるビットパターンと所定のビットパターンとを比較する比較器を有し、両者が一致するとき、前記ＣＰＵにシリアル受信割り込みを通知する一方、両者が一致しないとき、前記ＣＰＵに外部割り込みを通知する割り込み通知部とを備えている
ことを特徴とする半導体集積回路。
【請求項７】
請求項１から６のいずれか一つに記載の半導体集積回路を備えた
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信機能を有する半導体集積回路及びそれを備えた電子機器に関する。
【背景技術】
【０００２】
近年、半導体技術の向上により各半導体素子は微細化され、半導体集積回路の小型化と材料コストの削減に繋がっている。しかし、外部端子の形状はパッケージや基板への配線加工の都合上、半導体素子の微細化技術には追いつかず、端子間隔の圧縮ができない状況となっている。このため、素子の面積に影響する端子間隔が縮まらず、これは半導体集積回路の更なる小型化と低コスト化に対する障壁となっている。
【０００３】
端子そのものを削減することは上記の問題解決策の一つとして有効な手段であるが、端子削減により必要な機能までも損ねてしまっては半導体集積回路及びそれを備えた電気機器に不利益が発生する。したがって、端子削減に当たっては、複数の機能を併用可能な状態で１本の端子に集約させることが必要である。複数の機能を併用可能な状態で集約させる場合、どの機能としての信号であるかを如何にして半導体集積回路に識別させるかが課題となる。
【０００４】
例えば、マイクロコンピュータはシリアルインタフェース機能や外部割り込みといった外部機器との通信するための機能を具備していることが多い。マイクロコンピュータの用途によって、外部割り込み機能が実装されたハード資源だけでは不足することがある。このような外部割り込み機能の不足を補うために、シリアル受信端子を外部割り込み用に拡張する技術が公知である（例えば、特許文献１）。
【特許文献１】特開昭６３−１０２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、シリアル受信端子を外部割り込み用に拡張すると、シリアル受信端子から受信バッファに入力・保持されたデータに外部割り込みとしての意味を持たせてしまうこととなる。この結果、シリアル受信端子は汎用的なデータを受信するシリアル受信機能としては利用できなくなり、外部割り込み専用の端子となってしまう。
【０００６】
上記問題に鑑み、本発明は、半導体集積回路における一の入力端子をシリアル受信及び外部割り込みに兼用可能にすることを課題とする。また、そのような半導体集積回路を備えた電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明によって次の手段を講じた。すなわち、半導体集積回路として、ＣＰＵと、シリアル通信データ信号及び外部割り込み信号に共通の入力端子と、入力端子を介して入力された外部信号からデータフレームが検出できたか否かに基づいて、ＣＰＵにシリアル受信割り込み又は外部割り込みを通知する割り込み通知部とを備えているものとする。
【０００８】
また、半導体集積回路として、ＣＰＵと、シリアル通信データ信号及び外部割り込み信号に共通の入力端子と、入力端子を介して入力されたデータフレームを一時的に格納するバッファと、バッファに格納されたデータフレームと所定のビットパターンとを比較する比較器を有し、両者が一致する場合、データフレームの次のデータフレームを検出したときにＣＰＵにシリアル受信割り込みを通知する一方、両者が一致しない場合、ＣＰＵに外部割り込みを通知する割り込み通知部とを備えているものとする。
【０００９】
また、半導体集積回路として、ＣＰＵと、シリアル通信データ信号及び外部割り込み信号に共通の入力端子と、入力端子を介して入力されたデータフレームを一時的に格納するバッファと、バッファに格納されたデータフレームの所定位置におけるビットパターンと所定のビットパターンとを比較する比較器を有し、両者が一致するとき、ＣＰＵにシリアル受信割り込みを通知する一方、両者が一致しないとき、ＣＰＵに外部割り込みを通知する割り込み通知部とを備えているものとする。
【００１０】
そして、電子機器として上記の半導体集積回路を備えたものとする。
【発明の効果】
【００１１】
本発明によると、入力端子に入力された外部信号がシリアル通信データ信号及び外部割り込み信号のいずれであるかが識別され、その識別結果に応じてＣＰＵに割り込みが通知される。したがって、シリアル受信及び外部割り込みを一の入力端子で兼用することができ、半導体集積回路の端子を削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路の構成を示す。半導体集積回路１０の入力端子１１は、図示しないシリアル通信データの送信源と外部割り込み信号の送信源に接続され、シリアル通信データ信号と外部割り込み信号の双方を受け付ける。半導体集積回路１０は、中央処理ユニット（ＣＰＵ）１２と、入力端子１１を介して入力された外部信号に基づいてＣＰＵ１２にシリアル受信割り込み１３又は外部割り込み１４を通知する割り込み通知部１５とを備えている。割り込み通知部１５は、入力された外部信号とシリアル受信データ１単位長（データフレーム）との比較器となり得るスタートビット検出器１５１及びエンドビット検出器１５２の検出結果に基づいてＣＰＵ１２にシリアル受信割り込み１３と外部割り込み１４のいずれを通知すべきかを決定する。
【００１４】
一般に、調歩式シリアル通信データは図２に示すようにStartビット、Dataビット、Endビット、さらに場合によってはParityビットを付加したデータ群を一つの転送データ(１フレーム)で構成される。シリアル受信機能を具備した半導体集積回路１０は内部にサンプリングクロックを持っており、入力端子１１に入力される外部信号状態を周期的に監視している。Startビットを検知すると特定期間後に受信データ長が正常であったか否かの識別としてEndビットの有無を監視する。そして、Endビットを検知すると、ＣＰＵ１２にシリアル受信割り込みとともにEndビット情報の通知を行う。ＣＰＵ１２は通知された情報に即した割り込み処理を行う。
【００１５】
Endビット検出で異常が発生する場合は、シリアルデータ転送源との通信速度に不一致が生じている場合(つまり調歩が取れていない場合)と、そもそもシリアル通信データではない信号が半導体集積回路に入力された場合に大別される。Endビットが検出できないデータは基本的にシリアル受信データとして信用できる情報ではない。したがって、Endビット未検出時は、図３に示すように、シリアル受信割り込みとして通知されても、ＣＰＵは半導体集積回路が得た受信データを破棄してシステムを受信開始前の状態に戻すことが一般である。しかし、接続状態や通信対象が定まった状態、つまり半導体集積回路のシリアル受信端子へ入力される信号がシリアル受信データしかあり得ないシステムにおいては、Endビット未検出という状況が発生せず、異常用の処理シーケンスは重要な役割を果たさない。つまり、Endビット未検出の際はＣＰＵにシリアル通信割り込みを通知させなくてもよい。
【００１６】
本実施形態に係る半導体集積回路１０では、図４に示すように、入力端子１１に入力された外部信号からシリアル通信のEndビットの検出の有無に基づいてＣＰＵ１２にシリアル受信割り込みとして通知するか外部割り込みとして通知するかを切り替えている。これにより、シリアル受信と外部割り込みを一つの端子で兼用して端子を削減することができる。
【００１７】
（第２の実施形態）
第１の実施形態に係る半導体集積回路１０ではシリアル通信の１フレーム長を超えたら外部割り込みとして切り替えてしまうこととなる。しかし、例えば、携帯電話の電源スイッチのように短時間の信号入力に対する反応を望まず、長時間入力されたときのみ割り込みとして反応してほしいシステム、つまり、図６のInput(B)ように、シリアル通信の１フレーム長は超えたが外部割り込みとして扱う基準(信号入力期間)を満たしていない信号はＣＰＵへ通知する割り込みから除外し、Input(C)のように、外部割り込みとして扱う基準を満たした場合のみ外部割り込みとして通知したいシステムが存在し得る。また、Input(D)のように外部割り込み信号として扱うべき信号は常に一定電位とは限らず、複数回のLow/Highレベル振幅を以て外部割り込みとしてＣＰＵへ通知を望むシステムが考えられる。
【００１８】
図５は、第２の実施形態に係る半導体集積回路の構成を示す。本実施形態に係る半導体集積回路１０における割り込み通知部１５は、エンドビットが検出できずにシリアル受信ではないと判断した場合、入力された外部信号が本当に外部割り込み信号であるか否かをさらに監視する。具体的には、割り込み通知部１５は、図１に示した割り込み通知部１５に、タイマー１５３と信号状態監視器１５４とを追加した構成となっている。タイマー１５３は、エンドビット検出器１５２からエンドビットが検出できなかった旨の通知を受けてから所定の時間を計時する。この時間はＣＰＵ１２によって変更することができる。信号状態監視器１５４は、エンドビット検出器１５２からエンドビットが検出できなかった旨の通知を受けてからタイマー１５３が所定の時間を計時し終わるまでの間、入力端子１１に入力された外部信号の状態を監視する。割り込み通知部１５は、監視期間中の外部信号の状態変化が所定の条件を満たすとき、ＣＰＵ１２に外部割り込み１４を通知する。
【００１９】
本実施形態に係る半導体集積回路１０では、図７に示すように、入力された外部信号がＣＰＵ１２に処理させる必要のない信号であれば割り込みから除外し、監視した外部信号が外部割り込みとしての条件を満たす信号であればＣＰＵ１２へ通知する。これにより、例えば、外部割り込み信号送信源が特定のシリアルコマンドのような波形を出すものである場合や、メカスイッチのように外部割り込みとして扱いたくないチャタリングノイズを発生するものである場合等における利用に適している。
【００２０】
（第３の実施形態）
第２の実施形態に係る半導体集積回路１０ではシリアル通信や外部割り込みとして扱うべきデータが入力されたときのみ、つまり、図６のInput(A)、Input(C)、Input(D)のような信号が入力されたときのみに対応したものであり、Input(B)のようなシリアル通信とも外部割り込みとも判別つかない信号が入力された場合に対する反応ができない。システム構築の初期段階においては、例えば調歩式シリアルの通信速度調整の制御を誤るなど失敗が発生することが考えられる。したがって、Input(B)のような信号を検知できるようにすることで、容易に通信異常を検知することができ、また、デバッグが可能となる。
【００２１】
図８は、第３の実施形態に係る半導体集積回路の構成を示す。本実施形態に係る半導体集積回路１０は、第２の実施形態に係る半導体集積回路１０を改良して、図６のInput(B)のような信号を検知できるようにしたものである。具体的には、割り込み通知部１５は、信号状態監視器１５４による外部信号の状態監視中に外部信号の状態が変化したとき、ＣＰＵ１２に通信エラー１５５を通知する。
【００２２】
本実施形態に係る半導体集積回路１０では、図９に示すように、入力された外部信号がシリアル通信データ信号でも外部割り込み信号でもないと識別された場合でも、ひとまずＣＰＵ１２に異常な信号を検出したことを通知する。これにより、通信異常を検知してデバッグが可能となる。
【００２３】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体集積回路の構成を示す。半導体集積回路１０の入力端子１１は、図示しないシリアル通信データの送信源と外部割り込み信号の送信源に接続され、シリアル通信データ信号と外部割り込み信号の双方を受け付ける。半導体集積回路１０は、ＣＰＵ１２と、入力端子１１を介して入力された外部信号に基づいてＣＰＵ１２にシリアル受信割り込み１３又は外部割り込み１４を通知する割り込み通知部１５とを備えている。割り込み通知部１５は、入力されたデータフレームとシリアル受信割り込みを有効にさせるための鍵となるDrive-Keyとの一致／不一致に基づいてＣＰＵ１２にシリアル受信割り込み１３と外部割り込み１４のいずれを通知すべきかを決定する。
【００２４】
具体的には、割り込み通知部１５は、入力端子１１を介して入力されたデータフレームを一時的に格納するバッファ１５６と、バッファ１５６に格納されたデータフレームと所定のビットパターン(Drive-Key)１５７とを比較する比較器１５８を備えている。図１１に示すように、割り込み通知部１５は、バッファ１５６に格納されたデータフレームとDrive-Key１５７とが一致する場合には次のデータフレームの検出をもってＣＰＵ１２にシリアル受信割り込みを通知し、一致しない場合には外部割り込みを通知する。図１２に示すように、割り込み通知部１５として半導体集積回路１０に元来備わっているシリアル受信用シーケンサを流用することができる。
【００２５】
本実施形態によると、図示しないシリアルデータ送信源から半導体集積回路１０はシリアル割り込み回路を駆動するためのDrive-Keyと、ＣＰＵ１２が必要とする本来のシリアルデータとを送信することにより、ＣＰＵ１２へシリアル受信としての割り込み要求が通知される。一方、Drive-Key以外の信号が半導体集積回路１０に入力された場合にはＣＰＵ１２へ外部割り込みが通知される。
【００２６】
なお、本実施形態に係る半導体集積回路１０ではDrive-Keyを受信する分の時間的ロスが発生してしまう。しかし、元々ＣＰＵ１２へシリアル受信割り込みを通知するのは図示しないシリアル送信源から必要なデータが送信されたときのみでよく、また、シリアル送信源と半導体集積回路１０との間の通信では、半導体集積回路１０の処理を超えて立て続けにシリアルデータが送信されることはなく、適度な待ち時間を保って通信が行われるため、Drive-Key受信分の時間的ロスは問題とならない。
【００２７】
（第５の実施形態）
図１３は、第５の実施形態に係る半導体集積回路の構成を示す。本実施形態に係る半導体集積回路１０は、第４の実施形態に係る半導体集積回路１０とほぼ同様の構成である。本実施形態に係る半導体集積回路１０は、図１４に示すようなDrive-Key(Key bits)が埋め込まれたデータフレームを受信し、比較器１５８はバッファ１５６に格納されたデータフレームの所定位置におけるビットパターンとDrive-Key１５７とを比較し、割り込み通知部１５はその一致／不一致に基づいてＣＰＵ１２にシリアル受信割り込み１３と外部割り込み１４のいずれを通知すべきかを決定する。
【００２８】
図１５は、本実施形態に係る半導体集積回路１０のシリアル受信処理シーケンスのフローを示す。基本的にシリアル通信はアプリケーションソフトによって転送データのビット長・データ内容を任意に調整することが可能である。したがって、通常の１フレームの通信データ内容にシリアル受信割り込みを駆動するDrive-Keyを埋め込み、半導体集積回路１０がその鍵を認識することで、シリアル受信割り込みと外部割り込みとを識別してＣＰＵ１２に適切な割り込み通知をすることができる。これにより、ＣＰＵ１２へのデータバッファを潰すこともない。
【００２９】
なお、シリアル受信割り込みを駆動するためのDrive-Keyの埋め込み位置及びそのデータ長は任意である。また、兼用したい外部割り込みの信号特性を考慮して変更できる仕組みを拡張して備えてもよい。
【００３０】
（電子機器の実施形態）
図１６は、電子機器の一実施形態としての光ディスク装置の概観を示す。一般的に光ディスク装置１００は光ディスクを出し入れするための外部割込みを用いたスイッチ１０１を備えている。また、光ディスク装置１００はアプリケーションの開発やデバッグの目的でシリアル端子１０２を介してホストＰＣ２００との間でシリアル接続される場合がある。
【００３１】
図１７は、光ディスク装置１００における基板の概要図である。光ディスク装置１００における基板１０３には上記のいずれかの実施形態に係る半導体集積回路１０が搭載されている。このため、スイッチ１０１からの外部割り込み信号とシリアル端子１０２からのシリアル通信データ信号を共通の入力端子１１で受信することができる。
【００３２】
なお、半導体集積回路１０は、光ディスク装置１００以外にもテレビジョン受像機、携帯電話機などのあらゆる家電機器、情報機器に搭載可能である。
【産業上の利用可能性】
【００３３】
本発明に係る半導体集積回路は、一の入力端子でシリアル受信及び外部割り込みを兼用することができるため、小型化が必要な半導体集積回路及びそれを備えたシステムに有用である。
【図面の簡単な説明】
【００３４】
【図１】第１の実施形態に係る半導体集積回路の構成図である。
【図２】一般的なシリアル通信で伝送されるデータ構造を示す図である。
【図３】一般的なシリアル受信処理シーケンスのフローチャートである。
【図４】第１の実施形態に係る半導体集積回路のシリアル受信処理シーケンスに係るフローチャートである。
【図５】第２の実施形態に係る半導体集積回路の構成図である。
【図６】半導体集積回路に入力されるいくつかの信号パターンを示す図である。
【図７】第２の実施形態に係る半導体集積回路のシリアル受信処理シーケンスに係るフローチャートである。
【図８】第３の実施形態に係る半導体集積回路の構成図である。
【図９】第３の実施形態に係る半導体集積回路のシリアル受信処理シーケンスに係るフローチャートである。
【図１０】第４の実施形態に係る半導体集積回路の構成図である。
【図１１】半導体集積回路に入力されるいくつかの信号パターンを示す図である。
【図１２】第４の実施形態に係る半導体集積回路のシリアル受信処理シーケンスに係るフローチャートである。
【図１３】第５の実施形態に係る半導体集積回路の構成図である。
【図１４】Drive-Keyが埋め込まれたデータフレームのデータ構造を示す図である。
【図１５】第５の実施形態に係る半導体集積回路のシリアル受信処理シーケンスに係るフローチャートである。
【図１６】電子機器の一実施形態としての光ディスク装置の概観図である。
【図１７】図１６の光ディスク装置における基板の概要図である。
【符号の説明】
【００３５】
１０    半導体集積回路
１１    入力端子
１２    ＣＰＵ
１５    割り込み通知部
１５３  タイマー
１５４  信号状態監視器
１５６  バッファ
１５８  比較器
【図１】
2009271569.tif 000003
【図２】
2009271569.tif 000004
【図３】
2009271569.tif 000005
【図４】
2009271569.tif 000006
【図５】
2009271569.tif 000007
【図６】
2009271569.tif 000008
【図７】
2009271569.tif 000009
【図８】
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【図９】
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【図１０】
2009271569.tif 000012
【図１１】
2009271569.tif 000013
【図１２】
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【図１３】
2009271569.tif 000015
【図１４】
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【図１５】
2009271569.tif 000017
【図１６】
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【図１７】
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