(57)【要約】【課題】隣接しない配線間の短絡をチェックすることが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電源回路が、第２の配線を第１の電位と異なる第２の電位に固定するとともに第３の配線を第１の電位と異なる第３の電位に固定した後、第１の配線を第１の電位にし、第１の配線をフローティング状態にして所定期間の経過後、判定回路は、フローティング状態にされた第１の配線の電位に基づいて、第１の配線が第２の配線または第３の配線の少なくとも何れかと短絡しているかを判定する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線に隣接して配置された第２の配線と、
前記第１の配線との間に前記第２の配線が位置するように、前記第２の配線に隣接して配置された第３の配線と、
前記各配線を、所定の電位に設定する電源回路と、
前記各配線間の短絡を判定する判定回路と、を備え、
前記電源回路が、前記第２の配線を第１の電位と異なる第２の電位に固定するとともに前記第３の配線を前記第１の電位と異なる第３の電位に固定した後、前記第１の配線を前記第１の電位にし、
前記第１の配線をフローティング状態にして所定期間の経過後、前記判定回路が、フローティング状態にされた前記第１の配線の電位に基づいて、前記第１の配線が前記第２の配線または前記第３の配線の少なくとも何れかと短絡しているかを判定する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記判定回路は、
前記第１の配線の電位が前記第１の電位と所定値以上異なる場合には、前記第１の配線が前記第２の配線または前記第３の配線の少なくとも何れかと短絡していると判定する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１ないし第３の配線が、メモリセルに接続されたビット線であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の電位が電源電位であり、前記第２の電位および前記第３の電位が接地電位である
ことを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１ないし４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の配線を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、微細化が進み、さまざまなプロセスにより微細化検討が進められている。それに伴い、最新のプロセス技術では、従来のプロセス技術から起こり得る不良現象とは異なる不良現象が発生し得る。
【０００３】
その不良現象の一つとして、例えば、配線間の短絡がある。
【０００４】
従来は、配線間の短絡としては、隣接する配線間の短絡のみが問題となっていた。
【０００５】
したがって、従来の不揮発性半導体記憶装置では、例えば、製品のテストにおいて、隣接する配線間の短絡のみをチェックしていた（例えば、特許文献１参照。）。
【０００６】
しかし、プロセスの微細化により、隣接する配線間の短絡だけでなく、一つ以上離れた配線との短絡が起こり得る。
【０００７】
既述のように、上記従来の不揮発性半導体記憶装置では、隣り合う隣接間の短絡のみをチェックしていたため、直接隣接しない配線との短絡は検出できないという問題があった。
【特許文献１】特開２００１−１３５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、隣接しない配線間の短絡をチェックすることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、
第１の配線と、
前記第１の配線に隣接して配置された第２の配線と、
前記第１の配線との間に前記第２の配線が位置するように、前記第２の配線に隣接して配置された第３の配線と、
前記各配線を、所定の電位に設定する電源回路と、
前記各配線間の短絡を判定する判定回路と、を備え、
前記電源回路が、前記第２の配線を第１の電位と異なる第２の電位に固定するとともに前記第３の配線を前記第１の電位と異なる第３の電位に固定した後、前記第１の配線を前記第１の電位にし、
前記第１の配線をフローティング状態にして所定期間の経過後、前記判定回路が、フローティング状態にされた前記第１の配線の電位に基づいて、前記第１の配線が前記第２の配線または前記第３の配線の少なくとも何れかと短絡しているかを判定することを特徴とする。
【発明の効果】
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置によれば、隣接しない配線間の短絡をチェックすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【００１２】
なお、以下の実施例においては、一例として、ＮＡＮＤ型フラッシュメモリに適用した場合について説明する。特に、このＮＡＮＤ型フラッシュメモリのビット線が短絡のチェックの対象となる配線の場合について説明する。
【実施例１】
【００１３】
図１は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置の要部構成の一例を示すブロック図である。なお、図１において、ＮＡＮＤ型フラッシュメモリのロウデコーダ、カラムデコーダ等の構成は省略している。
【００１４】
また、図２は、図１に示すメモリセルアレイのセル構造の一例を示す回路図である。また、図３は、図１に示すメモリセルアレイのビット線と電源回路および判定回路との接続関係の一例を示す回路図である。
【００１５】
図１に示すように、不揮発性半導体記憶装置１００は、データを記憶するメモリセルがマトリクス状に配置されたメモリセルアレイ１０と、このメモリセルアレイ１０に電圧を供給するための電源回路２０と、判定回路３０と、を備える。
【００１６】
また、図２に示すように、浮遊ゲートを有するＭＯＳトランジスタからなる複数のメモリセル１が、直列に接続されている。この直列に接続された複数のメモリセル１の一端が第１の選択トランジスタ１ａを介してビット線ＢＬに接続されている。また、直列に接続された複数のメモリセル１の他端が第２の選択トランジスタ１ｂを介して共通ソース線１ｃに接続されている。
【００１７】
それぞれのメモリセル１のゲートは、ワード線ＷＬ１〜ＷＬ４に接続されている。第１の選択トランジスタ１ａのゲートは、選択線ＳＬ１に接続されている。第２の選択トランジスタ１ｂのゲートは、選択線ＳＬ２に接続されている。
【００１８】
また、図２に示すように、メモリセル１が接続されたビット線ＢＬが複数並んで配置されている。
【００１９】
また、図３に示すように、電源回路２０は、例えば、電源Ｖｄｄと接地との間に直列に接続された第１のＭＯＳトランジスタ２１ａ、２２ａ、２３ａと第２のＭＯＳトランジスタ２１ｂ、２２ｂ、２３ｂとを有する。
【００２０】
また、第１のＭＯＳトランジスタ２１ａと第２のＭＯＳトランジスタ２１ｂとの接続点は、ＭＯＳトランジスタである第１のスイッチ素子１０１を介してビット線ＢＬ１に接続されている。
【００２１】
同様に、第１のＭＯＳトランジスタ２２ａと第２のＭＯＳトランジスタ２２ｂとの接続点は、ＭＯＳトランジスタである第１のスイッチ素子１０２を介してビット線ＢＬ２に接続されている。
【００２２】
同様に、第１のＭＯＳトランジスタ２３ａと第２のＭＯＳトランジスタ２３ｂとの接続点は、ＭＯＳトランジスタである第１のスイッチ素子１０３を介してビット線ＢＬ３に接続されている。
【００２３】
また、ビット線ＢＬ１は、第１のスイッチ素子１０１およびＭＯＳトランジスタである第２のスイッチ素子１０４を介して、判定回路３０に接続されている。
【００２４】
同様に、ビット線ＢＬ２は、第１のスイッチ素子１０２およびＭＯＳトランジスタである第２のスイッチ素子１０５を介して、判定回路３０に接続されている。
【００２５】
同様に、ビット線ＢＬ３は、第１のスイッチ素子１０３およびＭＯＳトランジスタである第２のスイッチ素子１０６を介して、判定回路３０に接続されている。
【００２６】
以上のように、各ビット線に対して、それぞれ第１、第２のＭＯＳトランジスタの回路段が接続されている。そして、第１、第２のＭＯＳトランジスタのオン／オフを切り換えることにより、ビット線を電源電位Ｖｄｄまたは接地電位に固定することできるようになっている。すなわち、電源回路２０は、各ビット線（配線）を、所定の電位に設定するようになっている。
【００２７】
また、各第１のスイッチ素子をオフすることにより、ビット線をフローティング状態にできるようになっている。このフローティング状態とは、他の回路との接続が遮断された状態をいう。したがって、例えば、他のビット線等との短絡が無ければ、フローティング状態のビット線の電位は、理想的には維持されることになる。
【００２８】
また、各ビット線の電位は、判定回路３０に伝送されるようになっている。判定回路３０は、この伝送された電位に基づいて、各ビット線（配線）間の短絡を判定する。
【００２９】
次に、以上のような構成を有する不揮発性半導体記憶装置が各ビット線（配線）間の短絡をチェックするための動作について説明する。
【００３０】
本実施例では、注目する１つのビット線（配線）とその隣にそれぞれ位置する２つのビット線（配線）との間の短絡をチェックする場合について説明する。なお、注目する１つのビット線（配線）とその隣にそれぞれ位置する３つ以上のビット線（配線）との間の短絡をチェックする場合も同様である。
【００３１】
ここで、図４は、図１に示すメモリセルアレイのビット線の配置を示す図である。
【００３２】
図４に示すように、第１のビット線１１は、注目される第１の配線である。第２のビット線１２は、第１のビット線１１に隣接して配置された第２の配線である。第３のビット線１３は、第１のビット線１１との間に第２のビット線１２が位置するように、第２のビット線１２に隣接して配置された第３の配線である。
【００３３】
ここで、本発明における隣接するビット線（配線）間の短絡を検知する原理（考え方）について説明する。
【００３４】
まず、注目する第１のビット線を或る電位にし、隣接する第２、第３のビット線を第１のビット線と異なる電位に固定する。
【００３５】
そして、注目する第１のビット線がフローティング状態も拘わらず、第１のビット線の電位が所定値以上変化した場合は、第１のビット線の電荷が第２、第３のビット線に流れたと考えられる。すなわち、第１のビット線は他のビット線と短絡していると考えられる。
【００３６】
一方、第１のビット線の電位の変化が所定値以下の場合は、当該ビット線は隣接する他のビット線と絶縁されていると考えられる。
【００３７】
上記原理によれば、隣り合うビット線（配線）または、さらにそのとなりのビット線（配線）との短絡を判断することができる。すなわち、直接隣接しない第１のビット線と第３のビット線との間の短絡をチェックすることができる。
【００３８】
図５は、不揮発性半導体記憶装置が各ビット線（配線）間の短絡をチェックするための動作を示すフローチャートである。
【００３９】
図５に示すように、先ず、不揮発性半導体記憶装置１００の電源回路２０が、第２のビット線１２を第１の電位（ここでは、電源電位）と異なる第２の電位（ここでは、接地電位）に固定するとともに第３のビット線１３を第１の電位と異なる第３の電位（ここでは、接地電位）に固定する（ステップＳ１）。
【００４０】
その後、電源回路２０が、第１のビット線１１を第１の電位である電源電位に充電する（ステップＳ２）。
【００４１】
次に、不揮発性半導体記憶装置１００は、第１のビット線１１をフローティング状態にする（ステップＳ３）。
【００４２】
次に、不揮発性半導体記憶装置１００は、第１のビット線１１をフローティング状態にした後、所定期間の経過させる（ステップＳ４）。
【００４３】
次に、不揮発性半導体記憶装置１００の判定回路３０が、第１のビット線１１の電位が所定値以上下がっているか（すなわち、第１のビット線１１の電位が電源電位と所定値以上異なるか）を判断する（ステップＳ５）。
【００４４】
そして、第１のビット線１１の電位が所定値以上下がっていない（すなわち、第１のビット線１１の電位が電源電位と所定値以上異ならない）場合には、判定回路３０は、第１のビット線１１が第２、第３のビット線１２、１３と短絡していないと判定する（ステップＳ６）。
【００４５】
一方、第１のビット線１１の電位が所定値以上下がっている（すなわち、第１のビット線１１の電位が電源電位と所定値以上異なる）場合には、判定回路３０は、第１のビット線１１が第２のビット線１２または第３のビット線１３の少なくとも何れかと短絡していないと判定する（ステップＳ７）。
【００４６】
すなわち、上記ステップＳ５〜Ｓ７により、判定回路３０は、フローティング状態にされた第１のビット線１１の電位に基づいて、第１のビット線１１が第２のビット線１２または第３のビット線１３の少なくとも何れかと短絡しているかを判定する。
【００４７】
上記ステップＳ７の後、例えば、該第１のビット線１１に隣接する１つの第２のビット線１２を、注目する新たな第１のビット線と定義して、再度同様のフローが実施される。
【００４８】
以上のフローにより、不揮発性半導体記憶装置１００は、各ビット線（配線）間の短絡をチェックする。このフローは、全ての注目するビット線に対して実施される。
【００４９】
なお、上記フローでは、第１の電位が電源電位であり、第２の電位および第３の電位が接地電位である場合について説明した。しかし、第１の電位と第２、第３の電位が異なっていれば、他の電位の組み合わせでもよい。
【００５０】
例えば、第１の電位を接地電位、第２、３の電位を電源電位にしてもよい。
【００５１】
また、第３の電位を接地電位にし、第２の電位を電源電位にしてもよい。この場合、第１の電位は、接地電位および電源電位以外の電位である。
【００５２】
また、電源回路は、第１のビット線を第１の電位にするために、必要に応じて、第１のビット線を放電させるようにしてもよい。
【００５３】
ここで、上記フローを実施するための不揮発性半導体記憶装置の動作の一例として、図３に示す回路の動作について説明する。なお、簡単のため、図３に示す注目する第１のビット線ＢＬ１に片側方向で隣接する配線のみについて説明するが、反対側も同様である。
【００５４】
図６は、第１のビット線との短絡がチェックされる第２、第３のビット線の電位を固定するための不揮発性半導体記憶装置の動作のタイミングチャートである。なお、図６に示す各信号は、図３に示す第２、第３のビット線ＢＬ２、ＢＬ３に接続された回路に適用される。
【００５５】
また、図７は、注目される第１のビット線の電位の情報を判定回路に伝送するための不揮発性半導体記憶装置の動作のタイミングチャートである。なお、図７に示す各信号は、図３に示す第１のビット線ＢＬ１に接続された回路に適用される。
【００５６】
まず、図６に示すように、時間ｔ０で、ＢＬＮおよびＢＬＣ１が“Ｈｉｇｈ”になる。この状態は、時間ｔ７まで継続される。これにより、図３に示す第２のＭＯＳトランジスタ２２ｂ、２３ｂおよび第１のスイッチ素子１０２、１０３がオンして、第２、第３のビット線が接地電位に固定される（図５のステップＳ１に相当）。
【００５７】
次に、図７に示すように、時間ｔ１で、ＢＬＰおよびＢＬＣ１が“Ｈｉｇｈ”になる。これにより、図３に示す第１のＭＯＳトランジスタ２１ａおよび第１のスイッチ素子１０１がオンして、第１のビット線ＢＬ１が電源電位Ｖｄｄに充電される（図５のステップＳ２に相当）。このとき、第１のスイッチ素子１０１と第２のスイッチ素子１０４との間の配線ＴＤＣも電源電位Ｖｄｄに充電される。
【００５８】
次に、図７に示すように、時間ｔ２で、ＢＬＰが“Ｌｏｗ”になる。これにより、第１のＭＯＳトランジスタ２１ａがオフして、第１のビット線の充電が終了する。
【００５９】
次に、図７に示すように、時間ｔ３で、ＢＬＣ１が“Ｌｏｗ”になる。これにより、図３に示す第１のスイッチ素子１０１がオフして、第１のビット線がフローティング状態になる（図５のステップＳ３に相当）。
【００６０】
次に、図７に示すように、時間ｔ３から時間ｔ４間での所定時間放置する（図５のステップＳ４に相当）。
【００６１】
次に、図７に示すように、時間ｔ４で、ＢＬＣ１が“Ｈｉｇｈ”になる。これにより、図３に示す第１のスイッチ素子１０１がオンして、第１のビット線ＢＬ１の電位が配線ＴＤＣに伝送される。
【００６２】
すなわち、第１のビット線ＢＬ１が第２、第３のビット線ＢＬ２、ＢＬ３と短絡していない場合は、第１のビット線ＢＬ１の電位は、理想的には維持されるので、配線ＴＤＣの電位は変化しない。
【００６３】
一方、第１のビット線ＢＬ１が第２、第３のビット線ＢＬ２、ＢＬ３と短絡しる場合は、第１のビット線ＢＬ１の電位が低下するので、配線ＴＤＣの電位が低下する。
【００６４】
次に、図７に示すように、時間ｔ５で、ＢＬＣ１が“Ｌｏｗ”になる。これにより、図３に示す第１のスイッチ素子１０１がオフして、配線ＴＤＣへの電位の伝送が終了する。
【００６５】
次に、図７に示すように、時間ｔ６からｔ７の間、ＢＬＣ２が“Ｈｉｇｈ”になる。これにより、図３に示す第２のスイッチ素子１０４がオンして、配線ＴＤＣの電位が判定回路３０に伝送される。すなわち、第１のビット線ＢＬ１の電位に応じた電位（情報）が判定回路３０に伝送される。
【００６６】
次に、既述のステップＳ５のように、判定回路３０が、上記伝送された電位（すなわち、第１のビット線ＢＬ１の電位）に基づいて、第１のビット線ＢＬ１の電位が電源電位と所定値以上異なるかを判断する。
【００６７】
そして、既述のステップＳ６のように、第１のビット線ＢＬ１の電位が電源電位と所定値以上異ならない場合には、判定回路３０は、第１のビット線ＢＬ１が第２、第３のビット線ＢＬ２、ＢＬ３と短絡していないと判定する。
【００６８】
一方、ステップＳ７のように、第１のビット線ＢＬ１の電位が電源電位と所定値以上異なる場合には、判定回路３０は、第１のビット線ＢＬ１が第２のビット線ＢＬ２または第３のビット線ＢＬ３の少なくとも何れかと短絡していないと判定する。
【００６９】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、隣接しない配線間の短絡をチェックすることができる。
【００７０】
このように、配線層の短絡チェック行う際、隣との短絡チェックだけでなく、１つ以上離れた配線との短絡チェックを行う回路システムを搭載しテストすることができる。これにより、不揮発性半導体記憶装置の製品歩留を向上させることができる。
【００７１】
なお、実施例においては、チェックの対象になる配線がビット線の場合について説明した。しかし、本発明は、ワード線や他の配線についても同様に適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一態様である実施例１に係る不揮発性半導体記憶装置の要部構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイのセル構造の一例を示す回路図である。
【図３】図１に示すメモリセルアレイのビット線と電源回路および判定回路との接続関係の一例を示す回路図である。
【図４】図１に示すメモリセルアレイのビット線の配置を示す図である。
【図５】不揮発性半導体記憶装置が各ビット線（配線）間の短絡をチェックするための動作を示すフローチャートである。
【図６】第１のビット線との短絡がチェックされる第２、第３のビット線の電位を固定するための不揮発性半導体記憶装置の動作のタイミングチャートである。
【図７】注目される第１のビット線の電位に応じた電位（情報）を判定回路に伝送するための不揮発性半導体記憶装置の動作のタイミングチャートである。
【符号の説明】
【００７３】
１  メモリセル
１ａ  第１の選択トランジスタ
１ｂ  第２の選択トランジスタ
１ｃ  共通ソース線
１０  メモリセルアレイ
２０  電源回路
３０  判定回路
１００  不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）
２１ａ、２２ａ、２３ａ  第１のＭＯＳトランジスタ
２１ｂ、２２ｂ、２３ｂ  第２のＭＯＳトランジスタ
１０１、１０２、１０３  第１のスイッチ素子
１０４、１０５、１０６  第２のスイッチ素子
ＢＬ  ビット線
ＳＬ１、ＳＬ２  選択線
【図１】
2009076176.tif 000003
【図２】
2009076176.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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