(57)【要約】【課題】電気的特性が向上した半導体メモリ素子及びその形成方法を提供する。【解決手段】半導体メモリ素子は、半導体基板１００上の第１層間絶縁膜１１０と、第１層間絶縁膜１１０上に一方向に配列されたビットラインＢＬと、ビットラインＢＬと電気的に連結され、第１層間絶縁膜１１０に配置されるビットラインコンタクトパッド１２４と、第１層間絶縁膜１１０に配置されるストレージコンタクトパッド１２２と、を含み、ビットラインコンタクトパッド１２４の上部面はストレージコンタクトパッド１２２の上部面より低い。【選択図】図２Ａ
2009027171.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１層間絶縁膜と、
前記第１層間絶縁膜上に一方向に配列されたビットラインと、
前記ビットラインと電気的に連結され、前記第１層間絶縁膜に配置されるビットラインコンタクトパッドと、
前記第１層間絶縁膜に配置されるストレージコンタクトパッドと、を含み、
前記ビットラインコンタクトパッドの上部面は、前記ストレージコンタクトパッドの上部面より低いことを特徴とする半導体メモリ素子。
【請求項２】
前記ストレージコンタクトパッドと接触するストレージコンタクトをさらに含み、
前記ストレージコンタクトの最下部面は、前記ビットラインコンタクトパッドの上部面より高いことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記ストレージコンタクトは、前記ストレージコンタクトパッドの上部面及び側面の一部と接触することを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記ビットラインコンタクトパッドと前記ビットラインとの間に、前記ビットラインコンタクトパッドと前記ビットラインを連結するビットラインコンタクトと、
前記ビットラインコンタクトと前記ビットラインコンタクトパッドとの間に、前記ビットラインコンタクトパッド及び前記ビットラインコンタクトを連結する金属シリサイド層と、をさらに含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記ビットラインコンタクトの側面と前記ストレージコンタクトの側面との間に介在する第１スペーサをさらに含むことを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記ストレージコンタクトと前記第１スペーサとの間に介在する第２スペーサをさらに含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記ビットラインと交差するワードラインと、
前記半導体基板に前記ワードライン及び前記ビットラインに対して斜線方向に長軸が向く活性領域と、をさらに含むことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項８】
前記ワードラインは、導電パターン及び前記導電パターン上のマスクパターンを含み、
前記ビットラインコンタクトパッドの上部面は、前記マスクパターンの上部面より低いことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記第１スペーサは、前記マスクパターンと接触することを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
半導体基板上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜にビットラインコンタクトパッド及びストレージコンタクトパッドを形成するステップと、
前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜に前記ビットラインコンタクトパッドと連結されるビットラインコンタクトを形成するステップと、
前記第２層間絶縁膜上に一方向に配列されるビットラインを形成するステップと、
前記第２層間絶縁膜に前記ストレージコンタクトパッドと連結されるストレージコンタクトを形成するステップと、を含み、
前記ビットラインコンタクトパッドの上部面は、前記ストレージコンタクトパッドの上部面より低いことを特徴とする半導体メモリ素子の形成方法。
【請求項１１】
前記ビットラインコンタクトパッドを形成するステップは、
前記第１層間絶縁膜に予備ビットラインコンタクトパッド及び前記ストレージコンタクトパッドを同時に形成するステップと、
前記予備ビットラインコンタクトパッドを選択的にリセスするステップと、を含むことを特徴とする請求項１０に記載の半導体メモリ素子の形成方法。
【請求項１２】
前記ストレージコンタクトの最下部面は、前記ビットラインコンタクトパッドの上部面より高く形成されることを特徴とする請求項１０に記載の半導体メモリ素子の形成方法。
【請求項１３】
前記ストレージコンタクトは、前記ストレージコンタクトパッドの上部面及び側面の一部と接触するように形成されることを特徴とする請求項１０に記載の半導体メモリ素子の形成方法。
【請求項１４】
前記ビットラインコンタクトを形成するステップは、
前記第２層間絶縁膜に前記ビットラインコンタクトパッドを露出させる第１コンタクトホールを形成するステップと、
前記第１コンタクトホールに耐熱性金属膜を含むバリア膜を形成するステップと、
前記耐熱性金属膜と前記ビットラインコンタクトパッドとを反応させて金属シリサイド層を形成するステップと、を含むことを特徴とする請求項１０に記載の半導体メモリ素子の形成方法。
【請求項１５】
前記バリア膜を形成するステップの前に、前記第１コンタクトホールの側壁に第１スペーサを形成するステップをさらに含むことを特徴とする請求項１４に記載の半導体メモリ素子の形成方法。
【請求項１６】
前記第１層間絶縁膜に前記ビットラインと交差するワードラインを形成するステップと、
前記半導体基板に前記ワードライン及び前記ビットラインに対して斜線方向に長軸が向く活性領域を形成するステップと、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ素子の形成方法。
【請求項１７】
前記ビットラインコンタクトパッドの上部面は、前記ワードラインの上部面より低く形成されることを特徴とする請求項１６に記載の半導体メモリ素子の形成方法。
【請求項１８】
前記ワードラインを形成するステップは、導電パターン及び前記導電パターン上にマスクパターンを形成するステップを含み、
前記第１コンタクトホールを形成するステップは、前記マスクパターンの一部をエッチングするステップを含み、
前記第１スペーサを形成するステップは、一部がエッチングされた前記マスクパターン上に前記第１スペーサを配置するステップを含むことを特徴とする請求項１６に記載の半導体メモリ素子の形成方法。
【請求項１９】
前記ストレージコンタクトを形成するステップは、
前記第２層間絶縁膜に、前記ストレージコンタクトパッドを露出させる第２予備コンタクトホールを形成するステップと、
前記第２予備コンタクトホールの幅を広げるエッチング工程を行って第２コンタクトホールを形成するステップと、を含むことを特徴とする請求項１０に記載の半導体メモリ素子の形成方法。
【請求項２０】
前記第２コンタクトホールを形成するステップの後、前記第２コンタクトホールの側壁に第２スペーサを形成するステップをさらに含むことを特徴とする請求項１９に記載の半導体メモリ素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関し、さらに詳細には、半導体メモリ素子及びその形成方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭは一つのトランジスタと一つのキャパシタを有する単位セルの集合で構成される。高集積のＤＲＡＭ素子を開発するために、チップサイズの減少が重要に認識されている。チップサイズの減少は新しいセル（ｃｅｌｌ）構造によって実現することができる。新しいセル構造として６．３Ｆ2構造が提案されている。
【０００３】
前記６．３Ｆ2構造において、ストレージコンタクトとストレージコンタクトパッドとは正確に整列（ａｌｉｇｎ）されない。即ち、前記ストレージコンタクトの中心が前記ストレージコンタクトパッドの中心と一致しない。従って、前記ストレージコンタクトと前記ストレージコンタクトパッドの接触面積が重視されている。前記接触面積を増加させるために、前記ストレージコンタクトが満たされるコンタクトホールを拡張（ｅｎｌａｒｇｅ）する工程が使用できる。
【０００４】
一方、ビットラインコンタクトとビットラインコンタクトパッドとの間の抵抗を減少させるために、ビットラインコンタクトとビットラインコンタクトパッドの間に金属シリサイド層を介在させることができる。前記コンタクトホールを拡張する工程で、前記金属シリサイド層がエッチング溶液により溶ける虞がある。これにより、ビットラインコンタクトとビットラインコンタクトパッドの間に、ボイド（ｖｏｉｄ）が発生する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、電気的特性が向上した半導体メモリ素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく、本発明による半導体メモリ素子は、半導体基板上の第１層間絶縁膜と、前記第１層間絶縁膜上に一方向に配列されたビットラインと、前記ビットラインと電気的に連結され、前記第１層間絶縁膜に配置されるビットラインコンタクトパッドと、前記第１層間絶縁膜に配置されるストレージコンタクトパッドと、を含み、前記ビットラインコンタクトパッドの上部面は前記ストレージコンタクトパッドの上部面より低い。
【０００７】
前記半導体メモリ素子は、前記ストレージコンタクトパッドと接触するストレージコンタクトをさらに含み、前記ストレージコンタクトの最下部面は前記ビットラインコンタクトパッドの上部面より高くすることができる。
前記ストレージコンタクトは、前記ストレージコンタクトパッドの上部面及び側面の一部と接触し得る。
【０００８】
前記半導体メモリ素子は、前記ビットラインコンタクトパッドと前記ビットラインとの間に前記ビットラインコンタクトパッドと前記ビットラインを連結するビットラインコンタクトと、前記ビットラインコンタクトと前記ビットラインコンタクトパッドの間に前記ビットラインコンタクトパッド及び前記ビットラインコンタクトを連結する金属シリサイド層と、をさらに含むことができる。前記金属シリサイド層は、チタンシリサイドを含むことができる。
【０００９】
前記半導体メモリ素子は、前記ビットラインコンタクトの側面と前記ストレージコンタクトの側面との間に介在する第１スペーサをさらに含むことができる。
前記半導体メモリ素子は、前記ストレージコンタクトと前記第１スペーサの間に介在する第２スペーサをさらに含むことができる。
前記半導体メモリ素子は、前記ビットラインと交差するワードラインをさらに含み、前記半導体基板は、前記ワードラインと前記ビットラインに対して斜線方向に長軸が向く活性領域と、をさらに含むことができる。
【００１０】
前記ワードラインは導電パターン及び前記導電パターン上のマスクパターンを含み、
前記ビットラインコンタクトパッドの上部面は前記マスクパターンの上部面より低くすることができる。前記第１スペーサは前記マスクパターンと接触し得る。
本発明による半導体メモリ素子の形成方法は、半導体基板上に第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜にビットラインコンタクトパッド及びストレージコンタクトパッドを形成するステップと、前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜に前記ビットラインコンタクトパッドと連結されるビットラインコンタクトを形成するステップと、前記第２層間絶縁膜上に一方向に配列されるビットラインを形成するステップと、前記第２層間絶縁膜に、前記ストレージコンタクトパッドと連結されるストレージコンタクトを形成するステップと、を含み、前記ビットラインコンタクトパッドの上部面は前記ストレージコンタクトパッドの上部面より低い。
【００１１】
前記ビットラインコンタクトパッドを形成するステップは、前記第１層間絶縁膜に予備ビットラインコンタクトパッド及び前記ストレージコンタクトパッドを同時に形成するステップと、前記予備ビットラインコンタクトパッドを選択的にリセスするステップと、を含むことができる。
前記ストレージコンタクトの最下部面は前記ビットラインコンタクトパッドの上部面より高く形成され得る。
【００１２】
前記ストレージコンタクトは前記ストレージコンタクトパッドの上部面及び側面の一部と接触するように形成され得る。
前記ビットラインコンタクトを形成するステップは、前記第２層間絶縁膜に、前記ビットラインコンタクトパッドを露出させる第１コンタクトホールを形成するステップと、前記第１コンタクトホールに耐熱性金属膜を含むバリア膜を形成するステップと、前記耐熱性金属膜と前記ビットラインコンタクトパッドを反応させて金属シリサイド層を形成するステップと、を含むことができる。
【００１３】
前記半導体メモリ素子の形成方法は、前記バリア膜を形成するステップの前に、前記第１コンタクトホールの側壁に第１スペーサを形成するステップをさらに含むことができる。
前記半導体メモリ素子の形成方法は、前記第１層間絶縁膜に前記ビットラインと交差するワードラインを形成するステップをさらに含み、前記半導体基板は、前記ワードラインと前記ビットラインに対して斜線方向に長軸が向く活性領域を含むことができる。
【００１４】
前記ビットラインコンタクトパッドの上部面は前記ワードラインの上部面より低く形成され得る。
前記第１コンタクトホールを形成するステップは、前記ワードラインの上部（ｕｐｐｅｒ  ｐｏｒｔｉｏｎ）を一部エッチングするステップを含み、前記第１スペーサは前記一部エッチングされたワードラインの上部に配置されるように形成され得る。
【００１５】
前記ストレージコンタクトを形成するステップは、前記第２層間絶縁膜に、前記ストレージコンタクトパッドを露出させる第２予備コンタクトホールを形成するステップと、前記第２予備コンタクトホールの幅を広げるエッチング工程を行って、第２コンタクトホールを形成するステップと、を含むことができる。
前記半導体メモリ素子の形成方法は、前記第２コンタクトホールを形成するステップの後、前記第２コンタクトホールの側壁に第２スペーサを形成するステップをさらに含むことができる。
【発明の効果】
【００１６】
本発明の実施の態様によれば、ビットラインコンタクトパッドの上部面がストレージコンタクトパッドの上部面より低く形成されることで、金属シリサイド層がエッチング溶液によって損傷されることが防止できる。一方、前記エッチング工程によって、ストレージコンタクトパッドとストレージコンタクトの間の接触面積が増加することで、抵抗を減少することができる。これによって、半導体メモリ素子の電気的特性が向上することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化されることができる。むしろ、ここで紹介される実施の形態は、開示された内容が徹底且つ完全になるように、そして当業者に本発明の思想が十分伝達されるように提供される。
【００１８】
図面において、層及び領域の大きさと相対的大きさは明確性のために誇張される。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成されるかまたはそれらの間に第３の層が介在することも可能である。明細書全体において、同一の参照符号は同一の構成要素を示す。
【００１９】
本明細書の様々な実施の形態で第１、第２、第３などの用語が様々な部分、物質などを記述するために使用されるが、このような用語によって様々な部分、物質などが限定されてはならない。また、このような用語はただ所定部分を他の部分と区別するために使用されるのみである。従って、一実施の形態で第１部分と言及されたものが他の実施の形態では第２部分と言及されることができる。
【００２０】
（一実施形態）
本発明の一実施形態による半導体メモリ素子のセルアレイ構造を図１に示す。以下で、６．３Ｆ2セル構造のＤＲＡＭを一例として説明するが、以下の実施の形態に限定されるのではない。
図１を参照すると、６．３Ｆ2セル構造の斜線配置形態（ｄｉａｇｏｎａｌ  ａｒｒａｙ  ｔｙｐｅ）のセルアレイが示されている。一方向にワードラインＷＬが配列される。ワードラインＷＬに直交するようにビットラインＢＬが配列される。ワードラインＷＬとビットラインＢＬに対して斜線方向に長軸が向くように、活性領域ＡＣＴが配列される。活性領域ＡＣＴとビットラインＢＬが交差する地点にビットラインコンタクト１４５が配置される。活性領域ＡＣＴの両端にストレージコンタクトパッド１２２が配置される。ストレージコンタクトパッド１２２と電気的に連結されるシリンダ形態のキャパシタ１８０が配置される。
【００２１】
ワードラインＷＬ及びビットラインＢＬはそれぞれ最小線幅Ｆを有し、ワードラインＷＬ相互間の配置間隔、すなわちワードライン重心線相互間の距離は最小線幅Ｆの２．１倍であり、ビットラインＢＬ相互間の配置間隔、すなわちビットライン重心線相互間の距離は最小線幅Ｆの３倍である。従って、８Ｆ2セル構造に比べて縮小されたセルサイズが具現できる。
【００２２】
図１、図２Ａ及び図２Ｂを参照して、本実施形態による半導体メモリ素子を説明する。図２Ａは、図１のＩ−Ｉ’線に沿う断面図であり、図２Ｂは、図１のＩＩ−ＩＩ’線に沿う断面図である。
半導体基板１００に活性領域ＡＣＴを定義する素子分離膜１０５が提供される。半導体基板１００上にワードラインＷＬが配置される。ワードラインＷＬは、ゲート絶縁膜１１１、第１導電パターン１１２、第１マスクパターン１１４及び第１スペーサ１１６を含むことができる。ワードラインＷＬの間に第１層間絶縁膜１１０が配置される。第１層間絶縁膜１１０に、ストレージコンタクトパッド１２２及びビットラインコンタクトパッド１２４が配置される。ストレージコンタクトパッド１２２及びビットラインコンタクトパッド１２４は、ワードラインＷＬに自己整列（ｓｅｌｆ−ａｌｉｇｎ）されて配置されることができる。ビットラインコンタクトパッド１２４の上部面は、ストレージコンタクトパッド１２２の上部面より低い。ビットラインコンタクトパッド１２４及びストレージコンタクトパッド１２２は、ポリシリコンを含むことができる。
【００２３】
第１層間絶縁膜１１０上に第２層間絶縁膜１３０が配置される。第２層間絶縁膜１３０に、ビットラインコンタクトパッド１２４に連結されるビットラインコンタクト１４５が配置される。ビットラインコンタクト１４５は、タングステン（Ｗ）を含むことができる。ビットラインコンタクト１４５とビットラインコンタクトパッド１２４との間に、ビットラインコンタクト１４５とビットラインコンタクトパッドと１２４を連結する金属シリサイド層１４０が介する。金属シリサイド層１４０は、ビットラインコンタクト１４５とビットラインコンタクトパッド１２４との間の抵抗を改善する。金属シリサイド層１４０は、チタンシリサイドを含むことができる。ビットラインコンタクト１４５の側面及び底面にバリア膜１３７が配置されることができる。バリア膜１３７は、金属膜１３６及び金属窒化膜１３８を含むことができる。金属膜１３６はチタン膜であり、金属窒化膜１３８はチタン窒化膜であり得る。
【００２４】
ビットラインコンタクト１４５に連結されるビットラインＢＬが配置される。ビットラインＢＬは、第２導電パターン１５２、第２マスクパターン１５４及び第２スペーサ１５６を含むことができる。第２導電パターン１５２は、タングステン（Ｗ）を含むことができる。ビットラインＢＬはワードラインＷＬに交差するように配置され、活性領域ＡＣＴはビットラインＢＬ及びワードラインＷＬに対して斜線方向に長軸が向くように配置できる。
【００２５】
ビットラインＢＬを覆う第３層間絶縁膜１６０が配置できる。ストレージコンタクトパッド１２２に接触するストレージコンタクト１７０が配置される。ストレージコンタクト１７０の最下部面は、ビットラインコンタクトパッド１２４の上部面より高い。ストレージコンタクト１７０は、ストレージコンタクトパッド１２２の上部面及び側面の一部と接触することができる。これは、ストレージコンタクト１７０とストレージコンタクトパッド１２２との間の抵抗を改善するためである。即ち、ストレージコンタクト１７０がストレージコンタクトパッド１２２に正確に整列（ａｌｉｇｎ）されないので、ストレージコンタクト１７０とストレージコンタクトパッド１２２との間の接触面積を増加させる必要がある。
【００２６】
バリア膜１３７に接する第３スペーサ１３４が配置できる。第３スペーサ１３４は、ワードラインＷＬの第１マスクパターン１１４に接触することができる。第１マスクパターン１１４が一部エッチングされても、第３スペーサ１３４が第１マスクパターン１１４を補うことができる。第３スペーサ１３４とストレージコンタクト１７０との間に、第４スペーサ１６５が形成される。第３スペーサ１３４及び第４スペーサ１６５は、ストレージコンタクト１７０とビットラインコンタクト１４５との短絡（ｓｈｏｒｔ）を防止することができる。ストレージコンタクト１７０と接触するストレージ電極１８０が配置される。ストレージ電極１８０は、ストレージコンタクト１７０に正確に整列されなくても良い。
【００２７】
本実施形態によれば、ビットラインコンタクトパッド１２４の上部面がストレージコンタクトパッド１２２の上部面より低く配置されて、金属シリサイド層１４０とストレージコンタクト１７０との間の短絡（ｓｈｏｒｔ）を防止することができる。また、ストレージコンタクトパッド１２２とストレージコンタクト１７０の間の接触面積を増加させることできる。第３スペーサ１３４はワードラインＷＬの第１マスクパターン１１４のエッチングされた部分を補うことができる。
【００２８】
図３Ａ〜図８Ｂを参照して、本実施形態による半導体メモリ素子の形成方法を説明する。図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ及び図８Ａは、図１のＩ−Ｉ’線に沿う断面図であり、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ及び図８Ｂは、図１のＩＩ−ＩＩ’線に沿う断面図である。
図３Ａ及び図３Ｂを参照すると、半導体基板１００上に活性領域を定義する素子分離膜１０５が提供される。素子分離膜１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成できる。半導体基板１００上にワードラインＷＬが一方向に形成される。ワードラインＷＬは、ゲート絶縁膜１１１、第１導電パターン１１２、第１マスクパターン１１４及び第１スペーサ１１６を含むことができる。ワードラインＷＬの間に第１層間絶縁膜１１０が形成される。第１層間絶縁膜１１０は、ワードラインＷＬの上部面を露出させることができる。
【００２９】
図４Ａ及び図４Ｂを参照すると、第１層間絶縁膜１１０にストレージコンタクトパッド１２２及び予備ビットラインコンタクトパッド１２４ａが形成される。ストレージコンタクトパッド１２２及び予備ビットラインコンタクトパッド１２４ａは、ワードラインＷＬに自己整列（ｓｅｌｆ  ａｌｉｇｎ）されて同時に形成できる。ストレージコンタクトパッド１２２及び予備ビットラインコンタクトパッド１２４ａは、ポリシリコンで形成されることができる。
【００３０】
図５Ａ及び図５Ｂを参照すると、予備ビットラインコンタクトパッド１２４ａを選択的にリセス（ｒｅｃｅｓｓ）して、ビットラインコンタクトパッド１２４が形成される。これによって、ビットラインコンタクトパッド１２４は、ストレージコンタクトパッド１２２の上部面より低い上部面を有する。第１層間絶縁膜１１０上に第２層間絶縁膜１３０が形成される。
【００３１】
第２層間絶縁膜１３０上にビットラインコンタクトパッド１２４を露出させる第１コンタクトホール１３２が形成される。第１コンタクトホール１３２は、ビットラインコンタクトパッド１２４を十分露出させるように、ビットラインコンタクトパッド１２４より広い幅を有することができる。
ビットラインコンタクトパッド１２４は、第１層間絶縁膜１１０上に予備ビットラインコンタクトパッド１２４ａを露出させるフォトレジストパターンをマスクとしてエッチング工程を行うことで形成されることができる。または、第１コンタクトホール１３２を形成した後、第２層間絶縁膜１３０をマスクとしてエッチング工程を行うことで形成されることができる。
【００３２】
第１コンタクトホール１３２の側壁に第２スペーサ１３４が形成される。第２スペーサ１３４は、シリコン窒化膜またはシリコン酸化窒化膜で形成できる。第２スペーサ１３４は、第１コンタクトホール１３２が形成される過程でワードラインＷＬの第１マスクパターン１１４の損傷を補うことができる。また、第２スペーサ１３４は、第１コンタクトホール１３２が形成される過程で第１層間絶縁膜１１０および第２層間絶縁膜１３０の側壁の損傷を補うことができる。
【００３３】
第２スペーサ１３４が形成された第１コンタクトホール１３２に耐熱性金属膜１３６及び金属窒化膜１３８が形成される。耐熱性金属膜１３６は、ビットラインコンタクトパッド１２４と接触するように形成できる。耐熱性金属膜１３６は、チタン膜で形成されることができ、金属窒化膜１３８はチタン窒化膜で形成されることができる。
【００３４】
図６Ａ及び図６Ｂを参照すると、第１コンタクトホール１３２を満たすビットラインコンタクト１４５が形成される。ビットラインコンタクト１４５は、タングステン（Ｗ）で形成されることができる。金属窒化膜１３８及び耐熱性金属膜１３６に平坦化工程を行って、第２層間絶縁膜１３０が露出し、且つビットラインコンタクト１４５が形成されることができる。
【００３５】
耐熱性金属膜１３６とビットラインコンタクトパッド１２４とが反応して、金属シリサイド層１４０が形成される。金属シリサイド層１４０は、熱処理工程を行うことにより形成され、前記熱処理工程はビットラインコンタクト１４５が形成される前または後に行われることができる。金属シリサイド層１４０は、チタンシリサイド層で形成できる。金属シリサイド層１４０は、ビットラインコンタクトパッド１２４とビットラインコンタクト１４５との間の抵抗を減少させることができる。
【００３６】
図７Ａ及び図７Ｂを参照すると、第２層間絶縁膜１３０上にビットラインＢＬが形成される。ビットラインＢＬは、第２導電パターン１５２、第２マスクパターン１５４及び第３スペーサ１５６で形成されることができる。第２マスクパターン１５４及び第３スペーサ１５６は、シリコン窒化膜またはシリコン酸化窒化膜で形成されることができる。ビットラインＢＬは、ビットラインコンタクト１４５と電気的に連結されるように形成される。第２導電パターン１５２は、タングステン（Ｗ）で形成されることができる。
【００３７】
図８Ａ、図８Ｂ及び図９を参照すると、ビットラインＢＬ上に第３層間絶縁膜１６０が形成されることができる。ストレージコンタクトパッド１２２と接触するストレージコンタクト１７０が形成される。ストレージコンタクト１７０を形成する過程は、第２層間絶縁膜１３０および第３層間絶縁膜１６０にストレージコンタクトパッド１２２を露出させる第２予備コンタクトホール１６２を形成する過程と、第２予備コンタクトホール１６２の幅を広げるエッチング工程を行って、第２コンタクトホール１６３を形成する過程とを含むことができる。前記エッチング工程で、フッ酸（ＨＦ）を含むエッチング溶液を使用できる。前記エッチング工程で、第３スペーサ１５６及び第２スペーサ１３４は、第１層間絶縁膜１１０および第２層間絶縁膜１３０に対してエッチング選択性（ｅｔｃｈ  ｓｅｌｅｃｔｉｖｉｔｙ）を有することができる。
【００３８】
ビットラインコンタクトパッド１２４の上部面がストレージコンタクトパッド１２２の上部面より低く形成されることで、金属シリサイド層１４０が前記エッチング溶液によって損傷されることを防止できる。一方、前記エッチング工程によって、ストレージコンタクトパッド１２２とストレージコンタクト１７０との間の接触面積が増加することで、抵抗を減少させることができる。
【００３９】
第２コンタクトホール１６３を形成した後、第２コンタクトホール１６３の側壁に第４スペーサ１６５が形成されることができる。第４スペーサ１６５は、第２コンタクトホール１６３を形成する工程で第１層間絶縁膜１１０、第２層間絶縁膜１３０、及び第３層間絶縁膜１６０の損傷を補うことができる。ストレージコンタクト１７０と連結されるストレージ電極１８０が形成される。ストレージ電極１８０は、セル構造上ストレージコンタクト１７０と正確に整列されない場合もある。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による半導体メモリ素子のセルアレイ構造を説明するための平面図である。
【図２Ａ】本発明の一実施形態による半導体メモリ素子を説明するための断面図である。
【図２Ｂ】本発明の一実施形態による半導体メモリ素子を説明するための断面図である。
【図３Ａ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図３Ｂ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図４Ａ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図４Ｂ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図５Ａ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図５Ｂ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図６Ａ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図６Ｂ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図７Ａ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図７Ｂ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図８Ａ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図８Ｂ】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【図９】本発明の一実施形態による半導体メモリ素子の形成方法を説明するための断面図である。
【符号の説明】
【００４１】
１００：半導体基板、１０５：素子分離膜、１１０：第１層間絶縁膜、１２２：ストレージコンタクトパッド、１２４：ビットラインコンタクトパッド、１３０：第２層間絶縁膜、１３４：第３スペーサ、１３７：バリア膜、１４０：金属シリサイド層、１４５：ビットラインコンタクト、１５２：第２導電パターン、１５４：第２マスクパターン、１５６：第２スペーサ、１６０：第３層間絶縁膜、１６５：第４スペーサ、１７０：ストレージコンタクト、１８０：ストレージ電極、ＢＬ：ビットライン、ＷＬ：ワードライン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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