(57)【要約】【課題】複数の入力チャネルの全てについてのＡＤＣの精度テスト時間を短縮するための技術を提供する。【解決手段】ＡＤＣ（３１２）と、複数のアナログ信号入力部（入力チャネル０〜３のＩ／Ｏ）と、上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタ（３１４）とを設ける。そして、ＤＡＣ（３０８，３１３）とラダー抵抗回路（３１５）とを設ける。上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチがオンされた状態で、上記ＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成る。全入力チャネルに同時にアナログ信号を入力可能とし、ＤＡＣの出力の整定時間の短縮を図る。【選択図】図１
2009010825.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換可能なＡＤＣと、
複数の入力チャネルに対応して配置され、それぞれアナログ信号の取り込みを可能とする複数のアナログ信号入力部と、
上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタと、
入力されたデジタル信号をアナログ信号に変換可能なＤＡＣと、
上記セレクタの入力側に配置されたラダー抵抗回路と、を含み、
上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチがオンされた状態で、上記ＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成ることを特徴とする半導体集積回路。
【請求項２】
アナログ信号をデジタル信号に変換可能なＡＤＣと、
複数の入力チャネルに対応して配置され、それぞれアナログ信号の取り込みを可能とする複数のアナログ信号入力部と、
上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタと、
上記セレクタの入力側に配置されたラダー抵抗回路と、を含み、
上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチ素子がオンされた状態で、上記半導体集積回路の外部に配置されたＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成ることを特徴とする半導体集積回路。
【請求項３】
上記ＡＤＣの精度テストモードを備えたＣＰＵを含み、
上記ＣＰＵは、上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達された場合の上記ＡＤＣの出力信号を演算処理することで上記ＡＤＣの精度テストを可能とする請求項１又は２記載の半導体集積回路。
【請求項４】
上記ＤＡＣは、それぞれ上記ＣＰＵから供給されたデジタル信号をアナログ信号に変換して出力可能な第１ＤＡＣと第２ＤＡＣとを含み、上記第１ＤＡＣの出力信号が上記ラダー抵抗回路の一端に供給され、上記第２ＤＡＣの出力信号が上記ラダー抵抗回路の他端に供給される請求項３記載の半導体集積回路。
【請求項５】
上記半導体集積回路は、上記ラダー抵抗回路に定電流を流すための定電流源と、
上記定電流源を上記ラダー抵抗回路に接続可能な第２スイッチ素子と、を含み、
上記ＣＰＵから供給されたデジタル信号が上記ＤＡＣでアナログ信号に変換されて上記ラダー抵抗回路の一端に供給されるとき、上記第２スイッチ素子がオンされることで上記定電流源が上記ラダー抵抗回路に接続される請求項３記載の半導体集積回路。
【請求項６】
上記ＣＰＵは、上記アナログ信号入力部にアナログ信号を供給するユーザ側論理部からの指示によって上記ＡＤＣの精度テストモードに遷移され、上記ＡＤＣの精度テスト後にその結果を上記ユーザ側論理部に供給する請求項３記載の半導体集積回路。
【請求項７】
上記ＣＰＵは、上記半導体集積回路の動作テストを可能とするテスタからの指示によって上記ＡＤＣの精度テストモードに遷移され、上記ＡＤＣの精度テスト後にその結果を上記テスタに供給する請求項３記載の半導体集積回路。
【請求項８】
上記ＣＰＵは、上記ＡＤＣの精度テストモードにおいて、上記ＤＡＣの出力電圧レベルを順次変更可能にされて成る請求項３記載の半導体集積回路。
【請求項９】
上記ＤＡＣの分解能は、上記ＡＤＣの分解能より低く設定されて成る請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれに含まれるＡＤＣ（アナログ・デジタル・コンバータ）の精度テスト技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
ＡＤＣを内蔵するマイクロコンピュータにおいては、内蔵ＡＤＣの精度テストが必要とされる。特許文献１には、高分解能の逐次比較型Ａ／Ｄ変換器の特性試験・評価に費やされるテスト時間を大幅に短縮でき、且つ回路規模の縮小・小型化が可能な高分解能のＡ／Ｄ変換器を提供するための技術について記載されている。また、特許文献２には、アナログデジタル変換器２を有する半導体装置にアナログ信号出力部３を設けることで、アナログデジタル変換器２の評価を高精度かつ容易なものとする。また、出力モニタおよび比較部をさらに設けることで、アナログデジタル変換器２の出力に応じて評価を行い、ＤＣオフセットの調整を自動化するための技術が記載されている。
【０００３】
【特許文献１】特開２０００−２７８１３３号公報
【特許文献２】特開２００２−４３９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
マイクロコンピュータ、特に自動車の制御用マイクロコンピュータに内蔵されるＡＤＣの精度テストを行う場合について本願発明者が検討した。自動車の制御用マイクロコンピュータの場合、自動車の複数箇所に設けられたセンサーによって得られたアナログ信号を取り込むために複数の入力チャネルが設けられる。上記複数チャネルの全てについてＡＤＣの精度テストを行うのが望ましい。しかし、ＡＤＣの精度テストを行うためには高精度ＤＡＣ（デジタル・アナログ・コンバータ）を含む外部回路が必要とされ、しかも、外部ＤＡＣの出力を十分に整定させるためには整定時間を長くとる必要があることから、複数の入力チャネルの全てについて精度テストを行うのは時間がかかり過ぎるため現実的でない。そこで、実際に精度テストが行われるのは、上記複数チャネルのうちのひとつだけであり、他の入力チャネルについては、入力部の簡易的なＤＣテスト（リーク、オン抵抗）や、スキャンモードテストが行われるだけである。
【０００５】
本発明の目的は、複数の入力チャネルの全てについてのＡＤＣの精度テスト時間を短縮するための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【０００８】
すなわち、ＡＤＣと、複数のアナログ信号入力部と、上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタとを設ける。そして、ＤＡＣとラダー抵抗回路とを設ける。上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチがオンされた状態で、上記ＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成る。全入力チャネルに同時にアナログ信号を入力可能とし、ＤＡＣの出力の整定時間の短縮を図る。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１０】
すなわち、複数の入力チャネルの全てについてのＡＤＣの精度テスト時間を短縮するための技術を提供することができる。
【発明を実施するための最良の形態】
【００１１】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路は、アナログ信号をデジタル信号に変換可能なＡＤＣ（３１２）と、複数の入力チャネルに対応して配置され、それぞれアナログ信号の取り込みを可能とする複数のアナログ信号入力部（入力チャネル０〜３のＩ／Ｏ）と、上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタ（３１４）とを含む。そして、入力されたデジタル信号をアナログ信号に変換可能なＤＡＣ（３０８，３１３）と、上記セレクタの入力側に配置されたラダー抵抗回路（３１５）とを含む。そして、上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチがオンされた状態で、上記ＤＡＣの出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成る。
【００１３】
上記抵抗素子は、高精度な抵抗である必要はなく、スイッチ素子もそこに流れる電流が少ないため、駆動能力の小さなＭＯＳトランジスタを適用することができる。このため、ラダー抵抗回路のチップ占有面積は小さく抑えることができる。全ての入力チャネルについてのＡＤＣ精度テストが可能となるため、入力チャネルについてのＤＣテストは不要とされる。ＡＤＣでの変換結果は、ＣＰＵで演算処理されるので、ＡＤＣのセルフテストが可能となる。また、全入力チャネルに同時にアナログ信号（電圧）を入力できるため、搭載されるＤＡＣの出力の整定時間の短縮ができ、それにより、全体のＡＤＣ精度テストの時間短縮を図ることができる。このように簡単な回路構成でありながら、複数の入力チャネルの全てについてＡＤＣの精度テストを短時間で行うことができる。
【００１４】
〔２〕別の観点による半導体集積回路は、アナログ信号をデジタル信号に変換可能なＡＤＣ（３１２）と、複数の入力チャネルに対応して配置され、それぞれアナログ信号の取り込みを可能とする複数のアナログ信号入力部（入力チャネル０〜３のＩ／Ｏ）と、上記アナログ信号入力部を介して取り込まれたアナログ信号を選択的に上記ＡＤＣに伝達可能なセレクタ（３１４）と、上記セレクタの入力側に配置されたラダー抵抗回路（３１５）とを含む。上記ラダー抵抗回路は、互いに隣接する入力チャネル間毎に、抵抗素子とスイッチ素子との直列接続回路が配置され、上記スイッチ素子がオンされた状態で、上記半導体集積回路の外部に配置されたＤＡＣ（１０１，１０２）の出力信号が上記ラダー抵抗回路に供給された場合の上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達可能にされて成る。
【００１５】
〔３〕このとき、上記ＡＤＣの精度テストモードを備えたＣＰＵ（３０１）を設けることができる。上記ＣＰＵは、上記抵抗素子による分圧電圧が上記セレクタを介して選択的に上記ＡＤＣに伝達された場合の上記ＡＤＣの出力信号を演算処理することで上記ＡＤＣの精度テストを可能とする。
【００１６】
〔４〕上記ＤＡＣは、それぞれ上記ＣＰＵから供給されたデジタル信号をアナログ信号に変換して出力可能な第１ＤＡＣ（３０８）と第２ＤＡＣ（３１３）とを含み、上記第１ＤＡＣの出力信号が上記ラダー抵抗回路（３１５）の一端に供給され、上記第２ＤＡＣの出力信号が上記ラダー抵抗回路（３１５）の他端に供給されるように構成することができる。
【００１７】
〔５〕上記半導体集積回路は、上記ラダー抵抗回路に定電流を流すための定電流源（３１６）と、上記定電流源を上記ラダー抵抗回路に接続可能な第２スイッチ素子（ＳＷ６）とを設けることができる。このとき、上記ＣＰＵ（３０１）から供給されたデジタル信号が上記ＤＡＣでアナログ信号に変換されて上記ラダー抵抗回路の一端に供給されるとき、上記第２スイッチ素子がオンされることで上記定電流源が上記ラダー抵抗回路に接続される。
【００１８】
〔６〕上記ＣＰＵ（３０１）は、上記アナログ信号入力部にアナログ信号を供給するユーザ側論理部からの指示によって上記ＡＤＣの精度テストモードに遷移され、上記ＡＤＣの精度テスト後にその結果を上記ユーザ側論理部に供給するように構成することができる。
【００１９】
〔７〕上記ＣＰＵ（３０１）は、上記半導体集積回路の動作テストを可能とするテスタからの指示によって上記ＡＤＣの精度テストモードに遷移され、上記ＡＤＣの精度テスト後にその結果を上記テスタに供給するように構成することができる。
【００２０】
〔８〕上記ＣＰＵ（３０１）は、上記ＡＤＣの精度テストモードにおいて、上記ＤＡＣの出力電圧レベルを順次変更可能に構成することができる。
【００２１】
〔９〕上記ＤＡＣの分解能は、上記ＡＤＣの分解能より低く設定することができる。
【００２２】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２３】
図１には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータが示される。
【００２４】
図１に示されるマイクロコンピュータ３０は、特に制限されないが、公知の半導体集積回路製造技術により、例えばシリコン基板などのひとつの半導体基板に形成される。このマイクロコンピュータ３０は、ユーザ論理２０と共に、ユーザシステム１０に搭載され、ユーザ論理２０との間で各種信号のやり取りが可能に結合される。ユーザシステム１０は、例えば自動車制御システムとされる。自動車制御システム１０は、エンジン制御システム、エアーバックやブレーキ等の安全装置、バッテリー等に各種センサ２０１，２０２，２０３，２０４を含み、上記マイクロコンピュータ３０は、上記センサ２０１，２０２，２０３，２０４の出力信号に基づいて各種演算処理を行い、その結果をユーザ論理２０に供給する。
【００２５】
上記マイクロコンピュータ３０は、特に制限されないが、ＣＰＵ（中央処理装置）３０１、メモリ３０２、ＤＡＣデータレジスタ３０４、ＤＡＣコントロールレジスタ３０５、ＡＤＣコントロールレジスタ３０６、ＡＤＣデータレジスタ３０７、ＤＡＣ３０８、ＤＡＣコントロール回路３０９、ＡＤＣコントロール回路３１１、ＡＤＣ３１２、ＤＡＣ３１３、入力チャネルセレクタ３１４、ラダー抵抗回路３１５、及び複数のＩ／Ｏ（入出力部）を含む。上記ＣＰＵ３０１、メモリ３０２、ＤＡＣデータレジスタ３０４、ＤＡＣコントロールレジスタ３０５、ＡＤＣコントロールレジスタ３０６、及びＡＤＣデータレジスタ３０７は、バス３０３によって、互いに信号のやり取り可能に結合される。
【００２６】
上記ＣＰＵ３０１は、予め定められたプログラムに従って所定の演算処理を実行する。上記メモリ３０２は、上記ＣＰＵ３０１によって実行されるプログラムが格納される。また、上記メモリ３０２は、上記ＣＰＵ３０１での演算処理における作業領域などとしても利用される。ＤＡＣデータレジスタ３０４には、上記ＣＰＵ３０１から与えられたＤＡＣデータが格納される。このＤＡＣデータレジスタ３０４に保持されたＤＡＣデータはＤＡＣ３０８，３１３に伝達される。ＤＡＣ３０８，３１３は、伝達されたＤＡＣデータをアナログ信号に変換する。上記ＤＡＣ３０８の変換出力（アナログ信号電圧）は、上記ラダー抵抗回路３１５の一端に供給される。上記ＤＡＣ３１３の変換出力（アナログ信号電圧）は、上記ラダー抵抗回路３１５の他端に供給される。上記ＤＡＣ３０８，３１３の動作は、上記ＤＡＣコントロールレジスタ３０５の保持情報に従って上記ＤＡＣコントロール回路３０９によって制御される。上記入力チャネルセレクタ３１４は、入力チャネル０〜３にかかる入力信号を選択的にＡＤＣ３１２に伝達する。上記ＡＤＣは、入力されたアナログ信号をデジタル信号に変換する。この変換結果は、上記ＡＤＣデータレジスタ３０７における所定の記憶エリアに入力チャネル毎に格納され、必要に応じてＣＰＵ３０１により参照される。上記ラダー抵抗回路３１４は、上記ＤＡＣ３０８の出力ラインと、入力チャネル０との間に設けられたスイッチ素子ＳＷ１と抵抗素子Ｒ１との直列接続回路と、入力チャネル０と入力チャネル１との間に設けられたスイッチ素子ＳＷ２と抵抗素子Ｒ２との直列接続回路と、入力チャネル１と入力チャネル２との間に設けられたスイッチ素子ＳＷ３と抵抗素子Ｒ３との直列接続回路と、入力チャネル２と入力チャネル３との間に設けられたスイッチ素子ＳＷ４抵抗素子Ｒ４との直列接続回路と、入力チャネル３とＤＡＣ３１３の出力ラインとの間に設けられたスイッチＳＷ５とを含む。上記スイッチ素子ＳＷ１〜ＳＷ５、上記入力チャネルセレクタ３１４、上記ＡＤＣ３１２、及び上記ＡＤＣレジスタ３０７の動作は、ＡＤＣコントロールレジスタ３０６に設定された情報に従ってＡＤＣコントロール回路３１１によって動作制御される。
【００２７】
上記の構成において、上記ラダー抵抗回路３１５におけるスイッチ素子ＳＷ１〜ＳＷ５は、ＡＤＣセルフテスト以外はオフ状態に制御される。この状態で、各種センサ２０１〜２０４の出力信号が、それぞれ対応する入力チャネルに伝達される。入力チャネルセレクタ３１４によって入力チャネルが選択され、そのアナログ信号がＡＤＣ３１２に伝達されてデジタル信号に変換され、その変換結果がＡＤＣデータレジスタ３０７を介してＣＰＵ３０１に伝達される。
【００２８】
次に、上記ユーザシステム１０におけるＡＤＣセルフテストについて、図４のフローチャートを参照しながら説明する。このＡＤＣセルフテストは、ユーザシステム１０が自動車制御システムの場合であれば、通常、エンジンが始動される直前に行われる。
【００２９】
ユーザ論理２０からＣＰＵ３０１に対してＡＤＣセルフテストの開始が指示されると、ＣＰＵ３０１は、ＡＤＣセルフテストモードに遷移される。そして、ＤＡＣ３０８出力、ＤＡＣ３１３出力、及び入力チャネル０〜３が、ユーザ論理２０から切り離される（４０１）。この切り離しは、物理的な切り離しの他に、ユーザ論理２０によって端子間が高インピーダンスに制御される場合が含まれる。
【００３０】
ＣＰＵ３０１により、ＡＤＣコントロールレジスタ３０５に対して、ＡＤＣセルフテストモードについての制御情報が設定される（４０２）。これにより、ＡＤＣコントロール回路３１１は、スイッチ素子ＳＷ１〜ＳＷ４をオン状態に制御する（４０３）。そして、ＣＰＵ３０１によりＤＡＣデータレジスタ３０４に変換コードが書き込まれる（４０４）。そしてＤＡＣコントロール回路３０９により、ＤＡＣ３０８及びＤＡＣ３１３での変換開始が指示され（４０５）、ＤＡＣデータレジスタ３０４の変換コードがＤＡＣ３０８，３１３によりアナログ信号に変換される（４０６）。
【００３１】
ＡＤＣコントロール回路３１１により、変換する入力チャネルが選択されると（４０７）、ＡＤＣコントロール回路３１１は、当該入力チャネルについてのＡＤ変換の開始を指示する（４０８）。それにより、ＡＤＣ３１２においてＡＤ変換が行われる（４０９）。そして、ＡＤＣ３１２でのＡＤ変換結果がＡＤＣデータレジスタ３０７に転送される（４１０）。全てのＡＤＣ入力チャネルについてのＡＤ変換が終了したか否かの判別が行われる（４１１）。全てのＡＤＣ入力チャネルについてのＡＤ変換が終了していなければ、上記ステップ４０７の実行に戻り、別の入力チャネルが選択される。また、全てのＡＤＣ入力チャネルについてのＡＤ変換が終了した場合には、ＣＰＵ３０１により、ＡＤＣデータレジスタ３０７のデータが読み出され、所定の演算処理が行われる（４１２）。そして上記演算処理結果の判定が行われる（４１３）。上記ステップ４１３の演算処理結果の判定において、判定結果が正常であればＤＡＣ変換コードをインクリメントするか否かの判別が行われる（４１４）。このステップ４１４の判別において、ＤＡＣ変換コードをインクリメントする必要があると判断された場合には、ＤＡＣ変換コードをインクリメントし（４１６）、それをＤＡＣデータレジスタ３０４に書き込む（４０４）。それにより、当該、ＤＡＣ変換コードによる上記ＡＤ変換が行われる。また、上記ステップ４１４の判別において、ＤＡＣ変換コードをインクリメントする必要が無いと判断された場合には、当該入力チャネルについてのＡＤＣ３１２でのＡＤ変換が正常に行われないことを意味し、そのことがユーザ論理２０へ伝達される。
【００３２】
ここで、ＤＡＣデータレジスタ３０４に初期設定されたＤＡＣ変換コードに基づくアナログ信号（電圧）がラダー抵抗回路３１５に供給された場合において、抵抗素子Ｒ１〜Ｒ４による分圧電圧が、入力チャネルセレクタ３１４により順次選択されることで、図２に示されるように、１０ｂｉｔ相当に抵抗分割されたＤＡＣ出力が得られる。そして、ＤＡＣ変換コードがインクリメントされて、それがＤＡＣデータレジスタ３０４に設定された場合の抵抗素子Ｒ１〜Ｒ４による分圧電圧が、入力チャネルセレクタ３１４により順次選択されると、今度は、図３に示されるように、抵抗素子Ｒ１〜Ｒ４による分圧電圧が全体的にシフトされた状態で、１０ｂｉｔ相当に抵抗分割されたＤＡＣ出力が得られる。このようにＤＡＣ変換コードがインクリメントされる毎に抵抗素子Ｒ１〜Ｒ４による分圧電圧が、入力チャネルセレクタ３１４により順次選択されることにより、新たに１０ｂｉｔ相当に抵抗分割されたＤＡＣ出力が得られるため、ＤＡＣ３０８，３１３として、ＡＤＣ３１２よりも分解能が低いものを適用されているにもかかわらず、ＡＤＣ３１２の精度テストをより高精度に行うことができる。
【００３３】
上記の例によれば、以下の作用効果を得ることができる。
【００３４】
（１）抵抗素子Ｒ１〜Ｒ４は、高精度な抵抗である必要はなく、スイッチ素子ＳＷ１〜ＳＷ５もそこに流れる電流が少ないため、駆動能力の小さなＭＯＳトランジスタを適用することができる。このため、ラダー抵抗回路３１５のチップ占有面積は小さく抑えることができる。
【００３５】
（２）全ての入力チャネルについてのＡＤＣ精度テストが可能となるため、入力チャネルについてのＤＣテストは不要とされる。ＡＤＣ３１２での変換結果は、ＣＰＵ３０１で演算処理されるので、ＡＤＣ３１２のセルフテストが可能となる。また、全入力チャネルに同時にアナログ信号（電圧）を入力できるため、搭載されるＤＡＣ３０８，３１３の出力の整定時間の短縮ができ、それにより、全体のＡＤＣ精度テストの時間短縮を図ることができる。搭載ＤＡＣ３０８，３１３の出力が抵抗素子Ｒ１〜Ｒ４で分圧されるので、ＤＡＣ３０８，３１３に低分解能のものが適用された場合でも、高分解能のＤＡＣで精度テストを行った場合と同様の効果が得られる。
【００３６】
（３）上記（１），（２）の作用効果により、簡単な回路構成でありながら、複数の入力チャネルの全てについてＡＤＣの精度テストを短時間で行うことができ、それによって、ユーザシステム１０に搭載されたマイクロコンピュータ３０の信頼性の向上を図ることができる。
【００３７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３８】
上記の例では、マイクロコンピュータ３０をユーザシステム１０に搭載した場合について説明したが、マイクロコンピュータ３０の出荷前においても、ＡＤＣセルフテストは可能とされる。例えば図５に示されるように、マイクロコンピュータ３０をパフォーマンスボード１００に載置した状態で、テスタ４０に接続する。図１に示されるユーザ論理２０に代えてテスタ４０からのＡＤＣセルフテストの指示を受けることで、ＡＤＣセルフテストを開始するようにすれば良い。この場合、ＡＤＣセルフテストの結果は、テスタ４０に伝達される。出荷前のＡＤＣセルフテストにより、信頼性の高いマイクロコンピュータを提供することができる。
【００３９】
また、マイクロコンピュータ３０内のＤＡＣが１個の場合には、図６に示されるように、抵抗ラダー回路３１５の他端に、スイッチ素子ＳＷ６を介して定電流源３１６を接続すると良い。スイッチ素子ＳＷ５がオン状態されることで定電流源３１６が接続された場合には、ＤＡＣ３０８からの出力電圧が供給されることにより、抵抗ラダー回路３１５に定電流が流される。これにより、抵抗素子Ｒ１〜Ｒ４により、精度良く電圧を分割することができる。
【００４０】
さらに、マイクロコンピュータ３０内にＤＡＣが存在しない場合には、図７に示されるように、パフォーマンスボード１００に、ＤＡＣ１０１，１０２を搭載し、このＤＡＣ１０１，１０２の出力信号を、それぞれ対応するＩ／Ｏを介してラダー抵抗回路３１５に供給するように構成すれば良い。ＤＡＣ１０１，１０２には、ＣＰＵ３０１からＤＡＣデータが供給され、それが、ＤＡＣ１０１，１０２でアナログ信号に変換される。
【００４１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかる半導体集積回路の一例とされるマイクロコンピュータを含むユーザシステムの構成例ブロック図である。
【図２】上記マイクロコンピュータにおけるＤＡ変換の説明図である。
【図３】上記マイクロコンピュータにおけるＤＡ変換の別の説明図である。
【図４】上記ユーザシステムにおけるＡＤＣセルフテストのフローチャートである。
【図５】上記マイクロコンピュータの別の構成例ブロック図である。
【図６】上記マイクロコンピュータの別の構成例ブロック図である。
【図７】上記マイクロコンピュータの別の構成例ブロック図である。
【符号の説明】
【００４３】
１０  ユーザシステム
２０  ユーザ論理
３０  マイクロコンピュータ
４０  テスタ
１００  パフォーマンスボード
１０１，１０２  ＤＡＣ
２０１〜２０４  センサ
３０１  ＣＰＵ
３０２  メモリ
３０４  ＤＡＣデータレジスタ
３０５  ＤＡＣコントロールレジスタ
３０６  ＡＤＣコントロールレジスタ
３０７  ＡＤＣデータレジスタ
３０８  ＤＡＣ
３０９  ＤＡＣコントロール回路
３１１  ＡＤＣコントロール回路
３１２  ＡＤＣ
３１３  ＤＡＣ
３１５  抵抗ラダー回路
３１６  定電流源
【図１】
2009010825.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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