(57)【要約】【課題】入力電圧の範囲を拡大し得るＡ／Ｄ変換回路を提供する。【解決手段】Ａ／Ｄ変換回路２０では、レベルシフト回路２２はパルス遅延回路２１とパルスセレクタ２４との間やパルス遅延回路２１とカウンタ２６との間に介在してパルス遅延回路２１から出力される出力信号Ｐ00〜Ｐ0x，ＣＫの電圧レベルを変換し変換後のこれらの出力信号Ｐ00Ｂ〜Ｐ0xＢをパルスセレクタ２４に、出力信号ＣＫＡをカウンタ２６に、それぞれ出力する。これにより、入力ライン２０ａから入力されたアナログ電圧信号Ａinが、パルスセレクタ２４やカウンタ２６を構成する論理回路の論理判定の閾値電圧Ｖｔよりも低い場合でも、レベルシフト回路２２により論理判定の閾値電圧Ｖｔよりも高い電圧の電圧レベルに変換して出力するので、パルスセレクタ２４によるパルス信号の周回位置の検出や、カウンタ２６によるパルス信号の周回回数のカウントが可能となる。【選択図】図１
2009010577.tif 000002
【特許請求の範囲】
【請求項１】
入力信号ラインから入力されたアナログ電圧信号Ａinを電源電圧Ｖinとし、入力信号を反転させて出力する反転動作時間がこの電源電圧Ｖinにより変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、
前記複数個の反転回路からそれぞれ出力される出力信号Ｐ00〜Ｐ0xに基づいて前記パルス周回回路内での前記パルス信号の周回位置を検出しこの検出結果を第１の二進数デジタルデータＥ00〜Ｅ0yとして出力する周回位置検出部と、
前記複数個の反転回路のうちの所定の反転回路から出力される出力信号ＣＫに基づいて前記パルス周回回路内で周回する前記パルス信号の周回回数をカウントしこのカウント結果を第２の二進数デジタルデータＣ00〜Ｃ0zとして出力するカウント部と、
前記周回位置検出部から出力される前記第１の二進数デジタルデータＥ00〜Ｅ0yを下位側ビット列、前記カウント部から出力される前記第２の二進数デジタルデータＣ00〜Ｃ0zを上位側ビット列として構成するデジタルデータＤＴを、前記アナログ電圧信号Ａinをデジタル信号に変換した結果として出力データラインに出力する演算部と、
を備えたＡ／Ｄ変換回路であって、
「前記周回位置検出部を構成する論理回路の論理判定閾値電圧Ｖｔ以上かつこの論理回路の電源電圧Ｖdd未満に設定された電圧が電源電圧ＳＶddとして供給され、この供給された電源電圧ＳＶddのほぼ１／２を論理判定閾値電圧ＳＶｔとして入力信号の論理値を反転して出力する第１の低電圧反転回路」および「前記周回位置検出部を構成する論理回路の電源電圧Ｖddが供給され、この供給された電源電圧Ｖddのほぼ１／２を論理判定閾値電圧Ｖｔとして入力信号の論理値を反転して出力する第１のレベルシフト反転回路」を有し、前記パルス周回回路と前記周回位置検出部との間に介在して、前記パルス周回回路の前記複数個の反転回路からそれぞれ出力される出力信号Ｐ00〜Ｐ0xの電圧レベルを変換し変換後のこれらの出力信号Ｐ00〜Ｐ0x（Ｐ00Ｂ〜Ｐ0xＢ）を前記周回位置検出部に出力する第１のレベルシフト部と、
「前記周回位置検出部を構成する論理回路の論理判定閾値電圧Ｖｔ以上かつこの論理回路の電源電圧Ｖdd未満に設定された電圧が電源電圧ＳＶddとして供給され、この供給された電源電圧ＳＶddのほぼ１／２を論理判定閾値電圧ＳＶｔとして入力信号の論理値を反転して出力する第２の低電圧反転回路」および「前記周回位置検出部を構成する論理回路の電源電圧Ｖddが供給され、この供給された電源電圧Ｖddのほぼ１／２を論理判定閾値電圧Ｖｔとして入力信号の論理値を反転して出力する第２のレベルシフト反転回路」を有し、前記パルス周回回路と前記カウンタ部との間に介在して前記パルス周回回路の前記所定の反転回路から出力される出力信号ＣＫの電圧レベルを変換し変換後のこの出力信号ＣＫ（ＣＫＡ）を前記カウント部に出力する第２のレベルシフト部と、
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記第１のレベルシフト部および前記第２のレベルシフト部の双方に供給される前記電源電圧ＳＶddは、前記第１の低電圧反転回路、前記第１のレベルシフト反転回路、前記第２の低電圧反転回路および前記第２のレベルシフト反転回路のそれぞれの基準電位が前記周回位置検出部を構成する論理回路の基準電位Ｇndに等しく設定されている場合には、前記電源電圧Ｖddと前記アナログ電圧信号Ａinとの電位間で分圧されて生成されることを特徴とする請求項１記載のＡ／Ｄ変換回路。
【請求項３】
前記第１のレベルシフト部および前記第２のレベルシフト部の双方に供給される前記電源電圧に対する基準電位ＳＶdd’は、前記第１の低電圧反転回路、前記第１のレベルシフト反転回路、前記第２の低電圧反転回路および前記第２のレベルシフト反転回路のそれぞれの電源電位が前記周回位置検出部を構成する論理回路の電源電圧Ｖddに等しく設定されている場合には、前記アナログ電圧信号Ａinと前記周回位置検出部を構成する論理回路の基準電圧Ｇndとの電位間で分圧されて生成されることを特徴とする請求項１記載のＡ／Ｄ変換回路。
【請求項４】
前記第１のレベルシフト反転回路は、前記周回位置検出部を構成する論理回路に含まれることを特徴とする請求項１〜３のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項５】
前記第２のレベルシフト反転回路は、前記カウンタ部を構成する論理回路に含まれることを特徴とする請求項１〜３のいずれか一項に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路に関するものである。
【背景技術】
【０００２】
従来より、入力信号ラインに入力されたアナログ電圧信号を二進数のデジタルデータに変換して出力データラインに出力するＡ／Ｄ変換回路として、例えば、下記特許文献１に開示される「Ａ／Ｄ変換回路」が知られている。このＡ／Ｄ変換回路では、複数の反転回路をリング状に接続してなるパルス周回回路を構成し、アナログ入力される入力電圧をこれらの各反転回路の電源電圧として印加することによって、当該電源電圧に依存して反転回路の反転動作時間が異なることを利用して当該入力電圧をデジタルデータに変換する。
【特許文献１】特開２００２−１１８４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、この種のＡ／Ｄ変換回路では、変換対象となるアナログ入力される入力電圧を電源電圧としてパルス周回回路に入力する構成を採っている。このため、パルス周回回路から出力される信号を処理する論理回路の閾値電圧よりも低い電圧がアナログ入力されると、当該論理回路による信号処理ができないことから、アナログ入力される入力電圧の範囲が狭くなるという問題がある。
【０００４】
例えば、信号処理をする論理回路の５Ｖで駆動される場合には、通常、そのほぼ１／２が閾値電圧に相当することから、アナログ入力される入力電圧の範囲は２．５Ｖ〜５Ｖになる。このため、これよりも広い電圧範囲（例えば１Ｖ〜５Ｖ）を入力信号として入力可能であっても、２．５Ｖ〜５Ｖの範囲内に収まるように、アッテネータ等を介在させて入力する必要が生じる。このため、このような入力電圧範囲の狭さが、Ａ／Ｄ変換の変換精度の低下をも招来しているという問題がある。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、入力電圧の範囲を拡大し得るＡ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、特許請求の範囲に記載の請求項１のＡ／Ｄ変換回路では、入力信号ラインから入力されたアナログ電圧信号Ａinを電源電圧Ｖinとし、入力信号を反転させて出力する反転動作時間がこの電源電圧Ｖinにより変化する反転回路を複数個リング状に連結させるとともに、これら複数個の反転回路のうちの一つが反転動作を外部から制御可能な起動用反転回路として構成され、この起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、前記複数個の反転回路からそれぞれ出力される出力信号Ｐ00〜Ｐ0xに基づいて前記パルス周回回路内での前記パルス信号の周回位置を検出しこの検出結果を第１の二進数デジタルデータＥ00〜Ｅ0yとして出力する周回位置検出部と、前記複数個の反転回路のうちの所定の反転回路から出力される出力信号ＣＫに基づいて前記パルス周回回路内で周回する前記パルス信号の周回回数をカウントしこのカウント結果を第２の二進数デジタルデータＣ00〜Ｃ0zとして出力するカウント部と、前記周回位置検出部から出力される前記第１の二進数デジタルデータＥ00〜Ｅ0yを下位側ビット列、前記カウント部から出力される前記第２の二進数デジタルデータＣ00〜Ｃ0zを上位側ビット列として構成するデジタルデータＤＴを、前記アナログ電圧信号Ａinをデジタル信号に変換した結果として出力データラインに出力する演算部と、を備えたＡ／Ｄ変換回路であって、「前記周回位置検出部を構成する論理回路の論理判定閾値電圧Ｖｔ以上かつこの論理回路の電源電圧Ｖdd未満に設定された電圧が電源電圧ＳＶddとして供給され、この供給された電源電圧ＳＶddのほぼ１／２を論理判定閾値電圧ＳＶｔとして入力信号の論理値を反転して出力する第１の低電圧反転回路」および「前記周回位置検出部を構成する論理回路の電源電圧Ｖddが供給され、この供給された電源電圧Ｖddのほぼ１／２を論理判定閾値電圧Ｖｔとして入力信号の論理値を反転して出力する第１のレベルシフト反転回路」を有し、前記パルス周回回路と前記周回位置検出部との間に介在して、前記パルス周回回路の前記複数個の反転回路からそれぞれ出力される出力信号Ｐ00〜Ｐ0xの電圧レベルを変換し変換後のこれらの出力信号Ｐ00〜Ｐ0x（Ｐ00Ｂ〜Ｐ0xＢ）を前記周回位置検出部に出力する第１のレベルシフト部と、「前記周回位置検出部を構成する論理回路の論理判定閾値電圧Ｖｔ以上かつこの論理回路の電源電圧Ｖdd未満に設定された電圧が電源電圧ＳＶddとして供給され、この供給された電源電圧ＳＶddのほぼ１／２を論理判定閾値電圧ＳＶｔとして入力信号の論理値を反転して出力する第２の低電圧反転回路」および「前記周回位置検出部を構成する論理回路の電源電圧Ｖddが供給され、この供給された電源電圧Ｖddのほぼ１／２を論理判定閾値電圧Ｖｔとして入力信号の論理値を反転して出力する第２のレベルシフト反転回路」を有し、前記パルス周回回路と前記カウンタ部との間に介在して前記パルス周回回路の前記所定の反転回路から出力される出力信号ＣＫの電圧レベルを変換し変換後のこの出力信号ＣＫ（ＣＫＡ）を前記カウント部に出力する第２のレベルシフト部と、を備えることを技術的特徴とする。
【０００７】
特許請求の範囲に記載の請求項２のＡ／Ｄ変換回路では、請求項１記載のＡ／Ｄ変換回路において、前記第１のレベルシフト部および前記第２のレベルシフト部の双方に供給される前記電源電圧ＳＶddは、前記第１の低電圧反転回路、前記第１のレベルシフト反転回路、前記第２の低電圧反転回路および前記第２のレベルシフト反転回路のそれぞれの基準電位が前記周回位置検出部を構成する論理回路の基準電位Ｇndに等しく設定されている場合には、前記電源電圧Ｖddと前記アナログ電圧信号Ａinとの電位間で分圧されて生成されることを技術的特徴とする。
【０００８】
特許請求の範囲に記載の請求項３のＡ／Ｄ変換回路では、請求項１記載のＡ／Ｄ変換回路において、前記第１のレベルシフト部および前記第２のレベルシフト部の双方に供給される前記電源電圧に対する基準電位ＳＶdd’は、前記第１の低電圧反転回路、前記第１のレベルシフト反転回路、前記第２の低電圧反転回路および前記第２のレベルシフト反転回路のそれぞれの電源電位が前記周回位置検出部を構成する論理回路の電源電圧Ｖddに等しく設定されている場合には、前記アナログ電圧信号Ａinと前記周回位置検出部を構成する論理回路の基準電圧Ｇndとの電位間で分圧されて生成されることを技術的特徴とする。
【０００９】
特許請求の範囲に記載の請求項４のＡ／Ｄ変換回路では、請求項１〜３のいずれか一項に記載のＡ／Ｄ変換回路において、前記第１のレベルシフト反転回路は、前記周回位置検出部を構成する論理回路に含まれることを技術的特徴とする。
【００１０】
特許請求の範囲に記載の請求項５のＡ／Ｄ変換回路では、請求項１〜３のいずれか一項に記載のＡ／Ｄ変換回路において、前記第２のレベルシフト反転回路は、前記カウンタ部を構成する論理回路に含まれることを技術的特徴とする。
【発明の効果】
【００１１】
請求項１の発明では、第１のレベルシフト部は、パルス周回回路と周回位置検出部との間に介在して、パルス周回回路の複数個の反転回路からそれぞれ出力される出力信号Ｐ00〜Ｐ0xの電圧レベルを変換し変換後のこれらの出力信号Ｐ00〜Ｐ0x（Ｐ00Ｂ〜Ｐ0xＢ）を周回位置検出部に出力する。これにより、入力信号ラインから入力されたアナログ電圧信号Ａinが、周回位置検出部を構成する論理回路の論理判定閾値電圧Ｖｔよりも低い場合でも、第１のレベルシフト部により論理判定閾値電圧Ｖｔよりも高い電圧の電圧レベルに変換して出力するので、周回位置検出部によるパルス信号の周回位置の検出が可能となる。
【００１２】
即ち、パルス周回回路の反転回路から出力される出力信号Ｐ00〜Ｐ0xは、周回位置検出部に入力される前に、論理判定閾値電圧Ｖｔ以上電源電圧Ｖdd未満に電源電圧ＳＶddが設定される第１のレベルシフト部の第１の低電圧反転回路に入力される。このため、パルス周回回路の電源電圧Ｖinとなるアナログ電圧信号Ａinの電圧が、周回位置検出部の論理判定閾値電圧Ｖｔよりも低くても第１の低電圧反転回路の論理判定閾値電圧ＳＶｔ以上であれば、当該第１の低電圧反転回路により論理値が反転され、かつ電圧レベルが電源電圧ＳＶdd相当まで高められて当該第１の低電圧反転回路から出力される。そして、この第１の低電圧反転回路から出力された反転論理の出力信号Ｐ00〜Ｐ0xが、第１の第１のレベルシフト反転回路に入力されることによって、論理値がさらに反転され、かつ電圧レベルが電源電圧Ｖdd相当まで高められて出力信号Ｐ00Ｂ〜Ｐ0xＢ（電圧レベルが異なる以外は実質的にＰ00〜Ｐ0xに相当する）として出力されるため、これら出力信号Ｐ00Ｂ〜Ｐ0xＢを入力する周回位置検出部では、パルス信号の周回位置を検出することができる。
【００１３】
また、第２のレベルシフト部は、パルス周回回路とカウンタ部との間に介在してパルス周回回路の所定の反転回路から出力される出力信号ＣＫの電圧レベルを変換し変換後のこの出力信号ＣＫ（ＣＫＡ）をカウント部に出力する。これにより、入力信号ラインから入力されたアナログ電圧信号Ａinが、カウンタ部を構成する論理回路の論理判定閾値電圧Ｖｔよりも低い場合であっても、第２のレベルシフト部により論理判定閾値電圧Ｖｔよりも高い電圧の電圧レベルに変換して出力するので、カウント部によるパルス信号の周回回数のカウントが可能となる。
【００１４】
即ち、パルス周回回路の所定の反転回路から出力される出力信号ＣＫは、カウント部に入力される前に、論理判定閾値電圧Ｖｔ以上電源電圧Ｖdd未満に電源電圧ＳＶddが設定される第２のレベルシフト部の第２の低電圧反転回路に入力される。このため、パルス周回回路の電源電圧Ｖinとなるアナログ電圧信号Ａinの電圧が、カウント部の論理判定閾値電圧Ｖｔよりも低くても第２の低電圧反転回路の論理判定閾値電圧ＳＶｔ以上であれば、当該第２の低電圧反転回路により論理値が反転され、かつ電圧レベルが電源電圧ＳＶdd相当まで高められて当該第２の低電圧反転回路から出力される。そして、この第２の低電圧反転回路から出力された反転論理の出力信号ＣＫが、第２のレベルシフト反転回路に入力されることによって、論理値がさらに反転され、かつ電圧レベルが電源電圧Ｖdd相当まで高められて出力信号ＣＫＡ（電圧レベルが異なる以外は実質的にＣＫに相当する）として出力されるため、これら出力信号ＣＫＡを入力するカウント部では、パルス信号の周回回数をカウントすることができる。
【００１５】
したがって、入力信号ラインから入力されたアナログ電圧信号Ａinが、周回位置検出部やカウント部の論理判定閾値電圧Ｖｔよりも電圧が低くても、第１のレベルシフト部や第２のレベルシフト部の論理判定閾値電圧ＳＶｔ以上の電圧であれば、周回位置検出部による周回位置の検出やカウント部による周回回数のカウントが可能になるので、このような第１のレベルシフト部や第２のレベルシフト部を備えない場合に比べて、入力電圧の範囲を拡大することができる。
【００１６】
請求項２の発明では、第１のレベルシフト部および第２のレベルシフト部の双方に供給される電源電圧ＳＶddは、第１の低電圧反転回路、第１のレベルシフト反転回路、第２の低電圧反転回路および第２のレベルシフト反転回路のそれぞれの基準電位が周回位置検出部を構成する論理回路の基準電位Ｇndに等しく設定されている場合には、電源電圧Ｖddとアナログ電圧信号Ａinとの電位間で分圧されて生成される。
【００１７】
これにより、電源電圧ＳＶddは、電源電圧Ｖddとアナログ電圧信号Ａinとの間の電位になるので、電源電圧ＳＶddが電源電圧Ｖdd以上になることやアナログ電圧信号Ａin以下になることがないことから、パルス周回回路から出力されて第１のレベルシフト部や第２のレベルシフト部に入力される出力信号Ｐ00〜Ｐ0x，ＣＫの電圧が、第１のレベルシフト部や第２のレベルシフト部の電源電圧ＳＶddよりも高い電位にならない。したがって、第１の低電圧反転回路、第１のレベルシフト反転回路、第２の低電圧反転回路および第２のレベルシフト反転回路のそれぞれの基準電位が周回位置検出部を構成する論理回路の基準電位Ｇndに等しく設定されている場合において、基準電位Ｇndを基準に電源電圧ＳＶddを上回る電圧レベルの入力信号が第１のレベルシフト部や第２のレベルシフト部に入力されないので、第１のレベルシフト部や第２のレベルシフト部において不要な貫通電流を防止することができる。
【００１８】
請求項３の発明では、第１のレベルシフト部および第２のレベルシフト部の双方に供給される電源電圧に対する基準電位ＳＶdd’は、第１の低電圧反転回路、第１のレベルシフト反転回路、第２の低電圧反転回路および第２のレベルシフト反転回路のそれぞれの電源電位が周回位置検出部を構成する論理回路の電源電圧Ｖddに等しく設定されている場合には、アナログ電圧信号Ａinと周回位置検出部を構成する論理回路の基準電圧Ｇndとの電位間で分圧されて生成される。
【００１９】
これにより、電源電圧に対する基準電位ＳＶdd’は、アナログ電圧信号Ａinと基準電圧Ｇndとの間の電位になるので、基準電位ＳＶdd’がアナログ電圧信号Ａin以上になることや基準電圧Ｇnd以下になることがないことから、パルス周回回路から出力されて第１のレベルシフト部や第２のレベルシフト部に入力される出力信号Ｐ00〜Ｐ0x，ＣＫの電圧が、第１のレベルシフト部や第２のレベルシフト部の基準電位ＳＶdd’よりも低い電位にならない。したがって、第１のレベルシフト部および第２のレベルシフト部の双方に供給される電源電圧に対する基準電位ＳＶdd’は、第１の低電圧反転回路、第１のレベルシフト反転回路、第２の低電圧反転回路および第２のレベルシフト反転回路のそれぞれの電源電位が周回位置検出部を構成する論理回路の電源電圧Ｖddに等しく設定されている場合において、基準電位ＳＶdd’を下回る電圧レベルの入力信号が第１のレベルシフト部や第２のレベルシフト部に入力されないので、第１のレベルシフト部や第２のレベルシフト部において不要な貫通電流を防止することができる。
【００２０】
請求項４の発明では、第１のレベルシフト反転回路は、周回位置検出部を構成する論理回路に含まれることから、第１のレベルシフト部の回路構成を簡素にするとともに部品点数を削減することができる。
【００２１】
請求項５の発明では、第２のレベルシフト反転回路は、カウンタ部を構成する論理回路に含まれることから、第２のレベルシフト部の回路構成を簡素にするとともに部品点数を削減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明のＡ／Ｄ変換回路の実施形態について図を参照して説明する。
[第１実施形態]
第１実施形態に係るＡ／Ｄ変換回路２０の構成を図１および図２に基づいて説明する。
図１に示すように、Ａ／Ｄ変換回路２０は、パルス遅延回路２１、レベルシフト回路２２、分圧回路２３、パルスセレクタ２４、エンコーダ２５、カウンタ２６、ラッチ２７、信号処理回路２８等から構成されており、入力ライン２０ａに入力されたアナログ電圧信号Ａinを二進数のデジタルデータＤＴ（デジタル信号）に変換して出力ライン２０ｅに出力する機能を有する。なお、このＡ／Ｄ変換回路２０は、特許請求の範囲に記載の請求項１、請求項２に係る発明を具現化した一例に相当し得るものである。
【００２３】
パルス遅延回路２１は、入力ライン２０ａからオペアンプＯｐ１を介して入力されたアナログ電圧信号Ａinを電源電圧Ｖinとし、入力信号を反転させて出力する反転動作時間がこの電源電圧Ｖinにより変化する反転回路２１ａ，２１ｂ，２１ｃ，２１ｄ…２１ｘを複数個リング状に連結させるとともに、これら複数個の反転回路２１ａ等のうちの一つ（最前段の反転回路）が反転動作を外部から制御可能なＮＡＮＤ回路（否定論理積回路）２１ａとして構成され、このＮＡＮＤ回路２１ａの動作開始に伴いパルス信号を周回させる機能を有する。なお、パルス遅延回路２１は、特許請求の範囲に記載の「パルス周回回路」に相当し得るものである。
【００２４】
なお、反転回路２１ａ，２１ｂ，２１ｃ，２１ｄ…２１ｘのうちのＮＡＮＤ回路２１ａと、これ以外の反転回路２１ｂ，２１ｃ，２１ｄ…２１ｘと、を区別するため、以下、反転回路２１ｂ，２１ｃ，２１ｄ…２１ｘをＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘと表記することとする。
【００２５】
即ち、パルス遅延回路２１を構成するＮＡＮＤ回路２１ａ、ＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘは、入力されたパルス信号の論理値を反転（Ｈｉ→Ｌｏ、Ｌｏ→Ｈｉ）した後その出力信号を次のＩＮＶ回路に出力し得るように、直列に環状に接続されているほか、ＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ，２１ｃ，２１ｄ…２１ｘの出力（Ｐ00，Ｐ01，Ｐ02，Ｐ03…Ｐ0x；例えば１６ビット(Ｐ00〜Ｐ15)）がレベルシフト回路２２を介してパルスセレクタ２４に並列に入力し得るようにレベルシフト回路２２にパラレル接続されている。
【００２６】
また、これらＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ等を駆動するために供給される電源電圧は、安定した定電圧源からではなく、入力ライン２０ａからボルテージフォロアに接続されたオペアンプＯｐ１を介して供給される。即ち、パルス遅延回路２１を構成する反転回路（ＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ等）には、電源電圧Ｖinとして、デジタルデータＤＴに変換されるべきアナログ電圧信号Ａinが供給される。このため、ＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ等の電源電圧Ｖinの電圧レベルは、アナログ電圧信号Ａinの電圧レベルに等しく変化する。
【００２７】
また、最終段のＩＮＶ回路２１ｘ（所定の反転回路）の出力端子は、先頭のＮＡＮＤ回路２１ａの一方の入力端子に環状入力可能に接続されるとともに、レベルシフト回路２２を介してカウンタ２６にも入力し得るようにレベルシフト回路２２の入力端子に接続されている。これに対して、環状入力のないＮＡＮＤ回路２１ａの他方の入力端子には、起動信号ライン２０ｂが接続されている。これにより、起動信号ライン２０ｂから入力される起動パルス信号ＰＡの論理レベルがＨｉ状態の場合にはＮＡＮＤ回路２１ａの反転動作を可能にし、また起動パルス信号ＰＡの論理レベルがＬｏ状態の場合にはＮＡＮＤ回路２１ａの反転動作を不能にしている。
【００２８】
レベルシフト回路２２は、パルス遅延回路２１とパルスセレクタ２４との間に介在してパルス遅延回路２１のＮＡＮＤ回路２１ａおよび各ＩＮＶ回路２１ｂ等からそれぞれ出力される出力信号Ｐ00〜Ｐ0xの電圧レベルを変換し、変換後のこれらの出力信号Ｐ00Ｂ〜Ｐ0xＢをパルスセレクタ２４に出力する機能（第１のレベルシフト部）と、パルス遅延回路２１とカウンタ２６との間に介在してパルス遅延回路２１のＩＮＶ回路２１ｘから出力される出力信号Ｐ0xの電圧レベルを変換し、変換後のこの出力信号Ｐ0xＢをカウンタ２６に出力する機能（第２のレベルシフト部）と、を有するものである。なお、このレベルシフト回路２２は、特許請求の範囲に記載の「第１のレベルシフト部」および「第２のレベルシフト部」に相当し得るものである。
【００２９】
ここで、図２を参照してレベルシフト回路２２の構成を説明する。図２(A) に示すように、レベルシフト回路２２は、入力される信号Ｐ00〜Ｐ0x，ＣＫごとに、直列接続された２個の反転回路２２ａ，２２ｂを備えており、これらの反転回路２２ａ，２２ｂは、その電源電圧Ｖdd，ＳＶddの違いから、低電圧ＩＮＶ回路２２ａとレベルシフトＩＮＶ回路２２ｂとに区別されている。
【００３０】
即ち、低電圧ＩＮＶ回路２２ａは、パルスセレクタ２４を構成する論理回路の論理判定の閾値電圧Ｖｔ以上かつパルスセレクタ２４の論理回路の電源電圧Ｖdd未満に設定された電圧が電源電圧ＳＶddとして供給されており、この電源電圧ＳＶddのほぼ１／２を論理判定の閾値電圧ＳＶｔとして入力信号の論理値を反転して出力する。この低電圧ＩＮＶ回路２２ａのうち、パルス遅延回路２１から出力される出力信号Ｐ00〜Ｐ0xを反転して出力するものは、特許請求の範囲に記載の「第１の低電圧反転回路」に相当し、パルス遅延回路２１から出力される出力信号ＣＫを反転して出力するものは、「第２の低電圧反転回路」に相当し得る。
【００３１】
これに対し、レベルシフトＩＮＶ回路２２ｂは、パルスセレクタ２４を構成する論理回路の電源電圧Ｖddが供給され、この電源電圧Ｖddのほぼ１／２を論理判定の閾値電圧Ｖｔとして入力信号の論理値を反転して出力する。このレベルシフトＩＮＶ回路２２ｂのうち、反転された出力信号Ｐ00〜Ｐ0xをさらに反転して出力するものは、特許請求の範囲に記載の「第１のレベルシフト反転回路」に相当し、反転された出力信号ＣＫをさらに反転して出力するものは、「第２のレベルシフト反転回路」に相当し得る。
【００３２】
例えば、パルス遅延回路２１から出力される信号が、１６ビット分のパラレル信号Ｐ00〜Ｐ15および１ビット分の出力信号ＣＫである場合には、出力信号Ｐ00〜Ｐ15に対して、直列接続された低電圧ＩＮＶ回路２２ａとレベルシフトＩＮＶ回路２２ｂが１６組、設けられ、また出力信号ＣＫに対して直列接続された低電圧ＩＮＶ回路２２ａとレベルシフトＩＮＶ回路２２ｂが１組、設けられる。
【００３３】
なお、低電圧ＩＮＶ回路２２ａやレベルシフトＩＮＶ回路２２ｂは、例えば、図２(B) に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをコンプリメンタリに接続して構成される。即ち、ＰＭＯＳトランジスタのソースを電源電圧ＳＶdd（またはＶdd）に接続し、ＮＭＯＳトランジスタのソースにアースＧndを接続するとともに、両ＭＯＳトランジスタのゲート同士を接続して入力側inとし、両ＭＯＳトランジスタのドレイン同士を接続して出力側outとする。
【００３４】
ここで、レベルシフト回路２２に供給される電源電圧ＳＶddを生成する分圧回路２３について図１および図３を参照して説明する。
図１に示すように、分圧回路２３は、直列接続された抵抗２３ａ，２３ｂにより構成されており、電源電圧Ｖddとアナログ電圧信号Ａinとの電位差を分圧して電源電圧ＳＶddを生成する機能を有する。即ち、直列に接続された抵抗２３ａ，２３ｂを、電源電圧Ｖddが供給される電源電圧ライン２０ｄとオペアンプＯｐ１の出力側（アナログ電圧信号Ａinの電位）との間に接続することによって、電源電圧Ｖddとアナログ電圧信号Ａinとの電位差の分圧Ｖａを電源電圧ＳＶddとして抵抗２３ａ，２３ｂの接続点に出力する。
【００３５】
つまり、レベルシフト回路２２に供給される電源電圧ＳＶddは、低電圧ＩＮＶ回路２２ａおよびレベルシフトＩＮＶ回路２２ｂのそれぞれの基準電位がパルスセレクタ２４を構成する論理回路のアースＧndに等しく設定されている場合には、電源電圧Ｖddとアナログ電圧信号Ａinとの電位間で分圧されて生成される。
【００３６】
これにより、電源電圧ＳＶddは、電源電圧Ｖddとアナログ電圧信号Ａinとの間の電位になるので、電源電圧ＳＶddが電源電圧Ｖdd以上になることやアナログ電圧信号Ａin以下になることがないことから、パルス遅延回路２１から出力されてレベルシフト回路２２に入力される出力信号Ｐ00〜Ｐ0x，ＣＫの電圧が、レベルシフト回路２２の電源電圧ＳＶddよりも高い電位にならない。したがって、低電圧ＩＮＶ回路２２ａやレベルシフトＩＮＶ回路２２ｂのそれぞれの基準電位がパルスセレクタ２４を構成する論理回路のアースＧndに等しく設定されている場合において、アースＧndを基準に電源電圧ＳＶddを上回る電圧レベルの入力信号が低電圧ＩＮＶ回路２２ａやレベルシフトＩＮＶ回路２２ｂに入力されないので、低電圧ＩＮＶ回路２２ａやレベルシフトＩＮＶ回路２２ｂにおいて不要な貫通電流を防止することができる。
【００３７】
なお、本実施形態では、負荷インピーダンスとしてのレベルシフト回路２２の影響を抑制するために、分圧回路２３は、ボルテージフォロアに接続されたオペアンプＯｐ２を介して、レベルシフト回路２２に電源電圧ＳＶddを出力している。
【００３８】
ここで、図１に示す、分圧回路２３、パルス遅延回路２１およびレベルシフト回路２２の関係を簡易的に示すと、図３(A) に示すように構成されることがわかる。例えば、分圧回路２３を構成する抵抗２３ａ，２３ｂの各値Ｒ１，Ｒ２は、パルスセレクタ２４を構成する論理回路の閾値電圧Ｖｔを最低電圧として分圧Ｖａを出力し得るように設定される。これにより、パルス遅延回路２１の各出力に接続されるレベルシフト回路２２の低電圧ＩＮＶ回路２２ａには、少なくともパルスセレクタ２４の閾値電圧Ｖｔ以上の電圧が電源電圧ＳＶddとして供給される。そして、パルス遅延回路２１には、電源電圧ＳＶddよりも低い電圧がその電源電圧Ｖinとして供給される。
【００３９】
このため、例えば、図３(B) に示すように、レベルシフト回路２２のレベルシフトＩＮＶ回路２２ｂに供給される電源電圧Ｖddがパルスセレクタ２４に供給される電源電圧Ｖddと同じ５Ｖである場合には、レベルシフトＩＮＶ回路２２ｂを構成する論理回路の閾値電圧Ｖｔ（通常、電源電圧Ｖddの１／２に相当する）である２．５Ｖがレベルシフト回路２２の電源電圧ＳＶddとして供給される。そして、低電圧ＩＮＶ回路２２ａを構成する論理回路の閾値電圧ＳＶｔ（通常、電源電圧ＳＶddの１／２に相当する）である１．２５Ｖがパルス遅延回路２１の電源電圧Ｖin、つまりアナログ電圧信号Ａinの最低電圧となる。
【００４０】
これにより、パルス遅延回路２１の電源電圧Ｖinとなるアナログ電圧信号Ａinの最低電圧（電圧振幅の最小値）が、パルスセレクタ２４の閾値電圧Ｖｔよりも低い場合であっても、このアナログ電圧信号Ａinの最低電圧が低電圧ＩＮＶ回路２２ａの閾値電圧ＳＶｔ以上であれば、パルスセレクタ２４に入力された出力信号Ｐ01は、図３(B) に示すように、低電圧ＩＮＶ回路２２ａにより論理値が反転され、かつ電圧レベルが電源電圧ＳＶdd相当まで電圧レベルが持ち上げられて（高められて）低電圧ＩＮＶ回路２２ａから出力される。そして、この低電圧ＩＮＶ回路２２ａから出力された反転論理の出力信号¬Ｐ01が、レベルシフトＩＮＶ回路２２ｂに入力されることによって、論理値がさらに反転され、かつ電圧レベルが電源電圧Ｖdd相当まで電圧レベルが持ち上げられて（高められて）出力信号Ｐ01Ｂとして出力される。なお、出力信号Ｐ01Ｂは、電圧レベルが異なる以外は、論理的にはＰ01と同様になる（図５参照）。
【００４１】
同様に、パルス遅延回路２１の電源電圧Ｖinとなるアナログ電圧信号Ａinの最低電圧（電圧振幅の最小値）が、カウンタ２６の閾値電圧Ｖｔよりも低い場合であっても、アナログ電圧信号Ａinの最低電圧が低電圧ＩＮＶ回路２２ａの閾値電圧ＳＶｔ以上であれば、カウンタ２６に入力された出力信号ＣＫは、低電圧ＩＮＶ回路２２ａにより論理値が反転され、かつ電圧レベルが電源電圧ＳＶdd相当まで電圧レベルが持ち上げられて（高められて）低電圧ＩＮＶ回路２２ａから出力される。そして、この低電圧ＩＮＶ回路２２ａから出力された反転論理の出力信号ＣＫが、レベルシフトＩＮＶ回路２２ｂに入力されることによって、論理値がさらに反転され、かつ電圧レベルが電源電圧Ｖdd相当まで電圧レベルが持ち上げられて（高められて）出力信号ＣＫＡとして出力される。なお、出力信号ＣＫＡは、電圧レベルが異なる以外は、論理的にはＣＫと同様になる（図６参照）。
【００４２】
このため、パルス遅延回路２１の電源電圧Ｖinとして、アナログ電圧信号Ａinの最低電圧１．２５Ｖが入力された場合においては、パルス遅延回路２１からは、０Ｖ（Ｌｏレベル）〜１．２５Ｖ（Ｈｉレベル）の間で変化する出力信号Ｐ00〜Ｐ15，ＣＫが出力されることになるが、これらが入力されるレベルシフト回路２２の低電圧ＩＮＶ回路２２ａは、電源電圧ＳＶddが２．５Ｖに設定されていることから、１．２５Ｖの電圧レベルで入力される信号Ｐ00〜Ｐ15，ＣＫをＨｉレベルの論理信号として処理でき、０Ｖ（Ｌｏレベル）〜２．５Ｖ（Ｈｉレベル）の間で変化する出力信号Ｐ00〜Ｐ15，ＣＫを出力する。そして、これらが入力されるレベルシフト回路２２のレベルシフトＩＮＶ回路２２ｂは、電源電圧Ｖddが５Ｖに設定されていることから、２．５Ｖの電圧レベルで入力される信号Ｐ00〜Ｐ15，ＣＫをＨｉレベルの論理信号として処理でき、０Ｖ（Ｌｏレベル）〜５Ｖ（Ｈｉレベル）の間で変化する出力信号Ｐ00Ｂ〜Ｐ15Ｂ，ＣＫＡを出力する。
【００４３】
このように電圧レベルを持ち上げられた出力信号Ｐ00Ｂ〜Ｐ15Ｂ（Ｐ00Ｂ〜Ｐ0xＢ）は、図１に示すように、パルスセレクタ２４に入力される。パルスセレクタ２４は、レベルシフト回路２２から出力される出力信号Ｐ00Ｂ〜Ｐ15Ｂを、クロック信号ライン２０ｃから入力されるクロック信号ＰＢの立ち上がりエッジに同期して取り込むことによって、パルス遅延回路２１内で周回するパルス信号の位置を検出して出力信号Ｂ00〜Ｂ15を出力し得る機能を有するもので、例えば、入力信号数分のＤ型フリップフロップ等により構成される。例えば、パルス信号が存在する位置を「１」、パルス信号が存在しない位置を「０」とする出力信号Ｂ00〜Ｂ15（例えば「１０００００００００００００００」、「０１００００００００００００００」…「０００００００００００００００１」）を出力する。なお、パルスセレクタ２４は、特許請求の範囲に記載の「周回位置検出部」の一部に相当し得るものである。
【００４４】
図４に示すように、パルスセレクタ２４は、例えば、入力信号数分のＤ型フリップフロップ等により構成されることから、前述したレベルシフトＩＮＶ回路２２ｂをレベルシフト回路２２に設けることなく、パルスセレクタ２４を構成するＤ型フリップフロップ２４ａ内のＩＮＶ回路を低電圧ＩＮＶ回路２２ａとして機能させる構成を採ることもできる。即ち、パルスセレクタ２４には、電源電圧としてＶddが供給されることから、パルスセレクタ２４を構成する論理回路には電源電圧Ｖddが供給されるため、Ｄ型フリップフロップ２４ａ内のＩＮＶ回路の電源電圧もＶddとなる。このため、このＩＮＶ回路を実質的にレベルシフトＩＮＶ回路２２ｂとして機能させることで、レベルシフト回路２２に設けるべきレベルシフトＩＮＶ回路２２ｂを省略することができるので、レベルシフト回路２２’の回路構成を簡素にするとともに部品点数を削減することができる。
【００４５】
エンコーダ２５は、パルスセレクタ２４から出力される出力信号Ｂ00〜Ｂ15（Ｂ00〜Ｂ0x）に基づいてパルス信号の位置を１６ビット表現から４ビット表現の出力信号Ｅ00〜Ｅ03（Ｅ00〜Ｅ0y）にコード変換する機能を有するもので、特許請求の範囲に記載の「周回位置検出部」の残部に相当し得るものである。また、出力信号Ｅ00〜Ｅ03（Ｅ00〜Ｅ0y）は、特許請求の範囲に記載の「第１の二進数デジタルデータ」に相当し得るものである。なお、この出力信号Ｅ00〜Ｅ03（Ｅ00〜Ｅ0y）は、後述するデジタルデータＤＴの下位４ビット（ｎビット）を構成する。
【００４６】
即ち、レベルシフト回路２２から出力される出力信号Ｐ00Ｂ〜Ｐ15Ｂが１６ビット表現で「１０００００００００００００００」（１６進数表示で８０００ｈ）である場合には、４ビット表現で「００００」（１６進数表示で０ｈ）の出力信号Ｅ00〜Ｅ03に変換して出力する。同様に、出力信号Ｐ00Ｂ〜Ｐ15Ｂが「０１０００００００００００００」（１６進数表示で４０００ｈ）である場合には、「０００１」（１６進数表示で１ｈ）の出力信号Ｅ00〜Ｅ03を出力する。以下１６進数表示で表現すると、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：２０００ｈの場合には出力信号Ｅ00〜Ｅ03：２ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：１０００ｈの場合には出力信号Ｅ00〜Ｅ03：３ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０８００ｈの場合には出力信号Ｅ00〜Ｅ03：４ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０４００ｈの場合には出力信号Ｅ00〜Ｅ03：５ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０２００ｈの場合には出力信号Ｅ00〜Ｅ03：６ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０１００ｈの場合には出力信号Ｅ00〜Ｅ03：７ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：００８０ｈの場合には出力信号Ｅ00〜Ｅ03：８ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：００４０ｈの場合には出力信号Ｅ00〜Ｅ03：９ｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：００２０ｈの場合には出力信号Ｅ00〜Ｅ03：Ａｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：００１０ｈの場合には出力信号Ｅ00〜Ｅ03：Ｂｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０００８ｈの場合には出力信号Ｅ00〜Ｅ03：Ｃｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０００４ｈの場合には出力信号Ｅ00〜Ｅ03：Ｄｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０００２ｈの場合には出力信号Ｅ00〜Ｅ03：Ｅｈを出力し、出力信号Ｐ00Ｂ〜Ｐ15Ｂ：０００１ｈの場合には出力信号Ｅ00〜Ｅ03：Ｆｈを出力するように、構成される。
【００４７】
カウンタ２６は、レベルシフト回路２２から出力される出力信号ＣＫＡの数、つまりパルス遅延回路２１内で周回するパルス信号の周回回数をカウントしてカウント結果を出力信号Ｃ00〜Ｃ0zを出力する機能を有するもので、特許請求の範囲に記載の「カウント部」に相当し得るものである。出力信号Ｃ00〜Ｃ0zは、特許請求の範囲に記載の「第２の二進数デジタルデータ」に相当し得るものである。なお、この出力信号Ｃ00〜Ｃ0zは、後述するデジタルデータＤＴの上位ｎビットを構成する。
【００４８】
このカウンタ２６も、その入力側にＩＮＶ回路を含んで構成している場合には、当該ＩＮＶ回路を低電圧ＩＮＶ回路２２ａとして機能させる構成を採ることで、前述したレベルシフトＩＮＶ回路２２ｂをレベルシフト回路２２に設ける必要がなくなる。即ち、カウンタ２６には、電源電圧としてＶddが供給されることから、カウンタ２６を構成する論理回路には電源電圧Ｖddが供給されるため、カウンタ２６内のＩＮＶ回路の電源電圧もＶddとなる。このため、このＩＮＶ回路を実質的にレベルシフトＩＮＶ回路２２ｂとして機能させることで、前述したレベルシフト回路２２’と同様に、レベルシフト回路２２に設けるべきレベルシフトＩＮＶ回路２２ｂを省略することができる。
【００４９】
ラッチ２７は、クロック信号ライン２０ｃから入力されるクロック信号ＰＢの立ち上がりエッジに同期してカウンタ２６から出力される出力信号Ｃ00〜Ｃ0zを取り込むことによって、パルスセレクタ２４によりパルス信号を検出したタイミングにおけるパルス信号の周回回数のカウント結果をラッチ（保持）して出力する機能を有するものである。これにより、ラッチ２７からは、パルス信号を検出したタイミングにおける周回回数が出力信号Ｃ00〜Ｃ0zとして出力される。
【００５０】
信号処理回路２８は、エンコーダ２５から出力される出力信号Ｅ00〜Ｅ0yを下位データ（下位側ビット列）、ラッチ２７から出力される出力信号Ｃ00〜Ｃ0zを上位データ（上位側ビット列）として、構成されるデジタルデータＤＴを生成し、デジタルデータＤＴを出力ライン２０ｅに出力する機能を有するもので、特許請求の範囲に記載の「演算部」に相当し得るものである。これにより、例えば、出力信号Ｅ00〜Ｅ0yがｎビット構成、出力信号Ｃ00〜Ｃ0zがｍビット構成であれば、出力ライン２０ｅからは（ｍ＋ｎ）ビット構成のデジタルデータＤＴが出力される。
【００５１】
このようにＡ／Ｄ変換回路２０を構成することにより、入力ライン２０ａに入力されたアナログ電圧信号Ａinは、二進数のデジタルデータＤＴに変換されて出力ライン２０ｅから出力される。
【００５２】
以上説明したように第１実施形態に係るＡ／Ｄ変換回路２０によると、レベルシフト回路２２は、パルス遅延回路２１とパルスセレクタ２４との間に介在して、パルス遅延回路２１のＮＡＮＤ回路２１ａやＩＮＶ回路２１ｂ〜２１ｘからそれぞれ出力される出力信号Ｐ00〜Ｐ0xの電圧レベル（例えば０Ｖ（Ｌｏレベル）〜１．２５Ｖ（Ｈｉレベル））を変換し変換後（例えば０Ｖ（Ｌｏレベル）〜５Ｖ（Ｈｉレベル））のこれらの出力信号Ｐ00Ｂ〜Ｐ0xＢをパルスセレクタ２４に出力する。これにより、入力ライン２０ａから入力されたアナログ電圧信号Ａinが、パルスセレクタ２４を構成する論理回路の論理判定の閾値電圧Ｖｔ（例えば２．５Ｖ）よりも低い場合でも（例えば１．２５Ｖ）、レベルシフト回路２２により論理判定の閾値電圧Ｖｔよりも高い電圧の電圧レベルに変換して出力するので（例えば５Ｖ）、パルスセレクタ２４によるパルス信号の周回位置の検出が可能となる。
【００５３】
また、レベルシフト回路２２は、パルス遅延回路２１とカウンタ２６との間に介在してパルス遅延回路２１のＩＮＶ回路２１ｘから出力される出力信号ＣＫの電圧レベル（例えば０Ｖ（Ｌｏレベル）〜１．２５Ｖ（Ｈｉレベル））を変換し変換後（例えば０Ｖ（Ｌｏレベル）〜５Ｖ（Ｈｉレベル））のこの出力信号ＣＫＡをカウンタ２６に出力する。これにより、入力ライン２０ａから入力されたアナログ電圧信号Ａinが、カウンタ２６を構成する論理回路の論理判定の閾値電圧Ｖｔ（例えば２．５Ｖ）よりも低い場合であっても（例えば１．２５Ｖ）、レベルシフト回路２２により論理判定の閾値電圧Ｖｔよりも高い電圧の電圧レベルに変換して出力するので（例えば５Ｖ）、カウンタ２６によるパルス信号の周回回数のカウントが可能となる。
【００５４】
したがって、入力ライン２０ａから入力されたアナログ電圧信号Ａinが、パルスセレクタ２４やカウンタ２６の論理判定の閾値電圧Ｖｔよりも電圧が低くても、レベルシフト回路２２の論理判定の閾値電圧ＳＶｔ以上の電圧であれば、パルスセレクタ２４による周回位置の検出やカウンタ２６による周回回数のカウントが可能になるので、このようなレベルシフト回路２２を備えない場合に比べて、アナログ電圧信号Ａinの電圧範囲（例えば１．２５Ｖ〜５Ｖ）を拡大することができる。
【００５５】
[第２実施形態]
次に、第２実施形態に係るＡ／Ｄ変換回路５０の構成を図７および図８に基づいて説明する。第２実施形態に係るＡ／Ｄ変換回路５０では、レベルシフト回路２２に供給される電源電圧Ｖddに対する基準電位ＳＶdd’が、アナログ電圧信号ＡinとアースＧndとの電位間で分圧されて生成される点が第１実施形態に係るＡ／Ｄ変換回路２０と異なる。なお、このＡ／Ｄ変換回路５０は、特許請求の範囲に記載の請求項１、請求項３に係る発明を具現化した一例に相当し得るものである。
【００５６】
即ち、図８(A) に示すように、レベルシフト回路２２を構成する低電圧ＩＮＶ回路２２ａおよびレベルシフトＩＮＶ回路２２ｂのそれぞれの電源電位がパルスセレクタ２４を構成する論理回路の電源電圧Ｖddに等しく設定されている場合には、レベルシフト回路２２に供給される電源電圧Ｖddに対する基準電位ＳＶdd’が、アナログ電圧信号Ａin（Ｖin’）とアースＧndとの電位間で分圧されて生成される。
【００５７】
これにより、例えば、図８(B) に示すような電圧関係で、電圧レベルの変換が行われることから、上述した第１実施形態のＡ／Ｄ変換回路２０と同様に、入力ライン２０ａから入力されたアナログ電圧信号Ａinが、パルスセレクタ２４やカウンタ２６の論理判定の閾値電圧Ｖｔよりも電圧が低くても、レベルシフト回路２２の論理判定の閾値電圧ＳＶｔ以上の電圧であれば、パルスセレクタ２４による周回位置の検出やカウンタ２６による周回回数のカウントが可能になるので、このようなレベルシフト回路２２を備えない場合に比べて、アナログ電圧信号Ａinの電圧範囲（例えば０Ｖ〜３．７５Ｖ）を拡大することができる。
【００５８】
また、電源電圧ＳＶdd’は、アナログ電圧信号ＡinとアースＧndとの間の電位になるので、電源電圧ＳＶdd’がアナログ電圧信号Ａin以上になることやアースＧnd以下になることがないことから、パルス遅延回路２１から出力されて低電圧ＩＮＶ回路２２ａやレベルシフトＩＮＶ回路２２ｂに入力される出力信号Ｐ00〜Ｐ0x，ＣＫの電圧が、低電圧ＩＮＶ回路２２ａやレベルシフトＩＮＶ回路２２ｂの電源電圧ＳＶdd’よりも低い電位にならない。したがって、レベルシフト回路２２に供給される電源電圧ＳＶdd’は、低電圧ＩＮＶ回路２２ａおよびレベルシフトＩＮＶ回路２２ｂのそれぞれの電源電位がパルスセレクタ２４を構成する論理回路の電源電圧Ｖddに等しく設定されている場合においては、電源電圧Ｖddを基準に電源電圧ＳＶdd’を下回る電圧レベルの入力信号がレベルシフト回路２２に入力されないので、レベルシフト回路２２において不要な貫通電流を防止することができる。
【００５９】
なお、上述した第１実施形態や第２実施形態では、パルス遅延回路２１とパルスセレクタ２４との間に介在するレベルシフト回路２２（第１のレベルシフト部に相当するもの）と、パルス遅延回路２１とカウンタ２６との間に介在するレベルシフト回路２２（第２のレベルシフト部に相当するもの）とを、同一のレベルシフト回路２２で構成したが、それぞれを別個のレベルシフト回路により構成しても良い。
【００６０】
また、上述した第１実施形態や第２実施形態では、レベルシフト回路２２を、低電圧ＩＮＶ回路２２ａおよびレベルシフトＩＮＶ回路２２ｂにより構成したが、例えば図９に示す論理回路を用いても良い。ＩＮＶ回路６２，６３には電源電圧Ｖin（アナログ電圧信号Ａin）が供給され、電源電圧ＶddとアースＧndとの間には、ＰＭＯＳトランジスタ６４とＮＭＯＳトランジスタ６５が接続される。また、電源電圧ＶddとアースＧndとの間には、ＰＭＯＳトランジスタ６６とＮＭＯＳトランジスタ６７が接続される。
【００６１】
[第３実施形態]
続いて、第３実施形態に係るＡ／Ｄ変換システム７０の構成を図１０に基づいて説明する。第３実施形態に係るＡ／Ｄ変換システムは、上述した第１実施形態のＡ／Ｄ変換回路２０と第２実施形態のＡ／Ｄ変換回路５０とを組み合わせて構成される。
【００６２】
即ち、図１０(A) に示すように、Ａ／Ｄ変換システム７０は、Ａ／Ｄ変換回路２０，５０、コンパレータＣｐ１および切替えスイッチＳＷ１からなり、入力されたアナログ電圧信号Ａinの電圧レベルによって、Ａ／Ｄ変換回路２０，５０の双方に入力されたアナログ電圧信号Ａinの変換結果としてのデジタルデータＤＴ，ＤＴ’を切替えスイッチＳＷ１により選択し得るように構成されている。切替えスイッチＳＷ１の切り替えは、アナログ電圧信号Ａinが入力されるコンパレータＣｐ１によって行われ、このコンパレータＣｐ１には基準電圧Ｖref として、例えば、電源電圧Ｖdd（例えば５Ｖ）の中間電位Ｖdd／２（例えば２．５Ｖ）が設定される。
【００６３】
なお、Ａ／Ｄ変換回路２０は、前述したようにアナログ電圧信号Ａinとして１．２５Ｖ〜５Ｖが入力可能であり、Ａ／Ｄ変換回路５０は、前述したようにアナログ電圧信号Ａinとして０Ｖ〜３．７５Ｖが入力可能であるとする。
【００６４】
例えば、図１０(B) に示すように、アナログ電圧信号ＡinがＶdd／２以上である場合には、Ａ／Ｄ変換回路２０から出力されるデジタルデータＤＴを当該Ａ／Ｄ変換システム７０のデジタルデータＤＴＷとして出力し得るように、切替えスイッチＳＷ１をＡ／Ｄ変換回路２０側に切り替え、アナログ電圧信号ＡinがＶdd／２未満である場合には、Ａ／Ｄ変換回路５０から出力されるデジタルデータＤＴ’を当該Ａ／Ｄ変換システム７０のデジタルデータＤＴＷとして出力し得るように、切替えスイッチＳＷ１をＡ／Ｄ変換回路５０側に切り替える。
【００６５】
これにより、当該Ａ／Ｄ変換システム７０は、０Ｖ〜５Ｖの範囲においてアナログ電圧信号Ａinの入力が可能になる。したがって、より広範囲においてアナログ電圧信号ＡinをデジタルデータＤＴＷに変換することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係るＡ／Ｄ変換回路の構成概要を示すブロック図である。
【図２】図２(A) は、第１実施形態に係るＡ／Ｄ変換回路のレベルシフト回路の構成を示す回路図で、図２(B) は、ＩＮＶ回路の構成例を示す回路図である。
【図３】図３(A) は、レベルシフト回路の理解を助ける説明図で、図３(B) は、レベルシフトの概念を示す説明図である。
【図４】レベルシフト回路の後段ＩＮＶ回路をパルスセレクタ回路の一部を使用した場合の構成を示す説明図である。
【図５】パルスセレクタ回路に出力する出力信号をレベルシフト回路によりレベルシフトした例を示す説明図である。
【図６】カウンタ回路に出力する出力信号をレベルシフト回路によりレベルシフトした例を示す説明図である。
【図７】本発明の第２実施形態に係るＡ／Ｄ変換回路の構成概要を示すブロック図である。
【図８】図８(A) は、第２実施形態に係るＡ／Ｄ変換回路のレベルシフト回路の構成を示す回路図で、図８(B) は、ＩＮＶ回路の構成例を示す回路図である。
【図９】レベルシフト回路の他の構成を示す回路図である。
【図１０】図１０(A) は、本発明の第３実施形態に係るＡ／Ｄ変換回路の構成概要を示すブロック図で、図１０(B) は、第３実施形態に係るＡ／Ｄ変換回路による入力電圧範囲を示す説明図である。
【符号の説明】
【００６７】
２０、５０…Ａ／Ｄ変換回路
２１…パルス遅延回路（パルス周回回路）
２１ａ…ＮＡＮＤ回路（反転回路）
２１ｂ、２１ｃ、２１ｄ、２１ｘ…ＩＮＶ回路（所定の反転回路）
２２…レベルシフト回路（第１のレベルシフト部、第２のレベルシフト部）
２２ａ…低電圧ＩＮＶ回路（第１の低電圧反転回路、第２の低電圧反転回路）
２２ｂ…レベルシフトＩＮＶ回路（第１のレベルシフト反転回路、第２のレベルシフト反転回路）
２３、５３…分圧回路
２４…パルスセレクタ（周回位置検出部）
２５…エンコーダ（周回位置検出部）
２６…カウンタ（カウント部）
２７…ラッチ
２８…信号処理回路（演算部）
７０…Ａ／Ｄ変換システム
Ａin…アナログ電圧信号
ＤＴ、ＤＴ’、ＤＴＷ…デジタルデータ
Ｇnd…アース（基準電位）
ＳＶdd、Ｖdd、Ｖin…電源電圧
ＳＶｔ、Ｖｔ…閾値電圧（論理判定閾値電圧）
【図１】
2009010577.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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