(57)【要約】【課題】本発明は、複数の回路ブロックから１つの回路ブロックへと配線される半導体装置において、回路ブロックのレイアウト縮小が可能な半導体装置を提供することを目的とする。【解決手段】本発明は、複数の第１回路ブロック（ＣＡＮブロック２）と、各々の第１回路ブロックから出力された信号が入力される後段の第２回路ブロック（Ｇａｔｅｗａｙブロック１）と、各々の第１回路ブロックの出力端子をまとめて、第２回路ブロックの入力端子に接続する配線とを備える半導体装置である。そして、本発明の第２回路ブロックは、各々の第１回路ブロックから出力する信号のタイミングを制御する選択信号を生成する選択信号生成回路（ＣＡＮブロック選択信号生成回路５）を有する。【選択図】図２
2009076548.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１回路ブロックと、
各々の前記第１回路ブロックから出力された信号が入力される後段の第２回路ブロックと、
各々の前記第１回路ブロックの出力端子をまとめて、前記第２回路ブロックの入力端子に接続する配線とを備える半導体装置であって、
前記第２回路ブロックは、各々の前記第１回路ブロックから出力する信号のタイミングを制御する選択信号を生成する選択信号生成回路を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記配線は、各々の前記第１回路ブロックの近傍でまとめられ前記第２回路ブロックの前記入力端子に至ることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記選択信号生成回路は、各々の前記第１回路ブロックへ順次出力する前記選択信号の間隔を、前記選択信号間の遅延差以上にする遅延手段を備えることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記遅延手段は、前記選択信号を所定の期間遅延させる遅延素子と、前記選択信号と前記遅延素子からの出力との論理和を前記第１回路ブロックへ供給するＡＮＤ回路とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る発明であって、特に、複数の回路ブロックにより構成されている半導体装置に関するものである。
【背景技術】
【０００２】
近年、車両の電子制御の進化に伴い、ブレーキやエンジン、変速機等のさまざまな部分を統合的に制御したいという要求が強まってきている。この要求を満足するために車両に搭載されるようになってきたのが車載ネットワークである。この車載ネットワーク規格で現在標準となっているものがＣＡＮ（controller area network）である。そして、このＣＡＮに基づく処理を行う回路ブロック（以下、ＣＡＮブロックともいう）を備えた車載用の半導体装置が開発されている。なお、ＣＡＮを含む車載ネットワークについては、特許文献１，２に詳しく説明されている。
【０００３】
さらに、現在開発されている車載用の半導体装置では、例えば６つのＣＡＮブロック（６チャネル）と、各々のＣＡＮブロックから出力された信号を集めて処理する１つの回路ブロック（以下、Ｇａｔｅｗａｙブロックともいう）とを備えている。なお、各々のＣＡＮブロックとＧａｔｅｗａｙブロックとはそれぞれ独立接続されており、Ｇａｔｅｗａｙブロックには、各々のＣＡＮブロックと接続するための６つの入力端子部が存在する。よって、１つのＣＡＮブロックから配線される信号線の数が約１００本ある場合、Ｇａｔｅｗａｙブロックに接続される信号線の数は約６００本になる。
【０００４】
【特許文献１】特開２００３−２４４１８７号公報
【特許文献２】特開２００３−２６４５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
１つのＧａｔｅｗａｙブロックに複数のＣＡＮブロックを接続させる構成を半導体装置において実現するためには、各々のＣＡＮブロックからの配線をＧａｔｅｗａｙブロックにそれぞれ独立して接続する必要があり、Ｇａｔｅｗａｙブロックの端子数及び配線数が膨大になる。また、マイコン等の半導体装置を小型化するためには、個々の回路ブロックのレイアウト縮小が必要となるが、複数の回路ブロックから１つの回路ブロックへと配線を接続する場合、前段の回路ブロックが多ければ多いほど、後段の回路ブロックに接続される配線が多くなりレイアウト縮小が困難となる。
【０００６】
つまり、半導体装置のレイアウト設計時に、複数の前段の回路ブロックに接続する後段の回路ブロックの入力端子部がボトルネックとなって、回路ブロックのレイアウト縮小が困難となる問題があった。
【０００７】
そこで、本発明は、複数の回路ブロックから１つの回路ブロックへと配線される半導体装置において、回路ブロックのレイアウト縮小が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１実施形態は、複数の第１回路ブロックと、各々の第１回路ブロックから出力された信号が入力される後段の第２回路ブロックと、各々の第１回路ブロックの出力端子をまとめて、第２回路ブロックの入力端子に接続する配線とを備える半導体装置である。そして、本発明の１実施形態の第２回路ブロックは、各々の第１回路ブロックから出力する信号のタイミングを制御する選択信号を生成する選択信号生成回路を有する。
【発明の効果】
【０００９】
本発明の１実施形態は、記第２回路ブロックが、各々の第１回路ブロックから出力する信号のタイミングを制御する選択信号を生成する選択信号生成回路を有するので、複数の回路ブロックから１つの回路ブロックへと配線される構成であっても、回路ブロックのレイアウト縮小が可能である。
【発明を実施するための最良の形態】
【００１０】
（実施の形態１）
本発明に係る半導体装置は、主にマイコンやＳＯＣ製品に関するものであり、複数の前段の回路ブロックから後段の回路ブロックへと信号が出力される構成を有している。なお、本実施の形態では、特に複数のＣＡＮブロックとＧａｔｅｗａｙブロックとを備え、車載ネットワークを構成する半導体装置について以下に説明する。また、本実施の形態では、後段の回路ブロックが複数の前段のブロックから入力される信号を同時に処理せず、前段のブロックのうちどれか１つの回路ブロックを選択して信号を処理する場合について説明する。しかし、本発明に係る半導体装置はこれに限られず、車載ネットワークを構成する半導体装置以外であっても良い。また、本発明は、例えば後段の回路ブロック内にバッファ等を設けて、複数の前段のブロックから入力される信号を一端に当該バッファに蓄積してから同時に処理する構成であっても良い。
【００１１】
まず、本実施の形態に係る半導体装置を説明する前に、前提となる半導体装置について図１のブロック図を用いて説明する。図１に示す半導体装置では、Ｇａｔｅｗａｙブロック１（後段の回路ブロック）が多チャネル（複数）のＣＡＮブロック２（前段の回路ブロック）からのＣＡＮデータを受けて、処理を行う。なお、各々のＣＡＮブロック２から出力されるＣＡＮデータの信号数が１００本で、ＣＡＮブロック２が６チャネル存在する場合、Ｇａｔｅｗａｙブロック１に接続されるＣＡＮデータの信号数は６００本になる。ところが、図１に示す半導体装置では、各ＣＡＮブロック２からの１００本の信号はＧａｔｅｗａｙブロック１で同時に処理されず、ＣＡＮチャネル選択回路３を切り換えて処理する。
【００１２】
ＣＡＮチャネル選択回路３は、ＣＡＮ選択信号生成回路４からのＣＡＮ選択信号に基づきＧａｔｅｗａｙブロック１に入力するＣＡＮデータを切り換えて、Ｇａｔｅｗａｙブロック１内へ出力する。つまり、Ｇａｔｅｗａｙブロック１は、内部にあるＣＡＮチャネル選択回路３を介して、複数のＣＡＮブロック２から１つのチャネルのＣＡＮデータのみ選択し処理する。
【００１３】
しかし、図１に示す半導体装置では、Ｇａｔｅｗａｙブロック１に全チャネルのＣＡＮデータが入力できる複数の入力端子部を設けている。図１の例では、６チャネルのＣＡＮブロック２を備えているので、Ｇａｔｅｗａｙブロック１に６つの入力端子部が設けられている。なお、各ＣＡＮブロック２の出力端子部にはＣＡＮデータを出力する出力端子が１００本あるので、Ｇａｔｅｗａｙブロック１の６つの入力端子部に合計６００本の入力端子が必要となる。
【００１４】
そのため、図１に示す半導体装置では、Ｇａｔｅｗａｙブロック１に多くの入力端子を用意しておく必要があり、回路ブロックのレイアウト縮小が困難であった。また、図１に示す半導体装置では、６００本もの配線をＧａｔｅｗａｙブロック１まで設ける必要があり、配線の占有面積が多くなり半導体装置の小型化が困難であった。
【００１５】
そこで、本実施の形態に係る半導体装置では、図２に示す構成を採用している。図２に示す半導体装置は、図１と同様、６つのＣＡＮブロック２と、１つのＧａｔｅｗａｙブロック１とを備え、各ＣＡＮブロック２からのＣＡＮデータがＧａｔｅｗａｙブロック１に入力される。しかし、図２に示す半導体装置は、図１と異なり、各々のＣＡＮブロック２の出力端子をまとめ、Ｇａｔｅｗａｙブロック１の入力端子に接続する配線を備えている。図２では、各ＣＡＮブロック２から出た６つの配線（１００本の信号線を１つの配線とみなして図示している）が、Ｇａｔｅｗａｙブロック１へ至る途中で１つの配線にまとめられている。
【００１６】
そのため、本実施の形態に係る半導体装置では、各ＣＡＮブロック２に対応してＧａｔｅｗａｙブロック１に複数の入力端子部を用意する必要はなく、１チャネル分（１００本）のみ入力端子部を設ければ良い。そして、本実施の形態に係る半導体装置では、図２に示すようにＧａｔｅｗａｙブロック１内にＣＡＮブロック選択信号生成回路５を設けて、各ＣＡＮブロック２から出力するＣＡＮデータのタイミングを制御している。ＣＡＮブロック選択信号生成回路５は、各ＣＡＮブロック２に対してＣＡＮブロック選択信号を供給して、各ＣＡＮブロック２から出力するＣＡＮデータのタイミングを制御している。
【００１７】
具体的には、ＣＡＮブロック選択信号生成回路５が、ＣＨ０チャネルのＣＡＮブロック２に対してＣＡＮブロック選択信号を供給することで、Ｇａｔｅｗａｙブロック１にＣＨ０チャネルのＣＡＮデータが入力される。同様に、ＣＡＮブロック選択信号生成回路５が、ＣＨ１〜５チャネルのＣＡＮブロック２に対してＣＡＮブロック選択信号を供給することで、Ｇａｔｅｗａｙブロック１にＣＨ１〜５チャネルのＣＡＮデータが入力される。つまり、各ＣＡＮブロック２から同タイミングでＣＡＮデータが出力されないように制御できるため、Ｇａｔｅｗａｙブロック１は、図２に示すように配線をまとめても信号が衝突することなく、各ＣＡＮブロック２のＣＡＮデータを受信できる。
【００１８】
以上のように、本実施の形態に係る半導体装置では、各々のＣＡＮブロック２の出力端子をまとめて、Ｇａｔｅｗａｙブロック１の入力端子に接続する配線を備え、Ｇａｔｅｗａｙブロック１が、各々のＣＡＮブロック２から出力する信号（ＣＡＮデータ）のタイミングを制御するＣＡＮブロック選択信号を生成するＣＡＮブロック選択信号生成回路５を有する。そのため、本実施の形態に係る半導体装置では、Ｇａｔｅｗａｙブロック１にＣＡＮブロック２のチャネル数に対応した入力端子部を用意しておく必要がないため回路ブロックのレイアウト縮小が可能となり半導体装置を小型化できる。
【００１９】
（実施の形態２）
実施の形態１に係る半導体装置では、Ｇａｔｅｗａｙブロック１が、各々のＣＡＮブロック２から出力する信号（ＣＡＮデータ）のタイミングを制御するＣＡＮブロック選択信号を生成するＣＡＮブロック選択信号生成回路５を有している。そして、ＣＡＮブロック選択信号生成回路５が各々のＣＡＮブロック２に対してＣＡＮブロック選択信号を送信することで、各ＣＡＮブロック２からのＣＡＮデータが衝突することなくＧａｔｅｗａｙブロック１に出力される。
【００２０】
しかし、ＣＡＮブロック選択信号の送信は、ＣＡＮブロック選択信号生成回路５からＣＡＮブロック２に至る配線を介して行われるため、配線距離の違いによる配線抵抗の差などによりＣＡＮブロック選択信号間で遅延差が生じる。当該遅延差により各ＣＡＮブロック２からの複数のＣＡＮデータが、重複するタイミングでＧａｔｅｗａｙブロック１に出力される場合がある。つまり、ＣＡＮブロック２から出力されたＣＡＮデータが信号衝突を起こすことになる。
【００２１】
そこで、本実施の形態に係る半導体装置では、ＣＡＮデータが信号衝突を生じないように、どのチャネルのＣＡＮブロック２も選択されない期間（ノーオーバーラップ期間）を各ＣＡＮブロック選択信号のタイミングに設ける。具体的には、図３に示すタイミングチャートのように、ＣＨ０チャネルのＣＡＮブロック選択信号とＣＨ１チャネルのＣＡＮブロック選択信号との間にノーオーバーラップ期間を設けている。なお、本実施の形態に係る半導体装置も、図２に示す構成を採用するため詳細な説明は省略する。
【００２２】
さらに、図３に示すタイミングチャートでは、ＣＨ１チャネルのＣＡＮブロック選択信号とＣＨ５チャネルのＣＡＮブロック選択信号との間、ＣＨ５チャネルのＣＡＮブロック選択信号とＣＨ０チャネルのＣＡＮブロック選択信号との間のそれぞれにノーオーバーラップ期間を設けている。なお、図３に示すタイミングチャートでは、ＣＨ０〜ＣＨ１〜ＣＨ５〜ＣＨ０チャネルの順にＣＡＮブロック選択信号が送信されているものとする。
【００２３】
また、各ＣＡＮブロック選択信号の間に設けるノーオーバーラップ期間は、ＣＡＮブロック選択信号生成回路５が生成する。そして、ＣＡＮブロック選択信号生成回路５は、ノーオーバーラップ期間がＣＡＮブロック選択信号間の遅延差以上となるように調整する。なお、ＣＡＮブロック選択信号間の遅延差は、各ＣＡＮブロック選択信号における最大値を採用する。また、各ＣＡＮブロック選択信号における最大値は、半導体装置の製造に先立って行う半導体装置の設計装置によるシミュレーション等により判明するので、シミュレーション結果を用いてノーオーバーラップ期間の調整（製造）ができる。
【００２４】
次に、ＣＡＮブロック選択信号生成回路５において、ノーオーバーラップ期間を生成するための構成について説明する。図４に、ＣＡＮブロック選択信号生成回路５における出力近傍の回路図を示す。図４に示すＣＡＮブロック選択信号生成回路５では、所定の手段で生成された各チャネル（ＣＨ０〜ＣＨ５）ＣＡＮブロック選択信号に対して、各信号毎に設けた遅延手段により所定の期間遅延させてノーオーバーラップ期間を生成する。なお、各チャネルのＣＡＮブロック選択信号は、図１で示したＣＡＮ選択信号と同様の働きをさせる信号であり、ＣＡＮ選択信号と実質的に等しい信号と考えることが出来る。
【００２５】
具体的に、図４に示した遅延手段では、ＡＮＤ回路６と遅延素子７とで構成されている。そして、この遅延手段は、各チャネルにおいて、所定の手段で生成したＣＡＮブロック選択信号を遅延素子７を経由してＡＮＤ回路６に入力する信号と、直接ＡＮＤ回路６に入力する信号とに分け、ＡＮＤ回路６は入力された信号が共に立ち上がった（アサート）タイミングで各チャネルのＣＡＮブロック選択信号を出力する。つまり、図４に示す遅延手段では、遅延素子７の遅延量（図４の場合では遅延素子７の数の増減）により各チャネルのＣＡＮブロック選択信号の出力タイミングを調節して、ノーオーバーラップ期間を生成する。
【００２６】
なお、本実施の形態に係る半導体装置では、図４に示す遅延手段を採用しているが、本発明はこれに限られず、他の構成の遅延手段でも良い。
【００２７】
以上のように、本実施の形態に係る半導体装置では、ＣＡＮブロック選択信号生成回路５は、各々のＣＡＮブロック２へ順次出力するＣＡＮブロック選択信号の間隔（ノーオーバーラップ期間）を、ＣＡＮブロック選択信号間の遅延差以上にする。そのため、本実施の形態に係る半導体装置では、ＣＡＮブロック２から出力されたＣＡＮデータが信号衝突を起こすことなくＧａｔｅｗａｙブロック１に至ることができ、適切な処理が可能となる。
【００２８】
（実施の形態３）
実施の形態１に係る半導体装置では、図２に示すように各々のＣＡＮブロック２の出力端子をまとめて、Ｇａｔｅｗａｙブロック１の入力端子に接続する配線を備えている。しかし、図２に示すように、当該配線はＧａｔｅｗａｙブロック１の近傍までＣＡＮブロック２毎に設けられており、例えば６チャネルのＣＡＮブロック２の場合、６００本もの信号線数の配線を設ける領域をＧａｔｅｗａｙブロック１の近傍まで確保しなければならなかった。
【００２９】
そこで、本実施の形態に係る半導体装置では、図５に示すように各々のＣＡＮブロック２の出力近傍で配線をまとめて、Ｇａｔｅｗａｙブロック１の入力端子に接続する構成を採用している。図５に示す半導体装置では、各々のＣＡＮブロック２の近傍で配線がまとめられるように、Ｇａｔｅｗａｙブロック１に接続する幹配線８を１本設け、この幹配線８にそれぞれ枝配線９を設けて各ＣＡＮブロック２を接続している。
【００３０】
これにより、例えば６チャネルのＣＡＮブロック２の場合、６００本もの信号線数の配線を設ける領域を幹配線８までの領域に抑えることができるため、配線全体の領域を削減することができる。なお、図５に示す半導体装置では、６チャネルのＣＡＮブロック２を幹配線８の左右に３チャネルずつ配置し、ＣＡＮブロック選択信号生成回路５からＣＡＮブロック選択信号を供給する配線として、左右のＣＡＮブロック２の外側に３本ずつ設けている。また、図５に示すように、各ＣＡＮブロック２は、幹配線８を挟むように配置し、幹配線８の一方側に配置されたＣＡＮブロック（ＣＨ０、ＣＨ２，ＣＨ４）は幹配線８の延在方向に整列して配置し、幹配線８の他方側に配置されたＣＡＮブロック（ＣＨ１、ＣＨ３、ＣＨ５）は幹配線８の延在方向に整列して配置して、各ＣＡＮブロック２を一方側に全て配置するよりも、幹配線８の総配線長はより短くその配線間容量はより小さく、幹配線８と枝配線９との配線領域はより小さくその占めるチップ面積はより小さく、ＣＡＮブロック２のこの配置は設計自由度をより増しその占めるチップ面積は小さくなる。
【００３１】
以上のように、本実施の形態に係る半導体装置では、各々のＣＡＮブロック２の出力端子からの配線が、各々のＣＡＮブロック２の近傍でまとめられて、Ｇａｔｅｗａｙブロック１の入力端子に至るので、配線領域を削減でき、半導体装置の小型化が可能となる。
【図面の簡単な説明】
【００３２】
【図１】本発明の前提となる半導体装置のブロック図である。
【図２】本発明の実施の形態１に係る半導体装置のブロック図である。
【図３】本発明の実施の形態２に係るＣＡＮブロック選択信号生成回路のタイミングチャートである。
【図４】本発明の実施の形態２に係るＣＡＮブロック選択信号生成回路の回路図である。
【図５】本発明の実施の形態３に係る半導体装置のブロック図である。
【符号の説明】
【００３３】
１  Ｇａｔｅｗａｙブロック、２  ＣＡＮブロック、３  ＣＡＮチャネル選択回路、４  ＣＡＮ選択信号生成回路、５  ＣＡＮブロック選択信号生成回路、６  ＡＮＤ回路、７  遅延素子、８  幹配線、９  枝配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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