(57)【要約】【課題】ＤＵＴとの間を接続する接続線の交差を防止することができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、試験パターンを発生するＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）１０等を備える本体架２と、ＡＬＰＧ１０から出力される試験パターンＰ１，Ｐ２に基づいて試験対象のＤＵＴ４１〜４４に印加する試験信号Ｓ１１，Ｓ１２等を生成するＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂを備えるテストヘッド３とを備える。本体架２にはＡＬＰＧ１０で発生する試験パターンＡ，Ｂを多重する多重部１２ａ，１２ｂが設けられており、テストヘッド３には、多重部１２ａ，１２ｂで多重された複数の試験パターンを分離し、分離した試験パターンのうちの何れか１つの試験パターンを選択してＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂに出力する分離選択部２１ａ，２１ｂ，２３ａ，２３ｂが設けられている。【選択図】図１
2009042086.tif 000002
【特許請求の範囲】
【請求項１】
試験パターンを発生するパターン発生部と、当該パターン発生部から出力される試験パターンに基づいて試験対象の半導体デバイスに印加する試験信号を生成するドライバとを備える半導体試験装置において、
前記パターン発生部で発生する複数の前記試験パターンを多重する多重部と、
前記多重部で多重された複数の試験パターンを分離し、分離した試験パターンのうちの何れか１つの試験パターンを選択して前記ドライバに出力する分離選択部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記ドライバは、前記半導体デバイスが備えるピンの各々に対応して複数設けられており、
前記分離選択部は、前記ドライバの各々に対応して設けられている
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記分離選択部の各々は、分離した試験パターンのうちの何れか１つの試験パターンを、他の分離選択部とは個別に選択して対応するドライバに出力することを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記多重部は、前記パターン発生部の内部に設けられており、
前記パターン発生部は、前記パターン発生部によって多重された試験パターンを外部に出力する
ことを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記半導体試験装置は、本体架と前記半導体デバイスが載置されるテストヘッドとを備えており、
前記パターン発生部は、前記本体架に設けられており、
前記ドライバ及び前記分離選択部は、前記テストヘッドに設けられている
ことを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記多重部は、前記半導体デバイスが備えるピンのうちの所定のピンに印加する試験信号を生成するために用いられる試験パターンを多重することを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【請求項７】
所定の期待値を発生するパターン発生部と、試験対象の半導体デバイスからの信号と前記期待値とを比較して前記半導体デバイスの良否判定を行うコンパレータ部とを備える半導体試験装置において、
前記パターン発生部で発生する複数の前記期待値を多重する多重部と、
前記多重部で多重された複数の期待値を分離し、分離した期待値のうちの何れか１つの期待値を選択して前記コンパレータ部に出力する分離選択部と
を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体論理回路や半導体メモリ等の半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
図５は、従来の半導体試験装置の構成を示すブロック図である。図５に示す通り、従来の半導体試験装置１００は、本体架１０１とテストヘッド１０２とに大別され、試験信号を試験対象の半導体デバイス（以下、ＤＵＴ（Device Under Test）という）２０１〜２０４に印加して試験を行う。尚、ここでは、説明を簡単にするために、４つのＤＵＴ２０１〜２０４を並列して試験する場合を例に挙げて説明する。
【０００３】
本体架１０１は、アルゴリズミック・パターン・ジェネレータ（以下、ＡＬＰＧという）１１０を備えており、試験パターンＰ１０１，Ｐ１０２の発生等を行う。尚、ここでは説明を簡単にするために上記の試験パターンＰ１０１，Ｐ１０２は、それぞれ１ビットのパターンであるとする。図５に示す通り、ＡＬＰＧ１１０は、ＡＬＰＧ１１０の内部で発生した１ビットの試験パターンＡ，Ｂをそれぞれ入力としてクロックＣＬＫに同期して動作するＤフリップフロップ１１１ａ，１１１ｂ、及びＤフリップフロップ１１１ａ，１１１ｂの出力の何れか一方を個別に選択して上記の試験パターンＰ１０１，Ｐ１０２としてそれぞれ出力するセレクタ１１２ａ，１１２ｂを備える。
【０００４】
テストヘッド１０２は、ＤＵＴ２０１〜２０４に対するインターフェイスとなる複数のピンエレクトロニクスカード１２０ａ，１２０ｂを備えており、本体架１０１から出力される試験パターンＰ１０１，Ｐ１０２に基づいて、ＤＵＴ２０１〜２０４に印加する試験信号Ｓ１０１〜Ｓ１０４を生成する。ピンエレクトロニクスカード１２０ａ，１２０ｂはそれぞれ、入力される試験パターンＰ１０１に対して設けられたバッファ１２１ａ、Ｄフリップフロップ１２２ａ、及びドライバ・コンパレータ部（以下、ＤＣ部という）１２３ａ，１２４ａからなる回路と、入力される試験パターンＰ１０２に対して設けられたバッファ１２１ｂ、Ｄフリップフロップ１２２ｂ、及びＤＣ部１２３ｂ，１２４ｂからなる回路とを備えている。
【０００５】
バッファ１２１ａ，１２１ｂは試験パターンＰ１０１，Ｐ１０２がそれぞれ入力される回路であり、Ｄフリップフロップ１２２ａ，１２２ｂはクロックＣＬＫに同期して動作し、バッファ１２１ａ，１２１ｂから出力される試験パターンのリタイミングを行う。ＤＣ部１２３ａ，１２４ａはＤフリップフロップ１２２ａから出力される試験パターンから試験信号Ｓ１０１，Ｓ１０２をそれぞれ生成し、ＤＣ部１２３ｂ，１２４ｂはＤフリップフロップ１２２ｂから出力される試験パターンから試験信号Ｓ１０３，Ｓ１０４をそれぞれ生成する。尚、ＤＣ部１２３ａ，１２３ｂ，１２４ａ，１２４ｂは、ＤＵＴ２０１〜２０４から信号が出力された場合にはその信号を受信して所定の基準電圧との比較を行うが、ここでの説明は省略する。
【０００６】
次に、従来の半導体試験装置１００の動作について簡単に説明する。尚、ここでは、セレクタ１１２ａがＤフリップフロップ１１１ａの出力を選択し、セレクタ１１２ｂがＤフリップフロップ１１１ｂの出力を選択するよう設定されているとする。図６は、従来の半導体試験装置１００で生成される代表的なパターン及び信号の波形を示すタイミングチャートである。本体架１０１に設けられたＡＬＰＧ１１０の内部で発生した試験パターンＡ，Ｂは、Ｄフリップフロップ１１１ａ，１１１ｂにそれぞれ入力され、クロックＣＬＫに同期してセレクタ１１２ａ，１１２ｂに出力される。セレクタ１１２ａはＤフリップフロップ１１１ａから出力される試験パターンを選択して試験パターンＰ１０１として出力し、セレクタ１１２ｂはＤフリップフロップ１１１ｂから出力される試験パターンを選択して試験パターンＰ１０２として出力する。
【０００７】
これにより、図６に示す通り、本体架１０１からは「Ａ１」，「Ａ２」，「Ａ３」，「Ａ４」，…と変化する試験パターンＰ１０１がクロックＣＬＫに同期して出力され、「Ｂ１」，「Ｂ２」，「Ｂ３」，「Ｂ４」，…と変化する試験パターンＰ１０２がクロックＣＬＫに同期して出力される。この試験パターンＰ１０１，Ｐ１０２は、ピンエレクトロニクスカード１２０ａ，１２０ｂの双方に入力される。そして、ピンエレクトロニクスカード１２０ａ，１２０ｂの各々において、バッファ１２１ａ、Ｄフリップフロップ１２２ａ、及びＤＣ部１２３ａ，１２４ａからなる回路によって試験パターンＰ１０１から図６に示す試験信号Ｓ１０１，Ｓ１０２が生成される。同様に、バッファ１２１ｂ、Ｄフリップフロップ１２２ｂ、及びＤＣ部１２３ｂ，１２４ｂからなる回路によって試験パターンＰ１０２から図６に示す試験信号Ｓ１０３，Ｓ１０４が生成される。
【０００８】
生成された試験信号Ｓ１０１はＤＵＴ２０１，２０３の特定のピン（例えば、１番ピン）に印加され、試験信号Ｓ１０２はＤＵＴ２０２，２０４の特定のピン（例えば、１番ピン）に印加される。また、生成された試験信号Ｓ１０３はＤＵＴ２０１，２０３の他の特定のピン（例えば、２番ピン）に印加され、試験信号Ｓ１０４はＤＵＴ２０２，２０４の他の特定のピン（例えば、２番ピン）に印加される。このように、従来の半導体試験装置１００は、ピンエレクトロニクスカードの各々にバッファ１２１ａ，１２１ｂを設け、より多くのＤＣ部１２３ａ，１２３ｂ，１２４ａ，１２４ｂに試験パターンＰ１０１，Ｐ１０２を分岐しているため、本体架１０１とテストヘッド１０２との間の配線数を減少させることができる。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００２−１６８９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、上述した従来の半導体試験装置１００においては、図５に示す通り、ピンエレクトロニクスカード１２０ａ，１２０ｂのバッファ１２１ａに入力された試験パターンＰ１０１をＤＣ部１２３ａ，１２４ａに分岐し、ＤＣ部１２３ａ，１２４ａの各々で生成された試験信号Ｓ１０１，Ｓ１０２を異なるＤＵＴの特定のピン（例えば、１番ピン）に印加している。同様に、ピンエレクトロニクスカード１２０ａ，１２０ｂのバッファ１２１ｂに入力された試験パターンＰ１０２をＤＣ部１２３ｂ，１２４ｂに分岐し、ＤＣ部１２３ｂ，１２４ｂの各々で生成された試験信号Ｓ１０３，Ｓ１０４を異なるＤＵＴの他の特定のピン（例えば、２番ピン）に印加している。
【００１０】
このため、図５に示す通り、ＤＣ部１２４ａとＤＵＴ２０２又はＤＵＴ２０４とを接続する接続線と、ＤＣ部１２３ｂとＤＵＴ２０１又はＤＵＴ２０３とを接続する接続線とが必然的に交差してしまう。かかる接続線の交差が生ずると配線が複雑になる上に、ＤＵＴに入出力される信号の波形が劣化して誤った試験結果が得られる可能性が考えられる。また、ピン数が極めて多いＤＵＴの場合には、ＤＣ部とＤＵＴとの接続自体が不可能になる事態も考えられる。
【００１１】
本発明は上記事情に鑑みてなされたものであり、ＤＵＴとの間を接続する接続線の交差を防止することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体試験装置は、試験パターンを発生するパターン発生部（１０）と、当該パターン発生部から出力される試験パターン（Ｐ１、Ｐ２）に基づいて試験対象の半導体デバイス（４１〜４４）に印加する試験信号（Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２、Ｓ４１、Ｓ４２）を生成するドライバ（２２ａ、２２ｂ、２４ａ、２４ｂ）とを備える半導体試験装置（１）において、前記パターン発生部で発生する複数の前記試験パターンを多重する多重部（１２ａ、１２ｂ）と、前記多重部で多重された複数の試験パターンを分離し、分離した試験パターンのうちの何れか１つの試験パターンを選択して前記ドライバに出力する分離選択部（２１ａ、２１ｂ、２３ａ、２３ｂ）とを備えることを特徴としている。
この発明によると、パターン発生部で複数の前記試験パターンが発生すると多重部で多重され、この多重された複数の試験パターンが分離選択部に入力されると分離され、分離された試験パターンのうちの何れか１つの試験パターンが選択されてドライバに出力される。
また、本発明の半導体試験装置は、前記ドライバが、前記半導体デバイスが備えるピンの各々に対応して複数設けられており、前記分離選択部が、前記ドライバの各々に対応して設けられていることを特徴としている。
また、本発明の半導体試験装置は、前記分離選択部の各々が、分離した試験パターンのうちの何れか１つの試験パターンを、他の分離選択部とは個別に選択して対応するドライバに出力することを特徴としている。
また、本発明の半導体試験装置は、前記多重部が、前記パターン発生部の内部に設けられており、前記パターン発生部が、前記パターン発生部によって多重された試験パターンを外部に出力することを特徴としている。
また、本発明の半導体試験装置は、前記半導体試験装置が、本体架（２）と前記半導体デバイスが載置されるテストヘッド（３）とを備えており、前記パターン発生部は、前記本体架に設けられており、前記ドライバ及び前記分離選択部は、前記テストヘッドに設けられていることを特徴としている。
更に、本発明の半導体試験装置は、前記多重部が、前記半導体デバイスが備えるピンのうちの所定のピンに印加する試験信号を生成するために用いられる試験パターンを多重することを特徴としている。
また、本発明の半導体試験装置は、所定の期待値を発生するパターン発生部と、試験対象の半導体デバイスからの信号と前記期待値とを比較して前記半導体デバイスの良否判定を行うコンパレータ部とを備える半導体試験装置において、前記パターン発生部で発生する複数の前記期待値を多重する多重部と、前記多重部で多重された複数の期待値を分離し、分離した期待値のうちの何れか１つの期待値を選択して前記コンパレータ部に出力する分離選択部とを備えることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、パターン発生部で発生した試験パターンを多重して送信し、その後に多重した試験パターンを分離して何れか１つの試験パターンを選択してドライバに出力しているため、従来のように試験パターンを分岐する必要が無く、ドライバとＤＵＴとの間を接続する接続線の交差を防止することができるという効果がある。この結果として、接続線の配線を単純化でき、ＤＵＴに入出力される信号の波形劣化の防止や、コスト低減を図ることもできる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の一実施形態による半導体試験装置について説明する。尚、以下の説明では、本発明の半導体試験装置を、半導体メモリの試験を行うメモリテスタに適用した場合を例に挙げて説明する。図１は、本発明の一実施形態による半導体試験装置の構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、本体架２とテストヘッド３とに大別され、試験信号を試験対象の半導体デバイス（ＤＵＴ）４１〜４４に印加して試験を行う。尚、本実施形態では、説明を簡単にするために、４つのＤＵＴ４１〜４４を並列して試験する場合を例に挙げて説明する。
【００１５】
本体架２は、アルゴリズミック・パターン・ジェネレータ（ＡＬＰＧ）１０を備えており、試験パターンＰ１，Ｐ２の発生等を行う。尚、ここでは説明を簡単にするために上記の試験パターンＰ１，Ｐ２は、それぞれ１ビットのパターンであるとする。図１に示す通り、ＡＬＰＧ１０は、Ｄフリップフロップ１１ａ，１１ｂ、多重部１２ａ，１２ｂ、及びＤフリップフロップ１３ａ，１３ｂを備える。
【００１６】
Ｄフリップフロップ１１ａ，１１ｂは、ＡＬＰＧ１０の内部で発生した１ビットの試験パターンＡ，Ｂをそれぞれ入力としており、クロックＣＬＫ１に同期して試験パターンＡを試験パターンＰ１１として、試験パターンＢを試験パターンＰ１２としてそれぞれ出力する。多重部１２ａ，１２ｂは、Ｄフリップフロップ１１ａ，１１ｂから出力される試験パターンＰ１１，Ｐ１２を多重化する。図１に示す通り、多重部１２ａ，１２ｂは、フリップフロップ１４、ＡＮＤ（論理積）回路１５，１６、及びＯＲ（論理和）回路１７を備える。尚、図１においては多重部１２ｂの内部構成の図示を省略しているが、多重部１２ｂは多重部１２ａと同様の構成である。
【００１７】
フリップフロップ１４は、クロックＣＬＫ１の周波数の２倍の周波数を有するクロックＣＬＫ２に同期して動作し、論理レベルがクロックＣＬＫ２の１周期毎（クロックＣＬＫ１の半周期毎）に変化する選択信号Ｊ１を出力する。ＡＮＤ回路１５は、Ｄフリップフロップ１１ａからの試験パターンＡとフリップフロップ１４からの選択信号Ｊ１とを入力としており、選択信号Ｊ１が「Ｈ（ハイ）」レベルのときに開状態となって試験パターンＡを出力する。ＡＮＤ回路１６は、入力端の一方が反転入力端とされており、Ｄフリップフロップ１１ｂからの試験パターンＢが非反転入力端に入力され、フリップフロップ１４からの選択信号Ｊ１が反転入力端に入力される。そして、選択信号Ｊ１が「Ｌ（ロー）」レベルのときに開状態となって試験パターンＢを出力する。ＯＲ回路１７は、ＡＮＤ回路１５，１６から出力される信号の論理和を演算することで、試験パターンＰ１１，Ｐ１２を多重する。具体的には、試験パターンＰ１１と試験パターンＰ１２とを時分割多重する。
【００１８】
Ｄフリップフロップ１３ａは、上記のクロックＣＬＫ２に同期して動作し、多重部１２ａのＯＲ回路１７から出力される信号を、クロックＣＬＫ２に同期して試験パターンＰ１として出力する。同様に、Ｄフリップフロップ１３ｂは、上記のクロックＣＬＫ２に同期して動作し、多重部１２ｂのＯＲ回路（図示省略）から出力される信号を、クロックＣＬＫ２に同期して試験パターンＰ２として出力する。
【００１９】
テストヘッド３は、ＤＵＴ４１〜４４に対するインターフェイスとなる複数のピンエレクトロニクスカード２０ａ，２０ｂを備えており、本体架２から出力される試験パターンＰ１，Ｐ２に基づいて、ＤＵＴ４１〜４４に印加する試験信号Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２を生成する。ピンエレクトロニクスカード２０ａ，２０ｂはそれぞれ、入力される試験パターンＰ１に対して設けられた分離選択部２１ａ，２１ｂ及びドライバ・コンパレータ部（ＤＣ部）２２ａ，２２ｂからなる回路と、入力される試験パターンＰ２に対して設けられた分離選択部２３ａ，２３ｂ及びＤＣ部２４ａ，２４ｂからなる回路とを備えている。
【００２０】
尚、ピンエレクトロニクスカード２０ａのＤＣ部２２ａ，２２ｂは、ＤＵＴ４１が備えるピンの各々に対応して複数設けられており、ＤＣ部２４ａ，２４ｂは、ＤＵＴ４２が備えるピンの各々に対応して複数設けられている。同様に、ピンエレクトロニクスカード２０ｂのＤＣ部２２ａ，２２ｂは、ＤＵＴ４３が備えるピンの各々に対応して複数設けられており、ＤＣ部２４ａ，２４ｂは、ＤＵＴ４４が備えるピンの各々に対応して複数設けられている。また、分離選択部２１ａ，２１ｂ，２３ａ，２３ｂは、ＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂの各々に対応して設けられている。
【００２１】
分離選択部２１ａ，２１ｂは、本体架２から出力される多重された試験パターンＰ１を分離し、分離した試験パターンのうちの何れか１つを選択してＤＣ部２２ａ，２２ｂにそれぞれ出力する。尚、分離選択部２１ａ，２１ｂは、多重された試験パターンＰ１を分離せずにそのままＤＣ部２２ａ，２２ｂに出力することもある。分離選択部２３ａ，２３ｂは、本体架２から出力される多重された試験パターンＰ２を分離し、分離した試験パターンのうちの何れか１つを選択してＤＣ部２４ａ，２４ｂにそれぞれ出力する。尚、上記の分離選択部２１ａ，２１ｂと同様に、分離選択部２３ａ，２３ｂは、多重された試験パターンＰ２を分離せずにそのままＤＣ部２４ａ，２４ｂに出力することもある。
【００２２】
図１に示す通り、ピンエレクトロニクスカード２０ａの分離選択部２１ａは、フリップフロップ３１、ＡＮＤ（論理積）回路３２，３３、セレクタ３４、Ｄフリップフロップ３５、及びレジスタ３６を備える。尚、ピンエレクトロニクスカード２０ａにおける分離選択部２１ｂ，２３ａ，２３ｂの内部構成、及びピンエレクトロニクスカード２０ｂにおける分離選択部２１ａ，２１ｂ，２３ａ，２３ｂの内部構成は、ピンエレクトロニクスカード２０ａにおける分離選択部２１ａの内部構成と同様の構成である。
【００２３】
フリップフロップ３１は、クロックＣＬＫ１に同期して動作し、論理レベルがクロックＣＬＫ１の半周期毎（クロックＣＬＫ２の１周期毎）に変化する選択信号Ｊ２を出力する。ＡＮＤ回路３２は、本体架２からの試験パターンＰ１とフリップフロップ３１からの選択信号Ｊ２とを入力としており、選択信号Ｊ２が「Ｈ」レベルのときに開状態となって試験パターンＰ１を取り込み、選択信号Ｊ２の１周期の間（クロックＣＬＫ１の１周期の間）その取り込んだ試験パターンＰ１を試験パターンＰ２１として出力する。
【００２４】
ＡＮＤ回路３３は、入力端の一方が反転入力端とされており、本体架２からの試験パターンＰ１が非反転入力端に入力され、フリップフロップ３１からの選択信号Ｊ２が反転入力端に入力される。そして、選択信号Ｊ２が「Ｌ」レベルのときに開状態となって試験パターンＰ１を取り込み、選択信号Ｊ２の１周期の間（クロックＣＬＫ１の１周期の間）その取り込んだ試験パターンＰ１を試験パターンＰ２２として出力する。
【００２５】
セレクタ３４は、ＡＮＤ回路３２から出力される試験パターンＰ２１、ＡＮＤ回路３３から出力される試験パターンＰ２２、及び本体架２からの試験パターンＰ１を入力としており、レジスタ３６の設定内容に基づいて、これらの試験パターンのうちから１つを選択して出力する。具体的には、レジスタ３６に値「００」が設定されている場合には本体架２からの試験パターンＰ１を選択し、値「０１」が設定されている場合にはＡＮＤ回路３２からの試験パターンＰ２１を選択し、値「１０」が設定されている場合にはＡＮＤ回路３３からの試験パターンＰ２２を選択する。
【００２６】
Ｄフリップフロップ３５は、クロックＣＬＫ２に同期して動作し、セレクタ３４で選択された試験パターンを、クロックＣＬＫ２に同期して出力する。レジスタ３６は、セレクタ３４で選択されるべき試験パターンを示す選択情報（ここでは、２ビットからなる情報）を記憶する。尚、レジスタ３６に記憶される選択情報は、半導体試験装置１の動作を統括的に制御する制御装置（図示省略）によって設定される。従って、分離された試験パターンのうちのどの試験パターンを選択するかは各分離選択部２１ａ，２１ｂ，２３ａ，２３ｂ毎に設定することができ、例えば分離選択部２１ａ，２１ｂ，２３ａ，２３ｂに設けられるセレクタ３４の各々が他のセレクタとは個別の試験パターンを選択するといった設定が可能である。
【００２７】
ピンエレクトロニクスカード２０ａに設けられるＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂは、分離選択部２１ａ，２１ｂ，２３ａ，２３ｂの各々から出力される試験パターンから試験信号Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２をそれぞれ生成し、試験信号Ｓ１１，Ｓ１２をＤＵＴ４１に印加するとともに試験信号Ｓ２１，Ｓ２２をＤＵＴ４２に印加する。尚、試験信号Ｓ１１，Ｓ２１はＤＵＴ４１，４２の特定のピン（例えば、１番ピン）に印加され、試験信号Ｓ１２，Ｓ２２はＤＵＴ４１，４２の他の特定のピン（例えば、２番ピン）に印加される。
【００２８】
同様に、ピンエレクトロニクスカード２０ｂに設けられるＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂは、分離選択部２１ａ，２１ｂ，２３ａ，２３ｂの各々から出力される試験パターンから試験信号Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２をそれぞれ生成し、試験信号Ｓ３１，Ｓ３２をＤＵＴ４３に印加するとともに試験信号Ｓ４１，Ｓ４２をＤＵＴ４４に印加する。尚、試験信号Ｓ３１，Ｓ４１はＤＵＴ４３，４４の特定のピン（例えば、１番ピン）に印加され、試験信号Ｓ３２，Ｓ４２はＤＵＴ４３，４４の他の特定のピン（例えば、２番ピン）に印加される。尚、ピンエレクトロニクスカード２０ａ，２０ｂの各々に設けられるＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂは、ＤＵＴから信号が出力された場合にはその信号を受信して所定の基準電圧との比較を行うが、ここでの説明は省略する。
【００２９】
次に、本発明の一実施形態による半導体試験装置１の動作について説明する。図２は、本発明の一実施形態による半導体試験装置１の本体架２で生成される代表的なパターンを示すタイミングチャートである。また、図３は、本発明の一実施形態による半導体試験装置１のテストヘッド３で生成される代表的なパターン及び信号を示すタイミングチャートである。
【００３０】
本体架２に設けられたＡＬＰＧ１０の内部で試験パターンＡ，Ｂが発生すると、この試験パターンＡ，ＢはＤフリップフロップ１１ａ，１１ｂにそれぞれ入力され、図２に示す通り、クロックＣＬＫ１に同期して試験パターンＰ１１，Ｐ１２として出力される。Ｄフリップフロップ１１ａ，１１ｂから出力された試験パターンＰ１１，Ｐ１２の各々は多重部１２ａ，１２ｂの双方に入力される。
【００３１】
多重部１２ａに入力された試験パターンＰ１１はＡＮＤ回路１５の一方の入力端に入力され、試験パターンＰ１２はＡＮＤ回路１６の一方の入力端（非反転入力端）に入力される。ここで、ＡＮＤ回路１５，１６の他方の入力端にはフリップフロップ１４からの選択信号Ｊ１が入力されており、選択信号Ｊ１が「Ｈ」レベルの間はＡＮＤ回路１５が開状態になり、ＡＮＤ回路１６が閉状態になる。他方、選択信号Ｊ１が「Ｌ」レベルの間はＡＮＤ回路１６が開状態になり、ＡＮＤ回路１５が閉状態になる。
【００３２】
尚、図２を参照すると、選択信号Ｊ１は、クロック信号ＣＬＫ１が「Ｈ」レベルの間は「Ｈ」レベルとなり、クロック信号ＣＬＫ１が「Ｌ」レベルの間は「Ｌ」レベルとなる。よって、クロック信号ＣＬＫ１の前半周期においてＡＮＤ回路１５から試験パターンＰ１１が出力され、クロック信号ＣＬＫ１の後半周期においてＡＮＤ回路１６から試験パターンＰ１２が出力される。
【００３３】
ＡＮＤ回路１５，１６から出力される試験パターンＰ１１，Ｐ１２はＯＲ回路１７に入力されてその論理和が演算される。この演算結果は、Ｄフリップフロップ１３ａに入力され、クロックＣＬＫ２に同期してＤフリップフロップ１３ａから試験パターンＰ１として出力される（図２中の試験パターンＰ１参照）。尚、多重部１２ｂに入力されたＰ１１，Ｐ１２に対しても以上の処理と同様の処理が行われ、多重部１２ｂからはクロックＣＬＫ２に同期して試験パターンＰ２が出力される（図２中の試験パターンＰ２参照）。
【００３４】
本体架２から試験パターンＰ１，Ｐ２が出力されると、試験パターンＰ１はピンエレクトロニクスカード２０ａ，２０ｂに設けられる分離選択部２１ａ，２１ｂに入力され、試験パターンＰ２はピンエレクトロニクスカード２０ａ，２０ｂに設けられる分離選択部２３ａ，２３ｂにそれぞれ入力される。ピンエレクトロニクスカード２０ａの分離選択部２１ａに入力された試験パターンＰ１は、ＡＮＤ回路３２，３３の一方の入力端及びセレクタ３４の１つの入力端に入力される。
【００３５】
ここで、ＡＮＤ回路３２，３３の他方の入力端にはフリップフロップ３１からの選択信号Ｊ２が入力されており、選択信号Ｊ２が「Ｈ」レベルの間はＡＮＤ回路３２が開状態になり、ＡＮＤ回路３３が閉状態になる。他方、選択信号Ｊ２が「Ｌ」レベルの間はＡＮＤ回路３３が開状態になり、ＡＮＤ回路３２が閉状態になる。よって、ＡＮＤ回路３２は、選択信号Ｊ２が「Ｈ」レベルのときに開状態となって試験パターンＰ１を取り込み、選択信号Ｊ２の１周期の間（クロックＣＬＫ１の１周期の間）その取り込んだ試験パターンＰ１を試験パターンＰ２１として出力する（図３の試験パターンＰ２１参照）。
【００３６】
同様に、ＡＮＤ回路３３は、選択信号Ｊ２が「Ｌ」レベルのときに開状態となって試験パターンＰ１を取り込み、選択信号Ｊ２の１周期の間（クロックＣＬＫ１の１周期の間）その取り込んだ試験パターンＰ１を試験パターンＰ２２として出力する（図３の試験パターンＰ２２参照）。以上の処理を行うことによって、図３に示す通り、試験パターンＡに関するパターン（Ａ１，Ａ２，Ａ３，Ａ４，…）は試験パターンＰ２１に、試験パターンＢに関するパターン（Ｂ１，Ｂ２，Ｂ３，Ｂ４，…）は試験パターンＰ２２にそれぞれ分離される。
【００３７】
ＡＮＤ回路３２，３３から出力される試験パターンＰ２１，Ｐ２２は、共にセレクタ３４に入力される。いま、分離選択部２１ａに設けられたレジスタ３６の選択情報として値「０１」が設定されているとすると、分離選択部２１ａのセレクタ３４では試験パターンＰ２１が選択されてＤフリップフロップ３５に出力される。そして、この試験パターンＰ２１は、クロックＣＬＫ２に同期してＤＣ部２２ａに出力され、ＤＣ部２２ａにおいて試験パターンＰ２１に基づいて試験信号Ｓ１１が生成される（図３中の試験信号Ｓ１１参照）。この試験信号Ｓ１１は、ＤＵＴ４１の特定のピン（例えば、１番ピン）に印加される。
【００３８】
これに対し、分離選択部２１ｂに設けられたレジスタ（図示省略）の選択情報として値「１０」が設定されているとすると、分離選択部２１ｂのセレクタ（図示省略）では試験パターンＰ２２が選択されて出力される。そして、この試験パターンＰ２２は、クロックＣＬＫ２に同期してＤＣ部２２ｂに出力され、ＤＣ部２２ｂにおいて試験パターンＰ２２に基づいて試験信号Ｓ１２が生成される（図３中の試験信号Ｓ１２参照）。この試験信号Ｓ１２は、ＤＵＴ４１の他の特定のピン（例えば、２番ピン）に印加される。
【００３９】
以上説明した処理と同様の処理が、ピンエレクトロニスクカード２０ｂに設けられた分離選択部２１ａ，２１ｂ及び２２ａ，２２ｂで行われ、試験信号Ｓ３１が生成されてＤＵＴ４３の特定のピン（例えば、１番ピン）に印加されるとともに、試験信号Ｓ３２が生成されてＤＵＴ４３の他の特定のピン（例えば、２番ピン）に印加される。更に、ピンエレクトロニクスカード２０ａ，２０ｂに設けられた分離選択部２３ａ，２３ｂにそれぞれ入力された試験パターンＰ２に対しても同様の処理が行われ、試験信号Ｓ２１，Ｓ２２が生成されてＤＵＴ４２に印加されるとともに、試験信号Ｓ４１，Ｓ４２が生成されてＤＵＴ４４に印加される。
【００４０】
以上の通り、本発明の一実施形態による半導体試験装置１によれば、ＡＬＰＧ１０で発生した試験パターンＡ，Ｂを多重（時分割多重）してテストヘッド２に送信し、テストヘッド２のピンエレクトロニクスカード２０ａ，２０ｂが備える分離選択部２１ａ，２１ｂ，２３ａ，２３ｂで多重された試験パターンを分離し、分離したパターンの何れか１つを選択してＤＣ部２２ａ，２２ｂ，２４ａ，２４ｂに出力している。このため、従来のように試験パターンを分岐する必要が無く、ＤＣ部とＤＵＴとの間を接続する接続線の交差を防止することができる。この結果として、接続線の配線を単純化でき、ＤＵＴに入出力される信号の波形劣化の防止や、コスト低減を図ることもできる。
【００４１】
尚、ＤＵＴ４１〜４４がメモリである場合には、アドレスの入力のみを行うピン（アドレスピン）、データの入出力を行うピン（データピン）、制御信号の入出力を行うピン（コマンドピン）を備える。ここで、アドレスピンやコマンドピンに印加する試験信号の周波数（レート）は、データピンに印加する試験信号の周波数よりも低くて良い。このため、ＤＵＴが備える各種ピンのうちの特定のピン（上記のアドレスピンやコマンドピン）に印加する試験信号を生成するために用いられる試験パターンのみを多重してもよい。もちろん、半導体試験装置１の最高動作周波数に比べてデータピンに印加する試験信号の周波数が低ければ、上記のアドレスピンやコマンドピンのみならず、データピンに印加する試験信号を生成するために用いられる試験パターンも多重して良い。
【００４２】
図４は、本発明の一実施形態による半導体試験装置の変形例の構成を示すブロック図である。図４に示す半導体試験装置１′は、３種類の試験パターンを多重（時分割多重）して、本体架２とテストヘッド３との間の信号線の数を大幅に増加させることなく、テストヘッド３に送信するものである。この半導体試験装置１′の本体架２に設けられるＡＬＰＧ１０は、３種類の試験パターンＡ，Ｂ，Ｃを多重して試験パターンＰ１，Ｐ２，…として出力する多重部５１ａ，５１ｂ，…を備える。尚、図４においては、図１に示したＤフリップフロップ１１ａ，１１ｂ及びＤフリップフロップ１３ａ，１３ｂに相当する構成の図示は省略している。
【００４３】
また、半導体試験装置１′のテストヘッド３に設けられるピンエレクトロニクスカード２０ａ，２０ｂ，…は、バッファ６０ａ，６０ｂ，…、分離選択部６１ａ〜６１ｃ、ＤＣ部６２ａ〜６２ｃ、分離選択部６３ａ〜６３ｃ、及びＤＣ部６４ａ〜６４ｃを備える。バッファ６０ａ，６０ｂ，…は、試験パターンＰ１，Ｐ２，…がそれぞれ入力される回路である。分離選択部６１ａ〜６１ｃ及びＤＣ部６２ａ〜６２ｃからなる回路は試験パターンＰ１に対して設けられ、分離選択部６３ａ〜６３ｃ及びＤＣ部６４ａ〜６４ｃからなる回路は試験パターンＰ２に対して設けられる。
【００４４】
分離選択部６１ａ〜６１ｃは図１に示す分離選択部２１ａ，２１ｂと同様に、本体架２から出力される多重された試験パターンＰ１を分離し、分離した試験パターンのうちの何れか１つを選択してＤＣ部６２ａ〜６２ｃにそれぞれ出力する。尚、分離選択部６１ａ〜６１ｃは、多重された試験パターンＰ１を分離せずにそのままＤＣ部６２ａ〜６２ｃに出力することもある。分離選択部６３ａ〜６３ｃは、本体架２から出力される多重された試験パターンＰ２を分離し、分離した試験パターンのうちの何れか１つを選択してＤＣ部６４ａ〜６４ｃにそれぞれ出力する。尚、上記の分離選択部６１ａ〜６１ｃと同様に、分離選択部６３ａ〜６３ｃは、多重された試験パターンＰ２を分離せずにそのままＤＣ部６４ａ〜６４ｃに出力することもある。
【００４５】
ＤＣ部６２ａ〜６２ｃは、ＤＵＴ４１が備えるピンの各々に対応して複数設けられており、ＤＣ部６４ａ〜６４ｃは、ＤＵＴ４２が備えるピンの各々に対応して複数設けられている。尚、ＤＣ部６２ａ〜６２ｃの各々に対応して分離選択部６１ａ〜６１ｃがそれぞれ設けられており、ＤＣ部６４ａ〜６４ｃの各々に対応して分離選択部６３ａ〜６３ｃがそれぞれ設けられている。
【００４６】
以上の構成の半導体試験装置１′においては、ＡＬＰＧ１０で発生した試験パターンＡ，Ｂ，Ｃを多重（時分割多重）してテストヘッド２に送信し、テストヘッド２のピンエレクトロニクスカード２０ａ，２０ｂ，…が備える分離選択部６１ａ〜６１ｃ，６３ａ〜６３ｃ，…で多重された試験パターンを分離し、分離したパターンの何れか１つを選択してＤＣ部６２ａ〜６２ｃ，６４ａ〜６４ｃに出力している。このため、図１に示す半導体試験装置１と同様に、ＤＣ部とＤＵＴとの間を接続する接続線の交差を防止することができる。この結果として、接続線の配線を単純化でき、ＤＵＴに入出力される信号の波形劣化の防止や、コスト低減を図ることもできる。また、多重する試験パターンの数が増加しても、本体架２とテストヘッド３との間の信号線の数が大幅に増加することはない。
【００４７】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、説明を簡単にするために、試験パターンＰ１，Ｐ２がそれぞれ１ビットである場合を例に挙げて説明したが、本発明は試験パターンＰ１，Ｐ２が複数ビットからなる場合にも適用することができる。例えば、試験パターンＡ，Ｂが８ビットからなるパターンである場合には、試験パターンＡ，Ｂを各ビット毎に多重した８ビットからなる信号を試験パターンＰ１，Ｐ２とすることができる。
【００４８】
また、上記実施形態では、多重部１２ａ，１２ｂがＡＬＰＧ１０内に設けられている構成について説明したが、多重部１２ａ，１２ｂは必ずしもＡＬＰＧ１０内に設ける必要はなく、ＡＬＰＧ１０の外部に設けられた構成であっても良い。更に、本発明の半導体試験装置をメモリテスタに適用した場合を例に挙げて説明したが、本発明の半導体試験装置は、半導体論理回路の試験を行うロジックテスタや液晶表示装置等の表示装置を駆動するドライバ回路の試験を行う半導体試験装置にも適用が可能である。
【００４９】
更に、上記実施形態では、ＤＵＴに印加する試験信号を生成するための複数の試験パターンを多重部で多重してテストヘッドに送り、この多重した試験パターンを分離選択部で分離して何れか１つを選択してＤＣ部に出力する場合を例に挙げて説明した。しかしながら、パス・フェイルの判定のためにコンパレータ部に与える期待値を多重する場合にも本発明を適用することができる。つまり、ＡＬＰＧ１０の内部で発生する期待値を、多重部１２ａ等と同様の構成の多重部で多重してテストヘッドに送り、この多重した期待値を分離選択部２１ａ等と同様の構成の分離選択部で分離して何れか１つを選択してコンパレータ部に出力することも可能である。尚、ここにいうコンパレータ部とは、ＤＵＴから出力される信号と所定の基準電圧との比較を行うコンパレータと、コンパレータから出力される信号と上記の期待値とを比較してパス／フェイルを判定する判定部とを含む構成である。このコンパレータ部は、図１に示すＤＣ部２２ａ等のようにドライバとともに設けられたものでも良く、或いはドライバとは無関係に単体で設けられたものでも良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態による半導体試験装置の構成を示すブロック図である。
【図２】本発明の一実施形態による半導体試験装置１の本体架２で生成される代表的なパターンを示すタイミングチャートである。
【図３】本発明の一実施形態による半導体試験装置１のテストヘッド３で生成される代表的なパターン及び信号を示すタイミングチャートである。
【図４】本発明の一実施形態による半導体試験装置の変形例の構成を示すブロック図である。
【図５】従来の半導体試験装置の構成を示すブロック図である。
【図６】従来の半導体試験装置１００で生成される代表的なパターン及び信号の波形を示すタイミングチャートである。
【符号の説明】
【００５１】
１                半導体試験装置
２                本体架
３                テストヘッド
１０              ＡＬＰＧ
１２ａ，１２ｂ    多重部
２１ａ，２１ｂ    分離選択部
２２ａ，２２ｂ    ＤＣ部
２３ａ，２３ｂ    分離選択部
２４ａ，２４ｂ    ＤＣ部
４１〜４４        ＤＵＴ
Ｐ１，Ｐ２        試験パターン
Ｓ１１，Ｓ１２    試験信号
Ｓ２１，Ｓ２２    試験信号
Ｓ３１，Ｓ３２    試験信号
Ｓ４１，Ｓ４２    試験信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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