(57)【要約】【課題】電位が互いに異なる複数の電源電位の投入順序や立ち上がり時間に依存することなく、それら複数の電源電位の立ち上がりを安定して検出する。【解決手段】低電源電位ＶＤＤが立ち上がり、高電源電位ＶＣＣが立ち上がっていない場合、ラッチ回路Ｌ２の入力にコンデンサＣ２を介してグランド電位ＧＮＤを与えることで、出力信号ＶＯＵＴとして論理値‘０’を出力し、高電源電位ＶＣＣが立ち上がり、低電源電位ＶＤＤが立ち上がっていない場合、レベルシフタＬＳにて高電源電位ＶＣＣをグランド電位ＧＮＤに変換させることで、出力信号ＶＯＵＴとして論理値‘０’を出力し、低電源電位ＶＤＤおよび高電源電位ＶＣＣの両方が立ち上がっている場合、レベルシフタＬＳにてグランド電位ＧＮＤを高電源電位ＶＣＣに変換させることで、出力信号ＶＯＵＴとして論理値‘１’を出力する。【選択図】      図１
2009260804.tif 000002
【特許請求の範囲】
【請求項１】
高電源電位が立ち上がった時に、グランド電位が入力されると、前記グランド電位を前記高電源電位に変換して出力し、前記高電源電位が入力されると、前記高電源電位をグランド電位に変換して出力するレベルシフタと、
低電源電位が立ち上がっていない時に前記レベルシフタに前記高電源電位を入力し、前記低電源電位が立ち上がった時に前記レベルシフタに前記グランド電位を入力する入力回路と、
前記レベルシフタの出力側に接続され、前記高電源電位が立ち上がっていない時に、前記グランド電位を出力する出力回路とを備えることを特徴とするパワーオン検知回路。
【請求項２】
前記入力回路は、
前記レベルシフタの入力側と前記高電源電位との間に接続された電圧降下素子と、
前記レベルシフタの入力側に接続され、前記低電源電位が入力された時に前記グランド電位に出力を維持し、前記グランド電位が入力された時に出力をハイインピーダンス状態にする第１のラッチ回路と、
前記低電源電位が立ち上がっていない時に、前記第１のラッチ回路の入力側にグランド電位を与える第１のコンデンサとを備え、
前記出力回路は、
前記レベルシフタの出力側に接続され、前記低電源電位が立ち上がった時に、入力をそのまま維持して出力する第２のラッチ回路と、
前記高電源電位が立ち上がっていない時に、前記第２のラッチ回路の入力側にグランド電位を与える第２のコンデンサとを備えることを特徴とする請求項１に記載のパワーオン検知回路。
【請求項３】
前記低電源電位が立ち上がった時にオフし、前記低電源電位が立ち上がっておらず、前記高電源電位が立ち上がった時にオンすることで、前記レベルシフタの入力側を前記高電源電位に引き上げる駆動トランジスタを備えることを特徴とする請求項２に記載のパワーオン検知回路。
【請求項４】
請求項１から３のいずれか１項に記載のパワーオン検知回路がＮ（Ｎは２以上の整数）段接続され、
Ｎ段目のパワーオン検知回路は、Ｎ番目に大きい電位と（Ｎ＋１）番目に大きい電位の立ち上がりを検知することを特徴とするパワーオン検知回路。
【請求項５】
請求項１から４のいずれか１項に記載のパワーオン検知回路と、
入力電位を低電位または高電位に変換して出力するレベルシフタと、
前記パワーオン検知回路の出力信号に基づいてオン／オフ制御され、前記レベルシフタの出力電位を前記低電位または前記高電位にそれぞれ固定するプルアップトランジスタと、
前記パワーオン検知回路の出力信号に基づいてオン／オフ制御され、前記レベルシフタに流れる貫通電流を遮断するリークカットトランジスタとを備えることを特徴とするレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーオン検知回路およびレベル変換回路に関し、特に、電位が互いに異なる複数の電源電位の投入順序や立ち上がり時間に依存することなく、それら複数の電源電位の立ち上がりを安定して検出する方法に適用して好適なものである。
【背景技術】
【０００２】
レベル変換回路などの複数の電源電位で動作する半導体集積回路では、出力電位が立ち上がった時に入力電位が十分に立ち上がらず、入力電位の電位が低い場合には、貫通電流が流れる。このため、消費電力の増大を招いたり、電源供給回路の出力電位を低下させ、システムの正常な立ち上がりに支障をきたしたりすることがある。
これに対して、特許文献１には、複数電源電圧に適合し、その投入順序によらず安定動作できるようにするために、内部回路を動作させる第１電源電圧よりも大きな複数の電源電圧で複数の入出力回路を動作させ、第１電源電圧に対応した信号振幅をそれぞれの電源電圧に対応した信号振幅に変換するレベルシフト回路を設け、複数の電源検出回路により第１電源電圧及び複数の電源電圧がそれぞれ所定レベルに到達するまで第１制御信号を形成して、それに対応した入出力回路の動作を所定の動作状態に制御する方法が開示されている。
【０００３】
しかしながら、特許文献１に開示された方法では、内部回路の電源電圧の電圧検出に入出力回路の電源電圧が用いられ、入出力回路の電源電圧が立ち上がった後に、内部回路の電源電圧が立ち上がる場合には正常に動作するが、入出力回路の電源電圧が立ち上がる前に、内部回路の電源電圧が立ち上がる場合には正常に動作することができないという問題があった。
【０００４】
【特許文献１】特開２００５−２８６６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、電位が互いに異なる複数の電源電位の投入順序や立ち上がり時間に依存することなく、それら複数の電源電位の立ち上がりを安定して検出することが可能なパワーオン検知回路およびレベル変換回路を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様によれば、高電源電位が立ち上がった時に、グランド電位が入力されると、前記グランド電位を前記高電源電位に変換して出力し、前記高電源電位が入力されると、前記高電源電位をグランド電位に変換して出力するレベルシフタと、低電源電位が立ち上がっていない時に前記レベルシフタに前記高電源電位を入力し、前記低電源電位が立ち上がった時に前記レベルシフタに前記グランド電位を入力する入力回路と、前記レベルシフタの出力側に接続され、前記高電源電位が立ち上がっていない時に、前記グランド電位を出力する出力回路とを備えることを特徴とするパワーオン検知回路を提供する。
また、本発明の一態様によれば、請求項１から３のいずれか１項に記載のパワーオン検知回路がＮ（Ｎは２以上の整数）段接続され、Ｎ段目のパワーオン検知回路は、Ｎ番目に大きい電位と（Ｎ＋１）番目に大きい電位の立ち上がりを検知することを特徴とするパワーオン検知回路を提供する。
また、本発明の一態様によれば、請求項１から４のいずれか１項に記載のパワーオン検知回路と、入力電位を低電位または高電位に変換して出力するレベルシフタと、前記パワーオン検知回路の出力信号に基づいてオン／オフ制御され、前記レベルシフタの出力電位を前記低電位または前記高電位にそれぞれ固定するプルアップトランジスタと、前記パワーオン検知回路の出力信号に基づいてオン／オフ制御され、前記レベルシフタに流れる貫通電流を遮断するリークカットトランジスタとを備えることを特徴とするレベル変換回路を提供する。
【発明の効果】
【０００７】
以上説明したように、本発明によれば、電位が互いに異なる複数の電源電位の投入順序や立ち上がり時間に依存することなく、それら複数の電源電位の立ち上がりを安定して検出することが可能となるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態に係るパワーオン検知回路について図面を参照しながら説明する。
【０００９】
（第１実施形態）
図１は、本発明の第１実施形態に係るパワーオン検知回路の概略構成を示すブロック図である。
図１において、パワーオン検知回路には、入力回路ＫＩ、出力回路ＫＯおよびレベルシフタＬＳが設けられ、入力回路ＫＩはレベルシフタＬＳの入力側に接続され、出力回路ＫＯはレベルシフタＬＳの出力側に接続されている。ここで、レベルシフタＬＳは、高電源電位ＶＣＣで動作し、高電源電位ＶＣＣが立ち上がった時に、グランド電位ＧＮＤが入力されると、グランド電位ＧＮＤを高電源電位ＶＣＣに変換して出力し、高電源電位ＶＣＣが入力されると、高電源電位ＶＣＣをグランド電位ＧＮＤに変換して出力することができる。すなわち、このレベルシフタＬＳは、高電源電位ＶＣＣが立ち上がると、インバータとして動作することができる。
【００１０】
入力回路ＫＩは、低電源電位ＶＤＤが立ち上がっていない時にレベルシフタＬＳに高電源電位ＶＣＣを入力し、低電源電位ＶＤＤが立ち上がった時にレベルシフタＬＳにグランド電位ＧＮＤを入力することができる。出力回路ＫＯは、レベルシフタＬＳの出力側に接続され、高電源電位ＶＣＣが立ち上がっていない時に、グランド電位ＧＮＤを出力することができる。なお、高電源電位ＶＣＣは、例えば、３．３Ｖ、低電源電位ＶＤＤは、例えば、１．２Ｖに設定することができる。
ここで、入力回路ＫＩには、ラッチ回路Ｌ１、コンデンサＣ１および抵抗Ｒ１が設けられている。そして、ラッチ回路Ｌ１の入力端子はコンデンサＣ１を介してグランド電位ＧＮＤに接続され、ラッチ回路Ｌ１の出力端子はレベルシフタＬＳの入力端子に接続されている。また、抵抗Ｒ１は、レベルシフタＬＳの入力端子と高電源電位ＶＣＣとの間に接続されている。
【００１１】
そして、ラッチ回路Ｌ１は、低電源電位ＶＤＤが入力された時にグランド電位ＧＮＤに出力を維持し、グランド電位ＧＮＤが入力された時に出力をハイインピーダンス状態にすることができる。コンデンサＣ１は、低電源電位ＶＤＤが立ち上がっていない時に、ラッチ回路Ｌ１の入力にグランド電位ＧＮＤを与えることができる。
また、出力回路ＫＯには、ラッチ回路Ｌ２およびコンデンサＣ２が設けられている。そして、ラッチ回路Ｌ２の入力端子と出力端子は共通に接続され、ラッチ回路Ｌ２の入力端子は、レベルシフタＬＳの出力端子に接続されるとともに、コンデンサＣ１を介してグランド電位ＧＮＤに接続されている。
【００１２】
そして、ラッチ回路Ｌ２は、低電源電位ＶＤＤが立ち上がった時に、入力をそのまま維持して出力することができる。コンデンサＣ２は、高電源電位ＶＣＣが立ち上がっていない時に、ラッチ回路Ｌ２の入力側にグランド電位ＧＮＤを与えることができる。
なお、レベルシフタＬＳの入力側と高電源電位ＶＣＣとの間に接続される素子は、抵抗Ｒ１以外にも、電圧降下を起こさせる電圧降下素子ならば何でもよく、トランジスタなどの能動負荷を接続するようにしてもよい。
【００１３】
そして、入力信号ＶＩＮとして低電源電位ＶＤＤが与えられるものとする。そして、低電源電位ＶＤＤが立ち上がり、高電源電位ＶＣＣが立ち上がっていない場合、ラッチ回路Ｌ１の入力は低電源電位ＶＤＤになり、グランド電位ＧＮＤに出力を維持し、レベルシフタＬＳに入力する。ここで、高電源電位ＶＣＣは立ち上がっていないので、レベルシフタＬＳの出力は不定になる。そして、レベルシフタＬＳの出力が不定の場合、ラッチ回路Ｌ２の入力には、コンデンサＣ２を介してグランド電位ＧＮＤが与えられる。そして、ラッチ回路Ｌ２は、グランド電位ＧＮＤをそのまま維持して出力することで、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００１４】
また、高電源電位ＶＣＣが立ち上がり、低電源電位ＶＤＤが立ち上がっていない場合、ラッチ回路Ｌ１の入力にはコンデンサＣ１を介してグランド電位ＧＮＤが与えられ、ラッチ回路Ｌ１の出力はハイインピーダンス状態になる。そして、高電源電位ＶＣＣが抵抗Ｒ１を介してレベルシフタＬＳの入力端子に印加され、高電源電位ＶＣＣがグランド電位ＧＮＤに変換されて出力される。そして、ラッチ回路Ｌ２は、グランド電位ＧＮＤをそのまま維持して出力することで、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００１５】
また、低電源電位ＶＤＤおよび高電源電位ＶＣＣの両方が立ち上がっている場合、ラッチ回路Ｌ１の入力は低電源電位ＶＤＤになり、グランド電位ＧＮＤに出力を維持し、レベルシフタＬＳに入力する。そして、グランド電位ＧＮＤがレベルシフタＬＳに入力されると、グランド電位ＧＮＤが高電源電位ＶＣＣに変換されて出力される。そして、ラッチ回路Ｌ２は、高電源電位ＶＣＣをそのまま維持して出力することで、出力信号ＶＯＵＴとして論理値‘１’が出力される。
【００１６】
これにより、低電源電位ＶＤＤと高電源電位ＶＣＣの両方が立ち上がっている場合にのみ、出力信号ＶＯＵＴとして論理値‘１’を出力することができ、低電源電位ＶＤＤと高電源電位ＶＣＣの投入順序や立ち上がり時間に依存することなく、低電源電位ＶＤＤと高電源電位ＶＣＣの立ち上がりを安定して検出することが可能となる。このため、低電源電位ＶＤＤと高電源電位ＶＣＣの両方が立ち上がってから、低電位を高電位に変換するレベル変換回路を動作させることが可能となり、出力電位が立ち上がった時に入力電位が十分に立ち上がらない場合においても、レベル変換回路に貫通電流が流れるのを防止することが可能となることから、消費電力を低減することが可能となる。
【００１７】
なお、低電源電位ＶＤＤが立ち上がった時にオフし、低電源電位ＶＤＤが立ち上がっておらず、高電源電位ＶＣＣが立ち上がった時にオンすることで、レベルシフタＬＳの入力側を高電源電位ＶＣＣに引き上げる駆動トランジスタを設けるようにしてもよい。なお、駆動トランジスタは、レベルシフタＬＳ自体に設けるようにしてもよいし、レベルシフタＬＳとは別個に設けるようにしてもよい。
この駆動トランジスタを設けることにより、抵抗Ｒ１が高抵抗である場合においても、高電源電位ＶＣＣが立ち上がった時にレベルシフタＬＳの入力側を高電源電位ＶＣＣに急速に立ち上げることができ、高速動作を実現することができる。
【００１８】
（第２実施形態）
図２は、本発明の第２実施形態に係るパワーオン検知回路の概略構成を示す回路図である。
図２において、インバータＩ１１、Ｉ１２、Ｉ１４は低電源電位ＶＤＤで動作し、インバータＩ１３は高電源電位ＶＣＣで動作することができる。そして、インバータＩ１１の出力端子はインバータＩ１２の入力端子に接続され、インバータＩ１２の出力端子はコンデンサＣ１１を介して接地されている。また、Ｎチャンネル電界効果トランジスタＮ１１のドレインは、Ｎチャンネル電界効果トランジスタＮ１２のゲートに接続されるとともに、インバータＩ１２の出力端子に接続され、Ｎチャンネル電界効果トランジスタＮ１２のドレインは、Ｎチャンネル電界効果トランジスタＮ１１のゲートに接続されるとともに、抵抗Ｒ１１を介して高電源電位ＶＣＣに接続されている。また、Ｎチャンネル電界効果トランジスタＮ１２のドレインは、インバータＩ１３の入力端子に接続され、インバータＩ１３の出力端子はコンデンサＣ１２を介して接地されている。また、インバータＩ１３の出力端子はＮチャンネル電界効果トランジスタＮ１７のドレインに接続されるとともに、インバータＩ１４の入力端子に接続され、インバータＩ１４の出力端子はＮチャンネル電界効果トランジスタＮ１７のゲートに接続されている。
【００１９】
また、Ｐチャンネル電界効果トランジスタＰ１１、Ｐ１２のソースは高電源電位ＶＣＣに接続されている。また、Ｐチャンネル電界効果トランジスタＰ１１のドレインは、Ｎチャンネル電界効果トランジスタＮ１２、Ｎ１３のドレイン、Ｐチャンネル電界効果トランジスタＰ１２のゲートおよびＮチャンネル電界効果トランジスタＮ１４のゲートに接続されている。また、Ｐチャンネル電界効果トランジスタＰ１２のドレインは、Ｎチャンネル電界効果トランジスタＮ１４、Ｎ１５のドレイン、Ｐチャンネル電界効果トランジスタＰ１１のゲートおよびＮチャンネル電界効果トランジスタＮ１３のゲートに接続されている。
【００２０】
また、Ｎチャンネル電界効果トランジスタＮ１５のゲートはインバータＩ１１の出力端子に接続され、Ｎチャンネル電界効果トランジスタＮ１３、Ｎ１５のソースはＮチャンネル電界効果トランジスタＮ１６のドレインに接続され、Ｎチャンネル電界効果トランジスタＮ１６のゲートは低電源電位ＶＤＤに接続されている。
そして、インバータＩ１１の入力端子には、入力信号ＶＩＮとして低電源電位ＶＤＤまたはリセット信号ＰＯＲｎを与えることができる。
【００２１】
そして、入力信号ＶＩＮとして低電源電位ＶＤＤが与えられるものとする。そして、低電源電位ＶＤＤが立ち上がり、高電源電位ＶＣＣが立ち上がっていない場合、低電源電位ＶＤＤはインバータＩ１１、Ｉ１２を順次介してＮチャンネル電界効果トランジスタＮ１２のゲートに印加され、Ｎチャンネル電界効果トランジスタＮ１２がオンすることで、Ｎチャンネル電界効果トランジスタＮ１２のドレインはグランド電位ＧＮＤになる。ここで、高電源電位ＶＣＣは立ち上がっていないので、インバータＩ１３の出力は不定になる。そして、インバータＩ１３の出力が不定の場合、インバータＩ１４の入力には、コンデンサＣ１２を介してグランド電位ＧＮＤが与えられる。そして、インバータＩ１４の入力にグランド電位ＧＮＤが与えられると、インバータＩ１４の出力は低電源電位ＶＤＤになり、Ｎチャンネル電界効果トランジスタＮ１７がオンすることで、インバータＩ１３の出力はグランド電位ＧＮＤにそのまま維持され、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００２２】
一方、Ｎチャンネル電界効果トランジスタＮ１２のドレインがグランド電位ＧＮＤになると、Ｐチャンネル電界効果トランジスタＰ１２がオンするが、高電源電位ＶＣＣが立ち上がっていないので、Ｐチャンネル電界効果トランジスタＰ１２のドレイン電位は不定になる。このため、Ｐチャンネル電界効果トランジスタＰ１１およびＮチャンネル電界効果トランジスタＮ１３のゲート電位は不定になり、Ｎチャンネル電界効果トランジスタＮ１２のドレインはグランド電位ＧＮＤをそのまま維持する。
【００２３】
また、高電源電位ＶＣＣが立ち上がり、低電源電位ＶＤＤが立ち上がっていない場合、インバータＩ１２の出力は不定になる。そして、インバータＩ１２の出力が不定の場合、Ｎチャンネル電界効果トランジスタＮ１２のゲートにはコンデンサＣ１１を介してグランド電位ＧＮＤが与えられる。そして、Ｎチャンネル電界効果トランジスタＮ１２のゲートにグランド電位ＧＮＤが与えられると、Ｎチャンネル電界効果トランジスタＮ１２はオフする。そして、Ｎチャンネル電界効果トランジスタＮ１２はオフすると、高電源電位ＶＣＣが抵抗Ｒ１１を介してＮチャンネル電界効果トランジスタＮ１２のドレインに印加され、インバータＩ１３の入力端子には高電源電位ＶＣＣが印加される。そして、インバータＩ１３の入力端子には高電源電位ＶＣＣが印加されると、インバータＩ１３の出力端子からはグランド電位ＧＮＤが出力される。そして、インバータＩ１３の出力がグランド電位ＧＮＤになると、インバータＩ１４の入力にグランド電位ＧＮＤが印加され、インバータＩ１４の出力は高電源電位ＶＣＣになる。そして、インバータＩ１４の出力が高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ１７がオンすることで、インバータＩ１３の出力はグランド電位ＧＮＤにそのまま維持され、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００２４】
一方、Ｎチャンネル電界効果トランジスタＮ１２のドレインが高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ１４がオンし、Ｎチャンネル電界効果トランジスタＮ１４のドレインがグランド電位ＧＮＤになる。そして、Ｎチャンネル電界効果トランジスタＮ１４のドレインがグランド電位ＧＮＤになると、Ｐチャンネル電界効果トランジスタＰ１１のゲートがグランド電位ＧＮＤになり、Ｐチャンネル電界効果トランジスタＰ１１がオンする。そして、Ｐチャンネル電界効果トランジスタＰ１１がオンすると、Ｎチャンネル電界効果トランジスタＮ１２のドレインが高電源電位ＶＣＣに維持される。ここで、Ｐチャンネル電界効果トランジスタＰ１１がオンすることで、抵抗Ｒ１１が高抵抗である場合においても、Ｎチャンネル電界効果トランジスタＮ１２のドレインを高電源電位ＶＣＣに急速に引き上げることが可能となり、高速動作を実現することができる。
【００２５】
また、低電源電位ＶＤＤおよび高電源電位ＶＣＣの両方が立ち上がっている場合、低電源電位ＶＤＤはインバータＩ１１、Ｉ１２を順次介してＮチャンネル電界効果トランジスタＮ１２のゲートに印加され、Ｎチャンネル電界効果トランジスタＮ１２がオンすることで、Ｎチャンネル電界効果トランジスタＮ１２のドレインはグランド電位ＧＮＤになり、インバータＩ１３の入力にグランド電位ＧＮＤが印加される。そして、インバータＩ１３の入力にグランド電位ＧＮＤが印加されると、インバータＩ１３の出力は高電源電位ＶＣＣになり、インバータＩ１４の入力に高電源電位ＶＣＣが与えられる。そして、インバータＩ１４の入力に高電源電位ＶＣＣが与えられると、インバータＩ１４の出力は低電源電位ＶＤＤになり、Ｎチャンネル電界効果トランジスタＮ１７がオフすることで、インバータＩ１３の出力は高電源電位ＶＣＣにそのまま維持され、出力信号ＶＯＵＴとして論理値‘１’が出力される。
【００２６】
一方、Ｎチャンネル電界効果トランジスタＮ１２のドレインがグランド電位ＧＮＤになると、Ｐチャンネル電界効果トランジスタＰ１２がオンし、Ｐチャンネル電界効果トランジスタＰ１２のドレインが高電源電位ＶＣＣになる。そして、Ｐチャンネル電界効果トランジスタＰ１２のドレインが高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ１３のゲートが高電源電位ＶＣＣになり、Ｎチャンネル電界効果トランジスタＮ１３がオンすることで、Ｎチャンネル電界効果トランジスタＮ１３のドレインはグランド電位ＧＮＤになり、Ｎチャンネル電界効果トランジスタＮ１２のドレインはグランド電位ＧＮＤをそのまま維持する。
【００２７】
一方、入力信号ＶＩＮとしてリセット信号ＰＯＲｎが与えられるものとする。なお、リセット信号ＰＯＲｎは、低電源電位ＶＤＤの電源系から入力され、低電源電位ＶＤＤが立ち上がってから機能するものとする。
そして、リセット信号ＰＯＲｎのレベルがロウの場合において、低電源電位ＶＤＤと高電源電位ＶＣＣの両方が立ち上がっている場合、インバータＩ１１の出力はハイレベルになり、Ｎチャンネル電界効果トランジスタＮ１５のゲートにはハイレベルが印加されることから、Ｎチャンネル電界効果トランジスタＮ１５はオンする。また、低電源電位ＶＤＤが立ち上がると、Ｎチャンネル電界効果トランジスタＮ１６はオンする。
【００２８】
そして、Ｎチャンネル電界効果トランジスタＮ１５、Ｎ１６がオンすると、Ｎチャンネル電界効果トランジスタＮ１４のドレインがグランド電位ＧＮＤになる。そして、Ｎチャンネル電界効果トランジスタＮ１４のドレインがグランド電位ＧＮＤになると、Ｐチャンネル電界効果トランジスタＰ１１のゲートがグランド電位ＧＮＤになり、Ｐチャンネル電界効果トランジスタＰ１１がオンする。そして、Ｐチャンネル電界効果トランジスタＰ１１がオンすると、Ｎチャンネル電界効果トランジスタＮ１２のドレインが高電源電位ＶＣＣに維持される。ここで、Ｐチャンネル電界効果トランジスタＰ１１がオンすることで、抵抗Ｒ１１が高抵抗である場合においても、Ｎチャンネル電界効果トランジスタＮ１２のドレインを高電源電位ＶＣＣに急速に引き上げることが可能となり、高速動作を実現することができる。
【００２９】
そして、Ｎチャンネル電界効果トランジスタＮ１２のドレインが高電源電位ＶＣＣになると、インバータＩ１３の入力端子には高電源電位ＶＣＣが印加される。そして、インバータＩ１３の入力端子に高電源電位ＶＣＣが印加されると、インバータＩ１３の出力端子からはグランド電位ＧＮＤが出力される。そして、インバータＩ１３の出力がグランド電位ＧＮＤになると、インバータＩ１４の入力にグランド電位ＧＮＤが印加され、インバータＩ１４の出力は高電源電位ＶＣＣになる。そして、インバータＩ１４の出力が高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ１７がオンすることで、インバータＩ１３の出力はグランド電位ＧＮＤにそのまま維持され、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００３０】
また、リセット信号ＰＯＲｎのレベルがロウの場合、インバータＩ１２の出力はロウレベルになり、Ｎチャンネル電界効果トランジスタＮ１２のゲートはロウレベルになることから、Ｎチャンネル電界効果トランジスタＮ１２はオフする。そして、Ｎチャンネル電界効果トランジスタＮ１２がオフすると、高電源電位ＶＣＣが抵抗Ｒ１１を介してＮチャンネル電界効果トランジスタＮ１２のドレインに印加される。
【００３１】
一方、リセット信号ＰＯＲｎのレベルがハイの場合、インバータＩ１２の出力はハイレベルになり、Ｎチャンネル電界効果トランジスタＮ１２のゲートはハイレベルになることから、Ｎチャンネル電界効果トランジスタＮ１２はオンする。そして、Ｎチャンネル電界効果トランジスタＮ１２がオンすると、グランド電位ＧＮＤがＮチャンネル電界効果トランジスタＮ１２のドレインに印加され、インバータＩ１３の入力にグランド電位ＧＮＤが印加される。そして、インバータＩ１３の入力にグランド電位ＧＮＤが印加されると、インバータＩ１３の出力は高電源電位ＶＣＣになり、インバータＩ１４の入力に高電源電位ＶＣＣが与えられる。そして、インバータＩ１４の入力に高電源電位ＶＣＣが与えられると、インバータＩ１４の出力は低電源電位ＶＤＤになり、Ｎチャンネル電界効果トランジスタＮ１７がオフすることで、インバータＩ１３の出力は高電源電位ＶＣＣにそのまま維持され、出力信号ＶＯＵＴとして論理値‘１’が出力される。
【００３２】
また、リセット信号ＰＯＲｎのレベルがハイの場合、インバータＩ１１の出力はロウレベルになり、Ｎチャンネル電界効果トランジスタＮ１５のゲートにはロウレベルが印加されることから、Ｎチャンネル電界効果トランジスタＮ１５はオフする。
また、Ｎチャンネル電界効果トランジスタＮ１２のドレインがグランド電位ＧＮＤになると、Ｐチャンネル電界効果トランジスタＰ１２がオンし、Ｐチャンネル電界効果トランジスタＰ１２のドレインが高電源電位ＶＣＣになる。そして、Ｐチャンネル電界効果トランジスタＰ１２のドレインが高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ１３のゲートが高電源電位ＶＣＣになり、Ｎチャンネル電界効果トランジスタＮ１３がオンすることで、Ｎチャンネル電界効果トランジスタＮ１３のドレインはグランド電位ＧＮＤになり、Ｎチャンネル電界効果トランジスタＮ１２のドレインはグランド電位ＧＮＤをそのまま維持する。
【００３３】
（第３実施形態）
図３は、本発明の第３実施形態に係るパワーオン検知回路の概略構成を示す回路図である。
図３において、インバータＩ２１、Ｉ２２、Ｉ２４は低電源電位ＶＤＤで動作することができる。そして、インバータＩ２１の出力端子はインバータＩ２２の入力端子に接続され、インバータＩ２２の出力端子はコンデンサＣ２１を介して接地されている。また、Ｎチャンネル電界効果トランジスタＮ２１のドレインは、Ｎチャンネル電界効果トランジスタＮ２２のゲートに接続されるとともに、インバータＩ２２の出力端子に接続され、Ｎチャンネル電界効果トランジスタＮ２２のドレインは、Ｎチャンネル電界効果トランジスタＮ２１のゲートに接続されるとともに、Ｎチャンネル電界効果トランジスタＮ２３を介してＰチャンネル電界効果トランジスタＰ２１のドレインに接続されている。また、Ｐチャンネル電界効果トランジスタＰ２１のドレインは、抵抗Ｒ２１を介して高電源電位ＶＣＣに接続され、Ｎチャンネル電界効果トランジスタＮ２３のゲートは低電源電位ＶＤＤに接続されている。
【００３４】
また、Ｐチャンネル電界効果トランジスタＰ２１、Ｐ２２のソースは高電源電位ＶＣＣに接続されている。また、Ｐチャンネル電界効果トランジスタＰ２１のドレインは、Ｐチャンネル電界効果トランジスタＰ２２のゲートおよびＮチャンネル電界効果トランジスタＮ２４のゲートに接続されている。また、Ｐチャンネル電界効果トランジスタＰ２２のドレインは、Ｐチャンネル電界効果トランジスタＰ２１のゲートに接続されている。
また、Ｎチャンネル電界効果トランジスタＮ２４のドレインは、インバータＩ２４の入力端子に接続され、インバータＩ２４の入力端子はコンデンサＣ２２を介して接地されている。また、インバータＩ２４の出力端子はＮチャンネル電界効果トランジスタＮ２５のゲートに接続され、Ｎチャンネル電界効果トランジスタＮ２５のドレインはインバータＩ２４の入力端子に接続されている。
【００３５】
そして、インバータＩ２１の入力端子には、入力信号ＶＩＮとして低電源電位ＶＤＤまたはリセット信号ＰＯＲｎを与えることができる。
そして、入力信号ＶＩＮとして低電源電位ＶＤＤが与えられるものとする。そして、低電源電位ＶＤＤが立ち上がり、高電源電位ＶＣＣが立ち上がっていない場合、低電源電位ＶＤＤはインバータＩ２１、Ｉ２２を順次介してＮチャンネル電界効果トランジスタＮ２２のゲートに印加され、Ｎチャンネル電界効果トランジスタＮ２２がオンする。そして、Ｎチャンネル電界効果トランジスタＮ２２がオンすると、Ｎチャンネル電界効果トランジスタＮ２２のドレインはグランド電位ＧＮＤになり、グランド電位ＧＮＤがＮチャンネル電界効果トランジスタＮ２３を介してＰチャンネル電界効果トランジスタＰ２１のドレインに印加され、さらにＰチャンネル電界効果トランジスタＰ２２のゲートおよびＮチャンネル電界効果トランジスタＮ２４のゲートに印加される。
【００３６】
ここで、高電源電位ＶＣＣは立ち上がっていないので、Ｐチャンネル電界効果トランジスタＰ２２のゲートにグランド電位ＧＮＤが印加された場合においても、Ｐチャンネル電界効果トランジスタＰ２２のドレイン電位は不定になる。そして、Ｐチャンネル電界効果トランジスタＰ２２のドレイン電位が不定の場合、インバータＩ２４の入力には、コンデンサＣ２２を介してグランド電位ＧＮＤが与えられる。そして、インバータＩ２４の入力にグランド電位ＧＮＤが与えられると、インバータＩ２４の出力は低電源電位ＶＤＤになり、Ｎチャンネル電界効果トランジスタＮ２５がオンすることで、インバータＩ２４の入力はグランド電位ＧＮＤにそのまま維持され、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００３７】
また、高電源電位ＶＣＣが立ち上がり、低電源電位ＶＤＤが立ち上がっていない場合、インバータＩ２２の出力は不定になる。そして、インバータＩ２２の出力が不定の場合、Ｎチャンネル電界効果トランジスタＮ２２のゲートにはコンデンサＣ２１を介してグランド電位ＧＮＤが与えられる。そして、Ｎチャンネル電界効果トランジスタＮ２２のゲートにグランド電位ＧＮＤが与えられると、Ｎチャンネル電界効果トランジスタＮ２２はオフする。そして、Ｎチャンネル電界効果トランジスタＮ２２がオフすると、高電源電位ＶＣＣが抵抗Ｒ２１を介してＰチャンネル電界効果トランジスタＰ２１のドレインに印加され、さらにＰチャンネル電界効果トランジスタＰ２２のゲートおよびＮチャンネル電界効果トランジスタＮ２４のゲートに印加される。
【００３８】
そして、高電源電位ＶＣＣがＮチャンネル電界効果トランジスタＮ２４のゲートに印加されると、Ｎチャンネル電界効果トランジスタＮ２４がオンし、インバータＩ２４の入力にグランド電位ＧＮＤが印加され、インバータＩ２４の出力は高電源電位ＶＣＣになる。そして、インバータＩ２４の出力が高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ２５がオンすることで、インバータＩ２４の入力はグランド電位ＧＮＤにそのまま維持され、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００３９】
また、Ｎチャンネル電界効果トランジスタＮ２４がオンすると、Ｎチャンネル電界効果トランジスタＮ２４のドレイン電位はグランド電位ＧＮＤになり、Ｐチャンネル電界効果トランジスタＰ２１のゲートにはグランド電位ＧＮＤが印加される。そして、Ｐチャンネル電界効果トランジスタＰ２１のゲートにグランド電位ＧＮＤが印加されると、Ｐチャンネル電界効果トランジスタＰ２１がオンする。そして、Ｐチャンネル電界効果トランジスタＰ２１がオンすると、Ｐチャンネル電界効果トランジスタＰ２１のドレインが高電源電位ＶＣＣに維持される。ここで、Ｐチャンネル電界効果トランジスタＰ２１がオンすることで、抵抗Ｒ２１が高抵抗である場合においても、Ｎチャンネル電界効果トランジスタＮ２１のドレインを高電源電位ＶＣＣに急速に引き上げることが可能となり、高速動作を実現することができる。
【００４０】
また、低電源電位ＶＤＤおよび高電源電位ＶＣＣの両方が立ち上がっている場合、低電源電位ＶＤＤはインバータＩ２１、Ｉ２２を順次介してＮチャンネル電界効果トランジスタＮ２２のゲートに印加され、Ｎチャンネル電界効果トランジスタＮ２２がオンする。そして、Ｎチャンネル電界効果トランジスタＮ２２がオンすると、Ｎチャンネル電界効果トランジスタＮ２２のドレインはグランド電位ＧＮＤになり、グランド電位ＧＮＤがＮチャンネル電界効果トランジスタＮ２３を介してＰチャンネル電界効果トランジスタＰ２１のドレインに印加され、さらにＰチャンネル電界効果トランジスタＰ２２のゲートおよびＮチャンネル電界効果トランジスタＮ２４のゲートに印加される。
【００４１】
そして、Ｐチャンネル電界効果トランジスタＰ２２のゲートにグランド電位ＧＮＤが印加されると、Ｐチャンネル電界効果トランジスタＰ２２のドレインは高電源電位ＶＣＣになり、インバータＩ２４の入力に高電源電位ＶＣＣが与えられる。そして、インバータＩ２４の入力に高電源電位ＶＣＣが与えられると、インバータＩ２４の出力は低電源電位ＶＤＤになり、Ｎチャンネル電界効果トランジスタＮ２５がオフすることで、インバータＩ２４の入力は高電源電位ＶＣＣにそのまま維持され、出力信号ＶＯＵＴとして論理値‘１’が出力される。
【００４２】
一方、入力信号ＶＩＮとしてリセット信号ＰＯＲｎが与えられるものとする。なお、リセット信号ＰＯＲｎは、低電源電位ＶＤＤの電源系から入力され、低電源電位ＶＤＤが立ち上がってから機能するものとする。
そして、リセット信号ＰＯＲｎのレベルがロウの場合において、低電源電位ＶＤＤと高電源電位ＶＣＣの両方が立ち上がっている場合、インバータＩ２２の出力はロウレベルになり、Ｎチャンネル電界効果トランジスタＮ２２がオフする。そして、Ｎチャンネル電界効果トランジスタＮ２２がオフすると、高電源電位ＶＣＣが抵抗Ｒ２１を介してＰチャンネル電界効果トランジスタＰ２１のドレインに印加され、さらにＰチャンネル電界効果トランジスタＰ２２のゲートおよびＮチャンネル電界効果トランジスタＮ２４のゲートに印加される。
【００４３】
そして、高電源電位ＶＣＣがＮチャンネル電界効果トランジスタＮ２４のゲートに印加されると、Ｎチャンネル電界効果トランジスタＮ２４がオンし、インバータＩ２４の入力にグランド電位ＧＮＤが印加され、インバータＩ２４の出力は高電源電位ＶＣＣになる。そして、インバータＩ２４の出力が高電源電位ＶＣＣになると、Ｎチャンネル電界効果トランジスタＮ２５がオンすることで、インバータＩ２４の入力はグランド電位ＧＮＤにそのまま維持され、出力信号ＶＯＵＴとして論理値‘０’が出力される。
【００４４】
また、Ｎチャンネル電界効果トランジスタＮ２４がオンすると、Ｎチャンネル電界効果トランジスタＮ２４のドレイン電位はグランド電位ＧＮＤになり、Ｐチャンネル電界効果トランジスタＰ２１のゲートにはグランド電位ＧＮＤが印加される。そして、Ｐチャンネル電界効果トランジスタＰ２１のゲートにグランド電位ＧＮＤが印加されると、Ｐチャンネル電界効果トランジスタＰ２１がオンする。そして、Ｐチャンネル電界効果トランジスタＰ２１がオンすると、Ｐチャンネル電界効果トランジスタＰ２１のドレインが高電源電位ＶＣＣに維持される。ここで、Ｐチャンネル電界効果トランジスタＰ２１がオンすることで、抵抗Ｒ２１が高抵抗である場合においても、Ｎチャンネル電界効果トランジスタＮ２１のドレインを高電源電位ＶＣＣに急速に引き上げることが可能となり、高速動作を実現することができる。
【００４５】
一方、リセット信号ＰＯＲｎのレベルがハイの場合、インバータＩ２２の出力はハイレベルになり、Ｎチャンネル電界効果トランジスタＮ２２のゲートはハイレベルになることから、Ｎチャンネル電界効果トランジスタＮ２２はオンする。そして、Ｎチャンネル電界効果トランジスタＮ２２がオンすると、Ｎチャンネル電界効果トランジスタＮ２２のドレインはグランド電位ＧＮＤになり、Ｎチャンネル電界効果トランジスタＮ２３を介してＰチャンネル電界効果トランジスタＰ２１のドレインに印加され、さらにＰチャンネル電界効果トランジスタＰ２２のゲートおよびＮチャンネル電界効果トランジスタＮ２４のゲートに印加される。
【００４６】
そして、Ｐチャンネル電界効果トランジスタＰ２２のゲートにグランド電位ＧＮＤが印加されると、Ｐチャンネル電界効果トランジスタＰ２２のドレインは高電源電位ＶＣＣになり、インバータＩ２４の入力に高電源電位ＶＣＣが与えられる。そして、インバータＩ２４の入力に高電源電位ＶＣＣが与えられると、インバータＩ２４の出力は低電源電位ＶＤＤになり、Ｎチャンネル電界効果トランジスタＮ２５がオフすることで、インバータＩ２４の入力は高電源電位ＶＣＣにそのまま維持され、出力信号ＶＯＵＴとして論理値‘１’が出力される。
【００４７】
（第４実施形態）
図４は、本発明の第４実施形態に係るパワーオン検知回路が適用されたレベル変換回路の概略構成を示す回路図である。
図４において、Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３２のソースは高電源電位ＶＣＣに接続されている。また、Ｐチャンネル電界効果トランジスタＰ３１のドレインは、Ｎチャンネル電界効果トランジスタＮ３１のドレインおよびＰチャンネル電界効果トランジスタＰ３２のゲートに接続されている。また、Ｐチャンネル電界効果トランジスタＰ３２のドレインは、Ｎチャンネル電界効果トランジスタＮ３２のドレインおよびＰチャンネル電界効果トランジスタＰ３１のゲートに接続されている。また、Ｎチャンネル電界効果トランジスタＮ３１、Ｎ３２のソースはＮチャンネル電界効果トランジスタＮ３３のドレインに接続されている。また、Ｐチャンネル電界効果トランジスタＰ３３のソースは高電源電位ＶＣＣに接続され、Ｐチャンネル電界効果トランジスタＰ３３のドレインは、Ｐチャンネル電界効果トランジスタＰ３２のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ３３のゲートはＮチャンネル電界効果トランジスタＮ３３のゲートに接続されている。また、Ｎチャンネル電界効果トランジスタＮ３１のゲートは、インバータＩ３１を介してＮチャンネル電界効果トランジスタＮ３２のゲートに接続されている。
【００４８】
なお、Ｐチャンネル電界効果トランジスタＰ３１、Ｐ３２およびＮチャンネル電界効果トランジスタＮ３１、Ｎ３２は、低電位を高電位に変換するレベルシフタとして動作し、Ｐチャンネル電界効果トランジスタＰ３３は、レベルシフタの出力電位を高電位に固定するプルアップトランジスタとして動作し、Ｎチャンネル電界効果トランジスタＮ３３は、レベルシフタに流れる貫通電流を遮断するリークカットトランジスタとして動作することができる。
【００４９】
そして、Ｎチャンネル電界効果トランジスタＮ３３のゲートおよびＰチャンネル電界効果トランジスタＰ３３のゲートには、図１から図３のいずれかの出力信号ＶＯＵＴを入力信号ＬＣｎとして与えることができる。
そして、低電位入力Ｉｎｐｕｔ＿Ｌは、Ｎチャンネル電界効果トランジスタＮ３１のゲートに入力されるとともに、インバータＩ３１に入力される。ここで、高電源電位ＶＣＣが立ち上がっている場合においても、低電源電位ＶＤＤが立ち上がっていない場合においては、出力信号ＶＯＵＴとして論理値‘０’が出力され、Ｎチャンネル電界効果トランジスタＮ３３はオフするとともに、Ｐチャンネル電界効果トランジスタＰ３３はオンする。このため、Ｐチャンネル電界効果トランジスタＰ３１およびＮチャンネル電界効果トランジスタＮ３１を貫通したり、Ｐチャンネル電界効果トランジスタＰ３２およびＮチャンネル電界効果トランジスタＮ３２を貫通したりして流れる貫通電流をＮチャンネル電界効果トランジスタＮ３３にて遮断することが可能となるとともに、Ｐチャンネル電界効果トランジスタＰ３２のドレイン電位をＰチャンネル電界効果トランジスタＰ３３にて高電源電位ＶＣＣにプルアップすることができ、レベルシフタの高電位出力Ｏｕｔｐｕｔ＿Ｈを高電源電位ＶＣＣに維持することができる。
【００５０】
そして、高電源電位ＶＣＣが立ち上がっている場合において、低電源電位ＶＤＤが立ち上がった場合、出力信号ＶＯＵＴとして論理値‘１’が出力され、Ｎチャンネル電界効果トランジスタＮ３３はオンするとともに、Ｐチャンネル電界効果トランジスタＰ３３はオフする。そして、低電位入力Ｉｎｐｕｔ＿ＬがＮチャンネル電界効果トランジスタＮ３１のゲートに入力されると、Ｎチャンネル電界効果トランジスタＮ３１がオンし、Ｎチャンネル電界効果トランジスタＮ３１のドレインがグランド電位ＧＮＤになる。そして、Ｎチャンネル電界効果トランジスタＮ３１のドレインがグランド電位ＧＮＤになると、Ｐチャンネル電界効果トランジスタＰ３２がオンする。
【００５１】
また、低電位入力Ｉｎｐｕｔ＿ＬはインバータＩ３１に入力されると、グランド電位ＧＮＤに変換された後、Ｎチャンネル電界効果トランジスタＮ３２のゲートに入力される。そして、グランド電位ＧＮＤがＮチャンネル電界効果トランジスタＮ３２のゲートに入力されると、Ｎチャンネル電界効果トランジスタＮ３２がオフする。そして、Ｐチャンネル電界効果トランジスタＰ３２がオンし、Ｎチャンネル電界効果トランジスタＮ３２がオフすると、Ｐチャンネル電界効果トランジスタＰ３２のドレインは高電源電位ＶＣＣになり、レベルシフタの高電位出力Ｏｕｔｐｕｔ＿Ｈとして高電源電位ＶＣＣが出力される。
【００５２】
（第５実施形態）
図５は、本発明の第５実施形態に係るパワーオン検知回路が適用されたレベル変換回路の概略構成を示す回路図である。
図５において、Ｐチャンネル電界効果トランジスタＰ４１のソースは低電源電位ＶＤＤに接続され、Ｐチャンネル電界効果トランジスタＰ４１のドレインはＮチャンネル電界効果トランジスタＮ４１のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ４１のゲートとＮチャンネル電界効果トランジスタＮ４１のゲートとは共通に接続されている。また、Ｎチャンネル電界効果トランジスタＮ４１のソースはＮチャンネル電界効果トランジスタＮ４２のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ４２のソースは低電源電位ＶＤＤに接続されている。また、Ｐチャンネル電界効果トランジスタＰ４２のドレインはＰチャンネル電界効果トランジスタＰ４１のドレインに接続され、Ｐチャンネル電界効果トランジスタＰ４２のゲートとＮチャンネル電界効果トランジスタＮ４２のゲートとは共通に接続されている。
【００５３】
なお、Ｐチャンネル電界効果トランジスタＰ４１およびＮチャンネル電界効果トランジスタＮ４１は、高電位を低電位に変換するレベルシフタとして動作し、Ｐチャンネル電界効果トランジスタＰ４２は、レベルシフタの出力電位を低電位に固定するプルアップトランジスタとして動作し、Ｎチャンネル電界効果トランジスタＮ４２は、レベルシフタに流れる貫通電流を遮断するリークカットトランジスタとして動作することができる。
【００５４】
そして、Ｎチャンネル電界効果トランジスタＮ４２のゲートおよびＰチャンネル電界効果トランジスタＰ４２のゲートには、図１から図３のいずれかの出力信号ＶＯＵＴを入力信号ＬＣｎとして与えることができる。
そして、高電位入力Ｉｎｐｕｔ＿Ｈは、Ｐチャンネル電界効果トランジスタＰ４１のゲートおよびＮチャンネル電界効果トランジスタＮ４１のゲートに入力される。ここで、低電源電位ＶＤＤが立ち上がっている場合においても、高電源電位ＶＣＣが立ち上がっていない場合においては、出力信号ＶＯＵＴとして論理値‘０’が出力され、Ｎチャンネル電界効果トランジスタＮ４２はオフするとともに、Ｐチャンネル電界効果トランジスタＰ４２はオンする。このため、Ｐチャンネル電界効果トランジスタＰ４１およびＮチャンネル電界効果トランジスタＮ４１を貫通して流れる貫通電流をＮチャンネル電界効果トランジスタＮ４２にて遮断することが可能となるとともに、Ｐチャンネル電界効果トランジスタＰ４１のドレイン電位をＰチャンネル電界効果トランジスタＰ４２にて低電源電位ＶＤＤにプルアップすることができ、レベルシフタの低電位出力Ｏｕｔｐｕｔ＿Ｌを低電源電位ＶＤＤに維持することができる。
【００５５】
そして、低電源電位ＶＤＤが立ち上がっている場合において、高電源電位ＶＣＣが立ち上がった場合、出力信号ＶＯＵＴとして論理値‘１’が出力され、Ｎチャンネル電界効果トランジスタＮ４２はオンするとともに、Ｐチャンネル電界効果トランジスタＰ４２はオフする。そして、高電位入力Ｉｎｐｕｔ＿ＨがＰチャンネル電界効果トランジスタＰ４１のゲートおよびＮチャンネル電界効果トランジスタＮ４１のゲートに入力されると、Ｎチャンネル電界効果トランジスタＮ４１がオンするとともに、Ｐチャンネル電界効果トランジスタＰ４１がオフし、Ｎチャンネル電界効果トランジスタＮ４１のドレインがグランド電位ＧＮＤになる。そして、Ｎチャンネル電界効果トランジスタＮ４１のドレインがグランド電位ＧＮＤになると、レベルシフタの低電位出力Ｏｕｔｐｕｔ＿Ｌとしてグランド電位ＧＮＤが出力される。
【００５６】
（第６実施形態）
図６は、本発明の第６実施形態に係るパワーオン検知回路の概略構成を示すブロック図である。
図６において、低電源電位ＶＤＤを発生させるＶＤＤ系、第１高電源電位ＶＣＣを発生させるＶＣＣ系、第２高電源電位ＶＣＣ２を発生させるＶＣＣ２系の３つの電源があるものとする。なお、低電源電位ＶＤＤ、第１高電源電位ＶＣＣおよび第２高電源電位ＶＣＣ２には、低電源電位ＶＤＤ＜第１高電源電位ＶＣＣ＜第２高電源電位ＶＣＣ２の関係があるものとする。
【００５７】
また、パワーオン検知回路ＰＤ１は、低電源電位ＶＤＤと第１高電源電位ＶＣＣの両方の立ち上がりを検知し、パワーオン検知回路ＰＤ２は、第１高電源電位ＶＣＣと第２高電源電位ＶＣＣ２の両方の立ち上がりを検知するもとする。なお、パワーオン検知回路ＰＤ１、ＰＤ２としては、図１から図３のいずれかのパワーオン検知回路を用いることができる。
【００５８】
そして、低電源電位ＶＤＤ、第１高電源電位ＶＣＣおよび第２高電源電位ＶＣＣ２の３系統分の電位の立ち上がりを検知する場合、パワーオン検知回路ＰＤ１の後段にパワーオン検知回路ＰＤ２を接続し、パワーオン検知回路ＰＤ１の出力をパワーオン検知回路ＰＤ２の入力として用いつつ、パワーオン検知回路ＰＤ１、ＰＤ２を動作させることができる。
なお、４つ以上の電源がある場合においても、パワーオン検知回路をＮ（Ｎは２以上の整数）段接続し、Ｎ段目のパワーオン検知回路は、Ｎ番目に大きい電位と（Ｎ＋１）番目に大きい電位の立ち上がりを検知することで、４系統以上の電位の立ち上がりを検知することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係るパワーオン検知回路の概略構成を示すブロック図。
【図２】本発明の第２実施形態に係るパワーオン検知回路の概略構成を示す回路図。
【図３】本発明の第３実施形態に係るパワーオン検知回路の概略構成を示す回路図。
【図４】本発明の第４実施形態に係るパワーオン検知回路が適用されたレベル変換回路の概略構成を示す回路図。
【図５】本発明の第５実施形態に係るパワーオン検知回路が適用されたレベル変換回路の概略構成を示す回路図。
【図６】本発明の第６実施形態に係るパワーオン検知回路の概略構成を示すブロック図。
【符号の説明】
【００６０】
ＬＳ  レベルシフタ、ＫＩ  入力回路、ＫＯ  出力回路、Ｌ１、Ｌ２  ラッチ回路、Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２  コンデンサ、Ｒ１、Ｒ１１、Ｒ２１  抵抗、Ｉ１１〜Ｉ１４、Ｉ２１〜Ｉ２４、Ｉ３１  インバータ、Ｎ１１〜Ｎ１７、Ｎ２１〜Ｎ２５、Ｎ３１〜Ｎ３３、Ｎ４１、Ｎ４２  Ｎチャンネル電界効果トランジスタ、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１〜Ｐ３３、Ｐ４１、Ｐ４２  Ｐチャンネル電界効果トランジスタ、ＰＤ１、ＰＤ２  パワーオン検知回路
【図１】
2009260804.tif 000003
【図２】
2009260804.tif 000004
【図３】
2009260804.tif 000005
【図４】
2009260804.tif 000006
【図５】
2009260804.tif 000007
【図６】
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