(57)【要約】【課題】試験時間を短縮することが可能な半導体試験装置を実現する。【解決手段】ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、電源電圧が予め設定された閾値電圧に到達したことを検出して検出信号を出力する電圧検出部と、閾値電圧を設定する演算制御部と検出信号に基づいて試験を開始する試験実行部とを備える。【選択図】  図１
2009075046.tif 000002
【特許請求の範囲】
【請求項１】
ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、
前記電源電圧が予め設定された閾値電圧に到達したことを検出して検出信号を出力する電圧検出部と、
前記閾値電圧を設定する演算制御部と、
前記検出信号に基づいて前記試験を開始する試験実行部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、
前記電源電圧が予め設定された閾値電圧に到達したことを検出して検出信号を出力する電圧検出部と、
前記閾値電圧を設定し、試験開始信号を出力する演算制御部と、
前記検出信号と前記試験開始信号に基づいて前記試験を開始する試験実行部と
を備えたことを特徴とする半導体試験装置。
【請求項３】
前記電圧検出部が、
前記閾値電圧を出力するＤＡ変換器と、
前記閾値電圧と前記電源電圧を比較するコンパレータとから構成されることを特徴とする
請求項１または請求項２に記載の半導体試験装置。
【請求項４】
ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、
前記電源電圧が入力されデジタルデータとして出力するＡＤ変換器と、
前記デジタルデータに基づいて前記電源電圧が予め設定された閾値電圧に到達したことを検出して試験開始信号を出力する演算制御部と、
前記試験開始信号に基づいて前記試験を開始する試験実行部と
を備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）に電源電圧を供給して試験を行う半導体試験装置に関し、特に試験時間を短縮することが可能な半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、ＤＵＴであるＩＣ（Integrated Circuit）またはＬＳＩ（Large Scale Integration）にパターンと呼ばれる信号を入力し、ＤＵＴからの出力信号を期待値パターンと比較することにより、良否を判定する。
【０００３】
半導体試験装置での試験時間は、試験対象となるデバイスを製造する半導体メーカの利益に影響する。すなわち、限られた時間において試験時間が長くなれば試験可能なデバイス数は少なくなり、試験時間が短くなれば試験可能なデバイス数は多くなるためである。一方、デバイスの不良を検出するために試験項目はあまり削れず、試験時間の短縮は困難となっている場合が多い。
【０００４】
従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開２００６−１３８８４４号公報
【０００６】
図４はこのような従来の半導体試験装置を示す構成ブロック図である。図４において、演算制御部１はＣＰＵ（Central Processing Unit）やメモリ等で構成され、テストプログラムに応じてＤＵＴ１００への電源電圧の供給および試験開始等のシーケンス制御を行う。
【０００７】
電源発生部２はＤＵＴ１００へ電源電圧を供給する。試験実行部３はパターン発生器、ピンエレクトロニクス等から構成され、演算制御部１からの試験開始信号により、試験を実行する。
【０００８】
演算制御部１の制御信号出力端子は電源発生部２の入力端子に接続され、演算制御部１の試験開始信号出力端子は試験実行部３の入力端子に接続される。電源発生部２の出力端子はＤＵＴ１００の電源端子に接続され、試験実行部３の出力端子はＤＵＴ１００の入力端子に接続される。演算制御部１、電源発生部２および試験実行部３は半導体試験装置５０を構成している。
【０００９】
図４に示す従来例の動作を図５を用いて説明する。図５はＤＵＴ１００に供給する電源電圧波形と試験開始の関係を説明する説明図である。例えば、ＤＵＴ１００の機能を試験するファンクションテストが開始されると、演算制御部１はテストプログラムに従って、まずＤＵＴ１００に電源電圧を供給するために電源発生部２へ制御信号を出力する。
【００１０】
電源発生部２は制御信号を受信すると、テストプログラムで設定されている電源電圧をＤＵＴ１００へ供給する。図５（ａ）の実線で示すように、電源発生部２からの出力電圧は”電源ＯＮ”から徐々に設定電圧に向かって変化していく。
【００１１】
また、電源発生部２からの出力電圧が設定電圧に到達するまでの時間は、電源発生部２からＤＵＴ１００までの経路の抵抗とＤＵＴ１００の入力容量から求まる時定数となる。このため、図５（ａ）の点線で示すように、電源発生部２からＤＵＴ１００までの経路の抵抗、または、ＤＵＴ１００の入力容量が大きい場合には、設定電圧に到達するまでの時間が長くなる。
【００１２】
演算制御部１はテストプログラムで設定されている時間Ｔ１だけ待った後に、図５（ｂ）に示すように、試験実行部３へ試験開始信号を出力する。試験開始信号を受信した試験実行部３は、ＤＵＴ１００へ試験信号を出力して試験を開始する。
【００１３】
電源ＯＮしてから試験開始信号を出力するまでの待ち時間Ｔ１は、ＤＵＴ１００の入力容量のばらつきを考慮したマージンを前述の時定数に加算した時間となっている。
【００１４】
この結果、演算制御部１が電源発生部２を制御してＤＵＴ１００へ電源電圧を供給し、テストプログラムで設定された時間だけ待った後に試験実行部３へ試験開始信号を出力し、この試験開始信号を受信した試験実行部３がＤＵＴ１００へ試験信号を出力して試験を開始することにより、ＤＵＴ１００の入力容量のばらつきを考慮した待ち時間を設定できるので、十分に電源電圧が安定した状態で試験することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、図４および図５に示す従来例では、ＤＵＴ１００に供給している電源電圧が設定された待ち時間Ｔ１よりも早く設定電圧に到達した場合でも、待ち時間Ｔ１は必ず待つことになり、試験時間が長くなるという問題点があった。
従って本発明が解決しようとする課題は、試験時間を短縮することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、
前記電源電圧が予め設定された閾値電圧に到達したことを検出して検出信号を出力する電圧検出部と、前記閾値電圧を設定する演算制御部と、前記検出信号に基づいて前記試験を開始する試験実行部とを備えたことを特徴とする。
【００１７】
請求項２記載の発明は、
ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、
前記電源電圧が予め設定された閾値電圧に到達したことを検出して検出信号を出力する電圧検出部と、前記閾値電圧を設定し、試験開始信号を出力する演算制御部と、前記検出信号と前記試験開始信号に基づいて前記試験を開始する試験実行部とを備えたことを特徴とする。
【００１８】
請求項３記載の発明は、
請求項１または請求項２に記載の半導体試験装置において、
前記電圧検出部が、
前記閾値電圧を出力するＤＡ変換器と、前記閾値電圧と前記電源電圧を比較するコンパレータとから構成されることを特徴とする。
【００１９】
請求項４記載の発明は、
ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、
前記電源電圧が入力されデジタルデータとして出力するＡＤ変換器と、前記デジタルデータに基づいて前記電源電圧が予め設定された閾値電圧に到達したことを検出して試験開始信号を出力する演算制御部と、前記試験開始信号に基づいて前記試験を開始する試験実行部とを備えたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば次のような効果がある。
請求項１〜４の発明によれば、ＤＵＴに電源電圧を供給して試験を行う半導体試験装置において、電源電圧が予め設定された閾値電圧に到達したことを検出して試験を開始することにより、余分な待ち時間を作らずに試験を開始できるので、試験時間を短縮することが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置の一実施例を示す構成ブロック図であり、図４と共通する部分には同一の符号を付けている。
【００２２】
図１において、ＤＡＣ（Digital to Analog Converter）４は、演算制御部１から設定されるデジタルデータをアナログ電圧に変換して出力する。コンパレータ５は電源発生部２からの出力とＤＡＣ４の出力を比較してＨＩレベルまたはＬＯレベルの比較結果信号を出力する。ＡＮＤ回路６は演算制御部１からの試験開始信号とコンパレータ５からの比較結果信号のＡＮＤ（論理積）をとった信号を出力する。
【００２３】
演算制御部１の制御信号出力端子は電源発生部２の入力端子に接続され、演算制御部１の試験開始信号出力端子はＡＮＤ回路６の一方の入力端子に接続される。演算制御部１のデータ出力端子はＤＡＣ４の入力端子に接続され、ＤＡＣ４の出力端子はコンパレータ５の反転入力端子に接続される。
【００２４】
電源発生部２の出力端子はコンパレータ５の非反転入力端子およびＤＵＴ１００の電源端子にそれぞれ接続され、コンパレータ５の出力端子はＡＮＤ回路６の他方の入力端子に接続される。ＡＮＤ回路６の出力端子は試験実行部３の入力端子に接続され、試験実行部３の出力端子はＤＵＴ１００の入力端子に接続される。
【００２５】
ＤＡＣ４およびコンパレータ５は電圧検出部４０を構成し、演算制御部１、電源発生部２、試験実行部３、ＡＮＤ回路６および電圧検出部４０は半導体試験装置５１を構成している。
【００２６】
図１に示す実施例の動作を図２を用いて説明する。図２はＤＵＴ１００に供給する電源電圧波形と試験開始の関係を説明する説明図である。ＤＵＴ１００の機能を試験するファンクションテストが開始されると、演算制御部１はテストプログラムに従って、まずＤＡＣ４へ閾値電圧を設定する。
【００２７】
そして、従来例と同様に、演算制御部１はＤＵＴ１００に電源電圧を供給するために電源発生部２へ制御信号を出力する。電源発生部２は制御信号を受信すると、テストプログラムで設定されている電源電圧をＤＵＴ１００へ供給する。図２（ａ）に示すように、電源発生部２からの出力電圧は”電源ＯＮ”から徐々に設定電圧に向かって変化していく。
【００２８】
演算制御部１は電源発生部２へ制御信号を出力すると共に、図２（ｂ）に示すように、ＨＩレベルの試験開始信号をＡＮＤ回路６へ出力する。コンパレータ５はＤＡＣ４の出力である閾値電圧と電源発生部２の出力電圧を比較し、もし、電源発生部２の出力電圧が閾値電圧より大きくなった場合は、ＨＩレベルの検出信号をＡＮＤ回路６へ出力する（図２（ｃ））。
【００２９】
ＡＮＤ回路６は２つの入力端子の電圧レベルがそれぞれＨＩレベルになると、出力信号をＨＩレベルにする。ＡＮＤ回路６からの出力信号を受信した試験実行部３は、ＤＵＴ１００へ試験信号を出力して試験を開始する。
【００３０】
この結果、ＤＵＴ１００へ供給する電圧のレベルを電圧検出部４０で検出し、この電圧検出部４０からの検出信号と演算制御部１からの試験開始信号に基づいて試験を開始することにより、余分な待ち時間を作らずに試験を開始できるので、試験時間を短縮することが可能になる。
【００３１】
図３は本発明に係る半導体試験装置の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。図１に示す実施例と異なる点は、電源発生部２に内蔵されているＡＤＣ（Analog to Digital Converter）２ａを用いてＤＵＴ１００へ供給する電圧のレベルを検出していることである。
【００３２】
ＡＤＣ２ａの入力端子は電源発生部２の出力端子に接続され、ＡＤＣ２ａの出力端子は演算制御部１のデータ入力端子に接続される。
【００３３】
図３に示す他の実施例の動作を説明する。ＤＵＴ１００の機能を試験するファンクションテストが開始されると、演算制御部１はテストプログラムに従って、ＤＵＴ１００に電源電圧を供給するために電源発生部２へ制御信号を出力する。
【００３４】
電源発生部２は制御信号を受信すると、テストプログラムで設定されている電源電圧をＤＵＴ１００へ供給する。ＡＤＣ２ａは電源発生部２からの出力電圧をモニタする。そして、演算制御部１がＡＤＣ２ａから電圧値をデジタルデータとして読み込み、予め設定されている閾値電圧と比較する。
【００３５】
もし、電源発生部２の出力電圧が閾値電圧より大きくなった場合には、演算制御部１は試験開始信号を試験実行部３へ出力する。演算制御部１からの試験開始信号を受信した試験実行部３は、ＤＵＴ１００へ試験信号を出力して試験を開始する。
【００３６】
この結果、ＤＵＴ１００へ供給する電圧のレベルをＡＤＣ２ａで検出し、演算制御部１でＡＤＣ２ａからのデジタルデータと予め設定されている閾値電圧とを比較して、電源発生部２の出力電圧が閾値電圧より大きくなった場合に試験を開始することにより、余分な待ち時間を作らずに試験を開始できるので、試験時間を短縮することが可能になる。
【００３７】
なお、図１に示す実施例において、電圧検出部４０をＤＡＣ４およびコンパレータ５で構成しているが、必ずしもこのように限定される必要はなく、電圧を検出できる回路であればよい。
【００３８】
また、図１に示す実施例において、ＡＮＤ回路６を試験実行部３に内蔵してもよい。
【００３９】
また、図１に示す実施例において、コンパレータ５およびＡＮＤ回路６のそれぞれの入出力の論理レベルは一例を示すものであり、必ずしもこのように限定される必要はなく、本発明の趣旨を逸脱しない範囲であれば論理レベルは自由に変えてよい。
【００４０】
また、図１に示す実施例において、演算制御部１からの試験開始信号とコンパレータ５からの検出信号の両方に基づいて試験実行部３が試験を開始しているが、必ずしもこのように限定される必要はなく、コンパレータ５からの検出信号のみを用いて試験を開始するようにしてもよい。
【００４１】
この場合、ＡＮＤ回路６は不必要となり、コンパレータ５の出力端子が試験実行部３に接続されることになる。演算制御部１からの試験開始信号も不必要となる。
【００４２】
また、図３に示す実施例において、ＡＤＣ２ａが電源発生部２に内蔵されているが、必ずしもこのように限定される必要はなく、電源発生部２の外部にあってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】ＤＵＴに供給する電源電圧波形と試験開始の関係を説明する説明図である。
【図３】本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。
【図４】従来の半導体試験装置を示す構成ブロック図である。
【図５】ＤＵＴに供給する電源電圧波形と試験開始の関係を説明する説明図である。
【符号の説明】
【００４４】
１  演算制御部
２  電源発生部
２ａ  ＡＤＣ
３  試験実行部
４  ＤＡＣ
５  コンパレータ
６  ＡＮＤ回路
４０  電圧検出部
５０，５１  半導体試験装置
１００  ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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