(57)【要約】  【課題】  オーミックコンタクト抵抗やシート抵抗を低減した，電界効果トランジスタ及びその簡易な製造方法を提供する。  【解決手段】  障壁層を有する電界効果トランジスタであって，前記電界効果トランジスタは，障壁層表面に，シリコンなどの堆積物層を有する，トランジスタにより解決される。この堆積物層により，オーミックコンタクト抵抗やシート抵抗を低減できる。また，シリコンなどは容易に堆積させることができるので，特性に優れた電界効果トランジスタを簡易に製造できることとなる。  【選択図】  図２
2009272574.tif 000002
【特許請求の範囲】
【請求項１】
障壁層を有する電界効果トランジスタであって，
前記障壁層表面に障壁層表面の堆積物層を有し，
前記障壁層表面の堆積物層は，ドナー型不純物の堆積物又は正の固定電荷を有する材料の堆積物層である，
トランジスタ。
【請求項２】
前記障壁層表面の堆積物層は，シリコンの堆積物層である，
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記障壁層表面の堆積物層は，シリコンの蒸着物層である，
請求項１に記載の電界効果トランジスタ。
【請求項４】
前記障壁層表面の堆積物層は，シリコンの堆積物層であり，
前記シリコンの堆積物層は，
シートキャリア濃度を増加させるために十分な量のシリコンが前記障壁層表面に堆積した,
請求項１に記載の電界効果トランジスタ。
【請求項５】
前記障壁層を有する電界効果トランジスタは，
障壁層を有するＧａＮ系へテロ接合電界効果トランジスタである，
請求項１に記載の電界効果トランジスタ。
【請求項６】
前記障壁層を有する電界効果トランジスタは，
前記障壁層表面に設けられたオーミック電極をさらに含み，
前記オーミック電極は，
前記障壁層表面の堆積物層が堆積された後に形成される，
請求項１に記載の電界効果トランジスタ。
【請求項７】
前記障壁層を有する電界効果トランジスタは，
前記障壁層表面に設けられた電極をさらに含み，
前記障壁層表面の堆積物層は，
前記障壁層の表面を覆うように堆積し，トランジスタの表面制御層として機能する,
請求項１に記載の電界効果トランジスタ。
【請求項８】
前記障壁層を有する電界効果トランジスタは，
前記障壁層表面に設けられた電極をさらに含み，
前記障壁層表面の堆積物層は，
前記電極及び前記障壁層の表面を覆うように堆積し，トランジスタ表面の表面制御層として機能する，
請求項１に記載の電界効果トランジスタ。
【請求項９】
さらに基板を有し，
前記障壁層は，基板上に設けられ，
前記基板は，プラスチック製の基板である，
請求項１に記載の電界効果トランジスタ。
【請求項１０】
前記障壁層は，窒化物半導体により形成され，
前記窒化物半導体は，チャネル層よりもバンドギャップの大きい半導体である，
請求項１に記載の電界効果トランジスタ。
【請求項１１】
前記窒化物半導体は，ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ又はＡｌＧａＩｎＮである
請求項１０に記載の電界効果トランジスタ。
【請求項１２】
障壁層表面の堆積物層は，オーミック電極の下部にのみ設けられ，ゲート電極の下部には設けられず，
前記オーミック電極の下部にのみ設けられた堆積物層により，コンタクト抵抗が低下する，
請求項１に記載の電界効果トランジスタ。
【請求項１３】
障壁層表面の堆積物層は，オーミック電極の下部と，ゲート電極の下部とでは，異なる堆積物からなる
請求項１に記載の電界効果トランジスタ。
【請求項１４】
障壁層，前記障壁層表面に形成された堆積物層，及び前記障壁層表面に形成された電極を有する電界効果トランジスタの製造方法であって，
前記堆積物層は，ドナー型不純物からなる層又は正の固定電荷を有する材料からなる層であり，
前記障壁層を形成した後に，
前記堆積物層及び前記電極を形成する，
電界効果トランジスタの製造方法。
【請求項１５】
前記堆積物層は，シリコンからなる層であり，
前記電極を形成する際に，前記堆積物層を形成する，
請求項１４に記載の電界効果トランジスタの製造方法。
【請求項１６】
障壁層，前記障壁層表面に形成された堆積物層，及び前記障壁層表面に形成された電極を有する電界効果トランジスタの製造方法であって，
前記堆積物層による表面ポテンシャルを低下させ，２次元電子ガスが増加してシート抵抗を減少させるために，ドナー型不純物又は正の固定電荷を有する材料を堆積させ，一方，前記堆積物層による表面ポテンシャルを上昇させ，２次元電子ガスが減少してシート抵抗を増加させるために，アクセプタ型不純物又は負の固定電荷を有する材料を堆積させ，堆積物の種類や割合により電気特性を制御する，
電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，障壁層表面に，シリコン蒸着物など有するＧａＮ系電界効果トランジスタ及びその製造方法などに関する。
【背景技術】
【０００２】
ヘテロ接合電界効果トランジスタ（ＦＥＴ）は，ヘテロ界面に形成される二次元電子ガスを電流輸送チャネルとするトランジスタである。そして，へテロ界面は，物性の異なる２つの半導体結晶からなる界面である。電界効果トランジスタの出力電流密度を大きくすることで，デバイス特性を向上させることができる。このため，二次元電子ガスチャネルのシート抵抗を小さくすること，及びソース及びドレイン電極のオーミックコンタクト抵抗を小さくすることは，重要となる。これは，出力電流密度を決めるドレイン−ソース電極間の総抵抗がコンタクト抵抗とシート抵抗との和で決まるためである。
【０００３】
ヘテロ接合ＦＥＴとして，ＧａＮ系ＦＥＴが知られている。ＧａＮ系ＦＥＴの中で最も一般的な構造は，ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴである（例えば，特開２００３−２５８００５参照）。このＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは，分極電界効果によって高い二次元電子ガス濃度を得ることができる。しかしながら，ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴの場合，オーミック電極を形成するＡｌＧａＮ又はＧａＮがワイドバンドギャップ半導体である。このため，低抵抗なオーミック接合を得ることが困難である。このように高いオーミックコンタクト抵抗を有するソース，ドレイン電極により，ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴの出力電流密度が小さくなり，扱うことができる出力も小さくなるという問題がある。
【０００４】
また，高速及び高周波化を達成するため，ＡｌＧａＮ障壁層を薄くすることも考えられる。しかしながら，ＡｌＧａＮ障壁層を薄くすると，表面空乏化により二次元電子ガスが消失するという問題がある。
【０００５】
このような問題を解決するため，特開２００７−２３４９８６号公報（特許文献１）には，トランジスタ表面にＳｉＮ絶縁膜が形成されたＧａＮ系ＦＥＴが開示されている。また，特開２００７−３１１５３７号公報（特許文献２）には，障壁層の表面にＳｉＮ絶縁膜が形成されたＧａＮ系ＦＥＴが開示されている。これらのＧａＮ系ＦＥＴは，上記の問題を解決するものであり，優れたＦＥＴである。
【０００６】
しかしながら，ＳｉＮ膜は，絶縁膜である。このため，ＳｉＮ絶縁膜の膜厚を大きくすると，オーミックコンタクト抵抗が増加するという問題がある。また，薄いＳｉＮ絶縁膜をパッシベーション（保護膜形成）した場合，出力電流のコラプス現象やラグ現象などが発生することがある。さらに，これらの文献では，ＳｉＮ絶縁膜をＣａｔ−ＣＶＤ法という特殊な堆積方法により形成している。しかしながら，Ｃａｔ−ＣＶＤ法は，汎用的な方法ではなく，かつ製造プロセスが増えるという問題がある。さらに，Ｃａｔ−ＣＶＤ法は，危険なシランガスを用いるため，安全性の面で問題が生じうる。
【特許文献１】特開２００７−２３４９８６号公報
【特許文献２】特開２００７−３１１５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は，オーミックコンタクト抵抗を低減できるＦＥＴを提供することを目的とする。本発明は，これにより再現性が高く，信頼性の高いＦＥＴを提供することを目的とする。
【０００８】
本発明は，シート抵抗を低減できるＦＥＴを提供することを目的とする。
【０００９】
本発明は，電流コラプス現象やラグ現象を抑え，動作が安定し，性能に優れたＦＥＴを簡便に製造できるＦＥＴの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は，基本的には，ＧａＮ系へテロ接合ＦＥＴなどにおいて，障壁層表面にＳｉなどのドナー型不純物又は正の固定電荷を有する材料を堆積したことにより，ＦＥＴのデバイス特性を向上させることができるという知見に基づくものである。具体的に説明すると，Ｓｉなどの堆積物層を障壁層表面に形成することにより，障壁層表面のポテンシャルを制御できた。一般に，ＡｌＧａＮ障壁層は表面ポテンシャルが非常に高いため，良好なオーミック電極を形成するのが難しい。Ｓｉ堆積物層は，この障壁層のポテンシャルを下げるものであると考えられる。これによりオーミックコンタクト抵抗を低減できると考えられる。
【００１１】
本発明の第１の側面は，障壁層を有する電界効果トランジスタに関する。そして，電界効果トランジスタは，障壁層表面に，ドナー型不純物又は正の固定電荷を有する材料の堆積物層を有する。この堆積物層により，オーミックコンタクト抵抗やシート抵抗を低減できる。
【００１２】
本発明の第１の側面の好ましいパターンは，障壁層表面の堆積物層がシリコン堆積物層である。障壁層表面の堆積物層は，シリコンの蒸着物により形成された層であることが好ましい。後述する実施例により実証されたとおり，障壁層表面に形成されたシリコン堆積物層により，オーミックコンタクト抵抗やシート抵抗を低減できる。また，ＦＥＴの障壁層表面のうち，オーミック電極やゲート電極が形成されていない部分にドナー型不純物又は正の固定電荷を有する材料を堆積させることで，二次元電子ガスを増加させることができ，シート抵抗を減少させることができる。よって，本発明は，シートキャリア濃度を増加させるために十分な量のシリコンが前記障壁層表面に堆積したものが好ましい。
【００１３】
本発明の第１の側面の好ましいパターンは，実施例において実証されたとおり，ＧａＮ系へテロ接合電界効果トランジスタである。このパターンに，先に説明したあらゆるパターンを組み合わせてもよい。
【００１４】
本発明の第１の側面の好ましいパターンは，電界効果トランジスタが，障壁層表面に設けられたオーミック電極をさらに含む。そして，オーミック電極は，堆積物層が形成された後に形成される。これにより，オーミックコンタクト抵抗の低い電極を実現できる。このパターンに，先に説明したあらゆるパターンを組み合わせてもよい。
【００１５】
本発明の第１の側面の好ましいパターンは，電界効果トランジスタが，障壁層表面に設けられた電極をさらに含む。そして，障壁層表面の堆積物層は，障壁層の表面を覆うようにシリコンなどが堆積したものであり，トランジスタ表面の表面制御層として機能するものである。表面制御層は，２次元電子ガスの増加を誘起するなど障壁層の表面特性を変化させるものである。この堆積物層は，トランジスタ表面と絶縁膜との間に形成させ，表面制御層又は界面制御層として機能させてもよい。なお，表面制御層は，電極表面をも覆ってもかまわない。これは，特開２００７−３１１５３７号公報における絶縁膜に替えて，ドナー型不純物の堆積物層を表面制御層として用いるものである。本発明の堆積物層は室温でも形成できる。本発明では，ＰＥＴ基板などのプラスチック基板を用いてもＦＥＴを製造できることとなる。したがって，絶縁膜に比べると，堆積物層は容易に形成することができる。
【００１６】
本発明の第１の側面の好ましいパターンは，障壁層が，チャネル層よりもバンドギャップの大きい窒化物半導体により形成されるものである。具体的な障壁層は，ＡｌＧａＮ層，ＡｌＮ層，ＩｎＡｌＮ層，又はＡｌＧａＩｎＮ層である。これらの中で好ましい障壁層は，ＡｌＧａＮ障壁層である。このパターンに，先に説明したあらゆるパターンを組み合わせてもよい。
【００１７】
本発明の第１の側面の好ましいパターンは，障壁層表面の堆積物層は，オーミック電極の下部にのみ設けられ，ゲート電極の下部には設けられないものである。そして，オーミック電極の下部に設けられた堆積物層により，コンタクト抵抗が低下する。このパターンに，先に説明したあらゆるパターンを組み合わせてもよい。本発明の第１の側面の好ましいパターンは，障壁層表面の堆積物層は，オーミック電極の下部と，ゲート電極の下部とでは，異なる堆積物からなるものである。この場合，オーミック電極の下部には，シリコン堆積物層などが設けられるものが好ましい。このように，オーミック電極の下部とゲート電極の下部とで異なる不純物を堆積させることで，電界効果トランジスタの性能を制御できる。
【００１８】
本発明の第２の側面は，障壁層，障壁層表面に形成された堆積物層，及び障壁層表面に形成された電極を有する電界効果トランジスタの製造方法に関する。ここで，堆積物層は，ドナー型不純物からなる層である。そして，障壁層を形成した後に，堆積物層及び電極を形成する。この電界効果トランジスタとして先に説明した第１の側面におけるあらゆるパターンを組み合わせたものを用いることができる。本発明の第２の側面の好ましいパターンは，電極を形成する際に，堆積物層を形成するものである。すなわち，電極を形成する際に，連続してシリコンなどを堆積させることができる。これにより，本発明によれば，簡便に性能に優れた電界効果トランジスタを製造できることとなる。
【００１９】
シリコンなどのドナー型不純物を蒸着法，ＣＶＤ（化学気相蒸着）法，ＭＢＥ（分子線エピタキシャル）法やスパッタ法など，汎用的な様々な方法を用いて堆積させることができる。これにより，デバイス特性を向上させた上でＧａＮ系へテロ接合電界効果トランジスタにとってより適当な絶縁膜を選択できる。このため，コラプス現象やラグ現象の防止とデバイス特性の向上を同時に達成することが期待できる。
【００２０】
本発明の第３の側面は，障壁層，前記障壁層表面に形成された堆積物層，及び前記障壁層表面に形成された電極を有する電界効果トランジスタの製造方法に関する。そして，堆積物層による表面ポテンシャルを低下させ，２次元電子ガスが増加してシート抵抗を減少させるために，ドナー型不純物又は正の固定電荷を有する材料を堆積させる。一方，前記堆積物層による表面ポテンシャルを上昇させ，２次元電子ガスが減少してシート抵抗を増加させるために，アクセプタ型不純物又は負の固定電荷を有する材料を堆積させ，堆積物の種類や割合により電気特性を制御する。
【発明の効果】
【００２１】
本発明によれば，オーミックコンタクト抵抗を低減できるＦＥＴを提供できる。本発明は，これにより再現性が高く，信頼性の高いＦＥＴを提供することができる。
【００２２】
本発明によれば，シート抵抗を低減できるＦＥＴを提供できる。
【００２３】
本発明は，障壁層の表面にシリコンなどを堆積させ表面特性を制御する。これにより，デバイス特性を向上させた上でＧａＮ系へテロ接合電界効果トランジスタにとってより適当な絶縁膜を選択できる。このため，コラプス現象やラグ現象の防止とデバイス特性の向上を同時に達成することが期待できる。よって，本発明によれば，性能に優れたＦＥＴを簡便に製造できるＦＥＴの製造方法を提供できる。
【発明を実施するための最良の形態】
【００２４】
（１．ヘテロ接合ＦＥＴ）
ＦＥＴの基本構造，製造方法，及び製造装置は，たとえば，特開２００７−２３４９８６号公報や特開２００７−３１１５３７号公報に記載のものを適宜用いればよい。以下，図面に従って，本発明の具現例について説明する。
【００２５】
（１．１．ヘテロ接合ＦＥＴの概要）
図１は，ヘテロ接合ＦＥＴを表す概略図である。図１に示されるように，ヘテロ接合ＦＥＴ１は，基板２と，基板上に設けられたバッファ層３と，バッファ層上に設けられたチャネル層４と，チャネル層上に設けられた障壁層５とを含む。図１に示されるように，この具現例に係るヘテロ接合ＦＥＴは，ソース電極６，ゲート電極７，ドレイン電極８が設けられている。なお，バッファ層は存在しなくてもよい。また，図中９は，堆積物層を示す。なお，ヘテロ界面は，チャネル層と，障壁層との間で形成される。また，ＦＥＴがスペーサー層を具備する場合，ヘテロ界面はチャネル層とスペーサー層との間で形成される。
【００２６】
（１．２．基板）
基板としては，ＦＥＴに用いられる公知の基板を採用できる。基板として，サファイア，ＳｉＣ，Ｓｉ，ＳＯＩ（絶縁膜上に形成した単結晶シリコンを基板としたもの），ＧａＮ，ＡｌＮがあげられ，これらの中で好ましい基板はサファイアである。なお，本発明では，Ｃａｔ−ＣＶＤ法などを用いる必要がないため，プラスチック基板など高温処理できない基板にも適用できるので汎用性が高い。すなわち，Ｃａｔ−ＣＶＤ法などでは，一般に基板温度を３００℃〜４００℃とした状態で膜を堆積する。しかしながら，本発明の方法では，室温であってもシリコン堆積物層などを形成できる。よって，本発明では，ＰＥＴ基板などのプラスチック基板を用いてもＦＥＴを製造できることとなる。
【００２７】
（１．３．バッファ層）
バッファ層は，緩衝層とも呼ばれる層である。サファイア基板とＧａＮは，格子定数の差が約１６．３％と大きい。このため，サファイア基板に直接ＧａＮ層（チャネル層）を成長させるとＧａＮ層に積層欠陥又は構造欠陥が発生し，高品質な結晶を得られない。このような事態を避けるため，基板とＧａＮ層との間にバッファ層が設けられることが好ましい。バッファ層の組成は，ＡｌＮのほかＧａＮ系ヘテロ接合ＦＥＴに用いられる公知のバッファ層の組成を採用できる。バッファ層の膜厚は，特に限定されないが，１０ｎｍ〜１０００ｎｍがあげられ，好ましくは１００ｎｍ〜５００ｎｍであり，より好ましくは２００ｎｍ〜４００ｎｍであり，更に好ましくは２５０ｎｍ〜３５０ｎｍである。なお，各層の膜厚は，例えば，成長時間と成長速度を適宜調整することにより制御できる。
【００２８】
（１．４．チャネル層）
チャネル層は，ヘテロ界面を形成する層である。チャネル層の組成として，ＧａＮ又はＩｎＧａＮ，ＡｌＧａＮがあげられる。これらの中では，ＧａＮが好ましい。ＩｎＧａＮの組成をＩｎＸＧａ１−ＸＮとすると，Ｘとして０．０００１〜０．２があげられ，好ましくは０．００１〜０．０５である。チャネル層の膜厚として，１０ｎｍ〜１０μｍがあげられ，好ましくは１０ｎｍ〜３μｍであり，より好ましくは１０ｎｍ〜２μｍである。窒化ガリウム（ＧａＮ）をチャネル層としたトランジスタは，ＧａＮのバンドギャップが約３．４ｅＶと大きいため，高い出力を得ることができ，また，高耐圧動作が可能である。
【００２９】
（１．６．障壁層）
障壁層は，チャネル層にくらべバンドギャップの大きな層である。本発明のヘテロ接合ＦＥＴにおいて，障壁層は窒化物系半導体層があげられる。具体的な障壁層は，ＡｌＧａＮ障壁層又はＡｌＮ障壁層，ＩｎＡｌＮ障壁層，又はＡｌＧａＩｎＮ障壁層である。
【００３０】
障壁層の膜厚は，特に限定されない。ＡｌＧａＮ障壁層の場合，たとえば，５〜５０ｎｍがあげられ，５ｎｍ〜２０ｎｍが好ましい。ＡｌＮ障壁層の場合０．１ｎｍ〜２０ｎｍがあげられ，好ましくは０．５ｎｍ〜１０ｎｍであり，より好ましくは０．５ｎｍ〜５ｎｍである。ＡｌＮ障壁層の膜厚が３ｎｍを超えるとＡｌＮ障壁層の結晶性が悪くなるが，本発明ではそのような結晶性に劣る障壁層であっても適宜用いることができる。ＡｌＮ層の膜厚として０．１ｎｍ〜３ｎｍがあげられ，０．５ｎｍ〜３ｎｍでもよく，１ｎｍ〜３ｎｍでもよく，０．５ｎｍ〜２．５ｎｍでもよく，０．５ｎｍ〜２ｎｍでもよい。このような薄い障壁層は，通常のヘテロ接合ＦＥＴでは用いられない。なお，チャネル層と障壁層との間には，公知のスペーサー層が設けられてもよい。
【００３１】
（１．７．電極）
本発明のヘテロ接合ＦＥＴに用いられる電極として，ヘテロ接合ＦＥＴに用いられる公知の電極を採用できる。このような電極は，ソース電極６，ゲート電極７，ドレイン電極８からなるものがあげられる。
【００３２】
（１．８.堆積物層）
本発明では，ＦＥＴが，ドナー型不純物又は正の固定電荷を有する材料からなる堆積物層を有する。ドナー型不純物又は正の固定電荷を有する材料として，ＧａＮヘテロ接合ＦＥＴに対してはシリコンがあげられる。本発明の堆積物層は，たとえば蒸着などで形成される。このように蒸着などで堆積されたシリコンなどは，多結晶又はアモルファス状となる。シリコンは，障壁層のポテンシャルを減少させるために十分な量が障壁層表面に堆積されるものが好ましい。シリコンは，二次元電子ガス濃度を増加させるために十分な量が障壁層表面に堆積されるものが好ましい。すなわち，障壁層のポテンシャルを減少させることで，オーミックコンタクト抵抗を低減できる。堆積物層を形成する方法は，蒸着法，ＣＶＤ法，ＭＢＥ法，やスパッタ法など汎用的な様々な方法を用いることができる。ただし，ＲＦスパッタ法により堆積物層を形成するためには，プラズマパワーなどを調整し，プラズマダメージを抑えた条件とすることが好ましい。
【００３３】
本発明の電界効果トランジスタは，障壁層表面に，堆積物層を有する。この堆積物層により，オーミックコンタクト抵抗やシート抵抗を低減できる。
【００３４】
また，ＦＥＴの障壁層表面のうち，オーミック電極やゲート電極が形成されていない部分にドナー型不純物や正の固定電荷を有する材料を堆積させることで，二次元電子ガスを増加させることができ，シート抵抗を減少させることができる。特に，ＡｌＧａＮ障壁層の上にＳｉ堆積物層を設け，その上に適切な絶縁膜を形成することで，電流コラプス現象を効果的に抑制できる。この絶縁膜として、ハフニウム酸化物（ＨｆＯ２），及び酸化アルミニウム（Ａｌ２Ｏ３）があげられる。これらの絶縁膜は，シリコンを含まないため，２次元電子ガス密度はあまり増加しないと考えられる。このため，本発明の堆積物層と組合わせた場合に，良好な特性を有することが期待される。
【００３５】
本発明の第１の側面の好ましいパターンは，オーミック電極が，堆積物層が堆積された後に形成さるものである。これにより，オーミックコンタクト抵抗の低い電極を実現できる。Ｓｉ堆積層などにより電界効果トランジスタの電気的特性を向上させた上で，効果的なゲート絶縁膜を導入し，これによりゲートラグやゲートリークの問題を効果的に防止できる。このようなゲート絶縁膜は，誘電率が高く，大きなバンドギャップを有するものである。
【００３６】
本発明の第１の側面の好ましいパターンは，電界効果トランジスタが，障壁層表面に設けられた電極をさらに含む。そして，堆積物層は，電極及び障壁層の表面を覆い，トランジスタ表面の表面制御層として機能するものである。これは，特開２００７−３１１５３７号公報における絶縁膜に替えて，シリコンなどの堆積物層を表面制御層として用いるものである。後述する図６に示されるように，表面制御層がないものと，本発明のＳｉ膜，及び上記公報に開示されたＳｉＮ膜とを比較すると，表面制御層がないものに比べてＳｉ膜又はＳｉＮ膜が形成されたものの方が，シート抵抗が低くなる。そして，Ｓｉ膜及びＳｉＮ膜は同じ程度のシート抵抗値となる。しかも，ＳｉＮ絶縁膜に比べると，堆積物層は容易に形成することができる。
【００３７】
図２は，本発明の電界効果トランジスタの例を示す図である。図２に示されるように，障壁層表面を覆うようにＳｉを堆積させ，Ｓｉ膜を形成し，電極を形成した後，ＦＥＴ表面を覆うようにさらにＳｉ保護膜を形成してもよい。前者のＳｉ膜の膜厚として，１ｎｍ〜１０ｎｍがあげられる。また，後者の膜厚として，１ｎｍ〜１０ｎｍがあげられる。図１０は，障壁層全体に堆積物層が存在し，さらに電極表面に堆積物層が存在する電界効果トランジスタを示す概念図である。図１０に示されるように障壁層全体に堆積物層をもうけてもよい。なお，堆積物層は，電極表面を覆わないものであってもよい。図１１は，オーミック電極下に堆積物層が存在し，ゲート電極の下には堆積物層が存在しない電界効果トランジスタを示す概念図である。たとえば，高耐圧用途の電界効果トランジスタでは，シート抵抗が高くてもよいため，このような構成を有する電界効果トランジスタを良好に用いることができる。すなわち，本発明の電界効果トランジスタは，オーミック電極下に堆積物層が存在し，ゲート電極の下には堆積物層が存在しなくてもよい。また，ゲート電極の下に堆積物層が存在し，オーミック電極の下に堆積物層が存在しなくてもよい。特にオーミック電極の下にのみ堆積物層が存在するものは，本発明の好ましい態様である。このような構成を採用することにより，コンタクト抵抗を効果的に下げることができる。さらには，オーミック電極の下とゲート電極の下とで堆積物が異なるようにしてもよい。すなわち，本発明は，堆積物により表面ポテンシャルを制御する。よって，たとえば，ゲート電極の下に表面ポテンシャルを増加させるような堆積物層を形成し，オーミック電極の下に表面ポテンシャルを減少させるような堆積物層を形成してもよい。また，ゲート電極の下に表面ポテンシャ増加させるような堆積物層を形成してもよい。ゲート電極の下に表面ポテンシャルを増加させるような堆積物層を形成することで，ノーマリオフ型の電界効果トランジスタを作製することができる。
【００３８】
（２．製造方法）
本発明の第２の側面は，障壁層，障壁層表面に形成された堆積物層，及び障壁層表面に形成された電極を有する電界効果トランジスタの製造方法に関する。基本的には，先に説明したとおり，公知の方法を用いることで，本発明の電界効果トランジスタを製造できる。ここで，堆積物層は，ドナー型不純物からなる層又は正の固定電荷を有する材料の層である。具体的にはシリコンの蒸着物からなる層である。そして，障壁層を形成した後に，堆積物層及び電極を形成する。この電界効果トランジスタとして先に説明した第１の側面におけるあらゆるパターンを組み合わせたものを用いることができる。本発明の第２の側面の好ましいパターンは，電極を形成する際に，堆積物層を形成するものである。電極を形成する際に，シリコンなどを連続して堆積させることができる。これにより，本発明によれば，簡便に性能に優れた電界効果トランジスタを製造できることとなる。
【００３９】
シリコンなどを蒸着法，ＣＶＤ法，ＭＢＥ法やスパッタ法(成膜条件による)など汎用的な様々な方法を用いて堆積させることができる。よって，本発明では，デバイスの設計自由度が高まる。本発明は，障壁層の表面にシリコンなどを堆積させ表面特性を制御する。これにより，デバイス特性を向上させた上でＧａＮ系へテロ接合電界効果トランジスタにとってより適当な絶縁膜を選択できる。このため，コラプス現象やラグ現象の防止とデバイス特性の向上を同時に達成することが期待できる。
【００４０】
また，本発明の別の態様は，堆積物の種類や割合により電気特性を制御する電界効果トランジスタの製造方法があげられる。具体的には，表面ポテンシャルを低下させ，２次元電子ガスが増加してシート抵抗を減少させるために，ドナー型不純物又は正の固定電荷を有する材料を堆積物として堆積させる。一方，表面ポテンシャルを上昇させ，２次元電子ガスが減少してシート抵抗を増加させるために，アクセプタ型不純物又は負の固定電荷を有する材料を堆積物として堆積させる。アクセプタ型不純物又は負の固定電荷を有する材料は適切なものを適宜用いることができる。アクセプタ型不純物又は負の固定電荷を有する材料として，ＧａＮ系へテロ接合ＦＥＴに対し，カーボンＣ，亜鉛Ｚｎ，及びマグネシウムＭｇがあげられる。具体的には、カーボンなどを蒸着することで，表面ポテンシャルを高めることができると考えられる。
【実施例１】
【００４１】
シリコン堆積物層の評価−１−
図３に示す各層を形成した。この各層の製造工程は，基本的には先に説明した公知文献に開示された方法に従って行った。図３に示されるように，基板としてサファイア基板を用いた。サファイア基板上に，高温で成長させた（ＨＴ）ＡｌＮバッファ層を形成した。バッファ層の膜厚は，３００ｎｍとした。バッファ層上にＧａＮチャネル層を形成した。チャネル層の膜厚は１０００ｎｍとした。チャネル層にＡｌＮスペーサー層を形成した。スペーサー層の膜厚は，１．３ｎｍとした。Ａｌ０．４Ｇａ０．６Ｎ障壁層を形成した。障壁層の膜厚は，５ｎｍ〜２０ｎｍとした。
【００４２】
さらに，蒸着により２ｎｍ〜１０ｎｍの膜厚を有するシリコン層を形成した。一方，比較例として，Ｃａｔ−ＣＶＤにより２ｎｍのＳｉＮ層を形成したものを製造した。また，シリコン層やＳｉＮ層を形成しないものも準備した。
【００４３】
図４は，ＡｌＧａＮ層の膜厚を５ｎｍ，１０ｎｍ，１２ｎｍ及び１５ｎｍと変化させた際の，２次元電子ガス密度を示すグラフである。図４から，ＡｌＧａＮ層の膜厚が変化した場合であっても，シリコン層を形成することにより２次元電子ガス密度が高まることがわかる。また，シリコン層により２次元電子ガス密度が高まる効果は，ＳｉＮ層と同程度であることがわかる。
【００４４】
図５は，ＡｌＧａＮ層の膜厚を５ｎｍ，１０ｎｍ，１２ｎｍ及び１５ｎｍと変化させた際の，ホール効果測定から求めた電子の移動度を示すグラフである。図５から，電子の移動度は，シリコン層を形成した場合と，ＳｉＮ層を形成した場合とでと同程度であることがわかる。
【００４５】
図６は，ＡｌＧａＮ層の膜厚を５ｎｍ，１０ｎｍ，１２ｎｍ及び１５ｎｍと変化させた際の，シート抵抗を示すグラフである。図６から，ＡｌＧａＮ層の膜厚が変化した場合であっても，シリコン層を形成することによりシート抵抗を低減できることがわかる。また，シリコン層によりシート抵抗を低減できる効果は，ＳｉＮ層と同程度であることがわかる。また，図６から，シリコン層の膜厚が厚くなってもシート抵抗が増加しないことがわかる。
【実施例２】
【００４６】
シリコン堆積物層の評価−２−
ＧａＮチャネル層の膜厚を１５００ｎｍとし，Ａｌ０．４Ｇａ０．６Ｎ障壁層の膜厚を２０ｎｍとした以外は，実施例１と同様にして各層を形成した。さらに，蒸着により５ｎｍの膜厚を有するシリコン層を形成した。一方，比較例として，Ｃａｔ−ＣＶＤにより４ｎｍのＳｉＮ層を形成したものを製造した。また，シリコン層やＳｉＮ層を形成しないものも準備した。
【００４７】
図７は，２次元電子ガス密度を示すグラフである。図７から，シリコン層を形成することにより２次元電子ガス密度が高まることがわかる。また，シリコン層により２次元電子ガス密度が高まる効果は，ＳｉＮ層と同程度であることがわかる。
【００４８】
図８は，ホール効果測定から求めた電子の移動度を示すグラフである。図８から，電子の移動度は，シリコン層を形成した場合と，ＳｉＮ層を形成した場合とで同程度であることがわかる。
【００４９】
図９は，シート抵抗を示すグラフである。図９から，シリコン層を形成することによりシート抵抗を低減できることがわかる。また，シリコン層によりシート抵抗を低減できる効果は，ＳｉＮ層と同程度であることがわかる。
【産業上の利用可能性】
【００５０】
本発明は，電界効果トランジスタなどに関する。
【図面の簡単な説明】
【００５１】
【図１】図１は，ヘテロ接合ＦＥＴを表す概略図である。
【図２】図２は，本発明の電界効果トランジスタの例を示す図である。
【図３】図３は，実施例において形成した層を説明するための図である。
【図４】図４は，ＡｌＧａＮ層の膜厚を５ｎｍ，１０ｎｍ，１２ｎｍ及び１５ｎｍと変化させた際の，２次元電子ガス密度を示すグラフである。
【図５】図５は，ＡｌＧａＮ層の膜厚を５ｎｍ，１０ｎｍ，１２ｎｍ及び１５ｎｍと変化させた際の，ホール効果測定から求めた電子の移動度を示すグラフである。
【図６】図６は，ＡｌＧａＮ層の膜厚を５ｎｍ，１０ｎｍ，１２ｎｍ及び１５ｎｍと変化させた際の，シート抵抗を示すグラフである。
【図７】図７は，２次元電子ガス密度を示すグラフである。
【図８】図８は，ホール効果測定から求めた電子の移動度を示すグラフである。
【図９】図９は，シート抵抗を示すグラフである。
【図１０】図１０は，障壁層全体に堆積物層が存在し，さらに電極表面に堆積物層が存在する電界効果トランジスタを示す概念図である。
【図１１】図１１は，オーミック電極下に堆積物層が存在し，ゲート電極の下には堆積物層が存在しない電界効果トランジスタを示す概念図である。
【符号の説明】
【００５２】
１  ヘテロ接合ＦＥＴ；    ２  基板；    ３  バッファ層；    ４  チャネル層４；  ５  障壁層５；    ６  ソース電極；    ７  ゲート電極；    ８  ドレイン電極；    ９  堆積物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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