(57)【要約】【課題】アンテナエラーを低減すること等が可能なセルライブラリ等を提供する。【解決手段】セルライブラリに含まれるセル３０は、セル３０の内部に信号を入力するための入力ピン３２と、セル３０の左辺と入力ピン３２との間に配置され、最上層以外の配線層の配線の配置を防止するための仮想的な第１の障害物３４と、第１の障害物３４を挟んでセル３０の左辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の第２の障害物３５、３６と、を含む。【選択図】図６
2009260109.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計に用いられるセルライブラリであって、
前記セルライブラリに含まれているセルが、
前記セルの内部に信号を入力するための入力ピンと、
前記セルの一辺と前記入力ピンとの間に配置され、最上層以外の配線層の配線の配置を防止するための仮想的な第１の障害物と、
前記第１の障害物を挟んで前記一辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の第２の障害物と、
を含む、セルライブラリ。
【請求項２】
請求項１において、
前記入力ピンが、第１層又は第２層の配線層に配置されている、セルライブラリ。
【請求項３】
半導体集積回路を設計するためにコンピュータが実行する方法であって、
請求項１又は２記載のセルライブラリに含まれる前記セルを配置するステップと、
前記セルの外部から前記第１の障害物上を通過して前記セル内の前記入力ピン上まで延在する最上層の配線層の配線を配置するステップと、
前記最上層の配線層の配線と前記入力ピンとの間を接続する最上層以外の１つ又は複数の配線層の配線並びに１つ又は複数のコンタクトを配置するステップと、
を含む、半導体集積回路の設計方法。
【請求項４】
請求項３記載の半導体集積回路の設計方法によって設計された半導体集積回路であって、
前記入力ピンが、前記一辺から所定の距離離れて形成されており、
前記最上層の配線層の配線が、前記セルの外部から前記一辺を通過して前記セルの前記入力ピン上まで延在するように形成されており、
前記最上層の配線層の配線と前記入力ピンとの間を接続する最上層以外の１つ又は複数の配線層の配線並びに１つ又は複数のコンタクトが形成されていること
を特徴とする、半導体集積回路。
【請求項５】
請求項４において、
前記所定の距離が、前記第１の障害物の大きさ及び／又は位置に応じた距離である、半導体集積回路。
【請求項６】
半導体集積回路を設計するためにコンピュータに実行させるためのプログラムであって、
請求項１又は２記載のセルライブラリに含まれる前記セルを配置する手順と、
前記セルの外部から前記第１の障害物上を通過して前記セル内の前記入力ピン上まで延在する最上層の配線層の配線を配置する手順と、
前記最上層の配線層の配線と前記入力ピンとの間を接続する最上層以外の１つ又は複数の配線層の配線並びに１つ又は複数のコンタクトを配置する手順と、
を前記コンピュータに実行させる、半導体集積回路の設計プログラム。
【請求項７】
半導体集積回路の設計に用いられるセルライブラリであって、
前記セルライブラリに含まれているセルが、
最上層の配線層に配置され、前記セルの内部に信号を入力するための入力ピンと、
前記入力ピンを挟んで前記セルの一辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の障害物と、
前記入力ピンに接続され、最上層の配線層に配置された第１の配線と、
前記一辺から所定の第１の距離離れた位置且つ最上層よりも下の配線層に配置された１つ又は複数の第２の配線と、
前記第１の配線並びに前記１つ又は複数の第２の配線間を接続する１つ又は複数のコンタクトと、
を含む、セルライブラリ。
【請求項８】
請求項７記載のセルライブラリを作成するためにコンピュータが実行する方法であって、
前記一対の障害物を前記一辺に沿って配置するステップと、
最上層以外の配線層の配線の配置を防止するための仮想的な第２の障害物を前記一対の障害物間且つ前記一辺から所定の第２の距離離れた位置に配置するステップと、
前記入力ピンを前記一対の障害物間且つ前記一辺と前記第２の障害物との間の最上層の配線層に配置するステップと、
前記入力ピンに接続され前記第２の障害物上を通過する前記第１の配線を最上層の配線層に配置するステップと、
前記１つ又は複数の第２の配線を前記一辺から前記所定の第１の距離離れた位置且つ最上層よりも下の配線層に配置するステップと、
前記第１の配線並びに前記１つ又は複数の第２の配線間を接続する１つ又は複数のコンタクトを配置するステップと、
を含む、セルライブラリの作成方法。
【請求項９】
請求項８において、
前記第２の障害物を削除するステップを更に含む、セルライブラリの作成方法。
【請求項１０】
請求項８又は９において、
前記所定の第１の距離が、前記入力ピン及び前記第２の障害物の大きさ及び／又は位置に応じた距離であり、
前記所定の第２の距離が、前記入力ピンの大きさ及び／又は位置に応じた距離である、セルライブラリの作成方法。
【請求項１１】
請求項７記載のセルライブラリを作成するためにコンピュータに実行させるためのプログラムであって、
前記一対の障害物を前記セルの辺に沿って配置する手順と、
最上層以外の配線層の配線の配置を防止するための仮想的な第２の障害物を前記一対の障害物間且つ前記一辺から所定の第２の距離離れた位置に配置する手順と、
前記入力ピンを前記一対の障害物間且つ前記一辺と前記第２の障害物との間の最上層の配線層に配置する手順と、
前記入力ピンに接続され前記第２の障害物上を通過する前記第１の配線を最上層の配線層に配置する手順と、
前記１つ又は複数の第２の配線を前記一辺から前記所定の第１の距離離れた位置且つ最上層よりも下の配線層に配置する手順と、
前記第１の配線並びに前記１つ又は複数の第２の配線間を接続する１つ又は複数のコンタクトを配置する手順と、
を前記コンピュータに実行させる、セルライブラリの作成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計に用いられるセルライブラリ並びにその作成方法及び作成プログラム、半導体集積回路並びにその設計方法及び設計プログラムに関する。
【背景技術】
【０００２】
ＡＳＩＣなどの半導体集積回路の設計においては、トランジスタレベルのレイアウトまで済んでいるハードマクロ（マクロ、マクロセル、セル等とも言う。）がライブラリとして予め用意され、そのようなマクロを配置することにより半導体集積回路の設計が行われる。
【０００３】
一般に、マクロの入力ピンは、マクロの外周部の下層（例えば、第１層、第２層等）の配線層に設けられる場合が多い。そして、入力ピンから入力トランジスタまでは、任意の配線層の配線によって接続される。
【０００４】
半導体集積回路の製造においては、配線層や絶縁層を堆積させエッチングにより所定のパターンに形成するというプロセスが多用されており、エッチングの１つの典型としてプラズマエッチングが多用されている。ここで、配線層をプラズマエッチングによりエッチングして所定のパターンの配線を形成しようとしたとき、そのエッチングを行うときの最上位にある配線パターンに電荷が与えられる。その配線パターンがトランジスタのゲートにつながっていて、かつリークの経路が存在しない場合に、その与えられた電荷によって生じる異常電圧によりトランジスタのゲート絶縁膜が破壊されることがある。このような現象は、アンテナ効果と呼ばれている。
【０００５】
関連する技術として、下記の特許文献１には、半導体集積回路を構成するセルを用いた自動配置配線方法において、帯電防止の保護回路を有するフィルセルを配置したセル間に生じた隙間に配置させることを特徴とする半導体集積回路のレイアウト方法が掲載されている。特許文献１掲載の技術によれば、アンテナ効果を防止することができるが、フィルセルを配置する必要があり、また、フィルセルとアンテナ効果が発生する配線とを接続する必要がある。
【０００６】
【特許文献１】特開２００１−２３７３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、フィルセルのような回路を配置することなく、アンテナエラーを低減すること等が可能なセルライブラリ並びにその作成方法及び作成プログラム、半導体集積回路並びにその設計方法及び設計プログラムを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、
半導体集積回路の設計に用いられるセルライブラリであって、
前記セルライブラリに含まれているセルが、
前記セルの内部に信号を入力するための入力ピンと、
前記セルの一辺と前記入力ピンとの間に配置され、最上層以外の配線層の配線の配置を防止するための仮想的な第１の障害物と、
前記第１の障害物を挟んで前記一辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の第２の障害物と、
を含む、セルライブラリに関係する。
【０００９】
本発明によれば、セルの入力ピンに接続される配線が最上層の配線層を通過するようにすることができる。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴ（turn around time）を短くすることができるようになる。
【００１０】
また本発明に係るセルライブラリでは、
前記入力ピンが、第１層又は第２層の配線層に配置されているようにすることができる。
【００１１】
また本発明は、
半導体集積回路を設計するためにコンピュータが実行する方法であって、
本発明に係るセルライブラリに含まれる前記セルを配置するステップと、
前記セルの外部から前記第１の障害物上を通過して前記セル内の前記入力ピン上まで延在する最上層の配線層の配線を配置するステップと、
前記最上層の配線層の配線と前記入力ピンとの間を接続する最上層以外の１つ又は複数の配線層の配線並びに１つ又は複数のコンタクトを配置するステップと、
を含む、半導体集積回路の設計方法に関係する。
【００１２】
本発明によれば、セルの入力ピンに接続される配線を最上層の配線層を通過するように配置することができる。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴを短くすることができるようになる。
【００１３】
また本発明は、
本発明に係る半導体集積回路の設計方法によって設計された半導体集積回路であって、
前記入力ピンが、前記一辺から所定の距離離れて形成されており、
前記最上層の配線層の配線が、前記セルの外部から前記一辺を通過して前記セルの前記入力ピン上まで延在するように形成されており、
前記最上層の配線層の配線と前記入力ピンとの間を接続する最上層以外の１つ又は複数の配線層の配線並びに１つ又は複数のコンタクトが形成されていること
を特徴とする、半導体集積回路に関係する。
【００１４】
本発明によれば、セルの入力ピンに接続される配線が最上層の配線層に配置されている。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴを短くすることができるようになる。
【００１５】
また本発明に係るセルライブラリでは、
前記所定の距離が、前記第１の障害物の大きさ及び／又は位置に応じた距離であるようにすることができる。
【００１６】
また本発明は、
半導体集積回路を設計するためにコンピュータに実行させるためのプログラムであって、
本発明に係るセルライブラリに含まれる前記セルを配置する手順と、
前記セルの外部から前記第１の障害物上を通過して前記セル内の前記入力ピン上まで延在する最上層の配線層の配線を配置する手順と、
前記最上層の配線層の配線と前記入力ピンとの間を接続する最上層以外の１つ又は複数の配線層の配線並びに１つ又は複数のコンタクトを配置する手順と、
を前記コンピュータに実行させる、半導体集積回路の設計プログラムに関係する。
【００１７】
本発明によれば、セルの入力ピンに接続される配線を最上層を通過するように配置することができる。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴを短くすることができるようになる。
【００１８】
また本発明は、
半導体集積回路の設計に用いられるセルライブラリであって、
前記セルライブラリに含まれているセルが、
最上層の配線層に配置され、前記セルの内部に信号を入力するための入力ピンと、
前記入力ピンを挟んで前記セルの一辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の障害物と、
前記入力ピンに接続され、最上層の配線層に配置された第１の配線と、
前記一辺から所定の第１の距離離れた位置且つ最上層よりも下の配線層に配置された１つ又は複数の第２の配線と、
前記第１の配線並びに前記１つ又は複数の第２の配線間を接続する１つ又は複数のコンタクトと、
を含む、セルライブラリに関係する。
【００１９】
本発明によれば、セルの入力ピンが最上層の配線層に設けられている。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴを短くすることができるようになる。
【００２０】
また本発明は、
本発明に係るセルライブラリを作成するためにコンピュータが実行する方法であって、
前記一対の障害物を前記一辺に沿って配置するステップと、
最上層以外の配線層の配線の配置を防止するための仮想的な第２の障害物を前記一対の障害物間且つ前記一辺から所定の第２の距離離れた位置に配置するステップと、
前記入力ピンを前記一対の障害物間且つ前記一辺と前記第２の障害物との間の最上層の配線層に配置するステップと、
前記入力ピンに接続され前記第２の障害物上を通過する前記第１の配線を最上層の配線層に配置するステップと、
前記１つ又は複数の第２の配線を前記一辺から前記所定の第１の距離離れた位置且つ最上層よりも下の配線層に配置するステップと、
前記第１の配線並びに前記１つ又は複数の第２の配線間を接続する１つ又は複数のコンタクトを配置するステップと、
を含む、セルライブラリの作成方法に関係する。
【００２１】
本発明によれば、セルの入力ピンを最上層の配線層に設けたセルを容易に作成することができる。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴを短くすることができるようになる。
【００２２】
また本発明に係るセルライブラリの作成方法では、
前記第２の障害物を削除するステップを更に含むようにすることができる。
【００２３】
また本発明に係るセルライブラリの作成方法では、
前記所定の第１の距離が、前記入力ピン及び前記第２の障害物の大きさ及び／又は位置に応じた距離であり、
前記所定の第２の距離が、前記入力ピンの大きさ及び／又は位置に応じた距離であるようにすることができる。
【００２４】
また本発明は、
本発明に係るセルライブラリを作成するためにコンピュータに実行させるためのプログラムであって、
前記一対の障害物を前記セルの辺に沿って配置する手順と、
最上層以外の配線層の配線の配置を防止するための仮想的な第２の障害物を前記一対の障害物間且つ前記一辺から所定の第２の距離離れた位置に配置する手順と、
前記入力ピンを前記一対の障害物間且つ前記一辺と前記第２の障害物との間の最上層の配線層に配置する手順と、
前記入力ピンに接続され前記第２の障害物上を通過する前記第１の配線を最上層の配線層に配置する手順と、
前記１つ又は複数の第２の配線を前記一辺から前記所定の第１の距離離れた位置且つ最上層よりも下の配線層に配置する手順と、
前記第１の配線並びに前記１つ又は複数の第２の配線間を接続する１つ又は複数のコンタクトを配置する手順と、
を前記コンピュータに実行させる、セルライブラリの作成プログラムに関係する。
【００２５】
本発明によれば、セルの入力ピンを最上層の配線層に設けたセルを容易に作成することができる。これにより、アンテナエラーが発生し難くすることができるようになる。また、ＴＡＴを短くすることができるようになる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。また同一の構成要素には同一の参照番号を付して説明を省略する。
【００２７】
１．  比較例
１．１  セル
図１は、本発明の比較例に係るセルライブラリに含まれるセルの平面図である。このセル１０は、所定の機能を実現するための機能ブロック１１と、セル１０の左辺に設けられ、セル１０の外部からセル１０の内部に信号を入力するための入力ピン１２と、機能ブロック１１と入力ピン１２との間を接続する配線１３と、入力ピン１２を挟んでセル１０の図中左辺に沿って設けられ、全ての配線層の配線の配置を防止するための仮想的な一対の障害物１５、１６と、を含む。機能ブロック１１には入力トランジスタ（図示せず）が含まれており、この入力トランジスタのゲートは、配線１３に接続されている。
【００２８】
図２（ａ）は、図１中のＩＩ−ＩＩ'線における断面図である。図２（ａ）に示すように、セル１０の最下部には半導体基板１７があり、半導体基板１７上の図中中央近傍に、入力ピン１２が設けられている。また、半導体基板１７上において、入力ピン１２を挟んで一対の障害物１５、１６が設けられている。入力ピン１２、一対の障害物１５、１６、半導体基板１７上には、絶縁膜１８が設けられている。なお、実際には絶縁膜１８は複数の層で構成されるが、ここでは簡略化して図示している。
【００２９】
一対の障害物１５、１６は、全ての配線層の配線の配置を防止するものであり、絶縁膜１８の上面近傍までの高さを有している。
【００３０】
図２（ｂ）は、図１中のＩＩＩ−ＩＩＩ'線における入力ピン１２近傍の断面図である。図２（ｂ）に示すように、半導体基板１７上には、入力ピン１２が設けられている。また、半導体基板１７上の入力ピン１２の右方には、配線１３が設けられている。
【００３１】
１．２  半導体集積回路の設計方法
次に、セル１０を用いた半導体集積回路の設計方法について説明する。
【００３２】
図３は、セル１０を用いた半導体集積回路の設計方法を示すフローチャートである。図３に示す処理は、コンピュータに自動配置配線プログラムを実行させることにより実現することができる。
【００３３】
まず、複数のセルの配置及び複数のセル間をそれぞれ接続する複数の配線の配置を行う（ステップＳ１１）。
【００３４】
図４は、このときのセル１０を示す平面図である。
図５（ａ）は、図４中のＩＩ−ＩＩ'線における断面図であり、図５（ｂ）は、図４中のＩＩＩ−ＩＩＩ'線における入力ピン１２近傍の断面図である。
【００３５】
図５（ａ）及び（ｂ）に示すように、入力ピン１２の上層には、第２層の配線層の配線２１が配置されている。また、入力ピン１２と配線２１との間には、入力ピン１２と配線２１との間を接続するコンタクトが配置されている。
【００３６】
再び図３を参照すると、セル間配線のプロセスアンテナチェックを行い（ステップＳ１２）、マスクレイアウトデータの作成を行い（ステップＳ１３）、マスクレイアウトデータを用いてのチップ全体図の作成を行う（ステップＳ１４）。
【００３７】
そして、チップ全体のプロセスアンテナチェックを行い（ステップＳ１５）、アンテナエラーが有る場合には、処理をステップＳ１１に戻し、アンテナエラーが無い場合には、処理を終了する（ステップＳ１６）。
【００３８】
図４及び図５に示すように、入力ピン１２はセル１０の下層（第１層又は第２層）に配置される場合が多い。そして、入力ピン１２に接続される配線２１は、自動配置配線プログラムにより、入力ピン１２の１つ上（又は下）の層に配置される場合が多い。配線２１が下層に配置されると、配線２１の長さは長くなる傾向があり、配線２１のエッチング時に配線２１にチャージされる電荷量が多くなる。また、配線２１にチャージされた電荷が伝播する配線の長さが相対的に短くなり、配線１３に接続された入力トランジスタのゲートに印加される電荷量が多くなる。そのため、図３のステップＳ１５において、アンテナエラーが発生し易い。これにより、ステップＳ１１〜Ｓ１６の処理を複数回繰り返す場合が多く、ＴＡＴ（turn around time）が長くなってしまう。
【００３９】
なお、ステップＳ１２にて行われるプロセスアンテナチェックにおいて、セル１０内部の配線が含まれないのは、次のような理由による。セル１０の仕様書等においてセル１０内部の配線長等を記述することは可能ではあるが、ピン数が多い等のため、セル１０内部の配線長等の記述が行わない場合が多いためである。
【００４０】
２．  第１の実施形態
２．１  セル
図６に、以上のような問題を解決できる本発明の第１の実施形態に係るセルライブラリに含まれるセルの平面図を示す。このセル３０は、所定の機能を実現するための機能ブロック３１と、セル３０の外部からセル３０の内部に信号を入力するための入力ピン３２と、機能ブロック３１と入力ピン３２との間を接続する配線３３と、セル３０の外周（ここでは、図中左辺）と入力ピン３２との間に設けられ、最上層以外の配線層の配線の配置を防止するための仮想的な障害物（広義には、第１の障害物）３４と、障害物３４を挟んでセル３０の外周（ここでは、図中左辺）に沿って設けられ、全ての配線層の配線の配置を防止するための仮想的な一対の障害物（広義には、第２の障害物）３５、３６と、を含む。機能ブロック３１には入力トランジスタ（図示せず）が含まれており、この入力トランジスタのゲートは、配線３３に接続されている。なお、セルライブラリは、ＨＤＤ、ＤＶＤ等の記録媒体に記録することができる。
【００４１】
図７（ａ）は、図６中のＩＶ−ＩＶ'線における断面図である。図７（ａ）に示すように、セル３０の最下部には半導体基板３７があり、半導体基板３７上の図中中央近傍に、障害物３４が設けられている。また、半導体基板３７上において、障害物３４を挟んで一対の障害物３５、３６が設けられている。障害物３４、一対の障害物３５、３６、半導体基板３７上には、絶縁膜３８が設けられている。なお、実際には絶縁膜３８は複数の層で構成されるが、ここでは簡略化して図示している。
【００４２】
一対の障害物３５、３６は、全ての配線層の配線の配置を防止するものであり、絶縁膜３８の上面近傍までの高さを有している。一方、障害物３４は、最上層（ここでは、第５層とする。）以外の配線層の配線の配置を防止するものであり、一対の障害物３５、３６よりも１層相当分低い高さを有している。
【００４３】
図７（ｂ）は、図６中のＶ−Ｖ'線における障害物３４近傍の断面図である。図７（ｂ）に示すように、半導体基板３７上には、障害物３４が設けられている。また、半導体基板３７上の障害物３４の図中右方には、入力ピン３２が設けられている。なお、ここでは、入力ピン３２が第１配線層に配置されるようにしているが、他の配線層（例えば、第２配線層等）に配置されるようにしても良い。さらに、半導体基板３７上の入力ピン３２の図中右方には、第１配線層の配線３３が設けられている。
【００４４】
セルライブラリは、例えば、米国のＣａｄｅｎｃｅ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍｓ社によって規定された形式であるＬＥＦ（Library Exchange Format）で記述することができる。このとき、障害物３４及び一対の障害物３５、３６は、オブストラクションとしてＬＥＦファイル内にそれぞれ記述することができる。ＬＥＦにおいては、オブストラクションの座標やサイズを記述することができる。オブストラクションや入力ピンの座標やサイズは、所定のグリッド単位で記述することができる。
【００４５】
２．２  半導体集積回路の設計方法
次に、セル３０を用いた半導体集積回路の設計方法について説明する。
【００４６】
図８及び図９は、セル３０を用いた半導体集積回路の設計方法を示すフローチャートである。なお、図８及び図９に示す処理は、コンピュータにプログラムを実行させることにより実現することができる。
【００４７】
まず、複数のセル（セル３０を含む。）の配置及び複数のセル間をそれぞれ接続する複数の配線の配置を行う（ステップＳ２１）。
【００４８】
図９は、複数のセルの配置及び複数のセル間をそれぞれ接続する複数の配線の配置処理の詳細を示すフローチャートである。
【００４９】
図９の処理を開始すると、まず、セル３０の配置を行う（ステップＳ２１）。
【００５０】
次に、ステップＳ３１にて配置されたセル３０の障害物３４上を通過してセル３０の入力ピン３２上まで延在する最上層（ここでは、第５層）の配線層の配線を配置する（ステップＳ３２）。
【００５１】
そして、ステップＳ３２にて配置された最上層の配線と入力ピン３２との間を接続する１つ又は複数の配線並びに１つ又は複数のコンタクトを配置する（ステップＳ３３）。
【００５２】
図１０は、このときのセル３０を示す平面図である。
図１１（ａ）は、図１０中のＩＶ−ＩＶ'線における断面図であり、図１１（ｂ）は、図１０中のＶ−Ｖ'線における第１の障害物３４近傍の断面図である。
【００５３】
図１１（ａ）に示すように、障害物３４の上層には、最上層（ここでは、第５層）の配線層の配線４１が配置されている。また、図１１（ｂ）に示すように、入力ピン３２と配線４１との間には、入力ピン３２と配線４１との間を接続する第２〜第４層の配線層の配線５１〜５３、並びに、入力ピン３２、配線５１〜５３、配線４１間を接続する複数のコンタクトが配置されている。
【００５４】
セル３０においては、セル３０の外周（ここでは、図中左辺）と入力ピン３２との間に、最上層（ここでは、第５層）以外の配線層の配線の配置を防止するための仮想的な障害物３４が設けられている。さらに、障害物３４を挟んでセル３０の外周（ここでは、図中左辺）に沿って、全ての配線層の配線の配置を防止するための仮想的な一対の障害物３５、３６が設けられている。そのため、コンピュータに自動配置配線プログラムを実行させた場合に、セル３０の外部と入力ピン３２との間を接続する配線４１は、必然的に障害物３４の上層を通過するように最上層に配置されることになる。
【００５５】
再び図８を参照すると、セル間配線のプロセスアンテナチェックを行い（ステップＳ２２）、マスクレイアウトデータの作成を行い（ステップＳ２３）、マスクレイアウトデータを用いてのチップ全体図の作成を行う（ステップＳ２４）。
【００５６】
そして、チップ全体のプロセスアンテナチェックを行い（ステップＳ２５）、アンテナエラーが有る場合には、処理をステップＳ２１に戻し、アンテナエラーが無い場合には、処理を終了する（ステップＳ２６）。
【００５７】
図１２は、本実施形態に係る設計方法によって設計され、その後製造された半導体集積回路のセル３０の近傍を示す平面図である。
図１３（ａ）は、図１２中のＩＶ−ＩＶ'線における断面図であり、図１３（ｂ）は、図１２中のＶ−Ｖ'線における配線４１及び入力ピン３２近傍の断面図である。
【００５８】
障害物３４及び一対の障害物３５、３６（図６、図７、図１０、及び、図１１参照）は、仮想的なものであるため、実際に製造された半導体集積回路においては存在していない。なお、図１３（ａ）及び図１３（ｂ）において、設計時に障害物３４及び一対の障害物３５、３６が存在していた場所には、絶縁膜３８が存在している。
【００５９】
入力ピン３２は、セル３０の外周（ここでは、図中左辺）から所定の距離（障害物３４のサイズ及び／又は位置やグリッド等に応じた距離）だけ離れた場所に形成されている。
【００６０】
このように、配線４１が最上層（ここでは、第５層）に設けられると、配線４１の長さは短くなる傾向があり、配線４１のエッチング時に配線４１にチャージされる電荷量が少なくなる。また、配線４１にチャージされた電荷が伝播する下層の配線の長さが配線４１よりも相対的に長くなり、配線４１にチャージされた電荷が分散して、配線３３に接続された入力トランジスタ（図示せず）のゲートに印加される電荷量が少なくなる。そのため、図８のステップＳ２５において、アンテナエラーが発生し難くなる。これにより、ステップＳ２１〜Ｓ２６の処理を複数回繰り返す場合が少なくなり、ＴＡＴを短くすることが可能である。
【００６１】
３．  第２の実施形態
３．１  セル
図１４に、本発明の第２の実施形態に係るセルライブラリに含まれるセルの平面図を示す。このセル６０は、所定の機能を実現するための機能ブロック６１と、セル６０の外部からセル６０の内部に信号を入力するための入力ピン６２と、機能ブロック６１と入力ピン６２との間を接続する配線６３、６４と、入力ピン６２を挟んでセル６０の外周（ここでは、図中左辺）に沿って設けられ、全ての配線層の配線の配置を防止するための仮想的な一対の障害物７１、７２と、を含む。機能ブロック６１には入力トランジスタ（図示せず）が含まれており、この入力トランジスタのゲートは、配線６４に接続されている。なお、セルライブラリは、ＨＤＤ、ＤＶＤ等の記録媒体に記録することができる。
【００６２】
図１５（ａ）は、図１４中のＶＩ−ＶＩ'線における断面図である。図１５（ａ）に示すように、セル６０の最下部には半導体基板７３があり、半導体基板７３上の図中中央近傍の最上層（ここでは、第５層とする。）に、入力ピン６２が設けられている。また、半導体基板３７上において、入力ピン６２を挟んで一対の障害物７１、７２が設けられている。入力ピン６２、一対の障害物７１、７２、半導体基板７３上には、絶縁膜７４が設けられている。なお、実際には絶縁膜７４は複数の層で構成されるが、ここでは簡略化して図示している。
【００６３】
一対の障害物７１、７２は、全ての配線層の配線の配置を防止するものであり、絶縁膜７４の上面近傍までの高さを有している。
【００６４】
図１５（ｂ）は、図１４中のＶＩＩ−ＶＩＩ'線における入力ピン６２近傍の断面図である。図１５（ｂ）に示すように、半導体基板７３上の入力ピン６２の図中右方には、最上層（ここでは、第５層とする。）の配線６３が設けられている。また、配線６３の図中右端の下層（ここでは、第１層とする。）には、配線６４が設けられている。なお、配線６４を他の配線層（例えば、第２層等）に設けるようにしても良い。さらに、配線６３と配線６４との間には、配線６３と配線６４との間を接続する第２〜第４層の配線層の配線８１〜８３、並びに、配線６３２、配線８１〜８３、配線６４間を接続する複数のコンタクトが配置されている。
【００６５】
セルライブラリは、例えば、ＬＥＦで記述することができる。このとき、一対の障害物７１、７２は、オブストラクションとしてＬＥＦファイル内にそれぞれ記述することができる。ＬＥＦにおいては、オブストラクションの座標やサイズを記述することができる。オブストラクションや入力ピンの座標やサイズは、グリッド単位で記述することができる。
【００６６】
このように、入力ピン６２が最上層（ここでは、第５層）に設けられると、配線６４に接続された入力トランジスタ（図示せず）のゲートに印加される電荷量が少なくなる。そのため、セル６０を用いた半導体集積回路の設計において、アンテナエラーが発生し難くなる（図８のステップＳ２５参照）。これにより、セルの配置及びセル間配線の配置〜チップ全体のプロセスアンテナチェック（図８のステップＳ２１〜Ｓ２５参照）を複数回繰り返す場合が少なくなり、ＴＡＴを短くすることが可能である。
【００６７】
３．２  セルライブラリの作成方法
次に、セル６０を含むセルライブラリの作成方法について説明する。
【００６８】
図１６は、セル６０を含むセルライブラリの作成方法を示すフローチャートである。なお、図１６に示す処理は、コンピュータにプログラムを実行させることにより実現することができる。
【００６９】
まず、機能ブロック及び障害物の配置を行う（ステップＳ４１）。
【００７０】
図１７は、このときのセル６０を示す平面図である。
セル６０の図中右方には、機能ブロックが配置されている。また、セル６０の外周（ここでは、図中左辺）に沿って、一対の障害物７１、７２が配置されている。一対の障害物７１、７２の間且つセル６０の外周（ここでは、図中左辺）から所定の距離（入力ピン６２のサイズ及び／又は位置やグリッド等に応じた距離）離れた位置には、最上層以外の配線層の配線の配置を防止するための仮想的な障害物９１が配置されている。
【００７１】
再び図１６を参照すると、入力ピン及び入力ピンと機能ブロックとの間を接続する配線の配置を行う（ステップＳ４２）。このとき、入力ピンを、一対の障害物７１、７２の間且つセル６０の外周（ここでは、図中左辺）と障害物９１との間の最上層（ここでは、第５層とする。）に配置する。
【００７２】
図１８は、このときのセル６０を示す平面図である。
一対の障害物７１、７２の間且つセル６０の外周（ここでは、図中左辺）と障害物９１との間の最上層（ここでは、第５層とする。）には、入力ピン６２が配置されている。また、障害物９１の上層（ここでは、第５層とする。）には、配線６３が配置されている。また、セル６０の外周（ここでは、図中左辺）から所定の距離（入力ピン６２及び／又は障害物９１のサイズ及び／又は位置やグリッド等に応じた距離）離れた位置には、配線８１〜８３（図１５（ｂ）参照）が配置される。
【００７３】
配線６４、８１〜８３は、セル６０の外周（ここでは、図中左辺）から所定の距離（入力ピン６２及び障害物９１のサイズ及び／又は位置やグリッド等に応じた距離）だけ離れた場所に配置される。
【００７４】
再び図１６を参照すると、障害物９１の削除を行う（ステップＳ４３）。
これにより、図１４に示すセル６０をコンピュータで容易に作成することが可能である。
【００７５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またセルの構成や、半導体集積回路の設計方法や、セルライブラリの作成方法等も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【００７６】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【００７７】
【図１】比較例に係るセルライブラリに含まれるセルの平面図。
【図２】図１のＩＩ−ＩＩ'線及びＩＩＩ−ＩＩＩ'線における断面図。
【図３】比較例に係る半導体集積回路の設計方法を示すフローチャート。
【図４】比較例に係る設計方法によって設計された半導体集積回路の平面図。
【図５】図４のＩＩ−ＩＩ'線及びＩＩＩ−ＩＩＩ'線における断面図。
【図６】第１実施形態に係るセルライブラリに含まれるセルの平面図。
【図７】図６のＩＶ−ＩＶ'線及びＶ−Ｖ'線における断面図。
【図８】第１実施形態に係る半導体集積回路の設計方法を示すフローチャート。
【図９】第１実施形態に係る半導体集積回路の設計方法を示すフローチャート。
【図１０】第１実施形態に係る設計方法によって設計された半導体集積回路の平面図。
【図１１】図１０のＩＶ−ＩＶ'線及びＶ−Ｖ'線における断面図。
【図１２】第１実施形態に係る設計方法によって設計された半導体集積回路の平面図。
【図１３】図１０のＩＶ−ＩＶ'線及びＶ−Ｖ'線における断面図。
【図１４】第２実施形態に係るセルライブラリに含まれるセルの平面図。
【図１５】図１４のＶＩ−ＶＩ'線及びＶＩＩ−ＶＩＩ'線における断面図。
【図１６】第２実施形態に係るセルライブラリの作成方法を示すフローチャート。
【図１７】第２実施形態に係る作成方法によって作成されたセルの平面図。
【図１８】第２実施形態に係る作成方法によって作成されたセルの平面図。
【符号の説明】
【００７８】
１０、３０、６０  セル、  １１、３１、６１  機能ブロック、  １２、３２、６２  入力ピン、  １３、２１、３３、４１、５１〜５３、６３、６４、８１〜８３  配線、  １５、１６、３４〜３６、７１、７２、９１  障害物、  １７、３７、７３  半導体基板、  １８、３８、７４  絶縁膜
【図１】
2009260109.tif 000003
【図２】
2009260109.tif 000004
【図３】
2009260109.tif 000005
【図４】
2009260109.tif 000006
【図５】
2009260109.tif 000007
【図６】
2009260109.tif 000008
【図７】
2009260109.tif 000009
【図８】
2009260109.tif 000010
【図９】
2009260109.tif 000011
【図１０】
2009260109.tif 000012
【図１１】
2009260109.tif 000013
【図１２】
2009260109.tif 000014
【図１３】
2009260109.tif 000015
【図１４】
2009260109.tif 000016
【図１５】
2009260109.tif 000017
【図１６】
2009260109.tif 000018
【図１７】
2009260109.tif 000019
【図１８】
2009260109.tif 000020