(57)【要約】【課題】パルス幅変調信号に基づくスイッチング回数を抑制する。【解決手段】入力信号のレベルに応じてパルス幅が設定される同期した２つのパルス幅変調信号であって、入力信号のレベルが０のときにＨレベル又はＬレベルに固定される２つの相補的な変調コードパターンを設定しておき、パルス幅変調信号の１周期毎に２つの変調コードパターンを切り替えて使用する。【選択図】図２
2009010528.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルに応じたパルス幅をそれぞれ有する第１及び第２のパルス幅変調信号を生成するパルス幅変調信号生成方法において、
第１の入力レベルに対して前記第１のパルス幅変調信号が第１の波形となり前記第２のパルス幅変調信号が第２の波形となる第１の組と、第２の入力レベルに対して前記第１及び第２のパルス幅変調信号が第１の所定の値となる第２の組と、第３の入力レベルに対して前記第１のパルス幅変調信号が前記第２の波形となり前記第２のパルス幅変調信号が前記第１の波形となる第３の組と、を含む第１のパルス幅変調コードパターンと、
前記第１の入力レベルに対して前記第１のパルス幅変調信号が第３の波形となり前記第２のパルス幅変調信号が第４の波形となる第４の組と、前記第２の入力レベルに対して前記第１及び第２のパルス幅変調信号が前記第１の所定の値と異なる第２の所定の値となる第５の組と、前記第３の入力レベルに対して前記第１のパルス幅変調信号が前記第４の波形となり前記第２のパルス幅変調信号が前記第３の波形となる第６の組と、第２のパルス幅変調コードパターンと、
を備え、
前記第１の波形の初期値、前記第２の波形の初期値、前記第３の波形の最終値、前記第４の最終値および前記第１の所定の値は等しく、前記第１の波形の最終値、前記第２の波形の最終値、前記第３の波形の初期値、前記第４の初期値および前記第２の所定の値は等しいものであって、
前記第１または前記第３の入力レベルに対して、前記第１のパルス幅変調コードパターンに応じて前記第１の組または前記第３の組を出力した後、入力信号のレベルに応じて前記第２のパルス幅変調コードパターンに応じた前記第４乃至第６の組を出力し、
前記第１または前記第３の入力レベルに対して、前記第２のパルス幅変調コードパターンに応じて前記第４の組または前記第６の組を出力した後、入力信号のレベルに応じて前記第１のパルス幅変調コードパターンに応じた前記第１乃至第３の組を出力し、
前記第２の入力レベルに対して、前記第１のパルス幅変調コードパターンに応じて前記第２の組を出力した後、入力信号のレベルに応じて前記第１のパルス幅変調コードパターンに応じた前記第１乃至第３の組を出力し、
前記第２の入力レベルに対して、前記第２のパルス幅変調コードパターンに応じて前記第５の組を出力した後、入力信号のレベルに応じて前記第２のパルス幅変調コードパターンに応じた前記第４乃至第６の組を出力すること、
を特徴とするパルス幅変調信号生成方法。
【請求項２】
入力信号のレベルに応じたパルス幅をそれぞれ有する第１及び第２のパルス幅変調信号を生成するパルス幅変調信号生成装置において、
第１の入力レベルに対して第１の波形となり、第２の入力レベルに対して第１の所定の値となり、第３の入力レベルに対して第２の波形となる第１のパルス幅変調コードパターンに基づいた前記第１のパルス幅変調信号と、前記第１の入力レベルに対して前記第３の波形となり、前記第２の入力レベルに対して前記第１の所定の値と異なる第２の所定の値となり、前記第３の入力レベルに対して第４の波形となる第２のパルス幅変調コードパターンに基づいた前記第１のパルス幅変調信号と、を選択的に出力する第１のパルス幅変調信号生成回路と、
前記第１の入力レベルに対して前記第２の波形となり、前記第２の入力レベルに対して前記第１の所定の値となり、前記第３の入力レベルに対して前記第１の波形となる前記第１のパルス幅変調コードパターンに基づいた第２のパルス幅変調信号と、前記第１の入力レベルに対して前記第４の波形となり、前記第２の入力レベルに対して前記第２の所定の値となり、前記第３の入力レベルに対して前記第３の波形となる前記第２のパルス幅変調コードパターンに基づいた前記第２のパルス幅変調信号と、を選択的に出力する第２のパルス幅変調信号生成回路と、
前記第１のパルス幅変調信号生成回路及び前記第２のパルス幅変調信号生成回路に対して、前記第１又は前記第２のパルス幅変調コードパターンを選択的に出力するよう制御する制御回路と、
を有し、前記第１の波形の初期値、前記第２の波形の初期値、前記第３の波形の最終値、前記第４の最終値および前記第１の所定の値は等しく、前記第１の波形の最終値、前記第２の波形の最終値、前記第３の波形の初期値、前記第４の初期値および前記第２の所定の値は等しいものであって、
前記制御回路は、
前記第２の入力レベルに対して、前記第１のパルス幅変調コードパターンに応じて前記第１の所定の値を出力した後、入力信号のレベルに応じて前記第１のパルス幅変調コードパターンに応じた前記第１の波形、前記第１の所定の値、前記第２の波形のうちいずれか１つを出力し、
前記第２の入力レベルに対して、前記第２のパルス幅変調コードパターンに応じて前記第２の所定の値を出力した後、入力信号のレベルに応じて前記第２のパルス幅変調コードパターンに応じた前記第３の波形、前記第２の所定の値、前記第４の波形のうちいずれか１つを出力し、
前記第１または第３の入力レベルに対しては、前記第１及び前記第２のパルス幅変調信号の１周期毎に切り替えて出力する、ように前記第１のパルス幅変調信号生成回路を制御するとともに、
前記第２の入力レベルに対して、前記第１のパルス幅変調コードパターンに応じて前記第１の所定の値を出力した後、入力信号のレベルに応じて前記第１のパルス幅変調コードパターンに応じた前記第２の波形、前記第１の所定の値、前記第１の波形のうちいずれか１つを出力し、
前記第２の入力レベルに対して、前記第２のパルス幅変調コードパターンに応じて前記第２の所定の値を出力した後、入力信号のレベルに応じて前記第２のパルス幅変調コードパターンに応じた前記第４の波形、前記第２の所定の値、前記第３の波形のうちいずれか１つを出力し、
前記第１または第３の入力レベルに対しては、前記第１及び前記第２のパルス幅変調信号の１周期毎に切り替えて出力する、ように前記第２のパルス幅変調信号生成回路を制御すること、
を特徴とするパルス幅変調信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調信号生成方法、パルス幅変調信号生成装置に関する。
【背景技術】
【０００２】
Ｄ級アンプは、Ａ級、Ｂ級、ＡＢ級等といったその他のクラスのアンプと対比して電力効率が高く、例えば、スピーカを駆動するオーディオアンプに主に用いられている。尚、Ｄ級アンプの種別としては、アナログ信号を入力信号とするタイプと、デジタル信号を入力信号とするタイプと、がある。尚、後者のタイプのＤ級アンプは、デジタルアンプ（１ビットアンプ）と呼ばれており、入力段から出力段（スピーカ前段のフィルタを除く）までの間の信号処理を全てデジタル化できるので、高品質の再生が可能である。
【０００３】
図６に示すように、Ｄ級アンプは、アナログ又はデジタルの入力信号Ｓ２をＰＷＭ(Pulse Width Modulation)方式に従って入力信号レベルに応じたパルス幅を有した正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮに変換するＰＷＭ信号生成器６１０と、４個のトランジスタＱ１〜Ｑ４によって構成され、ＰＷＭ信号Ｐ、Ｎに基づいてトランジスタＱ１〜Ｑ４がオンオフする電力スイッチング回路６２０と、電力スイッチング回路６２０の出力から高周波成分を除去してスピーカ６４０を駆動するＬＰＦ（Low Pass Filter）６３０と、によって構成される。
【０００４】
トランジスタＱ１、Ｑ２の接続点から正側ＰＷＭ信号Ｐが出力され、トランジスタＱ３、Ｑ４の接続点から負側ＰＷＭ信号Ｎが出力される。スピーカの＋端子には正側ＰＷＭ信号Ｐに基づくＬＰＦ６３０出力が印加され、スピーカの−端子には正側ＰＷＭ信号Ｐの逆相となる負側ＰＷＭ信号Ｎに基づくＬＰＦ６３０出力が印加される。このように、電力スイッチング回路６２０からＬＰＦ６３０を介したスピーカ６４０までの接続方式はＢＴＬ（Balanced Transformer Less）接続と呼ばれている。ＢＴＬ接続の場合、通常のシングルエンド接続の場合と対比して、スピーカ６４０の再生波形の振幅レベル（Peak-to-Peak）は２倍となり、４倍の電力が理論上得られる。
【０００５】
図２に示すパターンＡは、“−３”〜“＋３”のレベルの入力信号Ｓ２が入力されたときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮの波形を示す図である。
【０００６】
入力信号Ｓ２のレベルが“０”の場合のパルス波形を基準として、入力信号Ｓ２のレベルが正方向に“＋１”、“＋２”、“＋３”と増加するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から正の時間軸方向（図２において基準時より右側の方向）に向けて所定のステップ長で長くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて当該ステップ長で短くなる。
【０００７】
また、入力信号Ｓ２のレベルが“０”の場合のパルス波形を基準として、入力信号Ｓ２のレベルが負方向に“−１”、“−２”、“−３”と減少するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて当該ステップ長で短くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から正の時間軸方向に向けて当該ステップ長で長くなる。
【０００８】
図３に示すパターンＢは、“−３”〜“＋３”のレベルの入力信号Ｓ２が入力されたときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮの波形を示す図である。
【０００９】
入力信号Ｓ２のレベルが“０”の場合のパルス波形を基準として、入力信号Ｓ２のレベルが正方向に“＋１”、“＋２”、“＋３”と増加するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて所定のステップ長で長くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から正の時間軸方向に向けて当該ステップ長で短くなる。
【００１０】
また、入力信号Ｓ２のレベルが“０”の場合のパルス波形を基準として、入力信号Ｓ２のレベルが負方向に“−１”、“−２”、“−３”と減少するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から正の時間軸方向に向けて当該ステップ長で短くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて当該ステップ長で長くなる。
【００１１】
図８は、従来技術に係る主要信号の波形を示した図である。尚、図８に示す例は、ＰＷＭクロックＣＫの第１パルス周期目Ｔ１から第１２パルス周期目Ｔ１２までの間に、入力信号Ｓ２のレベルが“＋１，０，−１，−２，−１，０，＋１，＋１，０，０，０，＋１”の順に推移する事例を示している。
【００１２】
第１パルス周期目Ｔ１において、コードパターンＡのうちの入力信号Ｓ２のレベル“＋１”に応じた１組の正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮが選択される。第２パルス周期目Ｔ２において、コードパターンＢのうちの入力信号Ｓ２のレベル“０”に応じた１組の正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮが選択される。第３パルス周期目Ｔ３において、コードパターンＡのうちの入力信号Ｓ２のレベル“−１”に応じた１組の正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮが選択される。第４パルス周期目Ｔ４以降についても同様に、コードパターンＡとコードパターンＢとを交互に選択して、正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮを出力する。
【００１３】
図７は、従来のＰＷＭ信号生成器２０２の構成を示した図である。尚、図７に示す例は、図８に示す動作を実現するものである。
【００１４】
第１の鋸波生成器２３２は、入力信号Ｓ２のレベルに対応して、ＰＷＭクロックＣＫの１パルス周期内で、カウンタクロックＣＬＫの１周期毎に−３から＋３まで段階的に増加した後、＋３から−３に変化する動作を繰り返す第１の鋸波信号ＴＡを生成する。第２の鋸波生成器２３３は、入力信号Ｓ２の量子化レベルに対応して、ＰＷＭクロックＣＫの１パルス周期内で、−３から＋３に変化した後、＋３から−３まで段階的に減少する動作を繰り返す第２の鋸波信号ＴＢを生成する。
【００１５】
２進カウンタ２７０は、ＰＷＭクロックＣＫの立ち上がりエッジ毎に“１”と“０”を切り替えて出力する。第１の選択器２３４は、２進カウンタ２７０の出力が“１”のときに第１の鋸波生成器２３２から出力される第１の鋸波信号ＴＡを選択して出力し、２進カウンタ２７０の出力が“０”のときに第２の鋸波生成器２３３から出力される第２の鋸波信号ＴＢを選択して出力する。
【００１６】
第１の比較器２４２は、カウンタクロックＣＬＫの１周期毎に、入力信号Ｓ２のレベルを、第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの各レベルと逐次比較する。入力信号Ｓ２のレベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢのレベルよりも高い場合には出力する比較信号ＳＳＰを“１”とし、入力信号Ｓ２のレベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢのレベルよりも低い場合には比較信号ＳＳＰを“０”とする。
【００１７】
第２の比較器２４４は、カウンタクロックＣＬＫの１周期毎に、入力信号Ｓ２のレベルを、第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの各レベルをインバータ素子２３６により反転した各レベルと逐次比較する。入力信号Ｓ２のレベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの反転レベルよりも高い場合には出力する比較信号ＳＳＮを“１”とし、入力信号Ｓ２のレベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの反転レベルよりも低い場合には比較信号ＳＳＮを“０”とする。
【００１８】
第１の比較器２４２の出力は、遅延素子２６２を介して正側ＰＷＭ信号ＳＰとして出力する。また、第２の比較器２５４の出力は、遅延素子２６４を介して、負側ＰＷＭ信号ＳＮとして出力する。
【特許文献１】特開２００２−１５８５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、Ｄ級アンプの場合、電力スイッチング回路を構成するトランジスタをＰＷＭ信号生成器から出力されるＰＷＭ信号に基づきスイッチング駆動することに伴って、ＥＭＩ（Electro Magnetic Interference）ノイズが発生する。また、電力スイッチング回路から出力されるスイッチング波形は、現実的にはスルーレート（エッジの傾きを表す指標）が理想的な無限大とはならずに波形鈍りが生じる。更に、スイッチング波形がオーバーシュート後に波打つリンギングと呼ばれる現象が起こる。
【００２０】
具体的には、図８に示されているように、第２パルス周期目Ｔ２などのように入力信号Ｓ２のレベルが“０”の場合、正側ＰＷＭ信号ＳＰと負側ＰＷＭ信号ＮＰの差動出力波形（ＳＰ−ＳＮ）のレベルは一定であるにもかかわらず、正側ＰＷＭ信号ＳＰと負側ＰＷＭ信号ＮＰは１周期内で変化する。このとき、正側ＰＷＭ信号Ｐ及び負側ＰＷＭ信号Ｎのスイッチングが原因で上記ＥＭＩノイズ等が発生し、Ｄ級アンプの出力信号の音質が劣化する。
【００２１】
以上のように、Ｄ級アンプでは、電力スイッチング回路を構成するトランジスタをＰＷＭ信号に基づきスイッチング駆動することに伴って上記の各種の問題の影響力が高まるために、上記スイッチング回数を極力減らす対策が求められていた。
【課題を解決するための手段】
【００２２】
前述した課題を解決するための主たる本発明は、入力信号のレベルに応じたパルス幅をそれぞれ有する第１及び第２のパルス幅変調信号を生成するパルス幅変調信号生成方法において、第１の入力レベルに対して第１のパルス幅変調信号が第１の波形となり第２のパルス幅変調信号が第２の波形となる第１の組と、第２の入力レベルに対して第１及び第２のパルス幅変調信号が第１の所定の値となる第２の組と、第３の入力レベルに対して第１のパルス幅変調信号が第２の波形となり第２のパルス幅変調信号が第１の波形となる第３の組と、を含む第１のパルス幅変調コードパターンと、第１の入力レベルに対して第１のパルス幅変調信号が第３の波形となり第２のパルス幅変調信号が第４の波形となる第４の組と、第２の入力レベルに対して第１及び第２のパルス幅変調信号が第１の所定の値と異なる第２の所定の値となる第５の組と、第３の入力レベルに対して第１のパルス幅変調信号が第４の波形となり第２のパルス幅変調信号が第３の波形となる第６の組と、第２のパルス幅変調コードパターンと、を備え、第１の波形の初期値、第２の波形の初期値、第３の波形の最終値、第４の最終値および第１の所定の値は等しく、第１の波形の最終値、第２の波形の最終値、第３の波形の初期値、第４の初期値および第２の所定の値は等しいものであって、第１または第３の入力レベルに対して、第１のパルス幅変調コードパターンに応じて第１の組または第３の組を出力した後、入力信号のレベルに応じて第２のパルス幅変調コードパターンに応じた第４乃至第６の組を出力し、第１または第３の入力レベルに対して、第２のパルス幅変調コードパターンに応じて第４の組または第６の組を出力した後、入力信号のレベルに応じて第１のパルス幅変調コードパターンに応じた第１乃至第３の組を出力し、第２の入力レベルに対して、第１のパルス幅変調コードパターンに応じて第２の組を出力した後、入力信号のレベルに応じて第１のパルス幅変調コードパターンに応じた第１乃至第３の組を出力し、第２の入力レベルに対して、第２のパルス幅変調コードパターンに応じて第５の組を出力した後、入力信号のレベルに応じて第２のパルス幅変調コードパターンに応じた第４乃至第６の組を出力すること、を特徴とする。
【発明の効果】
【００２３】
本発明によれば、パルス幅変調信号に基づくスイッチング回数を抑制することができる。
【発明を実施するための最良の形態】
【００２４】
＜＜＜Ｄ級アンプの構成＞＞＞
図１は、本発明に係るＤ級アンプの構成を示した図である。尚、図１に示すＤ級アンプ１０は、入力信号Ｓ１がＣＤやＤＶＤ等のオーディオソースから得られたデジタルオーディオ信号の場合である。即ち、Ｄ級アンプ１０は、デジタルアンプ（１ビットアンプ）の場合である。また、Ｄ級アンプ１０は、ＢＴＬ接続方式を採用するものである。尚、Ｄ級アンプ１０は、本実施形態のデジタルアンプに限定されず、入力信号Ｓ１がアナログオーディオ信号の場合であってもよい。
【００２５】
ΔΣ変調器１００は、Ｍビットの入力信号Ｓ１が入力され、Ｎ（Ｎ＜Ｍ）ビットのΔΣ変調信号Ｓ２に量子化する。具体的には、量子化器（不図示）の出力Ｓ２を遅延した後にフィードバックして入力信号Ｓ１との差分（Δ演算）を求め、更に、この差分を積分器（不図示）により積分（Σ演算）した後に量子化することで、量子化誤差のノイズシェーピングを図るものである。
【００２６】
ＰＷＭ信号生成器２０４は、ΔΣ変調器１００より出力されたＮビットのΔΣ変調信号Ｓ２の量子化レベルに基づいて、１ビットの正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮを生成する。尚、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮのパルス幅は、ＮビットのΔΣ変調信号Ｓ２の量子化レベルが表現する１０進数の値に応じた長さとなる。
【００２７】
電力スイッチング回路３００は、電源電圧ＶＣＣと基準電位ＧＮＤ間に直列接続され、正側ＰＷＭ信号ＳＰに基づき相補的にオンオフするトランジスタＭＡ、ＭＢと、同様に、電源電圧ＶＣＣと基準電位ＧＮＤ間に直列接続され、負側ＰＷＭ信号ＳＮに基づき相補的にオンオフするトランジスタＭＣ、ＭＤと、によって構成される。トランジスタＭＡ、ＭＢの接続点Ｐから正側パルス駆動電圧ＶＰが取り出され、トランジスタＭＣ、ＭＤの接続点Ｎから負側パルス駆動電圧ＶＮが取り出される。尚、本実施形態では、トランジスタＭＡ、ＭＣはＰＭＯＳ電界効果型トランジスタであり、トランジスタＭＢ、ＭＤはＮＭＯＳ電界効果型トランジスタであるが、これらのトランジスタに限定されない。
【００２８】
ＬＰＦ４００は、一方の端子に正側パルス駆動電圧ＶＰが印加される正側のチョークコイルＬｐと、一方の端子に負側パルス駆動電圧ＶＮが印加される負側のチョークコイルＬｎと、正側チョークコイルＬｐ並びに負側チョークコイルＬｎの他方の端子間に介在させるコンデンサＣと、によって構成される。即ち、ＬＰＦ４００は、正側パルス駆動電圧ＶＰ並びに負側パルス駆動電圧ＶＮの高周波成分を共通に除去するＬＣフィルタとして機能する。尚、正側パルス駆動電圧ＶＰ並びに負側パルス駆動電圧ＶＮはＬＰＦ４００を介してスピーカ５００の＋端子並びに−端子にそれぞれ印加される。即ち、スピーカ５００は、正側パルス駆動電圧ＶＰから負側パルス駆動電圧ＶＮを減算した差動出力波形（ＳＰ−ＳＮ）によって駆動される。尚、正側パルス駆動電圧ＶＰ並びに負側パルス駆動電圧ＶＮは、本実施形態の場合、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮと同一の論理の波形となる。
【００２９】
＜＜＜第１のＰＷＭコードパターン＞＞＞
図２は、本発明に係る第１のＰＷＭコードパターンＡ’を説明するための図である。尚、Ｎビットが３ビットの場合のΔΣ変調信号Ｓ２の量子化レベルが表現する１０進数が、＋３から−３までの合計７レベルを示す場合である。即ち、ＰＷＭクロックＣＫの１パルス周期が、カウンタクロックＣＬＫの６周期で計時される場合である。尚、ＰＷＭクロックＣＫの１パルス周期は、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮの１周期に対応する。また、カウンタクロックＣＬＫは、Σ変調器１００で用いられるクロックと同期がとれており、且つ同一の周波数を有したクロックのことである。カウンタクロックＣＬＫの１周期は、第１の鋸波信号ＴＡ並びに第２の鋸波信号ＴＢのステップ長に対応する。
【００３０】
第１のＰＷＭ基準コードパターンＡは、本発明に係る第１のＰＷＭコードパターンＡ’の基礎となるパターンである。第１のＰＷＭ基準コードパターンＡでは、ΔΣ変調信号Ｓ２の量子化レベルが“０”のとき、正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮは、ＰＷＭクロックＣＫの１パルス周期内で、当該１パルス周期を二等分する基準時（カウンタクロックＣＬＫの３周期目と４周期目の境界）よりも負の時間帯（カウンタクロックＣＬＫの１周期目から３周期目までの期間）がＨレベルを示し且つ当該基準時よりも正の時間帯（カウンタクロックＣＬＫの４周期目から６周期目までの期間）がＬレベルを示すオンデューティ５０％のパルス波形となる。尚、このとき、正側ＰＷＭ信号ＳＰから負側ＰＷＭ信号ＳＮを減算した差動出力波形（ＳＰ−ＳＮ）は、ＰＷＭクロックＣＫの１パルス周期内で０レベルとなり、スピーカ５００は駆動されない停止状態となる。
【００３１】
ΔΣ変調信号Ｓ２の量子化レベルが“０”の場合のパルス波形を基準として、ΔΣ変調信号Ｓ２の量子化レベルが正方向に“＋１”、“＋２”、“＋３”と増加するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から正の時間軸方向（図２において基準時より右側の方向）に向けて所定のステップ長（カウンタクロックＣＬＫの１周期の長さ）で長くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて当該ステップ長で短くなる。
【００３２】
また、ΔΣ変調信号Ｓ２の量子化レベルが“０”の場合のパルス波形を基準として、ΔΣ変調信号Ｓ２の量子化レベルが負方向に“−１”、“−２”、“−３”と減少するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて当該ステップ長で短くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から正の時間軸方向に向けて当該ステップ長で長くなる。
【００３３】
第１のＰＷＭコードパターンＡ’は、第１のＰＷＭ基準コードパターンＡのうち、ΔΣ変調信号Ｓ２の量子化レベルが“０”のコードを変更したパターンである。図２に示すように、ΔΣ変調信号Ｓ２の量子化レベルが“０”のとき、正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮは、ＰＷＭクロックＣＫの１パルス周期内で“１”に固定する。このように変更しても、第１のＰＷＭ基準コードパターンＡと同様に、差動出力波形（ＳＰ−ＳＮ）は、ＰＷＭクロックＣＫの１パルス周期内で０レベルとなり、スピーカ５００は駆動されない停止状態となる。
【００３４】
なお、本願の請求項において、第１の波形は、第１のＰＷＭコードパターンＡ’のうちΔΣ変調信号Ｓ２が“＋１”のときの正側ＰＷＭ信号ＳＰ、及び、ΔΣ変調信号Ｓ２が“−１”のときの負側ＰＷＭ信号ＳＮに対応する。第２の波形は、第１のＰＷＭコードパターンＡ’のうちΔΣ変調信号Ｓ２が“＋１”のときの負側ＰＷＭ信号ＳＮ、及び、ΔΣ変調信号Ｓ２が“−１”のときの正側ＰＷＭ信号ＳＰに対応する。
【００３５】
また、本願の請求項において、第１の組は、第１のＰＷＭコードパターンＡ’のうちΔΣ変調信号Ｓ２が“＋１”のときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮに対応する。第２の組は、第１のＰＷＭコードパターンＡ’のうちΔΣ変調信号Ｓ２が“０”のときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮに対応する。第３の組は、第１のＰＷＭコードパターンＡ’のうちΔΣ変調信号Ｓ２が“−１”のときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮに対応する。
【００３６】
＜＜＜第２のＰＷＭコードパターン＞＞＞
図３は、本発明に係る第２のＰＷＭコードパターンＢ’を説明するための図である。尚、図２と同様に、Ｎビットが３ビットの場合のΔΣ変調信号Ｓ２の量子化レベルが表現する１０進数が、＋３から−３までの合計７レベルを示す場合である。
【００３７】
第２のＰＷＭ基準コードパターンＢは、本発明に係る第２のＰＷＭコードパターンＢ’の基礎となるパターンである。第２のＰＷＭ基準コードパターンＢは、図２に記載の第１のＰＷＭ基準コードパターンＡと相補的な関係となる。即ち、ΔΣ変調信号Ｓ２の量子化レベルが“０”のとき、正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮは、ＰＷＭクロックＣＫの１パルス周期内で、当該１パルス周期を二等分する基準時よりも正の時間帯がＨレベルを示し且つ当該基準時よりも負の時間帯がＬレベルを示すオンデューティ５０％のパルス波形となる。
【００３８】
ΔΣ変調信号Ｓ２の量子化レベルが“０”の場合のパルス波形を基準波形として、ΔΣ変調信号Ｓ２の量子化レベルが正方向に“＋１”、“＋２”、“＋３”と増加するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時から負の時間軸方向に向けて所定のステップ長で長くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時から正の時間軸方向に向けて当該ステップ長で短くなる。
【００３９】
また、ΔΣ変調信号Ｓ２の量子化レベルが“０”の場合のパルス波形を基準として、ΔΣ変調信号Ｓ２の量子化レベルが負方向に“−１”、“−２”、“−３”と減少するに従って、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は当該基準時よりも正の時間軸方向に向けて当該ステップ長で短くなり、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は当該基準時よりも負の時間軸方向に向けて当該ステップ長で長くなる。
【００４０】
第２のＰＷＭコードパターンＢ’は、第２のＰＷＭ基準コードパターンＢのうち、ΔΣ変調信号Ｓ２の量子化レベルが“０”のコードを変更したパターンである。図３に示すように、ΔΣ変調信号Ｓ２の量子化レベルが“０”のとき、正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮは、ＰＷＭクロックＣＫの１パルス周期内で“０”に固定する。このように変更しても、第２のＰＷＭ基準コードパターンＢと同様に、差動出力波形（ＳＰ−ＳＮ）は、ＰＷＭクロックＣＫの１パルス周期内で０レベルとなり、スピーカ５００は駆動されない停止状態となる。
【００４１】
なお、本願の請求項において、第３の波形は、第２のＰＷＭコードパターンＢ’のうちΔΣ変調信号Ｓ２が“＋１”のときの正側ＰＷＭ信号ＳＰ、及び、ΔΣ変調信号Ｓ２が“−１”のときの負側ＰＷＭ信号ＳＮに対応する。第４の波形は、第２のＰＷＭコードパターンＢ’のうちΔΣ変調信号Ｓ２が“＋１”のときの負側ＰＷＭ信号ＳＮ、及び、ΔΣ変調信号Ｓ２が“−１”のときの正側ＰＷＭ信号ＳＰに対応する。
【００４２】
また、本願の請求項において、第４の組は、第２のＰＷＭコードパターンＢ’のうちΔΣ変調信号Ｓ２が“＋１”のときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮに対応する。第５の組は、第２のＰＷＭコードパターンＢ’のうちΔΣ変調信号Ｓ２が“０”のときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮに対応する。第６の組は、第２のＰＷＭコードパターンＢ’のうちΔΣ変調信号Ｓ２が“−１”のときの正側ＰＷＭ信号ＳＰ及び負側ＰＷＭ信号ＳＮに対応する。
【００４３】
＜＜＜パルス幅変調信号生成装置の動作例＞＞＞
図５は、本発明のパルス幅変調信号生成装置の一実施形態に係る主要信号の波形を示した図である。尚、図５に示す例は、ＰＷＭクロックＣＫの第１パルス周期目Ｔ１から第１２パルス周期目Ｔ１２までの間に、ΔΣ変調信号Ｓ２の量子化レベルが“＋１，０，−１，−２，−１，０，＋１，＋１，０，０，０，＋１”の順に推移する事例を示している。
【００４４】
第１パルス周期目Ｔ１において、第１のＰＷＭコードパターンＡ’が選択される。そして、ΔΣ変調信号Ｓ２の量子化レベルが“＋１”のため、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は、基準時より正の時間軸方向に向けてカウンタクロックＣＬＫの１周期分長くなる。即ち、正側ＰＷＭ信号ＳＰは、カウンタクロックＣＬＫの１周期目が開始するタイミングで立ち上がり、カウンタクロックＣＬＫの４周期目が終了するタイミングで立ち下がる。また、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は、基準時より負の時間軸方向に向けてカウンタクロックＣＬＫの１周期分短くなる。即ち、負側ＰＷＭ信号ＳＮは、カウンタクロックＣＬＫの１周期目が開始するタイミングで立ち上がり、カウンタクロックＣＬＫの２周期目が終了するタイミングで立ち下がる。差動出力波形（ＳＰ−ＳＮ）は、カウンタクロックＣＬＫの３周期から４周期目までの間にＨレベルを示すパルス波形となる。
【００４５】
第２パルス周期目Ｔ２において、第２のＰＷＭコードパターンＢ’が選択される。そして、ΔΣ変調信号Ｓ２の量子化レベルが“０”のため、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮは、第２パルス周期目Ｔ２内でＬレベルに固定され、差動出力波形（ＳＰ−ＳＮ）はＬレベルに固定される。尚、第１パルス周期目Ｔ１では第１のＰＷＭコードパターンＡ’を選択し、第２パルス周期目Ｔ２では第２のＰＷＭコードパターンＢ’を選択するため、第１パルス周期目Ｔ１から第２パルス周期目Ｔ２の切り替わりの際、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮはエッジが生じない。
【００４６】
第３パルス周期目Ｔ３において、第２のＰＷＭコードパターンＢ’が選択される。そして、ΔΣ変調信号Ｓ２の量子化レベルが“−１”のため、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は、基準時より正の時間軸方向に向けてカウンタクロックＣＬＫの１周期分短くなる。即ち、正側ＰＷＭ信号ＳＰは、カウンタクロックＣＬＫの５周期目が開始するタイミングで立ち上がる。また、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は、基準時より負の時間軸方向に向けてカウンタクロックＣＬＫの１周期分長くなる。即ち、負側ＰＷＭ信号ＳＮは、カウンタクロックＣＬＫの３周期目が開始するタイミングで立ち上がる。差動出力波形（ＳＰ−ＳＮ）は、カウンタクロックＣＬＫの３周期から４周期目までの間にＨレベルを示すパルス波形となる。従って、第３パルス周期目Ｔ３では、電力スイッチング回路３００でのスイッチング回数ＳＷは１回である。
【００４７】
第４パルス周期目Ｔ４において、第１のＰＷＭコードパターンＡ’が選択される。そして、ΔΣ変調信号Ｓ２の量子化レベルが“−２”のため、正側ＰＷＭ信号ＳＰのＨレベルのパルス幅は、基準時より負の時間軸方向に向けてカウンタクロックＣＬＫの２周期分短くなる。即ち、正側ＰＷＭ信号ＳＰは、カウンタクロックＣＬＫの１周期目が終了するタイミングで立ち下がる。また、負側ＰＷＭ信号ＳＮのＨレベルのパルス幅は、基準時より正の時間軸方向に向けてカウンタクロックＣＬＫの２周期分長くなる。即ち、負側ＰＷＭ信号ＳＮは、カウンタクロックＣＬＫの６周期目が終了するタイミングで立ち下がる。差動出力波形（ＳＰ−ＳＮ）は、カウンタクロックＣＬＫの２周期から５周期目までの間にＬレベルを示すパルス波形となる。尚、第３パルス周期目Ｔ３では第２のＰＷＭコードパターンＢ’を選択し、第４パルス周期目Ｔ４では第１のＰＷＭコードパターンＡ’を選択するため、第３パルス周期目Ｔ３から第４パルス周期目Ｔ４の切り替わりの際、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮはエッジが生じない。
【００４８】
第５パルス周期目Ｔ５から第１２パルス周期目Ｔ１２までは、第１パルス周期目Ｔ１から第４パルス周期目Ｔ４までの動作と同様の動作となるので以下では説明を省略する。
【００４９】
以上のように、ΔΣ変調信号Ｓ２の量子化レベルが“０”ではない条件下で、第１のＰＷＭコードパターンＡ’から第２のＰＷＭコードパターンＢ’の切り替わりの際、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮに基づくスイッチング回数は通常０回である。即ち、第１のＰＷＭコードパターンＡ’から第２のＰＷＭコードパターンＢ’の切り替わりの際にＬレベルを継続するので、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮに基づくスイッチング回数は０回となる。
【００５０】
同様に、第２のＰＷＭコードパターンＢ’から第１のＰＷＭコードパターンＡ’の切り替わりの際にＨレベルを継続するので、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮに基づくスイッチング回数は０回である。
【００５１】
第２パルス周期目Ｔ２では第２のＰＷＭコードパターンＢ’のうちΔΣ変調信号Ｓ２の量子化レベルが“０”に対応する信号を選択し、第３パルス周期目Ｔ３では第２パルス周期目Ｔ２と同様に第２のＰＷＭコードパターンＢ’を選択する。このため、第２パルス周期目Ｔ２から第３パルス周期目Ｔ３の切り替わりの際、正側ＰＷＭ信号ＳＰ並びに負側ＰＷＭ信号ＳＮはエッジが生じない。
【００５２】
この結果、ＥＭＩノイズ、スイッチング波形の鈍りやリンギング等といった電力スイッチング回路３００のスイッチング駆動に伴う各種問題を抑制することができ、Ｄ級アンプ１０の精度や品質を向上させることが可能となる。
【００５３】
＜＜＜パルス幅変調信号生成装置の構成例＞＞＞
図４は、本発明のパルス幅変調信号生成装置の一実施形態に係るＰＷＭ信号生成器２０４の構成を示した図である。尚、図４に示す例は、図５に示す動作を実現するものであり、図２並びに図３に示した例と同様に、Ｎビットが３ビットの場合のΔΣ変調信号Ｓ２の量子化レベルが表現する１０進数が＋３から−３までの合計７レベルを示す場合とする。
【００５４】
等価器２１２は、ΔΣ変調器２１０から出力されたΔΣ変調信号Ｓ２の量子化レベルが“０”か否かを判定する。ΔΣ変調信号Ｓ２の量子化レベルが“０”であれば出力するフラグｂｐｚを“１”とし、“０”でなければフラグｂｐｚを“０”とする。
【００５５】
第１の鋸波生成器２３２は、ΔΣ変調信号Ｓ２の量子化レベルに対応して、ＰＷＭクロックＣＫの１パルス周期内で、カウンタクロックＣＬＫの１周期毎に−３から＋３まで段階的に増加した後、＋３から−３に変化する動作を繰り返す第１の鋸波信号ＴＡを生成する。例えば、第１の鋸波生成器２３２は、カウンタクロックＣＬＫのエッジによりアップカウントを行うアップカウンタによって実現される。尚、第１の鋸波信号ＴＡは、第１のＰＷＭコードパターンＡ’を生成するために用いられる。
【００５６】
第２の鋸波生成器２３３は、ΔΣ変調信号Ｓ２の量子化レベルに対応して、ＰＷＭクロックＣＫの１パルス周期内で、−３から＋３に変化した後、＋３から−３まで段階的に減少する動作を繰り返す第２の鋸波信号ＴＢを生成する。例えば、第２の鋸波生成器２３３は、カウンタクロックＣＬＫのエッジによりダウンカウントを行うダウンカウンタによって実現される。尚、第２の鋸波信号ＴＢは、第２のＰＷＭコードパターンＢ’を生成するために用いられる。
【００５７】
０値制御回路２８０は、フラグｂｐｚが“１”のときにＤフリップフロップ２２６より出力されるフラグＦを選択して出力し、フラグｂｐｚが“０”のときにインバータ素子２２４により反転されたフラグＦを選択して出力する第５の選択器２２２と、ＰＷＭクロックＣＫのエッジが発生する毎に第５の選択器２２２の出力を取り込んでフラグＦとして出力するＤフリップフロップ２２６と、を有する。
【００５８】
第１の選択器２３４は、０値制御回路２８０より出力されるフラグＦが“１”のときに第１の鋸波信号ＴＡを選択し、フラグＦが“０”のとき第２の鋸波信号ＴＢを選択して出力する。
【００５９】
第１の比較器２４２は、カウンタクロックＣＬＫの１周期毎に、ΔΣ変調信号Ｓ２の量子化レベルを、第１の選択器２３４より出力された第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの各レベルと逐次比較する。ΔΣ変調信号Ｓ２の量子化レベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢのレベルよりも高い場合には出力する比較信号ＳＳＰを“１”とし、ΔΣ変調信号Ｓ２の量子化レベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢのレベルよりも低い場合には比較信号ＳＳＰを“０”とする。
【００６０】
第２の比較器２４４は、カウンタクロックＣＬＫの１周期毎に、ΔΣ変調信号Ｓ２の量子化レベルを、第１の選択器２３４より出力された第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの各レベルをインバータ素子２３６により反転した各レベルと逐次比較する。ΔΣ変調信号Ｓ２の量子化レベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの反転レベルよりも高い場合には出力する比較信号ＳＳＮを“１”とし、ΔΣ変調信号Ｓ２の量子化レベルが第１の鋸波信号ＴＡ又は第２の鋸波信号ＴＢの反転レベルよりも低い場合には比較信号ＳＳＮを“０”とする。
【００６１】
第２の選択器２５２は、フラグｂｐｚが“１”の場合、フラグｂｐｚが“１”のときに０値制御回路２８０より出力されるフラグＦを選択して出力する。また、第２の選択器２５２は、フラグｂｐｚが“０”の場合、第１の比較器２４２より出力される比較信号ＳＳＰを出力する。第２の選択器２５２の出力は、遅延素子２６２を介して、第１のＰＷＭコードパターンＡ’の場合の正側ＰＷＭ信号ＳＰとなる。
【００６２】
第３の選択器２５４は、フラグｂｐｚが“１”の場合、フラグｂｐｚが“１”のときに０値制御回路２８０より出力されるフラグＦを選択して出力する。また、第３の選択器２５４は、フラグｂｐｚが“０”の場合、第２の比較器２４４からインバータ２４６を介して出力される比較信号ＳＳＮの反転信号を出力する。第３の選択器２５４の出力は、遅延素子２６４を介して、第１のＰＷＭコードパターンＡ’の場合の負側ＰＷＭ信号ＳＮとなる。
【００６３】
なお、本願の請求項において、第１のパルス幅変調信号生成回路は第１の比較器２４２及び第２の選択器２５２に対応し、第２のパルス幅変調信号生成回路は第２の比較器２４４及び第３の選択器２５４に対応する。また、本願の請求項において、制御回路は等価器２１２、０値制御回路２８０、第１の鋸波生成器２３２、第２の鋸波生成器２３３、第１の選択器２３４に対応する。
【００６４】
以上の構成により、ＰＷＭクロックＣＫの１パルス周期毎に、第１のＰＷＭコードパターンＡ’と第２のＰＷＭコードパターンＢ’が切り替えて使用される。また、ΔΣ変調信号Ｓ２の量子化レベルが“０”のとき、第１のＰＷＭコードパターンＡ’又は第２のＰＷＭコードパターンＢ’が次の１パルス周期で切り替えずにそのまま使用される。さらに、次のパルス周期以降では、継続して使用した第１のＰＷＭコードパターンＡ’又は第２のＰＷＭコードパターンＢ’を基礎として、再び、ＰＷＭクロックＣＫの１パルス周期毎に第１のＰＷＭコードパターンＡ’又は第２のＰＷＭコードパターンＢ’の切り替えが行われる。
【００６５】
以上より、ΔΣ変調信号Ｓ２の量子化レベルが“０”のときのスイッチング回数が減少するため、正側パルス駆動電圧ＶＰ並びに負側パルス駆動電圧ＶＮに含まれる高周波成分が抑えられる。また、これにより、Ｄ級アンプ１０の用途によっては、スピーカ５００の前段に設けられるＬＰＦ４００を取り除くことができる。尚、このようにＬＰＦ４００を取り除ける状態はＤ級アンプ１０にとって好ましい。即ち、ＬＰＦ４００は、Ｄ級アンプ１０の中で大きな空間を占有し、小型電子機器向けのＤ級アンプ１０の一部品としては好ましくないからであり、また、チョークコイルＬｐ、Ｌｎは、消費電力が大きいので、Ｄ級アンプ１０の電力効率を悪化させる一つの要因となっているからである。
【００６６】
以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、その等価物も含まれるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明に係るＤ級アンプの構成を示した図である。
【図２】本発明に係るＰＷＭ変調コードパターンの一例を示した図である。
【図３】本発明に係るその他のＰＷＭ変調コードパターンの一例を示した図である。
【図４】本発明に係るＰＷＭ信号生成器の構成を示した図である。
【図５】本発明に係るＰＷＭ信号生成器の動作を説明するための主要信号の波形図である。
【図６】Ｄ級アンプの構成を示した図である。
【図７】ＰＷＭ信号生成器の構成を示した図である。
【図８】ＰＷＭ信号生成器の動作を説明するための主要信号の波形図である。
【符号の説明】
【００６８】
１００  ΔΣ変調器
２０２、２０４  ＰＷＭ信号生成器
２１２  等価器
２２０  ０値制御回路
２２２  第５の選択器
２２４  インバータ素子
２２６  Ｄフリップフロップ
２３２  第１の鋸波生成器
２３３  第２の鋸波生成器
２３４  第１の選択器
２３６  インバータ素子
２４２  第１の比較器
２５２  第３の選択器
２４４  第２の比較器
２５４  第４の選択器
２６２、２６４  遅延素子
２７０  ２進カウンタ
３００  電力スイッチング回路
４００  ＬＰＦ
５００  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009010528.tif 000009
【図８】
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