(57)【要約】【課題】オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置を提供する。【解決手段】ゲート電極２７の側壁に形成されるサイドウォール２６は、ＣＭＯＳトランジスタ１のサイドウォール８とは異なり、ドレイン側とソース側とで、水平方向（半導体層２の表面に沿った方向）の厚さが異なっており、ドレイン側のサイドウォール２６Ｂは、ソース側のサイドウォール２６Ａよりも厚い。ソース側のサイドウォール２６Ａは、ＣＭＯＳトランジスタ１のサイドウォール８と略同一の厚さを有している。ドリフト領域２３、ＬＤＤ領域２５、ドレイン領域２１、及びソース領域２４は、これらサイドウォール２６Ａ、２６Ｂに自己整合的に形成される。このため、ＬＤＤ領域２５は、ドリフト領域２３に比べ、サイドウォール２６Ａ、２６Ｂの厚さの差の分だけ水平方向の長さが小さくされている。【選択図】図１
2009272426.tif 000002
【特許請求の範囲】
【請求項１】
同一の第１導電型の半導体層内に、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタとが形成され、
前記ＣＭＯＳトランジスタは、
前記半導体層上に第１の絶縁膜を介して形成された第１ゲート電極と、
前記半導体層の表面に、前記第１ゲート電極に隣接して設けられた第２導電型の第１ソース領域と、
前記半導体層の表面に、前記第１ソース領域と共に前記第１ゲート電極を挟むように設けられた第２導電型の第１ドレイン領域とを備え、
前記ＤＭＯＳトランジスタは、
前記半導体層上に第２の絶縁膜を介して形成された第２ゲート電極と、
前記半導体層の表面に、前記第２ゲート電極に隣接して設けられた第２導電型の第２ソース領域と、
前記半導体層の表面に、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型のドリフト領域と、
前記半導体層の表面に、前記ドリフト領域に隣接し、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型の第２ドレイン領域とを備え、
前記第１ゲート電極の側面には第１サイドウォールが設けられ、前記第２ゲート電極の側面には第２サイドウォールが設けられ、
前記第２ドレイン領域側の前記第２サイドウォールは、前記第２ソース領域側の前記第２サイドウォールよりも前記第２ゲート絶縁膜に沿う方向の厚さが大きい
ことを特徴とする半導体装置。
【請求項２】
前記第１サイドウォール及び前記第２サイドウォールは、複数種類の絶縁層を積層させてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２ドレイン領域側の第２サイドウォールは、その上面に凹部を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
同一の第１導電型の半導体層内に、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタとが形成された半導体装置の製造方法であって、
前記半導体層上に絶縁膜を介して前記ＣＭＯＳトランジスタ用の第１ゲート電極と、前記ＤＭＯＳトランジスタ用の第２ゲート電極とを形成する工程と、
前記第１及び前記第２ゲート電極上を含む前記半導体層上に、複数種類の絶縁層を積層させる工程と、
前記第２ゲート電極のうち、前記ＤＭＯＳトランジスタのドレイン領域側をマスクで覆った後、このマスクを用いて前記絶縁層の一部をエッチングする工程と、
前記複数種類の絶縁層に対し異方性エッチングを施して、前記第１ゲート電極及び前記第２ゲート電極の側壁に前記絶縁層を残してサイドウォールを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
ＤＭＯＳトランジスタを含む半導体装置の製造方法であって、
前記半導体層上に絶縁膜を介して複数のゲート電極を形成するとともに、この複数のゲート電極に挟まれる位置に、前記ゲート電極との間で第１の間隔をおいてダミー電極を形成する工程と、
前記ゲート電極および前記ダミー電極をマスクとして前記半導体層にイオン注入を行って前記ＤＭＯＳトランジスタのドリフト領域を形成する工程と、
前記ゲート電極及び前記ダミー電極の上を含めた前記半導体層上に絶縁膜を、前記第１の間隔よりも小さく前記第１の間隔の１／２よりも大きい第２の厚さに堆積させる工程と、
前記絶縁膜に対し異方性エッチングを施して前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ダミー電極を除去した後、前記半導体層にイオン注入を行って前記ＤＭＯＳトランジスタのドレイン領域、及びソース領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＤＭＯＳトランジスタの構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式によるスイッチング電源回路が多用されている。この電源回路には、入力電圧に応じて数Ｖから数十Ｖの耐圧を持つＤＭＯＳトランジスタが用いられている。電源回路用のＤＭＯＳトランジスタとしては高速且つ低抵抗の素子が適している。
【０００３】
このようなＤＭＯＳトランジスタでは、高耐圧化のためにドレイン領域にオフセット層（電界緩和部）が設けられている（例えば、特許文献１参照）。オフセット層はドレインのコンタクト領域（低抵抗領域）の周囲を取り囲むようにレイアウトされる。
【０００４】
このオフセットの長さは通常マスク合わせにより決定されるため、マスクずれを考慮してマージンを設定する必要があり、その分オン抵抗が大きくなってしまうという問題がある。
【特許文献１】特開２００４−３４９３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、オフセット層を自己整合的に決定することができ、オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一つの態様に係る半導体装置は、同一の第１導電型の半導体層内に、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタとが形成され、前記ＣＭＯＳトランジスタは、前記半導体層上に第１の絶縁膜を介して形成された第１ゲート電極と、前記半導体層の表面に、前記第１ゲート電極に隣接して設けられた第２導電型の第１ソース領域と、前記半導体層の表面に、前記第１ソース領域と共に前記第１ゲート電極を挟むように設けられた第２導電型の第１ドレイン領域とを備え、前記ＤＭＯＳトランジスタは、前記半導体層上に第２の絶縁膜を介して形成された第２ゲート電極と、前記半導体層の表面に、前記第２ゲート電極に隣接して設けられた第２導電型の第２ソース領域と、前記半導体層の表面に、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型のドリフト領域と、前記半導体層の表面に、前記ドリフト領域に隣接し、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型の第２ドレイン領域とを備え、前記第１ゲート電極の側面には第１サイドウォールが設けられ、前記第２ゲート電極の側面には第２サイドウォールが設けられ、前記第１サイドウォール及び前記第２サイドウォールは、複数種類の絶縁層を積層させてなり、前記第２ドレイン領域側の前記第２サイドウォールは、前記第２ソース領域側の前記第２サイドウォールよりも前記第２ゲート絶縁膜に沿う方向の厚さが大きいことを特徴とする。
【０００７】
本発明の一態様に係る半導体装置の製造方法は、同一の第１導電型の半導体層内に、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタとが形成された半導体装置の製造方法であって、前記半導体層上に絶縁膜を介して前記ＣＭＯＳトランジスタ用の第１ゲート電極と、前記ＤＭＯＳトランジスタ用の第２ゲート電極とを形成する工程と、前記第１及び前記第２ゲート電極上を含む前記半導体層上に、複数種類の絶縁層を積層させる工程と、  前記第２ゲート電極のうち、前記ＤＭＯＳトランジスタのドレイン領域側をマスクで覆った後、このマスクを用いて前記絶縁層の一部をエッチングする工程と、前記複数種類の絶縁層に対し異方性エッチングを施して、前記第１ゲート電極及び前記第２ゲート電極の側壁に前記絶縁層を残してサイドウォールを形成する工程とを備えたことを特徴とする。
【０００８】
本発明の一態様に係る半導体装置の製造方法は、ＤＭＯＳトランジスタを含む半導体装置の製造方法であって、前記半導体層上に絶縁膜を介して複数のゲート電極を形成するとともに、この複数のゲート電極に挟まれる位置に、前記ゲート電極との間で第１の間隔をおいてダミー電極を形成する工程と、前記ゲート電極および前記ダミー電極をマスクとして前記半導体層にイオン注入を行って前記ＤＭＯＳトランジスタのドリフト領域を形成する工程と、前記ゲート電極及び前記ダミー電極の上を含めた前記半導体層上に絶縁膜を、前記第１の間隔よりも小さく前記第１の間隔の１／２よりも大きい第２の厚さに堆積させる工程と、前記絶縁膜に対し異方性エッチングを施して前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ダミー電極を除去した後、前記半導体層にイオン注入を行って前記ＤＭＯＳトランジスタのドレイン領域、及びソース領域を形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、オフセット層を自己整合的に決定することができ、オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本願発明に係る半導体装置の実施の形態について詳細に説明する。
【００１１】
［第１の実施の形態］
図１は、本実施の形態に係る、ＣＭＯＳトランジスタと低耐圧ＤＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置の構造断面図を略示したものである。
【００１２】
図１（Ａ）はＣＭＯＳトランジスタ部分の構造断面図を示し、図１（Ｂ）はＤＭＯＳトランジスタ部分の構造断面図を示す。本実施の形態では、いずれもＮ型ＭＯＳトランジスタの場合を例にとって説明する。すなわち、本実施の形態では第一導電型をＰ型、第二導電型をＮ型として説明する。しかし、これに限定されず、逆であってもよい。また、以下、特に明記しない限り、ＤＭＯＳトランジスタは、例えば静耐圧が５〜１０Ｖ程度の低耐圧ＤＭＯＳトランジスタを意味するものとして説明する。
【００１３】
まず、ＣＭＯＳトランジスタの構造について図１（Ａ）を参照しながら説明する。ＣＭＯＳトランジスタ１は、Ｐ-型の高抵抗半導体層２中（第１エリア）に形成される。Ｐ-型半導体層２はＰ-型基板でも良いし、シリコン基板上に形成されたＰ型ウェル領域でもよい。
【００１４】
ＣＭＯＳトランジスタ１は、Ｐ-型半導体層２上に絶縁膜５を介して選択的に形成されたゲート電極９を有する。ゲート電極９の下方のＰ-型半導体層内には、Ｐ型半導体領域であるチャネル領域７が形成されている。チャネル領域７は、ゲート電極９に閾値電圧以上の駆動電圧が印加された時に反転層を形成する。チャネル領域７の両側には、Ｎ型半導体領域であるＮ型ＬＤＤ領域６、６’が形成される。ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域は、後述するソース領域３、ドレイン領域４より低濃度の不純物ドープにより形成される。ＬＤＤ領域６の横方向でゲート電極９から遠い側には、ＬＤＤ領域６よりも高濃度で不純物イオンドープされたＮ+型半導体領域であるソース領域３が形成されている。ソース領域３とともにゲート電極９を挟む位置には、ＬＤＤ領域６，６’よりも高濃度で不純物ドープされたＮ+型半導体領域であるドレイン領域４が形成されている。
【００１５】
絶縁膜５は、例えば、シリコン酸化膜により形成される。この絶縁膜５のうち、ゲート電極９の下方に形成された部分がＭＯＳトランジスタのゲート酸化膜１２を構成する。ゲート酸化膜１２は、ゲート駆動電圧に応じて所望の厚さに形成される。ゲート酸化膜１２の上にはゲート電極９が形成されている。ゲート電極９は、例えば、選択的に形成された導電性ポリシリコンから成る。ゲート電極９の側壁にはサイドウォール８が形成されている。以下で詳細に説明するように、サイドウォール８は、例えば、シリコン酸化膜及びシリコン窒化膜を順に堆積させたものである。また、このサイドウォールは、ドレイン側、ソース側において厚さは同一である。絶縁膜５にはコンタクトホールが選択的に開口され、その開口部にソース電極１０及びドレイン電極１１が形成されている。
【００１６】
ＣＭＯＳトランジスタ１は、例えば、５Ｖ系ＣＭＯＳトランジスタの場合、素子耐圧とゲート駆動電圧は共に５Ｖであるため、ゲート−ドレイン間に、５Ｖ程度の逆バイアスがかかった場合に、ゲート酸化膜１２に５Ｖ以上の電圧が印加されることはない。また、ＣＭＯＳトランジスタ１は、ＬＤＤ領域６、６’の不純物濃度、横方向寸法等がチャネル領域７を挟んで左右対称であり、ソース領域３及びドレイン領域４の横方向寸法もチャネル領域７を挟んで左右対称である。
【００１７】
次に、ＤＭＯＳトランジスタの構造について図１（Ｂ）を参照しながら説明する。ＤＭＯＳトランジスタ２０は、上記したＣＭＯＳトランジスタ１が形成されるのと同じＰ-型半導体層２内の別の領域（第２エリア）に形成される。ここで、Ｐ-型半導体層２は、Ｐ-型基板でも良いし、シリコン基板上に形成されたＰ型ウェル領域でもよい。
【００１８】
ＤＭＯＳトランジスタ２０は、絶縁膜３０を介してＰ-型半導体層２上に選択的に形成されたゲート電極２７を有する。ゲート電極２７の下方のＰ-型半導体層内には、Ｐ型半導体領域であるチャネル領域７’が形成されている。チャネル領域７’は、ゲート電極２７に閾値電圧以上の駆動電圧が印加された時に反転層を形成する。チャネル領域７’の左側（ソース側）には、後述するソース領域２４より低濃度で不純物ドープされたＮ型拡散領域であるＬＤＤ領域２５が形成されている。チャネル領域７’の右側（ドレイン側）すなわちＬＤＤ領域２５と共にゲート電極２７を挟む位置には、ドリフト領域２３が形成されている。ドリフト領域２３はＬＤＤ領域２５よりも低濃度に不純物がドープされることが多い。したがって、チャネル領域７を挟んで、ＬＤＤ領域２５の不純物ドープ濃度とドリフト領域２３の不純物ドープ濃度とは左右非対称となるように形成されている。
【００１９】
ＬＤＤ領域２５の横方向にゲート電極２７から遠い側には、ＬＤＤ領域２５より高濃度で不純物ドープされた高濃度Ｎ＋型拡散領域であるソース領域２４が形成されている。また、ソース領域２４の横方向にゲート電極２７から遠い側には、半導体層２より高濃度で不純物ドープされた高濃度Ｐ+型拡散領域であるコンタクト領域２２が形成されている。ドリフト領域２３の横方向にゲート電極２７から遠い側には、ドリフト領域２３よりも高濃度で不純物ドープされた高濃度Ｎ+型拡散領域であるドレイン領域２１が形成されている。
【００２０】
絶縁膜３０は、例えば、シリコン酸化膜により形成される。この絶縁膜３０のうち、ゲート電極２７の下方に形成された部分がＭＯＳトランジスタのゲート酸化膜１２を構成する。Ｐ-型半導体層２の表面には、ゲート酸化膜３１が形成されている。ゲート酸化膜３１は、ゲート駆動電圧に応じて所望の厚さに形成することができる。低耐圧ＤＭＯＳトランジスタ２０の場合、通常、同じ耐圧系のＣＭＯＳトランジスタよりゲート駆動電圧は低く設計され、ゲート酸化膜３１は薄く設計される。ゲート酸化膜３１の上にはゲート電極２７が形成されている。ゲート電極２７は、例えば、選択的に形成された導電性ポリシリコンから成る。
【００２１】
ゲート電極２７の側壁にはサイドウォール２６が形成されている。以下で詳細に説明するように、サイドウォール２６は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順に堆積させたものである。このサイドウォール２６は、ＣＭＯＳトランジスタ１のサイドウォール８とは異なり、ドレイン側とソース側とで、水平方向（半導体層２の表面に沿った方向）の厚さが異なっており、ドレイン側のサイドウォール２６Ｂは、ソース側のサイドウォール２６Ａよりも厚い。ソース側のサイドウォール２６Ａは、ＣＭＯＳトランジスタ１のサイドウォール８と略同一の厚さを有している。ドリフト領域２３、ＬＤＤ領域２５、ドレイン領域２１、及びソース領域２４は、これらサイドウォール２６Ａ、２６Ｂに自己整合的に形成される。このため、ＬＤＤ領域２５は、ドリフト領域２３に比べ、サイドウォール２６Ａ、２６Ｂの厚さの差の分だけ水平方向の長さが小さくされている。また、絶縁膜３０にはコンタクトホールが選択的に開口され、その開口部に選択的にソース電極２８及びドレイン電極２９が形成されている。ソース領域２４とコンタクト領域２２に共通にソース電極２８が接続される。
【００２２】
以下で詳細に説明するように、本実施の形態では、それぞれのサイドウォール８、２６（２６Ａ、２６Ｂ）をマスクとしてソース領域３とドレイン領域４、ソース領域２４とドレイン領域２１を形成することにより、マスクの合わせずれの影響を受けることなくＣＭＯＳトランジスタ１のＬＤＤ領域６及び６’、ＤＭＯＳトランジスタ２０のＬＤＤ領域２５及びドリフト領域２３の長さを所望の距離に保って形成することができる。こうすることにより、異なる耐圧系の二種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となるのである。さらに、サイドウォール２６においては、ソース側のサイドウォール２６Ａと、ドレイン側のサイドウォール２６Ｂとで厚さが異なっており、ＤＭＯＳトランジスタのオン抵抗を、両者が同一の厚さを有する場合に比べて低減することができる。また、ＤＭＯＳトランジスタ２０の素子面積を小さくすることができる。一例として、サイドウォール２６Ａの厚さ（水平方向）は約１００ｎｍであり、サイドウォール２６Ｂの厚さはサイドウォール１２の約２倍である。
【００２３】
次に、本実施の形態に係る、ＣＭＯＳトランジスタ１とＤＭＯＳトランジスタ２０とを同一基板上に混載して形成した半導体装置の第１の製造方法について説明する。図２Ａ〜図２Ｉは、この製造方法の一部を示したものである。説明の都合上、アニールプロセスについては省略する。
【００２４】
まず、図２Ａに示すように、Ｐ-型半導体層２に、所定の不純物イオン注入処理を行い、チャンネル領域７、７’を形成する。次に、ゲート酸化膜となる、絶縁膜（例えば、シリコン酸化膜）５、３０を形成する。この際、ＣＭＯＳトランジスタ領域とＤＭＯＳトランジスタ領域とでは、ゲート駆動電圧に応じて、絶縁膜５、３０の厚さが同じであっても、異なっていてもよい。それぞれの絶縁膜５、３０の上に、フォトリソグラフィー及びエッチングプロセスにより、選択的に、例えばポリシリコンを形成し、これがゲート電極９、２７となる。
【００２５】
次に図２Ｂに示すように、ＣＭＯＳトランジスタ１のゲート電極９に対して、ソース領域３より低濃度の不純物拡散領域を形成するために自己整合的に所望のイオン注入を行う。具体的には、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５０〜７０ｋｅＶ、注入量１０１４ｃｍ−２程度でイオン注入を行う。こうしてＣＭＯＳトランジスタ１のＬＤＤ領域６、６’が形成される。
【００２６】
この時同時に、ＤＭＯＳトランジスタ２０のゲート電極２７に対しても、ソース側のみ、ソース領域２４より低濃度の不純物拡散領域を形成するために自己整合的に所望のイオン注入を行う。具体的には、ゲート電極２７の左側（ソース側）及びＣＭＯＳトランジスタ領域に開口を有するフォトレジストをマスクとして、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５０〜７０ｋｅＶ、注入量１０１４ｃｍ−２程度でイオン注入を行う。こうして、ソース領域２４より低濃度不純物拡散領域となるＤＭＯＳトランジスタ２０のＬＤＤ領域２５とＣＭＯＳトランジスタ１のＬＤＤ領域６、６’とが同時に形成される。
【００２７】
次に、ゲート電極２７の右側（ドレイン側）に開口を有するフォトレジストをマスクとして、例えば、リン（Ｐ）などを基板に対して、例えば、注入エネルギー５０〜７０ｋｅＶ、注入量１０１３ｃｍ−２程度でイオン注入を行う。こうして、ＬＤＤ領域２５よりも濃度の低い不純物拡散領域となるドリフト領域２３が形成される。
【００２８】
次に、図２Ｃに示すように、基板全体に、所定の厚さのシリコン酸化膜４０、所定の厚さのシリコン窒化膜４１、所定の厚さのシリコン酸化膜４２を順に堆積させる。これらの絶縁膜は、例えば熱ＣＶＤ法、プラズマＣＶＤ法により堆積することができる。ここで、膜の厚さは、数ｎｍ〜数百ｎｍの所望の厚さに設定することができる。
【００２９】
次に、図２Ｄに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりＤＭＯＳトランジスタ領域のドレイン領域のみを覆うマスク４３を形成する。
【００３０】
続いて、図２Ｅに示すように、マスク４３を使って、例えば、希フッ酸（ＨＦ）またはフッ化アンモニウム（ＮＨ４Ｆ）を用いて、絶縁膜４２をウエットエッチング（等方性エッチング）により除去する。ここで、シリコン窒化膜４１はウエットエッチャント（この場合、フッ酸）に対するストッパー膜として機能する。次いで、マスク４３を除去する。
【００３１】
次に、図２Ｆに示すように、フォトリソグラフィー技術を使って、ＤＭＯＳトランジスタ２０の領域に開口を有するマスク４４を形成する。次いで、このマスク４４を使って、ＤＭＯＳトランジスタ２０の領域のシリコン酸化膜４２をＲＩＥ（Reactive  Ion  Etching）等のドライエッチング（異方性エッチング）によりエッチバックする。この際、異方性エッチングの特性から、ゲート電極２７の側面にはシリコン酸化膜４２が残される。次いで、マスク４４を除去する。
【００３２】
続いて、図２Ｇに示すように、ＲＩＥ等のドライエッチング（異方性エッチング）により、ＣＭＯＳトランジスタ１の領域のシリコン窒化膜４１及びシリコン酸化膜４０を除去するとともに、ＤＭＯＳトランジスタ２０の領域のソース領域側のシリコン窒化膜４１及びシリコン酸化膜４０を除去する。さらに、ＤＭＯＳトランジスタ２０の領域のドレイン領域側では、シリコン窒化膜４１及びシリコン酸化膜４０に加え、シリコン酸化膜４２もエッチングする。異方性エッチングを用いることで基板表面に垂直な方向のエッチング速度は大きくエッチングが進むが、基板表面に平行な方向のエッチング速度は非常に遅くエッチングがほとんど進まず、結果として、ゲート電極９、２７の側面にのみ、シリコン酸化膜及びシリコン窒化膜が残されることによりサイドウォール８、２６が形成される。そして、サイドウォール８、２６の厚さは異方性エッチングされるシリコン酸化膜及びシリコン窒化膜の厚さにほぼ相当することになる。その結果、サイドウォール８及び２６は、ＣＭＯＳトランジスタ１の両側、ＤＭＯＳトランジスタ２０のソース側では同一の厚さを有するが、ＤＭＯＳトランジスタ２０のドレイン側では、シリコン酸化膜４２の分、水平方向の厚さが大きくなる。
【００３３】
次に、図２Ｈに示すように、ＣＭＯＳトランジスタ１と、ＤＭＯＳトランジスタ２０の両方に対して、サイドウォール８、２６をマスクとして使用し、ＬＤＤ領域６，６’より高濃度の不純物拡散領域を形成するべく、自己整合的にイオン注入処理を行う。異なる厚さのサイドウォール２６Ａ、２６Ｂをマスクとして使用することで、マスク合わせによる位置ずれが防止され、必要最小限の寸法のドリフト領域２３を形成することができる。イオン注入処理に使用するｎ+ドーパントとしては、例えば、砒素（Ａｓ）などを用いることができる。その場合、イオン注入は、例えば、３０ｋｅＶ〜６０ｋｅＶ、イオン注入量２．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２の条件で行われる。こうして、ＣＭＯＳトランジスタ１のＮ+型ソース領域３及びＮ+型ドレイン領域４、並びにＤＭＯＳトランジスタ２０のＮ+型ソース領域２４及びＮ+型ドレイン領域２１が同時に形成される。
【００３４】
さらに、イオン注入処理により選択的にＰ+型コンタクト領域２２を形成する。イオン注入処理に使用するｐ+ドーパントとしては、例えば、ボロン（Ｂ）などを用いることができる。その場合イオン注入は、例えば、５ｋｅＶ〜４０ｋｅＶ、イオン注入量２．０×１０１４ｃｍ−２〜５．０×１０１５ｃｍ−２の条件で行われる。
【００３５】
最後に、図２Ｉに示すように、絶縁膜５、３０にコンタクトホールを開口し、例えばタングステン（Ｗ）膜を埋め込む。次いで、アルミニウム（Ａｌ）スパッタまたは銅（Ｃｕ）めっき等を行いメタル層を形成する。その後、フォトリソグラフィー及びエッチングプロセスにより、ＣＭＯＳトランジスタ１のソース電極１０及びドレイン電極１１、並びにＤＭＯＳトランジスタ２０のソース電極２８及びドレイン電極２９を同時に形成する。
【００３６】
本実施の形態によれば、ＣＭＯＳトランジスタとＤＭＯＳトランジスタとを同一基板上に混載して形成することが可能となり、サイドウォールをソース領域、ドレイン領域を形成するためのマスクとして使用することによって、ドリフト領域形成の際のマスク合わせによるずれを削減することができる。さらにＤＭＯＳトランジスタにて、ソース側とドレイン側とで厚さの異なるサイドウォールを形成できるので、ＤＭＯＳトランジスタのオン抵抗を低減するとともに、素子面積も小さくすることができる。結果として、ＣＭＯＳトランジスタとＤＭＯＳトランジスタとを混載した半導体装置のチップ面積を小さくすることができる。
【００３７】
次に、本実施の形態に係る、ＣＭＯＳトランジスタとＤＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置の第２の製造方法について説明する。図２Ｊ〜図２Ｎは、この製造方法の一部を示したものである。この方法は、サイドウォール２６Ｂを形成するための異方性エッチングが、膜４２の一部を除去するための等方性エッチングよりも先に実行される点で、前述の方法と異なっている。
【００３８】
図２Ａ〜図２Ｃの工程を実行した後、図２Ｊに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりＤＭＯＳトランジスタ領域のドレイン領域が露出したマスク４３´を形成する。
【００３９】
続いて、図２Ｋに示すように、マスク４３´を使って、ＤＭＯＳトランジスタ２０のドレイン領域側の膜４２をＲＩＥ等のドライエッチング（異方性エッチング）により除去する。これにより、ＤＭＯＳトランジスタ２０のドレイン領域側の側面にのみ、膜４２が残されることになる。
【００４０】
次に、図２Ｌに示すように、ＤＭＯＳトランジスタ２０のドレイン領域側のみを覆うマスク４４´を形成した後、マスク４４´に覆われず露出した領域において、図２Ｍに示すように、例えば、希フッ酸（ＨＦ）またはフッ化アンモニウム（ＮＨ４Ｆ）を用いて、シリコン酸化膜４２をウエットエッチングにより除去する。ここで、シリコン窒化膜４１はウエットエッチャント（この場合、フッ酸）に対するストッパー膜として機能する。次いで、マスク４４´を除去する。その後、図２Ｎに示すように、ＲＩＥ等のドライエッチング（異方性エッチング）を実行することにより、第１の方法（図２Ｇ）と同様のサイドウォール８、２６（２６Ａ、２６Ｂ）を形成する。その後、図２Ｈ及び図２Ｉと同様の工程を実行することにより、図１に示す構造の半導体装置を完成させる。
【００４１】
次に、本実施の形態に係る、ＣＭＯＳトランジスタとＤＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置の第３の製造方法について説明する。図２Ｐ〜図２Ｓは、この製造方法の一部を示したものである。この方法は、サイドウォール２６Ａ及び２６Ｂを形成するための異方性エッチングが、膜４２の一部を除去するための等方性エッチングよりも先に実行される点で、前述の方法と異なっている。
【００４２】
図２Ａ〜図２Ｃの工程を実行した後、図２Ｐに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりＤＭＯＳトランジスタ領域が露出したマスク４３´´を形成し、このマスク４３´´を使って、ＤＭＯＳトランジスタ２０のソース領域側及びドレイン領域側の膜４０〜４２をＲＩＥ等のドライエッチング（異方性エッチング）により除去する。これにより、ＤＭＯＳトランジスタ２０の両側面に膜４０〜４２が残される。
【００４３】
次に、図２Ｒに示すように、ＤＭＯＳトランジスタ２０のドレイン領域側のみを覆うマスク４４´´を形成した後、マスク４４´´に覆われず露出した領域において、図２Ｒに示すように、例えば、希フッ酸（ＨＦ）またはフッ化アンモニウム（ＮＨ４Ｆ）を用いて、シリコン酸化膜４２をウエットエッチングにより除去する。ここで、シリコン窒化膜４１はウエットエッチャント（この場合、フッ酸）に対するストッパー膜として機能する。次いで、マスク４４´を除去する。その後、図２Ｓに示すように、ＲＩＥ等のドライエッチング（異方性エッチング）を実行することにより、第１の方法（図２Ｇ）と同様のサイドウォール８、２６（２６Ａ、２６Ｂ）を形成する。その後、図２Ｈ及び図２Ｉと同様の工程を実行することにより、図１に示す構造の半導体装置を完成させる。
【００４４】
次に、本実施の形態に係る、ＣＭＯＳトランジスタとＤＭＯＳトランジスタとを同一基板上に混載して形成した半導体装置の第４の製造方法について説明する。図２Ｔ〜図２Ｙは、この製造方法の一部を示したものである。この方法は、ＤＭＯＳトランジスタ２０のドレイン領域側のみにサイドウォールをつけた後に更に別の膜を堆積し、これを異方性エッチングすることによってサイドウォール２６Ａ及び２６Ｂを形成する点で、前述の方法と異なっている。
【００４５】
図２Ａ〜図２Ｂの工程を実行した後、図２Ｔに示すように、基板全体に、所定の厚さのシリコン酸化膜４０、所定の厚さのシリコン窒化膜４１を順に堆積させる。これらの絶縁膜は、例えば熱ＣＶＤ法、プラズマＣＶＤ法により堆積することができる。ここで、膜の厚さは、数ｎｍ〜数百ｎｍの所望の厚さに設定することができる。
【００４６】
更に、図２Ｕに示すように、基板全体に所定の厚さのシリコン酸化膜４２を堆積させる。このシリコン酸化膜４２の厚さの分だけ、後にＤＭＯＳトランジスタ２０のドレイン側のサイドウォール２６ＢはＣＭＯＳトランジスタ１のサイドウォール８よりも厚く形成されることになる。
【００４７】
次に図２Ｖに示すように、フォトレジストを塗布し、フォトリソグラフィー技術によりＤＭＯＳトランジスタ領域が露出したマスク４５を形成し、このマスク４５を使って、ＤＭＯＳトランジスタ領域の膜４２をＲＩＥ等のドライエッチング（異方性エッチング）により除去する。これにより、ＤＭＯＳトランジスタ２０のゲート電極２７の両側面に膜４２Ａ、４２Ｂが残される。
【００４８】
次に、図２Ｗに示すように、ＤＭＯＳトランジスタ２０のドレイン領域側のみを覆うマスク４６を形成した後、マスク４６に覆われず露出した領域において、例えば、希フッ酸（ＨＦ）またはフッ化アンモニウム（ＮＨ４Ｆ）を用いて、シリコン酸化膜４２をウエットエッチングにより除去する。この結果、ＤＭＯＳトランジスタ２０のゲート電極２７のドレイン領域側のみに膜４２Ｂが残される。ここで、シリコン窒化膜４１はウエットエッチャント（この場合、フッ酸）に対するストッパ膜として機能する。
【００４９】
次いで、マスク４６を除去する。その後、図２Ｘに示すように、基板全体に所定の厚さのシリコン酸化膜４７を堆積させる。
【００５０】
その後、図２Ｙに示すように、ＲＩＥ等のドライエッチング（異方性エッチング）を実行する。ＤＭＯＳトランジスタのゲート電極２７のドレイン領域側のみ膜４２Ｂの分だけ膜が厚くなっているため、異方性エッチングの結果ゲート電極の側面に残るサイドウォールは、ゲート電極２７のドレイン領域側のみ厚くなる。こうして第１の方法（図２Ｇ）と同様のサイドウォール８、２６（２６Ａ、２６Ｂ）が形成される。その後、図２Ｈ及び図２Ｉと同様の工程を実行することにより、図１に示す構造の半導体装置を完成させる。
【００５１】
なお、この実施の形態では、サイドウォール８、２６の形成のため、３種類の膜４０〜４２を形成したが、本発明はこれに限定されるもので無いことはいうまでもない。２つ以上の異なる膜を順次堆積させた後、サイドウォールの厚さを小さくしたい部分ではこの膜の少なくとも１つを剥離するものであれば、本発明の範囲に含まれる。
【００５２】
［第２の実施の形態］
図３は、第２の実施の形態に係る、半導体装置の構造断面図を略示したものである。ＣＭＯＳトランジスタ領域については、上記した第１の実施の形態と同様なので説明を省略する。本実施の形態に係る半導体装置のＤＭＯＳトランジスタ６０は、Ｐ−型半導体層２にＰ型ボディ領域６１を有する点で、上記した第１の実施の形態のＤＭＯＳトランジスタ２０と異なる。Ｐ型ボディ領域６１は、ソース側のコンタクト領域２２、ソース領域２４、ＬＤＤ領域２５を包囲し、一部がゲート酸化膜３１の下方にまで延在するように形成されている。したがって、ゲート酸化膜３１の下方での不純物濃度は、ドレイン側よりもソース側の方が高くなっている。Ｐ型ボディ領域６１の不純物濃度のピークは、ソース領域２４が形成されている半導体層の表面よりもさらに深い位置にある。
【００５３】
このＰ型ボディ領域６１は、主に、ＤＭＯＳトランジスタ６０の閾値電圧を調整するためのものである。高いソース・ドレイン間耐圧を得るために、ＤＭＯＳトランジスタ６０のドリフト領域２３の不純物濃度は、ＣＭＯＳトランジスタ１のＬＤＤ領域６より低く設定されている。ＣＭＯＳトランジスタ１領域の閾値を調整するためにＣＭＯＳトランジスタ１の領域全体に形成されているＰ型ウェル領域を、ＤＭＯＳトランジスタ６０の領域全体にも形成すると、ドリフト領域２３の実効的な不純物濃度が低下して好ましくない。そこでＰウェル領域の代わりとして、ＤＭＯＳトランジスタ６０のソース側にのみＰ型ボディ領域６１を設けて、これで閾値を調整する。ただし、Ｐ型ボディ領域６１がドリフト領域２３と重なってしまうと、ドリフト領域の実効的な不純物濃度が下がりオン抵抗が高くなるため好ましくない。したがって、Ｐ型ボディ領域６１はゲート酸化膜３１の下方のソース側にのみ形成されている。他に、Ｐ型ボディ領域６１はパンチスルーを抑制する効果も有する。
【００５４】
次に、本実施の形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図６は本実施の形態に係るパワーＭＯＳトランジスタ６０のＰ型拡散ボディ領域６１を形成する工程を示したものである。
【００５５】
まず、第１実施の形態の図２Ａで説明したように、Ｐ-型半導体層２に、所定の不純物イオン注入処理を行い、チャンネル領域７、７’を形成する。その後、ゲート酸化膜５、３０を形成し、次いでゲート電極９、２７を形成する。
【００５６】
次に、図４に示すように、全面にレジストを塗布し、フォトリソグラフィー技術により、Ｐ型ボディ領域６１を形成する部分にのみ開口を有するマスク６２を形成する。次いで、このマスク６２を使って、斜め上方より、例えば入射角３０°以上で、例えば、ボロン（Ｂ）またはＢＦ２などのイオン注入を行う。その場合イオン注入は、例えば、５ｋｅＶ〜４０ｋｅＶ、イオン注入量１．０×１０１３ｃｍ−２〜５．０×１０１３ｃｍ−２の条件で行われる。斜めイオン注入により、ゲート電極２７の直下までイオンが注入され、Ｐ型ボディ領域６１が形成される。次いで、マスク６２を除去する。
【００５７】
Ｐ型ボディ領域６１を形成する他の方法として、図５に示すように、パワーＭＯＳトランジスタ６０のＰ型ボディ領域６１にのみ開口を有するマスク６３を使ってイオン注入を行いＰ型ボディ領域６１を形成し、次いで、マスク６３を除去した後、ゲート電極９、２７を形成してもよい。
【００５８】
以降の工程については、上記した第１実施の形態と同様なので説明を省略する。
【００５９】
［第３の実施の形態］
図６は、第３の実施の形態に係る、半導体装置の構造断面図を略示したものである。ＣＭＯＳトランジスタ領域については、上記した第１の実施の形態と同様なので説明を省略する。本実施の形態に係る半導体装置のＤＭＯＳトランジスタは、サイドウォール２６Ｂの水平方向の厚さがサイドウォール２６Ａよりも厚くされている点、Ｐ−型半導体層２にＰ型ボディ領域６１を有する点で、上記した第２の実施の形態のＤＭＯＳトランジスタと同様である。この実施の形態では、図６に示すように、２つのＤＭＯＳトランジスタが１つのドレイン電極２９を共有しており、ドレイン電極２９の位置を基準として線対称に２つのＤＭＯＳトランジスタが配置されている。大きな電流を必要とする場合には、図６に示された領域を単位セルとして、この単位セルを多数繰り返して形成することができる。そのような場合、複数の単位セルの一部においてドリフト領域２３の長さが他の単位セルに比べて小さいと、その一部の単位セルに影響されて、半導体装置全体の耐圧が小さくなってしまう。しかし、後述する製造方法により、これら単位セル中のＤＭＯＳトランジスタのサイドウォール２６は、リソグラフィー工程でのマスク合わせずれの影響を受けることなく、すべての単位セルについて同じ厚さに作られ、従ってドリフト領域２３の長さは、全ての単位セルにおいて等しくなる。従って、所望の耐圧を得ることが可能になる。
【００６０】
また、この実施の形態は、後述するように、サイドウォール２６の形成工程が前述の実施の形態とは異なっており、このため、ドレイン側のサイドウォール２６Ｂは、図６Ａに示すように、くさび状の陥没部分を有した形状を有している。
【００６１】
次に、この実施の形態に係る半導体装置の製造方法を、図７Ａ〜図７Ｋを参照して説明する。
【００６２】
まず、図７Ａに示すように、ｐ型シリコン半導体基板１の表面の所定の領域にｐ−型ウェル２を形成する。その後全面にゲート酸化膜３１を形成する。ゲート酸化膜３１の形成前に閾値を調整するための不純物イオン注入を行っても良い。
【００６３】
続いて、図７Ｂに示すように、ゲート酸化膜３１上にゲート電極２７となるポリシリコン膜を形成し、これをリソグラフィーおよびＲＩＥによりパターニングする。この際、ゲート電極２７だけではなくドレインになる領域にダミー電極２７Ｄを残す。ダミー電極２７Ｄは、後述の説明のように、マスクとしてのみ用いられ、最終的には除去されるものである。
【００６４】
隣接したゲート電極２７とダミー電極２７Ｄの間の間隔が全て等しい所定の値となるようにする。後述の説明から明らかとなるように、この間隔によりドリフト領域２３の長さが決まるので、必要な耐圧が得られる長さとなるようにこの間隔を決める。例えば１０Ｖの耐圧を得るためには、ｎ型ドリフト領域２３の長さは２００ｎｍ程度必要である。ドリフト領域２３の長さはゲート電極２７とダミー電極２７Ｄの間の間隔よりも若干短くなる。このため、ゲート電極２７とダミー電極２７Ｄの間の間隔を２５０ｎｍ程度で均一にする。ゲート電極２７とダミー電極２７Ｄとは同一のマスクを使ってリソグラフィーを行うため、互いの位置合わせを正確に行うことができる。
【００６５】
次に、図７Ｃに示すように、ダミー電極２７Ｄとゲート電極２７の一部を覆うマスク６４を形成し、ソース領域のみを露出させ、その他の部分はマスク６４で覆う。このマスク６４を用いてｐ型不純物をイオン注入した後、マスク６４を除去し、ｐ型不純物を拡散させて自己整合的にｐ型ボディ領域６１を形成する。
【００６６】
続いて、図７Ｄに示すように、ゲート電極２７とダミー電極２７Ｄをマスクとして、ドリフト領域２３を形成するためのｎ型不純物をイオン注入する。ソース領域にも、ｎ−型の拡散層２５´が形成される。
【００６７】
その後、図７Ｅに示すように、ダミー電極２７Ｄとゲート電極２７の一部を覆うマスク６４´を形成し、ソース領域のみを露出させ、その他の部分はマスク６４´で覆う。このマスク６４´を用いてｎ型不純物をイオン注入して、自己整合的にｎ型のＬＤＤ領域２５を形成する。その後、レジスト６４´は除去する。
【００６８】
続いて、減圧ＣＶＤ法によりサイドウォール２６Ａおよび２６Ｂとなる絶縁膜６５（たとえばシリコン窒化膜）をゲート電極２７とダミー電極２７Ｄの間隔の５０％以上１００％未満、より好ましくは５０〜６０％程度の厚に堆積させる。これにより、絶縁膜６５は、ゲート電極２７とダミー電極２７Ｄとの間において、凹部６５ｈを有するように堆積される。
【００６９】
次に、図７Ｇに示すように、堆積した絶縁膜６５を異方性エッチングたとえばＲＩＥでエッチバックすることによりサイドウォール２６Ａおよび２６Ｂが形成される。サイドウォール２６Ｂは、その凹部６５ｈの底部がゲート酸化膜３１に到達しない程度にまでエッチングされ、図７Ｇに示すように、略Ｖ文字形状を有する。
【００７０】
続いて、図７Ｈに示すように、ダミー電極２７Ｄのみが露出し、ゲート電極２７、及びソース領域（ＬＤＤ領域２５を含む）は覆うようにマスク６６を堆積させる。その後、図２７Ｄに示すように、このマスク６６を用いて等方性エッチングを実行し、ダミー電極２７Ｄを除去する。その後、図７Ｊに示すように、マスク６６は除去する。
【００７１】
その後、サイドウォール２６Ａ、２６Ｂ、ゲート電極２７、およびフォトレジスト（図示せず）をマスクとしてｎ型不純物のイオン注入を行い、サイドウォール２６Ａ及び２６Ｂに対し自己整合的に、高不純物濃度のｎ+ 型ソース領域２４、ｎ+ 型ドレイン領域２１を形成する。さらに、ｐ+ 型のコンタクト領域２２を形成する。
【００７２】
ｎ型のドリフト領域２３の長さはサイドウォール２６Ｂの厚さによって決まる。サイドウォール２６Ｂの厚さはゲート電極２７とダミー電極２７Ｄの間の間隔に等しく、この間隔は前述の通り１回のリソグラフィーで決まるため正確に均一に形成することができる。従ってｎ型のドリフト領域２３の長さはマスク合わせずれの影響を受けることなく複数のセル間で正確に等しく形成することができる。  
【００７３】
この後、各不純物層を活性化させるためのアニール工程や層間絶縁膜および電極の形成工程を経て図６の構造を得る。
【００７４】
［第４の実施の形態］
図８は、第４の実施の形態に係る、半導体装置の構造断面図を略示したものである。ＣＭＯＳトランジスタ領域については、上記した第１の実施の形態と同様なので説明を省略する。本実施の形態に係る半導体装置のＤＭＯＳトランジスタは、Ｐ−型半導体層２にＰ型ボディ領域６１を有する点、２つのＤＭＯＳトランジスタが１つのドレイン電極２９を共有しており、ドレイン電極２９の位置を基準として線対称に２つのＤＭＯＳトランジスタが配置されている点など、第３の実施の形態と同一である。ただし、ドリフト領域が、第１ドリフト領域２３Ａと第２ドリフト領域２３Ｂの２段で形成されている点で、第３の実施の形態と異なっている。前者の不純物濃度は、後者のそれより高くされている。このようにドリフト領域を２段構成にすることによりオン耐圧を高めることができる。
【００７５】
この実施の形態の半導体装置の製造方法を、図９Ａ〜図９Ｋを参照して説明する。
【００７６】
まず、図９Ａに示すように、ｐ型シリコン半導体基板１の表面の所定の領域にｐ−型ウェル２を形成する。その後全面にゲート酸化膜３１を形成する。ゲート酸化膜３１の形成前に閾値を調整するための不純物イオン注入を行っても良い。
【００７７】
続いて、図９Ｂに示すように、ゲート酸化膜３１上に、ゲート電極２７となるポリシリコン膜を形成し、これをリソグラフィーおよびＲＩＥによりパターニングする。この際、ゲート電極２７だけではなくドレインになる領域にダミー電極２７Ｅを残す。ダミー電極２７Ｅは、後述の説明のように、マスクとしてのみ用いられ、最終的には除去されるものである。
【００７８】
隣接したゲート電極２７とダミー電極２７Ｅの間の間隔が全て等しい所定の値となるようにする。この間隔によりドリフト領域２３Ｂの長さが決まるので、必要な耐圧が得られる長さとなるようにこの間隔を決める。ゲート電極２７とダミー電極２７Ｅとは同一のマスクを使ってリソグラフィーを行うため、互いの位置合わせを正確に行うことができる。
【００７９】
次に、図９Ｃに示すように、ダミー電極２７Ｅとゲート電極２７の一部を覆うマスク６８を形成し、ソース領域のみを露出させ、その他の部分はマスク６８で覆う。このマスク６８を用いてｐ型不純物をイオン注入した後、マスク６８を除去し、ｐ型不純物を拡散させて自己整合的にｐ型ボディ領域６１を形成する。
【００８０】
続いて、図９Ｄに示すように、ゲート電極２７とダミー電極２７Ｅをマスクとして、第２ドリフト領域２３Ｂを形成するためのｎ型不純物をイオン注入する。ソース領域にも、ｎ−型の拡散層２５´が形成される。
【００８１】
その後、図９Ｅに示すように、ダミー電極２７Ｅとゲート電極２７の一部を覆うマスク６９を形成し、ソース領域のみを露出させ、その他の部分はマスク６９で覆う。このマスク６９を用いてｎ型不純物をイオン注入して、自己整合的にｎ型のＬＤＤ領域２５を形成する。その後、レジスト６９は除去する。
【００８２】
続いて、図９Ｆに示すように、減圧ＣＶＤ法によりサイドウォール２６Ａおよび２６Ｂとなる絶縁膜６５（たとえばシリコン窒化膜）をゲート電極２７とダミー電極２７Ｅの間隔の５０〜６０％程度の厚さまで堆積させる。これにより、絶縁膜６５は、ゲート電極２７とダミー電極２７Ｅとの間において、凹部６５ｈを有するように堆積される。
【００８３】
次に、図９Ｇに示すように、堆積した絶縁膜６５を異方性エッチングたとえばＲＩＥでエッチバックすることによりサイドウォール２６Ａおよび２６Ｂが形成される。サイドウォール２６Ｂは、その凹部６５ｈの底部がゲート酸化膜３１に到達しない程度にまでエッチングされ、図９Ｇに示すように、略Ｖ文字形状を有する。
【００８４】
続いて、図９Ｈに示すように、ダミー電極２７Ｅのみが露出し、ゲート電極２７、及びソース領域（ＬＤＤ領域２５を含む）は覆うようにマスク７１を堆積させる。その後、図９Ｉに示すように、このマスク７１を用いて等方性エッチングを実行し、ダミー電極２７Ｅを除去する。その後、図９Ｊに示すように、マスク７１及びサイドウォール２６Ｂをマスクとして、サイドウォール２６Ｂに対し自己整合的にｎ型不純物のイオン注入を行い、第１ドリフト領域２３Ａを形成する。
【００８５】
その後、図９Ｋに示すように、マスク７１は除去した後、図示しないレジスト等を用いてソース領域２５、ｎ+ 型ドレイン領域２１、コンタクト領域２２を形成する。この実施の形態においても、ドリフト領域２３Ｂの長さはマスク合わせずれの影響を受けることなく複数のセル間で正確に等しく形成することができる。この後、各不純物層を活性化させるためのアニール工程や層間絶縁膜および電極の形成工程を経て図８の構造を得る。
【００８６】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。たとえば、上記の実施の形態では、ソース電極２８は、ソース領域２４と、コンタクト領域２２とに共通接続されているが、図１０に示すように、ソース電極２８はソース領域２４にのみ接続され、コンタクト領域２２に接続されるバックゲート電極２８Ａを別途設けるようにしてもよい。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施の形態に係る半導体装置の構造断面図を略示したものである。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｅ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｆ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｇ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｈ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｉ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｊ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｋ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｌ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｍ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｎ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｐ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｒ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｓ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｔ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｕ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｖ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｗ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｘ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図２Ｙ】本発明の第１の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図３】本発明の第２の実施の形態に係る半導体装置の構造断面図を略示したものである。
【図４】本発明の第２の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図５】本発明の第２の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図６】本発明の第３の実施の形態に係る半導体装置の構造断面図を略示したものである。
【図７Ａ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｂ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｃ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｄ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｅ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｆ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｇ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｈ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｉ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｊ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図７Ｋ】本発明の第３の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図８】本発明の第４の実施の形態に係る半導体装置の構造断面図を略示したものである。
【図９Ａ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｂ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｃ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｄ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｅ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｆ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｇ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｈ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｉ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｊ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｋ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図９Ｌ】本発明の第４の実施の形態に係る半導体装置を製造するプロセスを説明する断面略示図である。
【図１０】本発明の実施の形態の変形例を示す。
【符号の説明】
【００８８】
１・・・ＣＭＯＳトランジスタ、    ２・・・Ｐ-型半導体層、    ３・・・ソース領域、  ４・・・ドレイン領域、  ５・・・絶縁膜、  ６、６’・・・ＬＤＤ領域、７・・・チャネル領域、  ９・・・ゲート電極、  １０・・・ソース電極、  １１・・・ドレイン電極、  １２・・・ゲート酸化膜、  ２０・・・ＤＭＯＳトランジスタ、  ２１・・・ドレイン領域、  ２２・・・コンタクト領域、  ２３・・・ドリフト領域、  ２４・・・ソース領域、  ２５・・・ＬＤＤ領域、  ２６・・・サイドウォール、  ２７・・・ゲート電極、  ２８・・・ソース電極、  ２９・・・ドレイン電極、  ３０・・・絶縁膜、  ３１・・・ゲート酸化膜、  ６１・・・ボディ領域。
【図１】
2009272426.tif 000003
【図２Ａ】
2009272426.tif 000004
【図２Ｂ】
2009272426.tif 000005
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図２Ｐ】
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【図２Ｒ】
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【図２Ｓ】
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【図２Ｔ】
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【図２Ｕ】
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【図２Ｖ】
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【図２Ｗ】
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【図２Ｘ】
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【図２Ｙ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
2009272426.tif 000049
【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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【図１０】
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