(57)【要約】      （修正有）【課題】設計自由度の束縛が無い差動伝送路を備えた半導体装置を提供する。【解決手段】少なくとも表層又は内部に半導体集積回路を配置すると共に、当該半導体集積回路と外部とを電気的に接続する複数の外部接続用パッド２と、外部接続用パッドのうち差動信号伝送に用いる外部接続用パッドの２つと接続された差動信号伝送線路３を備える半導体装置１において、当該差動信号伝送に用いる外部接続用パッド間に抵抗体が設けられていることを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも表層又は内部に半導体集積回路を配置すると共に、当該半導体集積回路と外部とを電気的に接続する外部接続用パッドを複数配置した差動信号伝送線路を備える半導体装置において、当該外部接続用パッドが複数配置された面に抵抗体が設けられていることを特徴とする半導体装置。
【請求項２】
前記抵抗体が、２つの外部接続用パッド間を接続していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記２つの外部接続用パッドが、互いに隣接して配置されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記２つの外部接続用パッドが、当該２つの外部接続用パッドを対として差動信号を伝送する差動信号伝送用パッドであると共に、前記抵抗体が差動信号伝送線路を終端する差動信号伝送線路用終端抵抗であることを特徴とする請求項１〜３の何れか１項記載の半導体装置。
【請求項５】
前記抵抗体が、形成抵抗体であることを特徴とする請求項１〜４の何れか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に高速信号伝送に対応した半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
昨今、電子機器のデジタル化が進み、信号伝送の大容量化、高速化が必須となる中、プリント配線板上に実装された複数の半導体パッケージ間の高速データ伝送が求められている。
【０００３】
これに対して、クロック同期型の高速入出力インターフェース仕様として、オープンドレイン方式のインターフェース仕様や、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）のような小振幅インターフェース仕様が知られている。
【０００４】
しかし、これら従来の入出力インターフェース仕様は、いずれも複数のデータビットを１本のデータ線で伝送する「シングル伝送方式」で、外来ノイズの影響を受け易いという問題があった。
【０００５】
そこで、高速入出力インターフェース仕様としては、２本のデータ線を用いて１個のデータビットを伝送することでコモンモードノイズ除去性能を向上させた「差動伝送」を用いる方法が提案されている（例えば、特許文献１参照）。
【０００６】
この差動伝送方式を適正に機能させるための必要項目のひとつとして、差動配線に対する「終端」の技術が挙げられる。
【０００７】
先に述べた電子機器の高速伝送化に加え、現代技術の基本的概念である「機器の軽薄短小化」の要望も強く、差動配線の適正且つ高集積な終端技術が切望されている。
【０００８】
終端は「抵抗値」で考えられ、差動伝送方式の場合には一般的に１００Ωが用いられることが多い。
【０００９】
この終端抵抗は、例えば１００Ωの設計であれば、差動伝送路の２線間に１００Ωのチップ抵抗器を挿入することでディファレンシャルモードノイズは理論上完全に整合し終端される。
【００１０】
ところが実際は、差動伝送を必要とするような高速伝送回路では、差動伝送路の２線間の間隔はチップ抵抗器の幅よりも狭く、従って、線間にチップ抵抗器を配置することはできない。
【００１１】
そこで通常、１対の差動２線の外側周辺にＧＮＤに接続されたチップ抵抗器を設け、差動２線各々から分岐した接続配線により当該チップ抵抗器と接続する方法を用いる。
【００１２】
ここで、従来の一般的な差動伝送方式による実際の終端方法を図２を用いて説明する。
【００１３】
図２において、２０は基板内の回路において差動信号２Ａを使用する半導体装置で、差動伝送ＩＣが実装される領域２１と、当該領域内に存在する複数のボールグリッドアレイ型パッケージＩＣ外部接続用はんだボール受けパッド（以下「受けパッド」と云う）２２と、当該受けパッド２２のうち差動伝送に用いる受けパッド２２と接続されている差動信号伝送線路（以下「差動伝送路」と云う）２３と、当該受けパッド２２のうち差動伝送に用いる受けパッド２２から分岐し１対の差動伝送路２３の分岐線路各々に接続されている終端抵抗器２Ｃと、を備えている。
【００１４】
図２に示すように、１対の差動伝送路２３は、領域２４において受けパッド２２から分岐し、分岐線路各々が終端抵抗器２Ｃに接続され、当該各々の終端抵抗器２ＣはＧＮＤ（２Ｂ）に接続されているため、仮に当該終端抵抗器２Ｃが各々５０Ωのチップ抵抗器であったとすると、当該差動伝送路２３はＧＮＤ（２Ｂ）をセンターとし±５０Ω、つまり差動伝送路間に１００Ωの差動終端抵抗を備えていることとなる。
【００１５】
ところが実際は、一般的に用いられる市販のチップ抵抗器は通常５１Ωであり、当該差動伝送路間の終端抵抗値も１０２Ωとなるため、所望の抵抗値１００Ωとの差異があった。
【００１６】
また、使用するチップ抵抗器の製品規格によっても異なるが、必ずバラツキが存在するため、例えば、±５％の精度を保証した規格の製品を用いた場合、当該差動伝送間の終端抵抗値は１０２Ωをセンターとして９２Ω（−１０％相当）から１１２Ω（＋１０％相当）の幅で変化する可能性があり、安定した終端を得ることが難しく、従って、安定した差動伝送を維持できない可能性があった。
【００１７】
また、分岐した接続配線によりチップ抵抗器と接続する当該方法を用いた場合には、１対の差動２線各々から終端用のチップ抵抗までの線路を完全に等しくすることは難しく、差動２線のバランスを崩すこととなり、ディファレンシャルモードノイズ以外にコモンモードノイズが発生してしまうという問題があった。
【００１８】
更に、差動２線各々から終端用のチップ抵抗までの接続配線自体が差動線路の直線性を妨げ、差動２線のバランスを崩す要因となるばかりでなく、差動伝送路を必要とするような高速伝送回路にとって遅延や損失等の悪影響を及ぼす要因となっていた。
【００１９】
そこで、センタータップ方式と呼ばれる回路を用いて差動伝送路を終端する方法が提案されている（例えば、特許文献２参照）。
【００２０】
ここで、センタータップ方式による差動伝送路の終端方法を図３を用いて説明する。
【００２１】
図３において、３０は基板内の回路において差動信号３Ａを使用する半導体装置で、差動伝送ＩＣが実装される領域３１と、当該領域内に存在する複数の受けパッド３２と、当該受けパッド３２のうち差動伝送に用いる受けパッド３２と接続されている差動伝送路３３と、当該受けパッド３２のうち差動伝送に用いる受けパッド３２から分岐し１対の差動伝送路３３の分岐線路各々に接続されている終端抵抗器３Ｃと、当該終端抵抗器３Ｃに接続されているコンデンサ３Ｄと、を備えている。
【００２２】
図３に示すように、１対の差動伝送路３３は、領域３４において受けパッドから分岐し、分岐線路各々が終端抵抗器３Ｃに接続され、当該各々の終端抵抗器３Ｃは直列に接続され、当該２つの終端抵抗器の接続部にコンデンサ３Ｄが接続され、当該コンデンサ３Ｄを介してＧＮＤ（３Ｂ）に接続されているため、２つの終端抵抗のセンターが仮想上のＧＮＤとなり、差動２線のバランスが崩れることを抑制する構成となっている。
【００２３】
このような構成により、コモンモードノイズは、各終端抵抗器３Ｃとコンデンサ３Ｄのインピーダンスによって消費され、結果、コモンモードノイズは抑制される。
【００２４】
しかしながら、センタータップ終端回路は、図３に示す通り、少なくとも抵抗器２つとコンデンサ１つの計３つのチップ部品が必要となり、高集積化、高密度配線化を必要とする高速伝送の設計自由度を束縛するという問題があった。
【００２５】
また、少なくともコンデンサ３Ｄの片側一方の端子をＧＮＤに接続する必要があり、設計自由度の束縛を更に強めてしまうという問題があった。
【特許文献１】特開平１０−３０３５２１号公報
【特許文献２】特開２００１−０５３１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、上記の問題と実状に鑑みてなされたもので、設計自由度の束縛が無い差動伝送路を備えた半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２７】
即ち、請求項１に係る本発明は、少なくとも表層又は内部に半導体集積回路を配置すると共に、当該半導体集積回路と外部とを電気的に接続する外部接続用パッドを複数配置した差動信号伝送線路を備える半導体装置において、当該外部接続用パッドが複数配置された面に抵抗体が設けられていることを特徴とする半導体装置により上記課題を解決したものである。
【００２８】
これにより、設計自由度の束縛が無い差動信号伝送線路を備えた半導体装置が得られる。
【００２９】
また、請求項２に係る本発明は、前記抵抗体が、２つの外部接続用パッド間を接続していることを特徴としている。
【００３０】
これにより、迂回や分岐をすることなく、最適最短に配置された抵抗体を含む差動信号伝送線路を備えた半導体装置が得られる。
【００３１】
また、請求項３に係る本発明は、前記２つの外部接続用パッドが、互いに隣接して配置されていることを特徴としている。
【００３２】
これにより、２つのパッドが隣接且つ接近した差動信号伝送線路用のパッド間においても、迂回や分岐をすることなく最適最短に配置された差動終端抵抗を設けることが可能となる。
【００３３】
また、請求項４に係る本発明は、前記２つの外部接続用パッドが、当該異なる２つの外部接続用パッドを対として差動信号を伝送する差動信号伝送用パッドであると共に、前記抵抗体が差動信号伝送線路を終端する差動信号伝送線路用終端抵抗であることを特徴としている。
【００３４】
これにより、差動信号伝送線路を備えた半導体装置においても、ディファレンシャルモードノイズ、コモンモードノイズが共に抑制され、設計自由度の束縛が無い差動伝送路を備えた半導体装置を得ることが可能となる。
【００３５】
また、請求項５に係る本発明は、前記抵抗体が、形成抵抗体であることを特徴としている。
【００３６】
これにより、１対の差動２線の間隔やパッドの間隔に係らず、差動終端抵抗が配置可能となる。
【発明の効果】
【００３７】
本発明により、設計自由度の束縛が無い差動伝送路を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態を図１（ａ）及び（ｂ）を用いて説明する。
【００３９】
図１（ａ）は、本発明の半導体装置の概略平面説明図である。該図１（ａ）において、１は基板内の回路において差動信号１Ａを使用する半導体装置で、複数のボールグリッドアレイ型パッケージＩＣ外部接続用はんだボール受けパッド（以下「受けパッド」と云う）２と、当該受けパッド２のうち差動伝送に用いる受けパッド２つが互いに隣接して配置されている領域４と、当該差動伝送に用いる受けパッド２つと接続されている差動伝送路３と、当該差動伝送に用いる２つの受けパッド２間に接続されている形成抵抗５と、を備えている。
【００４０】
また、図１（ｂ）は、図１（ａ）における形成抵抗５部の拡大概略断面説明図である。該図１（ｂ）において、図１（ａ）と同じ符号は同じものを示していると共に、６は図示しない半導体ベアチップと受けパッド２を接続する接続導体、７は半導体装置１本体を構成する絶縁物、８は受けパッド２に溶着した半田ボールを示している。
【００４１】
尚、図１（ｂ）は、本実施の形態をより分かり易く説明するために、図１（ａ）の領域４内にある受けパッド２に、半田ボール８を加えた状態で図示している。
【００４２】
図１（ａ）に示されるように、本願発明の半導体装置１は、領域４内の差動伝送に用いる２つの受けパッド２間に形成抵抗５を設けているため、迂回や分岐をすることなく、差動伝送路３にとって最適最短に配置された差動終端抵抗を得ることができる。
【００４３】
これにより、差動信号伝送線路を備えた半導体装置においても、ディファレンシャルモードノイズ、コモンモードノイズが共に抑制され、設計自由度の束縛が無い差動伝送路を備えた半導体装置を得ることができる。
【００４４】
また、本発明の終端方法を用いることにより、２つのパッドが隣接且つ接近した差動信号伝送線路用のパッド間においても、迂回や分岐をすることなく最適最短に配置された差動終端抵抗を得ることができる。
【００４５】
従って、１対の差動２線の間隔やパッドの間隔に係らず、年々小型化が進む半導体パッケージＩＣに対応した差動伝送路を備えた半導体装置を得ることができる。
【００４６】
前記形成抵抗５は、抵抗機能を有するペースト等を使用する所謂厚膜技術を用いた厚膜形成抵抗であっても良く、この場合、通常の半導体パッケージＩＣの半田ボール接合面に必要な箇所のみに厚膜抵抗を設けることが可能で、利便性及び経済性に優れる。
【００４７】
また、前記形成抵抗５は、スパッタ等の薄膜技術を用いた薄膜形成抵抗であっても良く、この場合、形成抵抗の形成性が高く当該抵抗自体の厚みも１μｍ前後若しくはそれ以下の薄さのため、製品における当該抵抗の抵抗値精度において非常に優れたものとなる。
【００４８】
また、前記形成抵抗５は、抵抗層付き銅箔を加工することで得られる配線抵抗体であっても良く、この場合、当該形成抵抗と同一面の他の形成抵抗を同時に加工することが可能で、且つ、製造工程上で追加または反復重複する工程がなく、タクト（製造スピード）及び製造コストの増加がなく、経済性に優れる。
【００４９】
因に、現在のところ、当該形成抵抗５に匹敵する程小さい形状のチップ抵抗器は一般市場になく入手することは困難であるが、将来的に当該形成抵抗に匹敵する程小さい形状のチップ抵抗器が容易に入手することが可能となれば、当然、当該形成抵抗の代替として利用可能である。
【００５０】
尚、本発明の半導体装置１は、説明の便宜上、図１（ａ）においては、該図に示す数及び形状の受けパッドを設けた半導体パッケージ基板を用いて表現しているが、当然、本発明は半導体パッケージ基板の種類により別段限定されるものではなく、また、半導体パッケージ基板に限らず、同構成を成し得るプリント配線板でも実施し得る。
【００５１】
本発明を説明するに当たって、前述の実施の形態を例として説明したが、本発明の構成はこれらの限りでなく、また、これらの例により何ら制限されるものではなく、本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）は本発明の半導体装置の概略平面説明図、（ｂ）は同半導体装置における形成抵抗部の拡大概略断面説明図。
【図２】従来の半導体装置例を示す概略平面説明図。
【図３】他の従来の半導体装置例を示す概略平面説明図。
【符号の説明】
【００５３】
１：半導体装置
２，２２，３２：受けパッド
３，２３，３３：差動伝送路
４，２４，３４：差動伝送に用いる受けパッドを含む領域
５：形成抵抗
６：接続導体
７：絶縁物
８：半田ボール
２０，３０：半導体装置
２１，３１：差動伝送ＩＣが実装される領域
２Ａ，３Ａ：差動信号
２Ｂ，３Ｂ：ＧＮＤ
２Ｃ，３Ｃ：チップ抵抗器
３Ｄ：チップコンデンサ
【図１】
2009027013.tif 000003
【図２】
2009027013.tif 000004
【図３】
2009027013.tif 000005