(57)【要約】【課題】リングオシレータを利用して基準クロック信号の周波数を逓倍した逓倍クロック信号を生成するクロック信号生成回路において、逓倍クロック信号のジッタを抑制する。【解決手段】高速クロック発生回路２の主要部であるリングオシレータへの電源供給を時定数がτに設定されたローパスフィルタ２３を介して行い、高速クロック信号ＣＫｒで基準クロック信号ＣＫｓ（周波数ｆｓ）の周期をカウントする周期カウンタ４のカウント値（周期カウント値）ＤＧを、基準クロック信号ＣＫｓに従って動作する逓倍クロック生成回路５が、ｎクロック周期で、逓倍クロック信号ＣＫｏに反映させる。そして、基準クロック発生回路３は、周波数ｆｓがτ＞ｎ／ｆｓを満たす基準クロック信号ＣＫｓを発生させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
リング状に接続した複数の遅延素子からなり、該遅延素子にパルス信号を周回させることで高速クロック信号を生成するリングオシレータと、
前記高速クロック信号より周波数が低く且つ安定した基準クロック信号を発生させる基準クロック発生回路と、
前記基準クロック信号の周期を、前記高速クロック信号によりカウントするカウント回路と、
前記カウント回路でのカウント値、及び前記高速クロック信号に基づいて、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成する逓倍クロック生成回路と、
を備えたクロック信号生成回路において、
前記リングオシレータへの電源入力に、前記逓倍クロック信号の周期より大きな時定数を有するローパスフィルタを設け、
前記逓倍クロック生成回路は、基準クロック信号に従って動作し、前記カウント回路でのカウント値をｎ（ｎは正整数）クロック周期で前記逓倍クロック信号に反映するように構成され、
前記基準クロック発生回路が生成する前記基準クロック信号の周波数ｆｓは、前記ローパスフィルタの時定数をτとして、次式を満たすように設定されていることを特徴とするクロック信号生成回路。
τ＞ｎ×（１／ｆｓ）
【請求項２】
半導体集積回路として構成されることを特徴とする請求項１に記載のクロック信号生成回路。
【請求項３】
前記逓倍クロック生成回路は、
前記カウント回路でのカウント値を逓倍率の１／２の値で除算する除算器を備え、
前記除算器での演算結果に基づき、該演算結果の整数部分の値を用いて、前記高速クロック信号の周期単位で時間を計測すると共に、前記演算結果の小数点以下の値を用いて、前記遅延素子の遅延時間単位のタイミングを選択することにより、前記逓倍クロック信号の信号レベルを反転させるタイミングを生成することを特徴とする請求項１乃至請求項３のいずれかに記載のクロック信号生成回路。
【請求項４】
前記カウント回路は、
前記高速クロック信号によって動作する周期カウンタと、
前記周期カウンタの出力をラッチするタイミングで、前記リングオシレータ内を周回するパルス信号の位置を検出して二進数に符号化する符号化回路と、
を備え、前記周期カウンタでの出力を上位ビット、前記符号化回路による符号化値を下位ビットとするカウント値を出力することを特徴とする請求項３に記載のクロック信号生成回路。
【請求項５】
リング状に接続した複数の遅延素子からなり、該遅延素子にパルス信号を周回させることで高速クロック信号を生成するリングオシレータと、
前記高速クロック信号より周波数が低く且つ安定した基準クロック信号を入力し、該基準クロック信号の周期を、前記高速クロック信号によりカウントするカウント回路と、
前記基準クロック信号に従って動作し、前記カウント回路でのカウント値、及び前記高速クロック信号に基づいて、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成する逓倍クロック生成回路と、
前記リングオシレータへの電源入力に、前記逓倍クロック信号の周期より大きな時定数を有するローパスフィルタと、
を備えたクロック信号生成回路の使用方法であって、
前記ローパスフィルタの時定数がτ、前記カウント回路でのカウント値がｎ（但し、ｎは正整数）クロック周期で前記逓倍クロック信号に反映されるものとして、
前記基準クロック信号として、次式を満たす周波数ｆｓを有するものを用いることを特徴とするクロック信号生成回路の使用方法。
τ＞ｎ×（１／ｆｓ）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング状に接続した複数の遅延素子からなるリングオシレータからの高速クロック信号を用いて基準クロック信号を逓倍した逓倍クロック信号を生成するクロック信号生成回路、及びクロック信号生成回路の使用方法に関する。
【背景技術】
【０００２】
従来より、使用周波数の異なる複数の通信回路を内蔵したカーナビゲーション用ＬＳＩ（ナビＬＳＩ）等のように、複数種類のクロック信号を用いる半導体集積回路に、周波数精度の高い単一の基準クロック信号から周波数の異なる複数のクロック信号を生成するクロック信号生成回路を内蔵することが行われている。
【０００３】
ここで、図６に、この種のクロック信号生成回路の一例を示す。
図６に示すように、クロック信号生成回路１０１は、リング状に接続した複数の遅延素子からなるリングオシレータ１０２と、外部より入力される基準クロック信号ＣＫｓの周期を、リングオシレータ１０２が発生させる高速クロック信号ＣＫｒによりカウントする周期カウンタ１０４と、周期カウンタ１０４でのカウント値（以下、周期カウント値という）ＤＧに基づいて、基準クロック信号ＣＫｓの周波数ｆｓを逓倍した逓倍クロック信号ＣＫｏを生成する逓倍クロック生成回路１０５とを備えている。
【０００４】
また、逓倍クロック生成回路１０５は、周期カウント値ＤＧを逓倍率設定レジスタ１５１に設定された逓倍率ＤＶを除数とし、周期カウント値ＤＧを被除数とした除算を実行する除算器１５３と、その演算結果ＣＤに従って、高速クロック信号ＣＫｒを分周することで逓倍率ＤＶに応じた周期を有する逓倍クロック信号ＣＫｏを生成する分周器１５５とからなる（例えば、特許文献１，２参照）。
【０００５】
この場合、逓倍クロック信号ＣＫｏの周波数ｆｏは、次式で表されることになる。
ｆｏ＝ｆｒ／（ＤＧ／ＤＶ）
【特許文献１】特開平８−２６５１１１号公報
【特許文献２】特開２００６−１２１１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、リングオシレータ１０２を構成する遅延素子は、インバータゲート等の論理回路を用いて構成されており、通常、電源電圧が低いほど、また温度が高いほど遅延量が大きくなる。このため、リングオシレータ１０２は、図７（ａ）に示すように、電源電圧が低いほど発振周波数が低下する電圧特性と、図７（ｂ）に示すように、温度が高いほど発振周波数が低下する温度特性を有する。
【０００７】
つまり、クロック信号生成回路１０１では、負荷変動（消費電力の変化）やノイズ等の影響により、遅延素子に印加される電源電圧が変動すると、高速クロック信号の周波数（周期）が変動する。
【０００８】
ここで、周期カウント値ＤＧを求めることは、基準クロック信号ＣＫｓの周期単位で高速クロック信号ＣＫｒの周波数（周期）を平均化することに相当する。従って、この周期カウント値ＤＧ（ひいては制御値ＣＤ）に基づいて生成される逓倍クロック信号ＣＫｏは、図８に示すように、基準クロック信号ＣＫｓの周期単位でみれば、その平均周波数は安定したものとなる。
【０００９】
しかし、逓倍クロック信号ＣＫｏは、制御値ＣＤに従って高速クロック信号ＣＫｒを分周することで生成されており、逓倍クロック信号ＣＫｏの周期（通常、数百ｎｓ〜数μｓ程度）は、基準クロック信号ＣＫｓの周期（通常、数百μｓ程度）より大幅に短いため、逓倍クロック信号ＣＫｏの個々のクロック周期は、高速クロック信号ＣＫｒの周波数変動の影響を受け易く、その結果、逓倍クロック信号ＣＫｏは、電源電圧の変動に基づくジッタを有したものとなるという問題があった。
【００１０】
この電源電圧の変動は、電源配線の抵抗が大きいほど、また、消費電力（電源配線に流れる電流）の変動が大きいほど、その影響は大きくなる。従って、ナビＬＳＩ等のように、処理負荷の大きい画像処理を含めた様々な処理を実行可能とするために高速で動作するＣＰＵが、クロック信号生成回路１０１と共に搭載されていると、そのＣＰＵの動作状態によって電源電圧が大きく変動するため、クロック信号生成回路１０１が生成する逓倍クロック信号ＣＫｏのジッタも非常に大きなものとなり、通信エラーや回路の誤動作を引き起こす要因となるという問題があった。
【００１１】
また、周期カウント値ＤＧが逓倍クロック信号ＣＫｏに反映されるまでに要する遅延時間が大きいほど、電源電圧が大きく変動した時に、周波数が大きくずれた状態が長く継続してしまうという問題もあった。
【００１２】
本発明は、上記問題点を解決するために、リングオシレータを利用して基準クロック信号の周波数を逓倍した逓倍クロック信号を生成するクロック信号生成回路において、逓倍クロック信号のジッタを抑制することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するためになされた本発明のクロック信号生成回路では、リング状に接続した複数の遅延素子からなるリングオシレータが、これら遅延素子にパルス信号を周回させることで高速クロック信号を生成し、また、基準クロック発生回路が、高速クロック信号より周波数の低い基準クロック信号を発生させる。
【００１４】
そして、カウント回路が、基準クロック信号の周期を、高速クロック信号によりカウントし、逓倍クロック生成回路が、カウント回路でのカウント値と高速クロック信号に基づいて、基準クロック信号の周波数を逓倍した逓倍クロック信号を生成する。
【００１５】
特に、本発明のクロック信号生成回路では、リングオシレータへの電源入力に、逓倍クロック信号の周期より大きな時定数を有するローパスフィルタが設けられ、また、逓倍クロック生成回路は、基準クロック信号に従って動作し、カウント回路でのカウント値をｎ（ｎは正整数）クロック周期で逓倍クロック信号に反映するように構成されている。
【００１６】
そして、基準クロック発生回路が生成する基準クロック信号の周波数ｆｓは、ローパスフィルタの時定数をτとして、次式を満たすように設定されている。
τ＞ｎ×（１／ｆｓ）                          （１）
このように構成された本発明のクロック信号生成回路では、電源電圧の変動に基づく高速クロック信号の周波数（周期）変動をローパスフィルタによって抑制し、しかも、周期カウンタのカウント値（周期カウント値）を逓倍クロック信号に反映する周期（更新周期）ｎ／ｆｓが、電源電圧の変動周期（ローパスフィルタの時定数）τより短く設定され、更新周期の間に電源電圧が大きく変動することがないようにされている。
【００１７】
従って、本発明のクロック信号生成回路によれば、長期的にはもちろん短期的にみても、周波数の安定した、即ちジッタの抑制された逓倍クロック信号を生成することができる。
【００１８】
ところで、本発明のクロック信号生成回路が半導体集積回路として構成される場合、内蔵できる抵抗や容量の大きさに限度があり、せいぜい１００ＫΩ，１０ｐＦ程度であり、従って、ローパスフィルタの時定数はせいぜい１μｓ程度である。
【００１９】
つまり、リングオシレータが発生させる高速クロック信号の周波数を安定させるには、ローパスフィルタの時定数を可能な限り大きな値に設定することが望ましいが、半導体集積回路では、その時定数の設定には製造上の制約が存在する。
【００２０】
しかし、本発明のクロック信号生成回路のように、基準クロック信号を（１）式を満たすように設定することによって、ローパスフィルタの時定数が小さくても、その機能を効果的に働かせることができる。
【００２１】
本発明のクロック信号生成回路において、逓倍クロック生成回路は、カウント回路でのカウント値を逓倍率の１／２の値で除算する除算器と、除算器での演算結果に基づき、該演算結果の整数部分の値を用いて、高速クロック信号の周期単位で時間を計測すると共に、演算結果の小数点以下の値を用いて、遅延素子の遅延時間単位のタイミングを選択することにより、前記クロック信号の信号レベルを反転させるタイミングを生成するように構成することが望ましい。
【００２２】
この場合、逓倍クロック信号の周期を遅延素子の遅延時間単位で制御することになるため、カウント値を周波数に変換する際に生じる逓倍クロック信号の周波数のばらつき、ひいてはジッタを抑制することができる。
【００２３】
なお、本発明のクロック信号生成回路において、カウント回路は、高速クロック信号によって動作する周期カウンタだけで構成されていてもよいが、（１）式の条件が存在することにより、基準クロック信号の周期が短く制限される。すると、カウント回路でのカウント値が小さくなり、その結果、基準クロック信号の周期をカウント値に変換する際の量子化誤差が大きくなる。
【００２４】
そこで、カウント回路は、周期カウンタに加えて、周期カウンタの出力をラッチするタイミングで、リングオシレータ内を周回するパルス信号の位置を検出して二進数に符号化する符号化回路を設けて、周期カウンタでの出力を上位ビット、符号化回路による符号値を下位ビットとするカウント値を出力するように構成されていることが望ましい。
【００２５】
即ち、リングオシレータを周回するパルス信号の位置は、周期カウンタのＬＳＢ以下の値（換言すれば小数点以下の値）を表すものであるため、これを符号化回路によって符号化してカウント値の下位ビットに付加することにより、カウント値を確保すること、ひいてはカウント値の量子化誤差を圧縮することができる。
【００２６】
ところで、基準クロック発生回路を備えていないクロック信号生成回路、即ち、外部より基準クロック信号の供給を受けるクロック信号生成回路を使用する場合は、（１）式を満たすような基準クロック信号を、そのクロック信号生成回路に供給するようにして使用すれば、上述した本発明のクロック信号生成回路と同様の効果を得ることができる。
【発明を実施するための最良の形態】
【００２７】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、カーナビゲーション用ＬＳＩ（ナビＬＳＩ）に組み込まれるクロック信号生成回路１の全体構成を示すブロック図である。
【００２８】
＜全体構成＞
図１に示すように、クロック信号生成回路１は、周波数の安定した基準クロック信号ＣＫｓを発生させる基準クロック発生回路３と、基準クロック信号ＣＫｓより周波数の高い（周期の短い）高速クロック信号ＣＫｒを発生させる高速クロック発生回路２と、基準クロック信号ＣＫｓの周期を、高速クロック信号ＣＫｒによってカウントする周期カウンタ４と、周期カウンタ４でのカウント値（以下、周期カウント値という）ＤＧ及び高速クロック信号ＣＫｒに基づいて、基準クロック信号ＣＫｓの周波数ｆｓを逓倍した逓倍クロック信号ＣＫｏを生成する逓倍クロック生成回路５とを備えている。
【００２９】
但し、逓倍クロック生成回路５は、基準クロック信号ＣＫｓに従って動作し、ｎ（ｎは正整数）クロック周期で（即ち、ｎ×（１／ｆｓ）毎に）、周期カウント値ＤＧを逓倍クロック信号ＣＫｏに反映するように構成されている。
【００３０】
＜高速クロック発生回路＞
このうち、高速クロック発生回路２は、図２に示すように、インバータゲートを２段接続してなる遅延素子ＤＬを、リング状にｍ（本実施形態では、ｍ＝２p ：ｐは正整数）個接続することで構成されたリングオシレータ２１を備え、各遅延素子ＤＬに対して、ローパスフィルタ（ＬＰＦ）２３、ボルテージフォロア回路２５を介して電源供給を行うように構成されている。
【００３１】
なお、図示されているリングオシレータ２１は、模式的に示したものであり、実際には、起動用のパルス信号を入力するための構成や、パルス信号の周回を維持するための回路構成を有している。但し、このようなリングオシレータ２１は公知技術（例えば、特許文献１参照）であるため、ここではその説明を省略する。
【００３２】
そして、リングオシレータ２１は、各遅延素子ＤＬの出力Ｑ１〜Ｑｍを通過信号として逓倍クロック生成回路５に供給すると共に、最終段の出力Ｑｍを高速クロック信号ＣＫｒとして周期カウンタ４及び逓倍クロック生成回路５に供給するように構成されている。
【００３３】
つまり、通過信号Ｑ１〜Ｑｍは、高速クロック信号ＣＫｒの周期の１／ｍずつ異なったタイミングで信号レベルが変化する信号であり、リングオシレータ２１を周回するパルス信号は、入力がＨレベル、出力がＬレベルとなっている遅延素子ＤＬを通過中であるとみることができる。
【００３４】
また、ローパスフィルタ２３は、抵抗，容量からなる周知のものである。そして、当該クロック信号生成回路１が生成する逓倍クロック信号ＣＫｏの最大周波数をｆｍａｘとして、ローパスフィルタ２３の時定数τは、１／ｆｍａｘより大きな値となるように設定されている。
【００３５】
なお、本実施形態では、ｆｍａｘ＝６．２９ＭＨｚ（１／ｆｍａｘ＝１５９ｎｓ）として、τ＝１μｓ程度に設定されている。
＜基準信号発生回路＞
基準クロック発生回路３は、水晶発振子等を用いて発生させたクロック信号を分周することで、周波数の安定した基準クロック信号ＣＫｓを生成する周知のものである。
【００３６】
但し、基準クロック信号ＣＫｓの周波数ｆｓは、（２）式を満たすように、即ち、周期カウント値ＤＧが逓倍クロック信号ＣＫｏに反映されるまでに要する時間ｎ×１／ｆが、ローパスフィルタ２３の時定数τより小さくなるように設定されている。
【００３７】
τ＞ｎ×（１／ｆｓ）                                            （２）
＜逓倍クロック生成回路＞
図１に戻り、逓倍クロック生成回路５は、逓倍率ＤＶが設定される逓倍率設定レジスタ５１と、逓倍率ＤＶによって決まる除数（本実施形態ではＤＶ／２）で周期カウント値ＤＧの除算を実行する除算器５３とを備えている。なお、除算器５３での演算結果ＣＤは、小数点以下の値をｐビット含むように算出され、その演算結果ＣＤの下位ｐビット（即ち、小数点以下の値）を、下位制御値ＣＤＬ、残りの上位ビット（即ち、整数部分の値）を上位制御値ＣＤＨという。
【００３８】
また、逓倍クロック生成回路５は、上位制御値ＣＤＨが繰り返しプリセットされ、高速クロック信号ＣＫｒによってダウンカウントを行うダウンカウンタ５５と、下位制御値ＣＤＬに基づいてタイミング選択値ＳＴを算出すると共に、ダウンカウンタ５５のカウント値が「２」になると、その直後にくるタイミング選択値ＳＴに対応した通過信号Ｑｉ（ｉ＝ＳＴ＋１）のタイミングを用いて、そのタイミングで信号レベルが反転する信号を生成する位相選択回路５７とを備えており、この位相選択回路５７の出力が逓倍クロック信号ＣＫｏとなる。
【００３９】
なお、タイミング選択値ＳＴは、最初は、下位制御値ＣＤＬがそのまま設定され、以後、下位制御値ＣＤＬが更新されるまでの間は、逓倍クロック信号ＣＫｏの信号レベルを反転させる毎に、下位制御値ＣＤＬを順次加算した値をタイミング選択値ＳＴとする。そして、タイミング選択値ＳＴが２p 以上となった時には、その値から２p を引いた値を新たなタイミング選択値ＳＴとすると共に、ダウンカウンタ５５のカウント値が「１」になったタイミングで、タイミング選択値ＳＴによるタイミング選択を行うようにされている。
【００４０】
なお、このような逓倍クロック生成回路５は、例えば特許文献２等に記載されている公知技術である。
つまり、逓倍クロック生成回路５は、高速クロック信号ＣＫｒの周波数をｆｒとして、次式によって表される周波数ｆｏＷＯ有した逓倍クロック信号ＣＫｏを生成することになる。
【００４１】
ｆｏ＝ｆｒ／（ＤＧ／ＤＶ）                                  （３）
なお、図３は、クロック信号生成回路１の動作（但し、ｎ＝２の場合）を示すタイミング図であり、周期カウンタ４がカウントを終了した次のクロックの立ち上がりで、制御値ＣＤが更新される様子を示す。
【００４２】
＜効果＞
以上、説明したように、クロック信号生成回路１では、電源電圧の短期的な変動に基づく高速クロック信号ＣＫｒの周波数ｆｒ（周期）変動をローパスフィルタ２３によって抑制し（図３参照）、しかも、周期カウンタ４のカウント値（周期カウント値）を逓倍クロック信号ＣＫｏに反映させる周期（更新周期）ｎ／ｆｓが、ローパスフィルタ２３の時定数τより短く設定され、更新周期ｎ／ｆｓの間に電源電圧が大きく変動することがないようにされている。
【００４３】
従って、クロック信号生成回路１によれば、長期的にはもちろん短期的にみても、周波数の安定した、即ちジッタの抑制された逓倍クロック信号ＣＫｏを生成することができる。
【００４４】
また、クロック信号生成回路１では、制御値ＣＤの更新周期を規定するクロック数ｎを小さくするほど、電源電圧が大きく変動した場合に、周波数がずれている状態をより短縮することができる（図３参照）。
【００４５】
また、クロック信号生成回路１では、周期カウント値ＤＧを逓倍率の１／２の値で除算した演算結果ＣＤに基づき、その演算結果ＣＤの整数部分の値ＣＤＨを用いて、高速クロック信号ＣＫｒの周期Ｔｒ単位で時間を計測すると共に、演算結果ＣＤの小数点以下の値ＣＤＬを用いて、遅延素子ＤＬの遅延時間単位のタイミングを選択することにより、逓倍クロック信号ＣＫｏの信号レベルを反転させるタイミングを生成している。
【００４６】
従って、クロック信号生成回路１によれば、逓倍クロック信号ＣＫｏの周期を、高速クロック信号ＣＫｒの周期より短い遅延素子ＤＬの遅延時間単位で制御することになるため、周期カウント値ＤＧを周波数に変換する際に生じる逓倍クロック信号ＣＫｏの周波数のばらつき、ひいてはジッタを抑制することができる。
［第２実施形態］
次に第２実施形態について説明する。
【００４７】
図４は、本実施形態のクロック信号生成回路１ａの全体構成を示すブロック図である。
なお、クロック信号生成回路１ａは、上述したクロック信号生成回路１とは、一部構成が異なるだけであるため、構成が同じ部分については図中に同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。
【００４８】
＜カウンタ回路＞
図４に示すように、クロック信号生成回路１ａでは、周期カウンタ４の代わりに、カウンタ回路４ａが設けられている。
【００４９】
このカウンタ回路４ａは、高速クロック信号ＣＫｒによってカウント動作し、基準クロック信号ＣＫｓの立ち上がりエッジでカウント値をラッチして出力する周期カウンタ４１と、高速クロック発生回路２からの通過信号Ｑ１〜Ｑｍに従って、リングオシレータ２１内でのパルス信号の位置をｐビットの値に符号化する小数点以下符号化回路４３とからなる。
【００５０】
そして、周期カウンタ４１の出力ＤＧＨを上位ビット、小数点以下符号化回路４３の出力ＤＧＬを下位ビットとする周期カウント値ＤＧを逓倍クロック生成回路５に供給するように構成されている。
【００５１】
＜小数点以下符号化回路＞
小数点以下符号化回路４３は、図５に示すように、基準クロック信号ＣＫｓの信号レベルを、通過信号Ｑ１〜Ｑｍの立ち上がりエッジでそれぞれ保持するｍ個のフリップフロップ回路ＦＦ１〜ＦＦｍと、各フリップフロップ回路ＦＦ１〜ＦＦｍの出力のいずれかがＨレベルである時に出力がＬレベルとなる否定論理和回路ＮＯＲと、否定論理和回路ＮＯＲの出力がＨレベルからＬレベルに変化した時に、各フリップフロップ回路ＦＦ１〜ＦＦｍの出力をそれぞれラッチするラッチ回路ＬＴ１〜ＬＴｍと、ラッチ回路ＬＴ１〜ＬＴｍの出力がＨレベルとなっている箇所をパルス信号の位置として、その位置をｎビットの２進数に符号化する小数点以下符号化回路４３とを備え、小数点以下符号化回路４３にて符号化された値を、下位ビットＤＧＬとして出力するように構成されている。
【００５２】
つまり、通過信号Ｑ１〜Ｑｍは、高速クロック信号ＣＫｒの周期の１／ｍ（即ち、遅延素子ＤＬの遅延時間）単位で異なったタイミングを表すものであり、これを符号化することにより、周期カウンタ４１のカウント値のＬＳＢ以下の値、即ち、小数点以下の値を表すことができる。
【００５３】
＜効果＞
以上説明したように、クロック信号生成回路１ａは、周期カウンタ４１の出力をラッチするタイミングで、小数点以下符号化回路４３がリングオシレータ２１内を周回するパルス信号の位置を検出して二進数に符号化し、周期カウンタ４１の出力を上位ビットＤＧＨ、小数点以下符号化回路４３による符号値を下位ビットＤＧＬとする周期カウント値ＤＧを出力するように構成されている。
【００５４】
従って、クロック信号生成回路１ａによれば、高速クロック信号ＣＫｒの周期より短い遅延素子ＤＬの遅延時間単位でカウントしたものと同等の周期カウント値ＤＧを得ることができる。その結果、（１）式を満たすために基準クロック信号ＣＫｓの周期が短縮されることによる周期カウント値ＤＧの減少分を補うこと、即ち、量子化誤差の増大分を圧縮することができ、基準クロック信号ＣＫｓの周期を長くしたときと同等の周波数検出精度を確保することができる。
［他の実施形態］
以上本発明の実施形態について説明したが本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。
【００５５】
例えば、上述したクロック信号生成回路１，１ａは、基準クロック発生回路３を備えているが、これを省略して、基準クロック信号ＣＫｓを外部から入力するように構成されたクロック信号生成回路の場合、周波数ｆｓが（１）式を満たす基準クロック信号ＣＫｓを入力して使用すれば、クロック信号生成回路１，１ａと同様の効果を得ることができる。
【００５６】
また、上述したクロック信号生成回路１，１ａでは、除算器５３にて小数点以下の値を算出し、その小数点以下の値に基づいてタイミングを選択する位相選択回路５７を備えているが、除算器５３では整数部分の値だけを求め、位相選択回路５７を省略し、ダウンカウンタ５５がカウントアウトするタイミングで信号レベルが変化する逓倍クロック信号ＣＫｏを生成するように構成してもよい。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態のクロック信号生成回路の全体構成を示すブロック図。
【図２】高速クロック発生回路の構成を示す回路図を含んだブロック図。
【図３】クロック信号生成回路の動作を示すタイミング図。
【図４】第２実施形態のクロック信号生成回路の全体構成を示すブロック図。
【図５】小数点以下符号化回路の構成を示す回路図。
【図６】従来装置の構成を示すブロック図。
【図７】リングオシレータの電圧特性および温度特性を示すグラフ。
【図８】従来装置の問題点を示す説明図。
【符号の説明】
【００５８】
１，１ａ…クロック信号生成回路  ２…高速クロック発生回路  ３…基準クロック発生回路  ４，４１…周期カウンタ  ４ａ…カウンタ回路  ５…逓倍クロック生成回路  ２１…リングオシレータ  ２３…ローパスフィルタ  ２５…ボルテージフォロア回路  ４３…小数点以下符号化回路  ５１…逓倍率設定レジスタ  ５３…除算器  ５５…ダウンカウンタ  ５７…位相選択回路  ＤＬ…遅延素子  ＦＦ１〜ＦＦｍ…フリップフロップ回路  ＬＴ１〜ＬＴｍ…ラッチ回路  ＮＯＲ…否定論理和回路
【図１】
2009153014.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図７】
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