(57)【要約】【課題】   格子の差異により生じる膜層品質不良の問題を解決でき、また発光ダイオードにおいてサファイア基板とその上に成長されるIII族窒化物間の格子不整合により発生する応力に起因する亀裂の問題の解決に利用できる、半導体素子の製造方法の提供。【解決手段】 本発明の半導体素子の製造方法は、基板を提供し、前記基板表面にフォトリソグラフィエッチングまたはレーザーエッチングの方式で複数本の溝部を形成し、この複数本の溝部が前記基板表面を複数個のメサ構造（ｍｅｓａ ｓｔｒｕｃｔｕｒｅ）に分割し、かつ前記基板をパターン化基板とする、及び半導体素子（例：光電素子または発光ダイオード）を前記パターン化基板表面に成長させる、という手順を含み、前記半導体素子は少なくとも１層の膜層を備え、前記パターン化基板と接触する第一膜層が複数本の溝部により複数個の相互に連続しない区域に分割される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子の製造方法であって、
基板を提供し、前記基板表面に複数本の溝部を形成し、前記基板をパターン化基板とする手順と、
前記パターン化基板表面に半導体素子を成長させる手順を含み、前記半導体素子が少なくとも１層の膜層を備え、そのうち、前記パターン化基板と接触する前記膜層が第一膜層であり、前記第一膜層が前記複数本の溝部により複数個の相互に連続しない区域に分割されることを特徴とする、半導体素子の製造方法。        
【請求項２】
半導体素子構造体であって、パターン化基板と、半導体素子を含み、前記パターン化基板が複数本の溝部を備え、前記半導体素子が前記パターン化基板表面に配置され、前記半導体素子が少なくとも１層の膜層を備え、そのうち、前記パターン化基板と接触する前記膜層が第一膜層であり、前記第一膜層が前記複数本の溝部により複数個の相互に連続しない区域に分割されることを特徴とする、半導体素子構造体。
【請求項３】
請求項２に記載の半導体素子構造体において、そのうち、前記溝部の幅が２μｍ以上であり、前記溝部の深さが１〜１５μｍの間であることを特徴とする、半導体素子構造体。        
【請求項４】
請求項２に記載の半導体素子構造体において、前記パターン化基板表面が前記複数本の溝部により複数個のメサ構造（ｍｅｓａ ｓｔｒｕｃｔｕｒｅ）に分割され、単一の前記メサ構造表面の平均直径または辺の長さが５０μｍ〜２ｍｍの間であり、かつ単一の前記メサ構造が方形、菱形、円形、楕円形、平行四辺形、その他任意の多辺形のいずれかであることを特徴とする、半導体素子構造体。
【請求項５】
請求項２に記載の半導体素子構造体において、III族窒化物半導体材料がＡｌｘＩｎｙＧａ１‐ｘ‐ｙＮ、そのうち０≦ｘ＋ｙ≦１であり、かつ前記パターン化基板が前記第一膜層内部の応力を低下させるために用いられることを特徴とする、半導体素子構造体。        
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特に、膜層の内部応力を解決することができる、半導体素子の製造方法に関する。
【背景技術】
【０００２】
発光ダイオード（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＬＥＤ）は５０年代から現在まで発展を続け、寿命が長い、体積が小さい、発熱量が低い、消費電力が小さい、反応速度が速い、水銀汚染などの環境保護問題がない、単一性の光の発光であるという特性と利点を備えているため、短い数十年の間で発光ダイオードはすでに各種日常生活製品や機器設備に広く応用されるようになり、コンピュータ周辺設備、時刻表示器、広告看板、交通信号、通信業、消費電子製品等、発光ダイオードの製品応用範囲は広範囲である。特に、青色光発光ダイオードが開発されて以降、赤、緑、青の三色の発光ダイオードが前後して開発され、組み合わせてフルカラー化が可能となり、発光ダイオードのフルカラーディスプレイにおける応用がより完全になった。
【０００３】
現今の青色光発光ダイオード製造プロセスにおいては、主にサファイア（ｓａｐｐｈｉｒｅ）基板を主軸とした一種または炭化ケイ素（ＳｉＣ）基板を主軸とした一種の２つの大きな類別に分けることができる。サファイアを基板とした発光ダイオードはその輝度、コントラスト等の物理特性または導電率等の電気特性が炭化ケイ素基板より優れているため、それに対する期待とその将来の発展性は炭化ケイ素基板より高い。
【０００４】
従来技術において、通常はサファイア基板上にＧａＮ系化合物半導体材料を成長させるが、サファイア材料の格子定数とＧａＮ系化合物の格子定数の格子不整合は約１３％にもなる。エピタキシャル成長プロセスにおいて、上下膜層材料の格子の差異が３％を遥かに超えると、この格子の差異状況がサファイア基板上に成長される膜層の品質を低下させるだけでなく、不整合の格子が発生する応力がさらに膜層に欠陥を出現させ、重大な亀裂を生じさせることさえある。この亀裂現象は後続で成長される膜層の完全性に重大な影響を与え、素子の信頼性が大幅に低下する。
【０００５】
このため、従来の技術は通常格子の差異が比較的大きい膜層の間に別途膜層構造または緩衝層（ｂｕｆｆｅｒ ｌａｙｅｒ）を成長させるが、この膜層構造または緩衝層は通常吸光現象を生じやすく、かつ素子の光電効果を低下させたり、或いはこの膜層構造のエピタキシャル成長プロセスの安定性及び再現性が低く、不良の膜層構造が素子の品質破壊を引き起こしやすく、素子の構造特性と電子性質を低下させたりする。
【０００６】
例えば、図１に示すように、米国特許第７０１５５１１号はＡｌＧａＮを不連続の島状構造のＧａＮ表面に成長させており、これにより亀裂の発生を回避している。この特許は、材料に亀裂を生じさせる張力がＧａＮの島状構造の斜面に沿って延伸され、ＡｌＧａＮ膜層を設けた平面に平行とならない、という原理を根拠としている。このため、張力がＡｌＧａＮの厚みが増加するのに伴って増加するが、総合張力はそれに比例した増加とはならない。しかしながら、この特許の不連続の島状構造を利用して材料中の格子の張力の問題を解決する方法は根本解決ではなく、張力はやはり膜層中に存在し、解放されないため、ＡｌＧａＮの成長の厚みが島状構造の高さを遥かに超えた場合、島状構造の斜面はすでにＡｌＧａＮにより平面にされ、斜面が存在しなくなるため、これは亀裂問題の発生を意味する。かつ、この不連続の島状構造のエピタキシャル成長プロセスは安定性に劣り、再現性が低いため、素子の大量生産に不利である。
【０００７】
これに鑑みて、新しい半導体素子の製造方法または構造を開発し、素子の亀裂発生を予防して素子の信頼性を向上し、製造コストを抑え、市場のニーズを満たすことが必要である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７０１５５１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、格子の差異により発生する膜層品質不良の問題を解決することができ、また発光ダイオードにおいて、サファイア基板とその上に成長されるIII族窒化物間の格子不整合により発生する応力が引き起こす亀裂の問題を解決するためにも用いることができる、半導体素子の製造方法を提供することにある。
【００１０】
本発明の別の目的は、後続のチップダイシングのプロセス簡略化に用いることができる、半導体素子の製造方法を提供することにある。        
【課題を解決するための手段】
【００１１】
本発明の半導体素子の製造方法は、基板を提供し、かつ前記基板表面にフォトリソグラフィエッチングまたはレーザーエッチングの方式で複数本の溝部を形成し、この複数本の溝部が前記基板表面を複数個のメサ構造（ｍｅｓａ ｓｔｒｕｃｔｕｒｅ）に分割し、かつ前記基板をパターン化基板とする、および半導体素子（例：光電素子または発光ダイオード）をパターン化基板表面に成長させる、という手順を含む。上述の半導体素子は、少なくとも１層の膜層を含み、そのうち、前記パターン化基板と接触する膜層が第一膜層であり、前記第一膜層は複数本の溝部により複数個の相互に連続しない区域に分割される。        
【図面の簡単な説明】
【００１２】
【図１】従来の発光ダイオード構造において、サファイア基板上に成長されたＧａＮ膜層表面に設けられた不連続の島状構造を示す側面図である。
【図２】本発明の半導体素子の製造方法に基づくプロセスを示す断面図である。
【図３Ａ】本発明に基づき形成されたパターン化基板の立体斜視図である。
【図３Ｂ】本発明に基づき形成されたパターン化基板の断面図である。
【図３Ｃ】本発明に基づき形成された半導体素子構造体を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明が探究する方向は、半導体素子の製造方法である。本発明を徹底的に理解できるようにするため、以下の説明において詳しい手順とその組成を提示する。当然ながら本発明の実施は製造半導体素子を製造する技術者が熟知する特殊な詳細に限定されない。
また、周知の組成または手順は、本発明の不必要な制限を回避するため、詳細に説明していない。本発明の最良の実施例を以下で詳細に説明するが、これら詳細な説明のほか、本発明は幅広くその他実施例中に実施することができ、かつ本発明の範囲は最良の実施例に限定されず、特許請求の範囲に準じる。
【００１４】
一般の従来技術においては、往々にして格子不整合の膜層間、または基板表面に別途緩和層または緩和構造を形成し、格子の差異が引き起こす素子不良、例えば亀裂や欠陥等の問題を解決している。以下に列挙する２つの先行技術はそれぞれその主張する解決方法を提示している。
【００１５】
米国特許第７３２６９６３号は超格子（ｓｕｐｅｒｌａｔｔｉｃｅ）構造を張力緩和層（ｓｔｒａｉｎ−ｒｅｌｉｅｖｉｎｇ ｓｔｒｕｃｔｕｒｅ）とし、膜層材料間の格子の差異により発生する応力を解放するために用いている。しかしながら、超格子構造は特定形式の層状精細複合材料であり、主に２種類以上の異なる化学成分、異なる格子のナノ薄膜を数ナノから数十ナノのサイズで互い違いに生長させて成り、かつ超格子構造は厳格な周期性を保持する必要があるため、超格子構造の品質は制御しにくく、製造が容易ではなく、不良の膜層が素子の光電効果の低下を招きやすい。
【００１６】
米国特許第５８７４７４７号は主に膜層と膜層の間の格子の転位に対して解決方法を提示している。この特許は、メサ構造を備えたＳｉＣ基板にレーザーダイオード素子を成長させ、ＳｉＣとＧａＮ材料間の格子不整合（ｍｉｓｍａｔｃｈ）（不整合度約３％）が引き起こす格子転位の解決を提示している。ＧａＮシステムにおいて、小面積のメサ構造は線形界面の転位（ｄｉｓｌｏｃａｔｉｏｎ）密度を減少することができる。これは、転位が小面積のペデスタルの辺縁に移動し、１つの転位と別の転位が相互に遭遇して影響し合う前にそこで消滅するという原理に基づいている。
【００１７】
しかしながら、上述の先行技術が提示する格子不整合緩和の解決方法は、プロセスが複雑であり実施が難しいだけでなく、品質の良率の制御が容易でない。もう１つの従来技術が提示する方法は、格子不整合度が約３％近くの格子不整合の発生する格子転位の解決に用いるものであり、格子不整合度が３％を遥かに超える場合の膜層間に発生する応力の問題を解決することはできない。
【００１８】
より完全で、製造において応力の問題をより容易に達成できる解決方法を提示するため、本発明は半導体素子の製造方法を提供するものであり、一般のプロセス手段で達成でき、別途の構造や膜層を形成して格子の発生する応力問題を解決する必要がなく、別途の膜層や構造で活性層（ａｃｔｉｖｅ ｌａｙｅｒ）の発生する光線を吸収し、素子の光電効果を低下させることがないようにすることができる。このほか、本発明の提示する半導体素子の製造方法は、素子の後続のチップダイシングにおいてもより便利である。
【００１９】
本発明はあらかじめ製作したパターン化基板を利用してIII族窒化物半導体材料または光電素子を成長させ、特にアルミニウム含量が２５％を超えるIII族窒化物半導体材料（例：ＡｌｘＩｎｙＧａ１‐ｘ‐ｙＮ、ｘ＞０．２５）を成長させるものであり、本発明を利用すると材料内部の応力を大幅に低下させ、材料に亀裂が発生して素子が失効する現象を回避することができる。同時に、材料内部に蓄積する応力が比較的低いため、素子の光電効果を向上することもできる。このほか、本発明の提供する半導体素子の製造方法は、応力の蓄積を低くするために素子内部に別途成長させる構造を省き、この別途加える構造が原有の素子の光電効果を破壊するのを回避する。
【００２０】
本発明の半導体素子の製造方法は、基板を提供し、基板表面にフォトリソグラフィエッチングまたはレーザーエッチングの方式で複数本の溝部を形成し、この複数本の溝部が前記基板表面を複数個のメサ構造（ｍｅｓａ ｓｔｒｕｃｔｕｒｅ）に分割し、かつ前記基板をパターン化基板とする、及び、半導体素子（例：光電素子または発光ダイオード）を前記パターン化基板表面に成長させる、という手順を含む。前記半導体素子は少なくとも１層の膜層を備え、そのうち、前記パターン化基板と接触する膜層が第一膜層であり、前記第一膜層は複数本の溝部により複数個の相互に連続しない区域に分割される。
【００２１】
エピタキシャル成長プロセスにおいて、上下の膜層材料の格子差異が３％を遥かに超える場合、その発生する応力が膜層材料に亀裂を容易に出じさせる。本発明の提供するパターン化基板は、第一膜層内部の応力を低くするために用いられる。その根拠とする原理は、本来大面積の第一膜層を、前記複数本の溝部により複数個の小面積の第一膜層に分割し、かつ格子の差異が発生する膜層中で連続的に押す応力が前記溝部により解放されるというものであり、これにより膜層材料に亀裂が生じて素子の品質に影響するのを回避する。
【００２２】
前記溝部の幅は２μｍ以上とし、深さは１μｍ以上とする。そのうち、前記溝部の最良の深さは１〜１５μｍである。このほか、前述で言及した単一のメサ構造は方形、菱形、円形、楕円形、平行四辺形またはその他任意の多辺形とし、そのうち、単一のメサ構造の表面の平均直径または辺の長さは５０μｍ〜２ｍｍまたは２ｍｍ以上とする。
【００２３】
また、前記パターン化基板の材料はサファイア（Ｓａｐｐｈｉｒｅ、単結晶アルミナ）とし、前記第一膜層はIII族窒化物半導体材料とする。前記III族窒化物半導体材料はＡｌｘＩｎｙＧａ１‐ｘ−ｙＮとすることができ、そのうち０≦ｘ＋ｙ≦１とする。かつ、本発明が提供する半導体素子の製造方法は、ＡｌｘＩｎｙＧａ１‐ｘ−ｙＮ，ｘ＞０．２５の材料成長において、その効果をより発揮することができる。このほか、前記パターン化基板の材料は炭化ケイ素（ＳｉＣ）とすることもできる。別の範例において、前記パターン化基板は単結晶アルミナとし、前記第一膜層は窒化ガリウム（ＧａＮ）とし、アルミナのＧａＮに対する格子の差異は約１３．８％であり、この２つの膜層間の応力解放に本発明の提供する半導体素子の製造方法を適用できる。
【００２４】
図２に本発明の提供する半導体素子の製造方法に基づくプロセスを示す断面図を示す。手順２１０はパターン化基板の形成過程であり、即ちフォトリソグラフィエッチングまたはレーザーエッチングを利用して基板表面に複数個の溝部を形成する。続いて、手順２２０はパターン化基板上に第一膜層とその他III族窒化物半導体材料を形成する。図２からはっきりと分かるように、前記パターン化基板表面に成長された膜層（斜線区域）は、溝部によって複数個の小区域に分割される。半導体材料の成長プロセス後、手順２３０は透明導電層、Ｐ型電極とＮ型電極の成長プロセスを示した図である。最後に、手順２４０は溝部に沿ってカットし、複数個の独立した素子とするプロセスを示した図である。
【００２５】
また、図３Ａに本発明に基づき形成したパターン化基板の立体斜視図、図３Ｂに図３Ａの断面図、図３Ｃに本発明に基づき形成した半導体素子構造体３００の断面図をそれぞれ示す。本発明の半導体素子構造体３００は、複数本の溝部３１２を備えたパターン化基板３１０と、パターン化基板３１０表面に配置された半導体素子３２０を含む。
【００２６】
前記パターン化基板３１０表面は図３Ａに示すように、複数本の溝部３１２により複数個のメサ構造（ｍｅｓａ ｓｔｒｕｃｔｕｒｅ）に分割される。そのうち、単一のメサ構造は方形、菱形、円形、楕円形、平行四辺形またはその他任意の多辺形とし、かつ単一のメサ構造表面の均直径または辺の長さ（図３Ｂ中の符号Ｄが示す位置を参照）は５０μｍ〜２ｍｍ、または２ｍｍ以上とする。このほか、上述で言及した溝部３１２の幅（図３Ｂ中の符号Ｗが示す位置を参照）は２μｍ以上とし、前記溝部の深さ（図３Ｂ中の符号Ｈが示す位置を参照）は１μｍ以上とする。そのうち、前記溝部の最良の深さは１〜１５μｍである。
【００２７】
また、前記半導体素子３２０は少なくとも１層の膜層を備え、そのうち、前記パターン化基板３１０と接触する膜層が第一膜層３２１であり、前記第一膜層３２１は複数本の溝部３１２により複数個の相互に連続しない区域に分割される。前記溝部の分割により前記第一膜層３２１が複数個の小区域に分離され、上下の膜層材料の格子不整合により発生する応力が前記溝部により解放され、前記膜層内を押して素子に亀裂を生じ、品質に影響するということがない。このため、本発明の提供するパターン化基板は主に前記第一膜層内部の応力を低下させるために用いる。このほか、上述の基板上の複数個の溝部がさらに発光ダイオード素子の後続のチップダイシングプロセスを容易にし、製造コストを抑えることができる。
【００２８】
前段落で言及した半導体素子は発光ダイオード等の光電素子とし、前記パターン化基板の材料はアルミナ（ｓａｐｐｈｉｒｅ）、第一膜層はIII族窒化物半導体材料とする。そのうち、III族窒化物半導体材料はＡｌｘＩｎｙＧａ１−ｘ−ｙＮとし、ｘとｙ値の範囲は０≦ｘ＋ｙ≦１とする。本発明の提供する半導体素子構造体は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ、ｘ＞０．２５の材料の成長において、よりその効果を発揮することができる。
【００２９】
図３Ｃの本発明に基づき形成した半導体素子構造体３００を参照する。この図において前記パターン化基板表面に配置された半導体素子３２０はさらに、第一膜層３２１、その他III族窒化物半導体材料３２２、透明導電層３２３、Ｐ型電極３２４、Ｎ型電極３２５等を含む。前記透明導電層３２３の材料は酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化ニッケル （ＮｉＯ）、酸化スズカドミウム（ＣＴＯ）、または上述群の組み合わせ、及びＺｎＯ：Ａｌ、ＺｎＧａ２Ｏ４、ＳｎＯ２：Ｓｂ、Ｇａ２Ｏ３：Ｓｎ、ＡｇＩｎＯ２：Ｓｎ、Ｉｎ２Ｏ３：Ｚｎ、ＣｕＡｌＯ２、ＬａＣｕＯＳ、ＣｕＧａＯ２又はＳｒＣｕ２Ｏ２等とする。
【００３０】
このほか、前記パターン化基板の材料は炭化ケイ素（ＳｉＣ）とすることもできる。別の範例において、前記パターン化基板はアルミナとし、第一膜層は窒化ガリウム（ＧａＮ）とし、アルミナのＧａＮに対する格子の差異は約１３．８％であり、この２つの膜層間の応力解放に本発明の提供する半導体素子構造体を適用することができる。
【００３１】
当然、上述の実施例の説明に基づいた上で、本発明は多くの修正や差異があり得る。このため、後付の特許請求の範囲において理解する必要があり、上述の詳細な説明のほか、本発明はその他の実施例においても幅広く実施することができる。上述は本発明の最良の実施例にすぎず、本発明の特許請求の範囲を限定するものではない。その他本発明の要旨を逸脱しない同様の効果をもつ変化や修飾は、すべて後付の特許請求の範囲内に含まれるものとする。
【符号の説明】
【００３２】
２１０    手順１、パターン化基板の形成過程
２２０    手順２、パターン化基板上に第一膜層とその他III族窒化物半導体材料を形成するプロセス
２３０    手順３、パターン化基板上に透明導電層、Ｐ型電極とＮ型電極を成長させるプロセス
２４０    手順４、溝部に沿ってカットし、複数個の独立した素子とするプロセス
３００    半導体素子構造体
３１０    パターン化基板
３１２    溝部
３２０    半導体素子
３２１    第一膜層
３２２    その他III族窒化物半導体材料
３２３    透明導電層
３２４    Ｐ型電極
３２５    Ｎ型電極
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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