(57)【要約】【課題】素子ばらつきによるメモリ回路の動作不具合の発生を防止でき、製造性及び動作信頼性に優れた電気泳動表示装置及び電子機器を提供すること。【解決手段】画素スイッチング素子と接続されたメモリ回路の入力端子の電位を抵抗素子によって所定電位以上に固定することができる。したがって、製造ばらつきによって画素スイッチング素子の電流駆動能力が小さくなったり、帰還インバータのトランジスタのオン抵抗が小さくなったりしても、メモリ回路のデータ入力端子（転送インバータの入力端子；帰還インバータの出力端子）の電位を確実に規定することができる。これにより、メモリ回路に確実に画像信号を入力することができる。よって本発明によれば、製造ばらつきの影響を抑えて確実な動作が可能であり、製造性及び動作信頼性に優れた電気泳動表示装置を提供することができる。【選択図】図６
2009139577.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、
一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、
前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、
前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータと、前記帰還インバータの低電位電源側に接続されるとともに、前記帰還インバータを構成するＮ型トランジスタのオン抵抗より大きく、オフ抵抗より小さい抵抗値を有する抵抗素子と、を有し、
前記Ｎ型トランジスタは、ソース電極に接続されたソース領域、ドレイン電極に接続されたドレイン領域及びゲート電極に平面視で重なるように配置されたチャネル領域が設けられた半導体層を有し、前記半導体層の一部分が前記抵抗素子になっている
ことを特徴とする電気泳動表示装置。
【請求項２】
前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路の長さが前記チャネル領域から前記ドレイン電極までの第２経路の長さよりも長くなっている
ことを特徴とする請求項１に記載の電気泳動表示装置。
【請求項３】
前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路には、当該第１経路の他の部分に比べて幅の狭い狭幅部が設けられている
ことを特徴とする請求項２に記載の電気泳動表示装置。
【請求項４】
前記半導体層のうち前記第１経路が曲折されている
ことを特徴とする請求項２又は請求項３に記載の電気泳動表示装置。
【請求項５】
前記半導体層のうち前記チャネル領域に対して前記ソース電極側の部分の少なくとも一部は、前記ソース電極側の他の部分に比べて不純物濃度が少なくなっている
ことを特徴とする請求項１から請求項４のうちいずれか一項に記載の電気泳動表示装置。
【請求項６】
前記ソース領域のうち前記ソース電極との接続部分の少なくとも一部は、他の部分に比べて不純物濃度が少なくなっている
ことを特徴とする請求項１から請求項５のうちいずれか一項に記載の電気泳動表示装置。
【請求項７】
請求項１から６のうちいずれか一項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置及び電子機器に関する。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られていた（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された第１基板上に、帯電粒子を内蔵したマイクロカプセルを接着していた。そして、第２基板側に形成された対向電極と第１基板側の画素電極との間にマイクロカプセルを挟持し、画素電極と対向電極との間に発生させた電界により帯電粒子を制御することで画像を表示していた。  
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１記載のように、画素内に電位として情報を保持するラッチを内蔵する方式(ここではＳＲＡＭ（Static Random Access Memory）方式と表現する。)は、キャパシタにより電位を保持するキャパシタ内蔵方式(１Ｃ方式またはＤＲＡＭ（Dynamic Random Access Memory）方式と表現する。)と比較して、一定期間ごとの画像信号書き込みが不要となるので低消費電力化が可能であった。
【０００４】
また、画素回路を低温ポリシリコンＴＦＴ（Thin Film Transistor）で形成すると、低電圧で駆動させることができ、消費電力を低減することができる。このため、電気泳動表示装置の画素回路には、低温ポリシリコンＴＦＴ（Thin Film Transistor）が多用されていた。
【０００５】
ところが、例えば、エキシマアニール法により結晶化させた低温ポリシリコンＴＦＴは、トランジスタ素子の製造ばらつきが大きいという問題があった。一例としては、近接するトランジスタ間において、トランジスタの単位幅当たりのオン電流がおよそ２〜３倍も異なることがある。そのため、電気泳動表示装置の画素に内蔵される１本のビット線で構成されたＳＲＡＭ（ラッチ回路）では、書込トランジスタ（画素スイッチング素子）を含めたＴＦＴの製造ばらつきにより画像信号の書込みに失敗する可能性があった。
【０００６】
ここで図２４は、特許文献１に記載の回路構成を備えた画素を示す図である。  
図２４に示す画素５４０は、書込トランジスタである駆動用ＴＦＴ４１と、ラッチ回路５７０と、画素電極３５と、共通電極３７と、電気泳動素子３２とを有している。ラッチ回路５７０は、２つのＰ−ＭＯＳトランジスタ７１、７３と、Ｎ−ＭＯＳトランジスタ７２、７４とを備えたＳＲＡＭである。なお、図２４に示す各構成要素の具体的構成については、後段の実施形態において図２を参照して詳細に説明する。
【０００７】
画素５４０では、走査線６６を介して入力される選択信号により駆動用ＴＦＴ４１をオン状態とし、データ線６８とラッチ回路５７０のデータ入力端子Ｎ１とを接続することで、データ線６８からラッチ回路５７０に画像信号を書き込むようになっている。そして、ラッチ回路５７０に保持された電位に基づき変化するデータ出力端子Ｎ２の電位（電源電圧Ｖｄｄ又はＶｓｓ）を画素電極３５に入力するようになっている。
【０００８】
通常、画素５４０では、ラッチ回路５７０に画像信号を供給する駆動用ＴＦＴ４１は、ラッチ回路５７０を構成するＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４よりも大きい電流駆動能力（オン電流）を有するサイズで形成される。しかしながら、これらのトランジスタを低温ポリシリコンＴＦＴにより形成すると、上述したように、素子の製造ばらつきが大きいために、駆動用ＴＦＴ４１の電流駆動能力と、Ｐ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４の電流駆動能力とが逆転してしまうおそれがあった。そして、電流駆動能力の逆転が生じると、駆動用ＴＦＴ４１を介したラッチ回路５７０への画像信号の書き込みに失敗し、画像信号入力が表示に正確に反映されなくなるおそれがあった。
【０００９】
これに対して、負電源を使用する液晶パネルでは、ラッチ回路を備えた画素に確実に書き込みが成されるように構成したものも知られている。しかし、電気泳動素子に作用させる電位差を確保するために負電源を使用しない構成とした表示装置では、素子ばらつきの影響を受けないようにするために、書込トランジスタ４１のサイズを大きくする必要があった。
【００１０】
経験的には、素子ばらつきを十分に吸収できるようにするために、書込トランジスタ４１の幅をＰ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４の幅の３〜５倍以上とする必要があった。そうすると、１画素当たりの面積が大きくなるために高精細化への対応が困難になり、さらには、画像信号の書き込み時における貫通電流が大きくなるために消費電力が増大する。また、データ線６８同士を介したリーク電流もパネル消費電流として無視できなくなるという問題があった。
【００１１】
本発明は、上記の問題点に鑑みなされたものであって、素子ばらつきによるメモリ回路の動作不具合の発生を防止でき、製造性及び動作信頼性に優れた電気泳動表示装置及び電子機器を提供することを目的の１つとする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明に係る電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置であって、一方の前記基板には前記画素ごとに画素電極が形成され、他方の前記基板には複数の前記画素に対して共通の対向電極が形成されており、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と前記画素電極との間に接続されたメモリ回路と、が設けられ、前記メモリ回路が、前記画素スイッチング素子に接続された入力端子と前記画素電極に接続された出力端子とを有する転送インバータと、前記転送インバータの前記出力端子に接続された入力端子と前記画素スイッチング素子に接続された出力端子とを有する帰還インバータと、前記帰還インバータの低電位電源側に接続されるとともに、前記帰還インバータを構成するＮ型トランジスタのオン抵抗より大きく、オフ抵抗より小さい抵抗値を有する抵抗素子と、を有し、前記Ｎ型トランジスタは、ソース電極に接続されたソース領域、ドレイン電極に接続されたドレイン領域及びゲート電極に平面視で重なるように配置されたチャネル領域が設けられた半導体層を有し、前記半導体層の一部分が前記抵抗素子になっていることを特徴とする。
【００１３】
本発明によれば、帰還インバータの低電位電源側に抵抗素子を設けることで、帰還インバータの出力端子（メモリ回路の入力端子）と低電位電源端子との間に一定の負荷をかけることができるので、画素スイッチング素子と接続されたメモリ回路の入力端子の電位を抵抗素子によって所定電位以上に固定することができる。したがって、製造ばらつきによって画素スイッチング素子の電流駆動能力が小さくなったり、帰還インバータのトランジスタのオン抵抗が小さくなったりしても、メモリ回路のデータ入力端子（転送インバータの入力端子；帰還インバータの出力端子）の電位を確実に規定することができる。これにより、メモリ回路に確実に画像信号を入力することができる。よって本発明によれば、製造ばらつきの影響を抑えて確実な動作が可能であり、製造性及び動作信頼性に優れた電気泳動表示装置を提供することができる。
【００１４】
これに加えて、本発明によれば、Ｎ型トランジスタがソース電極に接続されたソース領域、ドレイン電極に接続されたドレイン領域及びゲート電極に平面視で重なるように配置されたチャネル領域が設けられた半導体層を有し、この半導体層の一部分が抵抗素子になっていることとしたので、半導体層の拡散抵抗を利用して抵抗素子の電気抵抗を形成することができる。これにより、Ｎ型トランジスタに接続させる電気抵抗を別途形成する必要は無いため、帰還インバータを形成するための構成を簡単にすることができる。
【００１５】
上記の電気泳動表示装置は、前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路の長さが前記チャネル領域から前記ドレイン電極までの第２経路の長さよりも長くなっていることを特徴とする。  
本発明によれば、半導体層のうちチャネル領域からソース電極までの第１経路の長さがチャネル領域からドレイン電極までの第２経路の長さよりも長くなっていることとしたので、半導体層の第１経路の拡散抵抗を第２経路の拡散抵抗よりも大きくすることができる。これにより、半導体層のうちソース側に抵抗素子を形成することができる。
【００１６】
上記の電気泳動表示装置は、前記半導体層のうち前記チャネル領域から前記ソース電極までの第１経路には、当該第１経路の他の部分に比べて幅の狭い狭幅部が設けられていることを特徴とする。  
本発明によれば、半導体層のうちチャネル領域からソース電極までの第１経路には、当該第１経路の他の部分に比べて幅の狭い狭幅部が設けられていることとしたので、当該狭幅部の拡散抵抗を大きくすることができる。これにより、半導体層のうちソース側に抵抗素子を形成することができる。
【００１７】
上記の電気泳動表示装置は、前記半導体層のうち前記第１経路が曲折されていることを特徴とする。  
本発明によれば、半導体層のうち前記第１経路が曲折されていることとしたので、Ｎ型トランジスタを設計する上での自由度が向上することになり、幅広い設計が可能になる。
【００１８】
上記の電気泳動表示装置は、前記半導体層のうち前記チャネル領域に対して前記ソース電極側の部分の少なくとも一部は、前記ソース電極側の他の部分に比べて不純物濃度が少なくなっていることを特徴とする。  
本発明によれば、半導体層のうちチャネル領域に対してソース電極側の部分の少なくとも一部は、前記ソース電極側の他の部分に比べて不純物濃度が少なくなっていることとしたので、当該不純物濃度が少なくなっている部分の拡散抵抗をソース電極側の他の部分の拡散抵抗に比べて大きくすることができる。これにより、チャネル領域のソース側の部分に抵抗素子を形成することができる。
【００１９】
上記の電気泳動表示装置は、前記ソース領域のうち前記ソース電極との接続部分の少なくとも一部は、他の部分に比べて不純物濃度が少なくなっていることを特徴とする。  
本発明によれば、ソース領域のうちソース電極との接続部分の少なくとも一部は、他の部分に比べて不純物濃度が少なくなっていることとしたので、当該不純物濃度が少なくなっている部分とソース電極との接続がショットキー接続になる。これにより、接続部分の拡散抵抗を高くすることができる。
【００２０】
本発明に係る電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。  
本発明によれば、動作信頼性及び製造性に優れた表示手段を具備した電子機器を提供することができる。また、低消費電力の表示手段を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］  
以下に、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
【００２２】
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２３】
図１は、アクティブマトリクス駆動方式の電気泳動表示装置１の概略構成図である。  
電気泳動表示装置１は、複数の画素４０が配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路（制御部）６１、データ線駆動回路（制御部）６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２４】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが設けられ、これらの交差位置に対応して画素４０が設けられている。
【００２５】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画像データを規定する画像信号を画素４０に供給する。
【００２６】
なお、本実施形態では、画像データ「０」を規定する場合にはローレベルの画像信号を供給し、画像データ「１」を規定する場合はハイレベルの画像信号を供給するものとする。
【００２７】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２８】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２が設けられている。それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２９】
次に、図２は、画素４０の回路構成図である。  
【００３０】
画素４０は、図２に示すように、駆動用ＴＦＴ（画素スイッチング素子）４１と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とを備えている。これらの素子を取り囲むように、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０とが配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００３１】
駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。スイッチ回路８０は、ラッチ回路８０のデータ出力端子Ｎ２、及び画素電極３５に接続されている。電気泳動素子３２は、画素電極３５と共通電極３７とで挟持されている。
【００３２】
ラッチ回路７０は、転送インバータ７０ｔ及び帰還インバータ７０ｆと、抵抗素子Ｒ１とを備えている。
【００３３】
転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造であり、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。抵抗素子Ｒ１は、帰還インバータ７０ｆと低電位電源端子ＰＬとの間に接続されている。
【００３４】
転送インバータ７０ｔは、互いのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳトランジスタ７１とＮ−ＭＯＳトランジスタ７２とからなり、Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１と接続されている。
【００３５】
帰還インバータ７０ｆは、互いのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とからなり、Ｐ−ＭＯＳトランジスタ７３のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７４のソース端子は、抵抗素子Ｒ１の一方の端子と接続されている。抵抗素子Ｒ１の他方の端子は低電位電源端子ＰＬに接続されている。
【００３６】
Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
【００３７】
スイッチ回路８０は、第１トランスミッションゲートＴＧ１と、第２トランスミッションゲートＴＧ２とを備えて構成されている。
【００３８】
第１トランスミッションゲートＴＧ１は、Ｎ−ＭＯＳトランジスタ８１とＰ−ＭＯＳトランジスタ８２とからなる。Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８１のゲート端子は、駆動用ＴＦＴ４１のドレイン端子（ラッチ回路７０のデータ入力端子Ｎ１）に接続され、Ｐ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【００３９】
第２トランスミッションゲートＴＧ２は、Ｎ−ＭＯＳトランジスタ８３とＰ−ＭＯＳトランジスタ８４とからなる。Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のソース端子は第２制御線９２に接続され、Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｐ−ＭＯＳトランジスタ８４のゲート端子は、駆動用ＴＦＴ４１のドレイン電極に接続されている。
【００４０】
ここで、ラッチ回路７０に画像データ「１」（ハイレベルの画像信号）が記憶され、データ出力端子Ｎ２からローレベルの信号が出力された場合、第１トランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される第１制御信号Ｓ１が画素電極３５に供給される。一方、ラッチ回路７０に画像データ「０」（ローレベルの画像信号）が記憶され、データ出力端子Ｎ２からハイレベルの信号が出力された場合、第２トランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される第２制御信号Ｓ２が画素電極３５に供給される。
【００４１】
なお、本実施形態においては、好適な態様としてラッチ回路７０のデータ出力端子Ｎ２をスイッチ回路８０に接続する構成について説明したが、図２４の従来の画素５４０のように、出力端子Ｎ２を画素電極３５に対して直接接続する構成であっても良い。この構成であっても、ラッチ回路７０からの出力信号に応じて、電気泳動素子３２に画像を表示させることができる。また、以降説明する各実施形態においても同様である。
【００４２】
画素電極３５は、Ａｌ（アルミニウム）などにより形成され、電気泳動素子３２に電圧を印加するものである。画素電極３５は、第１トランスミッションゲートＴＧ１及び第２トランスミッションゲートＴＧ２と接続されている。
【００４３】
共通電極３７は、画素電極３５の対向電極としての機能を有し、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極であり、共通電極配線５５を介して電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との間に狭持されており、これら画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。
【００４４】
図３は、表示部５における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
【００４５】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０、スイッチ回路８０などが形成されている。
【００４６】
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１上に形成された共通電極３７は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。
【００４７】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離紙が貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００４８】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００４９】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
【００５０】
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル８０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００５１】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
【００５２】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
【００５３】
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００５４】
図５は、電気泳動装置１の画素４０の平面構成を示す図である。  
同図に示すように、データ線６８及び走査線６６が格子状に設けられており、データ線６８と走査線６６とで囲まれる領域が画素４０となっている。各画素４０内のほぼ全領域には画素電極３５が設けられており、画素電極３５に平面視で重なる位置に駆動用ＴＦＴ４１、ラッチ回路７０及びスイッチ回路８０が配置されている。駆動用ＴＦＴ４１、ラッチ回路７０及びスイッチ回路８０は画素電極３５の下層側（基板側）に配置されている。図５では、ラッチ回路７０内の構成及びスイッチ回路８０内の構成をブロックによって示している。
【００５５】
図５のラッチ回路７０のうちＮ−ＭＯＳトランジスタ７４を含むブロックの構成について説明する。図６は、Ｎ−ＭＯＳトランジスタ７４及び抵抗素子Ｒ１の構成を示す平面図である。
【００５６】
図６に示すように、Ｎ−ＭＯＳトランジスタ７４は、半導体層１０と、ソース電極１１と、ドレイン電極１２と、ゲート電極１３とを有している。ソース電極１１及びドレイン電極１２は同一層に形成されており、この層の上層に半導体層１０が設けられている。ゲート電極１３は半導体層１０の上層側にゲート絶縁膜（図示せず）を介して設けられている。ソース電極１１は上記の低電圧電源端子ＰＬに接続されており、ドレイン電極１２は上記のデータ入力端子Ｎ１に接続されている。
【００５７】
半導体層１０は、平面視でＵ字型に形成されており、チャネル領域１５、１６と、ソース領域１７と、ドレイン領域１８とを有している。チャネル領域１５、１６はゲート電極１３に平面視で重なる位置に設けられている。ソース領域１７はチャネル領域１５に対してＵ字の先端側に設けられており、ドレイン領域１８はチャネル領域１６に対してＵ字の先端側に設けられている。ソース領域１７及びドレイン領域１８にはチャネル領域１５、１６に比べて不純物が高濃度にドーピングされている。チャネル領域１５、１６には不純物がほとんどドーピングされておらず、不純物濃度が低濃度になっている。図６においては、斜線で示された領域が不純物濃度の低い領域１９であり、この低濃度領域１９にチャネル領域１５、１６が含まれている。この低濃度領域１９を形成する際には、例えば半導体層１０を形成し図６において一点鎖線で囲んだ部分２２にマスクを形成した後に当該マスクの上方から不純物イオンをドーピングするようにする。
【００５８】
ソース領域１７の先端にはソース電極１１に接続されるソース接続部１７ａが設けられており、ドレイン領域１８の先端にはドレイン電極１２に接続されるドレイン接続部１８ａが設けられている。ソース接続部１７ａはコンタクトホール１７ｂを介してソース電極１１に接続されている。ドレイン接続部１８ａはコンタクトホール１８ｂを介してドレイン電極１２に接続されている。ゲート電極１３の図中右端には接続電極１３ａが設けられている。接続電極１３ａはコンタクトホール１３ｂを介してゲート電極１３に接続されている。この接続電極１３ａは上記のデータ出力端子Ｎ２に接続されている。
【００５９】
本実施形態では、抵抗素子Ｒ１が半導体層１０の一部分として設けられている。チャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さは、チャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている。経路長が長くなっている分、経路Ｌ１における半導体層１０の拡散抵抗は経路Ｌ２における半導体層１０の拡散抵抗よりも大きくなっている。このように経路Ｌ１のうち経路Ｌ２よりも長さが長くなるように設けられた部分が抵抗素子Ｒ１に相当し、経路Ｌ１と経路Ｌ２との拡散抵抗の差が抵抗素子Ｒ１による抵抗となっている。
【００６０】
なお、上記説明において、図２のＮ−ＭＯＳトランジスタ７４のソース端子に相当するのは、図６のチャネル領域１５における経路Ｌ１との接合部である。また、図２における抵抗素子Ｒ１の低電位電源端子ＰＬ側の端子は、図６のソース電極１１に相当する。また、以降説明する各実施形態および変形例においても同様である。
【００６１】
図７は、電気泳動素子の動作説明図である。図７（ａ）は、画素４０を白表示する場合、図７（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
【００６２】
図７（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色が認識される。
【００６３】
図７（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が認識される。
【００６４】
以上の構成を備えた電気泳動表示装置１では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。そして、記憶された電位に基づいてデータ出力端子Ｎ２から出力される電位に基づいてスイッチ回路８０を動作させることで、第１及び第２の制御線９１、９２を択一的に画素電極３５と接続する。これにより、画素電極３５に制御信号Ｓ１又は制御信号Ｓ２が入力され、図７に示したように、共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００６５】
ラッチ回路７０に画像信号を入力する際には、走査線６６にパルス状の選択信号を入力し、動作対象の画素４０の駆動用ＴＦＴ４１のゲート端子にハイレベルを入力する。これにより、駆動用ＴＦＴ４１がオン状態となってデータ線６８とラッチ回路７０のデータ入力端子Ｎ１とが電気的に接続され、データ線６８から供給される画像信号（ハイレベル、ローレベル）がラッチ回路７０に電位として記憶される。
【００６６】
本実施形態の電気泳動装置１では、図２に示したように、Ｎ−ＭＯＳトランジスタ７４と低電位電源端子ＰＬとの間に抵抗素子Ｒ１を設けることで、上述したラッチ回路７０への画像信号の書き込みを確実に行えるようになっている。以下、かかる作用について詳細に説明する。
【００６７】
ラッチ回路７０に保持されている電位と異なる電位の画像信号を書き込み、ラッチ回路７０のデータ更新を行う場合には、ラッチ回路７０のＰ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４に抗い、データ入力端子Ｎ１の電位を強制的に画像信号の電位とする必要がある。そのため、通常は、画像信号の書き込みを確実に行えるように、駆動用ＴＦＴ４１の電流駆動能力がＮ−ＭＯＳトランジスタ７４よりも大きくなるよう設計されている。すなわち、駆動用ＴＦＴ４１としてＮ−ＭＯＳトランジスタ７４よりも幅が大きく、オン抵抗の小さいＴＦＴが用いられている。
【００６８】
しかし、駆動用ＴＦＴ４１やＰ−ＭＯＳトランジスタ７３、Ｎ−ＭＯＳトランジスタ７４のオン電流が、製造ばらつきによって設計値からずれると、上述したラッチ回路７０のデータ更新に失敗する可能性がある。特に低温ポリシリコンプロセスによりＴＦＴを作製している場合には、単位幅あたりのオン電流が２〜３倍程度も変動することがあり、駆動用ＴＦＴ４１の電流駆動能力が設計値よりも低くなったり、Ｐ−ＭＯＳトランジスタ７３やＮ−ＭＯＳトランジスタ７４のオン抵抗が低くなる可能性が高くなる。
【００６９】
ここで、ラッチ回路７０にハイレベルの電位が保持されており、入力される画像信号がローレベルである場合には、Ｎ−ＭＯＳである駆動用ＴＦＴ４１におけるゲートソース間の電位差（Ｖｇｓ）が大きいため、駆動用ＴＦＴ４１のオン電流を確保しやすく、書き込みの失敗は生じにくい。
【００７０】
しかし、ラッチ回路にローレベルの電位が保持されており、入力される画像信号がハイレベルである場合には、駆動用ＴＦＴ４１のＶｇｓが小さくなり、またラッチ回路７０のデータ入力端子Ｎ１の電位が上昇するにつれて駆動用ＴＦＴ４１のソースドレイン間の電位差（Ｖｄｓ）も小さくなるため、オン電流が低下して書き込みに失敗する可能性があった。
【００７１】
そこで本実施形態では、帰還インバータ７０ｆの低電位電源側に抵抗素子Ｒ１を設けることで、帰還インバータ７０ｆのＮチャネル側の負荷を大きくしている。これにより、抵抗素子Ｒ１の負荷によってＮ−ＭＯＳトランジスタ７４のオン電流が低下するので、製造ばらつきによって駆動用ＴＦＴ４１の電流駆動能力が不足したり、Ｎ−ＭＯＳトランジスタ７４のオン抵抗が小さくなった場合であっても、データ入力端子Ｎ１の電位を確実に規定することができる。
【００７２】
本実施形態において、抵抗素子Ｒ１の抵抗値は、Ｎ−ＭＯＳトランジスタ７４のオン抵抗より大きく、オフ抵抗より小さい抵抗値とされている。Ｎ−ＭＯＳトランジスタ７４のオン抵抗以下の抵抗値である場合には、抵抗素子Ｒ１が帰還インバータ７０ｆに対する負荷としてほとんど機能せず、画像信号書き込みの確実性向上や貫通電流の抑制といった効果がほとんど得られない。また、Ｎ−ＭＯＳトランジスタ７４のオフ抵抗以上の抵抗値とすると、帰還インバータ７０ｆのＮチャネル側が常にオフ状態となるためデータ入力端子Ｎ１の電位を規定することができず、画像信号の書き込みに失敗したり、ラッチ回路７０内で貫通電流が生じるおそれがある。
【００７３】
このように、本実施形態の電気泳動表示装置１では、画素４０を構成する半導体素子に製造ばらつきが生じた場合であっても、ラッチ回路７０に確実に画像信号を書き込むことができる。したがって本実施形態の電気泳動表示装置は、製造ばらつきの影響を抑えられる構成を具備した製造性に優れたものであり、また回路の動作に係る信頼性にも優れた電気泳動表示装置である。
【００７４】
これに加えて、本実施形態によれば、Ｎ−ＭＯＳトランジスタ７４がソース電極１１に接続されたソース領域１７、ドレイン電極１２に接続されたドレイン領域１８及びゲート電極１３に平面視で重なるように配置されたチャネル領域１５、１６が設けられた半導体層１０を有し、この半導体層１０の一部分が抵抗素子Ｒ１になっていることとしたので、半導体層１０の拡散抵抗を利用して抵抗素子Ｒ１の電気抵抗を形成することができる。これにより、Ｎ−ＭＯＳトランジスタ７４に接続させる電気抵抗を別途形成する必要が無いため、ラッチ回路７０を形成するための素子基板３０上の構成を簡単にすることができる。
【００７５】
［第２実施形態］  
次に、本発明の第２実施形態を説明する。本実施形態では、上記実施形態の電気泳動表示装置１を、電子機器に適用した場合について説明する。図８は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
【００７６】
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられ、時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００７７】
次に、図９は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１を表示領域１１０１として備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００７８】
図１０は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、図９に示した電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００７９】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、動作信頼性に優れた表示部を備える電子機器となっている。また、表示部における消費電力を低減することもできる。
【００８０】
なお、図８から図１０に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【００８１】
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。  
例えば、Ｎ−ＭＯＳトランジスタ７４の構成について、抵抗素子Ｒ１がＮ−ＭＯＳトランジスタ７４の半導体層の一部として形成されているのであれば、上記実施形態で説明した構成とは異なる構成であっても構わない。このような構成として、例えば図１１〜図２２に示す構成を例として挙げることができる。図１１〜図２２はＮ−ＭＯＳトランジスタ７４及び抵抗素子Ｒ１の構成を示す平面図であり、上記実施形態における図６に対応している。以下、順に説明する。
【００８２】
図１１に示すように、Ｎ−ＭＯＳトランジスタ７４の半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている上、ソース領域１７の経路Ｌ１上に狭幅部１０ａが設けられている構成であっても構わない。狭幅部１０ａの幅（ソース領域の延在方向に直行する方向の寸法）ｄ１はソース領域１７の他の部分の幅ｄ２よりも狭くなっている。ドレイン領域１８の経路Ｌ２上には狭幅部は設けられていない。経路長が長くなっている上に狭幅部１０ａが設けられている分、経路Ｌ１における半導体層１０の拡散抵抗は経路Ｌ２における半導体層１０の拡散抵抗よりも大きくなっている。このように経路Ｌ１のうち経路Ｌ２よりも長さが長くなるように設けられた部分及び狭幅部１０ａの設けられている部分が抵抗素子Ｒ１に相当する。狭幅部１０ａを設ける場合、狭幅部１０ａによって拡散抵抗が増加するため、経路Ｌ１の長さと経路Ｌ２の長さとは同一であっても構わない。
【００８３】
また、図１２に示すように、経路Ｌ１の長さと経路Ｌ２の長さとをほぼ同一とし、低濃度領域１９がソース領域１７側へせり出すように形成された構成であっても構わない。低濃度領域１９は不純物のドーピングされた領域よりも拡散抵抗が低いが、低濃度領域１９の範囲が広くなっている分、ソース領域１７側の拡散抵抗はドレイン領域１８の拡散抵抗に比べて大きくなっている。このように低濃度領域１９のせり出している部分が抵抗素子Ｒ１に相当する。
【００８４】
また、図１３に示すように、低濃度領域１９がソース接続部１７ａのうちコンタクトホール１７ｂに重なる領域に設けられている構成であっても構わない。ここでは例えば低濃度領域１９がチャネル領域１５からコンタクトホール１７ｂのほぼ半分を覆う部分にかけて設けられている。この構成では、低濃度領域１９においてソース接続部１７ａとコンタクトホール１７ｂとの間の接続がショットキー接続になり、他の部分においては両者の接続がオーミック接続になる。ショットキー接続はオーミック接続に比べて拡散抵抗が大きくなる。このためソース接続部１７ａのうち低濃度領域１９が設けられた部分ではコンタクトホール１７ｂとの間で高い拡散抵抗が形成されることになる。また、チャネル領域１５からソース接続部１７ａに至る経路上の他の低濃度領域１９においても拡散抵抗が高くなっている。したがって、図１３では低濃度領域１９が形成されている部分が抵抗素子Ｒ１に相当する。なお、図１３ではソース接続部１７ａのうちコンタクトホール１７ｂの一部に重なる部分に低濃度領域１９を設けた例を説明したが、例えばコンタクトホール１７ｂの全部に重なるように低濃度領域１９を設けた構成であっても構わない。チャネル領域１５からソース接続部１７ａに到る経路上の領域には低濃度領域１９を設けず、コンタクトホール１７ｂに重なる部分のみに低濃度領域１９を設ける構成であっても構わない。
【００８５】
また、図１４に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている上、経路Ｌ１に曲折部１０ｂが形成されていても構わない。曲折部１０ｂが形成されていることにより、ソース領域１７の設計の自由度が向上することになる。図１４に示す構成では、ソース領域１７側の低濃度領域１９が曲折部１０ｂを含むように設けられている。このため経路Ｌ１の長さ及び低濃度領域１９によってソース領域１７の拡散抵抗がドレイン領域１８の拡散抵抗に比べて大きくなっている。このように経路Ｌ１のうち経路Ｌ２よりも長さが長くなるように設けられた部分及び低濃度領域１９の設けられている部分が抵抗素子Ｒ１に相当する。
【００８６】
また、図１５に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっており、経路Ｌ１に曲折部１０ｂが形成されており、更にソース領域１７の経路Ｌ１上に低濃度領域１９が分離して設けられている構成であっても構わない。
【００８７】
また、図１６に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっている上、経路Ｌ１に曲折部１０ｂが複数箇所に設けられている構成であっても構わない。
【００８８】
また、図１７に示すように、半導体層１０のうちチャネル領域１５からソース接続部１７ａまでの経路Ｌ１の長さがチャネル領域１６からドレイン接続部１８ａまでの経路Ｌ２の長さよりも長くなっており、経路Ｌ１に曲折部１０ｂが複数箇所に設けられており、低濃度領域１９が経路Ｌ１上に分離して設けられている構成としても構わない。
【００８９】
また、図１８（ａ）に示すように、チャネル領域１５のソース領域側及びチャネル領域１６のソース領域側にそれぞれ低濃度領域１９を延長させた構成であっても構わない（低濃度領域１９ａ、１９ｂ）。これにより、チャネル領域１５及びチャネル領域１６に対してソース領域側の拡散抵抗が大きくなり、この大きくなった拡散抵抗を抵抗素子Ｒ１の成分とすることができる。低濃度領域１９ａ及び１９ｂはチャネル領域１５及びチャネル領域１６に対して連続に形成されている必要は無く、異なる箇所に分離して形成されている構成としても構わない。
【００９０】
図１８（ａ）に示す構成において、回路構成は図１８（ｂ）のように表すことができる。図１８（ｂ）において、Ｎ−ＭＯＳトランジスタ７４は２つのトランジスタによって表される。図１８（ａ）に示す２つのチャネル領域１５及び１６が図１８（ｂ）中の２つのトランジスタのそれぞれのゲート部分となる。この２つのトランジスタの間には低濃度領域１９ｂによる抵抗Ｒが形成される。２つのトランジスタに対して低電位電源端子ＰＬ側には低濃度領域１９ａによる抵抗Ｒ１が形成される。
【００９１】
また、図１９〜図２２に示すように、半導体層１０を直線状に形成する構成であっても構わない。  
図１９は経路Ｌ１が経路Ｌ２に比べて長い場合の構成例である。経路が長い分拡散抵抗が大きくなるため、この長くなるように設けられた部分が抵抗素子Ｒ１に相当する。
【００９２】
図２０は低濃度領域１９がソース領域１７側にせり出すように形成された構成例である。低濃度領域１９の範囲が広くなっている分、ソース領域１７の拡散抵抗はドレイン領域１８の拡散抵抗に比べて大きくなる。このように低濃度領域１９のせり出している部分が抵抗素子Ｒ１に相当する。
【００９３】
図２１は低濃度領域１９がソース接続部１７ａのうちコンタクトホール１７ｂに重なる領域に設けられている構成例である。図２１では例えば低濃度領域１９がチャネル領域１５からコンタクトホール１７ｂのほぼ半分を覆う部分にかけて設けられている。低濃度領域１９においてソース接続部１７ａとコンタクトホール１７ｂとの間の接続はショットキー接続になり、高い拡散抵抗が形成されることになる。勿論、コンタクトホール１７ｂの全部に重なるように低濃度領域１９を設けた構成であっても構わない。また、コンタクトホール１７ｂに重なる部分のみに低濃度領域１９を設ける構成であっても構わない。
【００９４】
図２２は経路Ｌ１が経路Ｌ２に比べて長くなっていると共に経路Ｌ１上に低濃度領域１９が分離されて設けられた構成例である。この構成では、経路Ｌ１のうち経路Ｌ２よりも長くなるように設けられた部分及び低濃度領域１９の設けられた部分が抵抗素子Ｒ１に相当することになる。
【００９５】
図２３はゲート電極１３が２本設けられた構成例である。同図に示す構成では、半導体層１０の経路Ｌ１が経路Ｌ２に比べて長くなっており低濃度領域１９がチャネル領域１５からソース領域１７側にせり出すように設けられた構成になっている。この構成では、経路Ｌ１のうち経路Ｌ２よりも長くなるように設けられた部分及び低濃度領域１９の設けられた部分が抵抗素子Ｒ１に相当することになる。
【００９６】
また、上記実施形態においては、電気泳動表示装置を例に挙げて説明したが、これに限られることはなく、例えば液晶パネルや液晶装置にも適応可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１実施形態に係る電気泳動表示装置の概略構成図。
【図２】本実施形態に係る電気泳動表示装置の画素回路を示す図。
【図３】本実施形態に係る電気泳動表示装置の概略断面図。
【図４】マイクロカプセルの概略断面図。
【図５】本実施形態に係る電気泳動表示装置の画素構成を示す平面図。
【図６】Ｎ−ＭＯＳトランジスタの構成を示す平面図。
【図７】電気泳動素子の動作説明図。
【図８】電子機器の一例を示す図。
【図９】電子機器の一例を示す図。
【図１０】電子機器の一例を示す図。
【図１１】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１２】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１３】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１４】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１５】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１６】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１７】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１８】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図１９】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図２０】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図２１】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図２２】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図２３】Ｎ−ＭＯＳトランジスタの他の構成を示す平面図。
【図２４】従来の画素回路を示す図。
【符号の説明】
【００９８】
１…電気泳動表示装置、５…表示部、１０…半導体層  １１…ソース電極  １２…ドレイン電極  １３…ゲート電極  １５、１６…チャネル領域  １７…ソース領域  １８…ドレイン領域  １９…低濃度領域  ４０…画素、３２…電気泳動素子、３３…接着剤層、３５…画素電極、３７…共通電極（対向電極）、４１…駆動用ＴＦＴ（画素スイッチング素子）、６３…コントローラ（制御部）、６６…走査線、６８…データ線、７０，２７０…ラッチ回路（メモリ回路）、７０ｆ，２７０ｆ…帰還インバータ、７０ｔ，２７０ｔ…転送インバータ、７５…スイッチングトランジスタ、８０…スイッチ回路、９１…第１の制御線、９２…第２の制御線、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｒ１…抵抗素子、ＰＨ…高電位電源端子、ＰＬ…低電位電源端子
【図１】
2009139577.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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