(57)【要約】【課題】本発明は、符号が正又は負のいずれか一方の差動入力信号が入力される場合でも、積分器のリニアリティの良い領域を使用することができる、ΔΣ変調器及びΔΣ型ＡＤ変換器の提供を目的とする。【解決手段】アナログ入力信号から帰還信号を減算したものを出力する減算器２１と、減算器２１の出力信号を増幅して出力する差動増幅器を有する積分器１２と、積分器１２の出力信号を所定の閾値と比較したものを出力する量子化器１５と、量子化器１５の出力信号を遅延させることにより量子化器１５の出力信号を前記帰還信号に変換する遅延器１６とを備える、ΔΣ変調器であって、前記閾値をオフセットすることによって積分器１２の出力信号の振幅中心を零又は略零に移動させるオフセット電圧を生成するオフセット電圧発生回路１を備える、ΔΣ変調器。【選択図】図１
2009260605.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号から帰還信号を減算したものを出力する減算器と、
前記減算器の出力信号を増幅して出力する差動増幅器を有する積分器と、
前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号を遅延させることにより前記量子化器の出力信号を前記帰還信号に変換する遅延器とを備える、ΔΣ変調器であって、
前記閾値をオフセットすることによって前記積分器の出力信号の振幅中心を零又は略零に移動させる閾値オフセット手段を備える、ΔΣ変調器。
【請求項２】
前記積分器は、複数段の積分器から構成され、
構成される複数段の積分器のうち２段目以降の積分器に入力される入力信号をオフセットすることによって前記２段目以降の積分器の出力信号の振幅中心を零又は略零に移動させる信号オフセット手段を備える、請求項１に記載のΔΣ変調器。
【請求項３】
前記信号オフセット手段は、前記２段目以降の積分器の入力段に設けられたスイッチトキャパシタと該スイッチトキャパシタに接続された電圧調整キャパシタとの間での充放電によって前記２段目以降の積分器に入力される入力信号をオフセットする、請求項２に記載のΔΣ変調器。
【請求項４】
前記信号オフセット手段は、前記２段目以降の積分器毎に設けられ、
前記信号オフセット手段のそれぞれは、自身が設けられた段の積分器に入力される入力信号のみをオフセットする、請求項３に記載のΔΣ変調器。
【請求項５】
請求項１から４のいずれか一項に記載のΔΣ変調器と、
前記ΔΣ変調器のデジタル出力信号をデジメーションして出力するデジタルフィルタとを備える、ΔΣ型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器を有する積分器を備えた、デルタシグマ（ΔΣ）変調器及びΔΣ型ＡＤ変換器に関する。
【背景技術】
【０００２】
従来、コモンモードノイズのキャンセル化や出力電圧がシングルエンド構成に比べ２倍取ることができるなどの理由から、ΔΣ変調器を差動入力形式にする構成が知られている（例えば、特許文献１，２参照）。
【特許文献１】特開平１０−２０９８７４号公報
【特許文献２】特開２００７−２４３６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ΔΣ型ＡＤ変換器において、ΔΣ変調器の歪特性は、その内蔵回路で使用される積分器の入出力のリニアリティに大きく依存し、積分器の入出力のリニアリティは、オープンループゲインＡｏｐのリニアリティに依存する。図１１は、電圧利得−出力振幅についての一般的な積分器の特性図である。ＶＤＤを積分器に構成される差動増幅器の電源とすると、オープンループゲインＡｏｐは、図１１に示されるように、差動出力振幅Ｖｏｕｔの絶対値が大きくなるほど低下する。また、出力振幅Ｖｏｕｔが０Ｖ付近のときに、オープンループゲインＡｏｐは最も高くなり、且つ出力振幅Ｖｏｕｔの変動によるオープンループゲインＡｏｐの変化は最も小さくなる。
【０００４】
しかしながら、符号が正又は負のいずれか一方の差動入力信号が差動入力型のΔΣ変調器に入力される場合には（例えば、差動入力端子の負入力端子がＧＮＤに設定されて正入力端子に正の信号が入力される場合）、出力振幅Ｖｏｕｔが０Ｖ付近のリニアリティの良い領域が出力電圧分布の中心において使用されず、当該領域が出力電圧分布の中心において使用される場合に比べΔΣ変調器の歪特性が悪化する。
【０００５】
そこで、本発明は、符号が正又は負のいずれか一方の差動入力信号が入力される場合でも、積分器のリニアリティの良い領域を使用することができる、ΔΣ変調器及びΔΣ型ＡＤ変換器の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係るΔΣ変調器は、
アナログ入力信号から帰還信号を減算したものを出力する減算器と、
前記減算器の出力信号を増幅して出力する差動増幅器を有する積分器と、
前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号を遅延させることにより前記量子化器の出力信号を前記帰還信号に変換する遅延器とを備える、ΔΣ変調器であって、
前記閾値をオフセットすることによって前記積分器の出力信号の振幅中心を零又は略零に移動させる閾値オフセット手段を備えるものである。
【０００７】
ここで、  前記積分器は、複数段の積分器から構成され、
構成される複数段の積分器のうち２段目以降の積分器に入力される入力信号をオフセットすることによって前記２段目以降の積分器の出力信号の振幅中心を零又は略零に移動させる信号オフセット手段を備えると好適である。
【０００８】
また、前記信号オフセット手段は、前記２段目以降の積分器の入力段に設けられたスイッチトキャパシタと該スイッチトキャパシタに接続された電圧調整キャパシタとの間での充放電によって前記２段目以降の積分器に入力される入力信号をオフセットすると好適である。
【０００９】
また、前記信号オフセット手段は、前記２段目以降の積分器毎に設けられ、
前記信号オフセット手段のそれぞれは、自身が設けられた段の積分器に入力される入力信号のみをオフセットすると好適である。
【００１０】
また、本発明に係るΔΣ型ＡＤ変換器は、上述のΔΣ変調器と、当該ΔΣ変調器のデジタル出力信号をデジメーションして出力するデジタルフィルタとを備えている。
【発明の効果】
【００１１】
本発明によれば、符号が正又は負のいずれか一方の差動入力信号が入力される場合でも、積分器のリニアリティの良い領域を使用することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。本発明は、全差動ΔΣ変調器において、差動入力信号の符号が常に正又は負の場合、より具体的には、負入力端子をＧＮＤ側に設定して正入力端子に正の信号が入力される場合、正入力端子を電源の正極側に設定して負入力端子に零以上当該電源電圧値以下の電位が入力される場合、正入力端子をＧＮＤ側に設定して負入力端子に正の信号が入力される場合、負入力端子を電源の正極側に設定して正入力端子に零以上当該電源電圧値以下の電位が入力される場合等の構成のΔΣ変調器に好適である。すなわち、本発明に係るΔΣ変調器は、基準電位（例えば、グランド）を基準とする電圧レベルで論理が決まるシングルエンド信号が入力される場合に好適な全差動ΔΣ変調器である。
【００１３】
図１３は、本発明に係るΔΣ変調器とΔΣ型ＡＤ変換器の一実施形態を示した電流検出装置のブロック図である。図１３に示された各構成は、アンチエイリアシングフィルタ５００と検出抵抗Ｒｓとを除いて、集積化されている。本電流検出装置は、電流ＩＭ（例えば、直流モータを流れるモータ電流）を検出するための抵抗であって一方をグランドに接続された検出抵抗Ｒｓと、検出抵抗Ｒｓによって検出されたアナログデータをデジタルデータに変換するΔΣ変調器１００と、ΔΣ変調器１００によって変換されたデジタルデータのフィルタリング処理を行うデジタルフィルタ２００と、デジタルフィルタ２００の出力値に基づいて電流ＩＭの検出データ等を出力する検出ロジック部４００とを備える。ΔΣ型ＡＤ変換器３００は、ΔΣ変調器１００とデジタルフィルタ２００とから構成される。また、本電流検出装置には、検出抵抗ＲｓとΔΣ変調器１００との間にアンチエイリアシングフィルタ５００が備えられている。アンチエイリアシングフィルタ５００は、ΔΣ変調器１００でのサンプリングが行われる前にサンプリング周波数ｆｓの半分（ｆｓ／２）よりも高い周波数成分を除去するためのローパスフィルタである。
【００１４】
ΔΣ変調器は、例えば１４ビット以上の高分解能を実現するＡＤ変換器アーキテクチャである。入力信号をΔΣ変調器で通常１ビットデジタル信号に変換し、これにデジタルフィルタ処理を施すことにより、高精度なＡＤ変換出力が得られる。例えば、２次ΔΣ型ＡＤ変換器において、オーバサンプリングレシオを５００以上とれば、１６ビット超、数十μＶ以下の分解能は十分に実現可能となる。
【００１５】
ΔΣ変調器１００とデジタルフィルタ２００との間に固定のフィルタ特性を有する固定特性デジタルフィルタを備えてよい。また、固定特性デジタルフィルタでのフィルタ後に一定のデータ間隔の間引き処理（デシメーション）を行ってもよい。特に、固定特性デジタルフィルタとして移動平均フィルタを適用すると、回路規模を抑えた効率的なデシメーション処理を行うことができる。例えば、４ＭＨｚの１ビットデータを全て処理するのは負荷が高いとして、６４分の１の６２．５ｋＨｚにデシメーション処理を行う。
【００１６】
ΔΣ変調器１００は、１ビットのデジタルデータ列を出力する。これにデジタルフィルタ２００が移動平均フィルタ処理を行ってマルチビットデータに変換した後に間引き（デシメーション）処理を行うことによって、これ以降の演算の内部処理周波数を下げる。これ以降のデジタルフィルタ演算処理量を下げてその後の回路規模を簡単化することができる。この後、デジタルフィルタ２００の出力データに基づいて、検出ロジック部４００において、電流ＩＭの電流値などが検出される。
【００１７】
続いて、本発明に係る全差動型ΔΣ変調器の実施例について説明する。
【００１８】
図１は、本発明の第１の実施形態である１次ΔΣ変調器１００Ａのブロック図である。１次ΔΣ変調器１００Ａは、減算器１１と、積分器１２と、乗算器１３と、加算器１４と、比較器１５と、遅延器１６と、乗算器１７とを備える。特に、１次ΔΣ変調器１００Ａは、比較器１５の入力部に印加するオフセット電圧を生成するオフセット電圧発生回路１を備える。
【００１９】
減算器１１は、アナログ入力信号Ｖｉｎから遅延器１６からの帰還アナログ信号を減算し、最前段に配置されている。積分器１２は、減算器１１から出力された差動信号を積分する。乗算器１３は、所定の定数ａ１で積分器１２から出力された差動信号を乗算する。加算器１４は、オフセット電圧発生回路１によって生成されたオフセット電圧を比較器１５に入力する。オフセット電圧発生回路１は、アナログ入力信号Ｖｉｎが取り得る最大電圧値Ｖｉｎｍａｘを所定の定数βで乗算器１８によって乗算された値を、オフセット電圧として生成する。比較器１５は、加算器１４のアナログ出力信号を、オフセット電圧発生回路１によって生成されたオフセット電圧に応じて変化する所定の閾値と比較することにより、デジタル信号を出力する量子化器である。遅延器１６は、比較器１５の出力信号を単位時間遅延させる遅延素子である。遅延器１６からの帰還アナログ信号は、乗算器１７によって乗算されて（図１の場合、乗数は１）、減算器１１に入力される。
【００２０】
すなわち、図１において、オフセット電圧発生回路１がない場合、０〜Ｖｉｎｍａｘの正のシングルエンド信号が入力されると、正側に振幅中心がシフトした差動出力信号が積分器１２から出力される。そこで、オフセット電圧発生回路１によって生成されたオフセット電圧によって比較器１５の閾値を可変させることによって、積分器１２の差動出力信号の振幅中心をリニアリティの高い０Ｖ又は０Ｖ近傍に移動させることができる。
【００２１】
図２は、１次ΔΣ変調器１００Ａの回路図である。図２は、図１のブロック図において『ａ１＝１，β＝１／２』に設定した場合の回路図である。ΔΣ変調器１００Ａは、１次の全差動回路の構成をしており、アナログ入力信号が入力されるスイッチトキャパシタと、スイッチトキャパシタの出力信号を増幅する差動型オペアンプを備えた積分器と、積分器の出力信号とオフセット電圧発生回路１によって生成されたオフセット電圧とが入力されるコンパレータと、コンパレータから出力されるデジタル信号を遅延させるＤフリップフロップ（Ｄ−ＦＦ）とを備えている。φ１，φ２，φ１Ａ，φ２Ａの各スイッチは、同一符号同士で同期してオン／オフする。特に、φ１がオンのときφ２はオフし、φ１がオフのときφ２はオンする。
【００２２】
１段目の積分器のサンプリングキャパシタＣｓ１１とＣｓ１２でサンプリングした入力Ｖｉｎ＋とＶｉｎ−を、Ｃｓ１１とＣｓ１２を単純ショートすることによって、積分キャパシタＣｆ１１とＣｆ１２に転送する。これにより、検出電圧（例えば、電流ＩＭの検出抵抗Ｒｓによって検出される電圧）のコモンモードノイズを除去している。また、サンプリングキャパシタＣｓ１１，Ｃｓ１２に加えて、基準電圧を加減算するために加減算用キャパシタＣｒｅｆ１１，Ｃｒｅｆ１２が接続されている。「Ｃｒｅｆ／Ｃｓ」により「入力電圧フルスケール／基準電圧」を設定できる。例えば、これを「１／４」に設定すると、『基準電圧Ｖｒｅｆ＝（Ｖｒｅｆ＋）−（Ｖｒｅｆ−）＝５Ｖ』では、入力電圧フルスケールは±１．２５Ｖとなる。
【００２３】
１次ΔΣ変調器１００ＡにＶｉｎ−がグランド側に設定されＶｉｎ＋が正の電位に設定されたシングルエンド信号が入力される。Ｖｉｎ＋に零以上Ｖｉｎｍａｘ以下の正電位が入力された場合、積分器の差動出力（（Ｖｏｕｔ＋）−（Ｖｏｕｔ−））は、Ｖｉｎｍａｘ／２を中心に分布する。
【００２４】
図２において、各数値は、
Ｃｒｅｆ１１／Ｃｓ１１＝Ｃｒｅｆ１２／Ｃｓ１２＝１／４
Ｃｓ１１／Ｃｆ１１＝Ｃｓ１２／Ｃｆ１２＝１／２
Ｖｒｅｆ＋＝５
Ｖｒｅｆ−＝０
Ｖｉｃｍ＝０．８
Ｖｒｅｆｃｍ＝２．５
と設定する。積分器のＶｉｎｍａｘ／２の差動出力中心を０Ｖに移動させるため、オフセット電圧発生回路１の乗算器１８のβを１／２に設定することによりコンパレータに入力オフセット電圧Ｖｉｎｍａｘ／２を加える。例えば、Ｖｉｎｍａｘ＝０．６２５に設定される。
【００２５】
図３は、オフセット電圧印加回路１ａを有するコンパレータ１５のブロック図である。図４は、オフセット電圧印加回路１ａを有するコンパレータ１５の回路図である。コンパレータ１５の差動入力部にオフセット電圧印加回路１ａが追加され、抵抗による分圧などによって生成されたオフセット電圧（Ｖｒｅｆ＋／１６）が差動入力対（Ｖｉｎ２＋，Ｖｉｎ２−）に差動入力される。Ｖｒｅｆ＋＝５Ｖであれば、０．３１２５Ｖが差動入力対（Ｖｉｎ２＋，Ｖｉｎ２−）に差動入力される。
【００２６】
コンパレータ１５は、Ｖｉｎ１＋，Ｖｉｎ１−が入力される入力トランジスタ差動対（Ｍ１，Ｍ２）と、Ｖｉｎ２＋，Ｖｉｎ２−が入力される入力トランジスタ差動対（Ｍ３，Ｍ４）との、２つの入力トランジスタ差動対を備えている。入力トランジスタ差動対（Ｍ１，Ｍ２）と（Ｍ３，Ｍ４）の共通ソースは、それぞれの定電流源でバイアスされている。コンパレータ１５は、この２つの入力トランジスタ差動対（Ｍ１，Ｍ２），（Ｍ３，Ｍ４）の電流の和に対して比較処理を行うように構成されている。
【００２７】
そして、積分器１２の差動出力電圧がコンパレータ１５の一方の入力トランジスタ差動対（Ｍ１，Ｍ２）に印加され、オフセット電圧発生回路１ａによって生成されたオフセット電圧がもう一方の入力トランジスタ差動対（Ｍ３，Ｍ４）に印加される。
【００２８】
入力トランジスタ差動対（Ｍ１，Ｍ２）と（Ｍ３，Ｍ４）の素子形状を同一にするとともに、それらに接続される上記の電流源の電流値を同一にすることによって、コンパレータ１５は、積分器１２の差動出力電圧に相当する差動入力電圧Ｖｉｎ１（＝（Ｖｉｎ１＋）−（Ｖｉｎ１−））とオフセット電圧発生回路１ａによって生成されたオフセット電圧に相当する差動入力電圧−Ｖｉｎ２（＝（Ｖｉｎ２−）−（Ｖｉｎ２＋））との比較器になる。
【００２９】
このように、１次ΔΣ変調器１００Ａによれば、入力オフセット電圧によって閾値が変更されたコンパレータ１５の出力信号がフィードバックされるため、積分器を高ゲインで高リニアリティを維持する差動出力電圧範囲内で動作させることができ、ΔΣ変調器の歪特性を改善することができる。
【００３０】
図５は、本発明の第２の実施形態である２次ΔΣ変調器１００Ｂのブロック図である。２次ΔΣ変調器１００Ｂは、減算器２１と、第１の積分器２２と、遅延器２３と、乗算器２４と、加減算器２５と、第２の積分器２６と、乗算器２７と、加算器２８と、比較器２９と、遅延回路３０とを備える。特に、２次ΔΣ変調器１００Ｂは、比較器２９の入力部に印加する第１のオフセット電圧を生成する第１のオフセット電圧発生回路（オフセット電圧発生回路１）と、加減算器２５の入力部に印加する第２のオフセット電圧を生成する第２のオフセット電圧発生回路（オフセット電圧発生回路２）とを備える。
【００３１】
減算器２１は、アナログ入力信号Ｖｉｎから遅延器３０からの帰還アナログ信号を減算し、最前段に配置されている。第１の積分器２２は、減算器２１から出力された差動信号を積分する。乗算器２４は、第１の積分器２２から出力され遅延器２３によって単位時間遅延した差動信号を所定の定数ａ１で乗算する。加減算器２５は、乗算器２４の出力信号から遅延器３０からの帰還アナログ信号を減算し、その減算値にオフセット電圧発生回路２によって生成されたオフセット電圧を加算する。遅延器３０からの帰還アナログ信号は、乗算器３１によって定数ｂで乗算されて加減算器２５に入力される。オフセット電圧発生回路２は、（Ｖｉｎｍａｘ／２）に乗算器３３によって定数αで乗算した値を加減算器２５に入力する。第２の積分器２６は、加減算器２５から出力された差動信号を積分する。乗算器２７は、所定の定数ａ２で積分器２７から出力された差動信号を乗算する。加算器２８は、オフセット電圧発生回路１によって生成されたオフセット電圧を比較器２９に入力する。オフセット電圧発生回路１は、（（アナログ入力信号Ｖｉｎが取り得る最大電圧値Ｖｉｎｍａｘ）／２）を所定の定数βで乗算器３２によって乗算された値を、オフセット電圧として生成する。比較器２９は、加算器２８のアナログ出力信号を、オフセット電圧発生回路１によって生成されたオフセット電圧に応じて変化する所定の閾値と比較することにより、デジタル信号を出力する量子化器である。遅延器３０は、比較器２９の出力信号を単位時間遅延させる遅延素子である。遅延器３０からの帰還アナログ信号は、減算器２１に入力されるとともに、乗算器３１によって定数ｂで乗算されて加減算器２５に入力される。
【００３２】
なお、図５の各変数について、
ａ１：ａ２：ｂ＝１：１：２
と設定する。
【００３３】
すなわち、図５において、オフセット電圧発生回路１，２がない場合、上述の１次ΔΣ変調器と同様に、０〜Ｖｉｎｍａｘの正のシングルエンド信号が入力されると、第１の積分器２２の差動出力信号は「ａ１×Ｖｉｎｍａｘ／２×２」を中心振幅として分布し、第２の積分器２６の差動出力信号は「ａ１×ａ２×Ｖｉｎｍａｘ／２」を中心振幅として分布する。そこで、第２の積分器２６に入力される入力信号に「ａ１×Ｖｉｎｍａｘ／２×２（すなわち、αを（ａ１×２）に設定）」を常に加算するオフセット電圧発生回路２を追加すると共に、比較器２９の差動入力部に「ａ１×ａ２×Ｖｉｎｍａｘ／２（すなわち、βを（ａ１×ａ２）に設定）」を常に印加することによって比較器２９の閾値を変更するオフセット電圧発生回路１を追加することによって、積分器２２，２６のそれぞれの差動出力信号の振幅中心をリニアリティの高い０Ｖ又は０Ｖ近傍に移動させることができる。
【００３４】
図６は、２次ΔΣ変調器１００Ｂの回路図である。ΔΣ変調器１００Ｂは、２次の全差動回路の構成をしており、アナログ信号が入力される第１のスイッチトキャパシタと、第１のスイッチトキャパシタの出力信号を増幅する第１の差動型オペアンプを備えた第１の積分器と、第１の積分器から出力された差動出力信号が入力される第２のスイッチトキャパシタと、オフセット電圧発生回路２ａ，２ｂによってオフセットされた第２のスイッチトキャパシタの出力信号を増幅する第２の差動型オペアンプを備えた第２の積分器と、第２の積分器の出力信号とオフセット電圧発生回路１によって生成されたオフセット電圧とが入力されるコンパレータと、コンパレータから出力されるデジタル信号を遅延させるＤフリップフロップ（Ｄ−ＦＦ）とを備えている。φ１，φ２、φ１Ａ，φ２Ａの各スイッチは、同一符号同士同期してオン／オフする。特に、φ１がオンのときφ２はオフし、φ１がオフのときφ２はオンする。この構成の場合の回路規模は、コンパレータと若干のスイッチ及びキャパシタを２次スイッチトキャパシタに追加する程度である。したがって、高次のスイッチトキャパシタ回路に比べて、回路を小型化できる。
【００３５】
１段目の第１の積分器のサンプリングキャパシタＣｓ１１とＣｓ１２でサンプリングした入力Ｖｉｎ＋とＶｉｎ−を、Ｃｓ１１とＣｓ１２を単純ショートすることによって、積分キャパシタＣｆ１１とＣｆ１２に転送する。これにより、検出電圧（例えば、電流ＩＭの検出抵抗Ｒｓによって検出される電圧）のコモンモードノイズを除去している。また、サンプリングキャパシタＣｓ１１，Ｃｓ１２に加えて、基準電圧を加減算するために加減算用キャパシタＣｒｅｆ１１，Ｃｒｅｆ１２が接続されている。「Ｃｒｅｆ／Ｃｓ」により「入力電圧フルスケール／基準電圧」を設定できる。２段目以降も同様である。２段目の第２の積分器のサンプリングキャパシタＣｓ２１とＣｓ２２でサンプリングした第１の積分器の差動出力Ｖｏｕｔ１＋とＶｏｕｔ１−を、Ｃｓ２１とＣｓ２２を出力コモンモード電圧Ｖｒｅｆｃｍにショートすることによって、積分キャパシタＣｆ２１とＣｆ２２に転送する。サンプリングキャパシタＣｓ２１，Ｃｓ２２に加えて、基準電圧を加減算するために加減算用キャパシタＣｒｅｆ２１，Ｃｒｅｆ２２が接続されている。
【００３６】
２次ΔΣ変調器１００ＢにＶｉｎ−がグランド側に設定されＶｉｎ＋が正の電位に設定されたシングルエンド信号が入力される。１次ΔΣ変調器１００Ａの場合と同様に、第１の積分器の差動出力中心を０Ｖ又は略０Ｖに移動させるため、オフセット電圧発生回路１によって生成された、コンパレータの閾値をオフセットさせる入力オフセット電圧を、コンパレータの差動入力部に加えるとともに、第２の積分器の差動出力中心を０Ｖ又は略０Ｖに移動させるため、オフセット電圧発生回路２ａ，２ｂによって生成された、第２の積分器に入力される第２のスイッチトキャパシタの出力信号をオフセットさせる入力オフセット電圧を、第２の積分器の入力段に加える。
【００３７】
オフセット電圧発生回路２ａ，２ｂにおいて、サンプリング動作時（φ１のスイッチがオン且つφ２のスイッチがオフの時）には、電圧調整用キャパシタＣａｄｄ２１を正の基準電圧Ｖｒｅｆ＋に接続し、電圧調整用キャパシタＣａｄｄ２２を負の基準電圧Ｖｒｅｆ−に接続し、一方、積分動作時（φ１のスイッチがオフ且つφ２のスイッチがオンの時）には、電圧調整用キャパシタＣａｄｄ２１と電圧調整用キャパシタＣａｄｄ２２の両方を所定の出力コモンモード電圧（Ｖｒｅｆｃｍ）に接続する。
【００３８】
逆に、オフセット電圧発生回路２ａ，２ｂにおいて、積分動作時には、電圧調整用キャパシタＣａｄｄ２１を負の基準電圧Ｖｒｅｆ−に接続し、電圧調整用キャパシタＣａｄｄ２２を正の基準電圧Ｖｒｅｆ＋に接続し、一方、サンプリング動作時には、電圧調整用キャパシタＣａｄｄ２１と電圧調整用キャパシタＣａｄｄ２２の両方を所定の出力コモンモード電圧（Ｖｒｅｆｃｍ）に接続してもよい。
【００３９】
また、オフセット電圧発生回路２ａの正側電圧調整用キャパシタＣａｄｄ２１は、第２のスイッチトキャパシタにおいて並列接続された正側サンプリングキャパシタＣｓ２１と正側加減算用キャパシタＣｒｅｆ２１との並列回路に、並列接続されている。これにより、オフセット電圧発生回路２ａ内の正側電圧調整用キャパシタＣａｄｄ２１と、第２のスイッチトキャパシタ内の正側サンプリングキャパシタＣｓ２１及び正側加減算用キャパシタＣｒｅｆ２１との間で、電荷の充放電が行われることにより、第２のスイッチトキャパシタの正側の出力信号（第２の積分器の正側の入力信号）をオフセットすることができる。同様に、オフセット電圧発生回路２ｂの負側電圧調整用キャパシタＣａｄｄ２２は、第２のスイッチトキャパシタにおいて並列接続された負側サンプリングキャパシタＣｓ２２と負側加減算用キャパシタＣｒｅｆ２２との並列回路に、並列接続されている。これにより、オフセット電圧発生回路２ｂ内の負側電圧調整用キャパシタＣａｄｄ２２と、第２のスイッチトキャパシタ内の負側サンプリングキャパシタＣｓ２２及び負側加減算用キャパシタＣｒｅｆ２２との間で、電荷の充放電が行われることにより、第２のスイッチトキャパシタの負側の出力信号（第２の積分器の負側の入力信号）をオフセットすることができる。
【００４０】
図６において、各数値は、
Ｃｒｅｆ１１／Ｃｓ１１＝Ｃｒｅｆ２１／Ｃｓ２１＝１／４
Ｃｓ１１／Ｃｆ１１＝Ｃｓ１２／Ｃｆ１２＝１／２
Ｃｓ２１／Ｃｆ２１＝Ｃｓ２２／Ｃｆ２２＝１／２
Ｃａｄｄ２１／Ｃｓ２１＝Ｃａｄｄ２２／Ｃｓ２２＝１／１６
Ｖｒｅｆ＋＝５
Ｖｒｅｆ−＝０
Ｖｉｃｍ＝０．８
Ｖｒｅｆｃｍ＝２．５
と設定する。
【００４１】
シングルエンド信号の入力電圧範囲を０〜Ｖａｍａｘにした場合、積分器差動出力分布を０ｖ中心に調整するために必要な印加電圧値は、図５のブロック図に基づき、第２の積分器２６の入力でＶａｍａｘ／２，比較器２９の入力でＶａｍａｘ／４となる。
【００４２】
したがって、図６において、第２の積分器の入力でＶａｍａｘ／２の電圧シフトを調整するために、電圧調整用キャパシタＣａｄｄ２１＝Ｃｓ２１／１６を追加することによって、当該調整を実施することができる。また、第１の積分器の差動出力の電圧シフトは、コンパレータに入力オフセット電圧Ｖａｍａｘ／４を加えることによって、当該調整を実施することができる。
【００４３】
これにより、第１の積分器における差動出力電圧分布の０Ｖ中心からのシフト分０．６２５／２、第２の積分器における差動出力電圧分布の０Ｖ中心からのシフト分０．６２５／４を、０Ｖ又は略０Ｖに調整できる。
【００４４】
すなわち、２次ΔΣ変調器１００Ｂによれば、入力オフセット電圧によって閾値が変更されたコンパレータ２９の出力信号がフィードバックされることにより第１の積分器２２の差動出力分布を０Ｖに移動させることができるとともに、第２の積分器２６に入力される差動信号がオフセットされることにより第２の積分器２６の差動出力分布を０Ｖに移動させることができるため、積分器２２，２６の両方の差動出力分布を０Ｖにすることができ、高ゲイン高リニアリティの範囲で積分動作が可能になり、ΔΣ変調器の歪特性を改善することができる。
【００４５】
図６の回路の２次ΔΣ変調器１００Ｂについてシミュレーションで動作検証をした結果を示す。
【００４６】
本シミュレーションにおいて、信号入力端子Ｖｉｎ＋に０〜０．６２５Ｖの信号を入力した場合、第１及び第２の積分器の差動出力範囲は、［Ｖｏｕｔ１＋］−［Ｖｏｕｔ１−］≒−１．００〜１．６９Ｖ、［Ｖｏｕｔ２＋］−［Ｖｏｕｔ２−］≒−０．７５〜１．２３Ｖになる。
【００４７】
図８は、オープンループゲインＡｏｐと差動出力電圧との関係を示す。Ｄ１は、オフセット電圧発生回路１，２がない場合の２次ΔΣ変調器１００Ｘ（図９，１０参照）の第１の積分器２２の差動出力電圧の出力範囲を示す。Ｄ０は、２次ΔΣ変調器１００Ｂの第１の積分器２２の差動出力電圧の出力範囲を示す。
【００４８】
２次ΔΣ変調器１００Ｘの第１の積分器の差動出力電圧の出力範囲Ｄ１では、差動出力電圧の高い側でＡｏｐが大きく低下している。このＡｏｐの低下が積分器のリニアリティを悪化させる原因となる。逆に言えば、積分器のリニアリティを向上させるためには、差動出力を、Ａｏｐが高くて高リニアリティ領域である０Ｖ近傍で動作させる必要がある。また、２次ΔΣ変調器１００Ｘでは、図１２に示されるように、符号が正のみのシングルエンド信号が入力されると、第１及び第２の積分器の差動出力電圧の振幅中心が０Ｖに対して正側にシフトしている。
【００４９】
一方、図８において、２次ΔΣ変調器１００Ｂの第１の積分器の差動出力電圧の出力範囲Ｄ０は、その分布中心を０Ｖに移動（分布全体をシフト）しているので、差動出力を高ゲイン、高リニアリティを維持する電圧範囲で動作させるようにすることができる。
【００５０】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００５１】
例えば、２次ΔΣ変調器において、第１の積分器の後に遅延器２３を挿入した実施形態を示したが、当該遅延器のない２次ΔΣ変調器（図７参照）であっても、３次以上の高次のΔΣ変調器においても、上述の実施例と同様の構成にすることによって同様の効果を得ることができる。
【００５２】
また、符号が正のみのシングルエンド信号が入力される場合について説明したが、オペアンプの特性上、符号が負のみのシングルエンド信号が入力される場合についても、上述の実施例と同様の構成にすることによって同様の効果を得ることができる。
【００５３】
また、上述のΔΣ変調器を、図１３に例示されるようなΔΣ型ＡＤ変換器のΔΣ変調器に実装することで、ΔΣ型ＡＤ変換器の歪特性が改善し、高精度のＡＤ変換を実現することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態である１次ΔΣ変調器１００Ａのブロック図である。
【図２】１次ΔΣ変調器１００Ａの回路図である。
【図３】オフセット電圧印加回路１ａのブロック図である。
【図４】オフセット電圧印加回路１ａを有するコンパレータの回路図である。
【図５】本発明の第２の実施形態である２次ΔΣ変調器１００Ｂのブロック図である。
【図６】２次ΔΣ変調器１００Ｂの回路図である。
【図７】本発明の第３の実施形態である２次ΔΣ変調器１００Ｃの回路図である。
【図８】オープンループゲインＡｏｐと差動出力電圧との関係を示す。
【図９】２次ΔΣ変調器１００Ｘのブロック図である。
【図１０】２次ΔΣ変調器１００Ｘの回路図である。
【図１１】電圧利得−出力振幅についての一般的な積分器の特性図である。
【図１２】２次ΔΣ変調器１００Ｘに入力される入力信号と積分器の差動出力との関係を示した図である。
【図１３】本発明に係るΔΣ変調器とΔΣ型ＡＤ変換器の一実施形態を示した電流検出装置のブロック図である。
【符号の説明】
【００５５】
１，２  オフセット電圧発生回路
１ａ    オフセット電圧印加回路
１１，２１  減算器
１２，２２，２６  積分器
１５，２９  比較器（量子化器）
１６，３０  遅延器
１００  ΔΣ変調器
２００  デジタルフィルタ
３００  ΔΣ型ＡＤ変換器
４００  ロジック部
５００  アンチエイリアシングフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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