(57)【要約】【課題】利得可変増幅装置において、制御信号に対する利得の変化をより直線的なものにする。【解決手段】デジタル補正器１２１は、アナログ／デジタル変換器１２０によって出力されたデジタル信号に、所定のデジタル補正値を加算して出力信号として出力する。このデジタル補正値は、入力端子１０１に入力される入力信号に対するデジタル補正器１２１の出力信号の利得が、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号の値に対して直線的に変化するように算出される。【選択図】図１
2009118165.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅器と、
前記入力端子および前記差動増幅器の出力と前記差動増幅器の入力との間に互いに並列に配置されたｍ個（ｍは１以上の整数）の上位側容量と、
前記ｍ個の上位側容量のそれぞれに直列に接続されており、与えられた制御信号の上位ｍビットに従って、当該上位側容量が前記入力端子と前記差動増幅器の入力との間に電気的に接続された状態になるか、または、前記差動増幅器の入力と出力との間に電気的に接続された状態になるかを切り替えるｍ個のスイッチと、
前記入力端子および前記差動増幅器の出力と前記差動増幅器の入力との間に互いに並列に配置されたｎ個（ｎは１以上の整数）の下位側容量と、
前記ｎ個の下位側容量のそれぞれに直列に接続されており、前記制御信号の下位ｎビットに従って、当該下位側容量が前記入力端子と前記差動増幅器の入力との間に電気的に接続された状態になるか、または、前記差動増幅器の入力と出力との間に電気的に接続された状態になるかを切り替えるｎ個のスイッチと、
前記差動増幅器の出力をアナログ／デジタル変換し、デジタル信号を出力するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器によって出力されたデジタル信号に、所定のデジタル補正値を加算または減算して出力信号として出力するデジタル補正器とを備え、
前記デジタル補正器は、前記入力信号に対する前記出力信号の利得が、前記制御信号の値に対してより直線的に変化するように、前記制御信号に応じて前記デジタル補正値を設定する利得可変増幅装置。
【請求項２】
請求項１の利得可変増幅装置において、
前記ｍ個の上位側容量の容量比は、２０：２１：２２：…：２（ｍ−１）であり、
前記ｎ個の下位側容量の容量比は、２０：２１：２２：…：２（ｎ−１）であることを特徴とする利得可変増幅装置。
【請求項３】
請求項１の利得可変増幅装置において、
前記デジタル補正器は、
前記利得が直線的に変化する場合に得られる前記出力信号の理想値が書き込まれている記録媒体と、
前記アナログ／デジタル変換器によって出力されたデジタル信号と、前記記録媒体に書き込まれている理想値との差異を、前記デジタル補正値として求める自動演算器とを備えていることを特徴とする利得可変増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変増幅装置に関し、特に、スイッチの切り替えによる容量負荷の比率変動、およびデジタル補正を利用する利得可変増幅装置に関するものである。
【背景技術】
【０００２】
近年、利得可変増幅装置を制御するのに用いられる回路やソフトウエアの設計の容易化が求められている。このため、利得制御特性が簡単な演算式によって表される利得可変増幅装置が必要とされている。より具体的には、制御信号に対する利得が直線的に変化する利得制御特性を有する利得可変増幅装置が必要とされている。
【０００３】
特許文献１には、従来の利得可変増幅装置について記載されている。同文献１の図１に示されている利得可変増幅装置は、ｎ個の容量を備える上位容量列１４とｍ個の容量を備える下位容量列１５とを備えている。利得可変増幅装置の利得は、これらの容量の接続をｍ＋ｎビットの制御信号によって切り替えることによって制御される。また、この利得可変増幅装置には、前記ｍ＋ｎビットの制御信号に対する利得の変化を近似的により直線的なものとするために、第一の補正容量列２０と第二の補正容量列２１とが設けられている。
【非特許文献１】西尾研一、仙田哲也、他、「多画素CCDビデオカメラ向けCMOSアナログフロントエンドチップセット」、信学技報TECHNICAL REPORT OF IEICE.ICD２０００−８４(２０００−０９)
【特許文献１】特開２００４−２００８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された前記従来の利得可変増幅装置においては、補正容量として用いられる第１および第２の補正容量列がアナログ容量であるため、利得が寄生容量の影響を受けやすく、また、補正容量自体の容量値にもばらつきがある。したがって、制御信号に対する利得の変化を十分直線的なものにすることが困難であった。
【０００５】
本発明は、上記の点に鑑み、利得可変増幅装置において、制御信号に対する利得の変化をより直線的なものにすることを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、請求項１の利得可変増幅装置は、
差動増幅器と、
前記入力端子および前記差動増幅器の出力と前記差動増幅器の入力との間に互いに並列に配置されたｍ個（ｍは１以上の整数）の上位側容量と、
前記ｍ個の上位側容量のそれぞれに直列に接続されており、与えられた制御信号の上位ｍビットに従って、当該上位側容量が前記入力端子と前記差動増幅器の入力との間に電気的に接続された状態になるか、または、前記差動増幅器の入力と出力との間に電気的に接続された状態になるかを切り替えるｍ個のスイッチと、
前記入力端子および前記差動増幅器の出力と前記差動増幅器の入力との間に互いに並列に配置されたｎ個（ｎは１以上の整数）の下位側容量と、
前記ｎ個の下位側容量のそれぞれに直列に接続されており、前記制御信号の下位ｎビットに従って、当該下位側容量が前記入力端子と前記差動増幅器の入力との間に電気的に接続された状態になるか、または、前記差動増幅器の入力と出力との間に電気的に接続された状態になるかを切り替えるｎ個のスイッチと、
前記差動増幅器の出力をアナログ／デジタル変換し、デジタル信号を出力するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器によって出力されたデジタル信号に、所定のデジタル補正値を加算または減算して出力信号として出力するデジタル補正器とを備え、
前記デジタル補正器は、前記入力信号に対する前記出力信号の利得が、前記制御信号の値に対してより直線的に変化するように、前記制御信号に応じて前記デジタル補正値を設定する。
【０００７】
請求項１の発明により、前記入力信号に対する前記出力信号の利得が前記制御信号の値に対してより直線的に変化するように設定されたデジタル補正値を、デジタル補正器が、前記アナログ／デジタル変換器によって出力されたデジタル値に加算または減算するので、利得可変増幅装置の利得が、前記ｍ個のスイッチおよび前記ｎ個のスイッチを切り替える制御信号の値に対してより直線的に変化する。
【０００８】
また、請求項２の発明は、
請求項１の利得可変増幅装置において、
前記ｍ個の上位側容量の容量比は、２０：２１：２２：…：２（ｍ−１）であり、
前記ｎ個の下位側容量の容量比は、２０：２１：２２：…：２（ｎ−１）であることを特徴とする。
【０００９】
また、請求項３の発明は、
請求項１の利得可変増幅装置において、
前記デジタル補正器は、
前記利得が直線的に変化した場合に得られる前記出力信号の理想値が書き込まれている記録媒体と、
前記アナログ／デジタル変換器によって出力されたデジタル信号と、前記記録媒体に書き込まれている理想値との差異を、前記デジタル補正値として求める自動演算器とを備えていることを特徴とする。
【００１０】
請求項３の発明により、自動演算器が前記アナログ／デジタル変換器によって出力されたデジタル信号と、前記記録媒体に書き込まれている理想値との差異を、前記デジタル補正値として求めるので、あらかじめデジタル補正値が求められていなくても、利得可変増幅装置の利得をより直線的に変化させることができる。
【発明の効果】
【００１１】
本発明により、デジタル補正器が、前記アナログ／デジタル変換器によって出力されたデジタル値にデジタル補正値を加算または減算するので、利得可変増幅装置の利得が制御信号の値に対してより直線的に変化する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００１３】
《実施形態１》
本発明の実施形態１に係る利得可変増幅装置は、図１に示すように、入力端子１０１、出力端子１０２、ＤＣバイアス印加端子１０３、差動増幅器１０４、入力側容量１０５、帰還ループ容量１０６、スイッチ１０７〜１１３、ｍ個の上位側容量Ｃｔ０〜Ｃｔ（ｍ−１）によって構成された上位側容量列１１４、ｎ個の下位側容量Ｃｂ０〜Ｃｂ（ｎ−１）によって構成された下位側容量列１１５、ｍ個のスイッチＳＷｔ０〜ＳＷｔ（ｍ−１）によって構成された上位制御スイッチ列１１６、ｎ個のスイッチＳＷｂ０〜ＳＷｂ（ｎ−１）によって構成された下位制御スイッチ列１１７、差動増幅器接続容量１１８、制御バスライン端子１１９、アナログ／デジタル変換器１２０、およびデジタル補正器１２１を備えている。
【００１４】
入力側容量１０５は、入力信号が入力される入力端子１０１と差動増幅器１０４の入力との間に接続されており、固定の容量Ｃｓを有する。
【００１５】
帰還ループ容量１０６は、固定の容量値Ｃｆを有し、差動増幅器１０４の入力と出力との間に接続されている。つまり、帰還ループ容量１０６は、帰還ループ上に設けられている。
【００１６】
スイッチ１０７、１０８、１１１、１１２、１１３は、図２に示すクロック信号Φ１のレベルが閾値以上になるとＯＮし、閾値未満になるとＯＦＦする。一方、スイッチ１０９、１１０は、図２に示すクロック信号Φ２のレベルが閾値以上になるとＯＮし、閾値未満になるとＯＦＦする。
【００１７】
上位側容量列１１４を構成するｍ個の上位側容量Ｃｔ０〜Ｃｔ（ｍ−１）は、２０・Ｃ、２１・Ｃ、２２・Ｃ、…、２（ｍ−１）・Ｃの容量値を有し、入力端子１０１および差動増幅器１０４の出力と差動増幅器１０４の入力との間に互いに並列に配置されている。上位側容量Ｃｔ１、Ｃｔ２、Ｃｔ３、…、Ｃｔ（ｍ−１）は、それぞれ、上位側容量Ｃｔ０の容量値の２倍、４倍、８倍、…、２（ｍ−１）倍の容量値を有している。
【００１８】
下位側容量列１１５を構成するｎ個の下位側容量Ｃｂ０〜Ｃｂ（ｎ−１）は、２０・Ｃ、２１・Ｃ、２２・Ｃ、…、２（ｎ−１）・Ｃの容量値を有し、入力端子１０１および差動増幅器１０４の出力と差動増幅器１０４の入力との間に互いに並列に配置されている。下位側容量Ｃｂ１、Ｃｂ２、Ｃｂ３、…、Ｃｂ（ｎ−１）は、それぞれ、下位側容量Ｃｂ０の容量値の２倍、４倍、８倍、…、２（ｎ−１）倍の容量値を有している。
【００１９】
例えば、ｍ＝４、ｎ＝４の場合、上位側容量列１１４および下位側容量列１１５は、図３に示すような構成となる。
【００２０】
差動増幅器接続容量１１８は、固定の容量値Ｃｃを有し、一端が差動増幅器１０４の入力および上位側容量列１１４の端子ｔｐに接続され、他端が下位側容量列１１５の端子ｔｐに接続されている。
【００２１】
制御バスライン端子１１９は、上位制御スイッチ列１１６および下位制御スイッチ列１１７を構成するスイッチを切り替えるために、ｍ＋ｎ本の制御端子ＤＡ０〜ＤＡ（ｍ＋ｎ−１）を有している。本実施形態の利得可変増幅装置の利得は、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号によって制御される。
【００２２】
上位制御スイッチ列１１６を構成するｍ個のスイッチＳＷｔ０〜ＳＷｔ（ｍ−１）は、ｍ個の上位側容量のそれぞれに直列に接続されており、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号の上位ｍビットによって制御される。上位制御スイッチ列１１６を構成する各スイッチは、対応するビットの値がローレベルのときには、出力端子側Ａ点に接続されたａ点に接続され、対応するビットの値がハイレベルのときには、入力端子側Ｂ点に接続されたｂ点に接続される。上位ｍビットは、上位側のビットの値から順に、容量の大きい上位側容量に対応するスイッチを制御する値となる。例えば、上位ｍビットのうちの一番上位のビットの値によって制御されるスイッチは、上位側容量列１１４のうちで最も容量の大きい上位側容量Ｃｔ（ｍ−１）に対応するスイッチＳＷｔ（ｍ−１）となり、一番下位のビットの値によって制御されるスイッチは、上位側容量列１１４のうちで最も容量の小さい上位側容量Ｃｔ０に対応するスイッチＳＷｔ０となる。
【００２３】
下位制御スイッチ列１１７を構成するｎ個のスイッチＳＷｂ０〜ＳＷｂ（ｎ−１）は、ｎ個の上位側容量のそれぞれに直列に接続されており、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号の下位ｎビットの値によって制御される。下位制御スイッチ列１１７を構成する各スイッチは、対応するビットの値がローレベルのときには、出力端子側Ａ点に接続されたａ点に接続され、対応するビットの値がハイレベルのときには、入力端子側Ｂ点に接続されたｂ点に接続される。下位ｎビットは、上位側のビットの値から順に、容量の大きい下位側容量に対応するスイッチを制御する値となる。例えば、下位ｎビットのうちの一番上位のビットの値によって制御されるスイッチは、下位側容量列１１５のうちで最も容量の大きい下位側容量Ｃｂ（ｎ−１）に対応するスイッチＳＷｂ（ｎ−１）となり、一番下位のビットの値によって制御されるスイッチは、下位側容量列１１５のうちで最も容量の小さい下位側容量Ｃｂ０に対応するスイッチＳＷｂ０となる。
【００２４】
例えば、制御バスライン端子１１９の制御端子ｍ＋ｎ本に入力される制御信号の全てのビットがローレベルのとき、上位制御スイッチ列１１６および下位制御スイッチ列１１７を構成する全てのスイッチがａ側端子に接続される。このとき、上位制御スイッチ列１１６に接続されている上位側容量列１１４は、帰還ループ容量１０６と並列に接続され、下位制御スイッチ列１１７に接続されている下位側容量列１１５を構成するすべての下位側容量は、差動増幅器接続容量１１８を介して帰還ループ容量１０６と並列に接続される。
【００２５】
一方、制御バスライン端子１１９の制御端子ｍ＋ｎ本に入力される制御信号の全てのビットがハイレベルのとき、上位制御スイッチ列１１６および下位制御スイッチ列１１７を構成する全てのスイッチが入力端子１０１側のＢ点に接続される。このとき、上位制御スイッチ列１１６に接続されている上位側容量列１１４は、入力側容量１０５と並列に接続され、下位制御スイッチ列１１７と接続されている下位側容量列１１５は、差動増幅器接続容量１１８を介して入力側容量１０５と並列に接続されることになる。
【００２６】
ここで、上位側容量Ｃｔ０および下位側容量Ｃｂ０の容量値Ｃと、差動増幅器接続容量１１８の容量値Ｃｃとは等しい。
【００２７】
また、差動増幅器１０４の反対側入出力にも、入力端子１０１、出力端子１０２、ＤＣバイアス印加端子１０３、入力側容量１０５、帰還ループ容量１０６、スイッチ１０７〜１１３、ｍ個の上位側容量Ｃｔ０〜Ｃｔ（ｍ−１）から構成される上位側容量列１１４、ｎ個の下位側容量Ｃｂ０〜Ｃｂ（ｎ−１）から構成される下位側容量列１１５、ｍ個のスイッチＳＷｔ０〜ＳＷｔ（ｍ−１）によって構成された上位制御スイッチ列１１６、ｎ個のスイッチＳＷｂ０〜ＳＷｂ（ｎ−１）によって構成された下位制御スイッチ列１１７、差動増幅器接続容量１１８、および制御バスライン端子１１９が同様に構成される。
【００２８】
アナログ／デジタル変換器１２０は、アナログ信号である差動増幅器１０４の出力を、アナログ／デジタル変換し、デジタル信号を出力する。
【００２９】
デジタル補正器１２１は、アナログ／デジタル変換器１２０によって出力されたデジタル信号に、所定のデジタル補正値を加算して出力信号として出力するものであり、具体的には、補正値格納器１２２、およびデジタル演算器１２３を備えている。
【００３０】
補正値格納器１２２には、デジタル補正値が、ｍ＋ｎビットの制御信号の各値毎に保存されている。例えば、ｍ＋ｎ＝８の場合、２５６通りのデジタル補正値が保存される。
【００３１】
制御信号入力端子１２４には、制御バスライン端子１１９に入力されているｍ＋ｎビットの制御信号が入力される。
【００３２】
デジタル演算器１２３は、位相補正器１２５、および加算器１２６を備えている。
【００３３】
位相補正器１２５は、アナログ／デジタル変換器１２０の出力値を受信し、受信した出力値を、制御信号入力端子１２４から入力される制御信号に基づくタイミングに出力する。つまり、位相補正器１２５は、タイミングを調整する役割を果たしている。
【００３４】
加算器１２６は、補正値格納器１２２に保存されたデジタル補正値のうち制御信号入力端子１２４に入力されている制御信号によって指定されるデジタル補正値と、位相補正器１２５によって出力されたアナログ／デジタル変換器１２０の出力値とを加算し、加算結果を出力する。なお、加算器１２６は、デジタル補正値が正の値と負の値のいずれであっても計算可能に構成されている。また、加算器１２６の代わりに、減算器を用いてもよいし、加算または減算を行う他の回路を用いてもよい。
【００３５】
補正値格納器１２２に保存されるデジタル補正値は、制御信号の各値毎に、入力端子１０１に入力される入力信号に対するデジタル補正器１２１の出力信号の利得が、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号の値に対して直線的に変化するように、構成式によってあらかじめ算出される。具体的には、デジタル補正値は、制御バスライン端子１１９に入力されるｍ＋ｎビットの制御信号の値と前記利得との関係を示すグラフが理想利得直線となる場合のデジタル値と、アナログ／デジタル変換器１２０の実際の出力値との差分になるように求められる。  
【００３６】
クロック信号Φ１のレベルが閾値以上になると、スイッチ１０７、スイッチ１１１、およびスイッチ１１３が同時にＯＮする。スイッチ１０７がＯＮするので、入力端子１０１に入力信号が入力されるのに応じて、入力側容量１０５と、上位側容量列１１４の上位側容量のうち、対応するスイッチにハイレベルの制御信号が入力されているものと、下位側容量列１１５の下位側容量のうち、対応するスイッチにハイレベルの制御信号が入力されているものとに電荷が蓄積される。また、スイッチ１１１がＯＮするので、ＤＣバイアス印加端子１０３に直流電圧が印加されるのに応じて、帰還ループ容量１０６と、上位側容量列１１４の上位側容量のうち、対応するスイッチにローレベルの制御信号が入力されているものと、下位側容量列１１５の下位側容量のうち、対応するスイッチにローレベルの制御信号が入力されているものとに電荷が蓄積される。ここで、入力側容量１０５と、上位側容量列１１４の上位側容量のうち、対応するスイッチにハイレベルの制御信号が入力されているものと、下位側容量列１１５の下位側容量のうち、対応するスイッチにハイレベルの制御信号が入力されているものとの合成容量をＣｉｎとし、帰還ループ容量１０６と、上位側容量列１１４の上位側容量のうち、対応するスイッチにローレベルの制御信号が入力されているものと、下位側容量列１１５の下位側容量のうち、対応するスイッチにローレベルの制御信号が入力されているものとの合成容量をＣｏｕｔとする。また、スイッチ１１３がＯＮするので、出力端子１０２はＤＣバイアス印加端子１０３と短絡される。また、クロック信号Φ１のレベルが閾値以上となっている間、上位制御スイッチ列１１６を構成するｍ個のスイッチは、制御バスライン端子１１９に入力される制御信号の上位ｍビットに従って、直列に接続されている上位側容量が入力端子１０１と差動増幅器１０４の入力との間に電気的に接続された状態になるか、または、差動増幅器１０４の入力と出力との間に電気的に接続された状態になるかを切り替える。また、下位制御スイッチ列１１７を構成するｎ個のスイッチは、制御バスライン端子１１９に入力される制御信号の下位ｎビットに従って、直列に接続されている下位側容量が入力端子１０１と差動増幅器１０４の入力との間に差動増幅器接続容量１１８を介して電気的に接続された状態になるか、または、差動増幅器１０４の入力と出力との間に差動増幅器接続容量１１８を介して電気的に接続された状態になるかを切り替える。
【００３７】
次に、クロック信号Φ２のレベルが閾値以上になった時、スイッチ１０９およびスイッチ１１０がＯＮし、入力側容量１０５の信号入力端側がスイッチ１０９により短絡され、２つの入力側容量の差分電荷が帰還ループ容量１０６へ転送される。この時、出力端子１０２には、差動増幅器１０４の入力の差分をＣｉｎ／Ｃｏｕｔ倍に増幅した信号が出力される。つまり、出力端子１０２に出力される信号は、ＣｉｎとＣｏｕｔの容量比に応じたレベルとなる。このように、ｍ＋ｎビットの制御信号によって、これらの容量の接続が切り替えられ、利得が制御される。
【００３８】
そして、差動増幅器１０４から出力された利得信号は、アナログ／デジタル変換器１２０によってデジタル信号に変換され、デジタル補正器１２１において、このデジタル信号に、あらかじめ算出されて補正値格納器１２２に保存されているデジタル補正値が加算され、出力信号として出力される。
【００３９】
本実施形態の利得可変増幅装置においては、デジタル補正器１２１が、アナログ／デジタル変換器１２０によって出力されたデジタル信号に、所定のデジタル補正値を加算して出力信号として出力する。また、デジタル補正器１２１は、入力端子１０１に入力される入力信号に対するデジタル補正器１２１の出力信号の利得が、制御バスライン端子１１９に入力される制御信号の値に対してより直線的に変化するように、そのときに制御バスライン端子１１９に入力されている制御信号の値に応じて、加算に用いるデジタル補正値を設定する。このように、デジタル補正器１２１が一連の動作によるｄＢリニア（linear）補正を行うので、利得可変増幅装置の利得と制御バスライン端子１１９に入力される制御信号の値との関係を示すグラフを理想利得直線に近づけることが可能になる。
【００４０】
図４に、従来の利得可変増幅装置の利得制御特性の積分非線形性(INL)と微分非線形性(DNL)を示し、図５に、本発明の利得可変増幅装置の利得制御特性の積分非線形性(INL)と微分非線形性(DNL)を示す。本発明の利得可変増幅装置は、デジタル補正器を用いているので、補正値にばらつきが無いため、アナログ容量を用いたアナログ補正を行う場合よりも、積分非線形性を高く維持できる。また、デジタル補正器を用いることにより、デジタル信号によって増幅率の微調整を行えるので、利得を制御する制御信号の値が１変化した場合における、デジタル変換器１２０の出力の理想の変化量に対する実際の変化量のずれの補正ができ、微分非線形性を高く維持できる。
【００４１】
《実施形態２》
本発明の実施形態２に係る利得可変増幅装置は、図６に示すように、実施形態１のデジタル補正器１２１に代えて、デジタル補正器２２１を備えている。
【００４２】
デジタル補正器２２１は、記憶媒体２２２、読み出し専用記録媒体（記録媒体）２２３、およびデジタル演算器２２４を備えている。
【００４３】
記憶媒体２２２は、書き込み、読み出しが可能に構成されている。
【００４４】
読み出し専用記録媒体２２３は、読み出し専用であり、あらかじめ、デジタル補正器２２１の出力信号の理想値として、理想利得直線値がｍ＋ｎビットの制御信号の各値毎に書き込まれている。理想利得直線値は、入力端子１０１に入力される入力信号に対するデジタル補正器２２１の出力信号の利得が制御バスライン端子１１９に入力される制御信号の値に対して直線的に変化する場合に、所定レベルの入力信号を入力端子１０１に入力することによって得られる当該出力信号の値である。
【００４５】
デジタル演算器２２４は、自動演算器２２５、および加算器１２６を内部に備えている。
【００４６】
自動演算器２２５が、前記所定レベルの入力信号を入力端子１０１に入力したときのアナログ／デジタル変換器１２０の実際の出力値と、読み出し専用記録媒体２２３に書き込まれている理想利得直線値のうちの実際に制御バスライン端子１１９に入力されている制御信号の値に対応する理想利得直線値との差異を演算によって求めると、記憶媒体２２２が、求めた差異をデジタル補正値として一時保管する。ここで、実際に制御バスライン端子１１９に入力されている制御信号の値は、制御信号入力端子１２４から得られる。その後、加算器１２６が、アナログ／デジタル変換器１２０から出力値が出力される毎に、その出力値に、記憶媒体２２２に保管されているデジタル補正値を加算し、その結果を出力信号として出力する。
【００４７】
本実施形態の利得可変増幅装置においては、あらかじめデジタル補正値を求めていなくても、自動演算器２２５が、実際に制御バスライン端子１１９に入力されている制御信号の値に応じて適当なデジタル補正値を求めるので、デジタル補正器１２１に、一連の動作によるｄＢリニア（linear）補正を行わせることができる。つまり、利得可変増幅装置の利得と制御バスライン端子１１９に入力される制御信号の値との関係を示すグラフを理想利得直線に近づけることが可能になる。
【００４８】
《その他の実施形態》
なお、利得可変増幅装置に、実施形態１のデジタル補正器１２１の動作と、実施形態２のデジタル補正器２２１の動作とを選択的に実行するデジタル補正器を設けてもよい。つまり、あらかじめ求められた固定のデジタル補正値を用いる動作と、取得したアナログ／デジタル変換器１２０の出力値に基づいてデジタル補正値を求め、そのデジタル補正値を用いる動作とが選択的に実行されるようにしてもよい。
【００４９】
また、上位側容量列は、必ずしも、容量比が２０：２１：２２：…：２（ｍ−１）となっていなくてもよい。同様に、下位側容量列も、必ずしも、容量比が２０：２１：２２：…：２（ｎ−１）となっていなくてもよい。
【００５０】
また、入力側容量１０５、帰還ループ容量１０６、および差動増幅器接続容量１１８を設けずに、入力端子１０１と差動増幅器１０４の間の容量および差動増幅器１０４の帰還ループ上の容量を調整する制御信号に対して利得が直線的に増加するように、利得可変増幅装置を構成してもよい。
【産業上の利用可能性】
【００５１】
本発明に係る利得可変増幅装置は、利得可変増幅装置の利得が、入力される制御信号の値に対してより直線的に変化するという効果を有し、例えば、スイッチの切り替えによる容量負荷の比率変動、およびデジタル補正を利用する利得可変増幅装置等として有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態１に係る利得可変増幅装置の構成を示す回路図である。
【図２】同、クロック信号Φ１、Φ２の波形を示すタイミングチャートである。
【図３】同、上位側容量列１１４および下位側容量列１１５の構成例を示す回路図である。
【図４】従来の利得可変増幅装置の利得制御特性の積分非線形性(INL)と微分非線形性(DNL)を示すグラフである。
【図５】本発明の利得可変増幅装置の利得制御特性の積分非線形性(INL)と微分非線形性(DNL)を示すグラフである。
【図６】本発明の実施形態２に係る利得可変増幅装置の構成を示す回路図である。
【符号の説明】
【００５３】
１０１      入力端子
１０２      出力端子
１０３      ＤＣバイアス印加端子
１０４      差動増幅器
１０５      入力側容量
１０６      帰還ループ容量
１０７〜１１３    スイッチ
１１４      上位側容量列
１１５      下位側容量列
１１６      上位制御スイッチ列
１１７      下位制御スイッチ列
１１８      差動増幅器接続容量
１１９      制御バスライン端子
１２０      アナログ／デジタル変換器
１２１      デジタル補正器
１２２      補正値格納器
１２３      デジタル演算器
１２４      制御信号入力端子
１２５      位相補正器
１２６      加算器
２２１      デジタル補正器
２２２      記憶媒体
２２３      読み出し専用記録媒体
２２４      デジタル演算器
２２５      自動演算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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