(57)【要約】【課題】表示駆動回路の回路規模を削減する。【解決手段】データ線駆動回路５には、制御部１１、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。動画データ対応のカラムアドレスは、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力されるアドレス生成回路１２で生成される。【選択図】図２
2009042654.tif 000002
【特許請求の範囲】
【請求項１】
アドレスデコーダ及びライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、
静止画データ、前記サンプリング回路で取り込まれた動画データ、及び切り替え信号が入力され、前記切り替え信号に基づいて前記静止画データと前記取り込まれた動画データのいずれかを選択するセレクタ回路と、
を具備することを特徴とする表示駆動回路。
【請求項２】
前記静止画データは、グラフィックメモリに書き込まれた後に読み出されて前記セレクタ回路に入力され、
前記アドレスデコーダは、グラフィックメモリに書き込む静止画データのカラムアドレスを指定し、前記動画データを前記サンプリング回路に書き込むカラムアドレスを指定することを特徴とする請求項１に記載の表示駆動回路。
【請求項３】
前記表示パネルに動画データを表示中に、前記ライト信号に基づいて動画の１画面分が静止画として前記グラフィックメモリに取り込まれることを特徴とする請求項１又は２に記載の表示駆動回路。
【請求項４】
前記サンプリング回路は、順次或いはアトランダムに前記動画データを取り込むことを特徴とする請求項１乃至３のいずれか１項に記載の表示駆動回路。
【請求項５】
スタート信号及びクロック信号が入力され、前記スタート信号で起動され、前記クロック信号に同期されたアドレスを生成するアドレス生成回路と、
前記アドレス生成回路から出力されるカラムアドレスを入力するカラムアドレスデコーダと、
前記アドレス生成回路から出力されるローアドレスを入力するローアドレスデコーダと、
ライト信号に基づいて、静止画データと前記カラムアドレスデコーダから出力されるカラムアドレスとを取り込むライト回路と、
前記アドレス生成回路で生成されたアドレスに従って、前記ライト回路によりカラムアドレスデコーダとローアドレスデコーダで指定されたアドレスに静止画データを書き込むグラフィックメモリと、
前記カラムアドレスデコーダ及び前記ライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、
前記グラフィックメモリに書き込まれた静止画データ、前記サンプリング回路で取り込まれた動画データ、及び切り替え信号が入力され、前記切り替え信号に基づいて前記静止画データと前記取り込まれた動画データのいずれかを選択するセレクタ回路と、
前記セレクタ回路から出力される表示データとラッチ信号とが入力され、前記ラッチ信号に基づいて前記表示データを１ラインラッチするラインメモリと、
を具備することを特徴とする表示駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に使用される表示駆動回路に関する。
【背景技術】
【０００２】
近年、液晶表示装置に表示される静止画及び動画からなる画像データ量が増加している。静止画データは、処理負荷が軽く、液晶表示装置の全体を統括制御するＣＰＵ（Central  Processing  Unit）により生成される。生成された静止画データは、グラフィックメモリ（ＲＡＭ）に転送され、フレーム同期されて、例えば１走査ライン分のデータ単位で読み出される。一方、動画データは、処理量が多く、且つリアルタイム性が要求される。このため、動画データは、静止画データなどの送受信処理などを実行するＣＰＵとは別個に設けられたＤＳＰ（Digital  Signal  Processor）などの専用のコントローラにより生成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される表示データを表示駆動するデータ線駆動回路では、静止画データを処理する回路及びそのデータを転送するバスと、動画データを処理する回路及びそのデータを転送するバスとが別個に設けられ、データ線駆動回路の回路規模が増大するという問題点がある。また、信号本数やデータバス本数も増加するのでデータ線駆動回路のチップサイズが増大するという問題点がある。
【特許文献１】特開２００２−３２３８８１号公報（頁１１、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、動画データを処理する回路と静止画データを処理する回路を共有化して回路規模を削減した表示駆動回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の表示駆動回路は、アドレスデコーダ及びライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、静止画データ、前記サンプリング回路で取り込まれた動画データ、及び切り替え信号が入力され、前記切り替え信号に基づいて前記静止画データと前記取り込まれた動画データのいずれかを選択するセレクタ回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の表示駆動回路は、スタート信号及びクロック信号が入力され、前記スタート信号で起動され、前記クロック信号に同期されたアドレスを生成するアドレス生成回路と、前記アドレス生成回路から出力されるカラムアドレスを入力するカラムアドレスデコーダと、前記アドレス生成回路から出力されるローアドレスを入力するローアドレスデコーダと、ライト信号に基づいて、静止画データと前記カラムアドレスデコーダから出力されるカラムアドレスとを取り込むライト回路と、前記アドレス生成回路で生成されたアドレスに従って、前記ライト回路によりカラムアドレスデコーダとローアドレスデコーダで指定されたアドレスに静止画データを書き込むグラフィックメモリと、前記カラムアドレスデコーダ及び前記ライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、前記グラフィックメモリに書き込まれた静止画データ、前記サンプリング回路で取り込まれた動画データ、及び切り替え信号が入力され、前記切り替え信号に基づいて前記静止画データと前記取り込まれた動画データのいずれかを選択するセレクタ回路と、前記セレクタ回路から出力される表示データとラッチ信号とが入力され、前記ラッチ信号に基づいて前記表示データを１ラインラッチするラインメモリとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、動画データを処理する回路と静止画データを処理する回路を共有化して回路規模を削減した表示駆動回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る表示駆動回路について、図面を参照して説明する。図１は液晶表示装置を示す概略ブロック図、図２は表示駆動回路としてのデータ線駆動回路を示すブロック図、図３は従来の表示駆動回路としてのデータ線駆動回路を示すブロック図である。本実施例では、動画データを処理する回路と静止画データを処理する回路を共有化し、データバスを共用化している。
【００１０】
図１に示すように、液晶表示装置５０には、ＬＣＤコントローラ１、ＣＰＵ２、ＤＣ−ＤＣコンバータ３、表示パネル４、データ線駆動回路５、及び走査線駆動回路６が設けられる。液晶表示装置５０は、例えばＱＶＧＡ携帯端末用表示装置に用いられる。
【００１１】
ここで、データ線駆動回路５は、Ｘドライバ、ソースドライバ、データ線ドライバ、或いは表示ドライバとも呼称される。走査線駆動回路６は、Ｙドライバあるいはゲートドライバとも呼称される。また、ＬＣＤコントローラ１にはＤＳＰ（Digital  Signal  Processor）などのプロセッサが用いられる。ＬＣＤコントローラ１とＣＰＵ２が一体化されたメディアプロセッサなどが用いられる場合がある。
【００１２】
ＬＣＤコントローラ１は、ＲＧＢ表示データを入力し、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して動画データ及び制御信号をデータ線駆動回路５に出力する。
【００１３】
ＣＰＵ（Central  Processing  Unit）２は、液晶表示装置５０の全体を統括制御（例えばＬＣＤコントローラ１、ＤＣ−ＤＣコンバータ３などを制御）し、静止画データ及び制御信号をデータ線駆動回路５に出力する。また、データ線駆動回路５から返送されるデータ及び信号を入力する。
【００１４】
ＤＣ−ＤＣコンバータ３は、外部電源を入力して、データ線駆動回路５及び走査線駆動回路６の動作に必要な、例えば昇圧した電源を生成して、データ線駆動回路５及び走査線駆動回路６に供給する。
【００１５】
データ線駆動回路５は、ＬＣＤコントローラ１から出力される動画データ及び制御信号と、ＣＰＵ２から出力される静止画データ及び制御信号と、ＤＣ−ＤＣコントローラ３から供給される電源とを入力する。データ線駆動回路５は、表示パネル４を表示駆動させるために必要な表示データ（例えば、２４０ＣＨ本数の表示データ）を表示パネルに出力する。データ線駆動回路５は、表示データと同期された制御信号を走査線駆動回路６に出力する。
【００１６】
走査線駆動回路６は、データ線駆動回路５から出力される制御信号と、ＤＣ−ＤＣコントローラ３から供給される電源とを入力する。走査線駆動回路６は、表示パネル４を表示駆動させるために必要な制御電圧情報（例えば、３２０CH本数の制御電圧情報）を表示パネル４のＴＦＴ（Thin  Film  Transistor）のゲートに出力する。
【００１７】
表示パネル４には、図示しないＴＦＴ、保持容量、画素電極（液晶セル）、走査線負荷が設けられる。表示パネル４は、データ線駆動回路５から出力される静止画データ及び動画データからなる表示データと、走査線駆動回路６から出力されるＴＦＴの制御電圧とを入力する。表示パネル４は、静止画データに基づいて表示駆動された静止画と、動画データに基づいて表示駆動された動画を同時に表示できる。
【００１８】
図２に示すように、データ線駆動回路５には、制御部１１、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。
【００１９】
データ線駆動回路５は、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号を入力する。データ線駆動回路５は、ＣＰＵ  Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、リード信号、及びその他の制御信号を入力する。
【００２０】
ここで、リード回路１６、リードデータバス１７、ライト回路１８、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２がＣＰＵポートである。ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、及びラインメモリ２５がＲＧＢポートである。リード回路１６及びラインメモリ２５がＬＣＤポートである。
【００２１】
ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。
【００２２】
制御部１１には、アドレス生成回路１２が設けられる。アドレス生成回路１２は、静止画データをグラフィックメモリ（ＲＡＭ）１４に書き込むために必要なアドレスデータをアドレスデータバス１３に出力する。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００２３】
アドレスデータは、アドレスデータバス１３を介して、ローアドレスデコーダとしてのアドレスデコーダ１５及びカラムアドレスデコーダとしてのアドレスデコーダ２１に入力される。ここで、アドレスデコーダ１５に接続されるアドレスバス１３の本数は、例えば９本であり、アドレスデコーダ２１に接続されるアドレスバス１３の本数は、例えば８本である。
【００２４】
アドレスデコーダ２１は、グラフィックメモリ（ＲＡＭ）１４に書き込む静止画データのカラムアドレスを指定し、動画データをサンプリング回路２３に取り込むために必要なカラムアドレスを指定する。つまり、アドレスデコーダ２１は、静止画データ対応と動画データ対応に共用される。
【００２５】
リードデータバス１７は、例えば２４本構成からなり、リード回路Ｓ１６を介して出力されるグラフィックメモリ（ＲＡＭ）に書き込まれた表示データを制御部１１に出力する。リード回路１６は、リード信号Ｓ１６が入力され、リード信号Ｓ１６に基づいて動作する。
【００２６】
スイッチ（選択回路）２０は、切り替え信号Ｓ１４及びライト信号Ｓ１５が入力され、切り替え信号Ｓ１４に基づいてライト信号Ｓ１５をＡＮＤ回路２２或いはライト回路１８に選択出力する。ライト回路１８は、選択されたライト信号Ｓ１５が入力され、ライト信号Ｓ１５に基づいてアドレスデコーダ２１のカラムアドレスをリード回路１６に出力する。ＡＮＤ回路２２は、選択されたライト信号Ｓ１５が入力され、スタート信号ＳＴＨで起動され、クロック信号に同期されたアドレスデコーダ２１のカラムアドレスと、ライト信号Ｓ１５とにより動画データ処理に使用されるサンプリング信号Ｓ１７を生成し、その信号をサンプリング回路２３に出力する。
【００２７】
ＣＰＵ＆ＲＧＢ共用データバス１９は、例えば２４本構成からなり、制御部１１から出力される静止画データ及び動画データを伝送する。静止画データの場合、ライト信号Ｓ１５に基づいて動作するライト回路１８を介して静止画データがグラフィックメモリ（ＲＡＭ）に書き込まれる。動画データの場合、サンプリング回路２３に動画データが送られる。なお、動画データが表示パネル４に表示中に、ライト信号Ｓ１５に基づいて動作するライト回路１８を介して動画の１画面分を静止画（スチル画）としてグラフィックメモリ（ＲＡＭ）１４に取り込まれる。
【００２８】
サンプリング回路２３は、サンプリング信号Ｓ１７及び動画データが入力され、サンプリング信号Ｓ１７に基づいて動画データをサンプリングラッチして、１ライン分（例えば２４０出力）取り込む。ここでは、１ライン分順次取り込んでいるが、必ずしも１ライン分揃える必要はなく、必要なカラム分だけシリアル取り込み、或いはランダム取り込みしてもよい。
【００２９】
セレクタ回路２４は、ＲＡＭ／ＲＧＢ切り替え信号Ｓ１３、グラフィックメモリ（ＲＡＭ）１４に書き込まれた静止画データ、及びサンプリング回路２３で取り込まれた動画データが入力され、ＲＡＭ／ＲＧＢ切り替え信号Ｓ１３に基づいて書き込まれた静止画データ或いは取り込まれた動画データのいずれかを選択する。そして、セレクタ回路２４は、静止画及び動画の混在データ、静止画データ、或いは動画データをラインメモリ２５に出力する。
【００３０】
ラインメモリ２５は、ラッチ信号Ｓ１２とセレクタ回路２４から出力される表示データが入力され、ラッチ信号Ｓ１２に基づいて１ラインラッチし、そのデータを出力部２６に出力する。
【００３１】
出力部２６には、図示しないレベルシフト回路、ＤＡＣ（Digital  to  Analog  Converter）、出力回路などが設けられる。出力部２６は、制御部１１から出力される出力部制御信号Ｓ１１に基づいて、ラインメモリ２５から出力されるデジタル表示データをレベルシフト及びデジタルアナログ変換した表示データを表示パネル４に出力する。
【００３２】
図３に示すように、従来のデータ線駆動回路５ａには、制御部１１ａ、アドレスデコーダ２１、ライト回路１８、リード回路３０、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ラインメモリ３３、シフトレジスタ３２、サンプリング回路２３、ラインメモリ３１、セレクタ回路２４、出力部２６、ＣＰＵデータバス３６、リードデータバス１７、及びＲＧＢデータバス３４が設けられる。
【００３３】
データ線駆動回路５ａは、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号を入力する。データ線駆動回路５ａは、ＣＰＵ  Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、リード信号、及びその他の制御信号を入力する。
【００３４】
ここで、アドレスデコーダ２１、ライト回路１８、リード回路３０、ＣＰＵデータバス３６、及びリードデータバス１７がＣＰＵポートである。リード回路１６及びラインメモリ３３がＬＣＤポートである。シフトレジスタ３２、サンプリング回路２３、ラインメモリ３１、及びセレクタ回路がＲＧＢポートである。
【００３５】
制御部１１ａには、アドレス生成回路１２ａが設けられる。アドレス生成回路１２ａは、静止画データをグラフィックメモリ（ＲＡＭ）１４に書き込むために必要なアドレスデータをアドレスデータバス１３に出力する。
【００３６】
アドレスデータは、アドレスデータバス１３を介して、カラムアドレスデコーダとしてのアドレスデコーダ２１及びローアドレスデコーダとしてのアドレスデコーダ１５に入力される。アドレスデコーダ２１から出力されるアドレスデータは、ライト回路１８及びリード回路３０に出力される。
【００３７】
制御部１１ａから出力される静止画データは、ＣＰＵデータバス３６を介してライト回路１８に入力され、制御部１１ａから出力されるライト信号Ｓ１５に基づいてグラフィックメモリ（ＲＡＭ）１４に書き込まれる。リード回路３０は、制御部１１ａから出力されるリード信号Ｓ１６に基づいてグラフィックメモリ（ＲＡＭ）に書き込まれている静止画データを読み出して、そのデータをリードデータバス１７を介して制御部１１ａに出力する。
【００３８】
リード回路１６は、制御部１１ａから出力されるリード信号２３に基づいてグラフィックメモリ（ＲＡＭ）１４に書き込まれている静止画データを、例えば１ライン毎読み出す。ラインメモリ３３は、制御部１１ａから出力されるラッチ信号Ｓ２２に基づいて読み出された静止画データを、例えば１ライン毎ラッチし、そのデータをセレクタ回路２４に出力する。
【００３９】
シフトレジスタ３２は、制御部１１ａから出力されるスタート信号ＳＴＨ及びクロック信号ＣＬＫに基づいてサンプリング信号２４を発生し、その信号をサンプリング回路２３に出力する。ここで、シフトレジスタ３２には双方向シフトレジスタを用いている。サンプリング回路２３は、ＲＧＢデータバス３４を介して制御部１１ａから出力される動画データを入力し、サンプリング信号２４に基づいてサンプリングラッチする。ラインメモリ３１は、制御部１１ａから出力されるラッチ信号Ｓ２１に基づいてサンプリングラッチされた動画データを、例えば１ライン毎ラッチし、その信号をセレクタ回路２４に出力する。
【００４０】
セレクタ回路２４は、ラインメモリ３３から出力される静止画データとラインメモリ３１から出力される動画データを入力し、制御部１１ａから出力されるＲＡＭ／ＲＧＢ切り替え信号Ｓ１３に基づいて、静止画データと動画データのいずれかを選択し、静止画データ及び動画の混在データ、動画データ、或いは静止画データとして出力部２６に出力する。
【００４１】
出力部２６には、図示しないレベルシフト回路、ＤＡＣ、出力回路などが設けられる。出力部２６は、制御部１１ａから出力される出力部制御信号Ｓ１１に基づいて、セレクタ回路２４から出力されるデジタル表示データをレベルシフト及びデジタルアナログ変換した表示データを表示パネル４に出力する。
【００４２】
次に、データ線駆動回路での画像データ処理について図４乃至６を参照して説明する。図４は、本実施例のデータ線駆動回路での画像データ処理の動きを示す模式図、図５は従来のデータ線駆動回路での画像データ処理の動きを示す模式図、図６は共用化の効果を示す図である。
【００４３】
図４に示すように、本実施例のデータ線駆動回路５では、アドレスデコーダ２１、セレクタ回路２４、ラインメモリ２５、出力部２６、及びＣＰＵ＆ＲＧＢ共用データバス１９が静止画データ及び動画データの処理に共用されている。静止画データと動画データはスイッチ（選択回路）２０で選択される。アドレスデコーダ２１から、静止画データ側のライト回路１８及びリード回路１６にカラムアドレス情報が出力される。アドレスデコーダ２１のカラムアドレス情報とライト信号Ｓ１５により、動画データ側のサンプリング回路２３にサンプリング信号Ｓ１７が入力される。
【００４４】
ＣＰＵ＆ＲＧＢ共用データバス１９から、静止画データ側のライト回路１８及びグラフィックメモリ（ＲＡＭ）１４に静止画データが送られ、動画データ側のサンプリング回路２３に動画データが送られる。静止画データ側のリード回路１６から出力される静止画データと動画データ側のサンプリング回路２３から出力される動画データは共有部のセレクタ回路２４に入力される。
【００４５】
図５に示すように、従来のデータ線駆動回路５ａでは、セレクタ回路２４及び出力部２６が静止画データ及び動画データの処理に共用されている。
【００４６】
静止画データ側では、静止画用データバスとしてのＣＰＵデータバス３６を介して静止画データがライト回路１８及びグラフィックメモリ（ＲＡＭ）１４に出力される。アドレスデコーダ２１からカラムアドレス情報がライト回路１８及びリード回路３０に出力される。グラフィックメモリ（ＲＡＭ）１４に書き込まれた静止画データは、リード回路１６を介してラインメモリ３３に出力される。
【００４７】
動画データ側では、動画用データバスとしてのＲＧＢデータバス３４を介して動画データがサンプリング回路２３に出力される。シフトレジスタ３２からサンプリング信号Ｓ２４がサンプリング回路２３に出力される。サンプリング回路２３から取り込まれた動画データは、ラインメモリ３１に出力される。静止画データ側のラインメモリ３３から出力される静止画データと動画データ側のラインメモリ３１から出力される動画データは共有部のセレクタ回路２４に入力される。
【００４８】
図６に示すように、データ線駆動回路では、従来の場合、セレクタ回路と出力部が共有化されている。セレクタ回路以前は、静止画データと動画データが別個にデータ処理されている。
【００４９】
一方、本実施例の場合、セレクタ回路、出力部、データバス、アドレスデコーダ、リード回路、及びラインメモリが共有化されている。セレクタ回路２４及び出力部２６は従来と同様に共有化されている。データバス（ＣＰＵ＆ＲＧＢ共用データバス１９）では、従来のＣＰＵデータバス３６とＲＧＢデータバス３４を共有化している。アドレスデコーダ２１では、従来のアドレスデコーダ２１でシフトレジスタ３２を代用している。従来のシフトレジスタ３２には、通常、双方向シフトレジスタを用いるので回路規模が増大する欠点がある。本実施例ではアドレス生成回路１２をカウンタとして用いるので、新たにカウンタを増設する必要が無く回路規模を抑制することができる。リード回路では、従来のリード回路１６及び３０を共有化している。ラインメモリ２５では、従来のラインメモリ３１及び３３を共有化している。
【００５０】
ここで、シフトレジスタ３２を用いた従来のデータ線駆動回路５ａでは、例えば１、２、３、・・・、２３９、２４０とシリアルだけしかサンプリング信号Ｓ２４を発生できないので、サンプリング回路２３に動画データを順次にしか書き込めなかった。一方、本実施例のデータ線駆動回路５では、スタートのカラムアドレスを、例えば１００とし、エンドのカラムアドレスを、例えば２００として偶数アドレスを指定することにより、出力を１００、１０２、１０４、・・・、１９８、２００などのようにして、サンプリング回路２３への書き込みが可能となり書き込みの汎用性を向上させることができる。
【００５１】
なお、本実施例のデータ線駆動回路５では、従来にはないスイッチ（選択回路）２０を設け、切り替え信号Ｓ１４を追加しているが、この追加によるチップサイズの増加は非常に少ない。
【００５２】
上述したように、本実施例の表示駆動回路では、制御部１１、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。リード回路１６、リードデータバス１７、ライト回路１８、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２がＣＰＵポートである。ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、及びラインメモリ２５がＲＧＢポートである。リード回路１６及びラインメモリ２５がＬＣＤポートである。ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００５３】
このため、従来と比較してデータ線駆動回路５の回路規模を大幅に削減することができる。また、回路及びデータバスを共有化させているので、従来よりも信号線及びバス本数を削減できる。したがって、データ線駆動回路５のチップ面積を大幅に縮小することができる。更に、従来ではサンプリング信号をシリアルにしか発生できず、動画データを順次にしか書き込めないのに対して、順不同に動画データを書き込むことができ、書き込みの汎用性を高めることができる。更に、回路及びデータバスの共有化を図っているので、動画を表示中に、１画面分の間ＲＧＢポートとＣＰＵポートの両方にライト信号Ｓ１５を供給できるようにスイッチ（選択回路）２０を動作させて、動画の１画面を静止画（スチル画）として切り取ることができる。
【実施例２】
【００５４】
次に、本発明の実施例２に係る表示駆動回路について、図面を参照して説明する。図７は表示駆動回路としてのデータ線駆動回路を示すブロック図である。本実施例では、セレクタ回路を用いて１ラインの表示データを時分割して出力部に出力している。
【００５５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５６】
図７に示すように、データ線駆動回路５ｂには、制御部１１ｂ、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、セレクタ回路４１、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。
【００５７】
データ線駆動回路５ｂは、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号を入力する。データ線駆動回路５ｂは、ＣＰＵ  Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、リード信号、及びその他の制御信号を入力する。
【００５８】
ここで、リード回路１６、リードデータバス１７、ライト回路１８、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２がＣＰＵポートである。ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、及びセレクタ回路４１がＲＧＢポートである。リード回路１６、ラインメモリ２５、及びセレクタ回路４１がＬＣＤポートである。
【００５９】
ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５及びセレクタ回路４１である。
【００６０】
制御部１１ｂには、アドレス生成回路１２が設けられる。アドレス生成回路１２は、静止画データをグラフィックメモリ（ＲＡＭ）１４に書き込むために必要なアドレスデータをアドレスデータバス１３に出力する。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００６１】
セレクタ回路４１は、３ｔｏ１セレクタである。セレクタ回路４１は、色データ選択信号Ｓ３１とラインメモリ２５から出力される１ラインの表示データが入力され、制御部１１ｂから出力される色データ選択信号Ｓ３１に基づいて１ラインの表示データをＲ（赤）、Ｇ（緑）、Ｂ（青）毎に３回に時分割し、その分割した表示データを出力部２６ａに出力する。
【００６２】
出力部２６ａは、図示しないレベルシフト回路、ＤＡＣ、出力回路などが設けられる。出力部２６ａは、制御部１１から出力される出力部制御信号Ｓ１１に基づいて、セレクタ回路４１から出力される時分割されたデジタル表示データをレベルシフト及びデジタルアナログ変換した表示データを表示パネル４に出力する。ここで、出力部２６ａの出力本数は、例えば実施例１の２４０本に対して（１／３）に削減された８０本である。
【００６３】
上述したように、本実施例の表示駆動回路では、制御部１１ｂ、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、セレクタ回路４１、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。リード回路１６、リードデータバス１７、ライト回路１８、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２がＣＰＵポートである。ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、及びセレクタ回路４１がＲＧＢポートである。リード回路１６、ラインメモリ２５、及びセレクタ回路４１がＬＣＤポートである。ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ共用データバス１９、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５及びセレクタ回路４１である。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。セレクタ回路４１は、色データ選択信号Ｓ３１に基づいて１ラインの表示データをＲ（赤）、Ｇ（緑）、Ｂ（青）毎に３回に時分割し、その分割した表示データを出力部２６ａに出力する。
【００６４】
このため、実施例１と同様な効果の他に、出力本数を削減でき、出力部２６ａの回路規模を削減できるので実施例１よりもデータ線駆動回路５ｂのチップ面積を縮小することができる。
【００６５】
なお、本実施例では、セレクタ回路４１を用いて１ラインの表示データをＲＧＢ毎に３分割して出力部２６に出力しているが、３回に限らず、例えば６回、９回、或いは１２回など任意にｎ分割（ただし、ｎは３の倍数）にしてもよい。この場合、出力部２６に設けられるＤＡＣの能力に応じて適宜設定するのが好ましい。
【実施例３】
【００６６】
次に、本発明の実施例３に係る表示駆動回路について、図面を参照して説明する。図８は表示駆動回路としてのデータ線駆動回路を示すブロック図である。本実施例では、リードデータバスを他のバスと共用化させている。
【００６７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図８に示すように、データ線駆動回路５ｃには、制御部１１ｃ、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、及びＣＰＵ＆ＲＧＢ＆リード共用データバス３５が設けられる。
【００６９】
データ線駆動回路５ｃは、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号を入力する。データ線駆動回路５ｃは、ＣＰＵ  Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、リード信号、及びその他の制御信号を入力する。
【００７０】
ここで、リード回路１６、ライト回路１８、ＣＰＵ＆ＲＧＢ＆リード共用データバス３５、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２がＣＰＵポートである。ＣＰＵ＆ＲＧＢ＆リード共用データバス３５、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、及びラインメモリ２５がＲＧＢポートである。リード回路１６及びラインメモリ２５がＬＣＤポートである。
【００７１】
ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ＆リード共用データバス３５、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。
【００７２】
制御部１１ｃには、アドレス生成回路１２が設けられる。アドレス生成回路１２は、静止画データをグラフィックメモリ（ＲＡＭ）１４に書き込むために必要なアドレスデータをアドレスデータバス１３に出力する。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００７３】
ＣＰＵ＆ＲＧＢ＆リード共用データバス３５は、例えば２４本構成からなり、制御部１１ｃから出力される静止画データ及び動画データを伝送する。また、リード回路Ｓ１６を介して出力されるグラフィックメモリ（ＲＡＭ）に書き込まれた表示データを制御部１１ｃに出力する。
【００７４】
上述したように、本実施例の表示駆動回路では、制御部１１ｃ、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、及びＣＰＵ＆ＲＧＢ＆リード共用データバス３５が設けられる。リード回路１６、ライト回路１８、ＣＰＵ＆ＲＧＢ＆リード共用データバス３５、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２がＣＰＵポートである。ＣＰＵ＆ＲＧＢ＆リード共用データバス３５、スイッチ２０、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、及びラインメモリ２５がＲＧＢポートである。リード回路１６及びラインメモリ２５がＬＣＤポートである。ＣＰＵポートとＲＧＢポートの共有部は、ＣＰＵ＆ＲＧＢ＆リード共用データバス３５、スイッチ２０、アドレスデコーダ２１、及びＡＮＤ回路２２である。ＣＰＵポートとＬＣＤポートの共有部は、リード回路１６である。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００７５】
このため、実施例１の効果の他に、ＣＰＵデータバス、ＲＧＢデータバス、及びリードデータバスを共用化しているのでデータバスの本数を削減でき実施例１よりもデータ線駆動回路５ｃのチップ面積を縮小することができる。
【実施例４】
【００７６】
次に、本発明の実施例４に係る表示駆動回路について、図面を参照して説明する。図９は表示駆動回路としてのデータ線駆動回路を示すブロック図である。本実施例では、静止画データ及び動画データをグラフィックメモリに記憶させている。
【００７７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７８】
図９に示すように、データ線駆動回路５ｄには、制御部１１ｄ、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、アドレスデコーダ２１、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。
【００７９】
データ線駆動回路５ｄは、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号を入力する。データ線駆動回路５ｄは、ＣＰＵ  Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、リード信号、及びその他の制御信号を入力する。
【００８０】
ここで、リード回路１６、リードデータバス１７、ライト回路１８、ＣＰＵ＆ＲＧＢ共用データバス１９、及びアドレスデコーダ２１がＣＰＵ＆ＲＧＢポートである。リード回路１６及びラインメモリ２５がＬＣＤポートである。ＣＰＵポートとＣＰＵ＆ＲＧＢポートの共有部は、リード回路１６である。
【００８１】
制御部１１ｄには、アドレス生成回路１２が設けられる。アドレス生成回路１２は、静止画データをグラフィックメモリ（ＲＡＭ）１４に書き込むために必要なアドレスデータをアドレスデータバス１３に出力する。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００８２】
ＣＰＵ＆ＲＧＢ共用データバス１９は、制御部１１ｄから出力される静止画データ及び動画データを伝送する。伝送された静止画データと動画データは、制御部１１ｄから出力されるライト信号Ｓ１５に基づいて動作するライト回路１８を介してグラフィックメモリ（ＲＡＭ）１４に書き込まれる。グラフィックメモリ（ＲＡＭ）１４に書き込まれた静止画データと動画データは、制御部１１ｄから出力されるリード信号Ｓ１６に基づいてリード回路１６で読み出され、ラインメモリＳ２５に入力される。
【００８３】
上述したように、本実施例の表示駆動回路では、制御部１１ｄ、グラフィックメモリ（ＲＡＭ）１４、アドレスデコーダ１５、リード回路１６、ライト回路１８、アドレスデコーダ２１、ラインメモリ２５、出力部２６、アドレスデータバス１３、リードデータバス１７、及びＣＰＵ＆ＲＧＢ共用データバス１９が設けられる。静止画データ及び動画データはＣＰＵ＆ＲＧＢ共用データバス１９を介してグラフィックメモリ（ＲＡＭ）１４に書き込まれる。リード回路１６、リードデータバス１７、ライト回路１８、ＣＰＵ＆ＲＧＢ共用データバス１９、及びアドレスデコーダ２１がＣＰＵ＆ＲＧＢポートである。リード回路１６及びラインメモリ２５がＬＣＤポートである。ＣＰＵポートとＣＰＵ＆ＲＧＢポートの共有部は、リード回路１６である。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。つまり動画データを取り込む際も、サンプリング回路ではなくグラフィックメモリを利用する。
【００８４】
このため、セレクタ回路、サンプリング回路、ＡＮＤ回路、及びスイッチ（選択回路）が削減でき実施例１よりも回路規模を削減できる。
【実施例５】
【００８５】
次に、本発明の実施例５に係る表示駆動回路について、図面を参照して説明する。図１０は表示駆動回路としてのデータ線駆動回路を示すブロック図である。本実施例では、動画データ処理だけを実行している。
【００８６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８７】
図１０に示すように、データ線駆動回路ｅには、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、及びＲＧＢデータバス３４が設けられる。
【００８８】
データ線駆動回路５ｅは、ＲＧＢ  Ｉ／Ｆ（インターフェース）を介して、ＬＣＤコントローラ１から出力される図示しない動画データ（ＲＧＢデータ）、クロック信号、水平同期信号、垂直同期信号を入力する。データ線駆動回路５は、ＣＰＵ  Ｉ／Ｆ（インターフェース）を介して、ＣＰＵ２から出力される図示しない静止画データ（ＣＰＵデータ）、ライト信号、リード信号、及びその他の制御信号を入力する。
【００８９】
ここで、ＲＧＢデータバス３４、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、及びラインメモリ２５がＲＧＢポートである。ラインメモリ２５がＬＣＤポートである。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。
【００９０】
制御部１１ｅには、アドレス生成回路１２が設けられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。アドレスデータは、アドレスデータバス１３を介して、カラムアドレスデコーダとしてのアドレスデコーダ２１に入力される。
【００９１】
サンプリング回路２３は、ＲＧＢデータバス３４から送られる動画データとサンプリング信号Ｓ１７が入力され、サンプリング信号Ｓ１７に基づいて動画データをサンプリングラッチして、１ライン分（例えば２４０出力）取り込む。
【００９２】
上述したように、本実施例の表示駆動回路では、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、セレクタ回路２４、ラインメモリ２５、出力部２６、アドレスデータバス１３、及びＲＧＢデータバス３４が設けられる。ＲＧＢデータバス３４、アドレスデコーダ２１、ＡＮＤ回路２２、サンプリング回路２３、及びラインメモリ２５がＲＧＢポートである。ラインメモリ２５がＬＣＤポートである。ＲＧＢポートとＬＣＤポートの共有部は、ラインメモリ２５である。アドレス生成回路１２は、スタート信号ＳＴＨ及びクロック信号ＣＬＫが入力され、カウンタとして用いられる。アドレス生成回路１２は、スタート信号ＳＴＨで起動され、クロック信号ＣＬＫに同期されたカラムアドレスを生成し、このカラムアドレスが動画データ対応となる。
【００９３】
このため、従来よりも簡略な回路構成を用いて動画データを表示することができる。
【００９４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９５】
例えば、本実施例では、データ線駆動回路を液晶表示装置に使用しているが、ＯＬＥＤ（Organic  Light  Emitting  Diode）やＰＤＰ（Plasma  Display  Panel）などのＦＰＤ（Flat  Panel  Display）にも適用できる。
【００９６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  スタート信号及びクロック信号が入力され、前記スタート信号で起動され、前記クロック信号に同期されたアドレスを生成するアドレス生成回路と、前記アドレス生成回路から出力されるカラムアドレスを入力するカラムアドレスデコーダと、前記アドレス生成回路から出力されるローアドレスを入力するローアドレスデコーダと、ライト信号に基づいて、静止画データと前記カラムアドレスデコーダから出力されるカラムアドレスとを取り込むライト回路と、前記アドレス生成回路で生成されたアドレスに従って、前記ライト回路によりカラムアドレスデコーダとローアドレスデコーダで指定されたアドレスに静止画データを書き込むグラフィックメモリと、前記カラムアドレスデコーダ及び前記ライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、前記グラフィックメモリに書き込まれた静止画データ、前記サンプリング回路で取り込まれた動画データ、及び切り替え信号が入力され、前記切り替え信号に基づいて前記静止画データと前記取り込まれた動画データのいずれかを選択する第１のセレクタ回路と、前記セレクタ回路から出力される表示データとラッチ信号とが入力され、前記ラッチ信号に基づいて前記表示データを１ラインラッチするラインメモリと、前記ラインメモリから出力される１ラインの表示データ、及び色データ選択信号が入力され、色データ選択信号に基づいて前記１ラインの表示データをＲ（赤）、Ｇ（緑）、Ｂ（青）毎にｎ回（ただし、ｎは３の倍数）に時分割する第２のセレクタ回路とを具備する表示駆動回路。
【００９７】
（付記２）  スタート信号及びクロック信号が入力され、前記スタート信号で起動され、前記クロック信号に同期されたアドレスを生成するアドレス生成回路と、前記アドレス生成回路から出力されるカラムアドレスを入力するカラムアドレスデコーダと、前記アドレス生成回路から出力されるローアドレスを入力するローアドレスデコーダと、ライト信号に基づいて、静止画データと前記カラムアドレスデコーダから出力されるカラムアドレスとを取り込むライト回路と、前記アドレス生成回路で生成されたアドレスに従って、前記ライト回路によりカラムアドレスデコーダとローアドレスデコーダで指定されたアドレスに静止画データを書き込むグラフィックメモリと、前記カラムアドレスデコーダ及び前記ライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、前記グラフィックメモリに書き込まれた静止画データ、前記サンプリング回路で取り込まれた動画データ、及び切り替え信号が入力され、前記切り替え信号に基づいて前記静止画データと前記取り込まれた動画データのいずれかを選択するセレクタ回路と、前記セレクタ回路から出力される表示データとラッチ信号とが入力され、前記ラッチ信号に基づいて前記表示データを１ラインラッチするラインメモリとを具備し、前記静止画データと前記動画データは同一データバスを介して送られる表示駆動回路。
【００９８】
（付記３）  前記グラフィックメモリに書き込まれた静止画データは、リード回路を介して読み出され前記同一データバスを介して送られる付記２記載の表示駆動回路。
【００９９】
（付記４）  スタート信号及びクロック信号が入力され、前記スタート信号で起動され、前記クロック信号に同期されたアドレスを生成するアドレス生成回路と、前記アドレス生成回路から出力されるカラムアドレスを入力するカラムアドレスデコーダと、前記アドレス生成回路から出力されるローアドレスを入力するローアドレスデコーダと、ライト信号に基づいて、データバスから送られた静止画データ、前記データバスから送られた動画データ、及び前記カラムアドレスデコーダから出力されるカラムアドレスを取り込むライト回路と、前記アドレス生成回路で生成されたアドレスに従って、前記ライト回路によりカラムアドレスデコーダとローアドレスデコーダで指定されたアドレスに前記静止画データ或いは前記動画データを書き込むグラフィックメモリと、前記グラフィックメモリに書き込まれた静止画データ或いは動画データが読み出され、読み出された表示データをラッチ信号に基づいて１ラインラッチするラインメモリとを具備する表示駆動回路。
【０１００】
（付記５）  スタート信号及びクロック信号が入力され、前記スタート信号で起動され、前記クロック信号に同期されたアドレスを生成するアドレス生成回路と、前記アドレス生成回路から出力されるカラムアドレスを入力するカラムアドレスデコーダと、前記カラムアドレスデコーダ及びライト信号により生成されるサンプリング信号と動画データとが入力され、前記サンプリング信号に基づいて前記動画データを取り込むサンプリング回路と、前記セレクタ回路から出力される動画データ、及びラッチ信号が入力され、ラッチ信号に基づいて前記動画データを１ラインラッチするラインメモリとを具備する表示駆動回路。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施例１に係る液晶表示装置を示す概略ブロック図。
【図２】本発明の実施例１に係る表示駆動回路としてのデータ線駆動回路を示すブロック図。
【図３】本発明の実施例１に係る従来の表示駆動回路としてのデータ線駆動回路を示すブロック図。
【図４】本発明の実施例１に係る本実施例のデータ線駆動回路での画像データ処理の動きを示す模式図。
【図５】本発明の実施例１に係る従来のデータ線駆動回路での画像データ処理の動きを示す模式図。
【図６】本発明の実施例１に係る共用化の効果を示す図。
【図７】本発明の実施例２に係る表示駆動回路としてのデータ線駆動回路を示すブロック図。
【図８】本発明の実施例３に係る表示駆動回路としてのデータ線駆動回路を示すブロック図。
【図９】本発明の実施例４に係る表示駆動回路としてのデータ線駆動回路を示すブロック図。
【図１０】本発明の実施例５に係る表示駆動回路としてのデータ線駆動回路を示すブロック図。
【符号の説明】
【０１０２】
１  ＬＣＤコントローラ
２  ＣＰＵ
３  ＤＣ−ＤＣコンバータ
４  表示パネル
５、５ａ、５ｂ、５ｃ、５ｄ、５ｅ  データ線駆動回路
６  走査線駆動回路
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ  制御部
１２、１２ａ  アドレス生成回路
１３  アドレスデータバス
１４  グラフィックメモリ（ＲＡＭ）
１５、２１  アドレスデコーダ
１６、３０  リード回路
１７  リードデータバス
１８  ライト回路
１９  ＣＰＵ＆ＲＧＢ共用データバス
２０  スイッチ
２２  ＡＮＤ回路
２３  サンプリング回路
２４  セレクタ回路
２５、３１、３３  ラインメモリ
２６、２６ａ  出力部
３２  シフトレジスタ
３４  ＲＧＢデータバス
３５  ＣＰＵ＆ＲＧＢ＆リード共用データバス
３６  ＣＰＵデータバス
５０  液晶表示装置
ＣＬＫ  クロック信号
ＳＴＨ  スタート信号
Ｓ１１  出力部制御信号
Ｓ１２、Ｓ２１、Ｓ２２  ラッチ信号
Ｓ１３  ＲＡＭ／ＲＧＢ切り替え信号
Ｓ１４  切り替え信号
Ｓ１５  ライト信号
Ｓ１６、Ｓ２３  リード信号
Ｓ１７、Ｓ２４  サンプリング信号
Ｓ３１  色データ選択信号
【図１】
2009042654.tif 000003
【図２】
2009042654.tif 000004
【図３】
2009042654.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2009042654.tif 000009
【図８】
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【図９】
2009042654.tif 000011
【図１０】
2009042654.tif 000012