(57)【要約】【課題】半導体素子形成領域の端部における電界集中を緩和し、半導体素子形成領域に形成した半導体素子のロールオフ特性の劣化を防止することができ、薄型化できて、しかも、悪戯に製造工程数を増加させない半導体装置及びその製造方法を提供する。【解決手段】トレンチ型素子分離領域のトレンチ５１５内に充填されたシリコン酸化膜５０３上にはシリコン窒化膜５０４が形成されている。シリコン窒化膜５０４は半導体素子形成領域５１６上には形成されていない。シリコン窒化膜５０４のフッ酸含有薬液でのウェットエッチングレートは、シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さい。シリコン窒化膜５０４の上面は、半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にある。【選択図】図５Ｂ
2009010126.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子形成領域と、この半導体形成領域に隣接するトレンチ型素子分離領域とを有する半導体基板と、
上記トレンチ型素子分離領域のトレンチ内に充填されたシリコン酸化膜上に形成されていると共に、上記半導体素子形成領域上に形成されていない保護膜と、
上記半導体素子形成領域上および上記保護膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の側方に形成され、一部が上記保護膜上に位置するサイドウォールと
を備え、
上記保護膜のフッ酸含有薬液でのウェットエッチングレートは、上記シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さく、
上記保護膜の上面は、上記半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記保護膜は上記シリコン酸化膜の一部上に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記保護膜がシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置において、
上記保護膜の膜厚が１ｎｍから５０ｎｍの範囲内であることを特徴とする半導体装置。
【請求項５】
半導体基板に、半導体素子形成領域と、シリコン酸化膜が充填されたトレンチを有するトレンチ型素子分離領域とを形成する工程と、
上記シリコン酸化膜上に位置し、かつ、上記半導体素子形成領域上に位置しない保護膜を形成する工程と、
上記半導体素子形成領域の所定領域にイオン注入を行う工程と、
フッ酸含有薬液でのウェットエッチングを行って、上記半導体素子形成領域上および上記保護膜上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ゲート電極の側方に、一部が上記保護膜上に位置するサイドウォールを形成する工程と、
上記ゲート電極をマスクとして、または、フォトリソグラフィにより形成した所定形状のパターンをマスクとして、上記保護膜の一部を除去する工程と
を備え、
上記保護膜のフッ酸含有薬液でのウェットエッチングレートは、上記シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さく、
上記保護膜の上面は、上記半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記保護膜はシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
上記保護膜の膜厚は１ｎｍから５０ｎｍの範囲内であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５から７までのいずれか一項に記載の半導体装置の製造方法において、
上記シリコン酸化膜上に位置し、かつ、上記半導体素子形成領域上に位置しない上記保護膜は、上記トレンチ型素子分離を形成するために用いたマスクの反転パターンを用いて形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記反転パターンの幅は１０μｍを越えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチ型素子分離領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
素子分離の方法として従来使用されていたＬＯＣＯＳ（LOCal Oxidation of Silicon）型の素子分離法では、微細化するにつれバーズビークやシニングにより素子分離特性が劣化するといった問題が顕著になり、半導体素子の高集積化の妨げとなった。これを解決するために開発されたＳＴＩ（Shallow Trench Isolation：トレンチ型素子分離方法）は、基板に形成されたトレンチにシリコン酸化膜を充填する方法を使用し、これにより、バーズビーク、シニングの問題はなくなった。しかし、上記トレンチ内にシリコン酸化膜を埋め込み、次いでシリコン酸化膜の緻密化のために熱処理を行うと、基板と分離膜であるシリコン酸化膜との材質の差や、トレンチ側面のシリコン基板が酸化し膨張することにより、半導体素子形成領域に圧縮応力を受けるという問題が新たに発生した。上記半導体素子形成領域が圧縮応力を受けると、シリコン基板の活性領域における電子の移動度が大きく低下するため、ＭＯＳトランジスタのドレイン電流が低下してしまう。また、上記半導体素子の微細化に伴って活性領域が小さくなることで、半導体素子形成領域に及ぼす圧縮応力の影響が大きくなるので、その圧縮応力は微細化したＭＯＳトランジスタのドレイン電流の劣化やバラツキの原因となる。
【０００３】
この圧縮応力の影響という問題を解決する１つの方法として、シリコン窒化膜ライナをトレンチの内壁に形成した後、シリコン酸化膜を充填する方法が開発された。このシリコン窒化膜ライナは引っ張り応力を持つことにより、半導体素子形成領域に掛かる圧縮応力を打ち消すことが可能である。また、上記窒化シリコン膜ライナは酸素や水分といった酸化種の拡散を防止するバリア膜として作用するため、後続の熱工程によってトレンチ側面のシリコン基板が酸化されることを防止し、半導体素子形成領域に掛かる応力を減少させ得る。
【０００４】
上記シリコン窒化膜ライナを用いたトレンチ型素子分離の形成方法としては、特開２００４−２０７５６４号公報（特許文献１）に開示されている。
【０００５】
しかしながら、上記圧縮応力はトレンチに充填されたシリコン酸化膜にも掛かるため、シリコン酸化膜が膜ストレスを受けてしまう。この現象は、シリコン窒化膜ライナの有無に拘らず発生し、後の拡散工程の前洗浄等においてフッ素系の薬液でエッチングを行った場合、シリコン酸化膜が局所的に後退する。また、上記薬液によるエッチングであるためにシリコン酸化膜のエッチングは等方的に進行し、シリコン酸化膜の局所的な後退はより顕著になる。
【０００６】
以下、図９Ａ〜図９Ｄの模式断面図を用いて、上記シリコン酸化膜の局所的な後退について具体的に説明する。
【０００７】
まず、ＳＴＩのＣＭＰ（Chemical Mechanical Polish：化学的機械研磨）を行って、図９Ａに示すような半導体基板９００を得る。すなわち、半導体基板上に絶縁膜およびシリコン窒化膜を順次積層した後、所定領域にフォトリソグラフィおよびエッチングを行って、第１の絶縁膜９０１、シリコン窒化膜９０２およびトレンチ９１５を半導体基板９００に形成して、更に、第２の絶縁膜９０３でトレンチ９１５内を充填した後、緻密化のための熱処理を行った後、ＣＭＰによって平坦化を行う。
【０００８】
次に、図９Ｂに示すように、トレンチ形成用マスクとして用いた第１のシリコン窒化膜９０２と第１の絶縁膜９０１とを除去する。この状態において、既に、トレンチ９１５内に充填した第２の絶縁膜９０３の局所的な後退が生じている。
【０００９】
次に、ウエル形成やチャネル形成を行うための犠牲酸化の工程において、シリコン酸化と、このシリコン酸化によるシリコン酸化膜の除去とを何度か繰り返し行うと、図９Ｃに示すような状態になる。このシリコン酸化膜を除去する際に、トレンチ９１５内に充填した第２の絶縁膜９０３の局所的な後退がより顕著になる。
【００１０】
次に、図９Ｄに示すように、上記半導体基板９００上に、ゲート絶縁膜９０６およびゲート電極９０７を順次形成する。このゲート電極９０７は、トレンチ９１５内に充填した第２の絶縁膜９０３の局所的な後退の影響を受けた状態で形成される。
【００１１】
上記トレンチ９１５内のシリコン酸化膜９０３が局所的に後退すると、半導体素子形成領域９１６の端部におけるゲート電極９０７との電界集中、及び、トランジスタのロールオフ特性の劣化に繋がる。
【００１２】
この局所的な後退の影響という問題を解決する１つの方法としては、特開平１１−７４５２７号公報（特許文献２）に開示されている。
【００１３】
以下、図１１Ａ〜図１１Ｈを用いて、特開平１１−７４５２７号公報の方法について説明する。
【００１４】
まず、図１１Ａに示すように、半導体基板上１１００上に第１の膜１１０１および第２の膜１１０２を形成する。
【００１５】
次に、上記第２の膜１１０２と第１の膜１１０１と半導体基板１１００の上部とを選択的に除去して、図１１Ｂに示すように、第１の溝１１１５を形成する。
【００１６】
次に、素子分離領域を形成するため、図１１Ｃに示すように、第１の溝１１１５に第１の絶縁膜１１０３を埋め込む。
【００１７】
次に、上記第１の絶縁膜１１０３および第２の膜１１０２の一部を除去して、図１１Ｄに示すように、ダミーゲート層１１０４を形成する。
【００１８】
次に、図１１Ｅに示すように、ダミーゲート層１１０４をマスクとして用いて不純物注入を行って、半導体素子形成領域１１１６に不純物拡散領域１１１２を形成する。
【００１９】
次に、図１１Ｆに示すように、上記第１の膜１１０１、第１の絶縁膜１１０３およびダミーゲート層１１０４上に第２の絶縁膜１１０５を形成する。
【００２０】
次に、上記第２の絶縁膜１１０５の一部を除去すると共に、ダミーゲート層１１０４およびこの下にある第２の膜１１０２を除去して、図１１Ｇに示すように、第２の溝１１１８を形成する。
【００２１】
次に、上記第２の溝１１１８から露出した半導体素子形成領域１１１６上に、図１１Ｈに示すように、ゲート絶縁膜１１０６およびゲート電極１１０７を順次形成する。
【００２２】
以上の工程により、上記半導体素子形成領域１１１６の端部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする提案がなされている。
【００２３】
尚、上記提案は、微細化によって配線抵抗が増加するという問題を解決するために、ゲート電極１１０７に抵抗の低い金属材料を用いて配線抵抗を下げる方法をも鑑みて提案されたものである。
【００２４】
また、上記所的な後退の影響という問題を解決する他の方法としては、特開２００１−２７４３６７号公報（特許文献３）に開示されている。
【００２５】
以下、図１２Ａ〜図１２Ｇを用いて、特開２００１−２７４３６７号公報の方法について説明する。
【００２６】
まず、ＳＴＩのＣＭＰを行って、図１２Ａに示すように、半導体素子形成領域１２１６を有する半導体基板１２００を得る。すなわち、半導体基板上に、ゲート絶縁膜、ゲート電極およびシリコン窒化膜を順次積層した後、所定領域にフォトリソグラフィおよびエッチングを行って、第１のゲート絶縁膜１２０１、第１のゲート電極１２０２、第１のシリコン窒化膜１２０３およびトレンチ１２１５を半導体基板１２００に形成して、更に、第１のシリコン酸化膜１２０４でトレンチ１２１５内を充填した後に、第１のシリコン窒化膜１２０３をストッパーとしたＣＭＰによって平坦化を行う。
【００２７】
次に、ストッパーとして用いた第１のシリコン窒化膜１２０３を除去した後、図１２Ｂに示すように、第１のシリコン酸化膜１２０４を第１のゲート電極１２０２の表面から２０〜４０ｎｍ程度下がるまでウエットエッチする。
【００２８】
次に、上記第１のゲート電極１２０２および第１のシリコン酸化膜１２０４上に、シリコン窒化膜およびシリコン酸化膜を順次積層した後、シリコン窒化膜をスットパとするＣＭＰによって平坦化を行って、図１２Ｃに示すように、第２のシリコン窒化膜１２０５および第２のシリコン酸化膜１２０６を形成する。この第２のシリコン窒化膜１２０５は、第１のゲート電極１２０２上にある部分が露出し、第１のシリコン酸化膜１２０４上にある部分が第２のシリコン酸化膜１２０６で覆われている。また、上記第２のシリコン酸化膜１２０６は露出している。
【００２９】
次に、上記ストッパとして用いた第２のシリコン窒化膜１２０５の露出部のみを除去した後、第２のシリコン酸化膜１２０６を除去して、図１２Ｄに示すように、第１のシリコン酸化膜１２０４を覆う第２のシリコン窒化膜１２０５を露出させる。
【００３０】
次に、図１２Ｅに示すように、第１のゲート電極１２０２および第２のシリコン窒化膜１２０５上に第２のゲート電極１２０７を形成した後、第２のゲート電極１２０７上に所定のパターンの第１のフォトレジスト１２０８を形成する。
【００３１】
次に、上記第１のフォトレジスト１２０８をマスクとして、第２のゲート電極１２０７の一部をエッチングした後、第１のフォトレジスト１２０８を剥離する。そして、図１２Ｆに示すように、第２のゲート絶縁膜１２０９および第３のゲート電極１２１０を順次積層した後、第３のゲート電極１２１０上に所定のパターンの第２のフォトレジスト１２１１を形成する。また、上記第３のゲート電極１２１０は制御ゲートとして利用される。
【００３２】
以上の工程により、半導体素子形成領域１２１６の端部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする提案がなされている。
【００３３】
尚、上記提案は、不揮発性半導体記憶装置及びその製造方法を前提とし、第１のゲート電極１２０２と第２のゲート電極１２０７からなる浮遊ゲートの形成過程の製造方法を鑑みて提案されたものである。
【００３４】
しかしながら、特開平１１−７４５２７号公報および特開２００１−２７４３６７号公報のどちらの半導体装置も薄型化が困難であるという問題がある。
【００３５】
また、特開平１１−７４５２７号公報および特開２００１−２７４３６７号公報のどちらの半導体装置の製造方法も、製造工程数が多いという問題がある。
【特許文献１】特開２００４−２０７５６４号公報
【特許文献２】特開平１１−７４５２７号公報
【特許文献３】特開２００１−２７４３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
そこで、本発明の課題は、半導体素子形成領域の端部における電界集中を緩和し、半導体素子形成領域に形成した半導体素子のロールオフ特性の劣化を防止することができ、薄型化できて、しかも、悪戯に製造工程数を増加させない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３７】
上記課題を解決するため、本発明の半導体装置は、
半導体素子形成領域と、この半導体形成領域に隣接するトレンチ型素子分離領域とを有する半導体基板と、
上記トレンチ型素子分離領域のトレンチ内に充填されたシリコン酸化膜上に形成されていると共に、上記半導体素子形成領域上に形成されていない保護膜と、
上記半導体素子形成領域上および上記保護膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の側方に形成され、一部が上記保護膜上に位置するサイドウォールと
を備え、
上記保護膜のフッ酸含有薬液でのウェットエッチングレートは、上記シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さく、
上記保護膜の上面は、上記半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあることを特徴としている。
【００３８】
上記構成の半導体装置によれば、上記シリコン酸化膜上に形成された保護膜のフッ酸含有薬液でのウェットエッチングレートが、シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さいので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを防ぐことができる。
【００３９】
したがって、上記半導体素子形成領域の端部における電界集中、及び、半導体素子形成領域に形成する半導体素子のロールオフ特性の劣化を防止することができる。
【００４０】
また、上記保護膜の上面が半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【００４１】
また、上記トレンチ型素子分離領域の形成後において、トレンチ型素子分離領域のトレンチ内に充填されたシリコン酸化膜上に保護膜を形成することにより、後続工程で発生するシリコン酸化膜の膜減りを抑制することができる。
【００４２】
また、上記シリコン酸化膜の膜減りを抑制することができるので、ゲート電極が半導体基板側に向かって凸形状になり難い。
【００４３】
また、上記保護膜は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【００４４】
一実施形態の半導体装置では、
上記保護膜は上記シリコン酸化膜の一部上に形成されている。
【００４５】
上記実施形態の半導体装置によれば、上記保護膜はシリコン酸化膜の一部上に形成されているので、保護膜の材料が少なく済み、製造コストの増加を防ぐことができる。
【００４６】
一実施形態の半導体装置では、
上記保護膜がシリコン窒化膜またはシリコン酸窒化膜（ＳｉＯＮ）である。
【００４７】
上記実施形態の半導体装置によれば、上記保護膜がシリコン窒化膜またはシリコン酸窒化膜であるので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを確実に防ぐことができる。
【００４８】
一実施形態の半導体装置では、
上記保護膜の膜厚が１ｎｍから５０ｎｍの範囲内である。
【００４９】
上記実施形態の半導体装置によれば、上記保護膜の膜厚が１ｎｍから５０ｎｍの範囲内であるので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを確実に防ぐことができる。
【００５０】
本発明の半導体装置の製造方法は、
半導体基板に、半導体素子形成領域と、シリコン酸化膜が充填されたトレンチを有するトレンチ型素子分離領域とを形成する工程と、
上記シリコン酸化膜上に位置し、かつ、上記半導体素子形成領域上に位置しない保護膜を形成する工程と、
上記半導体素子形成領域の所定領域にイオン注入を行う工程と、
フッ酸含有薬液でのウェットエッチングを行って、上記半導体素子形成領域上および上記保護膜上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ゲート電極の側方に、一部が上記保護膜上に位置するサイドウォールを形成する工程と、
上記ゲート電極をマスクとして、または、フォトリソグラフィにより形成した所定形状のパターンをマスクとして、上記保護膜の一部を除去する工程と
を備え、
上記保護膜のフッ酸含有薬液でのウェットエッチングレートは、上記シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さく、
上記保護膜の上面は、上記半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあることを特徴としている。
【００５１】
上記構成の半導体装置の製造方法によれば、上記シリコン酸化膜上に形成された保護膜のフッ酸含有薬液でのウェットエッチングレートが、シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さいので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを防ぐことができる。
【００５２】
したがって、上記半導体素子形成領域の端部における電界集中、及び、半導体素子形成領域に形成する半導体素子のロールオフ特性の劣化を防止することができる。
【００５３】
また、上記保護膜の上面が半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【００５４】
また、上記トレンチ型素子分離領域の形成後において、トレンチ型素子分離領域のトレンチ内に充填されたシリコン酸化膜上に保護膜を形成することにより、後続工程で発生するシリコン酸化膜の膜減りを抑制することができる。
【００５５】
また、上記シリコン酸化膜の膜減りを抑制することができるので、ゲート電極が半導体基板側に向かって凸形状になり難い。
【００５６】
また、上記保護膜は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【００５７】
一実施形態の半導体装置の製造方法では、
上記保護膜はシリコン窒化膜またはシリコン酸窒化膜である。
【００５８】
上記実施形態の半導体装置の製造方法によれば、上記保護膜がシリコン窒化膜またはシリコン酸窒化膜であるので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを確実に防ぐことができる。
【００５９】
一実施形態の半導体装置の製造方法では、
上記保護膜の膜厚は１ｎｍから５０ｎｍの範囲内である。
【００６０】
上記実施形態の半導体装置の製造方法によれば、上記保護膜の膜厚が１ｎｍから５０ｎｍの範囲内であるので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを確実に防ぐことができる。
【００６１】
一実施形態の半導体装置の製造方法では、
上記シリコン酸化膜上に位置し、かつ、上記半導体素子形成領域上に位置しない上記保護膜は、上記トレンチ型素子分離を形成するために用いたマスクの反転パターンを用いて形成する。
【００６２】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜上に位置し、かつ、上記半導体素子形成領域上に位置する上記保護膜は、トレンチ型素子分離を形成するために用いたマスクの反転パターンを用いて形成するので、製造に用いるマスクの数の増加を抑えて、製造コストの増加を防ぐことができる。
【００６３】
一実施形態の半導体装置の製造方法では、
上記反転パターンの幅は１０μｍを越えている。
【００６４】
上記実施形態の半導体装置の製造方法によれば、上記反転パターンの幅は１０μｍを越えているので、その反転パターンによって幅が１０μｍを越える広域の素子分離領域のみに保護膜を残すことができる。
【発明の効果】
【００６５】
本発明の半導体装置によれば、シリコン酸化膜上に形成された保護膜のフッ酸含有薬液でのウェットエッチングレートが、シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さいので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを防ぐことができる。
【００６６】
したがって、上記半導体素子形成領域の端部における電界集中、及び、半導体素子形成領域に形成する半導体素子のロールオフ特性の劣化を防止することができる。
【００６７】
また、上記保護膜の上面が半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【００６８】
また、上記トレンチ型素子分離領域の形成後において、トレンチ型素子分離領域のトレンチ内に充填されたシリコン酸化膜上に保護膜を形成することにより、後続工程で発生するシリコン酸化膜の膜減りを抑制することができる。
【００６９】
また、上記シリコン酸化膜の膜減りを抑制することができるので、ゲート電極が半導体基板側に向かって凸形状になり難い。
【００７０】
また、上記保護膜は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【００７１】
本発明の半導体装置の製造方法によれば、シリコン酸化膜上に形成された保護膜のフッ酸含有薬液でのウェットエッチングレートが、シリコン酸化膜のフッ酸含有薬液でのウェットエッチングレートよりも小さいので、フッ酸含有薬液によるウェットエッチングレートでシリコン酸化膜が局所的に後退するのを防ぐことができる。
【００７２】
したがって、上記半導体素子形成領域の端部における電界集中、及び、半導体素子形成領域に形成する半導体素子のロールオフ特性の劣化を防止することができる。
【００７３】
また、上記保護膜の上面が半導体素子形成領域の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【００７４】
また、上記トレンチ型素子分離領域の形成後において、トレンチ型素子分離領域のトレンチ内に充填されたシリコン酸化膜上に保護膜を形成することにより、後続工程で発生するシリコン酸化膜の膜減りを抑制することができる。
【００７５】
また、上記シリコン酸化膜の膜減りを抑制することができるので、ゲート電極が半導体基板側に向かって凸形状になり難い。
【００７６】
また、上記保護膜は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【発明を実施するための最良の形態】
【００７７】
以下、本発明の半導体装置を図示の実施の形態により詳細に説明する。
【００７８】
（第１実施形態）
図５Ａは本発明の第１実施形態の製造途中の半導体装置の模式上面図である。
【００７９】
上記半導体装置は、半導体素子形成領域５１６と、トレンチ５１５内に充填されたシリコン酸化膜５０３からなるトレンチ型素子分離領域とを有する半導体基板５００を備えている。
【００８０】
上記半導体素子形成領域５１６およびシリコン酸化膜５０３上にはゲート電極５０７および第２のサイドウォール５１０が形成されている。
【００８１】
図５Ｂは図５ＡのＶＢ−ＶＢ線から見た模式断面図である。
【００８２】
上記シリコン酸化膜５０３からなるトレンチ型素子分離領域とゲート電極５０７の間には、シリコン窒化膜５０４およびゲート絶縁膜５０６が形成されている。このゲート絶縁膜５０６は、シリコン窒化膜５０４上から半導体素子形成領域５１６上に渡って延びている。尚、上記シリコン窒化膜５０４は保護膜の一例である。
【００８３】
上記シリコン窒化膜５０４は、半導体製造過程におけるシリコン酸化膜の除去やエッチングによる上記素子分離領域の膜減りを抑制するために配置したものであり、上記素子分離領域の端部の凹凸発生（素子分離領域の後退）によるゲート電極５０７との電界集中等を回避することができる。
【００８４】
また、上記シリコン窒化膜５０４の上面（図中上側の表面）は、半導体素子形成領域５１６の上面よりも高くなっている。
【００８５】
尚、上記シリコン窒化膜５０４以外でも、後続工程での熱処理に耐え得ることができる被膜で、且つ、フッ酸を含有する薬液でのウェットエッチングレートが『シリコン酸化膜＞上記被膜』の式に当てはまる膜であれば、シリコン窒化膜５０４の代わりとして用いても良い。
【００８６】
また、上記シリコン窒化膜５０４の膜厚は、半導体製造過程におけるシリコン酸化膜の除去やエッチングによってなくならない膜厚であれば良い。一般的な製造過程においては、シリコン窒化膜５０４は、１０ｎｍから５０ｎｍのシリコン酸化膜エッチングに晒されるので、それに耐え得る、つまり、シリコン窒化膜５０４がなくなって上記素子分離領域を露出させない膜厚であれば良い。具体的には、上記シリコン窒化膜５０４の膜厚は１ｎｍから５０ｎｍの範囲内であれば良い。
【００８７】
また、上記シリコン窒化膜５０４の上面（図中上側の表面）は、半導体素子形成領域５１６の上面に対して−５０ｎｍから５０ｎｍの間に位置させている。上記シリコン窒化膜５０４の上面の位置（高さ）の制御が必要な理由は、シリコン窒化膜５０４は上記素子分離領域の端部の凹状を抑制するものであり、シリコン窒化膜５０４自体によって半導体素子形成領域５１６の上面との凹凸を発生させてしまうと本末転倒となるためである。
【００８８】
更に、上記シリコン窒化膜５０４が、ゲート電極５０７同士の間に位置したり、半導体素子形成領域５１６上に存在したりすると、リーク電流や、トランジスタの特性変動が生じるため、そのような場所にシリコン窒化膜５０４を存在しないようにしている。
【００８９】
図５Ｃは図５ＡのＶＣ−ＶＣ線から見た模式断面図である。
【００９０】
上記半導体素子形成領域５１６上には、シリコン窒化膜５０４が形成されていなくて、ゲート絶縁膜５０６が形成されている。このゲート絶縁膜５０６上には、ゲート電極５０７と、このゲート電極５０７を挟む一対の第１のサイドウォール５０９とが形成されている。この第１サイドウォール５０９は電荷の保持する機能を有している。また、上記ゲート絶縁膜５０６および第１のサイドウォール５０９には第２のサイドウォール５１０が隣接している。
【００９１】
図５Ｄは上記第１実施形態の完成状態の半導体装置の模式断面図である。尚、図５Ｄの断面は図５Ｃの断面と同じ箇所の断面である。
【００９２】
上記半導体素子形成領域５１６には、ＬＤＤ（ライトドープドレイン）注入領域５１１と、このＬＤＤ注入領域５１１に隣接するＳＤ（ソースドレイン）注入領域５１２とが形成されている。このＳＤ注入領域５１２は、コンタクト５１３を介してメタル配線５１４に接続されている。上記ＬＤＤ注入領域５１１およびＳＤ注入領域５１２を含むトランジスタの基本特性に対してシリコン窒化膜５０４は何ら影響を与えない。
【００９３】
また、図５Ｄの５１７は層間絶縁膜である。
【００９４】
上記構成の半導体装置によれば、シリコン酸化膜５０３からなるトレンチ型素子分離領域上にシリコン窒化膜５０４を形成しているので、そのトレンチ型素子分離領域の端部における凹凸の発生を抑制できる。
【００９５】
したがって、上記半導体素子形成領域５１６の端部におけるゲート電極５０７の電界集中、及び、半導体素子形成領域５１６に形成するトランジスタのロールオフ特性の劣化を防ぐことができる。
【００９６】
また、上記シリコン窒化膜５０４の上面が半導体素子形成領域５１６の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【００９７】
また、上記シリコン酸化膜５０３の形成後において、シリコン酸化膜５０３上にシリコン窒化膜５０４を形成することにより、後続工程で発生するシリコン酸化膜５０３の膜減りを抑制することができる。
【００９８】
また、上記シリコン酸化膜５０３の膜減りを抑制することができるので、ゲート電極５０７が半導体基板５００側に向かって凸形状になり難い。
【００９９】
また、上記シリコン窒化膜５０４は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【０１００】
（第２実施形態）
図６Ａは本発明の第２実施形態の製造途中の半導体装置の模式上面図である。
【０１０１】
上記半導体装置は、半導体素子形成領域６１６と、トレンチ６１５ａ，６１５ｂ内に充填されたシリコン酸化膜６０３ａ，６０３ｂからなるトレンチ型素子分離領域とを有する半導体基板６００を備えている。
【０１０２】
上記半導体素子形成領域６１６およびシリコン酸化膜６０３ａ，６０３ｂ上にはゲート電極６０７および第２のサイドウォール６１０が配置されている。
【０１０３】
図６Ｂは図６ＡのVIＢ−VIＢ線から見た模式断面図である。
【０１０４】
上記シリコン酸化膜６０３ａからなる狭域のトレンチ型素子分離領域とゲート電極６０７との間には、ゲート絶縁膜６０６が形成されている。また、上記シリコン酸化膜６０３ｂからなる広域のトレンチ型素子分離領域とゲート電極６０７との間には、シリコン窒化膜６０４およびゲート絶縁膜６０６が形成されている。
【０１０５】
上記シリコン窒化膜６０４は、半導体製造過程におけるシリコン酸化膜の除去やエッチングによる上記広域の素子分離領域の膜減りを抑制するために配置したものであり、上記広域の素子分離領域の端部の凹凸発生（素子分離領域の後退）によるゲート電極６０７との電界集中等を回避することができる。
【０１０６】
また、上記シリコン窒化膜６０４の上面（図中上側の表面）は、半導体素子形成領域６１６の上面よりも高くなっている。
【０１０７】
上記シリコン酸化膜６０３ａからなる狭域のトレンチ型素子分離領域の幅が１０μｍ以下であるので、そのシリコン酸化膜６０３ａ上にシリコン窒化膜６０４を形成していない。これは、半導体製造過程のＳＴＩのＣＭＰ工程において、上記広域のトレンチ型素子分離領域の素子分離膜厚よりも上記狭域のトレンチ型素子分離領域の素子分離膜厚を厚くできるためで、この特性を利用したものである。更に、上記広域のトレンチ型素子分離領域上のシリコン窒化膜６０４であれば半導体素子形成領域６１６とのアライメントマージンも確保し易く、チップサイズの増加を抑制できるためである。
【０１０８】
尚、上記シリコン窒化膜６０４以外でも、後続工程での熱処理に耐え得ることができる被膜で、且つ、フッ酸を含有する薬液でのウェットエッチングレートが『シリコン酸化膜＞上記被膜』の式に当てはまる膜であれば良い。
【０１０９】
また、上記シリコン窒化膜６０４の膜厚は、半導体製造過程におけるシリコン酸化膜の除去やエッチングによってなくならない膜厚があれば良い。一般的な製造過程においては、シリコン窒化膜６０４は、１０ｎｍから５０ｎｍのシリコン酸化膜エッチングに晒されるので、それに耐え得る、つまり、シリコン窒化膜６０４がなくなって、シリコン酸化膜６０３ｂからなる広域のトレンチ型素子分離領域を露出させない膜厚であれば良い。具体的には、上記シリコン窒化膜６０４は、１ｎｍから５０ｎｍの膜厚で形成すれば良い。
【０１１０】
また、上記シリコン窒化膜６０４の上面（図中上側の表面）は、半導体素子形成領域６１６の上面に対して−５０ｎｍから５０ｎｍの間に位置させる。何故なら、上記シリコン窒化膜６０４は、上記広域のトレンチ型素子分離領域の凹状を抑制するものであり、シリコン窒化膜６０４自体によって半導体素子形成領域６１６の上面との凹凸を発生させてしまうと本末転倒となるためである。
【０１１１】
更に、上記シリコン窒化膜６０４が、ゲート電極６０７同士の間に位置したり、半導体素子形成領域６１６上に存在すると、リーク電流や、トランジスタの特性変動が生じるため、取り除く必要があり、そのような場所にシリコン窒化膜６０４を存在しないようにしている。
【０１１２】
図６Ｃは図６ＡのVIＣ−VIＣ線から見た模式断面図である。
【０１１３】
上記半導体素子形成領域６１６上には、シリコン窒化膜６０４が形成されていなくて、ゲート絶縁膜６０６が形成されている。このゲート絶縁膜６０６上には、ゲート電極６０７と、このゲート電極６０７を挟む一対の第１のサイドウォール６０９とが形成されている。この第１のサイドウォール６０９は電荷の保持する機能を有している。また、上記ゲート絶縁膜６０６および第１のサイドウォール６０９には第２のサイドウォール６１０が隣接している。
【０１１４】
図６Ｄは上記第２実施形態の完成状態の半導体装置の模式断面図である。尚、図６Ｄの断面は図６Ｃの断面と同じ箇所の断面である。
【０１１５】
上記半導体素子形成領域６１６には、ＬＤＤ注入領域６１１と、このＬＤＤ注入領域６１１に隣接するＳＤ注入領域６１２とが形成されている。このＳＤ注入領域６１２は、コンタクト６１３を介してメタル配線６１４に接続されている。上記ＬＤＤ注入領域６１１およびＳＤ注入領域６１２を含むトランジスタの基本特性に対してシリコン窒化膜６０４は何ら影響を与えない。
【０１１６】
また、図６Ｄの６１７は層間絶縁膜である。
【０１１７】
上記構成の半導体装置によれば、シリコン酸化膜６０３ｂからなる広域のトレンチ型素子分離領域上にシリコン窒化膜６０４を形成しているので、そのトレンチ型素子分離領域の端部における凹凸の発生を抑制できる。
【０１１８】
したがって、上記半導体素子形成領域６１６の端部におけるゲート電極６０７の電界集中、及び、半導体素子形成領域６１６に形成するトランジスタのロールオフ特性の劣化を防ぐことができる。
【０１１９】
また、上記シリコン窒化膜６０４の上面が半導体素子形成領域６１６の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【０１２０】
また、上記シリコン酸化膜６０３ｂの形成後において、シリコン酸化膜６０３ｂ上にシリコン窒化膜６０４を形成することにより、後続工程で発生するシリコン酸化膜６０３ｂの膜減りを抑制することができる。
【０１２１】
また、上記シリコン酸化膜６０３ｂの膜減りを抑制することができるので、ゲート電極６０７が半導体基板６００側に向かって凸形状になり難い。
【０１２２】
また、上記シリコン窒化膜６０４は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【０１２３】
（第３実施形態）
図７Ａは本発明の第３実施形態の製造途中の半導体装置の模式上面図である。
【０１２４】
上記半導体装置は、半導体素子形成領域７１６と、第２のシリコン酸化膜７０３からなるトレンチ型素子分離領域とを有する半導体基板７００を備えている。
【０１２５】
上記半導体素子形成領域７１６および第２のシリコン酸化膜７０３上にはゲート電極７０７および第２のサイドウォール７１０が形成されている。
【０１２６】
図７Ｂは図７ＡのVIIＢ−VIIＢ線から見た模式断面図である。
【０１２７】
上記第２のシリコン酸化膜７０３からなるトレンチ型素子分離領域とゲート電極７０７の間には、シリコン窒化膜７０４およびゲート絶縁膜７０６が形成されている。このゲート絶縁膜７０６は、シリコン窒化膜７０４上から半導体素子形成領域７１６上に渡って延びている。
【０１２８】
上記シリコン窒化膜７０４は、半導体製造過程におけるシリコン酸化膜の除去やエッチングによる上記素子分離領域の膜減りを抑制するために配置したものであり、上記素子分離領域の端部の凹凸発生（素子分離領域の後退）によるゲート電極７０７との電界集中等を回避することができる。
【０１２９】
また、上記シリコン窒化膜７０４の上面（図中上側の表面）は、半導体素子形成領域７１６の上面と略同じ高さとなっている。つまり、上記シリコン窒化膜７０４の上面と半導体素子形成領域７１６の上面とが、略同一平面に含まれるようにする。
【０１３０】
尚、上記シリコン窒化膜７０４以外でも、後続工程での熱処理に耐え得ることができる被膜で、且つ、フッ酸を含有する薬液でのウェットエッチングレートが『シリコン酸化膜＞上記被膜』の式に当てはまる膜であれば、シリコン窒化膜７０４の代わりとして用いても良い。
【０１３１】
また、上記シリコン窒化膜７０４の膜厚は、半導体製造過程におけるシリコン酸化膜の除去やエッチングによってなくならない膜厚であれば良い。一般的な製造過程においては、シリコン窒化膜７０４は、１０ｎｍから５０ｎｍのシリコン酸化膜エッチングに晒されるので、それに耐え得る、つまり、シリコン窒化膜７０４がなくなって上記素子分離領域を露出させない膜厚であれば良い。具体的には、上記シリコン窒化膜７０４の膜厚は１ｎｍから５０ｎｍの範囲内であれば良い。
【０１３２】
また、上記シリコン窒化膜７０４の上面は、半導体素子形成領域７１６の上面に対して−５０ｎｍから５０ｎｍの間に位置させる。上記シリコン窒化膜７０４の上面の位置（高さ）の制御が必要な理由は、シリコン窒化膜７０４は上記素子分離領域の端部の凹状を抑制するものであり、シリコン窒化膜７０４自体によって半導体素子形成領域７１６の上面との凹凸を発生させてしまうと本末転倒となるためである。
【０１３３】
更に、上記シリコン窒化膜７０４が、ゲート電極７０７同士の間に位置したり、半導体素子形成領域７１６上に存在したりすると、リーク電流や、トランジスタの特性変動が生じるため、そのような場所にシリコン窒化膜７０４を存在しないようにしている。
【０１３４】
図７Ｃは図７ＡのVIIＣ−VIIＣ線から見た模式断面図である。
【０１３５】
上記半導体素子形成領域７１６上には、シリコン窒化膜７０４が形成されていなくて、ゲート絶縁膜７０６が形成されている。このゲート絶縁膜７０６上には、ゲート電極７０７と、このゲート電極７０７を挟む一対の第１のサイドウォール７０９とが形成されている。この第１のサイドウォール７０９は電荷の保持する機能を有している。また、上記ゲート絶縁膜７０６および第１のサイドウォール７０９には第２のサイドウォール７１０が隣接している。
【０１３６】
図７Ｄは上記第３実施形態の完成状態の半導体装置の模式断面図である。尚、図７Ｄの断面は図７Ｃの断面と同じ箇所の断面である。
【０１３７】
上記半導体素子形成領域７１６には、ＬＤＤ（ライトドープドレイン）注入領域５１１と、このＬＤＤ注入領域７１１に隣接するＳＤ注入領域７１２とが形成されている。このＳＤ注入領域７１２は、コンタクト７１３を介してメタル配線７１４に接続されている。上記ＬＤＤ注入領域７１１およびＳＤ注入領域７１２を含むトランジスタの基本特性に対してシリコン窒化膜７０４は何ら影響を与えない。
【０１３８】
また、図７Ｄの５１７は層間絶縁膜である。
【０１３９】
上記構成の半導体装置によれば、シリコン酸化膜７０３からなるトレンチ型素子分離領域上にシリコン窒化膜７０４を形成しているので、そのトレンチ型素子分離領域の端部における凹凸の発生を抑制できる。
【０１４０】
したがって、上記半導体素子形成領域７１６の端部におけるゲート電極７０７の電界集中、及び、半導体素子形成領域７１６に形成するトランジスタのロールオフ特性の劣化を防ぐことができる。
【０１４１】
また、上記シリコン窒化膜７０４の上面が半導体素子形成領域７１６の表面に対して５０ｎｍ低い位置から５０ｎｍ高い位置までの間にあるので、薄型化することができる。
【０１４２】
また、上記シリコン酸化膜７０３の形成後において、シリコン酸化膜７０３上にシリコン窒化膜７０４を形成することにより、後続工程で発生するシリコン酸化膜７０３の膜減りを抑制することができる。
【０１４３】
また、上記シリコン酸化膜７０３の膜減りを抑制することができるので、ゲート電極７０７が半導体基板７００側に向かって凸形状になり難い。
【０１４４】
また、上記シリコン窒化膜７０４は後続工程中に存在するエッチングの一過程で不要領域を取り除くことができるので、工程増加は形成時のみに抑えることができる。
【０１４５】
（第４実施形態）
図１Ａ〜図１Ｉは本発明の第４実施形態の半導体装置の製造方法を説明するための模式断面図である。
【０１４６】
上記半導体装置の製造方法では、まず、図示してないが、半導体基板の表面上に、厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜を熱酸化により形成し、シリコン酸化膜上に、厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍのシリコン窒化膜をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：減圧化学蒸気堆積）により形成する。
【０１４７】
次に、上記シリコン窒化膜上に所定のレジストパターンを形成し、このレジストパターンをエッチングマスクとして用いて、半導体基板、シリコン酸化膜およびシリコン窒化膜をエッチングした後、レジストパターンを除去する。その結果、図１Ａに示すように、半導体素子形成領域１１６を有する半導体基板１００と、シリコン酸化膜１０１と、シリコン窒化膜１０２とが得られる。この半導体基板１００には、１６０〜５００ｎｍ、例えば深さ３００ｎｍエッチングされてトレンチ１１５が形成されている。
【０１４８】
尚、上記レジストパターンの除去は、シリコン窒化膜およびシリコン酸化膜をエッチングした後に行って、パターニングされたシリコン窒化膜１０２およびシリコン酸化膜１０１をエッチングマスクに用いて、半導体基板をエッチングすることでトレンチ１１５を形成しても構わない。
【０１４９】
次に、図示していないが、露出した半導体基板１００表面とシリコン窒化膜１０２表面に厚さ１〜３０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜をラジカル酸化法により形成する。
【０１５０】
上記シリコン酸化膜の形成は、通常の熱酸化法を用いて半導体基板１００表面のみを酸化しても良く、その後にＬＰＣＶＤ法を用いて上記シリコン酸化膜とシリコン窒化膜１０２の両表面を覆うように形成してもよい。
【０１５１】
次に、上記シリコン酸化膜上に、厚さ４１０〜５１０ｎｍ、例えば厚さ４５０ｎｍのシリコン酸化膜１０３をＨＤＰＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学蒸気堆積）法により形成する。
【０１５２】
次に、上記シリコン酸化膜１０３をＣＭＰによって研磨し、図１Ｂに示すように、シリコン窒化膜１０２の表面を露出させる。
【０１５３】
次に、例えばフッ酸を含有する薬液によるウェットエッチングによって、シリコン酸化膜１０３を後退させ、図１Ｃに示すように、半導体基板１００の表面（半導体素子形成領域１１６の上面）とシリコン酸化膜１０３の上面との高さを略等しくする。つまり、上記半導体基板１００の表面とシリコン酸化膜１０３の上面とが、略同一平面に含まれるようにする。
【０１５４】
次に、例えば加熱燐酸（Ｈ３ＰＯ４）を用いてシリコン窒化膜１０２を除去した後、例えばフッ酸を含有する薬液によるウェットエッチングでシリコン酸化膜１０１を除去して、図１Ｄに示すように、ＬＰＣＶＤ法を用いて厚さ１〜５０ｎｍ、例えば１０ｎｍのシリコン窒化膜１０４を形成する。
【０１５５】
尚、上記シリコン窒化膜１０４の形成法はＬＰＣＶＤ法に限るものでなく、半導体基板１００の表面のみを被覆するＣＶＤ膜でも良い。また、上記シリコン窒化膜１０４の代わりにＳｉＯＮ膜等を用いても構わない。要は、後続工程での熱処理に耐え得ることができる被膜で、且つ、フッ酸を含有する薬液でのウェットエッチングレートが、『シリコン酸化膜＞上記被膜』の式に当てはまれば、その被膜をシリコン窒化膜１０４の代わりに用いても良い。
【０１５６】
また、図示していないが、シリコン窒化膜１０４を形成する前に、シリコン酸化膜を被覆しておいても良い。
【０１５７】
次に、上記シリコン窒化膜１０２およびシリコン酸化膜１０１を形成するために用いたレジストパターンの反転パターンでレジストパターン１０５を形成する。
【０１５８】
上記レジストパターン１０５は、上記シリコン窒化膜１０２およびシリコン酸化膜１０１を形成するために用いたレジストパターンの反転パターンそのものでなくても良く、その反転パターンから１０μｍ幅以下となる残しパターンを除去したものでも良い。何故なら、図４Ａから図４Ｃに示すような特徴がＳＴＩ形成時にあり、この特徴を利用することが可能なためである。
【０１５９】
図４Ａは、トレンチ形成後にＨＤＰＣＶＤ法によりシリコン酸化膜４０３を被覆した状態を示す模式断面図である。
【０１６０】
上記ＨＤＰＣＶＤ法による成膜の特徴として、トレンチ内の埋め込みに優れること、被膜前の凹凸形状（疎密依存やサイズ）を転写することが挙げられる。
【０１６１】
尚、図４Ａにおいて、４０１はシリコン酸化膜、４０２はシリコン窒化膜である。
【０１６２】
図４Ｂは、ＣＭＰによる平坦化を終えた状態を示す模式断面図である。
【０１６３】
ＳＴＩ形成時に用いるＣＭＰの特徴としては、シリコン酸化膜４０３の凸部を最初に研磨して平坦性を得、シリコン窒化膜４０２をストッパーや終点検出膜として利用し、研磨を終えることである。
【０１６４】
図４Ｃは、トレンチ形成のためのマスク及びＣＭＰ工程でストッパーとして用いたシリコン窒化膜４０２とシリコン酸化膜４０１を除去した状態を示す模式断面図である。
【０１６５】
図４Ａ、図４Ｂおよび図４Ｃにおいて、破線で囲んだ部分Ａ１には、半導体素子形成領域の端部（隣が広い素子分離領域）がある。
【０１６６】
先に、述べたＨＤＰＣＶＤとＣＭＰの特徴により、素子形成領域と素子分離領域の密集する部分Ａ１の左部が、Ａ１右部（広い素子分離領域）よりも素子分離の膜厚が厚くなる。ここで素子形成領域と素子分離領域の密集する部分Ａ１の左部の素子分離の膜厚を後の犠牲酸化膜除去で後退する量（膜厚）を予め見込んでＳＴＩを形成しても良い。そしてフッ酸を含有する薬液でのウェットエッチングレートがシリコン酸化膜よりも小さくなる膜、例えばシリコン窒化膜４０４の被覆後、部分Ａ１の右部（広い素子分離領域）に対してのみにその膜を残すようにすれば良い。この膜を残す、残さない閾値は１０μｍであり、図１０に示すような素子分離領域の幅が広くなるに従って素子分離膜厚が薄くなるという、ＳＴＩのＣＭＰの傾向が一般的に知られている。
【０１６７】
この傾向を利用して、部分Ａ１の左部は後続工程による素子分離膜厚の後退量を予め見込んだ状態で研磨を終え、図４Ｄのように反転パターンを配置せずにシリコン窒化膜４０４をエッチングする。このようにすればトレンチの微細パターン上に微細な反転マスク（レジスト）を形成する必要がなく、またトレンチと反転マスクとのアライメントマージンも不要となる。
【０１６８】
一方、上記部分Ａ１の右部（広い素子分離領域）は後続工程による素子分離膜厚の後退をシリコン窒化膜４０４によって阻止することが可能となる。これによって素子分離領域の幅に依存していた素子分離膜厚のバラツキを低減させることが可能になる。また広い素子分離領域にのみに反転パターンを配置できるため各個のアライメントマージン確保によるチップ面積の増大を大幅に抑えることができ、更には反転パターンを小さめにリサイズすることによって、アライメントマージンをリサイズ内に加味させることも可能である。
【０１６９】
図１Ｄに示す状態にした後、ＲＩＥ法（Reactive Ion Etching：反応性イオンエッチング）を用いてシリコン窒化膜１０４をエッチングして、レジストパターン１０５を除去して、図１Ｅに示すように、半導体素子形成領域１１６の上面を露出させる。
【０１７０】
次に、犠牲酸化膜の形成とこの犠牲酸化膜の除去とを幾度か繰り返して行った後、図１Ｆに示すように、ゲート酸化膜１０６およびゲート電極１０７を順次積層して、ゲート電極１０７上に所定のレジストパターン１０８を形成する。図１Ｆに示したゲート電極１０７では、シリコン窒化膜１０４によって凸の段差を有している。これは先の図１Ｃの工程において、シリコン酸化膜１０３を後退させる際に半導体基板１００表面とシリコン酸化膜１０３の上面の高さを等しくしたためである。上記ゲート電極１０７の凸の段差をなくすためには、先の図１Ｃの工程におけるシリコン酸化膜１０３の後退量にシリコン窒化膜１０４の膜厚分を加味しておけば良い。このようにすれば、上記ゲート電極１０７を加工する際の半導体基板１００上全体でのフラットネスを極めて小さいものにすることができ、微細パターンのゲート電極１０７を加工し易くなる。一例としては、上記シリコン窒化膜１０４を５０ｎｍの膜厚で被覆するのであれば、先の図１Ｃの工程におけるシリコン酸化膜１０３の後退量を半導体基板１００の表面よりも５０ｎｍ後退させた量で見積れば良い。また逆に、広域の素子分離領域で発生する膜減りを極力抑制するためには、先の図１Ｃの工程におけるシリコン酸化膜１０３の後退量をなくしても良い。
【０１７１】
次に、ＲＩＥ法を用いてゲート酸化膜１０６およびゲート電極１０７をエッチングし、レジストパターン１０８を除去して、図１Ｇに示すように、所定形状のゲート酸化膜１０６およびゲート電極１０７を得る。
【０１７２】
次に、図示していないが、ＬＤＤ形成のためのフォトリソグラフィとイオン注入、また、このイオン注入のマスクとして用いたレジストの除去工程等が行われる。このレジスト除去の際にイオン注入によって生じたデポ物の除去も併せて行われ、フッ酸を含有する薬液が使用されることがある。近年ではフッ酸含有薬液からフッ素系ガスを用いたドライ剥離への変更も行われているが、半導体基板１００は何れにしてもフッ酸やフッ素に晒されてしまうので、シリコン窒化膜１０４がない場合にはシリコン酸化膜１０３の後退が起きる。これに対して本法ではシリコン窒化膜１０４がマスク材となり、シリコン酸化膜１０３の後退を防止できる。
【０１７３】
次に、図１Ｈに示す第１のサイドウォール１０９を形成するための膜でゲート電極１０７を被覆した後に、エッチバックを行って、第１のサイドウォール１０９を得る。このサイドウォール１０９は電荷の保持する機能を有している。図１Ｈ中では本工程のエッチバックでシリコン窒化膜１０４を併せてエッチングしているが、後工程である図１Ｉの工程において、シリコン窒化膜１０４をエッチングしても良く、また、フォトリソグラフィにより所定のレジストパターンを形成した後にエッチングを行っても良い。
【０１７４】
図３に、上記シリコン窒化膜１０４をエッチバックせずに残した状態の模式上面図を示す。
【０１７５】
上記シリコン窒化膜１０４をエッチバックせずに残した場合、半導体素子の動作時を想定すると、図中上側のゲート電極１０７への電圧の印加によって、ゲート電極１０７と、このゲート電極１０７下に位置シリコン窒化膜１０４との間で容量が発生する。そして蓄積された電荷は、図中下側のゲート電極１０７に影響を与え、図中下側のゲート電極１０７の電位を変動させてしまい、半導体素子の誤動作を引き起こす。このため、上記ゲート電極１０７間のシリコン窒化膜１０４を切断する必要があり、これに対して本法ではサイドウォールのエッチバック工程において、シリコン窒化膜１０４を併せてエッチングしている。
【０１７６】
図１Ｈに示す状態にした後、図１Ｉに示す第２のサイドウォール１１０を形成するための膜でゲート電極１０７を被覆して、エッチバックを行って、第２のサイドウォール１１０を得る。ここで形成するサイドウォールは一般的に、サリサイド形成前の保護膜として用いられる。先にも述べたように本工程でシリコン窒化膜１０４をエッチングしても良い。例えば本工程の第２のサイドウォール１１０となる膜を被覆する前に、ソース領域やドレイン領域を形成するためのフォトリソグラフィとイオン注入、また、このイオン注入のマスクとして用いたレジストの除去工程等が行われる。そのレジスト除去の際にイオン注入によって生じたデポ物の除去も併せて行われ、フッ酸を含有する薬液が使用されることがある。近年ではフッ酸含有薬液からフッ素系ガスを用いたドライ剥離への変更も行われているが、何れにしてもフッ酸やフッ素に晒されてしまうので、シリコン窒化膜１０４がない場合にはシリコン酸化膜１０３の後退が起きる。これに対して本法ではシリコン窒化膜１０４がマスク材となり、シリコン酸化膜１０３の後退を防止できる。
【０１７７】
以上、本発明の第４実施形態について説明した。この第４実施形態によれば、従来例の課題である図８の円Ｂ２または図９Ｄの円ＢＣ内に図示するような局所的なゲート電極の落ち込みがなく、図４Ｅの円Ｂ１に図示するような形状を得ることができ、これによって半導体素子形成領域１１６の端部における電界集中を緩和できる。
【０１７８】
また、図８の円Ｃ２内に図示するような広域のトレンチ型素子分離領域で特異的に発生する膜減りを、図４Ｅの円Ｃ１内に図示する程度に抑制することができ、結果的に素子分離膜厚のバラツキを抑制することができる。そしてフィールド耐圧の劣化やフィールドトランジスタのＶｔ変動を抑制することが可能となる。
【０１７９】
尚、上記トレンチ型素子分離領域で発生する膜減りの抑制量は各個の条件により異なるため定量化できないが、一度後退した膜を熱酸化等によって同等の膜厚までに復元させることは難しい。ＣＶＤ法等では容易に同等の膜厚までに復元させることは可能だが、素子分離領域間の膜厚バラツキを解消することはできず、後退を起こさないことが望まれる。
【０１８０】
また、図４において、４０６はゲート絶縁膜、４０７はゲート電極、４０９は第１のサイドウォール、４１０は第２のサイドウォールである。
【０１８１】
また、図８において、８００は半導体基板、８０３はトレンチ型素子分離領域となるシリコン酸化膜、８０６はゲート絶縁膜、８０７はゲート電極、８０９は第１のサイドウォール、８１０は第２のサイドウォールである。
【０１８２】
（第５実施形態）
図２Ａ〜図２Ｉは本発明の第５実施形態の半導体装置の製造方法を説明するための模式断面図である。
【０１８３】
上記半導体装置の製造方法では、まず、図示してないが、半導体基板の表面上に、厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜を熱酸化により形成し、シリコン酸化膜上に、厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍのシリコン窒化膜をＬＰＣＶＤにより形成する。
【０１８４】
次に、上記シリコン窒化膜上に所定のレジストパターンを形成し、このレジストパターンをエッチングマスクとして用いて、半導体基板、シリコン酸化膜およびシリコン窒化膜をエッチングした後、レジストパターンを除去する。その結果、図２Ａに示すように、半導体素子形成領域２１６を有する半導体基板２００と、シリコン酸化膜２０１と、シリコン窒化膜２０２とが得られる。この半導体基板２００には、１６０〜５００ｎｍ、例えば深さ３００ｎｍエッチングされてトレンチ２１５が形成されている。
【０１８５】
尚、上記レジストパターンの除去は、シリコン窒化膜およびシリコン酸化膜をエッチングした後に行って、パターニングされたシリコン窒化膜２０２およびシリコン酸化膜２０１をエッチングマスクに用いて、半導体基板をエッチングすることでトレンチ２１５を形成しても構わない。
【０１８６】
次に、図示していないが、露出した半導体基板２００表面とシリコン窒化膜２０２表面に厚さ１〜３０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜をラジカル酸化法により形成する。
【０１８７】
上記シリコン酸化膜の形成は、通常の熱酸化法を用いて半導体基板２００表面のみを酸化しても良く、その後にＬＰＣＶＤ法を用いて上記シリコン酸化膜とシリコン窒化膜１０２の両表面を覆うように形成してもよい。
【０１８８】
次に、上記シリコン酸化膜上に、厚さ４１０〜５１０ｎｍ、例えば厚さ４５０ｎｍのシリコン酸化膜２０３をＨＤＰＣＶＤ法により形成する。
【０１８９】
次に、上記シリコン酸化膜２０３をＣＭＰによって研磨し、図２Ｂに示すように、シリコン窒化膜２０２の表面を露出させる。
【０１９０】
次に、例えばフッ酸を含有する薬液によるウェットエッチングによって、シリコン酸化膜２０３を後退させ、図２Ｃに示すように、半導体基板２００の表面（半導体素子形成領域２１６の上面）に対してシリコン酸化膜２０３の上面を１〜５０ｎｍ、例えば１０ｎｍ低くして、半導体基板２００の表面とシリコン酸化膜２０３の上面との間に段差を生じさせる。
【０１９１】
次に、上記シリコン窒化膜２０２を例えば加熱燐酸（Ｈ３ＰＯ４を用いて除去した後、シリコン酸化膜２０１を例えばフッ酸を含有する薬液によるウェットエッチングを用いて除去して、図２Ｄに示すように、ＬＰＣＶＤ法を用いて厚さ１〜５０ｎｍ、例えば１５ｎｍのシリコン窒化膜２０４を形成する。このシリコン窒化膜２０４は、半導体基板２００の表面とシリコン酸化膜２０３の上面とを覆っている。
【０１９２】
尚、上記シリコン窒化膜２０４の形成法は、ＬＰＣＶＤ法に限るものでなく、半導体基板２００の表面にのみ被覆されるＣＶＤ膜でも良い。また、上記シリコン窒化膜２０４の代わりにＳｉＯＮ膜等を形成してもよい。要は、後続工程での熱処理に耐え得ることができる被膜で、且つ、フッ酸を含有する薬液でのウェットエッチングレート比が、『シリコン酸化膜＞上記被膜』の式に当てはまれば、その被膜をシリコン窒化膜２０４の代わりに用いても良い。
【０１９３】
また、図示していないが、シリコン窒化膜２０４を被覆する前に、シリコン酸化膜を被覆しておいても良い。
【０１９４】
次に、ＣＭＰを用いてシリコン窒化膜２０４を研磨して、図２Ｅに示すように、半導体素子形成領域２１６の上面を露出させる。これにより、上記半導体素子形成領域２１６の上面と、シリコン酸化膜２０３上に残ったシリコン窒化膜２０４の上面とが、略面一となる。このよう状態をＣＭＰで得られるのは、図２Ｃに示す状態になるようにウェットエッチングを制御したからである。つまり、図２Ｃの工程において、シリコン酸化膜２０３を後退させる際に、半導体素子形成領域２１６よりもシリコン酸化膜２０３の上面を低くした理由はここにある。
【０１９５】
上記ＣＭＰは基本的に、凸部を研磨して平坦化を行うものであり、トレンチ２１５に充填されたシリコン酸化膜２０３の上面にシリコン窒化膜２０４を残すためには、シリコン窒化膜２０４が凹部を形成するようにしておく必要がある。
【０１９６】
また、上記半導体素子形成領域２１６上のシリコン窒化膜２０４を完全に取り除く（研磨する）にはオーバー研磨が必要であるため、このオーバー研磨量を見越した膜厚でシリコン窒化膜２０４を被覆することが望ましい。
【０１９７】
また、上記オーバー研磨による半導体素子形成領域２１６の上面へのダメージや終点検出の観点から、シリコン窒化膜２０４を被覆する前に、シリコン酸化膜を被覆しておくことが望ましい。
【０１９８】
次に、犠牲酸化膜の形成とこの犠牲酸化膜の除去とを幾度か繰り返して行った後、図２Ｆに示すように、ゲート酸化膜２０６およびゲート電極２０７を順次積層して、ゲート電極２０７上に所定のレジストパターン２０８を形成する。
【０１９９】
次に、ＲＩＥ法を用いてゲート酸化膜２０６およびゲート電極２０７をエッチングし、レジストパターン２０８を除去して、図２Ｇに示すように、所定形状のゲート酸化膜２０６およびゲート電極２０７が得られる。
【０２００】
次に、図示していないが、ＬＤＤ形成のためのフォトリソグラフィとイオン注入、また、このイオン注入のマスクとして用いたレジストの除去工程等が行われる。
このレジスト除去の際にイオン注入によって生じたデポ物の除去も併せて行われ、フッ酸を含有する薬液が使用されることがある。近年ではフッ酸含有薬液からフッ素系ガスを用いたドライ剥離への変更も行われているが、半導体基板２００は何れにしてもフッ酸やフッ素に晒されてしまうので、シリコン窒化膜２０４がない場合にはシリコン酸化膜２０３の後退が起きる。これに対して本法ではシリコン窒化膜２０４がマスク材となり、シリコン酸化膜２０３の後退を防止できる。
【０２０１】
次に、図２Ｈに示す第１のサイドウォール２０９を形成するための膜でゲート電極２０７を被覆した後、エッチバックを行って、第１のサイドウォール２０９を得る。この第１のサイドウォール２０９は電荷の保持する機能を有している。図２Ｈ中では本工程のエッチバックでシリコン窒化膜２０４を併せてエッチングしているが、後続である図２Ｉの工程において、シリコン窒化膜２０４をエッチングしても良く、また、フォトリソグラフィにより所定のレジストパターンを形成した後にエッチングを行っても良い。
【０２０２】
上記シリコン窒化膜２０４をエッチバックせずに残した場合、半導体素子の動作時を想定すると、図中上側のゲート電極２０７への電圧の印加によって、ゲート電極２０７と、このゲート電極２０７下に位置シリコン窒化膜２０４との間で容量が発生する。そして蓄積された電荷は、図中下側のゲート電極２０７に影響を与え、図中下側のゲート電極２０７の電位を変動させてしまい、半導体素子の誤動作を引き起こす。このため、上記第４実施形態と同様に、上記ゲート電極２０７間のシリコン窒化膜２０４を切断する必要があり、これに対して本法ではサイドウォールのエッチバック工程において、シリコン窒化膜２０４を併せてエッチングしている。
【０２０３】
図２Ｈに示す状態にした後、図２Ｉに示す第２のサイドウォール２１０を形成するための膜でゲート電極２０７を被覆して、エッチバックを行って、２のサイドウォール２１０を得る。
【０２０４】
次に、図２Ｉは、上記工程後にゲート電極２０７へ第２のサイドウォールとなる膜を被覆した後に、エッチバックを行った状態である。ここで形成するサイドウォールは一般的に、サリサイド形成前の保護膜として用いられる。先にも述べたように本工程でシリコン窒化膜２０４をエッチングしても良い。例えば本工程の第２のサイドウォールとなる膜を被覆する前に、ソース領域やドレイン領域を形成するためのフォトリソグラフィとイオン注入、また、このイオン注入のマスクとして用いたレジストの除去工程等が行われる。そのレジスト除去の際にイオン注入によって生じたデポ物の除去も併せて行われ、フッ酸を含有する薬液が使用されることがある。近年ではフッ酸含有薬液からフッ素系ガスを用いたドライ剥離への変更も行われているが、何れにしてもフッ酸やフッ素に晒されてしまうので、シリコン窒化膜２０４がない場合にはシリコン酸化膜２０３の後退が起きる。これに対して本法ではシリコン窒化膜２０４がマスク材となり、シリコン酸化膜２０３の後退を防止できる。
【０２０５】
以上、本発明の第３実施形態について説明した。この第３実施形態によれば、従来例の課題である図８の円Ｂ２または図９Ｄの円ＢＣ内に図示するような局所的なゲート電極の落ち込みがなく、殆どまっ平らな形状を得ることができ、これによって半導体素子形成領域２１６の端部における電界集中を緩和できる。
【０２０６】
また、図８の円Ｃ２内に図示するような広域のトレンチ型素子分離領域で特異的に発生する膜減りを、図４Ｅの円Ｃ１内に図示する程度に抑制することができ、結果的に素子分離膜厚のバラツキを抑制することができる。そしてフィールド耐圧の劣化やフィールドトランジスタのＶｔ変動を抑制することが可能となる。
【０２０７】
尚、上記トレンチ型素子分離領域で発生する膜減りの抑制量は各個の条件により異なるため定量化できないが、一度後退した膜を熱酸化等によって同等の膜厚までに復元させることは難しい。ＣＶＤ法等では容易に同等の膜厚までに復元させることは可能だが、素子分離領域間の膜厚バラツキを解消することはできず、後退を起こさないことが望まれる。
【０２０８】
以上、本発明者によってなされた発明を第１〜第５実施形態に基づき説明したが、本発明は上記第１〜第５実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、半導体素子形成領域に例えばＭＯＳ（金属酸化膜半導体）トランジスタを形成しても良いし、トレンチ型素子分離領域上にシリコン窒化膜を形成する代わりに、トレンチ型素子分離領域上にシリコン酸窒化膜を形成しても良い。
【図面の簡単な説明】
【０２０９】
【図１Ａ】図１Ａは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｂ】図１Ｂは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｃ】図１Ｃは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｄ】図１Ｄは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｅ】図１Ｅは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｆ】図１Ｆは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｇ】図１Ｇは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｈ】図１Ｈは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図１Ｉ】図１Ｉは本発明の第４実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ａ】図２Ａは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｂ】図２Ｂは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｃ】図２Ｃは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｄ】図２Ｄは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｅ】図２Ｅは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｆ】図２Ｆは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｇ】図２Ｇは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｈ】図２Ｈは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図２Ｉ】図２Ｉは本発明の第５実施形態の半導体装置の一製造工程の模式断面図である。
【図３】図３は本発明の第４実施形態の半導体装置の補足説明のための模式上面図である。
【図４Ａ】図４Ａは本発明の第４実施形態の半導体装置の補足説明のための模式断面図である。
【図４Ｂ】図４Ｂは本発明の第４実施形態の半導体装置の補足説明のための模式断面図である。
【図４Ｃ】図４Ｃは本発明の第４実施形態の半導体装置の補足説明のための模式断面図である。
【図４Ｄ】図４Ｄは本発明の第４実施形態の半導体装置の補足説明のための模式断面図である。
【図４Ｅ】図４Ｅは本発明の第４，第５実施形態の半導体装置の補足説明のための模式断面図である。
【図５Ａ】図５Ａは本発明の第１実施形態の半導体装置の一製造工程の模式上面図である。
【図５Ｂ】図５Ｂは図５ＡのＶＢ−ＶＢ線から見た模式断面図である。
【図５Ｃ】図５Ｃは図５ＡのＶＣ−ＶＣ線から見た模式断面図である。
【図５Ｄ】図５Ｄは上記第１実施形態の半導体装置の模式断面図である。
【図６Ａ】図６Ａは本発明の第２実施形態の半導体装置の一製造工程の模式上面図である。
【図６Ｂ】図６Ｂは図６ＡのVIＢ−VIＢ線から見た模式断面図である。
【図６Ｃ】図６Ｃは図６ＡのVIＣ−VIＣ線から見た模式断面図である。
【図６Ｄ】図６Ｄは上記第２実施形態の半導体装置の模式断面図である。
【図７Ａ】図７Ａは本発明の第３実施形態の半導体装置の一製造工程の模式上面図である。
【図７Ｂ】図７Ｂは図７ＡのVIIＢ−VIIＢ線から見た模式断面図である。
【図７Ｃ】図７Ｃは図７ＡのVIIＣ−VIIＣ線から見た模式断面図である。
【図７Ｄ】図７Ｄは上記第３実施形態の半導体装置の模式断面図である。
【図８】図８は本発明の参考例の半導体装置の模式断面図である。
【図９Ａ】図９Ａは従来の半導体装置の一製造工程の模式断面図である。
【図９Ｂ】図９Ｂは従来の半導体装置の一製造工程の模式断面図である。
【図９Ｃ】図９Ｃは従来の半導体装置の一製造工程の模式断面図である。
【図９Ｄ】図９Ｄは従来の半導体装置の一製造工程の模式断面図である。
【図１０】図１０は素子分離領域の最終膜厚と素子分離領域の幅との関係示す図である。
【図１１Ａ】図１１Ａは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｂ】図１１Ｂは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｃ】図１１Ｃは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｄ】図１１Ｄは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｅ】図１１Ｅは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｆ】図１１Ｆは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｇ】図１１Ｇは他の従来の半導体装置の一製造工程の模式断面図である。
【図１１Ｈ】図１１Ｈは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ａ】図１２Ａは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ｂ】図１２Ｂは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ｃ】図１２Ｃは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ｄ】図１２Ｄは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ｅ】図１２Ｅは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ｆ】図１２Ｆは他の従来の半導体装置の一製造工程の模式断面図である。
【図１２Ｇ】図１２Ｇは他の従来の半導体装置の一製造工程の模式断面図である。
【符号の説明】
【０２１０】
１００，２００，４００，５００，６００，７００，８００  半導体基板
１０３，２０３，４０３，５０３，６０３ａ，６０３ｂ，７０３，８０３  シリコン酸化膜
１０４，２０４，４０４，５０４，６０４，７０４  シリコン窒化膜
１０６，２０６，４０６，５０６，６０６，７０６，８０６  ゲート絶縁膜
１０７，２０７，４０７，５０７，６０７，８０７，８０７  ゲート電極
１０８，３０８，４０８  第２のフォトレジスト
１０９，２０９，３０９，４０９，５０９，６０９，７０９，８０９  第１のサイドウォール
１１５，２１５，５１５，６１５，７１５  トレンチ
１１６，２１６，４１６，５１６，６１６，７１６  素子形成領域
【図１Ａ】
2009010126.tif 000003
【図１Ｂ】
2009010126.tif 000004
【図１Ｃ】
2009010126.tif 000005
【図１Ｄ】
2009010126.tif 000006
【図１Ｅ】
2009010126.tif 000007
【図１Ｆ】
2009010126.tif 000008
【図１Ｇ】
2009010126.tif 000009
【図１Ｈ】
2009010126.tif 000010
【図１Ｉ】
2009010126.tif 000011
【図２Ａ】
2009010126.tif 000012
【図２Ｂ】
2009010126.tif 000013
【図２Ｃ】
2009010126.tif 000014
【図２Ｄ】
2009010126.tif 000015
【図２Ｅ】
2009010126.tif 000016
【図２Ｆ】
2009010126.tif 000017
【図２Ｇ】
2009010126.tif 000018
【図２Ｈ】
2009010126.tif 000019
【図２Ｉ】
2009010126.tif 000020
【図３】
2009010126.tif 000021
【図４Ａ】
2009010126.tif 000022
【図４Ｂ】
2009010126.tif 000023
【図４Ｃ】
2009010126.tif 000024
【図４Ｄ】
2009010126.tif 000025
【図４Ｅ】
2009010126.tif 000026
【図５Ａ】
2009010126.tif 000027
【図５Ｂ】
2009010126.tif 000028
【図５Ｃ】
2009010126.tif 000029
【図５Ｄ】
2009010126.tif 000030
【図６Ａ】
2009010126.tif 000031
【図６Ｂ】
2009010126.tif 000032
【図６Ｃ】
2009010126.tif 000033
【図６Ｄ】
2009010126.tif 000034
【図７Ａ】
2009010126.tif 000035
【図７Ｂ】
2009010126.tif 000036
【図７Ｃ】
2009010126.tif 000037
【図７Ｄ】
2009010126.tif 000038
【図８】
2009010126.tif 000039
【図９Ａ】
2009010126.tif 000040
【図９Ｂ】
2009010126.tif 000041
【図９Ｃ】
2009010126.tif 000042
【図９Ｄ】
2009010126.tif 000043
【図１０】
2009010126.tif 000044
【図１１Ａ】
2009010126.tif 000045
【図１１Ｂ】
2009010126.tif 000046
【図１１Ｃ】
2009010126.tif 000047
【図１１Ｄ】
2009010126.tif 000048
【図１１Ｅ】
2009010126.tif 000049
【図１１Ｆ】
2009010126.tif 000050
【図１１Ｇ】
2009010126.tif 000051
【図１１Ｈ】
2009010126.tif 000052
【図１２Ａ】
2009010126.tif 000053
【図１２Ｂ】
2009010126.tif 000054
【図１２Ｃ】
2009010126.tif 000055
【図１２Ｄ】
2009010126.tif 000056
【図１２Ｅ】
2009010126.tif 000057
【図１２Ｆ】
2009010126.tif 000058
【図１２Ｇ】
2009010126.tif 000059