(57)【要約】【課題】バッファリーク電流を低減する。【解決手段】ＨＦＥＴ１０は、ＳｉＣ基板１上に、ＡｌＮ層２、グレーテッドＡｌＧａＮ層３、ＧａＮ層４、Ａｌ組成比が２０％のＡｌＧａＮ層５が順次積層され、ＡｌＧａＮ層５上にソース電極６、ゲート電極７、ドレイン電極８がそれぞれ分離して形成された構造である。また、グレーテッドＡｌＧａＮ層３のＡｌ組成比は、ＡｌＮ層２からＧａＮ層４に向かって３０％から５％まで漸減している。このグレーテッドＡｌＧａＮ層３を設けたことにより、ＡｌＮ層２とＧａＮ層４との間に生じる歪は抑制される。そのため、ＨＦＥＴ１０はバッファリーク電流が抑制された構造である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にＡｌＮからなる第１層を介してＧａＮからなる第２層が形成され、前記第２層上には前記第２層と接合する障壁層である第３層が形成された、III 族窒化物半導体で構成されたＨＦＥＴにおいて、
前記第１層と前記第２層の間には、Ａｌx Ｇａ1-x Ｎ（０≦ｘ≦１）からなり前記第１層および前記第２層それぞれに接合する第４層を有し、
前記第４層は、Ａｌ組成比が前記第１層側から前記第２層側に向かって漸減する層であることを特徴とするＨＦＥＴ。
【請求項２】
前記第４層は、Ａｌ組成比が１００％から０％まで漸減することを特徴とする請求項１に記載のＨＦＥＴ。
【請求項３】
前記基板は、ＳｉＣ基板であることを特徴とする請求項１または請求項２に記載のＨＦＥＴ。
【請求項４】
III 族窒化物半導体で構成されたＨＦＥＴの製造方法において、
基板上にＡｌＮからなる第１層を減圧ＭＯＣＶＤ法により形成する工程と、
前記第１層上にＡｌx Ｇａ1-x Ｎ（０≦ｘ≦１）からなる第４層を、常圧ＭＯＣＶＤ法により、その第４層の成長にしたがってＡｌ組成比が漸減するように形成する工程と、
前記第４層上にＧａＮからなる第２層を常圧ＭＯＣＶＤ法により形成する工程と、
前記第２層上に障壁層である第３層を常圧ＭＯＣＶＤ法により形成する工程と、
からなることを特徴とするＨＦＥＴの製造方法。
【請求項５】
前記第４層は、Ａｌ組成比が１００％から０％まで漸減するよう形成することを特徴とする請求項４に記載のＨＦＥＴの製造方法。
【請求項６】
前記第４層は、９００〜１１００℃の成長温度で形成することを特徴とする請求項４または請求項５に記載のＨＦＥＴの製造方法。
【請求項７】
前記第１層は、１０００〜１２００℃の成長温度で形成することを特徴とする請求項４ないし請求項６のいずれか１項に記載のＨＦＥＴの製造方法。
【請求項８】
前記基板は、ＳｉＣ基板であることを特徴とする請求項４ないし請求項７に記載のＨＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III 族窒化物半導体で構成されたヘテロ構造を有する電界効果トランジスタに関するものである。
【背景技術】
【０００２】
III 族窒化物半導体は、その特性から高周波半導体デバイスやパワーデバイスの材料として有望である。そのため、III 族窒化物半導体で構成されたＨＦＥＴなどの研究、開発が活発に行われている。たとえば、特許文献１には、III 族窒化物半導体からなるＨＦＥＴが記載されている。
【０００３】
図４は、従来のIII 族窒化物半導体で構成されたＨＦＥＴ１００の構造を示した図である。このＨＦＥＴ１００は、ＳｉＣ基板１０１上にＡｌＮ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４が順次積層され、ＡｌＧａＮ層１０４上にソース電極１０５、ゲート電極１０６、ドレイン電極１０７がそれぞれ離間して形成された構造である。ＨＦＥＴ１００は、ＧａＮ層１０３とＡｌＧａＮ層１０４との接合界面のＧａＮ層１０３側をチャネル１０８として動作するノーマリオン型のＨＦＥＴであり、ゲート電極１０５に負の電圧を印加することでソース−ドレイン間の電流を制御する。
【０００４】
一方、基板とＧａＮ層との間の格子定数の不整合を緩和する技術として、特許文献２に記載のものが知られている。特許文献２では、基板とＧａＮ層との間に、Ａｌ組成比が基板側からＧａＮ層側に向けて次第に減少するＡｌＧａＮ層を形成することで、格子定数を徐々に変化させ、不整合を緩和している。
【特許文献１】特開２００１−１９６５７５
【特許文献２】特開２００１−２３０４４７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記従来の構造のＨＦＥＴ１００では、ゲートに電圧を印加してピンチオフさせているにもかかわらず、ドレイン電圧を高くするとソース−ドレイン間に電流が流れてしまう。これは、ＡｌＮとＧａＮの格子定数の違いによりその接合界面に歪が生じ、歪に起因した結晶欠陥や電界がキャリアを発生させるためであると考えられる。
【０００６】
また、特許文献２の技術は、基板上にバッファ層を形成するに際して、Ａｌの組成を連続的または段階的に変化させることにより、そのバッファ層上に形成する層の結晶性を改善するものである。しかし、ＨＦＥＴにおけるピンチオフ時のリーク電流を抑制できることの示唆はない。
【０００７】
そこで本発明の目的は、ピンチオフ時のソース−ドレイン間電流（バッファリーク電流）が抑制された構造のIII 族窒化物半導体で構成されたＨＦＥＴを実現することにある。
【課題を解決するための手段】
【０００８】
第１の発明は、基板上にＡｌＮからなる第１層を介してＧａＮからなる第２層が形成され、第２層上には第２層と接合する障壁層である第３層が形成された、III 族窒化物半導体で構成されたＨＦＥＴにおいて、第１層と第２層の間には、Ａｌx Ｇａ1-x Ｎ（０≦ｘ≦１）からなり第１層および第２層それぞれに接合する第４層を有し、第４層は、Ａｌ組成比が第１層側から第２層側に向かって漸減する層であることを特徴とするＨＦＥＴである。
【０００９】
第３層の障壁層には、ＡｌＧａＮを用いることができる。第３層は単層であってもよいし、ＡｌＧａＮからなるｉ層−ｎ層−ｉ層型の構造であってもよい。ｎ層はＳｉをドープすることで形成することができる。このｎ層はキャリア供給層として機能する。また、第３層は、ＡｌＧａＮとＧａＮまたはＩｎＧａＮとの複層であってもよい。
【００１０】
第４層のＡｌ組成比は、段階的に変化していてもよいし、直線的、曲線的に連続して変化していてもよい。
【００１１】
基板には、サファイア基板、ＳｉＣ基板、Ｓｉ基板などを用いる。
【００１２】
第２の発明は、第１の発明において、第４層は、Ａｌ組成比が１００％から０％まで漸減することを特徴とするＨＦＥＴである。
【００１３】
第３の発明は、第１の発明または第２の発明において、基板は、ＳｉＣ基板であることを特徴とするＨＦＥＴである。
【００１４】
第４の発明は、III 族窒化物半導体で構成されたＨＦＥＴの製造方法において、基板上にＡｌＮからなる第１層を減圧ＭＯＣＶＤ法により形成する工程と、第１層上にＡｌx Ｇａ1-x Ｎ（０≦ｘ≦１）からなる第４層を、常圧ＭＯＣＶＤ法により、その第４層の成長にしたがってＡｌ組成比が漸減するように形成する工程と、第４層上にＧａＮからなる第２層を常圧ＭＯＣＶＤ法により形成する工程と、第２層上にＡｌＧａＮからなる第３層を常圧ＭＯＣＶＤ法により形成する工程と、からなることを特徴とするＨＦＥＴの製造方法である。
【００１５】
第１層の形成に減圧ＭＯＣＶＤ法を用いるのは、原料ガスの流速を高め、Ａｌの反応性が高いために起きる原料ガスのウェハ到達前の消費を抑えるためである。
【００１６】
第５の発明は、第４の発明において、第４層は、Ａｌ組成比が１００％から０％まで漸減するよう形成することを特徴とするＨＦＥＴの製造方法である。
【００１７】
第６の発明は、第４の発明または第５の発明において、第４層は、９００〜１１００℃の成長温度で形成することを特徴とするＨＦＥＴの製造方法である。
【００１８】
９００〜１１００℃の温度範囲で成長させると、結晶性がよく望ましい。より望ましいのは、９５０〜１０５０℃であり、さらに望ましいのは１０００〜１０５０℃である。
【００１９】
第７の発明は、第４の発明から第６の発明において、第１層は、１０００〜１２００℃の成長温度で形成することを特徴とするＨＦＥＴの製造方法である。
【００２０】
１０００〜１２００℃の温度範囲で成長させると、ＡｌＮの結晶性を高くできるため望ましい。より望ましいのは、１０５０〜１１５０℃であり、さらに望ましいのは１１００〜１１５０℃である。
【００２１】
第８の発明は、第４の発明から第７の発明において、基板は、ＳｉＣ基板であることを特徴とするＨＦＥＴの製造方法である。
【発明の効果】
【００２２】
第１の発明のように、ＡｌＮからなる第１層とＧａＮからなる第２層との間に、Ａｌ組成比が第１層側から第２層側に向かって漸減するＡｌx Ｇａ1-x Ｎからなる第４層を設けることにより、バッファリーク電流が抑制されたＨＦＥＴを実現することができる。これは、第４層によって格子定数が徐々に変化するので、第１層と第２層との間の格子定数の不整合が緩和され、歪が抑制されるためである。
【００２３】
また、第２の発明のように、第４層がＡｌ組成比が１００％から０％まで漸減する層であると、第４層の第１層との接合面の組成がＡｌＮ、第４層の第２層との接合面の組成がＧａＮ、となるため、さらに歪が抑制される。その結果、バッファリーク電流をより抑制することができる。
【００２４】
また、第３の発明のように、本発明は基板をＳｉＣ基板としても適用できる。
【００２５】
また、第４〜８の発明によると、バッファリーク電流が低減されたＨＦＥＴを製造することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の具体的な実施例を図を参照にしながら説明するが、本発明はそれらの実施例に限定されるものではない。
【実施例１】
【００２７】
図１は、実施例１のIII 族窒化物半導体からなるＨＦＥＴ１０の構造を示した断面図である。ＨＦＥＴ１０は、ＳｉＣ基板１上に、ＡｌＮ層２（本発明の第１層）、グレーテッドＡｌＧａＮ層３（本発明の第４層）、ＧａＮ層４（本発明の第２層）、障壁層であるＡｌ組成比が２０％のＡｌＧａＮ層５（本発明の第３層）が順次積層され、ＡｌＧａＮ層５上にソース電極６、ゲート電極７、ドレイン電極８がそれぞれ分離して形成された構造である。グレーテッドＡｌＧａＮ層３のＡｌ組成比は、ＡｌＮ層２からＧａＮ層４に向かって３０％から５％まで、１％ずつ段階的に減少している。また、いずれの半導体層も不純物はドープされていない。
【００２８】
このＨＦＥＴ１０は、ＧａＮ層４とＡｌＧａＮ層５との接合界面のＧａＮ層４側をチャネル９として動作するノーマリオン型のＨＦＥＴである。
【００２９】
実施例１のＨＦＥＴは、次のようにして製造した。まず、ＳｉＣ基板１上にＡｌＮ層２を減圧ＭＯＣＶＤ法により１１４０℃で２００ｎｍ成長させる。次に、ＡｌＮ層２上にグレーテッドＡｌＧａＮ層３を常圧ＭＯＣＶＤ法により、Ａｌの組成比が３０％から５％まで１％ずつ段階的に減少するように、Ａｌの原料ガスであるＴＭＡ（トリメチルアンモニウム）の流量を調整して、１０００℃で１μｍ成長させる。次に、グレーテッドＡｌＧａＮ層３上にＧａＮ層４を常圧ＭＯＣＶＤ法により１０００℃で５ｎｍ成長させ、ＧａＮ層４上にＡｌＧａＮ層５を常圧ＭＯＣＶＤ法により、Ａｌの組成比が２０％となるようＴＭＡの流量を調整して、１０００℃で４５ｎｍ成長させる。ＡｌＧａＮ層５上には、ソース電極６、ゲート電極７、ドレイン電極８をそれぞれ離間して形成する。
【００３０】
図２は、実施例１のＨＦＥＴ１０と、図３に示す従来構造のＨＦＥＴ１００の、ピンチオフ時のバッファリーク電流を比較したグラフである。横軸はソース−ドレイン間電圧を示し、縦軸はバッファリーク電流を示している。また、グラフにおいて、「基本構造」はＨＦＥＴ１００を、「グレーテッドＡｌＧａＮ構造」はＨＦＥＴ１０を示している。
【００３１】
なお、この比較に用いたＨＦＥＴ１００は、次のようにして製造したものである。まず、ＳｉＣ基板１０１上にＡｌＮ層１０２を減圧ＭＯＣＶＤ法により１１４０℃で２００ｎｍ成長させた後、ＧａＮ層１０３を常圧ＭＯＣＶＤ法により１０００℃で１μｍ成長させる。さらにＧａＮ層１０３上にＡｌＧａＮ層１０４を成長させ、ＡｌＧａＮ層１０４上にソース電極１０５、ゲート電極１０６、ドレイン電極１０７をそれぞれ離間して形成する。
【００３２】
この図２のグラフから、ＨＦＥＴ１０のバッファリーク電流は、ＨＦＥＴ１００のバッファリーク電流のおおよそ１万分の１から１００万分の１であり、本発明により劇的にバッファリーク電流を低減できることがわかる。これは、ＡｌＮ層２とＧａＮ層４との間にグレーテッドＡｌＧａＮ層３を設けたことにより、ＡｌＮ層２とＧａＮ層４との間の格子定数の不整合が緩和され、歪が抑制されるためであると考えることができる。
【００３３】
なお、実施例１では、グレーテッドＡｌＧａＮ層３におけるＡｌ組成比は、段階的な変化としているが、Ａｌ組成比がＡｌＮ層２からＧａＮ層４に向かって漸減していれば他の形態であってもかまわない。たとえば、Ａｌ組成比がグレーテッドＡｌＧａＮ層３の膜厚との関係において直線的、もしくは曲線的に連続して変化していてもよい。
【００３４】
また、実施例１では、グレーテッドＡｌＧａＮ層３におけるＡｌ組成比は、３０％から５％まで減少するものとしているが、１００％から０％まで減少するものとすれば、さらにバッファリーク電流を低減することが可能である。これは、グレーテッドＡｌＧａＮ層３のＡｌＮ層２と接合する側の面の組成はＡｌＮ、ＧａＮ層３と接合する側の面の組成はＧａＮ、となり、格子定数の不整合がより緩和されるためである。
【００３５】
また、実施例１では、障壁層としてＡｌＧａＮからなる単層を用いているが、本発明は図１に示した構造に限るものではない。基板上に、ＡｌＮ層２、グレーテッドＡｌＧａＮ層３、ＧａＮ層４が順次積層された構造を基本構造として、ＧａＮ層４上に従来より知られている種々の障壁層の構造を加えたＨＦＥＴも、本発明のようにバッファリーク電流が低減された構造となる。たとえば、図３に示すＨＦＥＴ２０は、ＨＦＥＴ１０のＡｌＧａＮ層５を、ＡｌＧａＮ層１１、Ｓｉがドープされたｎ−ＡｌＧａＮ層１２、ＡｌＧａＮ層１３の３層構造の障壁層に替えたものである。この３層構造によると、ｎ−ＡｌＧａＮ層１２がキャリア供給層として機能するため、キャリア濃度をより高めることができる。ほかにも、ＨＦＥＴ１０のＡｌＧａＮ層５に替えて、ＧａＮ層４上にＩｎＧａＮ層、ＡｌＧａＮ層が順次積層された構造や、ＧａＮ層４上にＧａＮ層、ＡｌＧａＮ層が順次積層された構造を障壁層として用いてもよい。
【００３６】
また、実施例１では、基板としてＳｉＣ基板を用いているが、サファイア基板やＳｉ基板などを用いることも可能である。
【００３７】
さらに、実施例１はノーマリオン型のＨＦＥＴであったが、本発明はノーマリオフ型のＨＦＥＴにも適用できる。たとえば、ＨＦＥＴ１０のＡｌＧａＮ層５を薄膜化等させることによりノーマリオフ動作のＨＦＥＴを構成してもよい。
【産業上の利用可能性】
【００３８】
本発明は、高周波デバイスやパワーデバイスとして用いることができる。
【図面の簡単な説明】
【００３９】
【図１】実施例１のＨＦＥＴ１０の構造を示した断面図。
【図２】ソース−ドレイン間電圧とバッファリーク電流の関係について示したグラフ。
【図３】本発明の他の構成のＨＦＥＴ２０の構造を示した断面図。
【図４】従来のＨＦＥＴ１００の構造を示した断面図。
【符号の説明】
【００４０】
１：ＳｉＣ基板
２：ＡｌＮ層
３：グレーテッドＡｌＧａＮ層
４：ＧａＮ層
５：ＡｌＧａＮ層
６：ソース電極
７：ゲート電極
８：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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