(57)【要約】【課題】テスト信号の劣化を補償するシステムを提供すること。【解決手段】集積回路（ＩＣ）のテスト中に前記ＩＣの複数のＩＣ端子にテスト信号を同時に供給するための装置が提供される。電子装置テスタチャネルは、電子的な被験装置（ＤＵＴ）の多数の端子に一組の分離抵抗を介して単一のテスト信号を送る。該テスタチャネルは、フィードバックを使用して、ＤＵＴ端子の何れかにおける故障の影響を補償するようテスト信号電圧を自動的に調節して、該故障がテスト信号電圧に大きく影響するのを防止する。【選択図】図３
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【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）のテスト中に前記ＩＣの複数のＩＣ端子にテスト信号を同時に供給するための装置であって、制御信号が、第１の状態と第２の状態との間で繰り返し遷移する場合において、前記テスト信号が、第１の論理レベルを表す第１のテスト信号電圧レベルと第２の論理レベルを表す第２のテスト信号電圧レベルとの間で繰り返し遷移し、
前記装置は、
回路ノードと、
前記制御信号が前記第１の状態と前記第２の状態との間で遷移する場合において、第１の出力信号電圧レベルと第２の出力信号電圧レベルとの間で出力信号を駆動するための第１の手段であって、前記出力信号は、前記回路ノードに抵抗的に結合されて前記回路ノードにおいて前記テスト信号が生成される、第１の手段と、
前記回路ノードから、前記複数のＩＣ端子を互いに分離させる抵抗を含む回路網を介して、前記複数のＩＣ端子に前記テスト信号を同時に分配するための第２の手段と、
前記制御信号が前記第１の状態と前記第２の状態との間で遷移する場合において前記テスト信号が前記第１のテスト信号電圧レベルと前記第２のテスト信号電圧レベルとの間で遷移するように、前記第１の出力信号電圧レベルと前記第２の出力信号電圧レベルとを調節することによって、前記制御信号と前記テスト信号とに応答するための第３の手段と
を含み、
前記第３の手段は、前記制御信号と前記テスト信号とに応答し、前記テスト前に、前記第１の出力信号電圧レベルと前記第２の出力信号電圧レベルとを調節し、前記テスト中は、前記第１の出力信号電圧レベルと前記第２の出力信号電圧レベルとを調節することを差し控える、装置。
【請求項２】
前記第３の手段は、前記制御信号が前記第１の状態にある場合において前記テスト信号電圧と第１の基準電圧との間の第１の比較に応答して、前記第１の出力信号電圧レベルを調節し、
前記第３の手段は、前記制御信号が前記第２の状態にある場合において前記テスト信号電圧と第２の基準電圧との間の第２の比較に応答して、前記第２の出力信号電圧レベルを調節する、請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に被験装置（ＤＵＴ）の多数の端子にテスト信号を送る電子装置テスタに関し、特にテスト信号の劣化を補償するシステムに関するものである。
【背景技術】
【０００２】
図１及び図２に示すように、従来技術の集積回路（ＩＣ）テスタ１０は、半導体ウェハ１６上に形成された一組をなす複数のディジタルＩＣ  ＤＵＴ１２をテストする。該テストの後、ＤＵＴ１２は半導体ウェハ１６から分離される。該テストは、相互接続システム１８を使用することにより行われ、該相互接続システム１８は、テスタ１０を一組のプローブ２０へ連結してＩＣの表面上の端子２２への信号のアクセスを提供する。ＩＣテスタ１０は、一組のテスタチャネル１４を含み、その各々がディジタルテスト信号をＩＣ端子に送り又は該ＩＣ端子で生じたディジタル応答信号をサンプリングしてその状態を判定することが可能である。相互接続システム１８は、各テスタチャネル１４の入出力端子をプローブ基板アセンブリ１３に連結するための一組のポゴ（ｐｏｇｏ）ピン１１又はその他のタイプのコネクタを含む。プローブ基板アセンブリ１３は、ポゴピン１１とプローブ２０との間の信号経路を形成する導電性トレース及びバイアを含む１つ又は２つ以上の基板層を含む。
【０００３】
半導体ウェハ１６が多数のＩＣを保持し得るため、及び各ＩＣが多数の端子パッドを有し得るため、各ＩＣ端子へのアクセスに別個のチャネルを用いるＩＣテスタ１０は、ウェハ上の全てのＩＣを同時にテストするために極めて多数のチャネル１４を必要とすることになる。それ故、ＩＣテスタ１０は、通常は一度にウェハ上の一部のＩＣのみテストする。ウェハ１６は、典型的には、テストすべき特定組のＩＣ１２の端子２２にプローブ２０が接触するように該ウェハ１６を位置決めするチャック１５上に取り付けられる。テスタ１０が該一組のＩＣ１２をテストした後、チャック１５がウェハ１６を再位置決めして、テストすべき次の一組のＩＣの端子２２にプローブ２０が接触するようにする。
【０００４】
テストプロセスの速度を向上させるために、同時にテストされるＩＣ２２の個数を最大限にするのが有用である。「Ｔｅｓｔ  Ｓｉｇｎａｌ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｓｙｓｔｅｍ  ｆｏｒ  ＩＣ  Ｔｅｓｔｅｒ」と題する米国特許出願第１０／１４２，５４９号（２００２年５月８日出願）に記載されているように、テスタが同時にテストすることができるＩＣの個数を増大させるための１つの方法は、１つのチャネルのテスト信号出力を２つ以上のＩＣ入力端子に加えることである。例えば、テストすべき各ＩＣが８ビットワードによりアドレス指定されるランダムアクセスメモリ（ＲＡＭ）である場合には、一組をなす８つのテスタチャネルの各々は複数のＲＡＭに同時にアドレスを送信することができる。これは、全てのＲＡＭがテスト中に同じアドレスシーケンスを受信することになるからである。
【０００５】
相互接続システム１８は、多くのテスタチャネル１４とＩＣ端子２２との間で双方向に信号を伝達するための経路を提供するが、図２は、相互接続システム１８によりウェハ１６上のＩＣ１２の複数の端子２２に連結された１つのテスタチャネル１４の一部しか示していない。ドライバ２４は、チャネル１４内の制御回路（図示せず）に応じて、電圧Ｖ１の出力信号を生成する。大きさＲ１の抵抗２６は、前記ドライバの出力信号Ｖ１を相互接続システム１８のノード３０に連結して、電圧Ｖ２のノード３０にテスト信号を生成する。抵抗２６は、ドライバ２４の出力抵抗及び該ドライバの出力とノード３０との間の経路内のあらゆる抵抗を含むものである。
【０００６】
相互接続システム１８は、ノード３０に生じたテスト信号を、複数の分離抵抗２８（それぞれ抵抗Ｒ２）からなる抵抗網を介して、一組のプローブ２０へと分配する。十分に大きくすると、分離抵抗２８は、端子２２を互いに抵抗的に絶縁して、接地への故障３２又は複数のＩＣ１２のうちの１つ又は２つ以上の何れかにおける端子２２における電位源への故障３２が他のＩＣの端子２２をドライバ２４の出力における電圧Ｖ１にかかわらず故障電位へと駆動するのを防止する。分離抵抗２８は、テスタ８０が、端子に故障を有さないＩＣ１２を、それと同じテスト信号を受信するＩＣがその端子に故障を有する場合に、テストすることを可能にする。図２は、単純な並列網を形成するものとして分離抵抗２８を示しているが、既述の米国特許出願第１０／１４２，５４９号に記述されているように、抵抗２８は他の網トポロジーで構成することが可能である。別の制限を意味しない実施形態が米国特許出願第０９／６１３，５３１号（２０００年７月１０日出願）に記載されている。
【０００７】
単一のテスタチャネル１４が駆動することができるＩＣ端子２２の数は、部分的には、１つ又は２つ以上の他のＩＣ端子２２が故障している場合に故障していないＩＣ端子２２における適当なテスト信号電圧を維持するドライバ２４の能力によって制限される。ＩＣ端子２２における入力インピーダンスは、主に容量性のものであり、通常はテスト信号の状態変化に次いでＩＣ端子の静電容量を充電又は放電するためにテスト信号が時間を要した後に小さな定常状態電流を引き込む。このため、定常状態という条件化で、故障していない各ＩＣ端子２２に生じる電圧は実質的にＶ２に等しくなる。ドライバ２４が、入力「駆動」制御信号Ｄの状態変化に応じてその出力電圧Ｖ１を一層高い又は低い論理レベルに変化させたとき、分離抵抗２８の接合部のノード３０におけるテスト信号電圧Ｖ２は、テスト信号電流がＩＣ端子２２における静電容量を完全に充電し又は放電した後に、実質的にＶ２に等しい定常状態の高論理電圧レベルへと上昇し又は定常状態の低論理電圧レベルへと下降する。テスト信号のスルー（ｓｌｅｗ）は、ＩＣ端子の静電容量及びドライバ２４と端子２２との間の信号経路の抵抗との関数となる。
【０００８】
複数のＩＣ１２のうちの１つの端子２２を、例えば低論理電位ＶＬの電圧源に接続する故障３２が存在する場合には、ドライバ２４がＶ１を低論理レベルＶＬから高論理レベルＶＨへと駆動する際に、ノード３０及び故障していない端子２２における電圧Ｖ２は下記値へと上昇する。
Ｖ２  ＝  ＶＨ  −  Ｉ×Ｒ１
Ｖ２  ＝  ＶＨ  −  （ＶＬ  −  ＶＨ）×Ｒ１／（Ｒ１  ＋  Ｒ２）
ここで、Ｉは、故障３２により引き出される定常状態の故障電流である。「最悪の場合」には、ドライバ２４がＮ＋１個のＩＣ端子２２（そのＮ個の端子は故障により低論理レベルＶＬの電圧源に連結され得る）に接続される。かかる場合には、ノード３０及び故障していない残りの１つの端子における定常状態のテスト信号電圧Ｖ２は次の通りである。
Ｖ２  ＝  ＶＨ  −  （ＶＬ  −  ＶＨ）×Ｒ１／（Ｒ１  ＋  （Ｒ２／Ｎ））      （１）
故障は、ドライバ２４がＶ１を低論理レベルＶＬへとプルしている時点で、Ｎ＋１個の端子２２のうちのＮ個を高論理レベルＶＨの電圧源に連結させるものと仮定する。この場合、ノード３０、及び故障していない１つの端子２２における定常状態のテスト信号電圧Ｖ２は、次式の通りとなる。
Ｖ２  ＝  ＶＬ  ＋  （ＶＨ  −  ＶＬ）×Ｒ１／（Ｒ１  ＋  （Ｒ２／Ｎ））      （２）
上記式（１），（２）は、Ｎ個のＩＣ端子２２からなる何れかの組における故障が、故障していないＩＣ端子を、比  Ｒ１／（Ｒ１  ＋  （Ｒ２／Ｎ））  に従って、低論理レベルＶＬを超えてプルし又は高論理レベルＶＨ未満にプルし得ることを示している。故障が、端子２２におけるテスト信号電圧をＶＬを大きく超えてプルし過ぎ又はＶＨ未満に大きくプルし過ぎた場合には、端子２２に故障を有さないＩＣ１２がテスト信号の論理状態を認識しないことになり、よってテスト不能となる。
【０００９】
しかし、分離抵抗２８の抵抗Ｒ２が十分に大きい場合には、テストシステムは、故障を許容することができる。上記式（１），（２）は、Ｒ２の大きさが増大するとテスト信号電圧Ｖ２への故障の影響が低減され、下降し又は上昇してＶＬ又はＶＨに近づくことを示している。同じテスト信号により駆動されるＩＣ端子２２の数Ｎ＋１、及び許容すべき故障の最大数Ｎを増大させる場合には、分離抵抗２８の大きさＲ２も大きくして、テストシステムに故障許容性を持たせる必要がある。
【００１０】
しかし、分離抵抗２８の抵抗の増大は、テスト信号が状態変化する際にドライバ２４がＩＣ端子２２における静電容量を充電し又は放電することができる速度を低下させるものとなる。これは次いで、テスト信号が状態変化するために必要とする時間量を増大させるものとなり、それ故、テスト信号が動作することができる最大周波数が低下することになる。よって、単一のテスト信号により駆動できる端子２２の数を増大させるためにＲ２を増大させる場合には、テスト信号の最大動作周波数の関数となる制限を受けることになる。それ故、故障を許容する態様で同じテスト信号により同時に駆動できるＩＣ端子の数は、テスト信号の最大周波数と逆の関係を有するものとなる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
必要とされているのは、テスト信号の最大動作周波数を低下させることなく単一のテスト信号により駆動できるＩＣ端子の数を更に増大させる方法である。
【課題を解決するための手段】
【００１２】
テスタチャネル内のドライバの出力信号は、相互接続システムの回路ノードに抵抗的に連結されて、回路にテスト信号を生成する。相互接続システムは、テストすべき一組のＩＣの端子に分離抵抗網を介してテスト信号を分配して、ＩＣ端子の全てが同じテスト信号により同時に駆動されるようにする。
【００１３】
フィードバックシステムは、テスト信号電圧を監視し、及び必要に応じてドライバ出力信号電圧を調節して、ＩＣ端子の１つ又は２つ以上における故障に起因するテスト信号電圧の変化を補償する。テスト信号がＩＣ端子を高論理レベルへと駆動することになる場合には、該テスト信号は最初に、ＩＣ端子における静電容量を迅速に充電するために高論理レベルよりも十分に高い電圧に設定される。ＩＣ端子の電圧が所望の高論理レベルに近づいた際に、テスト信号電圧は、ＩＣ端子に定常状態の高論理レベルを維持するために必要なレベルまで低下される。逆に、テスト信号がＩＣ端子を低論理レベルに駆動することになる場合には、該テスト信号は最初に、ＩＣ端子における静電容量を迅速に放電させるために所望の低論理レベルよりも十分に低く駆動され、次いでＩＣ端子電圧を所望の低論理レベルに維持するために必要な適当な定常状態レベルまで上昇される。かかる態様で形成されるテスト信号は、テスト信号が、所与の分離抵抗について、従来の矩形波テスト信号の場合に可能となる周波数よりも高い周波数で動作することを可能にする。
【００１４】
特許請求の範囲は、本発明の要旨を詳細に示し明確に請求するものである。しかし、当業者であれば、図面（同様の符号は同様の構成要素を示す）を参照して本書の残りの部分を読むことにより、本出願人が本発明のベストモードの実施であると考えるものの構成及び動作方法並びに本発明の更なる利点及び目的が最も良く理解されよう。
【図面の簡単な説明】
【００１５】
【図１】相互接続システムを介してウェハ上に形成された一組のＩＣにアクセスする従リアの集積回路（ＩＣ）テスタの単純化した側面図である。
【図２】図１の相互接続システムにより提供される信号経路を介して図１のウェハ上の一組のＩＣ端子にテスト信号を送信する、図１のテスタの１つのチャネルの一部を示す概略図である。
【図３】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子にテスト信号を送信するための本発明の第１の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図４】図３の信号Ｖ２，Ｄの挙動を示すタイミングチャートである。
【図５】ＩＣ端子における様々な故障条件下での図３の信号Ｖ１の挙動を示すタイミングチャートである。
【図６】ＩＣ端子における様々な故障条件下での図３の信号Ｖ１の挙動を示すタイミングチャートである。
【図７】ＩＣ端子における様々な故障条件下での図３の信号Ｖ１の挙動を示すタイミングチャートである。
【図８】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子にテスト信号を送信するための本発明の第２の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図９】図８のサンプル・ホールド回路により生成されるＶＨＩＧＨ及びＶＬＯＷデータ値を較正する際の図８のフォーマッタの挙動を示すフローチャートである。
【図１０】図８のテスタチャネルのＶＨＩＧＨ及びＶＬＯＷの値を制御するための本発明の第３の例示的な実施形態による代替的なシステムを示す概略図である。
【図１１】ＩＣ端子における様々な故障条件下での図８の信号Ｖ１の挙動を示すタイミングチャートである。
【図１２】ＩＣ端子における様々な故障条件下での図８の信号Ｖ１の挙動を示すタイミングチャートである。
【図１３】ＩＣ端子における様々な故障条件下での図８の信号Ｖ１の挙動を示すタイミングチャートである。
【図１４】ＩＣ端子における様々な故障条件下での図８の信号Ｖ１の挙動を示すタイミングチャートである。
【図１５】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子にテスト信号を送信するための本発明の第４の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図１６】ＩＣ端子における様々な故障条件下での図１５の信号Ｖ１の挙動を示すタイミングチャートである。
【図１７】ＩＣ端子における様々な故障条件下での図１５の信号Ｖ１の挙動を示すタイミングチャートである。
【図１８】ＩＣ端子における様々な故障条件下での図１５の信号Ｖ１の挙動を示すタイミングチャートである。
【図１９】ＩＣ端子における様々な故障条件下での図１５の信号Ｖ１の挙動を示すタイミングチャートである。
【図２０】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子へテスト信号を送信し及び該一組のＩＣ端子から応答信号を受信するための本発明の第５の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【発明を実施するための形態】
【００１６】
本発明は、例えば集積回路（ＩＣ）等の一組の被験電子装置（ＤＵＴ）の２つ以上の端子に単一のテスト信号を同時に分配するためのシステムに関するものである。以下の説明は、本出願人が本発明のベストモードの実施であると考える本発明の１つ又は２つ以上の例示的な実施形態及び／又は適用例について解説したものである。本書で解説する実施形態は、本発明の１つ又は２つ以上の実施形態を示したものであるが、かかる例示的な実施形態又は該実施形態が動作する態様に本発明を限定する意図はない。
【００１７】
図３は、半導体ウェハ４２上に形成された一組のＩＣ４０の幾つかの同様の端子３８に相互接続システム３６を介して連結され、同じテスト信号がＩＣ端子３８の各々を同時に駆動することができるようになっている、多チャネルＩＣテスタの単一のチャネル３４を示している。テスタチャネル３４内のドライバ５４は、抵抗値Ｒ１の抵抗５６により表される出力インピーダンス及び経路インピーダンスを介して相互接続システム３６内のノード５０へテスト信号を供給する。相互接続システム３６は、類似した抵抗値Ｒ２の一組の分離抵抗４４を含み、その各々がノード５０を別個のプローブ４８へ連結し、その各プローブが各ＩＣ端子３８に別々にアクセスする。
【００１８】
１つのテストは、連続する複数のテストサイクルへと編成され、その各テストサイクル中に、ドライバ５４が従来のフォーマッタ回路６０により生成された駆動制御信号Ｄに応じてテスト信号を高論理レベルＶＨまたは低論理レベルＶＬに駆動することが可能である。各テストサイクルの前に、タイミング回路６２からの信号により示された際に、フォーマッタ回路６０は、次のテストサイクル中にテスト信号を高論理レベルと低論理レベルとの何れに駆動すべきかを示すデータをメモリ６４から取得する。フォーマッタ回路６０は次いで、その出力駆動制御信号Ｄを後続のテストサイクル中に適当な状態に設定し、ドライバ５４は、それに従ってテスト信号を高論理レベル又は低論理レベルに駆動する。
【００１９】
相互接続システム３６内の分離抵抗４４は、ＩＣ端子３８を接地又はその他の電位源に連結する低インピーダンス故障５８が、ドライバ５４の出力信号電圧Ｖ１の大きさにかかわらず、他のあらゆるＩＣ端子３８を該電位に駆動するのを防止する。Ｒ２が十分に高くない場合には、１つ又は２つ以上のＩＣ４０の端子３８における故障が、他のＩＣのＩＣ端子３８に到達するテスト信号電圧を、テスト信号の高論理レベル又は低論理レベルのための許容可能な範囲外にプルし、これにより故障していないＩＣ４０について実施されたテストが無効なものとなる可能性がある。
【００２０】
テストシステムを故障許容性を有するものにするために必要となる分離抵抗の最小限の抵抗値Ｒ２は、テスト信号により同時に駆動されることになるＩＣ端子３８の数の関数となる。テスト信号により駆動されるＩＣ端子３８の数が増大すると、故障許容性を提供するために必要となる分離抵抗Ｒ２の大きさも大きくしなければならない。しかし、テスト信号が多数のＩＣ端子３０を同時に駆動する場合に故障許容性を提供するために必要となる分離抵抗Ｒ２の値を高くすると、テスト信号が状態変化する際にＩＣ端子の静電容量を充電及び放電させるために必要となるテスト信号電流が低下する傾向となる。充電用の電流の低下は、テスト信号が状態変化することができる速度を低下させ、これによりテスト信号が動作することができる最大周波数が低下することになる。
【００２１】
分離抵抗Ｒ２の大きな値により生じるテスト信号の充電用電流の低下を補償するために、テスタチャネル３４は、ノード５０におけるテスト信号電圧Ｖ２と、ドライバ５４へのＤ入力との両者を監視する、フィードバック制御回路６６を含む。テスト信号電圧Ｖ２がその高論理レベルＶＨに駆動されるべきことをＤ入力が示す場合には、フィードバック制御回路６６は、Ｖ２をＶＨレベル基準電圧と比較して、ドライバ出力Ｖ１の高論理レベルを制御するための基準としてのドライバ５４に供給される出力電圧ＶＨＩＧＨを調節する。フィードバック制御回路６６は、テスト信号電圧Ｖ２を所望の高論理レベルＶＨへ駆動するようにＶＨＩＧＨを調節する。同様に、テスト信号電圧Ｖ２が低論理レベルＶＬとなるべきことをＤ入力が示す場合には、フィードバック制御回路６６は、テスト信号電圧Ｖ２をＶＬレベル基準電圧と比較して、ドライバ５４がその出力信号Ｖ１の電圧を設定する際に基準として使用する出力電圧ＶＬＯＷを調節する。フィードバック制御回路６６は、テスト信号電圧Ｖ２を所望の低論理レベルＶＬに駆動するようにＶＬＯＷを設定する。
【００２２】
図４は、テスト信号電圧Ｖ２が、図３のドライバ５４に入力されるＤ制御信号入力の変化に応答する態様を示している。Ｄ信号が０論理状態へと切り替わると、Ｖ２信号電圧は定常状態の低論理レベルＶＬへと降下し、Ｄ信号が１論理状態へと切り替わると、Ｖ２信号は定常状態の高論理レベルＶＨへと上昇する。
【００２３】
図５は、ＩＣ端子３８に故障が全く存在しない場合に図４のテスト信号電圧Ｖ２を生成する際にドライバ５４の出力電圧Ｖ１が挙動する態様を示している。Ｄ信号が１から０へ遷移する際に、フィードバック制御回路６６は、Ｖ２が所望の低論理レベルＶＬよりも十分に高いことを検知し、このため、ドライバ５４に最初にＶＬＯＷを設定して、Ｖ１をその可能な最低の電圧レベルＶＭＩＮに迅速に駆動することによりＩＣ端子の静電容量から電荷を迅速に除去してテスト信号電圧Ｖ２を下方へプルする。Ｖ２がＶＬに近づいた際に、フィードバック制御回路６６は、基準電圧ＶＬＯＷを上昇させて、Ｖ２がその定常状態の低論理レベルＶＬに落ち着くことができるようにする。同様に、Ｄ制御信号が０から１へ遷移する際には、フィードバック制御回路６６は、Ｖ２が所望の高論理レベルＶＨよりも十分に低いことを検知し、このため、ドライバ５４にＶＨＩＧＨを設定して、Ｖ１をその最高の電圧レベルＶＭＡＸに迅速にプルしてＩＣ端子の静電容量を迅速に充電し、これによりテスト信号電圧Ｖ２を迅速にプルアップする。テスト信号電圧Ｖ２が所望の高論理レベルＶＨに近づいた際に、フィードバック制御回路６６は、ＶＨＩＧＨを降下させて、Ｖ２がその所望の定常状態レベルＶＨに落ち着くことができるようにする。
【００２４】
図６は、ノード５０をＶＨに向かってプルする傾向を有する高論理レベル故障がＩＣ端子３８に存在する場合のドライバ出力信号Ｖ１の挙動を示している。図６に示すドライバ出力信号Ｖ１の挙動は、図５に示すＶ１信号の挙動に類似しているが、制御信号Ｄが０へ遷移する際に、フィードバック制御回路６６が定常状態の値ＶＬＯＷを設定して、Ｖ２を適当な低論理レベルＶＬに保つためにドライバ５４がＶ１をＶＬよりも幾分か小さい定常状態の大きさに駆動するようになっている点で異なる。このＶ１の小さい大きさは、テスト信号電圧Ｖ２に対する高レベル故障の影響を補償するものとなる。
【００２５】
図７は、ノード５０におけるテスト信号電圧Ｖ２をＶＬに向かってプルする傾向を有する故障が１つ又は２つ以上のＩＣ端子３８に存在する場合のＶ１信号の挙動を示している。図７に示すドライバ出力信号Ｖ１の挙動は、図５に示すＶ１信号の挙動に類似しているが、制御信号Ｄが１へ駆動される際に、フィードバック制御回路６６が定常状態の値ＶＨＩＧＨを設定して、テスト信号電圧Ｖ２を所望の高論理レベルＶＨに保つためにドライバ５４がＶ１をＶＨよりも幾分か高い定常状態の大きさに駆動するようになっている点で異なる。このＶ１の増大した大きさは、テスト信号電圧Ｖ２に対する低レベル故障の影響を補償するものとなる。
【００２６】
最大限の許容可能なテスト信号周波数は、故障許容を提供するために必要となる分離抵抗Ｒ２の大きさと、ドライバ５４の電圧限界ＶＭＡＸ，ＶＭＩＮの大きさとの関数となる。ＶＭＡＸがＶＨよりも十分に高く（より正であり）、ＶＭＩＮがＶＬよりも十分に低い（より負である）場合には、テスト信号は、多数のＩＣ端子について故障許容を提供するためにＲ２が大きくされた場合であっても、Ｄ信号が状態変化した直後にＩＣ端子の静電容量の内外へ電荷を急速に移動させることができる。かかるフィードバックを用いた故障の補償は、テスト信号の最大の許容可能な周波数を低下させることを必要とすることなく、同じテスト信号により駆動することができるＩＣ端子３８の数を増大させることを可能にする。
【００２７】
高周波数の用途によっては、図３のコントローラ６６により提供されるフィードバックループの応答は、大幅に低速又は不安定なものとなる可能性があり、又はコントローラ６６により提供されるフィードバックループがテスト信号に許容できないノイズを注入するものとなる可能性がある。図８は、図３のテスタチャネル３４が一層高い周波数の動作に適応することが可能な態様を示している。図８に示すように、フォーマッタ回路６０により制御されるサンプル・ホールド回路６８が、コントローラ６６とドライバ５４との間のＶＨＩＧＨ及びＶＬＯＷ基準信号経路内に挿入される。
【００２８】
図９は、ＩＣ４０をテストする前にフォーマッタ回路６０が実行する較正手順を示している。図８及び図９を参照すると、フォーマッタ回路６０は、フィードバック制御回路６６のＶＬＯＷ及びＶＨＩＧＨ出力信号をドライバ５４へ直接通過させるようサンプル・ホールド回路６８を最初に設定する（ステップ９０）。フォーマッタ回路６０は制御信号Ｄを０に設定し（ステップ９２）、ＩＣ端子３８の１つ又は２つ以上に故障状態が存在する場合には、フィードバック制御回路６６は該故障状態に打ち勝つために必要な定常状態レベルへＶＬＯＷを駆動する。次いでフォーマッタ回路６０は、ＶＬＯＷの値のサンプル・ホールドを行うようサンプル・ホールド回路６８のうちの１つに信号を送る（ステップ９４）。次いで、フォーマッタ回路６０は、ＩＣ端子３８における故障状態に打ち勝つのに必要な定常状態レベルへとフィードバック制御回路６６がＶＨＩＧＨを駆動することを可能にするのに十分な期間にわたり、制御信号Ｄを１に駆動する（ステップ９６）。フォーマッタ回路６０は次いで、他のサンプル・ホールド回路６８に信号を送ってそのＶＨＩＧＨ電圧レベルを保持させる（ステップ９８）。
【００２９】
その後、ＩＣ４０のテスト中に、サンプル・ホールド回路６８は、ＶＨＩＧＨ及びＶＬＯＷを、較正手順中に設定されたレベルに保持し、フィードバック制御回路６６の出力を無視する。このため、テスト中には、テスト信号電圧Ｖ２はフィードバックにより制御されないが、それにもかかわらず、ドライバ出力信号Ｖ１の定常状態値は、テスト信号電圧Ｖ２に対するＩＣ端子３８における故障を補償するよう適切に調節される。
【００３０】
図１０は、図８のドライバ５４のためのフィードバック制御システムの代替的な実施形態を示している。この場合、フィードバック制御回路６６は、ＶＨＩＧＨ及びＶＬＯＷ信号の値を示すアナログ出力データではなくディジタル出力データを提供する。較正手順中に、フォーマッタ回路は、ＶＨＩＧＨ及びＶＬＯＷ信号を生成する一対のディジタルアナログ変換器（ＤＡＣ）５５の入力へとフィードバック制御回路６６のデータ出力を通過させるように最初に一対のラッチ５７を設定する。しかし、較正手順中にフィードバック制御回路６６のデータ出力が定常状態に達した後、フォーマッタがラッチ５７に信号を送って現在のデータ値を保持させて、後続のテストプロセス中にＶＨＩＧＨ及びＶＬＯＷが一定値を維持するようにする。
【００３１】
図１１は、１つ又は２つ以上のＩＣ端子３８における高論理レベル故障がテスト信号電圧Ｖ２をＶＨに向かってプルしようとする場合の、テスト中のＶ１信号の挙動を示している。Ｄ信号が０へ遷移する際に、ドライバ５４は、その出力信号電圧Ｖ１を、サンプル・ホールド回路６８のＶＬＯＷ基準信号出力の大きさへと可能な限り急速に駆動する。該ＶＬＯＷ基準信号出力は、テスト信号電圧Ｖ２に対する故障の影響を補償するためにＶＬよりも十分に低く予め設定されたものである。
【００３２】
図１２は、１つ又は２つ以上のＩＣ端子３８における低論理レベル故障がテスト信号電圧Ｖ２をＶＬに向かってプルしようとする場合の、テスト中のＶ１信号の挙動を示している。Ｄ信号が１へ遷移する際に、Ｖ１信号がサンプル・ホールド回路５８のＶＨＩＧＨ基準信号出力の値へと上昇する。該ＶＨＩＧＨ基準信号出力は、テスト信号電圧Ｖ２に対する故障の影響を補償するためにＶＨよりも高く予め設定されたものである。
【００３３】
図１３は、様々なＩＣ端子３８における高論理レベル故障及び低論理レベル故障がテスト信号電圧Ｖ２をＶＨとＶＬとの間の値へとプルしようとする場合の、テスト中のＶ１信号の挙動を示している。Ｄ信号が０へ遷移する際に、Ｖ１信号は、ＶＬよりも低く予め設定されたサンプル・ホールド回路５８のＶＬＯＷ基準信号出力の値へと降下する。Ｄ信号が１へ遷移する際には、Ｖ１信号は、ＶＨよりも高く予め設定されたＶＨＩＧＨの値へと上昇する。
【００３４】
図１４は、１つ又は２つ以上のＩＣ端子３８における故障がノード５０をＶＬ未満にプルしようとする場合の、テスト中のＶ１信号の挙動を示している。Ｄ信号が０へ遷移する際に、Ｖ１信号は、ＶＬよりも十分に高く予め設定されたサンプル・ホールド回路５８のＶＬＯＷ基準信号出力の値へと降下する。Ｄ信号が１へ遷移する際には、Ｖ２信号は、ＶＨよりも十分に高く予め設定されたＶＨＩＧＨの値へと上昇する。
【００３５】
テスト中にフィードバック制御システムを使用する１つの利点は、図３に示したように、状態変化の直後にＶ１信号をそのフルレンジのＶＭＡＸ又はＶＭＩＮへと一時的に駆動して、ＩＣ端子の静電容量を急速に充電し又は放電させることができることにある。これは、最大の許容可能なテスト信号周波数を増大させるのを助けるものとなる。Ｖ１のフィードバック制御は、図８のシステムではテスト中に生じないため、ドライバ５４は、Ｖ１を適当な定常状態レベルに維持するのに必要なＶＨＩＧＨレベル又はＶＬＯＷレベルにＶ１信号を駆動するのみできる。図８のシステムは、ＩＣ端子の静電容量の充電及び放電の速度を向上させるためにドライバ５４のフルレンジ電圧を一時的に使用するものではない。
【００３６】
図１５は、本発明の別の例示的な実施形態を示しており、この場合には図８のドライバ５４がパルス整形器７０に置換されている。パルス整形器は、その入力信号における状態伝達に応じて所望の形状を有する出力信号パルスを生成し、該所望のパルス形状は、必ずしも（図８のドライバ５４により生成されるような）矩形波信号である必要はない。この応用例では、パルス整形器７０は、Ｄ信号入力の状態変化の直後にＶＭＡＸ又はＶＭＩＮでピークとなる適当なＶ１信号パルスを生成して、ＩＣ端子の静電容量のための十分な充電用電流を提供し、その後に適当な定常状態レベルへと落ち着く。
【００３７】
図１５のテストシステムの場合、図８のテストシステムの場合に使用されたものと類似したプリテスト較正手順が、サンプル・ホールド回路６８のＶＨＩＧＨ及びＶＬＯＷ出力を、ＩＣ端子３８の故障にかかわらず定常状態のテスト信号電圧Ｖ２を適当な高論理レベル及び低論理レベルに維持するために必要なレベルに予め設定する。その後、ＩＣ４０がテストされてＤ信号入力が０から１に遷移した際に、パルス整形器７０が直ちにＶ１をＶＭＡＸへと駆動して、ＩＣ端子３８に電荷を急速に供給し、その後にＶ１を下方に駆動して、所定の時間間隔にわたってＶＨＩＧＨと一致する定常状態値にする。そのＤ信号入力が１から０に遷移した際に、パルス整形器７０が直ちにＶ１をＶＭＩＮへと駆動してＩＣ端子の静電容量から電荷を急速に除去し、その後にＶ１をプルアップして所定の時間間隔にわたりＶＬＯＷと一致する定常状態値にする。
【００３８】
図１６は、Ｄ信号が状態変化を受ける際のＶ１信号の挙動を示している。この例では、故障がＩＣ端子を低論理レベル（ＶＬ）の電圧源へと連結するため、較正手順中に、フィードバック制御回路６６は、ＶＨＩＧＨをＶＨよりも高く設定するが、ＶＬＯＷをＶＬと等しく設定する。その後、ＩＣ４０がテストされて制御信号Ｄが０に遷移した際に、パルス整形器７０は、最初にＶ１をＶＭＩＮに駆動してＩＣ端子の静電容量から電荷を急速に除去するが、その後にＶ１をＶＬＯＷ＝ＶＬへと上昇させて、テストサイクルの定常状態部分でＶ２をＶＬに維持するようにする。Ｄ信号が遷移して再び１に戻る際には、パルス整形器７０は、直ちにＶ１をＶＭＡＸへと駆動してＩＣ端子の静電容量を急速に充電し、その後にＶ１を定常状態レベルＶＨＩＧＨ（ＩＣ端子の故障を補償するためにＶＨよりも高く予め設定されている）へと下降させる。
【００３９】
図１７は、１つ又は２つ以上の端子３８が高論理レベルＶＨの電位源へと短絡される場合のＶ１信号の挙動を示しており、図１８は、端子３８における故障がＶＬとＶＨとの間のレベルへとＶ２を駆動しようとする場合のＶ１信号の挙動を示している。
【００４０】
図１６ないし図１８に示すパルス形状は、例示的なものであり、パルス整形器７０は、ＩＣ端子の静電容量の完全な充電又は放電を行うために必要となる総時間を最小限にすることによりテスト信号の最大の許容可能な周波数を増大させるよう様々な態様の何れかにＶ１信号を整形するものとすることが可能である、ということが当業者には理解されよう。例えば、図１９に示すように、パルス整形器７０は、Ｖ１信号をＶＨＩＧＨ又はＶＬＯＷに駆動する前に、各Ｄ状態遷移後の所定時間にわたりＶ１信号をＶＭＡＸ又はＶＭＩＮに保持することが可能である。Ｖ１信号の傾斜部分は、線形又は非線形とすることが可能である。
【００４１】
図３、図８、及び図１５に示した本発明の例示的な実施形態では、フィードバック制御回路６６は、テスタチャネル３４内に存在するが、該チャネル３４にＶＨＩＧＨ及びＶＬＯＷ信号を伝達するために配設されたリードと共にチャネル３４の外部に配設することが可能である。
【００４２】
単純化のため、図３、図８、及び図１５は、比較的単純な回路網を形成するものとして分離抵抗４４を示している。しかし、本発明は、例えば、２００２年５月８日出願の「Ｔｅｓｔ  Ｓｉｇｎａｌ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｓｙｓｔｅｍ  Ｆｏｒ  ＩＣ  ｔｅｓｔｅｒ」と題する米国特許出願第１０／１４２，５４９号といった他の分離抵抗網トポロジーを採用した相互接続システムに関連して実施することが可能である。
【００４３】
全ての分離抵抗４４が同じ値を有する必要はない。例えば、図２０は、ＩＣ４０の端子３８が双方向である場合に有用な図８のテスタチャネル３４の変形例である。ＩＣ端子３８は、何らかのテストサイクル中にテスト信号を受信する一方、他のテストサイクル中にＩＣ応答信号をテスタチャネル３４に送る。図２０のドライバ５４はトライステートドライバであり、フォーマッタ回路６０から入力されて出力Ｖ１信号を高レベル又は低レベルの何れに駆動すべきかを示す制御信号Ｄを受信するだけでなく、出力をトライステートにしてノード５０をプルアップもプルダウンもしないようにすべきか否かを示すフォーマッタ回路６０からのＺ入力信号も受信する。ＩＣ４０が応答信号をテスタチャネルへ送ることになるテストサイクル中に、フォーマッタ回路６０は、ドライバ５４に信号を送ってその出力信号Ｖ１をトライステートにさせる。データ収集回路６５は、フォーマッタ回路６０からの制御信号Ｃに応じて応答信号の電圧をサンプリングし、該応答信号の電圧から、各ＩＣ４０により生成される出力信号の状態を判定する。
【００４４】
図２０の相互接続システム３６は、各分離抵抗４４が異なる抵抗値を有している点で図８の相互接続システム３６とは異なる。詳細には、各々の連続する分離抵抗４４の抵抗値は、その先行する分離抵抗の抵抗値の２倍となっている。
【００４５】
通常、全てのＩＣ４０が正しく動作している場合には、それらが出力信号を生成することになるテストサイクル中に、全てのＩＣ４０が、同じ高論理レベルＶＨ又は低論理レベルＶＬの出力信号を同時に端子３８に生成し、分離抵抗４４は、ノード５０に現れる応答信号を実質的に該高論理レベル又は低論理レベルへと駆動することになる。しかし、１つ又は２つ以上のＩＣ４０が故障している場合には、所与の時点で、幾つかのＩＣ４０が高論理レベル（ＶＨ）の出力信号を生成し、他のＩＣ４０が低論理レベル（ＶＬ）の出力信号を生成する可能性がある。かかる場合、データ収集回路６５から見た応答信号電圧は、ＶＨとＶＬとの間の何らかのレベルになることになる。図２０に示す分離抵抗の値の構成では、データ収集回路６５は、各ＩＣ４０の端子３８における出力信号の論理状態を、前記応答信号の電圧とは無関係に判定することができる。
【００４６】
ドライバ５４がＩＣ端子３８へテスト信号を送信するテストサイクル中に、図２０のテスタチャネルは、図８のテスタチャネルと同じ態様で動作して、ＩＣ端子における故障を補償する。図８のテスタチャネルのＶＨＩＧＨ及びＶＬＯＷ基準電圧を較正するために使用した方法（図９）は、図２０におけるＶＨＩＧＨ及びＶＬＯＷ基準電圧を較正するために使用することも可能である。トライステート出力を提供するようパルス整形器を構成する場合には、図２０のドライバ５４を図１５で使用したタイプのパルス整形器に置換することも可能である。
【００４７】
プローブカードを使用して半導体ウェハ上に形成されたＩＣの端子にアクセスするタイプのＩＣテスタに関連して使用するための本発明の様々な変形例について説明してきたが、当業者には理解されるように、本発明は、ＩＣのＤＵＴ端子へのアクセスを提供する他のタイプのインタフェイス機器を採用したテスタに関連して使用することが可能であり、該ＩＣは、ウェハレベルのもの、又は該ＩＣが上部に形成されるウェハとは別個のものとすることが可能であり、テストが行われる時点でＩＣパッケージ内に組み込まれていてもいなくとも良い。かかるインタフェイス機器は、負荷基板、バーンイン基板、及び最終的なテスト基板を含む（但しそれらには限定されない）。本発明は、その広範な側面では、特定のタイプのＩＣテスタ、特定のタイプのテスタ−ＤＵＴ相互接続システム、又は特定のタイプのＩＣ  ＤＵＴを伴う応用例に限定することは意図していない。また、本発明は、集積回路のテストに関連して使用されるものとして説明したが、例えばフリップチップアセンブリや回路基板などを含むあらゆる種類の電子装置をテストする場合にも使用することが可能である、ということが当業者には理解されよう。
【００４８】
上記説明及び図面は、本発明のベストモードでの実施である例示的な実施形態を示したものであり、本開示のベストモードの構成要素又はステップは、特許請求の範囲に記載の本発明の構成要素又はステップを例示したものである。しかし、特許請求の範囲は、本書及び図面に記載した本発明の例示的な実施形態の例示的な構成要素又はステップと機能的に等価な構成要素又はステップを含む、何れかの請求項に記載した構成要素又はステップの組み合わせを含む本発明のあらゆる実施態様に該当することを意図したものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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