(57)【要約】【課題】ＣＭＯＳ等の半導体回路との一体化が容易であり、また、圧力検知の感度に優れる半導体圧力センサ及びその製造方法、半導体装置並びに電子機器を提供することを目的とする。【解決手段】基板１１上に圧電膜１２及び電極１３が積層して形成され、基板１１における圧電膜１２及び電極１３が配置される領域の少なくとも一部が薄膜化されてなり、圧電膜１２は、基板１１上に少なくとも２層以上備えられ、基板１１上において、複数の圧電膜１２ａ、１２ｂの各々の間に電極１３ｂが配されるとともに、最下層及び最上層に電極１３ａ、１３ｃが配されることにより、圧電膜１２ａ、１２ｂと電極１３ａ、１３ｂ、１３ｃとが交互に積層されてなる圧電膜積層体１０が形成されており、圧電膜１２ａ、１２ｂの各々が、それぞれ異なる圧電定数を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に圧電膜及び電極が積層して形成され、前記基板における前記圧電膜及び電極が配置された領域の少なくとも一部が薄膜化されてなる半導体圧力センサであって、
前記基板上において、前記圧電膜が少なくとも２層以上備えられ、前記圧電膜の各々の間に前記電極が配されるとともに、最下層及び最上層に前記電極が配されることにより、前記圧電膜と前記電極とが交互に積層されてなる圧電膜積層体が形成されており、
前記圧電膜の各々が、それぞれ異なる圧電定数を有することを特徴とする半導体圧力センサ。
【請求項２】
前記基板がシリコン或いは同等の半導体材料からなることを特徴とする請求項１に記載の半導体圧力センサ。
【請求項３】
第１基板と、該第１基板上に積層される埋め込み絶縁膜と、該埋め込み絶縁膜上に積層される第２基板とを備え、該第２基板上に圧電膜及び電極が積層して形成されており、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部が除去されてなる半導体圧力センサであって、
前記第２基板上において、前記圧電膜が少なくとも２層以上備えられ、前記圧電膜の各々の間に前記電極が配されるとともに、最下層及び最上層に前記電極が配されることにより、前記圧電膜と前記電極とが交互に積層されてなる圧電膜積層体が形成されており、
前記圧電膜の各々が、それぞれ異なる圧電定数を有することを特徴とする半導体圧力センサ。
【請求項４】
前記第１基板及び第２基板がシリコン或いは同等の半導体材料からなることを特徴とする請求項３に記載の半導体圧力センサ。
【請求項５】
前記埋め込み絶縁膜がシリコン酸化膜或いは同等の半導体酸化膜であることを特徴とする請求項３又は４に記載の半導体圧力センサ。
【請求項６】
前記圧電膜の各々は、それぞれ異なる結晶方位とされることにより、異なる圧電定数を有するものであることを特徴とする請求項１〜５の何れか１項に記載の半導体圧力センサ。
【請求項７】
前記圧電膜の各々が、それぞれ異なる膜厚で形成されていることを特徴とする請求項１〜６の何れか１項に記載の半導体圧力センサ。
【請求項８】
第１基板と、該第１基板上に積層される埋め込み絶縁膜と、該埋め込み絶縁膜上に積層される第２基板とを備え、
前記第２基板上に圧電膜及び電極が積層して形成されるとともに、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部が除去されてなる圧力センサ領域が備えられており、
前記第２基板上において、前記圧電膜が少なくとも２層以上備えられ、前記圧電膜の各々の間に前記電極が配されるとともに、最下層及び最上層に前記電極が配されることにより、前記圧電膜と前記電極とが交互に積層されてなる圧電膜積層体が形成されており、
前記圧電膜の各々が、それぞれ異なる圧電定数を有しており、
前記埋め込み絶縁膜上に、前記電極の各々と電気的に接続され、前記圧電膜に印加された圧力を検知して圧力検知信号を出力する半導体回路が形成されてなることを特徴とする半導体装置。
【請求項９】
前記第１基板及び第２基板がシリコン或いは同等の半導体材料からなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記埋め込み絶縁膜がシリコン酸化膜或いは同等の半導体酸化膜であることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記圧電膜の各々は、それぞれ異なる結晶方位とされることにより、異なる圧電定数を有するものであることを特徴とする請求項８〜１０の何れか１項に記載の半導体装置。
【請求項１２】
前記圧電膜の各々が、それぞれ異なる膜厚で形成されていることを特徴とする請求項８〜１１の何れか１項に記載の半導体装置。
【請求項１３】
基板上に圧電膜と電極とを積層して形成し、前記基板における前記圧電膜及び電極が配置された領域の少なくとも一部をエッチングによって薄膜化する半導体圧力センサの製造方法であって、
前記基板上において、前記圧電膜を少なくとも２層以上で形成し、前記圧電膜の各々の間に前記電極を配するとともに最下層及び最上層に前記電極を配し、前記圧電膜と前記電極とを交互に積層することによって圧電膜積層体を形成し、
前記圧電膜の各々を、反応性スパッタ法を用いて、それぞれ異なる圧電定数を有する層で形成することを特徴とする半導体圧力センサの製造方法。
【請求項１４】
第１基板上に埋め込み絶縁膜及び第２基板をこの順で積層して形成し、前記第２基板上に圧電膜及び電極を積層して形成するとともに、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部をエッチングによって除去する半導体圧力センサの製造方法であって、
前記第２基板上において、前記圧電膜を少なくとも２層以上で形成し、前記圧電膜の各々の間に前記電極を配するとともに最下層及び最上層に前記電極を配し、前記圧電膜と前記電極とを交互に積層することによって圧電膜積層体を形成し、
前記圧電膜の各々を、反応性スパッタ法を用いて、それぞれ異なる圧電定数を有する層で形成し、
前記埋め込み絶縁膜をエッチングストッパとして、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部をエッチングして除去することを特徴とする半導体圧力センサの製造方法。
【請求項１５】
請求項１３又は請求項１４に記載の半導体圧力センサの製造方法において、少なくとも２層以上で形成される前記圧電膜の各々の間に配する前記電極を、反応性スパッタ法で用いる反応性ガスの内、少なくとも１種の反応ガスの供給及び停止を切り替えることによって形成することを特徴とする半導体圧力センサの製造方法。
【請求項１６】
請求項１〜７の何れか１項に記載の半導体圧力センサ、又は、請求項８〜１２の何れか１項に記載の半導体装置が備えられてなる電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体圧力センサ及びその製造方法、半導体装置並びに電子機器に関するものである。
【背景技術】
【０００２】
近年、半導体業界において、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）とＩＣとの融合が進み、複合化された種々の半導体装置が開発されている。このようなものとして、特に、加速度センサやジャイロセンサ、或いはタイミングデバイスとしてのリゾネータ等の開発が精力的に行なわれるようになっている。また、ＭＥＭＳデバイスとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と融合や集積化については、まだ課題が多く残されており、様々な技術開発が進められている。
【０００３】
また、従来、圧力を検知するための圧力センサとしては、一般的に、静電容量型、ピエゾ抵抗型、ピエゾ圧電型等のものが用いられており、特に、ピエゾ抵抗型と呼ばれるものが主流となっている（例えば、特許文献１を参照）。
ここで、静電容量型の圧力センサは、例えば、図１２（ａ）に示す例の圧力センサ１００のように、一定のギャップを有するダイアフラム１０１が圧力差によって可動とされており、その容量変化を検出する構成とされていることから、作動に要する消費電力が小さいため、特に、低消費電力が必要とされる用途に用いられている。しかしながら、このような静電容量型の圧力センサは感度が低いため、一定以上の感度を確保するためにはダイアフラム１０１を大面積とする必要があるとともに構造が複雑になる。このため、例えば、上述したようなＭＥＭＳの分野において、図１２（ａ）に示すような静電容量型の圧力センサ１００を適用しようとしても、静電容量型の圧力センサと、該圧力センサに印加された圧力を検知するためのＣＭＯＳ回路等とを一体に形成することが困難であるという問題がある。
【０００４】
また、ピエゾ抵抗型の圧力センサは、例えば、図１２（ｂ）及び図１２（ｃ）に示す例の圧力センサ１１０、１２９のように、半導体薄膜１１１、１２１上のブリッジ抵抗１１２が圧力を受けて歪を生じ、この際の抵抗値の変化を電圧変換して検出する構成とされており、高い感度を有するとともに、上述のＭＥＭＳの分野に適用する場合においても、圧力センサとＣＭＯＳ回路等を容易に一体化させることが可能である。しかしながら、このようなピエゾ抵抗型の圧力センサ１１０、１２０では、ブリッジ抵抗１１２に常時、定電流を流し続ける必要があるため、低消費電力を要する用途には不向きであるという問題がある。特に、高温域における動作精度を確実に向上させるためには、さらに定電流回路等を付加する必要があるため、一層の消費電流の増大を招くという問題がある。
【０００５】
また、ピエゾ圧電型の圧力センサは、例えば、シリコン基板が薄膜化されてなるダイアフラム上の圧電膜が圧力を受けて歪を生じ、この際の電圧変位を検出する構成とされており、消費電力が小さく、また、上述のＭＥＭＳの分野に適用する場合においても、圧力センサとＣＭＯＳ回路等を容易に一体化させることが可能である。しかしながら、従来のピエゾ圧電型の圧力センサは、圧力検知の感度が低く、特に微小な圧力変化の検知が必要な用途に用いることが困難であるという問題があった。
このため、ＣＭＯＳ回路等の半導体回路との一体形成が容易であるとともに、消費電力が小さく、また、圧力検知の感度に優れる半導体圧力センサが求められていた。
【特許文献１】特開平７−２７６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記問題に鑑みてなされたものであり、ＣＭＯＳ等の半導体回路との一体化が容易であり、また、低消費電力であるとともに圧力検知感度に優れる半導体圧力センサ及びその製造方法、半導体装置並びに電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体圧力センサは、基板上に圧電膜及び電極が積層して形成され、前記基板における前記圧電膜及び電極が配置された領域の少なくとも一部が薄膜化されてなる半導体圧力センサであって、前記基板上において、前記圧電膜が少なくとも２層以上備えられ、前記圧電膜の各々の間に前記電極が配されるとともに、最下層及び最上層に前記電極が配されることにより、前記圧電膜と前記電極とが交互に積層されてなる圧電膜積層体が形成されており、前記圧電膜の各々が、それぞれ異なる圧電定数を有することを特徴とする。
【０００８】
係る構成の半導体圧力センサによれば、圧電膜の各々の間に電極が配されるとともに、最下層及び最上層に電極が配されることで圧電膜と電極とが交互に積層されてなる圧電膜積層体が薄膜化された基板上に形成され、さらに、圧電膜の各々がそれぞれ異なる圧電定数を有するものなので、圧電膜における微小な電位変化を検出することができることから、低消費電力であるとともに優れた圧力検知感度を有し、また、半導体回路との一体形成が容易な半導体圧力センサを実現することが可能となる。
【０００９】
なお、上記構成の半導体圧力センサにおいては、前記基板がシリコン或いは同等の半導体材料からなる構成とすることができる。
係る構成の半導体圧力センサによれば、シリコン或いは同等の半導体材料からなる基板を用いることにより、ＣＭＯＳ等の半導体回路との一体化が容易になる。
【００１０】
また、本発明の半導体圧力センサは、第１基板と、該第１基板上に積層される埋め込み絶縁膜と、該埋め込み絶縁膜上に積層される第２基板とを備え、該第２基板上に圧電膜及び電極が積層して形成されており、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部が除去されてなる半導体圧力センサであって、前記圧電膜は、前記第２基板上に少なくとも２層以上備えられ、前記第２基板上において、前記圧電膜の各々の間に前記電極が配されるとともに、最下層及び最上層に前記電極が配されることにより、前記圧電膜と前記電極とが交互に積層されてなる圧電膜積層体が形成されており、前記圧電膜の各々が、それぞれ異なる圧電定数を有することを特徴とする。
【００１１】
係る構成の半導体圧力センサによれば、圧電膜の各々の間に電極が配されるとともに、最下層及び最上層に電極が配されることで圧電膜と電極とが交互に積層されてなる圧電膜積層体が第２基板上に備えられ、さらに、圧電膜の各々がそれぞれ異なる圧電定数を有するものなので、上記同様、圧電膜における微小な電位変化を検出することができ、低消費電力であるとともに優れた圧力検知感度を有し、また、半導体回路との一体形成が容易な半導体圧力センサを実現することが可能となる。
【００１２】
なお、上記構成の半導体圧力センサにおいては、前記第１基板及び第２基板がシリコン或いは同等の半導体材料からなる構成とすることができる。
係る構成の半導体圧力センサによれば、シリコン或いは同等の半導体材料からなる基板を用いることにより、ＣＭＯＳ等の半導体回路との一体化が容易になる。
【００１３】
また、上記構成の半導体圧力センサにおいては、前記埋め込み絶縁膜がシリコン酸化膜或いは同等の半導体酸化膜である構成とすることができる。
係る構成の半導体圧力センサによれば、上記酸化膜を埋め込み絶縁膜に用いることにより、ＣＭＯＳ等の半導体回路と一体化した場合の製造プロセスが容易になる。
【００１４】
また、上記構成の半導体圧力センサにおいては、前記圧電膜の各々が、それぞれ異なる結晶方位とされることにより、異なる圧電定数を有するものとして構成することが好ましい。
係る構成の半導体圧力センサによれば、圧電膜の各々の圧電定数を、結晶方位を制御することによって、異なる圧電定数として容易に制御できる。
【００１５】
また、上記構成の半導体圧力センサにおいては、前記圧電膜の各々が、それぞれ異なる膜厚で形成された構成とすることができる。
係る構成の半導体圧力センサによれば、圧電膜の膜厚を、それぞれ異なる膜厚とすることにより、印加される圧力に応じて、より優れた圧力検知感度を有するものとなる。
【００１６】
本発明の半導体装置は、第１基板と、該第１基板上に積層される埋め込み絶縁膜と、該埋め込み絶縁膜上に積層される第２基板とを備え、前記第２基板上に圧電膜及び電極が積層して形成されるとともに、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部が除去されてなる圧力センサ領域が備えられており、前記第２基板上において、前記圧電膜が少なくとも２層以上備えられ、前記圧電膜の各々の間に前記電極が配されるとともに、最下層及び最上層に前記電極が配されることにより、前記圧電膜と前記電極とが交互に積層されてなる圧電膜積層体が形成されており、前記圧電膜の各々が、それぞれ異なる圧電定数を有しており、前記埋め込み絶縁膜上に、前記電極の各々と電気的に接続され、前記圧電膜に印加された圧力を検知して圧力検知信号を出力する半導体回路が形成されてなることを特徴とする。
【００１７】
係る構成の半導体装置によれば、第２基板上に圧電膜及び電極が積層して形成されるとともに、第２基板上における圧電膜及び電極が配置された領域に対応する第１基板の少なくとも一部が除去され、複数の圧電膜の各々の間に電極が配されるとともに、最下層及び最上層に電極が配されることで圧電膜と電極とが交互に積層されてなる圧電膜積層体が第２基板上に形成され、さらに、圧電膜の各々がそれぞれ異なる圧電定数を有するものとされた圧力センサ領域が備えられたものなので、圧電膜における微小な電位変化を検出することができ、低消費電流であるとともに圧力検知感度に優れたものとなる。また、埋め込み絶縁膜上に、圧電膜に印加された圧力を検知する半導体回路が形成された構成なので、埋め込み絶縁膜がエッチングストッパとして作用し、圧力センサ領域を構成する圧電膜及び電極と、半導体回路を形成した後に、第１基板の一部の除去処理をエッチングによって行なうことができ、製造プロセスを容易にすることが可能となる。
【００１８】
なお、上記構成の半導体装置においては、前記第１基板及び第２基板がシリコン或いは同等の半導体材料からなる構成とすることができる。
係る構成の半導体装置によれば、シリコン或いは同等の半導体材料からなる第１基板及び第２基板を用いることにより、圧力センサ領域と半導体回路との一体化が容易になる。
【００１９】
また、上記構成の半導体装置においては、前記埋め込み絶縁膜がシリコン酸化膜或いは同等の半導体酸化膜である構成とすることができる。
係る構成の半導体装置によれば、上記酸化膜を埋め込み絶縁膜に用いることにより、圧力センサ領域と半導体回路とを一体化して形成する際の製造プロセスが容易になる。
【００２０】
また、上記構成の半導体装置においては、前記圧電膜の各々が、それぞれ異なる結晶方位とされることにより、異なる圧電定数を有する構成とすることが好ましい。
係る構成の半導体装置によれば、圧電膜の各々の圧電定数を、結晶方位を制御することによって、異なる圧電定数として容易に制御できる。
【００２１】
また、上記構成の半導体装置においては、前記圧電膜の各々が、それぞれ異なる膜厚で形成された構成とすることができる。
係る構成の半導体装置によれば、圧電膜の膜厚を、それぞれ異なる膜厚とすることにより、印加される圧力に応じて、より優れた圧力検知感度を有するものとなる。
【００２２】
本発明の半導体圧力センサの製造方法は、基板上に圧電膜と電極とを積層して形成し、前記基板における前記圧電膜及び電極が配置された領域の少なくとも一部をエッチングによって薄膜化する半導体圧力センサの製造方法であって、前記基板上において、前記圧電膜を少なくとも２層以上で形成し、前記圧電膜の各々の間に前記電極を配するとともに最下層及び最上層に前記電極を配し、前記圧電膜と前記電極とを交互に積層することによって圧電膜積層体を形成し、前記圧電膜の各々を、反応性スパッタ法を用いて、それぞれ異なる圧電定数を有する層で形成することを特徴とする。
【００２３】
係る構成の半導体圧力センサの製造方法によれば、圧電膜の各々を、反応性スパッタ法を用いて形成する方法なので、圧電膜の各々の結晶方位を制御することにより、圧電定数の異なる膜として効率良く形成することが可能となる。
【００２４】
また、本発明の半導体圧力センサの製造方法は、第１基板上に埋め込み絶縁膜及び第２基板をこの順で積層して形成し、前記第２基板上に圧電膜及び電極を積層して形成するとともに、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部をエッチングによって除去する半導体圧力センサの製造方法であって、前記第２基板上において、前記圧電膜を少なくとも２層以上で形成し、前記圧電膜の各々の間に前記電極を配するとともに最下層及び最上層に前記電極を配し、前記圧電膜と前記電極とを交互に積層することによって圧電膜積層体を形成し、前記圧電膜の各々を、反応性スパッタ法を用いて、それぞれ異なる圧電定数を有する層で形成し、前記埋め込み絶縁膜をエッチングストッパとして、前記第２基板上における前記圧電膜及び電極が配置された領域に対応する前記第１基板の少なくとも一部をエッチングして除去することを特徴とする。
【００２５】
係る構成の半導体圧力センサの製造方法によれば、上記同様、圧電膜の各々を、反応性スパッタ法で結晶方位を制御しながら、圧電定数の異なる膜として効率良く形成することが可能となる。また、埋め込み絶縁膜をエッチングストッパとして、第２基板上における圧電膜及び電極が配置された領域に対応する第１基板の少なくとも一部をエッチングして除去する方法なので、基板を深堀りエッチングによって除去する際の薄膜の膜厚制御性を向上させることが可能となる。
【００２６】
また、上記構成の半導体圧力センサの製造方法においては、少なくとも２層以上で形成される前記圧電膜の各々の間に配する前記電極を、反応性スパッタ法で用いる反応性ガスの内、少なくとも１種の反応ガスの供給及び停止を切り替えることによって形成する方法とすることができる。
【００２７】
係る構成の半導体圧力センサの製造方法によれば、反応性スパッタ法で用いる少なくとも１種の反応ガスを停止させてスパッタすることにより、圧電膜上に電極を形成した後、再び当該反応ガスを供給してスパッタすることにより、電極上に圧電膜を形成する方法とすることで、生産性を向上させることが可能となる。
【００２８】
本発明の電子機器は、上記の何れかに記載の構成を有する半導体圧力センサ、又は、半導体装置が備えられていることを特徴とする。
係る構成の電子機器によれば、上記構成の半導体圧力センサ、又は、半導体装置が備えられた構成なので、小型で機器特性に優れたものとなる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明の実施形態である半導体圧力センサ及びその製造方法、半導体装置並びに電子機器について、図面を適宜参照しながら説明する。図１は本実施形態の半導体圧力センサの一例を示す断面模式図であり、図２は半導体圧力センサの他例を示す断面模式図、図３は半導体圧力センサに印加される圧力を検出するための半導体回路の一例を示す概略図、図４は本実施形態の半導体装置を示す断面模式図、図５〜９は本実施形態の半導体圧力センサに備えられる圧電膜の結晶方位、圧電定数及び電圧変位の関係を説明するための模式図、図１０は本実施形態の電子機器の一例である腕時計型電子機器を示す模式図、図１１は本実施形態の半導体圧力センサの製造方法の一例を説明する工程図である。なお、以下の説明において参照する図面は、半導体圧力センサ及びその製造方法、半導体装置並びに電子機器を説明するための図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体圧力センサ等の寸法関係とは異なっている。
【００３０】
［半導体圧力センサ］
「半導体圧力センサの積層構造」
図１に示す例の半導体圧力センサ１は、基板１１上に圧電膜１２及び電極１３が積層して形成され、基板１１における圧電膜１２及び電極１３が配置された領域の少なくとも一部が薄膜化されることによってダイアフラム１５が形成されており、基板１１上において、圧電膜１２が少なくとも２層以上（図示例では２層の圧電膜１２ａ、１２ｂ）備えられ、圧電膜１２ａ、１２ｂの各々の間に電極１３ｂが配されるとともに、最下層及び最上層に電極１３ｃ、１３ａがそれぞれ配されることにより、圧電膜１２ａ、１２ｂと電極１３ａ、１３ｂ、１３ｃとが交互に積層されてなる圧電膜積層体１０が形成されており、圧電膜１２ａ、１２ｂの各々が、それぞれ異なる圧電定数を有する膜として概略構成されている。
また、図１に示す例の半導体圧力センサ１は、２層の圧電膜１２ａ、１２ｂの内、上層側の圧電膜１２ｂが、下層側の圧電膜１２ａよりも平面視で小型となるように形成されており、この上の電極１３ｃも小型に形成されている。また、図示例では、基板１１及び該基板１１上に形成された各層を覆うように、被覆層１６が設けられている。
本実施形態の半導体圧力センサ１は、上記構成により、ピエゾ圧電型の圧力センサとされる。
【００３１】
基板１１は、シリコンからなる半導体支持基板であり、図示例のように、表面１１ａ側に、圧電膜積層体１０（圧電膜１２及び電極１３）が配置される。そして、基板１１は、その裏面１１ｂ側において、表面１１ａに圧電膜積層体１０が配置される領域に対応する部分の少なくとも一部、図示例においては圧電膜積層体１０が配置される領域のほぼ全体が、深堀エッチングによる除去で薄膜化され、この部分がダイアフラム１５とされている。また、基板１１は、シリコンと同等の半導体材料からなる構成とすることも可能である。
【００３２】
圧電膜１２は、本実施形態の半導体圧力センサ１を用いて圧力を検知する際、印加された圧力によって生じる歪に応じて電荷量が変化するものであり、基板１１上に少なくとも２層以上で備えられ、図示例では、２層の圧電体１２ａ、１２ｂが、基板１１側からこの順で備えられている。また、上述したように、図示例では、上層側の圧電膜１２ｂ及び該圧電膜１２ｂ上の電極１３ｃが、下層側の圧電膜１２ａ及び電極１３ｂよりも平面視で小型となるように形成されることで、後述の電極１３ｂとコンタクト電極との接続が可能となっている。
【００３３】
圧電膜１２の材料として、圧電作用を有する従来公知の圧電材料を何ら制限無く用いることができるが、中でも、Ｃ軸方向に配向しやすいＩＩＩ−Ｖ族又はＩＩＩ―ＶＩ族元素からなる六方晶ウルツ鉱型のものを好適に用いることができ、例えば、ＺｎＯ（酸化亜鉛）、ＡｌＮ（窒化アルミニウム）や、ペロブスカイト構造を有するＰＺＴ（チタン酸ジルコン酸鉛）等を用いることが好ましい。本実施形態では、上記材料を、詳細を後述する反応性スパッタ法を用いて堆積させることにより、圧電膜１２ａ、１２ｂの各々を、それぞれ異なる圧電定数を有する膜として形成することができる。
本実施形態の半導体圧力センサ１は、それぞれ異なる圧電定数とされた２層の圧電膜１２ａ、１２ｂの間の電圧変位を検出することにより、高感度で圧力を検知することが可能となる。
【００３４】
電極１３（１３ａ、１３ｂ、１３ｃ）は、圧電膜１２で生じる電圧変位を検出する電極であり、上述したように、圧電膜１２ａ、１２ｂと交互に積層されるとともに、圧電膜積層体１０において、最上層（電極１３ｃ）及び最下層（電極１３ａ）に配されている。
電極１３の材料としては、従来公知の金属からなる電極材料を何ら制限無く用いることができ、例えば、Ｐｔ（白金）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）、ＴｉＮ（窒化チタン）、Ｒｕ（ルテニウム）等を好適に用いることができる。
【００３５】
本実施形態の半導体圧力センサ１を用いて圧力検知を行なう際は、例えば、図３に示すような、フィードバック・キャパシタＣＦが用いられてなり、Ｓｗｉｃｈｅｄ  Ｃａｐａｃｉｔｏｒ  Ｃｈａｒｇｅ  Ｉｎｔｅｇｒａｔｏｒ回路によって構成される検知回路５を用いることができる。この検知回路５は、フィードバック・キャパシタＣＦとオペアンプ５１とを備え、圧電膜１２ａ、１２ｂの間に配された電極１３ｂがオペアンプ５１のＶ−側に接続されるとともに、圧電膜積層体１０の最上層に配された電極１３ｃが電源電圧、最下層に配された電極１３ａがＧＮＤに接続される。オペアンプ５１は、電極１３ｂから出力される電圧値を、一定の増幅率でＶｏｕｔ側から圧力検知信号として出力する。
【００３６】
被覆層１６は、上述したように、基板１１及び基板１１上に形成された各層を覆うように設けられた保護被覆膜である。被覆層１６は、従来公知のＣＶＤ法を用いて、例えば、シリコン酸化膜あるいはシリコン窒化膜から形成することができる。
【００３７】
以下に、半導体圧力センサ１及び検知回路５を用いて圧力検知を行なう際の原理について詳細に説明する。
まず、電極１３ｃに電源電圧、電極１３ａにＧＮＤを印加した状態で、基板１１の裏面１１ｂ側からダイアフラム１５に（或いは表面１１ａ側から圧電膜積層体１０に）圧力が印加されると、ダイアフラム１５が変形し、圧電膜１２ａ、１２ｂに応力が加わる。この際、圧電膜１２ａ、１２ｂの膜中において、印加される応力に応じて内部電界が変化し、それぞれ異なる圧電定数を有する圧電膜１２ａ、１２ｂの内部に、それぞれ異なる電圧変位が生じる。このような、圧電膜１２ａ、１２ｂで生じた電圧変位により、電極１３ｂの電位が変動し、この電位をオペアンプ５１のＶ＋側に入力する。オペアンプ５１は、フィードバック・キャパシタＣＦを有するので、Ｖ＋側に入力された電位に応じて、圧力検知信号をＶｏｕｔ側から出力する。
ここで、本実施形態の半導体圧力センサ１は、上述したような複数の圧電膜１２ａ、１２ｂを備え、それぞれ異なる圧電定数を有する膜とされているので、詳細を後述する理由により、高感度の圧力検知が可能となる。
【００３８】
「圧電定数の異なる２層以上の圧電膜」
本実施形態の半導体圧力センサは、上述したように、少なくとも２層以上の圧電膜を備え、それぞれ異なる圧電定数とされることにより、高感度の圧力検知を可能としている。以下に、図５〜９を適宜参照しながら、その原理について詳述する。
なお、本例では、図５の模式図に示すような、同じ圧電材料からなり各々異なる圧電定数ｄ１、ｄ２を有する２層の圧電膜Ｐ１、Ｐ２と、３層の電極Ｍ１、Ｍ２、Ｍ３とを備え、基板Ｓｕｂ１上において、電極Ｍ１、圧電膜Ｐ１、電極Ｍ２、圧電膜Ｐ２、電極Ｍ３の順で積層されてなる圧電膜積層体Ｃを例に挙げて説明する。
【００３９】
（電圧変位）
図５に示す圧電膜積層体Ｃに対し、初期状態として電圧Ｖ０を印加すると、圧電膜積層体Ｃは、下記一般式（１）、（２）で表される状態となる。
【００４０】
【数１】
2009139338.tif 000003
但し、上記一般式（１）中、Ｃｔ０ｔは２層の圧電膜Ｐ１、Ｐ２の合計容量、Ｃ１、Ｃ２は圧電膜Ｐ１、Ｐ２の各々の容量、ε１、ε２は圧電膜Ｐ１、Ｐ２の各々の誘電率、Ｓは容量の面積、ｔ１、ｔ２は圧電膜Ｐ１、Ｐ２の各々の膜厚を示し、以下の一般式においても同様である。
【００４１】
【数２】
2009139338.tif 000004
但し、上記一般式（２）中、Ｑ０は電荷、Ｖ０は電位を示し、以下の一般式においても同様である。
【００４２】
また、この際の電極Ｍ２の電位Ｖ２は、下記一般式（３）で表される。
【００４３】
【数３】
2009139338.tif 000005
なお、上記一般式（１）〜（３）において、ｔ１＝ｔ２＝ｔ０、ε１＝ε２＝εｒとした場合には、Ｖ２＝１／２・Ｖ０となる。
【００４４】
ここで、圧電膜積層体Ｃに圧力Ｐ＝｜Ｐ｜（垂直方向）、応力Ｆ＝ＰＳが印加された場合の電圧変化δＱＭ２は、以下のようにして求められる。但し、以下の説明において、圧電膜Ｐ１、Ｐ２の極性は同方向とする。
一般に、応力Ｔが印加された際の電気変位（電束密度の変化分）Ｄは、圧電定数ｄを用いて、Ｄ＝ｄＴで表される。ここで、電極Ｍ２において発生する電荷量の増減、つまり上記電圧変化δＱＭ２は下記一般式（４）で表される。
【００４５】
【数４】
2009139338.tif 000006
但し、一般式（４）中、ｄ１、ｄ２はテンソル量を表し、下記一般式（５）を用いて表すことができる。
【００４６】
【数５】
2009139338.tif 000007
但し、上記一般式（５）中、ｄｎは、結晶対称性によって独立変数が大幅に減少する。例えば、圧電膜として、ＺｎＯ、ＡｌＮ等の六方晶ウルツ鉱型の材料を用いた場合、下記一般式（６）で表される関係となる。
【００４７】
【数６】
2009139338.tif 000008
但し、上記一般式（６）中、独立変数は３個である。
【００４８】
また、圧電膜として、水晶等の三方晶系の材料を用いた場合には、下記一般式（７）で表される関係となる。
【００４９】
【数７】
2009139338.tif 000009
但し、上記一般式（７）中、独立変数は２個である。
【００５０】
ここで、圧電膜積層体Ｃに印加される外部からの応力ＩＰを、図６の模式図に示すように、結晶軸のある特定の方向のみに限定し、他の内部応力は発生しないものと過程した場合、下記一般式（８）に表される関係となる。
【００５１】
【数８】
2009139338.tif 000010
但し、上記一般式（８）中、圧電膜としてＺｎＯやＡｌＮを材料に用いた場合には、右辺は−ｄ３３Ｐのみになる。
【００５２】
本実施形態では、各圧電膜Ｐ１、Ｐ２の上部及び下部に発生した電束密度のみを捉えることから、下記一般式（９）で表されるような関係が成り立つ。
【００５３】
【数９】
2009139338.tif 000011
従って、電圧変位δＱＭ２は、下記一般式（１０）で表される関係に基づいて電位変動が発生する。
【００５４】
【数１０】
2009139338.tif 000012
ここで、上記一般式（１０）において、例えば、基板Ｓｕｂ１側から１層目の圧電膜Ｐ１にＺｎＯ（ｄ３３＝１１．６７ｐＣ／Ｎ）、２層目の圧電膜Ｐ２にＡｌＮ（ｄ３３＝５．５３ｐＣ／Ｎ）を用いた場合、ゲージ圧ΔＰ＝１ａｔｍ＝１０１３．２５ｈＰａとすると、電圧変位δＱＭ２は、下記一般式（１１）によって求めることが可能である。
【００５５】
【数１１】
2009139338.tif 000013
【００５６】
（反応性スパッタ法を用いた圧電膜の形成方法）
本実施形態の半導体圧力センサにおいて、反応性スパッタ法を用いて、各々異なる圧電定数を有する圧電膜を形成する方法について、図７（ａ）、（ｂ）を参照しながら以下に説明する。
【００５７】
図７（ａ）に示すように、チャンバ７０内において、例えばＡｌからなるターゲット７１を配置するとともに、チャンバ７０内に反応ガスとして窒素（Ｎ２）含有ガスを不活性ガスとともに流通させた状態とし、ターゲット７１側にパワーを印加し、ターゲット７１と対向するプレート７０ａ側にバイアスを印加することにより、チャンバ７０内においてプラズマ放電を行なう。ここで、図７（ａ）に示すように、チャンバ７０内において、成膜処理を行なう成膜領域７２、７３とターゲット７１とは、所定のオフセット角度θ、φが設定されて斜め方向に対向する配置とする。
【００５８】
このような、反応性スパッタ法で成膜可能なチャンバ７０を用いることにより、ＡｌＮからなる圧電膜Ｐ１、Ｐ２がチャンバ７０内において成膜される。そして、ターゲット７１と成膜領域７２、７３との配置関係を適宜調整し、オフセット角度θ、φを設定した配置とすることにより、圧電膜Ｐ１の結晶（図７（ｂ）も参照）は、成膜領域７２において結晶軸が角度θを有して配向し、一方、圧電膜Ｐ２の結晶（図７（ｂ）も参照）は、成膜領域７３において結晶軸が角度φを有して配向した状態で成膜される。なお、上記オフセット角度θ、φの設定にあたっては、例えば、ターゲット７１側を移動させても良いし、各圧電膜の成膜領域７２、７３をずらす方法としても良く、適宜採用すれば良い。
ここで、スパッタリング時のミーンフリーパス（Ｍｅａｎ  Ｆｒｅｅ  Ｐａｔｈ）λは、下記一般式（１２）で表される。
【００５９】
【数１２】
2009139338.tif 000014
但し、上記一般式（１２）において、Ｐはガス圧、σは分子半径、Ｔはガス温度、ｋＢはボルツマン定数である。
そして、本実施形態では、図７（ａ）に示すチャンバ７０内において、ターゲットと各成膜領域７２、７３との間の距離Ｌと、上記一般式（１１）で導き出されるミーンフリーパスλとの関係を、次式（λ＞Ｌ）の関係とすることが好ましい。このような成膜条件として、圧電膜を反応性スパッタ法で形成することにより、成膜される圧電膜の結晶軸を、上述のように、結晶軸がそれぞれ異なる角度（方向）で配向するように異方性を持たせて制御することが可能となる。
【００６０】
本実施形態では、圧電膜を上述の反応性スパッタ法で形成し、圧電膜をそれぞれ異なる方向で配向する結晶で成膜することにより、各々の圧電層を、それぞれ異なる圧電定数を有する膜として形成することが可能となる。そして、図７（ｂ）の模式図に示す例のように、結晶軸が角度θを有して配向している圧電膜Ｐ１、及び、結晶軸が角度φを有して配向している圧電膜Ｐ２を、詳細を後述する方法により、電極Ｍ１、Ｍ２、Ｍ３の各々と交互に連続して積層して圧電膜積層体Ｃを形成する。これにより、２層の圧電膜Ｐ１、Ｐ２を、各々異なる圧電定数ｄ１、ｄ２を有する膜として形成することができる。
【００６１】
（結晶軸の角度制御による圧電定数の制御）
図８の模式図に示すように、結晶軸３のみを角度θ方向に傾斜させた場合の圧電定数ｄ´は、下記一般式（１３）、（１４）、（１５）で表される。
【００６２】
【数１３】
2009139338.tif 000015
【００６３】
【数１４】
2009139338.tif 000016
【００６４】
【数１５】
2009139338.tif 000017
但し、上記一般式（１３）中、ｄ’＝Ａｄであり、また、Ａはオイラー角（φ、θ、ψ）の回転操作を表す行列である。但し、本発明において注目するのは結晶軸３の回転角θのみなので、φ＝０、ψ＝０として行列Ａを書き出すと、上記一般式（１４）のように表される。
また、圧電膜として、ＺｎＯやＡｌＮ等の六方晶ウルツ鉱型の材料を用いた場合には、圧電定数の独立変数が３つなので、下記一般式（１６）のように簡略化して表すことが可能になる。
【００６５】
【数１６】
2009139338.tif 000018
また、外部からの応力Ｐを、内部応力を発生させないものとして、結晶軸３のみに着目して簡略化すると、下記一般式（１７）で表される関係となる。
【００６６】
【数１７】
2009139338.tif 000019
そして、圧電膜の電圧変位δＱＭ２は、下記一般式（１８）によって得られるが、ここで、圧電膜の材料としてＺｎＯやＡｌＮ等の六方晶ウルツ鉱型の材料を用いた場合には、下記一般式（１９）のような関係が成り立つことから、最終的に、電圧変位δＱＭ２は、下記一般式（２０）によって与えられる。
【００６７】
【数１８】
2009139338.tif 000020
【００６８】
【数１９】
2009139338.tif 000021
【００６９】
【数２０】
2009139338.tif 000022
本実施形態の半導体圧力センサは、上記各一般式を用いて説明した原理により、それぞれ異なる圧電定数を有する圧電膜を用いて微小な電位変化を検出することが可能となり、低消費電力であるとともに圧力検知感度に優れるものとなる。また、図９のグラフに示すように、電圧変位δＱＭ２と圧力Ｐとの関係がリニアな関係となり、高精度で圧力検知を行なうことが可能となる。
【００７０】
以上説明したような本実施形態の半導体圧力センサによれば、圧電膜１２ａ、１２ｂの各々の間に電極１３ｂが配されるとともに、最下層及び最上層に電極１３ａ、１３ｃが配されることで圧電膜１２ａ、１２ｂと電極１３ａ、１３ｂ、１３ｃとが交互に積層されてなる圧電膜積層体１０が、基板１１の裏面１１ｂ側の少なくとも一部が除去されることによって形成されるダイアフラム１５上に形成され、さらに、圧電膜１２ａ、１２ｂの各々が、それぞれ異なる圧電定数を有するものなので、上記各一般式を用いて説明したように、圧電膜１２ａ、１２ｂにおける微小な電位変化を検出することができ、低消費電力であるとともに優れた圧力検知感度を有し、また、半導体回路との一体形成が容易な半導体圧力センサを実現できる。
【００７１】
なお、本実施形態の半導体圧力センサは、図１に示す例には限定されない。例えば、図２に示すような埋め込み酸化膜（埋め込み絶縁膜）２４が備えられ、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  On  Ｉｎｓｕｌａｔｏｒ）構造を有する基板が用いられてなる半導体圧力センサ２として構成することも可能である。図２に示す半導体圧力センサ２は、第１基板２１ａと、該第１基板２１ａ上に積層される埋め込み酸化膜２４と、該埋め込み酸化膜２４上に積層される第２基板２１ｂとを備え、該第２基板２１ａ上に圧電膜積層体２０が備えられる点で、図１に示す例の半導体圧力センサ１とは異なる。また、半導体圧力センサ２は、圧電膜積層体２０に備えられる圧電膜２２ａ、２２ｂがそれぞれ異なる膜厚とされ、図示例では圧電膜２２ａよりも圧電膜２２ｂの方が肉厚とされている点で、図１に示す例の半導体圧力センサ１とは異なる構成とされている。
【００７２】
第１基板２１ａ及び第２基板２１ｂの材料としては、図１に示す半導体圧力センサ１の基板１１と同様、シリコン、或いはシリコンと同等の半導体材料を用いる。
埋め込み酸化膜２４の材料としては、シリコン酸化膜やシリコン窒化膜、或いはこれらと同等の半導体酸化膜等、この分野で知られる従来公知の材料を何ら制限無く用いることができ、ＣＶＤ法等を用いて形成することができる。但し、このような場合には、第２基板２１ｂとして、ＣＶＤ法による多結晶シリコン膜を用いる。
【００７３】
図２に例示する半導体圧力センサ２は、埋め込み酸化膜２４が備えられているので、第１基板２１ａにおいて、第２基板２１ｂ上の圧電膜積層体２０が配置される領域に相当する部分を深堀りエッチングによって除去する際に、埋め込み酸化膜２４がエッチングストッパとして作用する。これにより、エッチングで第１基板２１ａを除去し、この部分に相当する第２基板２１ｂ及び埋め込み酸化膜２４からなるダイアフラム２５を形成する際の膜厚制御性をより向上させることが可能となる。
【００７４】
また、図示例の半導体圧力センサ２は、圧電膜積層体２０が、それぞれ異なる膜厚を有する圧電膜２２ａ、２２ｂが備えられた構成とされている。本実施形態では、同じ圧電材料からなる複数の圧電膜２２ａ、２２ｂの膜厚をそれぞれ異なる厚さとし、図示例においては圧電膜２２ａよりも圧電膜２２ｂを肉厚に構成することにより、各々の圧電膜２２ａ、２２ｂの内部で生じる電圧変位が異なるものとなるので、印加される圧力に応じて、検知感度をより向上させることが可能となる。
【００７５】
図２に示す例の半導体圧力センサ２によれば、上記構成により、図１に示す例の半導体圧力センサ１と同様、圧電膜２２ａ、２２ｂにおける微小な電位変化を検出することができ、低消費電力であるとともに優れた圧力検知感度を有し、また、半導体回路との一体形成が容易な半導体圧力センサが実現できる。
【００７６】
また、図１及び図２に示す半導体圧力センサは、それぞれ２層の圧電膜が備えられた構成とされているが、圧電膜の層数は２層以上であれば特に限定されず、例えば、圧電膜が３層以上備えられた構成を採用することも可能である。このように、圧電膜が３層以上備えられる場合には、例えば、電極を介して隣接する圧電膜の各々を、それぞれ異なる圧電定数を有した膜で構成することにより、上述のような、微小な電位変化を検出できる効果が得られ、低消費電力であるとともに優れた圧力検知感度を有する半導体圧力センサが実現できる。
【００７７】
「半導体圧力センサの製造方法」
以下、本実施形態の半導体圧力センサの製造方法の一例について説明する。
本実施形態の製造方法は、図１に例示するような半導体圧力センサ１を製造する際、基板１１上に圧電膜１２と電極１３とを積層して形成し、基板１１における圧電膜１２及び電極１３が配置される領域の少なくとも一部をエッチングで薄膜化する方法であり、基板１１上において、圧電膜１２を少なくとも２層以上（図示例では圧電膜１２ａ、１２ｂの２層）で形成し、圧電膜１２ａ、１２ｂの各々の間に電極１３ｂを配するとともに、最下層及び最上層に電極１３ｃ、１３ａをそれぞれ配し、圧電膜１２ａ、１２ｂと電極１３ａ、１３ｂ、１３ｃとを交互に積層することによって圧電膜積層体１０を形成し、圧電膜１２ａ、１２ｂの各々を、上述したような反応性スパッタ法を用いて、それぞれ異なる圧電定数を有する膜として形成する方法である。
本実施形態では、図１に例示する半導体圧力センサ１を製造する際、基板１１の裏面１１ｂ側において、圧電膜積層体１０が配置される表面１１ａ側の領域の内の少なくとも一部、図示例においては圧電膜積層体１０が配置される領域のほぼ全体を、詳細を後述する深堀りエッチングによって薄膜化することにより、この部分をダイアフラム１５として形成する。
【００７８】
また、本実施形態の製造方法においては、図２に例示するような埋め込み酸化膜（埋め込み絶縁膜）２４を備えてなる半導体圧力センサ２を、以下のような方法によって製造することができる。
図２に示す例の半導体圧力センサ２を製造する場合、第１基板２１ａ上に埋め込み酸化膜２４及び第２基板２１ｂをこの順で積層して形成し、第２基板２１ｂ上に圧電膜２２（２２ａ、２２ｂ）及び電極２３（２３ａ、２３ｂ、２３ｃ）を積層して形成するとともに、第２基板２１ｂ上における圧電膜２２及び電極２３が配置された領域に対応する第１基板２１ａの少なくとも一部をエッチングによって除去する方法とし、第２基板２１ｂ上において、圧電膜を少なくとも２層以上（図示例では２層の圧電膜２２ａ、２２ｂ）で形成し、圧電膜２２ａ、２２ｂの各々の間に電極２３ｂを配するとともに最下層及び最上層に電極２３ａ、２３ｂを配し、圧電膜２２ａ、２２ｂと電極２３ａ、２３ｂ、２３ｃとを交互に積層することによって圧電膜積層体２０を形成し、圧電膜２２ａ、２２ｂの各々を、反応性スパッタ法を用いて、それぞれ異なる圧電定数を有する層で形成し、埋め込み酸化２４をエッチングストッパとして、第２基板２１ｂ上における圧電膜積層体２０が配置された領域に対応する第１基板２１ａの少なくとも一部をエッチングして除去する方法とすることができる。また、この際、第１基板２１ａがエッチングによって除去された部分に対応する埋め込み酸化膜２４及び第２基板２１ｂが、薄膜のダイアフラム２５として構成される。
このような方法により、図２に例示するような半導体圧力センサ２を、埋め込み酸化膜２４が備えられ、所謂ＳＯＩ構造を有する半導体圧力センサ２として製造することができる。
【００７９】
また、本実施形態の製造方法においては、上述のような電極１３、２３を、反応性スパッタ法で用いる反応性ガスの内、少なくとも１種の反応ガスの供給及び停止を切り替えることによって形成する方法としている。
【００８０】
以下に、本実施形態の製造方法によって半導体圧力センサを製造する際の工程の一例を、図１１（ａ）〜（ｉ）に示す模式図を用いて説明する。図１１（ａ）〜（ｉ）は、半導体圧力センサ８（図１１（ｉ）参照）の製造工程を示す工程図である。
【００８１】
まず、図１１（ａ）に示すような、シリコンからなる厚さが３００μｍ程度の第１基板８１ａと、シリコンからなる厚さが１〜４０μｍの第２基板８１ｃの間に、１〜５μｍの埋め込み酸化膜８１ｂが備えられたＳＯＩ基板８１を準備する。埋め込み酸化膜８１ｂとしては、例えば、酸化シリコン等を従来公知のＣＶＤ法等を用いて第１基板８１ａ上に形成することで得られる。
なお、本例では、このＳＯＩ基板８１を用いた例を説明するが、本実施形態ではこれには限らず、例えば、シリコン基板に熱酸化膜を形成し、更に多結晶シリコン層を数μｍ形成した基板を用いても良い。
【００８２】
次に、図１１（ｂ）に示すように、第２基板８１ｃ上に、最下層の電極８３ａを、材料としてＰｔを用いて厚さ１０００Å程度で形成し、従来公知のフォトリソグラフィ法によってパターニングを施す。この際、下地となるシリコンの第２基板８１ｃとの密着性を向上させるため、この第２基板８１ｃ上に、予め、チタン、モリブデン他の金属層を成膜しても良い。
【００８３】
次に、図１１（ｃ）に示すように、圧電膜８２ａ、電極８３ｂ、圧電膜８２ｂ及び電極８３ｃを、ＲＦスパッタリング法を用いて、この順で連続して形成する。この際、例えば、圧電膜８２ａ、８２ｂの材料としてＡｌＮを用いる場合は、圧電膜８２ａを、純Ａｌからなるターゲットに対して、チャンバ内におけるＮ２とＡｒのガス流量比を１：１とした状態でプラズマを放電させることによって成膜する。また、電極８３ｂは、圧電膜８２ａ上に、チャンバ内へのＮ２ガスの供給を止めてＡｒのみの供給としたガス雰囲気下とし、スパッタリングを行なうことにより、純Ａｌの電極８３ｂを形成する。さらに連続で、電極８３ｂ上に、圧電膜８２ｂを、チャンバ内のガス雰囲気をＮ２：Ａｒ＝１：１として、ＡｌＮからなる層として形成する。そして、再度、チャンバ内へのＮ２ガスの供給を止め、Ａｒのみの供給としたガス雰囲気下としてスパッタリングを行なうことにより、圧電膜８２ｂ上に電極８３ｃを形成する。また、上記圧電膜８２ａ、電極８３ｂ、圧電膜８２ｂ及び電極８３ｃを形成する工程において、電極８３ａがフォトリソグラフィ法によってパターニング除去された部分には、圧電性を伴わないアモルファスＡｌＮ膜９２が形成される。
【００８４】
ここで、上述した圧電膜８２ａ、８２ｂを形成する際は、上述した図７（ａ）に示す例のように、チャンバ内において、ターゲットと成膜される圧電膜側との間でオフセット角度を設定することにより、圧電膜８２ａ、８２ｂを各々結晶軸の配向が異なる膜として成膜することができる。また、圧電膜８２ａ、８２ｂの各々の結晶軸の配向特性をより高めるためには、チャンバ内の圧力を下げ、被スパッタ分子（Ａｌ）の平均自由工程を長く設定することで、さらに高い効果が得られる。
【００８５】
また、本例においては、圧電膜８２ａ、８２ｂの材料としてＡｌＮを用い、電極の材料として純Ａｌを用い、各層を反応性スパッタ法で成膜する例を説明しているが、これには限定されない。例えば、ターゲットにＺｎ（亜鉛）を用い、チャンバ内を、Ｏ２ガスを含有するガス雰囲気とし、このＯ２ガスの導入切り替えを行うことにより、圧電膜（ＺｎＯ）及び電極（Ｚｎ）を連続して形成することも可能である。
【００８６】
次に、図１１（ｄ）に示すように、フォトリソグラフィ法により、レジスト９０を用いたパターニングを行なうことにより、圧電膜８２ａ、電極８３ｂ、圧電膜８２ｂ及び電極８３ｃの一部をエッチングによって除去する。この際のエッチング方法として、本例では、アルカリ溶液（水酸化テトラメチルアンモニウム溶液：１〜２５％）をによるウェットエッチング法を用いる。この際、ＡｌＮ及び純Ａｌは、アルカリ溶液に容易に溶解するので、圧電膜８２ａ、電極８３ｂ、圧電膜８２ｂ及び電極８３ｃは所定のパターニングに沿って除去される一方、Ｐｔからなる電極８３ａは除去されずに残る。
そして、図１１（ｅ）に示すように、レジスト９０を除去する。
【００８７】
次に、図１１（ｆ）に示すように、再度、レジスト９１を用いたフォトリソグラフィ法によるパターニングを行い、圧電膜８２ｂ及び電極８３ｃの周縁部をエッチングによって除去することにより、電極８３ｂの周縁の一部を露出させ、コンタクト領域を形成する。この際、上記同様、アルカリ溶液を用いたウェットエッチングを行なうが、アルカリ濃度を低濃度とするとともにエッチング時間を管理することにより、図示例のように、圧電膜８２ｂ及び電極８３ｃの周縁部のみを除去することができる。あるいは、上述のようなアルカリ溶液を用いたウェットエッチングに代えて、ＨＢｒとＣｌ２の混合ガスを用いたドライエッチング法を採用することも可能である。
【００８８】
次に、図１１（ｇ）に示すように、従来公知のＣＶＤ法を用いて、シリコン酸化膜あるいはシリコン窒化膜からなる被覆層８４を、第２基板８１ｃ上に形成された各層を覆うように堆積させる。
次に、図１１（ｈ）に示すように、ドライエッチング法を用いて、被覆層８４の一部を除去することにより、電極８３ｃと接続されるコンタクト電極８５ａ、並びに、電極８３ｂと接続されるコンタクト電極８５ｂを形成する。
【００８９】
そして、最後に、図１１（ｉ）に示すように、第１基板８１ａの裏面側から、従来公知のディープＲＩＥ法（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性エッチング法）を用いて深堀りエッチングを行い、センシング部分を開口させ、この部分の埋め込み酸化膜８１ｂを露出させる。この際、埋め込み酸化膜８１ｂがエッチングストッパとして作用するので、第１基板８１ａのみがエッチング除去されるとともに、膜厚を正確に制御しながらエッチング処理を行なうことができる。
このような各工程により、半導体圧力センサ８が得られる。
【００９０】
本実施形態の製造方法で得られる半導体圧力センサ１、２、８は、２層で設けられる圧電膜がそれぞれ異なる圧電定数を有する膜として形成されている。またさらに、図２に例示する半導体圧力センサ２は、圧電膜積層体２０に備えられる圧電膜２２ａ、２２ｂが、それぞれ異なる膜厚に構成されることで、それぞれ異なる圧電定数を有する膜とされている。これにより、本実施形態の製造方法で得られる半導体圧力センサは、圧電膜における微小な電位変化を検出することができ、非常に優れた圧力検知感度を有するものとなる。
【００９１】
また、本実施形態の半導体圧力センサの製造方法によれば、圧電膜の各々（図１に示す例では２層の圧電膜１２ａ、１２ｂ）を、反応性スパッタ法を用いて形成する方法なので、圧電膜の各々の結晶方位を制御することにより、圧電定数の異なる膜として効率良く形成することが可能となる。
【００９２】
また、本実施形態の半導体圧力センサの製造方法によれば、図２に例示するような半導体圧力センサ２を製造する際、埋め込み絶縁膜２２をエッチングストッパとして、第２基板２１ｂ上における圧電膜積層体２０が配置された領域に対応する第１基板２１ａの少なくとも一部をエッチングして除去する方法なので、基板２１ａを深堀りエッチングによって除去してダイアフラム２５を形成する際の、薄膜の膜厚制御性を向上させることが可能となる。
【００９３】
［半導体装置］
以下に、本実施形態の半導体装置について、図４を適宜参照しながら説明する。
本実施形態の半導体装置３は、第１基板３１ａと、該第１基板３１ａ上に積層される埋め込み酸化膜（埋め込み絶縁膜）３４と、該埋め込み酸化膜３４上に積層される第２基板３１ｂとを備え、第２基板３１ｂ上に圧電膜３２及び電極３３が積層して形成されるとともに、第２基板３１ｂ上における圧電膜３２及び電極３３が配置された領域に対応する第１基板３１ａの少なくとも一部が除去されてなる圧力センサ領域Ａが設けられており、第２基板３１ｂ上において、圧電膜３２が少なくとも２層以上（図示例では２層の圧電膜３２ａ、３２ｂ）で備えられ、圧電膜３２ａ、３２ｂの各々の間に電極３３ｂが配されるとともに、最下層及び最上層に電極３３ａ、３３ｃが配されることにより、圧電膜３２ａ、３２ｂと電極３３ａ、３３ｂ、３３ｃとが交互に積層されてなる圧電膜積層体３０が形成されており、圧電膜３２ａ、３２ｂの各々が、それぞれ異なる圧電定数を有しており、埋め込み酸化膜３４上に、電極３３ａ、３３ｂ、３３ｃの各々と電気的に接続され、圧電膜３２ａ、３２ｂに印加された圧力を検知して圧力検知信号を出力するＣＭＯＳ回路（半導体回路）４が形成され、概略構成されている。
【００９４】
本実施形態の半導体装置３は、圧電膜積層体３０が第２基板３１ｂ上に配され、この圧電膜積層体３０が配置された領域に対応する位置で第1基板３１ａの少なくとも一部、図示例では、圧電膜積層体３０及び第２基板３１ｂ全体に対応する位置で第1基板３１ａが除去され、この部分に対応する埋め込み酸化膜３４及び第２基板３１ｂが薄膜のダイアフラム３５として構成されることにより、上述したような本実施形態の半導体圧力センサと同様の圧力センサ領域Ａが含まれる構成とされている。
また、本実施形態の半導体装置３に備えられる圧力センサ領域Ａは、該圧力センサ領域Ａを構成する第１基板３１ａ、第２基板３１ｂ、埋め込み酸化膜３４、圧電膜３２及び電極３３の各々を、上述した本実施形態の半導体圧力センサと同様の材料を用い、同様の方法で得ることができる。
【００９５】
さらに、本実施形態の半導体装置３は、埋め込み酸化膜３４上にＣＭＯＳ回路４が備えられている。このＣＭＯＳ回路４は、図３に例示した検知回路５と同様の回路を内蔵するものであり、圧電膜積層体３０に備えられる各電極３３ａ、３３ｂ、３３ｃとの間で、図示略の配線手段によって電気的に接続されている。
また、図示例の半導体装置３は、埋め込み酸化膜３４上において、ＣＭＯＳ回路４、圧電膜積層体３０及び第２基板３１ｂの各々が配されている領域を除き、表面に、酸化シリコンあるいは窒化シリコンからなる被覆層３６が形成されている。
【００９６】
本実施形態の半導体装置３によれば、第２基板３１ｂ上に圧電膜３２ａ、３２ｂ及び電極３３ａ、３３ｂ、３３ｃが積層して形成されるとともに、第２基板３１ｂ上における圧電膜３２ａ、３２ｂ及び電極３３ａ、３３ｂ、３３ｃが配置された領域に対応する第１基板３１ａの少なくとも一部が除去され、この除去部分に対応する埋め込み酸化膜３４及び第２基板３１ｂによってダイアフラム３５が構成され、圧電膜３２ａ、３２ｂの各々の間に電極３３ｂが配されるとともに、最下層及び最上層に電極３３ａ、３３ｃが配されることで圧電膜３２ａ、３２ｂと電極３３ａ、３３ｂ、３３ｃとが交互に積層されてなる圧電膜積層体３０が第２基板３１ｂ上に形成され、さらに、圧電膜３２ａ、３２ｂの各々がそれぞれ異なる圧電定数を有するものとされた圧力センサ領域Ａが備えられたものなので、圧電膜３２ａ、３２ｂにおける微小な電位変化を検出することができ、低消費電流であるとともに圧力検知感度に優れた半導体装置となる。
【００９７】
また、埋め込み酸化膜３４上に、圧電膜３２ａ、３２ｂに印加された圧力を検知するＣＭＯＳ回路４が形成された構成なので、埋め込み絶縁膜３４がエッチングストッパとして作用し、圧力センサ領域Ａを構成する圧電膜３２ａ、３２ｂ及び電極３３ａ、３３ｂ、３３ｃと、ＣＭＯＳ回路４を形成した後に、第１基板３１ｂの一部の除去処理をエッチングによって行なうことができ、製造プロセスを容易にすることが可能となる。
従って、低消費電力であるとともに圧力検知感度に優れ、製造プロセスが容易となる半導体装置を実現することができる。
【００９８】
なお、図４に示す例の半導体装置３は、圧電膜積層体３０が配置された領域において、第１基板３１ａのみが除去された構成とされているが、これには限定されず、例えば、圧電膜積層体３０が配置された領域において、少なくとも埋め込み酸化膜３４及び第２基板３１ｂの少なくとも一部が除去されてなる構成とすることもでき、このような構成とした場合でも、高感度で圧力を検知することが可能である。
【００９９】
［電子機器］
以下に、本実施形態の電子機器について説明する。
本実施形態の電子機器は、上述した半導体圧力センサ、又は、半導体装置を備えるものであり、具体的には図１０に示すようなものが一例として挙げられる。図１０に示す例の腕時計型電子機器６の本体６１には、本発明に係る半導体圧力センサが備えられている。
図１０に示す例の腕時計型電子機器６は、上述したような本発明に係る半導体圧力センサを備えたものなので、製造が容易であるとともに、小型で機器特性に優れたものとなる。
【０１００】
なお、本実施形態では、本発明に係る電子機器として腕時計型電子機器を例に挙げて説明したが、本発明に係る電子機器は、図１０に示す例の腕時計型電子機器６には限定されず、本発明に係る半導体圧力センサは、各種電子機器に好適に用いることができる。
さらに、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係る半導体圧力センサの一例を示す断面模式図である。
【図２】本発明に係る半導体圧力センサの他例を示す断面模式図である。
【図３】本発明に係る半導体圧力センサに印加された圧力を検知するための検知回路の一例を示す模式図である。
【図４】本発明に係る半導体装置の一例を示す断面模式図である。
【図５】本発明に係る半導体圧力センサの動作を説明するための模式図であり、圧電膜積層体に圧力が印加される状態を示す概略図である。
【図６】本発明に係る半導体圧力センサの動作を説明するための模式図であり、圧電膜の結晶軸の配向を示す概略図である。
【図７】本発明に係る半導体圧力センサの動作を説明するための模式図であり、（ａ）は反応性スパッタ法を用いて圧電膜を形成する工程を示す概略図であり、（ｂ）は各圧電膜の結晶軸の配向を示す概略図である。
【図８】本発明に係る半導体圧力センサの動作を説明するための模式図であり、圧電膜の結晶軸の配向を示す概略図である。
【図９】本発明に係る半導体圧力センサの動作を説明するための模式図であり、電圧変位δＱＭ２と圧力との関係を示すグラフである。
【図１０】本発明に係る電子機器の一例を示す模式図であり、腕時計型電子機器を示す概略図である。
【図１１】本発明に係る半導体圧力センサの製造方法を説明するための模式図であり、各工程を説明する工程図である。
【図１２】従来の圧力センサを説明するための模式図である。
【符号の説明】
【０１０２】
１、２、８…半導体圧力センサ、１０、２０、３０、Ｃ…圧電膜積層体、１１…基板、２１ａ…第１基板（半導体圧力センサ）、２１ｂ…第２基板（半導体圧力センサ）、１１ａ…表面、１１ｂ…裏面、１５、２５、３５…ダイアフラム、１２、１２ａ、１２ｂ、２２、２２ａ、２２ｂ、Ｐ１、Ｐ２…圧電膜（半導体圧力センサ）、１３、１３ａ、１３ｂ、１３ｃ、２３、２３ａ、２３ｂ、２３ｃ、Ｍ１、Ｍ２、Ｍ３…電極（半導体圧力センサ）、２４…埋め込み酸化膜（埋め込み絶縁膜：半導体圧力センサ）、３…半導体装置、３１ａ…第１基板（半導体装置）、３１ｂ…第２基板（半導体装置）、３２、３２ａ、３２ｂ…圧電膜（半導体装置）、３３、３３ａ、３３ｂ、３３ｃ…電極（半導体装置）、３４…埋め込み酸化膜（埋め込み絶縁膜：半導体装置））、４…ＣＭＯＳ回路（半導体回路）、５…検知回路、６…腕時計型電子機器（電子機器）、Ａ…圧力センサ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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