(57)【要約】【課題】解像度の低い画素群により読み取られた画像データほどフレームレートが高くなるように、１つの画素アレイから同時に複数のフレームレートで画像データを読み取る。【解決手段】画素アレイ１０は、解像度の異なる第１及び第２の画素群に区画されている。垂直走査回路２１，２２は、垂直同期信号ＶＤ１，ＶＤ２に従って第１及び第２の画素群を垂直走査する。ＣＤＳ回路３１，３２は、第１及び第２の画素群から垂直走査回路２１，２２の垂直走査により選択された１行分の画像データを読み出して一時的に保持する。水平走査回路４１，４２は、水平同期信号ＨＤ１，ＨＤ２に従ってＣＤＳ回路３１，３２を水平走査することで、ＣＤＳ回路３１，３２により保持された１行分の画像データを、ＣＤＳ回路３１，３２から順次出力させる。【選択図】図１
2009272820.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配列された複数の画素からなる画素アレイを備える固体撮像装置であって、
前記画素アレイは、ｎ（ｎは２以上の整数）が増大するにつれて解像度が低くなるように第１〜第ｎの画素群に区画され、
前記第１〜第ｎの画素群のそれぞれに対応し、垂直同期信号に従って前記第１〜第ｎの画素群を垂直走査する第１〜第ｎの垂直走査回路と、
前記第１〜第ｎの画素群のそれぞれに対応し、前記第１〜第ｎの画素群から前記第１〜第ｎの垂直走査回路の垂直走査により選択された１行分の画像データを読み出して保持する第１〜第ｎの読出回路と、
前記第１〜第ｎの画素群のそれぞれに対応し、水平同期信号に従って前記第１〜第ｎの読出回路を水平走査することで、前記第１〜第ｎの読出回路により保持された１行分の画像データを、前記第１〜第ｎの読出回路から順次出力する第１〜第ｎの水平走査回路と、
前記ｎの大きな画素群で読み取られた画像データほど相対的にフレームレートが高くなるように、前記第１〜第ｎの画素群に対応するｎ種類の垂直同期信号を生成し、前記第１〜第ｎの垂直走査回路に出力し、かつ、前記第１〜第ｎの画素群に対応するｎ種類の水平同期信号を生成し、前記第１〜第ｎの水平走査回路に出力する制御部とを備えることを特徴とする固体撮像装置。
【請求項２】
前記画素アレイは、所定個数の画素からなる単位画素部に区画され、
各単位画素部は、一定のパターンで画素数が異なる第１〜第ｎの領域に区画され、
前記第１〜第ｎの画素群は、各単位画素部の第１〜第ｎの領域の画素が割り付けられていることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第１〜第ｎの画素群に属する各画素は、自己が属する行に対応する行の画素制御線を介して前記第１〜第ｎの垂直走査回路に接続され、かつ、自己が属する列に対応する列の垂直信号線を介して前記第１〜第ｎの読出回路に接続されていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記第１〜第ｎの画素群は、第１及び第２の画素群からなり、
前記第１の画素群は、前記第２の画素群よりも解像度が高く、
前記第１の画素群はカラー画像を出力し、
前記第２の画素群はモノクロ画像を出力することを特徴とする請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記第１の画素群の各画素は、原色カラーフィルターを備えることを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記第１の画素群の各画素は、補色カラーフィルターを備えることを特徴とする請求項４記載の固体撮像装置。
【請求項７】
前記第１〜第ｎの画素群は、第１及び第２の画素群からなり、
前記第１の画素群は、前記第２の画素群よりも解像度が高く、
前記第１及び第２の画素群は共にカラー画像を出力することを特徴とする請求項１〜３のいずれかに記載の固体撮像装置。
【請求項８】
前記第１及び第２の画素群は原色カラーフィルターを備えることを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記第１及び第２の画素群は補色カラーフィルターを備えることを特徴とする請求項７記載の固体撮像装置。
【請求項１０】
前記第１の画素群の各画素は、入射光に対して出力が線形に変化する特性と、入射光に対して出力が対数的に変化する特性とを有し、
前記第２の画素群の各画素は、入射光に対して出力が線形に変化する特性を有することを特徴とする請求項４〜９のいずれかに記載の固体撮像装置。
【請求項１１】
前記第２の画素群の各画素は、転送ゲートを備え、
電源電圧を昇圧して前記転送ゲートに印加する昇圧回路を更に備えることを特徴とする請求項４〜１０のいずれかに記載の固体撮像装置。
【請求項１２】
前記第２の画素群の各画素は、画像データを高速に出力するために、フォトダイオードが前記第１の画素群の各画素のフォトダイオードとは異なる種類とされていることを特徴とする請求項４〜１１のいずれかに記載の固体撮像装置。
【請求項１３】
前記第１の画素群の各画素は、完全転送埋込型のフォトダイオードを含み、
前記第２の画素群の各画素は、表面型のフォトダイオードを含むことを特徴とする請求項１２記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ等を備える固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサによる固体撮像装置が広く普及している。図１６は、８行×８列で画素が配列された画素アレイを備える従来のＣＭＯＳイメージセンサの構成図である。図１６に示す従来のＣＭＯＳイメージセンサは、８行８列で画素が配列された画素アレイ１０１と、画素アレイ１０１を垂直走査する垂直走査回路１０２と、画素アレイ１０１から出力された１行分の画像データのノイズを除去して保持するＣＤＳ回路１０３と、ＣＤＳ回路１０３で保持された１行分の画像データを１画素単位で順次出力する水平走査回路１０４と、ＣＤＳ回路１０３から出力された画像データを増幅して後段に設けられた図略の画像処理回路等に導く出力アンプ１０５とを備えている。
【０００３】
図１７は図１６に示すＣＭＯＳイメージセンサのタイミングチャートであり、上段は垂直同期信号ＶＤを示し、下段は水平同期信号ＨＤを示している。画素アレイ１０１は８行の画素から構成されているため、図１７に示すように、水平同期信号ＨＤの周期をＨ期間とすると、１フレーム期間は８Ｈ期間となる。また、画素アレイは８列の画素から構成されているため、１Ｈ期間において、ＣＤＳ回路１０３は、水平走査回路１０４による水平走査に従って、８画素分の画像データを１画素ずつ順次出力する。よって、１フレーム期間において、８×８＝６４画素分の画像データが１フレームの画像データとしてＣＤＳ回路１０３から出力される。したがって、ＣＭＯＳイメージセンサのフレームレートは垂直同期信号ＶＤの周期で決定される。
【０００４】
ここで、近年のフレームレート高速化に対応するために、例えば垂直方向の画素数を減らしたり、多線同時読み出を行ったりといった手法が採用されている。
【０００５】
図１８は垂直方向の画素数を１／２にし、２線同時読み出しを行う従来のＣＭＯＳイメージセンサの構成図である。図１８では、画素アレイ１０１は、図１６に示す画素アレイ１０１に対して垂直方向の画素数が１／２にされているため、画素制御線の本数が４本とされており、また、２線同時読み出しを行うため、出力アンプ１０５の個数が２個とされている。
【０００６】
図１９は、図１８に示すＣＭＯＳイメージセンサのタイミングチャートであり、上段は垂直同期信号ＶＤを示し、下段は水平同期信号ＨＤを示している。２線同時読み出しを行う場合、ＣＤＳ回路１０３は、保持する１行分の画像データのうち、例えば、１列目と２列目との２画素分の画像データを２個の出力アンプ１０５，１０５に同時に出力し、３列目と４列目との２画素分の画像データを２個の出力アンプ１０５，１０５に同時に出力するというようにして、２画素分の画像データを同時に出力していく。そのため、図１９に示すＨ期間は、図１７に示すＨ期間の１／２となる。
【０００７】
また、図１８に示すＣＭＯＳイメージセンサは、垂直方向の画素数が図１６に示すＣＭＯＳイメージセンサに対して１／２であるため、図１９に示すように１フレーム期間は４Ｈ期間となる。よって、図１９に示す１フレーム期間は、図１７に示す１フレーム期間の１／４となり、図１８に示すＣＭＯＳイメージセンサのフレームレートは図１６に示すＣＭＯＳイメージセンサのフレームレートの４倍となる。
【０００８】
その他、本発明に関連する技術として、例えば非特許文献１には、ＣＭＯＳイメージセンサの高速動作を実現するために、Ａ／Ｄ変換をＣＭＯＳイメージセンサの各列内で行う列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサが開示されている。
【非特許文献１】米本和也著、”ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用”、ＣＱ出版社、Ｐ．２０１〜２０３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、近年、前方のシーンを撮像することで、障害物検知を行うような車載センサにおいては、搭乗者が見るための画像データを高解像度で取得すると同時に、距離計測用の画像データを低解像度かつ高フレームレートで取得したいという要望がある。しかしながら、図１６及び図１８に示す従来のＣＭＯＳイメージセンサでは、このような要望に応えることができないといった問題がある。
【００１０】
本発明の目的は、解像度の低い画素群により読み取られた画像データほどフレームレートが高くなるように、１つの画素アレイから同時に複数のフレームレートで画像データを読み出すことができる固体撮像装置を提供することである。
【課題を解決するための手段】
【００１１】
（１）本発明の固体撮像装置は、マトリックス状に配列された複数の画素からなる画素アレイを備える固体撮像装置であって、前記画素アレイは、ｎ（ｎは２以上の整数）が増大するにつれて解像度が低くなるように第１〜第ｎの画素群に区画され、前記第１〜第ｎの画素群のそれぞれに対応し、垂直同期信号に従って前記第１〜第ｎの画素群を垂直走査する第１〜第ｎの垂直走査回路と、前記第１〜第ｎの画素群のそれぞれに対応し、前記第１〜第ｎの画素群から前記第１〜第ｎの垂直走査回路の垂直走査により選択された１行分の画像データを読み出して保持する第１〜第ｎの読出回路と、前記第１〜第ｎの画素群のそれぞれに対応し、水平同期信号に従って前記第１〜第ｎの読出回路を水平走査することで、前記第１〜第ｎの読出回路により保持された１行分の画像データを、前記第１〜第ｎの読出回路から順次出力する第１〜第ｎの水平走査回路と、前記ｎの大きな画素群で読み取られた画像データほど相対的にフレームレートが高くなるように、前記第１〜第ｎの画素群に対応するｎ種類の垂直同期信号を生成し、前記第１〜第ｎの垂直走査回路に出力し、かつ、前記第１〜第ｎの画素群に対応するｎ種類の水平同期信号を生成し、前記第１〜第ｎの水平走査回路に出力する制御部とを備えることを特徴とする。
【００１２】
この構成によれば、画素アレイはそれぞれ解像度の異なる第１〜第ｎの画素群に区画されている。垂直走査回路、読出回路、水平走査回路は、それぞれ第１〜第ｎの画素群に対応してｎ個存在する。制御部は、解像度の低い画素群により読み取られた画像データほどフレームレートが高くなるように、第１〜第ｎの画素群に対応するｎ種類の垂直同期信号を生成して第１〜第ｎの垂直走査回路を制御し、かつ、第１〜第ｎの画素群に対応するｎ種類の水平同期信号を生成して第１〜第ｎの水平走査回路を制御する。よって、解像度の低い画素群により読み取られた画像データを高いフレームレートで読み出すことが可能となり、１つの画素アレイから同時に複数のフレームレートで画像データを読み出すことができる。
【００１３】
（２）前記画素アレイは、所定個数の画素からなる単位画素部に区画され、各単位画素部は、一定のパターンで画素数が異なる第１〜第ｎの領域に区画され、前記第１〜第ｎの画素群は、各単位画素部の第１〜第ｎの領域の画素が割り付けられていることが好ましい。
【００１４】
この構成によれば、画素アレイは単位画素部に区画されている。単位画素部は、一定のパターンで画素数の異なる第１〜第ｎの領域に区画されている。第１〜第ｎの画素群は、各単位画素部の第１〜第ｎの領域の画素が割り付けられて構成されている。そのため、第１〜第ｎの画素群は、それぞれ、各画素が画素アレイの全域に亘って異なる解像度で周期的に配列される。よって、第１〜第ｎの画素群は、同一シーンを異なるフレームレートでムラなく撮像することができる。
【００１５】
（３）前記第１〜第ｎの画素群に属する各画素は、自己が属する行に対応する行の画素制御線を介して前記第１〜第ｎの垂直走査回路に接続され、かつ、自己が属する列に対応する列の垂直信号線を介して前記第１〜第ｎの読出回路に接続されていることが好ましい。
【００１６】
この構成によれば、第１〜第ｎの画素群に属する各画素は、自己が属する行の画素制御線を介して、第１〜第ｎの垂直走査回路に接続されている。また、第１〜第ｎの画素群に属する各画素は、自己が属する列に対応する垂直信号線を介して第１〜第ｎの読出回路に接続されている。
【００１７】
そのため、第１〜第ｎの垂直走査回路は、各行の画素制御線を介して第１〜第ｎの画素群を個別に垂直走査することができ、第１〜第ｎの読出回路は、各列の垂直信号線を介して第１〜第ｎの画素群から個別に画像データを読み出すことができる。
【００１８】
（４）前記第１〜第ｎの画素群は、第１及び第２の画素群からなり、前記第１の画素群は、前記第２の画素群よりも解像度が高く、前記第１の画素群はカラー画像を出力し、前記第２の画素群はモノクロ画像を出力することが好ましい。
【００１９】
この構成によれば、カラー画像が低速フレームレートで読み取られ、モノクロ画像が高速フレームレートで読み取られる。よって、例えば人間が見るための高解像のカラーの画像データと、距離計測用の低解像度のモノクロの画像データとを同時に取得することができ、車載センサなどに好適な固体撮像装置を提供することができる。
【００２０】
（５）前記第１の画素群の各画素は、原色カラーフィルターを備えることが好ましい。
【００２１】
この構成によれば、色分離性及び色再現性の高いカラー画像を得ることができる。
【００２２】
（６）前記第１の画素群の各画素は、補色カラーフィルターを備えることが好ましい。
【００２３】
この構成によれば、高感度かつ高解像度のカラー画像を得ることができる。
【００２４】
（７）前記第１〜第ｎの画素群は、第１及び第２の画素群からなり、前記第１の画素群は、前記第２の画素群よりも解像度が高く、前記第１及び第２の画素群は共にカラー画像を出力することが好ましい。
【００２５】
この構成によれば、高解像度のカラー画像を低速フレームレートで読み取ることができ、低解像度のカラー画像を高速フレームレートで読み取ることができる。
【００２６】
（８）前記第１及び第２の画素群は原色カラーフィルターを備えることが好ましい。
【００２７】
この構成によれば、色分離性及び色再現性の高いカラー画像を得ることができる。
【００２８】
（９）前記第１及び第２の画素群は補色カラーフィルターを備えることが好ましい。
【００２９】
この構成によれば、高感度かつ高解像度のカラー画像を得ることができる。
【００３０】
（１０）前記第１の画素群の各画素は、入射光に対して出力が線形に変化する特性と、入射光に対して出力が対数的に変化する特性とを有し、前記第２の画素群の各画素は、入射光に対して出力が線形に変化する特性を有することが好ましい。
【００３１】
この構成によれば、第１の画素群の各画素は入射光に対して出力が線形に変化する特性と対数的に変化する特性とを有しているため、第１の画素群からは広ダイナミックレンジの画像データが得られ、第２の画素群からは高速に画像データが得られる。
【００３２】
（１１）前記第２の画素群の各画素は、転送ゲートを備え、電源電圧を昇圧して前記転送ゲートに印加する昇圧回路を更に備えることが好ましい。
【００３３】
この構成によれば、第２の画素群の各画素の転送ゲートには、電源電圧よりも高い電圧が印加されるため、第２の画素群から高速に画像データを読み出すことができる。
【００３４】
（１２）前記第２の画素群の各画素は、画像データを高速に出力するために、フォトダイオードが前記第１の画素群の各画素のフォトダイオードとは異なる種類とされていることが好ましい。
【００３５】
この構成によれば、第２の画素群の各画素は、第１の画素群の各画素よりも画像データを高速に出力することができる。
【００３６】
（１３）前記第１の画素群の各画素は、完全転送埋込型のフォトダイオードを含み、前記第２の画素群の各画素は、表面型のフォトダイオードを含むことが好ましい。
【００３７】
この構成によれば、第１の画素群の各画素は、ノイズの抑制精度の高い完全転送埋込型のフォトダイオードを備え、第２の画素群の各画素は、電荷の転送が不要である表面型のフォトダイオードを備えるため、第１の画素群から高画質の画像データを読み出すことができ、第２の画素群から画像データを高速に読み出すことができる。
【発明の効果】
【００３８】
本発明によれば、解像度の低い画素群により読み取られた画像データほどフレームレートが高くなるように、１つの画素アレイから同時に複数のフレームレートで画像データを読み出すことができる。
【発明を実施するための最良の形態】
【００３９】
（実施の形態１）
図１は、本発明の実施の形態１による固体撮像装置１の全体構成図である。図１に示すように固体撮像装置１は、センサ部２、制御部３、Ａ／Ｄ変換部４、画像処理部５、及び画像メモリ６を備えている。センサ部２は、画素アレイ１０、２個の垂直走査回路２１，２２、２個のＣＤＳ（correlated double sampling：相関二重サンプリング）回路３１，３２（読出回路の一例）、２個の水平走査回路４１，４２、３個の出力アンプ５１，５２，５３を備える。なお、本実施の形態では、センサ部２は、１チップされた列ＣＤＳ方式のＣＭＯＳイメージセンサにより構成されている。
【００４０】
画素アレイ１０は、複数の画素が８行×８列でマトリックス状に配列されている。なお、８行×８列は一例であり、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列に配列してもよい。ここで、画素アレイ１０は、所定の低速フレームレートかつ高解像度で画像データを取得するための第１の画素群と、低速フレームレートよりも高い所定の高速フレームレートかつ低解像度で画像データを取得するための第２の画素群に区画されている。本実施の形態では、高速フレームレートとしては、低速フレームレートの例えば４倍を採用することができる。また、低速フレームレートとしては例えば３０，６０（１／ｓ）を採用することができる。
【００４１】
図２は、画素アレイ１０の詳細な構成を示した図である。図２に示すように、画素アレイ１０は、２行×２列でマトリックス状に配列されたＡ〜Ｄの符号で示す４個の画素Ｇ１からなる単位画素部１１に区画されている。図１の画素アレイ１０は、８行×８列で画素Ｇ１が配列されているため、単位画素部１１は、４行×４列で配列される。図２の場合、各単位画素部１１において、画素Ａは第２行第１列に配列され、画素Ｂは第２行第２列に配列され、画素Ｃは第１行第１列に配列され、画素Ｄは第１行第２列に配列されている。
【００４２】
各単位画素部１１は、一定のパターンで画素数が異なる第１及び第２の領域ＤＭ１，ＤＭ２に区画されている。図２の場合、画素Ａ，Ｂ，Ｄの３個の画素Ｇ１が第１の領域ＤＭ１に区画され、画素Ｃの１個の画素が領域ＤＭ２に区画されている。
【００４３】
なお、単位画素部１１における第１及び第２の領域ＤＭ１，ＤＭ２の区画パターンは、図２のものに限定されず、例えば、画素Ａを第２の領域ＤＭ２と区画し、画素Ｂ〜Ｄを第１の領域ＤＭ１に区画するというように、他の区画パターンを採用してもよい。
【００４４】
第１の画素群は、各単位画素部１１の第１の領域ＤＭ１に属する画素Ａ，Ｂ，Ｄが割り付けられ、第２の画素群は、第２の領域ＤＭ２に属する画素Ｃが割り付けられている。これにより、画素アレイ１０は、第１及び第２の画素群の２つの画素群に区画される。
【００４５】
よって、第１の画素群は行数が８行となり、列数が８列となる。一方、第２の画素群は行数が４行となり、列数が４列となる。
【００４６】
このように、第１及び第２の画素群を区画することで、各画素Ｇ１を画素アレイ１０の全域に亘って一定のパターンで周期的に配列させることが可能となり、第１及び第２の画素群は、同一シーンを異なるフレームレートでムラなく撮像することができる。
【００４７】
図１に戻り、垂直走査回路２１，２２は、それぞれ、第１の画素群及び第２の画素群に対応している。垂直走査回路２１は、例えば、シフトレジスタにより構成され、画素アレイ１０を構成する第１の画素群の第１行〜第８行の各行に対応する８本の画素制御線ＨＬ１を介して、第１の画素群と接続されている。そして、垂直走査回路２１は、垂直同期信号ＶＤ１に同期して、第１行〜第８行の画素制御線ＨＬ１をサイクリックに選択することで、第１の画素群を垂直走査する。
【００４８】
垂直走査回路２２は、例えば、シフトレジスタにより構成され、画素アレイ１０を構成する第２の画素群の第１行〜第４行の各行に対応する４本の画素制御線ＨＬ２を介して第２の画素群と接続されている。そして、垂直走査回路２２は、垂直同期信号ＶＤ１よりも周波数の高い垂直同期信号ＶＤ２に同期して、１〜４行目の画素制御線ＨＬ２をサイクリックに選択することで、第１の画素群を垂直走査する。本実施の形態では、垂直同期信号ＶＤ２の周波数は、垂直同期信号ＶＤ１の周波数の例えば４倍を採用することができる。
【００４９】
図２に示す第１行、第３行には、第２の画素群の画素Ｃと第１の画素群の画素Ｄとが交互に配列されているため、画素制御線ＨＬ１，ＨＬ２が１本ずつ配列され、画素制御線ＨＬ２は画素Ｃに接続され、画素制御線ＨＬ１は画素Ｄに接続されている。また、図２に示す第２行、第４行には、第１の画素群の画素Ａ，Ｂが交互に配列され、第２の画素群の画素が配列されていないため、それぞれ、１本の画素制御線ＨＬ１のみが配列され、画素制御線ＨＬ１は画素Ａ，Ｂに接続されている。
【００５０】
図１に戻り、ＣＤＳ回路３１，３２は、それぞれ第１及び第２の画素群に対応している。ＣＤＳ回路３１は、第１の画素群の第１列〜第８列に対応する８個のＣＤＳ回路３１１〜３１８を含む。ＣＤＳ回路３１１〜３１８は、それぞれ第１の画素群の第１列〜第８列の各列に対応する８本の垂直信号線ＶＬ１を介して第１の画素群と接続され、垂直走査回路２１の垂直走査により選択された第１の画素群の１行分の画像データを読み出し、ノイズを除去した後、一時的に保持する。
【００５１】
ＣＤＳ回路３２は、第２の画素群の第１列〜第４列の各列に対応する４個のＣＤＳ回路３２１〜３２４を含む。ＣＤＳ回路３２１〜３２４は、それぞれ、第２の画素群の第１列〜第４列の各列に対応する４本の垂直信号線ＶＬ２を介して第２の画素群と接続され、垂直走査回路２２の垂直走査により選択された第２の画素群の１行分の画像データを読み出し、ノイズを除去した後、一時的に保持する。
【００５２】
ここで、２線同時読み出しを実現するために、ＣＤＳ回路３２１，３２３は、出力アンプ５２に接続され、ＣＤＳ回路３２２，３２４は、出力アンプ５３に接続されている。
【００５３】
図２に示す第１列、第３列には、第２の画素群の画素Ｃと第１の画素群の画素Ａとが交互に配列されているため、それぞれ、垂直信号線ＶＬ１，ＶＬ２が１本ずつ配列され、垂直信号線ＶＬ２は画素Ｃに接続され、垂直信号線ＶＬ１は画素Ａに接続されている。
【００５４】
図２に示す第２列、第４列には、第１の画素群の画素Ｄ，Ｂが交互に配列され、第２の画素群の画素が配列されていないため、それぞれ、１本の垂直信号線ＶＬ１のみが配列され、垂直信号線ＶＬ１は画素Ｄ，Ｂに接続されている。
【００５５】
図１に戻り、水平走査回路４１，４２は、それぞれ第１及び第２の画素群に対応している。水平走査回路４１は、例えばシフトレジスタから構成され、水平同期信号ＨＤ１に同期して、ＣＤＳ回路３１を構成するＣＤＳ回路３１１〜３１８をサイクリックに選択することで、ＣＤＳ回路３１を水平走査し、ＣＤＳ回路３１が保持する第１列〜第８列の画像データをＣＤＳ回路３１から順次出力させる。
【００５６】
水平走査回路４２は、例えばシフトレジスタから構成され、水平同期信号ＨＤ２に同期して、ＣＤＳ回路３２１，３２２の組と、ＣＤＳ回路３２３，３２４の組とをサイクリックに選択することでＣＤＳ回路３２を水平走査し、ＣＤＳ回路３２１，３２２が保持する第１列、第２列の画像データをＣＤＳ回路３２１，３２２から同時に出力させ、ＣＤＳ回路３２３，３２４が保持する第３列、第４列の画像データをＣＤＳ回路３２３，３２４から同時に出力させる。これにより、ＣＤＳ回路３２は、第１列、第２列の画像データを同時に出力し、かつ第３列、第４列の画像データを同時に出力して２列を同時に出力する２線同時読み出しを実現することができる。
【００５７】
制御部３は、ＣＰＵ（中央演算処理装置）、ＲＯＭ（リードオンリーメモリ）、及びＲＡＭ（ランダムアクセスメモリ）等かなるマイコンから構成され、固体撮像装置１全体制御を司る。本実施の形態では、制御部３は、特に、解像度の低い第２の画素群から出力される画像データを、解像度の高い画素群である第１の画素群から出力される画像データよりもフレームレートが高くなるように、第１及び第２の画素群に対応する周波数の異なる２種類の垂直同期信号ＶＤ１，ＶＤ２を生成し、垂直走査回路２１，２２に出力し、かつ、第１及び第２の画素群に対応する周波数の異なる２種類の水平同期信号ＨＤ１，ＨＤ２を生成し、水平走査回路４１，４２に出力する。
【００５８】
すなわち、制御部３は、垂直同期信号ＶＤ１を垂直走査回路２１に出力し、かつ、水平同期信号ＨＤ１を水平走査回路４１に出力することで、第１の画素群により読み取られた画像データを高速フレームレートで読み出す。また、制御部３は、垂直同期信号ＶＤ２を垂直走査回路２２に出力し、かつ、水平同期信号ＨＤ２を水平走査回路４２に出力することで、第２の画素群により読み取られた画像データを低速フレームレートで読み出す。
【００５９】
図３は、固体撮像装置１のタイミングチャートを示し、（ａ）第１の画素群における垂直同期信号ＶＤ１及び水平同期信号ＨＤ１を示し、（ｂ）は第２の画素群における垂直同期信号ＶＤ２及び水平同期信号ＨＤ２を示している。以下、水平同期信号ＨＤ１，ＨＤ２の１周期をＨ期間と呼ぶ。
【００６０】
図３（ａ）に示すように、第１の画素群のＨ期間をＴ１１とすると、第１の画素群は、８行の画素から構成されているため、第１の画素群の１フレーム期間Ｔ１は、Ｔ１＝８×Ｔ１１となる。また、図３（ｂ）に示すように、第２の画素群のＨ期間をＴ２１とすると、第２の画素群の１フレーム期間Ｔ２は４行の画素から構成されているため、Ｔ２＝４×Ｔ２１となる。また、第２の画素群は、２線同時読出が採用されているため、Ｔ２１＝１／２×Ｔ１１となる。
【００６１】
よって、第１の画素群のフレームレートは１／Ｔ１＝１／（８×Ｔ１１）となり、第２の画素群のフレームレートは１／Ｔ２＝１／（２×Ｔ１１）となり、第２の画素群のフレームレートは第１の画素群のフレームレートの４倍となる。
【００６２】
以上を実現するために、制御部３は、例えば図略のクロック生成回路により生成されるマスタークロック信号を分周又は逓倍することで、周期Ｔ２１のパルス信号を水平同期信号ＨＤ２として生成し、水平同期信号ＨＤ２を４分周することで、周期Ｔ２のパルス信号を垂直同期信号ＶＤ２として生成する。また、制御部３は、水平同期信号ＨＤ２を２分周することで周期Ｔ１１のパルス信号を水平同期信号ＨＤ１として生成し、水平同期信号ＨＤ１を８分周することで、周期Ｔ１の垂直同期信号ＶＤ１を生成する。
【００６３】
図１に戻り、出力アンプ５１は、ＣＤＳ回路３１１〜３１８と接続され、ＣＤＳ回路３１１〜３１８から出力される画像データを所定の利得で増幅する。出力アンプ５２は、ＣＤＳ回路３２１，３２３と接続され、ＣＤＳ回路３２１，３２３から出力される画像データを所定の利得で増幅する。出力アンプ５３は、ＣＤＳ回路３２２，３２４と接続され、ＣＤＳ回路３２２，３２４から出力される画像データを所定の利得で増幅する。なお、出力アンプ５１〜５３の利得としては、例えばＡ／Ｄ変換部４がＡ／Ｄ変換するうえで適した所定の値が採用されている。
【００６４】
Ａ／Ｄ変換部４は、出力アンプ５１〜５３のそれぞれに対応して３個存在し、出力アンプ５１〜５３から出力された画像データをＡ／Ｄ変換して画像処理部５に出力する。画像処理部５は、Ａ／Ｄ変換部４から出力された画像データに画素を補間する補間処理等の所定の画像処理を施す。図２に示すように、第１の画素群は、単位画素部１１において、第１行第１列の画素が欠落している。そのため、本実施の形態では、画像処理部５は、この欠落した画素を、周辺画素を用いて補間する補間処理を実行する。
【００６５】
画像メモリ６は、ＲＡＭ（ランダムアクセスメモリ）、ハードディスクといった記憶装置から構成され、画像処理部５により所定の画像処理が行われた画像データを記憶する。
【００６６】
次に、固体撮像装置１の動作について、図３のタイミングチャートを適宜参照して説明する。まず、制御部３は、垂直走査回路２１に垂直同期信号ＶＤ１を出力し、かつ、水平同期信号ＨＤ１を水平走査回路４１に出力し、かつ、垂直同期信号ＶＤ２を垂直走査回路２２に出力し、かつ、水平同期信号ＨＤ２を水平走査回路４２に出力する（時刻Ｓ１）。
【００６７】
次に、垂直走査回路２１は、第１の画素群の第１行を選択し、第１の画素群の第１行に属する各画素Ｇ１で読み取られた各画像データを、ＣＤＳ回路３１に保持させる（期間Ｓ２１）。本実施の形態では、図２に示すように画素アレイ１０の第１行には、画素Ｃ，Ｄがこの順番で交互に８個配列されており、第２列，第４列，第６列，第８列の４個の画素Ｄが第１の画素群に属している。そのため、ＣＤＳ回路３１２，３１４，３１６，３１８がこれら４個の画素Ｄから出力された画像データを保持することになる。
【００６８】
また、垂直走査回路２２は、第２の画素群の第１行を選択し、第２の画素群の第１行に属する各画素Ｇ１で読み取られた各画素データをＣＤＳ回路３２に保持させる（期間Ｓ３１）。この場合、画素アレイ１０の第１行の第１列、第３列、第５列、第７列に配列された４個の画素Ｃが第２の画素群に属している。そのため、ＣＤＳ回路３２１〜３２４がこれら４個の画素Ｃから出力された画像データを保持する。
【００６９】
次に、水平走査回路４１は、ＣＤＳ回路３１を水平走査することで、ＣＤＳ回路３１２，３１４，３１６，３１８に保持された画像データを順次、出力アンプ５１に出力する（期間Ｓ２１）。
【００７０】
また、水平走査回路４２は、ＣＤＳ回路３２を水平走査することで、ＣＤＳ回路３２１〜３２４で保持された画像データを順次、出力アンプ５２，５３に出力する（期間Ｓ３１）。この場合、水平走査回路４２は、まず、ＣＤＳ回路３２１，３２２を選択し、ＣＤＳ回路３２１が保持する画像データを出力アンプ５２に出力し、ＣＤＳ回路３２２が保持する画像データを出力アンプ５３に出力する。続いて、水平走査回路４２は、ＣＤＳ回路３２３，３２４を選択し、ＣＤＳ回路３２３が保持する画像データを出力アンプ５２に出力し、ＣＤＳ回路３２４が保持する画像データを出力アンプ５３に出力する。
【００７１】
次に、垂直走査回路２１は、第１の画素群の第２行を選択し、第１の画素群の第２行に属する各画素Ｇ１で読み取られた各画像データをＣＤＳ回路３１に保持させる（期間Ｓ２２）。本実施の形態では、図２に示すように画素アレイ１０の第２行には、画素Ａ，Ｂがこの順番で交互に８個配列されており、第１列〜第８列の８個の画素Ａ，Ｂは第１の画素群に属している。そのため、ＣＤＳ回路３１１〜３１８がこれら８個の画素Ａ，Ｂから出力された画像データを保持することになる。
【００７２】
また、垂直走査回路２２は、第２の画素群の第２行を選択し、第２の画素群の第２行に属する４個の画素Ｃで読み取られた各画素データをＣＤＳ回路３２１〜３２４に保持させる（期間Ｓ３２）。
【００７３】
次に、水平走査回路４１は、ＣＤＳ回路３１を水平走査することで、ＣＤＳ回路３１１〜３１８が保持する画像データを順次、出力アンプ５１に出力する（期間Ｓ２２）。
【００７４】
以降、期間Ｓ２１，Ｓ２２の処理が次の垂直同期信号ＶＤ１が出力されるまで交互に繰り返され、第１の画素群の第３行〜第８行の画像データが出力アンプ５１に出力される。そして、これらの処理を繰り返すことにより、第１の画素群により読み取られた画像データを低速フレームレートで読み出すことが可能となる。
【００７５】
また、水平走査回路４２は、ＣＤＳ回路３２を水平走査することで、ＣＤＳ回路３２１〜３２４が保持する画像データを順次、出力アンプ５２，５３に出力する（期間Ｓ３２）。
【００７６】
以降、期間Ｓ３１，Ｓ３２の処理が次の垂直同期信号ＶＤ２が出力されるまで交互に繰り返され、第２の画素群の第３行〜第４行の画像データが出力アンプ５２，５３に出力される。そして、これらの処理を繰り返すことにより、第２の画素群により読み取られた画像データを高速フレームレートで読み出すことが可能となる。
【００７７】
このように実施の形態１の固体撮像装置１によれば、画素アレイ１０はそれぞれ解像度の異なる第１及び第２の画素群に区画されている。垂直走査回路２１，２２、ＣＤＳ回路３１，３２、水平走査回路４１，４２は、それぞれ第１及び第２の画素群に対応している。制御部３は、第２の画素群により読み取られた画像データを第１の画素群で読み取られた画像データより高いフレームレートで読み出すように、垂直同期信号ＶＤ１，ＶＤ２及び水平同期信号ＨＤ１，ＨＤ２を生成する。よって、画素アレイ１０から同時に複数のフレームレートで画像データを読み出すことができる。なお、本実施の形態では、第２の画素群により読み取られた画像データを第１の画素群により読み取られた画像データの４倍のフレームレートで読み出したが、これに限定されず、他の値を採用してもよい。
【００７８】
（実施の形態２）
次に、実施の形態２による固体撮像装置１について説明する。実施の形態２による固体撮像装置１は、第１の画素群にカラー画像を撮像させることを特徴とする。図４は、実施の形態２による固体撮像装置１の画素アレイ１０の詳細な構成を示した図である。なお、本実施の形態において実施の形態１と同一のものは説明を省略する。
【００７９】
実施の形態２においては、第１の画素群にＲ，Ｇ，Ｂの原色カラーフィルターが設けられている。図４の例では、各単位画素部１１において、第１の画素群を構成する第１行第２列、第２行第１列、第２行第２列の３つの画素にそれぞれ、ブルー（Ｂ）、レッド（Ｒ）、グリーン（Ｇ）の原色カラーフィルターが設けられている。また、各単位画素部１１において、第１行第１列のＷ（ホワイト）で示す画素は、原色カラーフィルターが設けられていない。よって、モノクロ画像が得られる。その他の構成は、図２で示す画素アレイ１０と同一であるため、説明を省略する。
【００８０】
図４に示すように各単位画素部１１において、第１行第１列の画素は、第２の画素群に属している。そのため、第１の画素群は、各単位画素部１１の第１行第１列の画素が欠落している。そこで、画像処理部５は、第１の画素群により読み取られた画像データに色補間処理を施し、８行×８列の画素からなるＲ，Ｇ，Ｂの３枚のフルカラーの画像データを生成する。これにより、第１の画素群により読み取られた画像データにおいて、欠落した画素が補間されることになる。そして、第１及び第２の画素群は、実施の形態１と同様にして、画像データを出力する。よって、８行×８列の画素からなるフルカラーの画像データと、８行×８列の画素の１／４の画素数からなる４行×４列のモノクロ画像とが同時に得られる。
【００８１】
このように、実施の形態２による固体撮像装置１によれば、低速フレームレートでフルカラー画像を得ることができ、高速フレームレートでモノクロ画像を得ることができる。よって、例えば人間が見るための高解像のカラー画像と、距離計測用の低解像度のモノクロ画像とを同時に取得することができ、車載センサなどに好適な固体撮像装置を提供することができる。
【００８２】
なお、単位画素部１１における原色カラーフィルターのＲ，Ｇ，Ｂの配列は、図４に示す配列に限定されず、例えば、第１行第２列をＲ、第２行第１列をＢ、第２行第２列をＧとするように他の配列を採用してもよい。また、原色カラーフィルターに代えて、例えば、シアン、マゼンタ、イエローからなる補色カラーフィルターを採用してもよい。この場合、単位画素部１１において、原色カラーフィルターの各色の配列と同様の配列で補色カラーフィルターの各色を配列すればよい。
【００８３】
（実施の形態３）
次に、実施の形態３による固体撮像装置１について説明する。実施の形態３による固体撮像装置１は、第１及び第２の画素群にカラー画像を撮像させることを特徴とする。図５は、実施の形態３による固体撮像装置１の画素アレイ１０の詳細な構成を示した図である。なお、本実施の形態において実施の形態１，２と同一のものは説明を省略する。
【００８４】
図５に示すように、実施の形態３の画素アレイ１０は、第２の画素群にベイヤー配列の原色カラーフィルターが設けられている。なお、第１の画素群には、実施の形態２と同一の原色カラーフィルターが設けられている。
【００８５】
具体的には、図５に示す画素アレイ１０において、第１行第１列の画素にはＧの原色カラーフィルターが設けられ、第１行第３列の画素にはＢの原色カラーフィルターが設けられ、第３行第１列にはＲの原色カラーフィルターが設けられ、第３行第３列にはＧの原色カラーフィルターが設けられていることが分かる。よって、第２の画素群だけに注目すると、原色カラーフィルターがベイヤー配列となっていることが分かる。
【００８６】
そして、画像処理部５は、第１の画素群に加えて第２の画素群で読み取られた画像データに対しても色補間処理を行い、４行×４列の画素からなるＲ，Ｇ，Ｂの３枚のフルカラーの画像データを生成する。
【００８７】
このように、実施の形態３による固体撮像装置１によれば、低速フレームレートでフルカラー画像を得ることができることに加えて、高速フレームレートでもフルカラー画像を得ることができる。なお、実施の形態３においては、第１の画素群及び第２の画素群を原色カラーフィルターを採用したが、これに限定されず、補色カラーフィルターを採用してもよい。
【００８８】
（実施の形態４）
次に、実施の形態４による固体撮像装置１について説明する。実施の形態４による固体撮像装置１は、第１の画素群の各画素のダイナミックレンジを第２の画素群の各画素のダイナミックレンジよりも広くしたことを特徴とする。なお、本実施の形態において実施の形態１〜３と同一のものは説明を省略する。
【００８９】
図６は、画素アレイ１０を構成する各画素の光電変換特性を示すグラフであり、縦軸は画像信号（画像データ）を線形で示し、横軸は入射光量を対数で示している。図６において、Ｋ１は入射光量に対して出力が線形に変化するリニア特性を示し、Ｋ２は点Ｐ２までは入射光量に対して出力が線形に変化し、点Ｐ２以降では入射光量に対して出力が対数的に変化するリニアログ特性を示している。リニア特性Ｋ１は、入射光量が点Ｐ１まで増大すると、画像信号が飽和してそれ以上変化しない。一方、リニアログ特性Ｋ２は、点Ｐ２までは傾斜がリニア特性Ｋ１と同一であるが点Ｐ２を超えると、傾斜がリニア特性よりも小さくなる。そのため、リニアログ特性Ｋ２は、リニア特性Ｋ１よりもダイナミックレンジが広くなる。
【００９０】
そこで、本実施の形態では、第１の画素群の各画素をリニアログ特性の画素で構成する。これにより、第１の画素群で撮像された画像はダイナミックレンジが広くなり、明暗差のあるシーンでも黒つぶれや白飛びの発生が防止され、人間が見るうえで好適な画像となる。
【００９１】
一方、リニア特性の画素は、リニアログ特性の画素よりも露光時間を短くすることができる。そこで、第２の画素群の各画素をリニア特性の画素で構成する。これにより、第２の画素群から画像データを高速に読み出すことが可能となり、障害物までの距離計測や障害物の検出といったセンシングに好適な画像を得ることができる。
【００９２】
すなわち、センシングにおいては、如何に速く動く物体を検出できるかが重要であるため、高速読み出しが可能なリニア特性の画素が適している。また、リニア特性の画素を使用しても、露光時間が短ければ、白飛びは生じ難い。よって、第２の画素群の画素をリニア特性の画素で構成することで、センシングに適した画像を得ることができる。
【００９３】
このように、実施の形態４による固体撮像装置１によれば、第１の画素群の各画素をリニアログ特性の画素で構成し、第２の画素群の各画素をリニア特性の画素で構成したため、第１の画素群からは広ダイナミックレンジの画像が得られ、第２の画素群からは高速に画像データを読み取ることができる結果、人間が見るうえで好適な画像とセンシングを行ううえで好適な画像とを同時に得ることができる。
【００９４】
（実施の形態５）
次に、実施の形態５による固体撮像装置１について説明する。実施の形態４による固体撮像装置１は、第２の画素群の各画素の転送ゲートに電源電圧よりも高い電圧を印加することを特徴とする。なお、本実施の形態において、実施の形態１〜４と同一のものは説明を省略する。
【００９５】
図７は、水平同期信号ＨＤのタイミングチャートを示している。なお、水平同期信号ＨＤは、水平同期信号ＨＤ１と水平同期信号ＨＤ２との両方を表している。図７に示すように１Ｈ期間は、画素Ｇ１が画像データを読み取り、ＣＤＳ回路３１，３２が画素Ｇ１から出力される画像データをＣＤＳ処理する「画素制御＆ＣＤＳ」期間と、水平走査回路４１，４２がＣＤＳ回路３１，３２を水平走査して画像データを出力する「画像読み出し」期間との２つ期間が含まれる。
【００９６】
高速撮像を実現するためには１フレーム期間を短くしなければならず、そのためには、１Ｈ期間を短くしなければならない。「画像読み出し」期間において、２線、４線同時読み出し等の多線同時読み出しを採用すれば、２線同時読み出しでは、「画像読み出し」期間は１／２となり、４線同時読み出しでは、「画像読み出し」期間は１／４となり高速化を図ることができる。しかしながら、「画素制御＆ＣＤＳ」期間は多線同時読み出しを採用しても短くすることができない。よって、１Ｈ期間を短くするには限界がある。
【００９７】
図８は、典型的な４Ｔ型の画素回路の回路図を示し、図９はそのタイミングチャートを示す。図８に示すように４Ｔ型の画素回路は、１つのフォトダイオードＰＤ１と、例えばＮＭＯＳから構成された４つのトランジスタＱ１〜Ｑ４とを備えている。具体的には、フォトダイオードＰＤ１はアノードが接地され、カソードがトランジスタＱ１に接続されている。
【００９８】
トランジスタＱ１は、トランジスタＱ２を介して電源と接続されている。トランジスタＱ４はトランジスタＱ３を介して電源と接続されている。また、トランジスタＱ３のゲートは、トランジスタＱ１及びＱ２の接続点に接続されている。また、トランジスタＱ１，Ｑ２，Ｑ４のゲートには、信号ＴＸ，ＲＸ，ＳＸが印加される。以下、トランジスタＱ１，Ｑ２，Ｑ４のゲートをそれぞれ、ＴＸゲート（転送ゲート）、ＲＸゲート（リセットゲート）、及びＳＸゲート（行選択ゲート）と呼ぶ。なお、ＴＸゲート、ＲＸゲート、ＳＸゲートは、垂直走査回路に接続されている。
【００９９】
具体的には、画素制御線ＨＬ１，ＨＬ２には、それぞれ、信号ＴＸ，ＲＸ，ＳＸを流すための３種類の線路が含まれ、ＴＸゲート、ＲＸゲート、ＳＸゲートは対応する線路を介して垂直走査回路２１，２２に接続されている。
【０１００】
ここで、トランジスタＱ２は、ＦＤをリセットするためのものであり、トランジスタＱ１は、フォトダイオードＰＤ１に蓄積された電荷をＦＤに転送するためのものであり、トランジスタＱ４は、行選択スイッチとして機能するものである。
【０１０１】
そして、垂直走査回路２１，２２は、制御部３から出力される垂直同期信号ＶＤ１と、内蔵するシフトレジスタとから出力される信号に従って、信号ＴＸ，ＲＸ，ＳＸを生成するロジック回路を含み、このロジック回路により生成された信号ＴＸ，ＲＸ，ＳＸをＴＸゲート、ＲＸゲート、ＳＸゲートに印加する。
【０１０２】
図７に示す「画素制御＆ＣＤＳ」期間において、４Ｔ型の画素回路は、図９に示すように下記のステップＳＴ１〜ＳＴ４の動作を行う。
【０１０３】
ステップＳＴ１：信号ＲＸのハイレベルを受けてＲＸゲートを開き、フローティングディフュージョン（ＦＤ）をリセットする。
【０１０４】
ステップＳＴ２：信号ＳＸのハイレベルを受けてＳＸゲートを開き、ノイズ信号をＣＤＳ回路に出力する。
【０１０５】
ステップＳＴ３：信号ＴＸのハイレベルを受けてＴＸゲートを開き、フォトダイオードＰＤ１に蓄積された電荷をＦＤに転送する。
【０１０６】
ステップＳＴ４：信号ＳＸのハイレベルを受けてＳＸゲートを開き、（ノイズ＋シグナル）信号をＣＤＳ回路に出力する。
【０１０７】
この後、図７に示す「画像読み出し」期間において、ＣＤＳ回路は、ステップＳＴ２で出力されたノイズ信号から、ステップＳＴ４で出力された（ノイズ＋シグナル）信号を減算し、ＣＤＳ処理を行う。
【０１０８】
ここで、ステップＳＴ３において、フォトダイオードＰＤ１からＦＤへの電荷転送にはある程度の時間を必要とし、特にフォトダイオードＰＤ１の電荷を完全にＦＤに転送しようとすると、数マイクロ秒の時間が必要になってしまう。このことは高速撮影を実現するためには不利な条件である。
【０１０９】
図１０は、「画素制御＆ＣＤＳ」期間における４Ｔ型の画素回路のポテンシャル図を示している。図１０は信号ＴＸがハイレベルの時のポテンシャル図であり、ＴＸゲートには、ハイレベルの電圧（通常は電源電圧ＶＤＤに等しい）が印加されており、ＴＸゲートは開いた状態である。ＴＸゲートが開いた状態にあるので、フォトダイオードＰＤ１に蓄積された電荷はＦＤに転送されている。フォトダイオードＰＤ１の電荷はＴＸゲート下のポテンシャル勾配を利用してＦＤに転送される。
【０１１０】
図１１は実施の形態５における第２の画素群の各画素Ｇ１の画素回路のポテンシャル図を示している。図１１に示すように、フォトダイオードＰＤ１からＦＤへの電荷転送時にＴＸゲートに電源電圧ＶＤＤ以上の電圧が印加され、ＴＸゲート下のポテンシャル勾配ｇｒｄが大きくされ、フォトダイオードＰＤ１からＦＤにすばやく電荷が転送できるようにされ、電荷転送に必要な時間短縮が図られている。
【０１１１】
以上を実現するために、実施の形態５の固体撮像装置１においては、図１２に示すように電源電圧ＶＤＤを所定の電圧レベルにまで昇圧して、第２の画素群の各画素のＴＸゲートに印加する昇圧回路７が更に設けられている。
【０１１２】
昇圧回路７は、例えば垂直走査回路２２内のロジック回路に設けられ、第２の画素群の各画素のＴＸゲートに所定レベルに昇圧した電源電圧を印加する。なお、昇圧回路７により昇圧される電圧レベルとしては、ＴＸゲート下のポテンシャル勾配ｇｒｄを、高速転送に適した所定のレベルまで大きくすることができる予め定められた値を採用することができる。なお、画素Ｇ１の構成は図８と同一である。
【０１１３】
図１３は、図１２に示す画素回路のタイミングチャートを示している。図１３に示すステップＳＴ１，ＳＴ２，ＳＴ４は、図９と同一である。ステップＳＴ３において、信号ＴＸが昇圧回路７により昇圧されて第２の画素群の各画素のＴＸゲートに電源電圧ＶＤＤより大きな電圧が印加されていることが分かる。よって、ＴＸゲート下のポテンシャル勾配ｇｒｄが大きくなり、フォトダイオードＰＤ１からＦＤにすばやく電荷を転送することができる。なお、第１の画素群の各画素Ｇ１のＴＸゲートには、図９のステップＳＴ３に示すように、電源電圧ＶＤＤレベルの電圧が印加される。
【０１１４】
このように実施の形態５による固体撮像装置１によれば、昇圧回路７により第２の画素群を構成する各画素Ｇ１のＴＸゲートに電源電圧ＶＤＤ以上の電圧が印加されるため、第２の画素群から画像データを高速に読み出すことができる。
【０１１５】
（実施の形態６）
次に、本発明の実施の形態６による固体撮像装置１について説明する。実施の形態６による固体撮像装置１は、第２の画素群の各画素のフォトダイオードＰＤ１を高速転送が可能な表面型のフォトダイオードで構成し、第１の画素群の各画素のフォトダイオードＰＤ１をノイズ除去精度の高い完全転送埋込型のフォトダイオードＰＤ１で構成したことを特徴とする。
【０１１６】
図１４は、実施の形態６における第２の画素群の画素Ｇ１に採用される３Ｔ型の画素回路の回路図を示し、図１５は、そのタイミングチャートを示している。
【０１１７】
第２の画素群の画素Ｇ１は、フォトダイオードＰＤ１が表面型であるため、３Ｔ型の画素回路を採用することができる。すなわち、表面型のフォトダイオードを備える画素には、電荷を転送するという概念がなくなるため、４Ｔ型の画素回路で必要であったＴＸゲートによる電荷転送が不要になる。
【０１１８】
よって、図７に示す「画素制御＆ＣＤＳ」期間において、３Ｔ型の画素回路は、図１５に示すように下記のステップＳＴ１〜ＳＴ３の動作を行う。
【０１１９】
ステップＳＴ１：信号ＳＸのハイレベルを受けてＳＸゲートを開き、フォトダイオードＰＤ１から（ノイズ＋シグナル）信号をＣＤＳ回路に出力する。
【０１２０】
ステップＳＴ２：信号ＲＸのハイレベルを受けてＲＸゲートを開き、ＦＤをリセットする。
【０１２１】
ステップＳＴ３：信号ＳＸのハイレベルを受けてＳＸゲートを開き、ノイズ信号をＣＤＳ回路に出力する。
【０１２２】
この後、図７に示す「画像読み出し」期間において、ＣＤＳ回路は、ステップＳＴ１で出力された（ノイズ＋シグナル）信号からステップＳＴ３で出力されたノイズ信号を減算し、ＣＤＳ処理を行う。
【０１２３】
このように、３Ｔ型の画素回路を採用した場合、信号ＴＸを画素Ｇ１に印加することが不要となるため、図７に示す「画素制御＆ＣＤＳ」期間をより短くすることができ、フレームレートをさらに上げることができる。
【０１２４】
なお、４Ｔ型の画素回路においては、図９に示すように、ステップＳＴ１で出力されたノイズ信号とステップＳＴ４で出力された（ノイズ＋シグナル）信号のノイズ信号とが同一であるため、ノイズの除去精度の高いＴｒｕｅＣＤＳを実現することが可能となる。
【０１２５】
一方、３Ｔ型の画素回路においては、図１５に示すように、ステップＳＴ３で出力されたノイズ信号は、ステップＳＴ２でリセットされた後に出力されたノイズ信号であるため、ステップＳＴ１で出力された（ノイズ＋シグナル）信号のノイズ信号とは異なる。よって、ＴｒｕｅＣＤＳが実現されず、４Ｔ型の画素回路に比較してノイズ除去精度が低下する。
【０１２６】
そこで、実施の形態６の固体撮像装置１では、第２の画素群の各画素Ｇ１として、３Ｔ型の画素回路が採用可能な表面型のフォトダイオードＰＤ１を備える画素Ｇ１を採用することで、第２の画素群から高速フレームレートによる画像読み出しを実現している。
【０１２７】
一方、第１の画素群の各画素として、４Ｔ型の画素回路が採用可能な完全転送埋込型のフォトダイオードＰＤ１を備える画素Ｇ１を採用することで、高画質な画像読み出しを実現している。
【０１２８】
なお、実施の形態１〜６においては、説明の便宜上、画素アレイ１０の画素数を８行×８列としたが、これは一例にすぎず、Ｍ（Ｍは２以上の正の整数）行×Ｎ（Ｎは２以上の正の整数）列に配列してもよい。また、第１及び第２の画素群と２つの画素群を採用したが、これに限定されず、ｎ（ｎは２以上の整数）が増大するにつれて解像度が低くなるような第１〜第ｎの画素群を採用してもよい。この場合、各単位画素部１１を、一定のパターンで画素数の異なる第１〜第ｎの領域に区画し、各単位画素部１１の第１〜第ｎの領域の画素を第１〜第ｎの画素群に割り付けて、画素アレイ１０をｎ個の画素群に区画すればよい。そして、第１〜第ｎの画素群のそれぞれに対応するｎ個の垂直走査回路、ｎ個のＣＤＳ回路、ｎ個の水平走査回路を設ければよい。そして、制御部３は、画素数の少ない画素群から出力される画像データほどフレームレートが高くなるように第１〜第ｎの画素群に対応するｎ種類の垂直同期信号と水平同期信号とを生成すればよい。例えば、第１〜第ｎの画素群の垂直同期信号ＶＤ１〜ＶＤｎの周期をＶＴ１〜ＶＴｎとすると、ＶＴｉ＝（１／ｋｉ）・ＶＴ１を満たすような垂直同期信号ＶＤ１〜ＶＤｎを生成すればよい。但し、ｉは１≦ｉ≦ｎであり、ｋｉ＝はｉが増大するにつれて増大する所定の値を有する。また、第１〜第ｎの画素群の水平同期信号ＨＤ１〜ＨＤｎの周期をＨＴ１〜ＨＴｎとすると、ＨＴｉ＝（１／ｊ）・ＶＴｉを満たすような水平同期信号ＨＤ１〜ＨＤｎを生成すればよい。但し、ｊは、多線同時読み出しを行われないとした場合の第ｉの画素群の行数を示す。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施の形態１による固体撮像装置の全体構成図である。
【図２】画素アレイの詳細な構成を示した図である。
【図３】固体撮像装置のタイミングチャートを示している。
【図４】実施の形態２による固体撮像装置の画素アレイの詳細な構成を示した図である。
【図５】実施の形態３による固体撮像装置の画素アレイの詳細な構成を示した図である。
【図６】画素アレイを構成する各画素の光電変換特性を示すグラフである。
【図７】実施の形態５の背景を示す説明図である。
【図８】典型的な４Ｔ型の画素回路の回路図を示している。
【図９】図８の画素回路のタイミングチャートを示している。
【図１０】４Ｔ型の画素回路のポテンシャル図を示している。
【図１１】実施の形態５における画素回路のポテンシャル図を示している。
【図１２】実施の形態５における固体撮像装置の画素と昇圧回路との接続関係を示した図である。
【図１３】図１２に示す画素回路のタイミングチャートを示している。
【図１４】実施の形態６における第２の画素群の画素に採用される３Ｔ型の画素回路の回路図を示している。
【図１５】図１４に示す画素回路のタイミングチャートを示している。
【図１６】８行×８列で画素が配列された画素アレイを備える従来のＣＭＯＳイメージセンサの構成図である。
【図１７】図１６に示すＣＭＯＳイメージセンサのタイミングチャートである。
【図１８】垂直方向の画素数を１／２にし、２線同時読み出しを行う従来のＣＭＯＳイメージセンサの構成図である。
【図１９】図１８に示すＣＭＯＳイメージセンサのタイミングチャートである。
【符号の説明】
【０１３０】
１  固体撮像装置
２  センサ部
３  制御部
４  Ａ／Ｄ変換部
５  画像処理部
７  昇圧回路
１０  画素アレイ
１１  単位画素部
２１，２２  垂直走査回路
３１，３２  ＣＤＳ回路
４１，４２  水平走査回路
５１，５２，５３  出力アンプ
Ｄ１  フォトダイオード
Ｇ１  画素
ＨＤ１，ＨＤ２  水平同期信号
ＨＬ１，ＨＬ２  画素制御線
ＰＤ１  フォトダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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