(57)【要約】【課題】データ信号を遅延可能なデータ信号遅延回路において、消費電力をより低減する。【解決手段】データ信号遅延回路１００Ａは、クロック信号ＣＫに同期して排他的に順次、アクティブとなるｎ個のイネーブル信号Ｅ０〜Ｅｎ-1を生成するデコーダ２０と、入力データ信号Ｄｉｎが共通して供給され、イネーブル信号Ｅ０〜Ｅｎ-1が夫々アクティブとなるタイミングにおいて、入力データ信号Ｄｉｎを夫々取り込み保持するＤフリップフロップ３０〜３ｎ-1と、Ｄフリップフロップ３０〜３ｎ-1によって夫々取り込み保持されたｎ個の保持データ信号３０ａ〜３ｎ-1ａのうち、所定のタイミングでアクティブとなった一のイネーブル信号に対応される一の保持データ信号を選択して出力データ信号Ｄｏｕｔを生成する選択ユニットＵを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号に同期した入力データ信号を遅延させて出力データ信号を、生成するデータ信号遅延回路において、
前記クロック信号に同期して排他的に順次アクティブとなるｎ個のイネーブル信号を生成するイネーブル信号生成手段と、
前記入力データ信号が共通して供給され、前記ｎ個のイネーブル信号が夫々アクティブとなるタイミングにおいて、前記入力データ信号を夫々取り込み保持データ信号として保持するｎ個の保持手段と、
ｎ個の前記保持データ信号を順次選択して前記出力データ信号を生成する選択手段とを備える、
ことを特徴とするデータ信号遅延回路。
【請求項２】
前記選択手段は、
前記入力データ信号を前記クロック信号のｍ（ｍは、１≦ｍ≦ｎの自然数）周期だけ遅延させる場合、前記ｎ個の保持データ信号を、各保持データ信号に対応する前記保持手段が前記入力データ信号を取り込むために用いたイネーブル信号に対して、前記クロック信号のｍ周期だけ遅延した前記イネーブル信号がアクティブとなる期間に選択して、前記出力データ信号を生成することを特徴とする請求項１に記載のデータ信号遅延回路。
【請求項３】
前記選択手段は、
前記ｎ個の保持データ信号と、前記ｎ個のイネーブル信号との論理積を夫々演算するｎ個の第１論理回路と、
前記ｎ個の第１論理回路の出力信号について論理和を演算する第２論理回路とを備え、
前記ｎ個の第１論理回路の夫々には、一方の入力端子に前記保持データ信号が供給されると共に、他方の入力端子に当該保持データ信号に対応する前記保持手段が前記入力データ信号を取り込むために用いたイネーブル信号に対して、前記クロック信号のｍ周期だけ遅延した前記イネーブル信号が供給される、
ことを特徴とする請求項２に記載のデータ信号遅延回路。
【請求項４】
前記入力データ信号を前記クロック信号のｍ（ｍは、１≦ｍ≦ｎの自然数）周期だけ遅延させることを指示する制御信号に基づいて、前記ｎ個の第１論理回路の他方の入力端子の夫々に供給する前記ｎ個のイネーブル信号を切り替える変更手段を備える、
ことを特徴とする請求項３に記載のデータ信号遅延回路。
【請求項５】
前記選択手段をｎ個備え、
前記ｎ個の選択手段は、前記入力データ信号を前記クロック信号の１乃至ｎ周期だけ各々遅延させてｎ個の前記出力データ信号を生成する、
ことを特徴とする請求項２又は３に記載のデータ信号遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号を遅延可能なデータ信号遅延回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large  Scale  Integration）などのデータ信号遅延回路の高速化が進んでいる。データ信号を遅延可能なデータ信号遅延回路として、特許文献１等には、複数個の遅延手段を直列的に接続させると共に、遅延量が可変な可変遅延回路を、複数個、並列的に接続させたデータ信号遅延回路に関する技術が開示されている。
【特許文献１】特開平９−１８１５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の技術では、一の可変遅延回路において、複数個の遅延手段を直列的に接続させて、データ信号を遅延させた場合、共通のクロック信号を印加して、このクロック信号の１周期の単位で、複数個の遅延手段を全て作動させる必要が生じてしまう。このため、複数の可変遅延回路を備えたデータ信号遅延回路の消費電力が増大してしまうという技術的な問題点が生じる。
本発明は、上述した従来の問題点に鑑みなされたものであり、例えば消費電力をより低減しつつ、データ信号を遅延可能なデータ信号遅延回路を提供することを課題とする。
【課題を解決するための手段】
【０００４】
以上の課題を解決するために、本発明に係るデータ信号遅延回路は、クロック信号に同期した入力データ信号を遅延させて出力データ信号を、生成するデータ信号遅延回路において、前記クロック信号に同期して排他的に順次アクティブとなるｎ個のイネーブル信号を生成するイネーブル信号生成手段と、前記入力データ信号が共通して供給され、前記ｎ個のイネーブル信号が夫々アクティブとなるタイミングにおいて、前記入力データ信号を夫々取り込み保持データ信号として保持するｎ個の保持手段と、ｎ個の前記保持データ信号を順次選択して前記出力データ信号を生成する選択手段とを備える、ことを特徴とする。
【０００５】
この発明によれば、例えばｎ個のＤ型フリップフロップ等のｎ個の保持手段を並列に接続させて、クロック信号に同期して排他的に順次アクティブとなるｎ個のイネーブル信号を用いることにより、シリアル形式の入力データ信号がｎ個の保持データ信号に変換され、パラレル形式となる。次に、選択手段によって、保持されたｎ個の保持データ信号のうち、所定のタイミングでアクティブとなったイネーブル信号に対応される保持データ信号が順次選択され、出力データ信号として生成される。
【０００６】
仮に、ｎ個のＤ型フリップフロップ等のｎ個の保持手段を直列に接続させて、入力データ信号を遅延させた場合、共通のクロック信号を印加して、このクロック信号の１周期の単位で、ｎ個の保持手段を全て作動させる必要がある。このため、保持手段を含むデータ信号遅延回路の消費電力が増大してしまう。これに対して、本発明に係るデータ信号遅延回路によれば、クロック信号の１周期のｎ倍（即ち、「保持手段の数」倍）に相当する時間間隔に一回だけ、ｎ個の保持手段を夫々作動させればよい。この結果、クロック信号の１周期の単位でｎ個の保持手段を全て作動させる場合と比較して、消費電力を「１／ｎ」倍にさせることが可能である。
【０００７】
また、上述したデータ信号遅延回路において、前記選択手段は、前記入力データ信号を前記クロック信号のｍ（ｍは、１≦ｍ≦ｎの自然数）周期だけ遅延させる場合、前記ｎ個の保持データ信号を、各保持データ信号に対応する前記保持手段が前記入力データ信号を取り込むために用いたイネーブル信号に対して、前記クロック信号のｍ周期だけ遅延した前記イネーブル信号がアクティブとなる期間に選択して、前記出力データ信号を生成することが好ましい。このように構成すれば、クロック信号の１周期のｍ倍に相当する時間間隔に一回だけ、ｍ個の保持手段を夫々作動させればよい。この結果、クロック信号の１周期の単位でｍ個の保持手段を全て作動させる場合と比較して、消費電力を「１／ｍ」倍にさせることが可能である。
【０００８】
また、上述したデータ信号遅延回路において、前記選択手段の具体的な態様としては、前記ｎ個の保持データ信号と、前記ｎ個のイネーブル信号との論理積を夫々演算するｎ個の第１論理回路と、前記ｎ個の第１論理回路の出力信号について論理和を演算する第２論理回路とを備え、前記ｎ個の第１論理回路の夫々には、一方の入力端子に前記保持データ信号が供給されると共に、他方の入力端子に当該保持データ信号に対応する前記保持手段が前記入力データ信号を取り込むために用いたイネーブル信号に対して、前記クロック信号のｍ周期だけ遅延した前記イネーブル信号が供給されることが好ましい。この場合、第１論理回路および第２論理回路をＮＡＮＤ回路で構成しても良いし、第１論理回路をＡＮＤ回路、第２論理回路をＯＲ回路で構成してもよい。前者の場合は、ローアクティブの動作となり、後者の場合はハイアクティブの動作となる。
【０００９】
また、上述したデータ信号遅延回路において、前記入力データ信号を前記クロック信号のｍ（ｍは、１≦ｍ≦ｎの自然数）周期だけ遅延させることを指示する制御信号に基づいて、前記ｎ個の第１論理回路の他方の入力端子の夫々に供給する前記ｎ個のイネーブル信号を切り替える変更手段を備えることが好ましい。仮に、ｎ個のイネーブル信号とｎ個の第１論理回路との対応付けを固定した場合、遅延時間が固定となる。このため各種の時間間隔だけ入力データ信号を遅延させるためには、データ信号遅延回路の回路規模が増大してしまい、データ信号遅延回路の大型化が生じてしまう。本発明は、変更手段によって、ｎ個のイネーブル信号とｎ個の第１論理回路との対応付けを動的に変更することができ、これにより、遅延時間をクロック信号の１周期からｎ周期までの任意の時間に設定することができる。よって、遅延時間を変更する場合でも、データ信号遅延回路の回路規模の増大を抑制し、データ信号遅延回路の小型化、消費電力の省力化、及び低コスト化を実現することができる。
【００１０】
更に、上述したデータ信号遅延回路において、前記選択手段をｎ個備え、前記ｎ個の選択手段は、前記入力データ信号を前記クロック信号の１乃至ｎ周期だけ各々遅延させてｎ個の前記出力データ信号を生成してもよい。本発明によれば、クロック信号の１周期のｎ倍（即ち、「保持手段の数」倍）に相当する時間間隔に一回だけ、ｎ個のデータ信号遅延回路を夫々作動させればよい。この結果、クロック信号の１周期の単位でｎ個のデータ信号遅延回路を全て作動させる場合と比較して、消費電力を「１／ｎ」倍にさせることが可能である。
【発明を実施するための最良の形態】
【００１１】
＜１．第１実施形態＞
先ず、図１を参照して、本発明の第１実施形態に係るデータ信号遅延回路の基本構成について説明する。ここに、図１は、本発明の第１実施形態に係るデータ信号遅延回路の基本構成を示すブロック図である。第１実施形態に係るデータ信号遅延回路１００Ａは、クロック信号ＣＫが入力されるカウンタ１０と、デコーダ２０と、Ｄフリップフロップ３０、３１、…、３ｎ-1と、選択ユニットＵとを備える。選択ユニットＵは、ＮＡＮＤ回路４０、４１、…、４ｎ-1及びＮＡＮＤ回路５０から構成され、Ｄフリップフロップ３０〜３ｎ-1の出力信号を選択して出力データ信号Ｄｏｕｔを生成する。尚、Ｄフリップフロップ３０〜３ｎ-1をレジスタの一具体例として説明するが、他の種類のフリップフロップを使用してよい。また、Ｄフリップフロップ３０〜３ｎ-1は、図示しないクロック入力端子を夫々有し、それらのクロック入力端子にはクロック信号ＣＫが供給される。加えて、Ｄフリップフロップ３０〜３ｎ-1は、図示しないリセット端子を夫々有し、それらのリセット端子は非リセットとなる電位が供給されている。
【００１２】
カウンタ１０には、所定周波数のクロック信号ＣＫが入力される。カウンタ１０は、クロック信号ＣＫの立ち上がりエッジを計数して所定のビット数の出力信号１０ａを生成し、これをデコーダ２０に供給する。
デコーダ２０は、カウンタ１０から供給された出力信号１０ａをデコードして、排他的に有効となるｎ個のイネーブル信号Ｅ０〜Ｅｎ-1を生成し、ｎ個のＤフリップフロップ３０〜３ｎ-1に夫々供給する。ｎ個のイネーブル信号Ｅ０〜Ｅｎ-1については後述する。
Ｄフリップフロップ３０〜３ｎ-1のデータ入力端子の全てに、入力データ信号Ｄｉｎが供給される。加えて、Ｄフリップフロップ３０〜３ｎ-1のイネーブル入力端子には、上述した、デコーダ２０の出力信号であるイネーブル信号Ｅ０〜Ｅｎ-1が夫々供給される。Ｄフリップフロップ３０〜３ｎ-1は、イネーブル入力端子の論理レベルがハイレベルとなる期間に、入力データ信号Ｄｉｎをクロック信号ＣＫの立ち上がりエッジに同期して取り込んで保持する。
ここで、イネーブル信号Ｅ０〜Ｅｎ-1は排他的に順次アクティブ（この例では、ハイレベル）となるので、入力データ信号Ｄｉｎは、Ｄフリップフロップ３０〜３ｎ-1によって、シリアル形式からパラレル形式に変換される。
【００１３】
次に、図２を参照して、データ信号遅延回路１００Ａの動作を説明する。イネーブル信号Ｅ０〜Ｅｎ-1は、図２に示されるように、Ｄフリップフロップ３０〜３ｎ-1に対して、排他的にハイレベルとなる信号である。ここで、Ｄフリップフロップ３０に着目する。期間ｔ０、期間ｔｎ、…などにおいては、イネーブル信号Ｅ０だけがハイレベルであるので、イネーブル信号Ｅ０が供給されるＤフリップフロップ３０は、入力データ信号ＤｉｎのうちデータＤ０、データＤｎ、データＤ２ｎ、…を保持する。データＤ０は、Ｄフリップフロップ３０において、期間ｔ１から期間ｔｎまで保持され、データＤｎは、Ｄフリップフロップ３０において、期間ｔｎ＋１から期間ｔ２ｎまで保持される。そして、Ｄフリップフロップ３０は、これらの保持されたデータＤ０、データＤｎ、…を、保持データ信号３０ａとして、ＮＡＮＤ回路４０に供給する。
【００１４】
また、期間ｔ１、期間ｔｎ＋１、…では、イネーブル信号Ｅ１だけがハイレベルであるので、Ｄフリップフロップ３１は、入力データ信号Ｄｉｎのうち、データＤ１、データＤｎ＋１、…を保持する。データＤ１は、Ｄフリップフロップ３１において、期間ｔ２から期間ｔｎ＋１まで保持され、データＤｎ＋１は、Ｄフリップフロップ３１において、期間ｔｎ＋２から期間ｔ２ｎ＋１まで保持される。
【００１５】
ＮＡＮＤ回路４０〜４ｎ-1には、デコーダ２０の出力信号であるイネーブル信号Ｅ０〜Ｅｎ-1が夫々供給される。また、ＮＡＮＤ回路４０には、Ｄフリップフロップ３０の保持データ信号３０ａが供給される。ここで、期間ｔｎにおいては、イネーブル信号Ｅ０だけがハイレベルであるので、イネーブル信号Ｅ０との論理積の反転を演算するＮＡＮＤ回路４０は、Ｄフリップフロップ３０の保持データ信号３０ａのうち、データＤ０を、出力信号４０ａとして、期間ｔｎにＮＡＮＤ回路５０に供給する。
【００１６】
他方、期間ｔｎにおいては、イネーブル信号Ｅ１〜Ｅｎ-1はローレベルである。従って、イネーブル信号Ｅ１〜Ｅｎ-1との論理積の反転を演算するＮＡＮＤ回路４１〜４ｎ-1は、ハイレベルとなる出力信号４１ａ〜４ｎ-1ａを、期間ｔｎにＮＡＮＤ回路５０に供給する。ＮＡＮＤ回路５０はローアクティブの論理和を演算するから、期間ｔｎにおいて、ＮＡＮＤ回路５０は出力データ信号Ｄｏｕｔとして、データＤ０を出力する。このことは、データ信号遅延回路１００Ａに期間ｔ０に入力された、入力データ信号ＤｉｎのうちデータＤ０が、クロック信号ＣＫの周期のｎ倍に相当する遅延時間だけ経過した期間ｔｎに、出力されたことを意味する。ここでは、ＮＡＮＤ回路４０に着目して説明したが、他のＮＡＮＤ回路４１〜４ｎ-1においても同様である。すなわち、ＮＡＮＤ回路４１は、Ｄフリップフロップ３１の保持データ信号３１ａのうち期間ｔｎ＋１に保持するデータＤ１を、出力信号４１ａとしてＮＡＮＤ回路５０に供給する。これにより、ＮＡＮＤ回路５０は、出力データ信号Ｄｏｕｔとして、データ信号遅延回路１００Ａに期間ｔ１に入力された、入力データ信号ＤｉｎのうちデータＤ１を、クロック信号ＣＫの周期のｎ倍に相当する遅延時間だけ経過した期間ｔｎ＋１に出力する。
【００１７】
以上の結果、データ信号遅延回路１００Ａは、入力データ信号Ｄｉｎをクロック信号ＣＫのｎ倍の周期に相当する時間間隔だけ遅延させて出力データ信号Ｄｏｕｔを生成する。特に、上述したＤフリップフロップ３０〜３ｎ-1は並列的に動作する。従って、各Ｄフリップフロップ３０〜３ｎ-1は、クロック信号ＣＫの１周期のパルスの立ち上りに応じて作動する必要はなく、クロック信号ＣＫの１周期のｎ倍の周期のパルスの立ち上りに応じて作動すればよい。一般にデジタル回路の消費電力は単位時間当たりの論理レベルの反転回数に比例するから、消費電力を「１／ｎ」倍にさせ、省電力化を実現することが可能である。
【００１８】
加えて、「ｎ」は２以上の自然数であればよいので適宜設定することが可能である。従って、クロック信号ＣＫの１周期の任意の倍数の時間間隔だけ入力データ信号Ｄｉｎを、簡便に遅延させることができる。例えば、クロック信号のｍ（ｍは、１≦ｍ≦ｎの自然数）周期だけ遅延させる場合、選択ユニットＵは、ｎ個の保持データ信号３０ａ〜３ｎ-1ａを、各保持データ信号３０ａ〜３ｎ-1ａに対応するＤフリップフロップ３０〜３ｎ-1が、入力データ信号Ｄｉｎを取り込むために用いたイネーブル信号Ｅ０〜Ｅｎ-1に対して、クロック信号ＣＫのｍ周期だけ遅延したイネーブル信号がアクティブとなる期間に選択して、出力データ信号Ｄｏｕｔを生成すればよい。これにより、遅延時間を、簡便に任意の時間に設定することが可能であると共に、遅延時間が異なった出力データ信号Ｄｏｕｔを出力する出力ラインの数を任意の数に設定することが可能である。この結果、遅延時間や出力ラインの数が増大した場合でも、データ信号遅延回路の回路規模の増大を抑制し、データ信号遅延回路の小型化、消費電力の省力化、及び低コスト化を実現することができる。
【００１９】
＜２．第２実施形態＞
次に、図３を参照して、本発明の第２実施形態に係るデータ信号遅延回路の基本構成について説明する。図３は、本発明の第２実施形態に係るデータ信号遅延回路１００Ｂの基本構成を示すブロック図である。尚、上述した第１実施形態に係るデータ信号遅延回路１００Ａと同様の構成には同一の符号番号を付し、それらの説明は適宜省略する。
データ信号遅延回路１００Ｂは、クロック信号ＣＫが入力される２ビットのカウンタ１０と、デコーダ２０と、４個のＤフリップフロップ３０〜３３と、選択ユニットＵ１〜Ｕ４を備える。上述した第１実施形態のデータ信号遅延回路１００Ａは、入力データ信号Ｄｉｎをクロック信号ＣＫのｎ周期遅延して、１つの出力データ信号Ｄｏｕｔを生成した。これに対して、第２実施形態のデータ信号遅延回路１００Ｂは、入力データ信号Ｄｉｎをクロック信号ＣＫの１周期〜４周期だけ遅延した出力データ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を生成するものである。
【００２０】
選択ユニットＵ４は、ＮＡＮＤ回路４０〜４３とＮＡＮＤ回路５０とを備える。他の選択ユニットＵ２〜Ｕ４も同様に構成されている。但し、選択ユニットＵ１〜Ｕ４の各々において、ＮＡＮＤ回路４０〜４３に供給されるイネーブル信号が相違する。図４（Ａ）〜（Ｃ）に選択ユニットＵ１〜Ｕ３の詳細な構成を示す。選択ユニットＵ４においては、ＮＡＮＤ回路４０、４１、４２、および４３に、イネーブル信号Ｅ０、Ｅ１、Ｅ２、およびＥ３が各々供給される。選択ユニットＵ３、Ｕ２、およびＵ１では、ＮＡＮＤ回路４０〜４３に供給されるイネーブル信号がずれる。具体的には、選択ユニットＵ３では、ＮＡＮＤ回路４０、４１、４２、および４３に、イネーブル信号Ｅ３、Ｅ０、Ｅ１、およびＥ２が各々供給される。選択ユニットＵ２では、ＮＡＮＤ回路４０、４１、４２、および４３に、イネーブル信号Ｅ２、Ｅ３、Ｅ０、およびＥ１が各々供給される。選択ユニットＵ１では、ＮＡＮＤ回路４０、４１、４２、および４３に、イネーブル信号Ｅ１、Ｅ２、Ｅ３、およびＥ０が各々供給される。
【００２１】
図５に、データ信号遅延回路１００Ｂのタイミングチャートを示す。まず、選択ユニットＵ４の動作は、上述した第１実施形態のデータ信号遅延回路１００Ａにおいてｎ＝４としただけで、その動作は同じである。従って、選択ユニットＵ４から出力される出力データ信号Ｄｏｕｔ１は、入力データ信号Ｄｉｎに対してクロック信号ＣＫの４周期だけ遅延したものとなる。
【００２２】
次に、選択ユニットＵ３において、ＮＡＮＤ回路４０には、保持データ信号３０ａとイネーブル信号Ｅ３が供給されるから、期間ｔ３において、データＤ０がＮＡＮＤ回路４０から信号４０ａとして出力される。このとき、他のイネーブル信号は非アクティブであるので、ＮＡＮＤ回路５０は、期間ｔ３においてデータＤ０を出力データ信号Ｄｏｕｔ３として出力する。また、期間ｔ４では、ＮＡＮＤ回路４１に供給されるイネーブル信号Ｅ０がアクティブになるので、そこに供給されるデータＤ１が出力データ信号Ｄｏｕｔ３として出力される。以下同様に動作して、入力データ信号Ｄｉｎをクロック信号ＣＫの３周期だけ遅延させた出力データ信号Ｄｏｕｔ３が生成される。
【００２３】
次に、選択ユニットＵ２において、ＮＡＮＤ回路４０には、保持データ信号３０ａとイネーブル信号Ｅ２が供給されるから、期間ｔ２において、データＤ０がＮＡＮＤ回路４０から信号４０ａとして出力される。このとき、他のイネーブル信号は非アクティブであるので、ＮＡＮＤ回路５０は、期間ｔ２においてデータＤ０を出力データ信号Ｄｏｕｔ２として出力する。また、期間ｔ３では、ＮＡＮＤ回路４１に供給されるイネーブル信号Ｅ３がアクティブになるので、そこに供給されるデータＤ１が出力データ信号Ｄｏｕｔ２として出力される。以下同様に動作して、入力データ信号Ｄｉｎをクロック信号ＣＫの２周期だけ遅延させた出力データ信号Ｄｏｕｔ２が生成される。
【００２４】
次に、選択ユニットＵ１において、ＮＡＮＤ回路４０には、保持データ信号３０ａとイネーブル信号Ｅ１が供給されるから、期間ｔ１において、データＤ０がＮＡＮＤ回路４０から信号４０ａとして出力される。このとき、他のイネーブル信号は非アクティブであるので、ＮＡＮＤ回路５０は、期間ｔ１においてデータＤ０を出力データ信号Ｄｏｕｔ１として出力する。また、期間ｔ２では、ＮＡＮＤ回路４１に供給されるイネーブル信号Ｅ２がアクティブになるので、そこに供給されるデータＤ１が出力データ信号Ｄｏｕｔ１として出力される。以下同様に動作して、入力データ信号Ｄｉｎをクロック信号ＣＫの１周期だけ遅延させた出力データ信号Ｄｏｕｔ１が生成される。
【００２５】
このように第２実施形態では、第１に、Ｄフリップフロップ３０〜３４を用いて、シリアル形式で与えられる入力データ信号Ｄｉｎをパラレル形式の保持データ信号３０ａ、３１ａ、３２ａ、および３３ａに変換し、第２に、選択ユニットＵ１〜Ｕ４において、シリアル形式からパラレル形式に変換する際に用いたイネーブル信号に対して所望のクロック周期だけ遅延したイネーブル信号を用いて保持データ信号３０ａ、３１ａ、３２ａ、および３３ａを順次選択することによって、出力データ信号Ｄｏｕｔ１〜Ｄｏｕｔ４を生成する。
【００２６】
以上の結果、入力データ信号Ｄｉｎを、クロック信号ＣＫの周期の任意の倍数だけ簡便に遅延させることが可能である。言い換えると、入力データ信号を出力データ信号として遅延させて生成する際の遅延時間を、簡便に任意の時間に設定することが可能であると共に、遅延時間が異なった出力データ信号を出力する出力ラインの数を任意の数に設定することが可能である。この結果、遅延時間や出力ラインの数が増大した場合でも、データ信号遅延回路の回路規模の増大を抑制し、データ信号遅延回路の小型化、消費電力の省力化、及び低コスト化を実現することができる。
【００２７】
＜３．第３実施形態＞
次に、本発明の第３実施形態に係るデータ信号遅延回路１００Ｃについて説明する。上述した第１実施形態及び第２実施形態では、選択ユニットごとに遅延時間が固定であった。これに対して、第３実施形態のデータ信号遅延回路１００Ｃは、外部から供給される制御信号ＣＴＬに応じて、遅延時間を適宜変更する。図６にデータ信号遅延回路１００Ｃのブロック図を示す。なお、上述したデータ信号遅延回路１００Ａ及び１００Ｂと同一の構成には同一の符号を付して、その説明を適宜省略する。
【００２８】
データ信号遅延回路１００Ｃは、切替回路６０を備える点、１個の選択ユニットＵのみを用いる点を除いて、データ信号遅延回路１００Ｂと同様に構成されている。切替回路６０は、外部から供給される２ビットの制御信号ＣＴＬに応じて、ＮＡＮＤ回路４０〜４３に供給するイネーブル信号Ｅ０〜Ｅ３を切り替える。具体的には、図７に示すように制御信号ＣＴＬが「１１」のとき、図３に示す選択ユニットＵ４と同様にイネーブル信号を供給し、制御信号ＣＴＬが「１０」のとき、図４（Ａ）に示す選択ユニットＵ３と同様にイネーブル信号を供給し、制御信号ＣＴＬが「０１」のとき、図４（Ｂ）に示す選択ユニットＵ２と同様にイネーブル信号を供給し、制御信号ＣＴＬが「００」のとき、図４（Ｃ）に示す選択ユニットＵ１と同様にイネーブル信号を供給する。この結果、１個の選択ユニットＵを用いて、４種類の遅延時間を得ることができる。このように、データ信号遅延回路１００Ｃによれば、入力データ信号Ｄｉｎを遅延させて出力データ信号Ｄｏｕｔを生成する場合に、任意のタイミングで遅延時間を動的に変更することが可能である。
【００２９】
上述したデータ信号遅延回路１００Ａ〜１００Ｃは、各種の信号処理を実行するデジタル回路に適用することができる。特に、パイプライン処理を実行するＤＳＰなどの信号処理回路では、ある系統の処理時間に合わせて、他の系統の信号を遅延させる必要があるが、そのような場合に、上述したデータ信号遅延回路１００Ａ〜１００Ｃは好適である。
また、上述した各実施形態では、選択ユニットにおける演算がローアクティブであるためＮＡＮＤ回路４０〜４ｎ-1および５０を用いたが、ハイアクティブであればＮＡＮＤ回路４０〜４ｎ-1の替わりにＡＮＤ回路を用い、ＮＡＮＤ回路５０の替わりにＯＲ回路を用いればよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係るデータ信号遅延回路の基本構成を示すブロック図である。
【図２】同実施形態に係るデータ信号遅延回路の各部の波形を示すタイミングチャートである。
【図３】本発明の第２実施形態に係るデータ信号遅延回路の基本構成を示すブロック図である。
【図４】同回路に用いる選択ユニットＵ１〜Ｕ３の構成を示す回路図である。
【図５】同実施形態に係るデータ信号遅延回路の各部の波形を示すタイミングチャートである。
【図６】本発明の第３実施形態に係るデータ信号遅延回路の構成を示すブロック図である。
【図７】同回路に用いる切替回路の動作を説明するための説明図である。
【符号の説明】
【００３１】
１０……カウンタ、２０……デコーダ、３０〜３ｎ-1……Ｄフリップフロップ、４０〜４ｎ-1，５０……ＮＡＮＤ回路、１００Ａ，１００Ｂ，１００Ｃ……データ信号遅延回路、ＣＫ……クロック信号、Ｄｉｎ……入力データ信号、Ｄｏｕｔ，Ｄｏｕｔ１，Ｄｏｕｔ２，Ｄｏｕｔ３，Ｄｏｕｔ４……出力データ信号、Ｕ，Ｕ１〜Ｕ４……選択ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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