(57)【要約】【課題】ＭＯＳ構造の半導体装置の製造工程を削減する。【解決手段】この半導体装置の製造方法は、第１導電型基板上に第１導電型エピタキシャル層を形成する工程と、第１導電型エピタキシャル層の表面に、第２導電型ガードリング層を形成するための領域のみ開口部を有するＳｉＮ層を形成する工程と、ＳｉＮ膜の形成された面よりイオン注入を行なうことにより、第１導電型エピタキシャル層の表面に、第２導電型ガードリング層を形成する工程と、少なくとも開口部に酸化層を形成する工程と、第１導電型エピタキシャル層の表面に、第２導電型ガードリング層に隣接して、第２導電型ベース層を形成する工程と、酸化膜の形成された面よりイオン注入を行なうことにより第1導電型拡散層を形成する工程からなる。【選択図】図１Ｂ
2009010341.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板上に第１導電型エピタキシャル層を形成する工程と、
前記第１導電型エピタキシャル層の表面に、第２導電型ガードリング層を形成するための領域のみ開口部を有するＳｉＮ層を形成する工程と、
前記ＳｉＮ膜の形成された面よりイオン注入を行なうことにより、前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層を形成する工程と、
少なくとも前記開口部に酸化層を形成する工程と、
前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層に隣接して、第２導電型ベース層を形成する工程と、
前記第２導電型ベース層に対しイオン注入を行なうことにより第１導電型拡散層を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型基板上に第１導電型エピタキシャル層を形成する工程と、
前記第１導電型エピタキシャル層の表面に、第２導電型ガードリング層を形成するための領域のみ開口部を有するＳｉＮ層を形成する工程と、
前記ＳｉＮ膜の形成された面よりイオン注入を行なうことにより、前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層を形成する工程と、
前記ＳｉＮ膜を膜面方向に対しエッチングを行なう工程と、
少なくとも前記開口部に酸化層を形成する工程と、
前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層に隣接して、第２導電型ベース層を形成する工程と、
前記第２導電型ベース層に対しイオン注入を行なうことにより第１導電型拡散層を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
【請求項３】
前記ＳｉＮ膜のエッチングされる長さは、形成される前記半導体装置の耐圧と、前記第２導電型ガードリング層を形成する際のイオン注入におけるドーズ量により定まることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記酸化層は、熱酸化により形成されることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２導電型ベース層を形成した後、前記第２導電型ベース層の表面より、前記第１導電型エピタキシャル層に至るまでのトレンチを形成する工程と、
前記トレンチの表面にトレンチ酸化層を形成する工程と、
前記トレンチ酸化層の形成されたトレンチ内部にポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、
を備えたことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、ＭＯＳ型半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
近年、コンピュータや通信機器においては、多数のトランジスタや抵抗などにより電気回路を構成した集積回路（ＩＣ）が多用されている。このようなＩＣのうち高耐圧の素子を含むものはパワーＩＣと称されており、パワーＩＣの中でも駆動回路と制御回路が一体化されたものは、ディスプレイ駆動装置や車載用ＩＣ等の多くの用途に用いることができる。
【０００３】
この種のパワーＩＣの出力段に用いられるＭＯＳ型電界トランジスタ（ＭＯＳＦＥＴ）は、特許文献１に記載されているように、通常シリコン等の半導体基板上において、フォトリソグラフィ、イオン注入、熱酸化、成膜等のプロセスを行なうことにより作製されるが、コスト等の面からできるだけ短時間で工程数の少ないプロセスが望まれる。特に、フォトリソグラフィは、レジストの塗布、プリベーク、露光装置による露光、現像、乾燥という一連の工程を行なう必要があり、多用した場合には著しくスループットを低下させて、コストアップの原因となる。
【特許文献１】特開平８−２７４３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、工程数の少ない半導体装置の製造方法を提供するものであり、特に
フォトリソグラフィ工程を削減した半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置の製造方法は  第１導電型基板上に第１導電型エピタキシャル層を形成する工程と、前記第１導電型エピタキシャル層の表面に、第２導電型ガードリング層を形成するための領域のみ開口部を有するＳｉＮ層を形成する工程と、前記ＳｉＮ膜の形成された面よりイオン注入を行なうことにより、前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層を形成する工程と、少なくとも前記開口部に酸化層を形成する工程と、前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層に隣接して、第２導電型ベース層を形成する工程と、前記第２導電型ベース層に対しイオン注入を行なうことにより第１導電型拡散層を形成する工程と、からなることを特徴とする。
【０００６】
また、本発明の一態様に係る半導体装置の製造方法は、第１導電型基板上に第１導電型エピタキシャル層を形成する工程と、前記第１導電型エピタキシャル層の表面に、第２導電型ガードリング層を形成するための領域のみ開口部を有するＳｉＮ層を形成する工程と、前記ＳｉＮ膜の形成された面よりイオン注入を行なうことにより、前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層を形成する工程と、前記ＳｉＮ膜を膜面方向に対しエッチングを行なう工程と、少なくとも前記開口部に酸化層を形成する工程と、前記第１導電型エピタキシャル層の表面に、前記第２導電型ガードリング層に隣接して、第２導電型ベース層を形成する工程と、前記第２導電型ベース層に対しイオン注入を行なうことにより第１導電型拡散層を形成する工程と、からなることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、半導体装置の製造方法において、製造時の工程数を削減することができるため、半導体装置の製造コストを抑えることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を、図面を参照しつつ詳細に説明する。
【０００９】
〔第１の実施の形態〕
第１の実施の形態はトレンチゲートを有するＭＯＳ構造の半導体装置の製造方法である。本実施の形態について、図１Ａ、図１Ｂに基づき説明する。
【００１０】
最初に図１Ａ（ａ）に示すように、半導体基板である単結晶のＮ型シリコン基板１１上に不純物としてＰ（リン）がドープされたシリコンをエピタキシャル成長により堆積させることによりＮ型エピタキシャル層１２を形成し、さらにこの上にＳｉＮ（窒化シリコン）層１３を形成する。この後、ＳｉＮ層１３上にフォトレジストを塗布した後、プリベーク、露光装置による露光、現像を行なうことにより、後述するガードリング層を形成する領域のみ開口しているレジストパターン１４を形成する。
【００１１】
次に、図１Ａ（ｂ）に示すように、レジストパターン１４の形成されていない領域のＳｉＮ層１３を除去することにより、レジストパターン１４とＳｉＮ層１３ａからなるパターンを形成する。この後、このレジストパターン１４とＳｉＮ層１３ａをマスクとして、イオン注入を行なうことによりガードリング層１５を形成する。この際にイオン注入される材料は、ガードリング層１５が、Ｐ型半導体により構成されるため、Ｂ（ボロン）等が用いられる。これにより、レジストパターン１４とＳｉＮ層１３ａの形成されていない領域のみＢ等が注入され、Ｐ型のガードリング層１５が形成される。
【００１２】
次に、図１Ａ（ｃ）に示すように、レジストパターン１４を除去した後、熱酸化を行なうことにより、酸化層１７を形成する。尚、酸化層１７は、ＳｉＮ層１３ａの形成されている領域においてはシリコンが熱酸化されないため形成されない。ＳｉＮ層１３ａの形成されていない領域（開口部）においてのみ熱酸化が進行して酸化層１７が形成される。酸化層１７は、シリコンを熱酸化させることにより形成したものであるため、酸化により体積が若干膨張し、図に示すようにガードリング層１５の輪郭の更に外まで広がった形状となる。
【００１３】
次に、図１Ｂ（ｄ）に示すように、Ｐ型ベース層１６を形成する。具体的には、レジストパターン１４を除去した後に、Ｐ型ベース層１６を形成するための不図示のレジストパターンを形成し、その後、Ｂ等のイオン注入を行い、Ｐ型ベース層１６を形成する。その後、不図示のレジストパターンは除去される。。尚、レジストパターンの形成方法は、前述と同様に、フォトレジストを塗布した後、プレベーク、露光、現像を行なうことにより形成される。
【００１４】
次に、図１Ｂ（ｅ）に示すように、トレンチ酸化層１８、トレンチゲート１９を形成した後、Ｎ型ソース層２０を形成する。具体的には、ＳｉＮ膜１３ａ上にトレンチゲート１９を形成するため、トレンチゲート１９の形成される領域のみ開口している不図示のレジストパターンを形成し、その後、不図示のレジストパターンの形成されていない領域、即ち、トレンチゲート１９の形成される領域のＳｉＮ膜１３ａを除去する。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングを行なうことによりトレンチＴ１を形成する。この後、不図示のレジストパターンを除去し、トレンチＴ１の表面におけるシリコンを熱酸化により酸化させトレンチ絶縁膜１８を形成する。この後、トレンチ絶縁膜１８の形成されているトレンチＴ１内にポリシリコンを埋め込むことにより、トレンチゲート１９を形成する。
【００１５】
この後、ＳｉＮ層１３ａを全面に亘って除去し、Ａｓ（ヒ素）等のイオン注入を行なうことにより、Ｎ型ソース層２０を形成する。Ｎ型ソース層２０は、酸化層１７が形成されていない領域においてのみ形成される。即ち、酸化層１７は十分厚いため、酸化層１７の形成されている領域においては、Ａｓ等のイオンは注入されないためＮ型ソース層２０が形成されることはない。よって、酸化層１７の形成されていない領域のみＮ型ソース層２０が形成される。
【００１６】
この後、図１Ｂ（ｆ）に示すように、酸化層１７を除去した後、不図示のソース電極をＮ型ソース層２０、及びＰ型ベース層１６に接続するように形成し、ドレイン電極をＮ型シリコン基板１１に接続するように形成することにより、本実施の形態におけるトレンチゲートを有するＭＯＳ構造の半導体装置が完成する。
【００１７】
本実施の形態では、Ｎ型ソース層２０を形成する工程において、酸化層１７を用いている。即ち、一般的な方法では、Ｎ型ソース層２０を形成する工程では、レジストパターンが用いられるが、本実施の形態では、このレジストパターンを形成するためのフォトリソグラフィの工程が不要となり、工程を短縮することができる。
【００１８】
具体的に、図２に基づき説明するならば、一般的な方法では、最初に、図２（ａ）に示すように、Ｎ型シリコン基板７１上に、Ｎ型エピタキシャル層７２を形成し、更にその上に、シリコン酸化層７３を形成し、ガードリング層７５の形成される領域のみ開口しているレジストパターン７４を形成した後、Ｂ等のイオン注入を行なうことによりガードリング層７５を形成する。
【００１９】
この後、図２（ｂ）に示すように、レジストパターン７４を除去した後、Ｎ型エピタキシャル層７２内の表面にＰ型ベース層７６を形成し、トレンチＴ２を形成し、そのトレンチＴ２内の表面にトレンチ絶縁膜７８を形成し、ポリシリコンを埋め込むことによりトレンチゲート７９を形成する。この後、シリコン酸化層７３を除去し、レジストパターン８１を形成する。このレジストパターン８１は、後述するＮ型ソース層８０が形成されない領域のみレジストが形成されている。
【００２０】
この後、図２（ｃ）に示すように、Ａｓ等のイオン注入を行なうことにより、レジストパターン８１の形成されていない領域において、Ｎ型ソース層８０を形成する。
【００２１】
この後、図２（ｄ）に示すように、レジストパターン８１を除去することに完成する。
【００２２】
以上のように、一般的な方法の場合では、Ｎ型ソース層８０を形成するためには、レジストパターン８１によるフォトリソグラフィの工程が必要となるが、本実施の形態では、このためのフォトリソグラフィの工程が不要となり、工程数を削減することができ、製造コストを削減することができるのである。
【００２３】
〔第２の実施の形態〕
第２の実施の形態はトレンチゲートを有するＭＯＳ構造の半導体装置の製造方法である。本実施の形態について、図３Ａ、図３Ｂに基づき説明する。
【００２４】
最初に図３Ａ（ａ）に示すように、半導体基板である単結晶のＮ型シリコン基板３１上に不純物としてＰ（リン）がドープされたシリコンをエピタキシャル成長により堆積させることによりＮ型エピタキシャル層３２を形成し、さらにこの上にＳｉＮ（窒化シリコン）層３３を形成する。この後、ＳｉＮ層３３上にフォトレジストを塗布した後、プリベーク、露光装置による露光、現像を行なうことにより、後述するガードリング層を形成する領域のみ開口しているレジストパターン３４を形成する。
【００２５】
次に、図３Ａ（ｂ）に示すように、レジストパターン３４の形成されていない領域（開口部）のＳｉＮ層３３を除去することにより、レジストパターン３４とＳｉＮ層３３ａからなるパターンを形成する。この後、このレジストパターン３４とＳｉＮ層３３ａをマスクとして、イオン注入を行なうことによりガードリング層３５を形成する。この際にイオン注入される材料は、ガードリング層３５が、Ｐ型半導体により構成されるため、Ｂ（ボロン）等が用いられる。これにより、レジストパターン３４とＳｉＮ層３３ａの形成されていない領域のみＢ等が注入され、Ｐ型のガードリング層３５が形成される。
【００２６】
次に、図３Ａ（ｃ）に示すように、ＳｉＮ層３６について開口を広げる方向にエッチングを行なう。具体的には、ＳｉＮのみをエッチングするウエットエッチング等の方法によりエッチングを行なう。ここで図４に示すように、このエッチング長Ｐと形成される半導体装置（ＭＯＳトランジスタ等）の耐圧との間には相関関係があり、ガードリング層３５における不純物のドーズ量にも依存する。従って、形成される半導体装置の耐圧を考慮し、ガードリング層３５における不純物のドーズ量とエッチング長Ｐが定められる。尚、図４よりエッチング長Ｐは、１．２〔μｍ〕以上であれば、ガードリング層３５のドーズ量が４×１０１３〔ｃｍ−２〕であっても、耐圧は４０〔Ｖ〕以上となる。
【００２７】
次に、図３Ｂ（ｄ）に示すように、レジストパターン３４を除去した後、熱酸化を行なうことにより、酸化層３７を形成する。尚、酸化層３７は、ＳｉＮ層３３ａの形成されている領域においてはシリコンが熱酸化されないため形成されない。ＳｉＮ層３３ａの形成されていない領域においてのみ熱酸化が進行して酸化層３７が形成される。酸化層３７は、シリコンを熱酸化させることにより形成したものであるため、酸化により体積が若干膨張し、図に示すように広がった形状となる。
【００２８】
次に、図３Ｂ（ｅ）に示すように、Ｐ型ベース層３６を形成する。具体的には、レジストパターン３４を除去した後に、Ｐ型ベース層３６を形成するための不図示のレジストパターンを形成し、その後、Ｂ等のイオン注入を行い、Ｐ型ベース層３６を形成した後、不図示のレジストパターンを除去することにより形成される。尚、レジストパターンの形成方法は、前述と同様に、フォトレジストを塗布した後、プレベーク、露光、現像を行なうことにより形成される。
【００２９】
次に、図３Ｂ（ｆ）に示すように、トレンチ酸化層３８、トレンチゲート３９を形成した後、Ｎ型ソース層４０を形成する。具体的には、ＳｉＮ膜３３ａ上にトレンチゲート３９を形成するため、トレンチゲート３９の形成される領域のみ開口している不図示のレジストパターンを形成し、その後、不図示のレジストパターンの形成されていない領域、即ち、トレンチゲート３９の形成される領域のＳｉＮ膜３３ａを除去する。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングを行なうことによりトレンチを形成する。この後、不図示のレジストパターンを除去し、トレンチの表面におけるシリコンを熱酸化により酸化させトレンチ絶縁膜３８を形成する。この後、トレンチ絶縁膜３８の形成されているトレンチ内にポリシリコンを埋め込むことにより、トレンチゲート３９を形成する。この後、ＳｉＮ層３３ａを全面に亘って除去し、Ａｓ（ヒ素）等のイオン注入を行なうことにより、Ｎ型ソース層４０を形成する。Ｎ型ソース層４０は、酸化層３７が形成されていない領域においてのみ形成される。即ち、酸化層３７は十分厚いため、酸化層３７の形成されている領域においては、Ａｓ等のイオンは注入されないためＮ型ソース層４０が形成されることはない。よって、酸化層３７の形成されていない領域のみＮ型ソース層４０が形成される。
【００３０】
この後、図３Ｂ（ｇ）に示すように、酸化層３７を除去した後、不図示のソース電極、ドレイン電極を形成することにより、本実施の形態におけるトレンチゲートを有するＭＯＳ構造の半導体装置が完成する。
【００３１】
本実施の形態では、Ｎ型ソース層４０を形成する工程において、酸化層３７を用いている。即ち、一般的な方法では、Ｎ型ソース層４０を形成する工程では、レジストパターンが用いられるが、本実施の形態では、このレジストパターンを形成するためのフォトリソグラフィの工程が不要となり、工程を短縮することができる。
【００３２】
また、ＳｉＮ膜３６のエッチングのプロセスにおいて、エッチング長Ｐを調整することにより、形成される半導体装置の耐圧を十分確保することが可能となる。
【００３３】
以上、実施の形態において本発明における半導体装置の製造方法について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００３４】
【図１Ａ】第１の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（１）
【図１Ｂ】第１の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（２）
【図２】一般的なＭＯＳ構造の半導体装置の製造工程図
【図３Ａ】第２の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（１）
【図３Ｂ】第２の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（２）
【図４】第２の実施の形態におけるエッチング長（Ｐ）と耐圧の相関図
【符号の説明】
【００３５】
１１・・・Ｎ型シリコン基板、１２・・・Ｎ型エピタキシャル層、１３、１３ａ・・・ＳｉＮ層、１４・・・フォトレジスト、１５・・・ガードリング層、１６・・・Ｐ型ベース層、１７・・・酸化層、１８・・・トレンチ酸化層、１９・・・トレンチゲート、２０・・・Ｎ型ソース層
【図１Ａ】
2009010341.tif 000003
【図１Ｂ】
2009010341.tif 000004
【図２】
2009010341.tif 000005
【図３Ａ】
2009010341.tif 000006
【図３Ｂ】
2009010341.tif 000007
【図４】
2009010341.tif 000008