(57)【要約】【課題】ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。【解決手段】半導体装置５０には、Ｎｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。ゲート電極膜９はゲート電極膜８よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。【選択図】図１
2009027083.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してＮ型不純物がドープされたシリコン膜がゲート電極膜として設けられたＮｃｈ絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてＰ型不純物がドープされたシリコン膜が前記Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄く設けられたＰｃｈ絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてＮ型不純物がドープされたシリコン膜が設けられたＮｃｈ絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてＰ型不純物がドープされたシリコン膜が、前記Ｎｃｈ絶縁ゲート型電界効果トランジスタの上層膜よりも薄く設けられたＰｃｈ絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項３】
積層形成された前記ゲート電極膜の下層膜として、金属及びその窒化物、珪化物、炭化物から選ばれた少なくとも１種の膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン膜を形成する工程と、
Ｎｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にＮ型不純物をドープする工程と、
Ｐｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にＰ型不純物をドープする工程と、
マスク材をマスクにして、Ｎ型不純物がドープされた前記シリコン膜とＰ型不純物がドープされた前記シリコン膜とを同時にエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１のシリコン膜を形成する工程と、
Ｐｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜にＰ型不純物をドープする工程と、
前記Ｐｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜上に、保護膜を選択的に形成する工程と、
前記保護膜及び前記第１のシリコン膜上に第２のシリコン膜を形成した後、前記第２のシリコン膜を平坦化して前記第１のシリコン膜上に選択的に残置させるとともに、前記保護膜と自己整合的に、Ｎｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜及び前記第２のシリコン膜の少なくとも一方にＮ型不純物をドープする工程と、
前記保護膜を除去する工程と、
マスク材をマスクにして、前記Ｎｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１及び第２のシリコン膜と前記Ｐｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜とを同時にエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一半導体基板に異なる導電型の絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化、低電圧動作化、高集積度化の進展に伴い、同一半導体基板に異なる導電型の絶縁ゲート型電界効果トランジスタを有するＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）では、ゲート電極を理想的な加工形状にするのが大変重要になってきている（例えば、特許文献１参照。）。
【０００３】
例えば、特許文献１などに記載されている半導体装置では、Ｎ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜などからなるＮ＋ゲート電極膜（Ｎｃｈ絶縁ゲート型電界効果トランジスタ領域）とＰ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜などからなるＰ＋ゲート電極膜（Ｐｃｈ絶縁ゲート型電界効果トランジスタ領域）を同時に、マスク材をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）を用いてエッチング加工している。
【０００４】
ところが、Ｐ＋多結晶シリコン膜はＮ＋多結晶シリコン膜よりもＲＩＥのエッチングレートが遅いので、Ｎ＋ゲート電極膜直下のゲート絶縁膜が過剰にエッチングされたり、半導体基板がえぐれたりする問題点がある。また、Ｐｃｈ絶縁ゲート型電界効果トランジスタ領域ではエッチング加工がテーパ状となる問題点がある。このため、理想的な垂直形状を有するゲート同時加工が困難となる問題点がある。
【特許文献１】特開平１１−１７０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、Ｎｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極構造が異なる場合でも、ゲート電極形状の安定した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介してＮ型不純物がドープされたシリコン膜がゲート電極膜として設けられたＮｃｈ絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてＰ型不純物がドープされたシリコン膜が前記Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄く設けられたＰｃｈ絶縁ゲート型電界効果トランジスタとを具備することを特徴とする。
【０００７】
更に、本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を形成する工程と、Ｎｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にＮ型不純物をドープする工程と、Ｐｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にＰ型不純物をドープする工程と、マスク材をマスクにして、Ｎ型不純物がドープされた前記シリコン膜とＰ型不純物がドープされた前記シリコン膜とを同時にエッチングする工程とを具備することを特徴とする。
【０００８】
更に、本発明の他態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１のシリコン膜を形成する工程と、Ｐｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜にＰ型不純物をドープする工程と、前記Ｐｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜上に、保護膜を選択的に形成する工程と、前記保護膜及び前記第１のシリコン膜上に第２のシリコン膜を形成した後、前記第２のシリコン膜を平坦化して前記第１のシリコン膜上に選択的に残置させるとともに、前記保護膜と自己整合的に、Ｎｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜及び前記第２のシリコン膜の少なくとも一方にＮ型不純物をドープする工程と、前記保護膜を除去する工程と、マスク材をマスクにして、前記Ｎｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１及び第２のシリコン膜と前記Ｐｃｈ絶縁ゲート型電界効果トランジスタ形成領域の前記第１のシリコン膜とを同時にエッチングする工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、Ｎｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極構造が異なる場合でも、ゲート電極形状の安定した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す断面図である。本実施例では、Ｐｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜をＮｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄くしている。
【００１２】
図１に示すように、半導体装置５０には、Ｎｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタが半導体基板１上に設けられる。ここで、絶縁ゲート型電界効果トランジスタとは、ＭIＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）或いはＭOＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）のことである。ゲート絶縁膜を用いた場合がＭIＳＦＥＴであり、ゲート酸化膜を用いた場合がＭOＳＦＥＴである。
【００１３】
P型シリコン基板である半導体基板１表面には、Nウエル２及びPウエル３が選択的に設けられる。Nウエル２上にはＰｃｈ  ＭＩＳＦＥＴが設けられ、Ｐウエル３上にはＮｃｈ  ＭＩＳＦＥＴが設けられる。Ｐウエル３表面にはＮｃｈ  ＭＩＳＦＥＴのソース及びドレインとなるＮ＋ソース・ドレイン層５が選択的に設けられる。Ｎウエル２表面にはＰｃｈ  ＭＩＳＦＥＴのソース及びドレインとなるＰ＋ソース・ドレイン層６が選択的に設けられる。Ｎｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＭＩＳＦＥＴとを分離するシャロートレンチアイソレーション４が半導体基板１上部に、Ｎ＋ソース・ドレイン層５及びＰ＋ソース・ドレイン層６よりも深く埋設される。
【００１４】
半導体基板１上に、ソース側のＮ＋ソース・ドレイン層５とドレイン側のＮ＋ソース・ドレイン層５の間にオーバラップしてゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、ソース側のＰ＋ソース・ドレイン層６とドレイン側のＰ＋ソース・ドレイン層６の間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。
【００１５】
ここで、ゲート電極膜８にはＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いている。ゲート電極膜９にはＰ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜を用いている。ゲート電極膜８の膜厚であるゲート電極膜厚Ｔ１とゲート電極膜９の膜厚であるゲート電極膜厚Ｔ２は、
Ｔ１＞Ｔ２・・・・・・・・・・・・・・・・（式１）
Ｔ１−Ｔ２＝ΔＴ・・・・・・・・・・・・（式２）
と設定される。ゲート電極膜８、９を垂直に加工するゲートＲＩＥ（Reactive  Ion  Etching）加工では、ゲート電極膜８よりもゲート電極膜９のエッチングレートが遅いので、ΔＴはゲート電極膜同時加工時でゲート電極膜８及びゲート電極膜９のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【００１６】
積層形成されたゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０の両側面と、積層形成されたゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０の両側面とには、側壁絶縁膜１１が設けられる。層間絶縁膜１２が半導体基板１、シャロートレンチアイソレーション４、絶縁膜１０、及び側壁絶縁膜１１を覆うように設けられる。
【００１７】
Ｎｃｈ  ＭＩＳＦＥＴ及びＰｃｈ  ＭＩＳＦＥＴのソース、ドレイン領域の一部を露出するように、ソース、ドレイン領域上の層間絶縁膜１２にコンタクト１３が設けられ、コンタクト１３を埋設するように１層目配線１４が形成される。
【００１８】
ここで、Ｎｃｈ  ＭＩＳＦＥＴのソース及びドレインに低濃度Ｎ型拡散層（エクステンション領域とも呼称する）を設けてもよい。Ｐｃｈ  ＭＩＳＦＥＴのソース及びドレインに低濃度Ｐ型拡散層（エクステンション領域とも呼称する）を設けてもよい。また、エクステンション領域直下にＨａｌｏ領域を設けてもよい。
【００１９】
次に、半導体装置の製造方法について図２乃至７を参照して説明する。図２乃至７は半導体装置の製造工程を示す断面図である。
【００２０】
図２に示すように、まず、Ｐ型シリコン基板である半導体基板１にＮウエル２及びＰウエル３を選択的に形成する。半導体基板１上部にシャロートレンチアイソレーション４を埋め込む。半導体基板１上にゲート絶縁膜７及び多結晶シリコン膜２１を積層形成する。ここでは、ゲート絶縁膜７にＮＯ膜（酸窒化膜）を用いているがＯＮＯ膜やＨｉｇｈ−Ｋ膜（ＨｆＳｉＯＮ）などを用いてもよい。多結晶シリコン膜２１には、気相成長法（ＣＶＤ法）によるアンドープ多結晶シリコン膜を用いているが、ＰＶＤ法などを用いて形成してもよい。
【００２１】
多結晶シリコン膜２１形成後、周知のリソグラフィー法を用いて、Ｐｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２を選択的に形成する。レジスト膜２２をマスクにしてＮｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１にＮ型不純物（例えば、Ｐ（燐））をイオン注入する。
【００２２】
次に、図３に示すように、レジスト膜２２を剥離後、周知のリソグラフィー法を用いて、Ｎｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２ａを選択的に形成する。レジスト膜２２ａをマスクにして、Ｐｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１を、例えばＲＩＥ法を用いて所定の厚さ分だけエッチングする。
【００２３】
ここで、所定の厚さは、事前に測定されているＮｃｈ  ＭＩＳＦＥＴのゲート電極膜８及びＰｃｈ  ＭＩＳＦＥＴのゲート電極膜９のエッチングレートと、多結晶シリコン膜２１の厚さを考慮し、後述するゲート同時加工時にＮｃｈ  ＭＩＳＦＥＴのゲート電極膜８及びＰｃｈ  ＭＩＳＦＥＴのゲート電極膜９のエッチング終点が略同じ時刻になるように設定するのが好ましい。この所定の厚さは上述した補正膜厚ΔＴに相当する。
【００２４】
続いて、図４に示すように、レジスト膜２２ａをマスクにしてＰｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１にＰ型不純物（例えば、Ｂ（ホウ素））をイオン注入する。
【００２５】
そして、図５に示すように、レジスト膜２２ａを剥離後、多結晶シリコン膜２１上にハードマスク２３を形成する。ここで、ハードマスク２３には気相成長法によるシリコン窒化膜（ＳｉＮ）を用いているがＴＥＯＳ膜などの絶縁膜を用いてもよい。ハードマスク２３形成後、周知のリソグラフィー法を用いて、ゲート加工領域にレジスト膜２２ｂを形成する。
【００２６】
次に、図６に示すように、レジスト膜２２ｂをマスクにしてハードマスク２３を、例えばＲＩＥ法を用いてエッチングする。ここで用いるＲＩＥ法は、ゲート電極膜８及びゲート電極膜９に対してハードマスク２３のエッチングレートが早い（選択比大）条件が好ましい。
【００２７】
続いて、図７に示すように、レジスト膜２２ｂを剥離後、ハードマスク２３をマスクにして、例えばＲＩＥを用いてゲート電極膜８及びゲート電極膜９を同時にエッチングする。ここで用いるＲＩＥは、ハードマスク２３に対してゲート電極膜８及びゲート電極膜９のエッチングレートが早い（選択比大）条件が好ましく、例えば臭化水素（ＨＢｒ）や塩素（Ｃｌ２）がエッチングガスに含まれるものが好ましい。ハードマスク２３はこれ以降の工程で残置して絶縁膜１０としている。なお、ハードマスク２３を用いずにレジスト膜をマスク材として、ＲＩＥ法を用いてゲート電極膜を同時加工してもよい。
【００２８】
上述したように、本実施例の半導体装置及びその製造方法では、Ｎｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、Ｎ＋多結晶シリコン膜からなるゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、Ｐ＋多結晶シリコン膜からなるゲート電極膜９、及び絶縁膜１０が積層形成される。ゲート電極膜９は、ゲート電極膜同時加工時にゲート電極膜８及びゲート電極膜９のエッチング終点が略同じ時刻になるように、ゲート電極膜８よりも補正膜厚分だけ薄く形成されている。
【００２９】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができるので、半導体基板１がえぐれたりしない。
【００３０】
なお、本実施例では、ゲート電極膜に多結晶シリコン膜を用いているがアモルファスシリコン膜や多結晶ＳｉＧｅ（シリコンゲルマニウム）膜などを用いてもよい。また、ゲート絶縁膜にＮＯ膜を用いているが、シリコン熱酸化膜を用いてもよい。この場合、形成されるトランジスタはＭＯＳＦＥＴとなる。
【実施例２】
【００３１】
次に、本発明の実施例２に係る半導体装置及びその製造方法について、図面を参照して説明する。図８は半導体装置を示す断面図である。本実施例では、ゲート電極膜を積層構造にしている。
【００３２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３３】
図８に示すように、半導体装置５０ａには、Ｎｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタが半導体基板１上に設けられる。
【００３４】
半導体基板１上に、ソース側のＮ＋ソース・ドレイン層５とドレイン側のＮ＋ソース・ドレイン層５の間にオーバラップしてゲート絶縁膜７、第１のゲート電極膜３１、第２のゲート電極膜３２、及び絶縁膜１０が積層形成される。半導体基板１上に、ソース側のＰ＋ソース・ドレイン層６とドレイン側のＰ＋ソース・ドレイン層６の間にオーバラップしてゲート絶縁膜７、第１のゲート電極膜３３、第２のゲート電極膜３４、及び絶縁膜１０が積層形成される。
【００３５】
ここで、第１のゲート電極膜３１には窒化チタン（ＴｉＮ）を用いているがチタン（Ｔｉ）、珪化チタン（ＴｉＳｉ）や炭化チタン（ＴｉＣ）などを用いてもよい。また、Ｎ＋多結晶シリコン膜に近い仕事関数を有する金属であるジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、タンタル（Ｔａ）、クロム（Ｃｒ）、或いはモリブデン（Ｍｏ）などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。なお、第１のゲート電極膜３１として金属膜を形成し、後工程で高温熱処理が必要な場合には第２のゲート電極膜３２と金属膜の間にバリアメタルを設けるのが好ましい。
【００３６】
第１のゲート電極膜３３には窒化タングステン（ＷＮ）を用いているが、タングステン（Ｗ）、珪化タングステン（ＷＳｉ）や炭化タングステン（ＷＣ）などを用いてもよい。また、Ｐ＋多結晶シリコン膜に近い仕事関数を有する金属であるニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、或いはロジウム（Ｒｈ）などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。なお、第１のゲート電極膜３３として金属膜を形成し、後工程で高温熱処理が必要な場合には第２のゲート電極膜３４と金属膜の間にバリアメタル膜を設けるのが好ましい。
【００３７】
第２のゲート電極膜３２にはＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いている。第２のゲート電極膜３４にはＰ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜を用いている。第２のゲート電極膜３２の膜厚であるゲート電極膜厚Ｔ１ａと第２のゲート電極膜３４の膜厚であるゲート電極膜厚Ｔ２ａは、
Ｔ１ａ＞Ｔ２ａ・・・・・・・・・・・・・・・（式３）
Ｔ１ａ−Ｔ２ａ＝ΔＴａ・・・・・・・・・・・（式４）
と設定される。積層ゲート電極膜を垂直にエッチングするゲートＲＩＥ（Reactive  Ion  Etching）加工では、第２のゲート電極膜３２よりも第２のゲート電極膜３４のエッチングレートが遅いので、ΔＴａはゲート電極膜同時加工時で第１のゲート電極膜３１及び第１のゲート電極膜３３のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【００３８】
積層形成されたゲート絶縁膜７、第１のゲート電極膜３１、第２のゲート電極膜３２、及び絶縁膜１０の両側面と、積層形成されたゲート絶縁膜７、第１のゲート電極膜３３、第２のゲート電極膜３４、及び絶縁膜１０の両側面とには、側壁絶縁膜１１が設けられる。
【００３９】
ここでは、ゲート絶縁膜７上に金属窒化物を介して多結晶シリコン膜を形成しているが、ゲート絶縁膜７上に多結晶シリコン膜を形成した場合と比較して、ゲート空乏化による見かけ上のゲート絶縁膜の厚膜化に伴なうトランジスタ駆動力の劣化を抑制でき、Ｐ＋多結晶シリコン膜中のＢ（ホウ素）浸透現象を抑制でき、トランジスタの閾値電圧（Ｖｔｈ）変化を抑制できるなどの利点がある。
【００４０】
次に、半導体装置の製造方法について図９乃至１５を参照して説明する。図９乃至１５は半導体装置の製造工程を示す断面図である。
【００４１】
図９に示すように、半導体基板１上にゲート絶縁膜７及び第１のゲート電極膜３１を積層形成する。ここで、窒化チタン（ＴｉＮ）である第１のゲート電極膜３１はスパッタ法を用いて形成している。第１のゲート電極膜３１形成後、周知のリソグラフィー法を用いて、Ｎｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２ｃを選択的に形成する。レジスト膜２２ｃをマスクにして、Ｐｃｈ  ＭＩＳＦＥＴ形成領域の第１のゲート電極膜３１をエッチングする。エッチング条件としては、ゲート絶縁膜７にダメージが発生しないようにドライエッチング＋ウエットエッチング、或いはウエットエッチングを用いるのが好ましい。
【００４２】
次に、図１０に示すように、レジスト膜２２ｃを剥離後、第１のゲート電極膜３３を形成する。ここで、窒化タングステン（ＷＮ）である第１のゲート電極膜３３はスパッタ法を用いて形成している。第１のゲート電極膜３３形成後、周知のリソグラフィー法を用いて、Ｐｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２ｄを選択的に形成する。レジスト膜２２ｄをマスクにして、Ｎｃｈ  ＭＩＳＦＥＴ形成領域の第１のゲート電極膜３３をエッチングする。
【００４３】
続いて、図１１に示すように、レジスト膜２２ｄを剥離後、第１のゲート電極膜３１及び３３上に多結晶シリコン膜２１ａを形成する。多結晶シリコン膜２１ａは気相成長法（ＣＶＤ法）によるアンドープ多結晶シリコン膜を用いているが、ＰＶＤ法などを用いて形成してもよい。また、多結晶シリコン膜の代わりにアモルファスシリコン膜や多結晶ＳｉＧｅ（シリコンゲルマニウム）膜などを用いてもよい。
【００４４】
そして、図１２に示すように、周知のリソグラフィー法を用いて、Ｐｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２ｅを選択的に形成する。レジスト膜２２ｅをマスクにして、Ｎｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ａにＮ型不純物（例えば、Ｐ（燐））をイオン注入する。
【００４５】
次に、図１３に示すように、レジスト膜２２ｅ剥離後、周知のリソグラフィー法を用いて、Ｎｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ａ上にレジスト膜２２ｆを形成し、レジスト膜２２ｆをマスクにしてＰｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ａを、例えばＲＩＥ法を用いて所定の厚さ分だけエッチングする。
【００４６】
ここで、所定の厚さは、事前に測定されているＮｃｈ  ＭＩＳＦＥＴの第１のゲート電極膜３１及び第２のゲート電極膜３２のエッチングレートと、Ｐｃｈ  ＭＩＳＦＥＴの第１のゲート電極膜３３及び第２のゲート電極膜３４のエッチングレートと、多結晶シリコン膜２１ａの厚さを考慮し、後述するゲート同時加工時にＮｃｈ  ＭＩＳＦＥＴの第１のゲート電極膜３１及びＰｃｈ  ＭＩＳＦＥＴの第１のゲート電極膜３３のエッチング終点が略同じ時刻になるように設定するのが好ましい。この所定の厚さは上述した補正膜厚ΔＴａに相当する。レジスト膜２２ｆをマスクにしてＰｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ａにＰ型不純物（例えば、Ｂ（ホウ素））をイオン注入する。
【００４７】
続いて、図１４に示すように、レジスト膜２２ｆ剥離後、多結晶シリコン膜２１ａ上にハードマスク２３ａを形成する。ここで、ハードマスク２３ａには気相成長法によるシリコン窒化膜（ＳｉＮ）を用いているがＴＥＯＳ膜などの絶縁膜を用いてもよい。ハードマスク２３ａ形成後、例えば、多結晶シリコン膜２１ａ中の不純物を熱拡散して不純物濃度を均一化し、Ｎｃｈ  ＭＩＳＦＥＴ形成領域に第２のゲート電極膜３２を形成し、Ｐｃｈ  ＭＩＳＦＥＴ形成領域に第２のゲート電極膜３４を形成する。
【００４８】
そして、図１５に示すように、周知のリソグラフィー法を用いて、ゲート加工領域にレジスト膜２２ｇを形成する。レジスト膜２２ｇをマスクにしてハードマスク２３ａを、例えばＲＩＥ法を用いてエッチングする。ここで用いるＲＩＥ法は、第２のゲート電極膜３２及び第２のゲート電極膜３４に対してハードマスク２３ａのエッチングレートが早い（選択比大）条件が好ましい。
【００４９】
レジスト膜２２ｇを剥離後、ハードマスク２３ａをマスクにして、例えばＲＩＥを用いてＮｃｈ  ＭＩＳＦＥＴ形成領域の第１のゲート電極膜３１及び第２のゲート電極膜３２と、Ｐｃｈ  ＭＩＳＦＥＴ形成領域の第１のゲート電極膜３３及び第２のゲート電極膜３４とを同時にエッチングする。
【００５０】
ここで用いるＲＩＥは、ハードマスク２３ａに対して第１のゲート電極膜３１、第１のゲート電極膜３３、第２のゲート電極膜３２、及び第２のゲート電極膜３４のエッチングレートが早い（選択比大）条件が好ましく、例えば臭化水素（ＨＢｒ）や塩素（Ｃｌ２）がエッチングガスに含まれるものが好ましい。なお、ハードマスク２３ａはこれ以降の工程で残置して絶縁膜１０としている。
【００５１】
ここで、第２のゲート電極膜３４を第２のゲート電極膜３２よりも補正膜厚ΔＴａだけ、予め薄く形成しているので第１のゲート電極膜３１及び第１のゲート電極膜３３のエッチングの終点を略同じ時刻にすることができ、垂直なゲート加工形状が形成され、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができる。
【００５２】
上述したように、本実施例の半導体装置及びその製造方法では、Ｎｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、第１のゲート電極膜３１、Ｎ＋多結晶シリコン膜からなる第２のゲート電極膜３２、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、第１のゲート電極膜３３、Ｐ＋多結晶シリコン膜からなる第２のゲート電極膜３４、及び絶縁膜１０が積層形成される。第２のゲート電極膜３４は、ゲート電極膜同時加工時に第１のゲート電極膜３１及び第１のゲート電極膜３３のエッチング終点が略同じ時刻になるように、第２のゲート電極膜３２よりも補正膜厚分だけ薄く形成されている。
【００５３】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができるので、半導体基板１がえぐれたりしない。
【実施例３】
【００５４】
次に、本発明の実施例３に係る半導体装置及びその製造方法について、図面を参照して説明する。図１６は半導体装置を示す断面図である。本実施例では、Ｐｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜を積層構造とし、Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜を単層構造としている。
【００５５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５６】
図１６に示すように、半導体装置５０ｂには、Ｎｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタが半導体基板１上に設けられる。
【００５７】
半導体基板１上に、ソース側のＮ＋ソース・ドレイン層５とドレイン側のＮ＋ソース・ドレイン層５の間にオーバラップしてゲート絶縁膜７、ゲート電極膜４１、及び絶縁膜１０が積層形成される。半導体基板１上に、ソース側のＰ＋ソース・ドレイン層６とドレイン側のＰ＋ソース・ドレイン層６の間にオーバラップしてゲート絶縁膜７、第１のゲート電極膜３３、第２のゲート電極膜３４、及び絶縁膜１０が積層形成される。ここで、ゲート電極膜４１にはＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いている。また、第１のゲート電極膜３３、第２のゲート電極膜３４には、それぞれ実施例２と同様の材料を用いている。
【００５８】
ゲート電極膜４１の膜厚であるゲート電極膜厚Ｔ１ｂと第２のゲート電極膜３４の膜厚であるゲート電極膜厚Ｔ２ｂは、
Ｔ１ｂ＞Ｔ２ｂ・・・・・・・・・・・・・（式５）
Ｔ１ｂ−Ｔ２ｂ＝ΔＴｂ・・・・・・・・・（式６）
と設定される。ゲート電極膜を垂直にエッチングするゲートＲＩＥ（Reactive  Ion  Etching）加工では、ゲート電極膜４１よりも第２のゲート電極膜３４のエッチングレートが遅いので、ΔＴｂはゲート電極膜同時加工時でゲート電極膜４１及び第１のゲート電極膜３３のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【００５９】
積層形成されたゲート絶縁膜７、ゲート電極膜４１、及び絶縁膜１０の両側面と、積層形成されたゲート絶縁膜７、第１のゲート電極膜３３、第２のゲート電極膜３４、及び絶縁膜１０の両側面とには、側壁絶縁膜１１が設けられる。
【００６０】
ここでは、Ｐｃｈ  ＭＩＳＦＥＴのゲート絶縁膜７上に金属窒化物を介して多結晶シリコン膜を形成しているが、ゲート絶縁膜７上に多結晶シリコン膜を形成した場合と比較して、ゲート空乏化による見かけ上のゲート絶縁膜の厚膜化に伴なうトランジスタ駆動力の劣化を抑制でき、Ｐ＋多結晶シリコン膜中のＢ（ホウ素）浸透現象を抑制でき、トランジスタの閾値電圧（Ｖｔｈ）変化を抑制できるなどの利点がある。なお、Ｎｃｈ  ＭＩＳＦＥＴの場合、Ｂ（ホウ素）浸透現象がないのでＰｃｈ  ＭＩＳＦＥＴと比較してトランジスタの閾値電圧（Ｖｔｈ）変化分が少ない。
【００６１】
ゲート電極膜同時加工では、Ｎｃｈ  ＭＩＳＦＥＴ形成領域のゲート電極膜４１のエッチング時間と、Ｐｃｈ  ＭＩＳＦＥＴ形成領域の第１のゲート電極膜３３及び第２のゲート電極膜３４のエッチング時間とが略同一となるように、第２のゲート電極膜３４をゲート電極膜４１よりも予め補正膜厚ΔＴｂだけ薄くしている。このため、垂直なゲート加工形状が形成され、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができる。
【００６２】
上述したように、本実施例の半導体装置及びその製造方法では、Ｎｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、Ｎ＋多結晶シリコン膜からなるゲート電極膜４１、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ  ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、第１のゲート電極膜３３、Ｐ＋多結晶シリコン膜からなる第２のゲート電極膜３４、及び絶縁膜１０が積層形成される。第２のゲート電極膜３４は、ゲート電極膜同時加工時にゲート電極膜４１及び第１のゲート電極膜３３のエッチング終点が略同じ時刻になるように、ゲート電極膜４１よりも補正膜厚分だけ薄く形成されている。
【００６３】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができるので、半導体基板１がえぐれたりしない。
【実施例４】
【００６４】
次に、本発明の実施例４に係る半導体装置及びその製造方法について、図面を参照して説明する。図１７乃至２１は半導体装置の製造工程を示す断面図である。本実施例では、実施例１とは異なる製造方法で実施例１と同一構造の半導体装置を実現している。
【００６５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６６】
図１７に示すように、半導体基板１上にゲート絶縁膜７及び多結晶シリコン膜２１ｂを積層形成する。アンドープ多結晶シリコン膜である多結晶シリコン膜２１ｂは、実施例１の多結晶シリコン膜２１よりも薄く形成する。多結晶シリコン膜２１ｂ形成後、周知のリソグラフィー法を用いて、Ｎｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２ｈを選択的に形成する。レジスト膜２２ｈをマスクにしてＰｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ｂにＰ型不純物（例えば、Ｂ（ホウ素））をイオン注入する。
【００６７】
次に、図１８に示すように、レジスト膜２２ｈを剥離後、多結晶シリコン膜２１ｂ上に保護膜２４を形成する。保護膜２４は、後述するＣＭＰ（Chemical  Mechanical  Polishing）法での多結晶シリコン膜の平坦化研磨のマスク材として機能する。保護膜２４は、多結晶シリコン膜と比較して研磨速度が遅い、例えば窒化シリコン（ＳｉＮ）膜などの絶縁膜を用いるのが好ましい。保護膜２４は、実施例１で記載した補正膜厚ΔＴに相当する厚さに設定するのが好ましい。保護膜２４形成後、周知のリソグラフィー法を用いて、Ｐｃｈ  ＭＩＳＦＥＴ形成領域にレジスト膜２２ｊを選択的に形成する。
【００６８】
続いて、図１９に示すように、レジスト膜２２ｊをマスクにして保護膜２４をエッチングし、Ｎｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ｂ表面を露出させる。レジスト膜２２ｊをマスクにしてＮｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ｂにＮ型不純物（例えば、Ｐ（燐））をイオン注入する。
【００６９】
そして、図２０に示すように、レジスト膜２２ｊを剥離後、保護膜２４及び多結晶シリコン膜２１ｂ上に、例えば気相成長法を用いて多結晶シリコン膜２１ｃを形成する。多結晶シリコン膜２１ｃは、実施例１で記載された補正膜厚ΔＴに相当する厚さ以上に厚く設定するのが好ましい。ここでは、多結晶シリコン膜２１ｃにＮ＋多結晶シリコン膜を用いているが、アンドープ多結晶シリコン膜を用いてもよい。多結晶シリコン膜２１ｃにＮ＋多結晶シリコン膜を用いた場合、Ｎ型不純物（例えば、Ｐ（燐））イオン注入工程を削除してもよい。要は保護膜２４と自己整合的に、Ｎｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ｂ及び多結晶シリコン膜２１ｃのすくなくとも一方に、Ｎ型不純物がドープされればよい。
【００７０】
次に、図２１に示すように、例えばＣＭＰ法を用いて、保護膜２４表面が露出するまで多結晶シリコン膜２１ｃを平坦化研磨する。この結果、多結晶シリコン膜２１ｃは多結晶シリコン膜２１ｂ上に選択的に残置され、実施例１で記載された補正膜厚ΔＴ相当の厚さとなる。平坦化研磨後、保護膜２４を選択的に剥離除去する。保護膜２４が窒化シリコン（ＳｉＮ）膜の場合、保護膜２４の剥離には熱燐酸、或いは多結晶シリコン膜に対して窒化シリコン（ＳｉＮ）膜のエッチングレートが大きい（選択比大）ドライエッチングを用いるのが好ましい。保護膜２４が窒化シリコン（ＳｉＮ）膜以外の絶縁膜の場合、多結晶シリコン膜がほとんどエッチングされないウエットエッチングなどを用いるのが好ましい。
【００７１】
続いて、図示していないが多結晶シリコン膜２１ｂ及び多結晶シリコン膜２１ｃ上にハードマスクを形成する。ハードマスク形成後、Ｐｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ｂ中の不純物と、Ｎｃｈ  ＭＩＳＦＥＴ形成領域の多結晶シリコン膜２１ｂ及び２１ｃ中の不純物を熱拡散して不純物濃度を均一化する。その結果、Ｎｃｈ  ＭＩＳＦＥＴ形成領域にゲート電極膜８が形成され、Ｐｃｈ  ＭＩＳＦＥＴ形成領域にゲート電極膜９が形成される。これ以降の工程は、実施例１と同様なので図示及び説明を省略する。
【００７２】
ここで、実施例１と同様にゲート電極膜９をゲート電極膜８よりも補正膜厚ΔＴだけ、予め薄く形成しているのでゲート電極膜８及びゲート電極膜９のＲＩＥ法によるエッチングの終点を略同じ時刻にすることができ、垂直なゲート加工形状が形成され、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができる。
【００７３】
上述したように、本実施例の半導体装置及びその製造方法では、Ｎｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＭＩＳＦＥＴが半導体基板１上に設けられる。Ｎｃｈ  ＭＩＳＦＥＴのゲート電極膜８は、Ｎ型不純物がドープされ、多結晶シリコン膜２１ｂと多結晶シリコン膜２１ｃから構成される。Ｐｃｈ  ＭＩＳＦＥＴのゲート電極膜９は、Ｐ型不純物がドープされ、多結晶シリコン膜２１ｂから構成される。多結晶シリコン膜２１ｃの膜厚は、ゲート電極膜同時加工時にゲート電極膜８及びゲート電極膜９のエッチング終点が略同じ時刻になるように形成されている。
【００７４】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜７の過剰なオーバーエッチングを抑制することができるので、半導体基板１がえぐれたりしない。
【００７５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７６】
実施例では、Ｎｃｈ  ＭＩＳＦＥＴの最上層のゲート電極膜にＮ＋多結晶シリコン膜を用い、Ｐｃｈ  ＭＩＳＦＥＴの最上層のゲート電極膜にＰ＋多結晶シリコン膜を用いているが、ゲート抵抗を下げるためにＮ＋多結晶シリコン膜及びＰ＋多結晶シリコン膜の少なくとも一部をシリサイド化させてもよい。
【００７７】
更に、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板上にゲート絶縁膜を介してＮ型不純物がドープされたシリコン膜からなるゲート電極膜が設けられたＮｃｈ絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてＰ型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも１種の膜が設けられ、前記Ｎｃｈ絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄いＰｃｈ絶縁ゲート型電界効果トランジスタとを具備する半導体装置。
【００７８】
（付記２）  半導体基板と、前記半導体基板上にゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてＮ型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも１種の膜が設けられたＮｃｈ絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてＰ型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられたＰｃｈ絶縁ゲート型電界効果トランジスタと具備し、前記Ｐｃｈ絶縁ゲート型電界効果トランジスタの上層膜が前記Ｎｃｈ絶縁ゲート型電界効果トランジスタの上層膜よりも薄い半導体装置。
【００７９】
（付記３）  前記Ｎｃｈ絶縁ゲート型電界効果トランジスタの下層膜に使用される金属はチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、タンタル（Ｔａ）、クロム（Ｃｒ）、或いはモリブデン（Ｍｏ）であり、前記Ｐｃｈ絶縁ゲート型電界効果トランジスタの下層膜に使用される金属はタングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、或いはロジウム（Ｒｈ）である付記２に記載の半導体装置。
【００８０】
（付記４）  前記シリコン膜は多結晶シリコン膜或いはアモルファスシリコン膜である付記１乃至３のいずれかに記載の半導体装置。
【００８１】
（付記５）  半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を形成する工程と、Ｎｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にＮ型不純物をドープする工程と、Ｐｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にＰ型不純物をドープする工程と、マスク材をマスクにして、Ｎ型不純物がドープされた前記シリコン膜とＰ型不純物がドープされた前記シリコン膜とを同時にエッチングする工程とを具備し、前記所定の厚さはＮ型不純物がドープされた前記シリコン膜とＰ型不純物がドープされた前記シリコン膜のエッチング時間の差分をゲート電極の膜厚差として補正した補正膜厚であることを特徴とする半導体装置の製造方法。
【００８２】
（付記６）  半導体基板上にゲート絶縁膜を形成する工程と、Ｎｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記ゲート絶縁膜上に第１の金属、及びその窒化物、珪化物、炭化物の少なくとも１種からなる第１の下層電極膜を選択的に形成する工程と、Ｐｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記ゲート絶縁膜上に前記第１の金属とは異なる第２の金属、及びその窒化物、珪化物、炭化物の少なくとも１種からなる第２の下層電極膜を選択的に形成する工程と、前記第１の下層電極膜及び前記第２の下層電極膜上にシリコン膜を形成する工程と、Ｎｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にＮ型不純物をドープする工程と、Ｐｃｈ絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にＰ型不純物をドープする工程と、マスク材をマスクにして、Ｎ型不純物がドープされた前記シリコン膜及び前記第１の下層電極膜と、Ｐ型不純物がドープされた前記シリコン膜及び前記第２の下層電極膜とを同時にエッチングする工程とを具備する半導体装置の製造方法。
【００８３】
（付記７）  前記シリコン膜は多結晶シリコン膜或いはアモルファスシリコン膜である付記５又は６に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例２に係る半導体装置を示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例３に係る半導体装置を示す断面図。
【図１７】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２０】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【図２１】本発明の実施例４に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００８５】
１  半導体基板
２  Ｎウエル
３  Ｐウエル
４  シャロートレンチアイソレーション
５  Ｎ＋ソース・ドレイン層
６  Ｐ＋ソース・ドレイン層
７  ゲート絶縁膜
８、９、４１  ゲート電極膜
１０  絶縁膜
１１  側壁絶縁膜
１２  層間絶縁膜
１３  コンタクト
１４  １層目配線
２１、２１ａ、２１ｂ、２１ｃ  多結晶シリコン膜
２２、２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ、２２ｇ、２２ｈ、２２ｊ  レジスト膜
２３、２３ａ  ハードマスク
２４  保護膜
３１、３３  第１のゲート電極膜
３２、３４  第２のゲート電極膜
５０、５０ａ、５０ｂ  半導体装置
Ｉ／Ｉ  イオン注入
Ｔ１、Ｔ１ａ、Ｔ１ｂ、Ｔ２、Ｔ２ａ、Ｔ２ｂ  ゲート電極膜厚
【図１】
2009027083.tif 000003
【図２】
2009027083.tif 000004
【図３】
2009027083.tif 000005
【図４】
2009027083.tif 000006
【図５】
2009027083.tif 000007
【図６】
2009027083.tif 000008
【図７】
2009027083.tif 000009
【図８】
2009027083.tif 000010
【図９】
2009027083.tif 000011
【図１０】
2009027083.tif 000012
【図１１】
2009027083.tif 000013
【図１２】
2009027083.tif 000014
【図１３】
2009027083.tif 000015
【図１４】
2009027083.tif 000016
【図１５】
2009027083.tif 000017
【図１６】
2009027083.tif 000018
【図１７】
2009027083.tif 000019
【図１８】
2009027083.tif 000020
【図１９】
2009027083.tif 000021
【図２０】
2009027083.tif 000022
【図２１】
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