(57)【要約】【課題】電子放出素子に対する通電活性化処理において当該電子放出素子に電圧を印加するとき、電圧に対して電流値の上昇が遅延する。このため電流値が収束するまで待機する必要があり、製造効率が低下してしまう。この電流遅延の影響を可及的に取り除く。【解決手段】通電活性化で印加する初期電圧として、本来の設定電圧を印加するよりも大きな電位差が加わるような電圧を一定時間印加することで、電流の収束時間を短縮する。【選択図】図１
2009272248.tif 000002
【特許請求の範囲】
【請求項１】
電子放出部を有する電子放出素子の製造方法であって、
前記電子放出部を形成する工程と、
前記電子放出素子に、第一の電圧値を持つ第一の部分および第二の電圧値を持つ第二の部分を少なくとも含む通電活性化パルスを印加する通電工程とを有し、
前記第一の部分から前記第二の部分に移行する時に第三の電圧値が印加され、
前記第一から第三の電圧値は互いに異なり、かつ、各電圧値の大小関係は、式（１）または式（２）のいずれかを満たすものである
ことを特徴とする電子放出素子の製造方法。
第三の電圧値＞第二の電圧値＞第一の電圧値  ・・・  式（１）
第一の電圧値＞第二の電圧値＞第三の電圧値  ・・・  式（２）
【請求項２】
前記通電活性化パルスは、
前記電子放出素子からの放出電流を増加させるための活性化パルスと、
前記電子放出素子に所定の電圧値を持つ電圧を印加した時に流れる活性化電流と前記所定の電圧値との関係から前記電子放出素子のＩ−Ｖ特性を計測するための計測パルスとを含む
ことを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記計測パルスは複数の異なる電圧値からなる階段状の波形であり、かつ、前記電圧値の絶対値が漸次減少している
ことを特徴とする請求項２に記載の電子放出素子の製造方法。
【請求項４】
前記第三の電圧値を印加する時間は、前記第三の電圧値の印加に応じた前記活性化電流値が、前記第二の電圧値を印加し続けた場合の前記活性化電流の収束値に到達するのに必要な時間以下である
ことを特徴とする請求項２または３に記載の電子放出素子の製造方法。
【請求項５】
前記第一から第三の電圧値の関係は、式（３）を満たすものである
ことを特徴とする請求項１〜４のいずれか１項に記載の電子放出素子の製造方法。
｜第三の電圧値−第一の電圧値｜＝２×｜第二の電圧値−第一の電圧値｜  ・・・  式（３）
【請求項６】
前記式（１）が成立する場合、前記第三の電圧値は、前記電子放出素子に前記通電活性化パルスを印加するための回路が出力し得る上限値であり、
前記式（２）が成立する場合、前記第三の電圧値は、前記電子放出素子に前記通電活性化パルスを印加するための回路が出力し得る下限値である
ことを特徴とする請求項１〜４のいずれか１項に記載の電子放出素子の製造方法。
【請求項７】
電子放出部を有する電子放出素子の製造装置であって、
前記電子放出素子に、第一の電圧値を持つ第一の部分および第二の電圧値を持つ第二の部分を少なくとも含む通電活性化パルスを印加する印加手段を有し、
前記印加手段は、前記第一の部分から前記第二の部分に移行する時に第三の電圧値を印加し、
前記第一から第三の電圧値は互いに異なり、かつ、各電圧値の大小関係は、式（４）または式（５）のいずれかを満たすものである
ことを特徴とする電子放出素子の製造装置。
第三の電圧値＞第二の電圧値＞第一の電圧値  ・・・  式（４）
第一の電圧値＞第二の電圧値＞第三の電圧値  ・・・  式（５）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子放出素子の製造方法及びその製造装置に関する。
【背景技術】
【０００２】
従来、電子放出素子として熱電子源と冷陰極電子源の２種類がある。冷陰極電子源には電子放出型（以下ＦＥ型）、金属／絶縁層／金属型や表面伝導型電子放出素子等がある。ＦＥ型の例として、W.P.Dyke&W.W.Dolan,”Fieldemission”,Advance in Electron Physicsm,8,89(1956)（非特許文献１）が存在する。さらに、C.A.Spindt,”PhysicalProperties of thin-filmfield emission cathodes with molybdenium cones”,J.Appl.Phys.,47,5248(1976)（非特許文献２）も報告されている。表面伝導型電子放出素子の例としてはM.I.Elinson,RadioEng. Electron Phys.10(1965)（非特許文献３）などが報告されている。
【０００３】
表面伝導型電子放出素子は、基板上にマトリクス状に形成された薄膜素子に膜面に平行に電流を流すことによって電子放出が生ずる現象を利用したものである。表面伝導型電子放出素子は、絶縁基板に導電性薄膜を形成した後、フォーミングを行うことによって形成する。フォーミングとは、前記導電性薄膜の両端に直流電圧あるいは非常にゆっくりとした昇電圧（例えば１Ｖ／分程度）を印加し、前記導電性薄膜を局所的に破壊、変形もしくは変質せしめることをいう。これにより電気的に高抵抗化し、かつ、サブミクロン長の亀裂部からなる電子放出部が形成されることが特開平０７−１９２６１３号公報（特許文献１）に記載されている。
【０００４】
更に特開平０８−０７７４９号公報（特許文献２）では、真空雰囲気下、好ましくは１．０×１０−１［Ｐａ］以下、より好ましくは１．０×１０−３［Ｐａ］以下にて、導電性薄膜にパルス電圧を印加する方法が開示されている。これにより、電子放出部近傍に炭素を主成分とする薄膜を堆積させ、電子放出特性及び効率を向上させること（以下、活性化）ができる。ここで効率とは、表面伝導型電子放出素子の一対の対向する素子電極に電圧を印加したとき、流れる電流（以下、素子電流Ｉｆ）に対する真空中に放出される電流（以下、放出電流Ｉｅ）との電流比を表す。素子電流はできるだけ小さく、放出電流はできるだけ大きいことが望ましい。
【０００５】
従来、基板上にマトリクス状に多数形成された電子放出部を含む導電性薄膜を活性化するには、特開２０００−３０６５００号公報（特許文献３）や特開２０００−３１１５９３号公報（特許文献４）に記載されている方法を用いてきた。すなわち、マトリクス配線のある行（または列）を選択し、選択した行（または列）に活性化を行うための電位を印加する。さらに、選択した行（または列）配線上の配線抵抗による電圧降下を緩和するための電位を、当該選択した行（または列）配線と直交する列（または行）配線側から印加する。この方法により、マトリクス配線上の多数の表面伝導型電子放出素子にほぼ均一な電位を供給しながら活性化を行うことができる。なお、特許文献３は活性化を同時に行う配線の本数が一本の場合であり、特許文献４は複数の場合である。また、行配線、列配線それぞれの電圧降下を補償して電圧を印加する方法が特開２００３−３６７８２号公報（特許文献５）にて開示されている。
【０００６】
上述の表面伝導型電子放出素子は、構造が単純で製造も容易であることから大面積にわたり多数の電子源素子を形成できる利点がある。例えば、特開昭６４−３１３３２号公報（特許文献６）に記載されているように、多数の素子を配列して駆動するための方法が研究されている。
【０００７】
また、表面伝導型電子放出素子の応用については、例えば、画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源等が研究されている。特に、画像表示装置への応用としては、米国特許第５０６６８８３号明細書（特許文献７）や特開平２−２５７５５１号公報（特許文献８）などに記載されている。これらは表面伝導型電子放出素子と電子の照射により発光する蛍光体とを組み合わせた画像表示装置に関する研究である。表面伝導型電子放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば、近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要としない点や、視野角が広い点が優れている点である。
【０００８】
表面伝導型放出素子を応用して各種画像形成パネルに用いる場合には、当然のことながら高品位・高精細な画像が望まれる。これを実現するために例えば、単純マトリクス配線された多数の表面伝導型電子放出素子を用いるという方法がある。この方法を採る場合、行及び列の数が数百〜数千という非常に大きな数に達してしまう。また、これら多数の表面伝導型放出素子を均一に作製する必要がある。
【０００９】
前述のように素子の特性を均一に形成するための従来の手法を、図２、３、４、５を用いて説明する。これは、基板上にマトリクス配線と電極によって電気的に結線された表面伝導型電子放出素子に対して、電極に電圧を印加することによって活性化する手法である。
【００１０】
図２は、パネル２０１の上にマトリクス状に形成された各電子放出素子に活性化処理を行うための駆動回路の構成を示すブロック図である。駆動回路は、メインコントローラ２０２、列配線側ドライバ・電流計２０３、行配線側ドライバ・電流計２０４、プロセスレシピ用メモリ２０５からなる。
【００１１】
ガラス基板製のパネル２０１上には、行方向配線および列方向配線が形成され、その交点部にマトリクス状に電子放出素子が形成されている。パネルにはｍ本（例えば５７６０本）の列方向配線とｎ本（例えば１０８０本）の行方向配線がある。活性化を行うために、行方向配線からは行方向電極（Ｄｙ１〜Ｄｙｎ）が、列方向配線からは列方向電極（Ｄｘ１〜Ｄｘｍ）が引き出されていて、配線一本につき電極が一本ずつ対応している。
【００１２】
列配線側ドライバ・電流計２０３は、列方向電極（Ｄｘ１〜Ｄｘｍ）に対して所定の電圧（以下、パルス）を印加すると同時に、その際にドライバから供給される電流量を計測する。同様に、行配線側ドライバ・電流計２０４は、行方向電極（Ｄｙ１〜Ｄｙｎ）に対して所定のパルスを印加すると同時に電流量を計測する。各ドライバおよび電流計は一個の電極（配線）に対して一個ずつ配置され、各電極（配線）に対して独立してパルスを印加し、電流量を計測することが出来る。
【００１３】
プロセスレシピ用メモリ２０５は通電活性化のプロセスレシピを保持している。メインコントローラ２０２はプロセスレシピ用メモリ２０５にアクセスしてプロセスレシピを参照し、列配線側ドライバ・電流計２０３に対して列配線側に出力する電圧波形および垂直同期信号を供給する。同様に、行配線側ドライバ・電流計２０４に対しては行配線側に出力する電圧波形および水平同期信号を供給する。またメインコントローラ２０２は列配線側ドライバ・電流計２０３および行配線側ドライバ・電流計２０４から電流値を受け取り、当該素子に次回の通電活性化で印加する通電活性化パルスをフィードバック計算する。
【００１４】
次に、図３を用いて通電活性化の制御シーケンスを説明する。通電活性化では、パネル２０１の行配線に対応する行配線側ドライバ・電流計２０４に対して順次パルスを印加する、いわゆる走査駆動を行う。ここで全ての行配線に対して走査駆動を行う時間を一周期
としている。走査駆動は行配線一本ごとに行うことも出来るし、複数の行配線を一つのグループとして同時に行うことも出来る。行配線が全部で１０８０本あるとして、一回のパルス印加に２００ｕｓｅｃ必要だとすると、一本の行配線毎に活性化プロセスを行った場合は一周期は２００ｕｓｅｃ×１０８０＝２１６ｍｓｅｃになる。１０８０本を７２本ずつ１５のグループに分割した場合は、一周期は２００ｕｓｅｃ×１５＝３ｍｓｅｃとなる。
【００１５】
走査駆動の際、行配線をどのようなグループに分割するか、または、行配線を連続的にもしくは分散して選択するか、などは任意に変更可能である。変更する場合はプロセスレシピ用メモリ２０５中のプロセスレシピの記述を変更すれば良い。
【００１６】
また、行配線に対して走査駆動が行われている間、行配線側へのパルスの印加に同期して、全ての列方向配線に対してパルスが印加される。なお、図３においては行配線側・列配線側ともに１波形を簡略的に示しており、実際に印加されるのは図４に示したような通電活性化パルスである。
【００１７】
次に、図４を用いて、実際に素子に印加する通電活性化パルスについて説明する。通電活性化パルスは互いに異なる電圧値からなるパルスを連続させたものであり、電圧値Ｖ１〜Ｖ８と、それぞれに対応する印加時間Ｔ１〜Ｔ８で記述することができる。また、印加した電圧に対応して素子に活性化電流値Ｉ１〜Ｉ８が流れる。
【００１８】
また、通電活性化パルスは図４のように通電活性化部とＩ−Ｖ特性計測部からなる。通電活性化部では電子放出部近傍に炭素を主成分とする薄膜を堆積させる目的で、活性化パルスＶ１〜Ｖ３を印加する。Ｉ−Ｖ特性計測部では各電子放出素子の電圧〜電流特性（以下、Ｉ−Ｖ特性）を計測する目的で、計測パルスＶ４〜Ｖ８を印加する。
【００１９】
さらに、行配線と列配線で相互に極性反転した電圧を印加して、マトリクス上の交点にある電子放出素子には適切な活性化電圧が印加されるようにしている。なお、計測パルスがこのような階段状の波形を持ち、その絶対値が漸次減少しているのは、複数のポイントで計測することでＩ−Ｖ特性を正確に把握するためである。
【００２０】
次に、通電活性化における電圧値の設定方法について、前述した図３における電流計測と電圧指令の図を用いて説明する。Ｄｙ１に印加された計測パルスに対する各活性化電流値（Ｉ４〜Ｉ８）はメインコントローラ２０２に送られる（Ａ）。メインコントローラ２０２は電圧値と電流値との関係に基づいて素子のＩ−Ｖ特性を算出し、そのＩ−Ｖ特性から電子放出素子の亀裂部に印加する電界値（β値）を決定する。さらに、マトリクス配線内の電気抵抗で生じる電圧降下に対する電圧補償制御も考慮した上で、一周期後にＤｙ１から出力する最適な電圧値を、階段波形部を含めて算出する。そして行配線側ドライバ・電流系２０４に対して電圧印加するよう指令を出す（Ｂ）。引き続き、Ｄｙ２〜Ｄｙｎに対しても同様に計算処理と電圧印加の指令を繰り返し行う。
【００２１】
以上の様に通電活性化を行った場合における、活性化到達電流値のグラフを図５に示す。ここで活性化到達電流値とは前述の図４で示した活性化パルスＶ３によって到達した素子電流値をいい、活性化電流値Ｉ３に当たる。図５では横軸に活性化時間もしくは活性化パルス数を、縦軸に各行配線側に流れる活性化到達電流値をプロットした。また活性化時間に応じた活性化電圧を同時にプロットした。
【００２２】
図５によれば、活性化到達電流値は活性化時間もしくは活性化パルス数の増加に伴い徐々に増加する傾向を示していることが分かる。これは電子放出素子のインピーダンスが変化していることによる。通電活性化は、活性化電流値が所定の電流値へ到達した場合、も
しくは、予め設定された活性化時間や活性化パルス数に到達した場合に終了する。
【特許文献１】特開平０７−１９２６１３号公報
【特許文献２】特開平０８−０７７４９号公報
【特許文献３】特開２０００−３０６５００号公報
【特許文献４】特開２０００−３１１５９３号公報
【特許文献５】特開２００３−３６７８２号公報
【特許文献６】特開昭６４−３１３３２号公報
【特許文献７】米国特許第５０６６８８３号明細書
【特許文献８】特開平２−２５７５５１号公報
【非特許文献１】W.P.Dyke&W.W.Dolan,”Fieldemission”,Advance in Electron Physicsm,8,89(1956)
【非特許文献２】C.A.Spindt,”PhysicalProperties of thin-filmfield emission cathodes with molybdenium cones”,J.Appl.Phys.,47,5248(1976)
【非特許文献３】M.I.Elinson,RadioEng. Electron Phys.10(1965)
【発明の開示】
【発明が解決しようとする課題】
【００２３】
通電活性化を行う際、基板上に形成された配線に通電することにより、配線には大きな電流が流れる。この電流による相互インダクタンスの影響により電流は指数関数的に変化するので、電流値が収束するまでの時間が必要となる。すなわち、電圧印加に対して電流が時間的に遅れる現象（以下、電流遅延）が起こる。このため、印加電圧に応じた正確な電流値を計測するためには、電流値が収束するまで電流計測を待つ必要があり、結果として活性化プロセス全体のスループットが大幅に低下することになる。
【００２４】
この電流遅延について図６および図７を用いて説明する。図６は活性化電圧プロファイルおよび活性化電流プロファイルを模式的に示した図である。この図のように、通電活性化部で活性化パルスを、Ｉ−Ｖ特性計測部で計測パルスを、それぞれ印加する場合、電圧値を変更する度に、電流値が収束するまでの待ち時間が発生している。特に、Ｉ−Ｖ特性に計測誤差があると素子の均一性に大きな影響を与えるため、Ｉ−Ｖ特性計測部においては電流値が収束するのに充分な時間を取る必要がある。この電流を計測する地点を電流計測ポイントとして図中に示した。
【００２５】
また、図７はＩ−Ｖ特性計測部における実際の電流遅延を表したグラフで、横軸は時間、縦軸は行配線側に流れる電流値である。前述したように、配線に流れる電流による相互インダクタンスの影響により電流遅延が起きるため、電流値は階段状とならない。Ｉ−Ｖ特性計測部における電流値Ｉ４〜Ｉ８を正確に計測するためには十分電流が収束することを待つ必要があり、一般的な場合で、一個の電流値を計測するのに７０ｕｓｅｃ以上待つ必要がある。仮に５個の電流値が必要な場合は、Ｉ−Ｖ特性計測部の待ち時間だけで７０×５＝３５０ｕｓｅｃになり、通電活性化部も合わせた待ち時間は４００ｕｓｅｃ以上も必要となる。
【００２６】
図６のように、通電活性化のために実際に必要な時間（Ｔａｃｔ１，Ｔａｃｔ２）は、一般的に各々数百ｕｓｅｃ〜数ｍｓｅｃ程度である。そのため、通電活性化に寄与する時間よりも待ち時間が長くなる場合が出てくるなど、電流遅延が製造プロセス全体の遅延をもたらし、無視できない影響を与える。
【００２７】
本発明はこのような実情に鑑みてなされたものであり、電子放出素子の製造時に通電活性化によって特性を改善する際に、素子に流れる活性化電流の収束時間を短縮させるような製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２８】
上記の目的を達成するために本発明は以下のような構成を採用する。すなわち、
電子放出部を有する電子放出素子の製造方法であって、
前記電子放出部を形成する工程と、
前記電子放出素子に、第一の電圧値を持つ第一の部分および第二の電圧値を持つ第二の部分を少なくとも含む通電活性化パルスを印加する通電工程とを有し、
前記第一の部分から前記第二の部分に移行する時に第三の電圧値が印加され、
前記第一から第三の電圧値は互いに異なり、かつ、各電圧値の大小関係は、式（１）または式（２）のいずれかを満たすものである
ことを特徴とする電子放出素子の製造方法である。
第三の電圧値＞第二の電圧値＞第一の電圧値・・・式（１）
第一の電圧値＞第二の電圧値＞第三の電圧値・・・式（２）
【００２９】
また、本発明はさらに以下のような構成を採用する。すなわち、
電子放出部を有する電子放出素子の製造装置であって、
前記電子放出素子に、第一の電圧値を持つ第一の部分および第二の電圧値を持つ第二の部分を少なくとも含む通電活性化パルスを印加する印加手段を有し、
前記印加手段は、前記第一の部分から前記第二の部分に移行する時に第三の電圧値を印加し、
前記第一から第三の電圧値は互いに異なり、かつ、各電圧値の大小関係は、式（４）または式（５）のいずれかを満たすものである
ことを特徴とする電子放出素子の製造装置である。
第三の電圧値＞第二の電圧値＞第一の電圧値・・・式（４）
第一の電圧値＞第二の電圧値＞第三の電圧値・・・式（５）
【発明の効果】
【００３０】
本発明によれば、電子放出素子の通電活性化の際に、印加した電圧に対する電流遅延を少なくし、電流値の収束時間を減少させて処理時間を短縮することができる。
【発明を実施するための最良の形態】
【００３１】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。なお、以下に記載する実施例において、電子放出素子に通電活性化を行うための駆動回路は、従来技術の説明で図２を用いて示したものと同様の構成を取る。また、素子に電圧を印加して活性化電流値を計測し、Ｉ−Ｖ特性を計算し、次回に印加する通電活性化パルスを決定するプロセスは、図３を用いて説明した従来技術と同様である。ただし、後述するように、回路が出力する通電活性化パルスの波形が従来技術と異なっている。このようなパルス波形の変更は、プロセスレシピ用メモリ２０５が保持するプロセスレシピの記述を書き換えることによって実現している。
【００３２】
＜実施例１＞
図８は本実施例に特徴的な、設定電圧と異なる初期電圧を印加する工程を含む通電活性化パルスとそれに対応して流れた活性化電流である。ここで設定電圧とは、メインコントローラ２０２が決定した、電子放出素子に本来印加すべき通電活性化パルスの電圧値Ｖ１〜Ｖ８をいう。
【００３３】
図８のうち、設定電圧Ｖ１に係る部分（ａ）を抜き出して、電圧および電流の波形を詳細に記載したのが図１Ａである。また、従来技術における設定電圧Ｖ１に係る部分を抜き出したのが図１Ｂである。いずれの図も、素子に印加する電圧を０からＶ１へ移行させた場合の電圧および電流の波形の変化を示している。
【００３４】
図１Ａ及び図１Ｂにおいて、素子に設定電圧Ｖ１を印加し続けた場合に収束する電流値がＩ１である。従来技術を表す下図において、活性化パルス１０３は常に一定の電圧値Ｖ１を示す。また活性化電流１０４は、最初は０であったものが徐々に上昇して収束値Ｉ１に到達する。許容誤差δは収束値Ｉ１を計測する際に許容される誤差である。収束時間Ｔｂｎ１は、電圧が変化を開始してから電流値が許容範囲（Ｉ１±δＩ１）に収束するまでの時間である。
【００３５】
一方、本実施例を表す図１Ａにおいて、活性化パルス１０１は初期の一定時間Ｔｈ１のあいだ、設定電圧Ｖ１とは異なる初期電圧Ｖｈ１を示す。このような活性化パルス１０１を印加した場合の活性化電流１０２は、電流値が上昇するペースが従来技術よりも速く、その収束時間Ｔｂｈ１は、従来の収束時間Ｔｂｎ１と比べて大幅に短縮されている。
【００３６】
本実施例においては以下のようにパルスを設定している。まず電圧値については、初期電圧Ｖｈ１を設定電圧Ｖ１の２倍の大きさとしている。また印加時間については、初期電圧印加時間Ｔｈ１が収束時間Ｔｂｈ１と等しくなる条件で設定している。ただしこれは一例にすぎず、初期電圧Ｖｈ１および初期電圧印加時間Ｔｈ１は、応答遅延係数（電流の時間変化を指数関数で近似した場合の時定数）やドライバの能力に応じて選択可能である。
【００３７】
以下に、このようなＴｈ１＝Ｔｂｈ１が成立する条件下での初期電圧印加時間Ｔｈ１を、従来の技術における収束時間Ｔｂｎ１と比較して計算する。
【００３８】
まず、従来の技術における収束時間Ｔｂｎ１を計算する。
Ｉ１：収束先の電流値
τ：応答遅延係数
ｔ：設定電圧Ｖ１を印加してからの時間
δ：電流値を計測するのに許容される誤差
Ｉ：電流値
とした場合、電流は指数関数的に収束することから、電流値Ｉを時間ｔの関数で表すことが可能である。その活性化電流の形状は
Ｉ＝Ｉ１×（１−exp（−ｔ／τ））  ・・・・（式１）
によく近似する。
【００３９】
許容誤差を０．７％（δ＝０．００７）と置くと、
０．９９３≦｜Ｉ／Ｉ１｜≦１．００７  ・・・・（式２）
という大小関係となる。ここでＩ／Ｉ１＝０．９９３の場合、式１を変形すると
１−exp（−ｔ／τ）＝０．９９３  ・・・・（式３）
となる。さらに時間ｔを基準に変形すると、
ln（０．００７）＝ｔ／τ  ・・・・（式４）
ｔ＝４．９６１８τ  ・・・・（式５）
となるので、従来技術における収束時間Ｔｂｎ１は応答遅延係数τの５倍程度であることがわかる。
【００４０】
一方、本実施例のように、設定電圧Ｖ１の２倍の初期電圧Ｖｈ１を印加した場合の電流収束値は２×Ｉ１となることから、活性化電流の形状は、
Ｉ＝２×Ｉ１×（１−exp（−ｔ／τ））  ・・・・（式６）
によく近似する。Ｉ＝Ｉ１とおいてこの式を変形すると、
１−exp（−ｔ／τ）＝０．５  ・・・・（式７）
ln（０．５）＝ｔ／τ  ・・・・（式８）
ｔ＝０．６９３τ  ・・・・（式９）
と計算できる。すなわち、初期電圧Ｖｈ１の印加に対して流れる電流値Ｉを、設定電圧Ｖ１に対する収束値Ｉ１まで到達させるためには、初期電圧Ｖｈ１をτの０．６９倍の時間だけ印加すれば良いということが示された。前述したように、従来技術においてはτの５倍程度の時間が必要であることから、大幅に所要時間が短縮されたことが分かる。
【００４１】
以下、より一般的な場合を考慮してＴｈ１を、Ｖ１，Ｖｈ１，τ，δを使った式で表現すると、
Ｔｈ１＝−１×τ×ln（１−Ｖ１／Ｖｈ１（１−δ））  ・・・・（式１０）
となる。したがって、初期電圧Ｖｈ１を大きくするほど、初期電圧印加時間Ｔｈ１を短縮できることがわかる。
【００４２】
次に図８を用いて、実際の電圧プロファイル全体について詳細に説明する。図８においてＶ１〜Ｖ８はそれぞれの設定電圧を示し、Ｖｈ１〜Ｖｈ８は各々の設定電圧に対応した初期電圧である。本実施例では、設定電圧の差の２倍にあたる電位差が加わるような初期電圧とした。
【００４３】
ここで、
Ｖ［ｉ−１］：前回の設定電圧
Ｖ［ｉ］：今回の設定電圧
Ｖｈ［ｉ］：初期電圧
Ｔｈ［ｉ］：初期電圧印加時間
τ：応答遅延係数
δ：計測許容誤差
とすると、初期電圧は次のように表すことができる。
Ｖｈ［ｉ］−Ｖ［ｉ−１］＝２×（Ｖ［ｉ］−Ｖ［ｉ−１］）  （ただしｉ＝１〜８）・・・・（式１１）
また、初期電圧印加時間Ｔｈ［ｉ］は、式１０を一般化して、
Ｔｈ［ｉ］＝−１×τ×ln（１−（（Ｖ［ｉ］−Ｖ［ｉ−１］）／（Ｖｈ［ｉ］−Ｖ［ｉ−１］））×（１−δ））  ・・・・（式１２）
と表現できる。
【００４４】
なお、式１０において、前回の設定電圧Ｖ［ｉ−１］は本発明における第一の電圧値であり、これを印加する期間が第一の部分に当たる。また、今回の設定電圧Ｖ［ｉ］は本発
明における第二の電圧値であり、これを印加する期間が第二の部分に当たる。また、初期電圧Ｖｈ［ｉ］は、第三の電圧値に当たる。すなわち、隣接する設定電圧の差の２倍は、２×｜第二の電圧値−第一の電圧値｜と表すことができ、初期電圧が与える電位差は、｜第三の電圧値−第一の電圧値｜と表すことができる。
【００４５】
このように初期電圧Ｖｈ［ｉ］および初期電圧印加時間Ｔｈ［ｉ］を設定することで、通電活性化パルス印加時の電流遅延による待ち時間を大幅に減らし、通電活性化のスループットを向上させることが出来る。
【００４６】
本実施例での各設定値は、装置の能力や電子放出素子に要求する性能に応じて決める。例えば、計測許容誤差δ＝０．００７、応答遅延係数τ＝１０ｕｓｅｃ、初期電圧印加時間＝６．８６２ｕｓｅｃとすると、設定電圧Ｖ［ｉ］と初期電圧Ｖｈ［ｉ］について図１０に示したような値を取ることが可能である。
【００４７】
＜実施例２＞
続いて図９を参照して、本発明の実施例２について説明する。本実施例では初期電圧としてドライバが供給できる電圧の上限値Ｖｍａｘ、または下限値Ｖｍｉｎを印加する。すなわち初期電圧Ｖｈ［i］の値を、
Ｖｈ［ｉ］＝Ｖｍａｘ（ただしＶ［ｉ］＞Ｖ［ｉ−１］の場合）  ・・・・（式１３）
Ｖｈ［ｉ］＝Ｖｍｉｎ（ただしＶ［ｉ］＜Ｖ［ｉ−１］の場合）  ・・・・（式１４）
とする。
【００４８】
この場合の初期電圧印加時間Ｔｈ［ｉ］は、式１２においてＶｈ［ｉ］をＶｍａｘまたはＶｍｉｎとして
Ｔｈ［ｉ］＝−１×τ×ln（１−（（Ｖ［ｉ］−Ｖ［ｉ−１］）／（Ｖｍａｘ−Ｖ［ｉ−１］））×（１−δ））  （ただしＶ［ｉ］＞Ｖ［ｉ−１］の場合）  ・・・・（式１５）
Ｔｈ［ｉ］＝−１×τ×ln（１−（（Ｖ［ｉ］−Ｖ［ｉ−１］）／（Ｖｍｉｎ−Ｖ［ｉ−１］））×（１−δ））  （ただしＶ［ｉ］＜Ｖ［ｉ−１］の場合）  ・・・・（式１６）
と表すことができる。これにより活性化電流の収束時間を実施例１の収束時間以下に短縮し、通電活性化のスループットをさらに向上させることが出来る。
【００４９】
本実施例においても、各設定値は装置の能力や電子放出素子に要求する性能に応じて決める。例えば、ドライバのＶｍａｘ＝＋４４Ｖ、Ｖｍｉｎ＝−４４Ｖの装置を用いるとする。このとき計測許容誤差δ＝０．００７、応答遅延係数τ＝１０ｕｓｅｃとすると、設定電圧Ｖ［ｉ］、初期電圧Ｖｈ［ｉ］、初期電圧印加時間Ｔｈ［i］について図１１に示
したような値を取ることが可能である。
【図面の簡単な説明】
【００５０】
【図１】Ａは本発明の実施例の活性化パルス波形、Ｂは従来技術の活性化パルス波形を示す図。
【図２】通電活性化処理を行うための駆動回路の構成を示すブロック図。
【図３】通電活性化の制御シーケンスを示す図。
【図４】行配線側および列配線側の通電活性化パルス波形を示すグラフ。
【図５】通電活性化を行った場合の活性化到達電流値のプロットの一例を示すグラフ。
【図６】従来技術の通電活性化パルスと、電流遅延による待ち時間の発生を示す図。
【図７】Ｉ−Ｖ特性計測部における電流遅延を示すグラフ。
【図８】実施例１における活性化電圧波形と活性化電流波形を示す図。
【図９】実施例２における活性化電圧波形と活性化電流波形を示す図。
【図１０】実施例１における設定電圧と初期電圧の例を示す表。
【図１１】実施例２における設定電圧、初期電圧および初期電圧印加時間の例を示す表。
【符号の説明】
【００５１】
２０１  パネル
２０２  メインコントローラ
２０３  列配線側ドライバ・電流計
２０４  行配線側ドライバ・電流計
２０５  プロセスレシピ用メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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