(57)【要約】【課題】Ａｌ合金膜と透明画素電極との接触電気抵抗を低減でき、耐熱性にも優れているため、Ａｌ合金膜を透明画素電極に直接接触させることができ、しかも、Ａｌ合金の電気抵抗率も一層低減され、生産性もより高められたダイレクトコンタクト技術を提供する。【解決手段】基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置の製造方法である。Ａｌ合金膜は、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種の合金元素を０．５原子％以下含有し、基板の温度を合金元素の析出温度以上に制御してＡｌ合金膜の形成を行う。【選択図】なし【特許請求の範囲】
【請求項１】
基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置の製造方法であって、
前記Ａｌ合金膜は、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種の合金元素を０．５原子％以下含有し、
前記基板の温度を前記合金元素の析出温度以上に制御してＡｌ合金膜の形成を行うことを特徴とする表示装置の製造方法。
【請求項２】
前記合金元素はＮｉであり、前記基板の温度を２５０℃以上に制御するものである請求項１に記載の製造方法。
【請求項３】
基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置であって、
前記Ａｌ合金膜は、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種の合金元素を０．５原子％以下含有し、
前記酸化物透明導電膜と前記Ａｌ合金膜との接触電気抵抗の分散を当該表示装置から得られた１００個の試料に基づいてガウス分布で近似したとき、その分散係数σが０．５以下であることを特徴とする表示装置。
【請求項４】
前記Ａｌ合金膜が、薄膜トランジスタの走査線の構成部材である請求項３に記載の表示装置。
【請求項５】
前記Ａｌ合金膜が、薄膜トランジスタのドレイン電極の構成部材である請求項３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の製造方法に関し、詳細には、基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置の製造方法に関するものである。
【背景技術】
【０００２】
Ａｌ合金は、電気抵抗率が低く、加工が容易であるなどの理由により、液晶表示装置、プラズマ表示装置、エレクトロルミネッセンス表示装置、フィールドエミッション表示装置などの薄型表示装置（ＦＰＤ）の分野で、配線膜、電極膜、反射電極膜の薄膜材料などに利用されている。
【０００３】
例えば、アクティブマトリクス型の液晶パネルは、スイッチング素子である薄膜トランジスタ（ＴＦＴ）、酸化物透明導電膜から構成される画素電極、および走査線や信号線を含む配線部を有するＴＦＴ基板を備えている。走査線や信号線を構成する配線材料には、一般に、純ＡｌやＡｌ−Ｎｄ合金の薄膜が用いられるが、これらの薄膜によって形成される各種電極部分を画素電極と直接接続すると、絶縁性の酸化アルミニウムなどが界面に形成されて接触電気抵抗が上昇するため、これまでは、上記Ａｌの配線材料と画素電極の間に、Ｍｏ，Ｃｒ，Ｔｉ，Ｗ等の高融点金属からなるバリアメタル層を設けて接触電気抵抗の低減化を図ってきた。
【０００４】
しかしながら、上記のようにバリアメタル層を介在させる方法は、製造工程が煩雑になって生産コストの上昇を招くなどの問題がある。
【０００５】
そこで、バリアメタル層の形成を省略でき、Ａｌ合金膜を透明画素電極に直接接触させることが可能な技術（以下、このような技術を総称して、ダイレクトコンタクト技術と呼ぶ場合がある。）が検討されている。ダイレクトコンタクト技術では、高い表示品位の表示装置が得られるように、電極材料であるＡｌ合金膜と透明画素電極との接触電気抵抗が低く、耐熱性に優れていることが要求される。
【０００６】
本出願人も、ダイレクトコンタクト技術として、特許文献１に記載の方法を提案している。特許文献１には、Ａｕ、Ａｇ、Ｚｎ、Ｃｕ、Ｎｉ、Ｓｒ、Ｇｅ、Ｓｍ、およびＢｉよりなる群から選ばれる少なくとも一種の合金元素を０．１〜６原子％含むＡｌ合金膜の配線材料が開示されている。上記のＡｌ合金膜を用いれば、当該Ａｌ合金膜と透明画素電極との界面に導電性の合金元素含有析出物が形成され、酸化アルミニウム等の絶縁物質の生成が抑制されるため、接触電気抵抗を低減することができる。また、合金元素の添加量が上記範囲内であれば、Ａｌ合金自体の電気抵抗率も低く抑えられる。また、上記のＡｌ合金膜にＮｄ、Ｙ、Ｆｅ、Ｃｏの少なくとも一種の合金元素を更に添加すれば、ヒロック（コブ状の突起物）の生成が抑えられ、耐熱性が向上する。上記合金元素の析出物は、基板上にＡｌ合金膜をスパッタリング法などによって成膜した後、１５０〜４００℃（好ましくは２００〜３５０℃）で１５分〜１時間程度加熱（アニーリング）処理することによって得られる。
【０００７】
特許文献１の方法によれば、応答速度が速くて高度の表示品位を有し、消費電力の少ない表示装置が得られる。
【特許文献１】特開２００４−２１４６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、ユーザー側では、消費電力や応答速度などの更なる改善や生産性の向上に対する要求が強くなっている。前述した特許文献１に記載の方法は、ダイレクトコンタクト技術として非常に有用であるが、所望の効果を得るために、基板上にＡｌ合金膜を成膜した後、所定の熱処理（後の加熱処理）を別途行なわなければならず、プロセスの簡略化が求められている。更に、Ａｌ合金自体の電気抵抗率の更なる低減化も要請されている。
【０００９】
本明細書において、上記特許文献１のように、基板上にＡｌ合金膜を成膜した後に合金元素を含む析出物を得るために行なわれる熱処理を、「後加熱処理」と呼ぶ場合がある。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、その目的は、Ａｌ合金膜と透明画素電極との接触電気抵抗を低減でき、耐熱性にも優れているため、Ａｌ合金膜を透明画素電極に直接接触させることができ、しかも、Ａｌ合金の電気抵抗率も一層低減され、生産性もより高められた新規なダイレクトコンタクト技術を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決することのできた本発明に係る表示装置の製造方法は、基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置の製造方法であって、前記Ａｌ合金膜は、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種の合金元素を０．５原子％以下含有し、前記基板の温度を前記合金元素の析出温度以上に制御してＡｌ合金膜の形成を行うところに要旨が存在する。
【００１２】
好ましい実施形態において、前記合金元素はＮｉであり、前記基板の温度は２５０℃以上である。
【００１３】
本発明には、基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置であって、前記Ａｌ合金膜は、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種の合金元素を０．５原子％以下含有し、前記酸化物透明導電膜と前記Ａｌ合金膜との接触電気抵抗の分散を当該表示装置から得られた１００個の試料に基づいてガウス分布で近似したとき、その分散係数σが０．５以下である表示装置も包含される。
【００１４】
好ましい実施形態において、前記Ａｌ合金膜は、薄膜トランジスタの走査線の構成部材である。
【００１５】
好ましい実施形態において、前記Ａｌ合金膜は、薄膜トランジスタのドレイン電極の構成部材である。
【発明の効果】
【００１６】
本発明の製造方法によれば、前述した特許文献１のように、基板にＡｌ合金膜を成膜した後、所定の加熱処理（本発明の作用を発揮させるのに有用な、上記合金元素の析出物を得るための後加熱処理）を行う必要がなく、当該「後加熱処理」のための独立したプロセスを省略できる。
【００１７】
また、本発明によれば、バリアメタル層を介在させずに、Ａｌ合金膜を酸化物透明導電膜からなる透明画素電極と直接接触させることができ、Ａｌ合金膜と透明画素電極との接触電気抵抗が低く、耐熱性も高められ、Ａｌ合金の電気抵抗率も低減された表示装置を提供することができる。更に、本発明によれば、当該表示装置から得られる試料間の接触電気抵抗のバラツキも顕著に抑えられる。
【００１８】
従って、本発明の製造方法は、生産性に優れ、表示電位の一層高い表示装置を提供し得るダイレクトコンタクト技術として、極めて有用である。
【発明を実施するための最良の形態】
【００１９】
本発明者は、前述した特許文献１に記載のダイレクトコンタクト技術について、特に、生産性の更なる向上と電気抵抗率の一層の低減化を目指して検討を重ねてきた。具体的には、特許文献１に記載の方法において、合金元素の析出物（以下では、単に「析出物」と呼ぶ場合がある。）を得るための「後加熱処理」を省略でき、Ａｌ合金の電気抵抗率を一層低減し得るダイレクトコンタクト技術を提供するため、検討をしてきた。
【００２０】
その結果、（ア）上記特許文献１のように、基板上にＡｌ合金膜を成膜した後、加熱処理をするのではなく、基板の温度を合金元素の析出温度以上に制御してからＡｌ合金膜を成膜すれば、成膜後の「後加熱処理」を省略でき、生産性が高められること、（イ）しかも、本発明によれば、前述した特許文献１の方法に比べ、Ａｌに添加される合金元素の量を低く制御している（上限０．５原子％）ため、Ａｌ合金の電気抵抗率が一層低減され、消費電力の削減効果や応答速度の向上効果が促進されること、（ウ）このようなＡｌ合金膜形成工程を含む表示装置の製造方法を用いれば、当該表示装置の接触電気抵抗のバラツキを充分低く抑えられること、を見出し、本発明を完成した。
【００２１】
ここで、Ａｌ合金膜に添加される合金元素の添加量と、Ａｌ合金の電気抵抗率および接触電気抵抗のバラツキとの関係について、もう少し詳しく説明する。
【００２２】
一般に、ＡｌにＮｉなどの合金元素を添加すると、合金元素量の増加につれてＡｌ合金の電気抵抗率も上昇する傾向が認められる。電気抵抗率の上昇は、消費電力の増大や信号遅延（応答速度の遅れ）をもたらす。従って、前述した特許文献１の場合（合金元素の添加量の上限６原子％）に比べ、本発明のように合金元素の添加量の上限を０．５原子％と低く設定すれば、Ａｌ合金の電気抵抗率も低減することは、ある程度予想され得る。
【００２３】
しかしながら、本発明者の検討によれば、合金元素の添加量の上限を０．５原子％と、著しく低く制御すると、Ａｌ合金の電気抵抗率は低減する一方、当該Ａｌ合金膜を有する表示装置から得られた試料間の接触電気抵抗のバラツキが大きくなることが判明した（後記する実施例を参照）。これは、特許文献１を含め、従来では、認識されていなかった課題である。
【００２４】
本発明によれば、「Ａｌ合金の電気抵抗率の更なる低減化と後加熱処理などのプロセスの省略」という従来の解決課題を解消できるだけでなく、これまで認識されていなかった課題、すなわち、合金元素の添加量を著しく低く抑えたことによる新たな課題（接触電気抵抗のバラツキの抑制）も解決できる点で、極めて有用である。
【００２５】
以下、本発明の製造方法について、詳細に説明する。
【００２６】
本発明の製造方法は、基板上にて、酸化物透明導電膜とＡｌ合金膜が直接接触する構造を備えた表示装置の製造方法であって、前記Ａｌ合金膜は、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種の合金元素を０．５原子％以下含有し、前記基板の温度を前記合金元素の析出温度以上に制御してＡｌ合金膜の形成を行うものである。
【００２７】
以下では、上記のＡｌ合金膜を、単に、「Ａｌ合金膜」と略記する場合がある。
【００２８】
本発明の特徴部分は、前述したように、基板上にＡｌ合金膜を成膜するに当たり、基板の温度を合金元素の析出温度以上に高めたところにある。このように基板温度を予め、所定温度以上に高めてからＡｌ合金膜を形成すれば、前述した特許文献１に記載されている成膜後の「後加熱処理」を省略しても、特許文献１と同様の析出物が得られる。従って、本発明法によれば、前述した特許文献１に比べて生産性が高められるほか、合金元素量の低減によるＡｌ合金の電気抵抗率の低減、更には、接触電気抵抗のバラツキも著しく抑えられる。
【００２９】
本明細書において、「合金元素の析出温度」とは、Ａｌ合金膜の電気抵抗率を熱履歴を加えたあとに計測したとき、電気抵抗率が急激に低下する温度範囲を意味する。具体的には、本発明で規定する合金元素（Ａｇ、Ｚｎ、Ｃｕ、Ｎｉ）を含むＡｌ合金膜を１００〜３００℃の温度範囲で３０分間加熱した後、配線幅１００μｍ、配線長１０００μｍのパターンを用いて４端子法でシート抵抗を測定し、電気抵抗率に換算したとき、電気抵抗率が急激に低下する温度範囲を、「合金元素の析出温度」とする。
【００３０】
合金元素の析出温度は、母材のＡｌに対して添加する元素の種類ごとに一定の値を示す。合金元素の添加量が増加すると、析出温度は一定であるが、析出後の電気抵抗率は添加量の少ないものに比べて高い。
【００３１】
表１に、０．５原子％の合金元素（Ａｇ、Ｚｎ、Ｃｕ、Ｎｉ）を含むＡｌ合金膜を用いたときの合金元素の析出温度を示す。また、実施例に用いたＡｌ合金膜（合金元素の添加量＝２．０原子％、０．３原子％、０．２原子％、０．１原子％）における合金元素の析出温度は、以下のとおりである。
【００３２】
【表１】
2009010052.tif 000002
【００３３】
本発明において、０．５原子％の合金元素を含むＡｌ合金膜を用いる場合、基板の温度を、表１に示す合金元素の析出温度（少なくとも、表１に示す析出温度の範囲の下限以上の温度）以上に制御してからＡｌ合金膜を成膜する。プロセスや装置管理の容易さ、ヒロック生成回避などの観点からすれば、基板温度はできるだけ低温であることが好ましい。なお、基板温度の上限は、主に、表示装置の製造工程における熱処理温度との関係で定められ、当該熱処理温度の上限を、おおむね、基板温度の上限とすれば良い。
【００３４】
具体的には、合金元素としてＮｉを用いた場合の好ましい基板温度は、おおむね、２５０℃以上３００℃以下である。Ａｇを用いた場合の好ましい基板温度は、おおむね、２００℃以上２５０℃以下である。Ｃｕを用いた場合の好ましい基板温度は、おおむね、２００℃以上２５０℃以下である。Ｚｎを用いた場合の好ましい基板温度は、おおむね、２５０℃以上３００℃以下である。
【００３５】
本発明では、基板全体の温度が上記範囲になるように制御されていれば良い。従って、基板温度を２００℃に制御したい場合には、基板全体の温度が２００℃以上になるよう、成膜工程の間２００℃で保持すればよい。
【００３６】
本発明に係るＡｌ合金膜の成膜方法は、上記のように基板温度を制御したところに最大の特徴があり、上記以外の成膜工程は特に限定されず、通常、用いられる手段を採用することができる。
【００３７】
Ａｌ合金膜の成膜方法としては、代表的には、スパッタリングターゲットを用いたスパッタリング法が挙げられる。スパッタリング法とは、基板と、形成しようとする薄膜と同種の材料から構成されるスパッタリングターゲット（ターゲット材）との間でプラズマ放電を形成し、プラズマ放電によってイオン化した気体をターゲット材に衝突させることによってターゲット材の原子をたたき出し、基板上に積層させて薄膜を作製する方法である。スパッタリング法は、真空蒸着法やアークイオンプレーティング（ＡＩＰ：Ａｒｃ  Ｉｏｎ  Ｐｌａｔｉｎｇ）法と異なり、ターゲット材と同じ組成の薄膜を形成できるというメリットを有している。特に、スパッタリング法で成膜されたＡｌ合金膜は、平衡状態で固溶し得ないＮｄなどの合金元素を固溶でき、薄膜として優れた性能を発揮するなどの利点を有している。ただし、本発明は上記に限定する主旨ではなく、Ａｌ合金膜の成膜方法に通常用いられる方法を適宜採用することができる。
【００３８】
本発明に用いられるＡｌ合金膜は、合金元素として、Ａｇ、Ｚｎ、Ｃｕ、およびＮｉよりなる群から選択される少なくとも一種を０．５原子％以下含有している。これらの元素は、特に、Ａｌ合金膜と透明画素電極との接触電気抵抗を低減するのに有用である。これらは単独で添加しても良いし、２種以上を併用してもよい。
【００３９】
このうち、Ｎｉは、接触電気抵抗低減作用に極めて優れているため、本発明に用いられるＡｌ合金膜は、少なくともＮｉを合金元素として含んでいることが好ましい。
【００４０】
合金元素による上記作用を有効に発揮させるためには、合金元素のうち、コンタクト性に影響を与えるＮｉ、Ａｇ、Ｃｕ、Ｚｎの含有量を合計で、０．１原子％以上とすることが好ましく、０．２原子％以上とすることがより好ましい。ただし、合金元素の含有量が多くなると、Ａｌ合金の電気抵抗率が増加するため、本発明では、上限を０．５原子％とした。Ａｌ合金の電気抵抗率低減という観点からすれば、合金元素の含有量は少ない方が良い。合金元素の好ましい含有量は、接触電気抵抗の低減とＡｌ合金の電気抵抗率の低減とのバランスによって適宜適切に定めることができる。
【００４１】
本発明に用いられるＡｌ合金膜は、前述した合金元素（Ａｇ、Ｚｎ、Ｃｕ、およびＮｉの少なくとも一種）のほか、特許文献１に記載の耐熱性向上元素（Ｎｄ、Ｙ、Ｆｅ、Ｃｏの少なくとも一種）を含有してもよい。また、上記以外の耐熱性向上元素（例えば、Ｔｉ，Ｖ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，Ｗの少なくとも一種、Ｍｇ，Ｃｒ，Ｍｎ，Ｒｕ，Ｒｈ，Ｐｄ，Ｉｒ，Ｐｔ，Ｌａ，Ｇｄ，Ｔｂ，Ｄｙの少なくとも一種）を添加してもよい。あるいは、Ｓｒ、Ｓｍ、Ｇｅ、Ｂｉの少なくとも一種を添加してもよい。これらの合金元素を更に添加しても、本発明の作用効果が得られることを、別途実験を行なって確認をしている。
【００４２】
本発明に用いられるＡｌ合金膜は、ソース−ドレイン電極やゲート電極の配線材料や反射膜の材料などとして適用することができる。
【００４３】
本発明には、上記のＡｌ合金膜と酸化物透明導電膜とが直接接触する構造を備えた表示装置も包含される。本発明の表示装置は、酸化物透明導電膜とＡｌ合金膜との接触電気抵抗の分散（σ）を上記の表示装置から得られた１００個の試料に基づいて、下記の式ｆ（ｘ）で表されるガウス分布で近似したとき、その分散係数σが０．５以下を満足している。すなわち、本発明によれば、試料間の分散のバラツキが著しく少ない表示装置が得られる。
【００４４】
【数１】
2009010052.tif 000003
【００４５】
以下、図面を参照しながら、本発明に係るＴＦＴ基板の好ましい実施形態を説明する。以下では、アモルファスシリコンＴＦＴ基板またはポリシリコンＴＦＴ基板を備えた液晶表示装置を代表的に挙げて説明するが、本発明はこれに限定されず、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。本発明に用いられるＡｌ合金膜は、例えば、反射型液晶表示装置等の反射電極、外部への信号入出力のために使用されるＴＡＢ（タブ）接続電極にも同様に適用できることを実験により確認している。
【００４６】
（実施形態１）
図３を参照しながら、アモルファスシリコンＴＦＴ基板の実施形態を説明する。
図３は、本発明に係るボトムゲート型のＴＦＴ基板の好ましい実施形態を説明する概略断面説明図である。参考のため、図２に、従来の代表的なアモルファスシリコンＴＦＴ基板の概略断面説明図を添付する。
【００４７】
図２に示すように、従来のＴＦＴ基板では、走査線２５の上、ゲート電極２６の上、ソースードレイン配線３４の上または下に、それぞれ、バリアメタル層５１、５２、５３、５４が形成されているのに対し、本実施形態のＴＦＴ基板では、バリアメタル層５１、５２、５４を省略することができる。すなわち、本実施形態によれば、従来のようにバリアメタル層を介在させることなく、ＴＦＴのソース−ドレイン電極２９に用いられる配線材料を透明画素電極５と直接接続することができ、これによっても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できる。
【００４８】
次に、図４から図１１を参照しながら、図３に示す本発明に係るアモルファスシリコンＴＦＴ基板の製造方法の一例を説明する。ここでは、ソース−ドレイン電極およびその配線に用いられる代表的な材料として、Ａｌ−０．５原子％Ｎｉ−０．３５原子％Ｌａ合金を使用し、ゲート電極およびその配線に用いられる代表的な材料として、Ａｌ−０．５原子％Ｎｉ−０．３５原子％Ｌａ合金を使用しているが、これに限定する趣旨ではない。薄膜トランジスタは、水素化アモルファスシリコンを半導体層として用いたアモルファスシリコンＴＦＴである。図４から図１１には、図３と同じ参照符号を付している。
【００４９】
まず、ガラス基板（透明基板）１ａに、スパッタリング法を用いて、厚さ２００ｎｍ程度のＡｌ−０．５原子％Ｎｉ−０．３５原子％Ｌａ合金膜を成膜する。スパッタリングの成膜温度は、２５０℃とした。この膜をパターニングすることにより、ゲート電極２６および走査線２５を形成する（図４を参照）。このとき、後記する図５において、ゲート絶縁膜２７のカバレッジが良くなる様に、上記積層薄膜の周縁を約３０°〜４０°のテーパー状にエッチングしておくのがよい。
【００５０】
次いで、図５に示すように、例えばプラズマＣＶＤ法などの方法を用いて、厚さ約３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）でゲート絶縁膜２７を形成する。プラズマＣＶＤ法の成膜温度は、約３５０℃とした。続いて、例えばプラズマＣＶＤ法などの方法を用いて、ゲート絶縁膜２７の上に、厚さ５０ｎｍ程度の水素化アモルファスシリコン膜（αＳｉ−Ｈ）５５および厚さ３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）を成膜する。
【００５１】
続いて、ゲート電極２６をマスクとする裏面露光により、図６に示すように窒化シリコン膜（ＳｉＮｘ）をパターニングし、チャネル保護膜を形成する。更にその上に、リン（Ｐ）をドーピングした厚さ５０ｎｍ程度のｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）５６を成膜した後、図７に示すように、水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）５５およびｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）５６をパターニングする。
【００５２】
次に、その上に、スパッタリング法を用いて、厚さ５０ｎｍ程度のＭｏ膜５３と厚さ３００ｎｍ程度のＡｌ−０．５原子％Ｎｉ−０．３５原子％Ｌａ合金膜２８，２９とを順次積層する。スパッタリングの成膜温度は、２５０℃とした。次いで、図８に示す様にパターニングすることにより、信号線と一体のソース電極２８と、画素電極５に直接接続されるドレイン電極２９とが形成される。更に、ソース電極２８およびドレイン電極２９をマスクとして、チャネル保護膜（ＳｉＮｘ）上のｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）５６をドライエッチングして除去する。
【００５３】
次に、図９に示すように、例えばプラズマＣＶＤ装置などを用いて、厚さ３００ｎｍ程度の窒化シリコン膜３０を成膜し、保護膜を形成する。このときの成膜温度は、例えば２５０℃程度で行なわれる。次いで、窒化シリコン膜３０上にフォトレジスト層３１を形成した後、窒化シリコン膜３０をパターニングし、例えばドライエッチング等によって窒化シリコン膜３０にコンタクトホール３２を形成する。同時に、パネル端部のゲート電極上のＴＡＢとの接続に当たる部分にコンタクトホール（不図示）を形成する。
【００５４】
次に、例えば酸素プラズマによるアッシング工程を経た後、図１０に示すように、例えばアミン系等の剥離液を用いてフォトレジスト層３１を剥離する。最後に、例えば保管時間（８時間程度）の範囲内で、図１１に示すように、例えば厚さ４０ｎｍ程度のＩＴＯ膜を成膜し、ウェットエッチングによるパターニングを行うことによって透明画素電極５を形成する。同時に、パネル端部のゲート電極のＴＡＢとの接続部分に、ＴＡＢとのボンディングのためＩＴＯ膜をパターニングすると、ＴＦＴアレイ基板１が完成する。
【００５５】
このようにして作製されたＴＦＴ基板は、ドレイン電極２９と透明画素電極５とが直接コンタクトされており、またゲート電極２６とＴＡＢ接続用のＩＴＯ膜も直接コンタクトされている。
【００５６】
上記では、透明画素電極５として、ＩＴＯ（酸化インジウムスズ）膜を用いたが、酸化インジウム、酸化亜鉛、酸化スズ、酸化チタンの少なくとも一種を含む複合酸化物を用いても良い。例えば、ＩＺＯ膜（ＩｎＯｘ−ＺｎＯｘ系酸化物透明導電膜）を用いることもできる。また、活性半導体層として、アモルファスシリコンの代わりにポリシリコンを用いてもよい（後記する実施形態２を参照）。
【００５７】
このようにして得られるＴＦＴ基板を使用し、例えば、以下に記載の方法によって、図２１に示す液晶表示装置を完成させる。
【００５８】
まず、上記のようにして作製したＴＦＴ基板１の表面に、例えばポリイミドを塗布し、乾燥してからラビング処理を行って配向膜を形成する。
【００５９】
一方、対向基板２は、ガラス基板上に、例えばクロム（Ｃｒ）をマトリックス状にパターニングすることによって遮光膜９を形成する。次に、遮光膜９の間隙に、樹脂製の赤、緑、青のカラーフィルタ８を形成する。遮光膜９とカラーフィルタ８上に、ＩＴＯ膜のような透明導電性膜を共通電極７として配置することによって対向電極を形成する。そして、対向電極の最上層に例えばポリイミドを塗布し、乾燥した後、ラビング処理を行って配向膜１１を形成する。
【００６０】
次いで、ＴＦＴ基板１と対向基板２の配向膜１１が形成されている面とを夫々対向するように配置し、樹脂製などのシール材１６により、液晶の封入口を除いてＴＦＴ基板１と対向基板２とを貼り合わせる。このとき、ＴＦＴ基板１と対向基板２との間には、スペーサー１５を介在させるなどして２枚の基板間のギャップを略一定に保つ。
【００６１】
このようにして得られる空セルを真空中に置き、封入口を液晶に浸した状態で徐々に大気圧に戻していくことにより、空セルに液晶分子を含む液晶材料を注入して液晶層を形成し、封入口を封止する。最後に、空セルの外側の両面に偏光板１０を貼り付けて液晶表示装置を完成させる。
【００６２】
次に、図２１に示したように、液晶表示装置を駆動するドライバ回路１３を液晶表示装置に電気的に接続し、液晶表示装置の側部あるいは裏面部に配置する。そして、液晶表示装置の表示面となる開口を含む保持フレーム２３と、面光源をなすバックライト２２と導光板２０と保持フレーム２３によって液晶表示装置を保持し、液晶表示装置を完成させる。
【００６３】
（実施形態２）
図１２を参照しながら、ポリシリコンＴＦＴ基板の実施形態を詳細に説明する。
図１２は、本発明に係るトップゲート型のＴＦＴ基板の好ましい実施形態を説明する概略断面説明図である。
【００６４】
本実施形態は、活性半導体層として、アモルファスシリコンの代わりにポリシリコンを用いた点、ボトムゲート型ではなくトップゲート型のＴＦＴ基板を用いた点、及びソース−ドレイン電極およびゲート電極の配線材料としてではなくソース−ドレイン電極の配線材料として、本発明の要件を満足するＡｌ−０．２原子％Ａｇ−０．３５原子％Ｌａ合金を用いた点において、前述した実施形態１と、主に相違している。詳細には、図１２に示す本実施形態のポリシリコンＴＦＴ基板では、活性半導体膜は、リンがドープされていないポリシリコン膜（ｐｏｌｙ−Ｓｉ）とリンもしくはヒ素（Ａｓ）がイオン注入されたポリシリコン膜（ｎ＋ｐｏｌｙ−Ｓｉ）とから形成されている点で、前述した図３に示すアモルファスシリコンＴＦＴ基板と相違する。また、信号線は、層間絶縁膜（ＳｉＯｘ）を介して走査線と交差するように形成されている。
【００６５】
本実施形態によれば、従来のようにバリアメタル層を介在させることなく、ＴＦＴのドレイン電極２９に用いられる材料を透明画素電極５と直接接続することができ、これによっても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できることを実験によって確認している。
【００６６】
本実施形態において、上記の合金を走査線の材料に適用すれば、バリアメタル層５１、５２を省略することができる。これらにおいても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できることを確認している。
【００６７】
次に、図１３から図１９を参照しながら、図１２に示す本発明に係るポリシリコンＴＦＴ基板の製造方法の一例を説明する。ここでは、ソース−ドレイン電極ならびにその配線材料として、Ａｌ−０．２原子％Ａｇ−０．３５原子％Ｌａ合金を使用している。薄膜トランジスタは、ポリシリコン膜（ｐｏｌｙ−Ｓｉ）を半導体層として用いたポリシリコンＴＦＴである。図１３から図１９には、図１２と同じ参照符号を付している。
【００６８】
まず、ガラス基板１ａ上に、例えばプラズマＣＶＤ法などにより、基板温度約３００℃程度で、厚さ５０ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）、厚さ１００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）、および厚さ約５０ｎｍ程度の水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）を成膜する。次に、水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）をポリシリコン化するため、熱処理（約４７０℃で１時間程度）およびレーザーアニールを行う。脱水素処理を行った後、例えばエキシマレーザアニール装置を用いて、エネルギー約２３０ｍＪ／ｃｍ2程度のレーザーを水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）に照射することにより、厚さが約０．３μｍ程度のポリシリコン膜（ｐｏｌｙ−Ｓｉ）を得る（図１３）。
【００６９】
次いで、図１４に示すように、プラズマエッチング等によってポリシリコン膜（ｐｏｌｙ−Ｓｉ）をパターニングする。次に、図１５に示すように、厚さが約１００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を成膜し、ゲート絶縁膜２７を形成する。ゲート絶縁膜２７の上に、スパッタリング等によって、厚さ約２００ｎｍ程度のＡｌ−０．２原子％Ａｇ−０．３５原子％Ｌａ合金膜を成膜した後、ウェットエッチング等の方法でパターニングする。これにより、走査線となるゲート電極２６が形成される。
【００７０】
続いて、図１６に示すように、フォトレジスト３１でマスクを形成し、例えばイオン注入装置などにより、例えばリンを５０ｋｅＶ程度で１×１０15個／ｃｍ2程度ドーピングし、ポリシリコン膜（ｐｏｌｙ−Ｓｉ）の一部にｎ＋型ポリシリコン膜（ｎ＋ｐｏｌｙ−Ｓｉ）を形成する。次に、フォトレジスト３１を剥離し、例えば５００℃程度で熱処理することによってリンを拡散させる。
【００７１】
次いで、図１７に示すように、例えばプラズマＣＶＤ装置などを用いて、厚さ５００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を基板温度約２５０℃程度で成膜し、層間絶縁膜を
形成した後、同様にフォトレジストによってパターニングしたマスクを用いて層間絶縁膜（ＳｉＯｘ）とゲート絶縁膜２７の酸化シリコン膜をドライエッチングし、コンタクトホールを形成する。スパッタリングにより、厚さ５０ｎｍ程度のＭｏ膜５３と厚さ４５０ｎｍ程度のＡｌ−０．２原子％Ａｇ−０．３５原子％Ｌａ合金膜を成膜した後、パターニングすることによって、信号線に一体のソース電極２８およびドレイン電極２９を形成する。その結果、ソース電極２８とドレイン電極２９は、Ｍｏ膜５３を介して各々コンタクトホールを介してｎ＋型ポリシリコン膜（ｎ＋ｐｏｌｙ−Ｓｉ）にコンタクトされる。
【００７２】
次いで、図１８に示すように、プラズマＣＶＤ装置などにより、厚さ３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）を基板温度２５０℃程度で成膜し、層間絶縁膜を形成する。層間絶縁膜の上にフォトレジスト層３１を形成した後、窒化シリコン膜（ＳｉＮｘ）をパターニングし、例えばドライエッチングによって窒化シリコン膜（ＳｉＮｘ）にコンタクトホール３２を形成する。
【００７３】
次に、図１９に示すように、例えば酸素プラズマによるアッシング工程を経た後、前述した実施形態１と同様にしてアミン系の剥離液などを用いてフォトレジストを剥離してから、ＩＴＯ膜を成膜し、ウエットエッチングによるパターニングを行って画素電極５を形成する。
【００７４】
このようにして作製されたポリシリコンＴＦＴ基板では、ドレイン電極２９はＩＴＯ透明画素電極５に直接コンタクトされている。ドレイン電極２９を構成するＡｌ−０．２原子％Ａｇ−０．３５原子％Ｌａ合金膜と画素電極５との界面にはＡｇ析出物が生成すると同時に、Ａｌの再結晶が促進され、Ａｌ合金の電気抵抗率も大幅に低減されるようになる。
【００７５】
次に、トランジスタの特性を安定させるため、例えば２５０℃程度で１時間程度熱処理すると、ポリシリコンＴＦＴアレイ基板が完成する。
【００７６】
第２の実施形態に係るＴＦＴ基板、および該ＴＦＴ基板を備えた液晶表示装置によれば、前述した第１の実施形態に係るＴＦＴ基板と同様の効果が得られる。また、第２の実施形態におけるＡｌ合金は、反射型液晶表示装置の反射電極として用いることもできる。
【００７７】
このようにして得られるＴＦＴアレイ基板を用い、前述した実施形態１のＴＦＴ基板と同様にして液晶表示装置を完成させる。
【実施例】
【００７８】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって何ら制限されず、前、後記の趣旨に適合し得る範囲で適宜変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
【００７９】
（実施例１）
［Ｉ］試験用試料の作製
ＩＴＯ膜とＡｌ合金膜との間の接触電気抵抗を調べるため、本発明の試験用試料（本発明試料）として、図１に示すケルビンパターンを作製した。ケルビンパターンの作製方法は、下記（１）〜（５）に示すとおりである。実施例１では、０．５原子％のＮｉを含むＡｌ−０．５原子％Ｎｉ合金膜を用いた。また、Ａｌ合金膜の合金元素の含有量は、ＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めた（後記する実施例２も同じ）。
【００８０】
（１）まず、無アルカリガラス（コーニング社製＃１７３７）を基板として用い、上記基板を２５０℃（表１に示すＮｉの析出温度以上）に加熱した後、スパッタリング法によって厚さ３００ｎｍのＡｌ−０．５原子％Ｎｉ合金膜を形成した。スパッタ条件は、以下のとおりである。
スパッタガス：Ａｒ、スパッタ圧力：３ｍＴｏｒｒ
【００８１】
（２）次に、フォトリソグラフィー法によるパターニングを行なった後、ＣＶＤ法によって厚さ３００ｎｍの絶縁膜（ＳｉＮ）を成膜した。
【００８２】
（３）次いで、フォトリソグラフィー法によって８０μｍ角のコンタクトホールをパターニングした後、以下の条件で反応性プラズマによるドライエッチング（ＲＩＥ）を行ない、コンタクトホールを形成した。このエッチング処理により、最表層から約１０ｎｍ厚さのＡｌ合金膜が除去された。
エッチングガス：アルゴン／酸素／六フッ化硫黄混合ガス
エッチング時間：６０秒
絶縁膜とＡｌ合金膜の両方をエッチングするため、絶縁膜のエッチング時間に追加
して、時間換算で１００％のオーバーエッチングを行なった。
【００８３】
（４）その後、酸素プラズマによるアッシング工程を経た後、アミン系の剥離液（東京応化社製「剥離液１０６」）を用いて１００℃で５分間洗浄し、フォトレジストを剥離した。これにより、Ａｌ合金膜の表層に形成されたフッ化物や酸化物、カーボンなどの汚染物質（厚さ約数ｍｍ程度）が除去された。
【００８４】
（５）次いで、厚さ２００ｎｍ程度のＩＴＯ膜（酸化インジウムに１０質量％の酸化スズを加えた酸化インジウムスズ）をスパッタリング法によって成膜した後、フォトリソグラフィー法によってパターニングを行い、本発明試料を得た。
【００８５】
［ＩＩ］参照試料の作製
比較のため、特許文献１と同様、Ａｌ合金膜の成膜後に後加熱処理を行った参照試料を作製した。
【００８６】
具体的には、前述した本発明試料の作製法の工程（１）において、基板温度を室温とし、厚さ３００ｎｍのＡｌ−０．５原子％Ｎｉ合金膜をスパッタリング法によって形成した後に、１５０℃の温度で１５〜６０分間加熱処理をしたこと以外は、本発明試料の作製法と同様にして参照試料を作製した。
【００８７】
［ＩＩＩ］接触電気抵抗の測定
図１に示すケルビンパターン（コンタクトホールサイズ：８０μｍ角）を用い、マニュアルプローバと半導体パラメータアナライザー「ＨＰ４１５６Ａ」（ヒューレットパッカード社製）を用いて、Ａｌ合金膜とＩＴＯ膜との間の接触電気抵抗を４端子法で測定した。４端子法では、ＩＴＯ−Ａｌ合金に電流を流し、別の端子でＩＴＯ−Ａｌ合金間の電圧降下を測定した。具体的には、図１のＩ1−Ｉ2間に電流Ｉを流し、Ｖ1−Ｖ2間の電圧Ｖをモニターすることにより、コンタクト部Ｃの接触電気抵抗Ｒを［Ｒ＝（Ｖ1−Ｖ2）／Ｉ2］として求めた。
【００８８】
［ＩＶ］接触電気抵抗の分散係数σおよび平均値の測定
上記の方法によって本発明試料および参照試料を１００個ずつ作製し、前述した方法に基づいて接触電気抵抗を測定した。次いで、前述した（１）式に基づき、本発明試料１００個および参照試料１００個の接触電気抵抗の分散係数σを算出した。
【００８９】
図２０に、上記試料のそれぞれのガウス分布（正規分布）曲線を示す。
【００９０】
図２０に示すように、本発明法で作製した本発明試料の接触電気抵抗の分散係数σは０．２５と小さく、従来法で作製した参照試料（接触電気抵抗の分散係数０．５）に比べて、バラツキの程度が少なく、安定した接触電気抵抗が得られることが分かった。また、本発明試料の接触電気抵抗の平均値は１５０Ω・ｃｍと、参照試料（接触電気抵抗の平均値２５０Ω・ｃｍ）に比べて低く抑えられた。
【００９１】
従って、本発明の方法を用いれば、従来に比べ、接触電気抵抗が低く、バラツキが抑えられた表示装置が得られることが確認された。
【００９２】
（実施例２）
本実施例では、表２に示す様々な組成のＡｌ合金を用い、酸化物透明導電膜がＩＴＯの場合について、実施例１と同様にして本発明試料および参照試料を１００個ずつ作製し、接触電気抵抗の分散係数σを算出した。これらの結果を表２に併記する。表２において、本発明試料の接触電気抵抗の平均値は、参照試料の接触電気抵抗の平均値を１としたときの相対値で示している。表２には、前述した実施例１（Ｎｉ＝０．５原子％）の結果も併記した。
【００９３】
【表２】
2009010052.tif 000004
【００９４】
まず、Ｎｉについて考察する。
【００９５】
表２に示すように、本発明試料（合金元素の添加量≦０．５原子％）を用いれば、従来法で作製した参照試料に比べ、接触電気抵抗の平均値が小さくなり、且つ、接触電気抵抗のバラツキも小さく（詳細には、分散係数σ≦０．５）抑えることができる。
【００９６】
例えば、Ｎｉ量＝０．３原子％の場合、本発明試料の接触電気抵抗の分散係数σは０．２５であり、参照試料（接触電気抵抗の分散係数σ＝０．６）に比べて、小さくなった。また、本発明試料の接触電気抵抗の平均値は０．５以下に抑えられた。
【００９７】
上記と同様の傾向は、Ｎｉ量＝０．２原子％、０．１原子％のいずれの場合にも認められた。
【００９８】
なお、表２では、参考のため、Ｎｉ量＝２原子％と、本発明で規定する合金元素量の上限（０．５原子％）を超えるＡｌ合金膜を用いた結果も併記している。これは、本発明の課題（接触電気抵抗のバラツキ抑制）は、合金元素量を本発明のように著しく低減した場合に特に顕著に見られることを実証するために行なったものである。
【００９９】
すなわち、Ｎｉ量が２原子％の場合、本発明試料および参照試料のいずれを用いても、接触電気抵抗のバラツキが小さく抑えられた（本発明試料のσ＝０．１０、参照試料のσ＝０．１２）が、本発明のようにＡｌ合金の電気抵抗率低減化を優先適用してＮｉ量の上限を０．５原子％と低く抑えると、合金元素量の減少につれて接触電気抵抗のバラツキもほぼ増加する傾向を示すことが確認された。
【０１００】
Ｎｉと同様の傾向は、他の合金元素（Ａｇ、Ｃｕ、Ｚｎ）を用いたときにも見られた。
【０１０１】
更に、酸化物透明導電膜として前述したＩＴＯの代わりにＩＺＯを用いたこと以外は、上記と同様にして実験を行なった。その結果を表３に示す。
【０１０２】
【表３】
2009010052.tif 000005
【０１０３】
表３に示すように、ＩＺＯを用いたときも、上記と同様の傾向を示す実験結果が得られた。
【図面の簡単な説明】
【０１０４】
【図１】図１は、Ａｌ合金膜と酸化物透明導電膜（ＩＴＯ膜）との間の接続電気抵抗率の測定に用いたケルビンパターン（ＴＥＧパターン）を示す図である。
【図２】図２は、従来の代表的なアモルファスシリコンＴＦＴ基板の構成を示す概略断面説明図である。
【図３】図３は、本発明の第１の実施形態に係るＴＦＴ基板の構成を示す概略断面説明図である。
【図４】図４は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図５】図５は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図６】図６は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図７】図７は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図８】図８は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図９】図９は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１０】図１０は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１１】図１１は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１２】図１２は、本発明の第２の実施形態に係るＴＦＴ基板の構成を示す概略断面説明図である。
【図１３】図１３は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１４】図１４は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１５】図１５は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１６】図１６は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１７】図１７は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１８】図１８は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図１９】図１９は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。
【図２０】図２０は、実施例１において、Ａｌ−０．５原子％Ｎｉ合金を用いて製造した本発明試料と参考試料の接触電気抵抗のガウス分布（正規分布）曲線である。
【図２１】図２１は、アモルファスシリコンＴＦＴ基板が適用される代表的な液晶表示装置の構成を示す概略断面拡大説明図である。
【符号の説明】
【０１０５】
１  ＴＦＴ基板
２  対向基板
３  液晶層
４  薄膜トランジスタ（ＴＦＴ）
５  透明画素電極
６  配線部
７  共通電極
８  カラーフィルタ
９  遮光膜
１０ａ、１０ｂ  偏光板
１１  配向膜
１２  ＴＡＢテープ
１３  ドライバ回路
１４  制御回路
１５  スペーサー
１６  シール材
１７  保護膜
１８  拡散板
１９  プリズムシート
２０  導光板
２１  反射板
２２  バックライト
２３  保持フレーム
２４  プリント基板
２５  走査線
２６  ゲート電極
２７  ゲート絶縁膜
２８  ソース電極
２９  ドレイン電極
３０  保護膜（シリコン窒化膜）
３１  フォトレジスト
３２  コンタクトホール
３３  アモルファスシリコンチャネル膜（活性半導体膜）
３４  信号線（ソース−ドレイン電極配線）
５１、５２、５３  バリアメタル層
５５  ノンドーピング水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）
５６  ｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）
１００  液晶表示装置
【図２０】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2009010052.tif 000011
【図６】
2009010052.tif 000012
【図７】
2009010052.tif 000013
【図８】
2009010052.tif 000014
【図９】
2009010052.tif 000015
【図１０】
2009010052.tif 000016
【図１１】
2009010052.tif 000017
【図１２】
2009010052.tif 000018
【図１３】
2009010052.tif 000019
【図１４】
2009010052.tif 000020
【図１５】
2009010052.tif 000021
【図１６】
2009010052.tif 000022
【図１７】
2009010052.tif 000023
【図１８】
2009010052.tif 000024
【図１９】
2009010052.tif 000025
【図２１】
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