(57)【要約】【課題】例えば、液晶装置等の半導体装置について、製造プロセスを煩雑化させることなく、且つコンタクト抵抗の上昇を低減する。【解決手段】凹部２２１ａ及び２２１ｂは、絶縁膜２１３上にレジスト膜２２２を形成した後、半導体製造プロセスで汎用される回折法或いはハーフトーン法を用いてレジスト膜２２２を部分的に除去することによって形成されている。したがって、レジスト膜２２１は、レジスト膜２２２を部分的に除去することによって形成された凹部２２１ａ及び２２１ｂの底部を構成するレジスト膜２２２の一部を含んで構成されている。凹部２２１ｂの深さｄ２は、凹部２２１ａの深さｄ１より浅い。言い換えれば、凹部２２１ｂの底部の厚みは、凹部２２１ａの底部の厚みより厚くなっている。【選択図】図１
2009027112.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された導電膜及び半導体層の夫々に重なるように前記導電膜及び前記半導体層の夫々の上層側に第１絶縁膜部及び第２絶縁膜部の夫々を形成する第１工程と、
前記第１絶縁膜部及び前記第２絶縁膜部の一方に重なる第１凹部、並びに、前記第１絶縁膜部及び前記第２絶縁膜部のうち前記第１絶縁膜部及び前記第２絶縁膜部をエッチング処理する際の選択比が前記一方より高い他方に重なり、且つ前記第１凹部より深さが浅い第２凹部を有する第１レジスト膜を形成する第２工程と、
前記第１レジスト膜を介して前記第１絶縁膜部及び前記第２絶縁膜部にエッチング処理を施すことによって、前記半導体層が露出する第１穴部、及び前記導電膜が露出する第２穴部を並行して形成する第３工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記他方は、前記一方より厚みが薄いこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記一方は、前記他方と同層に形成された部分を含んでいること
を特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜及び前記半導体層は、前記基板上において互いに異なる層に形成されており、
前記一方は、前記導電膜及び前記半導体層間に延びる層間絶縁膜の一部を含んでいること
を特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
第２工程において、前記第１絶縁膜部及び前記第２絶縁膜部を覆うように一様な膜厚を有する第２レジスト膜を形成した後、前記第２レジスト膜を部分的に除去することによって前記第１凹部及び前記第２凹部を形成すること
を特徴とする請求項１から４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第３工程において、前記第１凹部上からエッチング処理を開始するタイミングと異なるタイミングで前記第２凹部上からエッチング処理を開始すること
を特徴とする請求項１から５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
基板上に形成された導電膜及び半導体層に重なるように前記導電膜及び前記半導体層の夫々の上層側に絶縁膜を形成する第１工程と、
前記導電膜及び前記半導体層の一方に重なる第１凹部、並びに、前記導電膜及び前記半導体層のうちエッチング処理に対する選択比が前記一方より高い他方に重なり、且つ前記第１凹部より深さが浅い第２凹部を有するレジスト膜を形成する第２工程と、
前記レジスト膜を介して前記絶縁膜にエッチング処理を施すことによって、前記半導体層が露出する第１穴部、及び前記導電膜が露出する第２穴部を並行して形成する第３工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
基板と、
前記基板上に形成された導電膜と、
前記導電膜上に形成された第１絶縁膜と、
前記第１絶縁膜上において前記導電膜の一部に重なるように形成された半導体層と、
前記半導体層上に形成された第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、且つ前記半導体層及び前記導電膜を相互に電気的に接続する接続部と
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、互いに異なる層に形成された配線、及びトランジスタ等の半導体素子に電気的に接続された接続部を有する液晶装置等の半導体装置、及びそのような半導体装置を製造可能な半導体装置の製造方法の技術分野に関する。
【背景技術】
【０００２】
この種の半導体装置では、絶縁膜をエッチングすることによって、基板上の異なる層の夫々に形成された半導体層及び導電膜の夫々にコンタクトホール等の電気的接続手段が形成され、基板上に回路部が構成される（例えば、特許文献１参照。）。コンタクトホールを形成する際には、コンタクトホールを形成する際にエッチングされる絶縁膜等の被エッチング膜の材料及び膜厚等の各種条件に応じて、エッチング処理され易さ、言い換えれば、同一条件でエッチング処理を施した際に形成される穴部の深さが相互に異なる。したがって、被エッチング膜を複数の領域に分けてこれら複数の領域毎に互いに異なるエッチング処理を施すことにより所望のサイズ及び深さのコンタクトホールを形成していた。より具体的には、例えば、エッチング処理を施すプロセスウィンドウを分けたり、エッチング処理を複数の段階に分けたりすることによって、所望のコンタクトホールを形成していた。加えて、被エッチング膜の下層側に位置する半導体層及び導電膜相互の選択比の違い、即ち、エッチング処理に対するエッチングされ易さの違いに応じて半導体層及び導電膜がエッチングされないように、上述の領域毎或いは段階的なエッチング処理によって確実に絶縁膜のみに対してエッチング処理が施されていた。
【０００３】
【特許文献１】特開２００３−５７６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、絶縁膜等の被エッチング膜に対して領域毎或いは段階的にエッチング処理を施した場合には、半導体装置の製造プロセスが煩雑化してしまう問題点がある。加えて、例えば、膜厚が異なる絶縁膜を一括でエッチング処理した場合、膜厚が薄い部分に形成されたコンタクトホールには、エッチング処理（即ち、リデポ）によって生じた堆積物が蓄積されてしまうため、当該コンタクトホールを介した電気的接続部における電気抵抗、即ちコンタクト抵抗が上昇してしまう問題点が生じる。
【０００５】
よって、本発明は上記問題点等に鑑みてなされたものであり、例えば、製造プロセスを煩雑化させることなく、且つコンタクト抵抗の上昇を低減可能な半導体装置の製造方法、及び半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の第１の発明に係る半導体装置の製造方法は上記課題を解決するために、基板上に形成された導電膜及び半導体層の夫々に重なるように前記導電膜及び前記半導体層の夫々の上層側に第１絶縁膜部及び第２絶縁膜部の夫々を形成する第１工程と、前記第１絶縁膜部及び前記第２絶縁膜部の一方に重なる第１凹部、並びに、前記第１絶縁膜部及び前記第２絶縁膜部のうち前記第１絶縁膜部及び前記第２絶縁膜部をエッチング処理する際の選択比が前記一方より高い他方に重なり、且つ前記第１凹部より深さが浅い第２凹部を有する第１レジスト膜を形成する第２工程と、前記第１レジスト膜を介して前記第１絶縁膜部及び前記第２絶縁膜部にエッチング処理を施すことによって、前記半導体層が露出する第１穴部、及び前記導電膜が露出する第２穴部を並行して形成する第３工程とを備える。
【０００７】
本発明に係る半導体装置の製造方法によれば、ガラス基板等の基板上には配線等の導電膜、及びトランジスタ素子等の半導体素子の一部を構成する半導体層が形成されている。第１工程では、これら導電膜及び半導体層の夫々に重なるように導電膜及び半導体層の夫々の上層側に第１絶縁膜部及び第２絶縁膜部の夫々を形成する。より具体的には、例えば、第１絶縁膜部が導電膜に重なっていれば、第２絶縁膜部は半導体層に重なっていることになる。これとは逆に、第１絶縁膜部が半導体層に重なっていれば、第２絶縁膜部が半導体層に重なっていることになる。このような第１絶縁膜部及び第２絶縁膜部は、基板上に形成された単一層或いは複数の絶縁膜のうち半導体層及び導電膜の夫々に重なる部分であり、半導体層及び導電膜に重なるように単一或いは複数の絶縁膜を形成することによって形成される。
【０００８】
第２工程では、第１絶縁膜部及び第２絶縁膜部の一方に重なる第１凹部、並びに、第１絶縁膜部及び前記第２絶縁膜部のうち第１絶縁膜部及び第２絶縁膜部をエッチング処理する際の選択比が一方より高い他方に重なり、且つ第１凹部より深さが浅い第２凹部を有する第１レジスト膜を形成する。
【０００９】
第１レジスト膜は、汎用のレジスト材料を用いて第１絶縁膜部及び第２絶縁膜部の夫々の上層側に形成されている。第１絶縁膜部及び第２絶縁膜部は相互にエッチング処理に対捨する選択比が異なっている。ここで、「選択比」とは、絶縁膜部を貫通するように後述する第１穴部或いは第２穴部を形成する形成し易さをいい、第１絶縁膜部及び第２絶縁膜部の夫々を構成する絶縁材料及び膜厚に起因するエッチング処理の容易さをいう。より具体的には、例えば、第１絶縁膜部及び第２絶縁膜部の一方より他方がエッチングされ易い材料で構成されている場合には、他方の選択比は、エッチング処理に対して一方よりエッチングされ易い、即ち選択比は相対的に高くなる。また、第１絶縁膜部及び第２絶縁膜部の一方の膜厚より他方の膜厚が薄い場合には、他方は、一方に比べて同一条件下でエッチング処理され易く、選択比は高いことになる。
【００１０】
本発明では、第１絶縁膜部及び第２絶縁膜部の一方より選択比の高い他方の絶縁膜部に重なる第２凹部の深さを浅く形成しておくことによって、第２凹部の底部を構成する部分の膜厚は、第１凹部の底部を構成する部分の膜厚より厚くなる。
【００１１】
次に、第３工程おいて、第１レジスト膜を介して第１絶縁膜部及び第２絶縁膜部にエッチング処理を施すことによって、半導体層が露出する第１穴部、及び導電膜が露出する第２穴部を並行して形成する。ここで、第２工程において、深さが相互に異なる第１凹部及び第２凹部を有する第１レジスト膜が形成されているので、第１及び第２絶縁膜部の下層側に位置する導電膜及び半導体層の一方及び他方がエッチングされることがない。したがって、エッチング処理により生じた絶縁膜部を除去することによって生じた堆積物が第１穴部及び第２穴部の蓄積されることを低減できる。よって、これら第１穴部及び第２穴部の夫々をコンタクトホールとして導電材料を充填、或いは成膜してなる電気的な接続部と、半導体層及び導電膜とのコンタクト抵抗の上昇を低減できる。
【００１２】
加えて、本発明に係る半導体装置の製造方法によれば、第１穴部及び第２穴部を並行して、或いは同時に形成可能であるため、導電膜及び半導体層の上層側に形成された絶縁膜を領域毎に、或いは段階的にエッチング処理しなくても、エッチング処理によって生じうるコンタクト抵抗の上昇の低減を可能にしつつ、製造プロセスを煩雑化させることもなく、高品位の半導体装置を簡便な製造プロセスで製造できる利点もある。
【００１３】
本発明の第１の発明に係る半導体装置の製造方法の一の態様では、前記他方は、前記一方より厚みが薄くてもよい。
【００１４】
この態様によれば、第１絶縁膜部及び第２絶縁膜部が同種の絶縁材料で構成されていた場合には、第１絶縁膜部及び第２絶縁膜部の一方より膜厚が薄い他方の方がエッチング処理に対する選択比が高いことになる。膜厚等の物理的構造に起因して選択比が異なる場合であっても、第２凹部の深さを第１凹部の深さより浅くしておくことによって、第１穴部及び第２穴部が完成するタイミングを揃えることができる。したがって、第１絶縁膜部及び第２絶縁膜部の他方の下層側に位置する導電膜或いは半導体層がエッチングされることを低減可能である。
【００１５】
本発明の第１の発明に係る半導体装置の製造方法の他の態様では、前記一方は、前記他方と同層に形成された部分を含んでいてもよい。
【００１６】
この態様によれば、第１絶縁膜部及び第２絶縁膜部の一方は、他方と同層に形成された部分を含んでいる分、他方より膜厚が厚くなっている。より具体的には、例えば、半導体層及び導電膜が基板上において相互に異なる層に形成されている場合、半導体層及び導電膜の夫々の上層側には、互いに異なる枚数の絶縁膜が延びていることになる。したがって、第１絶縁膜部及び第２絶縁膜部の夫々の膜厚は相互に異なることになり、エッチング処理に対する選択比が相互に異なる。
【００１７】
よって、この態様によれば、導電膜及び半導体層の夫々の上層側に延びる絶縁膜の枚数の違いに起因して第１絶縁膜部及び第２絶縁膜部の一方が他方より厚い場合でも、第１穴部及び第２穴部が完成するタイミングを揃えることが可能である。
【００１８】
本発明の第１の発明に係る半導体装置の製造方法の他の態様では、前記導電膜及び前記半導体層は、前記基板上において互いに異なる層に形成されており、前記一方は、前記導電膜及び前記半導体層間に延びる層間絶縁膜の一部を含んでいてもよい。
【００１９】
この態様によれば、第１絶縁膜部及び第２絶縁膜部の一方は、前記導電膜及び前記半導体層間に延びる層間絶縁膜の一部を含んでいるため、他方より膜厚が厚くなっている。このようなに膜厚の違いに起因して選択比が相互に異なっている場合であっても、第１穴部及び第２穴部が完成するタイミングを揃えることが可能である。
【００２０】
本発明の第１の発明に係る半導体装置の製造方法の他の態様では、第２工程において、前記第１絶縁膜部及び前記第２絶縁膜部を覆うように一様な膜厚を有する第２レジスト膜を形成した後、前記第２レジスト膜を部分的に除去することによって前記第１凹部及び前記第２凹部を形成してもよい。
【００２１】
この態様によれば、第２工程において、第２レジスト膜をパターニングすることによって、第１凹部及び第２凹部が形成されるように第２レジスト膜を部分的に除去し、第１レジスト膜を形成することが可能である。
【００２２】
本発明の第１の発明に係る半導体装置の製造方法の他の態様では、前記第３工程において、前記第１凹部上からエッチング処理を開始するタイミングと異なるタイミングで前記第２凹部上からエッチング処理を開始してもよい。
【００２３】
この態様によれば、第１凹部及び第２凹部の深さの違い、即ち、第１レジスト膜のうち第１凹部及び第２凹部の夫々の底部を構成する部分の膜厚を相互に異ならせるだけで第１穴部及び第２穴部の夫々を完成させるタイミングを揃えることができるだけでなく、エッチング処理を開始するタイミングを相互に異ならせることによって第１穴部及び第２穴部の夫々を完成させるタイミングを揃えることが可能になり、コンタクト抵抗の上昇を低減可能になる。より具体的には、選択比が高い他方に対するエッチング処理の開始タイミングを一方に対するエッチング処理の開始タイミングより遅らせることによって、第１穴部及び第２穴部の夫々を完成させるタイミングを揃えることが可能になり、半導体層或いは導電膜がエッチングされることを低減できるうえ、エッチング処理によって生じうる堆積物の堆積量を低減できる。
【００２４】
本発明の第２の発明に係る半導体装置の製造方法は上記課題を解決するために、基板上に形成された導電膜及び半導体層に重なるように前記導電膜及び前記半導体層の夫々の上層側に絶縁膜を形成する第１工程と、前記導電膜及び前記半導体層の一方に重なる第１凹部、並びに、前記導電膜及び前記半導体層のうちエッチング処理に対する選択比が前記一方より高い他方に重なり、且つ前記第１凹部より深さが浅い第２凹部を有するレジスト膜を形成する第２工程と、前記レジスト膜を介して前記絶縁膜にエッチング処理を施すことによって、前記半導体層が露出する第１穴部、及び前記導電膜が露出する第２穴部を並行して形成する第３工程とを備える。
【００２５】
本発明の第２の発明に係る半導体装置の製造方法によれば、上述の第１の発明に係る半導体装置の製造方法と異なり、導電膜及び半導体層の選択比、即ちエッチング処理の容易さに応じて、第１凹部及び第２凹部の深さが互いに異なっている。したがって、例えば、半導体層及び導電膜が基板上の同層に形成されていた場合も、これら導電膜及び半導体層のうち選択比が高い他方がエッチングされることを低減することが可能になる。
【００２６】
本発明の第３の発明に係る半導体装置は上記課題を解決するために、基板と、前記基板上に形成された導電膜と、前記導電膜上に形成された第１絶縁膜と、前記第１絶縁膜上において前記導電膜の一部に重なるように形成された半導体層と、前記半導体層上に形成された第２絶縁膜と、前記第１絶縁膜及び前記第２絶縁膜を貫通し、且つ前記半導体層及び前記導電膜を相互に電気的に接続する接続部とを備える。
【００２７】
本発明に係る半導体装置によれば、基板上において、導電膜と、導電膜の上層側に形成された半導体層とが露出する一の穴部に導電材料を充填、或いは成膜することによって、これら半導体層及び導電膜を電気的に接続する接続部が形成されている。本発明に係る半導体装置は、上述の第１の発明に係る半導体装置の製造方法を応用することによって形成可能であり、互いに重なる半導体層及び導電膜を相互に電気的に接続できる。尚、このような構造を有する半導体装置としては、例えば、コンタクト抵抗が低減されることによって高品位の画像表示が可能になる液晶装置等の電気光学装置が挙げられる。
【００２８】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００２９】
以下図面を参照しながら、本発明の第１及び第２の発明に係る半導体装置の製造方法、並びに、第３の発明に係る半導体装置の各実施形態を説明する。
【００３０】
＜第１実施形態＞
先ず、図１及び図２を参照しながら、本発明の第１の発明に係る半導体装置の製造方法の実施形態を説明する。図１及び図２は、本実施形態に係る半導体装置の製造方法の主要な工程を示した工程断面図である。
【００３１】
図１（ａ）に示すように、基板２１０上に順に絶縁膜２１１、半導体層２２３、絶縁膜２１２、導電膜２２４、絶縁膜２１３を形成する。絶縁膜２１２は、半導体層２２３を覆うように形成されており、絶縁膜２１３は、半導体層２２３及び導電膜２２４の夫々に重なるように形成されている。絶縁膜２１２及び２１３のうち半導体層２２３に重なる部分が、本発明の「第１絶縁膜部」の一例である絶縁膜部２３１を構成している。絶縁膜２１３のうち導電膜２２４に重なる部分が、本発明の「第２絶縁膜部」の一例である絶縁膜部２３２を構成している。したがって、本実施形態では、絶縁膜２１２を形成した後、絶縁膜２１３を形成するまでの工程が、本発明の「第１工程」の一例を構成している。
【００３２】
また、本実施形態では、絶縁膜２３１が本発明の「一方」の一例であり、絶縁膜２１３の一部で構成された絶縁膜部２３２が本発明の「他方」の一例である。絶縁膜部２３１の一部は、絶縁膜部２３２を構成する絶縁膜２１３の一部と同層に形成されていることになる。加えて、絶縁膜部２３１は、半導体層２２３及び導電膜２２４間に延びる絶縁膜２１２のうち半導体層２２３に重なる部分を含んでいる。よって、本実施形態では、絶縁膜部２３２の膜厚ｔ２は、絶縁膜部２３１の膜厚ｔ１より薄くなっており、後述するレジスト膜２２１を介することなく同一条件でこれら絶縁膜部にエッチング処理を施した場合には、絶縁膜部２３２を貫通する穴部が、絶縁膜部２３３を貫通する穴部より先に形成されてしまうことになる。即ち、本実施形態では、膜厚の違いに起因して、絶縁膜部２３２に対するエッチング処理の選択比が、絶縁膜部２３１に対するエッチング処理の選択比より大きくなっている。
【００３３】
次に、図１（ｂ）に示すように、本発明の「第１レジスト膜」の一例であるレジスト膜２２１を絶縁膜２１３上に形成する。レジスト膜２２１には、本発明の「第１凹部」の一例である凹部２２１ａ、本発明の「第２凹部」の一例である凹部２２１ｂが形成されている。凹部２２１ａは、絶縁膜部２３１に重なっており、凹部２２１ｂは、絶縁膜部２３１より膜厚が薄い、即ちエッチング処理に対する選択比が高い絶縁膜部２３２に重なっている。
【００３４】
このような凹部２２１ａ及び２２１ｂは、絶縁膜２１３上に、本発明の「第２レジスト膜」の一例であるレジスト膜２２２を形成した後、半導体製造プロセスで汎用される回折法或いはハーフトーン法を用いてレジスト膜２２２を部分的に除去することによって形成されている。したがって、レジスト膜２２１は、レジスト膜２２２を部分的に除去することによって形成された凹部２２１ａ及び２２１ｂの底部を構成するレジスト膜２２２の一部を含んで構成されている。ここで、凹部２２１ｂの深さｄ２は、凹部２２１ａの深さｄ１より浅い。言い換えれば、凹部２２１ｂの底部の厚みは、凹部２２１ａの底部の厚みより厚くなっている。尚、本実施形態では、凹部２２１ａの底部が残るようにレジスト膜２２２が部分的に除去されているが、凹部２２１ａは、レジスト膜２２１を貫通するように形成されていてもよい。即ち、レジスト膜２２１のうち凹部２２１ａの底部を構成する部分が完全に除去されていてもよい。ここでまでの工程が、本発明の「第２工程」の一例を構成している。
【００３５】
次に、図２（ｃ）に示すように、レジスト膜２２１を介して絶縁膜部２３１及び絶縁膜部２３２にエッチング処理を施すことによって、半導体層２２３が露出する、本発明の「第１穴部」の一例である穴部２３３と、導電膜が露出する、本発明の「第２穴部」の一例である穴部２３４を並行して形成する。尚、穴部２３３及び２３４を形成する工程が、本発明の「第３工程」の一例である。穴部２３３及び２３４の夫々は、絶縁膜部２３１及び２３２の夫々を貫通しており、穴部２３３及び２３４の夫々に半導体層２２３及び導電膜２２４の夫々が露出している。
【００３６】
図１（ｂ）に示したように、レジスト膜２２１に形成された凹部２２１ｂの深さｄ２が凹部２２１ａの深さｄ１より浅かったため、凹部２２１ａ及び２２１ｂの夫々の上側から同時にエッチング処理を施した場合でも、穴部２３３及び２３４が同時に絶縁膜部２３１及び２３２の夫々に対して同時に形成される。したがって、穴部２３３が絶縁膜部２３１を貫通するより先に穴部２３４が絶縁膜２３２を貫通することがなく、穴部２３３を形成する際に導電膜２２４がエッチング処理されることがない。したがって、下地となる導電膜２２４が、エッチング処理によって損傷を受けることを低減できる。
【００３７】
尚、凹部２２１ａ及び２２１ｂを介して絶縁膜部２３１及び２３２の夫々をエッチング処理する際には、各凹部を介したエッチング処理を開始するタイミングを相互にずらしてもよい。即ち、凹部２２１ａ及び２２１ｂの深さｄ１及びｄ２の大きさに応じて、或いは絶縁膜部２３１及び２３２の膜厚等に起因する選択比に応じて、エッチング処理を開始するタイミングを各凹部相互でずらすことによって、穴部２３３及び２３４が半導体層２２３及び導電膜２２４に到達するタイミングを揃えることも可能である。より具体的には、例えば、凹部２２１ｂを介して絶縁膜部２３２に施すエッチング処理を開始するタイミングを、凹部２２１ａを介して絶縁膜部２３１に施すエッチング処理を開始するタイミングより遅らせることによって、穴部２３３及び２３４が完成するタイミングを揃えることも可能である。
【００３８】
したがって、半導体層２２３或いは導電膜２２４がエッチングされることを低減できるうえ、半導体層２２３或いは導電膜２２４がエッチングされることによって生じる、或いは絶縁膜部がエッチングされることによって生じうる堆積物の堆積量を低減できる。
【００３９】
次に、図２（ｄ）に示すように、レジスト膜２２１をすべて取り除いた後、穴部２３３及び２３４に導電材料を充填、或いは成膜することによって、半導体層２２３及び導電膜２２４と、これら絶縁膜２１３の上層側とを電気的に接続するための接続部２３５及び２３６を形成する。その後、接続部２３５及び２３６の上層側に所望の積層構造及び配線構造が形成されることによって半導体装置が形成される。
【００４０】
ここで、本実施形態では、穴部２３３及び２３４の形成により、絶縁膜部２３２が除去されることによって生じた堆積物が穴部２３４に蓄積されることが低減されている。したがって、穴部２３３及び２３４の夫々をコンタクトホールとして導電材料を充填、或いは成膜してなる接続部２３５及び２３６と、半導体層２２３及び導電膜２２４とのコンタクト抵抗の上昇を低減できる。
【００４１】
加えて、本実施形態によれば、穴部２３３及び穴部２３４を並行して形成可能であるため、導電膜２２４及び半導体層２２３の上層側に形成された絶縁膜２１３を領域毎に、或いは段階的にエッチング処理しなくても、エッチング処理によって生じうるコンタクト抵抗の上昇の低減できる。加えて、製造プロセスを煩雑化させることもなく、高品位の半導体装置を簡便な製造プロセスで製造できる。
【００４２】
（変形例１）
次に、図３及び図４を参照しながら、本実施形態に係る半導体装置の製造方法の一変形例を説明する。図３及び図４は、本例に係る半導体装置の製造方法の主要な工程を示した工程断面図である。以下では、上述の実施形態と共通する部分に共通の参照符号を付し、詳細な説明を省略する。
【００４３】
図３（ａ）に示すように、半導体層２２５ａ上に順次、絶縁膜２１２、ゲート電極２２５ｇ、導電膜２２６、及び絶縁膜２１３を形成する。ここで、絶縁膜２１３は、例えばＳＯＧ（Spin On Glass）法を用いて膜厚が基板２１０上で一様になるように形成されている。絶縁膜２１１上に形成された半導体層２２５ａは、ソース領域２２５ｓ、チャネル領域２２５ｃ及びドレイン領域２２５ｄを含んでおり、絶縁膜２１２上に形成されたゲート電極２２５ｇと共にトランジスタ素子を構成している。絶縁膜２１２及び２１３のうち半導体層２２５ａの上層側において半導体層２２５ａに重なる部分で構成された絶縁膜部２５１ａ及び２５１ｂの夫々が、本発明の「一方」の一例である。絶縁膜２１３のうちゲート電極２２５ｇと同層に形成された導電膜２２６に重なる部分は、本発明の「他方」の一例である絶縁膜部２５２を構成している。半導体層２２５ａの上層側に順次絶縁膜２１２から絶縁膜２１３までを形成する工程が、本発明の「第１工程」の一例を構成している。
【００４４】
ここで、絶縁膜部２５２の膜厚ｔ４は、絶縁膜部２５１ａ及び２５１ｂの夫々の膜厚ｔ３より薄い。したがって、絶縁膜部２５２に対するエッチング処理の選択比は、絶縁膜部２５１ａ及び２５１ｂより高い。
【００４５】
次に、図３（ｂ）に示すように、絶縁膜２１３上に、レジスト膜２４２を形成した後、レジスト膜２４２をハーフトーン法等の汎用のパターニング法を用いて部分的に除去し、凹部２４１ａ及び２４１ｂ、並びに凹部２４１ｃが形成されたレジスト膜２４１を形成する。尚、凹部２４１ｃの深さｄ４は、凹部２４１ａ及び２４１ｂの夫々の深さｄ３より浅い。即ち、レジスト膜２４１のうち凹部２４１ａ及び２４１ｂの夫々の底部を構成する部分の膜厚より、凹部２４１ｃの底部を構成する部分の膜厚が厚くなっている。ここまでの工程が、本発明の「第２工程」の一例を構成している。
【００４６】
次に、図４（ｃ）に示すように、凹部２４１ａ、２４１ｂ及び２４１ｃを介して、絶縁膜部２５１ａ、２５１ｂ及び２５２にエッチング処理を施し、ソース領域２２５ｓが露出する穴部２５３ａ、ドレイン領域２２５ｄが露出する穴部２５３ｂ、並びに、導電膜２２６が露出する穴部２５４を形成する。本例によれば、凹部２４１ａ、２４１ｂ及び２４１ｃの深さｄ３及びｄ４の大きさに応じて、穴部２５３ａ及び２５３ｂ、並びに２５４が同時に半導体層２２５ａ及び導電膜２２６の夫々に到達するように形成される。ここまでの工程が、本発明の「第３工程」の一例を構成している。
【００４７】
次に、図４（ｄ）に示すように、レジスト膜２４１を除去した後、穴部２５３ａ、２５３ｂ及び２５４に導電材料を充填或いは成膜し、ソース領域２２５ｓ、ドレイン領域２２５ｄ、及び導電膜２２６の夫々を絶縁膜２１３の上層側と電気的に接続する接続部２５５ａ、２５５ｂ及び２５６を形成する。
【００４８】
したがって、本例に係る半導体装置の製造方法によれば、上述した本実施形態に係る半導体装置の製造方法と同様に、絶縁膜部２５１ａ及び２５１ｂ、並びに２５２が除去されることによって生じた堆積物が穴部２５３ａ及び２５３ｂ、並びに穴部２５４に蓄積されることが低減されている。したがって、穴部２５３ａ及び２５３ｂ、並びに２５４の夫々をコンタクトホールとして導電材料を充填、或いは成膜してなる接続部２５５ａ及び２５５ｂ、並びに２５６と、ソース領域２２５ｓ、ドレイン領域２２５ｄ、並びに導電膜２２６とのコンタクト抵抗の上昇を低減できる。
【００４９】
加えて、本例に係る半導体装置の製造方法によれば、穴部２５３ａ及び２５３ｂ、並びに穴部２５４を並行して形成可能であるため、導電膜２２６及び半導体層２２５の上層側に形成された絶縁膜２１３を領域毎に、或いは段階的にエッチング処理しなくても、エッチング処理によって生じうるコンタクト抵抗の上昇の低減できる。加えて、製造プロセスを煩雑化させることもなく、高品位の半導体装置を簡便な製造プロセスで製造できる。
【００５０】
（変形例２）
次に、図５及び図６を参照しながら、本実施形態に係る半導体装置の製造方法の他の変形例を説明する。図５及び図６は、本例に係る半導体装置の製造方法の主要な工程を示した工程断面図である。本例に係る半導体装置の製造方法では、上述した本実施形態に係る半導体装置の製造方法によって製造される半導体装置と異なり、半導体層の下層側に導電膜が形成された半導体装置を製造可能である。
【００５１】
図５（ａ）に示すように、基板２１０上に導電膜２２４ａを形成した後、絶縁膜２１４及び２１１を形成する。その後、絶縁膜２１２に半導体層２２５ａを形成し、絶縁膜２１２、ゲート電極２２５ｇ及び絶縁膜２１３を形成する。ここまでが、本発明の「第１工程」の一例である。ここで、絶縁膜２１４、２１１、２１２及び２１３のうち導電膜２２４ａに重なる部分が、本発明の「一方」の一例である絶縁膜部２７２を構成している。また、絶縁膜２１２及び２１３のうちソース領域２２５ｓ及びドレイン領域２２５ｄの夫々に重なる部分が、本発明の「他方」の一例である絶縁膜部２７１ａ及び２７１ｂの夫々を構成している。本例では、絶縁膜部２７１ａ及び２７１ｂの夫々の膜厚ｔ５は、絶縁膜部２７２の膜厚ｔ６より薄い。したがって、エッチング処理に対する選択比については、絶縁膜部２７２より絶縁膜部２７１ａ及び２７１ｂのほうが高い。
【００５２】
次に、図５（ｂ）に示すように、絶縁膜２１３上に、上述の本実施形態と同様の手順で絶縁膜２６２をパターニングし、凹部２６１ａ及び２６１ｂ、並びに凹部２６１ｃを有するレジスト膜２６１を形成する。尚、凹部２６１ａ及び２６１ｂの夫々の深さｄ５は、凹部２６１ｃの深さｄ６より浅い。即ち、レジスト膜２６１のうち凹部２６１ａ及び２６１ｂの夫々の底部を構成する部分の膜厚より、凹部２６１ｃの底部を構成する部分の膜厚が厚くなっている。ここまでの工程が、本発明の「第２工程」の一例である。
【００５３】
次に、図６（ｃ）に示すように、凹部２６１ａ、２６１ｂ及び２６１ｃを介して、絶縁膜部２７１ａ、２７１ｂ及び２７２にエッチング処理を施し、ソース領域２２５ｓが露出する穴部２７３ａ、ドレイン領域２２５ｄが露出する穴部２７３ｂ、並びに、導電膜２２４ａが露出する穴部２７４を形成する。本例によれば、凹部２６１ａ、２６１ｂ及び２６１ｃの深さｄ５及びｄ６の大きさに応じて、穴部２７３ａ及び２７３ｂ、並びに２７４が同時に半導体層２２５ａ及び導電膜２２４ａの夫々に到達するように形成される。ここまでの工程が、本発明の「第３工程」の一例を構成している。
【００５４】
次に、図６（ｄ）に示すように、レジスト膜２６１を除去した後、穴部２７３ａ、２７３ｂ及び２７４に導電材料を充填或いは成膜し、ソース領域２２５ｓ、ドレイン領域２２５ｄ、及び導電膜２２４ａの夫々を絶縁膜２１３の上層側と電気的に接続する接続部２７５ａ、２７５ｂ及び２７６を形成する。
【００５５】
したがって、本例に係る半導体装置の製造方法によれば、半導体層２２５ａの下層側に導電膜２２４ａが形成されている場合でも、ソース領域２２５ｓ、ドレイン領域２２５ｄ、並びに導電膜２２４ａと、接続部２７５ａ、２７５ｂ及び２７６とのコンタクト抵抗の上昇を低減できる。加えて、本例に係る半導体装置の製造方法によれば、絶縁膜２１３を領域毎に、或いは段階的にエッチング処理しなくても、エッチング処理によって生じうるコンタクト抵抗の上昇の低減しつつ、製造プロセスを煩雑化させることもない。
【００５６】
＜第２実施形態＞
次に、図７及び図８を参照しながら、本発明の第２の発明に係る半導体装置の製造方法の実施形態を説明する。図７及び図８は、本実施形態に係る半導体装置の製造方法の主要な工程を示した工程断面図である。
【００５７】
図７（ａ）に示すように、絶縁膜２１１上に形成された半導体層２２３ａ及び導電膜２２４ｂに重なるように絶縁膜２１２及び２１３を形成する。ここまでが、本発明の「第１工程」の一例を構成する。ここで、半導体層２２３ａ及び導電膜２２４ｂの夫々を構成する材料が互いに異なるため、半導体層２２３ａ及び導電膜２２４ｂの夫々のエッチング処理に対する選択比は相互に異なっている。本実施形態では、例えば、導電膜２２４ｂの選択比は、半導体層２２３ａの選択比より高い。即ち、導電膜２２４ｂは、半導体層２２３ａよりエッチングされ易くなっている。したがって、半導体層２２３ａ及び導電膜２２４ｂの夫々の上層側に延びる絶縁膜２１２及び２１３を介してエッチング処理を施した場合、半導体層２２３ａ及び導電膜２２４ｂが露出した後、導電膜２２４ｂが半導体層２２３ａより余計にエッチングされてしまう恐れがある。導電膜２２４ｂが余計にエッチングされた場合、後の工程で導電膜２２４ｂに電気的に接続される接続部と、導電膜２２４ｂとの間のコンタクト抵抗が上昇してしまう問題が生じる。そこで、以下で説明するレジスト膜２２１を介してエッチング処理を施すことによって、半導体層２２３ａ及び導電膜２２４ｂの夫々の上側に穴部を並行して形成し、コンタクト抵抗の上昇を低減する。
【００５８】
次に、図７（ｂ）に示すように、絶縁膜２１３上にレジスト膜２８２を形成した後、レジスト膜２８２にパターニング処理を施すことによって凹部２８１ａ及び２８１ｂを有するレジスト膜２８１を形成する。凹部２８１ａは、半導体層２２３ａに重なっており、凹部２８１ｂは導電膜２２４ｂに重なっている。加えて、凹部２８１ｂの深さｄ８は、凹部２８１ａの深さｄ７より浅い。レジスト膜２８１のうち凹部２８１ｂの底部に相当する部分の膜厚は、凹部２８１ａの底部に相当する部分の膜厚より厚くなっている。即ち、エッチング処理に対する選択比が半導体層２３ａより高い導電膜２２４ｂに重なる凹部２８１ｂの底部の膜厚が厚くなっており、その分レジスト膜２８１を介して絶縁膜２１３に対してエッチング処理を施した場合でも、導電膜２２４ｂがエッチング処理されることを低減できる。ここまでが、本発明の「第２工程」の一例を構成している。
【００５９】
次に、図８（ｃ）に示すように、レジスト膜２８１上から絶縁膜２１３にエッチング処理を施すことによって、穴部２９３及び２９４を並行して形成する。ここで、既に説明したように、凹部２８１ａ及び２８１ｂの深さが相互に異なっているため、エッチング処理によって絶縁膜２１３に形成される穴部２９３及び２９４を同時に形成できる。ここまでが、本発明の「第３工程」の一例を構成する。図８（ｃ）に示すように、穴部２９３及び２９４が形成された状態でエッチング処理を停止することによって、半導体層２２３ａ及び導電膜２２４ｂの夫々の上層側に互いに等しい膜厚で絶縁膜２１２及び２１３が形成される場合でも、半導体層２２３ａ及び導電膜２２４ｂの夫々がエッチング処理されることを低減できる。
【００６０】
よって、本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、コンタクト抵抗の低減、及び製造プロセスの簡略化が可能になる。
【００６１】
＜第３実施形態＞
次に、図９乃至図１４を参照しながら、上述の第１実施形態に係る半導体装置の製造方法を応用して製造可能な半導体装置の一例である液晶装置、及びその製造方法を説明する。
【００６２】
＜３−１：液晶装置＞
先ず、図９及び図１０を参照しながら、本実施形態に係る液晶装置１の全体構成を説明する。図９は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た液晶装置１の平面図であり、図１０は、図９のＸ−Ｘ´断面図である。本実施形態に係る液晶装置１は、駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式で駆動される。
【００６３】
図９及び図１０において、液晶装置１では、本発明の「基板」の一例であるＴＦＴアレイ基板１０と、対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０及び対向基板２０間に液晶層５０が封入されており、ＴＦＴアレイ基板１０及び対向基板２０は、複数の画素部が設けられる表示領域たる画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【００６４】
シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。
【００６５】
シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。尚、画像表示領域１０ａの周辺に位置する周辺領域が存在する。言い換えれば、本実施形態においては特に、ＴＦＴアレイ基板１０の中心から見て、この額縁遮光膜５３より以遠が周辺領域として規定されている。
【００６６】
周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。走査線駆動回路１０４は、この一辺に隣接する２辺に沿い、且つ、額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、額縁遮光膜５３に覆われるようにして複数の配線１０５が設けられている。
【００６７】
ＴＦＴアレイ基板１０上の周辺領域には、タッチパネル機能を確保するために画素部に設けられた光センサを含むセンサ部を制御するためのセンサ制御回路部２０１が形成されている。外部回路接続端子１０２は、外部回路及び液晶装置１を電気的に接続する接続手段の一例であるフレキシブル基板２００に設けられた接続端子に接続されている。液晶装置１が有するバックライトは、ＦＰＣ２００に搭載されたＩＣ回路等から構成されるバックライト制御回路２０２によって制御される。尚、センサ制御回路部２０１及びバックライト制御回路２０２の夫々は、液晶装置１に内蔵されていてもよいし、液晶装置１の外部に形成されていてもよい。
【００６８】
対向基板２０の４つのコーナー部には、両基板間の上下導通端子として機能する上下導通材１０６が配置されている。他方、ＴＦＴアレイ基板１０にはこれらのコーナー部に対向する領域において上下導通端子が設けられている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
【００６９】
図１０において、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３、更には最上層部分に配向膜が形成されている。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。液晶装置１によって表示される画像は、対向基板２０の両面のうち液晶層５０に面しない側の表示面２０ｓに表示される。尚、本実施形態では、説明の便宜上、偏光板及びカラーフィルタの図示を省略しているが、対向基板２０上に偏光板及びカラーフィルタが配置されている場合には、図中において、液晶装置１の最上面が表示面になる。
【００７０】
液晶装置１は、図中ＴＦＴアレイ基板１０の下側に配置されたバックライト２０６を備えている。バックライト２０６は、表示面２０ｓの裏面側に配置されている。バックライト２０６は、発光ダイオードの一例である点状光源の半導体発光素子が平面的に配列されることによって構成されている。バックライト２０６は、有機ＥＬ素子等の発光ダイオードを含んで構成されていてもよい。また、導光体により側面に配置された光源からの光を面状に発光させるサイドライト方式のバックライトが用いられてもよい。
【００７１】
尚、図９及び図１０に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等の駆動回路に加えて、画像信号線上の画像信号をサンプリングしてデータ線に供給するサンプリング回路、複数のデータ線に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【００７２】
次に、図１１を参照しながら、液晶装置１の回路構成を説明する。図１１は、液晶装置１の画像表示領域１０ａを構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【００７３】
図１１において、液晶装置１の画像表示領域１０ａを構成するマトリクス状に形成された複数の画素部７２を備えている。画素部７２は、画素電極９ａ、ＴＦＴ３０、及び液晶素子５０ａを備えている。ＴＦＴ３０は、画素電極９ａに電気的に接続されており、液晶装置１の動作時に画素電極９ａをスイッチング制御する。画像信号が供給されるデータ線６ａは、ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００７４】
ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、液晶装置１は、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、・・・、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、・・・、Ｓｎが所定のタイミングで書き込まれる。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、対向基板に形成された対向電極との間で一定期間保持される。
【００７５】
液晶層５０に含まれる液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各サブ画素部の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各サブ画素部の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置１からは画像信号に応じたコントラストをもつ光が出射される。蓄積容量７０は、画像信号がリークすることを防ぐために、画素電極９ａと対向電極との間に形成される液晶素子５０ａと並列に付加されている。
【００７６】
次に、図１２を参照しながら、液晶装置１の具体的な構成を説明する。図１２は、液晶装置１の画素部の構造の一部を示した断面図である。
【００７７】
図１２において、液晶装置１は、ＴＦＴアレイ基板１０、導電膜３０４、本発明の「第１絶縁膜」の一例を構成する絶縁膜４１及び４２、本発明の「半導体層」の一例である半導体層１ａを含むＴＦＴ３０、本発明の「第２絶縁膜」の一例を構成する絶縁膜４３及び４４、接続部８１及び８２を有している。
【００７８】
半導体層１ａは、ソース領域１ｄ、チャネル領域１ａ´、ドレイン領域１ｅ、ＬＤＤ（Lightly Doped Dorain）領域１ｂ及び１ｃを有している。したがって、ＴＦＴ３０は、ＬＤＤ構造を有している。絶縁膜４３及び４４を貫通する接続部８１は、ソース領域１ｄに電気的に接続されており、ＴＦＴ３０の上層側に形成されたデータ線等の配線部及びＴＦＴ３０を電気的に接続している。導電膜３０４は、半導体層１ａに重なっており、半導体層１ａの下層側に位置する配線部の一部を構成している。接続部８２は、絶縁膜４４、４３、４２、及び４１を貫通しており、ドレイン領域１ｅ及び導電膜３０４を相互に電気的に接続している。また、画像信号に応じ電位を画素電極９ａに供給可能なように、接続部８２は、画素電極９ａに電気的に接続されている。
【００７９】
接続部８１及び８２は、第１実施形態に係る半導体装置の製造方法を応用することによって並行して形成された穴部に導電材料を充填或いは成膜することによって形成されており、第１実施形態で説明したように工程の煩雑化を招くことなく形成され、且つコンタクト抵抗の上昇も低減されている。したがって、液晶装置１は、コンタクト抵抗が低減されていることにより、高品位の画像を表示可能である。
【００８０】
＜３−２：液晶装置の製造方法＞
次に、図１３及び図１４を参照しながら、上述の第１実施形態に係る半導体装置の製造方法を応用した液晶装置１の製造方法を詳細に説明する。図１３及び図１４は、本実施形態に係る液晶装置１の製造方法の主要な工程を示した工程断面図である。
【００８１】
図１３（ａ）に示すように、ＴＦＴアレイ基板１０上に順次、導電膜３０４、絶縁膜４１及び４２、半導体層１ａ、絶縁膜４３ゲート電極３ａ１、絶縁膜４４を形成する。
【００８２】
次に、図１３（ｂ）に示すように、絶縁膜４４上にレジスト膜３６２に形成した後、汎用のパターニング法を用いて凹部３６１ａ及び３６１ｂが形成されたレジスト膜３６１を形成する。ここで、凹部３６１ａは、絶縁膜４３及び４４のうちソース領域１ｄに重なる部分で構成された絶縁膜部３７１ａに重なっている。凹部３６１ｂは、絶縁膜４１、４２、４３、及び４４のうち接続部８２を形成すべき領域に重なる絶縁膜部３７１ｂに重なっている。絶縁膜部３７１ａの膜厚ｔ９は、絶縁膜部３７１ｂの膜厚ｔ１０より薄い。したがって、エッチング処理に対する選択比は、絶縁膜部３７１ｂより絶縁膜部３７１ａのほうが高い。したがって、凹部３６１ａの深さｄ９は、凹部３６１ｂの深さｄ１０より浅くなっており、レジスト膜３６１を介して絶縁膜部３７１ａ及び３７１ｂに同時にエッチング処理を施した場合でも、後述する穴部８１ａ及び８２ａが同時に形成可能である。
【００８３】
次に、図１４（ｃ）に示すように、レジスト膜３６１を介して絶縁膜部３７１ａ及び３７１ｂの夫々にエッチング処理を施すことによって、ソース領域１ｄ及び導電膜３０４の夫々が露出する穴部８１ａ及び８２ａを形成する。ここで、図１３（ｂ）で説明したように、エッチング処理に対する選択比に応じて凹部３６１ａ及び３６１ｂの夫々の深さが設定されているため、絶縁膜部３７１ａ及び３７１ｂに同時にエッチング処理を施しても穴部８１ａ及び８２ａが同時に形成される。したがって、エッチング処理の選択比の相違に応じて、半導体層１ａがエッチングされることを低減でき、半導体層１ａがエッチング処理によって受ける損傷を低減できる。加えて、穴部８１ａ及び８２ａを同時に形成できるため、液晶装置１の製造プロセスが煩雑化することを低減できる。
【００８４】
次に、図１４（ｄ）に示すように、穴部８１ａ及び８２ａの夫々に導電材料を充填、或いは成膜することによって接続部８１及び８２を形成する。このような半導体装置の製造方法によれば、シリコン等で構成された半導体層１ａの下層側に形成された導電膜３０４と、半導体層１ａとを相互に電気的に接続することが可能である。
【００８５】
したがって、本実施形に係る液晶装置によれば、互いに異なる層に形成された半導体層及び導電膜を簡便な製造プロセスによって相互に電気的に接続でき、且つコンタクト抵抗も低減可能になっている。よって、本実施形態に係る液晶装置によれば、コンタクト抵抗の低減により高品位の画像を表示可能である。
【００８６】
＜電子機器＞
次に、図１５及び図１６を参照しながら、上述した液晶装置１を具備してなる電子機器の実施形態を説明する。
【００８７】
図１５は、上述した液晶装置が適用されたモバイル型のパーソナルコンピュータの斜視図である。図１５において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、上述した液晶装置を含んでなる液晶表示ユニット１２０６とから構成されている。液晶表示ユニット１２０６は、液晶パネル１００５の背面にバックライトを付加することにより構成されており、高品位の画像表示が可能である。
【００８８】
次に、上述した液晶装置１を携帯電話に適用した例について説明する。図１６は、電子機器の一例である携帯電話の斜視図である。図１６において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の表示形式を採用し、且つ上述した液晶装置と同様の構成を有する液晶装置１００５を備えている。したがって、携帯電話１３００によれば、高品位の画像表示が可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の発明の実施形態に係る半導体装置の製造方法の主要な工程を示した工程断面図（その１）である。
【図２】本発明の第１の発明の実施形態に係る半導体装置の製造方法の主要な工程を示した工程断面図（その２）である。
【図３】本発明の第１の発明の実施形態に係る半導体装置の製造方法の一の変形例における主要な工程を示した工程断面図（その１）である。
【図４】本発明の第１の発明の実施形態に係る半導体装置の製造方法の一の変形例における主要な工程を示した工程断面図（その２）である。
【図５】本発明の第１の発明の実施形態に係る半導体装置の製造方法の他の変形例における主要な工程を示した工程断面図（その１）である。
【図６】本発明の第１の発明の実施形態に係る半導体装置の製造方法の他の変形例における主要な工程を示した工程断面図（その２）である。
【図７】本発明の第２の発明の実施形態に係る半導体装置の製造方法の主要な工程を示した工程断面図（その１）である。
【図８】本発明の第２の発明の実施形態に係る半導体装置の製造方法の主要な工程を示した工程断面図（その２）である。
【図９】本発明の第３の発明の実施形態に係る半導体装置の一例である液晶装置の平面図である。
【図１０】図９のＸ−Ｘ´断面図である。
【図１１】本発明の第３の発明の実施形態に係る半導体装置の一例である液晶装置の等価回路部である。
【図１２】本発明の第３の発明の実施形態に係る半導体装置の一例である液晶装置の画素部の構造の一部を示した断面図である。
【図１３】本発明の第３の発明の実施形態に係る半導体装置の一例である液晶装置を製造するための液晶装置の製造方法の主要な工程を示した工程断面図（その１）である。
【図１４】本発明の第３の発明の実施形態に係る半導体装置の一例である液晶装置を製造するための液晶装置の製造方法の主要な工程を示した工程断面図（その２）である。
【図１５】液晶装置を搭載した電子機器の一例の斜視図である。
【図１６】液晶装置を搭載した電子機器の他の例の斜視図である。
【符号の説明】
【００９０】
１・・・液晶装置、１０・・・ＴＦＴアレイ基板、４１，４２，４３，４４，２１１，２１２，２１３・・・絶縁膜、２２１ａ，２２１ｂ，２４１ａ，２４１ｂ，２６１ａ，２６１ｂ，２８１ａ，２８１ｂ，３６１ａ，３６１ｂ・・・凹部、２２１，２２２，２４１，２４２，２６１，２６２，２８１，２８２，３６１，３６２・・・レジスト膜、１ａ，２２３，２２３ａ，２２５ａ・・・半導体層、２２４，２２４ａ，２２４ｂ，２２６，３０４・・・導電膜、２３３，２３４，２５３ａ，２５３ｂ，２５４，２７３ａ，２７３ｂ，２７４，２９３，２９４・・・穴部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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