(57)【要約】【課題】本発明は、前段ＩＣのアナログ信号を後段ＩＣでデジタル信号に変換するに際してＩＣ間の信号ライン数やピン数を削減することが可能な信号処理装置、及び、これを用いたメディア駆動装置を提供することを目的とする。【解決手段】本発明に係る信号処理装置は、アナログ信号を取り扱う第１の半導体装置２と、デジタル信号を取り扱う第２の半導体装置３と、を有して成り、第１の半導体装置２は、第２の半導体装置３から入力される制御信号ＭＰＸＳＥＬ０〜３に基づいて複数のアナログ信号を時分割で順次出力する時分割回路（セレクタ２１、デコーダ２２）を有して成り、第２の半導体装置３は、第１の半導体装置２から時分割で順次入力されるアナログ信号をデジタル信号に順次変換するアナログ／デジタル変換回路３１と、時分割回路の制御信号ＭＰＸＳＥＬ０〜３を生成する制御回路３２と、を有して成る構成とされている。【選択図】図１
2009271646.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を取り扱う第１の半導体装置と、デジタル信号を取り扱う第２の半導体装置と、を有して成る信号処理装置であって、
第１の半導体装置は、第２の半導体装置から入力される制御信号に基づいて複数のアナログ信号を時分割で順次出力する時分割回路を有して成り、
第２の半導体装置は、第１の半導体装置から時分割で順次入力されるアナログ信号をデジタル信号に順次変換するアナログ／デジタル変換回路と、前記時分割回路の制御信号を生成する制御回路と、を有して成ることを特徴とする信号処理装置。
【請求項２】
前記時分割回路は、所定の切換信号に基づいて最大２n本（ただしｎ≧１）のアナログ信号のいずれか一を選択出力する第１セレクタと、第２の半導体装置から入力されるｎビットの制御信号から前記切換信号を生成するデコーダと、を有して成ることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
第２の半導体装置は、第１の半導体装置から時分割で順次入力されるアナログ信号と、その他から入力されるアナログ信号のいずれか一を前記アナログ／デジタル変換回路に選択出力する第２セレクタを有して成ることを特徴とする請求項２に記載の信号処理装置。
【請求項４】
メディアとの間で情報の記録または再生を行うヘッドと、請求項１〜請求項３のいずれかに記載の信号処理装置と、を有して成るメディア駆動装置であって、
第１の半導体装置は、前記ヘッドで得られる諸信号から前記複数のアナログ信号を生成し、これを第２の半導体装置に時分割で順次出力する手段であり、
第２の半導体装置は、第１の半導体装置から時分割で順次入力されるアナログ信号をデジタル信号に順次変換し、これに基づいて前記ヘッドや前記メディアの駆動制御を行う手段であることを特徴とするメディア駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置、及び、これを用いたメディア駆動装置に関するものである。
【背景技術】
【０００２】
図３は、信号処理装置の一従来例を示すブロック図である。図３に示す従来の信号処理装置は、アナログ信号を取り扱うアナログＩＣと、デジタル信号を取り扱うデジタルＩＣと、を有して成り、アナログＩＣからデジタルＩＣに対して複数のアナログ信号をパラレルで受け渡し、これをアナログ／デジタル変換回路で順次デジタル信号に変換する構成とされていた。
【０００３】
なお、上記に関連する従来技術としては、特許文献１〜３などを挙げることができる。
【特許文献１】特開平１１−０４１０９８号公報
【特許文献２】特開平０４−２０７７１６号公報
【特許文献３】特開平０５−３１４２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の信号処理装置では、前段のアナログＩＣから後段のデジタルＩＣに対して出力されるアナログ信号の本数が多くなると、両ＩＣ間の信号ライン数やＩＣのピン数が増大して、装置規模の拡大やコストアップを招くという課題があった。
【０００５】
本発明は、上記の問題点に鑑み、前段ＩＣのアナログ信号を後段ＩＣでデジタル信号に変換するに際してＩＣ間の信号ライン数やピン数を削減することが可能な信号処理装置、及び、これを用いたメディア駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る信号処理装置は、アナログ信号を取り扱う第１の半導体装置と、デジタル信号を取り扱う第２の半導体装置と、を有して成る信号処理装置であって、第１の半導体装置は、第２の半導体装置から入力される制御信号に基づいて複数のアナログ信号を時分割で順次出力する時分割回路を有して成り、第２の半導体装置は、第１の半導体装置から時分割で順次入力されるアナログ信号をデジタル信号に順次変換するアナログ／デジタル変換回路と、前記時分割回路の制御信号を生成する制御回路と、を有して成る構成（第１の構成）とされている。
【０００７】
なお、上記第１の構成から成る信号処理装置において、前記時分割回路は、所定の切換信号に基づいて最大２n本（ただしｎ≧１）のアナログ信号のいずれか一を選択出力する第１セレクタと、第２の半導体装置から入力されるｎビットの制御信号から前記切換信号を生成するデコーダと、を有して成る構成（第２の構成）にするとよい。
【０００８】
また、上記第２の構成から成る信号処理装置において、第２の半導体装置は、第１の半導体装置から時分割で順次入力されるアナログ信号と、その他から入力されるアナログ信号のいずれか一を前記アナログ／デジタル変換回路に選択出力する第２セレクタを有して成る構成（第３の構成）にするとよい。
【０００９】
また、本発明に係るメディア駆動装置は、メディアとの間で情報の記録または再生を行うヘッドと、上記第１〜第３いずれかの構成から成る信号処理装置と、を有して成るメディア駆動装置であって、第１の半導体装置は、前記ヘッドで得られる諸信号から前記複数のアナログ信号を生成し、これを第２の半導体装置に時分割で順次出力する手段であり、第２の半導体装置は、第１の半導体装置から時分割で順次入力されるアナログ信号をデジタル信号に順次変換し、これに基づいて前記ヘッドや前記メディアの駆動制御を行う手段である構成（第４の構成）とされている。
【発明の効果】
【００１０】
本発明に係る信号処理装置、及び、これを用いたメディア駆動装置であれば、前段ＩＣのアナログ信号を後段ＩＣでデジタル信号に変換するに際してＩＣ間の信号ライン数やピン数を削減することが可能となる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明に係る信号処理装置を備えた光ディスク駆動装置の一実施形態を示すブロック図である。図１に示すように、本実施形態の光ディスク駆動装置は、ピックアップ１と、アナログＩＣ２と、デジタルＩＣ３と、を有して成る。なお、図１には描写されていないが、本実施形態の光ディスク駆動装置は、上記構成要素のほかにも、光ピックアップ１を光ディスクＤの半径方向に駆動するスレッドモータや、光ディスクＤを回転駆動するスピンドルモータなど、種々の構成要素を有して成る。ただし、それらの構成要素については、本発明に直接関連するものではないため、詳細な説明は割愛する。
【００１２】
ピックアップ１は、発光素子（レーザダイオード）、受光素子（フォトダイオード）、レンズアレイ（対物レンズやビームスプリッタ）、各種サーボ（トラッキングサーボやフォーカスサーボ）などを有して成り、光ディスクＤの記録面に光ビームを照射することによって、光ディスクＤとの間で情報の記録または再生を行う手段（ヘッド）である。
【００１３】
なお、図１の例では、３ビーム法及びＤＰＤ［Differential Phase Detection］法を採用したピックアップ１が描写されており、ピックアップ１による光ディスクＤへのアクセス時には、ピックアップ１の発光素子から光ディスクＤの記録面に対してメインビーム１本とサブビーム２本が照射される。これにより、光ディスクＤの記録面には、１つのメインスポットと、２つのサブスポット（第１サブスポット、第２サブスポット）が形成される。一方、光ディスクＤの記録面から戻ってくる反射光は、ビーム照射時とは逆の光路を辿り、ピックアップ１の受光素子（メインスポットの反射光を検出するメインディテクタと、第１、第２サブスポットの反射光を各々検出する第１、第２サブディテクタ）に入力される。なお、メインディテクタは、その受光面が４つに分割されており、第１、第２サブディテクタは、各々の受光面が２つに分割されている。従って、ピックアップ１では、８系統の受光信号ＳＡ〜ＳＨが生成される。
【００１４】
アナログＩＣ２は、ピックアップ１で得られる受光信号ＳＡ〜ＳＨなどのアナログ信号を取り扱う第１の半導体装置（ＲＦチップ）であり、セレクタ２１と、デコーダ２２と、を有して成る。
【００１５】
セレクタ２１は、デコーダ２２から入力される切換信号ＭＰＸＳＥＬに基づいて、最大１６（＝２4）本のアナログ信号（図１の例では、ＭＰＸ、ＤＰＤ、ＰＫＲＦ、ＧＳＡ〜ＧＳＨ、ＡＵＸ０〜ＡＵＸ３、及び、空き信号の１６チャンネル（ＣＨ０〜ＣＨ１５））のいずれか一を時分割で順次選択し、これをアナログ信号ＭＰＸＯＵＴとしてデジタルＩＣ３に出力する手段である。
【００１６】
デコーダ２２は、デジタルＩＣ３から入力される４ビットの制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３から切換信号ＭＰＸＳＥＬを生成する手段である。
【００１７】
すなわち、アナログＩＣ２において、セレクタ２１とデコーダ２２は、デジタルＩＣ３から入力される制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３に基づいて複数のアナログ信号（ＭＰＸ、ＤＰＤ、ＰＫＲＦ、ＧＳＡ〜ＧＳＨ、ＡＵＸ０〜ＡＵＸ３、及び、空き信号）を時分割で順次出力する時分割回路を形成している。
【００１８】
上記複数のアナログ信号について簡単に説明する。ＭＰＸは、アナログＩＣ２の内部で取り扱われる複数の内部信号（不図示）の中から択一された信号である。ＤＰＤは、ピックアップ１の受光信号ＳＡ〜ＳＨに所定の演算処理を施して得られる信号である。ＰＫＲＦは、ピックアップ１の受光信号ＳＡ〜ＳＤを合計したサム信号（メイン信号）の振幅レベルをサンプルホールドして得られる信号である。このように、ＤＰＤとＰＫＲＦについては、デジタルＩＣ３でのデジタル処理によって生成することが困難であるため、アナログＩＣ２でのアナログ処理により生成される。ＧＳＡ〜ＧＳＨは、それぞれピックアップ１の受光信号ＳＡ〜ＳＨに所定の前処理（バッファ処理、ゲイン調整処理、オフセット調整処理など）を施して得られる信号である。ＡＵＸ０〜ＡＵＸ３は、それぞれアナログＩＣ２に外部入力される信号（温度センサやショックセンサなどのモニタ信号）である。
【００１９】
デジタルＩＣ３は、アナログＩＣ２から時分割で順次入力されるアナログ信号ＭＰＸＯＵＴをデジタル信号（出力信号ＶＯＵＴ）に順次変換し、これに基づいてピックアップ１や光ディスクＤの駆動制御（トラッキングエラー処理やフォーカスエラー処理を含む）を行う第２の半導体装置（メインチップ）であり、アナログ／デジタル変換回路３１と、制御回路３２と、セレクタ３３と、を有して成る。
【００２０】
アナログ／デジタル変換回路３１は、セレクタ３３から時分割で順次入力されるアナログ信号をデジタル信号に順次変換する逐次比較型のアナログ／デジタル変換回路であり、サンプル／ホールド部３１１と、デジタル／アナログ変換部３１２と、比較部３１３と、を有して成る。
【００２１】
サンプル／ホールド部３１１は、制御回路３２から入力されるサンプル／ホールド制御信号ＩＮＳに基づいて、セレクタ３３から入力されるアナログ信号のサンプル／ホールドを行い、これを入力電圧信号Ｖｘとして比較部３１３に出力する手段である。
【００２２】
デジタル／アナログ変換部３１２は、制御回路３２から入力される１０ビットのデジタル基準信号ＤＡＤＡＴをアナログ信号に変換し、これを基準電圧信号Ｖｙとして比較部３１３に出力する手段である。
【００２３】
比較部３１３は、入力電圧信号Ｖｘと基準電圧信号Ｖｙのいずれが高いかを比較し、その結果を比較信号ＢＢとして制御回路３２に出力する手段である。
【００２４】
制御回路３２は、クロック信号ＡＤＣＬＫ及びスタート信号ＳＭＰＬに基づいて、制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３、切換信号ＡＤＣＴＲ、サンプル／ホールド制御信号ＩＮＳ、及び、ラッチ信号ＬＡＴ（ａ０〜ａ１５、ｂ、ｃ、ｄ、ｅ）を生成するとともに、比較信号ＢＢに基づいてデジタル基準信号ＤＡＤＡＴの切換制御を行う手段である。また、制御回路３２は、その内部に図示しない１０桁の逐次近似レジスタ（以下では、ＳＡＲ［Successive Approximation Registor］）を有して成り、１０回の逐次比較毎に入力される比較信号ＢＢの論理値をＳＡＲの各桁に順次格納していくことで、１０ビットの出力信号ＶＯＵＴを生成し、これを不図示のサーボＤＳＰ［Digital Signal Processor］に出力する手段である。
【００２５】
上記した逐次比較型のアナログ／デジタル変換回路３１の動作について、具体的に説明する。なお、入力電圧信号Ｖｘは、０〜３．３［Ｖ］の電圧値を取り得るものであり、以下では、入力電圧Ｖｘが２［Ｖ］である場合を例示して説明する。一方、基準電圧信号Ｖｙは、先述したように、１０ビットのデジタル基準信号ＤＡＤＡＴをアナログ変換することで得られるものであり、約０．００３（＝３．３／２10）［Ｖ］の分解能を持って、０〜３．３［Ｖ］の電圧範囲で切換制御される。
【００２６】
逐次比較動作の開始に際して、制御回路３２は、まずデジタル基準信号ＤＡＤＡＴの最上位ビット（ＭＳＢ［Most Significant Bit］）のみを「１」とし、その余の下位ビットを全て「０」とする。すなわち、デジタル／アナログ変換部３１２には、デジタル基準信号ＤＡＤＡＴとして、(1000000000)2が入力される。このようなデジタル基準信号ＤＡＤＡＴをアナログ変換することにより、基準電圧信号Ｖｙの電圧値は、これが取り得る電圧範囲の中央値（約１．６５［Ｖ］）に設定される。
【００２７】
比較部３１３は、入力電圧信号Ｖｘ（＝２［Ｖ］）と基準電圧信号Ｖｙ（＝約１．６５［Ｖ］）のいずれが高いかを比較し、その結果を比較信号ＢＢとして制御回路３２に出力する。上記の例では、入力電圧信号Ｖｘが基準電圧信号Ｖｙよりも高いため、比較部３１３は、論理値「１」の比較信号ＢＢを出力する。このような比較信号ＢＢの入力を受けた制御回路３２は、論理値「１」をＳＡＲの最上位桁（１０ビット目）に格納する。
【００２８】
次に、制御回路３２は、入力電圧信号Ｖｘが基準電圧信号Ｖｙよりも高いという認識の下、デジタル基準信号ＤＡＤＡＴの最上位ビットを「１」に維持した上で、一桁下位のビットを「１」とし、その余の下位ビットを全て「０」とする。すなわち、デジタル／アナログ変換部３１２には、デジタル基準信号ＤＡＤＡＴとして、(1100000000)2が入力される。このようなデジタル基準信号ＤＡＤＡＴをアナログ変換することにより、基準電圧信号Ｖｙの電圧値は、これが取り得る電圧範囲の最高値（＝３．３［Ｖ］）と先の設定電圧値（＝約１．６５［Ｖ］）との中間値（＝約２．４７５［Ｖ］）に設定される。
【００２９】
比較部３１３は、入力電圧信号Ｖｘ（＝２［Ｖ］）と基準電圧信号Ｖｙ（＝約２．４７５［Ｖ］）のいずれが高いかを再び比較し、その結果を比較信号ＢＢとして制御回路３２に出力する。上記の例では、入力電圧信号Ｖｘが基準電圧信号Ｖｙよりも低いため、比較部３１３は、論理値「０」の比較信号ＢＢを出力する。これを受けた制御回路３２は、論理値「０」をＳＡＲの上位２桁目（９ビット目）に格納する。
【００３０】
次に、制御回路３２は、入力電圧信号Ｖｘが基準電圧信号Ｖｙよりも低いという認識の下、デジタル基準信号ＤＡＤＡＴの上位２ビット目を「０」にクリアした上で、さらに一桁下位のビットを「１」とし、その余の下位ビットを全て「０」とする。すなわち、デジタル／アナログ変換部３１２には、デジタル基準信号ＤＡＤＡＴとして、(1010000000)2が入力される。このようなデジタル基準信号ＤＡＤＡＴをアナログ変換することにより、基準電圧信号Ｖｙの電圧値は、これが取り得る電圧範囲の中央値（＝約１．６５［Ｖ］）と先の設定電圧値（＝約２．４７５［Ｖ］）との中間値（＝約２．０６３［Ｖ］）に設定される。
【００３１】
比較部３１３は、入力電圧信号Ｖｘ（＝２［Ｖ］）と基準電圧信号Ｖｙ（＝約２．０６３［Ｖ］）のいずれが高いかを再び比較し、その結果を比較信号ＢＢとして制御回路３２に出力する。上記の例では、入力電圧信号Ｖｘが基準電圧信号Ｖｙよりも高いため、比較部３１３は、論理値「１」の比較信号ＢＢを出力する。これを受けた制御回路３２は、論理値「０」をＳＡＲの上位３桁目（８ビット目）に格納する。
【００３２】
制御回路３２は、上記の逐次比較を合計１０回繰り返すことにより、逐次比較毎に入力される比較信号ＢＢの論理値をＳＡＲに順次格納していく。そして、最終的なＳＡＲの格納データを１０ビットの出力信号ＶＯＵＴとしてサーボＤＳＰに出力する。
【００３３】
なお、上記の例では、ＳＡＲの格納データ（延いては出力信号ＶＯＵＴ）とデジタル基準信号ＤＡＤＡＴは、いずれも１０ビットであるため、両者を共通としても構わない。ただし、基準電圧信号Ｖｙの設定精度を高めるべく、デジタル基準信号ＤＡＤＡＴをさらに高ビット（例えば１４ビット）とする場合には、両者を別個独立に設ける必要がある。
【００３４】
セレクタ３３は、制御回路３２から入力される３ビットの切換信号ＡＤＣＴＲに基づいて最大８（＝２3）本のアナログ信号（図１の例では、ＭＰＸＯＵＴ、ＴＲＯ、ＦＯＯ、ＰＬＬ、Ｍ＿ＡＮＡの５チャンネル（ＣＨａ〜ＣＨｅ））のいずれか一を時分割で順次選択し、これをアナログ／デジタル変換回路３１に出力する手段である。
【００３５】
上記複数のアナログ信号について簡単に説明する。ＭＰＸＯＵＴは、先述したように、セレクタ２１で択一されたアナログ信号である。ＴＲＯとＦＯＯは、それぞれ、デジタルＩＣ３からドライバＩＣ（不図示）へのトラッキング制御信号、及び、フォーカス制御信号を帰還入力した信号である。ＰＬＬは、デジタルＩＣ３内部のクロック信号（クロック信号ＡＤＣＬＫを含む）を生成する発振回路の発振周波数を設定するための信号である。Ｍ＿ＡＮＡは、デジタルＩＣ３の内部で取り扱われる複数の内部信号（不図示）の中から択一された信号である。
【００３６】
このように、本実施形態の光ディスク駆動装置では、アナログＩＣ２とデジタルＩＣ３によって、アナログＩＣ２からデジタルＩＣ３に対して複数のアナログ信号を受け渡し、これをデジタルＩＣ３側でデジタル信号に変換する信号処理装置が形成されている。
【００３７】
次に、本発明に係る信号処理装置の動作（特に時分割制御動作）について、図２を参照しながら詳細に説明する。図２は、本発明に係る信号処理装置の動作を説明するためのタイミングチャートであり、上から順番に、クロック信号ＡＤＣＬＫ、スタート信号ＳＭＰＬ、サンプル／ホールド制御信号ＩＮＳ、切換信号ＡＤＣＴＲ、切換信号ＭＰＸＳＥＬ、比較信号ＢＢ、出力信号ＶＯＵＴ、及び、ラッチ信号ＬＡＴ（ａ０）〜ＬＡＴ（ａ１５）が描写されている。
【００３８】
スタート信号ＳＭＰＬの立上がりエッジをトリガとして、信号処理装置のアナログ／デジタル動作が開始される。なお、以下で説明する信号処理装置の動作は、いずれもクロック信号ＡＤＣＬＫに同期して実行される。
【００３９】
まず、スタート信号ＳＭＰＬの立上がりタイミングにおいて、制御回路３２は、セレクタ３３でチャンネルＣＨａを選択するように切換信号ＡＤＣＴＲを設定し、セレクタ２１でチャンネルＣＨ０を選択するように制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３（延いては切換信号ＭＰＸＳＥＬ）を設定する。すなわち、アナログ／デジタル変換回路３１にはアナログＩＣ２からアナログ信号ＭＰＸが入力される状態となる。
【００４０】
また、制御回路３２は、スタート信号ＳＭＰＬがハイレベルに立ち上げられてから、クロック信号ＡＤＣＬＫの４サイクル目の立上がりエッジで、サンプル／ホールド制御信号ＩＮＳをハイレベルに立ち上げ、６サイクル目の立上がりエッジで、サンプル／ホールド制御信号ＩＮＳをローレベルに立ち下げる。このハイレベル期間がアナログ信号ＭＰＸのサンプリング期間に相当し、また、６サイクル目以降のローレベル期間がアナログ信号ＭＰＸのホールド期間に相当する。
【００４１】
その後、制御回路３２は、クロック信号ＡＤＣＬＫの１３サイクル毎に、セレクタ２１及びセレクタ３３の切換制御を行いつつ、アナログ／デジタル変換動作を行うように、上記のサンプル／ホールド制御信号ＩＮＳ、切換信号ＡＤＣＴＲ、及び、制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３（延いては切換信号ＭＰＸＳＥＬ）を生成する。
図２の場合、制御部３２は、タイミングＸにおいて、サンプル／ホールド部３１１でホールド期間を開始させ、比較部３１３で先述の逐次比較動作を開始させる。また、タイミングＹにおいて、上記の逐次比較動作が完了されると、制御部３２は、サーボＤＳＰに対する出力信号ＶＯＵＴ（図２中で符号「ａ０」を付しているのは、チャンネルＣＨａ、チャンネルＣＨ０が各々選択されている状態で得られたデジタル信号であることを示している）の出力動作を開始する。
【００４２】
このとき、制御回路３２は、ラッチ信号ＬＡＴ（ａ０）をローレベルに立ち下げ、クロック信号ＡＤＣＬＫの２サイクル後に、ラッチ信号ＬＡＴ（ａ０）をハイレベルに立ち上げる。このようなラッチ信号ＬＡＴ（ａ０）の立ち上がりエッジで出力信号ＶＯＵＴをラッチすることにより、アナログ信号ＭＰＸ（チャンネルＣＨａ、チャンネルＣＨ０）に対応するデジタル信号を確実に取り込むことが可能となる。
【００４３】
また、アナログ信号ＭＰＸの逐次比較動作が行われている間、すなわちサンプル／ホールド制御信号ＩＮＳの一の立下がりエッジから次の立下がりエッジが到来するまでの間、制御回路３２は、次のアナログ／デジタル変換動作に備えて、アナログ信号ＤＰＤ（チャンネルＣＨ１）を読み込むように、制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３（延いては切換信号ＭＰＸＳＥＬ）を生成する。
【００４４】
以降も、制御回路３２は、セレクタ２１及びセレクタ３３の切換制御を行い、アナログ信号の時分割入力制御を行う。具体的に述べると、制御回路３２は、セレクタ３３でチャンネルＣＨａを選択するように切換信号ＡＤＣＴＲを設定した状態のまま、セレクタ２１でチャンネルＣＨ０〜ＣＨ１５を順次選択するように、制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３（延いては切換信号ＭＰＸＳＥＬ）を順次切り換えていく。その後、制御回路３２は、セレクタ３３でチャンネルＣＨｂ〜ＣＨｅを順次選択するように、切換信号ＡＤＣＴＲを順次切り換えていく。このとき、セレクタ２１のチャンネル選択状態は任意であるが、次巡のアナログ／デジタル変換動作に備えて、チャンネルＣＨ０を選択するように、制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３（延いては切換信号ＭＰＸＳＥＬ）を設定しておくことが望ましい。
【００４５】
また、図２の例において、アナログ／デジタル変換回路３１は、クロック信号ＡＤＣＬＫの１３サイクル毎に入力電圧信号Ｖｘと基準電圧信号Ｖｙの逐次比較動作を１０回行えばよいので、クロック信号ＡＤＣＬＫの１サイクル毎に１回ずつ逐次比較動作を行うと、３サイクル分の余剰が生じる。そこで、図２の例では、１０ビットの出力信号ＶＯＵＴのうち、上位２ビット分については、それぞれクロック信号ＡＤＣＬＫの２サイクル分を割り当てて逐次比較動作を行い、残りの下位８ビット分については、それぞれクロック信号ＡＤＣＬＫの１サイクル毎に逐次比較動作を行う構成とされている。このような構成とすることにより、基準電圧信号Ｖｙの変化量が大きい上位２ビット分の逐次比較動作を安定して行うことが可能となる。
【００４６】
上記で説明したように、本発明に係る信号処理装置は、アナログ信号を取り扱うアナログＩＣ２と、デジタル信号を取り扱うデジタルＩＣ３と、を有して成り、アナログＩＣ２は、デジタルＩＣ３から入力される制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３に基づいて複数のアナログ信号を時分割で順次出力する時分割回路（セレクタ２１、デコーダ２２）を有して成り、デジタルＩＣ３は、アナログＩＣ２から時分割で順次入力されるアナログ信号をデジタル信号に順次変換するアナログ／デジタル変換回路３１と、時分割回路の制御信号ＭＰＸＳＥＬ０〜ＭＰＸＳＥＬ３を生成する制御回路３２と、を有して成る。
【００４７】
このような構成とすることにより、図３に示した従来技術と異なり、アナログＩＣ２とデジタルＩＣ３との間の信号ライン数やＩＣのピン数を削減することができるので、装置規模の縮小やコストダウンに貢献することが可能となる。なお、図２の例では、従来構成で必要な１６本の信号ラインを１本の信号ラインと４本の制御ラインまで削減することが可能となる。
【００４８】
なお、上記の実施形態では、本発明に係る信号処理装置を光ディスク駆動装置に搭載した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、他のメディア駆動装置（磁気ディスク駆動装置や光磁気ディスク駆動装置など）への適用は元より、その他の用途に供される電子機器にも広く適用することが可能である。
【００４９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００５０】
本発明は、前段ＩＣのアナログ信号を後段ＩＣでデジタル信号に変換するに際して、ＩＣ間の信号ライン数やピン数を削減するために有用な技術であり、例えば、光ディスク駆動装置や磁気ディスク駆動装置などの装置規模縮小やコストダウンを図る上で有効に利用可能な技術である。
【図面の簡単な説明】
【００５１】
【図１】は、本発明に係る信号処理装置を備えた光ディスク駆動装置の一実施形態を示すブロック図である。
【図２】は、本発明に係る信号処理装置の動作を説明するためのタイミングチャートである。
【図３】は、信号処理装置の一従来例を示すブロック図である。
【符号の説明】
【００５２】
１    ピックアップ（ヘッド）
２    アナログＩＣ（第１の半導体装置）
３    デジタルＩＣ（第２の半導体装置）
２１    セレクタ（第１セレクタ）
２２    デコーダ
３１    アナログ／デジタル変換回路
３２    制御回路
３３    セレクタ（第２セレクタ）
３１１    サンプル／ホールド部
３１２    デジタル／アナログ変換部
３１３    比較部
Ｄ    光ディスク（メディア）
【図１】
2009271646.tif 000003
【図２】
2009271646.tif 000004
【図３】
2009271646.tif 000005