(57)【要約】【課題】浮遊ゲート電極または制御ゲート電極の特性ばらつきを可及的に抑制し、トンネル絶縁膜の信頼性の低下を防止し、かつストレス誘起リーク電流を抑制することを可能にする。【解決手段】第１導電型の半導体層を有する基板１と、半導体層に対向して設けられた一対の第２導電型のソース／ドレイン領域１２と、ソース／ドレイン領域間の半導体層上に設けられた第１の絶縁膜１４と、第１の絶縁膜上に設けられ、ソース／ドレイン領域が対向する方向に沿って亜粒界１７が形成された単結晶の半導体を含む浮遊ゲート電極１６と、浮遊ゲート電極上に設けられた第２の絶縁膜１８と、第２の絶縁膜上に設けられた制御ゲート電極２０と、を有するメモリセルと、を備えている。【選択図】図２
2009010166.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層を有する基板と、
前記半導体層に対向して設けられた一対の第２導電型のソース／ドレイン領域と、
前記ソース／ドレイン領域間の前記半導体層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、前記ソース／ドレイン領域が対向する方向に沿って亜粒界が形成された単結晶の半導体を含む浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
を有するメモリセルと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜はハロゲン元素および重水素の少なくとも一つを添加元素として含み、かつ前記第１の絶縁膜の、前記ソース／ドレイン領域が対向する方向に沿った断面における前記添加元素の濃度が前記亜粒界直下で高くなる分布を有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁膜はハロゲン元素および重水素の少なくとも１つを添加元素として含み、かつ前記第１の絶縁膜の、前記ソース／ドレイン領域が対向する方向に沿った断面における前記添加元素の濃度が前記亜粒界直下および前記第１の絶縁膜の両端部で高くなる分布を有していることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型の半導体層を有する基板と、
前記半導体層に対向して設けられた一対の第２導電型のソース／ドレイン領域と、
前記不純物領域間の前記半導体層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、前記ソース／ドレイン領域が対向する方向と直交する方向に沿って亜粒界が形成された単結晶の半導体を含む制御ゲート電極と、
を有するメモリセルと、
を備えたことを特徴とする半導体装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の非晶質半導体膜を形成する工程と、
前記第１の非晶質半導体膜上に第１のマスク用絶縁膜を形成する工程と、
少なくとも前記半導体基板の表面が露出するまで、前記第１のマスク用絶縁膜、前記第１の非晶質半導体膜、および前記第１の絶縁膜からなる積層膜をパターニングする工程と、
パターニングされた前記積層膜を覆うように、第２の非晶質半導体膜を形成する工程と、
熱処理することによって、前記第２の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第１の単結晶膜とするとともに、前記第１の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第２の単結晶膜とする工程と、
エッチングすることにより前記第１の単晶膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の非晶質半導体膜を形成する工程と、
前記第１の非晶質半導体膜上に第１のマスク用絶縁膜を形成する工程と、
少なくとも前記半導体基板の表面が露出するまで、前記第１のマスク用絶縁膜、前記第１の非晶質半導体膜、および前記第１の絶縁膜からなる第１の積層膜をパターニングする工程と、
パターニングされた前記第１の積層膜を覆うように、第２の非晶質半導体膜を形成する工程と、
熱処理することによって、前記第２の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第１の単結晶膜とするとともに、前記第１の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第２の単結晶膜とする工程と、
エッチングすることにより前記第１の単結晶膜を除去するとともに前記半導体基板の一部を除去させる工程と、
全面に素子分離用絶縁膜を堆積し、この素子分離絶縁膜を平坦化することにより、前記第１のマスク用絶縁膜の上面を露出させる工程と、
前記第１のマスク用絶縁膜を除去し、前記第２の単結晶膜の上面を露出させる工程と、
前記第２の単結晶膜の上面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の非晶質半導体膜を形成する工程と、
前記第３の非晶質半導体膜上に第２のマスク用絶縁膜を形成する工程と、
前記半導体基板の表面が露出するまで、前記第２のマスク用絶縁膜、前記第３の非晶質半導体膜、前記第２の絶縁膜、前記第２の単結晶膜、および前記第１の絶縁膜からなる第２の積層膜をゲート形状にパターニングする工程と、
パターニングされた前記第２の積層膜を覆うように第４の非晶質半導体膜を形成する工程と、
熱処理することによって、前記第４の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第３の単結晶膜とするとともに、前記第３の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第４の単結晶膜とする工程と、
エッチングすることにより前記第３の単結晶膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２のマスク用絶縁膜の形成は、前記第３の非晶質半導体膜が結晶化しない温度で行うことを特徴とする請求項６記載の半導体装置の製造方法。  
【請求項８】
前記第１のマスク用絶縁膜の形成は、前記第１の非晶質半導体膜が結晶化しない温度で行うことを特徴とする請求項５乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第１の単結晶膜を形成する工程の後でかつ前記第１の単結晶膜を除去する工程の前に、ハロゲン元素および重水素の少なくとも１つを、前記第２の単結晶膜を通じて前記第１の絶縁膜に添加する工程を備えたことを特徴とする請求項５乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第１の単結晶膜を除去する工程の後に、ハロゲン元素および重水素の少なくとも１つを、前記第２の単結晶膜を通じて前記第１の絶縁膜に添加する工程を備えたことを特徴とする請求項５乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積膜を形成する工程と、
エッチングにより前記電荷蓄積膜および前記第１の絶縁膜からなる第１の積層膜をパターニングするとともに前記半導体基板の一部を除去する工程と、
全面に素子分離用絶縁膜を堆積し、この素子分離絶縁膜を平坦化することにより、前記電荷蓄積の上面を露出させる工程と、
前記電荷蓄積膜の上面を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１の非晶質半導体膜を形成する工程と、
前記第１の非晶質半導体膜上にマスク用絶縁膜を形成する工程と、
前記半導体基板の表面が露出するまで、前記マスク用絶縁膜、前記第１の非晶質半導体膜、前記第２の絶縁膜、前記電荷蓄積膜、および前記第１の絶縁膜からなる第２の積層膜をゲート形状にパターニングする工程と、
パターニングされた前記第２の積層膜を覆うように第２の非晶質半導体膜を形成する工程と、
熱処理することによって、前記第２の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第１の単結晶膜とするとともに、前記第１の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第２の単結晶膜とする工程と、
エッチングすることにより前記第１の単結晶膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１２】
前記マスク用絶縁膜の形成は、前記第１の非晶質半導体膜が結晶化しない温度で行うことを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電気的な書き込み及び消去が可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に代表されるような半導体メモリ素子において、素子の微細化が急速に進められている。
【０００３】
従来の浮遊ゲート型不揮発性半導体メモリの場合、電荷を蓄積する浮遊ゲート電極は多結晶シリコンが使われてきている。つまり、素子に電界を印加することにより、トンネル絶縁膜を介して、シリコン基板から電子を浮遊ゲート電極へ注入し、セルの閾値を正方向へ変化させ（書込動作）、あるいは逆電界を印加することで、浮遊ゲート電極に蓄積されていた電子を基板側へ抜くことで、負方向へ閾値を変化させ（消去動作）、これによりメモリ効果を生み出していた。このとき多結晶シリコンからなる浮遊ゲート電極は、基板上に形成されたトンネル絶縁膜上に多結晶シリコン膜を形成し、所望の大きさになるようにリソグラフィ技術とエッチング技術を用いて加工をし、さらに加工時のダメージを回復させるなどの目的で、この加工された浮遊ゲート電極を酸化（後酸化工程）して形成される。
【０００４】
しかし、この場合、浮遊ゲート電極として多結晶シリコンが用いられているため、その端面は種々の結晶面方位が露出している。そして、酸化速度は面方位依存性を持つことが知られているので、この状態で酸化（後酸化工程）を行うと、露出した多結晶シリコンの面の酸化膜厚は結晶粒ごとに異なることになり、これにより酸化が不均一に進行する。結果として、浮遊ゲート電極の表面（側面）形状は凹凸が大きくなり、セル間での浮遊ゲート電極の面積のばらつきが増大する。特に次世代の微細セル構造からなるフラッシュメモリ素子の場合、この面積のばらつきは深刻な素子特性のばらつきの原因の一つとなる。同様のことは、浮遊ゲート電極のみならず、制御ゲートに関しても同様のことが言える。
【０００５】
これに対して、この浮遊ゲート電極を単結晶シリコンとする技術が提案されている（例えば、特許文献１、特許文献２、および特許文献３参照）。これらの従来技術は、浮遊ゲート電極を単結晶化するために、素子部分に隣接するあるいは素子部分から離れた位置に、半導体基板の表面が露出した露出部を形成し、この露出部をシードとして非晶質シリコン膜を固相成長させている。しかし、この手法ではシードを形成するためのリソグラフィ工程が追加されること、あるいはシードを形成する領域が必要となるので、素子の微細化に不利であるという問題があった。
【０００６】
一方、不揮発性半導体メモリの動作は、ＮＯＲ型、ＮＡＮＤ型いずれの場合も、先述のようにトンネル絶縁膜中を介して電子を浮遊ゲート電極へ出し入れするため、書込または消去時にはトンネル絶縁膜に大きなストレスが印加されることになる。これにより、トンネル絶縁膜中にトラップと呼ばれる欠陥が生成され、リーク電流（ストレス誘起リーク電流）が増加し、データ保持等に支障をきたす。特に、微細化が進む近年では、その劣化傾向が顕著であることが知られている。
【０００７】
このリーク電流の起源となるトンネル絶縁膜中のトラップや欠陥は、電圧印加によりシリコン中の電子がトンネル絶縁膜の伝導帯へトンネルし、カソード側へ抜ける際に大きなエネルギーを有することが原因となっている。すなわち、印加される電圧に依存したエネルギーを有する電子がカソード側へ抜ける際に、カソード側でインパクトイオン化を起こすことによって高エネルギーを有する正孔が生成され、この正孔によってシリコン界面に存在する水素結合が切断される。これにより、トンネル絶縁膜中の弱い部分が破壊されて欠陥が生成され、リーク電流や絶縁破壊が生じると考えられている。
【０００８】
このようなトンネル絶縁膜中の欠陥やトラップの起源となる絶縁膜中の弱い部分は、特にトンネル絶縁膜の端部に集中する。ここは、トンネル絶縁膜の形成後の酸化工程でトンネル絶縁膜が増膜した部分、いわゆるバーズビーク部分に対応した位置である。半導体基板と浮遊ゲート電極に挟まれたトンネル絶縁膜のワード線方向の端部には、特に浮遊ゲート電極側にトンネル絶縁膜が増膜する。この増膜したトンネル絶縁膜の端部に、書込／消去時の高電界ストレス印加により電子トラップ等の欠陥が生成される。さらに、増膜量が少ない膜中央部は端部に比べて薄いため、この部分に電界が集中し、トラップや欠陥生成を助長する。これにより、データ保持特性やディスターブ特性が著しく劣化する。
【０００９】
このバーズビーク部分が弱い部分となる理由は、その増膜する絶縁膜が、多結晶シリコンからなる浮遊ゲート電極の酸化による酸化膜であることに起因する。従来の不揮発性メモリに用いられる浮遊ゲート電極は多結晶シリコン膜であり、バーズビーク部分は、その多結晶シリコン膜の酸化により形成されている。すなわち、種々の結晶方位からなる酸化膜となる。さらに、そのバーズビーク部分は、素子の微細化により、セル面積中で占める割合が増加する。
【特許文献１】特開平０７−２７３２２９号公報
【特許文献２】特開２０００−２６０８８９号公報
【特許文献３】特開平１０−１０７１６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、ＥＥＰＲＯＭなどの不揮発性半導体メモリのトンネル絶縁膜に対しては、トンネル絶縁膜および浮遊ゲート電極形成後の後酸化工程において、次の３つの課題がある。
１）多結晶シリコン膜からなる浮遊ゲート電極の加工端面に大きな凹凸が形成されてしまい、素子特性のばらつきが増大する。
２）酸化時にトンネル絶縁膜と浮遊ゲート電極との界面の位置に酸化膜からなるバーズビークが形成され、そのバーズビークが多結晶シリコンの酸化によって形成されるため、信頼性の低い酸化膜がトンネル絶縁膜の端部に形成される。
３）端部にバーズビークが形成されるため、トンネル絶縁膜の中央部は端部よりも薄膜となり、電界集中が引き起こされ、書き込み／消去時の高電圧ストレス印加時にトンネル絶縁膜中にトラップや欠陥が形成され、それによるトンネルリーク電流が増加してしまう。
【００１１】
このため、今後、微細化が進行しセル面積のばらつきがセルのメモリ特性のばらつきに影響することになる世代では、浮遊ゲート電極の端面の凹凸が最小限に抑制され、またトンネル絶縁膜と浮遊ゲートの界面に形成されるバーズビークの膜中欠陥やそれによるストレス誘起リーク電流を抑制できるような、トンネル絶縁膜を実現できる浮遊ゲート材料が要求される。
【００１２】
しかし、このような要求を満たすことは従来技術および従来ゲート構造では極めて困難であった。前述したように、浮遊ゲート電極を多結晶シリコンから単結晶シリコンにすることも提案されているが、リソグラフィ工程の増加や微細化に不利であるという点から実現が困難であった。
【００１３】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、浮遊ゲート電極または制御ゲート電極の特性ばらつきを可及的に抑制し、トンネル絶縁膜の信頼性の低下を防止し、ストレス誘起リーク電流を抑制することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の態様による半導体装置は、第１導電型の半導体層を有する基板と、前記半導体層に対向して設けられた一対の第２導電型のソース／ドレイン領域と、前記ソース／ドレイン領域間の前記半導体層上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、前記ソース／ドレイン領域が対向する方向に沿って亜粒界が形成された単結晶の半導体を含む浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極と、を有するメモリセルと、を備えたことを特徴とする。
【００１５】
また、本発明の第２の態様による半導体装置は、第１導電型の半導体層を有する基板と、前記半導体層に対向して設けられた一対の第２導電型のソース／ドレイン領域と、前記ソース／ドレイン領域間の前記半導体層上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられ、前記不純物領域が対向する方向と直交する方向に沿って亜粒界が形成された単結晶の半導体を含む制御ゲート電極と、を有するメモリセルと、を備えたことを特徴とする。
【００１６】
また、本発明の第３の態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の非晶質半導体膜を形成する工程と、前記第１の非晶質半導体膜上に第１のマスク用絶縁膜を形成する工程と、少なくとも前記半導体基板の表面が露出するまで、前記第１のマスク用絶縁膜、前記第１の非晶質半導体膜、および前記第１の絶縁膜からなる積層膜をパターニングする工程と、パターニングされた前記積層膜を覆うように、第２の非晶質半導体膜を形成する工程と、熱処理することによって、前記第２の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第１の単結晶膜とするとともに、前記第１の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第２の単結晶膜とする工程と、エッチングすることにより前記第１の単晶膜を除去する工程と、を備えたことを特徴とする。
【００１７】
また、本発明の第４の態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の非晶質半導体膜を形成する工程と、前記第１の非晶質半導体膜上に第１のマスク用絶縁膜を形成する工程と、少なくとも前記半導体基板の表面が露出するまで、前記第１のマスク用絶縁膜、前記第１の非晶質半導体膜、および前記第１の絶縁膜からなる第１の積層膜をパターニングする工程と、パターニングされた前記第１の積層膜を覆うように、第２の非晶質半導体膜を形成する工程と、熱処理することによって、前記第２の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第１の単結晶膜とするとともに、前記第１の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第２の単結晶膜とする工程と、エッチングすることにより前記第１の単結晶膜を除去するとともに前記半導体基板の一部を除去させる工程と、全面に素子分離用絶縁膜を堆積し、この素子分離絶縁膜を平坦化することにより、前記第１のマスク用絶縁膜の上面を露出させる工程と、前記第１のマスク用絶縁膜を除去し、前記第２の単結晶膜の上面を露出させる工程と、前記第２の単結晶膜の上面を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の非晶質半導体膜を形成する工程と、前記第３の非晶質半導体膜上に第２のマスク用絶縁膜を形成する工程と、前記半導体基板の表面が露出するまで、前記第２のマスク用絶縁膜、前記第３の非晶質半導体膜、前記第２の絶縁膜、前記第２の単結晶膜、および前記第１の絶縁膜からなる第２の積層膜をゲート形状にパターニングする工程と、パターニングされた前記第２の積層膜を覆うように第４の非晶質半導体膜を形成する工程と、熱処理することによって、前記第４の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第３の単結晶膜とするとともに、前記第３の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第４の単結晶膜とする工程と、エッチングすることにより前記第３の単結晶膜を除去する工程と、を備えたことを特徴とする。
【００１８】
また、本発明の第５の態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積膜を形成する工程と、エッチングにより前記電荷蓄積膜および前記第１の絶縁膜からなる第１の積層膜をパターニングするとともに前記半導体基板の一部を除去する工程と、全面に素子分離用絶縁膜を堆積し、この素子分離絶縁膜を平坦化することにより、前記電荷蓄積の上面を露出させる工程と、前記電荷蓄積膜の上面を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の非晶質半導体膜を形成する工程と、前記第１の非晶質半導体膜上にマスク用絶縁膜を形成する工程と、前記半導体基板の表面が露出するまで、前記マスク用絶縁膜、前記第１の非晶質半導体膜、前記第２の絶縁膜、前記電荷蓄積膜、および前記第１の絶縁膜からなる第２の積層膜をゲート形状にパターニングする工程と、パターニングされた前記第２の積層膜を覆うように第２の非晶質半導体膜を形成する工程と、熱処理することによって、前記第２の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第１の単結晶膜とするとともに、前記第１の非晶質半導体膜を固相エピタキシャル成長により単結晶化して第２の単結晶膜とする工程と、エッチングすることにより前記第１の単結晶膜を除去する工程と、を備えたことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、浮遊ゲート電極または制御ゲート電極の特性ばらつきを可及的に抑制し、トンネル絶縁膜の信頼性の低下を防止し、かつストレス誘起リーク電流を抑制することが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面を参照して詳細に説明する。
【００２１】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体メモリ装置を説明する。本実施形態の不揮発性半導体メモリ装置はＮＡＮＤ型である。すなわち、本実施形態の不揮発性半導体メモリ装置は、複数のメモリセルが直列に接続されたＮＡＮＤセルを有している。本実施形態の不揮発性半導体メモリ装置の断面を図１、図２に示す。図１はビット線に平行な方向のＮＡＮＤセルの断面図であり、図２は図１に示す切断線Ａ−Ａで切断した断面図、すなわちワード線に平行な方向の断面図を示している。
【００２２】
各メモリセル１０は、図１に示すように、面方位が（１００）のｐ型シリコン基板１上に離間して設けられたｎ型のソース／ドレイン領域１２と、ソース領域とドレイン領域との間のシリコン基板１のチャネルとなる領域上に設けられたトンネル絶縁膜１４と、トンネル絶縁膜１４上に設けられた単結晶シリコンの浮遊ゲート電極１６と、浮遊ゲート電極１６上に設けられた電極間絶縁膜１８と、電極間絶縁膜１８上に設けられ多結晶シリコン膜２０ａおよびタングステンシリサイド膜２０ｂの積層構造を有する制御ゲート電極２０とを備えている。そして、ＮＡＮＤセル内の隣接するメモリセル１０は、ソース領域またはドレイン領域を共有するように接続されている。なお、電極間絶縁膜１８はシリコン酸化膜と、ＣＶＤシリコン窒化膜と、ＣＶＤシリコン酸化膜との積層構造であるＯＮＯ膜構造を有している。また、各メモリセル１０は、制御ゲート電極の上面および側面と、電極間絶縁膜１８の側面と、浮遊ゲート電極１６の側面と、トンネルゲート絶縁膜１４の側面とに例えばシリコン酸化膜からなる絶縁膜２４が形成されている。
【００２３】
また、図２に示すように、ワード線に平行な方向のメモリセル１０は、シリコン基板１に形成された素子分離領域３によって絶縁されている。ワード線方向のメモリセル１０の電極間絶縁膜１８、および制御ゲート電極２０はそれぞれ共通となっている。
【００２４】
また、本実施形態においては、単結晶シリコンからなる浮遊ゲート電極１６の中央部に、図２に示すように、ビット線に平行な方向、すなわちソース領域およびドレイン領域が対向する方向に沿って亜粒界（sub-grain boundary）１７が形成されている。この亜粒界１７は、固相成長面が接触し固相成長が止まった部分に形成される、格子の不整合からなる一種の粒界である。通常の結晶粒界と異なる点は、この亜粒界１７を挟んだ両固相成長膜の面方位が一致している点である。
【００２５】
本実施形態においては、浮遊ゲート電極１６が単結晶化している。このため、後述の製造方法で説明する後酸化工程で、浮遊ゲート電極１６の側面が均一に酸化され、浮遊ゲート電極１６の側面の凹凸を抑制することが可能となり、メモリセル間の浮遊ゲート電極の面積のバラツキを小さくすることができる。さらに、トンネル絶縁膜１４および浮遊ゲート電極１６の形成後の後酸化工程で、トンネル絶縁膜１４と浮遊ゲート電極１６との間に図３に示すようにバーズビーク１５が生成される。このバーズビーク１５は単結晶シリコン膜の酸化によって成長する酸化膜であるため、従来のように浮遊ゲート電極が多結晶シリコンからなる場合とは異なり、均質なトンネル絶縁膜が形成できる。
【００２６】
これに対して、図４に示すように、従来のように浮遊ゲート電極が多結晶シリコンからなる場合は、その側面は種々の結晶面方位が露出しているので、後酸化工程を行うと、露出した多結晶シリコンの面の酸化膜厚は結晶粒ごとに異なり、これにより酸化が不均一に進行する。その結果として、浮遊ゲート電極の側面形状は凹凸が大きくなり、メモリセル間での浮遊ゲート電極の面積のばらつきが増大する。なお、図４は、浮遊ゲート電極が多結晶シリコンからなる場合の浮遊ゲート電極の後酸化工程後の基板面に平行な方向の断面図である。
【００２７】
また、本実施形態においては、単結晶シリコンからなる浮遊ゲート電極１６は、後述の製造方法で説明するように、シリコン基板１と同じ面方位（１００）を有する。このため、後酸化工程で単結晶シリコンが酸化することによって形成されるバーズビークは、信頼性の高い酸化膜となり、書込／消去時の高電界ストレスに対するトラップや欠陥生成を抑制することが可能となり、ストレス誘起リーク電流を低減することができる。この理由を図５乃至図７を参照して説明する。
【００２８】
図５および図６は、面方位の異なるシリコン基板の表面上に形成されたシリコン酸化膜について、ストレス誘起リーク電流（ＳＩＬＣ）および絶縁破壊寿命（５０％ＱＢＤ）を比較した結果を示す。ここで、ストレス誘起リーク電流（ＳＩＬＣ）とは、ストレス印加前後の電流増加量を意味し、図７に示すようにストレス印加前の電流電圧特性において、ゲート電流密度が１０−１０Ａ／ｃｍ２となる電圧を評価電圧Ｖｇｓとし、ストレス印加後の電流電圧特性において、上記の評価電圧Ｖｇｓでの電流増加分をＳＩＬＣと定義している。また、ＱＢＤとは、絶縁破壊に至るまでにトンネル絶縁膜に注入される電子の総量を意味しており、ストレス印加試験中にゲート電流をモニタし、絶縁破壊が生じるまでの時間で積分した値と定義される。また、５０％ＱＢＤ値は上記ＱＢＤの測定結果において、累積不良率５０％に相当するＱＢＤ値と定義される。これによると、ＳＩＬＣも絶縁破壊寿命も強い面方位依存性を有し、（１００）面上に形成されたシリコン酸化膜がもっとも信頼性に優れ、その他の（１１０）面上や（１１１）面上に形成されたシリコン酸化膜は信頼性が低いことがわかる。なお、図５および図６において測定されたサンプルのゲート長Ｌは１００μｍ、ゲート幅Ｗは２００μｍである。また、図５の横軸はストレスの印加時間を示し、図６の縦軸はシリコン酸化膜の膜厚ｔｏｘを示す。また、図５および図６において、JＧ、ＪｇＳＬは、ストレスゲート電流密度を示す。
【００２９】
したがって、本実施形態においては、浮遊ゲート電極１６は面方位が（１００）の単結晶シリコンからなっているので、バーズビーク１５は信頼性の高い酸化膜となり、書込／消去時に印加される高電界ストレスに対するトラップや欠陥の生成が抑制され、ストレス誘起リーク電流を抑制することができる。さらに、浮遊ゲート電極が単結晶であるが故に、加工後の側面の形状も、従来のように多結晶シリコンからなる場合に比べ、ラフネスが小さく素子間ばらつきも抑制することが可能となる。
【００３０】
これに対して、従来のように多結晶シリコンからなる浮遊ゲート電極の場合では、（１００）面と異なる（１１０）面や（１１１）面で成長したシリコン酸化膜も含み、セル全体としてのトンネル絶縁膜の信頼性は、これら（１００）面以外の面方位の信頼性の低い酸化膜特性が強く影響するため、トラップや欠陥生成が顕著となり、データ保持特性やディスターブ特性の劣化を引き起こしている。
【００３１】
なお、単結晶シリコンからなる浮遊ゲート電極に関する技術としては、背景技術で説明したように、特願平０７−２７３２２９号公報、特開２０００−２６０８８９号公報、および特開平１０−１０７１６５号公報に開示されている。これらの技術は、素子部分から離れた位置に半導体基板表面露出部を形成し、そこをシードとして非晶質シリコン膜を固相成長させている。したがって、これらの技術においては、半導体基板表面に露出部を形成するためのリソグラフィ工程が必要となること、また半導体基板表面の露出部を素子とは別に作らなければならないので、微細化に不利であること、また固相成長で単結晶化できるのは、面内方向で１ミクロン程度であるため、素子部より離れた位置にシードを形成すると、浮遊ゲート電極の単結晶化ができない部分ができてしまうことなどのデメリットがある。
【００３２】
これに対して、後述する製造方法からわかるように、本実施形態ではトンネル絶縁膜、浮遊ゲート電極の隣接する位置にシード部を形成していることから、十分に浮遊ゲート電極を単結晶化できる位置にあり、またこのシード部はその後の工程で素子分離となる部分であるため、新たなリソグラフィ工程を必要としないことを特徴としているので、素子特性のばらつきや製造コストの面で、従来技術よりも優れている。
【００３３】
また、従来のように、浮遊ゲート電極が多結晶シリコンからなっている場合は、浮遊ゲート電極を介して、例えばフッ素や重水素などの高信頼化添加物の拡散を行うと、浮遊ゲート電極中に存在する結晶粒界により、これらの添加物が高速に、かつ多量に供給される。特にフッ素の場合は、適量の添加であればトンネル絶縁膜の信頼性を向上させるが、過剰な添加では逆に劣化が助長されることが知られている。このため、浮遊ゲート電極が多結晶シリコンからなる場合は、添加物導入の濃度制御が難しい。さらに、素子の微細化に伴い、１つのメモリセル中に含まれる結晶粒界の量にばらつきが生じ、添加元素の分布にもばらつきが生じ、信頼性上のばらつきが増大する。
【００３４】
これに対して、本実施形態では、亜粒界を介して添加物がその両側に位置する結晶中よりも高速に拡散するが、亜粒界がセル毎に同じであること、またその位置も、各メモリセルでほぼ一致するため、バーズビークによって電界集中するトンネル絶縁膜の中央部に効率よくかつメモリセル間で同様に添加物の供給が可能となり、信頼性の向上およびそのばらつきも抑制させることが可能となる。
【００３５】
なお、本実施形態では、浮遊ゲート電極１６として単結晶シリコン膜を用いたが、それ以外にＧｅ単結晶膜、或いはＳｉにＧｅを添加した単結晶膜を用いることができる。
【００３６】
また、本実施形態では、制御ゲート電極２０として、多結晶シリコン膜２０ａ上に積層された層２０ｂにタングステンシリサイドを用いたが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のシリサイド又は金属系導電材料を広く用いることができる。
【００３７】
また、本実施形態では、電極間絶縁膜１８は、シリコン酸化膜と、ＣＶＤシリコン窒化膜と、ＣＶＤシリコン酸化膜との積層構造であるＯＮＯ構造を有していたが、これに限定されるものではなく、アルミニウム酸化膜（Ａｌ２Ｏ３）やＨｆＡｌＯｘなど、高誘電率材料を用いても良い。さらには電極間絶縁膜の材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｓｉ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物或いは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことができる。さらに、これらの高誘電体絶縁膜とＳｉ酸化膜、Ｓｉ酸窒化膜或いは窒化膜を組み合わせた積層物を用いてもよい。
【００３８】
次に、本実施形態の不揮発性半導体メモリ装置の製造方法を図８（ａ）乃至図１５（ｂ）を参照して説明する。図８（ａ）乃至図１５（ｂ）は、本実施形態の不揮発性半導体メモリ装置の製造工程を示す断面図であって、図８（ａ）、９（ａ）、１０（ａ）、１１（ａ）、１２（ａ）、１３（ａ）、１４（ａ）、および１５（ａ）はビット線に平行な方向の断面図であり、図８（ｂ）、９（ｂ）、１０（ｂ）、１１（ｂ）、１２（ｂ）、１３（ｂ）、１４（ｂ）、および１５（ｂ）はワード線に平行な方向の断面図である。なお、図８（ａ）、９（ａ）、１０（ａ）、１１（ａ）、１２（ａ）、１３（ａ）、１４（ａ）、および１５（ａ）は、それぞれ図８（ｂ）、９（ｂ）、１０（ｂ）、１１（ｂ）、１２（ｂ）、１３（ｂ）、１４（ｂ）、および１５（ｂ）に示す切断線Ｂ−Ｂで切断した断面図である。
【００３９】
まず、図８（ａ）に示すように、所望の不純物をドーピングした、面方位が（１００）であるｐ型シリコン基板１の表面に、トンネル絶縁膜となる厚さ約７ｎｍ乃至８ｎｍのＳｉＯＮ膜１４を熱酸化法および熱窒化法で形成後、浮遊ゲート電極となる厚さ６０ｎｍの、リンがドープされた非晶質シリコン膜３１をＣＶＤ（chemical vapor deposition）法で堆積した。このときの温度は４２０℃とした。続いて、この非晶質シリコン膜３１上にマスク材となるシリコン窒化膜３２を堆積した。このとき、シリコン窒化膜３２の堆積温度は非晶質シリコン膜３１が結晶化をしない温度で行う必要があり、６００℃以下、望ましくは５００℃以下が好ましい。また、熱ＣＶＤの代わりに、例えばプラズマＣＶＤ等の、励起種を用いる堆積方法を用いてもよく、この場合は５００℃以下で十分にシリコン窒化膜３２を堆積することが可能である。その後、レジストマスク（図示せず）をシリコン窒化膜３２上に形成し、反応性イオンエッチング（ＲＩＥ、reactive ion etching）法により、シリコン窒化膜３２、非晶質シリコン膜３１、トンネル絶縁膜１４をシリコン基板１の表面が露出するまで順次エッチング加工し、さらにシリコン基板１の表面が露出した領域をエッチングして、深さ１００ｎｍの素子分離溝３３を形成した（図８（ｂ）参照）。その後、上記レジストマスクを除去する。
【００４０】
次に、図９（ａ）、９（ｂ）に示すように、全面に非晶質シリコン膜３４を再度堆積する。このときの温度は４２０℃とした。また、非晶質シリコン膜３４の堆積前は、例えば希フッ酸処理を行うなどして、結晶成長（固相成長）のシードとなるシリコン基板１の露出した表面の自然酸化膜を除去している。さらに、このときのシードとなるシリコン基板１と非晶質シリコン膜３４との界面３５における酸素の面密度が１×１０１５ａｔｏｍ／ｃｍ２以下であることが好ましい。この条件を満たせば、後述する固相エピタキシャル成長が可能となる。
【００４１】
次に、例えば５５０℃から７００℃の間で熱処理を行う。すると、図１０（ａ）、１０（ｂ）に示すように、上記シードとなる各シリコン基板１の表面３５ａから固相エピタキシャル成長が始まり、非晶質シリコン膜３４が単結晶シリコン膜３６になるとともに、浮遊ゲート電極１６となる非晶質シリコン膜３１も横方向へ固相エピタキシャル成長して単結晶化する。そして、隣り合うシードからの固相エピタキシャル成長の最前面がぶつかるところで固相成長が完了する。このとき、図１０（ｂ）に示されるように、固相エピタキシャル成長の最前面がぶつかる部分が、亜粒界１７として浮遊ゲート電極１６の中央部に形成される。
【００４２】
次に、図１１（ａ）、１１（ｂ）に示すように、再度全面を反応性イオンエッチング法でエッチングする。このとき、浮遊ゲート電極１６上に堆積されていたシリコン窒化膜３２が再びマスク材として機能し、素子分離溝３７が形成される。その後、エッチングによるダメージ回復等を目的として、厚さ５ｎｍ相当のシリコン酸化膜（図示せず）を熱酸化法により形成した。このとき、トンネル絶縁膜１４にはバーズビークが生成される。しかしこのバーズビークは、浮遊ゲート電極１６が単結晶シリコン膜であることから、素子間でばらつきが少なく、かつシリコン基板１の面方位である（１００）面上の熱酸化膜と同様の酸化膜となり、電気的なストレスに対してトラップや欠陥を生成しにくい性質を有している。
【００４３】
次に、図１２（ａ）、１２（ｂ）に示すように、全面に素子分離用のシリコン酸化膜３を堆積して、素子分離溝３７を完全に埋め込んだ。その後、シリコン窒化膜３２の上面が露出するまでシリコン酸化膜３をＣＭＰ（chemical mechanical polishing）法で除去して、シリコン酸化膜３の表面を平坦化した。
【００４４】
次に、図１３（ａ）、１３（ｂ）に示すように、露出したシリコン窒化膜３２を選択的にエッチング除去する。すると、シリコン酸化膜３の側面の一部が露出する。その後、シリコン酸化膜３の露出している上面および側面の一部を希フッ酸溶液等でエッチング除去し、単結晶からなる浮遊ゲート電極１６の側面の一部を露出させた。続いて、全面に厚さ１５ｎｍのシリコン酸化膜とＣＶＤシリコン窒化膜とＣＶＤシリコン酸化膜からなるＯＮＯ構造の電極間絶縁膜１８を形成した。
【００４５】
次いで、図１４（ａ）、１４（ｂ）に示すように、制御ゲート電極としてＣＶＤ法でリンがドープされたｎ＋型多結晶シリコン膜２０ａを６２０℃で堆積して形成し、その上にタングステンシリサイド（ＷＳｉｘ）膜２２ｂを形成することにより、ＷＳｉｘ膜２０ｂ／多結晶Ｓｉ膜２０ａからなる２層構造の厚さ１００ｎｍの導電層２０を形成した。ここで、ＷＳｉｘ膜２０ａは、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン膜２０ａをＷＳｉｘに変換することにより形成した。
【００４６】
なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ(Atomic Layer Deposition)、ＣＶＤ法以外の例えばスパッタ法，蒸着法，レーザーアブレーション法，ＭＢＥ(Molecular Beam Epitaxy)法、またこれらの手法を組み合わせた成膜方法も可能である。
【００４７】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、ＷＳｉｘ膜２０ｂ、多結晶シリコン膜２０ａ、電極間絶縁膜１８、単結晶シリコンからなる浮遊ゲート電極１６、トンネル絶縁膜１４を順次エッチング加工して、ワード線に平行な方向に溝３８を形成した。これにより、トンネル絶縁膜１４、浮遊ゲート電極１６、電極間絶縁膜１８、および制御ゲート電極２０の積層構造からなるゲート形状が画定される。
【００４８】
最後に、図１５（ａ）、１５（ｂ）に示すように、ゲートの露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜２２を熱酸化法で形成し、その後、イオン注入法を用いてｎ＋ 型のソース／ドレイン領域１２を形成した。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜２４をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリ装置が完成する。
【００４９】
このように本実施形態によって形成したメモリセルに定電流ストレスを印加したときのＳＩＬＣ、およびΔＶｇｅを従来技術、すなわち浮遊ゲート電極を多結晶シリコン膜で形成した場合との比較を行った結果を図１６に示す。なお、ここではそれぞれ従来のメモリセルの値を基準として規格化して図示する。さらに、ここで述べるΔＶｇｅは図１７に示すように、書込電圧相当の定電流ストレスを印加している際にゲート電圧が変動するが、このとき電子注入量が２Ｃ／ｃｍ２となる時間でのゲート電圧変化をΔＶｇｅと定義している。つまり、ΔＶｇｅは定電流ストレス時に膜中に形成されるトラップの量に関係する。図１６からわかるように、ＳＩＬＣおよびΔＶｇｅともに従来に比べ、本実施形態によるメモリセルのほうが低く抑えられている。前述のように、ＳＩＬＣおよびΔＶｇｅの起源は、電気的ストレス印加によって、トンネル絶縁膜中の弱い構造部分がホットキャリアにより局所的に破壊され、これにより生成するトラップや欠陥である。
【００５０】
従来のメモリセルでは、図１８に示すように、浮遊ゲート電極５０が多結晶シリコン膜であるため、トンネル絶縁膜１４に形成されるバーズビーク部分５２は、様々な面方位の結晶粒の酸化により形成され、（１００）面以外の不安定な弱い結合を多く含む酸化膜により増膜する。このため、電気的ストレス印加によるΔＶｇｅやＳＩＬＣの劣化が顕著である。
【００５１】
これに対し、本実施形態では先述のように、浮遊ゲート電極が単結晶シリコン膜であり、かつその面方位はシリコン基板のそれと同じであることから、トンネル絶縁膜の増膜部分（バーズビーク）は、より結合の強い酸化膜となる。このため電気的なストレス印加に対して、劣化を抑制することが可能となる。また、浮遊ゲート電極が単結晶シリコン膜であることから、浮遊ゲート電極の加工（パターニング）による寸法等のばらつきも抑制できるため、素子（メモリセル）間の特性のばらつき、および信頼性のばらつきも、従来のメモリセルよりも抑制することが可能となる。
【００５２】
以上説明したように、本実施形態によれば、浮遊ゲート電極の特性ばらつきを最小限に抑制することができ、トンネル絶縁膜の信頼性の低下を防止することができ、ストレス誘起リーク電流を抑制することができる。
【００５３】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体メモリ装置の製造方法を図１９（ａ）乃至図２２（ｂ）を参照して説明する。本実施形態の製造方法によって製造される不揮発性半導体メモリ装置は、図１および図２に示す第１実施形態の不揮発性半導体メモリ装置であって、その製造工程を図１９（ａ）乃至図２２（ｂ）に示す。図１９（ａ）、２０（ａ）、２１（ａ）、および２２（ａ）はビット線に平行な方向の断面図であり、図１９（ｂ）、２０（ｂ）、２１（ｂ）、および２２（ｂ）はワード線に平行な方向の断面図である。なお、図１９（ａ）、２０（ａ）、２１（ａ）、および２２（ａ）は、それぞれ図１９（ｂ）、２０（ｂ）、２１（ｂ）、および２２（ｂ）に示す切断線Ｂ−Ｂで切断した断面図である。
【００５４】
まず、図１９（ａ）、１９（ｂ）に示すように、所望の不純物をドーピングした、面方位が（１００）であるｐ型シリコン基板１の表面に、トンネル絶縁膜となる厚さ約７ｎｍから８ｎｍのＳｉＯＮ膜１４を熱酸化法および熱窒化法を用いて形成し、その後、浮遊ゲート電極となる厚さ６０ｎｍのリンがドープされた非晶質シリコン膜３１をＣＶＤ法で堆積した。このときの温度は４２０℃とした。続いて、非晶質シリコン膜３１上にマスク材となるシリコン窒化膜３２を堆積した。このとき、シリコン窒化膜３２の堆積温度は非晶質シリコン膜３１が結晶化をしない温度で行う必要があり、６００℃以下、望ましくは５００℃以下で行うことが好ましい。また、熱ＣＶＤの代わりに、例えばプラズマＣＶＤ等の、励起種を用いる堆積方法を用いてもよく、この場合は５００℃以下で十分にシリコン窒化膜を堆積することが可能である。その後、レジストマスク（図示せず）をシリコン窒化膜３２上に形成し、ＲＩＥ法により、シリコン窒化膜３２、非晶質シリコン膜３１、トンネル絶縁膜１４をシリコン基板１の表面が露出するまで順次エッチング加工する。本実施形態の製造方法においては、第１実施形態で説明した製造方法とは異なり、シリコン基板１に溝３３を形成せず、シリコン基板１の表面が露出したところで、エッチングを終了する。
【００５５】
次に、図２０（ａ）、２０（ｂ）に示すように、全面に非晶質シリコン膜３４を堆積する。このときの温度は４２０℃とした。なお、非晶質シリコン膜３４の堆積前に、例えば希フッ酸処理を行うなどして、結晶成長（固相成長）のシードとなるシリコン基板１の表面の自然酸化膜を除去する。さらに、このときのシードとなるシリコン基板１と非晶質シリコン膜３４との界面３５における酸素の面密度が１×１０１５ａｔｏｍ／ｃｍ２以下であることが好ましい。この条件を満たせば、後述する固相エピタキシャル成長が可能となる。
【００５６】
次に、例えば５５０℃から７００℃の間で熱処理を行うと、図２１（ａ）、２１（ｂ）に示すように、上記シードとなる各シリコン基板１の表面３５ａから固相エピタキシャル成長が始まり、非晶質シリコン膜３４が単結晶シリコン膜３６になるとともに、浮遊ゲート電極１６となる非晶質シリコン膜３１の部分も横方向へ固相エピタキシャル成長して結晶化する。そして、隣り合うシードからの固相エピタキシャル成長の最前面がぶつかるところで固相成長が完了する。このとき、図２１（ｂ）に示すように、第１実施形態と同様に、固相エピタキシャル成長の最前面がぶつかる部分が、亜粒界１７として浮遊ゲート電極１６の中央部に形成される。
【００５７】
次に、図２２（ａ）、２２（ｂ）に示すように、再度全面を反応性イオンエッチング法でエッチングする。このとき、浮遊ゲート電極１６上に堆積されていたシリコン窒化膜３２が再びマスク材として機能し、単結晶シリコン層３６およびシリコン基板１をエッチングして、深さ約１００ｎｍの素子分離溝３７が形成される。その後、第１実施形態で説明したと同様に、エッチングによるダメージ回復等を目的として、厚さ５ｎｍ相当のシリコン酸化膜（図示せず）を熱酸化法により形成した。このとき、トンネル絶縁膜にはバーズビークが生成されるが、浮遊ゲート電極１６が単結晶シリコン膜であることから、素子（メモリセル）間でばらつきが少なく、かつシリコン基板１の面方位である（１００）面上の熱酸化膜と同様となるので、電気的なストレスに対してトラップや欠陥を生成しにくい酸化膜がバーズビークとして形成される。
【００５８】
その後は、第１実施形態の図１２（ａ）、１２（ｂ）〜図１５（ａ）、１５（ｂ）に示す工程を同様に行い、不揮発性半導体メモリ装置を完成する。
【００５９】
本実施形態の製造方法は、第１実施形態で説明した製造方法とは異なり、単結晶化工程を行う前のシリコン基板１には溝が形成されていないので、単結晶化させたい浮遊ゲート電極と固相エピタキシャル成長の出発点となるシード部分が近くなる。すなわち、シード部分から浮遊ゲート電極１６までの距離が短くなるため、固相エピタキシャル成長に要する時間（浮遊ゲート電極１６の単結晶化に要する時間）を短時間化させることができるとともに、固相成長距離が短いが故に結晶欠陥の生成をより抑制することが可能となる。
【００６０】
本実施形態も第１実施形態と同様に、浮遊ゲート電極の特性ばらつきを最小限に抑制することができ、トンネル絶縁膜の信頼性の低下を防止することができ、ストレス誘起リーク電流を抑制することができる。
【００６１】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体メモリ装置の製造方法を図２３（ａ）乃至図２８（ｂ）を参照して説明する。本実施形態の製造方法によって製造される不揮発性半導体メモリ装置は、図１および図２に示す第１実施形態の不揮発性半導体メモリ装置であって、その製造工程を図２３（ａ）乃至図２８（ｂ）に示す。図２３（ａ）、２４（ａ）、２５（ａ）、２６（ａ）、２７（ａ）、および２８（ａ）はビット線に平行な方向の断面図であり、図２３（ｂ）、２４（ｂ）、２５（ｂ）、２６（ｂ）、２７（ｂ）、および２８（ｂ）はワード線に平行な方向の断面図である。なお、図２３（ａ）、２４（ａ）、２５（ａ）、２６（ａ）、２７（ａ）、および２８（ａ）はそれぞれ、図２３（ｂ）、２４（ｂ）、２５（ｂ）、２６（ｂ）、２７（ｂ）、および２８（ｂ）に示す切断線Ｂ−Ｂで切断した断面図である。
【００６２】
ＯＮＯ構造の電極間絶縁膜１８を形成する工程まで、第１実施形態と同様にして行う（図１３（ａ）１３（ｂ）参照）。したがって、本実施形態も第１実施形態と同様に、浮遊ゲート電極の特性ばらつきを最小限に抑制することができ、トンネル絶縁膜の信頼性の低下を防止することができ、ストレス誘起リーク電流を抑制することができる。
【００６３】
電極間絶縁膜１８を形成した後、図２３（ａ）、２３（ｂ）に示すように、制御ゲート電極として、ＣＶＤ法でリンがドープされたｎ＋型非晶質シリコン膜１９を４２０℃で堆積して形成し、その上にタングステンシリサイド（ＷＳｉｘ）膜２０ｂを形成することにより、ＷＳｉ膜２０ｂ／非晶質シリコン膜１９の２層構造の厚さ１００ｎｍの電極層を形成した。ここで、ＷＳｉ膜２０ｂは、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で非晶質シリコン膜１９をＷＳｉｘに変換することにより形成した。なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッタ法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。続いて、ＷＳｉｘ膜２０ｂ上にマスク材となるシリコン窒化膜２１を堆積した。このとき、シリコン窒化膜２１の堆積温度は非晶質シリコン膜１９が結晶化をしない温度で行う必要があり、６００℃以下、望ましくは５００℃以下で堆積する。また、熱ＣＶＤの代わりに、例えばプラズマＣＶＤ等の励起種を用いる堆積方法を用いてもよく、この場合は５００℃以下で十分にシリコン窒化膜を堆積することが可能である。
【００６４】
次に、レジストマスク（図示せず）をシリコン窒化膜２１上に形成し、ＲＩＥ法により、シリコン窒化膜２１、ＷＳｉｘ膜２０ｂ、非晶質シリコン膜１９、ＯＮＯ構造の電極間絶縁膜１８、単結晶シリコンからなる浮遊ゲート電極１６、トンネル絶縁膜１４を順次エッチング加工して、図２４（ａ）、２４（ｂ）に示すように、ワード線方向の溝３８を形成した。
【００６５】
次に、図２５（ａ）、２５（ｂ）に示すように、全面に非晶質シリコン膜２３を再度堆積する。このときの温度は４２０℃とした。なお、非晶質シリコン膜２３の堆積前に、例えば希フッ酸処理を行うなどして、結晶成長（固相成長）のシードとなるシリコン基板１の表面の自然酸化膜を除去する。この場合の固相エピタキシャル成長のためのシード部は、後の工程でソース／ドレイン領域となる部分である。さらに、このときのシードとなるシリコン基板１と非晶質シリコン膜３２との界面における酸素の面密度が１×１０１５ａｔｏｍ／ｃｍ２以下であることが好ましい。この条件を満たせば、固相エピタキシャル成長が可能である。
【００６６】
次に、例えば５５０℃から７００℃の間で熱処理を行う。すると、図２６（ａ）、２６（ｂ）に示すように、シードとなる各シリコン基板１の表面３５ａから固相エピタキシャル成長が始まり、非晶質シリコン膜２３が単結晶シリコン膜２６になるとともに、制御ゲート電極となる非晶質シリコン膜１９も横方向へ固相エピタキシャル成長して単結晶化する。そして、隣り合うシードからの固相エピタキシャル成長の最前面がぶつかるところで固相成長が完了する。このとき、固相エピタキシャル成長の最前面がぶつかる部分が、亜粒界２７として制御ゲート電極２０ｃの中央部でかつワード線方向に形成される。すなわち、浮遊ゲート電極１６の中央部の亜粒界１７と制御ゲート電極２０ｃの中央部の亜粒界２７はほぼ直交する配置となる。
【００６７】
次いで、図２７（ａ）、２７（ｂ）に示すように、再度全面を反応性イオンエッチング法でエッチングする。このとき、ＷＳｉｘ膜２０ｂ上に堆積されていたシリコン窒化膜２１が再びマスク材として機能し、ＷＳｉｘ膜２０ｂ、単結晶シリコン膜２０ｃ、ＯＮＯ構造の電極間絶縁膜１８、単結晶シリコンからなる浮遊ゲート電極１６、トンネル絶縁膜１４を順次エッチング加工して、図２７（ａ）に示すように、ワード線方向の溝３８が再度形成される。ここで、シリコン窒化膜２１がマスクとして機能するため、リソグラフィ工程は追加されず、自己整合的に素子領域が形成される。これにより、トンネル絶縁膜１４、浮遊ゲート電極１６、電極間絶縁膜１８、および制御ゲート電極２０の積層構造からなるゲート形状が画定する。
【００６８】
最後に、図２８（ａ）、２８（ｂ）に示すように、ゲートの露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜２２を熱酸化法で形成後、イオン注入法を用いてｎ＋型のソース／ドレイン領域１２を形成した。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜２４をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリセルが完成する。
【００６９】
このように本実施形態によって形成したメモリセルにおいては、浮遊ゲート電極１６のみならず制御ゲート電極２０も単結晶化させることができるので、電極間絶縁膜１８の膜質劣化を抑制し、書込／消去時の高電界印加に対して、特性劣化を抑制することが可能となる。さらに、浮遊ゲート電極１６の単結晶化と同様に、制御ゲート電極２０の加工後の側面の形状および後酸化工程後の側面の形状が多結晶シリコンの場合に比べ平滑となり、かつメモリセル間のばらつきも小さくすることができる。これにより、特にメモリセルの微細化が進んだ場合、制御ゲート電極２０の面積のばらつきが抑制され、不揮発性半導体メモリ装置で重要となる電極間絶縁膜とトンネル絶縁膜のカップリング比のばらつきも抑制され、メモリセル特性の均質化が可能となる。
【００７０】
また、本実施形態では電極間絶縁膜としてＯＮＯ膜を用いて説明を行ったが、例えばＨｆＯ２やＨｆＳｉＯのような、高誘電体を電極間絶縁膜材料として用いた場合、高誘電体膜中酸素がそれと接触するシリコンを容易に酸化し、界面層と呼ばれるシリコン酸化膜を主成分とする低誘電率層が形成される。
【００７１】
従来のように、浮遊ゲート電極および制御ゲート電極が多結晶シリコン膜を用いている場合、多結晶シリコン膜が故に成長する界面層の膜厚は、面方位によってまちまちとなり、特に端部で膜厚のばらつきを生じる。これにより、素子間の特性や信頼性にばらつきを生じる。
【００７２】
これに対し、本実施形態では浮遊ゲート電極および制御ゲート電極の両ゲート電極を単結晶化することで、またいずれもシリコン基板を固相エピタキシャル成長のシードとしていることから、両ゲート電極の面方位が一致しており、高誘電体膜上下の界面層の膜質や膜厚は均一化し、素子間の特性や信頼性のばらつきも抑制することが可能となる。
【００７３】
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体メモリ装置を図２９乃至図３１を参照して説明する。
【００７４】
本実施形態の不揮発性半導体メモリ装置は、図１および図２に示す第１実施形態の不揮発性半導体メモリ装置において、トンネル絶縁膜１４の高信頼化するために、ハロゲン元素、例えばフッ素をトンネル絶縁膜に導入した構成となっている。
【００７５】
一般的に、トンネル絶縁膜の高信頼化を図るために、水素の同位体である重水素やハロゲン元素を導入する技術が知られている。例えば、特開平８−１１６０５９号公報に示すように、トンネル絶縁膜へフッ素を導入すると、フッ素がトンネル膜中に拡散する。しかし、図２９に示すように、多結晶シリコンからなる浮遊ゲート電極５０の場合は、多結晶シリコンの結晶粒界を介したハロゲン元素の拡散が速いために、トンネル絶縁膜１４中へ導入されるフッ素濃度の制御が難しい。さらに、メモリセルが微細化すると、メモリセルごとに結晶粒界の位置や量にばらつきが生じ、これに伴い、トンネル絶縁膜１４へのフッ素の添加量もまちまちとなり、高信頼化の均一性を実現することが困難となる。
【００７６】
これに対して、本実施形態の不揮発性半導体メモリ装置においては、浮遊ゲート電極１６が単結晶シリコン膜であり、かつ浮遊ゲート電極１６中の亜粒界１７が浮遊ゲート電極１６の中央にビット線に平行な方向に沿って位置しているので、亜粒開１７の位置がメモリセル間で実質的に一致している。このため、トンネル絶縁膜１４に重水素またはハロゲン元素を、浮遊ゲート電極１６を通じて添加する場合には、結晶粒界を通じて過剰な添加元素の拡散を抑制することが可能となり、均一でかつ高信頼性のトンネル絶縁膜を得ることができる。
【００７７】
また、浮遊ゲート電極１６のほぼ中央部に亜粒界１７が形成されるので、この亜粒界１７を通じた添加元素の拡散によりトンネル絶縁膜１４の中央部が添加元素の濃度のピークとなるように添加物が分布する。先述したように、トンネル絶縁膜の中央部はバーズビーク１５の形成により端部よりも膜厚が薄く、このため電界集中する。それによりトンネル絶縁膜が局所的に劣化してしまうが、本実施形態では亜粒界１７が浮遊ゲート電極１６のほぼ中央部に形成されることから、その部分に効率よく添加物を導入することが可能となる。また、フッ素添加のタイミングによってトンネル絶縁膜１４中の添加元素の分布を制御することが可能となる。例えば、浮遊ゲート電極１６の加工前、例えば、第１実施形態における図１１に示す工程を行う前に添加元素を導入すると、図３０に示すように、トンネル絶縁膜１４の中央部にピークを持つように分布する。この場合は電界集中するトンネル絶縁膜１４の中央部のみ添加元素を導入し、高信頼化を図る場合に適している。
【００７８】
また、ゲート電極１６の加工後、例えば、第１実施形態における図１１に示す工程を行った後にフッ素を導入すると、端部からもフッ素が導入されるので、図３１に示すように、添加元素がＷ型に分布させることができる。この分布は、例えば加工ダメージが顕著に入ってしまうプロセス条件の場合にはダメージ回復のために強めの後酸化が実施されるが、このときに書込／消去時の高電界印加に対してトラップや欠陥を生成しやすいバーズビークとなる端部を改質すること適用することができる。また、バーズビークが形成されることによるトンネル絶縁膜１４の中央部の電界集中部分も選択的に添加元素を効率よく導入することができ、この中央部分のトラップや欠陥生成も抑制することが可能となる。
【００７９】
実際に、ＳＩＬＣを評価し比較した結果を図３２に示す。ここで、用いた信頼性向上のための添加元素はフッ素であり、またその導入はゲート電極中へイオン注入を行い、熱拡散によりトンネル絶縁膜へ導入する一般的な方法を用いている。また添加元素の濃度は、ゲート電極中へのイオン注入ドーズ量に比例するので、横軸は添加元素の注入ドーズ量としている。図３２からわかるように、従来のようにゲート電極が多結晶である場合も、フッ素添加によりＳＩＬＣが抑制されている。また、本実施形態によるゲート電極を単結晶化し、かつ中央部に亜粒界が形成されるような場合では、よりＳＩＬＣが抑制されていることがわかる。これは、トンネル絶縁膜中において高電界ストレス印加時に主に欠陥やトラップが形成される部分に効率よくフッ素原子が導入されたためと考えられる。
【００８０】
なお、本実施形態においては、添加元素としてフッ素を用いたが、他のハロゲン元素または重水素を用いることができる。
【００８１】
以上説明したように、本実施形態によれば、トンネル絶縁膜中において高電界ストレス印加時に主に欠陥やトラップが形成される部分に、高信頼化のための添加元素を効率よく導入することが可能となるので、信頼性の高いトンネル絶縁膜とすることができ、浮遊ゲート電極の特性ばらつきを最小限に抑制し、トンネル絶縁膜の信頼性の低下を防止し、かつストレス誘起リーク電流を抑制することが可能となる。
【００８２】
（第５実施形態）
次に、本発明の第５実施形態による不揮発性半導体メモリ装置の製造方法を説明する。本実施形態に製造方法によって製造される不揮発性半導体メモリ装置は、ＳＯＮＯＳ型不揮発性半導体メモリ装置であって、その製造工程を図３３（ａ）乃至図４１（ｂ）に示す。図３３（ａ）、３４（ａ）、３５（ａ）、３６（ａ）、３７（ａ）、３８（ａ）、３９（ａ）、４０（ａ）、および４１（ａ）はビット線に平行な方向の断面図であり、図３３（ｂ）、３４（ｂ）、３５（ｂ）、３６（ｂ）、３７（ｂ）、３８（ｂ）、３９（ｂ）、４０（ｂ）、および４１（ｂ）はワード線に平行な方向の断面図である。なお、図３３（ａ）、３４（ａ）、３５（ａ）、３６（ａ）、３７（ａ）、３８（ａ）、３９（ａ）、４０（ａ）、および４１（ａ）はそれぞれ、図３３（ｂ）、３４（ｂ）、３５（ｂ）、３６（ｂ）、３７（ｂ）、３８（ｂ）、３９（ｂ）、４０（ｂ）、および４１（ｂ）に示す切断線Ｂ−Ｂで切断した断面図である。
【００８３】
まず、図３３（ａ）、３３（ｂ）に示すように、所望の不純物がドーピングされた、面方位が（１００）であるｐ型シリコン基板１の表面に、トンネル絶縁膜となる厚さ約４ｎｍから５ｎｍのＳｉＯＮ膜１４を熱酸化法および熱窒化法で形成する。その後、電荷蓄積層となる厚さ６０ｎｍのシリコン窒化膜６０をＣＶＤ法で堆積した。このとき使用するガスは、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）、もしくはヘキサクロルジシラン（Ｓｉ２Ｃｌ６）とアンモニア（ＮＨ３）を用いて行い、成膜温度は約４５０℃から８００℃とした。続いて、レジストマスク（図示せず）をシリコン窒化膜６０上に形成し、ＲＩＥ法により、シリコン基板１の表面が露出するまで、シリコン窒化膜６０、ＳｉＯＮ膜１４を順次エッチング加工し、さらにシリコン基板１の露出した領域をエッチングして、深さ１００ｎｍの素子分離溝６２を形成した。その後、上記レジストマスクを除去する。
【００８４】
次に、図３４（ａ）、３４（ｂ）に示すように、全面に素子分離用のシリコン酸化膜３を堆積して、素子分離溝６２を完全に埋め込んだ。その後、シリコン窒化膜６０の上面が露出するまで、シリコン酸化膜３をＣＭＰ法で除去して、シリコン酸化膜３の表面を平坦化した。
【００８５】
次に、図３５（ａ）、３５（ｂ）に示すように、シリコン酸化膜３の露出した表面を希フッ酸溶液でエッチング除去し、シリコン窒化膜６０の側壁面を露出させた。その後、全面にブロック絶縁膜となる厚さ１５ｎｍのハフニウムアルミネート（ＨｆＡｌＯｘ）膜６４を形成した。このＨｆＡｌＯｘ膜６４の形成は、Ａｌ（ＣＨ３)３、Ｈｆ［Ｎ（ＣＨ３)２]４とＨ２Ｏを原料とするＡＬＤ法を用いて２５０℃の工程で行い、引き続いて１０００℃、Ｎ２、１気圧の雰囲気でアニールを行った。ここで、本実施形態ではブロック絶縁膜６４としてＨｆＡｌＯｘ膜を例にとって説明したが、これに限定されるものではなく、例えばシリコン酸化膜、ＳｉＯＮ膜、アルミナ（Ａｌ２Ｏ３）膜、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ランタン酸化物（Ｌａ２Ｏ３）、ランタンアルミネート（ＬａＡｌＯ３）、あるいはこれらのシリケート材や積層膜を用いても同様の効果が得られる。また、本実施形態では、素子分離用シリコン酸化膜３の表面を少しエッチングして、ブロック絶縁膜６４に段差を持たせるような構造を用いているが、これに限定されるものではなく、ブロック絶縁膜６４を平坦になるように構成しても良く、これはトンネル絶縁膜１４および電荷蓄積層６０との所望の容量比に応じて選択が可能である。
【００８６】
次に、図３６（ａ）、３６（ｂ）に示すように、制御ゲート電極としてＣＶＤ法でリンがドープされたｎ＋型非晶質シリコン膜６６を４２０℃で堆積して形成し、その上にＷＳｉｘ膜６８を形成することにより、ＷＳｉｘ膜６８／非晶質シリコン膜６６からなる２層構造の厚さ１００ｎｍの電極層を形成した。ここで、ＷＳｉｘ膜６８は、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で非晶質シリコン膜６６をＷＳｉｘに変換することにより形成した。なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ、ＣＶＤ法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。続いて、制御ゲート電極となるＷＳｉｘ膜６８上にマスク材となるシリコン窒化膜７０を堆積した。このとき、シリコン窒化膜７０の堆積温度は非晶質シリコン膜６６が結晶化をしない温度で行う必要があり、６００℃以下、望ましくは５００℃以下で堆積する。また、熱ＣＶＤの代わりに例えばプラズマＣＶＤ等の励起種を用いる堆積方法を用いてもよく、この場合は５００℃以下で十分にシリコン窒化膜７０を堆積することが可能である。
【００８７】
次に、レジストマスク（図示せず）をシリコン窒化膜７０、ＷＳｉｘ膜６８、非晶質シリコン膜６６、ＨｆＡｌＯｘ膜６４、電荷蓄積膜であるシリコン窒化膜６０、トンネル絶縁膜であるＳｉＯＮ膜１４を順次エッチング加工して、ワード線方向の溝７２を形成した（図３７（ａ）、３７（ｂ）参照）。
【００８８】
次に、図３８（ａ）、３８（ｂ）に示すように、全面に非晶質シリコン膜７４を堆積する。このときの温度は４２０℃とした。また、非晶質シリコン膜７４の堆積前に、例えば希フッ酸処理を行うなどして、結晶成長（固相成長）のシードとなるシリコン基板１の表面の自然酸化膜を除去する。なお、この場合の固相エピタキシャル成長のためのシード部は、後の工程でソース／ドレイン領域となる部分である。さらに、このときのシードとなるシリコン基板と非晶質シリコン膜との界面における酸素の面密度が１×１０１５ａｔｏｍ／ｃｍ２以下であることが好ましい。この条件を満たせば、固相エピタキシャル成長が可能である。
【００８９】
次に、例えば５５０℃から７００℃の間で熱処理を行う。すると、図３９（ａ）、３９（ｂ）に示すように、シードとなる各シリコン基板１の表面３５ａから固相エピタキシャル成長が始まり、非晶質シリコン膜７４が単結晶シリコン膜７５になるとともに、制御ゲート電極となる非晶質シリコン膜６６も横方向へ固相エピタキシャル成長して結晶化する。そして、隣り合うシードからの固相エピタキシャル成長の最前面がぶつかるところで固相成長が完了する。このとき、固相エピタキシャル成長の最前面がぶつかる部分が、亜粒界６９として単結晶シリコン膜６７の中央部でかつワード線に平行な方向、すなわち後述するソース領域およびドレイン領域８０の対向する方向に直交する方向に沿って形成される。
【００９０】
次に、図４０（ａ）、４０（ｂ）に示すように、再度全面を反応性イオンエッチング法でエッチングする。このとき、シリコン窒化膜７０が再びマスク材として機能し、ＷＳｉｘ膜６８および単結晶シリコン膜６７からなる制御ゲート電極６５、ブロック絶縁膜６４、シリコン窒化膜６０、トンネル絶縁膜１４を順次エッチング加工して、図４０（ａ）に示すように、ワード線方向の溝７６が再度形成される。ここで、シリコン窒化膜７０がマスクとして機能するため、リソグラフィ工程は追加されず、自己整合的に素子領域が形成される。これにより、ゲート絶縁膜１４、電荷蓄積膜６０、ブロック絶縁膜６４、制御ゲート電極６５の積層構造からなるゲート形状が画定する。
【００９１】
最後に、図４１（ａ）、４１（ｂ）に示すように、ゲートの露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜７８を熱酸化法で形成後、イオン注入法を用いてｎ＋型のソース／ドレイン領域８０を形成した。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜８２をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成してＳＯＮＯＳ型不揮発性半導体メモリ装置が完成する。
【００９２】
このように本実施形態によれば、ＳＯＮＯＳ型不揮発性半導体メモリ装置の制御ゲート電極６５を単結晶化することができるので、ゲート加工時の端部のラフネスを低減し、メモリセル間の特性ばらつきを抑制することが可能となる。また、本実施形態ではブロック絶縁膜６４としてＨｆＡｌＯｘを用いたが、このような高誘電体をシリコン膜と接触させた場合、高温熱工程で高誘電体膜中の酸素がシリコン膜と反応し、容易に界面を酸化し、界面層と呼ばれるシリコン酸化膜を主成分とする低誘電率層が形成される。
【００９３】
従来のように制御ゲート電極が多結晶シリコン膜の場合、多結晶シリコン膜が故に成長する界面層の膜厚は、面方位によってまちまちとなり、特に短部で膜厚のばらつきを生じる。これにより、素子間の特性や信頼性にばらつきを生じる。
【００９４】
これに対し、本実施形態では制御ゲート電極を単結晶化することで、高誘電体膜上の界面層の膜質や膜厚は均一化し、メモリセル間の特性や信頼性のばらつきも抑制することが可能となる。
【００９５】
上記第１乃至第５実施形態においては、メモリセルのソース／ドレイン領域はｎ型であったが、ｐ型であってもよい。この場合は、半導体基板はｎ型となる。なお、ソース／ドレイン領域にＮｉまたはＣｏのシリサイド層が形成されていてもよい。
【００９６】
また、上記第１乃至第５実施形態においては、半導体基板はバルク基板であったが、ＳＯＩ(Silicon On Insulator)基板等の各種半導体基板を用いることができる。
【００９７】
また、上記第１乃至第５実施形態においては、ＮＡＮＤ型の不揮発性半導体メモリ装置であったが、本発明は、ＮＯＲ型の不揮発性半導体メモリ装置にも適用することができる。
【００９８】
また、本発明は、上記の実施形態にのみ限定されるものではなく、メモリ装置とロジック回路が混載されたシステムＬＳＩの半導体装置等に、種々変形して実施することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１実施形態によるＮＡＮＤ型不揮発性半導体メモリ装置を示す断面図。
【図２】第１実施形態によるＮＡＮＤ型不揮発性半導体メモリ装置を示す断面図。
【図３】第１実施形態のメモリ装置のメモリセルを示す斜視図。
【図４】浮遊ゲート電極が多結晶シリコンからなるメモリセルの問題点を説明する断面図。
【図５】第１実施形態のメモリ装置の効果を説明する特性図。
【図６】第１実施形態のメモリ装置の効果を説明する特性図。
【図７】ストレス誘起リーク電流を説明する図。
【図８】第１実施形態のメモリ装置の製造工程を示す断面図。
【図９】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１０】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１１】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１２】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１３】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１４】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１５】第１実施形態のメモリ装置の製造工程を示す断面図。
【図１６】第１実施形態の従来のメモリ装置に対する効果を説明する図。
【図１７】ΔＶｇｅの定義を説明する図。
【図１８】浮遊ゲート電極が多結晶シリコンからなるメモリセルの問題点を説明する斜視図。
【図１９】第２実施形態による製造方法の製造工程を示す断面図。
【図２０】第２実施形態による製造方法の製造工程を示す断面図。
【図２１】第２実施形態による製造方法の製造工程を示す断面図。
【図２２】第２実施形態による製造方法の製造工程を示す断面図。
【図２３】第３実施形態による製造方法の製造工程を示す断面図。
【図２４】第３実施形態による製造方法の製造工程を示す断面図。
【図２５】第３実施形態による製造方法の製造工程を示す断面図。
【図２６】第３実施形態による製造方法の製造工程を示す断面図。
【図２７】第３実施形態による製造方法の製造工程を示す断面図。
【図２８】第３実施形態による製造方法の製造工程を示す断面図。
【図２９】浮遊ゲート電極が多結晶シリコンからなるメモリセルの問題点を説明する斜視図。
【図３０】第４実施形態による不揮発性半導体メモリ装置の特徴を説明する斜視図。
【図３１】第４実施形態による不揮発性半導体メモリ装置の特徴を説明する斜視図。
【図３２】第４実施形態による不揮発性半導体メモリ装置の効果を説明する図。
【図３３】第５実施形態による製造方法の製造工程を示す断面図。
【図３４】第５実施形態による製造方法の製造工程を示す断面図。
【図３５】第５実施形態による製造方法の製造工程を示す断面図。
【図３６】第５実施形態による製造方法の製造工程を示す断面図。
【図３７】第５実施形態による製造方法の製造工程を示す断面図。
【図３８】第５実施形態による製造方法の製造工程を示す断面図。
【図３９】第５実施形態による製造方法の製造工程を示す断面図。
【図４０】第５実施形態による製造方法の製造工程を示す断面図。
【図４１】第５実施形態による製造方法の製造工程を示す断面図。
【符号の説明】
【０１００】
１  シリコン基板  
３  素子分離領域
１２  ソース／ドレイン領域
１４  トンネル絶縁膜  
１５  バーズビーク
１６  浮遊ゲート電極
１７  亜粒界
１８  電極間絶縁膜
１９  非晶質シリコン膜
２０  制御ゲート電極
２０ａ  多結晶シリコン膜
２０ｂ  タングステンシリサイド膜
２１  シリコン窒化膜
２２  絶縁膜（電極側壁酸化膜）
２３  非晶質シリコン膜
２４  層間絶縁膜
３１  非晶質シリコン膜
３２  シリコン窒化膜
３３  溝
３４  非晶質シリコン膜
３６  単結晶膜
３７  溝
３８  溝
５０  多結晶シリコンからなる浮遊ゲート電極
５２  バーズビーク  
６０  電荷蓄積層
６４  ブロック絶縁膜
６５  制御ゲート電極
６６  非晶質シリコン膜
６７  単結晶シリコン膜
６８  タングステンシリサイド膜
６９  亜粒界
７０  シリコン窒化膜
７２  溝
７４  非晶質シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2009010166.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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