(57)【要約】【課題】ＮチャネルＭＯＳトランジスタで構成される被保護回路を静電気放電現象から保護する静電気放電保護回路を提供する。【解決手段】電源端子側に接続されるＮチャネルＭＯＳトランジスタを有する内部回路を保護する静電気放電保護回路であって，電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と，電源端子と内部回路のＮチャネルＭＯＳトランジスタとの間に設けられ検出パルスに応答してソースドレイン間が遮断されるＰチャネルＭＯＳトランジスタを有する静電気ブロック回路とを有する。さらに，静電気ブロック回路とグランド端子との間に設けられ検出パルスに応答して導通する静電気放電通過回路を有する。電源端子に静電気放電が発生したとき，その静電気放電に伴う電荷を前記静電気ブロック回路が遮断して，内部回路のＮチャネルＭＯＳトランジスタに流入することを防止することができる。【選択図】図４
2009076664.tif 000002
【特許請求の範囲】
【請求項１】
電源端子側に接続されるＮチャネルＭＯＳトランジスタを有する内部回路を保護する静電気放電保護回路において，
前記電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と，
前記電源端子と前記内部回路のＮチャネルＭＯＳトランジスタとの間に設けられ前記検出パルスに応答してソースドレイン間が遮断されるＰチャネルＭＯＳトランジスタを有する静電気ブロック回路と，
前記静電気ブロック回路とグランド端子との間に設けられ前記検出パルスに応答して導通する静電気放電通過回路とを有する静電気放電保護回路。
【請求項２】
請求項１において，
前記静電気ブロック回路のＰチャネルＭＯＳトランジスタは，ゲートに前記検出パルスが印加され，ソースが前記電源端子に接続され，ドレインが前記内部回路のＮチャネルＭＯＳトランジスタに接続され，チャネルが前記電源端子に接続されている静電気放電保護回路。
【請求項３】
請求項１において，
前記静電気放電検出回路は，前記電源端子とグランド端子間に直列に設けられたインピーダンス素子と容量素子と，前記インピーダンス素子と容量素子との接続点を入力とするＣＭＯＳインバータとを有し，前記ＣＭＯＳインバータの出力に前記検出パルスが生成される静電気放電保護回路。
【請求項４】
請求項２において，
前記静電気通過回路は，前記静電気ブロック回路のＰチャネルＭＯＳトランジスタのドレインにドレインが接続され，前記検出パルスがゲートに供給されるＮチャネルＭＯＳトランジスタを有する静電気放電保護回路。
【請求項５】
請求項１において，
さらに，前記電源端子とグランド端子との間に設けられ，前記電源端子またはグランド端子に静電気放電が発生したときにその電荷を前記グランド端子または電源端子に流す電荷通過回路を有する静電気放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，静電気放電保護回路に関し，特に，ＮチャネルＭＯＳトランジスタで構成される被保護回路を静電気放電現象から保護する静電気放電保護回路に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタで構成される集積回路は，静電気放電（ＥＳＤ：Electrostatic Discharge）から内部回路を保護するために静電気放電保護回路を有する。一般的な静電気放電保護回路は，電源端子とグランド端子間または入力端子と電源端子やグランド端子間に通常動作状態の電圧では逆方向になるダイオードを設け，それらの端子に静電気放電が発生した場合に，ダイオードを導通させて静電気による電荷を流して内部回路の破壊を防止する。
【０００３】
図１は，従来のダイオードによる静電気放電保護回路の例を示す図である。いずれも，被保護回路である内部回路は，ＰチャネルトランジスタＱ１とＮチャネルトランジスタＱ２とからなるＣＭＯＳ回路である。そして，ＣＭＯＳ回路の電源ＶＤＤ，入力端子ＩＮ，グランドＧＮＤとの間に，ダイオードＤ１，Ｄ２が設けられている。図１（１）は入力端子ＩＮにＥＳＤが発生した場合の電荷が流れる経路を破線で示している。図１（２）は電源端子ＶＤＤにＥＳＤが発生した場合の電荷が流れる経路を破線で示している。そして，図１（３）はグランド端子ＧＮＤにＥＳＤが発生した場合の電荷が流れる経路を破線で示している。
【０００４】
また，特許文献１では，電源端子に発生したＥＳＤによる大量の電荷をグランド端子に流すために，静電気放電の発生を検出して短い制御パルスを発生するＥＳＤ検出回路と，電源端子とグランド端子間に設けられ制御パルスにより導通するクランプ用のＭＯＳトランジスタとを有する。ＭＯＳトランジスタのゲートに制御パルスが印加されると，ＭＯＳトランジスタの横方向バイポーラトランジスタが導通して大量の電荷をグランド端子に流す。
【０００５】
図２は，特許文献１の静電気放電保護回路を示す図である。この保護回路は，抵抗Ｒ１，容量Ｃ１，ＰチャネルＭＯＳトランジスタＱ１０，抵抗Ｒ１０とにより制御パルスを生成するＥＳＤ検出回路を構成し，抵抗Ｒ１１とＮチャネルＭＯＳトランジスタＱ１１とで電源クランプ回路を構成する。これらの回路により，電源端子ＶＤＤに発生した正のＥＳＤの電荷を電源端子ＶＤＤからグランド端子ＧＮＤに流すことができる。また，グランド端子ＧＮＤと電源端子ＶＤＤの方向のＥＳＤ電荷対策のためにダイオードＤ１０が設けられる。
【０００６】
この回路では，通常動作状態ではノードｎ１がＨレベルになりトランジスタＱ１０はオフ状態にあり，ノードｎ２がＬレベルになりクランプ用トランジスタＱ１１はオフ状態にある。電源端子ＶＤＤに正のＥＳＤが発生すると，ノードｎ１は抵抗Ｒ１とキャパシタＣ１との時定数により上昇するので，短時間の間はＬレベルを維持する。それにより，ＰチャネルトランジスタＱ１０が短時間の間導通し，ノードｎ２をＨレベルに引き上げる。これが制御パルスである。その結果，クランプ用ＮチャネルトランジスタＱ１１の寄生ラテラルバイポーラトランジスタが導通し，矢印方向に大量の電荷を流す。これにより，内部回路１が破壊されることが防止される。
【特許文献１】特開２００５−２３５９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年のアナログ回路などにおいて，従来のＣＭＯＳ回路からＮチャネルＭＯＳトランジスタによる回路に移行する傾向がある。ＣＭＯＳ回路の場合，省電力化が可能ではあるが，Ｐチャネルトランジスタの特性がＮチャネルトランジスタの特性より劣るという潜在的な問題があり，ＮチャネルＭＯＳトランジスタにより内部回路を構成することで，より高い特性要求に応えることができるからである。
【０００８】
ＮチャネルＭＯＳトランジスタにより内部回路が構成されると，ＥＳＤが発生したときに大量の電荷が内部回路内に貫通電流として流れることが予想される。よって，図１，２などのＥＳＤ保護回路を設けただけでは十分な保護機能を期待することができない。
【０００９】
そこで，本発明の目的は，ＮチャネルＭＯＳトランジスタで構成される被保護回路を静電気放電現象から保護する静電気放電保護回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために，本発明の第１の側面によれば，電源端子側に接続されるＮチャネルＭＯＳトランジスタを有する内部回路を保護する静電気放電保護回路であって，電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と，電源端子と内部回路のＮチャネルＭＯＳトランジスタとの間に設けられ検出パルスに応答してソースドレイン間が遮断されるＰチャネルＭＯＳトランジスタを有する静電気ブロック回路とを有する。さらに，静電気ブロック回路とグランド端子との間に設けられ検出パルスに応答して導通する静電気放電通過回路を有する。電源端子に静電気放電が発生したとき，その静電気放電に伴う電荷を前記静電気ブロック回路が遮断して，内部回路のＮチャネルＭＯＳトランジスタに流入することを防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１２】
図３は，ＮチャネルＭＯＳトランジスタで構成される内部回路の一例を示す図である。図３（１）の内部回路は，入力信号ＩＰ，ＩＭがゲートに供給されソースが共通に電流源トランジスタＱ２４に接続された１対のＮチャネルＭＯＳトランジスタＱ２２，Ｑ２３と，負荷回路を構成するＮチャネルＭＯＳトランジスタＱ２０，Ｑ２１とを有し，出力端子ＯＭ，ＯＰから差動出力信号を出力する差動増幅器である。電流源トランジスタＱ２４のゲートにはバイアス電圧Ｖｂが印加されている。
【００１３】
かかる内部回路は，電源端子ＶＤＤ側にＮチャネルＭＯＳトランジスタＱ２０，Ｑ２１が設けられている。これらのＮＭＯＳトランジスタＱ２０，Ｑ２１は，図３（２）の断面図に示されるとおり，そのゲートＧとドレインＤとが電源端子ＶＤＤに接続され，ソースＳがトランジスタＱ２２，Ｑ２３のドレインに接続される。そして，ＮＭＯＳトランジスタＱ２０，Ｑ２１のチャネル領域を構成するＰ型基板Ｐ−ｓｕｂ（またはＰ型ウエル領域）は，バックゲートバイアスとしてグランド端子ＧＮＤに接続される。
【００１４】
電源ＶＤＤ側に接続されたＮＭＯＳトランジスタＱ２０，Ｑ２１は，図３（２）の断面図の構造を有するので，電源端子ＶＤＤにＥＳＤが発生すると，ゲートＧとチャネルＰ−ｓｕｂとの間と，ドレインＤとチャネルＰ−ｓｕｂとの間とに大きな電圧が印加される。ゲート酸化膜は，トランジスタの微細化に伴いより薄くなる傾向にあり，数Ｖ程度で破壊される。一方，ドレインＤとチャネルＰ−ｓｕｂとの間のＰＮ接合は，ＥＳＤの発生により逆バイアス状態になり，ＰＮ接合に逆方向電流が流れて接合部分の温度が上昇し，その温度上昇により逆方向電流が増大し更に温度が上昇するといった繰り返し現象により，熱によりＰＮ接合が破壊される。
【００１５】
上記のように，図３（１）の内部回路では，その前段に図１や図２の保護回路が設けられていたとしても，その保護回路により電荷が吸収されるまでの短時間の間に，電源端子ＶＤＤに高い電圧が印加される。この短時間であっても高い電圧の発生は，図３（１）のように電源側に設けられたＮＭＯＳトランジスタを破壊に至らしめる。
【００１６】
図４は，本実施の形態におけるＥＳＤ保護回路の概略構成図である。図４において，内部回路１は，図３（１）の内部回路と同じであり，ＮＭＯＳトランジスタＱ２０〜Ｑ２３で構成される。そして，ＥＳＤ保護回路は，電源端子ＶＤＤにＥＳＤが発生したときに検出パルスＰ１１を生成する静電気放電検出回路１１と，電源端子ＶＤＤと内部回路１のＮチャネルＭＯＳトランジスタＱ２０，Ｑ２１との間に設けられ検出パルスＰ１１に応答してソースドレイン間が遮断されるＰチャネルＭＯＳトランジスタを有する静電気ブロック回路１２と，静電気ブロック回路１２とグランド端子ＧＮＤとの間に設けられ検出パルスＰ１１に応答して導通する静電気放電通過回路１３とを有する。望ましくは，電源端子ＶＤＤとグランド端子ＧＮＤとの間には，図１，２の保護回路のようにＥＳＤの電荷を通過させる電荷通過回路を有する。つまり，電荷通過回路によりＥＳＤによる大量の電荷を吸収させるが，吸収されるまでの短時間の高い電圧による破壊を防止するために，ＥＳＤブロック回路１２により電荷を遮断して被保護回路である内部回路１に電荷が流れないようにする。
【００１７】
図５は，本実施の形態におけるＥＳＤ保護回路の具体的回路図である。図５に示されるとおり，ＥＳＤ検出回路１１は，電源端子ＶＤＤとグランド端子ＧＮＤとの間に直列に接続されたインピーダンス素子Ｒ３０とキャパシタ素子Ｃ３１と，それらの接続ノードｎ３４を入力するＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３３とからなるＣＭＯＳインバータとを有し，出力端子ｎ３５に検出パルスを生成する。
【００１８】
また，ＥＳＤブロック回路１２は，ソースが電源端子ＶＤＤに接続され，ドレインが内部回路１のＮＭＯＳトランジスタＱ２０，Ｑ２１のドレインに接続され，ゲートがＥＳＤ検出回路１１の出力端子ｎ３５に接続されたＰＭＯＳトランジスタＱ４０，Ｑ４１を有する。
【００１９】
そして，ＥＳＤ通過回路１３は，ＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１のドレイン端子ｎ４０，ｎ４１とグランド端子ＧＮＤとの間に設けられ，ゲートがＥＳＤ検出回路１１の出力端子ｎ３５に接続されたＮＭＯＳトランジスタＱ５０，Ｑ５１を有する。
【００２０】
通常動作状態では，キャパシタ素子Ｃ３１が充電されノードｎ３４はＨレベルにあるので，ＥＳＤ検出回路１１の出力端子ｎ３５はＬレベルになっている。よって，ＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１は，共に導通状態であり，電源端子ＶＤＤが電圧降下することなく内部回路１のＮＭＯＳトランジスタに供給される。
【００２１】
そして，電源端子ＶＤＤにＥＳＤが発生すると，インピーダンス素子Ｒ３０とキャパシタ素子Ｃ３１の時定数に対応する短時間の間だけノードｎ３４の電位に対してＰＭＯＳトランジスタＱ３２のソースの電源端子ＶＤＤの電位が高くなり，トランジスタＱ３２が導通し，出力端子ｎ３５がＨレベルになる。そして，インピーダンス素子Ｒ３０とキャパシタ素子Ｃ３１との時定数にしたがう時間後に，ノードｎ３４は電源端子ＶＤＤと同じレベルに上昇し，ＰＭＯＳトランジスタＱ３２は非導通状態に戻る。この出力端子ｎ３５に発生する短時間のＨレベルがＥＳＤ検出パルスである。
【００２２】
出力端子ｎ３５のＥＳＤ検出パルスに応答して，ＥＳＤブロック回路１のＰＭＯＳトランジスタＱ４０，Ｑ４１は非導通状態にされる。そのため，電源端子ＶＤＤからのＥＳＤによる電荷が内部回路１のＮＭＯＳトランジスタＱ２０，Ｑ２１に流れるのが防止され，破壊から保護される。
【００２３】
図６は，図５のＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１と，ＥＳＤ通過回路１３のＮＭＯＳトランジスタＱ５０，Ｑ５１との断面構造図である。ＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１は，ゲートＧ１とソースＳ１とチャネルを構成するＮ型基板Ｎ−ｓｕｂ（またはＮ型ウエル領域）とが電源端子ＶＤＤに接続され，ドレインＤ１が，ＥＳＤ通過回路１３のＮＭＯＳトランジスタＱ５０，Ｑ５１のドレインＤ２に接続されている。
【００２４】
このように，ＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１は，ゲートＧ１とソースＳ１とチャネルを構成するＮ型基板Ｎ−ｓｕｂとが共に電源端子ＶＤＤに接続されているので，電源端子ＶＤＤにＥＳＤが発生しても，ゲートＧ１とチャネルＮ−ｓｕｂとの間，ソースＳ１とチャネルＮ−ｓｕｂとの間には電位差が生じない。つまり，ゲート絶縁膜とソースとチャネル間のＰＮ接合には電位差が発生せず，図３で示したＮＭＯＳトランジスタのような破壊がない。ただし，チャネルＮ−ｓｕｂとドレインＤ１との間のＰＮ接合には，大きな電圧が逆バイアスとして印加され，逆方向電流が発生する。
【００２５】
そこで，ＥＳＤ通過回路１３のＮＭＯＳトランジスタＱ５０，Ｑ５１は，ＥＳＤ検出パルスに応答して一次的に導通し，上記のＰＭＯＳトランジスタＱ４０，Ｑ４１のチャネルＮ−ｓｕｂとドレインＤ１との間のＰＮ接合に発生する逆方向電流を通過させ，グランド端子ＧＮＤに逃がす。しかも，この逆方向電流が流れる時に，ＮＭＯＳトランジスタＱ５０，Ｑ５１のＯＮ抵抗によりノードｎ４０，ｎ４１の電位が上昇し，逆方向電流は現象することが予測される。
【００２６】
つまり，ＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１は，電源端子ＶＤＤに発生したＥＳＤの電荷を有効に遮断し，内部回路１側に大電流が流れることを防止することができる。そして，ＰＭＯＳトランジスタＱ４０，Ｑ４１自身は，ＮＭＯＳトランジスタと異なり，ＥＳＤによる破壊を受けにくい接続関係になっている。
【００２７】
以上のように，本実施の形態におけるＥＳＤ保護回路は，電源側にＮＭＯＳトランジスタを有する内部回路１の当該ＮＭＯＳトランジスタと電源端子との間に，ＰＭＯＳトランジスタからなるＥＳＤブロック回路を設け，ＥＳＤ発生時に生成されるＥＳＤ検出パルスによりＥＳＤブロック回路のＰＭＯＳトランジスタを一次的に非導通に制御することで，内部回路への電荷の流入を抑制することができ，内部回路のＥＳＤ破壊を防止することができる。
【００２８】
図７は，本実施の形態におけるＥＳＤ保護回路の全体構成例である。図４，５で説明したＥＳＤブロック回路１２とＥＳＤ検出回路１１とＥＳＤ通過回路１３に加えて，電源端子ＶＤＤとグランド端子ＧＮＤとの間に，図２で示した保護回路２を設ける。この保護回路２は，電源ＶＤＤにＥＳＤが発生するとその電荷をグランド端子ＧＮＤ側に通過させる電荷通過回路である。この電荷通過回路２により，ＥＳＤによる電荷は電源端子ＶＤＤからグランド端子ＧＮＤ側に流れるので，電源端子ＶＤＤの高い電位状態は短時間で低減される。そして，たとえ電源端子ＶＤＤの電位が短期間の間高くなったとしても，内部回路１と電源端子ＶＤＤとの間にＥＳＤブロック回路１２を設けたことで，内部回路１への電荷の流入を防止することができ，内部回路１をより信頼性高く保護することができる。
【００２９】
電荷通過回路２として，図７以外の構成の回路も採用可能である。電荷通過回路２として，図１に示した保護回路を採用しても同様の作用効果が期待できる。
【００３０】
図８は，本実施の形態のＥＳＤ保護回路のシミュレーション構成図である。また，図９，１０は，そのシミュレーション結果を示す図である。図８のＥＳＤ発生ユニット１００が，被シミュレーションユニット２００に接続されている。被シミュレーションユニット２００は，図７と同じ回路であり，電荷通過回路２とＥＳＤ保護回路１０（１１，１２，１３を有する）とで，内部回路１を保護している。
【００３１】
ＥＳＤ発生ユニット１００は，一般的な規格により規定されており，電圧源Ｖと容量素子Ｃｅｓｄと抵抗素子ＲｅｓｄとスイッチＳＷ１と，抵抗素子Ｒｅｓｄとで構成される。電圧源Ｖは，マシンモデル用の２００Ｖとヒューマンボディモデル用の１．２ｋＶのいずれかを生成することができる。また，抵抗素子Ｒｅｓｄは，マシンモデル用の０オームとヒューマンボディモデル用の１．５ｋオームとにすることができる。ＥＳｄ発生ユニット１００では，スイッチＳＷ１が左側に接続されたときに，電圧源Ｖから容量素子Ｖｅｓｄが充電され，充電終了後にスイッチＳＷ１が右側に切り換えられる。このスイッチの切換により，被シミュレーションユニット２００の電源端子ＶＤＤには，ピーク状の高電圧が印加され，その電圧は抵抗素子Ｒｅｓｄと容量素子Ｃｅｓｄとの時定数により減衰する。
【００３２】
図９は，マシンモデルでシミュレーションした結果を示す。図９（１）は，ＥＳＤ保護回路１０が設けられていない被シミュレーションユニット２００の場合の電源ＶＤＤの波形図である。短時間ｔ１の高いピーク電圧（約２００Ｖ）が発生している。図９（２）は，ＥＳＤ保護回路１０が設けられた被シミュレーションユニット２００の場合の電源ＶＤＤの波形図である。図９（１）と同等の高いピーク電圧が発生している。そして，図９（３）は，ＥＳＤ保護回路１０のノードｎ４０，ｎ４１の電圧波形である。いずれもピーク電圧が１５〜２０Ｖ程度に低下していることが分かる。つまり，ＥＳＤブロック回路１２により電荷の流入がブロックされ，ノードｎ４０，ｎ４１の上昇が抑制されている。これにより，内部回路１はマシンモデルのＥＳＤから有効に保護される。
【００３３】
図１０は，ヒューマンボディモデルでシミュレーションした結果を示す。図１０（１）（２）（３）は図９（１）（２）（３）に対応する。ヒューマンボディモデルＨＢＭの場合は，抵抗素子Ｒｅｓｄが１．５ｋオームと高いので，スイッチＳＷ１を右側に切り換えてもその抵抗素子Ｒｅｓｄによる電圧降下で電源端子ＶＤＤの電位は２０〜２５Ｖ程度と低く，また電荷量は大きいのでその電位の低下は緩慢である。つまり，図１０（１）（２）に示すとおり，比較的長い期間ｔ２を有する低いピーク電圧が電源端子ＶＤＤに発生する。そして，本実施の形態のＥＳＤ保護回路１０を設けた場合，ノードｎ４０，ｎ４１の電圧波形は，図１０（３）に示すとおり，２００ｍＶ程度で極めて短い電圧ピークになっている。つまり，内部回路１はニューマンボディモデルのＥＳＤからも有効に保護されることが理解できる。
【００３４】
以上の通り，本実施の形態のＥＳＤ保護回路を設けることで内部回路をＥＳＤによる破壊から有効に保護することができる。
【図面の簡単な説明】
【００３５】
【図１】従来のダイオードによる静電気放電保護回路の例を示す図である。
【図２】特許文献１の静電気放電保護回路を示す図である。
【図３】ＮチャネルＭＯＳトランジスタで構成される内部回路の一例を示す図である。
【図４】本実施の形態におけるＥＳＤ保護回路の概略構成図である。
【図５】本実施の形態におけるＥＳＤ保護回路の具体的回路図である。
【図６】図５のＥＳＤブロック回路１２のＰＭＯＳトランジスタＱ４０，Ｑ４１と，ＥＳＤ通過回路１３のＮＭＯＳトランジスタＱ５０，Ｑ５１との断面構造図である。
【図７】本実施の形態におけるＥＳＤ保護回路の全体構成例である。
【図８】本実施の形態のＥＳＤ保護回路のシミュレーション構成図である。
【図９】シミュレーション結果を示す図である。
【図１０】シミュレーション結果を示す図である。
【符号の説明】
【００３６】
ＶＤＤ：電源端子                    ＧＮＤ：グランド端子
１１：ＥＳＤ検出回路                １２：ＥＳＤブロック回路
１３１：ＥＳＤ通過回路              １：内部回路
【図１】
2009076664.tif 000003
【図２】
2009076664.tif 000004
【図３】
2009076664.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2009076664.tif 000009
【図８】
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【図９】
2009076664.tif 000011
【図１０】
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