(57)【要約】      （修正有）【課題】熱膨張率（ＣＴＥ）による不整合の問題がなく、小さいサイズのファンアウトウエハレベルパッケージング構造を提供する。【解決手段】ダイ収容スルーホール４、接続スルーホール構造２２および第１のコンタクトパッド３を備えた基板２と、ダイ収容スルーホール４内に配設されるマイクロレンズ域６０を有するダイ６と、マイクロレンズ域６０を覆う透明カバー６８と、ダイ６の下に形成されて、ダイ６とダイ６の側壁収容スルーホール４との間の間隔内に満たされる周囲の材料２４と、ダイ６および基板２上に形成される誘電層１２と、誘電層１２上に形成されて、第１のコンタクトパッド３に接続される再分配層（ＲＤＬ）１４と、ＲＤＬ１４の上に形成される保護層２６と、基板２の下部表面で、および、接続スルーホール構造２２の下に形成される第２のコンタクトパッド１８と、保護層２６上に形成される透明ベース６８と、を備える。【選択図】図１
2009010352.tif 000002
【特許請求の範囲】
【請求項１】
基板を備えた半導体デバイスパッケージの構造であって、
ダイ収容スルーホール、接続スルーホール構造および第１のコンタクトパッドを備えた前記基板と、
前記ダイ収容スルーホール内に配設されるマイクロレンズ域を有するダイと、
前記ダイの下に形成されて、前記ダイと前記ダイ収容スルーホールの側壁との間の間隔内に充填される周囲の材料と、
前記ダイおよび前記基板上に形成され、前記マイクロレンズ域およびコンタクトパッドを露出させる誘電層と、
前記誘電層上に形成され、かつ前記第１のコンタクトパッドに接続される再分配層と、
前記再分配層の上に形成される保護層と、
前記基板の下部表面に、かつ前記接続スルーホール構造の下に形成される第２のコンタクトパッドと、
前記保護層上に形成される透明ベースと、によって特徴づけられる構造。
【請求項２】
さらに、前記第２のコンタクトパッドに接続される導電性バンプ、を備える請求項１に記載の構造。
【請求項３】
基板を備えた半導体デバイスパッケージを形成するための方法であって、
ダイ収容スルーホール、接続スルーホール構造およびコンタクト金属パッドを備えた前記基板を準備するステップと、
ダイ再分配ツール上にパターン化された接着剤を印刷するステップと、
ピックアンドプレース精密アラインメントシステムによって所望のピッチで前記ダイ再分配ツール上にマイクロレンズ域を有する所望のダイスを再分配するステップと、
前記ダイ再分配ツールに前記基板を接着するステップと、
前記ダイスおよび前記スルーホールの側壁および前記ダイスの裏面の間のスペースに弾性コアペースト材料を再充填するステップと、
前記ダイ再分配ツールを切り離すステップと、
前記ダイの活性表面および前記基板の上側表面上に誘電層をコーティングするステップと、
マイクロレンズ、前記ダイスおよび前記基板のコンタクトパッドを露出させるために開口部を形成するステップと、
前記誘電層の上に少なくとも一つの導電性ビルトアップ層を形成するステップと、
前記少なくとも一つの導電性ビルトアップ層の上にコンタクト構造を形成するステップと、
前記少なくとも一つの導電性ビルトアップ層の上に保護層を形成するステップと、
前記マイクロレンズ域を露出させるステップと、
前記保護層上に透明ベースを真空接着するステップと、
前記透明ベース上にカバーゾーンを画成するためにラインを前記透明ベースに画線機で引くステップと、
テープフレーム上の前記透明ベースサイトとともにパネルを取り付けるステップと、
前記基板の前記下部表面から前記基板を切るステップと、
パンチャによって前記透明ベースをばらばらにするステップと、
前記パッケージを切り離すステップと、
を含むことを特徴とする方法。
【請求項４】
さらに、前記コンタクト構造に接続される導電性バンプを形成するステップ、を含む請求項３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、次の、現在の譲受人に共通に譲渡される、同時係属出願特許文献１および特許文献２に関するものであり、その内容は参照によって本願明細書に組み込まれるものとする。
【特許文献１】２００６年１０月６日出願の出願番号第１１／５３９，２１５号、名称「撮像素子保護のための方法」
【特許文献２】２００６年１２月２９日出願の出願番号第１１／６４７，２１７号、名称「ダイ収容スルーホールを備えた半導体イメージ装置パッケージおよびその方法」
【０００２】
本発明は、ウエハレベルパッケージ（ＷＬＰ）の構造に関し、およびより詳しくは信頼性を向上させ、かつデバイスサイズを縮小する、基板内に形成されたダイ収容スルーホールおよび相互接続スルーホールを備えたファンアウトウエハレベルパッケージに関する。
【背景技術】
【０００３】
半導体デバイスの分野において、デバイス密度は増加し、および、デバイスサイズは連続的に縮小する。この種の高密度デバイスのパッケージングまたは相互接続技術に対する要求は、また、前述した状況に適合するために増大される。従来は、フリップチップ付着方法で、ソルダーバンプのアレイがダイの表面の上に形成される。ソルダーバンプの形成は、ソルダーバンプの所望のパターンを形成するためのソルダーマスクを通してソルダー複合材料を用いて、実施されることができる。チップパッケージの機能は、配電、信号分配、熱放散、保護およびサポート、およびその他を含む。半導体がより複雑になるにつれて、従来のパッケージ技法、例えばリードフレームパッケージ、フレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えた、より小さいチップを形成する要求を満たすことができない。
【０００４】
さらに、従来のパッケージ技術がウエハ上のダイスをそれぞれのダイスに分割し、それから、それぞれ、ダイをパッケージしなければならないので、したがって、これらの技法は製造プロセスに対して時間がかかる。チップパッケージ技法は集積回路の発達によって高度に影響されるので、したがって、電子回路のサイズが厳しくなるにつれて、パッケージ技法もそうなる。前述した理由のために、パッケージ技法の傾向は現在、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっている。「ウエハレベルパッケージ」は、ウエハ上のパッケージング全体および全ての相互接続、同じく他の処理ステップが、チップ（ダイス）への分断（ダイシング）の前に実施される、ことを意味するとして理解されるべきである。一般に、全ての組立プロセスまたはパッケージプロセスの完了の後、個々の半導体パッケージが、複数の半導体ダイスを有するウエハから切り離される。ウエハレベルパッケージは、極めて良い電気的性質と組み合わせられる極めて小さい寸法を有する。
【０００５】
ＷＬＰ技法は、ダイが製造されて、ウエハ上で試験されて、そして次に、このウエハが表面実装ラインで組立用のダイシングによって分断される高度なパッケージング技術である。ウエハレベルパッケージ技法が、シングルチップまたはダイを利用せず、１つの対象物としてウエハ全体を利用するので、したがって、スクライビングプロセスを実行する前に、パッケージングおよび試験が達成され、さらに、ＷＬＰは、ワイヤーボンディング、ダイマウントおよびアンダーフィルのプロセスが省略されることができるような高度な技法である。ＷＬＰ技法を利用することによって、コストおよび製造時間を減少することができ、および、ＷＬＰの得られる構造がダイに等しくなることができ、したがって、この技法は電子デバイスの小型化の要求を満たすことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上で言及されたＷＬＰ技法の利点にもかかわらず、ＷＬＰ技法の受け入れに影響するいくつかの問題が、それでも存在する。たとえば、ＷＬＰの構造とマザーボード（ＰＣＢ）の材料との間のＣＴＥ差異（不整合）は、この構造の機械的不安定性に対するもう一つの重要な要因になる。特許文献３によって開示されるパッケージ方式は、ＣＴＥ不整合問題を被る。それは従来技術が成形コンパウンドによって封入されるシリコンダイを使用するからである。公知のように、シリコン材料のＣＴＥは２．３であるが、成形コンパウンドのＣＴＥは４０−８０前後である。この配置によって、コンパウンドおよび誘電層材料の硬化温度がより高いことに起因して、チップ位置がプロセス中にシフトされ、および相互接続パッドがシフトされ、歩留および性能問題が生じる。温度サイクリング中に元の位置に戻ることは、困難である（硬化温度がＴｇに近い／Ｔｇを超える場合、それはエポキシ樹脂特性によって生じる）。それは、従来構造パッケージが大きなサイズで処理されることができず、および、それがより高い製造費用を生じさせることを意味する。
【特許文献３】米国特許第６，２７１，４６９号
【０００７】
更に、一部の技法は、基板の上側表面上に直接形成されるダイの使用を伴う。公知のように、半導体ダイのパッドはエリアアレイ型の複数の金属パッドへの再分配層（ＲＤＬ）を伴う再分配プロセスを通して再分配される。ビルドアップ層が、パッケージのサイズを増大する。したがって、パッケージの厚さは増加する。これは、チップのサイズを縮小する要求と対立する可能性がある。
【０００８】
更に、従来技術は「パネル」タイプパッケージを形成するために複雑なプロセスに苦しむ。それは、封入用のモールドツールおよびモールド材料の射出を必要とする。コンパウンドを熱硬化させた後のそりの為に同じレベルでダイおよびコンパウンドの表面を制御しそうになく、ＣＭＰプロセスが、平坦でない表面を研磨するために必要かもしれない。コストは、したがって、増加する。
【０００９】
したがって、本発明は上述した課題を克服して、更に温度サイクリングのより良いボードレベル信頼度試験を提供するために、良いＣＴＥ性能および縮小サイズを備えたファンアウトウエハレベルパッケージング（ＦＯ−ＷＬＰ）構造を提供する。
【課題を解決するための手段】
【００１０】
本発明の目的は、優れたＣＴＥ性能および縮小サイズを備えたファンアウトＷＬＰを提供することである。
【００１１】
本発明の別の目的は、信頼性を向上させ、かつデバイスサイズを縮小するためのダイ収容スルーホールを有する基板を備えたファンアウトＷＬＰを提供することである。
【００１２】
更に、本発明の別の目的は、更にマイクロレンズを保護するマイクロレンズ域を覆う透明ベース（ガラス）を有するＣＩＳ−ＣＳＰパッケージを提供することである。
【００１３】
本発明は、ダイ収容スルーホール、接続スルーホール構造および第１のコンタクトパッドを備えた基板と、ダイ収容スルーホール内に配設されるマイクロレンズ域を有するダイと、マイクロレンズ域を覆う透明カバーと、ダイの下に形成されて、ダイとダイの収容スルーホールの側壁との間の間隔内に満たされる周囲の材料と、ダイおよび基板上に形成される誘電層と、誘電層上に形成されて、第１のコンタクトパッドに接続される再分配層（ＲＤＬ）と、ＲＤＬの上に形成される保護層と、基板の下部表面で、および、接続スルーホール構造の下に形成される第２のコンタクトパッドと、保護層上に形成される透明ベースと、を備えるパッケージの構造を開示する。
【００１４】
基板の材料は、エポキシタイプＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（印刷回路基板）材料、ガラスまたはセラミックを含む。代わりとして、基板の材料は、合金または金属を含み、好ましくは、基板のＣＴＥ（熱膨張率）は、約１６ないし２０のＣＴＥを有するマザーボード（ＰＣＢ）のＣＴＥの近くにある。誘電層の材料は、弾性誘電層、感光層、シリコーン誘導体ベースの層、シロキサン重合体（ＳＩＮＲ）層、ポリイミド（ＰＩ）層またはシリコーン樹脂層を含む。
【００１５】
本発明の別の態様は、半導体デバイスパッケージを形成するための方法であって、ダイ収容スルーホール、接続スルーホール構造およびコンタクト金属パッドを備えた基板を準備するステップと、（アラインメントパターンを有する）ダイ再分配ツール上にパターン化された接着剤を印刷するステップと、ピックアンドプレース精密アラインメントシステムによって所望のピッチでダイ再分配ツール上にマイクロレンズ域を有する所望のダイスを再分配するステップと、ダイ再分配ツールに基板を接着するステップと、ダイスおよびスルーホールの側壁およびダイスの裏面の間のスペースにコアペースト材料（好ましくは弾性材料）を再充填するステップと、パネルを形成するためにダイ再分配ツールを切り離すステップと、ダイの活性表面および基板の上側表面上に誘電層をコーティングするステップと、マイクロレンズ、ダイスおよび基板のコンタクトパッドを露出させるために開口部を形成するステップと、誘電層の上に少なくとも一つの導電性ビルトアップ層を形成するステップと、前記少なくとも一つの導電性ビルトアップ層の上にコンタクト構造を形成するステップと、少なくとも一つの導電性ビルトアップ層の上に保護層を形成するステップと、マイクロレンズ域を露出させるステップと、保護層上に（真空接着）透明ベースを付着して、透明ベースを接着するために保護層を硬化させるステップと、透明ベース上にカバーゾーンを画成するためにラインを透明ベースに画線機で引くステップと、ブルーテープ（フレームタイプ）上にパネルの透明ベースサイトを取り付けるステップと、基板の下部表面（パネル）から透明ベースの表面まで／前の基板を切るステップと、パンチャによって透明ベースをばらばらにするステップと、テープからＣＳＰパッケージを取り除いて、トレー上に配置するステップと、を含む方法が開示される。
【発明を実施するための最良の形態】
【００１６】
本発明は、次に本発明の好ましい実施態様および添付の図によってより詳細に記載される。それにもかかわらず、認識されるべきは、本発明の好ましい実施態様が例示するためにだけあることである。ここで言及される好ましい実施態様の他に、本発明は明示的に記載されるものの他に広範囲の他の実施態様において実践されることができ、および添付の請求の範囲に指定される場合を除いて、本発明の有効範囲は明示的には限定されない。
【００１７】
本発明は、その上に形成される予め定められた端子コンタクト金属パッド３を有する基板および基板２の中に形成される予め形成されたダイ収容スルーホール４を利用するファンアウトＷＬＰの構造を開示する。ダイは基板のダイ収容スルーホール内に配設されて、コアペースト材上に取り付けられ、例えば、弾性コアペースト材がダイ端と基板のダイ収容スルーホールの側壁との間のスペースにおよび／またはダイの下に充填される。感光材が、ダイおよび予め形成された基板（コアペースト域を含む）の上にコーティングされる。好ましくは、感光材の材料は弾性体から形成される。
【００１８】
図１は、本発明の一実施態様に従うファンアウトウエハレベルパッケージ（ＦＯ−ＷＬＰ）の断面図を例示する。図１に示すように、ＦＯ−ＷＬＰの構造は（有機基板用の）第１の端子コンタクト導電パッド３を有する基板２およびダイ６を収容するためにその中に形成されるダイ収容スルーホール４を含む。このダイ収容スルーホール４は、基板を通して基板の上側表面から下部表面まで形成される。ダイ収容スルーホール４は、基板２内に予め形成される。コアペースト材料２１が、ダイ６の下部表面の下に真空印刷またはコーティングされ、それによってダイ６を封止する。コアペースト２１が、また、ダイ端６とスルーホール４の側壁との間のスペース（間隔）内に再充填される。導電（金属）層２４が、ダイ６と基板２との間の密着性を向上するための任意選択プロセスとして、ダイ収容スルーホール４の側壁上にコーティングされる。
【００１９】
ダイ６が、基板２上のダイ収容スルーホール４内に配設される。わかるように、コンタクトパッド（ボンディングパッド）１０がダイ６の上に形成される。感光層または誘電層１２が、ダイ６および基板の上側表面の上に形成される。複数の開口が、リソグラフィプロセスまたは露光および現像手順を通して誘電層１２内に形成される。複数の開口が、それぞれ、基板の上側表面上のコンタクトパッド（または入出力パッド）１０および第１の端子コンタクト導電パッド３に位置合わせされる。導電トレース１４とも称される、ＲＤＬ（再分配層）１４が層１２の上に形成される金属層の選択された部分を除去することによって誘電層１２の上に形成され、ＲＤＬ１４は、入出力パッド１０および第１の端子コンタクト導電パッド３を通してダイ６と電気的に接続されるように保つ。基板２は、基板２内に形成される接続スルーホール２２を更に備える。第１の端子コンタクト金属パッド３が、接続スルーホール２２の上に形成される。導電材料が、電気的接続のために接続スルーホール２２内に再充填される。第２の端子コンタクト導電パッド１８が、基板２の下部表面にかつ接続スルーホール２２の下に位置して、基板の第１の端子コンタクト導電パッド３に接続される。スクライブライン２８が、各々のユニットを切り離すためにパッケージユニットの間に画成され、より良い切断品質のために、スクライブラインの上には全く誘電層がない。保護層２６が、ＲＤＬ１４をカバーするために使用される。
【００２０】
留意する必要があることは、ダイ６が、ダイ６上に形成されるマイクロレンズ域６０を含むことである。マイクロレンズ域６０は、その上に形成される第２の保護層６２を有する、図１Ａを参照されたい、第２の保護層６２は、コーティングプロセスおよびプロセス中に粒子汚染を保護するために、はっ水性および油反発性を備えた保護層６２の性質によってなされた。
【００２１】
誘電層１２およびコアペースト材料２１は、誘電層１２が、弾性特性を有するために、温度サイクリング中にダイ６と基板２との間の熱機械応力を吸収する緩衝域として作用する。上述した構造は、ＬＧＡタイプパッケージを構成する。
【００２２】
透明ベース６８、例えばガラスカバーが、マイクロレンズ域６０上の第２の保護層６２を覆うように保護層２６上に形成され、それによってガラスカバー６８とマイクロレンズ域６０との間に間隔（キャビティ）を生成する。透明ベース６８は、パッケージサイズ（フットプリント）と同じ、または、パッケージ（カットの後の基板）サイズよりわずかに大きいことができる。保護層２６、好ましくは弾性体が、ガラスカバー６８に接着するために使用されることができる。
【００２３】
代替実施態様が図２に見られることができ、導電ボール２０が第２の端子コンタクト導電パッド１８上に形成される。このタイプはＢＧＡタイプと呼ばれ、および、接続スルーホール２２が基板の縁部サイト内に位置することができる。他の部分は図１に類似しており、したがって、詳細な説明は省略される。端子パッド１８は、この場合にＢＧＡ方式の下でＵＢＭ（アンダーボール金属）として作用することができる。複数のコンタクト導電性パッド３が、基板２の上側表面にかつＲＤＬ１４の下に形成される。
【００２４】
好ましくは、基板２の材料は画成されたスルーホールを有するエポキシタイプＦＲ５、ＢＴ、ＰＣＢの様な有機基板またはプレエッチング回路を有するＣｕ金属である。好ましくは、ＣＴＥはマザーボード（ＰＣＢ）の一つと同じである。好ましくは、高ガラス転移温度（Ｔｇ）を備えた有機基板は、エポキシタイプＦＲ５またはＢＴ（ビスマレイミドトリアジン）タイプ基板である。Ｃｕ金属（ＣＴＥ約１６）もまた、使用されることができる。ガラス、セラミック、シリコンが基板として使用されることができる。弾性コアペーストが、シリコーンゴム樹脂弾性体から形成される。
【００２５】
基板は、ウエハタイプのような丸いタイプとすることができ、直径は、２００、３００ｍｍ以上とすることができる。それは、パネル形態のような矩形のタイプに対して使用されることができる。基板２は、ダイ収容スルーホール４によって予め形成される。スクライブライン２８が、各々のユニットを切り離すためにユニットの間に画成される。図３を参照して、それは基板２が複数の予め形成されたダイ収容スルーホール４および接続スルーホール２２を含むことを示す。導電材料が、接続スルーホール２２の中に再充填され、それによって接続スルーホール構造体を構成する。
【００２６】
本発明の一実施態様において、誘電層１２は好ましくはシロキサン重合体（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズおよびその組合せを備えるシリコーン誘電体ベースの材料によって作られる弾性誘電材料である。別の実施態様において、誘電層は、ポリイミド（ＰＩ）またはシリコーン樹脂を備える材料によって作られる。好ましくは、それは単純なプロセスのための感光層である。
【００２７】
本発明の一実施態様において、弾性誘電層は１００（ｐｐｍ／℃）より大きいＣＴＥ、展伸度約４０パーセント（好ましくは３０パーセント−５０パーセント）を有する一種の材料であり、および、材料の硬度はプラスチックとゴムとの間である。弾性誘電層１２の厚さは、温度サイクル試験中にＲＤＬ／誘電層界面に蓄積される応力に依存する。
【００２８】
図４は、（ガラスまたはＣＣＬ）キャリア用のツール４０および基板２を例示する。一時的な接着材料のような接着材料４２が、ツール４０の周辺領域に形成される。１つの場合において、このツールは、パネル形式の形状を備えたガラスまたはＣＣＬ（銅クラッド積層体）でできていることができる。接続スルーホール構造は、基板の端で形成されない。図４の下の部分は、このツールと基板の組合せを例示する。パネルは（ガラスまたはＣＣＬ）キャリアと接着し、それはプロセス中にパネルにくっついて、保持する。
【００２９】
図５は、ダイ収容スルーホール４を有する基板の平面図を例示する。基板の端領域５０は、ダイ収容スルーホールを有さず、それは、ＷＬＰプロセス中に（ガラスまたはＣＣＬ）キャリアを貼り付ける（接着）ために使用される。ＷＬＰプロセスが完了されたあと、基板２は（ガラスまたはＣＣＬ）キャリアから点線に沿って切断（解放）され、それは、点線の内部領域がパッケージ分断のための鋸引きプロセスによって処理されることを意味する。
【００３０】
図６を参照して、上述したデバイスパッケージは、導電トレース７４を備えた印刷回路基板７２上のレンズホルダ７０を有するＣＩＳモジュールに一体化されることができる。コネクタ７６が、印刷回路基板７２の一端に形成される。好ましくは、印刷回路基板７２はフレキシブル印刷回路基板（ＦＰＣ）を含む。デバイスパッケージ１００は、ＦＰＣ上のコンタクト金属パッド７５を経て印刷回路基板７２上に、および、ＳＭＴプロセスを用いてはんだ接合（ペーストまたはボール）によってレンズホルダ７０内に形成される。レンズ７８がホルダ７０の上に形成され、および、ＩＲフィルタ８２（任意）がレンズホルダ７０内にかつデバイス１００とレンズとの間に位置する。少なくとも一つの受動素子８０が、レンズホルダ７０の中でまたはレンズホルダ７０の外でＦＰＣ上に形成されることができる。
【００３１】
シリコンダイ（ＣＴＥは〜２．３である）が、このパッケージの内側にパッケージされる。ＦＲ５またはＢＴ有機エポキシタイプ材料（ＣＴＥ〜１６）が、基板として使用され、およびそのＣＴＥはＰＣＢまたはマザーボードと同じである。ダイと基板との間のスペース（間隔）は、（ダイとエポキシタイプＦＲ５／ＢＴとの間の）ＣＴＥ不整合による熱機械応力を吸収するために充填材料（弾性コアペーストを好む）で充填される。更に、誘電層１２はダイパッドとＰＣＢとの間の応力を吸収するために弾性体を含む。ＲＤＬ金属はＣｕ／Ａｕ材であり、および、ＣＴＥはＰＣＢおよび有機基板と同じの約１６であり、およびコンタクトバンプのＵＢＭ１８が、基板の端子コンタクト金属パッド３の下に置かれる。ＰＣＢの金属ランドはＣｕ組成金属であり、ＣｕのＣＴＥはＰＣＢの一つに適合する約１６である。上の記述から、本発明は優れたＣＴＥ（完全にＸ／Ｙ方向に整合）解決策をＷＬＰに提供することができる。
【００３２】
明らかに、ビルドアップ層（ＰＣＢおよび基板）の下のＣＴＥ整合問題は、現在の方式によって解決し、および、それはより良い信頼性（オンボードレベル状態の間の基板上の端子パッド（ソルダーボール／バンプ）に対するＸ／Ｙ方向の熱応力がない）を提供し、および、弾性ＤＬがＺ方向応力を吸収するために使用される。チップ端と基板のスルーホールの側壁との間のスペース（間隙）は、機械／熱応力を吸収するために弾性誘電材料を充填するのに使用されることができる。
【００３３】
本発明の一実施態様において、ＲＤＬの材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を備え、ＲＤＬの厚さは、２ｕｍと１５ｕｍの間にある。Ｔｉ／Ｃｕ合金が、シード金属層としてまた、スパッタリング技法によって形成され、および、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金が電気メッキによって形成され、ＲＤＬを形成するために電気メッキプロセスを利用することは、温度サイクリング中にＣＴＥ不整合に耐えるようにＲＤＬを十分に厚くおよびより良い機械的性質にすることができる。金属パッドは、ＡｌまたはＣｕ、または、その組合せとすることができる。ＦＯ−ＷＬＰの構造が弾性誘電層としてＳＩＮＲおよびＲＤＬとしてＣｕを利用する場合、ここで示されない応力分析によって、ＲＤＬ／誘電層界面内に蓄積される応力は減少する。
【００３４】
図１−２に示すように、ＲＤＬはダイから散開して、それらは第２の端子パッドに向かって下向きに連通する。従来技術と異なるのは、ダイ６が、基板の予め形成されたダイ収容スルーホール内に収容され、それによってパッケージの厚さを減らすことである。従来技術は、ダイパッケージ厚さを減らすためにルールに違反する。本発明のパッケージは、従来技術より薄い。更に、基板はパッケージの前に事前に準備される。スルーホール４は、予め定められている。したがって、スループットはこれまでより向上される。本発明は、減少した厚さおよび良いＣＴＥ整合性能を備えたファンアウトＷＬＰを開示する。
【００３５】
本発明は、基板（好ましくは有機基板ＦＲ４／ＦＲ５／ＢＴ）を準備することを含み、およびコンタクト金属パッドが上面に形成される。ダイ収容スルーホールは、ダイサイズプラス＞１００ｕｍ／側面より大きいサイズで形成される。深さは、ダイス厚さの厚さと同じである（または約２５ｕｍ厚い）。
【００３６】
マイクロレンズの保護層が加工処理されたシリコンウェハ上に形成され、粒子汚染を回避することはファンアウトＷＬＰプロセス中の歩留を向上させることができる。次のステップは、裏面ラッピングによってウエハを所望の厚さにラッピングする。ウエハは、ダイスを切り離すためにダイシング手順に送られる。
【００３７】
その後に、本発明のプロセスはダイ再分配（位置合せ）ツールにその上に形成される位置合せパターンを設けることを含む。次いで、パターン化された接着剤が（ダイスおよび基板の表面を貼るために使用される）ツール上に印刷され、続いて所望のピッチでツール上の所望のダイスを再分配するためにフリップチップ機能を備えたピックアンドプレース精密位置合せシステムを用いる。パターン化された接着剤が、チップ（活性表面側）をツール上に貼り付ける。その後、（ダイ収容スルーホールを備えた）基板が（パターン化された接着剤によって貼り付けられた）ツール上で結合されて、その後に弾性コアペースト材をダイと（ＦＲ５／ＢＴ）基板のスルーホールの側壁およびダイ裏面との間のスペース（間隔）上に印刷することが続く。コアペーストの表面および基板を同じレベルに保つのが好ましい。次に、硬化プロセスがコアペースト材を硬化させるために使用され、および接着材料によって（ガラスまたはＣＣＬ）キャリアを接着する。パネルボンダが、基板およびダイ裏面にベースを接合するために使用される。真空硬化が実行され、ツールをパネルウエハから切り離すことが続く。
【００３８】
一旦ダイが基板（パネルベース）上に再分配されると、次いで、クリーンアップ手順がぬれおよび／または乾燥洗浄によってダイス表面を洗浄するために実行される。次のステップは、パネルの表面上に誘電材料をコーティングすることである。その後、リソグラフィプロセスがバイア（コンタクト金属パッド）およびＡｌボンディングパッドおよびマイクロレンズ域またはスクライブライン（任意選択）を開けるために実行される。プラズマ洗浄ステップが、次いでバイアホールおよびＡｌボンディングパッドの表面を洗浄するために実行される。次のステップはシード金属層としてＴｉ／Ｃｕをスパッタすることであり、そして次に、フォトレジスタ（ＰＲ）が、再分配された金属層（ＲＤＬ）のパターンを形成するために誘電層およびシード金属層の上にコーティングされる。次いで、電気めっきがＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために処理され、ＲＤＬ金属トレースを形成するためにＰＲを取り除くことおよび金属ウェットエッチングが続く。その後、次のステップは、最上部誘電層をコーティングし、または印刷することであり、およびマイクロレンズ域を開けるまたはスクライブライン（任意選択）を開けることである。
【００３９】
誘電層が形成されたあとおよび保護層の形成の後、マイクロレンズ域は露出されることができる。
【００４０】
本発明は、リソグラフィプロセスの使用なしで透明ベース（ガラス）、例えば図１および２のガラスカバー６８を形成するための方法を提供する。図７および図８を参照して、ガラスはパネルと共にガラスを接着するために約５０ミクロンメートル精度アラインメントでパネルボンダ（真空状態で）によって処理される。好ましくは、このプロセスは真空接着によって実行され、したがって、キャビティが生成される、ステップ３００を参照されたい。ガラス２０２は、丸いタイプまたは矩形のタイプであることができる。ガラスは任意選択で、ＩＲコーティングでコーティングされ、および、コーティングの厚さは約５０−２００ミクロンメートルである。
【００４１】
図８のステップ３０５において、次のステップは、図７に示すように、ガラス上にスクライブライン２０４をガラス２０２に画線機で引くことである。垂直線および水平線によって構成されるスクライブラインが、チェッカーボードパターンを形成し、それによって各スクライブラインによって分割されるカバーゾーン２０６を形成する。
【００４２】
次いで、ステップ３１０において、第２のコンタクト金属１８上にボール配置またははんだペーストを印刷し、熱リフロー手順がボール側上でリフローするために実行される（ＢＧＡタイプに対して）。試験が、実行される。パネルウエハレベル最終試験が、コンタクト金属バイアと接触する垂直またはエポキシプローブカードを用いて実行される。テストの後、ステップ３１５において、（透明ベース−ガラス付きの）パネルをブルーテープフレーム形状の上に取り付け、基板２００が下部表面サイトから鋸で切られて、基板を個々のユニットに切り離す。
【００４３】
次のステップ３２０は、ゴムパンチャまたはローラーによって基板の下部表面サイトからガラスをばらばらにすることである。次いで、ステップ３２５において、パッケージはそれぞれトレーまたはテープアンドリール上にパッケージをピックアンドプレースされる。
【００４４】
個々のＣＩＳ（ＣＭＯＳ撮像素子）パッケージモジュールにおいて、透明ベースを備えたセンサパッケージが、ファンアウトウエハレベルパッケージの上面に取り付けられ、および、パッケージがＳＭＴプロセスによって印刷回路基板上にはんだ付けされる。レンズホルダは、おそらくレンズを保持するために印刷回路基板上に固定される。ＩＲ  ＣＡＲＴのようなフィルタがレンズホルダに固定される。代わりとして、フィルタはフィルタ層、例えば、ガラスの上または下の表面に形成されフィルタとして働くＩＲフィルタ層、を備えることができる。一実施態様において、ＩＲフィルタ層はＴｉＯ２、光触媒を備える。このガラスは、マイクロレンズを粒子包含から防ぐことができる。ユーザーは、マイクロレンズを傷つけることなくガラス上の粒子を取り除くために液体または空気洗浄を用いることができる。
【００４５】
したがって、本発明によれば、上述したパッケージ構造は次のごとくリストされる利点を有する：本発明のＢＧＡまたはＬＧＡパッケージ構造は、マイクロレンズを粒子汚染から防ぐことができる。さらに、ＣＭＯＳ／ＣＣＤ撮像素子パッケージモジュール構造は粒子汚染を取り除くために直接清掃されることができる。本発明のＢＧＡまたはＬＧＡパッケージ構造の製造プロセスは、かなり簡単である。
【００４６】
本発明の利点は、以下の通りである：
このプロセスは、パネルウエハタイプを形成するのに簡単で、パネル表面の粗さを制御するのに容易である。パネルの厚さは制御されるのに容易であり、および、ダイシフト問題はプロセス中に除去される。射出モールドツールは省略されおよび、そり、ＣＭＰのポリシングプロセスはどちらも導入されない。パネルウエハは、ウエハレベルパッケージプロセスによって処理されるのに容易である。
【００４７】
基板は、プリフォームダイ収容スルーホール、相互接続スルーホールおよび端子コンタクト金属パッド（有機基板に対して）によって予め用意され、スルーホールのサイズは、ダイサイズプラス側面につき約＞１００ｕｍに等しく、シリコンダイと基板（ＦＲ５／ＢＴ））との間のＣＴＥが異なることによる熱応力を吸収するために、弾性コアペースト材を充填することによって応力バッファ解放領域として使用されることができる。パッケージングスループットは、ダイの表面上に単純なビルドアップ層を適用することによって増加する（製造サイクル時間は、減少した）。端子パッドは、ダイ活性表面の反対側に形成される。
【００４８】
ダイス配置プロセスは、現在のプロセスと同じである。弾性コアペースト（樹脂、エポキシコンパウンド、シリコーンゴム、など）が、本発明の熱応力解放バッファのためにダイス端とスルーホールの側壁との間のスペースを再充填され、次いで、真空熱硬化が適用される。ＣＴＥ不整合問題は、パネル成形プロセス（基板に近い、適合したＣＴＥを備えたガラスキャリアを使用する）中に克服される。シリコーン誘電材料（好ましくはＳＩＮＲ）だけが、活性表面および基板（好ましくはＦＲ４５またはＢＴ）表面上にコーティングされる。誘電層（ＳＩＮＲ）が、コンタクトを開けるための感光層であるために、コンタクトパッドは、フォトマスクプロセスだけを用いて開口される。ダイおよび基板は、キャリアと共に接合される。パッケージおよびボードレベルの両方に対する信頼性は、特にボードレベル温度サイクル試験に対して、これまでよりよく、それは、基板とＰＣＢマザーボードのＣＴＥが、同一であり、したがって、何の熱機械応力もソルダーバンプ／ボールに印加されない、ことに起因し、ボード試験の温度サイクリング中の以前の故障モード（ソルダーボール亀裂）は明白でなかった。コストは低く、および、プロセスは単純である。マルチチップパッケージを形成することも、容易である。
【００４９】
本発明の好適な実施態様が記載されたとはいえ、本発明が記載された好適な実施態様に限定されるべきでないことは、当業者に理解されよう。むしろ、特許請求の範囲によって規定されるように、さまざまな改変と変更態様が本発明の趣旨および範囲内でなされることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に従うファンアウトＷＬＰ（ＬＧＡタイプ）の構造の断面図を例示する。
【図１Ａ】本発明に従うマイクロレンズの構造の断面図を例示する。
【図２】本発明に従うファンアウトＷＬＰ（ＢＧＡタイプ）の構造の断面図を例示する。
【図３】本発明に従う基板の断面図を例示する。
【図４】本発明に従う基板とガラスキャリアの組合せの断面図を例示する。
【図５】本発明に従う基板の平面図を例示する。
【図６】本発明に従うＣＩＳモジュールの断面図を例示する。
【図７】本発明に従うテープ上に付着されるガラスを示す模式図を例示する。
【図８】本発明に従うフローチャートを例示する。
【符号の説明】
【００５１】
２  基板
３  端子コンタクト金属パッド
４  ダイ収容スルーホール
６  ダイ
１０  コンタクトパッド（ボンディングパッド）
１２  誘電層
１４  ＲＤＬ
１８  端子コンタクト導電パッド
２０  導電ボール
２１  コアペースト
２２  接続スルーホール
２４  導電（金属）層
２６  保護層
２８  スクライブライン
４０  ツール
４２  接着材料
５０  端領域
６０  マイクロレンズ域
６２  保護層
６８  透明ベース
７０  レンズホルダ
７２  印刷回路基板
７４  導電トレース
７５  コンタクト金属パッド
７６  コネクタ
７８  レンズ
８０  受動素子
８２  ＩＲフィルタ
１００  デバイスパッケージ
２００  基板
２０２  ガラス
２０４  スクライブライン
２０６  カバーゾーン
【図１】
2009010352.tif 000003
【図１Ａ】
2009010352.tif 000004
【図２】
2009010352.tif 000005
【図３】
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【図４】
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【図５】
2009010352.tif 000008
【図６】
2009010352.tif 000009
【図７】
2009010352.tif 000010
【図８】
2009010352.tif 000011
【外国語明細書】
CMOS Image Sensor Chip Scale Package with Die Receiving Through-Hole and Method of the Same
CO-REFERENCE TO RELATED APPLICATION
The present application is related to the following co-pending applications: Ser. No. 11/539,215 entitled " Method for Image Sensor Protection" filed on October, 6, 2006 and Ser. No. 11/647,217 entitled " Semiconductor Image Device Package with Die Receiving Through-Hole and Method of the Same" filed on December, 29, 2006, and commonly assigned to the present assignee, the contents of which are herein incorporated by reference.
Field of the Invention
This invention relates to a structure of wafer level package (WLP), and more particularly to a fan-out wafer level package with die receiving through-hole and inter-connecting through holes formed within the substrate to improve the reliability and to reduce the device size.
Description of the Prior Art
In the field of semiconductor devices, the device density is increased and the device dimension is reduced, continuously. The demand for the packaging or interconnecting techniques in such high density devices is also increased to fit the situation mentioned above. Conventionally, in the flip-chip attachment method, an array of solder bumps is formed on the surface of the die. The formation of the solder bumps may be carried out by using a solder composite material through a solder mask for producing a desired pattern of solder bumps. The function of chip package includes power distribution, signal distribution, heat dissipation, protection and support…and so on. As a semiconductor become more complicated, the traditional package technique, for example lead frame package, flex package, rigid package technique, can't meet the demand of producing smaller chip with high density elements on the chip.
Furthermore, because conventional package technologies have to divide a dice on a wafer into respective dice and then package the die respectively, therefore, these techniques are time consuming for manufacturing process. Since the chip package technique is highly influenced by the development of integrated circuits, therefore, as the size of electronics has become demanding, so does the package technique. For the reasons mentioned above, the trend of package technique is toward ball grid array (BGA), flip chip (FC-BGA), chip scale package (CSP), Wafer level package (WLP) today. "Wafer level package" is to be understood as meaning that the entire packaging and all the interconnections on the wafer as well as other processing steps are carried out before the singulation (dicing) into chips (dice). Generally, after completion of all assembling processes or packaging processes, individual semiconductor packages are separated from a wafer having a plurality of semiconductor dice. The wafer level package has extremely small dimensions combined with extremely good electrical properties.
WLP technique is an advanced packaging technology, by which the die are manufactured and tested on the wafer, and then the wafer is singulated by dicing for assembly in a surface-mount line. Because the wafer level package technique utilizes the whole wafer as one object, not utilizing a single chip or die, therefore, before performing a scribing process, packaging and testing has been accomplished; furthermore, WLP is such an advanced technique so that the process of wire bonding, die mount and under-fill can be omitted. By utilizing WLP technique, the cost and manufacturing time can be reduced, and the resulting structure of WLP can be equal to the die; therefore, this technique can meet the demands of miniaturization of electronic devices.
Though the advantages of WLP technique mentioned above,   some issues still exist influencing the acceptance of WLP technique. For instance, the CTE difference (mismatching) between the materials of a structure of WLP and the mother board (PCB) becomes another critical factor to mechanical instability of the structure. A package scheme disclosed by Patent Number US 6,271,469 suffers the CTE mismatching issue. It is because the prior art uses silicon die encapsulated by molding compound. As known, the CTE of silicon material is 2.3, but the CTE of molding compound is around 40 - 80. The arrangement causes chip location be shifted during process due to the curing temperature of compound and dielectric layers materials are higher and the inter-connecting pads will be shifted that will causes yield and performance problem. It is difficult to return the original location during temperature cycling (it caused by the epoxy resin property if the curing Temp near/over the Tg). It means that the prior structure package can not be processed by large size, and it causes higher manufacturing cost.
Further, some technical involves the usage of die that directly formed on the upper surface of the substrate. As known, the pads of the semiconductor die will be redistributed through redistribution processes involving a redistribution layer (RDL) into a plurality of metal pads in an area array type. The build up layer will increase the size of the package. Therefore, the thickness of the package is increased. This may conflict with the demand of reducing the size of a chip.
Further, the prior art suffers complicated process to form the “Panel” type package. It needs the mold tool for encapsulation and the injection of mold material. It is unlikely to control the surface of die and compound at same level due to warp after heat curing the compound, the CMP process may be needed to polish the uneven surface. The cost is therefore increased.
Therefore, the present invention provides a fan-out wafer level packaging (FO-WLP) structure with good CTE performance and shrinkage size to overcome the aforementioned problem and also provide the better board level reliability test of temperature cycling.
SUMMARY OF THE INVENTION
The object of the present invention is to provide a fan-out WLP with excellent CTE performance and shrinkage size.
Another object of the present invention is to provide a fan-out WLP with a substrate having die receiving through-hole for improving the reliability and shrinking the device size.
The further object of the present invention is to provide a CIS-CSP package having a transparent base (glass) to cover the micro lens area to further protect the micro lens.
The present invention discloses a structure of package comprising: a substrate with a die receiving through hole, a connecting through hole structure and a first contact pad; a die having micro lens area disposed within the die receiving through hole; a transparent cover covers the micro lens area; a surrounding material formed under the die and filled in the gap between the die and sidewall of the die receiving though hole; a dielectric layer formed on the die and the substrate; a re-distribution layer (RDL) formed on the dielectric layer and coupled to the first contact pad; a protection layer formed over the RDL; a second contact pad formed at the lower surface of the substrate and under the connecting through hole structure; and a transparent base formed on the protection layer.
The material of the substrate includes epoxy type FR5, FR4, BT, silicon, PCB (print circuit board) material, glass or ceramic. Alternatively, the material of the substrate includes alloy or metal; it prefers that the CTE (Coefficient of Thermal Expansion) of the substrate is close to the CTE of mother board (PCB) having CTE around 16 to 20. The material of the dielectric layer includes an elastic dielectric layer, a photosensitive layer, a silicone dielectric based layer, a siloxane polymer (SINR) layer, a polyimides (PI) layer or silicone resin layer.
Another aspect of the present invention is disclosed a method for forming semiconductor device package comprising: providing a substrate with die receiving through holes, connecting through hole structure and contact metal pads; printing patterned glues on a die redistribution tool (having alignment patterns); redistributing desired dice having micro lens area on the die redistribution tool with desired pitch by a pick and place fine alignment system; bonding the substrate to the die redistribution tool; refilling core paste material (preferably elastic materials) into the space between the dice and sidewall of the through hole and back side of the dice; separating the die redistribution tool to form the panel; coating a dielectric layer on the active surface of the die and upper surface of the substrate; forming openings to expose micro lens, contact pads of the dice and substrate; forming at least one conductive built up layer over the dielectric layer; forming a contacting structure over said at least one conductive built up layer; forming a protection layer over at least one conductive built up layer; exposing the micro lens area; attaching (vacuum bonding) a transparent base on a protection layer and curing the protection layer to adhere the transparent base; scribing the transparent base with lines to define cover zones on the transparent base; mounting the transparent base site of a panel on the blue tape (frame type); cutting the substrate from the lower surface of substrate (panel) to/before the surface of transparent base; breaking the transparent base by a puncher; removing the CSP package from the tape and placing on the tray.
BRIEF DESCRIPTION OF THE DRAWINGS
FIG.1 illustrates a cross-sectional view of a structure of fan-out WLP (LGA type) according to the present invention.
FIG.1A illustrates a cross-sectional view of a structure of the micro lens according to the present invention.
FIG. 2 illustrates a cross-sectional view of a structure of fan-out WLP (BGA type) according to the present invention.
FIG. 3 illustrates a cross-sectional view of the substrate according to the present invention.
FIG. 4 illustrates a cross-sectional view of the combination of the substrate and the glass carrier according to the present invention.
FIG. 5 illustrates a top view of the substrate according to the present invention.
FIG. 6 illustrates a cross-sectional view of the CIS module according to the present invention.
FIG. 7 illustrates a schematic diagram showing a glass attached on a tape according to the present invention.
FIG. 8 illustrates flow chart according to the present invention.
DESCRIPTION OF THE PREFERRED EMBODIMENT
The invention will now be described in greater detail with preferred embodiments of the invention and illustrations attached.  Nevertheless, it should be recognized that the preferred embodiments of the invention is only for illustrating. Besides the preferred embodiment mentioned here, present invention can be practiced in a wide range of other embodiments besides those explicitly described, and the scope of the present invention is expressly not limited expect as specified in the accompanying Claims.
The present invention discloses a structure of fan-out WLP utilizing a substrate having predetermined terminal contact metal pads 3 formed thereon and a pre-formed die receiving through hole 4 formed into the substrate 2. A die is disposed within the die receiving through hole of the substrate and attached on core paste material, for example, an elastic core paste material is filled into the space between die edge and side wall of die receiving through hole of the substrate and/or under the die. A photosensitive material is coated over the die and the pre-formed substrate (includes the core paste area). Preferably, the material of the photosensitive material is formed of elastic material.
FIG.1 illustrates a cross-sectional view of Fan-Out Wafer Level Package (FO-WLP) in accordance with one embodiment of the present invention. As shown in the FIG. 1, the structure of FO-WLP includes a substrate 2 having a first terminal contact conductive pads 3 (for organic substrate) and die receiving through holes 4 formed therein to receive a die 6. The die receiving through holes 4 is formed from the upper surface of the substrate through the substrate to the lower surface. The die receiving through hole 4 is pre-formed within the substrate 2. The core paste material 21 is vacuum printed or coated under the lower surface of the die 6, thereby sealing the die 6. The core paste 21 is also refilled within the space (gap) between the die edge 6 and the sidewalls of the through holes 4. A conductive (metal) layer 24 is coated on the sidewall of the die receiving through holes 4 as optional process to improve the adhesion between the die 6 and the substrate 2.
The die 6 is disposed within the die receiving through holes 4 on the substrate 2. As know, contact pads (Bonding pads) 10 are formed on the die 6. A photosensitive layer or dielectric layer 12 is formed over the die 6 and the upper surface of substrate. Pluralities of openings are formed within the dielectric layer 12 through the lithography process or exposure and develop procedure. The pluralities of openings are aligned to the contact pads (or I/O pads) 10 and the first terminal contact conductive pads 3 on the upper surface of the substrate, respectively. The RDL (redistribution layer) 14, also referred to as conductive trace 14, is formed on the dielectric layer 12 by removing selected portions of metal layer formed over the layer 12, wherein the RDL 14 keeps electrically connected with the die 6 through the I/O pads 10 and the first terminal contact conductive pads 3. The substrate 2 further comprises connecting through holes 22 formed within the substrate 2. The first terminal contact metal pads 3 are formed over the connecting through holes 22. The conductive material is re-filled into the connecting through holes 22 for electrical connection. Second terminal contact conductive pads 18 are located at the lower surface of the substrate 2 and under the connecting through holes 22 and connected to the first terminal contact conductive pads 3 of the substrate. A scribe line 28 is defined between the package units for separating each unit, optionally, there is no dielectric layer over the scribe line for better cutting quality. A protection layer 26 is employed to cover the RDL 14.
Is should be note that the die 6 including a micro lens area 60 formed on the die 6. The micro lens area 60 has a second protection layer 62 formed thereon, please refer to figure 1A; the second protection layer 62 was done by coating process and the properties of the protection layer 62 with water repellency and oil repellency to protect the particle contamination during process.
The dielectric layer 12 and the core paste material 21 act as buffer area that absorbs the thermal mechanical stress between the die 6 and substrate 2 during temperature cycling due to the dielectric layer 12 has elastic property. The aforementioned structure constructs LGA type package.
Transparent base 68, for example glass cover, is formed on the protection layer 26 to cover the second protection layer 62 on the micro lens area 60, thereby creating a gap (cavity) between the glass cover 68 and micro lens area 60.  The transparent base 68 may be the same as the package size (foot print) or slight bigger than the package (substrate after cutting) size.  The protection layer 26, preferable the elastic materials, can be employed to adhere to the glass cover 68.
An alternative embodiment can be seen in figure 2, conductive balls 20 are formed on the second terminal contact conductive pads 18. This type is called BGA type, and the connecting through hole 22 can be located in edge site of substrate. The other parts are similar to figure 1, therefore, the detailed description is omitted. The terminal pads 18 may act as the UBM (under ball metal) under the BGA scheme in the case. Pluralities of contact conductive pads 3 are formed on the upper surface of the substrate 2 and under the RDL 14.
Preferably, the material of the substrate 2 is organic substrate likes epoxy type FR5, BT, PCB with defined through holes or Cu metal with pre etching circuit. Preferably, the CTE is the same as the one of the mother board (PCB). Preferably, the organic substrate with high Glass transition temperature (Tg) are epoxy type FR5 or BT (Bismaleimide triazine) type substrate. The Cu metal (CTE around 16) can be used also. The glass, ceramic, silicon can be used as the substrate. The elastic core paste is formed of silicone rubber, resin elastic materials.
The substrate could be round type such as wafer type, the diameter could be 200, 300 mm or higher. It could be employed for rectangular type such as panel form. The substrate 2 is pre-formed with die receiving through holes 4. The scribe line 28 is defined between the units for separating each unit. Please refer to figure 3, it shows that the substrate 2 includes a plurality of pre-formed die receiving through hole 4 and the connecting through holes 22. Conductive material is re-filled into the connecting through holes 22, thereby constructing the connecting through hole structures.
In one embodiment of the present invention, the dielectric layer 12 is preferably an elastic dielectric material which is made by silicone dielectric based materials comprising siloxane polymers (SINR), Dow Corning WL5000 series, and the combination thereof. In another embodiment, the dielectric layer is made by a material comprising, polyimides (PI) or silicone resin. Preferably, it is a photosensitive layer for simple process.
In one embodiment of the present invention, the elastic dielectric layer is a kind of material with CTE larger than 100 (ppm/℃), elongation rate about 40 percent (preferably 30 percent-50 percent), and the hardness of the material is between plastic and rubber. The thickness of the elastic dielectric layer 12 depends on the stress accumulated in the RDL/dielectric layer interface during temperature cycling test.
Figure 4 illustrate the tool 40 for (Glass or CCL) carrier and the substrate 2. Adhesion materials 42 such as temporary adhesion material are formed at the periphery area of the tool 40. In one case, the tool could be made of glass or CCL (Copper Clad Laminate) with the shape of panel form. The connecting through holes structures will not be formed at the edge of the substrate. The lower portion of figure 4 illustrates the combination of the tool and the substrate. The panel will be adhesion with the (glass or CCL) carrier, it will stick and hold the panel during process.
Figure 5 illustrates the top view of the substrate having die receiving through holes 4. The edge area 50 of substrate does not have the die receiving through holes, it is employed for sticking (adhesion) the (glass or CCL) carrier during WLP process. After the WLP process is completed, the substrate 2 will be cut (releasing) along the dot line from the (glass or CCL) carrier, it means that the inside area of dot line will be processed by the sawing process for package singulation.
Please refer to figure 6, the aforementioned device package may be integrated into a CIS module having a lens holder 70 on a print circuit board 72 with conductive traces 74. A connector 76 is formed at one end of the print circuit board 72. Preferably, print circuit board 72 includes flexible print circuit board (FPC). The device package 100 is formed on the print circuit board 72 via the contact metal pads 75 on FPC and within the lens holder 70 by solder join (paste or Balls) by using SMT process. A lens 78 is formed atop of the holder 70 and IR filter 82 (optional) is located within the lens holder 70 and between the device 100 and the lens. At least one passive device 80 may be formed on the FPC within the lens holder 70 or outside the lens holder 70.
The silicon die (CTE is ~ 2.3) is packaged inside the package. FR5 or BT organic epoxy type material (CTE~16) is employed as the substrate and its CTE is the same as the PCB or Mother Board. The space (gap) between the die and the substrate is filled with filling material (prefer the elastic core paste) to absorb the thermal mechanical stress due to CTE mismatching (between die and the epoxy type FR5/BT). Further, the dielectric layers 12 include elastic materials to absorb the stress between the die pads and the PCB. The RDL metal is Cu/Au materials and the CTE is around 16 the same as the PCB and organic substrate, and the UBM 18 of contact bump is located under the terminal contact metal pads 3 of substrate. The metal land of PCB is Cu composition metal, the CTE of Cu is around 16 that is match to the one of PCB. From the description above, the present invention may provide excellent CTE (fully matching in X/Y direction) solution for the WLP.
Apparently, CTE matching issue under the build up layers (PCB and substrate) is solved by the present scheme and it provides better reliability (no thermal stress in X/Y directions for terminal pads (solder balls/bumps) on the substrate during on board level condition) and the elastic DL is employed to absorb the Z direction stress. The space (gap) between chip edge and sidewall of through holes of substrate can be used to fill the elastic dielectric materials to absorb the mechanical/thermal stress.
In one embodiment of the invention, the material of the RDL comprises Ti/Cu/Au alloy or Ti/Cu/Ni/Au alloy; the thickness of the RDL is between 2um_and_15um. The Ti/Cu alloy is formed by sputtering technique also as seed metal layers, and the Cu/Au or Cu/Ni/Au alloy is formed by electroplating; exploiting the electro-plating process to form the RDL can make the RDL thick enough and better mechanical properties to withstand CTE mismatching during temperature cycling. The metal pads can be Al or Cu or combination thereof. If the structure of FO-WLP utilizes SINR as the elastic dielectric layer and Cu as the RDL, according the stress analysis not shown here, the stress accumulated in the RDL/dielectric layer interface is reduced.
As shown in Figure 1-2, the RDLs fan out from the die and they communicate toward the second terminal pads downwardly. It is different from the prior art technology, the die 6 is received within the pre-formed die receiving through hole of the substrate, thereby reducing the thickness of the package. The prior art violates the rule to reduce the die package thickness. The package of the present invention will be thinner than the prior art. Further, the substrate is pre-prepared before package. The through hole 4 is pre-determined. Thus, the throughput will be improved than ever. The present invention discloses a fan-out WLP with reduced thickness and good CTE matching performance.
The present invention includes preparing a substrate (preferably organic substrate FR4/FR5/BT) and contact metal pads are formed on top surface. The die receiving through hole is formed with the size larger than die size plus > 100um/side. The depth is the same (or about 25um thick than) with the thickness of dice thickness.
The protection layer of micro lens is formed on the processed silicon wafer, it can improve the yield during fan-out WLP process to avoid the particle contamination. The next step is lapping the wafer by back-lapping to desired thickness. The wafer is introduced to dicing procedure to separate the dice.
Thereafter, process for the present invention includes providing a die redistribution (alignment) tool with alignment pattern formed thereon. Then, the patterned glues is printed on the tool (be used for sticking the surface of dice and substrate), followed by using pick and place fine alignment system with flip chip function to redistribute the desired dice on the tool with desired pitch. The patterned glues will stick the chips (active surface side) on the tool. Subsequently, the substrate (with die receiving through holes) is bound on the tool (stuck by patterned glues) and followed by printing elastic core paste material on the space (gap) between die and side walls of through holes of the (FR5/BT) substrate and the die back side. It is preferred to keep the surface of the core paste and the substrate at the same level. Next, the curing process is used to cure the core paste material and bonding the (glass or CCL) carrier by adhesion material. The panel bonder is used to bond the base on to the substrate and die back side. Vacuum bonding is performed, followed by separating the tool from the panel wafer.
Once the die is redistributed on the substrate (panel base), then, a clean up procedure is performed to clean the dice surface by wet and/or dry clean. Next step is to coat the dielectric materials on the surface of panel. Subsequently, lithography process is performed to open via (contact metal pads) and Al bonding pads and micro lens area or the scribe line (optional). Plasma clean step is then executed to clean the surface of via holes and Al bonding pads. Next step is to sputter Ti/Cu as seed metal layers, and then Photo Resistor (PR) is coated over the dielectric layer and seed metal layers for forming the patterns of redistributed metal layers (RDL). Then, the electro plating is processed to form Cu/Au or Cu/Ni/Au as the RDL metal, followed by stripping the PR and metal wet etching to form the RDL metal trace. Subsequently, the next step is to coat or print the top dielectric layer and to open the micro lens area or to open the scribe line (optional).
The micro lens area can be exposed after the dielectric layer is formed and after the formation of the protection layer.
The present invention provides a method to form the transparent base (glass), for example glass cover 68 of figures 1 and 2, without the usage of the lithography process.  Referring to FIG. 7 and FIG. 8, the glass is processed by the panel bonder (in vacuum condition) with around 50 micron meters accuracy alignment to bond the glass together with panel. Preferably, the process is performed by vacuum bonding, therefore, the cavity will be generated, please refer to step 300. The glass 202 may be a round type or rectangular type. The glass is optionally coated with IR coating and the thickness of the coating is around 50-200 micron meters.
In step 305 of figure 8, the next step is to scribe the glass 202 with scribe lines 204 on the glass, as shown in figure 7. The scribe lines that are constructed by vertical lines and horizontal lines form a checkerboard pattern, thereby forming cover zones 206 divided by each scribe lines. 
Then, in step 310, printing the ball placement or solder paste on the second contact metal 18, the heat re-flow procedure is performed to re-flow on the ball side (for BGA type). The testing is executed. Panel wafer level final testing is performed by using vertical or epoxy probe card to contact the contact metal via. After the testing, in step 315, mounting the panel (with transparent base  glass) on the blue tape frame form, the substrate 200 is sawed from the lower surface site to separate the substrate into individual units.
The next step 320 is to break the glass from the lower surface site of the substrate by a rubber puncher or roller.  Then, in step 325, the packages are respectively picked and placed the package on the tray or tape and reel.
In an individual CIS (CMOS Image Sensor) package module, a sensor package with transparent base is attached on the top surfaces of a fan-out wafer level package, and a package is soldering on the Print Circuit Board by SMT process.  A lens holder maybe is fixed on the printed circuit board to hold a lens. A filter, such as an IR CART, is fixed to the lens holder. Alternatively, the filter may comprise a filtering layer, for example IR filtering layer, formed upper or lower surface of the glass to act as a filter. In one embodiment, IR filtering layer comprises TiO2, light catalyzer. The glass may prevent the micro lens from particle containment. The user may use liquid or air flush to remove the particles on the glass without damaging the micron lens.
Hence, according to the present invention, the aforementioned package structure has the advantages list as follow: the BGA or LGA package structure of the present invention can prevent the micro lens from particle contamination. Moreover, CMOS/CCD image sensor package module structure may be directly cleaned to remove particle contamination. The process of manufacturing of the BGA or LGA package structure of the present invention is significantly simple.
The advantages of the present inventions are:
The process is simple for forming Panel wafer type and is easy to control the roughness of panel surface. The thickness of panel is easy to be controlled and die shift issue will be eliminated during process. The injection mold tool is omitted and warp, CMP polish process will not be introduced either. The panel wafer is easy to be processed by wafer level packaging process.
The substrate is pre-prepared with pre-form die receiving through holes, inter-connecting through holes and terminal contact metal pads (for organic substrate); the size of through hole is equal to die size plus around > 100um per /side; it can be used as stress buffer releasing area by filling the elastic core paste materials to absorb the thermal stress due to the CTE between silicon die and substrate (FR5/BT)) is difference. The packaging throughput will be increased (manufacturing cycle time was reduced) due to apply the simple build up layers on top the surface of die. The terminal pads are formed on the opposite side of the dice active surface.
The dice placement process is the same as the current process. Elastic core paste (resin, epoxy compound, silicone rubber, etc.) is refilled the space between the dice edge and the sidewall of the through holes for thermal stress releasing buffer in the present invention, then, vacuum heat curing is applied. CTE mismatching issue is overcome during panel form process (using the carrier with matching CTE that close to substrate). Only silicone dielectric material (preferably SINR) is coated on the active surface and the substrate (preferably FR45 or BT) surface. The contact pads are opened by using photo mask process only due to the dielectric layer (SINR) is photosensitive layer for opening the contacting open. The die and substrate be bonded together with carrier. The reliability for both package and board level is better than ever, especially, for the board level temperature cycling test, it was due to the CTE of substrate and PCB mother board are identical, hence, no thermal mechanical stress be applied on the solder bumps/balls; the previous failure mode (solder ball crack) during temperature cycling on board test were not obvious. The cost is low and the process is simple. It is easy to form the multi-chips package as well.
Although preferred embodiments of the present invention have been described, it will be understood by those skilled in the art that the present invention should not be limited to the described preferred embodiments. Rather, various changes and modifications can be made within the spirit and scope of the present invention, as defined by the following Claims.
What is claimed is:
１．A structure of semiconductor device package comprising a substrate, which characterizes in that said substrate with a die receiving through hole, a connecting through hole structure and a first contact pad;
a die having a micro lens area disposed within said die receiving through hole;
a surrounding material formed under said die and filled in the gap between said die and sidewall of said die receiving though hole;
a dielectric layer formed on said die and said substrate to expose said micro lens area and contact pads;
a re-distribution layer formed on said dielectric layer and coupled to said first contact pad;
a protection layer formed over said re-distribution layer;
a second contact pad formed at the lower surface of said substrate and under said connecting through hole structure; and
a transparent base formed on said protection layer.
２．The structure of claim 1, further comprising conductive bumps coupled to said second contact pad.
３．A method for forming semiconductor device package comprising a substrate, which characterizes in that:
providing said substrate with die receiving through holes, connecting through hole structure and contact metal pads;
printing patterned glues on a die redistribution tool;
redistributing desired dice having micro lens area on said die redistribution tool with desired pitch by a pick and place fine alignment system;
bonding said substrate to said die redistribution tool;
refilling elastic core paste material into the space between said dice and sidewall of the through hole and back side of said dice;
separating said die redistribution tool;
coating a dielectric layer on the active surface of said die and upper surface of said substrate;
forming openings to expose micro lens, contact pads of said dice and said substrate;
forming at least one conductive built up layer over said dielectric layer;
forming a contacting structure over said at least one conductive built up layer;
forming a protection layer over said at least one conductive built up layer;
exposing said micro lens area;
vacuum bonding a transparent base on said protection layer;
scribing said transparent base with lines to define cover zones on said transparent base;
mounting a panel with said transparent base site on a tape frame;
cutting said substrate from the lower surface of said substrate;
breaking said transparent base by a puncher; and
separating said package.
４．The method of claim 3, further comprising forming a conductive bump coupled to said contacting structure.
ABSTRACT OF THE INVENTION
The present invention discloses a structure of package comprising: a substrate with a die receiving through hole, a connecting through hole structure and a first contact pad; a die having micro lens area disposed within the die receiving through hole; a transparent cover covers the micro lens area; a surrounding material formed under the die and filled in the gap between the die and sidewall of the die receiving though hole; a dielectric layer formed on the die and the substrate; a re-distribution layer (RDL) formed on the dielectric layer and coupled to the first contact pad; a protection layer formed over the RDL; a second contact pad formed at the lower surface of the substrate and under the connecting through hole structure; and a transparent base formed on the protection layer.
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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