(57)【要約】【課題】ライン確定後のラインフェイルカウント数を従来よりも短時間で取得できるようにすることによりリダンダンシ処理の効率化を図るとともに、半導体メモリに対するラインマスクを不要にし、半導体メモリ試験装置側の回路規模を縮小すること。【解決手段】被試験半導体メモリから検出されるフェイルセルの数をＸライン、Ｙラインそれぞれについてカウントするラインフェイルカウンタと、これらフェイルセルにＸスペアラインとＹスペアラインを組み合わせて割り当てることにより該当ラインに位置するフェイルセルが救済可能な場合にセットされるライン確定フラグとを備え、セットされたライン確定フラグに基づき再度該当ラインに位置するフェイルセルを検出して前記ラインフェイルカウンタのカウント値を減算更新し、これら減算更新されたラインフェイルカウンタのカウント値に基づきＸスペアラインとＹスペアラインを組み合わせて割り当てることにより未救済フェイルセルを救済することを特徴とするもの。【選択図】                    図４
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【特許請求の範囲】
【請求項１】
被試験半導体メモリから検出されるフェイルセルの数をＸライン、Ｙラインそれぞれについてカウントするラインフェイルカウンタと、
これらフェイルセルにＸスペアラインとＹスペアラインを組み合わせて割り当てることにより該当ラインに位置するフェイルセルが救済可能な場合にセットされるライン確定フラグとを備え、
セットされたライン確定フラグに基づき再度該当ラインに位置するフェイルセルを検出して前記ラインフェイルカウンタのカウント値を減算更新し、
これら減算更新されたラインフェイルカウンタのカウント値に基づきＸスペアラインとＹスペアラインを組み合わせて割り当てることにより未救済フェイルセルを救済することを特徴とする半導体メモリ試験装置。
【請求項２】
前記被試験半導体メモリのフェイル解析にあたり、ＸラインアドレスおよびＹラインアドレスを任意の比率で圧縮することを特徴とする請求項１記載の半導体メモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ試験装置に関し、詳しくは、リダンダンシ機能の効率化に関するものである。
【０００２】
近年の半導体メモリには、高集積化に伴い製造工程におけるある程度の不良メモリセルの発生はやむを得ないという前提に基づき、図１０に示すように、メイン領域の他、Ｘ方向とＹ方向のそれぞれに複数の予備メモリセルライン（以下スペアラインという）を有するスペア領域が設けられている。そして、半導体メモリ試験装置による試験でメイン領域内に不良セル（以下フェイルセルという）が検出された場合には、レーザーで被試験半導体メモリ（以下ＤＵＴという）内の所定のパターンを切断し、フェイルセルをスペア領域のスペアラインに置き換える。これによりフェイルセルを救済でき、フェイルセルに起因するＤＵＴの不良を救済できる。以下、本発明では、このような不良救済に必要なデータを作成する装置をリダンダンシ演算装置という。
【０００３】
リダンダンシ演算装置では、ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ演算処理が行われる。ここで、リダンダンシ演算に基づくＤＵＴの測定をリダンダンシ測定という。
【０００４】
リダンダンシ演算は、通常、半導体メモリ試験装置内に設けられたリダンダンシ演算専用ＣＰＵにより、所定の規則的な処理に基づいたアルゴリズムに従って行われる。
【０００５】
ＤＵＴからフェイルセルが検出されると、検出されたフェイルセルのそれぞれに列スペアラインと行スペアラインを組み合わせて割当てて全てのフェイルを救済できるか否かを判断し、救済可能と判断した場合には、割当てた置換アドレス情報を半導体メモリ試験装置の制御部に対して出力する。
【０００６】
【特許文献１】特開２００２−３６７３９６
【０００７】
図１１は、特許文献１に記載されているリダンダンシ測定機能を有する従来の半導体メモリ試験装置の一例を示すブロック図である。半導体メモリ試験装置１は、フェイル検出装置２、リダンダンシ演算装置３および制御部４とで構成されている。
【０００８】
フェイル検出装置２は、ＤＵＴ５が有するメモリセルのフェイルセルを検出し、フェイルデータをリダンダンシ演算装置３に送る。
【０００９】
リダンダンシ演算装置３は、フェイル検出装置２から送られたフェイルデータに基づいて、ＤＵＴ５のフェイルセル救済に必要となるデータを作成し、制御部４に送る。なお、ＤＵＴ５は、図１２に示すようにフェイルセルを救済するためのスペアラインを内蔵している。
【００１０】
リダンダンシ演算装置３は、たとえばコンピュータによって構成され、このコンピュータが、ロードされるリダンダンシ演算プログラムを実行することにより、その機能が実現される。
【００１１】
制御部４は、リダンダンシ演算装置３から送られたデータを用いてリダンダンシ測定を行う。
【００１２】
図１２はフェイル解析を説明するための半導体メモリの構成例図である。図１２の半導体メモリは、Ｘラインの総数ｎ本、Ｙラインの総数ｍ本に対して、Ｘスペアライン５本、Ｙスペアライン４本で構成されている。半導体メモリのメイン領域には「×」で示すように複数のフェイルセルが存在している。これらフェイルセルの救済にあたっては、フェイルセルを含むＸラインかＹラインを、スペアラインと置き換える。
【００１３】
フェイルセルは、ＸスペアラインもしくはＹスペアラインで救済可能なため、フェイル解析では、どちらかのスペアラインでしか救済できないラインを優先的に置き換える。たとえば図１２のＸライン（Ａ）に示すようにフェイルセルが５個あったとする。これら５個のフェイルセルをＹスペアラインだけで救済するためには５本のＹスペアラインが必要になるが、図１２のＹスペアラインの総数は４本であり、すべてのフェイルセルを救済できない。これにより、Ｘスペアラインでの救済が決まってしまう。このようなフェイルセルを救済するラインがＸスペアラインかＹスペアラインのいずれかに決まることをライン確定という。そして、初めての検査でライン確定されることを一次確定という。同様に、Ｙライン（Ｂ）についても、Ｙスペアラインでしか救済できないことから、ライン確定される。
【００１４】
図１３は、このようなライン確定に関連した半導体メモリの周辺構成説明図である。Ｘライン、Ｙラインのそれぞれに、ライン確定フラグ１０、２０、フェイルカウンタ３０、４０、ラインマスク５０、６０が設けられている。ライン確定フラグ１０、２０は、ライン確定したラインを示す。フェイルカウンタ３０、４０は、各ライン上のフェイルセル数をカウントする。ラインマスク５０、６０は、半導体メモリのフェイルセル救済処理を複数回行うのにあたり、一次確定したラインを以降の検査ではパスラインとして扱うためにそのラインをマスクする。
【００１５】
図１４は、一次確定した直後における半導体メモリの周辺動作説明例図である。図１４では、各ライン確定フラグに、ラインＸ３とＹ９がライン確定していることが反映されている。
【００１６】
また、ラインＸ３とＹ９のラインマスクも生成されていて、これらラインマスクを反映させて次ステップのフェイル解析が行われる。図１５は、ラインマスクを反映させて行われたフェイル解析終了直後の半導体メモリの周辺動作説明例図である。図１５において、ラインＸ３とＹ９をマスクすることによってラインＸ３とＹ９上のフェイルセルはなくなることになり、ラインＸ３とＹ９のフェイルカウント数を０とする。
【００１７】
ところで、このようにラインマスクを反映させてライン確定を行うことは、未救済のフェイルセルを救済することを意味し、未救済のフェイルセルを救済するためにはライン確定後のラインフェイルカウント数を取得しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、ライン確定後のラインフェイルカウント数を取得するためには、もう一度対象とする図１４に示されている全領域のフェイル解析を行ってラインフェイルカウント数を再取得しなければならず、リダンダンシ処理実行時間が増大するという問題がある。
【００１９】
本発明は、このような課題を解決するものであり、その目的は、ライン確定後のラインフェイルカウント数を従来よりも短時間で取得できるようにすることにより、リダンダンシ処理の効率化を図ることにある。
【００２０】
他の目的は、半導体メモリに対するラインマスクを不要にし、半導体メモリ試験装置側の回路規模を縮小することにある。
【課題を解決するための手段】
【００２１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、被試験半導体メモリから検出されるフェイルセルの数をＸライン、Ｙラインそれぞれについてカウントするラインフェイルカウンタと、これらフェイルセルにＸスペアラインとＹスペアラインを組み合わせて割り当てることにより該当ラインに位置するフェイルセルが救済可能な場合にセットされるライン確定フラグとを備え、セットされたライン確定フラグに基づき再度該当ラインに位置するフェイルセルを検出して前記ラインフェイルカウンタのカウント値を減算更新し、これら減算更新されたラインフェイルカウンタのカウント値に基づきＸスペアラインとＹスペアラインを組み合わせて割り当てることにより未救済フェイルセルを救済することを特徴とする半導体メモリ試験装置である。
【００２２】
請求項２記載の発明は、請求項１記載の半導体メモリ試験装置において、前記被試験半導体メモリのフェイル解析にあたり、ＸラインアドレスおよびＹラインアドレスを任意の比率で圧縮することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ライン確定後のラインフェイルカウント数を従来よりも短時間で取得でき、半導体メモリに対するラインマスクが不要な半導体メモリ試験装置を実現できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明について、図面を用いて詳細に説明する。図１は従来の図１４と同様に一次確定した直後における半導体メモリの周辺動作説明例図である。図１の各ライン確定フラグには、ラインＸ５，Ｘ１１とＹ３がライン確定していることが反映されている。
【００２５】
図２は図１で取得したＸライン確定フラグ１０に基づき確定したＸラインに対して行われるフェイル解析説明図、図３は図１で取得したＹライン確定フラグ２０に基づき確定したＹラインに対して行われるフェイル解析説明図である。
【００２６】
図２のフェイル解析中にフェイルアドレスを検出すると、その都度アドレスに対応するＹラインフェイルカウンタ３０のカウント値から１を減算して更新し、Ｘライン確定後のＹラインフェイルカウンタ３０のカウント値を取得する。ただし、図１の時点ですでにＹライン確定されたＹ３については、カウント数を「０」として扱う。
【００２７】
同様に、図３のフェイル解析中にフェイルアドレスを検出すると、その都度アドレスに対応するＸラインフェイルカウンタ４０のカウント値から１を減算して更新し、Ｙライン確定後のＸラインフェイルカウンタ４０のカウント値を取得する。ただし、図１の時点ですでにＸライン確定されたＸ５，Ｘ１１については、カウント数を「０」として扱う。
【００２８】
図４は図２および図３のフェイル解析を終了した直後における半導体メモリの周辺動作説明例図である。Ｘラインフェイルカウンタ４０およびＹラインフェイルカウンタ３０のカウント値に注目すると、Ｘラインフェイルカウンタ４０のＸ１は「３」、Ｘ２は「１」、Ｘ７は「１」になり、Ｙラインフェイルカウンタ３０のＹ５は「１」、Ｙ６は「１」、Ｙ９は「２」、Ｙ１４は「１」になっていて、いずれのラインフェイルカウンタも未救済フェイルセルが５個残っていることを示している。
【００２９】
ライン確定後におけるラインフェイルカウンタのカウント値を取得するのに要する時間は、フェイル解析にあたって検査対象とする総アドレス数によって決まる。すなわち、従来技術の場合は図１５の全領域Ｘライン１６本＊Ｙライン１６本＝２５６アドレスが検査対象になるのに対し、本発明の場合は図２のＸライン２本＊Ｙライン１本＝３２アドレスと図３のＸライン１本＊Ｙライン１本＝１６アドレスとの合計４８アドレスが検査対象になる。
【００３０】
図５は、一次確定後のこれら図２および図３における一連の処理の流れを説明するフローチャートである。まず、Ｘライン確定フラグ１０を参照し、確定したＸラインに対してフェイル解析を行う（ステップＳＰ１）。フェイル解析中にフェイルアドレスを検出すると（ステップＳＰ２）、その都度アドレスに対応するＹラインフェイルカウンタ３０のカウント値から１を減算して更新する（ステップＳＰ３）。確定した全てのＸラインに対してフェイル解析を行うことにより、Ｘライン確定後のＹラインフェイルカウンタ３０のカウント値を取得する（ステップＳＰ４）。
【００３１】
続いて、Ｙライン確定フラグ２０を参照し、確定したＹラインに対してフェイル解析を行う（ステップＳＰ５）。フェイル解析中にフェイルアドレスを検出すると（ステップＳＰ６）、その都度アドレスに対応するＸラインフェイルカウンタ４０のカウント値から１を減算して更新する（ステップＳＰ７）。確定した全てのＹラインに対してフェイル解析を行うことにより、Ｙライン確定後のＸラインフェイルカウンタ４０のカウント値を取得する（ステップＳＰ８）。
【００３２】
図１の実施例によれば、検査対象は従来技術の２５６アドレスに対して４８アドレスでよいことから、１／５以下のアドレス数を検査するだけでライン確定後のラインフェイルカウンタのカウント値を取得できる。
【００３３】
一般的に半導体メモリの構造は、メイン領域に対し、Ｘスペア領域、Ｙスペア領域は充分小さい。そのため、本発明によれば、従来技術より短時間でライン確定後のラインフェイルカウンタのカウント値を取得できる。
【００３４】
また、本発明において、未救済フェイルセルを検査するための対象アドレスはすでにライン確定したラインのみであることから、従来のようなラインマスクを使用する必要はなく、半導体メモリ試験装置側の回路規模を縮小できる。
【００３５】
なお、半導体メモリ試験装置には、統計データの解析をするために、内部に被試験半導体メモリのアドレスを圧縮したビットマップを備えたものもある。被試験半導体メモリのフェイル解析にあたり、ＸラインアドレスおよびＹラインアドレスを任意の比率で圧縮することにより、ライン確定後のラインフェイルカウンタのカウント値の取得に要する時間をさらに短縮できる。
【００３６】
図６は図１の半導体メモリのＸ，Ｙアドレスをそれぞれたとえば２：１の比率で圧縮する場合の概念説明図で、破線で区切られた各領域が圧縮された１アドレスに対応する。このように圧縮される結果、図６は図７に示すようなビットマップになる。図７において、「１」は、その圧縮アドレスにフェイルセルがあることを示している。
【００３７】
Ｘラインに対しては、図８に示すように、未救済フェイルセルが存在する圧縮アドレスＡＸ２、ＡＸ５と確定ラインのＸ５とＸ１１に基づき、網掛けされた１６個のアドレスだけを検査すればよい。そして、Ｙラインに対しては、図９に示すように、未救済フェイルセルが存在する圧縮アドレスＡＹ１と確定ラインのＹ３に基づき、網掛けされた１０個のアドレスだけを検査すればよい。
【００３８】
これらアドレスが２：１の比率で圧縮された図７のビットマップに基づいて図８および図９のようなフェイル解析を行うことにより、検査する総アドレス数は２６アドレスとなり、従来の約１／１０のアドレスを検査するだけでライン確定後のラインフェイルカウンタのカウント値を取得できることになり、リダンダンシ処理に要する時間をさらに短縮できる。
【００３９】
なお、アドレスの圧縮率は２：１に限るものではなく、３：１や４：１など任意に設定できるものとする。
【００４０】
以上説明したように、本発明によれば、リダンダンシ処理を効率よく行うことができ、半導体メモリに対するラインマスクが不要になることから半導体メモリ試験装置側の回路規模を縮小できる半導体メモリ試験装置が実現できる。
【図面の簡単な説明】
【００４１】
【図１】一次確定した直後における半導体メモリの周辺動作説明例図である。
【図２】図１で取得したＸライン確定フラグ１０に基づき確定したＸラインに対して行われるフェイル解析説明図である。
【図３】図１で取得したＹライン確定フラグ２０に基づき確定したＹラインに対して行われるフェイル解析説明図である。
【図４】図２および図３のフェイル解析を終了した直後における半導体メモリの周辺動作説明例図である。
【図５】一次確定後の図２および図３における一連の処理の流れを説明するフローチャートである。
【図６】図１の半導体メモリのＸ，Ｙアドレスをそれぞれ２：１の比率で圧縮する場合の概念説明図である。
【図７】圧縮アドレスのビットマップ例である。
【図８】図６のビットマップに基づくＸラインのフェイル解析説明図である。
【図９】図６のビットマップに基づくＹラインのフェイル解析説明図である。
【図１０】半導体メモリの構成概念図である。
【図１１】従来の半導体メモリ試験装置の一例を示すブロック図である。
【図１２】フェイル解析を説明するための半導体メモリの構成例図である。
【図１３】ライン確定に関連した半導体メモリの周辺構成説明図である。
【図１４】一次確定した直後における半導体メモリの周辺動作説明例図である。
【図１５】ラインマスクを反映させて行われたフェイル解析終了直後の半導体メモリの周辺動作説明例図である。
【符号の説明】
【００４２】
１０  Ｘライン確定フラグ
２０  Ｙライン確定フラグ
３０  Ｙラインフェイルカウンタ
４０  Ｘラインフェイルカウンタ
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図４】
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【図８】
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【図９】
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【図１２】
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【図１５】
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