(57)【要約】【課題】多数の画素信号が一様の場合でも、Ａ／Ｄ変換時における過渡電流に基づく電源雑音を防止するようにし、Ｓ／Ｎの低下を防止するようにした固体撮像装置の提供。【解決手段】この発明は、画素アレイ２の画素１からの出力信号をランプ波を用いてデジタル信号にＡ／Ｄ変換して出力するために、３つの比較部４と、ランプ波形発生回路５と、３つのラッチ回路６と、カウンタ７などを備える。比較部４は、比較器をそれぞれ含み、その比較器がＡＤ変換する際のタイミングを異ならせるためのオフセットとして、複数の比較器に異なるバイアス電流をそれぞれ設定するようにした。【選択図】図１
2009118035.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子と、
前記複数の光電変換素子のそれぞれの出力信号をランプ波形と比較してデジタル信号に変換する複数のＡＤ変換手段とを備え、
前記複数のＡＤ変換手段のうちの所定のＡＤ変換手段には、ＡＤ変換のタイミングがそれぞれ異なるように所定のオフセットを持たせるようにしたことを特徴とする固体撮像装置。
【請求項２】
前記複数のＡＤ変換手段はそれぞれ比較器を含み、前記複数の比較器のうちの所定の比較器は、それぞれ異なるバイアス電流で動作するようにしたことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数のＡＤ変換手段はそれぞれ比較器を含み、前記複数の比較器の電源電圧は、電源配線の抵抗によってそれぞれ異なるようにしたことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記ＡＤ変換手段は、
前記光電変換素子をリセットした直後の雑音成分をデジタル信号に変換し、
前記光電変換素子の受光後の画素信号成分をデジタル信号に変換し、
デジタル信号に変換された前記雑音成分と前記画素信号の差を画像信号とするようにしたことを特徴とする請求項１、請求項２、または請求項３に記載の固体撮像装置。
【請求項５】
複数の光電変換素子と、
前記複数の光電変換素子の出力信号を蓄積する複数の蓄積手段と、
前記複数の蓄積手段からの出力信号をそれぞれ入力する複数のバッファ回路と、
前記複数のバッファ回路の出力信号をランプ波形と比較してデジタル信号に変換する複数のＡＤ変換手段とを備え、
前記複数のバッファ回路のうちの所定のバッファ回路には、前記所定のバッファ回路に対応するＡＤ変換手段のＡＤ変換のタイミングがそれぞれ異なるように所定のオフセットを持たせるようにしたことを特徴とする固体撮像装置。
【請求項６】
複数のバッファ回路は、それぞれＭＯＳトランジスタからなるソースフォロア回路とし、前記ＭＯＳトランジスタのゲートの長さは最小になるようにしたことを特徴とする請求項５に記載の固体撮像装置
【請求項７】
固体撮像装置を備えた電子機器であって、
前記固体撮像装置は、請求項１乃至請求項６のうちのいずれかの請求項に記載の固体撮像装置からなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、およびそれを用いた電子機器に関する。
【背景技術】
【０００２】
従来、固体撮像装置として、光電変換素子としての画素が行列状に配列された画素アレイを有し、この画素アレイの各読み出し列ごとにＡＤ変換器を配置したものが知られている（例えば特許文献１参照）。
このような構成の固体撮像装置（以下、従来装置という）は、ＡＤ変換器が画素信号を直ぐにＡＤ変換するので、アナログ信号を引き回す必要がなくなりＳＮ比が向上する。さらに、画素アレイの読み出し列ごとにＡＤ変換器を配置して信号の並列処理を行なうので、ＡＤ変換器１個あたりの帯域が低く、ＡＤ変換器自体のＳＮ比も向上する。
【０００３】
ところで、従来装置では、ＡＤ変換を行うために、小面積で高精度なＡＤ変換が可能なランプ波形比較型が使用される場合がある（例えば特許文献２参照）。この場合には、画素信号とランプ波形を比較器で比較し、その２つの信号が同じ電圧値になったときのカウンタのカウンタ値をＡＤ変換の結果とする。
例えば、ランプ波形比較型の従来装置で一様に暗い状態を撮影した場合、画素信号の多くは同じような低レベルとなる。このような状態の多くの画素信号をＡＤ変換する場合、多くの比較器では、ランプ波形と画素信号が同じ電圧になるタイミングが同時になる。このため、多くの比較器では、出力が同時に反転することになる。比較器の出力が反転するときには過渡的に多くの電流が流れ、大きな電源雑音が発生する。この電源雑音は、ＳＮ比の低下を招く。さらに、一様に暗い画像は人間の目では雑音が目立ち易いため、このような状況でのＳＮ比の低下は避けなければならない。
【特許文献１】特開平９−２３８２８６号公報
【特許文献２】特開２００５−３４７９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、上記の点に鑑み、多数の画素信号が一様の場合でも、Ａ／Ｄ変換時における過渡電流に基づく電源雑音を防止するようにし、Ｓ／Ｎの低下を防止するようにした固体撮像装置を提供することにある。
また、本発明の他の目的は、その固体撮像装置を活用することができる電子機器をを提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、複数の光電変換素子と、前記複数の光電変換素子のそれぞれの出力信号をランプ波形と比較してデジタル信号に変換する複数のＡＤ変換手段とを備え、前記複数のＡＤ変換手段のうちの所定のＡＤ変換手段には、ＡＤ変換のタイミングがそれぞれ異なるように所定のオフセットを持たせるようにした。
第２の発明は、第１の発明において、前記複数のＡＤ変換手段はそれぞれ比較器を含み、前記複数の比較器のうちの所定の比較器は、それぞれ異なるバイアス電流で動作するようにした。
【０００６】
第３の発明は、第１の発明において、前記複数のＡＤ変換手段はそれぞれ比較器を含み、前記複数の比較器の電源電圧は、電源配線の抵抗によってそれぞれ異なるようにした。
第４の発明は、第１〜第３の発明において、前記ＡＤ変換手段は、前記光電変換素子をリセットした直後の雑音成分をデジタル信号に変換し、前記光電変換素子の受光後の画素信号成分をデジタル信号に変換し、デジタル信号に変換された前記雑音成分と前記画素信号の差を画像信号とするようにした。
【０００７】
第５の発明は、複数の光電変換素子と、前記複数の光電変換素子の出力信号を蓄積する複数の蓄積手段と、前記複数の蓄積手段からの出力信号をそれぞれ入力する複数のバッファ回路と、前記複数のバッファ回路の出力信号をランプ波形と比較してデジタル信号に変換する複数のＡＤ変換手段とを備え、前記複数のバッファ回路のうちの所定のバッファ回路には、前記所定のバッファ回路に対応するＡＤ変換手段のＡＤ変換のタイミングがそれぞれ異なるように所定のオフセットを持たせるようにした。
第６の発明は、第５の発明において、複数のバッファ回路は、それぞれＭＯＳトランジスタからなるソースフォロア回路とし、前記ＭＯＳトランジスタのゲートの長さは最小になるようにした。
【０００８】
第７の発明は、固体撮像装置を備えた電子機器であって、前記固体撮像装置は、第１〜第６発明のうちのいずれかの固体撮像装置からなる。
このような構成の本発明の固体撮像装置によれば、多数の画素信号が一様の場合でも、Ａ／Ｄ変換時における過渡電流に基づく電源雑音を防止でき、もってＳ／Ｎの低下を防止することができる。
また、本発明の電子機器によれば、Ｓ／Ｎが向上が図られた固体撮像装置を活用することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について、図面を参照して説明する。
（固体撮像装置の第１実施形態）
図１は、本発明の固体撮像装置の第１実施形態の構成を示す。
この固体撮像装置の第１実施形態は、図１に示すように、光電変換素子である画素１が３行×３列からなる画素アレイ２を備えている。画素１としては、フォトダイオードなどが使用される。
【００１０】
また、この第１実施形態は、画素アレイ２の画素１からの出力信号をランプ波を用いてデジタル信号にＡ／Ｄ変換して出力するために、垂直走査回路３と、３つの比較部４と、ランプ波形発生回路５と、３つのラッチ回路６と、カウンタ７と、水平走査回路８とを備えている。
垂直走査回路３は、画素アレイ２の３行のうちの１つの行の３つの画素１の出力信号を同時に読み出すために、その１つの行を選択する。垂直走査回路３で選択された行の画素１の出力信号は、各列の画素１が共通に接続された垂直信号線９上に表れ、比較部４内のキャパシタＣ１またはキャパシタＣ２に記憶される（図２参照）。
【００１１】
比較部４は、それぞれ図２に示すように構成され、キャパシタＣ１、Ｃ２と、スイッチＳＷ１１、ＳＷ１２、Ｗ２１、ＳＷ２２と、バッファ回路４１と、比較器４２と、を備えている。
キャパシタＣ１は、画素１をリセットした直後の雑音成分を蓄積する。キャパシタＣ１にその雑音成分を蓄積するにはスイッチＳＷ１１がオン状態とされ、その蓄積電荷をバッファ回路４１に供給するにはスイッチＳＷ２１がオン状態とされる。
【００１２】
キャパシタＣ２は、画素１の受光後の画素信号成分を蓄積する。キャパシタＣ１にその画素信号成分を蓄積するにはスイッチＳＷ１２がオンされ、その蓄積電荷をバッファ回路４１に供給するにはスイッチＳＷ２２がオンされる。
バッファ回路４１は、キャパシタＣ１またはキャパシタＣ２からの各電荷を選択的に受け取り、その受け取った電荷に応じた電圧を比較器４２の入力端子ＩＮ−に出力する。
【００１３】
比較器４２は、ランプ波形発生回路５が発生するランプ波形とキャパシタＣ１からの雑音成分を比較し、それらが同じ値になったときに、その旨を示す反転出力をラッチ回路６に出力する。ラッチ回路６は、その反転出力に基づいて、そのときのカウンタ７のカウント値（計数値）をデジタル値としてラッチ（記憶）する。
また、比較器４２は、ランプ波形とキャパシタＣ２からの画素信号を比較し、それらが同じ値になったときに、その旨を示す反転出力をラッチ回路６に出力する。ラッチ回路６は、その反転出力に基づいて、そのときのカウンタ７のカウント値をデジタル値として記憶する。
【００１４】
水平走査回路８は、ラッチ回路６でラッチされたデジタル信号を順次選択して引き算回路（図示せず）に送る。引き算回路は、その送られてくるデジタル形態の雑音成分と画素信号成分の差分を求めることにより画像信号が得られる。このように得られる画像信号は、画素１の雑音成分が取り除かれると同時に、後述のように付加されるＡＤ変換器のオフセット成分が取り除かれたものとなる。
【００１５】
次に、比較器４２の具体的な構成について、図２および図３を参照して説明する。
比較器４２は、図２に示すように、差動増幅回路４２２とインバータ４２４の２段で構成される。そして、複数の比較部４（図１の例では３つ）に含まれる比較器４２には、Ａ／Ｄ変換のタイミングがそれぞれ異なるように、オフセットを持たせるようにしている。
このオフセットは、比較器４２を構成する差動増幅回路４２２を、図３のように構成することによって持たせるようにしている。
【００１６】
差動増幅回路４２２は、差動入力対を構成するＮ型のＭＯＳトランジスタＭ２、Ｍ３と、カレントミラーからなり能動負荷として機能するＰ型のＭＯＳトランジスタＭ４、Ｍ５と、電流源として機能するＮ型のＭＯＳトランジスタＭ１とを備えている。
ＭＯＳトランジスタＭ１のゲートには所望のバイアス電圧Ｖｂが供給され、所望のバイアス電流Ｉを設定している。
いま、差動増幅回路４２２の出力端子ＯＵＴ１に接続されるキャパシタ（図示せず）の容量値をＣ３とすると、比較器４２の応答速度を決定するスルーレートＳＲは、次式のようになる。
【００１７】
ＳＲ＝Ｉ／２／Ｃ３・・・（１）
【００１８】
（１）式によれば、ＭＯＳトランジスタＭ１に流れるバイアス電流Ｉを変えることにより、比較器４２の応答速度を変えることが出来る。そのバイアス電流Ｉは、チャネル長変調が無いとすると、次式で表される。
【００１９】
Ｉ＝１／２μＣｏｘＷ／Ｌ（Ｖｇｓ−Ｖｔｈ）２
＝１／２μＣｏｘＷ／Ｌ（Ｖｂ−ＧＮＤ−Ｖｔｈ）２  ・・・（２）
【００２０】
ここで、μはキャリアの移動度、Ｃｏｘはゲート容量、Ｗ／Ｌはトランジスタサイズ（チャネル幅／チャネル長さ）、Ｖｇｓはゲート・ソース間電圧である。Ｖｔｈはしきい値電圧、Ｖｂはゲートに印加されるバイアス電圧、ＧＮＤはグランド電位である。
（２）式によれば、バイアス電流ＩはＭＯＳトランジスタＭ１のゲートに供給されるバイアス電圧Ｖｂによって調整できるので、その調整によって比較器４２の応答速度を調整できる。その比較器４２の応答速度は、比較器４２がラッチ回路６やカウンタ７などと連係して画素１からの画素信号（出力信号）ＶｓをＡ／Ｄ変換する際のタイミングを決めることになる。従って、ＭＯＳトランジスタＭ１のゲートに供給されるバイアス電圧Ｖｂは、Ａ／Ｄ変換する際のタイミングを決めることになる。
【００２１】
そこで、第１に示す複数の比較部４の比較器４１は、それぞれバイアス電圧Ｖｂを異なるように設定することにより、バイアス電流Ｉをそれぞれ異なるように設定するようにした。そして、その設定により、比較器４１はＡ／Ｄ変換のタイミングが異なるためのオフセットを、それぞれ持たせるようにした。
ここで、比較器４２はオフセットがあっても問題が無いので、図３の差動増幅回路４２２において、各トランジスタのパラメータの自由度が広がる。この点は、後述の各実施形態についても同様である。
例えば、一般的にＭＯＳトランジスタの製造プロセスのばらつきを抑えるために、ゲート長は最小ゲート長よりも長めにする。しかし、本発明においては比較器の特性ばらつきがあっても、後述のようにＡＤ変換後に雑音成分と信号成分の差分処理をすることによりキャンセルされるので、最小ゲート長にしても不具合はない（小面積化）。
【００２２】
次に、このような構成の第１実施形態のＡＤ変換の動作例として、８ビットのＡＤ変換の場合について、図４のタイミングチャートを参照して説明する。
図４の期間Ｔ１では、画素アレイ２の画素１に対して光が照射され、この照射により発生した電荷が画素１に蓄積される。
期間Ｔ２では、画素１のリセット直後の信号、すなわち雑音成分が画素１から読み出される。このときには、比較部４のスイッチＳＷ１１がオン状態になり、キャパシタＣ１にその雑音成分が蓄積される。蓄積が終わると、スイッチＳＷ１１はオフ状態になる。
【００２３】
期間Ｔ３では、光量に応じて蓄積された画素信号が画素１から読み出される。このときには、スイッチＳＷ１２がオン状態になり、キャパシタＣ２に画素信号が蓄積される。その画素信号には、光量に依存した信号成分と画素１の雑音成分とが含まれている。蓄積が終わると、スイッチＳＷ１２はオフ状態になる。
期間Ｔ４では、期間Ｔ２でキャパシタＣ１に蓄積された雑音成分がＡＤ変換される。このときには、スイッチＳＷ２１がオン状態になり、バッファ回路４１を介して比較器４２の反転入力端子ＩＮ−に雑音成分が与えられる。
【００２４】
なお、バッファ回路４１の入力端の寄生容量（図示せず）に、以前に読み出した信号電荷が残り、ＡＤ変換の精度に影響を与えるような場合には、スイッチＳＷ２１をオン状態にする前に寄生容量による電荷を放電する手段を設けるようにする。
スイッチＳＷ２１をオン状態にしたのち反転入力端子ＩＮ−の電圧値が安定すると、比較器４２の非反転入力端子ＩＮ＋に対してランプ波形発生回路５からのランプ波形が与えられ、同時にカウンタ７の計数値が「０」からカウントアップされていく。これにより、差動増幅回路４２２の出力ＯＵＴ１は、図４に示すように変化する。
【００２５】
そして、比較器４２の反転入力端子ＩＮ−に供給される雑音成分の値と、非反転入力端子ＩＮ＋に供給されるランプ波形の値が等しくなると、比較器４２の出力ＯＵＴ２が図４に示すように反転する。ラッチ回路６は、その反転出力があると、そのときのカウンタ７のカウント値を雑音成分のデジタル値として記憶する。これにより、雑音成分のＡＤ変換が終了する。
【００２６】
この動作例は８ビットのＡＤ変換であるので、カウンタ７は「０」から「２５５」まで計数可能であるが、画素のリセット直後の雑音成分の値はおよそ決まっており「２５５」までカウントする必要はない。ここでは、６ビット＝６３までのカウントである。このようにカウントを少なくすると、ＡＤ変換時間を短くするとともにラッチ回路のビット数を減らすことができる。
【００２７】
比較器４２は、図２に示すように、差動増幅回路４２２とインバータ４２４からなる２段の構成である。そして、差動増幅回路４２２のバイアス電流を上記のように任意に設定することで、差動増幅回路４２２の出力ＯＵＴ１およびインバータ４２４の出力ＯＵＴ２の各波形を図４に示すように実線の場合と破線の場合に変えることができる。すなわち、比較器４２は、バイアス電流を変えることでＡＤ変換を行うときのタイミングを変えることができる。
【００２８】
図４に示す差動増幅回路４２２の出力ＯＵＴ１およびインバータ４２４の出力ＯＵＴ２の波形によれば、破線で示す波形に比べて実線で示す波形の場合には応答速度が遅い。このため、インバータ４２４で波形整形を行なった後でラッチ回路６に記憶されるカウンタ７のカウンタ値は異なる。破線で示す波形の場合にはラッチ回路６に記憶されるカウンタ７のカウンタ値は「２」となり、実線で示す場合にはそのカウンタ値は「５」となる。すなわち、３ＬＳＢ分のオフセット差となる。
【００２９】
図１に示す３つの比較部４は、図２に示すように比較器４２をそれぞれ含んでいるので、その比較器４２のバイアス電流はそれぞれ異なるように設定されている。このため、その各比較器４２の応答速度が変わり、その出力ＯＵＴ２が同時に反転することを避けられる。言い換えると、３つ比較部４に含まれる比較器４２は、それぞれ異なるタイミングでＡＤ変換を行うことができる。
【００３０】
ここで、比較器４２を構成するインバータ４２４は出力ＯＵＴ２が過渡的な状態では大きな電流が流れるが、その出力ＯＵＴ２が反転するタイミングが３つの比較器４２ではそれぞれ異なるために過渡的な電流の最大値が下がり、ＳＮ比の低下が避けられる。画素の雑音成分はどの画素も同じような値となるので、特に有効である。
期間Ｔ５では、期間Ｔ３でキャパシタＣ２に蓄積された画素信号がＡＤ変換される。画素信号は、光量に依存した信号成分に画素１の雑音成分が含まれている。このときには、スイッチＳＷ２２がオン状態になり、バッファ回路４１を介して比較器４２の反転入力端子ＩＮ−に画素信号が与えられる。
【００３１】
スイッチＳＷ２２をオン状態にしたのち反転入力端子ＩＮ−の電圧値が安定すると、比較器４２の非反転入力端子ＩＮ＋に対してランプ波形発生回路５からのランプ波形が与えられる。同時に、カウンタ７の計数値が「０」からカウントアップされていく。
そして、比較器４２の反転入力端子ＩＮ−に供給される画素信号の値と、非反転入力端子ＩＮ＋に供給されるランプ波形の値が等しくなると、比較器４２の出力ＯＵＴ２が図４に示すように反転する。ラッチ回路６は、その反転出力があると、そのときのカウンタ７のカウント値を画素信号のデジタル値として記憶する。これにより、（信号成分＋雑音成分）のＡＤ変換が終了する。この場合には、画素から出力される光量に依存した信号成分をＡＤ変換するので、カウンタ７は「０」〜「２５５」までカウントとする。
【００３２】
この期間Ｔ５のＡＤ変換動作は、期間Ｔ４のＡＤ変換動作と同様に、差動増幅回路４２２の出力ＯＵＴ１およびインバータ４２４の出力ＯＵＴ２の各波形は、図４に示すように実線の場合と破線の場合になる。言い換えると、同じ画素信号をＡＤ変換する場合でも、破線と実線で示すようにラッチ回路６が記憶するカウンタ７のカウント値のタイミングが異なる。この例では、そのカウント値が「１８０」と「１８３」であり、雑音成分の場合と同様に３ＬＳＢのオフセット差となる。
【００３３】
通常、光量に依存した信号成分は画素毎に信号レベルが異なるが、一様に暗い画像などを撮影する場合は、多くの画素の信号成分が同じような値となる。この同じような値の信号成分が期間Ｔ５でＡＤ変換される場合には、期間Ｔ４で雑音成分がＡＤ変換される場合と同様に、大多数の比較器が同時に動作することが避けられるのでＳＮ比の低下を防ぐことができる。
【００３４】
また、期間Ｔ４で雑音成分を期間Ｔ５で（信号成分＋雑音成分）をそれぞれＡＤ変換した後は、水平走査回路８によってラッチ回路６から雑音成分と（信号成分＋雑音成分）のＡＤ変換結果が順次出力さていく。そして、引き算回路（図示せず）が、ラッチ回路６から出力された２つの信号の差分を求める。図４に示す破線の波形の場合にはその差分は１８０−２＝１７８、実線の波形の場合にはその差分は１８３−５＝１７８となり、その２つの差分は同じ値となって、雑音やオフセット成分がキャンセルされた高画質な画像が出力される。
【００３５】
以上のように、第１実施形態では、比較器４２がＡＤ変換する際のタイミングを異ならせるためのオフセットとして、複数の比較器４２に異なるバイアス電流を設定するようにした。このため、複数の画素の画素信号が一様の場合でも、ＡＤ変換時における過渡電流に基づく電源雑音を防止でき、もってＳ／Ｎの低下を防止することができる。
また、第１実施形態では、ＡＤ変換ごとに画素信号の雑音成分と画素信号成分の差を求めるようにしたので、ＡＤ変換のタイミングをずらすために比較器に持たせているオフセットをＡＤ変換ごとにキャンセルできる。
【００３６】
なお、第１実施形態では、比較器４２がＡＤ変換する際のタイミングを異ならせるために、複数の比較器４２に異なるバイアス電流をそれぞれ設定するようにした。しかし、そのうちの所定の比較器に対して、異なるバイアス電流を設定するようにしても良い。
すなわち、ＡＤ変換器を構成する比較器の全てはオフセットがそれぞれ異なっている必要はなく、いくつかの種類のオフセットであれば問題はなく、ＡＤ変換器を構成する大多数の比較器が同時に動作することを避けられれば良い。このような考え方は、後述の各実施形態においても同様である。
【００３７】
（固体撮像装置の第２実施形態）
本発明の固体撮像装置の第２実施形態は、図１に示す第１実施形態の構成と同様に、複数の比較部４に含まれる比較器４２がＡＤ変換する際のタイミングがそれぞれ異なるように、比較器４２にそれぞれオフセットを持たせるようにした。そして、第２実施形態では、そのオフセットとして、複数の比較器４２に印加する電源電圧をそれぞれ変更するようにした。
なお、この第２実施形態の他の部分の構成は、図１に示す第１実施形態の構成と同じであるので、その説明は省略する。
【００３８】
次に、比較器４２に上記のオフセットを持たせるための具体的な構成について、図５を参照して説明する。
比較部４に含まれる比較器４２は、画素アレイ２の画素１の各列に配置されるために（図１参照）、行方向（図１の横方向）に共通である、電源電圧ＶＤＤ側の電源線５１とグランド側の電源線５２にそれぞれ接続されることになる。たとえば、画素数がＶＧＡの固体撮像素子を想定すると、少なくとも行方向に６４０個の比較器４２が同一の電源線５１、５２に接続される。ここで、電源線５１の一端はＶＤＤパッド５３に接続され、電源線５２の一端はＧＮＤパッド５４に接続される。
【００３９】
電源線５１、５２は、図５（Ａ）に示すように抵抗があるので、６４０個の比較器４２による電流により電圧降下が発生する。このため、グランド側の電源線５２の電位は、図５（Ｂ）に示すようにグランドパッド５４から遠く離れるほど上昇する。比較器４２に供給されるバイアス電圧Ｖｂは、ＭＯＳトランジスタがハイ・インピーダンスのためにどの比較器４２でも同電位となる。
【００４０】
このため、（２）式によれば、グランド側の電源線５２がグランドパッド５４から離れてグランドの電位ＧＮＤが上昇するほど、すなわちグランドパッド５４から離れている比較器４２ほどバイアス電流Ｉが小さくなる。従って、比較器４２に特別なオフセット手段を施すことなく、比較器４２のスルーレートを変えることでオフセットを付けられる。
以上のように、第２実施形態では、比較器４２がＡＤ変換する際のタイミングを異ならせるためのオフセットとして、複数の比較器４２に印加する電源電圧の値をそれぞれ異ならせるようにし、このために電源線の抵抗を活用するようにした。このため、第１実施形態と同様の作用効果が実現できる。
【００４１】
（固体撮像装置の第３実施形態）
本発明の固体撮像装置の第３実施形態は、図１に示す第１実施形態の構成と同様に、複数の比較部４に含まれる比較器４２がＡＤ変換する際のタイミングがそれぞれ異なるように、その比較器４２の入力側に配置されるオフセット回路４１にそれぞれオフセットを持たせるようにした。そして、第３実施形態では、そのオフセットとして、複数のオフセット回路４１を構成するＭＯＳトランジスタのしきい値電圧が異なるようにした。
なお、この第３実施形態の他の部分の構成は、図１に示す第１実施形態の構成と同じであるので、その説明は省略する。
【００４２】
次に、比較部４に含まれるバッファ回路４１の具体的な構成について、図６を参照して説明する。
バッファ回路４１は、図６に示すように、ＭＯＳトランジスタＭ６、Ｍ７からなるソースフォロア回路で構成した。ＭＯＳトランジスタＭ６のゲートに入力電圧Ｖｉｎが入力され、ＭＯＳトランジスタＭ６とＭ７の共通接続部から出力電圧Ｖｏと取り出す。また、ＭＯＳトランジスタＭ７のゲートには所定のバイアス電圧Ｖｂが印加される。
さらに、ＭＯＳトランジスタＭ６、Ｍ７は、しきい値電圧Ｖｔｈが異なる値になるようにして、オフセットを持たせている。
ソースフォロア回路は、基板バイアス効果およびチャネル長変調が無いとすると、回路電流Ｉは次式となる。
【００４３】
Ｉ＝１／２μＣｏｘＷ／Ｌ（Ｖｇｓ−Ｖｔｈ）２  ・・・（３）
【００４４】
ここで、Ｖｇｓ＝Ｖｇ−Ｖｓ、Ｖｇ＝Ｖｉｎ、Ｖｓ＝Ｖｏとしている。
ＭＯＳトランジスタは、製造プロセスのばらつきによりしきい値電圧Ｖｔｈが１０〔ｍＶ〕程度のばらつきがある。このため、バッファ回路４１で１０〔ｍＶ〕程度のオフセットばらつきが発生し、一様な明るさの画像をＡＤ変換するときでも大多数の比較器が同時に動作することが避けられる。
ＭＯＳトランジスタをアナログ的に使う場合には、しきい値電圧Ｖｔｈのばらつきを小さくするためにゲート長を長めにするが、第３実施形態ではそのばらつきを積極的に活用するために、ＭＯＳトランジスタのゲート長さは最小で良い。
ソースフォロア回路の電圧利得Ｇは、基板バイアス効果が無いと仮定すると、次式で表される。
【００４５】
Ｇ＝Ｖｏ／Ｖｉｎ＝ 1／（１＋１／（ｇｍ・ｒｄ））・・・（４）
【００４６】
ここで、ｇｍはトランスコンダクタンスであり、ｇｍ＝√（２μＣｏｘＷ／Ｌ・Ｉ）、ｒｄはドレイン抵抗で、ゲート長に反比例する値である。
ｇｍ・ｒｄが十分に大きければ、電圧利得は１となる。ゲート長Ｌを小さくすると、ｒｄが小さくなり電圧利得が１に近似できなくなり、ｇｍやｒｄのばらつきが電圧利得に表れてきてしまうことがある。すなわち，ＡＤ変換結果のリニアリティがＡＤコンバータ毎にばらつくことになる。そのようなことを避けるためには、ゲート幅Ｗを大きくしてｒｄが小さくなっても電圧利得が１に近似できるようにｇｍを大きくしておけば良い。
【００４７】
次に、このような構成からなる第３実施形態は、第１実施形態のバッファ回路４１を図６のような構成にした点を除けば、第１実施形態の構成と同じである。
このため、第３実施形態の動作時の各部の波形は（図１参照）、図７に示すタイミングチャートのようになる。図７が第１実施形態の動作時の各部の波形を示す図４と異なる点は、バッファ回路４１の出力電圧、すなわち比較器４１の反転入力端子ＩＮ−の電圧が、実線や破線のように変わる点である。これは、バッファ回路４１を構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈの差異のためである。
以上のように、第３実施形態では、比較器４２がＡＤ変換する際のタイミングを異ならせるためのオフセットとして、比較器４２の入力側に配置されるバッファ回路を構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈに差異を設けるようにした。このため、第１実施形態と同様の作用効果が実現できる。
【００４８】
（固体撮像装置のその他の実施形態）
上記の実施形態では、比較器４２がＡＤ変換する際のタイミングを異ならせるためのオフセットとして、比較器４２のバイアス電流をそれぞれ変更したり、比較器４２の電源電圧をそれぞれ変更したり、あるいは比較器４２の入力側に配置されるバッファ回路を構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈをそれぞれ変更するようにした。
しかし、本発明は、比較器４２がＡＤ変換する際のタイミングを異ならせるためのオフセットとして、上記のうちの２種類、あるいは３種類を適宜組み合わせて実現するようにしても良い。
【００４９】
（電子機器の実施形態）
次に、本発明の電子機器の実施形態について説明する。
電子機器の実施形態は、上記の固体撮像装置の実施形態を適用したものである。すなわち、この実施形態は上記の固体撮像装置のうちのいずれかを、例えばビデオカメラ、電子スチルカメラなどに適用したものである。
このような構成の電子機器の実施形態によれば、上記の固体撮像装置を使用することで、ＡＤ変換時における過渡電流に基づく電源雑音が排除された画像を取得でき、その後の画像処理が容易になる。
【図面の簡単な説明】
【００５０】
【図１】本発明の固体撮像装置の第１実施形態の構成を示すブロック図である。
【図２】図１の比較部の具体例を示すブロック図である。
【図３】図２の差動増幅回路の具体例を示す回路図である。
【図４】第１実施形態の動作を説明する各部の波形図である。
【図５】（Ａ）は本発明の固体撮像装置の第２実施形態に係る比較器の構成を示す図であり、（Ｂ）はその比較器における電位分布を示す図である。
【図６】本発明の固体撮像装置の第３実施形態に係るバッファ回路の構成を示す図である。
【図７】第３実施形態の動作を説明する各部の波形図である。
【符号の説明】
【００５１】
１・・・画素、２・・・画素アレイ、３・・・垂直走査回路、４・・・比較部、５・・・クランプ波形発生回路、６・・・ラッチ回路、７・・・カウンタ、８・・・水平走査回路、４１・・・バッファ回路、４２・・・比較器、５１、５２・・・電源線、４２２・・・差動増幅回路、４２４・・・インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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