(57)【要約】【課題】外部配線数を抑制しながら、Ａ／Ｄ変換後のデジタルデータの転送速度の向上を図った逐次比較型Ａ／Ｄ変換回路を得る。【解決手段】逐次比較型Ａ／Ｄ変換回路１１は、デジタルチップＤchip上に出力デジタルデータ生成部６を設けている。この出力デジタルデータ生成部６はアナログチップＡchip上に形成された比較器２より比較結果Ｖ２を受ける。出力デジタルデータ生成部６は比較結果Ｖ２に基づき自身で逐次比較動作を内部処理として行い、逐次比較動作終了後の格納データであるＡ／Ｄ変換結果をパラレル出力デジタルデータＰＤoutとして同一のデジタルチップＤchip上に形成された他のデジタル回路に出力する。さらに、出力デジタルデータ生成部６はＡ／Ｄ変換開始の有無を指示するタイミング信号ＳtmをＤＡデータ設定部４に出力するタイミング信号生成機能を有している。【選択図】図１
2009118364.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧と比較用アナログデータとを比較して比較結果を出力する比較器と、
前記比較結果を受け、当該比較結果に基づいて次に比較すべき前記比較用アナログデータに対応する逐次比較用データを生成する逐次比較動作を行うＤＡデータ設定部と、
前記逐次比較用データをＤ／Ａ変換して前記比較用アナログデータを出力するＤ／Ａ変換器と、
前記比較結果を受け、当該比較結果に基づき前記逐次比較動作を行い前記比較用アナログデータに対応するデジタルデータを出力用デジタルデータとして生成する出力デジタルデータ生成部とを備え、
前記比較器、ＤＡデータ設定部、及びＤ／Ａ変換器は第１の集積度の製造プロセスを用いて製造される回路を有する第１のチップ上に形成され、
前記出力デジタルデータ生成部は、前記第１の集積度より高い集積度である第２の集積度の製造プロセスを用いて製造される回路を有し、前記第１のチップとは異なる第２のチップ上に形成されることを特徴とする、
逐次比較型Ａ／Ｄ変換回路。
【請求項２】
請求項１記載の逐次比較型Ａ／Ｄ変換回路であって、
前記出力デジタルデータ生成部はＡ／Ｄ変換開始の有無を指示するタイミング信号を前記ＤＡデータ設定部に出力するタイミング信号生成機能を有する、
逐次比較型Ａ／Ｄ変換回路。
【請求項３】
請求項１記載の逐次比較型Ａ／Ｄ変換回路であって、
前記ＤＡデータ設定部はＡ／Ｄ変換開始の有無を指示するタイミング信号を前記出力デジタルデータ生成部に出力するタイミング信号生成機能を有する、
逐次比較型Ａ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、逐次比較レジスタを有する逐次比較型Ａ／Ｄ変換回路に関する。
【背景技術】
【０００２】
図３は従来の逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。同図に示すように、逐次比較型Ａ／Ｄ変換回路２０は、サンプル・ホールド回路２１、比較器２２、Ｄ／Ａ変換器２３、ＳＡＲ（Succesive Approximation Register;逐次比較レジスタ）部２４及び逐次比較レジスタ２５から構成される。なお、図３で示したような逐次比較型Ａ／Ｄ変換回路を開示した文献として例えば特許文献１で開示された逐次比較型Ａ／Ｄコンバータがある。
【０００３】
サンプル・ホールド回路２１はアナログ入力電圧Ｖinをサンプリングして、比較器２２の正入力に付与する。Ｄ／Ａ変換器２３はＳＡＲ部２４より受けた逐次比較用デジタルデータＤ２４をＤ／Ａ変換してアナログデータＡ２３を比較器２２の負入力に出力する。
【０００４】
比較器２２は正入力（Ｖin）と負入力（Ａ２３）とを比較して比較結果Ｖ２２を出力する。すなわち、比較結果Ｖ２２は、「Ａ２３＜Ｖin」で“Ｈ”（“１”）となり、「Ａ２３＞Ｖin」で“Ｌ”（“０”）となる。
【０００５】
ＳＡＲ部２４は逐次比較レジスタ２５及び保持レジスタ２６より構成される。逐次比較レジスタ２５は比較結果Ｖ２２を受けながら、比較結果Ｖ２２に基づき次に比較すべきアナログデータＡ２３に対応する逐次比較用デジタルデータＤ２４を逐次生成する逐次比較動作を行う。以下、逐次比較動作について例を挙げて説明する。
【０００６】
外部からサンプリング開始信号（図示せず）が与えられると、サンプル・ホールド回路２１にてアナログ入力電圧Ｖinがサンプリングされる。サンプル・ホールド回路２１によるサンプリングが終了したタイミングでＳＡＲ部２４にＡ／Ｄ変換開始信号（図示せず）が発行される。
【０００７】
Ａ／Ｄ変換開始信号に応答して逐次比較レジスタ２５のＭＳＢ (Most Significant Bit) だけが “１”となり、他のビットは“０”であるデジタルデータＤ２５（第１ビット比較用データ“１０００００…”）が保持レジスタ２６に付与され、保持レジスタ２６から逐次比較用デジタルデータＤ２４としてＤ／Ａ変換器２３に出力される。アナログデータＡ２３は逐次比較用デジタルデータＤ２４をＤ／Ａ変換してアナログデータＡ２３を出力する。
【０００８】
その結果、比較器２２によりアナログ入力電圧ＶinとアナログデータＡ２３（第１ビット比較用データ）とが比較され、比較結果Ｖ２２が出力される。仮に、「Ａ２３＞Ｖin」で“Ｌ”の比較結果Ｖ２２が出力されたとする。
【０００９】
この場合、アナログ入力電圧Ｖinの方がアナログデータＡ２３より低いことが認識され、逐次比較レジスタ２５に立てられたビットがクリアされて一桁下位のビットがセットされたデジタルデータＤ２５（第２ビット比較用データ“０１００００…”）が設定される。
【００１０】
すると、保持レジスタ２６から逐次比較用デジタルデータＤ２４（デジタルデータＤ２５を反映した値）としてＤ／Ａ変換器２３に出力される。アナログデータＡ２３は逐次比較用デジタルデータＤ２４をＤ／Ａ変換してアナログデータＡ２３を出力する。
【００１１】
その結果、比較器２２によりアナログ入力電圧ＶinとアナログデータＡ２３（第２ビット比較用データ）とが比較され、比較結果Ｖ２２が出力される。仮に、「Ａ２３＜Ｖin」で“Ｈ”（“１”）の比較結果Ｖ２２が出力されたとする。
【００１２】
この場合、アナログ入力電圧Ｖinの方がアナログデータＡ２３より高いことが認識され、逐次比較レジスタ２５に立てられた第２ビットがセットされたまま一桁下位の第３ビットがセットされたデジタルデータＤ２５（第３ビット比較用データ“０１１０００…”）が設定される。
【００１３】
以下、同様にして、比較結果Ｖ２２に基づき、比較用ビットのセット，クリアを繰り返しながら、最終ビット (LSB: Least Significant Bit) 比較用データに基づく比較結果Ｖ２２が得られるまで続行する。
【００１４】
その結果、最終的に逐次比較レジスタ２５で設定され、保持レジスタ２６で保持された逐次比較用デジタルデータＤ２４がＡ／Ｄ変換結果となり、パラレル出力デジタルデータＰＤoutとしてパラレル・シリアル変換部２７に出力される。
【００１５】
パラレル・シリアル変換部２７はパラレル出力デジタルデータＰＤoutをパラレル・シリアル変換してシリアル出力デジタルデータＳＤoutを外部に出力する。なお、保持レジスタ２６自体がシフト動作機能を有しシリアル出力が可能な構成の場合はパラレル・シリアル変換部２７は不要である。
【００１６】
逐次比較型Ａ／Ｄ変換回路２０は主要部（サンプル・ホールド回路２１、比較器２２、及びＤ／Ａ変換器２３）がアナログ回路であるため、ＳＡＲ部２４と共に同一のアナログチップ上に形成されるのが一般的である。
【００１７】
また、パラレル・シリアル変換部２７からシリアル出力デジタルデータＳＤoutを出力するのは、Ａ／Ｄ変換結果を利用するデジタル論理演算回路等のデジタル回路は、上記アナログチップとは異なるデジタルチップ上に形成されているのが一般的である。したがって、アナログチップ，デジタルチップ間の信号授受用の信号配線数の減少を図るため、シリアル出力デジタルデータＳＤoutが用いられる。
【００１８】
なお、本明細書中において、アナログチップとは、集積度の低い（微細ではない）プロセスを用いて主としてアナログ回路を製造したチップを意味し、デジタルチップとは、集積度の高い（微細な）プロセスを用いて主としてデジタル回路を製造したチップを意味する。例えば、本願明細書出願時点において、アルミパターンの幅が１ミクロン以下なら集積度の高いプロセスと一般的に言われている。
【００１９】
【特許文献１】特開２００１−１４４６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図３で示したような従来の逐次比較型Ａ／Ｄ変換回路を１チップ上にＬＳＩ化した場合、デジタルチップ上でデジタル回路を製造する場合はＬＳＩ技術におけるプロセスの微細化が進めば回路面積を小さくすることができる。しかし、ＳＡＲ部２４はアナログチップ上において、サンプル・ホールド回路２１、比較器２２及びＤ／Ａ変換器２３と共に形成されるため、デジタルチップ上に形成する場合に比べて集積度向上を図ることができない。
【００２１】
また、従来の逐次比較型Ａ／Ｄ変換回路は、チップ外との信号授受を行うための外部配線数低減のため、Ａ／Ｄ変換結果をシリアル出力デジタルデータＳＤoutとして出力している。このため、Ａ／Ｄ変換後のデジタルデータの外部への転送に比較的時間を要してしまい、高速転送が困難であるという問題点があった。
【００２２】
この発明は上記問題点を解決するためになされたもので、外部配線数を抑制しながら、Ａ／Ｄ変換後のデジタルデータの転送速度の向上を図った逐次比較型Ａ／Ｄ変換回路を得ることを目的とする。
【課題を解決するための手段】
【００２３】
この発明の一実施の形態である逐次比較型Ａ／Ｄ変換回路は、比較器の比較結果を受け、当該比較結果に基づいて次に比較すべき比較用アナログデータに対応する逐次比較用データを生成する逐次比較動作を行うＤＡデータ設定部を備えている。さらに、逐次比較型Ａ／Ｄ変換回路は、上記比較結果を受け、当該比較結果に基づき上記逐次比較動作を行い上記比較用アナログデータに対応するデジタルデータを出力用デジタルデータとして生成する出力デジタルデータ生成部を備えている。そして、比較器及びＤＡデータ設定部は比較的集積度が低い第１の集積度の製造プロセスを用いて製造される回路を有するアナログチップ上に形成され、出力デジタルデータ生成部は上記第１の集積度より高い集積度である第２の集積度の製造プロセスを用いて製造される回路を有するデジタルチップ上に形成される。
【発明の効果】
【００２４】
この実施の形態によれば、アナログチップ及びデジタルチップ間の信号授受は、比較器からの比較結果と出力デジタルデータ生成部からのタイミング信号のみであるため、アナログチップ，デジタルチップ間の信号配線数を必要最小限に抑えることができる。
【００２５】
さらに、変換途中のデータの一種である比較結果をデジタルチップ上の出力デジタルデータ生成部に転送し、出力デジタルデータ生成部自体が逐次比較動作を行い最終的なＡ／Ｄ変換結果を自身で演算するため、アナログチップ，デジタルチップ間のデジタルデータ転送時間のロスが全く無いという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
＜実施の形態１＞
図１はこの発明の実施の形態１である逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。同図に示すように、逐次比較型Ａ／Ｄ変換回路１１は、サンプル・ホールド回路１、比較器２、Ｄ／Ａ変換器３、ＤＡデータ設定部４、及び出力デジタルデータ生成部６から構成される。
【００２７】
サンプル・ホールド回路１、比較器２、Ｄ／Ａ変換器３及びＤＡデータ設定部４は、アナログチップＡchip上に形成され、出力デジタルデータ生成部６はアナログチップＡchipとは異なるデジタルチップＤchip上に形成される。なお、前述したように、アナログチップＡchipとは、集積度が比較的低い第１の集積度のプロセスを用いて主としてアナログ回路を製造したチップを意味する。一方、デジタルチップＤchipとは、集積度が比較的高く、すなわち、上記第１の集積度より高い第２の集積度のプロセスを用いて主としてデジタル回路を製造したチップを意味する。
【００２８】
サンプル・ホールド回路１はアナログ入力電圧Ｖinをサンプリングして、比較器２の正入力に付与する。Ｄ／Ａ変換器３はＤＡデータ設定部４より受けた逐次比較用デジタルデータＤ４をＤ／Ａ変換して（比較用）アナログデータＡ３を比較器２の負入力に出力する。
【００２９】
比較器２は正入力（アナログ入力電圧Ｖin）と負入力（アナログデータＡ３）とを比較して比較結果Ｖ２を出力する。すなわち、比較結果Ｖ２は、「Ａ３＜Ｖin」で“Ｈ”（“１”）となり、「Ａ３＞Ｖin」で“Ｌ”（“０”）となる。
【００３０】
ＤＡデータ設定部４は内部構成は図示しないが、図３で示したＳＡＲ部２４と同様、逐次比較レジスタ（図３の逐次比較レジスタ２５相当）及び保持レジスタ（図３の保持レジスタ２６相当）より構成される。そして、図３の逐次比較レジスタ２５と同様に比較結果Ｖ２に基づく逐次比較動作を行いながら、逐次比較用デジタルデータＤ４を出力する。
【００３１】
実施の形態１の逐次比較型Ａ／Ｄ変換回路１１は、デジタルチップＤchip上に出力デジタルデータ生成部６を設けたことを特徴としている。この出力デジタルデータ生成部６はアナログチップＡchip上に形成された比較器２より比較結果Ｖ２を受ける。
【００３２】
出力デジタルデータ生成部６は内部構成は図示しないが、ＤＡデータ設定部４と同様、逐次比較レジスタ及び保持レジスタより構成される。そして、図３の逐次比較レジスタ２５と同様な比較結果Ｖ２に基づく逐次比較動作を内部処理として行い、逐次比較動作終了後の格納データをパラレル出力デジタルデータＰＤoutとしてデジタルチップＤchip上に形成された他のデジタル回路に出力する。
【００３３】
また、出力デジタルデータ生成部６はＡ／Ｄ変換開始の有無を指示するタイミング信号ＳtmをＤＡデータ設定部４に出力するタイミング信号生成機能を有している。
【００３４】
このような構成において、外部からサンプリング開始信号（図示せず）が与えられると、サンプル・ホールド回路１でアナログ入力電圧Ｖinがサンプリングされる。サンプル・ホールド回路１によるサンプリングが終了したタイミングで出力デジタルデータ生成部６からＡ／Ｄ変換開始を指示するタイミング信号ＳtmをＤＡデータ設定部４に発行する。その結果、ＤＡデータ設定部４及び出力デジタルデータ生成部６は同時に上述した逐次比較動作を開始することができる。
【００３５】
ＤＡデータ設定部４及び出力デジタルデータ生成部６による逐次比較動作により、最上位ビットから最下位ビットにかけて、比較結果Ｖ２に基づく比較用ビットのセット，クリアを繰り返しながら、最終的にアナログ入力電圧ＶinをＡ／Ｄ変換したデジタルデータをそれぞれ得ることができる。
【００３６】
そして、出力デジタルデータ生成部６に格納されたデジタルデータがパラレル出力デジタルデータＰＤout（出力用デジタルデータ）として出力される。このパラレル出力デジタルデータＰＤoutは逐次比較型Ａ／Ｄ変換回路１１のＡ／Ｄ変換結果として、デジタルチップＤchip上に形成されたデジタル回路にそのまま取り込まれ、種々のデジタル信号処理が施される。
【００３７】
（効果）
このように、実施の形態１の逐次比較型Ａ／Ｄ変換回路１１は、サンプル・ホールド回路１、比較器２、Ｄ／Ａ変換器３及びＤＡデータ設定部４をアナログチップＡchip上に形成している。アナログチップＡchipは、集積度が比較的低い第１の集積度のプロセスを用いて主としてアナログ回路を製造したチップであるため、比較的安価に製造することができるという効果を奏する。
【００３８】
一方、出力デジタルデータ生成部６が形成されるデジタルチップＤchipは、集積度が比較的高い上記第２の集積度のプロセスを用いて主としてデジタル回路を製造したチップである。このため、ＤＡデータ設定部５と同様な逐次比較動作を行う出力デジタルデータ生成部６を別途形成しても逐次比較型Ａ／Ｄ変換回路１１全体の集積度はほとんど損なわれることはない。
【００３９】
また、実施の形態１において、アナログチップＡchip及びデジタルチップＤchip間の信号授受は、比較結果Ｖ２とタイミング信号Ｓtmのみであるため、アナログチップＡchip，デジタルチップＤchip間の信号配線数を必要最小限に抑えることができる。
【００４０】
加えて、アナログチップＡchip，デジタルチップＤchip間で授受される信号（比較結果Ｖ２，タイミング信号Ｓtm）は共にデジタル信号であり、チップ間配線の電気的特性やノイズの影響を受けにくい。このため、実施の形態１の逐次比較型Ａ／Ｄ変換回路１１は、精度の良いＡ／Ｄ変換動作を行うことができる。
【００４１】
さらに、変換途中のデータの一種である比較結果Ｖ２をデジタルチップＤchip上の出力デジタルデータ生成部６に転送し、出力デジタルデータ生成部６自体が逐次比較動作を行いパラレル出力デジタルデータＰＤoutを演算するため、アナログチップＡchip，デジタルチップＤchip間のデジタルデータ転送時間のロスが全く無いという効果を奏する。
【００４２】
また、デジタルチップＤchip上では集積度の高い第２の集積度のプロセスを用いることにより、出力デジタルデータ生成部６を集積度良く形成することができる。出力デジタルデータ生成部６は、タイミング信号Ｓtmに関するタイミング信号生成機能を有しているため、タイミング信号生成機能を含めた集積度の向上を図ることができる。
【００４３】
＜実施の形態２＞
図２はこの発明の実施の形態２である逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。同図に示すように、逐次比較型Ａ／Ｄ変換回路１２は、サンプル・ホールド回路１、比較器２、Ｄ／Ａ変換器３、ＤＡデータ設定部５、及び出力デジタルデータ生成部７から構成される。
【００４４】
サンプル・ホールド回路１、比較器２、Ｄ／Ａ変換器３及びＤＡデータ設定部５は、アナログチップＡchip上に形成され、出力デジタルデータ生成部７はアナログチップＡchipとは異なるデジタルチップＤchip上に形成される。サンプル・ホールド回路１、比較器２及びＤ／Ａ変換器３については実施の形態１と同様であるため説明を省略する。
【００４５】
ＤＡデータ設定部５は内部構成は図示しないが、図１で示した実施の形態１のＤＡデータ設定部４と同様、逐次比較レジスタ及び保持レジスタより構成される。そして、図３の逐次比較レジスタ２５と同様な比較結果Ｖ２に基づく逐次比較動作を行いながら、逐次比較用デジタルデータＤ５を出力する。
【００４６】
実施の形態２の逐次比較型Ａ／Ｄ変換回路１２は、デジタルチップＤchip上に出力デジタルデータ生成部７を設けたことを特徴としている。この出力デジタルデータ生成部７はアナログチップＡchip上に形成された比較器２より比較結果Ｖ２を受ける。
【００４７】
出力デジタルデータ生成部７は内部構成は図示しないが、図１で示した実施の形態１の出力デジタルデータ生成部６と同様、逐次比較レジスタ及び保持レジスタより構成される。そして、図３の逐次比較レジスタ２５と同様な比較結果Ｖ２に基づく逐次比較動作を内部処理として行い、逐次比較動作終了後の格納データをパラレル出力デジタルデータＰＤoutとして出力する。
【００４８】
また、ＤＡデータ設定部５はＡ／Ｄ変換開始の有無を指示するタイミング信号Ｓtmを出力デジタルデータ生成部７に出力するタイミング信号生成機能を有している。
【００４９】
このような構成において、外部からサンプリング開始信号（図示せず）が与えられると、サンプル・ホールド回路１でアナログ入力電圧Ｖinがサンプリングされる。サンプル・ホールド回路１によるサンプリングが終了したタイミングでＤＡデータ設定部５からＡ／Ｄ変換開始を指示するタイミング信号Ｓtmを出力デジタルデータ生成部７に発行する。その結果、ＤＡデータ設定部５及び出力デジタルデータ生成部７は同時に上述した逐次比較動作を開始することができる。
【００５０】
ＤＡデータ設定部５及び出力デジタルデータ生成部７による逐次比較動作により、最上位ビットから最下位ビットにかけて、比較結果Ｖ２に基づく比較用ビットのセット，クリアを繰り返しながら、最終的にアナログ入力電圧ＶinをＡ／Ｄ変換したデジタルデータをそれぞれ得ることができる。
【００５１】
そして、出力デジタルデータ生成部７に格納されたデータがパラレル出力デジタルデータＰＤoutとして出力される。このパラレル出力デジタルデータＰＤoutが逐次比較型Ａ／Ｄ変換回路１２よるＡ／Ｄ変換結果として、デジタルチップＤchip上に形成されたデジタル回路にそのまま取り込まれ、種々のデジタル信号処理が施される。
【００５２】
（効果）
実施の形態２の逐次比較型Ａ／Ｄ変換回路１２は、サンプル・ホールド回路１、比較器２、Ｄ／Ａ変換器３及びＤＡデータ設定部５をアナログチップＡchip上に形成している。このため、実施の形態１と同様、比較的安価に製造することができるという効果を奏する。
【００５３】
一方、出力デジタルデータ生成部７はデジタルチップＤchip上に形成されるため、実施の形態１と同様、出力デジタルデータ生成部７を別途形成しても逐次比較型Ａ／Ｄ変換回路１２全体の集積度はほとんど損なわれることはない。
【００５４】
また、実施の形態２において、アナログチップＡchip及びデジタルチップＤchip間の信号授受は、比較結果Ｖ２とタイミング信号Ｓtmのみであるため、実施の形態１と同様、アナログチップＡchip，デジタルチップＤchip間の信号配線数を必要最小限に抑えることができる。
【００５５】
また、アナログチップＡchip，デジタルチップＤchip間で授受される信号（比較結果Ｖ２，タイミング信号Ｓtm）は共にデジタル信号であるため、実施の形態１と同様、実施の形態２の逐次比較型Ａ／Ｄ変換回路１２は精度の良いＡ／Ｄ変換動作を行うことができる。
【００５６】
加えて、実施の形態２は、実施の形態１と同様、変換途中のデータの一種である比較結果Ｖ２をデジタルチップＤchip上の出力デジタルデータ生成部７に転送し、出力デジタルデータ生成部７自体がパラレル出力デジタルデータＰＤoutを演算している。このため、アナログチップＡchip，デジタルチップＤchip間のデジタルデータ転送時間のロスが全く無いという効果を奏する。
【００５７】
また、実施の形態２では、ＤＡデータ設定部５からタイミング信号Ｓtmを生成させている。このため、ＤＡデータ設定部５と同じアナログチップＡchip上に形成されるアナログ回路（サンプル・ホールド回路１、比較器２及びＤ／Ａ変換器３）の特性に合わせて精度の良いタイミングでＡ／Ｄ変換開始を指示するタイミング信号Ｓtmを生成することができる効果を奏する。その結果、精度の良いＡ／Ｄ変換動作が可能なとなる。なお、アナログ回路の特性としては、例えば、サンプル・ホールド回路１によるアナログ入力電圧Ｖinのサンプリングタイミング等がある。
【産業上の利用可能性】
【００５８】
この発明は、ＡＤ変換器を使用する全てのＬＳＩ製品について利用可能である。
【図面の簡単な説明】
【００５９】
【図１】この発明の実施の形態１である逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。
【図２】この発明の実施の形態２である逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。
【図３】従来の逐次比較型Ａ／Ｄ変換回路の構成を示すブロック図である。
【符号の説明】
【００６０】
１  サンプル・ホールド回路、２  比較器、３  Ｄ／Ａ変換器、４，５  ＤＡデータ設定部、６，７  出力デジタルデータ生成部。
【図１】
2009118364.tif 000003
【図２】
2009118364.tif 000004
【図３】
2009118364.tif 000005