(57)【要約】【課題】  ホストシステム４にブートコードを出力できる半導体メモリ２０を提供する。【解決手段】ホストシステム４のブートコードを記憶する物理アクセス領域２１Ａと、論理アクセス領域２１Ｂとを有するメモリ部２１と、物理アクセス領域に対するリードライトと、論理アクセス領域に対するリードライトとの切り替え処理を行うメモリコントローラ２２とを具備する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ホストシステムと接続可能かつ、前記ホストシステムのブートコードを記憶可能な半導体メモリにおいて、
前記ホストシステムのブートコードを記憶する物理アドレスアクセス可能な物理アクセス領域と、
論理アドレスアクセス可能な論理アクセス領域とを有するメモリ部と、
前記物理アクセス領域に対してリードライトを行う物理アクセスモードと、論理アクセス領域に対してリードライトを行う論理アクセスモードとのアクセスモード切り替え処理を行うメモリコントローラとを具備することを特徴とする半導体メモリ。
【請求項２】
前記メモリコントローラは、前記ホストシステムからのコマンドに従い、前記アクセスモード切り替え処理を行うことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記物理アクセス領域は、前記メモリ部の先頭アドレスから開始していることを特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
前記メモリコントローラは、前記ホストシステムの前記メモリ部の前記先頭アドレスに対するリードアクセスに応じて、前記ホストシステムのブートコードを出力することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記メモリ部が、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、ホストシステムのブートコードを記憶する物理アドレスアクセス可能な物理アクセス領域と、論理アドレスアクセス可能な論理アクセス領域とを有する半導体メモリに関する。
【背景技術】
【０００２】
近年、半導体メモリ、特に、不揮発性の記憶媒体であるフラッシュメモリの開発が行われ、携帯電話またはデジタルカメラ等ホストシステムの情報機器の記憶媒体として普及している。このような機器が扱うデータが大容量化したことに伴い、フラッシュメモリの大容量化および高密度化も進んでいる。その中でも、近年、ＮＡＮＤ型フラッシュメモリは、特に多く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、電荷蓄積層にチャネルから絶縁膜を介して注入した電荷をデジタルビットの情報として用い、その電荷量に応じた電界効果トランジスタのコンダクタンス変化を測定し、情報を読み出す。ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭと異なりデータ破壊を伴わずに複数回読み出すことが可能である。特に、近年のＮＡＮＤ型フラッシュメモリの大容量化は、多値記録方式、すなわち、電荷量の大小により１つのセルに２ビット以上の情報を記録する方式によるところが大きい。
【０００４】
ここで、ホスト機器が半導体メモリにアクセスする際に用いるアドレスアクセス方式には、物理アドレスアクセス方式（以下、「物理アクセス」という。）と、論理アドレスアクセス方式（以下、「論理アクセス」という。）とがある。
【０００５】
物理アクセスは、半導体メモリのメモリ部の物理アドレスを用いたアクセス方法である。しかし、物理アクセスの半導体メモリでは、世代交代などにより仕様が変わると、その都度、機器側のホストコントローラの仕様やドライバソフトウェアを変更する必要が生じるという問題等があった。これに対して、論理アクセスの半導体メモリでは、ハードディスクドライブ装置等で使用されているＬＢＡ（Ｌｏｇｉｃ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓ）と呼ばれるメモリ部を意識しないアクセス方法であるため、仕様が変わってもホストシステムの仕様等を変更する必要はない。さらに、論理アクセスの半導体メモリでは、物理アクセスの半導体メモリに比べて、複数のメモリ部を並列使用することが容易となり、大容量化および高速化を図ることが容易である。
【０００６】
しかし、メモリ部全てが論理アクセスモードの半導体メモリをホストシステムのブートメモリとして用いた場合には、ホストシステムが従来の物理アクセス方式のみに対応している場合等には、ホストシステムは、半導体メモリからのブートアップを行うことができなかった。
【特許文献１】特開２００６−２５２６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ホストシステムにブートコードを出力できる半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、ホストシステムと接続可能かつ、ホストシステムのブートコードを記憶可能な半導体メモリにおいて、ホストシステムのブートコードを記憶する物理アドレスアクセス可能な物理アクセス領域と、論理アドレスアクセス可能な論理アクセス領域とを有するメモリ部と、物理アクセス領域に対するリードライトと、論理アクセス領域に対するリードライトとの切り替え処理を行うメモリコントローラとを具備することを特徴とする半導体メモリが提供される。
【発明の効果】
【０００９】
本発明は、ホストシステムにブートコードを出力できる半導体メモリを提供するものである。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態＞  
以下、図面を参照して、本発明の実施の形態を説明する。図１および図２は、本実施の形態による半導体メモリ２０のシステム構成を示す構成図である。
【００１１】
図１に示すように、半導体メモリ２０は、例えば一つあるいは複数個のＮＡＮＤフラッシュメモ
リからなるメモリ部２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュールを構成する。半導体メモリ２０に搭載されるメモリ部２１であるＮＡＮＤ型フラッシュメモリは、１または複数のメモリチップから構成されている。図１ではメモリ部２１として２つのメモリチップｃｈｉｐ１、ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。最大搭載メモリチップ数は、レギュレータ（不図示）の電流能力や他のファクタとの関係で決まるが、例えば４チップとする。
【００１２】
メモリコントローラ２２は、メモリ部２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３と、ホストシステム４との間で入出力ピン５を介してデータ転送を行うためのホストインタフェース２５と、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６と、データ転送制御等を行うＭＰＵ２４と、メモリ部２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサを記憶したＲＯＭ２７等とを有する１チップコントローラである。なお、ＮＡＮＤメモリ部２１とメモリコントローラ２２とが１チップであるか別チップであるかは、半導体メモリ２０にとって本質的ではない。
【００１３】
次に、図２に示すように、半導体メモリ２０のメモリ部２１は、物理アドレスアクセス可能な物理アクセス領域２１Ａと、論理アドレスアクセス可能な論理アクセス領域２１Ｂとを有している。ホストシステム４が物理アクセス領域２１Ａにアクセスする際には、物理ロウおよびカラム番地からなる物理アドレスを用いる。これに対して、ホストシステム４が論理アクセス領域２１Ｂにアクセスする際には、論理セクタ番地からなる論理アドレスを用いる。
【００１４】
そして、本実施の形態の半導体メモリ２０の物理アクセス領域２１Ａには、ホストシステム４のブートコードを記憶することができる。このため、ホストシステム４はブートコードを記憶するメモリを有する必要がなく簡単な構成とすることができる。
【００１５】
ここで、ブートコードとは、ホストシステム４のオペレーティングシステム等を起動するためのデータである。ブートコードは、オペレーティングシステムの全ての機能を持っている必要はないが、オペレーティングシステムをロードして起動するための別のプログラムをロードするには十分な機能を有している。
【００１６】
そして、メモリコントローラ２２は、物理アクセス領域２１Ａに対するリードライトと、論理アクセス領域２１Ｂに対するリードライトとの切り替え処理を行う。通常時、すなわちホストシステム４が正常動作を行っている場合は、メモリコントローラ２２は、ホストシステム４からのコマンドに従い、切り替え処理を行う。
【００１７】
半導体メモリ２０は、メモリコントローラ２２が、物理アクセス領域に対するリードライトと、論理アクセス領域に対するリードライトとの切り替え処理を行うために、ホストシステム４が、物理アクセス領域に対するリードライト、または論理アクセス領域に対するリードライト、のいずれか一方にしか対応していないシステムであっても問題が生じない。
【００１８】
さらに、半導体メモリ２０の物理アクセス領域２１Ａは、メモリ部２１の先頭アドレス、すなわち＃０番地から開始している。これに対して、半導体メモリ２０の論理アクセス領域２１Ｂは、物理アクセス領域２１Ａの最大番地を超える番地が割り当てられる。
【００１９】
物理アクセス領域２１Ａとしては、例えば２ＭＢサイズで１６ブロック（０〜１５ブロック）を割り当てておく。図１においては、物理アクセス領域２１Ａは＃０から、論理アクセス領域２１Ｂは、＃１０００から開始した例を示している。
【００２０】
なお、論理アクセス領域２１Ｂは、ＳＬＣ（Single Level Cell）を用いた２値データ記憶領域ＳＤＡ（SLC Data Area）と、ＭＬＣ（Multi Level Cell）を用いた多値データ記憶領域ＭＤＡ（MLC Data Area）とに分割して使用されていても良い。２値データ記憶領域ＳＤＡは、ファイルシステムまたはネットワーク通信のログデータ等を記憶するのに適し、多値データ記憶領域ＭＤＡは、音楽、画像または各種アプリケーション等を記憶するのに適している。
【００２１】
次に、図２を用いて、半導体メモリ２０の動作について説明する。図２は、半導体メモリ２０の動作の流れを説明するためのフローチャートである。
【００２２】
＜ステップＳ１０＞  
最初に、半導体メモリ２０がホストシステム４と接続され、ホストシステム４および半導体メモリ２０の電源が投入される。
【００２３】
＜ステップＳ１１＞  
半導体メモリ２０は、電源投入後、自動的に物理アクセスモードへとデバイス状態を移行する。＜ステップＳ１２＞  
メモリコントローラ２２は、ホストシステム４のリードコマンドに従い、物理アクセス領域２１Ａに記憶されているブートコードを、ホストシステム４に出力する。ホストシステム４は、半導体メモリ２０から入力されたブートコードによりブートアップ処理を行い、完全にシステムを起動する。
【００２４】
＜ステップＳ１３＞  
ホストシステム４は、半導体メモリ２０のメモリコントローラ２２に、論理アクセスモードへの、アクセスモード移行コマンドを出力する。 
＜ステップＳ１４＞  
メモリコントローラ２２は、ホストシステム４からのアクセスモード移行コマンドに従い、論理アクセスモードに移行する。
【００２５】
＜ステップＳ１５＞  
メモリコントローラ２２は論理アクセスモードにおいて、通常のユーザデータ等のリードライト処理を行う。
【００２６】
＜ステップＳ１６＞  
通常のデータのリードライト処理の後に、ホストシステム４からの物理アクセスモード移行コマンド、または、メモリ部２１の先頭アドレスに対するリードアクセスがあった場合（Ｙｅｓ）には、メモリコントローラ２２は、ステップＳ１１において、再び物理アクセスモードに移行し、半導体メモリ２０はホストシステム４が再ブートアップ処理を行うためのブートコードを、ホストシステム４に出力することができる。
【００２７】
＜ステップＳ１７＞  
ホストシステム４の終了（Ｙｅｓ）を受けて、半導体メモリ２０も、処理を終了する。
【００２８】
半導体メモリ２０は、通常は上記記載のように動作する。しかし、ホストシステム４の暴走、すなわち、ホストシステム４が制御不能となった場合には、ホストシステム４は再ブートアップ処理を行う必要がある。
【００２９】
しかし、ホストシステム４は制御不能状態であるために、メモリコントローラ２２に、物理アクセスモード移行コマンドを出力することができず、メモリ部２１に対する物理アクセスモードでのリードアクセスを開始するだけである。
【００３０】
しかし、本実施の形態の半導体メモリ２０においては、物理アクセス領域にホストシステムのブートコードが記憶されているために、ホストシステム４は再ブートアップ処理を行うことができる。
【００３１】
さらに、制御不能状態のホストシステム４が、メモリ部の先頭アドレス（＃０）に対してリードアクセスを開始する場合であっても、本実施の形態の半導体メモリ２０においては、物理アクセス領域２１Ａが、メモリ部２１の先頭アドレスから開始しているため、ホストシステム４は物理アクセスモードでのリードアクセスを行うことができる。
【００３２】
これに対して、ホストシステム４のブートコードを記憶する物理アドレスアクセス可能な物理アクセス領域を有していない従来の半導体メモリにおいては、ホストシステム４が、制御不能状態となると、再ブートアップ処理を行うことができないために、ホストシステムは停止してしまう。
【００３３】
上記説明のように、本実施の形態の半導体メモリ２０においては、ホストシステム４が暴走した場合または、ホストシステム４が起動時にはアクセスモード移行コマンドを出力しない仕様であっても、ホストシステム４にブートコードを出力できる。このため、半導体メモリ２０は利便性がよい。
【００３４】
また、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態による半導体メモリのシステム構成を示す構成図である。
【図２】実施の形態による半導体メモリのシステム構成を示す構成図である。
【図３】実施の形態による半導体メモリの動作の流れを説明するためのフローチャートである。
【符号の説明】
【００３６】
５…入出力ピン、１０…ホストシステム、２０…半導体メモリ、２１…メモリ部、２１Ａ…物理アクセス領域、２１Ｂ…論理アクセス領域、２２…メモリコントローラ、２３…ＮＡＮＤフラッシュインタフェース、２４…ＭＰＵ、２５…ホストインタフェース、２６…ＲＡＭ、２７…ＲＯＭ
【図１】
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【図２】
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【図３】
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