(57)【要約】【課題】受信回路のジッタ耐性を精度よく試験することができる。【解決手段】送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力するジッタ印加回路であって、送信回路から送信信号を受け取り、受け取った送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、リタイミング部が出力する送信信号に、所定の振幅のジッタを印加して受信回路に入力するジッタ印加部とを備え、受信回路のジッタ耐性を精度よく試験することができるジッタ印加回路を提供する。【選択図】図１
2009042231.tif 000002
【特許請求の範囲】
【請求項１】
送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力するジッタ印加回路であって、
前記送信回路から前記送信信号を受け取り、受け取った前記送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、
前記リタイミング部が出力する前記送信信号に、前記所定の振幅のジッタを印加して前記受信回路に入力するジッタ印加部と
を備えるジッタ印加回路。
【請求項２】
前記リタイミング部は、前記送信信号よりジッタ振幅の小さい前記クロック信号を受け取り、前記クロック信号で前記送信信号の論理値をサンプリングして出力することにより、前記送信信号をリタイミングし、
前記ジッタ印加部は、前記リタイミング部が出力する前記送信信号を受け取り、受け取った前記送信信号に前記所定の振幅のジッタを印加して前記受信回路に入力する
請求項１に記載のジッタ印加回路。
【請求項３】
前記送信回路が出力する前記送信信号を受け取り、前記送信信号の信号レベルと、予め設定される閾値レベルとを比較し、比較結果に応じた論理値を前記送信信号として出力するレベル比較部を更に備え、
前記リタイミング部は、前記レベル比較部と、前記ジッタ印加部との間に設けられる
請求項２に記載のジッタ印加回路。
【請求項４】
与えられる基準信号に基づいて前記クロック信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路が出力する前記クロック信号の位相を調整する位相調整部と
を更に備える請求項２に記載のジッタ印加回路。
【請求項５】
前記送信信号を分岐して受け取り、受け取った前記送信信号に基づいて前記クロック信号を再生するクロック再生部と、
前記クロック再生部が出力する前記クロック信号の位相を調整する位相調整部と
を更に備える請求項２に記載のジッタ印加回路。
【請求項６】
前記ジッタ印加部は、前記送信信号よりジッタ振幅の小さい前記クロック信号を受け取り、受け取った前記クロック信号に前記所定の振幅のジッタを印加して出力し、
前記リタイミング部は、前記ジッタ印加部が出力する前記クロック信号を受け取り、受け取ったクロック信号に応じて、前記送信信号のエッジタイミングをリタイミングする
請求項１に記載のジッタ印加回路。
【請求項７】
前記送信回路と同一のチップに設けられた前記受信回路に、ジッタを印加した前記送信信号を入力する
請求項１に記載のジッタ印加回路。
【請求項８】
前記送信回路と異なるチップに設けられた前記受信回路に、ジッタを印加した前記送信信号を入力する
請求項１に記載のジッタ印加回路。
【請求項９】
信号を送信する送信回路と、信号を受信する受信回路と、前記送信回路が出力する送信信号に所定の振幅のジッタを印加して、前記受信回路にループバックして入力するジッタ印加回路とを備える電子デバイスであって、
前記ジッタ印加回路は、
前記送信回路から前記送信信号を受け取り、受け取った前記送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、
前記リタイミング部が出力する前記送信信号に、前記所定の振幅のジッタを印加して前記受信回路に入力するジッタ印加部と
を有する電子デバイス。
【請求項１０】
送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力することにより、前記受信回路のジッタ耐性を試験する試験装置であって、
前記送信回路が出力する送信信号に前記所定の振幅のジッタを印加して、前記受信回路に入力するジッタ印加回路と、
前記受信回路が検出した前記送信信号の論理値と、予め定められた期待値とが一致するか否かを、前記送信信号に印加されるジッタの振幅毎に判定する判定部と
を備え、
前記ジッタ印加回路は、
前記送信回路から前記送信信号を受け取り、受け取った前記送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、
前記リタイミング部が出力する前記送信信号に、前記所定の振幅のジッタを印加して前記受信回路に入力するジッタ印加部と
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ印加回路、電子デバイス、および、試験装置に関する。特に本発明は、送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力するジッタ印加回路、当該ジッタ印加回路を内蔵する電子デバイス、および、当該ジッタ印加回路を用いた試験装置に関する。
【背景技術】
【０００２】
半導体回路等の被試験デバイスの試験として、被試験デバイスのジッタ耐性を測定する試験が知られている。当該試験は、被試験デバイスへの入力信号に印加するジッタ振幅を変化させ、被試験デバイスが正常に動作できるジッタ振幅の範囲を測定することにより、被試験デバイスのジッタ耐性を試験する。
【０００３】
また、上述した試験を、ＳｅｒＤｅｓ回路のループバック試験に適用する技術が知られている（例えば、特許文献１参照）。当該試験では、ＳｅｒＤｅｓ回路の送信器Ｔｘが出力する信号に、ジッタ手段で様々な振幅のジッタを印加して、ＳｅｒＤｅｓ回路の受信器Ｒｘに入力する。受信器Ｒｘが正常に動作するときの、ジッタ印加量の範囲から、受信器Ｒｘのジッタ耐性を測定できる。
【特許文献１】米国特許第７，０１７，０８７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このとき、ジッタ耐性を精度よく測定するには、受信器Ｒｘに入力される信号に含まれるジッタ量を精度よく制御することが好ましい。しかし、受信器Ｒｘに入力される信号には、ジッタ印加手段により印加するジッタに加え、送信器Ｔｘ等において生じるジッタが含まれる。
【０００５】
このため、従来の試験では、送信器Ｔｘ等において生じたジッタにより、ジッタ耐性の測定値に誤差が生じてしまう。また、送信器Ｔｘ等において生じるジッタを制御することも考えられるが、送信器Ｔｘ等において生じるジッタを精度よく制御することは困難である。
【課題を解決するための手段】
【０００６】
そこで本明細書に含まれる技術革新（イノベーション）の１つの側面においては、上記の課題を解決することのできるジッタ印加回路、電子デバイス、および、試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
即ち、本明細書に含まれるイノベーションに関連する側面による装置の一つの例によると、送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力するジッタ印加回路であって、送信回路から送信信号を受け取り、受け取った送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、リタイミング部が出力する送信信号に、所定の振幅のジッタを印加して受信回路に入力するジッタ印加部とを備えるジッタ印加回路を提供する。
【０００８】
本明細書に含まれるイノベーションに関連する側面による装置の他の例によると、信号を送信する送信回路と、信号を受信する受信回路と、送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路にループバックして入力するジッタ印加回路とを備える電子デバイスであって、ジッタ印加回路は、送信回路から送信信号を受け取り、受け取った送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、リタイミング部が出力する送信信号に、所定の振幅のジッタを印加して受信回路に入力するジッタ印加部とを有する電子デバイスを提供する。
【０００９】
本明細書に含まれるイノベーションに関連する側面による装置の他の例によると、送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力することにより、受信回路のジッタ耐性を試験する試験装置であって、送信回路が出力する送信信号に所定の振幅のジッタを印加して、受信回路に入力するジッタ印加回路と、受信回路が検出した送信信号の論理値と、予め定められた期待値とが一致するか否かを、送信信号に印加されるジッタの振幅毎に判定する判定部とを備え、ジッタ印加回路は、送信回路から送信信号を受け取り、受け取った送信信号のエッジタイミングを、与えられるクロック信号に応じてリタイミングするリタイミング部と、リタイミング部が出力する送信信号に、所定の振幅のジッタを印加して受信回路に入力するジッタ印加部とを有する試験装置を提供する。
【００１０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明の一つの実施形態に係る、試験装置１００の構成の一例を示す図である。試験装置１００は、送信回路２１０が出力する送信信号に所定の振幅のジッタを印加して、受信回路２２０に入力することにより、受信回路２２０のジッタ耐性を試験する。
【００１３】
本例の送信回路２１０および受信回路２２０は、同一のチップに設けられる。例えば送信回路２１０および受信回路２２０は、ＳｅｒＤｅｓ回路等の被試験デバイス２００の送信回路２１０および受信回路２２０である。本例の試験装置１００は、ＳｅｒＤｅｓ回路のループバック試験において、ループバック信号にジッタを印加する。
【００１４】
試験装置１００は、ジッタ印加回路１２０および判定部１１０を備える。ジッタ印加回路１２０は、送信回路２１０が出力する送信信号に所定の振幅のジッタを印加して、受信回路２２０に入力する。判定部１１０は、受信回路２２０が検出した送信信号の論理値と、予め定められた期待値とが一致するか否かを、送信信号に印加されるジッタの振幅毎に判定する。
【００１５】
本例のジッタ印加回路１２０は、送信信号に印加するジッタ振幅を徐々に変化させる。そして判定部１１０は、受信回路２２０の解析部等が検出する送信信号の論理値と、予め定められた期待値とが一致するか否かを、ジッタ印加回路１２０が印加するジッタ振幅毎に判定する。これにより、受信回路２２０のジッタ耐性を測定することができる。
【００１６】
ジッタ印加回路１２０は、レベル比較部１２２、リタイミング部１２４、位相調整部１２６、ＰＬＬ回路１２８、ジッタ印加部１３０、および、ドライバ部１４０を備える。レベル比較部１２２は、送信回路２１０が出力する送信信号を受け取り、送信信号の信号レベルと、予め設定される閾値レベルとを比較して、比較結果に応じた論理値を送信信号ＳＴ１として出力する。例えばレベル比較部１２２は、送信回路２１０が出力する送信信号の信号レベルが閾値レベルより大きい場合にＨ論理を出力して、送信信号の信号レベルが閾値レベルより小さい場合にＬ論理を出力する。
【００１７】
リタイミング部１２４は、送信回路２１０からの送信信号を、レベル比較部１２２を介して受け取る。リタイミング部１２４は、受け取った送信信号ＳＴ１のエッジタイミングを、与えられるクロック信号ＣＬＫに応じてリタイミングする。例えばリタイミング部１２４は、それぞれのエッジタイミングが、クロック信号ＣＬＫのエッジタイミングと略一致するようにリタイミングした送信信号ＳＴ２を出力する。
【００１８】
本例のリタイミング部１２４は、送信信号ＳＴ１を信号入力端子に受け取り、クロック信号ＣＬＫをクロック入力端子に受け取るフリップフロップである。リタイミング部１２４は、クロック信号ＣＬＫで送信信号ＳＴ１の論理値をサンプリングして出力することにより、送信信号をリタイミングする。ただし、リタイミング部１２４は、上述したエッジタイミングのリタイミングが可能な公知の構成を用いることができる。例えばリタイミング部１２４として、公知のサンプリング回路を用いてよい。
【００１９】
ＰＬＬ回路１２８は、与えられる基準信号ＲｅｆＣｌｏｃｋに基づいてクロック信号ＣＬＫを生成して、リタイミング部１２４に供給する。例えば基準信号ＲｅｆＣｌｏｃｋは、被試験デバイス２００に与えられる動作クロックである。
【００２０】
位相調整部１２６は、ＰＬＬ回路１２８が出力するクロック信号ＣＬＫの位相を調整する。本例の位相調整部１２６は、クロック信号ＣＬＫが有するべき位相に応じた遅延量で基準信号を遅延させ、ＰＬＬ回路１２８に入力する可変遅延回路である。他の例では、位相調整部１２６は、ＰＬＬ回路１２８が出力するクロック信号ＣＬＫを、クロック信号ＣＬＫが有するべき位相に応じて遅延させる可変遅延回路であってもよい。この場合、位相調整部１２６で生じるジッタが小さいことが好ましい。
【００２１】
このような構成により、リタイミング部１２４にジッタの小さいクロック信号ＣＬＫを供給することができる。このため、リタイミング部１２４は、ジッタの小さい送信信号ＳＴ２を出力することができる。つまり、送信回路２１０が生成するデータパターンを維持しつつ、送信回路２１０において生じたジッタをキャンセルした送信信号ＳＴ２を生成することができる。
【００２２】
なお、リタイミング部１２４に供給するクロック信号ＣＬＫを生成する構成は、上述したＰＬＬ回路１２８等に限定されない。少なくとも、送信信号ＳＴ１よりジッタの小さいクロック信号ＣＬＫを生成できる構成であれば、リタイミング部１２４により、送信信号のジッタを低減することができる。
【００２３】
ジッタ印加部１３０は、リタイミング部１２４が出力する送信信号ＳＴ２に、所定の振幅のジッタＪを印加する。ジッタ印加部１３０は、可変遅延回路１３２および信号源１３４を有する。
【００２４】
可変遅延回路１３２は、送信信号ＳＴ２を遅延させた送信信号ＳＴ３を出力する。信号源１３４は、送信信号ＳＴ３に印加すべきジッタＪに応じて、可変遅延回路１３２における遅延量を制御する。例えば、可変遅延回路１３２における遅延量を、ピークツゥピーク値がＡとなるように変動させることにより、振幅Ａのジッタを送信信号ＳＴ３に印加することができる。このような構成により、振幅を精度よく制御したジッタを、送信信号ＳＴ３に印加することができる。
【００２５】
また、信号源１３４は、可変遅延回路１３２に生じさせるジッタ振幅を変更可能に設けられる。信号源１３４は、判定部１１０から当該ジッタ振幅における判定を行った旨の通知を受けた場合に、ジッタ振幅を変更してよい。
【００２６】
可変遅延回路１３２は、送信信号ＳＴ３を、ドライバ部１４０を介して受信回路２２０に入力する。ドライバ部１４０は、受け取った送信信号ＳＴ３のエッジタイミングを変化させずに、受信回路２２０に入力する。
【００２７】
上述したように、リタイミング部１２４により送信信号ＳＴ２のジッタを低減することができるので、送信信号ＳＴ３に印加されるジッタ振幅を、信号源１３４により精度よく制御することができる。このため、受信回路２２０のジッタ耐性を精度よく測定することができる。
【００２８】
また、リタイミング部１２４は、ジッタ印加部１３０の近傍に設けられてよい。本例のリタイミング部１２４は、レベル比較部１２２と、ジッタ印加部１３０との間に設けられる。
【００２９】
図２は、ジッタ印加回路１２０を伝送する送信信号ＳＴ１、ＳＴ２、ＳＴ３の波形の一例を示す図である。送信回路２１０から受け取る送信信号ＳＴ１には、送信回路２１０で生じたジッタＪ０が含まれる。このため、送信信号ＳＴ１にジッタＪを印加した場合、送信信号ＳＴ１に含まれるジッタの振幅はＪ０＋Ｊとなる。係る信号を用いて受信回路２２０のジッタ耐性を試験した場合、送信回路２１０で生じたジッタＪ０が未知であるので、受信回路２２０のジッタ特性を精度よく測定できない。
【００３０】
これに対し試験装置１００は、リタイミング部１２４において、ジッタがほぼゼロのクロック信号ＣＬＫに基づいてリタイミングした送信信号ＳＴ２を生成する。当該クロック信号ＣＬＫのエッジタイミングは、例えば送信信号ＳＴ１の各ビット区間の中央に配置されてよい。
【００３１】
これにより、リタイミング部１２４が出力する送信信号ＳＴ２に含まれるジッタは、ほぼゼロとなる。そして、ジッタ印加部１３０が、送信信号ＳＴ２に対してジッタＪを印加して、送信信号ＳＴ３を生成する。これにより、ジッタ振幅を精度よく制御した送信信号を生成することができる。このため、受信回路２２０のジッタ耐性を精度よく試験することができる。
【００３２】
また、ジッタ印加回路１２０を用いて、送信回路２１０で生じるジッタ幅Ｊ０を測定してもよい。例えば、位相調整部１２６における遅延量を順次変化させる。そして、リタイミング部１２４が出力する論理値と、所定の期待値とが一致するか否かを、位相調整部１２６における遅延量毎に所定の回数ずつ判定する。期待値と一致しない判定結果が生じた遅延量の範囲が、送信回路２１０で生じたジッタ幅Ｊ０に対応する。ただし、当該判定結果には、リタイミング部１２４におけるセットアップ／ホールドのデッドバンドが影響するので、測定された遅延量の範囲幅から、リタイミング部１２４のデッドバンド幅を差し引いてジッタ幅Ｊ０を算出してもよい。リタイミング部１２４のデッドバンド幅は、設計値等を用いてよい。
【００３３】
図３は、ジッタ印加回路１２０の他の構成例を示す図である。本例のジッタ印加回路１２０は、図１に関連して説明したジッタ印加回路１２０の構成に対し、位相調整部１２６およびＰＬＬ回路１２８に代えて、位相調整部１４４およびクロック再生部１４２を備える点で相違する。他の構成は、図１に関連して説明したジッタ印加回路１２０と同一である。
【００３４】
クロック再生部１４２は、レベル比較部１２２が出力する送信信号ＳＴ１を分岐して受け取り、受け取った送信信号に基づいて、送信信号と同期したクロック信号ＣＬＫを再生する。クロック再生部１４２は、ＰＬＬ回路を用いてクロック信号ＣＬＫを再生してよい。
【００３５】
位相調整部１４４は、クロック再生部１４２が出力するクロック信号ＣＬＫの位相を調整する。本例の位相調整部１４４は、クロック再生部１４２が出力するクロック信号ＣＬＫを遅延させる可変遅延回路である。また、位相調整部１４４は、クロック再生部１４２に入力される送信信号ＳＴ１を遅延させることにより、クロック信号ＣＬＫの位相を調整してもよい。
【００３６】
このような構成により、送信信号ＳＴ１よりジッタの小さいクロック信号ＣＬＫを生成して、送信信号ＳＴ１をリタイミングすることができる。このため、ジッタ振幅を精度よく制御した送信信号ＳＴ３を受信回路２２０に入力でき、受信回路２２０のジッタ耐性を精度よく測定することができる。
【００３７】
図４は、ジッタ印加回路１２０の他の構成例を示す図である。本例におけるジッタ印加回路１２０は、ＰＬＬ回路１２８と、リタイミング部１２４との間に、ジッタ印加部１３０を備える。他の点は、図１から図３に関連して説明したジッタ印加回路１２０と同一であってよい。また、図４において説明したジッタ印加回路１２０の構成においても、本例と同様に、クロック再生部１４２とリタイミング部１２４との間にジッタ印加部１３０を設けてよい。
【００３８】
ジッタ印加部１３０は、リタイミング部１２４に入力されるクロック信号ＣＬＫを受け取り、受け取ったクロック信号ＣＬＫに所定の振幅のジッタＪを印加して、リタイミング部１２４に入力する。これにより、リタイミング部１２４は、送信信号ＳＴ１を、ジッタＪが印加されたクロック信号ＣＬＫでリタイミングする。このため、リタイミング部１２４が出力する送信信号ＳＴ３には、クロック信号ＣＬＫと略同一のジッタＪが印加される。このような構成によっても、ジッタ振幅を精度よく制御した送信信号ＳＴ３を生成することができる。
【００３９】
図５は、ジッタ印加回路１２０の他の使用例を示す図である。本例のジッタ印加回路１２０の構成は、図１から図４において説明したいずれかのジッタ印加回路１２０と同一である。本例のジッタ印加回路１２０は、送信回路２１０から受け取った送信信号にジッタを印加して、送信回路２１０とは異なるチップの受信回路２２０に入力する。
【００４０】
例えば、ジッタ印加回路１２０は、第１の被試験デバイス２００−１および第２の被試験デバイス２００−２の間に設けられてよい。第１の被試験デバイス２００−１および第２の被試験デバイス２００−２は、それぞれ送信回路２１０および受信回路２２０を備えてよい。
【００４１】
ジッタ印加回路１２０は、第１の被試験デバイス２００−１の送信回路２１０から送信信号を受け取り、当該送信信号にジッタを印加して、第２の被試験デバイス２００−２の受信回路２２０に入力する。これにより、第２の被試験デバイス２００−２のジッタ耐性を試験することができる。第１の被試験デバイス２００−１は、予め良品であることが確認されたデバイスであってよい。
【００４２】
図６は、ジッタ印加回路１２０の他の使用例を示す図である。本例のジッタ印加回路１２０は、送信回路２１０および受信回路２２０と、同一の電子デバイス３００に設けられる。また、他の例においては、送信回路２１０または受信回路２２０の一方と同一のデバイスに設けられてもよい。
【００４３】
ジッタ印加回路１２０は、電子デバイス３００の自己診断時に、送信回路２１０が出力する送信信号にジッタを印加して、受信回路２２０にループバックして入力してよい。ループバックの経路は、電子デバイス３００のチップ内に設けられてよい。
【００４４】
以上、本発明の一つの側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４５】
上記説明から明らかなように、本発明の実施形態によれば、ジッタ耐性を試験すべき受信回路に対し、ジッタ振幅を精度よく制御した信号を入力することができる。このため、受信回路のジッタ耐性を精度よく試験することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一つの実施形態に係る、試験装置１００の構成の一例を示す図である。
【図２】ジッタ印加回路１２０を伝送する送信信号ＳＴ１、ＳＴ２、ＳＴ３の波形の一例を示す図である。
【図３】ジッタ印加回路１２０の他の構成例を示す図である。
【図４】ジッタ印加回路１２０の他の構成例を示す図である。
【図５】ジッタ印加回路１２０の他の使用例を示す図である。
【図６】ジッタ印加回路１２０の他の使用例を示す図である。
【符号の説明】
【００４７】
１００  試験装置
１１０  判定部
１２０  ジッタ印加回路
１２２  レベル比較部
１２４  リタイミング部
１２６  位相調整部
１２８  ＰＬＬ回路
１３０  ジッタ印加部
１３２  可変遅延回路
１３４  信号源
１４０  ドライバ部
１４２  クロック再生部
１４４  位相調整部
２００  被試験デバイス
２１０  送信回路
２２０  受信回路
３００  電子デバイス
【図１】
2009042231.tif 000003
【図２】
2009042231.tif 000004
【図３】
2009042231.tif 000005
【図４】
2009042231.tif 000006
【図５】
2009042231.tif 000007
【図６】
2009042231.tif 000008