(57)【要約】【課題】微細化されても、隣接するメモリセルのゲート電極によるディスターブを抑制することができる半導体装置およびそのような半導体装置の製造方法を提供する。【解決手段】半導体記憶装置は、第１の方向へ延伸する複数のゲート電極５０と、第１の方向に対して交差する第２の方向に延伸し、隣接するゲート電極に接続された補強絶縁膜９０と、隣接するゲート電極間に設けられ、内部に空洞を有する層間絶縁膜９５とを備えている。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の方向へ延伸する複数のゲート電極と、
前記第１の方向に対して交差する第２の方向に延伸し、隣接する前記ゲート電極に接続された補強絶縁膜と、
隣接する前記ゲート電極間に設けられ、内部に空洞を有する層間絶縁膜とを備えた半導体記憶装置。
【請求項２】
前補強絶縁膜は、シリコン窒化膜からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記補強絶縁膜は、前記ゲート電極の上面に接触し、梁状に形成されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記層間絶縁膜の上面と前記補強絶縁膜の上面は、同一平面内にあることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
第１の方向に延伸する複数のゲート電極を形成し、
前記第１の方向に対して交差する第２の方向に延伸し、隣接する前記ゲート電極に接続された補強絶縁膜を形成し、
隣接する前記ゲート電極間および前記補強絶縁膜の下にボイドを有するように層間絶縁膜を堆積することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、例えば、ＮＡＮＤ型メモリセルおよびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤメモリでは、隣接するゲート電極間を充填する層間絶縁膜としてポリシラザン（ＰＳＺ）、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）またはＢＰＳＧ（Boron-Phosphorus-doped Silicon Glass）によって形成された絶縁膜が典型的に用いられている。これらの層間絶縁膜の比誘電率は比較的低い。しかし、半導体集積回路の微細化が進み、ゲート長が３０ｎｍ〜２０ｎｍの世代になると、（１）隣接するフローティングゲート電極間の寄生容量によるディスターブ(閾値変動)、および、（２）或るメモリセルの制御ゲート電極がそれに隣接するメモリセルのチャネルを反転させるディスターブ（誤書込み）が発生する。これらのディスターブの問題は、メモリ装置の誤動作の原因となる。
【非特許文献１】”An Air Spacer Technology for Improving Short-Channel Immunity of MOSFETs With Raised Source/Drain and High-k Gate Dielectric”  （Chunshan Yin, et al;IEEE ELECTRON DEVICE LETTERS, VOL.26, NO.5, MAY 2005）
【非特許文献２】“The Air Spacer Technology for Improving the Cell Distribution in 1 Giga Bit NAND Flash Memory”  （Daewoong Kang et al; Non-Volatile Semiconductor Memory Workshop, 2006. IEEE NVSMW 2006. 21st）
【特許文献１】特開２００５−４４９６９号公報
【特許文献２】特開２００６−３０２９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
微細化されても、隣接するメモリセルのゲート電極によるディスターブを抑制することができる半導体装置およびそのような半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明に係る実施形態に従った半導体記憶装置は、第１の方向へ延伸する複数のゲート電極と、前記第１の方向に対して交差する第２の方向に延伸し、隣接する前記ゲート電極に接続された補強絶縁膜と、隣接する前記ゲート電極間に設けられ、内部に空洞を有する層間絶縁膜とを備えている。
【０００５】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、第１の方向に延伸する複数のゲート電極を形成し、前記第１の方向に対して交差する第２の方向に延伸し、隣接する前記ゲート電極に接続された補強絶縁膜を形成し、隣接する前記ゲート電極間および前記補強絶縁膜の下にボイドを有するように層間絶縁膜を堆積することを具備する。
【発明の効果】
【０００６】
本発明による半導体装置およびそのような半導体装置の製造方法は、微細化されても、隣接するメモリセルのゲート電極によるディスターブを抑制することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
図１（Ａ）から図５は、本発明に係る実施形態に従ったＮＡＮＤ型メモリの製造方法を示す平面図および断面図である。図１（Ａ）は、メモリ領域を示す平面図であり、図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。まず、図１（Ｂ）に示すように、シリコン基板１０上に第１のゲート絶縁膜２０およびフローティングゲート電極３０を形成する。第１のゲート絶縁膜２０は、例えば、シリコン酸化膜、シリコン酸窒化膜、あるいは、シリコン酸窒化膜よりも比誘電率の高い高誘電体材料、または、それらの積層膜からなる。フローティングゲート電極３０は、例えば、ドープトポリシリコンからなる。フローティングゲート電極３０は、各メモリセルのチャネル領域上に形成されており、電気的に浮遊状態にある。
【０００９】
フローティングゲート電極３０上に第２のゲート絶縁膜４０を形成する。第２のゲート絶縁膜４０上にコントロールゲート電極５０を形成する。第２のゲート絶縁膜４０は、例えば、シリコン酸化膜、シリコン酸窒化膜、あるいは、シリコン酸窒化膜よりも比誘電率の高い高誘電体材料、または、それらの積層膜からなる。コントロールゲート電極５０は、例えば、ドープトポリシリコンからなる。
【００１０】
コントロールゲート電極５０は、ＳｉＮキャップ６０および／またはＳｉＮキャップ６０上のシリコン酸化膜（図示せず）をマスクとしてＲＩＥ（Reactive Ion Etching）でエッチングされることにより形成される。コントロールゲート電極５０は、図１（Ａ）に示すように、ワード線方向（第１の方向）に延伸している。即ち、コントロールゲート電極５０は、複数のライン状（ストライプ状）に形成されている。コントロールゲート電極５０は、メモリセルのコントロールゲートとして機能するだけでなく、ワード線としても機能する。
【００１１】
次に、層間絶縁膜７０を堆積する。ＣＭＰ（Chemical Mechanical Polishing）を用いて層間絶縁膜７０をＳｉＮキャップ６０の上面が露出するまで研磨する。続いて、層間絶縁膜７０をＳｉＮキャップ６０の途中までエッチバックする。このとき、層間絶縁膜７０の上面は、シリコン基板１０の表面を基準として、コントロールゲート電極５０の上面よりも高く、ＳｉＮキャップ６０の上面よりも低い位置にある。
【００１２】
次に、熱燐酸溶液でＳｉＮキャップ６０を除去する。これにより、コントロールゲート電極５０の上面を露出する。次に、ニッケル、コバルトまたはチタン等の金属膜をコントロールゲート電極５０上に堆積する。続いて、ＲＴＡ（Rapid Thermal Anneal）を用いて熱処理することによって、金属膜とコントロールゲート電極５０とを反応させる。これにより、図２に示すように、シリサイド層８０がコントロールゲート電極５０上にコントロールゲート電極５０の一部として形成される。シリサイド層８０は、ゲート抵抗（ワード線の抵抗）を低下させる役割を有する。その後、未反応の金属膜をウェットエッチングにて除去する。
【００１３】
次に、図３（Ｂ）に示すように、シリサイド層８０および層間絶縁膜７０上に、補強絶縁膜材料９０を堆積する。補強絶縁膜材料９０は、比誘電率が低く、かつ、機械的強度が高い材料であることが好ましい。例えば、補強絶縁膜材料９０は、シリコン窒化膜からなる。リソグラフィおよびＲＩＥを用いて、補強絶縁膜材料９０をビット線方向（第２の方向）に延在するようにパターニングする。ビット線方向は、ワード線方向に対して直交する方向である。これにより、補強絶縁膜９０は、図３（Ａ）に示すように、コントロールゲート電極５０と直交する方向に延伸する複数のライン状（ストライプ状）に形成される。図３（Ｂ）は、図３（Ａ）のＢ−Ｂ線に沿った断面図である。
【００１４】
次に、図４（Ａ）に示すように、層間絶縁膜７０をウェット処理で除去する。これにより、隣接するコントロールゲート電極５０間の層間絶縁膜７０、隣接するフローティングゲート電極３０間の層間絶縁膜７０、および、補強絶縁膜９０の下の層間絶縁膜７０が全て除去される。補強絶縁膜９０は、ビット線方向に隣接するシリサイド層８０の上面に接続されている。補強絶縁膜９０は、ビット線方向に隣接するコントロールゲート電極５０およびフローティングゲート電極３０を物理的に接続し、これらを補強する。これにより、コントロールゲート電極５０およびフローティングゲート電極３０のアスペクト比が高くなっても、補強絶縁膜９０が、隣接するコントロールゲート電極５０およびフローティングゲート電極３０を物理的に支持することによって、コントロールゲート電極５０およびフローティングゲート電極３０の倒壊を防止する。
【００１５】
半導体記憶装置の微細化によりゲート長が３０ｎｍ〜２０ｎｍの世代になると、コントロールゲート電極およびフローティングゲート電極のアスペクト比は５以上になる。図１（Ａ）〜図５（Ｂ）では、理解を容易にするために、コントロールゲート電極およびフローティングゲート電極のアスペクト比を実際よりも小さく示している。コントロールゲート電極およびフローティングゲート電極のアスペクト比は５以上になると、図６に示すように、コントロールゲート電極およびフローティングゲート電極は非常に細長い形状となる。このような細長いコントロールゲート電極およびフローティングゲート電極は、実際には、製造工程中に倒壊しやすい。
【００１６】
本実施形態では、補強絶縁膜９０が、ビット線方向に隣接する複数のコントロールゲート電極５０（シリサイド層８０）の上面に梁状に接続され、コントロールゲート電極５０およびフローティングゲート電極３０を物理的に支持する。これにより、図４（Ｂ）に示すように、層間絶縁膜７０を除去したとしても、コントロールゲート電極５０およびフローティングゲート電極３０の倒壊を防止することができる。
【００１７】
尚、この段階における周辺回路領域では、補強絶縁膜９０がその全面を被覆している。よって、周辺回路領域では、層間絶縁膜７０が素子を保護している。
【００１８】
次に、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）等を用いて被覆性の悪い層間絶縁膜９５を堆積する。被覆性の悪い層間絶縁膜９５としては、例えば、ＰＴＥＯＳ（Plasma-tetraethoxysilane）膜等がある。このような層間絶縁膜９５を堆積すると、隣接するコントロールゲート電極５０間、隣接するフローティングゲート電極３０間、および、補強絶縁膜９０の下方の領域が充填される前に、コントロールゲート電極５０の上部および隣接する補強絶縁膜９０の上部が層間絶縁膜９５によって塞がれる。これにより、図５に示すように、中心部に空洞（ボイド）９９を有する層間絶縁膜９５が、隣接するコントロールゲート電極５０間および／または隣接するフローティングゲート電極３０間に形成される。尚、実際のコントロールゲート電極５０およびフローティングゲート電極３０のアスペクト比は、図５に示すそれよりも大きいため、中心部にボイド９９を有するように層間絶縁膜９５を堆積することは容易である。層間絶縁膜９５は、補強絶縁膜９０の上面以上の高さまで堆積される。
【００１９】
次に、ＣＭＰを用いて層間絶縁膜９５および補強絶縁膜９０を平坦化する。これにより、図５に示す構造が得られる。ここで、周辺回路領域では、補強絶縁膜９０がその全面を被覆している。このため、このＣＭＰ工程において、メモリ領域のディッシングが懸念される。しかし、本実施形態では、補強絶縁膜９０が設けられているので、補強絶縁膜９０がメモリ領域のディッシングを抑制する。ＣＭＰは、ボイド９９が表面に現れないように行われる。よって、ＣＭＰの処理後、補強絶縁膜９０の上面および層間絶縁膜９５の上面のみが現れている。補強絶縁膜９０の上面および層間絶縁膜９５の上面は、同一平面上にある。これにより、以後の工程の処理が容易となる。
【００２０】
図示しないが、その後、周辺回路領域を被覆していた補強絶縁膜９０を除去する。その後、従来の工程を用いて、コンタクトおよび配線（ビット線）等を形成することによって、本実施形態によるＮＡＮＤ型メモリが完成する。尚、周辺回路領域の補強絶縁膜９０を残存させておき、コンタクト形成時に補強絶縁膜９０をエッチングするために、コンタクト形成時のエッチング条件を変更してもよい。
【００２１】
本実施形態によるＮＡＮＤ型メモリは、ワード線方向へ延伸する複数のコントロールゲート電極５０と、ワード線方向に対して直交するビット線方向に延伸し、隣接するコントロールゲート電極５０に接続された補強絶縁膜９０と、隣接するコントロールゲート電極５０間および隣接するフローティングゲート電極３０間に設けられ、内部にボイド９９を有する層間絶縁膜９５とを備えている。メモリセルは、コントロールゲート電極５０およびフローティングゲート電極３０を含み、第１のゲート絶縁膜２０をトンネリングする電荷をフローティングゲート電極３０に蓄積し、あるいは、第１のゲート絶縁膜２０を介してフローティングゲート電極３０から電荷を放出することによってバイナリデータを記憶する。メモリセルは、もともとフローティングゲート電極３０に蓄積されていた電荷と逆極性の電荷を、フローティングゲート電極３０に蓄積することによってデータを格納してもよい。
【００２２】
ボイド９９がコントロールゲート電極５０間およびフローティングゲート電極３０間に設けられていることによって、隣接するコントロールゲート電極５０間の結合容量および隣接するフローティングゲート電極３０間の結合容量が低下する。また、コントロールゲート電極５０が隣接セルのチャネル領域に与える影響も低下する。これにより、本実施形態によるメモリ装置は、微細化されても、（１）隣接するフローティングゲート電極間の寄生容量によるディスターブ、および、（２）或るメモリセルの制御ゲート電極がそれに隣接するメモリセルのチャネルを反転させるディスターブを抑制することができる。
【００２３】
本実施形態では、補強絶縁膜９０が、コントロールゲート電極５０およびフローティングゲート電極３０を物理的に補強するため、コントロールゲート電極５０およびフローティングゲート電極３０の倒壊を防止することができる。さらに、補強絶縁膜９０は、層間絶縁膜９５の平坦化工程において、ディッシングを抑制することができる。
【００２４】
本実施形態の効果は、デザインルールが厳しく、ゲート電極のアスペクト比が大きい場合に、より有利に発揮される。例えば、ゲート長が３０ｎｍ以下であり、かつ、コントロールゲート電極およびフローティングゲート電極のアスペクト比が５以上である場合に、本実施形態の効果は、有効に発揮される。勿論、ゲート長が３０ｎｍより大きく、かつ、コントロールゲート電極およびフローティングゲート電極のアスペクト比が５未満である場合であっても、本実施形態の効果は否定されない。  
本実施形態は、フローティングゲート型メモリに適用されているが、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリにも適用することができる。ＭＯＮＯＳ型メモリは、フローティングゲート部分がシリコン窒化膜で形成されたメモリである。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る実施形態に従ったＮＡＮＤ型メモリの製造方法を示す概略平面図および概略断面図。
【図２】図１に続く、製造方法を示す概略断面図。
【図３】図２に続く、製造方法を示す概略平面図および概略断面図。
【図４】図３に続く、製造方法を示す概略平面図および概略断面図。
【図５】図４に続く、製造方法を示す概略断面図。
【図６】実際のコントロールゲート電極およびフローティングゲート電極のアスペクト比を示す概略断面図。
【符号の説明】
【００２６】
１０…シリコン基板
２０、４０…ゲート絶縁膜
３０…フローティングゲート電極
５０…コントロールゲート電極
７０…層間絶縁膜
８０…シリサイド層
９０…補強絶縁膜
９５…層間絶縁膜
９９…ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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