(57)【要約】【課題】圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現できるようにする。【解決手段】半導体装置は、第１のトランジスタと、第１の応力絶縁膜２０Ａと、第１の絶縁膜２１Ａと、第２の絶縁膜２１Ｂとを備えている。第１のトランジスタは、半導体基板１０の第１の活性領域１１Ａに形成され、第１のゲート電極１４Ａを有する。第１の応力絶縁膜２０Ａは、第１のゲート電極１４Ａを覆うように形成され、第１のトランジスタのチャネル領域に応力を加える。第１の絶縁膜２１Ａは、第１の応力絶縁膜２０Ａの上に接して形成され、上面が平坦化されている。第２の絶縁膜２１Ｂは、第１の絶縁膜２１Ａの上に接して形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域上に形成された第１のゲート電極を有する第１導電型の第１のトランジスタと、
前記第１の活性領域上に前記第１のゲート電極を覆うように形成され、前記第１のトランジスタのチャネル領域に応力を加える第１の応力絶縁膜と、
前記第１の応力絶縁膜の上に接して形成され、上面が平坦な第１の絶縁膜と、
前記第１の絶縁膜の上に接して形成された第２の絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極の上方には、前記第１の絶縁膜が形成されていないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜は、前記第１のトランジスタのチャネル領域に応力を加えない膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、前記第１のトランジスタのチャネル領域に、前記第１の応力絶縁膜と同じ応力を加える膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のトランジスタがｎ型ＭＩＳＦＥＴである場合、前記第１の応力絶縁膜は、前記第１のトランジスタのチャネル領域にゲート長方向の引っ張り応力を加える膜であり、
前記第１のトランジスタがｐ型ＭＩＳＦＥＴである場合、前記第１の応力絶縁膜は、前記第１のトランジスタのチャネル領域にゲート長方向の圧縮応力を加える膜であることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板における第２の活性領域上に形成された第２のゲート電極を有する第２導電型の第２のトランジスタと、
前記第２の活性領域上に前記第２のゲート電極を覆うように形成され、前記第２のトランジスタのチャネル領域に、前記第１の応力絶縁膜の応力と異なる応力を加える第２の応力絶縁膜とをさらに備え、
前記第２の絶縁膜は、前記第２の応力絶縁膜及び第１の絶縁膜の上に接して形成されていることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項７】
前記第２の絶縁膜は、前記第２のトランジスタのチャネル領域に、前記第２の応力絶縁膜と同じ応力を加える膜であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のトランジスタは、ｎ型ＭＩＳＦＥＴであり、
前記第２のトランジスタは、ｐ型ＭＩＳＦＥＴであり、
前記第１の応力絶縁膜は、前記第１のトランジスタのチャネル領域にゲート長方向の引っ張り応力を加える膜であり、
前記第２の応力絶縁膜は、前記第２のトランジスタのチャネル領域にゲート長方向の圧縮応力を加える膜であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１のトランジスタは、ｐ型ＭＩＳＦＥＴであり、
前記第２のトランジスタは、ｎ型ＭＩＳＦＥＴであり、
前記第１の応力絶縁膜は、前記第１のトランジスタのチャネル領域にゲート長方向の圧縮応力を加える膜であり、
前記第２の応力絶縁膜は、前記第２のトランジスタのチャネル領域にゲート長方向の引っ張り応力を加える膜であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１０】
前記第１の活性領域と前記第２の活性領域との間の素子分離領域上に形成された第１の導電パターンをさらに備え、
前記第１の導電パターンにおける前記第１の活性領域側に形成された部分は、前記第１の応力絶縁膜に覆われ、
前記第１の導電パターンにおける前記第２の活性領域側に形成された部分は、前記第２の応力絶縁膜に覆われ、
前記第１の導電パターンの上において前記第１の応力絶縁膜と前記第２の応力絶縁膜とは平坦化されていることを特徴とする請求項６〜９のうちいずれか１項に記載の半導体装置。
【請求項１１】
前記第１の活性領域の上に前記第１のゲート電極と対向して形成された第２の導電パターンをさらに備え、
前記第１の応力絶縁膜は、前記第２の導電パターンを覆い、
前記第１の絶縁膜は、前記第１のゲート電極と前記第２の導電パターンとの間の領域に埋め込まれていることを特徴とする請求項１〜１０のうちいずれか１項に記載の半導体装置。
【請求項１２】
前記第２の導電パターンは前記第１の活性領域上に形成された第３のトランジスタのゲート電極であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
半導体基板における第１の活性領域の上に第１のゲート電極を有する第１のトランジスタを形成し、第２の活性領域の上に第２のゲート電極を有する第２のトランジスタを形成する工程（ａ）と、
前記半導体基板の上に、前記第１のゲート電極及び第２のゲート電極を覆う第１の応力絶縁膜を形成する工程（ｂ）と、
前記半導体基板の上に、前記第１の応力絶縁膜を覆うように第１の絶縁膜を形成した後、形成した第１の絶縁膜の上面を平坦化する工程（ｃ）と、
前記第１の絶縁膜及び第１の応力絶縁膜のうち、前記第２の活性領域の上に形成された部分を選択的に除去する工程（ｄ）と、
前記半導体基板の上に、前記第２のゲート電極及び第１の絶縁膜の上を覆うように第２の応力絶縁膜を形成する工程（ｅ）と、
前記第２の応力絶縁膜のうち前記第１の活性領域の上に形成された部分を選択的に除去する工程（ｆ）と、
前記第１の絶縁膜及び第２の応力絶縁膜の上覆うように第２の絶縁膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）において、前記第１の応力絶縁膜における前記第１のゲート電極の上に形成された部分が露出するように前記第１の絶縁膜を平坦化することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）は、前記第１の活性領域と前記第２の活性領域との間に設けられた素子分離領域上に第１の導電パターンを形成する工程を含み、
前記工程（ｆ）において、前記第２の応力絶縁膜のうち、前記第１の導電パターンの上において前記第１の応力絶縁膜の上に形成された部分を、化学的機械的研磨法により除去して平坦化することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ａ）は、前記第１の活性領域に前記第１のゲート電極と対向する第２の導電パターンを形成する工程を含み、
前記工程（ｃ）において、前記第１の絶縁膜は、前記第１のゲート電極と前記第１の導電パターンとの間の領域を埋め込むように形成することを特徴とする請求項１３〜１５のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１の応力絶縁膜は、前記第１のゲート電極の下側に形成されるチャネル領域にゲート長方向の引っ張り応力を加えるように形成し、
前記第２の応力絶縁膜は、前記第２のゲート電極の下側に形成されるチャネル領域にゲート長方向の圧縮応力を加えように形成することを特徴とする請求項１３〜１６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の応力絶縁膜は、前記第１のゲート電極の下側に形成されるチャネル領域にゲート長方向の圧縮応力を加えように形成し、
前記第２の応力絶縁膜は、前記第２のゲート電極の下側に形成されるチャネル領域にゲート長方向の引っ張り応力を加えるように形成することを特徴とする請求項１３〜１６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１の絶縁膜は、前記第１のゲート電極の下側に形成されるチャネル領域に、前記第１の応力絶縁膜と同じ応力を加えるように形成し、
前記第２の絶縁膜は、前記第２のゲート電極の下側に形成されるチャネル領域に、前記第２の応力絶縁膜と同じ応力を加えるように形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、同一基板にｎ型トランジスタとｐ型トランジスタとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置に搭載されるトランジスタとして、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）と呼ばれる電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
【０００３】
また、一般に、チャネル領域に応力をかけるとトランジスタ特性が変化することが知られている。ｎ型ＭＩＳＦＥＴにおいてはドレイン電流Ｉｄが流れる方向（ゲート長方向）と同じ向きに圧縮応力を印加するとドレイン電流が減少し、引っ張り応力を印加するとドレイン電流が増加する。ｐ型ＭＩＳＦＥＴにおいては圧縮応力を印加するとドレイン電流が増加し、引っ張り応力を印加するとドレイン電流が減少する。
【０００４】
このため、ｎ型ＭＩＳＦＥＴの直上には引っ張り応力を有する応力絶縁膜が形成され、ｐ型ＭＩＳＦＥＴの直上には圧縮応力を有する応力絶縁膜が形成された半導体装置が提案されている（例えば、特許文献１及び特許文献２を参照。）。これにより、ｎ型ＭＩＳＦＥＴのチャネル領域にはゲート長方向に対して引っ張り応力が印加され、ｐ型ＭＩＳＦＥＴのチャネル領域にはゲート長方向に対して圧縮応力が印加されるため、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのそれぞれにおいてドレイン電流を増大させることが期待される。
【特許文献１】特開２００３―２７３２４０号公報
【特許文献２】特開２００３―６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の引っ張り応力を有する応力絶縁膜と圧縮応力を有する応力絶縁膜とを備えた半導体装置には以下のような問題がある。
【０００６】
ｎ型ＭＩＳＦＥＴの上とｐ型ＭＩＳＦＥＴの上とにそれぞれ異なった特性を有する絶縁膜を形成するためには以下のような工程が必要となる。例えば、引っ張り応力を有する第１の応力絶縁膜を基板上の全面に形成した後、第１の応力絶縁膜のうちｐ型ＭＩＳＦＥＴの形成領域に形成された部分を選択的に除去する。次に、基板上の全面に圧縮応力を有する第２の応力絶縁膜を形成した後、第２の応力絶縁膜のうちｎ型ＭＩＳＦＥＴの形成領域に形成された部分を選択的に除去する。しかし、第１の応力絶縁膜の上に形成された第２の応力絶縁膜を完全に除去することは困難である。特に、ゲート電極同士の間隔が狭い場合には、ゲート電極同士の間に第２の絶縁膜が埋め込まれることにより、第２の絶縁膜の膜厚が不均一となる。このため、ｎ型ＭＩＳＦＥＴのゲート電極の側面上において第１の絶縁膜の上に第２の絶縁膜が残存してしまう。
【０００７】
引っ張り応力を有する応力絶縁膜と圧縮応力を有する応力絶縁膜とが積層された場合には、双方の応力が相殺されるため、ドレイン電流を向上させることができない又は逆に低下させてしまうという問題が生じる。
【０００８】
本発明は、圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、応力絶縁膜の上を覆い且つ上面が平坦化された絶縁膜を備えた構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板における第１の活性領域上に形成された第１のゲート電極を有する第１導電型の第１のトランジスタと、第１の活性領域上に第１のゲート電極を覆うように形成され、第１のトランジスタのチャネル領域に応力を加える第１の応力絶縁膜と、第１の応力絶縁膜の上に接して形成され、上面が平坦な第１の絶縁膜と、第１の絶縁膜の上に接して形成された第２の絶縁膜とを備えていることを特徴とする。
【００１１】
本発明の半導体装置は、第１の応力絶縁膜の上に接して形成され、上面が平坦な第１の絶縁膜と、第１の絶縁膜の上に接して形成された第２の絶縁膜とを備えている。このように、平坦化された第１の絶縁膜が形成されていることにより、第２の応力絶縁膜を完全に除去することが容易となる。従って、第１の応力絶縁膜の応力と第２の応力絶縁膜の応力とが相殺され、トランジスタのドレイン電流が低下するおそれがほとんどない。
【００１２】
本発明の半導体装置において、第１のゲート電極の上方には、第１の絶縁膜が形成されていなくてもよい。
【００１３】
本発明の半導体装置において、第１の絶縁膜は、第１のトランジスタのチャネル領域に応力を加えない膜であっても、第１のトランジスタのチャネル領域に、第１の応力絶縁膜と同じ応力を加える膜であってもよい。
【００１４】
本発明の半導体装置において、第１のトランジスタがｎ型ＭＩＳＦＥＴである場合、第１の応力絶縁膜は、第１のトランジスタのチャネル領域にゲート長方向の引っ張り応力を加える膜であり、第１のトランジスタがｐ型ＭＩＳＦＥＴである場合、第１の応力絶縁膜は、第１のトランジスタのチャネル領域にゲート長方向の圧縮応力を加える膜であることが好ましい。
【００１５】
本発明の半導体装置は、半導体基板における第２の活性領域上に形成された第２のゲート電極を有する第２導電型の第２のトランジスタと、第２の活性領域上に第２のゲート電極を覆うように形成され、第２のトランジスタのチャネル領域に、第１の応力絶縁膜の応力と異なる応力を加える第２の応力絶縁膜とをさらに備え、第２の絶縁膜は、第２の応力絶縁膜及び第１の絶縁膜の上に接して形成されていてもよい。
【００１６】
本発明の半導体装置において第２の絶縁膜は、第２のトランジスタのチャネル領域に、第２の応力絶縁膜と同じ応力を加える膜であってもよい。
【００１７】
本発明の半導体装置において、第１のトランジスタは、ｎ型ＭＩＳＦＥＴであり、第２のトランジスタは、ｐ型ＭＩＳＦＥＴであり、第１の応力絶縁膜は、第１のトランジスタのチャネル領域にゲート長方向の引っ張り応力を加える膜であり、第２の応力絶縁膜は、第２のトランジスタのチャネル領域にゲート長方向の圧縮応力を加える膜であってもよい。また、第１のトランジスタは、ｐ型ＭＩＳＦＥＴであり、第２のトランジスタは、ｎ型ＭＩＳＦＥＴであり、第１の応力絶縁膜は、第１のトランジスタのチャネル領域にゲート長方向の圧縮応力を加える膜であり、第２の応力絶縁膜は、第２のトランジスタのチャネル領域にゲート長方向の引っ張り応力を加える膜であってもよい。
【００１８】
本発明の半導体装置は、第１の活性領域と第２の活性領域との間の素子分離領域上に形成された第１の導電パターンをさらに備え、第１の導電パターンにおける第１の活性領域側に形成された部分は、第１の応力絶縁膜に覆われ、第１の導電パターンにおける第２の活性領域側に形成された部分は、第２の応力絶縁膜に覆われ、第１の導電パターンの上において第１の応力絶縁膜と第２の応力絶縁膜とは平坦化されていてもよい。
【００１９】
本発明の半導体装置は、第１の活性領域の上に第１のゲート電極と対向して形成された第２の導電パターンをさらに備え、第１の応力絶縁膜は、第２の導電パターンを覆い、第１の絶縁膜は、第１のゲート電極と第２の導電パターンとの間の領域に埋め込まれていてもよい。
【００２０】
この場合において、第２の導電パターンは第１の活性領域上に形成された第３のトランジスタのゲート電極であってもよい。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域の上に第１のゲート電極を有する第１のトランジスタを形成し、第２の活性領域の上に第２のゲート電極を有する第２のトランジスタを形成する工程（ａ）と、半導体基板の上に、第１のゲート電極及び第２のゲート電極を覆う第１の応力絶縁膜を形成する工程（ｂ）と、半導体基板の上に、第１の応力絶縁膜を覆うように第１の絶縁膜を形成した後、形成した第１の絶縁膜の上面を平坦化する工程（ｃ）と、第１の絶縁膜及び第１の応力絶縁膜のうち、第２の活性領域の上に形成された部分を選択的に除去する工程（ｄ）と、半導体基板の上に、第２のゲート電極及び第１の絶縁膜の上を覆うように第２の応力絶縁膜を形成する工程（ｅ）と、第２の応力絶縁膜のうち第１の活性領域の上に形成された部分を選択的に除去する工程（ｆ）と、第１の絶縁膜及び第２の応力絶縁膜の上覆うように第２の絶縁膜を形成する工程（ｇ）とを備えていることを特徴とする。
【００２２】
本発明の半導体装置の製造方法は、第２の応力絶縁膜を第２のゲート電極及び平坦化された第１の絶縁膜の上を覆うように形成している。このため、第２の応力絶縁膜の第１の領域の上に形成された部分は膜厚がほぼ一定で且つ平坦となる。従って、第２の応力絶縁膜のうち第１の領域の上に形成された部分を選択的に除去する際に、完全に除去することが容易である。その結果、圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがなく、ドレイン電流が低下するおそれがない半導体装置を実現できる。
【００２３】
本発明の半導体装置の製造方法では工程（ｃ）において、第１の応力絶縁膜における第１のゲート電極の上に形成された部分が露出するように第１の絶縁膜を平坦化してもよい。
【００２４】
本発明の半導体装置の製造方法において工程（ａ）は、第１の活性領域と第２の活性領域との間に設けられた素子分離領域上に第１の導電パターンを形成する工程を含み、工程（ｆ）において、第２の応力絶縁膜のうち、第１の導電パターンの上において第１の応力絶縁膜の上に形成された部分を、化学的機械的研磨法により除去して平坦化してもよい。
【００２５】
本発明の半導体装置の製造方法において工程（ａ）は、第１の活性領域に第１のゲート電極と対向する第２の導電パターンを形成する工程を含み、工程（ｃ）において、第１の絶縁膜は、第１のゲート電極と第１の導電パターンとの間の領域を埋め込むように形成してもよい。
【００２６】
本発明の半導体装置の製造方法において、第１の応力絶縁膜は、第１のゲート電極の下側に形成されるチャネル領域にゲート長方向の引っ張り応力を加えるように形成し、第２の応力絶縁膜は、第２のゲート電極の下側に形成されるチャネル領域にゲート長方向の圧縮応力を加えように形成してもよい。また、第１の応力絶縁膜は、第１のゲート電極の下側に形成されるチャネル領域にゲート長方向の圧縮応力を加えように形成し、第２の応力絶縁膜は、第２のゲート電極の下側に形成されるチャネル領域にゲート長方向の引っ張り応力を加えるように形成してもよい。
【００２７】
本発明の半導体装置において第１の絶縁膜は、第１のゲート電極の下側に形成されるチャネル領域に、第１の応力絶縁膜と同じ応力を加えるように形成し、第２の絶縁膜は、第２のゲート電極の下側に形成されるチャネル領域に、第２の応力絶縁膜と同じ応力を加えるように形成してもよい。
【発明の効果】
【００２８】
本発明に係る半導体装置によれば、圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２９】
本発明の一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。
【００３０】
図１に示すように、半導体基板１０の第１の領域１０Ａには第１のトランジスタであるｎ型トランジスタが形成されており、第２の領域１０Ｂには第２のトランジスタであるｐ型トランジスタが形成されている。本実施形態のｎ型トランジスタ及びｐ型トランジスタは共に、ＭＩＳＦＥＴである。
【００３１】
第１の領域１０Ａには、半導体基板１０に形成されたｐ型ウェル３０Ａと、シャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１２と、素子分離領域１２に囲まれた半導体基板１０からなる第１の活性領域１１Ａとを有している。第２の領域１０Ｂは、半導体基板１０に形成されたｎ型ウェル３０Ｂと、シャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１２と、素子分離領域１２に囲まれた半導体基板１０からなる第２の活性領域１１Ｂとを有している。
【００３２】
ｎ型トランジスタは、第１の領域１０Ａに設けられた第１の活性領域１１Ａの上に形成された第１のゲート電極１４Ａと、第１の活性領域１１Ａに形成されたｎ型ソースドレイン拡散層１６Ａとを備えている。第１のゲート電極１４Ａは、厚さが約１００ｎｍの単結晶シリコンからなる。第１のゲート電極１４Ａと第１の活性領域１１Ａとの間には、第１のゲート絶縁膜１３Ａが形成されている。第１のゲート電極１４Ａの上部にはシリサイド層１７Ａが形成されている。第１のゲート電極１４Ａの側面上には第１のサイドウォール１５Ａが形成されている。ｎ型ソースドレイン拡散層１６Ａは、第１の活性領域１１Ａにおける第１のサイドウォール１５Ａの両側方の領域に形成されている。ｎ型ソースドレイン拡散層１６Ａの上部にはシリサイド層１８Ａが形成されている。なお、第１の活性領域１１Ａにおける第１のゲート電極１４Ａの側方下には、ｎ型エクステンション領域（図示せず）が設けられている。
【００３３】
ｐ型トランジスタは、第２の領域１０Ｂに設けられた第２の活性領域１１Ｂの上に形成された第２のゲート電極１４Ｂと、第２の活性領域１１Ｂに形成されたｐ型ソースドレイン拡散層１６Ｂとを備えている。第２のゲート電極１４Ｂは、厚さが約１００ｎｍの単結晶シリコンからなる。第２のゲート電極１４Ｂと第２の活性領域１１Ｂとの間には、第２のゲート絶縁膜１３Ｂが形成されている。第２のゲート電極１４Ｂの上部にはシリサイド層１７Ｂが形成されている。第２のゲート電極１４Ｂの側面上には第２のサイドウォール１５Ｂが形成されている。ｐ型ソースドレイン拡散層１６Ｂは、第２の活性領域１１Ｂにおける第２のサイドウォール１５Ｂの両側方の領域に形成されている。ｐ型ソースドレイン拡散層１６Ｂの上部にはシリサイド層１８Ｂが形成されている。なお、第２の活性領域１１Ｂにおける第２のゲート電極１４Ｂの側方下には、ｐ型エクステンション領域（図示せず）が設けられている。
【００３４】
第１の活性領域１１Ａの上には、第１のゲート電極１４Ａ及び第１のサイドウォール１５Ａを覆うように第１の応力絶縁膜２０Ａが形成されている。第１の応力絶縁膜２０Ａの上にはＳｉＯ２等からなる第１の絶縁膜２１Ａが形成されている。第１の絶縁膜２１Ａの上面は平坦化されている。なお、図１において第１の応力絶縁膜２０Ａにおける第１のゲート電極１４Ａの上に形成された部分が第１の絶縁膜２１Ａから露出しているが、必ずしも露出している必要はない。
【００３５】
第２の活性領域１１Ｂの上には、第２のゲート電極１４Ｂ及び第２のサイドウォール１５Ｂを覆うように第２の応力絶縁膜２０Ｂが形成されている。第１の活性領域１１Ａ及び第２の活性領域１１Ｂの上には、ＳｉＯ２等からなる第２の絶縁膜２１Ｂが形成されている。第２の絶縁膜２１Ｂは、第１の活性領域１１Ａ上においては第１の絶縁膜２１Ａと接し、第２の活性領域１１Ｂ上においては第２の応力絶縁膜２０Ｂと接している。
【００３６】
第２の絶縁膜２１Ｂの上には金属配線２２が形成されており、金属配線２２はコンタクトプラグ２３によりシリサイド層１８Ａ及びシリサイド層１８Ｂと接続されている。必要に応じてシリサイド層１７Ａ及びシリサイド層１７Ｂとそれぞれ接続されたコンタクトプラグ及び金属配線が形成されていてもよい。
【００３７】
第１の応力絶縁膜２０Ａ及び第２の応力絶縁膜２０Ｂは、窒化シリコン（ＳｉＮ）等からなり且つ互いに異なる応力を有している。堆積条件を調整することにより、第１の応力絶縁膜２０Ａは第１の活性領域１１Ａに対して第１のゲート電極１４Ａのゲート長方向に引っ張り応力を印加し、第２の応力絶縁膜２０Ｂは第２の活性領域に対して第２のゲート電極１４Ｂのゲート長方向に圧縮応力を印加する。
【００３８】
図２〜図４は、一実施形態に係る半導体装置の製造方法を工程順に示している。まず、図２（ａ）に示すように、半導体基板１０の第１の領域１０Ａに第１のトランジスタであるｎ型トランジスタを形成し、第２の領域１０Ｂに第２のトランジスタであるｐ型トランジスタを形成する。ｎ型トランジスタは、ｐ型ウェル３０Ａが形成された第１の活性領域１１Ａ上に第１のゲート絶縁膜１３Ａを介して形成された第１のゲート電極１４Ａと、第１のゲート電極１４Ａ上に形成されたシリサイド層１７Ａと、第１のゲート電極１４Ａの側面上に形成された第１のサイドウォール１５Ａと、第１の活性領域１１Ａにおける第１のサイドウォール１５Ａの外側方下に形成されたｎ型ソースドレイン拡散層１６Ａと、ｎ型ソースドレイン拡散層１６Ａ上に形成されたシリサイド層１８Ａとを有している。ｐ型トランジスタは、ｎ型ウェル３０Ｂが形成された第２の活性領域１１Ｂ上に第２のゲート絶縁膜１３Ｂを介して形成された第２のゲート電極１４Ｂと、第２のゲート電極１４Ｂ上に形成されたシリサイド層１７Ｂと、第２のゲート電極１４Ｂの側面上に形成された第２のサイドウォール１５Ｂと、第２の活性領域１１Ｂにおける第２のサイドウォール１５Ｂの外側方下に形成されたｐ型ソースドレイン拡散層１６Ｂと、ｐ型ソースドレイン拡散層１６Ｂ上に形成されたシリサイド層１８Ｂとを有している。
【００３９】
次に、図２（ｂ）に示すように、半導体基板１０の上に第１のゲート電極１４Ａ及び第１のサイドウォール１５Ａ並びに第２のゲート電極１４Ｂ及び第２のサイドウォール１５Ｂを覆うように第１の応力絶縁膜２０Ａを堆積する。第１の応力絶縁膜２０Ａは、例えばプラズマＣＶＤ（化学気相堆積法）により形成した厚さが３０ｎｍのシリコン窒化（ＳｉＮ）膜であり、第１の活性領域１１Ａに対して第１のゲート電極１４Ａのゲート長方向に引っ張り応力を印加する。
【００４０】
次に、図３（ａ）に示すように、半導体基板１０の上に第１の応力絶縁膜２０Ａを覆うように第１の絶縁膜２１Ａを形成する。第１の絶縁膜２１Ａは、例えば厚さが１５０ｎｍのＳｉＯ２膜である。
【００４１】
次に、図３（ｂ）に示すように、第１の絶縁膜２１Ａに対して反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行って、第１の絶縁膜２１Ａの上面を平坦化するとともに、第１の応力絶縁膜２０Ａにおける第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂ上の部分の表面を露出させる。
【００４２】
次に、図４（ａ）に示すように、リソグラフィとＲＩＥとを用いて、第１の絶縁膜２１Ａ及び第１の応力絶縁膜２０Ａのうち第２の領域１０Ｂに形成された部分を選択的に除去する。これにより、第１の活性領域１１Ａ上には、第１の応力絶縁膜２０Ａ及び第１の絶縁膜２１Ａが残存する。
【００４３】
次に、図４（ｂ）に示すように、半導体基板１０の上に、第２のゲート電極１４Ｂ及び第２のサイドウォール１５Ｂ並びに第１の絶縁膜２１Ａを覆うように第２の応力絶縁膜２０Ｂを形成する。第２の応力絶縁膜２０Ｂは、例えばプラズマＣＶＤにより形成した厚さが３０ｎｍのＳｉＮ膜であり、第２の活性領域１１Ｂに対して第２のゲート電極１４Ｂのゲート長方向に引っ張り応力を印加する。
【００４４】
次に、図５（ａ）に示すように、リソグラフィとＲＩＥとを用いて、第２の応力絶縁膜２０Ｂのうち第１の領域１０Ａの上に形成された部分、すなわち第１の活性領域１１Ａの上に形成されている部分を選択的に除去する。第１の領域１０Ａにおいて第１の絶縁膜２１Ａの上面は平坦化されている。このため、第２の応力絶縁膜２０Ｂの第１の活性領域１１Ａの上に形成された部分の膜厚はほぼ均一であり、エッチング残渣はほとんど生じない。従って、第１の応力絶縁膜２０Ａの応力と第２の応力絶縁膜２０Ｂの応力とが相殺されることによる、ｎ型トランジスタのドレイン電流の低下はほとんど生じない。
【００４５】
次に、図５（ｂ）に示すように、半導体基板１０上の全面に、第１の絶縁膜２１Ａ及び第２の応力絶縁膜２０Ｂを覆うようにＳｉＯ２等からなる第２の絶縁膜２１Ｂを形成する。続いて、化学的機械的研磨（ＣＭＰ）法等を用いて第２の絶縁膜２１Ｂの上面を平坦化した後、既知の方法により金属配線２２及びコンタクトプラグ２３等を形成する。
【００４６】
第１の絶縁膜２１Ａに引っ張り応力を有するＮＳＧ（Nondope Silicate Glass）膜を用い、第２の絶縁膜２１Ｂに圧縮応力を有するＢＰＳＧ（Boro-Phospho-Silicate Glass）膜を用いてもよい。また、第１の絶縁膜２１Ａと第２の絶縁膜２１Ｂとの材質を変えるのではなく形成方法を変えることにより、第１の絶縁膜２１Ａを引っ張り応力を有する膜とし、第２の絶縁膜２１Ｂを圧縮応力を有する膜としてもよい。第１の絶縁膜２１Ａを第１の応力絶縁膜２０Ａと同じ応力である引っ張り応力を有する膜とし、第２の絶縁膜２１Ｂを第２の応力絶縁膜２０Ｂと同じ応力である圧縮応力を有する膜とすることにより、ｎ型トランジスタの第１の活性領域１１Ａにさらに引っ張り応力を印加し、ｐ型トランジスタの第２の活性領域１１Ｂにさらに圧縮応力を印加することができ、ドレイン電流をさらに向上させることができる。
【００４７】
本実施形態の半導体装置は、ゲート電極の他に導電パターンを有していてもよい。導電パターンは、ゲート電極、ゲート配線及びダミー電極等を含み、ゲート電極と対向して半導体基板の上に形成されている。例えば、図６に示すように、第１の領域１０Ａ及び第２の領域１０Ｂにはそれぞれ別のトランジスタのゲート電極である導電パターン３２及び導電パターン３３が形成され、第１の領域１０Ａと第２の領域１０Ｂとの境界領域である素子分離領域１２の上には、ゲート配線である導電パターン３４が形成されている。
【００４８】
このように、第１のゲート電極１４Ａと対向して形成された導電パターンを有する場合には、第１のゲート電極１４Ａと導電パターン３２又は導電パターン３４との間の領域に第２の応力絶縁膜２０Ｂが埋め込まれると、第２の応力絶縁膜２０Ｂを完全に除去することが困難となる。しかし、本実施形態の半導体装置は、第１の応力絶縁膜２０Ａの上に形成され、上面が平坦化された第１の絶縁膜２１Ａを有している。このため、第１のゲート電極１４Ａと導電パターン３２又は導電パターン３４との間の領域に第２の応力絶縁膜２０Ｂが埋め込まれることがなく、均一な厚さの第２の応力絶縁膜２０Ｂを形成できる。従って、第２の応力絶縁膜２０Ｂのうち第１の領域１０Ａに形成された部分を容易に除去できる。その結果、第１の活性領域１１Ａ上に第２の応力絶縁膜２０Ｂが残存することによるｎ型トランジスタのドレイン電流の低下が生じることはない。
【００４９】
第１の絶縁膜２１Ａの平坦化は、エッチングに代えてＣＭＰ法により行ってもよい。この場合には、第１の応力絶縁膜２０Ａにおける第１のゲート電極１４Ａの上に形成された部分を用いてＣＭＰの終点検出を行えば、第１の絶縁膜２１Ａの膜厚の制御が容易となる。
【００５０】
また、図７に示すように、第１の絶縁膜２１Ａを平坦化する際に、第１の応力絶縁膜２０Ａの上部が露出する前に平坦化を止め、第１の絶縁膜２１Ａが第１の応力絶縁膜２０Ａを完全に覆うようにしてもよい。このようにすれば、第２の応力絶縁膜２０Ｂを除去する際にオーバーエッチにより第１の応力絶縁膜２０Ａが削られるおそれがない。
【００５１】
第２の応力絶縁膜２０Ｂをエッチングにより除去する際には、エッチングマスクのマージンが必要であるため、第１の領域１０Ａと第２の領域１０Ｂとの境界領域に第１の応力絶縁膜２０Ａと第２の応力絶縁膜２０Ｂとがオーバーラップした部分が生じてしまう。導電パターン３４とコンタクトをとる必要がある場合には、オーバーラップ部分がない方が好ましい。この場合には、第２の応力絶縁膜２０Ｂをエッチングにより選択的に除去した後、ＣＭＰ法を用いて平坦化を行うことにより、図８に示すようにオーバーラップ部分をなくすことが可能である。
【００５２】
本実施形態においては、ｎ型トランジスタを覆う引っ張り応力を有する応力絶縁膜を先に形成する例を示したが、ｐ型トランジスタを覆う圧縮応力を有する応力絶縁膜を先に形成してもよい。
【００５３】
なお、第１のゲート絶縁膜１３Ａ及び第２のゲート絶縁膜１３Ｂは、ＳｉＯ２、ＳｉＮ又は高誘電体膜等の一般的なゲート絶縁膜の材料により形成すればよい。ＳｉＯ２に窒素を添加したり、高誘電体膜との積層膜等としたりしてもよい。第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂは、ＳｉＯ２又はＳｉＮ等により形成すればよく、積層膜としてもよい。また、必要に応じてエクステンション拡散層の下方にポケット拡散層等を形成してもよい。
【産業上の利用可能性】
【００５４】
本発明に係る半導体装置は、圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現でき、特に、同一基板にｎ型トランジスタとｐ型トランジスタとを備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の変形例を示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の変形例を示す断面図である。
【図８】本発明の一実施形態に係る半導体装置の変形例を示す断面図である。
【符号の説明】
【００５６】
１０      半導体基板
１０Ａ    第１の領域
１０Ｂ    第２の領域
１１Ａ    第１の活性領域
１１Ｂ    第２の活性領域
１２      素子分離領域
１３Ａ    第１のゲート絶縁膜
１３Ｂ    第２のゲート絶縁膜
１４Ａ    第１のゲート電極
１４Ｂ    第２のゲート電極
１５Ａ    第１のサイドウォール
１５Ｂ    第２のサイドウォール
１６Ａ    ｎ型ソースドレイン拡散層
１６Ｂ    ｐ型ソースドレイン拡散層
１７Ａ    シリサイド層
１７Ｂ    シリサイド層
１８Ａ    シリサイド層
１８Ｂ    シリサイド層
２０Ａ    第１の応力絶縁膜
２０Ｂ    第２の応力絶縁膜
２１Ａ    第１の絶縁膜
２１Ｂ    第２の絶縁膜
２２      金属配線
２３      コンタクトプラグ
３０Ａ    ｐ型ウェル
３０Ｂ    ｎ型ウェル
３２      導電パターン
３３      導電パターン
３４      導電パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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