(57)【要約】【課題】グレイン及びボイドの発生を抑制し、且つ低抵抗のキャパシタ電極を安定して形成することができる半導体装置の製造方法を提供するする。【解決手段】本発明に係る半導体装置の製造方法は、キャパシタ下部電極２上にキャパシタ絶縁３膜を形成する工程と、前記キャパシタ絶縁膜上にＰｏｌｙ−Ｓｉ膜を形成する工程と、前記Ｐｏｌｙ−Ｓｉ膜上に保護膜５を形成する工程と、前記保護膜及び前記Ｐｏｌｙ−Ｓｉ膜を加工することにより、前記Ｐｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極４を形成する工程と、前記キャパシタ上部電極の側壁を熱酸化することにより酸化膜７を形成する工程と、を具備し、前記Ｐｏｌｙ−Ｓｉ膜を形成する工程の後で且つ前記酸化膜を形成する工程の前に、前記Ｐｏｌｙ−Ｓｉ膜にリンをイオン注入する工程を有することを特徴とする。【選択図】      図２
2009272364.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ下部電極上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にＰｏｌｙ−Ｓｉ膜を形成する工程と、
前記Ｐｏｌｙ−Ｓｉ膜上に保護膜を形成する工程と、
前記保護膜及び前記Ｐｏｌｙ−Ｓｉ膜を加工することにより、前記Ｐｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極の側壁を熱酸化することにより酸化膜を形成する工程と、
を具備し、
前記Ｐｏｌｙ−Ｓｉ膜を形成する工程の後で且つ前記酸化膜を形成する工程の前に、前記Ｐｏｌｙ−Ｓｉ膜にリンイオンを導入する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
キャパシタ下部電極上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にＰｏｌｙ−Ｓｉ膜を形成する工程と、
前記Ｐｏｌｙ−Ｓｉ膜を加工することにより、前記Ｐｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極上に保護膜を形成する工程と、
前記キャパシタ上部電極の側壁を熱酸化することにより酸化膜を形成する工程と、
を具備し、
前記Ｐｏｌｙ−Ｓｉ膜を形成する工程の後で且つ前記酸化膜を形成する工程の前に、前記Ｐｏｌｙ−Ｓｉ膜にリンイオンを導入する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、前記キャパシタ下部電極は、半導体基板に形成された不純物拡散層からなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２において、前記キャパシタ下部電極は、絶縁膜上に形成された第２のＰｏｌｙ−Ｓｉ膜からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項において、前記酸化膜を形成する工程の後に、前記保護膜及び前記酸化膜の上に第２の絶縁膜を形成し、前記第２の絶縁膜をエッチバックすることにより前記保護膜及び前記酸化膜の側壁に前記第２の絶縁膜からなるサイドウォールを形成する工程と、
前記保護膜及び前記サイドウォールを洗浄する工程と、
をさらに具備することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至４のいずれか一項において、前記酸化膜を形成する工程の後に、前記保護膜及び前記酸化膜の上に第２の絶縁膜を形成し、前記第２の絶縁膜及び前記保護膜をエッチバックすることにより前記酸化膜の側壁に前記絶縁膜からなるサイドウォールを形成する工程と、
前記キャパシタ上部電極及び前記サイドウォールを洗浄する工程と、
をさらに具備することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６において、前記洗浄する工程の後に、前記キャパシタ上部電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記キャパシタ上部電極上に位置するコンタクトホールを形成する工程と、
前記コンタクトホール内に導電膜を埋め込み、前記導電膜及び前記層間絶縁膜の上に配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に形成された不純物拡散層からなるキャパシタ下部電極と、
前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、リンイオンを含有するＰｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極と、
前記キャパシタ上部電極上に形成された保護膜と、
前記キャパシタ上部電極の側壁を熱酸化することにより形成された酸化膜と、
を具備することを特徴とする半導体装置。
【請求項９】
絶縁膜上に形成された第１のＰｏｌｙ−Ｓｉ膜からなるキャパシタ下部電極と、
前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、リンイオンを含有する第２のＰｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極と、
前記キャパシタ上部電極上に形成された保護膜と、
前記キャパシタ上部電極の側壁を熱酸化することにより形成された酸化膜と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特にキャパシタを有する構造において、低抵抗のキャパシタ電極を安定して形成することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｂ）は従来の半導体装置の製造方法を説明する為の断面図である。図７、図８及び図９に示す半導体装置はキャパシタを有する構造である。
【０００３】
図７（ａ）に示すように、シリコン基板２１上にキャパシタ下部電極となるリンを含む拡散層２２を形成し、その後キャパシタ絶縁膜２３となる酸化膜を形成する。次いでキャパシタ上部電極となるＰｏｌｙ−Ｓｉ膜２４を形成する。その後、上部電極となるＰｏｌｙ−Ｓｉ膜２４に高濃度リンイオンを注入し、活性化する。次に、図７（ｂ）に示すように、フォトリソグラフィー及びドライエッチング法を用いてＰｏｌｙ−Ｓｉ膜２４を加工する。次いで、図７（ｃ）に示すように、シリコン基板２１を熱酸化することにより、Ｐｏｌｙ−Ｓｉ膜２４の表面にライト酸化膜２５を形成する。
【０００４】
その後、図８（ａ）に示すように、ライト酸化膜２５を含む基板の全面上にＳｉＯ２膜２６を形成する。次いで、図８（ｂ）に示すように、エッチバックにてＳｉＯ２膜２６をエッチングすることにより、Ｐｏｌｙ−Ｓｉ膜２４の側面にサイドウォール２６ａが形成される。また、その際にライト酸化膜２５及びキャパシタ絶縁膜２３もエッチングされる。次いで、基板は薬液にて洗浄される。この薬液はＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｏの混合液である。その後、図８（ｃ）に示すように、Ｐｏｌｙ−Ｓｉ膜２４及びサイドウォール２６ａを含む全面上に層間絶縁膜３１を形成する。
【０００５】
その後、図９（ａ）に示すように、フォトリソグラフィー及びドライエッチング法にて拡散層２２上に位置するコンタクトホール２８及びＰｏｌｙ−Ｓｉ膜２４上に位置するコンタクトホール２８ａ、２８ｂを形成する。次いで、コンタクトホール２８、２８ａ、２８ｂ内にＷプラグ２９，２９ａ、２９ｂを埋め込む。その後、図９（ｂ）に示すように、Ｗプラグ２９，２９ａ、２９ｂ上及び層間絶縁膜３１上に配線膜を形成し、加工することによって拡散層２２及びＰｏｌｙ−Ｓｉ膜２４それぞれに電気的に接続される配線３０，３０ａ、３０ｂを形成する。
【０００６】
上述した技術と類似する技術が例えば特許文献１に記載されている。
【特許文献１】特開平７−２２６１８号公報（段落００１１〜００１４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記従来の半導体装置の製造方法では、図７（ｃ）に示す、Ｐｏｌｙ−Ｓｉ膜２４の表面にライト酸化膜２５を形成する工程において、Ｐｏｌｙ−Ｓｉ膜２４のリン濃度がかなり高い状態にあるか固溶限に近い状態にある。その際に、Ｐｏｌｙ−Ｓｉ膜２４の上面を熱酸化すると、Ｐｏｌｙ−Ｓｉ膜２４の膜厚が減少し、このとき酸化されたＰｏｌｙ−Ｓｉ膜２４の上面近傍のリン原子が酸化されていないＰｏｌｙ−Ｓｉ膜の下層部分へ拡散して移動する。その結果Ｐｏｌｙ−Ｓｉ膜２４中のリン濃度がライト酸化膜を形成する前より高くなって固溶限に到達し、固溶限を超えたリン原子が析出することによって、異常成長したグレイン２７を形成する現象が発生してしまう。
【０００８】
その後、図８（ｂ）に示すように、異常成長したグレイン２７は、サイドウォール形成時のエッチバックによってＰｏｌｙ−Ｓｉ膜２４と共に剥き出しになる。その後の洗浄工程においてＰｏｌｙ−Ｓｉ膜２４及びグレイン２７が洗浄薬液に直接曝されることによって、グレイン２７が溶解し、ボイド（穴）２７ａができる。その後、図９（ａ）に示すように、コンタクトホール２９ｂがボイド２７ａ上に位置すると、コンタクトホール２９ｂが下部電極まで突き抜けて形成されてしまい、その結果、Ｗプラグ２９ｂ及び配線３０ｂの形成によって、上部電極と下部電極（拡散層）２２のショートが発生する。その為、素子として使用できないという問題がある。
【０００９】
また、上述した異常成長したグレインの発生を抑制するために、リンのイオン注入量を減少させることも考えられるが、その結果、低抵抗な電極形成が困難となってしまう。
【００１０】
また、Ｐｏｌｙ−Ｓｉ膜２４の表面にライト酸化膜２５を形成する熱酸化工程では、Ｐｏｌｙ−Ｓｉ膜２４にリンがイオン注入されているため、Ｐｏｌｙ−Ｓｉ膜が熱酸化されやすくなり、その結果、Ｐｏｌｙ−Ｓｉ膜上面のライト酸化膜２５の膜厚が厚くなることによりＰｏｌｙ−Ｓｉ膜２４の膜厚が薄くなる。従って、Ｐｏｌｙ−Ｓｉ膜全体の抵抗が増加してしまう。これに対し、Ｐｏｌｙ−Ｓｉ膜全体の抵抗を下げる目的で、リンのイオン注入量を増加させると、ライト酸化膜２５の膜厚がさらに厚くなり、その結果、Ｐｏｌｙ−Ｓｉ膜２４の膜厚がさらに薄くなる。このような場合、Ｐｏｌｙ−Ｓｉ膜２４のリン濃度は固溶限に達していることが多く、リンのイオン注入量を増加したことによるＰｏｌｙ−Ｓｉ膜の低抵抗化は起こらない。従って、Ｐｏｌｙ−Ｓｉ膜全体の抵抗がより増加してしまう。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、電極ショートの原因となるグレイン及びボイドの発生を抑制し、且つ低抵抗のキャパシタ電極を安定して形成することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、キャパシタ下部電極上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にＰｏｌｙ−Ｓｉ膜を形成する工程と、
前記Ｐｏｌｙ−Ｓｉ膜上に保護膜を形成する工程と、
前記保護膜及び前記Ｐｏｌｙ−Ｓｉ膜を加工することにより、前記Ｐｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極の側壁を熱酸化することにより酸化膜を形成する工程と、
を具備し、
前記Ｐｏｌｙ−Ｓｉ膜を形成する工程の後で且つ前記酸化膜を形成する工程の前に、前記Ｐｏｌｙ−Ｓｉ膜にリンイオンを導入する工程を有することを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法は、キャパシタ下部電極上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にＰｏｌｙ−Ｓｉ膜を形成する工程と、
前記Ｐｏｌｙ−Ｓｉ膜を加工することにより、前記Ｐｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極上に保護膜を形成する工程と、
前記キャパシタ上部電極の側壁を熱酸化することにより酸化膜を形成する工程と、
を具備し、
前記Ｐｏｌｙ−Ｓｉ膜を形成する工程の後で且つ前記酸化膜を形成する工程の前に、前記Ｐｏｌｙ−Ｓｉ膜にリンイオンを導入する工程を有することを特徴とする。
【００１４】
上記半導体装置の製造方法によれば、キャパシタ上部電極上に保護膜を形成しているため、キャパシタ上部電極の側壁を熱酸化する工程において、キャパシタ上部電極の上面が熱酸化されないので、キャパシタ上部電極の膜厚が減少することがなく、その結果、キャパシタ上部電極中の固溶限を超えたリン原子が析出することに起因する異常成長したグレインの発生を抑制でき、このグレインが溶解してできるボイドの発生も抑制できる。従って、ボイドの発生に起因するキャパシタ上部電極とキャパシタ下部電極のショートを防止できる。また、上述したようにキャパシタ上部電極の膜厚が減少することがないので、膜厚の減少によるキャパシタ上部電極の全体の抵抗が増加することがない。従って、低抵抗のキャパシタ電極を安定して形成することができる。
【００１５】
また、本発明に係る半導体装置の製造方法において、前記キャパシタ下部電極は、半導体基板に形成された不純物拡散層からなることも可能であり、また、前記キャパシタ下部電極は、絶縁膜上に形成された第２のＰｏｌｙ−Ｓｉ膜からなることも可能である。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記酸化膜を形成する工程の後に、前記保護膜及び前記酸化膜の上に第２の絶縁膜を形成し、前記第２の絶縁膜をエッチバックすることにより前記保護膜及び前記酸化膜の側壁に前記第２の絶縁膜からなるサイドウォールを形成する工程と、
前記保護膜及び前記サイドウォールを洗浄する工程と、
をさらに具備することも可能である。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記酸化膜を形成する工程の後に、前記保護膜及び前記酸化膜の上に第２の絶縁膜を形成し、前記第２の絶縁膜及び前記保護膜をエッチバックすることにより前記酸化膜の側壁に前記絶縁膜からなるサイドウォールを形成する工程と、
前記キャパシタ上部電極及び前記サイドウォールを洗浄する工程と、
をさらに具備することも可能である。
【００１８】
上記半導体装置の製造方法によれば、前述したように異常成長したグレインの発生を抑制できるため、キャパシタ上部電極を洗浄する工程においてキャパシタ上部電極が洗浄薬液に曝されても、溶解するグレインがないので、溶解してできるボイドの発生を抑制できる。
【００１９】
また、本発明に係る半導体装置の製造方法において、前記洗浄する工程の後に、前記キャパシタ上部電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記キャパシタ上部電極上に位置するコンタクトホールを形成する工程と、
前記コンタクトホール内に導電膜を埋め込み、前記導電膜及び前記層間絶縁膜の上に配線を形成する工程と、
を具備することも可能である。
【００２０】
上記半導体装置の製造方法によれば、前述したようにキャパシタ上部電極のボイドの発生を抑制できるため、コンタクトホールを形成する工程においてコンタクトホールがボイドによってキャパシタ下部電極まで突き抜けることがないので、キャパシタ上部電極とキャパシタ下部電極のショートを抑制できる。
【００２１】
本発明に係る半導体装置は、半導体基板に形成された不純物拡散層からなるキャパシタ下部電極と、
前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、リンイオンを含有するＰｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極と、
前記キャパシタ上部電極上に形成された保護膜と、
前記キャパシタ上部電極の側壁を熱酸化することにより形成された酸化膜と、
を具備することを特徴とする。
【００２２】
本発明に係る半導体装置は、絶縁膜上に形成された第１のＰｏｌｙ−Ｓｉ膜からなるキャパシタ下部電極と、
前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、リンイオンを含有する第２のＰｏｌｙ−Ｓｉ膜からなるキャパシタ上部電極と、
前記キャパシタ上部電極上に形成された保護膜と、
前記キャパシタ上部電極の側壁を熱酸化することにより形成された酸化膜と、
を具備することを特徴とする。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
【００２４】
まず、図１（ａ）に示すように、シリコン基板１に不純物イオンをイオン注入し、熱処理を施すことによって、キャパシタ下部電極となる拡散層２が形成される。その後、拡散層２上にＣＶＤ（Chemical  Vapor  Deposition）法にてキャパシタ絶縁膜３となる酸化膜を形成する。次いで、キャパシタ絶縁膜３上にＣＶＤ法にてキャパシタ上部電極となるＰｏｌｙ−Ｓｉ膜４を形成する。その後Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）４に高濃度でリンイオンをイオン注入し、熱処理を施すことによって活性化させる。ここでいう高濃度のリンイオンとは、例えばＰｏｌｙ−Ｓｉ膜厚２００ｎｍに対してＰ注入量が１×１０１６ａｔｍ／ｃｍ２であり、このＰ注入量を超えるとＰｏｌｙ−Ｓｉ膜中のＰ濃度が固溶限に近い濃度となる。
【００２５】
その後、図１（ｂ）に示すように、Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）４上にＣＶＤ法にてＰｏｌｙ−Ｓｉ膜４の上面の酸化防止膜となる保護膜５を形成する。この保護膜は、絶縁膜であれば良く、例えば窒化珪素膜又は炭化珪素膜である。
【００２６】
次いで、図１（ｃ）に示すように、保護膜５上に図示せぬレジストパターンを形成する。このレジストパターンをマスクとして保護膜５及びＰｏｌｙ−Ｓｉ膜（キャパシタ上部電極）４を加工形成する。その後、レジストパターンを剥離する。
【００２７】
次いで、図２（ａ）に示すように、熱酸化によってＰｏｌｙ−Ｓｉ膜（キャパシタ上部電極）４の側壁にライト酸化膜７を形成する。この熱酸化は、Ｐｏｌｙ−Ｓｉ膜４の側壁のエッチングダメージを回復させるために行われる。
【００２８】
次いで、図２（ｂ）に示すように、保護膜５、ライト酸化膜７及びキャパシタ絶縁膜３の上にＣＶＤ法にて酸化膜（ＳｉＯ２膜）８を形成する。
【００２９】
次いで、図２（ｃ）に示すように、エッチバックにてＳｉＯ２膜８をエッチングすることによって、Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）４、ライト酸化膜７及び保護膜５の側壁にサイドウォール８ａが形成される。その際に、Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）４及びサイドウォール８ａの下に位置するキャパシタ絶縁膜３以外の部分のキャパシタ絶縁膜も同様にエッチングされる。その後、基板は薬液にて洗浄される。この薬液はＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｏの混合液である。なお、本実施形態では、サイドウォール８ａを形成した後に保護膜５を残すようにしているが、サイドウォール８ａを形成する際のエッチングによって保護膜をエッチングしてサイドウォール形成後に保護膜を残さないようにしても良い。
【００３０】
次いで、図３（ａ）に示すように、保護膜５、サイドウォール８ａ及び拡散層（キャパシタ下部電極）２の上にＣＶＤ法にてＳｉＯ２からなる層間絶縁膜９を形成する。
【００３１】
次いで、図３（ｂ）に示すように、層間絶縁膜９上に図示せぬレジストパターンを形成する。このレジストパターンをマスクとして層間絶縁膜９をエッチングすることにより、キャパシタ下部電極２上に位置するコンタクトホール１０及びキャパシタ上部電極４上に位置するコンタクトホール１０ａを形成する。その後、レジストパターンを剥離する。次いで、コンタクトホール１０、１０ａ内及び層間絶縁膜９上にスパッタリングによりＷ膜を形成する。その後、ＣＭＰ法により、層間絶縁膜９上のＷ膜を除去する。それにより、コンタクトホール１０及び１０ａ内にはＷプラグ１１及び１１ａが埋め込まれる。
【００３２】
次いで、図３（ｃ）に示すように、Ｗプラグ１１、１１ａ上及び層間絶縁膜９上にスパッタリングにより配線層を形成し、フォトグラフィー法及びエッチング法にてＷプラグ１１、１１ａ上及び層間間絶縁膜９上に配線１２及び１２ａが形成される。
【００３３】
以上、本発明の第１の実施形態によれば、キャパシタ上部電極４の上面に酸化防止膜として保護膜５を形成している。その為、キャパシタ上部電極４の表面にライト酸化膜７を形成する熱酸化工程において、キャパシタ上部電極４の上面が熱酸化されないので、キャパシタ上部電極４の膜厚が減少することがなく、従来技術のようにリン原子がキャパシタ上部電極の下層部分へ移動することがない。その結果、キャパシタ上部電極４中の固溶限を超えたリン原子が析出することもなく、異常成長したグレインの発生を抑制することができる。さらに、異常成長したグレインの発生を抑制することにより、グレインが溶解してできるボイド（穴）の発生も抑制できる。その結果、ボイド発生後のＷプラグ及び配線の形成によって起こる、キャパシタ上部電極とキャパシタ下部電極とのショートが防止でき、素子としての使用が可能となる。
【００３４】
また、上述したようにキャパシタ上部電極４の熱酸化工程においてキャパシタ上部電極４の膜厚が減少することがないので、膜厚の減少によるキャパシタ上部電極４の全体の抵抗が増加することがない。従って、キャパシタ上部電極４にリンの固溶限までイオン注入することが可能となる。その結果、従来技術に比べてより低抵抗のキャパシタ電極を形成することができる。
【００３５】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）を参照しつつ説明する。図６（ｃ）に示す半導体装置はＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ）キャパシタを有する構造である。
【００３６】
まず、図４（ａ）に示すように、シリコン基板１０１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜１０２を形成する。次いで、ＣＶＤ法にてＬＯＣＯＳ酸化膜１０２上にＰｏｌｙ−Ｓｉ膜からなるキャパシタ下部電極１０３を形成する。その後、キャパシタ下部電極１０３上にＣＶＤ法にてキャパシタ絶縁膜１０４を形成する。次いで、キャパシタ絶縁膜１０４上にＣＶＤ法にてキャパシタ上部電極となるＰｏｌｙ−Ｓｉ膜１０５を形成する。その後、Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）１０５に高濃度でリンイオンをイオン注入し、熱処理を施すことによって活性化させる。ここでいう高濃度のリンイオンとは、例えばＰｏｌｙ−Ｓｉ膜厚２００ｎｍに対してＰ注入量が１×１０１６ａｔｍ／ｃｍ２であり、このＰ注入量を超えるとＰｏｌｙ−Ｓｉ膜中のＰ濃度が固溶限に近い濃度となる。
【００３７】
その後、図４（ｂ）に示すように、Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）１０５上にＣＶＤ法にてＰｏｌｙ−Ｓｉ膜１０５の上面の酸化防止膜となる保護膜１０６を形成する。この保護膜は、絶縁膜であれば良く、例えば窒化珪素膜又は炭化珪素膜である。
【００３８】
次いで、図４（ｃ）に示すように、保護膜１０６上に図示せぬレジストパターンを形成する。このレジストパターンをマスクとして保護膜１０６及びキャパシタ上部電極１０５を加工形成する。その後、レジストパターンを剥離する。
【００３９】
次いで、図５（ａ）に示すように、熱酸化によってＰｏｌｙ−Ｓｉ膜（キャパシタ上部電極）１０５の側壁にライト酸化膜１０７を形成する。この熱酸化は、Ｐｏｌｙ−Ｓｉ膜１０５の側壁のエッチングダメージを回復させるために行われる。
【００４０】
次いで、図５（ｂ）に示すように、保護膜１０６、ライト酸化膜１０７及びキャパシタ絶縁膜１０４の上にＣＶＤ法にて酸化膜（ＳｉＯ２膜）１０８を形成する。
【００４１】
次いで、図５（ｃ）に示すように、エッチバックにてＳｉＯ２膜１０８をエッチングすることによって、キャパシタ上部電極１０５、ライト酸化膜１０７及び保護膜１０６の側壁にサイドウォール１０８ａが形成される。その際に、キャパシタ上部電極１０５及びサイドウォール１０８ａの下に位置するキャパシタ絶縁膜１０４以外の部分のキャパシタ絶縁膜も同様にエッチングされる。その後、基板は薬液にて洗浄される。この薬液はＮＨ４ＯＨとＨ２Ｏ２とＨ２Ｏの混合液である。なお、本実施形態では、サイドウォール１０８ａを形成した後に保護膜１０６を残すようにしているが、サイドウォール１０８ａを形成する際のエッチングによって保護膜をエッチングしてサイドウォール形成後に保護膜を残さないようにしても良い。
【００４２】
次いで、図６（ａ）に示すように、保護膜１０６、サイドウォール１０８ａ及びキャパシタ下部電極１０３の上にＣＶＤ法にてＳｉＯ２からなる層間絶縁膜１０９を形成する。
【００４３】
次いで、図６（ｂ）に示すように、層間絶縁膜１０９上に図示せぬレジストパターンを形成する。このレジストパターンをマスクとして層間絶縁膜１０９をエッチングすることにより、キャパシタ下部電極１０３上に位置するコンタクトホール１１０及びキャパシタ上部電極１０５上に位置するコンタクトホール１１０ａを形成する。その後、レジストパターンを剥離する。次いで、コンタクトホール１１０、１１０ａ内及び層間絶縁膜１０９上にスパッタリングによりＷ膜を形成する。その後、ＣＭＰ法により、層間絶縁膜１０９上のＷ膜を除去する。それにより、コンタクトホール１１０及び１１０ａ内にはＷプラグ１１１及び１１１ａが埋め込まれる。
【００４４】
次いで、図６（ｃ）に示すように、Ｗプラグ１１１、１１１ａ上及び層間絶縁膜１０９上にスパッタリングにより配線層を形成し、フォトグラフィー法及びエッチング法にてＷプラグ１１１、１１１ａ上及び層間絶縁膜１０９上に配線１２及び１２ａが形成される。
【００４５】
以上、本発明の第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態では、キャパシタ上部電極となるＰｏｌｙ−Ｓｉ膜を成膜し、Ｐｏｌｙ−Ｓｉ膜にリンイオンをイオン注入し、熱処理を施した後に保護膜を形成しているが、保護膜を形成するタイミングは、Ｐｏｌｙ−Ｓｉ膜を成膜した後からＰｏｌｙ−Ｓｉ膜にライト酸化膜を形成する前であればいつでも良く、例えば、Ｐｏｌｙ−Ｓｉ膜へのリンイオンのイオン注入前、又は熱処理前、又はＰｏｌｙ−Ｓｉ膜の加工後に保護膜を形成しても良い。また、Ｐｏｌｙ−Ｓｉ膜にリンイオンをイオン注入するタイミングは、Ｐｏｌｙ−Ｓｉ膜を成膜した後からＰｏｌｙ−Ｓｉ膜にライト酸化膜を形成する前であればいつでも良い。
【図面の簡単な説明】
【００４７】
【図１】（ａ）、（ｂ）及び（ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）及び（ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）及び（ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（ａ）、（ｂ）及び（ｃ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（ａ）、（ｂ）及び（ｃ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】（ａ）、（ｂ）及び（ｃ）は従来の半導体装置の製造方法を説明する為の断面図。
【図８】（ａ）、（ｂ）及び（ｃ）は従来の半導体装置の製造方法を説明する為の断面図。
【図９】（ａ）及び（ｂ）は従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４８】
１，２１，１０１・・・シリコン基板、２，２２・・・拡散層（キャパシタ下部電極）、３，２３，１０４・・・キャパシタ絶縁膜、４，２４，１０５・・・Ｐｏｌｙ−Ｓｉ膜（キャパシタ上部電極）、７，２５，１０７・・・ライト酸化膜、５，１０６・・・保護膜、８，２６，１０８・・・ＳｉＯ２膜、８ａ，２６ａ，１０８ａ・・・サイドウォール膜、９，３１，１０９・・・層間膜、１０，１０ａ，２８，２８ａ，２８ｂ，１１０，１１０ａ・・・コンタクトホール、１１，１１ａ，２９，２９ａ，２９ｂ，１１１，１１１ａ・・・Ｗプラグ、１２，１２ａ，３０，３０ａ，３０ｂ，１１２，１１２ａ・・・配線、１０２・・・ＬＯＣＯＳ酸化膜、１０３・・・Ｐｏｌｙ−Ｓｉ膜（キャパシタ下部電極）、２７・・・グレイン、２７ａ・・・ボイド（穴）
【図１】
2009272364.tif 000003
【図２】
2009272364.tif 000004
【図３】
2009272364.tif 000005
【図４】
2009272364.tif 000006
【図５】
2009272364.tif 000007
【図６】
2009272364.tif 000008
【図７】
2009272364.tif 000009
【図８】
2009272364.tif 000010
【図９】
2009272364.tif 000011