(57)【要約】 【課題】要求特性に応じた性能を発揮する半導体装置を提供することができる半導体装置の設計方法を提供すること。【解決手段】１つのＣＭＯＳ世代において、トランジスタ特性に関するパラメータ（トランジスタ・パラメータ５，７）と、前記トランジスタ特性に応じた配線特性に関するパラメータ（配線パラメータ６，８）とを有するデバイス・パラメータのセットを複数設定し、前記複数のセットのなかから、設計対象となる半導体装置の要求特性に応じたセットを選択し、設計を行う。【選択図】図１
2009010241.tif 000002
【特許請求の範囲】
【請求項１】
１つのＣＭＯＳ世代において、トランジスタ特性に関するパラメータと、前記トランジスタ特性に応じた配線特性に関するパラメータとを有するデバイス・パラメータのセットを複数設定し、
前記複数のセットのなかから、設計対象となる半導体装置の要求特性に応じたセットを選択し、設計を行うことを特徴とする半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記半導体装置は、ロジック系ＬＳＩである半導体装置の設計方法。
【請求項３】
請求項１または２に記載の半導体装置の設計方法において、
前記トランジスタ特性に関するパラメータは、設計対象となる半導体装置の要求性能に応じたオン抵抗、閾値電圧、ゲート容量、ソース・ドレイン抵抗、接合容量、シリサイド電極抵抗を含む半導体装置の設計方法。
【請求項４】
請求項１に記載の半導体装置の設計方法において、
前記トランジスタ特性に関するパラメータは、複数の電源電圧を用いる複数のトランジスタに関するパラメータの組み合わせである半導体装置の設計方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の設計方法において、
前記配線特性に関するパラメータは、設計対象となる半導体装置の要求性能に応じた多層配線各層の配線容量、配線抵抗、及びビア・ホール抵抗を含む半導体装置の設計方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の設計方法において、
前記トランジスタ特性に関するパラメータと前記配線特性に関するパラメータのセットを用いて特定の機能を有する複数のマクロセルを設計し、前記複数のマクロセルを半導体チップ上に配置し、前記マクロセル間を配線で接続することを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項７】
前記マクロセル間を接続する配線特性に関するパラメータが、１つのＣＭＯＳ世代で複数セット設定されていることを特徴とする請求項６に記載の半導体装置の設計方法。
【請求項８】
前記配線特性に関するパラメータは、ローカル配線、中間層配線、セミグローバル配線、グローバル配線のそれぞれの層の配線容量、配線抵抗、及び各配線層同士を接続するビア・ホール抵抗を有する請求項１に記載の半導体装置の設計方法。
【請求項９】
前記トランジスタ特性に関するパラメータは、それぞれの特性の温度係数を含むことを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項１０】
前記配線特性に関するパラメータは、それぞれの特性の温度係数を含むことを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項１１】
前記配線特性に関するパラメータは、セット毎に、異なる配線膜厚に対応した配線容量、配線抵抗の値を含むことを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項１２】
前記配線特性に関するパラメータは、セット毎に、異なる配線層構成、及び層数に対応した配線容量、配線抵抗の値を含むことを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項１３】
前記配線特性に関するパラメータは、設計対象となる半導体装置の要求特性に応じて、単数または複数の、配線ピッチが最小の層に関するパラメータを有することを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項１４】
前記配線特性に関するパラメータは、設計対象となる半導体装置の要求特性に応じて、単数または複数の、配線ピッチが２番目に小さい層に関するパラメータを有することを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項１５】
前記配線特性に関するパラメータは、設計対象となる半導体装置の要求特性に応じて、単数または複数の、配線ピッチが最小の層と、２番目に小さい層とに関するパラメータを有することを特徴とする請求項１に記載の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法に関する。
【背景技術】
【０００２】
従来、ロジック系ＣＭＯＳにおいて、ある１つのＣＭＯＳ世代において、製品の様々なターゲット・スペックに対して、トランジスタは高性能版から低消費電力版まで複数種類のものが用意されている。
【０００３】
【非特許文献１】International Technology Roadmap for Semiconductors 2006 Edition.
【非特許文献２】N. Oda et al.," Chip-level Performance Maximization using ASIS (Application-specific Interconnect Structure) Wiring Design Concept for 45 nm CMOS Devices", Int. Electron Devices Meeting 41.2 (2005) p.1045.
【非特許文献３】N. Oda et al., " Chip-level Performance Maximization using ASIS (Application-specific Interconnect Structure) Wiring Design Concept for 45 nm CMOS Generation", IEICE Trans. Electron, Vol. E90-C, No. 4 (2007) p. 848.
【非特許文献４】C. -H. Jan et al., "A 65nm Ultra Low Power Logic Platform Technology using Uni-axial Strained Silicon Transistors", Int. Electron Devices Meeting 3.4 (2005) p. 65.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の製品においては、配線は１種類しか用意されることがなかった。図５に、トランジスタ性能の指標として、各世代における飽和オン電流（Id,sat）を取り、非特許文献１を基にプロットしたグラフを記す。世代が進むにつれて高性能ＭＰＵ（Micro Processing Unit）と低消費電力ＬＳＩの性能の差は開いていく一方である。これに対して、配線は、これまでは1世代につき１種類の構造しか提示されてこなかった。
このような従来の半導体装置の配線設計では、高性能のＭＰＵの性能が最大になるように配線構造を決定した場合には低消費電力ＬＳＩでは消費電力が増加してしまったり、回路動作すら遅くなってしまうことが懸念される。また、反対に、低消費電力ＬＳＩにターゲットを合わせて配線構造を決定した場合には、高性能ＭＰＵのほうで十分な性能が出せなくなる懸念が生じる。つまり、設計を誤れば、トランジスタに関するパラメータと配線に関するパラメータがミスマッチを起こしてしまい、ＬＳＩチップ全体として満足な性能が得られない、という不具合が生じる。ここでいう性能とは、回路動作速度、消費電力、チップ・サイズ、信頼性を含むトータルな性能のことである。
この理由は、配線設計パラメータが各世代について１種類しか設定されていなかったからである。
【課題を解決するための手段】
【０００５】
本発明によれば、１つのＣＭＯＳ世代において、トランジスタ特性に関するパラメータと、前記トランジスタ特性に応じた配線特性に関するパラメータとを有するデバイス・パラメータのセットを複数設定し、前記複数のセットのなかから、設計対象となる半導体装置の要求特性に応じたセットを選択し、設計を行うことを特徴とする半導体装置の設計方法が提供される。
【０００６】
本発明の半導体装置の設計方法では、１つのＣＭＯＳ世代に対応するデバイス・パラメータとして、トランジスタ特性に関するパラメータと、これと対になる配線特性に関するパラメータをセットとして登録しておく。このデバイス・パラメータのセットを用いて回路設計を行うが、この配線特性に関するパラメータは、トランジスタ特性に関するパラメータと同様に、１つのＣＭＯＳ世代に対して複数用意する。このデバイス・パラメータのセットを用いて回路設計を行う。
このように、トランジスタ特性に応じた配線特性に関するパラメータを設定することで、要求特性に応じた性能を発揮する半導体装置を提供することができる。
また、トランジスタ特性と配線特性を１セットで設定しておくことにより、性能のミスマッチを防止し、かつ、半導体装置の要求性能に合った性能を実現することができる。
【発明の効果】
【０００７】
本発明によれば、要求特性に応じた性能を発揮する半導体装置を提供することができる半導体装置の設計方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
（第一実施形態）
図１は、第一実施形態の半導体装置の設計方法を示す、ある１つのＣＭＯＳ世代の設計フロー図である。この場合は４５ｎｍ世代を例として記載する。
本実施形態の半導体装置の設計方法は、１つのＣＭＯＳ世代において、トランジスタ特性に関するパラメータと、前記トランジスタ特性に応じた配線特性に関するパラメータとを有するデバイス・パラメータのセットを複数設定し、前記複数のセットのなかから、設計対象となる半導体装置の要求特性に応じたセットを選択し、設計を行うことを特徴とする半導体装置の設計方法である。
【０００９】
以下に設計方法を詳細に説明する。
プロセス・デザイン基準１と回路デザイン基準２、チップデザイン基準３を設定し、これをもとに設計基準４を設定する。プロセス・デザイン基準１、回路デザイン基準２、チップデザイン基準３、設計基準４、トランジスタ・パラメータ５、７（トランジスタ特性に関するパラメータ）、配線パラメータ６、８（配線特性に関するパラメータ）は、データとして記憶装置に格納されており、プログラムにより随時読み出し、書き込みが可能である。
設計基準４には、トランジスタ系、配線系、組み立て系の寸法に関する記述がなされている。
その後、その設計基準４に従い、第１の製品ターゲット（設計対象となる半導体装置）に対応したトランジスタ・パラメータ５（トランジスタ特性に関するパラメータ）と、これと対になる配線特性に関するパラメータ（配線パラメータ）６を設定する。また、第２の製品ターゲット（設計対象となる半導体装置）に対応したトランジスタ・パラメータ（トランジスタ特性に関するパラメータ）７と、これと対になる配線特性に関するパラメータ（配線パラメータ）８を設定する。この複数対のトランジスタ・パラメータと配線パラメータに基づき、第１の製品ターゲットに対応したマクロセル設計９、第２の製品ターゲットに対応したマクロセル設計１０を行う。これらの複数のマクロセル設計により完成したマクロセルを用いて、第１の製品群に対応したチップ設計１１、第２の製品群に対応したチップ設計１２を行う。一方で、プロセスフロー１３を作成し、この情報とチップ設計により出力されたマスク情報によって、ＬＳＩ製造１４を行う。ＬＳＩ製造１４での出力として、ＬＳＩ製品出荷を行う。
【００１０】
本実施形態においては、パラメータ・セットとして２つの場合を示したが、３つ以上のパラメータ・セットが存在する場合も存在することはいうまでもない。
また、トランジスタ特性と配線特性のパラメータ対の構成も、図２に示すように、1種類のトランジスタ・パラメータに対して配線パラメータが複数存在してもよいし、逆に、複数の配線パラメータのうちのある１種類の配線パラメータに対してトランジスタ・パラメータが複数存在してもよい。要は、トランジスタ・パラメータと配線パラメータがセットになって存在しており、配線パラメータが複数存在することが重要である。図２では、１つのＣＭＯＳ世代における、高性能ＭＰＵ（マイクロプロセッシング・ユニット）、高性能ロジックＬＳＩなどの製品用途には、ローカル配線層及びインターミディエイト配線層の配線膜厚を厚く設定し、低消費電力が必要とされるＬＳＩではこれらの配線層の配線膜厚を薄く設定している。そして、それらの中間に位置するミドル・レンジの製品用途において、いくつかの選択肢が存在する。ケースＡのように中間の膜厚の配線を用いてもよいし、ケースＢのように、薄膜配線を用いてもよい。また、ケースＢにおいて厚膜配線を用いてもよい。さらに、ケースＣのようにミドル・レンジの製品の中でさらにいくつかの製品ターゲットに分類して、それぞれに応じた配線膜厚を設定してもよい。
なお、図２において、トランジスタ・パラメータは、高性能トランジスタ（ＨＰ）、ミドル・レンジ（ＭＲ）、低消費電力（ＬＰ）のそれぞれに対応した、オン抵抗、閾値電圧、ゲート容量、ソース・ドレイン抵抗、接合容量、シリサイド電極抵抗を含んでいる。
トランジスタ・パラメータと配線パラメータの組合せが変わることにより、寸法的な設計基準は変わらないので、マクロセル等の描画のファイルは同じである。しかし、そのマクロセルの性能に相当するデバイス・パラメータが変わる。実際には描画ファイルを用いて回路レイアウトが行われ、デバイス・パラメータを用いて回路設計、性能評価、回路検証が行われる。
【００１１】
この第一実施形態では、デバイス・パラメータとして、第１の製品ターゲットと第２の製品ターゲットに対応した複数のトランジスタ特性と配線特性のパラメータ・セットが用意されているため、それぞれの製品ターゲットに適した遅延特性、消費電力特性を持たせることができる。特に、配線特性のパラメータが、１つのＣＭＯＳ世代において複数存在することが特徴である。
この実施例においては、１つのＣＭＯＳ世代における、高性能ＭＰＵ（マイクロプロセッシング・ユニット）、高性能ロジックＬＳＩなどの製品用途には、配線膜厚を厚く設定し、低消費電力が必要とされるＬＳＩでは配線膜厚を薄く設定している。このようにすることの効果を、図３に示す。図３は、配線負荷付き２入力NAND回路の回路遅延時間の配線膜厚依存性を、この回路を駆動しているトランジスタの特性をパラメータとしてプロットしたものである。ＣＭＯＳ世代は、45nm世代（配線ピッチは140nm）、配線長は１ｍｍについて示してある。このように、回路遅延時間においては、高性能ＭＰＵでは厚膜配線を、低消費電力ＬＳＩにおいては薄膜配線を使うことが適切であることがわかる。また、消費電力についても、このように配線膜厚に差をもたせることにより、配線容量が低減したことの効果として、約２０％のアクティブ・パワーの低減が達成できる。
ここで、この実施例における配線膜厚の変更及びコントロールは、最小設計ルールが同一の層同士で行われる。例えば、ローカル配線層同士やインターミディエイト配線層同士である。
【００１２】
また、ＬＳＩ設計で頻繁に必要なバック・アノテーションは、チップ設計段階（第１の製品群に対応したチップ設計１１、第２の製品群に対応したチップ設計１２）において行われる。そのフィードバック回数は、製品ターゲットに応じた適切なデバイス・パラメータが設定されるため、統一された配線パラメータを用いる場合よりも少なくなる、という効果も有する。
【００１３】
（第二実施形態）
本発明の第二実施形態を示す。図４は、本発明の第二実施形態を示す設計フローである。この実施例では、トランジスタ、配線の各デバイス・パラメータのみならず、設計基準も用途に応じて複数設定している点が第一実施形態と異なっている。図の記号を使って表現すると、設計基準１０４ａとトランジスタ・パラメータ１０５、配線パラメータ１０６が一組となって、ある製品ターゲットを実現する。また、設計基準１０４ｂとランジスタ・パラメータ１０７、配線パラメータ配線１０８が一組となって別の製品ターゲットを実現する。
なお、図４において、符号１０１はプロセスデザイン基準、１０２は、回路デザイン基準、１０３はチップデザイン基準を示す。また、符号１０９，１１０はマクロセル設計、１１１，１１２はチップ設計、１１３はプロセスフロー、１１４はＬＳＩ製造、１１５はＬＳＩ製品出荷を示している。
【００１４】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、ローカル配線層、中間配線層、セミグローバル配線層、グローバル配線層のそれぞれの層数構成が、同一トランジスタ・パラメータに対して複数種類存在しても構わない。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の設計方法の第一実施形態を説明するための設計フロー図である。
【図２】本発明の半導体装置の設計方法の第一実施形態のトランジスタ・パラメータと配線パラメータの組み合わせの例を示す図である。
【図３】配線膜厚と回路遅延時間との関係を示す図である。
【図４】本発明の第二実施形態にかかる設計フロー図である。
【図５】ＣＭＯＳ世代と、飽和オン電流との関係を示す図である。
【符号の説明】
【００１６】
１    プロセス・デザイン基準
２    回路デザイン基準
３    チップデザイン基準
４    設計基準
５    トランジスタ・パラメータ
６    配線パラメータ
７    トランジスタ・パラメータ
８    配線パラメータ
９    マクロセル設計
１０    マクロセル設計
１１    チップ設計
１２    チップ設計
１３    プロセスフロー
１４    ＬＳＩ製造
１５    ＬＳＩ製造出荷
１０４ａ    設計基準
１０４ｂ    設計基準
１０５    トランジスタ・パラメータ
１０６    配線パラメータ
１０７    トランジスタ・パラメータ
１０８    配線パラメータ
１０９    マクロセル設計
１１０    マクロセル設計
１１１    チップ設計
１１２    チップ設計
１１３    プロセスフロー
１１４    製造
１１５    ＬＳＩ製造出荷
Ａ    ケース
Ｂ    ケース
Ｃ    ケース
【図１】
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【図２】
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【図３】
2009010241.tif 000005
【図４】
2009010241.tif 000006
【図５】
2009010241.tif 000007