(57)【要約】【課題】チップサイズの制約に対して、適切に対応することができるメモリセル構造を有する半導体記憶装置及び液晶駆動装置を提供する。【解決手段】複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群ａ１，ａ２に分けられおり、各メモリセル群ａ１，ａ２の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群ａ１，ａ２から同時に１ビットずつデータを複数の出力線から出力する制御回路を有し、各メモリセル群ａ１（ａ２）は、同数のメモリセルを有する３つのサブメモリセル群Ａ０〜Ａ２（Ｂ０〜Ｂ２）からなり、これらのうち一つのサブメモリセル群Ａ２（Ｂ２）が他の２つのサブメモリセル群Ａ０，Ａ１（Ｂ０，Ｂ１）と隣接する別の列に配置され、一つのサブメモリセル群Ａ２（Ｂ２）を他の一つのサブメモリセル群Ａ０（Ｂ１）と同一のワード線に接続する。【選択図】図７
2009076182.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群に分けられおり、各メモリセル群の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群から同時に１ビットずつデータを複数の出力線から出力する制御回路を有する半導体記憶装置において、
前記メモリセル群は、同数のメモリセルを有する３つのサブメモリセル群からなり、これらのうち一つが他の２つと隣接する別の列に配置され、前記一つのサブメモリセル群を他のサブメモリセル群の一つと同一のワード線に接続したことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル群の各サブメモリセル群の複数のメモリセルの入出力を各サブ出力線に接続し、前記メモリセル群のすべての前記サブ出力線をそれぞれスイッチを介してセンスアンプに接続し、このセンスアンプの出力を前記出力線に接続したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
１フレームの画像データを記憶するフレームメモリと、このフレームメモリから出力されるデジタル信号をアナログ信号に変換する複数のＤＡＣセルとを有し、前記複数のＤＡＣセルからアナログ信号を出力して液晶パネルを駆動する液晶駆動装置において、
前記フレームメモリは、
複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群に分けられおり、各メモリセル群の一のメモリセルを複数のワード線のうちの一つで同時に選択して各メモリセル群から同時に１ビットずつデータを複数の出力線から出力する制御回路を有し、
前記メモリセル群は、同数のメモリセルを有する３つのサブメモリセル群からなり、これらのうち一つが他の２つと隣接する別の列に配置され、前記一つのサブメモリセル群を他のサブメモリセル群の一つと同一のワード線に接続したことを特徴とする液晶駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び液晶駆動装置に関し、特に、半導体記憶装置及び液晶駆動装置のメモリセル配列構造に関するものである。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）などの半導体記憶装置は様々な用途で使用されており、例えば、液晶表示システムにおいては、液晶パネル（ＬＣＤ）を駆動するための液晶駆動装置に用いられている。
【０００３】
液晶駆動装置は、１フレーム分の画像データを記憶する機能を持つフレームメモリを内蔵しており、このフレームメモリから出力されるデジタル信号を複数のＤＡＣセルによってアナログ信号に変換して液晶パネルへ出力する。ＤＡＣセルとして、液晶パネルの水平方向の画素数Ｈと同数のＤＡＣセルが設けられ、各ＤＡＣセルは１画素の分解能Ｄに応じたビット数（ＲＧＢの３原色の各色についてそれぞれＤ／３ビット）のデジタル信号をアナログ信号に変換する。
【０００４】
ここで、フレームメモリの具体的構成について説明する。図１４は従来のフレームメモリの概略構成を示す図である。
【０００５】
この図に示すように、フレームメモリ１００は、メモリセルアレイ１０１、ＬＣＤリード回路１０２、ラインデータ記憶バッファ１０３、ＲＧＢセレクト回路１０４、動作制御回路１０５などから構成される。
【０００６】
メモリセルアレイ１０１は、液晶パネルの１フレーム分の画像データを記憶することができるように、液晶パネルにおける１画素の分解能Ｄと水平方向の画素数Ｈと垂直方向の画素数Ｖの積、すなわちＤ×Ｈ×Ｖ個のメモリセルを有しており、これらのメモリセルを格子状に配列している。なお、ここでは、一例として、分解能Ｄを２４、水平方向画素数Ｈを２４０、垂直方向画素数Ｖを３２０として説明するものとする。
【０００７】
このように構成されるフレームメモリ１００について、液晶パネルへ画像を表示する際の動作を説明する。
【０００８】
まず、動作制御回路１０５による第１の制御命令により、メモリセルアレイ１０１からＬＣＤリード回路１０２を通して水平方向１ライン分、すなわち１画素の分解能Ｄ×水平方向の画素数Ｈの積であるＤ×Ｈビットのデータを同時にラインデータ記憶バッファ１０３に格納する第１のリード動作を行う。ここでは、２４×２４０ビットのデータを同時にラインデータ記憶バッファ１０３に格納する第１のリード動作を行うことになる。
【０００９】
次に、動作制御回路１０５による第２の制御命令により、ＲＧＢセレクト回路１０４を通して１画素のデータ数２４ビットの３分の１の画素データ（８ビット）を選択し、水平方向１ライン分の３分の１のデータを上述したＤＡＣセルに出力する第２のリード動作を行う。
【００１０】
これらの第１リード動作および第２のリード動作は、それぞれ消費電力を低減するために、１画素に１回動作するのではなく、水平方向１ライン分のデータを同時に処理するように行われる。そして、この水平ラインの処理を垂直ラインの数Ｖだけ繰り返すことによって、液晶パネルの１フレーム分の画素データがＤＡＣセルを介して液晶パネルへ出力されることになる。
【００１１】
ここで、このメモリセルアレイ１０１が、１カラム（列）から１ビットのデータを読み出す、所謂１カラム方式のメモリセルアレイであるとすると、その物理的配列は、図１５に示すような配列となる。すなわち、メモリセルアレイ１０１が１カラム方式のメモリセルアレイ１０１ａであるとき、その水平方向の物理的配列数（物理カラム数）は、２４×２４０（画素の分解能Ｄと水平方向の画素数Ｈの積）であり、第1のリード動作によって物理カラム数２４×２４０の各カラムから１個のデータがそれぞれ同時に読み出されて、２４×２４０個のデータが同時に読み出されることになる。そして、この処理を垂直ラインの数３２０だけ繰り返す。
【００１２】
また、このメモリセルアレイ１０１が、２カラム（列）から１ビットのデータを読み出す、所謂２カラム方式のメモリセルアレイであるとすると（特許文献１参照）、その物理的配列は、図１６に示すような配列となる。すなわち、メモリセルアレイ１０１が２カラム方式のメモリセルアレイ１０１ｂであるとき、その物理カラム数は、２×２４×２４０（画素の分解能Ｄと水平方向の画素数Ｈの積の２倍）となり、第1のリード動作によって物理カラム数２×２４×２４０のうちその半分の各カラムで１個のデータがそれぞれ同時に読み出されて、２４×２４０個のデータが同時に読み出されることになる。その後、物理カラム数２×２４×２４０のうちの残りの半分の２４×２４０個のデータが同時に読み出される。そして、この処理を垂直ラインの数１６０だけ繰り返す。
【００１３】
このように、従来のメモリアレイにおいては、複数のメモリセルが格子状に配置され、これらのメモリセルが所定数３２０（液晶パネルの垂直方向の画素数Ｖ）のメモリセルからなるメモリセル群（上記１カラム方式では１カラムからなるメモリセル、上記２カラム方式では２カラムからなるメモリセル）に分けられおり、各メモリセル群の一のメモリセルを同時に選択して各メモリセル群から同時に１ビットずつデータを出力するようにしており、物理カラム数を２倍または２分の１単位で変更することができる。
【００１４】
従って、所定の記憶容量のメモリセル配列の縦横サイズは、これらのカラム方式を変更することによって、２倍または２分の１単位で変更することができる。
【特許文献１】特開平１−３０７０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、半導体記憶装置や液晶駆動装置においてメモリセルアレイ（メモリマクロ）が占める面積が大きいとき、メモリセルアレイの縦横サイズはそのチップの縦横サイズに与える影響は大きくなり、概算して２倍または２分の１単位でしか変更できないようなことがある。
【００１６】
このとき、半導体記憶装置や液晶駆動装置において要求される仕様に、そのチップの縦サイズまたは横サイズの具体的制約があるようなときには、レイアウト工程においてメモリセルアレイの配置の収まりが悪く要求サイズを満たせない、または無駄な空間が発生する問題があった。
【００１７】
例えば、フレームメモリがＳＲＡＭで、１ビットのメモリセルサイズが横２μｍで縦３μｍ、画素サイズが横２４０で縦３２０（ＱＶＧＡ規格）、１画素の分解能が２４ビットの場合に、１カラム方式のメモリセルアレイは、横１１．５２ｍｍで縦０．９６ｍｍとなり、２カラム方式のメモリセルアレイは、横２３．０４ｍｍで縦０．４８ｍｍとなる。
【００１８】
このときに、半導体記憶装置や液晶駆動装置のチップに求められるチップ形状が長辺２０ｍｍ、短辺１ｍｍ程度の長方形であるとすると、１カラム方式のメモリセルアレイでは、チップの長辺サイズを超えてしまうことになり、２カラム方式のメモリセルアレイでは、短辺サイズの大部分を占有し他のブロックが収まらない。
【００１９】
このように、従来のメモリセルの配列構造では、チップのサイズの制約に対して、適切に対応できない場合がある。
【００２０】
本発明は、かかる課題を解決するためになされたものであり、チップサイズの制約に対して、適切に対応することができるメモリセル構造を有する半導体記憶装置及び液晶駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、請求項１に記載の発明では、複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群に分けられおり、各メモリセル群の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群から同時に１ビットずつデータを複数の出力線から出力する制御回路を有する半導体記憶装置において、前記メモリセル群は、同数のメモリセルを有する３つのサブメモリセル群からなり、これらのうち一つが他の２つと隣接する別の列に配置され、前記一つのサブメモリセル群を他のサブメモリセル群の一つと同一のワード線に接続したことを特徴とする。
【００２２】
また、請求項２に記載の発明は、請求項１に記載の半導体記憶装置において、前記メモリセル群の各サブメモリセル群の複数のメモリセルの入出力ノードを各サブ出力線に接続し、前記メモリセル群のすべての前記サブ出力線をそれぞれスイッチを介してセンスアンプに接続し、このセンスアンプの出力を前記出力線に接続したことを特徴とする。
【００２３】
また、請求項３に記載の発明は、１フレームの画像データを記憶するフレームメモリと、このフレームメモリから出力されるデジタル信号をアナログ信号に変換する複数のＤＡＣセルとを有し、前記複数のＤＡＣセルからアナログ信号を出力して液晶パネルを駆動する液晶駆動装置において、前記フレームメモリは、複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群に分けられおり、各メモリセル群の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群から同時に１ビットずつデータを複数の出力線から出力する制御回路を有し、前記メモリセル群は、同数のメモリセルを有する３つのサブメモリセル群からなり、これらのうち一つが他の２つと隣接する別の列に配置され、前記一つのサブメモリセル群を他のサブメモリセル群の一つと同一のワード線に接続したことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群に分けられおり、各メモリセル群の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群から同時に１ビットずつデータを複数の出力線から出力する制御回路を有し、前記メモリセル群は、同数のメモリセルを有する３つのサブメモリセル群からなり、これらのうち一つが他の２つと隣接する別の列に配置され、前記一つのサブメモリセル群を他のサブメモリセル群の一つと同一のワード線に接続したので、半導体記憶装置や液晶駆動装置において、これらのチップの面積に対しメモリセルアレイが占める面積比が大きい場合、またはチップの縦横サイズに具体的制約がある場合に有効となる。
【発明を実施するための最良の形態】
【００２５】
本発明に係る一実施形態のメモリセルの配列構造を有する半導体記憶装置及び液晶駆動装置は、複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群に分けられおり、各メモリセル群の一のメモリセルを複数のワード線のうちの一つ以上のワード線を用いて同時に選択して各メモリセル群から同時に１ビットずつデータを複数の出力線から出力する制御回路を有している。
【００２６】
しかも、これらのメモリセル群は、同数のメモリセルを有する３つのサブメモリセル群からなり、これらのうち一つが他の２つと隣接する別の列に配置され、前記一つのサブメモリセル群を他のサブメモリセル群の一つと同一のワード線に接続している。
【００２７】
従って、半導体記憶装置や液晶駆動装置において、メモリセルアレイが占める面積比が大きい場合、またはそのチップの縦横サイズに具体的制約がある場合に有効となる。特に、１カラム方式では、チップの長辺サイズを超えてしまうことになり、２カラム方式のメモリセルアレイでは、短辺サイズの大部分を占領し他のブロックが収まらないときに有効となる。
【００２８】
その結果、記憶容量を変えること無く、メモリセルアレイの形状（アスペクト比、縦横サイズ）の選択肢を増やし、そのチップのレイアウト効率を上げることができる。特にチップ面積に対しメモリセルアレイが占める面積比が大きい場合、またはそのチップの縦横サイズに具体的制約がある場合に効果的である。
【００２９】
また、各メモリセル群の各サブメモリセル群の複数のメモリセルの入出力を各サブ出力線に接続し、各メモリセル群のすべてのサブ出力線をそれぞれスイッチを介してセンスアンプに接続し、このセンスアンプの出力を出力線に接続している。
【００３０】
従って、１カラム方式に比べ、カラム数（列）が増えるが、センスアンプを増加させることないことから、チップ面積の増大を抑制することができる。
【００３１】
以下、本実施形態におけるメモリ構造を備えた液晶駆動装置の具体的構成の一例について具体的に説明する。半導体記憶装置も同様に後述するメモリセルアレイ３０のメモリ配列構造を採用することができるが、ここでは液晶駆動装置を例にとり説明することとする。図１は液晶表示システムの概略構成図、図２は液晶駆動装置の概略構成図である。
【００３２】
本実施形態における液晶表示システムは、図１に示すように、液晶パネル１０と、ドライバチップである液晶駆動装置１１と、タイミングコントローラ１２とを有している。液晶駆動装置１１は液晶パネル１０へ画像情報を入力し、タイミングコントローラ１２は液晶パネル１０の垂直方向の表示タイミングを制御する。これにより、液晶パネル１０において、入力される画像情報に基づいた画像が表示される。液晶パネル１０は、一例として、水平方向の画素数Ｈが２４０、垂直方向の画素数Ｖが３２０であるものとして説明する。
【００３３】
この液晶駆動装置１１は、図２に示すように、液晶パネル１０の１フレーム分の画像データを記憶する機能を持つフレームメモリ２０、このフレームメモリ２０から出力されるデジタル信号をアナログ信号に変換する複数のＤＡＣセル２１、このように変換されたアナログ信号を出力する複数の出力Ｉ／Ｏセル２２、論理回路２３などから構成される。ＤＡＣセル２１及び出力Ｉ／Ｏセル２２は、それぞれ液晶パネル１０の垂直方向１ラインに対応して１個ずつ設けられており、それぞれ水平方向の画素数と同数の２４０個のセルが設けられる。
【００３４】
ここで、フレームメモリ２０の具体的構成について説明する。図３はフレームメモリ２０の概略構成を示す図である。
【００３５】
フレームメモリ２０は、複数のメモリセルを有するメモリセルアレイ３０、このメモリセルアレイ３０から出力される画素データを取り出すＬＣＤリード回路３１、このＬＣＤリード回路３１から出力される画素データを一時的に蓄積するラインデータ記憶バッファ３２、このラインデータ記憶バッファ３２に蓄積される各画素データ（２４ビット）のうち３原色の各色ごとの画素データ（８ビット）を選択するＲＧＢセレクト回路３３、これらの回路３０〜３３を制御する制御回路３４を備えて構成される。制御回路３４は、リード信号やライト信号などを出力するＣＰＵリード／ライト回路３５、メモリセルアレイ３０の垂直方向（カラム）を選択するためのカラム選択信号を生成するセレクト回路３６、メモリセルアレイ３０の水平ライン（行）を選択するための信号を生成するロウデコーダ３７、フレームメモリ２０全体を制御する動作制御回路３８などから構成される。
【００３６】
このように構成されるフレームメモリ２０において、液晶パネル１０へ画像を表示する際の動作を説明する。
【００３７】
まず、制御回路３４による第１の制御命令により、メモリセルアレイ３０からＬＣＤリード回路３１を通して水平方向１ライン分、すなわち１画素の分解能Ｄ×水平方向の画素数Ｈの積であるＤ×Ｈビットのデータを同時にラインデータ記憶バッファ３２に格納する第１のリード動作を行う。ここでは、２４×２４０ビットのデータを同時にラインデータ記憶バッファ３２に格納する第１のリード動作を行う。
【００３８】
次に、制御回路３４による第２の制御命令によりＲＧＢセレクト回路３３を通して１画素のデータ数Ｈ、２４ビットの３分の１の画素データ（８ビット）を選択し、水平方向１ライン分の３分の１のデータを上述したＤＡＣセル２１に出力する第２のリード動作を行う。
【００３９】
これらの第１リード動作および第２のリード動作は、それぞれ消費電力を低減するために、１画素に１回動作するのではなく、後述のように水平方向１ライン分のデータを同時に処理するように行われる。
【００４０】
次に、本実施形態におけるメモリアレイのメモリセル配列について図面を参照して具体的に説明する。図４及び図５は従来のメモリセルアレイにおけるメモリセル配列の説明図、図６は本実施形態におけるメモリセルアレイにおけるメモリセル配列の説明図である。
【００４１】
メモリセルアレイ３０は、１フレームの画像データを記憶するために１画素の分解能Ｄと水平方向画素数Ｈと垂直方向画素数Ｖの積、すなわちＤ×Ｈ×Ｖ個のメモリセルを有しており、これらを格子状に配列している。
【００４２】
このメモリセルアレイ３０は、所定数（３２０個）のメモリセルからなるメモリセル群（ａ１，ａ２，・・・，ａ５７６０）に分けられおり、動作制御回路３８によって各メモリセル群の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群から同時に１ビットずつデータを出力する。この動作を３２０回繰り返すことによって、Ｄ×Ｈ×Ｖ個のメモリセルに記憶されるデータを複数のＤＡＣセル２１へ出力する。
【００４３】
従来のメモリセルアレイは、例えば、上述したように図１５に示す１カラム方式のメモリセルアレイ１０１ａでは、所定数（３２０個）のメモリセルからなるメモリセル群ａ１，ａ２，・・・，ａ５７６０が１カラム毎に配列される。各カラムのメモリセルには、図４に示すように、ワードアドレス値が「０」から「３１９」までのデータが格納されており、ワードアドレス値が「０」又は「３１９」のデータから順番に読み出される。
【００４４】
また、上述したように図１６に示す２カラム方式のメモリセルアレイ１０１ｂでは、所定数（３２０個）のメモリセルからなる各メモリセル群ａ１，ａ２，・・・，ａ５７６０が２カラムに亘って配列される。各２カラムのメモリセルには、図５に示すように、ワードアドレス値が偶数の「０」から「３１８」までのデータが順に第１カラムｃ１に格納され、ワードアドレス値が奇数の「１」から「３１９」までのまでのデータが順に第２カラムｃ２に格納され、第１カラムｃ１と第２カラムｃ２とが交互に選択されて、ワードアドレス値が「０」又は「３１９」のデータから順番に読み出される
【００４５】
しかし、上述の課題の欄で説明したように、このフレームメモリ２０がＳＲＡＭで、１ビットのメモリセルサイズが横２μｍで縦３μｍ、画素サイズが横２４０で縦３２０（ＱＶＧＡ規格）、１画素の分解能が２４ビットの場合に、液晶駆動装置１１の半導体チップに求められるチップ形状が長辺２０ｍｍ、短辺１ｍｍ程度の長方形であるとすると、１カラム方式のメモリセルアレイでは、チップの長辺サイズを超えてしまうことになり、２カラム方式のメモリセルアレイでは、短辺サイズの大部分を占有し他のブロックが収まらない。
【００４６】
そこで、本実施形態におけるメモリセルアレイ３０では、３／２カラム（列）から各メモリセル群ａ１，ａ２，・・・，ａ５７６０のデータを読み出すことによって、１カラムと２カラムのメモリアレイの縦横サイズの中間の縦横サイズを実現し、上記課題を解決するようにしている。
【００４７】
すなわち、メモリセルアレイ３０は、図６に示すように、その物理カラム数を、３／２×２４×２４０（画素の分解能Ｄと水平方向の画素数Ｈの積の１．５倍）としている。これにより、メモリセルアレイ３０は、横１７．２８ｍｍで縦０．６４８ｍｍ程度となり、チップ形状が長辺２０ｍｍ、短辺１ｍｍ程度の長方形であっても、対応することができる。
【００４８】
ここで、メモリセルアレイ３０における各メモリセル群ａ１，ａ２，・・・，ａ５７６０の配置について、図７及び図８を参照して具体的に説明する。図７及び図８は、本実施形態におけるメモリセルアレイ３０のメモリ配列を説明するための図である。ここでは、互いに隣接するメモリセル群の対である第１及び第２メモリセル群ａ１，ａ２についてのみ説明するが、他のメモリセル群ａ３〜ａ５７６０についても、互いに隣接するメモリセル群の対で同様の構成をとる。なお、図８においては、各メモリセルに枠内にワードアドレス値を表示しており、また、各ロウに対応する２１６本のワード線信号ＷＬ２１５〜ＷＬ０を示している。
【００４９】
図７に示すように、３２０個のメモリセルを有する第１メモリセル群ａ１が、それぞれ同数（１２０個）のメモリセルを有する３つのサブメモリセル群Ａ０〜Ａ２に分けられ、同様に、第２メモリセル群ａ２もそれぞれ同数（１２０個）のメモリセルを有する３つのサブメモリセル群Ｂ０〜Ｂ２に分けられて、２つのメモリセル群ａ１，ａ２における複数のメモリセルが３カラム（列）に配置される。
【００５０】
このように、互いに隣接するメモリセル群の対であるメモリセル群ａ１，ａ２の各メモリセル群ａ１（ａ２）は、同数のメモリセルを有する３つのサブメモリセル群Ａ０〜Ａ２（Ｂ０〜Ｂ２）を有しており、これらのサブメモリセル群うち一つのサブメモリセル群Ａ２（Ｂ２）が他の２つのサブメモリセル群Ａ０，Ａ１（Ｂ０,Ｂ１）と隣接する別の列に配置されるようにしている。また、図７に示すように、カラム方向に隣接するサブメモリ群間（例えば、サブメモリ群Ａ０とＡ１の間）には、リード／ライト制御ブロック５０が配置される。なお、サブメモリ群Ａ０，Ｂ０などを含むブロックを第１メモリマット５１とし、サブメモリ群Ａ１，Ｂ１などを含むブロックを第２メモリマット５２とする。
【００５１】
また、図８に示すように、メモリセル群ａ１は、ワードアドレス値が「０」から「２１５」までのデータが順に第１カラムｃ１に格納され、ワードアドレス値が「２１６」から「３２３」までのデータが順に第２カラムｃ２に格納され、第１カラムｃ１から第２カラムｃ２にかけてワードアドレス値が「０」又は「３２３」のデータから順に読み出される。同様に、第２メモリセル群ａ２は、ワードアドレス値が「０」から「２１５」までのデータが順に第３カラムｃ３に格納され、ワードアドレス値が「２１６」から「３２３」までのデータが順に第２カラムｃ２に格納され、第３カラムｃ３から第２カラムｃ２にかけてワードアドレス値が「０」又は「３２３」のデータから順に読み出される。
【００５２】
なお、液晶パネル１０の垂直方向の画素数Ｖは３２０であるため、この数は３で割り切れない。そこで、本実施形態においては、各メモリセル群ａ１，ａ２のメモリセルの数を３の倍数である３２４としている。なお、各メモリセル群ａの３２４個のメモリセルうち使用するメモリセルは３２０個であり、どのメモリセルを使用するかは適宜選択して決定されるものであるが、例えば、図８中に記載の番号「３２０〜３２３」のメモリセルを不使用とすることができる。
【００５３】
このように配列されるメモリセルアレイ３０からデータ読み出すための具体的構成について図面を参照して具体的に説明する。図９は本実施形態におけるメモリセルアレイからデータを読み書きする動作を説明するための図、図１０はロウデコーダの回路図を示す。
【００５４】
図９に示すように、メモリセルアレイ３０のリード／ライト制御ブロック５０には、メモリセルへ書き込まれる入力データ、ビット線へのプリチャージを行うためのプリチャージ信号、メモリセルへ書き込む制御を行うためのライト信号、メモリセルからデータを読み込む制御を行うためのリード信号、カラムを選択するためのカラム選択信号ＣＳ０〜ＣＳ２，ＣＳ０Ｘ〜ＣＳ２Ｘがそれぞれ入力されて、メモリセルへのデータの読み書きが行われる。
【００５５】
ロウデコーダ３７は、入力されるワードアドレス信号に基づいて、ワード信号ＷＬ０〜ＷＬ２１５を生成して、第１メモリマット５１及び第２メモリマット５２へ出力する。また、カラムデコーダ４０は、入力されるワードアドレス信号に基づいて、カラム選択信号ＣＳ０〜ＣＳ２，ＣＳ０Ｘ〜ＣＳ２Ｘを生成する。なお、このロウデコーダ３７及びカラムデコーダ４０は、制御回路３４（図３）が有する回路である。また、ここでは、一例として入出力データ幅が２ビット（すなわち、メモリセル群がａ１，ａ２の２つ）、ワードサイズが３２４のメモリセルアレイ３０について説明する。
【００５６】
図８は、上述したように、リード／ライト制御ブロック５０と各メモリマット５１，５２との物理配置を示しており、このメモリセル構造では、
（１）ワードアドレス値＝０〜１０７に対応するメモリセルは第１メモリマット５１の１つのロウに存在する。換言すれば、第１及び第２メモリセル群ａ１，ａ２は共に、ワードアドレス値が０〜１０７の各メモリセルが、第１メモリマット５１において同一のワード線信号ＷＬ０〜ＷＬ１０７で選択されるように配置されている。
（２）ワードアドレス値＝１０８〜２１５に対応するメモリセルは第２メモリマット５２の１つのロウに存在する。換言すれば、第１及び第２メモリセル群ａ１，ａ２は共に、ワードアドレス値が１０８〜２１５の各メモリセルが、第２メモリマット５２において同一のワード線信号で選択されるように配置されている。
（３）ワードアドレス値＝２１６〜３２３に対応するメモリセルは第１メモリマット５１の１つのロウと第２メモリマット５２の１つのロウに存在する。換言すれば、第１メモリセル群ａ１と第２メモリセル群ａ２における、ワードアドレス値が２１６〜３２３のメモリセルが、第１メモリマット５１及び第２メモリマット５２において異なるワード線信号で選択されるように配置されている。
【００５７】
ここで、入力されるワードアドレス信号に応じてワード線信号を生成するロウデコーダ回路の構成について説明する。図１０はロウデコーダ３７の構成図であり、図１１は図１０におけるロウデコーダ３７が有するロウプリデコーダ４２の構成図である。
【００５８】
図１０に示すように、ワードアドレス信号をデコードするロウプリデコーダ４２と、このロウプリデコーダ４２によってデコードされた信号をさらにデコードするデコーダ４３とを有しており、ロウデコーダ３７は９本のワードアドレス信号ＹＡ８〜ＹＡ０を入力としてワードサイズ（Ｎ＝３２４）に３分の２を乗じた数である２１６本のワード線信号ＷＬ２１５〜ＷＬ０を出力する。
【００５９】
ロウプリデコーダ４２は、図１１に示すように、ワードアドレス信号ＹＡ８〜ＹＡ０をそれぞれ反転するインバータと、ワードアドレス信号ＹＡ８〜ＹＡ０及びその反転信号のうち、異なる４つの信号の排他的論理積をとる複数の論理回路を有しており、デコード信号Ｌ０〜Ｌ１５，Ｈ０〜Ｈ２０として出力する。
【００６０】
このロウデコーダ３７は、ワードアドレス値＝０〜２１５のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、1本のワードラインを選択する。例えば、ワードアドレス値＝２１５のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、ワード線信号ＷＬ２１５をアクティブ状態（Ｈレベルの信号を出力）にする。
【００６１】
また、ロウデコーダ３７は、ワードアドレス値＝２１６〜３２３のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、第１メモリマット５１と第２メモリマット５２とでそれぞれ各１本（合計２本）のワードラインを同時に選択する。例えば、ワードアドレス値＝２１６のワードアドレス信号が入力されたとき、ロウデコーダ３７は、ワード線信号ＷＬ０とワード線信号ＷＬ１０８の２本をアクティブ状態（Ｈレベルの信号を出力）にする。
【００６２】
次に、入力されるワードアドレス信号ＹＡ８〜ＹＡ０に応じてカラム選択信号を生成するカラムデコーダ４０の構成について説明する。図１２はカラムデコーダ４０の構成図である。
【００６３】
この図に示すように、カラムデコーダ４０は、論理積回路７０〜７３、排他的論理和回路７４，７５，７７、排他的論理積回路７８、インバータ回路７６，７９，８０から構成されており、ワードアドレス信号ＹＡ８〜ＹＡ２を入力信号としてワードサイズＮ（＝３２４）の３分の１および３分の２をそれぞれ境とするカラム選択信号ＣＳ２〜ＣＳ０を出力する。すなわち、ワードアドレス値＝０〜１０７のワードアドレス信号ＹＡ８〜ＹＡ２が入力されたとき、ＣＳ０がアクティブ（Ｈレベルの信号）となり、ワードアドレス値＝１０８〜２１５のワードアドレス信号ＹＡ８〜ＹＡ２が入力されたとき、ＣＳ１がアクティブ（Ｈレベルの信号）となり、ワードアドレス値＝２１６〜３２３のワードアドレス信号ＹＡ８〜ＹＡ２が入力されたとき、ＣＳ２がアクティブ（Ｈレベルの信号）となる。また、ＣＳ２〜ＣＳ０の論理反転値を有するカラム選択信号ＣＳ２Ｘ〜ＣＳ０Ｘも出力する。
【００６４】
図１３は、入出力２ビット分のリード／ライト制御ブロック５０の回路図を示している。このリード／ライト制御ブロック５０は、データの入出力のために、入力されるプリチャージ信号に基づいて、各サブメモリセル群Ａ０〜Ａ２，Ｂ０〜Ｂ２の複数のメモリセルに接続される各ビット線対ＢＬ０とＸＢＬ０〜ＢＬ５とＸＢＬ５をプリチャージするプリチャージ回路８０〜８５と、各メモリセル群ａ１，ａ２のメモリセルにデータの入出力を行うための第１センスアンプ９８及び第２センスアンプ９９と、カラム選択信号ＣＳ０〜ＣＳ２，ＣＳ０Ｘ〜ＣＳ２Ｘによって制御され、第１センスアンプ９８とビット線ＢＬ０〜ＢＬ２との間、第２センスアンプ９９とビット線ＢＬ３〜ＢＬ５との間をそれぞれ導通状態又は非導通状態にするスイッチ９１〜９５とを有するカラムセレクタ９０を備えている。なお、スイッチ９１〜９５は、図に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが互いにソース−ドレインを接続して構成され、カラム選択信号ＣＳ０〜ＣＳ２，ＣＳ０Ｘ〜ＣＳ２Ｘが入力されて、制御される。
【００６５】
従って、上述のように例えば、ワードアドレス値＝２１６〜３２３のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、カラム選択信号ＣＳ２、ＣＳ２Ｘがアクティブ状態となり、カラムセレクタ９０によって、第１センスアンプ９８とビット線ＢＬ２とが導通状態とされ、第２センスアンプ９９とビット線ＢＬ５と導通状態とされる。一方、ワードアドレス値＝２１６〜３２３のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、ロウデコーダ３７によって、ワード線信号ＷＬ０〜ＷＬ１０７のうちの一つがアクティブ状態となり、ワード線信号ＷＬ１０８〜ＷＬ２１５のうち一つがアクティブ状態となる。その結果、各メモリセル群ａ１，ａ２の第３サブメモリセル群Ａ２，Ｂ２から各１つのメモリセルが選択されて、そのデータが出力されることになる。
【００６６】
また、ワードアドレス値＝０〜１０７のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、カラム選択信号ＣＳ０、ＣＳ０Ｘがアクティブ状態となり、カラムデコーダ４０によって、第１センスアンプ９８とビット線ＢＬ０とが導通状態とされ、第２センスアンプ９９とビット線ＢＬ３と導通状態とされる。一方、ワードアドレス値＝０〜１０７のワードアドレス信号ＹＡ８〜ＹＡ０が入力されたとき、ロウデコーダ３７によって、ワード線信号ＷＬ０〜ＷＬ１０７のうちの一つがアクティブ状態となる。その結果、各メモリセル群ａ１，ａ２の第１サブメモリセル群Ａ０，Ｂ０から各１つのメモリセルが選択されて、そのデータが出力されることになる。
【００６７】
このように、メモリセル群ａ１，ａ２の各サブメモリセル群の複数のメモリセルの入出力を各サブ出力線であるビット線ＢＬ０〜ＢＬ５に接続し、各メモリセル群ａ１（ａ２）のすべてのビット線ＢＬ０〜ＢＬ２（ＢＬ３〜ＢＬ５）をそれぞれスイッチを介してセンスアンプ９８（９９）に接続し、このセンスアンプの出力を出力線Ｏｕｔ１（Ｏｕｔ２）に接続するようにしており、１カラム方式に比べ、列を増やした場合であっても、センスアンプを増加させることないことから、チップ面積の増大を抑制することができる。
【００６８】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態における液晶表示システムの概略構成図である。
【図２】図１の液晶駆動装置の概略構成図である。
【図３】図２のフレームメモリの概略構成を示す図である。
【図４】従来のメモリセルアレイにおけるメモリセル配列の説明図である。
【図５】従来のメモリセルアレイにおけるメモリセル配列の説明図である。
【図６】本実施形態におけるメモリセルアレイにおけるメモリセル配列の説明図である。
【図７】本実施形態におけるメモリセルアレイにおけるメモリセル配列の説明図である。
【図８】本実施形態におけるメモリセルアレイにおけるメモリセル配列の説明図である。
【図９】本実施形態におけるメモリセルアレイからデータを読み書きする動作の説明図である。
【図１０】本実施形態におけるロウデコーダの回路図である。
【図１１】本実施形態におけるロウプリデコーダの回路図である。
【図１２】本実施形態におけるカラムデコーダの回路図である。
【図１３】本実施形態における入出力ビット分のリード／ライト制御ブロックの回路図である。
【図１４】従来のフレームメモリの概略構成を示す図である。
【図１５】従来の１カラム方式のメモリセルアレイの配置の説明図である。
【図１６】従来の２カラム方式のメモリセルアレイの配置の説明図である。
【符号の説明】
【００７０】
１  液晶表示システム
１０  液晶パネル
１１  液晶駆動装置
１２  タイミングコントローラ
２０  フレームメモリ
２１  ＤＡＣセル
２２  Ｉ／Ｏセル
３０  メモリセルアレイ
３１  ＬＣＤリード回路
３２  ラインデータ記憶バッファ
３３  ＲＧＢセレクト回路
３４  制御回路
３７  ロウデコーダ
４０  カラムデコーダ
４２  ロウプリデコーダ
４３  デコーダ
５０  リード／ライト制御ブロック
５１  第１メモリマット
５２  第２メモリマット
９１〜９３  スイッチ
９８，９９  センスアンプ
Ａ０〜Ａ２，Ｂ０〜Ｂ２  サブメモリセル群
ａ１〜ａ５７６０  メモリセル群
ＢＬ０〜ＢＬ５  ビット線
Ｏｕｔ１，Ｏｕｔ２  出力線
ＹＡ０〜ＹＡ８  ワードアドレス信号
ＷＬ０〜ＷＬ２１５  ワード線信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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