(57)【要約】【課題】  良好な受信特性を得るのに十分な信号レベルが増幅回路に入力された場合、増幅回路をバイパスして低消費電力化を図る。【解決手段】  受信装置７０には、バイパス機能付き増幅部１、検波回路２、フィルタ３、検波回路４、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部６、及び制御信号生成部７が設けられる。バイパス機能付き増幅部１には、増幅回路ＡＭＰ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１が設けられる。受信装置７０では、歪みが発生するほどの過大な入力信号がバイパス機能付き増幅部１に入力された場合に増幅回路ＡＭＰ１をバイパスし、良好な受信特性を得るのに十分な信号レベルで、且つ歪みを発生させない程度の信号レベルである入力信号がバイパス機能付き増幅部１に入力された場合に増幅回路ＡＭＰ１をバイパスするように動作する。【選択図】  図１
2009260831.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力され、増幅された信号を出力信号として出力する増幅回路と、
前記増幅回路の入力側と出力側の間に設けられ、前記増幅回路を介さずに前記入力信号を出力信号として出力する第１の切替手段と、
高電位側電源と前記増幅回路の間に設けられ、前記増幅回路への前記高電位側電源の供給を制御する第２の切替手段と、
前記増幅回路の出力側に設けられ、前記出力信号の信号レベルを検出する第１の検波回路と、
前記増幅回路の出力側に設けられ、前記出力信号の所望の周波数帯域のみ通過させるフィルタと、
前記フィルタから出力される所望の周波数帯域信号が入力され、前記所望の周波数帯域信号の信号レベルを検出する第２の検波回路と、
前記第１の検波回路から出力される第１の検波出力信号が設定される第１の切替基準よりも大きく、或いは前記第２の検波回路から出力される第２の検波出力信号が設定される第２の切替基準よりも大きな場合、前記第１の切替手段をオンさせて前記増幅回路を介さず前記入力信号を出力させ、前記第２の切替手段をオフさせて前記増幅回路への前記高電位側電源の供給を遮断させる制御信号を前記第１及び第２の切替手段に出力する切替制御部と、
を具備することを特徴とする受信装置。
【請求項２】
前記切替制御部は、前記第１の検波出力信号が入力され、前記第１の検波出力信号が前記第１の切替基準よりも小さな場合にハイレベルの信号を出力し、前記第１の検波出力信号が前記第１の切替基準よりも大きな場合にローレベルの信号を出力する第１のヒステリシスコンパレータ部と、前記第２の検波出力信号が入力され、前記第２の検波出力信号が前記第２の切替基準よりも小さな場合にハイレベルの信号を出力し、前記第２の検波出力信号が前記第２の切替基準よりも大きな場合にローレベルの信号を出力する第２のヒステリシスコンパレータ部と、前記第１のヒステリシスコンパレータ部から出力される信号と前記第２のヒステリシスコンパレータ部から出力される信号が入力され、論理演算した信号を前記制御信号として出力する２入力ＡＮＤ回路とを具備することを特徴とする請求項１に記載の受信装置。
【請求項３】
入力信号が入力され、増幅された信号を出力信号として出力する増幅回路と、
前記増幅回路の入力側と出力側の間に設けられ、前記増幅回路を介さずに前記入力信号を出力信号として出力する第１の切替手段と、
高電位側電源と前記増幅回路の間に設けられ、前記増幅回路への前記高電位側電源の供給を制御する第２の切替手段と、
前記増幅回路の出力側に設けられ、前記出力信号の信号レベルを検出する第１の検波回路と、
前記増幅回路の出力側に設けられ、前記出力信号の内互いに帯域が異なる所望の周波数帯域のみそれぞれ通過させるｎ個（ただし、ｎは２以上）のフィルタと、
前記ｎ個のフィルタのいずれか１つから出力される所望の周波数帯域信号が入力され、前記所望の周波数帯域信号の信号レベルを検出するｎ個の検波回路と、
前記ｎ個の検波回路の出力信号の内いずれか１つを帯域選択信号により選択する選択手段を有し、前記第１の検波回路から出力される第１の検波出力信号が設定される第１の切替基準よりも大きく、或いは前記選択手段で選択された前記ｎ個の検波回路の内いずれか１つから出力される検波出力信号が設定される第２の切替基準よりも大きな場合、前記第１の切替手段をオンさせて前記増幅回路を介さず前記入力信号を出力させ、前記第２の切替手段をオフさせて前記増幅回路への前記高電位側電源の供給を遮断させる制御信号を前記第１及び第２の切替手段に出力する切替制御部と、
を具備することを特徴とする受信装置。
【請求項４】
前記切替制御部は、前記第１の検波出力信号が入力され、前記第１の検波出力信号が前記第１の切替基準よりも小さな場合にハイレベルの信号を出力し、前記第１の検波出力信号が前記第１の切替基準よりも大きな場合にローレベルの信号を出力する第１のヒステリシスコンパレータ部と、前記ｎ個の検波回路のいずれか１つから出力される検波出力信号が入力され、所定の切替基準よりも小さな場合にハイレベルの信号を出力し、前記所定の切替基準よりも大きな場合にローレベルの信号を出力するｎ個のヒステリシスコンパレータ部と、前記ｎ個のヒステリシスコンパレータ部から出力される信号が入力され、前記帯域選択信号に基づいて前記ｎ個のヒステリシスコンパレータ部から出力される信号のいずれか１つを選択する選択手段と、前記第１のヒステリシスコンパレータ部から出力される信号と前記選択手段から出力される信号が入力され、論理演算した信号を前記制御信号として出力する２入力ＡＮＤ回路とを具備することを特徴とする請求項３に記載の受信装置。
【請求項５】
前記切替手段は、スイッチ、トランスファーゲート、ＭＯＳトランジスタ、或いはＭＩＳトランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号を増幅して出力する受信装置に関する。
【背景技術】
【０００２】
無線受装置等に用いられる増幅回路は、一般に入力信号の増加に伴って出力信号が歪む等の非線形特性を有し、出力信号には入力信号を増幅した信号成分だけでなく高調波歪等の歪信号成分も含まれて出力されてしまう。非線形歪成分が受信しようとする信号の帯域内に混じりこむと雑音として作用するため、良好な受信特性を得るためには、増幅回路を非線形性が十分小さい動作範囲で使用する必要がある。増幅回路の非線形性を抑圧する受信装置として、増幅回路と並列にバイパス経路を設け、過大な入力信号が入力された場合には入力信号をバイパス経路側を通過させて出力し、増幅回路を介さないことで増幅回路の非線形性に起因する歪を抑圧する技術が用いられる（特許文献1参照）。
【０００３】
一方、近年普及が進んでいる携帯電話をはじめとする携帯機器では、その電源に電池が使用されることから、動作時間をより長くできるようにするため、使用される電気回路には消費電流が少ないことが求められる。
【０００４】
しかしながら、特許文献1などに記載される受信装置では、バイパス動作時に増幅回路の電源をオフする機能を有しないため、携帯機器で必要とされる低消費電力化に十分には対応できないという問題点があった。
【特許文献１】特許第３９２４１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、良好な受信特性を得るのに十分な信号レベルが増幅回路に入力された場合、増幅回路をバイパスすることができる受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の受信装置は、入力信号が入力され、増幅された信号を出力信号として出力する増幅回路と、前記増幅回路の入力側と出力側の間に設けられ、前記増幅回路を介さずに前記入力信号を出力信号として出力する第１の切替手段と、高電位側電源と前記増幅回路の間に設けられ、前記増幅回路への前記高電位側電源の供給を制御する第２の切替手段と、前記増幅回路の出力側に設けられ、前記出力信号の信号レベルを検出する第１の検波回路と、前記増幅回路の出力側に設けられ、前記出力信号の所望の周波数帯域のみ通過させるフィルタと、前記フィルタから出力される所望の周波数帯域信号が入力され、前記所望の周波数帯域信号の信号レベルを検出する第２の検波回路と、前記第１の検波回路から出力される第１の検波出力信号が設定される第１の切替基準よりも大きく、或いは前記第２の検波回路から出力される第２の検波出力信号が設定される第２の切替基準よりも大きな場合、前記第１の切替手段をオンさせて前記増幅回路を介さず前記入力信号を出力させ、前記第２の切替手段をオフさせて前記増幅回路への前記高電位側電源の供給を遮断させる制御信号を前記第１及び第２の切替手段に出力する切替制御部とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の受信装置は、入力信号が入力され、増幅された信号を出力信号として出力する増幅回路と、前記増幅回路の入力側と出力側の間に設けられ、前記増幅回路を介さずに前記入力信号を出力信号として出力する第１の切替手段と、高電位側電源と前記増幅回路の間に設けられ、前記増幅回路への前記高電位側電源の供給を制御する第２の切替手段と、前記増幅回路の出力側に設けられ、前記出力信号の信号レベルを検出する第１の検波回路と、前記増幅回路の出力側に設けられ、前記出力信号の内互いに帯域が異なる所望の周波数帯域のみそれぞれ通過させるｎ個（ただし、ｎは２以上）のフィルタと、前記ｎ個のフィルタのいずれか１つから出力される所望の周波数帯域信号が入力され、前記所望の周波数帯域信号の信号レベルを検出するｎ個の検波回路と、前記ｎ個の検波回路の出力信号の内いずれか１つを帯域選択信号により選択する選択手段を有し、前記第１の検波回路から出力される第１の検波出力信号が設定される第１の切替基準よりも大きく、或いは前記選択手段で選択された前記ｎ個の検波回路の内いずれか１つから出力される検波出力信号が設定される第２の切替基準よりも大きな場合、前記第１の切替手段をオンさせて前記増幅回路を介さず前記入力信号を出力させ、前記第２の切替手段をオフさせて前記増幅回路への前記高電位側電源の供給を遮断させる制御信号を前記第１及び第２の切替手段に出力する切替制御部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、良好な受信特性を得るのに十分な信号レベルが増幅回路に入力された場合、増幅回路をバイパスすることができる受信装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る受信装置について、図面を参照して説明する。図１は受信装置を示すブロック図、図２は受信装置内のバイパス機能付き増幅部を示す回路図、図３は増幅回路の特性とフィルタの特性の関係を示す図、図４は受信装置内の検波回路を示す回路図、図５は検波回路の動作を示す図、図６及び７は受信装置内のヒステリシスコンパレータ部を示す回路図である。本実施例では、過大な入力信号が入力された場合に増幅回路の動作を停止するバイパス機能を設けている。
【００１１】
図１に示すように、受信装置７０には、バイパス機能付き増幅部１、検波回路２、フィルタ３、検波回路４、及び切替制御部３１が設けられる。切替制御部３１には、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部６、及び制御信号生成部７が設けられる。
【００１２】
受信装置７０は、入力側の端子Ｐａｄ１を介して高周波信号である入力信号Ｓｉｎが入力され、増幅された出力信号Ｓｏｕｔを出力側の端子Ｐａｄ２から出力する。受信装置７０は、例えば携帯機器に使用される。受信装置７０は、歪みが発生するほどの過大な入力信号が増幅回路に入力された場合、増幅回路をバイパスするように動作する。また、良好な受信特性を得るのに十分な信号レベルで、且つ歪みを発生させない程度の信号レベルである入力信号が増幅回路に入力された場合、増幅回路をバイパスするように動作する。
【００１３】
バイパス機能付き増幅部１には、図２に示すように、増幅回路ＡＭＰ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１が設けられる。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は第１の切替手段として機能し、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は第２の切替手段として機能し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、バイパス回路として機能する。なお、本実施例では、スイッチとしてＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１を用いているが、ＭＯＳトランジスタを用いたスイッチでは低消費電力化することができる。
【００１４】
縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ１及び増幅回路ＡＭＰ１が高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｐｃｈ  ＭＯＳトランジスタが増幅回路ＡＭＰ１の入力側と増幅回路ＡＭＰ１の出力側の間に設けられる。
【００１５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに制御信号生成部７から出力される制御信号Ｓｃｎｔが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルのときに“ＯＮ”して増幅回路ＡＭＰ１に高電位側電源Ｖｄｄを供給し、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルのときに“ＯＦＦ”して増幅回路ＡＭＰ１への高電位側電源Ｖｄｄの供給を停止するスイッチとして機能する。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが増幅回路ＡＭＰ１の入力側に接続され、ドレインが増幅回路ＡＭＰ１の出力側に接続され、ゲートに制御信号生成部７から出力される制御信号Ｓｃｎｔが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルのときに“ＯＮ”して増幅回路ＡＭＰ１がバイパスされ（増幅回路ＡＭＰ１が増幅動作せずに入力信号Ｓｉｎが直接バイパス機能付き増幅部１から出力される）、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルのときに“ＯＦＦ”して増幅回路ＡＭＰ１が増幅動作するバイパススイッチとして機能する。なお、バイパススイッチとしてのＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失は略１ｄＢである。
【００１７】
増幅回路ＡＭＰ１は、端子Ｐａｄ１と検波回路２及びフィルタ３の間に設けられ、高周波信号である入力信号Ｓｉｎが入力され、増幅された出力信号Ｓｏｕｔを出力する。増幅回路ＡＭＰ１は、インピーダンス整合され、例えばＣＭＯＳで回路構成される。なお、増幅回路ＡＭＰ１の構成をＣＭＯＳの代わりに、バイポーラトランジスタ、或いはＢｉＣＭＯＳなどで回路を構成してもよい。
【００１８】
フィルタ３は、バイパス機能付き増幅部１と検波回路４の間に設けられ、バイパス機能付き増幅部１から出力される信号が入力され、所定の帯域のみ入力信号を通過させるＢＰＦ（Band  Pass  Filter）である。
【００１９】
図３に示すように、増幅回路ＡＭＰ１は、ＶＨＦ帯（３０ＭＨｚから０．３ＧＨｚ）及びＵＨＦ帯（０．３ＧＨｚから３ＧＨｚ）の帯域で増幅動作する広帯域ＬＮＡ（Low  Noise  Amplifier）である。フィルタ３は、ＵＨＦ帯（０．３ＧＨｚから３ＧＨｚ）の帯域のみ入力信号を通過させる。
【００２０】
検波回路２は、バイパス機能付き増幅部１とヒステリシスコンパレータ部５の間に設けられる。検波回路４は、フィルタ３とヒステリシスコンパレータ部６の間に設けられる。
【００２１】
検波回路２には、図４（ａ）に示すように、コンデンサＣ１、ショットキーダイオードＤ１、インダクタＬ１、及び抵抗Ｒ３が設けられる。
【００２２】
インダクタＬ１は、一端がバイパス機能付き増幅部１の出力側に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ショットキーダイオードＤ１は、温度保証され、アノードがインダクタＬ１の一端に接続され、カソードが抵抗Ｒ３の一端に接続される。抵抗Ｒ３は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。コンデンサＣ１は、一端が抵抗Ｒ３の一端及びヒステリシスコンパレータ部５の入力側に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一端側から検波出力信号Ｓｄｅｔ１を出力する。
【００２３】
検波回路４には、図４（ｂ）に示すように、コンデンサＣ２、ショットキーダイオードＤ２、インダクタＬ２、及び抵抗Ｒ４が設けられる。
【００２４】
インダクタＬ２は、一端がフィルタ３の出力側に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ショットキーダイオードＤ２は、温度保証され、アノードがインダクタＬ２の一端に接続され、カソードが抵抗Ｒ４の一端に接続される。抵抗Ｒ４は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。コンデンサＣ２は、一端が抵抗Ｒ４の一端及びヒステリシスコンパレータ部６の入力側に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一端側から検波出力信号Ｓｄｅｔ２を出力する。
【００２５】
図５に示すように、検波回路２及び４は、入力側に高周波信号が入力され、＋側及び−側の入力信号を検波して＋側の検波出力信号（出力電圧が＋）を出力する非反転型の検波回路（Positive  Peak  Detector）である。検波回路２の検波出力信号Ｓｄｅｔ１及び検波回路４の検波出力信号Ｓｄｅｔ２の信号レベルは、入力信号の振幅に比例したものとなる。
【００２６】
ヒステリシスコンパレータ部５は、検波回路２と制御信号生成部７の間に設けられる。ヒステリシスコンパレータ部６は、検波回路４と制御信号生成部７の間に設けられる。なお、ヒステリシスコンパレータは、シュミットトリガとも呼称される。
【００２７】
ヒステリシスコンパレータ部５には、図６（ａ）に示すように、基準電圧源１１、コンパレータＣＯＭＰ１、抵抗Ｒ１ａ、及び抵抗Ｒ１ｂが設けられる。
【００２８】
コンパレータＣＯＭＰ１は、検波回路２と制御信号生成部７の間に設けられ、入力側の−ポートに検波回路２の検波出力信号Ｓｄｅｔ１が入力され、入力側の＋ポートにノードＮ１の基準電位Ｖｒｅｆ１が入力され、出力側のノードＮ２から比較増幅した出力信号Ｓｃ１を出力する。抵抗Ｒ１ａは、一端がノードＮ１に接続され、他端が制御信号生成部７の出力側に接続される。抵抗Ｒ１ｂは、一端がノードＮ１に接続され、他端が基準電圧源１１に接続される。基準電圧源１１は、抵抗Ｒ１ｂと低電位側電源（接地電位）Ｖｓｓの間に設けられ、抵抗Ｒ１ｂの他端側に基準電圧Ｖａ１を供給する。
【００２９】
ヒステリシスコンパレータ部５は、図６（ｂ）に示すように、入力信号（検波回路２の検波出力信号Ｓｄｅｔ１）が低レベルから徐々に昇圧され基準電圧Ｖｒｅｆ１Ｈまでの期間“Ｈｉｇｈ”レベルの信号を出力し、入力信号が基準電圧Ｖｒｅｆ１Ｈ以上になると“Ｌｏｗ”レベルの信号を出力する。一方、入力信号（検波回路２の検波出力信号Ｓｄｅｔ１）が高レベルから徐々に降圧され基準電圧Ｖｒｅｆ１Ｌまでの期間“Ｌｏｗ”レベルの信号を出力し、基準電圧Ｖｒｅｆ１Ｌ以下になると“Ｈｉｇｈ”レベルの信号を出力する。
【００３０】
ここで、制御信号生成部７の２値出力値の内の高電位側の電圧をＶＯＨ１、低電位側の電圧をＶＯＬ1、基準電圧源１１の基準電圧をＶａ１、抵抗Ｒ１ａの抵抗値をｒ１ａ、抵抗Ｒ１ｂの抵抗値をｒ１ｂとすると、ヒステリシスコンパレータ部５の切替え基準Ｖｒｅｆ１Ｌ、Ｖｒｅｆ１Ｈは、
Vref1L＝(VOL1−Va1)｛r1b／(r1a＋r1b)｝+Va1・・・・・・・式（１）
Vref1H＝(VOH1−Va1)｛r1b／(r1a＋r1b)｝+Va1・・・・・・・式（２）
と表される。
【００３１】
ヒステリシスコンパレータ部６には、図７（ａ）に示すように、基準電圧源１２、コンパレータＣＯＭＰ２、抵抗Ｒ２ａ、及び抵抗Ｒ２ｂが設けられる。
【００３２】
コンパレータＣＯＭＰ２は、検波回路２と制御信号生成部７の間に設けられ、入力側の−ポートに検波回路４の検波出力信号Ｓｄｅｔ２が入力され、入力側の＋ポートにノードＮ３の基準電位Ｖｒｅｆ２が入力され、出力側のノードＮ４から比較増幅した出力信号Ｓｃ２を出力する。抵抗Ｒ２ａは、一端がノードＮ３に接続され、他端が制御信号生成部７の出力側に接続される。抵抗Ｒ２ｂは、一端がノードＮ３に接続され、他端が基準電圧源１２に接続される。基準電圧源１２は、抵抗Ｒ２ｂと低電位側電源（接地電位）Ｖｓｓの間に設けられ、抵抗Ｒ２ｂの他端側に基準電圧Ｖａ２を供給する。
【００３３】
ヒステリシスコンパレータ部６は、図７（ｂ）に示すように、ヒステリシスコンパレータ部５と同様に動作する。
【００３４】
ここで、制御信号生成部７の２値出力値の内の高電位側の電圧をＶＯＨ１、低電位側の電圧をＶＯＬ1、基準電圧源１２の基準電圧をＶａ２、抵抗Ｒ２ａの抵抗値をｒ２ａ、抵抗Ｒ２ｂの抵抗値をｒ２ｂとすると、ヒステリシスコンパレータ部６の切替え基準Ｖｒｅｆ２Ｌ、Ｖｒｅｆ２Ｈは、
Vref2L＝(VOL1−Va2)｛r2b／(r2a＋r2b)｝+Va2・・・・・・・・式（３）
Vref2H＝(VOH1−Va2)｛r2b／(r2a＋r2b)｝+Va2・・・・・・・・式（４）
と表される。
【００３５】
ここでは、ヒステリシスコンパレータ部５の抵抗Ｒ１ａの他端とヒステリシスコンパレータ部６の抵抗Ｒ２ａの他端を制御信号生成部７の出力側に接続しているが、ヒステリシスコンパレータ部５の抵抗Ｒ１ａの他端をノードＮ２（コンパレータＣＯＭＰ１の出力側）に接続し、ヒステリシスコンパレータ部６の抵抗Ｒ２ａの他端をノードＮ４（コンパレータＣＯＭＰ２の出力側）に接続（ヒステリシスコンパレータの帰還ルートの変更）してもよい。
【００３６】
制御信号生成部７は、ヒステリシスコンパレータ部５及び６とバイパス機能付き増幅部１の間に設けられ、２入力ＡＮＤ回路ＡＮＤ１から構成される。
【００３７】
２入力ＡＮＤ回路ＡＮＤ１は、ヒステリシスコンパレータ部５から出力される出力信号Ｓｃ１とヒステリシスコンパレータ部６から出力される出力信号Ｓｃ２が入力され、論理演算した信号を制御信号Ｓｃｎｔとしてバイパス機能付き増幅部１に出力する。２入力ＡＮＤ回路ＡＮＤ１は、出力信号Ｓｃ１及びＳｃ２が共に“Ｈｉｇｈ”レベルのときに“Ｈｉｇｈ”レベルの制御信号Ｓｃｎｔを出力し、出力信号Ｓｃ１及びＳｃ２が共に“Ｈｉｇｈ”レベル以外のとき“Ｌｏｗ”レベルの制御信号Ｓｃｎｔを出力する。
【００３８】
この結果、検波出力信号Ｓｄｅｔ１がヒステリシスコンパレータ部５で設定される基準電圧Ｖｒｅｆ１よりも低く、且つ検波出力信号Ｓｄｅｔ２がヒステリシスコンパレータ部６で設定される基準電圧Ｖｒｅｆ２よりも低い場合に制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、それ以外ではバイパス機能付き増幅部１がバイパス動作することとなる。
【００３９】
次に、受信装置の動作について、図８及び９を参照して説明する。図８は入力信号電力と検波出力電圧の関係を示す図、図９は入力信号電力と所望周波数帯域の出力信号電力の関係を示す図である。
【００４０】
なお、本実施例では、増幅部の利得を１０ｄＢとし、スイッチとしてのＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１の挿入損失を１ｄＢであるとして説明する。図８及び９で示す特性（ａ）は、入力信号と所望信号帯域（ＵＨＦ帯）の信号電力が等しい場合であり、図８及び９で示す特性（ｂ）は、所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−２５ｄＢだけ小さい場合であり、図８及び９で示す特性（ｃ）は、所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−６３ｄＢだけ小さい場合であり、図８及び９で示す特性（ｄ）は、所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−９０ｄＢだけ小さい場合である。
【００４１】
図８に示すように、入力信号と所望信号帯域（ＵＨＦ帯）の信号電力が等しい場合の（ａ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり−８０ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。入力信号電力Ｐｉｎが−８０ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｈ以上になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。
【００４２】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し−８９ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。入力信号電力Ｐｉｎが−８９ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｌ以下になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。
【００４３】
所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−２５ｄＢだけ小さい場合の（ｂ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり略−５５ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。入力信号電力Ｐｉｎが略−５５ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｈ以上になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。
【００４４】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−６４ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。入力信号電力Ｐｉｎが略−６４ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｌ以下になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。
【００４５】
所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−６３ｄＢだけ小さい場合の（ｃ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり略−２０ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。入力信号電力Ｐｉｎが略−２０ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ１が基準電圧Ｖｒｅｆ１Ｈ以上になるとヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。
【００４６】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−２６ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。入力信号電力Ｐｉｎが略−２６ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｌ以下になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｈｉｇｈ”レベル、ヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。
【００４７】
所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−９０ｄＢだけ小さい場合の（ｄ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり略−２０ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。入力信号電力Ｐｉｎが略−２０ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ１が基準電圧Ｖｒｅｆ１Ｈ以上になるとヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。
【００４８】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−２３ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作する。入力信号電力Ｐｉｎが略−２３ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ１が基準電圧Ｖｒｅｆ１Ｌ以下になるとヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作する。
【００４９】
図９に示すように、入力信号と所望信号帯域（ＵＨＦ帯）の信号電力が等しい場合の（ａ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり−８０ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄB大きくなる。入力信号電力Ｐｉｎが−８０ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｈ以上になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。
【００５０】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−８９ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。入力信号電力Ｐｉｎが−８９ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｌ以下になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。
【００５１】
所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−２５ｄＢだけ小さい場合の（ｂ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり略−５５ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。入力信号電力Ｐｉｎが略−５５ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｈ以上になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。
【００５２】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−６４ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。入力信号電力Ｐｉｎが略−６４ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｌ以下になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。
【００５３】
所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−６３ｄＢだけ小さい場合の（ｃ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり略−２０ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。入力信号電力Ｐｉｎが略−２０ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ１が基準電圧Ｖｒｅｆ１Ｈ以上になるとヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。
【００５４】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−２６ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。入力信号電力Ｐｉｎが略−２６ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ２が基準電圧Ｖｒｅｆ２Ｌ以下になるとヒステリシスコンパレータ部６の出力信号Ｓｃ２が“Ｈｉｇｈ”レベル、ヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。
【００５５】
所望信号帯域（ＵＨＦ帯）の信号電力が入力信号全体の電力と比較して−９０ｄＢだけ小さい場合の（ｄ）では、入力信号電力Ｐｉｎが徐々に値が大きくなり略−２０ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。入力信号電力Ｐｉｎが略−２０ｄＢｍ以上となり、検波出力信号Ｓｄｅｔ１が基準電圧Ｖｒｅｆ１Ｈ以上になるとヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｌｏｗ”レベル、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。
【００５６】
一方、入力信号電力Ｐｉｎが大きな値から徐々に減少し略−２３ｄＢｍまでの期間、制御信号Ｓｃｎｔが“Ｌｏｗ”レベルとなり、バイパス機能付き増幅部１がバイパス動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎと略同一（厳密にはバイパススイッチであるＰｃｈ  ＭＯＳトランジスタＰＭＴ１の挿入損失分低下する）となる。入力信号電力Ｐｉｎが略−２３ｄＢｍ以下となり、検波出力信号Ｓｄｅｔ１が基準電圧Ｖｒｅｆ１Ｌ以下になるとヒステリシスコンパレータ部５の出力信号Ｓｃ１が“Ｈｉｇｈ”レベル、制御信号Ｓｃｎｔが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、出力信号電力Ｐｏｕｔが入力信号電力Ｐｉｎよりも１０ｄＢ大きくなる。
【００５７】
上述したように、本実施例の受信装置では、バイパス機能付き増幅部１、検波回路２、フィルタ３、検波回路４、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部６、及び制御信号生成部７が設けられる。バイパス機能付き増幅部１には、増幅回路ＡＭＰ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１が設けられる。受信装置７０では、歪みが発生するほどの過大な入力信号がバイパス機能付き増幅部１に入力された場合、切替制御部３１の制御信号生成部７から出力される制御信号Ｓｃｎｔにより増幅回路ＡＭＰ１がバイパスされる。また、良好な受信特性を得るのに十分な信号レベルで、且つ歪みを発生させない程度の信号レベルである入力信号がバイパス機能付き増幅部１に入力された場合、制御信号Ｓｃｎｔにより増幅回路ＡＭＰ１がバイパスされる。
【００５８】
このため、増幅回路が歪む程の過大な入力信号が入力された場合には入力信号をバイパス経路側を通過させることにより増幅回路に起因する歪を抑圧すると同時に、バイパス動作時に増幅回路の電源をオフすることにより、低消費電力化が可能となる。また、増幅回路が歪む程の過大な入力信号が入力された場合だけでなく、入力信号中に所望周波数帯域の信号が所定のレベル以上含まれている場合にも増幅回路の電源をオフしてバイパス動作することにより、効率的に低消費電力化が可能となる。したがって、受信装置７０を低消費電力化要求の強い携帯機器などに適用することができる。
【００５９】
なお、本実施例では、高電位側電源Ｖｄｄと増幅回路ＡＭＰ１との間のオン・オフ制御にＮｃｈ  ＭＯＳトランジスタＮＭＴ１、増幅回路ＡＭＰ１の入力側と出力側の間のオン・オフ制御（増幅回路ＡＭＰ１のバイパス機能）にＰｃｈ  ＭＯＳトランジスタＰＭＴ１を設けているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタ、トランスファーゲート、或いはスイッチ（ＳＰＳＴ）などを用いてもよい。また、検波回路２、４にはショットキーダイオード、インダクタ、抵抗、及びコンデンサから構成される非反転型の検波回路（Positive  Peak  Detector）を用いているが、ショットキーダイオード、抵抗、及びアンプから構成される非反転型の検波回路（Positive  Peak  Detector）などを用いてもよい。
【００６０】
更に、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１の代わりにＰｃｈ  ＭＯＳトランジスタ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１の代わりにＮｃｈ  ＭＯＳトランジスタ、２入力ＡＮＤ回路の代わりにＮＡＮＤ回路などを用いても良い。
【実施例２】
【００６１】
次に、本発明の実施例２に係る受信装置について、図面を参照して説明する。図１０は受信装置を示すブロック図、図１１は増幅回路の特性とフィルタの特性の関係を示す図、図１２乃至１４は受信装置内のヒステリシスコンパレータ部を示す回路図である。本実施例では、ＵＨＦ帯域の内それぞれ異なる周波数帯域に対応する狭帯域フィルタを複数設けている。
【００６２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６３】
図１０に示すように、受信装置７１には、バイパス機能付き増幅部１、検波回路２、検波回路３１乃至３ｋ、フィルタ２１乃至２ｋ、及び切替制御部３２が設けられる。切替制御部３２には、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部４１乃至４ｋ、及び制御信号生成部７ａが設けられる。受信装置７１には、ｋ個のフィルタ、（ｋ＋１）個の検波回路、及び（ｋ＋１）個のヒステリシスコンパレータ部が設けられる。
【００６４】
受信装置７１は、入力側の端子Ｐａｄ１から高周波信号である入力信号Ｓｉｎが入力され、増幅された出力信号Ｓｏｕｔを出力側の端子Ｐａｄ２から出力する。受信装置７１は、例えば携帯機器に使用される。受信装置７１は、歪みが発生するほどの過大な入力信号が増幅回路に入力された場合、増幅回路をバイパスするように動作する。また、良好な受信特性を得るのに十分な信号レベルで、且つ歪みを発生させない程度の信号レベルである入力信号が増幅回路に入力された場合、増幅回路をバイパスするように動作する。
【００６５】
フィルタ２１は、バイパス機能付き増幅部１と検波回路３１の間に設けられ、バイパス機能付き増幅部１から出力される信号が入力され、所定の帯域のみ入力信号を通過させるＢＰＦ（Band  Pass  Filter）である。フィルタ２２は、バイパス機能付き増幅部１と検波回路３２の間に設けられ、バイパス機能付き増幅部１から出力される信号が入力され、所定の帯域のみ入力信号を通過させるＢＰＦ（Band  Pass  Filter）である。フィルタ２ｋは、バイパス機能付き増幅部１と検波回路３ｋの間に設けられ、バイパス機能付き増幅部１から出力される信号が入力され、所定の帯域のみ入力信号を通過させるＢＰＦ（Band  Pass  Filter）である。フィルタ２１、フィルタ２２、・・・、及びフィルタ２ｋは、急峻な帯域外減衰特性と平坦な群遅延時間特性を有する狭帯域ＢＰＦであり、例えば楕円関数型フィルタなどから構成される。
【００６６】
図１１に示すように、フィルタ２１、フィルタ２２、・・・、及びフィルタ２ｋは、バイパス機能付き増幅部１から出力される信号のＵＨＦ帯域の所定の帯域のみの信号を通過させる。ここで、フィルタ２１、フィルタ２２、・・・、及びフィルタ２ｋの通過帯域の透過特性値を略同一に設定するのが好ましい。
【００６７】
検波回路３１は、フィルタ２１とヒステリシスコンパレータ部４１の間に設けられ、フィルタ２１から出力されるフィルタ出力信号Ｓｆ０１が入力され、検波出力信号Ｓｄｅｔ１１を出力する。
【００６８】
検波回路３２は、フィルタ２２とヒステリシスコンパレータ部４２の間に設けられ、フィルタ２２から出力されるフィルタ出力信号Ｓｆ０２が入力され、検波出力信号Ｓｄｅｔ１２を出力する。なお、検波回路３３乃至３（ｋ−１）については、図示及び説明を省略する。
【００６９】
検波回路３ｋは、フィルタ２ｋとヒステリシスコンパレータ部４ｋの間に設けられ、フィルタ２ｋから出力されるフィルタ出力信号Ｓｆ０ｋが入力され、検波出力信号Ｓｄｅｔ１ｋを出力する。
【００７０】
検波回路３１、検波回路３２、・・・、検波回路３ｋには、実施例１と同様に、ショットキーダイオード、インダクタ、抵抗、及びコンデンサから構成される非反転型の検波回路（Positive  Peak  Detector）を用いている。
【００７１】
ヒステリシスコンパレータ部４１は、検波回路３１と制御信号生成部７ａの間に設けられる。ヒステリシスコンパレータ部４２は、検波回路３２と制御信号生成部７ａの間に設けられる。ヒステリシスコンパレータ部４ｋは、検波回路３ｋと制御信号生成部７ａの間に設けられる。
【００７２】
ヒステリシスコンパレータ部４１には、図１２（ａ）に示すように、基準電圧源５１、コンパレータＣＯＭＰ１１、抵抗Ｒ１１ａ、及び抵抗Ｒ１１ｂが設けられる。抵抗Ｒ１１ａは、一端がノードＮ１１に接続され、他端が制御信号生成部７ａの出力側に接続される。
【００７３】
ヒステリシスコンパレータ部４１は、実施例１のヒステリシスコンパレータ部５と同様に動作し、図１２（ｂ）に示すように、入力信号が低レベルから徐々に昇圧され基準電圧Ｖｒｅｆ１１Ｈまでの期間“Ｈｉｇｈ”レベルの信号を出力し、入力信号が基準電圧Ｖｒｅｆ１１Ｈ以上になると“Ｌｏｗ”レベルの信号を出力する。一方、入力信号が高レベルから徐々に降圧され基準電圧Ｖｒｅｆ１１Ｌまでの期間“Ｌｏｗ”レベルの信号を出力し、基準電圧Ｖｒｅｆ１１Ｌ以下になると“Ｈｉｇｈ”レベルの信号を出力する。
【００７４】
ヒステリシスコンパレータ部４２には、図１３（ａ）に示すように、基準電圧源５２、コンパレータＣＯＭＰ１２、抵抗Ｒ１２ａ、及び抵抗Ｒ１２ｂが設けられる。抵抗Ｒ１２ａは、一端がノードＮ１３に接続され、他端が制御信号生成部７ａの出力側に接続される。
【００７５】
ヒステリシスコンパレータ部４２は、実施例１のヒステリシスコンパレータ部５と同様に動作し、図１３（ｂ）に示すように、入力信号が低レベルから徐々に昇圧され基準電圧Ｖｒｅｆ１２Ｈまでの期間“Ｈｉｇｈ”レベルの信号を出力し、入力信号が基準電圧Ｖｒｅｆ１２Ｈ以上になると“Ｌｏｗ”レベルの信号を出力する。一方、入力信号が高レベルから徐々に降圧され基準電圧Ｖｒｅｆ１２Ｌまでの期間“Ｌｏｗ”レベルの信号を出力し、基準電圧Ｖｒｅｆ１２Ｌ以下になると“Ｈｉｇｈ”レベルの信号を出力する。
【００７６】
なお、ヒステリシスコンパレータ部４３乃至４（ｋ−１）については、図示及び説明を省略する。
【００７７】
ヒステリシスコンパレータ部４ｋには、図１４（ａ）に示すように、基準電圧源５ｋ、コンパレータＣＯＭＰ１ｋ、抵抗Ｒ１ｋａ、及び抵抗Ｒ１ｋｂが設けられる。抵抗Ｒ１ｋａは、一端がノードＮ１５に接続され、他端が制御信号生成部７ａの出力側に接続される。
【００７８】
ヒステリシスコンパレータ部４ｋは、実施例１のヒステリシスコンパレータ部５と同様に動作し、図１４（ｂ）に示すように、入力信号が低レベルから徐々に昇圧され基準電圧Ｖｒｅｆ１ｋＨまでの期間“Ｈｉｇｈ”レベルの信号を出力し、入力信号が基準電圧Ｖｒｅｆ１ｋＨ以上になると“Ｌｏｗ”レベルの信号を出力する。一方、入力信号が高レベルから徐々に降圧され基準電圧Ｖｒｅｆ１ｋＬまでの期間“Ｌｏｗ”レベルの信号を出力し、基準電圧Ｖｒｅｆ１ｋＬ以下になると“Ｈｉｇｈ”レベルの信号を出力する。
【００７９】
制御信号生成部７ａは、ヒステリシスコンパレータ部５及びヒステリシスコンパレータ部４１乃至４ｋとバイパス機能付き増幅部１の間に設けられ、２入力ＡＮＤ回路ＡＮＤ２及びセレクタＳＥＬ１から構成される。
【００８０】
セレクタＳＥＬ１は、ヒステリシスコンパレータ部４１乃至４ｋと２入力ＡＮＤ回路ＡＮＤ２の間に設けられる。セレクタＳＥＬ１は、ヒステリシスコンパレータ部４１から出力される出力信号Ｓｃ１１、ヒステリシスコンパレータ部４２から出力される出力信号Ｓｃ１２、及びヒステリシスコンパレータ部４ｋから出力される出力信号Ｓｃ１ｋが入力され、端子Ｐａｄ３を介して入力される帯域選択信号Ｓｔｃｎｔに基づいて、出力信号Ｓｃ１１、出力信号Ｓｃ１２、及び出力信号Ｓｃ１ｋのいずれかを選択して出力信号Ｓｓｅｌとして出力する。セレクタＳＥＬ１は選択手段として機能する。
【００８１】
２入力ＡＮＤ回路ＡＮＤ２は、ヒステリシスコンパレータ部５及びセレクタＳＥＬ１とバイパス機能付き増幅部１の間に設けられる。２入力ＡＮＤ回路ＡＮＤ２は、ヒステリシスコンパレータ部５から出力される出力信号Ｓｃ１とセレクタＳＥＬ１から出力される出力信号Ｓｓｅｌが入力され、論理演算した信号を制御信号Ｓｃｎｔａとしてバイパス機能付き増幅部１に出力する。２入力ＡＮＤ回路ＡＮＤ２は、出力信号Ｓｃ１及びＳｓｅｌが共に“Ｈｉｇｈ”レベルのときに“Ｈｉｇｈ”レベルの制御信号Ｓｃｎｔａを出力し、出力信号Ｓｃ１及びＳｓｅｌが共に“Ｈｉｇｈ”レベル以外のとき“Ｌｏｗ”レベルの制御信号Ｓｃｎｔａを出力する。
【００８２】
この結果、検波出力信号Ｓｄｅｔ１がヒステリシスコンパレータ部５で設定される基準電圧Ｖｒｅｆ１よりも低く、且つ検波出力信号Ｓｄｅｔ１１がヒステリシスコンパレータ部４１で設定される基準電圧Ｖｒｅｆ１１よりも低い、検波出力信号Ｓｄｅｔ１２がヒステリシスコンパレータ部４２で設定される基準電圧Ｖｒｅｆ１２よりも低い、或いは検波出力信号Ｓｄｅｔ１ｋがヒステリシスコンパレータ部４ｋで設定される基準電圧Ｖｒｅｆ１ｋよりも低い場合に制御信号Ｓｃｎｔａが“Ｈｉｇｈ”レベルとなり、バイパス機能付き増幅部１の増幅回路ＡＭＰ１が増幅動作し、それ以外ではバイパス機能付き増幅部１がバイパス動作することとなる。
【００８３】
上述したように、本実施例の受信装置では、バイパス機能付き増幅部１、検波回路２、検波回路３１、検波回路３２、検波回路３ｋ、フィルタ２１乃至２ｋ、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部４１乃至４ｋ、及び制御信号生成部７ａが設けられる。バイパス機能付き増幅部１には、増幅回路ＡＭＰ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１が設けられる。受信装置７１では、歪みが発生するほどの過大な入力信号がバイパス機能付き増幅部１に入力された場合、切替制御部３２の制御信号生成部７ａから出力される制御信号Ｓｃｎｔａにより増幅回路ＡＭＰ１がバイパスされる。また、入力信号中にＵＨＦ帯域の所望の帯域の信号が所定のレベル以上含まれている場合、制御信号Ｓｃｎｔａにより増幅回路ＡＭＰ１がバイパスされる。
【００８４】
このため、実施例１と同様な効果の他に、特定の帯域幅の信号のみ選択されるので、実施例１よりも受信装置７１を低消費電力化することができる。したがって、受信装置７１を低消費電力化要求の強い携帯機器などに適用することができる。
【実施例３】
【００８５】
次に、本発明の実施例３に係る受信装置について、図面を参照して説明する。図１５は受信装置を示すブロック図、図１６は受信装置内のバイパス機能付き増幅部を示す回路図である。本実施例では、制御信号生成部から出力される信号を制御回路に入力させ、制御回路から出力される制御信号に基づいてバイパス機能付き増幅部を動作させている。
【００８６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８７】
図１５に示すように、受信装置７２には、バイパス機能付き増幅部１ａ、検波回路２、フィルタ３、検波回路４、及び切替制御部３３が設けられる。切替制御部３３には、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部６、制御信号生成部７、及び制御回路８が設けられる。
【００８８】
受信装置７２は、入力側の端子Ｐａｄ１から高周波信号である入力信号Ｓｉｎが入力され、増幅された出力信号Ｓｏｕｔを出力側の端子Ｐａｄ２から出力する。受信装置７２は、例えば携帯機器に使用される。受信装置７２は、歪みが発生するほどの過大な入力信号が増幅回路に入力された場合、増幅回路をバイパスするように動作する。また、良好な受信特性を得るのに十分な信号レベルで、且つ歪みを発生させない程度の信号レベルである入力信号が増幅回路に入力された場合、増幅回路をバイパスするように動作する。更に、受信装置内の回路及び素子を劣化或いは破壊させる程度の入力信号が入力された場合、バイパス機能付き増幅部１ａの動作が停止する。
【００８９】
検波回路２ａは、バイパス機能付き増幅部１ａとヒステリシスコンパレータ部５及び制御回路部８の間に設けられる。検波回路２ａは、バイパス機能付き増幅部１ａから出力される信号が所定レベル以下の場合、検波出力信号Ｓｄｅｔ１をヒステリシスコンパレータ部５に出力する。検波回路２ａは、受信装置７２内の回路或いは素子が劣化或いは破壊が発生する危険性が生じるほどの過大な入力信号Ｓｉｎがバイパス機能付き増幅部１ａに入力され、バイパス機能付き増幅部１ａから出力される信号が所定レベル以上の場合、検波出力信号Ｓｄｅｔ１の出力を停止し、検波出力信号Ｓｄｅｔ２１を制御回路部８に出力する。
【００９０】
制御回路８は、制御信号生成部７とバイパス機能付き増幅部１ａの間に設けられ、制御信号生成部７から出力される出力信号Ｓａｎｄが入力され、検波回路２ａから出力される検波出力信号Ｓｄｅｔ２１が入力される。
【００９１】
制御回路８は、出力信号Ｓａｎｄが入力された場合、出力信号Ｓａｎｄに基づいてバイパス機能付き増幅部１ａのバイパス動作するための制御信号Ｓｃｎｔ１１及びＳｃｎｔ１２を生成する。制御回路８は、検波出力信号Ｓｄｅｔ２１が入力された場合、検波出力信号Ｓｄｅｔ２１に基づいてバイパス機能付き増幅部１ａの動作を停止するための制御信号Ｓｃｎｔ１１及びＳｃｎｔ１２を生成する。
【００９２】
バイパス機能付き増幅部１ａには、図１６に示すように、増幅回路ＡＭＰ１、スイッチＳＷ１、及びスイッチＳＷ２が設けられる。ここで、スイッチＳＷ１は第１の切替手段として機能し、スイッチＳＷ２は第２の切替手段として機能する。
【００９３】
縦続接続されるスイッチＳＷ２及び増幅回路ＡＭＰ１が高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、スイッチＳＷ１が増幅回路ＡＭＰ１の入力側と増幅回路ＡＭＰ１の出力側の間に設けられる。
【００９４】
スイッチＳＷ２は、一端が高電位側電源Ｖｄｄに接続され、他端が増幅回路ＡＭＰ１に接続され、制御回路８から出力される制御信号Ｓｃｎｔ１２に基づいてオン・オフ動作する。スイッチＳＷ１は、一端が増幅回路ＡＭＰ１の入力側に接続され、他端が増幅回路ＡＭＰ１の出力側に接続され、制御回路８から出力される制御信号Ｓｃｎｔ１１に基づいてオン・オフ動作する。
【００９５】
ここで、制御信号生成部７から出力される出力信号Ｓａｎｄが“Ｈｉｇｈ”レベルのとき、制御信号Ｓｃｎｔ１２に基づいてスイッチＳＷ２がオンして増幅回路ＡＭＰ１に高電位側電源Ｖｄｄが供給され、制御信号Ｓｃｎｔ１１に基づいてスイッチＳＷ１がオフしてバイパス機能が機能しない。制御信号生成部７から出力される出力信号Ｓａｎｄが“Ｌｏｗ”レベルのとき、制御信号Ｓｃｎｔ１２に基づいてスイッチＳＷ２がオフして増幅回路ＡＭＰ１に高電位側電源Ｖｄｄが供給されず、制御信号Ｓｃｎｔ１１に基づいてスイッチＳＷ１がオンしてバイパス機能が機能する。更に、検波回路２ａから検波出力信号Ｓｄｅｔ２１が制御回路８に出力されると、制御信号Ｓｃｎｔ１１によりスイッチＳＷ１がオフし、制御信号Ｓｃｎｔ１２によりスイッチＳＷ２がオフしてバイパス機能付き増幅部１ａの動作が停止する（入力信号Ｓｉｎが出力側に出力されない）。
【００９６】
上述したように、本実施例の受信装置では、バイパス機能付き増幅部１ａ、検波回路２、フィルタ３、検波回路４、ヒステリシスコンパレータ部５、ヒステリシスコンパレータ部６、制御信号生成部７、及び制御回路８が設けられる。バイパス機能付き増幅部１ａには、増幅回路ＡＭＰ１、スイッチＳＷ１、及びスイッチＳＷ２が設けられる。受信装置７２では、歪みが発生するほどの過大な入力信号がバイパス機能付き増幅部１ａに入力された場合、切替制御部３３の制御回路８から出力される制御信号Ｓｃｎｔ１１及びＳｃｎｔ１２により増幅回路ＡＭＰ１がバイパスされ、良好な受信特性を得るのに十分な信号レベルで、且つ歪みを発生させない程度の信号レベルである入力信号がバイパス機能付き増幅部１ａに入力された場合、切替制御部３３の制御回路８から出力される制御信号Ｓｃｎｔ１１及びＳｃｎｔ１２により増幅回路ＡＭＰ１がバイパスされる。また、何らかの原因で端子Ｐａｄ１を介して受信装置７２に、内部回路或いは素子を劣化或いは破壊させる程度の過大な入力信号Ｓｉｎが入力された場合、制御信号Ｓｃｎｔ１１及びＳｃｎｔ１２によりスイッチＳＷ１及びスイッチＳＷ２がオフする。
【００９７】
このため、実施例１の効果の他に、内部回路或いは素子を劣化或いは破壊させる程度の過大な入力信号Ｓｉｎから増幅回路ＡＭＰ１及び増幅回路ＡＭＰ１の出力側の回路を保護することができる。
【００９８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力信号が入力され、増幅された信号を出力信号として出力する増幅回路と、前記増幅回路の入力側と出力側の間に設けられ、前記増幅回路を介さずに前記入力信号を出力信号として出力する第１の切替手段と、高電位側電源と前記増幅回路の間に設けられ、前記増幅回路への前記高電位側電源の供給を制御する第２の切替手段と、前記増幅回路の出力側に設けられ、前記出力信号の信号レベルを検出する第１の検波回路と、前記増幅回路の出力側に設けられ、前記出力信号の所望の周波数帯域のみ通過させるフィルタと、前記フィルタから出力される所望の周波数帯域信号が入力され、前記所望の周波数帯域信号の信号レベルを検出する第２の検波回路と、前記第１の検波回路から出力される第１の検波出力信号が設定される第１の切替基準よりも大きく、或いは前記第２の検波回路から出力される第２の検波出力信号が設定される第２の切替基準よりも大きな場合、前記第１の切替手段をオンさせて前記増幅回路を介さず前記入力信号を出力させる第１の制御信号と、前記第２の切替手段をオフさせて前記増幅回路への前記高電位側電源の供給を遮断させる第２の制御信号とを前記第１及び第２の切替手段に出力する切替制御部とを具備することを特徴とする。
【０１００】
（付記２）  前記切替制御部は、前記第１の検波出力信号が入力され、前記第１の検波出力信号が前記第１の切替基準よりも小さな場合にハイレベルの信号を出力し、前記第１の検波出力信号が前記第１の切替基準よりも大きな場合にローレベルの信号を出力する第１のヒステリシスコンパレータ部と、前記第２の検波出力信号が入力され、前記第２の検波出力信号が前記第２の切替基準よりも小さな場合にハイレベルの信号を出力し、前記第２の検波出力信号が前記第２の切替基準よりも大きな場合にローレベルの信号を出力する第２のヒステリシスコンパレータ部と、前記第１のヒステリシスコンパレータ部から出力される信号と前記第２のヒステリシスコンパレータ部から出力される信号が入力され、論理演算した信号を出力する２入力ＡＮＤ回路と、前記２入力ＡＮＤ回路から出力される第１の信号が入力され、前記第１の信号に基づいて前記第１及び第２の制御信号を前記第１及び第２の切替手段に出力する制御回路とを具備する付記１に記載の受信装置。
【０１０１】
（付記３）  前記検波回路は、ショットキーダイオード、インダクタ、抵抗、及びコンデンサから構成される非反転型の検波回路である付記１又は２に記載の受信回路。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施例１に係る受信装置を示すブロック図。
【図２】本発明の実施例１に係る受信装置内のバイパス機能付き増幅部を示す回路図。
【図３】本発明の実施例１に係る増幅回路の特性とフィルタの特性の関係を示す図。
【図４】本発明の実施例１に係る受信装置内の検波回路を示す回路図。
【図５】本発明の実施例１に係る検波回路の動作を示す図。
【図６】本発明の実施例１に係る受信装置内のヒステリシスコンパレータ部を示す回路図。
【図７】本発明の実施例１に係る受信装置内のヒステリシスコンパレータ部を示す回路図。
【図８】本発明の実施例１に係る入力信号電力と検波出力電圧の関係を示す図。
【図９】本発明の実施例１に係る入力信号電力と所望周波数帯域の出力信号電力の関係を示す図。
【図１０】本発明の実施例２に係る受信装置を示すブロック図。
【図１１】本発明の実施例２に係る増幅回路の特性とフィルタの特性の関係を示す図。
【図１２】本発明の実施例２に係る受信装置内のヒステリシスコンパレータ部を示す回路図。
【図１３】本発明の実施例２に係る受信装置内のヒステリシスコンパレータ部を示す回路図。
【図１４】本発明の実施例２に係る受信装置内のヒステリシスコンパレータ部を示す回路図。
【図１５】本発明の実施例３に係る受信装置を示すブロック図。
【図１６】本発明の実施例３に係る受信装置内のバイパス機能付き増幅部を示す回路図。
【符号の説明】
【０１０３】
１、１ａ  バイパス機能付き増幅部
２、２ａ、４、３１、３２、３ｋ  検波回路
３、２１、２２、２ｋ  フィルタ
５、６、４１、４２、４ｋ  ヒステリシスコンパレータ部
７、７ａ  制御信号生成部
８  制御回路
１１、１２、５１、５２、５ｋ  基準電圧源
３１〜３３  切替制御部
７０〜７２  受信装置
ＡＮＤ１、ＡＮＤ２  ２入力ＡＮＤ回路
ＡＭＰ１  増幅回路
Ｃ１、Ｃ２  コンデンサ
ＣＯＭＰ１、ＣＯＭＰ２、ＣＯＭＰ１１、ＣＯＭＰ１２、ＣＯＭＰ１ｋ  コンパレータ
Ｄ１、Ｄ２  ショットキーダイオード
Ｌ１、Ｌ２  インダクタ
Ｎ１〜４、Ｎ１１〜１６  ノード
ＮＭＴ１  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１  Ｐｃｈ  ＭＯＳトランジスタ
ＰＡＤ１〜３  端子
Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ４、Ｒ１１ａ、Ｒ１１ｂ、Ｒ１２ａ、Ｒ１２ｂ、Ｒ１ｋａ、Ｒ１ｋｂ  抵抗
Ｓａｎｄ、Ｓｃ１、Ｓｃ２、Ｓｏｕｔ、Ｓｃ１１、Ｓｃ１２、Ｓｃ１ｋ、Ｓｓｅｌ  出力信号
Ｓｄｅｔ１、Ｓｄｅｔ２、Ｓｄｅｔ１１、Ｓｄｅｔ１２、Ｓｄｅｔ１ｋ、Ｓｄｅｔ２１  検波出力信号
ＳＥＬ１  セレクタ
Ｓｆｏ、Ｓｆｏ１、Ｓｆｏ２、Ｓｆｏｋ  フィルタ出力信号
Ｓｉｎ  入力信号
Ｓｃｎｔ、Ｓｃｎｔａ、Ｓｃｎｔ１１、Ｓｃｎｔ１２  制御信号
Ｓｔｃｎｔ  帯域選択信号
ＳＷ１、ＳＷ２  スイッチ
Ｖａ１、Ｖｒｅｆ１、Ｖｒｅｆ１Ｈ、Ｖｒｅｆ１Ｌ、Ｖａ２、Ｖｒｅｆ２、Ｖｒｅｆ２Ｈ、Ｖｒｅｆ２Ｌ、Ｖａ１１、Ｖｒｅｆ１１、Ｖｒｅｆ１１Ｈ、Ｖｒｅｆ１１Ｌ、Ｖａ１２、Ｖｒｅｆ１２、Ｖｒｅｆ１２Ｈ、Ｖｒｅｆ１２Ｌ、Ｖａ１ｋ、Ｖｒｅｆ１ｋ、Ｖｒｅｆ１ｋＨ、Ｖｒｅｆ１ｋＬ  基準電圧
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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