(57)【要約】      （修正有）【課題】良品の半導体チップにマーキングを行うことなく、不良の半導体チップのみにマーキングを行う方法の提供。【解決手段】半導体ウェハ４０の各チップ領域４２に半導体素子をそれぞれ形成し、半導体素子それぞれについて、半導体ウェハ４０のウェハ検査を行う（図２（ａ））。ウェハ検査の後、不良であることを示すマーク３０を、半導体ウェハ４０の一面４１のうちウェハ検査によって不良と判定された半導体素子が形成されたチップ領域４２にマーキングする（図２（ｂ））。これにより、不良のもののみにマーク３０することができ、良品のものには何もマーキングしないようにすることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のチップ領域（４２）それぞれに半導体素子が形成された半導体ウェハ（４０）を前記チップ領域（４２）ごとにダイシングすることにより個々に分割した半導体装置の製造方法であって、
前記半導体ウェハ（４０）において、前記複数のチップ領域（４２）それぞれに前記半導体素子を形成する工程と、
前記半導体素子に対して、前記半導体ウェハ（４０）のウェハ検査を行う工程と、
前記ウェハ検査の後、不良であることを示すマーク（３０）を、前記半導体ウェハ（４０）の一面（４１）のうち前記ウェハ検査によって不良と判定された半導体素子が形成されたチップ領域（４２）にマーキングする工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記ウェハ検査には、複数の検査カテゴリが含まれており、
前記ウェハ検査を行う工程では、前記ウェハ検査として複数のウェハ検査を行い、
前記マーキングする工程では、前記不良であることを示すマーク（３０）として、どのウェハ検査のどの検査カテゴリで不良となったかを示す内容をマーキングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マーキングする工程では、前記チップ領域（４２）のうち前記半導体素子が形成されていない外縁部（２２）にマーキングすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハのウェハ検査を行った後に、不良部位にマーキングを行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、半導体チップの不良原因を解析するために半導体ウェハや半導体チップにレーザマーキングを行って識別情報を与える方法が、例えば特許文献１で提案されている。
【０００３】
具体的に、特許文献１では、半導体ウェハに半導体素子を形成した後、半導体ウェハの外縁部や側面にウェハＩＤをレーザマーキングしたり、半導体チップの表裏面や側面にチップＩＤをレーザマーキングしたりして、各々に識別情報を付与した後、ウェハ検査としてプローブ検査等を行い、不良発生工程や不良原因の究明を行う方法が提案されている。
【０００４】
上記の方法では、すべての半導体チップの識別情報を管理するため、すべての半導体チップにレーザマーキングを行っている。
【特許文献１】特開平７−３３５５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、半導体チップの検査工程を行う前に半導体ウェハや半導体チップにレーザマーキングしているため、未だ不良であるか否かが判定される前の半導体素子にマーキングによるダメージを与えてしまう。すなわち、良品であったものがレーザマーキングを行うことによって不良になってしまう可能性がある。
【０００６】
本発明は、上記点に鑑み、良品の半導体チップにマーキングを行うことなく、不良の半導体チップのみにマーキングを行うことを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、複数のチップ領域（４２）それぞれに半導体素子が形成された半導体ウェハ（４０）をチップ領域（４２）ごとにダイシングすることにより個々に分割した半導体装置の製造方法であって、半導体ウェハ（４０）において、複数のチップ領域（４２）それぞれに半導体素子を形成する工程と、半導体素子に対して、半導体ウェハ（４０）のウェハ検査を行う工程と、ウェハ検査の後、不良であることを示すマーク（３０）を、半導体ウェハ（４０）の一面（４１）のうちウェハ検査によって不良と判定された半導体素子が形成されたチップ領域（４２）にマーキングする工程とを含んでいることを特徴とする。
【０００８】
これにより、半導体素子のうち良品のものについては、半導体ウェハ（４０）の一面（４１）のうち該良品の半導体素子が設けられたチップ領域（４２）にマーク（３０）をマーキングしないようにすることができる。したがって、マーク（３０）をマーキングすることによって良品の半導体素子にダメージを与えないようにすることができる。一方、半導体ウェハ（４０）において不良の半導体素子が設けられたチップ領域（４２）にマーク（３０）をマーキングすることにより、不良であることを明確にすることができる。
【０００９】
以上のようにしてマーキングした半導体ウェハ（４０）をダイシングすることにより、良品の半導体チップ（１０）についてはマーク（３０）が設けられておらず、不良の半導体チップ（２０）のみにマーク（３０）が設けられたものを得ることができる。
【００１０】
上記のようにしてマーキングされ、個々に分割された半導体チップ（１０、２０）については、リードフレームと共に樹脂でモールドされた後、不良解析が行われる。この場合、モールド樹脂に穴を開けて半導体チップ（２０）のマーク（３０）を確認できるため、試作段階における半導体チップ（２０）の不良解析に特に有効である。
【００１１】
請求項２に記載の発明では、ウェハ検査には、複数の検査カテゴリが含まれており、ウェハ検査を行う工程では、ウェハ検査として複数のウェハ検査を行い、マーキングする工程では、不良であることを示すマーク（３０）として、どのウェハ検査のどの検査カテゴリで不良となったかを示す内容をマーキングすることを特徴とする。
【００１２】
このように、複数のウェハ検査を行った後であっても、ウェハ検査の種類に応じて不良内容を詳細にマーキングすることができる。
【００１３】
請求項３に記載の発明では、マーキングする工程では、チップ領域（４２）のうち半導体素子が形成されていない外縁部（２２）にマーキングすることを特徴とする。
【００１４】
これにより、半導体素子に対してマーキングによるダメージを直接与えないようにすることができる。したがって、不良の半導体チップ（２０）であっても、半導体素子の電気的特性等の不良解析を行えるようにすることができる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の一実施形態に係る半導体チップの平面図である。図１（ａ）は良品の半導体チップ１０の平面図、図１（ｂ）は不良の半導体チップ２０の平面図である。
【００１７】
各半導体チップ１０、２０には、半導体素子が形成された素子領域１１、２１がそれぞれ設けられている、各素子領域１１、２１には、半導体素子として例えばフラッシュメモリがそれぞれ形成されている。
【００１８】
図１（ｂ）に示されるように、不良の半導体チップ２０には不良であることを示すマーク３０が設けられている。このマーク３０は、半導体チップ１０、２０の製造に際し、ウェハ検査で不良であると判定され、ウェハ検査後に設けられるものである。ウェハ検査には、複数の検査カテゴリが含まれている。
【００１９】
マーク３０は、例えばレーザによって半導体チップ２０の表面が彫られた刻印（印字）である。図１（ｂ）に示されるように、半導体チップ２０の表面のうち半導体素子が形成されていない外縁部２２にマーキングされている。外縁部２２は、例えばパッドなどが形成された領域である。ここで、「マーキングする」とは、マーク３０を設けることを指す。
【００２０】
マーク３０として、数字や記号等が採用され、これらに情報を持たせている。本実施形態では、マーク３０として数字と記号との組み合わせが採用される。図１（ｂ）に示されるマーク３０は「２−４」であり、このマーク３０には、例えば、「２」という検査工程の「４」という検査カテゴリで不良が判明したという情報が含まれている。
【００２１】
一方、各半導体チップ１０、２０のうち良品の半導体チップ１０には、何もマーキングされていない。このように、各半導体チップ１０、２０においては、不良のもののみにマーク３０が設けられている。
【００２２】
上記各半導体チップ１０、２０は、半導体ウェハがダイシングされて個々に分割されることで得られたものである。以上が、各半導体チップ１０、２０の構成である。各半導体チップ１０、２０は、リードフレームと共に樹脂でモールドされ、電子部品とされる。
【００２３】
次に、図１に示される各半導体チップ１０、２０を製造する方法について、図２を参照して説明する。
【００２４】
まず、図２（ａ）に示す工程では、半導体ウェハ４０を用意し、該半導体ウェハ４０の一面４１側に、複数のチップ領域４２それぞれに半導体素子としてフラッシュメモリを形成する。チップ領域４２とは、半導体ウェハ４０がダイシングされて分割されると、１つの半導体チップ１０、２０となる領域を指す。そして、半導体ウェハレベルで各チップ領域４２の半導体素子それぞれについて複数のウェハ検査を行う。
【００２５】
例えば、フラッシュメモリの場合、ウェハ検査として、１：ＦＬＡＳＨ検査１、２：ＦＬＡＳＨ検査２、３：ＨＴＷＡＴ（高温機能検査）、４：ＬＴＷＡＴ（低温機能検査）の４つのウェハ検査を行う。このうち、例えばＨＴＷＡＴの検査には、１：Ｏ／Ｓ（コンタクトチェック）、２：ＩＤＤ（電流測定）、３：ＩＩＨ／ＩＩＬ（微小リーク電流測定）、４：ＶＯＨ／ＶＯＬ（端子の電圧特性の測定）、５：ファンクション（回路の機能検査）の５つの検査カテゴリが含まれている。なお、ＦＬＡＳＨ検査１、ＦＬＡＳＨ検査２、およびＬＴＷＡＴにもそれぞれ複数の検査カテゴリが含まれている。
【００２６】
このとき、ウェハ検査装置では、どのチップ領域４２においてどのウェハ検査のどの検査カテゴリで不良となったか、という判定結果がすべてのチップ領域４２についてデータとして保存される。例えば、２：ＦＬＡＳＨ検査２で４：：ＶＯＨ／ＶＯＬにおける不良が判定されると、該不良が判定されたチップ領域４２に対してこの判定結果（２−４）が保存される。もちろん、不良が生じないチップ領域４２については、不良ではないという情報が保存される。
【００２７】
続いて、図２（ｂ）に示す工程では、半導体ウェハ４０の各チップ領域４２のうち不良に該当するものに対し、不良であることを示すマーク３０をマーキングする。本実施形態では、マーキングとして、レーザマーキングを行う。
【００２８】
具体的には、ウェハ検査が完了した半導体ウェハ４０を図示しないマーキング装置のステージに配置する。そして、レーザから照射されるレーザ光がガルバノミラーや集光レンズ等を介して半導体ウェハ４０の一面４１に導かれるようにする。
【００２９】
そして、ウェハ検査で得られたデータに基づいて、ガルバノミラーやステージを駆動することにより、ウェハ検査によって不良と判定されたすべてのチップ領域４２に不良内容を示したマーク３０をそれぞれ付する。本実施形態では、マーク３０の内容は、どの検査工程のどの検査カテゴリで不良判定をしたか、という情報である。したがって、「■−■」（■には検査工程や検査カテゴリを示す数字が入る）という表記となる。このような表記とすることで、複数のウェハ検査を行った後であっても、ウェハ検査の種類に応じて不良内容を詳細に知ることができる。
【００３０】
レーザマーキングとして、レーザを連続して照射することによりチップ領域４２に文字を印字する方法や、レーザを断続的に照射することによって多数の点を繋げることによりチップ領域４２に文字を印字する方法などが採用される。
【００３１】
また、チップ領域４２の外縁部にレーザマーキングを行う。チップ領域４２の外縁部は、半導体チップ２０の表面の外縁部２２に対応した部分である。なお、図２（ｂ）では、マーク３０の位置がチップ領域４２の中央に描かれているが、これはマーク３０が設けられる概略を示したものであり、実際には図１（ｂ）と同様に各マーク３０はチップ領域４２の外縁部に設けられる。
【００３２】
以上のようにして、すべての不良のチップ領域４２にマーク３０を設け、半導体ウェハ４０をダイシングして個々に分割してチップ化する。この後、各チップをリードフレームと共に樹脂でモールドすることで電子部品化する。この場合、良品の半導体チップ１０についてはマーク３０がレーザマーキングされておらず、不良の半導体チップ２０のみにマーク３０がレーザマーキングされたものを得ることができる。
【００３３】
そして、電子部品となったものについて、不良解析等を行う。この場合、モールド樹脂に穴を開けることにより、半導体チップ２０のマーク３０を確認できるので、具体的な不良内容を知ることが可能となる。したがって、上記のようなマーキングを施す手法は、試作段階における半導体チップ２０の不良解析に特に有効である。
【００３４】
良品の半導体チップ１０については、レーザマーキングそのものが施されないため、レーザマーキングによって半導体素子が破壊されることはなく、電子部品化した後においても半導体素子の電気的特性等の解析を行うことができる。
【００３５】
以上説明したように、本実施形態では、半導体ウェハ４０の各チップ領域４２に形成された半導体素子についてウェハ検査を行った後、不良のもののみに対して、不良の内容を示すマーク３０をレーザマーキングすることが特徴となっている。
【００３６】
これにより、各チップ領域４２のうち良品のものについては、マーキングしないようにすることができ、レーザマーキングによって良品の半導体素子にダメージを与えないようにすることができる。一方、不良のものについてはレーザマーキングを行うことによって不良であることをマーク３０にて明確にすることができる。
【００３７】
（他の実施形態）
上記第１実施形態では、半導体素子としてフラッシュメモリを例に説明したが、フラッシュメモリは一例を示したものであり、トランジスタ等が形成された回路等であっても良い。
【００３８】
上記第１実施形態では、複数のウェハ検査を行っていたが、一種類の検査だけであって良い。また、第１実施形態で示したウェハ検査はフラッシュメモリの場合についての一例であり、半導体チップ１０、２０に形成した半導体素子に応じた各種の検査を用意し、該検査に従ってウェハ検査を行えば良い。
【００３９】
上記第１実施形態では、マーキング方法として、レーザマーキングを例に説明したが、チップ領域４２にマーク３０を刻印できる方法であればレーザマーキングに限らず他の刻印方法を採用しても良い。
【００４０】
上記第１実施形態では、マーク３０を設ける場所として、半導体チップ２０の表面のうち素子領域２１を除いた外縁部２２について説明したが、素子領域２１内にマーク３０を設けても良い。
【００４１】
また、第１実施形態では、マーク３０として図１（ｂ）や図２（ｂ）に示される数字と記号との組み合わせを用いたが、これは一例を示すものであって、他の表記方法であっても良い。例えば、マーク３０として、数字のみで構成される場合や、記号のみで構成される場合など、自由に設定できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る半導体チップの平面図である。
【図２】図１に示される半導体チップを製造する工程を示した図である。
【符号の説明】
【００４３】
２２  外縁部
３０  マーク
４０  半導体ウェハ
４１  半導体ウェハの一面
４２  チップ領域
【図１】
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【図２】
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