(57)【要約】【課題】水素侵入による強誘電体膜の劣化を抑制した信頼性の高い強誘電体メモリを提供する。【解決手段】半導体基板１０１上に形成された絶縁膜１０９と、絶縁膜１０９を貫通するように形成されたホールと、前記ホール内に形成されたプラグ１１０と、絶縁膜１０９上にプラグ１１０に接続するように形成された導電性バリア膜１１１と、導電性バリア膜１１１上に形成された貴金属膜を有する下部電極１１３と、導電性バリア膜１１１と下部電極１１３との間の周辺部に形成された絶縁性バリア膜１１２と、下部電極１１３上に形成された誘電体膜１１４と、誘電体膜１１４上に形成された上部電極１１５と、を備える。【選択図】図１
2009010194.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜と、
前記絶縁膜を貫通するように形成されたホール内に形成されたプラグと、
前記絶縁膜上に前記プラグに接続するように形成された導電性バリア膜と、
前記導電性バリア膜上に形成された貴金属膜を有する下部電極と、
前記導電性バリア膜と前記下部電極との間の境界面における周辺領域に形成された絶縁性バリア膜と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極と、
を備えることを特徴とする強誘電体メモリ。
【請求項２】
前記導電性バリア膜は導電性窒化物を有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記絶縁性バリア膜は金属酸化物を有することを特徴とする請求項１又は２に記載の強誘電体メモリ。
【請求項４】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通し前記半導体基板表面を露出するホールを形成する工程と、
前記ホールに導電膜を埋め込んでプラグを形成する工程と、
前記絶縁膜上に前記プラグと接続する導電性バリア膜を形成する工程と、
前記導電性バリア膜上に絶縁性バリア膜を形成する工程と、
前記絶縁性バリア膜のうち少なくとも前記プラグ上方に位置する部分を除去して前記導電性バリア膜の上面が露出する開口部を形成し、周辺領域が残るように加工する工程と、
前記開口部を埋め込むように前記絶縁性バリア膜上に下部電極を形成する工程と
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
を備えることを特徴とする強誘電体メモリの製造方法。
【請求項５】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通するホールを形成する工程と、
前記ホールに導電膜を埋め込んでプラグを形成する工程と、
前記絶縁膜上に前記プラグと接続する導電性バリア膜を形成する工程と、
前記導電性バリア膜上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
前記導電性バリア膜の周辺部を酸化する工程と、
を備えることを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜を用い、その残留分極を利用してデータを保持する不揮発性メモリである。
【０００３】
ＰＺＴ等の強誘電体は酸化物であるため、水素を主としたガスが侵入すると還元されて結晶特性が崩れ、強誘電体特性が劣化する。キャパシタサイズの微小化に伴い、水素による影響はより大きくなる。半導体装置の製造工程では水素を含んだ雰囲気中での処理が多いため、強誘電体膜への水素の侵入を防止する必要がある。水素は層と層との境界面から侵入し易いものである。
【０００４】
このような問題を解決するために、層間絶縁膜上に形成された絶縁性水素バリア膜と、層間絶縁膜及び絶縁性バリア膜を貫通するように形成されたコンタクトプラグと、絶縁性水素バリア膜上にコンタクトプラグと接続されるように形成された下部電極と、下部電極と絶縁性水素バリア膜との間に形成された例えばチタンの密着層と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極と、を備えた誘電体メモリが提案されている（例えば特許文献１参照）。
【０００５】
このような誘電体メモリは、絶縁性水素バリア膜と下部電極との境界面からの水素の侵入を密着層が防止するため、容量絶縁膜の劣化を防止することができる。
【０００６】
上記のような従来の誘電体メモリの下部電極はチタンアルミ合金などの導電性水素バリア層と導電性水素バリア層上に形成されたＩｒ（イリジウム）などの酸素バリア層を有する。導電性水素バリア層と酸素バリア層との間は導電性水素バリア層の膜ストレスなどで剥がれが生じやすく、密着性も弱いことから水素侵入経路となり得る。Ｉｒなどの酸素バリア層には水素バリア性がないため、導電性水素バリア層と酸素バリア層との境界面から侵入する水素を防止することができず、容量絶縁膜（強誘電体膜）の特性を劣化させるという問題を有していた。
【特許文献１】特開２００６−２６９４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は水素侵入による強誘電体膜の劣化を抑制した信頼性の高い強誘電体メモリ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による強誘電体メモリは、半導体基板上に形成された絶縁膜と、前記絶縁膜を貫通するように形成されたホール内に形成されたプラグと、前記絶縁膜上に前記プラグに接続するように形成された導電性バリア膜と、前記導電性バリア膜上に形成された貴金属膜を有する下部電極と、前記導電性バリア膜と前記下部電極との間の境界面における周辺領域に形成された絶縁性バリア膜と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、を備えるものである。
【０００９】
本発明の一態様による強誘電体メモリの製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を貫通し前記半導体基板表面を露出するホールを形成する工程と、前記ホールに導電膜を埋め込んでプラグを形成する工程と、前記絶縁膜上に前記プラグと接続する導電性バリア膜を形成する工程と、前記導電性バリア膜上に絶縁性バリア膜を形成する工程と、前記絶縁性バリア膜のうち少なくとも前記プラグ上方に位置する部分を除去して前記導電性バリア膜の上面が露出する開口部を形成し、周辺領域が残るように加工する工程と、前記開口部を埋め込むように前記絶縁性バリア膜上に下部電極を形成する工程と前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、を備えるものである。
【００１０】
また、本発明の一態様による強誘電体メモリの製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を貫通するホールを形成する工程と、前記ホールに導電膜を埋め込んでプラグを形成する工程と、前記絶縁膜上に前記プラグと接続する導電性バリア膜を形成する工程と、前記導電性バリア膜上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、前記導電性バリア膜の周辺部を酸化する工程と、を備えるものである。
【発明の効果】
【００１１】
本発明によれば、水素侵入による強誘電体膜の劣化を抑制し、信頼性の高い強誘電体メモリを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態による強誘電体メモリ及びその製造方法を図面に基づいて説明する。
【００１３】
（第１の実施形態）図１に本発明の第１の実施形態に係る強誘電体メモリの概略構成を示す。半導体基板１０１の表面部にはソース・ドレイン領域１０２、１０３が形成されている。ソース・ドレイン領域１０２、１０３間の半導体基板１０１上にはゲート絶縁膜１０４と、ポリシリコン膜１０５及びタングステンシリサイド膜１０６を含むゲート電極とが順次積層されている。ゲート絶縁膜１０４は例えばシリコン酸化膜である。
【００１４】
ゲート絶縁膜１０４、ポリシリコン膜１０５及びタングステンシリサイド膜１０６を覆うように例えばシリコン窒化膜のゲートキャップ膜１０７及びゲート側壁膜１０８が形成されている。
【００１５】
半導体基板１０１上には例えばシリコン酸化膜の層間絶縁膜１０９が形成され、層間絶縁膜１０９を貫通し、ソース・ドレイン領域１０３に接触する例えばタングステンのコンタクトプラグ１１０が形成されている。
【００１６】
層間絶縁膜１０９上にはコンタクトプラグ１１０と接続されるようにキャパシタＣが形成されている。キャパシタＣはコンタクトプラグ１１０と接続されるように形成されたキャパシタバリア膜１１１、キャパシタバリア膜１１１上に形成された下部電極１１３、キャパシタバリア膜１１１と下部電極１１３との境界面における周辺領域に形成された水素バリア性を有する絶縁性バリア膜１１２、下部電極１１３上に形成されたキャパシタ誘電体膜１１４、キャパシタ誘電体膜１１４上に形成された上部電極１１５を有する。
【００１７】
キャパシタバリア膜１１１は例えばＴｉＡｌＮ（チタンアルミナイトライド）、絶縁性バリア膜１１２は例えばＡｌ２Ｏ３（酸化アルミニウム）、下部電極１１３は例えばＩｒ（イリジウム）などの貴金属、キャパシタ誘電体膜１１４は例えばＰＺＴ、上部電極１１５は例えばＳＲＯ（ＳｒＲｕＯ３：ストロンチウムルテニウムオキサイド）膜１１５ａとＩｒＯ２（イリジウムオキサイド）膜１１５ｂの積層構造である。
【００１８】
上部電極１１５上には例えばシリコン酸化膜のハードマスク１１６が形成され、キャパシタＣ及びハードマスク１１６を覆うように例えばＡｌ２Ｏ３のような水素防止膜１１７が形成される。水素防止膜１１７及びハードマスク１１６を貫通して上部電極１１５に接続するように配線１１８が形成されている。配線１１８は隣接するキャパシタの上部電極（図示せず）との接続を行う。
【００１９】
水素防止膜１１７によりキャパシタＣへのキャパシタ側壁方向からの水素の侵入が防止される。また、ＴｉＡｌＮ膜であるキャパシタバリア膜１１１は水素バリア性を有するため、キャパシタバリア膜１１１と層間絶縁膜１０９との界面などキャパシタ下部からの水素の侵入を防止する。また、上部電極１１５のＩｒＯ２膜１１５ｂは水素バリア性有するため、ハードマスク１１６や配線１１８との界面などキャパシタ上部からの水素の侵入を防止する。
【００２０】
さらに、水素バリア性を有する絶縁性バリア膜１１２により、下部電極（酸素バリア層）１１３とキャパシタバリア膜（導電性水素バリア層）１１４との界面からの水素の侵入を防止することができる。
【００２１】
このようにキャパシタ誘電体膜１１４への水素の侵入が防止されるため、強誘電体キャパシタ特性の劣化を抑制することができ、信頼性の高い強誘電体メモリを得ることができる。
【００２２】
次に、図２〜図１０を用いてこのような強誘電体メモリの製造方法を説明する。
【００２３】
図２に示すように、半導体基板２０１上にシリコン酸化膜２０２を介してポリシリコン膜２０３ａ及びタングステンシリサイド膜２０３ｂを有するゲート電極２０３を形成した後に、ゲート電極２０３をマスクとして不純物注入を行い半導体基板２０１表面部にソース・ドレイン領域２０４を形成する。ゲート電極２０３を覆うようにシリコン窒化膜２０５を堆積し、ゲート側壁膜及びゲートキャップ膜を形成する。
【００２４】
続いて、半導体基板２０１上にシリコン窒化膜２０５を覆うようにシリコン酸化膜２０６を堆積し、平坦化して層間絶縁膜を形成する。
【００２５】
シリコン酸化膜２０６の上にマスク（図示せず）を形成し、ソース・ドレイン領域２０４の上面が露出するようにＲＩＥ（反応性イオンエッチング）によりコンタクトホール２０７を形成する。
【００２６】
コンタクトホール２０７の側壁及び底部にスパッタ法を用いてＴｉ層及びＴｉＮ層の積層構造を有するバリアメタル層２０８を形成する。ブランケットＣＶＤ法によりコンタクトホール２０７を埋め込むようにタングステン２０９を成膜し、コンタクトホール２０７部分以外のバリアメタル層２０８及びタングステン２０９をＣＭＰ（化学的機械研磨）法で除去してコンタクトプラグ２１０を形成する。
【００２７】
図３に示すように、シリコン酸化膜２０６及びコンタクトプラグ２１０上にスパッタ法により膜厚５０ｎｍのＴｉＡｌＮ膜３０１を形成する。ＴｉＡｌＮ膜３０１は高温成膜又は熱処理により結晶化させてもよい。
【００２８】
図４に示すように、ＴｉＡｌＮ膜３０１上にスパッタ法により膜厚３０ｎｍのＡｌ２Ｏ３膜４０１を形成する。レジスト（図示せず）を用いてパターニングを行い、ＲＩＥにより開口４０２を形成する。開口４０２のサイズは後の工程で形成されるキャパシタ下部電極サイズよりも小さくする。この開口４０２が小さすぎるとコンタクト抵抗が増すことに留意する。開口４０２のサイズは例えばキャパシタ下部電極サイズの８０％程度にする。
【００２９】
図５に示すように、Ａｌ２Ｏ３膜４０１上に開口４０２を埋め込むように下部電極となる膜厚１００ｎｍのＩｒ膜５０１を形成する。Ｉｒ膜５０１はヒロック（突起）形成を防止するため、３００℃以上の温度でスパッタ成膜することが好ましい。
【００３０】
図６に示すように、Ｉｒ膜５０１上にＭＯＣＶＤ（有機金属気相成長）法によりキャパシタ誘電体膜となるＰＺＴ膜６０１を形成する。ＭＯＣＶＤ法を用いることで、膜内部の欠陥が少なく、電極（Ｉｒ膜５０１）界面の欠陥も少なくなるため、分極特性が良く、信頼性が高いものとなる。
【００３１】
ＰＺＴ膜６０１は酸素を反応ガスとし、６００℃以上の温度で成膜される。Ｉｒ膜５０１及びＴｉＡｌＮ膜３０１は酸素バリア性を有するため、コンタクトプラグ２０９が酸化されるのを防止することができる。
【００３２】
図７に示すように、ＰＺＴ膜６０１上にスパッタ法により上部電極となるＳＲＯ膜７０１及びＩｒＯ２膜７０２を形成する。
【００３３】
図８に示すように、ＩｒＯ２膜７０２上にＣＶＤ法によりシリコン酸化膜を形成し、パターニングしてキャパシタの加工マスク形状のハードマスク８０１を形成する。
【００３４】
図９に示すように、ハードマスク８０１をマスクとして、ＩｒＯ２膜７０２、ＳＲＯ膜７０１、ＰＺＴ膜６０１、Ｉｒ膜５０１、Ａｌ２Ｏ３膜４０１、ＴｉＡｌＮ膜３０１を順次ＲＩＥ加工し、キャパシタ構造９０１を形成する。キャパシタ構造９０１形成後、４００〜６００℃の温度の酸素を含む雰囲気で熱処理を行い、加工時に生じたダメージを回復させるようにしても良い。
【００３５】
図１０に示すように、キャパシタ構造９０１及びシリコン酸化膜２０６を覆うように水素防止膜となるＡｌ２Ｏ３膜１００１を形成する。その後、Ａｌ２Ｏ３膜１００１及びハードマスク８０１を貫通してＩｒＯ２膜７０２上面を露出するホール１００２を開口し、ホール１００２内に配線１００３を形成する。
【００３６】
この配線工程を含め、その後の製造工程では水素還元雰囲気下で行われる工程が多い。ＩｒＯ２膜７０２がキャパシタ構造９０１上部からの水素の侵入を防止する。また、ＴｉＡｌＮ膜３０１がキャパシタ構造９０１下部からの水素の侵入を防止する。また、Ａｌ２Ｏ３膜１００１がキャパシタ構造９０１側壁方向からの水素の侵入を防止する。さらに、Ａｌ２Ｏ３膜４０１がＩｒ膜（酸素バリア層）５０１とＴｉＡｌＮ膜（導電性水素バリア層）３０１との界面からの水素の侵入を防止する。
【００３７】
このようにしてキャパシタへの水素侵入が防止され、キャパシタ特性劣化が抑制された信頼性の高い強誘電体メモリを得ることができる。
【００３８】
（第２の実施形態）図１１に本発明の第２の実施形態に係る強誘電体メモリの概略構成を示す。半導体基板１１０１の表面部にはソース・ドレイン領域１１０２、１１０３が形成されている。ソース・ドレイン領域１１０２、１１０３間の半導体基板１１０１上にはゲート絶縁膜１１０４と、ポリシリコン膜１１０５及びタングステンシリサイド膜１１０６を含むゲート電極とが順次積層されている。ゲート絶縁膜１１０４は例えばシリコン酸化膜である。
【００３９】
ゲート絶縁膜１１０４、ポリシリコン膜１１０５及びタングステンシリサイド膜１１０６を覆うように例えばシリコン窒化膜のゲートキャップ膜１１０７及びゲート側壁膜１１０８が形成されている。
【００４０】
半導体基板１１０１上には例えばシリコン酸化膜の層間絶縁膜１１０９が形成される。層間絶縁膜１１０９を貫通し、ソース・ドレイン領域１１０３に接触する例えばタングステンのコンタクトプラグ１１１０が形成されている。
【００４１】
層間絶縁膜１１０９上にはコンタクトプラグ１１１０と接続されるようにキャパシタＣが形成されている。キャパシタＣはコンタクトプラグ１１１０と接続されるように形成されたキャパシタバリア膜１１１１、キャパシタバリア膜１１１の端部に形成された水素バリア性を有する絶縁性バリア膜１１１２、キャパシタバリア膜１１１１上に形成された下部電極１１１３、下部電極１１３上に形成されたキャパシタ誘電体膜１１１４、キャパシタ誘電体膜１１１４上に形成された上部電極１１１５を有する。
【００４２】
キャパシタバリア膜１１１１は例えばＴｉＡｌＮ、絶縁性バリア膜１１１２は例えばＡｌ２Ｏ３、下部電極１１１３は例えばＩｒなどの貴金属、キャパシタ誘電体膜１１１４は例えばＰＺＴ、上部電極１１１５は例えばＳＲＯ膜１１５ａとＩｒＯ２膜１１１５ｂの積層構造である。
【００４３】
上部電極１１１５上には例えばシリコン酸化膜のハードマスク１１１６が形成され、キャパシタＣ及びハードマスク１１１６を覆うように例えばＡｌ２Ｏ３の水素防止膜１１１７が形成される。水素防止膜１１１７及びハードマスク１１１６を貫通して上部電極１１１５に接続するように配線１１１８が形成されている。配線１１１８は隣接するキャパシタの上部電極（図示せず）との接続を行う。
【００４４】
水素防止膜１１１７によりキャパシタＣの側壁方向からの水素の侵入が防止される。また、ＴｉＡｌＮ膜等の導電性水素バリア層であるキャパシタバリア膜１１１１により、キャパシタバリア膜１１１１と層間絶縁膜１１０９との界面などキャパシタＣ下部からの水素の侵入が防止される。また、上部電極１１１５のＩｒＯ２膜１１１５ｂは水素バリア性を有するため、ハードマスク１１１６や配線１１１８との界面などキャパシタＣ上部からの水素の侵入を防止する。
【００４５】
さらに、絶縁性バリア膜１１１２は水素バリア性を有するため、下部電極（酸素バリア層）１１１３とキャパシタバリア膜（導電性水素バリア層）１１１１との界面からの水素の侵入を防止することができる。
【００４６】
このようにキャパシタ誘電体膜１１１４への水素の侵入が防止されるため、強誘電体キャパシタ特性の劣化を抑制することができ、信頼性の高い強誘電体メモリを得ることができる。
【００４７】
次に、図１２〜図２０を用いてこのような強誘電体メモリの製造方法を説明する。
【００４８】
図１２に示すように、半導体基板１２０１上にシリコン酸化膜１２０２を介してポリシリコン膜１２０３ａ及びタングステンシリサイド膜１２０３ｂを有するゲート電極１２０３を形成した後に、ゲート電極１２０３をマスクとして不純物注入を行い半導体基板１２０１表面部にソース・ドレイン領域１２０４を形成する。ゲート電極１２０３を覆うようにシリコン窒化膜１２０５を堆積し、ゲート側壁膜及びゲートキャップ膜を形成する。
【００４９】
続いて、半導体基板１２０１上にシリコン窒化膜１２０５を覆うようにシリコン酸化膜１２０６を堆積し、平坦化して層間絶縁膜を形成する。
【００５０】
シリコン酸化膜１２０６の上にマスク（図示せず）を形成し、ソース・ドレイン領域１２０４の上面が露出するようにＲＩＥ（反応性イオンエッチング）でコンタクトホール１２０７を形成する。
【００５１】
コンタクトホール１２０７の側壁及び底部にスパッタ法を用いてＴｉ層及びＴｉＮ層の積層構造を有するバリアメタル層１２０８を形成する。ブランケットＣＶＤ法によりコンタクトホール１２０７を埋め込むようにタングステン１２０９を成膜し、コンタクトホール１２０７部分以外のバリアメタル層１２０８及びタングステン１２０９をＣＭＰ（化学的機械研磨）法で除去してコンタクトプラグ１２１０を形成する。
【００５２】
図１３に示すように、シリコン酸化膜１２０６及びコンタクトプラグ１２１０上にスパッタ法により膜厚５０ｎｍのＴｉＡｌＮ膜１３０１を形成する。ＴｉＡｌＮ膜１３０１は高温成膜又は熱処理により結晶化させてもよい。
【００５３】
図１４に示すように、ＴｉＡｌＮ膜１３０１上に下部電極となる膜厚１００ｎｍのＩｒ膜１４０１を形成する。Ｉｒ膜１４０１はヒロック形成を防止するため、３００℃以上の温度でスパッタ成膜することが好ましい。
【００５４】
図１５に示すように、Ｉｒ膜１４０１上にＭＯＣＶＤ（有機金属気相成長）法によりキャパシタ誘電体膜となるＰＺＴ膜１５０１を形成する。ＭＯＣＶＤ法を用いることで、膜内部の欠陥が少なく、下部電極（Ｉｒ膜１４０１）界面の欠陥も少なくなるため、分極特性が良く、信頼性が高いものとなる。
【００５５】
ＰＺＴ膜１５０１は酸素を反応ガスとし、６００℃以上の温度で成膜される。Ｉｒ膜１４０１及びＴｉＡｌＮ膜１３０１は酸素バリア性を有するため、コンタクトプラグ１２０９が酸化されるのを防止することができる。
【００５６】
図１６に示すように、ＰＺＴ膜１５０１上にスパッタ法により上部電極となるＳＲＯ膜１６０１及びＩｒＯ２膜１６０２を形成する。
【００５７】
図１７に示すように、ＩｒＯ２膜１６０２上にＣＶＤ法によりシリコン酸化膜を形成し、パターニングしてキャパシタの加工マスク形状のハードマスク１７０１を形成する。
【００５８】
図１８に示すように、ハードマスク１７０１をマスクとして、ＩｒＯ２膜１６０２、ＳＲＯ膜１６０１、ＰＺＴ膜１５０１、Ｉｒ膜１４０１、ＴｉＡｌＮ膜１３０１を順次ＲＩＥ加工し、キャパシタ構造１８０１を形成する。
【００５９】
図１９に示すように、例えば５５０℃の酸素中でＲＴＯ（Rapid Thermal Oxidation：急速熱酸化）を行い、ＴｉＡｌＮ膜１３０１の周辺部を酸化し、Ａｌ２Ｏ３膜１９０１を形成する。
【００６０】
図２０に示すように、キャパシタ構造１８０１及びシリコン酸化膜１２０６を覆うように水素防止膜となるＡｌ２Ｏ３膜２００１を形成する。その後、Ａｌ２Ｏ３膜２００１及びハードマスク１７０１を貫通してＩｒＯ２膜１６０２上面を露出するホール２００２を開口し、ホール２００２内に配線２００３を形成する。
【００６１】
この配線工程を含め、その後の製造工程では水素還元雰囲気下で行われる工程が多い。ＩｒＯ２膜１６０２がキャパシタ構造１８０１上部からの水素の侵入を防止する。また、ＴｉＡｌＮ膜１３０１がキャパシタ構造１８０１下部からの水素の侵入を防止する。また、Ａｌ２Ｏ３膜２００１がキャパシタ構造１８０１側壁方向からの水素の侵入を防止する。さらに、Ａｌ２Ｏ３膜１９０１がＩｒ膜（酸素バリア層）１４０１とＴｉＡｌＮ膜（導電性水素バリア層）１３０１との界面からの水素の侵入を防止する。
【００６２】
このようにしてキャパシタへの水素侵入が防止され、キャパシタ特性劣化が抑制された信頼性の高い強誘電体メモリを得ることができる。
【００６３】
上記第１の実施形態では図５に示すようにＡｌ２Ｏ３膜４０１上に開口４０２を埋め込むようにＩｒ膜５０１を堆積するため、それぞれの膜厚によっては領域Ａ（開口４０２端部）におけるＩｒ膜５０１の酸素バリア性が低下するおそれがあるが、本実施形態ではＴｉＡｌＮ膜１３０１の端部を酸化することで絶縁性バリア膜であるＡｌ２Ｏ３膜１９０１を形成するため、Ｉｒ膜１４０１の酸素バリア性低下を抑制することができる。
【００６４】
上記実施形態では、上部電極１１５、１１１５をＳＲＯ膜及びＩｒＯ２膜の積層構造としたが、ＳＲＯとＰｔの積層構造、Ｐｔ、Ｉｒ、Ｒｕ、ＲｕＯｘ、ＳＲＯなどにしても良い。
【００６５】
また、キャパシタ誘電体膜１１４、１１１４にＰＺＴを用いていたが、ＳＢＴやＢＩＴにしても良い。
【００６６】
また、下部電極１１３、１１１３にＩｒを用いていたが、Ｐｔ、Ｒｕ、Ｏｓ、Ｐｄ等の貴金属、またはそれらとＩｒＯｘ、ＲｕＯｘ等の貴金属酸化物とＳＲＯ等の導電性酸化物との積層構造にしてもよい。
【００６７】
また、キャパシタバリア膜（導電性水素バリア層）１１１、１１１１にＴｉＡｌＮを用いていたが、ＴａＳｉＮ、ＴｉＮなど他の導電性窒化物にしても良い。但し、ＴｉＡｌＮはＴａＳｉＮ、ＴｉＮと比較して酸化抑制効果が大きいため、キャパシタバリア膜に好適である。
【００６８】
また、上記第１の実施形態では絶縁性バリア膜１１２にＡｌ２Ｏ３を用いていたが、ＴｉＯ２、Ｔａ２Ｏ５、Ｎｂ酸化物、Ｎｉ酸化物などの金属酸化物にしても良い。Ｎｂ酸化物、Ｎｉ酸化物と比較してＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５の方がスパッタ法やＣＶＤ法による成膜が容易である。また、ＴｉＯ２、Ｔａ２Ｏ５と比較してＡｌ２Ｏ３の方が水素トラップ効果が強く、すなわち水素バリア性が良く、絶縁性バリア膜に好適である。
【００６９】
また、上記第２の実施形態では、キャパシタ構造１８０１形成後、ＴｉＡｌＮ膜１３０１の端部を酸化し、絶縁性バリア膜となるＡｌ２Ｏ３膜１９０１を形成していたが、後の配線工程において不活性雰囲気中でＲＴＡ（Rapid Thermal Annealing：高速熱アニール）処理することで同様の酸化部分を形成するようにしても良い。
【００７０】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態による強誘電体メモリの概略構成図である。
【図２】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図３】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図４】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図５】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図６】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図７】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図８】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図９】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１０】同第１の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１１】本発明の第２の実施形態による強誘電体メモリの概略構成図である。
【図１２】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１３】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１４】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１５】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１６】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１７】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１８】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図１９】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【図２０】同第２の実施形態による強誘電体メモリの製造方法を示す工程断面図である。
【符号の説明】
【００７２】
１０１  半導体基板
１０２、１０３  ソース・ドレイン領域
１０４  ゲート絶縁膜
１０５  ポリシリコン膜
１０６  タングステンシリサイド膜
１０７  ゲートキャップ膜
１０８  ゲート側壁膜
１０９  層間絶縁膜
１１０  コンタクトプラグ
１１１  キャパシタバリア膜
１１２  絶縁性バリア膜
１１３  下部電極
１１４  キャパシタ誘電体膜
１１５  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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