(57)【要約】【課題】ＭＯＮＯＳ構造の不揮発性半導体記憶装置において、不純物注入時の突抜け現象を起こりにくくする。【解決手段】不揮発性半導体記憶装置は、主表面を有する半導体基板１と、上記主表面に形成されたソース／ドレイン領域２，３と、第１ゲート絶縁膜１７と、電荷蓄積層を有するＯＮＯ膜１３（第２ゲート絶縁膜）と、側壁を有するコントロールゲート電極１２（第１ゲート電極）と、ＯＮＯ膜１３上に形成されたメモリゲート電極１１ｉ（第２ゲート電極）と、これに接して形成された保護膜１８ａとを備える。メモリゲート電極１１ｉは横断面で見たときに、コントロールゲート電極１２の側壁に沿うように延在する縦延在部分と上記主表面に沿うように延在する横延在部分とを含み、両者が連続することによってＬ字形状をなしている。上記保護膜１８ａは、上記横延在部分を半導体基板１とは反対の側から覆っている。【選択図】図１
2009010035.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に挟まれる前記主表面上に形成された第１ゲート絶縁膜と、
前記ソース領域および前記ドレイン領域に挟まれる前記主表面上に形成され、かつ電荷蓄積層を有する第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、側壁を有する第１ゲート電極と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極に接して形成された保護膜とを備え、
前記第２ゲート電極は横断面で見たときに、前記第１ゲート電極の側壁に沿うように延在する縦延在部分と、前記主表面に沿うように延在する横延在部分とを含み、前記縦延在部分と前記横延在部分とは連続することによってＬ字形状をなしており、
前記保護膜は、前記横延在部分を前記半導体基板とは反対の側から覆っている、不揮発性半導体記憶装置。
【請求項２】
前記保護膜は、前記縦延在部分に接する面と前記横延在部分に接する面とを有する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記保護膜は、前記Ｌ字形状の内側を満たしている、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ソース領域、前記ドレイン領域、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第１ゲート電極および前記第２ゲート電極を有するメモリセルを複数有し、
前記複数のメモリセルの各々の前記第２ゲート電極が互いに電気的に接続されている、請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ゲート絶縁膜は、
前記電荷蓄積層よりも前記半導体基板側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第１絶縁膜と、
前記電荷蓄積層よりも前記第２ゲート電極側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第２絶縁膜とを有する、請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷蓄積層はシリコン窒化膜であり、前記第１および第２絶縁膜はシリコン酸化膜である、請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
主表面を有する半導体基板の前記主表面に第１ゲート絶縁膜とその上に重なる第１ゲート電極との積層構造を所望のパターンに形成する工程と、
前記第１ゲート電極の上面および側面ならびに前記主表面のうち露出している部分を連続的に覆うように第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜のうち前記第１ゲート電極の上面に沿って延在する部分と前記第１ゲート電極の側面に沿って延在する部分と前記主表面に沿って延在する部分とを連続して覆うように導電層を形成する工程と、
前記導電層のうち少なくとも前記第１ゲート電極の上面に沿って延在する部分と前記第１ゲート電極の側面に沿って延在する部分とを連続的に覆うように保護膜を形成する工程と、
前記保護膜のうち前記第１ゲート電極の側面に沿って延在する部分以外を除去する工程と、
前記導電層のうち少なくとも前記第１ゲート電極の上面に沿って延在する部分と前記主表面に沿って延在する部分とを除去し、同時に前記第１ゲート電極の側面に沿って延在する部分のうち上側の一部を除去することによって第２ゲート電極とする第２ゲート電極成形工程と、
前記第２ゲート電極成形工程の後に、前記第２ゲート絶縁膜のうち前記第２ゲート電極によって覆われている部分以外を除去して、前記主表面のうち前記第１および第２ゲート電極の投影領域の外側および前記第１ゲート電極の上面を露出させる露出工程とを含む、不揮発性半導体記憶装置の製造方法。
【請求項８】
前記露出工程の後に、前記第１および第２ゲート電極、前記保護膜、前記第２ゲート絶縁膜をマスクとして、前記主表面に対して不純物を注入した上で熱処理を行なうことによってソース領域およびドレイン領域をそれぞれ形成する工程を含む、請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記露出工程の後に、全体を金属層で覆う工程と、
全体を熱処理して、前記第１ゲート電極の上面近傍と前記第２ゲート電極の上方に向けて露出した面の近傍とをシリサイド化する工程と、
前記シリサイド化する工程の後に、前記金属層のうちシリサイド化された部分以外を除去する工程とを含む、請求項７または８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、絶縁膜を積層してその界面や絶縁膜中のトラップなどに電荷を蓄える絶縁膜型の記憶装置（「メモリ」ともいう。）が知られている。この絶縁膜型のメモリの一形態として、たとえば特許文献１に記載されているようなスプリットゲート型のメモリセル構造がある。これは、メモリ動作を担うメモリゲート電極を含むメモリゲートＭＯＳ部（以下「ＭＧＭＯＳ部」という。）と、セルの選択を行なうコントロールゲート電極を含むコントロールゲートＭＯＳ部（以下「ＣＧＭＯＳ部」という。）とを基板上に備える構造である。
【０００３】
このメモリセル構造においては、ＭＧＭＯＳ部のゲート絶縁膜は２つのシリコン酸化膜でシリコン窒化膜をサンドイッチ状に挟む構造を有している。すなわち、このメモリセル構造はいわゆるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を有している。
【０００４】
このようなスプリットゲート型のメモリセル構造は、たとえばマイクロコンピュータに内蔵されるフラッシュメモリ部などに採用されている。この場合、ＣＧＭＯＳ部はＣｏｒｅＭＯＳ部（周辺回路部のＭＯＳトランジスタ部）と同一仕様で形成される。ＭＧＭＯＳ部のメモリゲート電極は、ＣＧＭＯＳ部の形成後にコントロールゲート電極の隣りにＯＮＯ（Oxide-Nitride-Oxide）膜を介して接するようにサイドウォール状に導電体により形成される。こうしてＣＧＭＯＳ部とＭＧＭＯＳ部とが組み合わさることによってスプリットゲート型のメモリセル構造が構成される。
【０００５】
ＭＧＭＯＳ部は、ＣＧＭＯＳ部に対して後付けでサイドウォール状に形成されるので、ＭＧＭＯＳ部のメモリゲート電極の高さはＣＧＭＯＳ部のコントロールゲート電極の高さより大きくすることはできず、ＣＧＭＯＳ部のコントロールゲート電極の高さによって制約されていた。ＭＧＭＯＳ部のチャネル長は導電体の堆積膜厚、すなわちいわゆる枠付け幅によって一義的に決定されていた。
【０００６】
スプリットゲート型のメモリセル構造の一例を図１６、図１７に示す。図１７は図１６のＸＶＩＩ−ＸＶＩＩ線に関する矢視断面図である。この例では、不揮発性半導体記憶装置１００が示されている。半導体基板１の表面にメモリゲート電極１１、コントロールゲート電極１２が紙面垂直方向に長く延在する壁状に配置され、メモリゲート電極１１とコントロールゲート電極１２との間にはＯＮＯ膜１３が介在している。図１７に示すように、ＯＮＯ膜１３はメモリゲート電極１１の下側にまで延在している。メモリゲート電極１１およびコントロールゲート電極１２の外側にはＬＤＤ層用保護膜１４ａ，１４ｂがあり、そのさらに外側の半導体基板１の表面近傍にはソース領域２およびドレイン領域３としての拡散層が形成されている。ＬＤＤ層用保護膜１４ａ，１４ｂの下側に隠れる部分の半導体基板１の表面近傍にはＬＤＤ（Lightly Doped Drain）層（図示せず）が形成されている。
【０００７】
ソース／ドレイン領域２，３を形成するための不純物注入は、図１８に示すようにメモリゲート電極１１、コントロールゲート電極１２、ＯＮＯ膜１３およびＬＤＤ層用保護膜１４ａ，１４ｂをマスクにして行なわれている。図１８に示す例では、半導体基板１の表面にソース／ドレイン領域２，３を形成する前に、ソース／ドレイン領域２，３の形成予定領域の内側にＬＤＤ層を形成するために、メモリゲート電極１１、コントロールゲート電極１２およびＯＮＯ膜１３をマスクとして一旦ＬＤＤ層のための不純物注入を行なった後に、メモリゲート電極１１およびコントロールゲート電極１２の外側にサイドウォール状のＬＤＤ層用保護膜１４ａ，１４ｂを形成し、さらにメモリゲート電極１１、コントロールゲート電極１２およびＬＤＤ層用保護膜１４ａ，１４ｂをマスクとしてソース／ドレイン領域２，３形成のための注入を行なっている。
【特許文献１】特開２００４−１８６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したようにメモリゲート電極１１の高さはコントロールゲート電極１２の高さ以下でなければならないので、メモリセル構造全体の小型化に伴ってコントロールゲート電極１２を低くする場合、メモリゲート電極１１も低くせざるを得ない。また、メモリゲート１１−コントロールゲート電極１２電極間の不所望な短絡を防止するためのひとつの対策として、コントロールゲート電極１２の高さをそのままにしてメモリゲート電極１１を低くするという設計が行なわれる。これらの事情によって図１９に示すように、メモリゲート電極１１が低くなった場合、ソース／ドレイン領域２，３としての拡散層を形成するために注入される不純物元素が、メモリゲート電極１１を突き抜けてメモリゲート電極１１の下側に配置されたＯＮＯ膜１３に達したりさらに下方の半導体基板１に達したりするおそれがある。このように不純物元素がメモリゲート電極１１を突き抜ける現象を以下「突抜け現象」というものとする。突抜け現象によって、注入される不純物元素がメモリゲート電極１１の下側でＯＮＯ膜１３に達した場合、電荷蓄積層として機能すべき部分のＯＮＯ膜１３の膜質が劣化することとなるし、半導体基板１に達した場合は、不所望な位置に余分な拡散層２１が形成されてしまうこととなるので、ＭＯＮＯＳ構造の特性に悪影響を及ぼす。
【０００９】
また、メモリゲート電極１１およびコントロールゲート電極１２は、一般的にポリシリコンによって形成されるので、導電性改善のためにこれらの電極の上部にシリサイド膜１５，１６をそれぞれ形成する場合がある。しかし、メモリゲート電極１１が低い場合、図２０に示すように、メモリゲート電極１１の上部から下方に向かって成長するシリサイド膜１５がそのまま下方のＯＮＯ膜１３にまで到達してしまうおそれがある。図２０においてＺで示す部分ではシリサイド膜１５がＯＮＯ膜１３に接している。このようなことになった場合には、ＭＯＮＯＳ構造の特性がばらつくこととなって好ましくない。
【００１０】
そこで、本発明は、ＭＯＮＯＳ構造を採用しつつ、不純物注入時の突抜け現象を起こりにくくすることができるような不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に基づく不揮発性半導体記憶装置は、主表面を有する半導体基板と、上記半導体基板の上記主表面に形成された１対のソース領域およびドレイン領域と、上記ソース領域および上記ドレイン領域に挟まれる上記主表面上に形成された第１ゲート絶縁膜と、上記ソース領域および上記ドレイン領域に挟まれる上記主表面上に形成され、かつ電荷蓄積層を有する第２ゲート絶縁膜と、上記第１ゲート絶縁膜上に形成され、側壁を有する第１ゲート電極と、上記第２ゲート絶縁膜上に形成された第２ゲート電極と、上記第２ゲート電極に接して形成された保護膜とを備える。上記第２ゲート電極は横断面で見たときに、上記第１ゲート電極の側壁に沿うように延在する縦延在部分と、上記主表面に沿うように延在する横延在部分とを含み、上記縦延在部分と上記横延在部分とは連続することによってＬ字形状をなしている。上記保護膜は、上記横延在部分を上記半導体基板とは反対の側から覆っている。
【発明の効果】
【００１２】
本発明によれば、第２ゲート電極下の第２ゲート絶縁膜は、第２ゲート電極だけでなく保護膜によっても覆われることとなるので、第２ゲート絶縁膜の上側に存在する膜の合計厚みが十分大きなものとなるので、不純物注入時の突抜け現象を起こりにくくすることができる。
【発明を実施するための最良の形態】
【００１３】
（実施の形態１）
（構成）
図１、図２を参照して、本発明に基づく実施の形態１における不揮発性半導体記憶装置について説明する。この不揮発性半導体記憶装置２０１は、主表面を有する半導体基板１と、半導体基板１の前記主表面に形成された１対のソース領域２およびドレイン領域３と、ソース領域２およびドレイン領域３に挟まれる前記主表面上に形成された第１ゲート絶縁膜１７と、ソース領域２およびドレイン領域３に挟まれる前記主表面上に形成され、かつ電荷蓄積層を有する第２ゲート絶縁膜としてのＯＮＯ膜１３と、第１ゲート絶縁膜１７上に形成され、側壁を有する第１ゲート電極としてのコントロールゲート電極１２と、ＯＮＯ膜１３上に形成された第２ゲート電極としてのメモリゲート電極１１ｉと、前記第２ゲート電極に接して形成された保護膜１８ａとを備える。前記第２ゲート電極としてのメモリゲート電極１１ｉは横断面で見たときに、前記第１ゲート電極の側壁に沿うように延在する縦延在部分１１１と、前記主表面に沿うように延在する横延在部分１１２とを含む。縦延在部分１１１と横延在部分１１２とは連続することによってＬ字形状をなしている。保護膜１８ａは、横延在部分１１２を半導体基板１とは反対の側から覆っている。
【００１４】
（作用・効果）
本実施の形態における不揮発性半導体記憶装置２０１では、第２ゲート電極としてのメモリゲート電極１１ｉが横断面で見たときにＬ字形状となっており、保護膜１８ａが横延在部分１１２を半導体基板１とは反対の側から覆っている、すなわちＬ字形状の内側に入り込むように配置されているので、メモリゲート電極１１ｉが低くなる横延在部分１１２においては、メモリゲート電極１１ｉ下のＯＮＯ膜１３は、メモリゲート電極１１ｉだけでなく保護膜１８ａによっても覆われることとなる。したがって、ＯＮＯ膜１３の上側に存在する膜の合計厚みが十分大きなものとなるので、不純物注入時の突抜け現象を起こりにくくすることができる。あるいは、言い換えれば、突抜け現象に対するマージンを大きくすることができる。
【００１５】
保護膜１８ａは、図２に示すように、前記縦延在部分１１１に接する面と前記横延在部分１１２に接する面とを有することが好ましい。こうなっていれば、メモリゲート電極１１ｉの上面および側面が保護膜１８ａによって覆われることとなり、突抜け現象をより確実に防止することができるからである。
【００１６】
保護膜１８ａは、前記Ｌ字形状の内側を満たしていることが好ましい。こうなっていれば、メモリゲート電極１１ｉのＬ字形状の内側は不純物が突抜けにくくなり、突抜け現象をより確実に防止することができるからである。
【００１７】
（製造方法）
図３〜図８および図１を参照して、本実施の形態における不揮発性半導体記憶装置の製造方法について説明する。これは図１に示した不揮発性半導体記憶装置２０１を得るための製造方法である。
【００１８】
まず、図３に示すように、半導体基板１の主表面上に第１ゲート絶縁膜１７を介してコントロールゲート電極１２を壁状に形成する。コントロールゲート電極１２は図３における紙面垂直方向に長く延在している。次に、この上から酸化膜、窒化膜、酸化膜をこの順に成膜することによってＯＮＯ膜１３を形成する。さらにその上から、ポリシリコン膜１１０を成膜し、保護膜１８０を成膜する。保護膜１８０はたとえば酸化膜であってよい。こうして、図４に示すようにコントロールゲート電極１２を複数の膜が包み込んだ構造を得る。
【００１９】
次に、異方性エッチングすることによって保護膜１８０の一部を除去する。この結果、保護膜１８０を構成していた膜は、図５に示すように、コントロールゲート電極１２の両脇に保護膜１８ａ，１８ｂとなって残る。
【００２０】
さらに、保護膜１８ａ，１８ｂをマスクとして異方性エッチングを行なうことによってポリシリコン膜１１０の一部を除去する。この結果、ポリシリコン膜は、図６に示すように保護膜１８ａ，１８ｂの下面に沿った部分から内側面に沿った部分にかけてのＬ字形状の部分が残る。この残った部分がメモリゲート電極１１ｉおよびポリシリコン膜１１ｉ２である。保護膜１８ａ，１８ｂのうち不要である保護膜１８ｂを除去し、さらに不要であるポリシリコン膜１１ｉ２を除去する。さらに、ポリシリコン膜であるメモリゲート電極１１ｉおよびコントロールゲート電極１２をマスクとしてＯＮＯ膜１３をエッチング除去する。こうして図７に示す構造を得る。この状態で、ＬＤＤ層を形成するための不純物注入を行なう。これによって半導体基板１の表面が直接露出している部分には浅く不純物が注入され、ＬＤＤ層（図示せず）が形成される。
【００２１】
この構造の全面を覆うように、不純物注入を阻むためのＬＤＤ層用保護膜となるべき材料を成膜する。さらにこの成膜した膜から不要部を除去することによって図８に示すように残存部をＬＤＤ層用保護膜１４ａ，１４ｂとして整える。この時点ではメモリゲート電極１１ｉの上側にＬＤＤ層用保護膜１４ｃも残っている。図８におけるコントロールゲート電極１２、ＬＤＤ層用保護膜１４ａ，１４ｂ，１４ｃおよび保護膜１８ａをマスクとして半導体基板１に対して不純物注入を行なう。
【００２２】
この不純物注入の結果、ソース／ドレイン領域２，３が形成され、図１に示したような不揮発性半導体記憶装置が得られる。
【００２３】
言い換えれば、本実施の形態における不揮発性半導体記憶装置の製造方法は、主表面を有する半導体基板の前記主表面に第１ゲート絶縁膜１７とその上に重なる第１ゲート電極（コントロールゲート電極１２）との積層構造を所望のパターンに形成する工程（図３参照）と、前記第１ゲート電極の上面および側面ならびに前記主表面のうち露出している部分を連続的に覆うように第２ゲート絶縁膜（ＯＮＯ膜１３）を形成する工程と、前記第２ゲート絶縁膜のうち前記第１ゲート電極の上面に沿って延在する部分と前記第１ゲート電極の側面に沿って延在する部分と前記主表面に沿って延在する部分とを連続して覆うように導電層（ポリシリコン層１１０）を形成する工程と、前記導電層のうち少なくとも前記第１ゲート電極の上面に沿って延在する部分と前記第１ゲート電極の側面に沿って延在する部分とを連続的に覆うように保護膜１８０を形成する工程（図４参照）と、前記保護膜のうち前記第１ゲート電極の側面に沿って延在する部分以外を除去する工程（図５参照）と、前記導電層のうち少なくとも前記第１ゲート電極の上面に沿って延在する部分と前記主表面に沿って延在する部分とを除去し、同時に前記第１ゲート電極の側面に沿って延在する部分のうち上側の一部を除去することによって第２ゲート電極（メモリゲート電極１１ｉ）とする第２ゲート電極成形工程（図６参照）と、前記第２ゲート電極成形工程の後に、前記第２ゲート絶縁膜のうち前記第２ゲート電極によって覆われている部分以外を除去して、前記主表面のうち前記第１および第２ゲート電極の投影領域の外側および前記第１ゲート電極の上面を露出させる露出工程（図７参照）とを含む。
【００２４】
この不揮発性半導体記憶装置の製造方法は、さらに好ましくは、前記露出工程の後に、前記第１および第２ゲート電極、前記保護膜、前記第２ゲート絶縁膜をマスクとして、前記主表面に対して不純物を注入した上で熱処理を行なうことによってソース領域２およびドレイン領域３をそれぞれ形成する工程を含む。こうすることによって、メモリゲートＭＯＳ部およびコントロールゲートＭＯＳ部を挟むように配置されたソース領域２およびドレイン領域３（図１参照）を効率良く形成することができる。
【００２５】
（実施の形態２）
図９〜図１１を参照して、本発明に基づく実施の形態２における不揮発性半導体記憶装置について説明する。この不揮発性半導体記憶装置は、好ましくは、前記ソース領域、前記ドレイン領域、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第１ゲート電極および前記第２ゲート電極を有するメモリセルを複数有し、前記複数のメモリセルの各々の前記第２ゲート電極が互いに電気的に接続されている。
【００２６】
本実施の形態では、不揮発性半導体記憶装置は半導体集積回路装置となっている。この不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図を図９に示す。
【００２７】
この半導体集積回路装置５０１は、たとえば、ＭＯＮＯＳ構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置５０１は、半導体基板（チップ）表面に周辺回路領域６５と、メモリセル領域６７とを有している。周辺回路領域６５は、たとえば、ＭＰＵ（Micro Processing Unit）領域６１と、Ｉ／Ｏ（Input/Output）領域６４と、ＲＯＭ制御領域６３ａとを有している。また、メモリセル領域６７は、ＲＯＭ（Read Only Memory）領域６３と、ＲＡＭ（Read Access Memory）領域６２とを有している。
【００２８】
これらの各領域６１，６２，６３，６３ａ，６４は、半導体基板の表面に選択的に形成された分離領域２５により規定されている。この分離領域２５は、半導体基板の表面に、たとえば３００ｎｍ程度の深さまでエッチングされた溝と、この溝内に充填されたたとえばシリコン酸化膜などの絶縁膜とから構成されている。
【００２９】
ＲＯＭ領域６３にＭＯＮＯＳ構造のフラッシュメモリが形成されている。図９のＲＯＭ領域６３におけるフラッシュメモリの構成を拡大したところを図１０に示す。図１０の一部を拡大したところを図１１に示す。図１１におけるＭＣ部が１つのメモリセルに相当する。複数のメモリセルは、半導体基板の表面に行列状に配置形成されている。複数のメモリセルの各々は、スプリットゲート型のＭＯＮＯＳ構造を有している。
【００３０】
図１１において縦方向に並んで配置された一群のメモリセルの各コントロールゲート電極すなわち第１ゲート電極は互いに電気的に接続されている。また、各メモリゲート（第２ゲート電極）も互いに電気的に接続されている。また、ソース領域２は図中左側で互いにつながっている。
【００３１】
（第２ゲート絶縁膜）
実施の形態１，２に共通していえることであるが、前記第２ゲート絶縁膜は、前記電荷蓄積層よりも前記半導体基板側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第１絶縁膜と、前記電荷蓄積層よりも前記第２ゲート電極側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第２絶縁膜とを有することが好ましい。このようになっていれば、電荷蓄積層に電荷をトラップすることができるからである。なお、前記電荷蓄積層はシリコン窒化膜であり、前記第１および第２絶縁膜はシリコン酸化膜である。すなわち前記第２ゲート絶縁膜はいわゆるＯＮＯ膜である。この構成になっていれば、電荷をトラップすることができる層を容易に作製することができる。
【００３２】
（実施の形態３）
（製造方法）
実施の形態１で説明した不揮発性半導体記憶装置の製造方法においては、図５に示した構造からポリシリコン膜１１０の一部を除去することによって、図６に示す構造を得ていた。図６では、保護膜１８ａ，１８ｂの下面に沿った部分から内側面に沿った部分にかけてのＬ字形状の部分がメモリゲート電極１１ｉおよびポリシリコン膜１１ｉ２として残り、なおかつ、メモリゲート電極１１ｉおよびポリシリコン膜１１ｉ２の上端は保護膜１８ａ，１８ｂの上端よりも低くなっていた。
【００３３】
これに対して、本発明に基づく実施の形態３においては、図３〜図５に示した各工程は実施の形態１で説明した製造方法と同じであるが、図５に示した構造からポリシリコン膜１１０の一部を除去する際にポリシリコン膜１１０の除去量を少なくし、図１２に示すように、メモリゲート電極１１ｊおよびポリシリコン膜１１ｊ２の上端が保護膜１８ａ，１８ｂの上端とほぼ同じ高さになるようにする。保護膜１８ａ，１８ｂのうち不要である保護膜１８ｂを除去し、さらに不要であるポリシリコン膜１１ｊ２を除去する。さらに、ポリシリコン膜であるメモリゲート電極１１ｊおよびコントロールゲート電極１２をマスクとしてＯＮＯ膜１３をエッチング除去する。これが、「前記第２ゲート電極成形工程の後に、前記第２ゲート絶縁膜のうち前記第２ゲート電極によって覆われている部分以外を除去して、前記主表面のうち前記第１および第２ゲート電極の投影領域の外側および前記第１ゲート電極の上面を露出させる露出工程」に該当する。こうして図１３に示す構造を得る。この状態で、ＬＤＤ層を形成するための不純物注入を行なう。これによって半導体基板１の表面が直接露出している部分には浅く不純物が注入され、ＬＤＤ層（図示せず）となる。
【００３４】
この構造の全面を覆うように、不純物注入を阻むためのＬＤＤ層用保護膜となるべき材料を成膜する。さらにこの成膜した膜から不要部を除去することによって図１４に示すように残存部をＬＤＤ層用保護膜１４ａ，１４ｂとして整える。
【００３５】
実施の形態１では、この時点ではメモリゲート電極１１ｉの上側にＬＤＤ層用保護膜１４ｃが残っていたが、本実施の形態では、メモリゲート電極１１ｊは保護膜１８ａに比べて低く凹んでいるわけではないので、メモリゲート電極１１ｊの上側にはＬＤＤ層用保護膜と同じ材料は残らず、メモリゲート電極１１ｊの上端はコントロールゲート電極１２の上面と同様に露出する。
【００３６】
図１４におけるコントロールゲート電極１２、ＬＤＤ層用保護膜１４ａ，１４ｂおよび保護膜１８ａをマスクとして半導体基板１に対して不純物注入を行なう。この不純物注入の結果、図１５に示すようにソース／ドレイン領域２，３が形成される。
【００３７】
この不揮発性半導体記憶装置の製造方法は、好ましくは、前記「露出工程」の後のいずれかの時点で、全体を金属層で覆う工程と、全体を熱処理して、前記第１ゲート電極の上面近傍と前記第２ゲート電極の上方に向けて露出した面の近傍とをシリサイド化する工程と、前記シリサイド化する工程の後に、前記金属層のうちシリサイド化された部分以外を除去する工程とを含む。このように各工程を行なった場合、シリサイド化する工程においては、金属膜がポリシリコン膜と直接接している部分でのみシリサイド化される。この例では、シリサイド化する工程は、ソース／ドレイン領域２，３を形成する工程より後に行なうこととしたが、ソース／ドレイン領域２，３を形成する工程より先に行なうこととしてもよい。こうして、図１５に示すような不揮発性半導体記憶装置２０２が得られる。
【００３８】
本実施の形態における不揮発性半導体記憶装置２０２は、メモリゲート電極１１ｊの上端を覆うようにシリサイド膜１９ａを備え、コントロールゲート電極１２の上端を覆うようにシリサイド膜１９ｂを備えている。第２ゲート電極としてのメモリゲート電極１１ｊは横断面で見たときに、第１ゲート電極の側壁に沿うように延在する縦延在部分と、前記主表面に沿うように延在する横延在部分とを含む。縦延在部分と横延在部分とは連続することによってＬ字形状をなしている。保護膜１８ａは、メモリゲート電極１１ｊの横延在部分を半導体基板１とは反対の側から覆っている。
【００３９】
（作用・効果）
本実施の形態における不揮発性半導体記憶装置２０２では、第２ゲート電極としてのメモリゲート電極１１ｊが横断面で見たときにＬ字形状となっており、保護膜１８ａがメモリゲート電極１１ｊの横延在部分を半導体基板１とは反対の側から覆っている、すなわち保護膜１８ａがＬ字形状の内側に入り込むように配置されているので、メモリゲート電極１１ｊが低くなる横延在部分においては、メモリゲート電極１１ｊ下のＯＮＯ膜１３は、メモリゲート電極１１ｊだけでなく保護膜１８ａによっても覆われることとなる。したがって、ＯＮＯ膜１３の上側に存在する膜の合計厚みが十分大きなものとなるので、不純物注入時の突抜け現象を起こりにくくすることができる。あるいは、言い換えれば、突抜け現象に対するマージンを大きくすることができる。
【００４０】
また、本実施の形態における不揮発性半導体記憶装置２０２では、図１４に示したように、シリサイド化する工程を行なう際にはメモリゲート電極１１ｊのうち露出している部分は縦延在部分の上端のみであってこの部分でシリサイド化が進行するのみとなる。横延在部分は保護膜１８ａに覆われていてポリシリコンが直接露出していないので、シリサイド化は進行しない。したがって、従来懸念されていたような横延在部分においてシリサイド膜が進行してＯＮＯ膜に到達してしまうといった現象は回避することができる。その結果、ＭＯＮＯＳ構造の特性を安定させることができる。
【００４１】
なお、上記各実施の形態では、ＬＤＤ層があることを前提にＬＤＤ層用保護膜１４ａ，１４ｂがある構造の不揮発性半導体記憶装置の例を示したが、本発明を適用する上ではＬＤＤ層がない構成であってもよい。したがって、ＬＤＤ層用保護膜がない構成であってもよい。その場合、保護膜１８ａのすぐ外側において半導体基板１の主表面にソース領域２が形成され、コントロールゲート電極１２のすぐ外側において半導体基板１の主表面にドレイン領域３が形成される。その場合も、第２ゲート電極としてのメモリゲート電極が縦延在部分と横延在部分との連続によってＬ字形状をなすようにして、保護膜１８ａがメモリゲート電極の横延在部分を半導体基板１とは反対の側から覆う構造とすることによって、上述したのと同様の効果を得ることができる。
【００４２】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００４３】
【図１】本発明に基づく実施の形態１における不揮発性半導体記憶装置の断面図である。
【図２】図１の一部分を拡大した図である。
【図３】本発明に基づく実施の形態１，２における不揮発性半導体記憶装置の製造方法の第１の工程の説明図である。
【図４】本発明に基づく実施の形態１，２における不揮発性半導体記憶装置の製造方法の第２の工程の説明図である。
【図５】本発明に基づく実施の形態１，２における不揮発性半導体記憶装置の製造方法の第３の工程の説明図である。
【図６】本発明に基づく実施の形態１における不揮発性半導体記憶装置の製造方法の第４の工程の説明図である。
【図７】本発明に基づく実施の形態１における不揮発性半導体記憶装置の製造方法の第５の工程の説明図である。
【図８】本発明に基づく実施の形態１における不揮発性半導体記憶装置の製造方法の第６の工程の説明図である。
【図９】本発明に基づく実施の形態２における不揮発性半導体記憶装置の平面図である。
【図１０】図９の一部分の拡大図である。
【図１１】図１０の一部分の拡大図である。
【図１２】本発明に基づく実施の形態３における不揮発性半導体記憶装置の製造方法の第４の工程の説明図である。
【図１３】本発明に基づく実施の形態３における不揮発性半導体記憶装置の製造方法の第５の工程の説明図である。
【図１４】本発明に基づく実施の形態３における不揮発性半導体記憶装置の製造方法の第６の工程の説明図である。
【図１５】本発明に基づく実施の形態３における不揮発性半導体記憶装置の断面図である。
【図１６】従来技術に基づく不揮発性半導体記憶装置の平面図である。
【図１７】従来技術に基づく不揮発性半導体記憶装置の断面図である。
【図１８】従来技術に基づく不揮発性半導体記憶装置において行なわれる不純物注入の説明図である。
【図１９】従来技術に基づく不揮発性半導体記憶装置のうちメモリゲート電極を低くした構造において行なわれる不純物注入の説明図である。
【図２０】従来技術に基づく不揮発性半導体記憶装置のうちシリサイド膜を備える例の断面図である。
【符号の説明】
【００４４】
１  半導体基板、２  ソース領域、３  ドレイン領域、１１  メモリゲート電極、１１ｉ，１１ｊ  （Ｌ字形状の）メモリゲート電極（第２ゲート電極）、１１ｉ２，１１ｊ２  （Ｌ字形状の）ポリシリコン膜、１２  コントロールゲート電極（第１ゲート電極）、１３  ＯＮＯ膜（第２ゲート絶縁膜）、１４ａ，１４ｂ，１４ｃ  ＬＤＤ層用保護膜、１５  シリサイド膜、１７  第１ゲート絶縁膜、１８ａ  （メモリゲート電極のＬ字形状の内側を埋める）保護膜、１８ｂ  保護膜、１９ａ，１９ｂ  シリサイド膜、２１  余分な拡散層、２５  分離領域、６１  ＭＰＵ領域、６２  ＲＡＭ領域、６３  ＲＯＭ領域、６３ａ  ＲＯＭ制御領域、６４  Ｉ／Ｏ領域、６５  周辺回路領域、６７  メモリセル領域、１００  （従来の）不揮発性半導体記憶装置、１１０  ポリシリコン膜、１１１  縦延在部分、１１２  横延在部分、１８０  保護膜、２０１，２０２  不揮発性半導体記憶装置、５０１  半導体集積回路装置。
【図１】
2009010035.tif 000003
【図２】
2009010035.tif 000004
【図３】
2009010035.tif 000005
【図４】
2009010035.tif 000006
【図５】
2009010035.tif 000007
【図６】
2009010035.tif 000008
【図７】
2009010035.tif 000009
【図８】
2009010035.tif 000010
【図９】
2009010035.tif 000011
【図１０】
2009010035.tif 000012
【図１１】
2009010035.tif 000013
【図１２】
2009010035.tif 000014
【図１３】
2009010035.tif 000015
【図１４】
2009010035.tif 000016
【図１５】
2009010035.tif 000017
【図１６】
2009010035.tif 000018
【図１７】
2009010035.tif 000019
【図１８】
2009010035.tif 000020
【図１９】
2009010035.tif 000021
【図２０】
2009010035.tif 000022