(57)【要約】【課題】フラッシュメモリの高集積化、微細化にともなって顕在化する隣接メモリセル間の干渉による近接効果を低減し、大容量かつ高信頼のフラッシュメモリシステムを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリチップ１と、このＮＡＮＤ型フラッシュメモリチップ１の各メモリセルへの書込みを制御するメモリコントローラ２とを有するＮＡＮＤ型フラッシュメモリシステムにおいて、周囲隣接メモリセルのデータパターンと隣接メモリセル間の寄生容量カップリングの度合いから予め干渉量を計算により予測し、被害を受けた後に本来の特性となるようにデータパターンを変換し、メモリセル毎に書込み量を調整することで、隣接メモリセル間の近接効果を低減する。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、
前記フラッシュメモリは、各メモリセルが２ビット以上の情報を記憶し、消去ブロックが書込み単位とされ、
前記メモリコントローラは、前記消去ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、前記消去ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む、ことを特徴とするフラッシュメモリシステム。
【請求項２】
請求項１記載のフラッシュメモリシステムにおいて、
前記寄生容量カップリング係数は、ロット毎、ウェハ毎、チップ毎、バンク毎、あるいは前記消去ブロック毎に実測され、この実測値が前記フラッシュメモリの管理領域に書込まれ、
前記メモリコントローラは、前記管理領域に書込まれた実測値を利用して前記近接効果の影響に対するベリファイレベル補正量を計算し、製造ばらつきに起因する前記近接効果の補正を行う、ことを特徴とするフラッシュメモリシステム。
【請求項３】
請求項１記載のフラッシュメモリシステムにおいて、
前記フラッシュメモリは、各メモリセルがｌｏｇ２ｎビットの情報を記憶し、ｎ値の読出しで、ｍ＞ｎであるｍ値の書込みとされ、
前記メモリコントローラは、前記ｎ値のデータパターンを前記近接効果の補正のために前記ｍ値のデータパターンに変換し、この変換されたｍ値の変換後データパターンを書込む、ことを特徴とするフラッシュメモリシステム。
【請求項４】
請求項１記載のフラッシュメモリシステムにおいて、
前記メモリコントローラは、前記データパターンと前記寄生容量カップリング係数に基づいて前記近接効果の補正計算を行い、この補正計算された変換後データパターンを前記フラッシュメモリに転送する、ことを特徴とするフラッシュメモリシステム。
【請求項５】
請求項１記載のフラッシュメモリシステムにおいて、
前記メモリコントローラは、前記近接効果が補正された変換後データパターンを生成する際、書込むユーザデータから書込み後の各メモリセルの閾値電圧を予測計算し、前記書込み時ベリファイレベルを調整しながら書込み後の閾値電圧を計算して、前記消去ブロックの書込み終了時の前記目標の閾値電圧と前記予測計算した書込み後の閾値電圧との差が許容範囲以内になるまで反復計算を繰り返す、ことを特徴とするフラッシュメモリシステム。
【請求項６】
複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、
前記フラッシュメモリは、各メモリセルが２ビット以上の情報を記憶し、消去ブロックを分割した分割ブロックが書込み単位とされ、分割の物理的境界に位置するメモリセルは書込みに使用せずにシールドとして使用され、
前記メモリコントローラは、前記分割ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、前記分割ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む、ことを特徴とするフラッシュメモリシステム。
【請求項７】
請求項６記載のフラッシュメモリシステムにおいて、
前記寄生容量カップリング係数は、ロット毎、ウェハ毎、チップ毎、バンク毎、あるいは前記分割ブロック毎に実測され、この実測値が前記フラッシュメモリの管理領域に書込まれ、
前記メモリコントローラは、前記管理領域に書込まれた実測値を利用して前記近接効果の影響に対するベリファイレベル補正量を計算し、製造ばらつきに起因する前記近接効果の補正を行う、ことを特徴とするフラッシュメモリシステム。
【請求項８】
請求項６記載のフラッシュメモリシステムにおいて、
前記フラッシュメモリは、各メモリセルがｌｏｇ２ｎビットの情報を記憶し、ｎ値の読出しで、ｍ＞ｎであるｍ値の書込みとされ、
前記メモリコントローラは、前記ｎ値のデータパターンを前記近接効果の補正のために前記ｍ値のデータパターンに変換し、この変換されたｍ値の変換後データパターンを書込む、ことを特徴とするフラッシュメモリシステム。
【請求項９】
請求項６記載のフラッシュメモリシステムにおいて、
前記メモリコントローラは、前記データパターンと前記寄生容量カップリング係数に基づいて前記近接効果の補正計算を行い、この補正計算された変換後データパターンを前記フラッシュメモリに転送する、ことを特徴とするフラッシュメモリシステム。
【請求項１０】
請求項６記載のフラッシュメモリシステムにおいて、
前記メモリコントローラは、前記近接効果が補正された変換後データパターンを生成する際、書込むユーザデータから書込み後の各メモリセルの閾値電圧を予測計算し、前記書込み時ベリファイレベルを調整しながら書込み後の閾値電圧を計算して、前記分割ブロックの書込み終了時の前記目標の閾値電圧と前記予測計算した書込み後の閾値電圧との差が許容範囲以内になるまで反復計算を繰り返す、ことを特徴とするフラッシュメモリシステム。
【請求項１１】
複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、
前記フラッシュメモリは、各メモリセルがｌｏｇ２ｎビットの情報を記憶し、ｎ値の読出しで、ｍ＞ｎであるｍ値の書込みとされ、
前記メモリコントローラは、前記ｎ値のデータパターンを近接効果の補正のために前記ｍ値のデータパターンに変換し、この変換されたｍ値の変換後データパターンを書込む、ことを特徴とするフラッシュメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリシステムの技術に関し、特に、１メモリセルに２ビット以上の情報を記憶する多値フラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、多値フラッシュメモリに関する技術としては、例えば特許文献１、特許文献２に記載される技術などが挙げられる。
【０００３】
特許文献１の技術は、隣接ビット線（ＢＬ）となる２ページのデータに基づいて、隣り合うメモリセルの両方が書込まれる場合に、先に書込まれるメモリセルの閾値電圧（Ｖｔｈ）を低めに書く。これにより、後に書込まれるメモリセルが近接効果により先に書込まれたメモリセルのＶｔｈを上昇させた段階で、先に書込まれたメモリセルＶｔｈが意図したＶｔｈになるので、近接効果を低減できる。この特許文献１は、いわゆる隣接ＢＬ間の近接効果低減方式に関する技術である。
【０００４】
特許文献２の技術は、消去ブロック全体を対象としてデータを書込む。その後、データパターンから近接効果によるＶｔｈ上昇を計算し、Ｖｔｈ上昇が大きいメモリセルにあわせてＶｔｈ上昇が小さいメモリセルに対して追加書込みを行うことでＶｔｈ分布を狭帯化する。この特許文献２は、いわゆるブロック追加書込み方式に関する技術である。
【特許文献１】特開２００５−２５８９８号公報
【特許文献２】特開２００７−２０７３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のような多値フラッシュメモリの技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
例えば、前記特許文献１の技術は、隣接ＢＬ間にしか近接効果低減の効果が得られない。すなわち、隣接ワード線（ＷＬ）や斜め隣接メモリセル間の近接効果については考慮されていない。また、近接効果を受けることをデータパターンから判定して低めに書くか、通常に書くかの２者択一の制御であり、多値フラッシュメモリではなく、１メモリセルに０か１の１ビットを記憶する２値記憶を想定している。よって、多値記憶への適用はできないものと考えられる。
【０００７】
また、前記特許文献２の技術は、通常の書込みを行ってから再度追加で書込むため、書込みに要する時間が長く、書込みがかなり低速になると考えられる。また、追加書込み開始時は、全メモリセルが消去分布にそろっている状態からの書込みでないため、ＷＬ初期電圧の設定が難しい。さらに、追加書込み補正量の計算のアルゴリズムが示されておらず、実施までは難しいものと考えられる。
【０００８】
以上のような多値フラッシュメモリにおいて、例えばＮＡＮＤ型フラッシュメモリでは、隣接メモリセルのフローティングゲート（ＦＧ）間寄生容量によるカップリングのために、着目メモリセルの隣接メモリセルを書込むと着目メモリセルのＶｔｈも上昇してしまうという近接効果が近年問題となっている。今後、デバイス微細化が進むにつれて隣接ＦＧ間寄生容量は大きくなり、近接効果によるメモリセルＶｔｈ変動量はますます大きくなる。
【０００９】
このため、４つ以上のＶｔｈ分布を形成することで１メモリセルに２ビット以上の情報を記憶する多値記憶において、Ｖｔｈ分布の狭帯化が困難になり、多値記憶の限界が叫ばれつつある。このような隣接メモリセル間のカップリングは、ＮＡＮＤ型フラッシュメモリに限らず、大容量化しようとすればあらゆるメモリで顕在化する問題であり、近接効果を低減する新しいメモリ動作方式が必要となっている。
【００１０】
そこで、本発明の代表的な目的は、フラッシュメモリの高集積化、微細化にともなって顕在化する隣接メモリセル間の干渉による近接効果を低減し、大容量かつ高信頼のフラッシュメモリシステムを提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、代表的なものの概要は、着目メモリセルに隣接したメモリセルを書込むと、干渉を受けて着目メモリセルの特性も変動してしまうフラッシュメモリに適用され、このようなフラッシュメモリと、このフラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有するフラッシュメモリシステムにおいて、周囲隣接メモリセルのデータパターンと隣接メモリセル間の寄生容量カップリングの度合いから予め干渉量を計算により予測し、被害を受けた後に本来の特性となるようにデータパターンを変換し、メモリセル毎に書込み量を調整することで、隣接メモリセル間の近接効果を低減するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、代表的なものによって得られる効果は、フラッシュメモリの高集積化、微細化にともなって顕在化する隣接メモリセル間の干渉による近接効果を低減し、大容量かつ高信頼のフラッシュメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
また、以下においては、本発明および本発明の各実施の形態の特徴を分かりやすくするために、本発明に対する前提技術と比較して説明する。さらに、ＮＡＮＤ型フラッシュメモリを例に説明するが、これ以外にも、ＮＯＲ型フラッシュメモリ、相変化メモリなどについても適用可能であることは言うまでもない。
【００１８】
＜本発明に対する前提技術＞
本発明に対する前提技術を、図１〜図６を用いて説明する。
【００１９】
図１は、ＮＡＮＤ型フラッシュメモリの一般的なメモリアレイ構成を説明するための図である。
【００２０】
ＮＡＮＤ型フラッシュメモリの一般的なメモリアレイは、複数のワード線ＷＬ（ＷＬ＜０＞〜ＷＬ＜１５＞）と、複数のビット線ＢＬ（ＢＬＥ＜０＞，ＢＬＯ＜１＞，ＢＬＥ＜２＞，ＢＬＯ＜３＞，…）と、各ワード線ＷＬと各ビット線ＢＬとの交点に配置された複数のメモリセルＭＣから構成される。ビット線ＢＬは、偶数番目の偶数ビット線ＢＬＥと、奇数番目の奇数ビット線ＢＬＯからなり、それぞれ、一方が制御信号ＳＴＤでゲート制御されるドレイン側選択トランジスタに接続され、他方が制御信号ＳＴＳでゲート制御されるソース側選択トランジスタに接続され、このソース側選択トランジスタは共通ソース線ＣＳに接続されている。
【００２１】
本例では、一例として１６メモリセル直列の構成を示している。図１に示す単位が、Ｐウェル共通の１つのブロックと呼ばれる消去単位となる。
【００２２】
フラッシュメモリでは、書込みの単位をページと呼ぶ。本例では、２ビット／メモリセル多値ＮＡＮＤ型フラッシュメモリのページ構成の一例を示している。同一ワード線ＷＬに接続されるメモリセルＭＣのうち偶数ビット線ＢＬＥ／奇数ビット線ＢＬＯを別ページとし、さらに同一メモリセルＭＣ内で多値の上位ビットと下位ビットを別ページとする。よって、１ワード線あたり４ページ構成（ページ０〜３，ページ４〜７，…，ページ５６〜５９，ページ６０〜６３）となり、１消去ブロックあたり６４ページ構成（ページ０〜６３）となる。
【００２３】
書込みはページ単位で行う。選択ワード線に高電圧を印加し、ＦＮトンネリングにてメモリセルのソース−ドレイン間の０Ｖ印加されたチャネルから選択メモリセルのＦＧ（フローティングゲート）へと電子を注入する。電子注入により選択ＦＧの電位が低下し、ワード線からみたメモリセルのＶｔｈ（閾値電圧）が上がる。読出しに使われるセンスアンプについては、偶数ビット線ＢＬＥと奇数ビット線ＢＬＯで１つのセンスアンプが共有される。
【００２４】
消去はブロック単位で行う。基板のＰウェルとメモリセルのソースおよびドレインに高電圧を印加し、ＦＮトンネリングにてＦＧの電子を基板へと引抜くことでメモリセルのＶｔｈを下げる。
【００２５】
図２は、多値（２ビット／メモリセル）ＮＡＮＤ型フラッシュメモリのメモリセル閾値電圧分布とデータ論理割付を説明するための図である。
【００２６】
データ‘１１’が初期状態となる消去後の分布である。多値として書込むには、まず下位ビットのページを書込み、その後、上位ビットのページを書込む必要がある。下位ビットのページを書込む場合、対象ページ内の書込み選択セルのＶｔｈを‘１１’から‘１０’へと上げる。対象ページ内で書込みを行わない、すなわち下位ビットをデータ‘１１’のままとしたいメモリセルについては、書込み阻止電圧としてチャネルにやや高い電圧を与えることにより、ＷＬとメモリセルのチャネル間の電圧差を緩和して書込みを阻止する。次に、同様に上位ビットのページの書込みを行う。下位ビットの書込み後のメモリセルのデータが‘１１’の場合、上位ビットの書込みはデータ‘１１’から‘０１’の遷移となり、消去分布から最上位のＶｔｈ分布への遷移となる。下位ビットの書込み後のメモリセルのデータが‘１０’の場合、上位ビットの書込みは高い側から３番目のＶｔｈ分布から、２番目のＶｔｈ分布への遷移（‘１０’から‘００’）となる。
【００２７】
図３は、ＮＡＮＤ型フラッシュメモリのメモリアレイ平面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。
【００２８】
ＮＡＮＤ型フラッシュメモリのメモリアレイにおいては、多結晶シリコンのワード線ＷＬがＸ方向に走り、メモリセルの拡散層ソース、ドレインおよびチャネルであるビット線ＢＬがＹ方向に走る。ＷＬとＢＬの交点部分のＷＬ下に各メモリセルの多結晶シリコンのフローティングゲートＦＧが形成される。
【００２９】
あるメモリセルのＦＧに着目した場合、ＷＬ方向の両隣、ＢＬ方向の両隣、および斜め方向に隣接するメモリセルのＦＧが存在する。図３のように、ＷＬ＜ｎ＞とＢＬＯ＜ｎ＞の交点のメモリセルに着目すると、着目メモリセルのＦＧと、これら隣接メモリセルのＦＧとの間には、ＷＬ方向にはＣＸ、ＢＬ方向にはＣＹ、斜め方向にはＣＸＹの寄生容量が存在する。
【００３０】
ＦＧはフローティングの高インピーダンスノードであるため、着目メモリセルに隣接するいずれかのメモリセルが書込まれて隣接メモリセルのＦＧ電位が低下した場合、ＷＬ方向隣接ＦＧ間寄生容量ＣＸ、ＢＬ方向隣接ＦＧ間寄生容量ＣＹ、斜め方向隣接ＦＧ間寄生容量ＣＸＹを介して着目メモリセルのＦＧ電位も低下する。すなわち、隣接メモリセルが書込まれてＶｔｈが上昇した場合は、着目メモリセルのＶｔｈも上昇することになる。これを近接効果と呼ぶ。
【００３１】
図４は、ＮＡＮＤ型フラッシュメモリのワード線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。
【００３２】
ＮＡＮＤ型フラッシュメモリのメモリアレイにおいては、図４のように多結晶シリコンのワード線ＷＬの下に多結晶シリコンのＦＧが形成される。ＷＬ電位を上昇させたときのＦＧ電位上昇／ＷＬ電位上昇の電圧比は、図４において寄生容量であるＣＸを無視すれば、ＣＯＮＯ／（ＣＯＸ＋ＣＯＮＯ）の容量カップリング比で決まる。ＣＯＮＯはＷＬ−ＦＧ間カップリング容量、ＣＯＸは酸化膜容量を示す。書込み時にはＷＬに高電圧を印加してＦＮトンネリング書込みを行うが、ＦＮトンネルの確率はＦＧとチャネル間の電界で決まるため、一定の書込み時ＷＬ電位で高いＦＧ電位を得るためには、容量カップリング比ＣＯＮＯ／（ＣＯＸ＋ＣＯＮＯ）を大きくとる必要がある。
【００３３】
図１のページ割付に従い、ページ０、ページ１、…、ページ６３の順に書込みを行う場合、ページ０を書込んでからページ１を書込むことになる。ここで、隣接ＦＧ間の寄生容量ＣＸを考慮した場合、ページ１の書込みによりページ１に属するメモリセルのＶｔｈが一律にΔＶｔｈａだけ上昇すると仮定すると、ページ０に属する着目メモリセルのＶｔｈは両側隣接メモリセルの近接効果の影響を受けて、ΔＶｔｈａ×２ＣＸ／Ｃｔｏｔａｌだけ変動してしまう。ＣｔｏｔａｌはＣＯＸ、ＣＯＮＯを含む着目メモリセルＦＧに付くすべての容量である。
【００３４】
このように、近接効果の程度は寄生容量カップリング係数ＣＸ／Ｃｔｏｔａｌの大きさによって決まる。プロセス微細化にともない隣接メモリセル間の距離も近くなってくるため、大容量化が進むと近接効果の程度も大きくなる。
【００３５】
図５は、ＮＡＮＤ型フラッシュメモリのビット線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。
【００３６】
図４におけるＣＸと同様、ＢＬ方向についても隣接ＦＧ間に寄生容量ＣＹが存在する。
【００３７】
図１のページ割付に従い、ページ０、ページ１、…、ページ６３の順に書込みを行う場合、ページ０、ページ２を書込んでからからページ４、ページ６を書込むことになる。ここで、隣接ＦＧ間の寄生容量ＣＹを考慮した場合、ページ６の書込みによりページ６に属するメモリセルのＶｔｈが一律にΔＶｔｈａだけ上昇すると仮定すると、ページ０、ページ２に属する着目メモリセルのＶｔｈは片側隣接メモリセルの近接効果の影響を受けて、ΔＶｔｈａ×ＣＹ／Ｃｔｏｔａｌだけ変動してしまう。ＣｔｏｔａｌはＣＯＸ、ＣＯＮＯを含む着目メモリセルＦＧに付くすべての容量である。
【００３８】
図４と同様、このような近接効果の程度は寄生容量カップリング係数ＣＹ／Ｃｔｏｔａｌの大きさによって決まる。プロセス微細化にともない隣接メモリセル間の距離も近くなってくるため、大容量化が進むと近接効果の程度も大きくなる。
【００３９】
なお、図４、図５では、それぞれＷＬ方向、ＢＬ方向の隣接ＦＧ間寄生容量による近接効果について説明したが、図３に示すように斜め方向にもＣＸＹの寄生容量が付く。プロセス世代が進むにつれて、ＣＸ、ＣＹ、ＣＸＹのいずれも大きくなる。
【００４０】
図６は、ＮＡＮＤ型フラッシュメモリにおける、近接効果による閾値電圧変動を説明するための図である。
【００４１】
図３、図４および図５で示したような隣接ＦＧ間寄生容量により、あるページに含まれるメモリセルに着目した場合、着目ページが書込まれた後で隣接メモリセルを含むページが書込まれると、着目ページに属するメモリセルのＶｔｈが近接効果により上昇する。
【００４２】
これをＶｔｈ分布として捉えると、図６のようになる。ある書込みベリファイレベルに対して書込みを行う場合、着目する書込み対象ページ内の全メモリセルのＶｔｈが書込みベリファイレベル以上になるまで書込みを繰り返し、すべてのメモリセルが書込みベリファイレベルに達した時点で書込み終了となる。このときの書込み直後の着目ページのメモリセルのＶｔｈ分布は図６の点線の分布であるとする。
【００４３】
次に、着目ページ内メモリセルに隣接するメモリセルを含むページを書込むと、着目ページ内メモリセルは近接効果の影響を受けてＶｔｈが上昇する。近接効果によるＶｔｈシフト量は隣接メモリセルのＶｔｈシフト量×寄生容量カップリング係数で決まるため、隣接メモリセルのデータに依存する。このため、着目ページ内のメモリセルには、隣接メモリセルのデータパターンによって、近接効果の影響を大きく受けるメモリセルとほとんど影響を受けないメモリセルが存在することになる。
【００４４】
よって、図６に示すように着目ページのメモリセルのＶｔｈ分布は近接効果の影響を受けるとＶｔｈが高い側に広がることになる。
【００４５】
多値ＮＡＮＤ型フラッシュメモリにおいては、図２のようにＶｔｈ分布を４値に書き分けるために、２値ＮＡＮＤ型フラッシュメモリに対して各Ｖｔｈ分布の取れる範囲は狭くなる。また、ＦＧに注入した電子は酸化膜を通して徐々に抜けていくため、Ｖｔｈ分布は時間とともに変動する。このため、多値ＮＡＮＤ型フラッシュメモリではデータ保持時間などの信頼性は２値ＮＡＮＤ型フラッシュメモリに対して劣る。
【００４６】
近接効果によるＶｔｈ分布の広がりで、４値の書込み後の各Ｖｔｈ分布間が近づいてしまうため、今後、プロセス微細化で近接効果が顕著になるにつれ、ますます信頼性が確保できなくなってくる。書換え回数が増えると酸化膜が劣化するため、書込み後の酸化膜を通してのＦＧからの電子流出も顕著になり、書換え回数とデータ保持時間を確保することが今後ますます困難になる。
【００４７】
そこで、本発明の各実施の形態では、これらの課題に対して、以下に説明する構成および制御方法により解決している。
【００４８】
＜本発明の実施の形態１＞
本発明の実施の形態１を、図７〜図１１を用いて説明する。
【００４９】
図７は、実施の形態１のＮＡＮＤ型フラッシュメモリシステムの構成を説明するための図である。
【００５０】
ＮＡＮＤ型フラッシュメモリシステムは、複数のメモリセルを有するＮＡＮＤ型フラッシュメモリチップ１と、このＮＡＮＤ型フラッシュメモリチップ１の各メモリセルへの書込みを制御するメモリコントローラ２から構成される。なお、ＮＡＮＤ型フラッシュメモリチップ１は、単にフラッシュメモリチップ１とも記述する。
【００５１】
ＮＡＮＤ型フラッシュメモリチップ１は、各ワード線ＷＬと各ビット線ＢＬとの交点に配置された複数のメモリセルＭＣなどからなるメモリアレイ１１（詳細は図９）と、各ワード線ＷＬなどを駆動するＸデコーダ１２と、各ビット線ＢＬを駆動してデータの書込みおよび読出しなどを行うセンス回路／書込みデータバッファ１３と、寄生容量カップリング係数の実測値などを書込んでおく管理領域１４などから構成される。
【００５２】
メモリコントローラ２は、アドレスおよび書込みユーザデータなどを格納するワークＲＡＭ２１と、データ変換処理プログラムなどを格納するコードＲＯＭ２２と、データ変換処理プログラムなどに基づいて処理を実行するＣＰＵ２３などから構成される。
【００５３】
以上のように構成されるＮＡＮＤ型フラッシュメモリシステムでは、メモリコントローラ２にてユーザデータを受け取り、ワークＲＡＭ２１に格納する。従来のＮＡＮＤ型フラッシュメモリではページ（＝１／４ＷＬ）単位で書込みを行うが、本発明では隣接ＷＬ、隣接ＢＬおよび斜め隣接メモリセル間の近接効果のいずれも低減するため、ページ単位ではなく、複数ＷＬ、複数ＢＬからなるブロックを単位として書込みを行う。このため、ワークＲＡＭ２１内に逐次ユーザデータを格納し、ユーザデータの容量が１ブロックの容量に達した時点で近接効果低減のためのデータ変換を開始する。
【００５４】
１ブロック分のユーザデータがワークＲＡＭ２１に格納された後、ＣＰＵ２３は近接効果低減のためのデータの変換を開始する。特に制限されないが、隣接ＦＧ間の寄生容量カップリング係数は、隣接ＷＬ間、隣接ＢＬ間、斜め隣接メモリセル間のそれぞれの値がフラッシュメモリチップ１のテスト時に測定され、その値がフラッシュメモリチップ１内の管理領域１４に書込まれており、フラッシュメモリシステムの電源投入時にフラッシュメモリチップ１から読出されてメモリコントローラ２内のワークＲＡＭ２１あるいはＣＰＵ２３内のレジスタに書込まれ、高速に読出せるようにしておく。
【００５５】
１ブロックのユーザデータと寄生容量カップリング係数をもとに、ＣＰＵ２３はデータ変換を行う。近接効果を与えるメモリセルを加害メモリセル、近接効果を受けるメモリセルを被害メモリセルとすると、被害メモリセルの近接効果によるＶｔｈ上昇は、
被害メモリセルΔＶｔｈ＝寄生容量カップリング係数×加害メモリセルΔＶｔｈ
・・・式（１）
で表せるため、ブロック全体にわたって書込まれるページ順にΔＶｔｈを計算してブロック書込み終了後の近接効果を受けた状態の各メモリセルＶｔｈを予測計算できる。
【００５６】
近接効果を受けた状態での書込み終了後のＶｔｈを予測できるので、近接効果を受けた場合にちょうど目標と一致するようなＶｔｈを計算することが可能である。すなわち、近接効果を受けてＶｔｈが上昇する分だけ予め低いＶｔｈに書込むことが可能である。
【００５７】
あるメモリセルを４値でデータ‘００’に相当する３．０ＶのＶｔｈに書込みたいとする。実際は２．８Ｖに書込めば、ブロック書込み終了後にちょうど３．０Ｖになると計算できたとする。フラッシュメモリチップ１は、各メモリセルがｌｏｇ２ｎビットの情報を記憶する場合、ｎ値読出しでありながらｍ値に書き分けることが可能なように構成しておく。ここで、ｍ＞ｎである。例として‘１１’、‘１０’、‘００’、‘０１’の４値読出しで１６値書込みの構成とする。‘００００’に書込むためのベリファイレベルが３．０Ｖであり、‘０００１’に書込むためのベリファイレベルが２．９Ｖであり、‘００１０’に書込むためのベリファイレベルが２．８Ｖであり、‘００１１’に書込むためのベリファイレベルが２．７Ｖであるような回路をＮＡＮＤ型フラッシュメモリチップ１に実現しておく。読出し時に‘００’と読出したいので、書込み後のＶｔｈは３．０Ｖとしたい。メモリコントローラ２内での計算により、ベリファイレベル２．８Ｖに書込めばブロック書込み終了後に３．０ＶのＶｔｈとなることが分かっているから、メモリコントローラ２が受けるユーザデータ‘００’はメモリコントローラ２内で‘００１０’に変換する。
【００５８】
この変換処理はメモリコントローラ２内のＣＰＵ２３により行う。一連の変換処理のプログラムはコードＲＯＭ２２に格納されており、ＣＰＵ２３はコードＲＯＭ２２から命令をフェッチしてワークＲＡＭ２１の読出し、書込みを繰り返し、上記変換処理を行う。
【００５９】
メモリコントローラ２は、変換したデータをＮＡＮＤ型フラッシュメモリチップ１に転送し、フラッシュメモリチップ１は通常のページ単位の書込みを繰り返し、１６値のブロック書込みを行う。上記の‘００’として読出したいメモリセルは‘００１０’のデータとして２．８ＶのＶｔｈに書込まれるが、その後、近接効果の被害を受け、ブロック全体の書込み終了後は３．０ＶのＶｔｈとなる。
【００６０】
また、読出し時は通常の動作により４値として読出すため、読出し速度の低下は無い。以上のように、近接効果によるΔＶｔｈ計算、ブロック書込み終了時に目標のＶｔｈに落ち着くためのベリファイレベル計算、データの変換処理により近接効果低減が可能となる。
【００６１】
図８は、実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、書込み動作を説明するための図である。（ａ）は通常の書込み動作を示し、（ｂ）は本実施の形態の書込み動作を示す。
【００６２】
通常の４値ＮＡＮＤ型フラッシュメモリチップの書込み動作では、図８（ａ）のように、消去状態からベリファイレベル１，２，３に向かって書込みが行われ、どのメモリセルも書込み直後はベリファイレベルに近いＶｔｈにあるものの、書込みが進むにつれ、近接効果の影響を受けて高Ｖｔｈ側に分布が広がってしまう。
【００６３】
これに対し、本実施の形態１の書込み動作では、図８（ｂ）のように、データパターンに応じてＡ部の部分に示すように最終的に書込みたいＶｔｈレベルよりも低い電圧にベリファイレベル（図８（ｂ）では細線による点線で図示した３レベルの例）が設定されるメモリセルが存在する。これらＡ部の部分に存在するメモリセルも、近接効果の影響を受け、最終的にはＡ部の部分より高Ｖｔｈ側に移動し、狭いＶｔｈ分布を形成することが可能である。
【００６４】
これにより、図８に示すように、通常の書込み動作に比べて本実施の形態１の書込み動作では、各Ｖｔｈ分布の裾と各読出しレベル間のＶｔｈウィンドウマージンも広く取れるため、データ保持時間、書換え耐性のような信頼性を損なうことなく、微細化が可能となる。または、４値以上の８値、１６値といった多値化による大容量化が可能となる。
【００６５】
図９は、実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、ページ割付を説明するための図である。
【００６６】
本実施の形態１においては、データパターン依存の近接効果を予測するため、あるメモリセルに着目した場合に隣接ＷＬ、隣接ＢＬ、斜め隣接メモリセルのデータが既知である必要がある。そのため、書込みは複数ＷＬ、複数ＢＬを含む消去ブロックの単位で行う必要がある。
【００６７】
ただし、フラッシュメモリチップ内では偶数ＢＬと奇数ＢＬでベリファイに必要なセンスアンプが共有されており、またアレイ構成上、複数ＷＬのいくつかに書込みを行い、その他のＷＬは書込みを阻止するということは不可能であるため、ブロック全体を同時に書込むことはできない。よって、従来通り、ブロックよりも小さなサイズのページを一度に書込む単位とし、ページ書込みを繰り返すことで全消去ブロックを書込む必要がある。
【００６８】
また、本実施の形態１では、図７の説明で述べたとおり、‘００’データから‘００１０’データというようにデータを変換して、読出しよりも書込み時のＶｔｈ分解能を上げる必要があるため、上位ビットと下位ビットを別のページに割り付けることはせず、同じページに割り付ける方が実施が容易である。このため、図９のように、１ページ＝１／２ＷＬで上位ビットと下位ビットは同一ページというページ割付（ページ０〜３１）が好適である。すなわち、同一ワード線ＷＬに接続されるメモリセルＭＣのうち偶数ビット線ＢＬＥ／奇数ビット線ＢＬＯは別ページとするが、同一メモリセルＭＣ内で多値の上位ビットと下位ビットを同一ページとする。
【００６９】
図１０は、実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、メモリコントローラ内でのデータ変換処理方法を説明するためのフローチャートである。
【００７０】
図９のページ０から順に最終ページであるページ３１まで書込むにあたって、ページ＜ｎ＞に属するメモリセルＶｔｈは、ページ＜ｎ＋１＞、ページ＜ｎ＋２＞、ページ＜ｎ＋２＞から被害を受ける可能性がある。前述した式（１）により近接効果による被害メモリセルのΔＶｔｈが計算でき、この式に従い最初に書込まれるページ０から順にページ３１まで、ブロック書込み終了後の全メモリセルのＶｔｈを予測計算する（Ｓ１）。
【００７１】
図９で示すように、ページ３１は最後に書込まれるページであるため、近接効果による被害を受けない。このため、ページ３１に属する全メモリセルのベリファイレベルはデータから直ちに確定する（Ｓ２）。このように最後に書込まれるページから遡って、順に若いページへとブロック書込み後に近接効果の影響がキャンセルされるようなデータへの変換を行っていく。
【００７２】
まず、ページ３０のデータ変換開始にあたって（Ｓ３）、このページ３０はページ３１の前に書かれるページであるため、ページ３１から被害を受ける。上記の予測計算において、ページ３０の中でアドレスが最も若いメモリセルのベリファイレベルとして、例えば最も低い消去レベルのＶｔｈを与え（Ｓ４）、ブロック内全メモリセルの書込み終了後Ｖｔｈを再計算する（Ｓ５）。
【００７３】
ページ３０のアドレス最若メモリセルのブロック書込み後のＶｔｈ予測計算値が、最終的に目標とするＶｔｈレベルに達していなければ（Ｓ６−Ｎｏ）、ベリファイレベル値を設定幅だけインクリメントし（Ｓ７）、再度ブロック内の全メモリセルのブロック書込み後Ｖｔｈを予測計算する。予測計算値が目標値を上回るまでこれを繰り返し、目標値を上回った時点、すなわちブロック書込み後の対象メモリセルＶｔｈが目標値に近くなった時点で（Ｓ６−Ｙｅｓ）、対象メモリセルについて反復計算を終了する。
【００７４】
この後、対象メモリセルのベリファイレベルから、データ論理値の変換を行う（Ｓ８）。例えば、最終的にデータ‘００’と読出すためにＶｔｈを３．０Ｖに書込みたいが、そのためには近接効果を受ける前では２．８Ｖとする必要があり、これは書込みデータとしては‘００１０’に相当するという場合、対象メモリセルに書込むデータを‘００’から‘００１０’に変換する。
【００７５】
仮に同じくデータ‘００’と読出すためにＶｔｈを３．０Ｖに書込みたいが、そのためには近接効果を受ける前で２．９Ｖとする必要があり、これは書込みデータとしては‘０００１’に相当するという場合、対象メモリセルに書込むデータを‘００’から‘０００１’に変換する。このように同じデータを書込む場合でも、周囲隣接メモリセルのデータパターンにより近接効果の程度が異なるため、変換後のデ−タは異なる。
【００７６】
このように、対象メモリセルについてのデータ変換を行った後、全アドレスについてベリファイ値計算が終了するまで（Ｓ９）、計算対象のアドレスをインクリメントし（Ｓ１０）、ページ３０内のすべてのメモリセルについて変換を行う。ページ３０の変換が終了したら、次はページ２９というように、全ページについてベリファイ値計算が終了するまで（Ｓ１１）、対象ページをデクリメントし（Ｓ１２）、後で書込まれるページから遡って、順番にメモリセル毎にデータ変換を行う。
【００７７】
以上のように、着目メモリセルのベリファイレベルをインクリメントしながらベリファイレベル最適値を探索することで、汎用的な計算アルゴリズムを提供することができる。例えば図９において、ページ２８を書いた時点でページ３１は斜め方向の近接効果を受ける。ページ２９を書いた時点でページ３１は隣接ＷＬ間の近接効果を受ける。ページ３０を書いた時点でもページ３１は隣接ＢＬ間の近接効果を受ける。これにより、ページ３１の書込みによりページ３０が被害を受ける以前にページ３１も被害を受けて、ページ３１に属するメモリセルＶｔｈは消去レベルから上昇している可能性がある。
【００７８】
このため、ページ３１を書込んでページ３０が被害を受ける場合、ページ３１のΔＶｔｈ（加害）は消去レベルからの変動ではなく、すでに被害を受けて上昇しているＶｔｈからの変動となる。このような効果も考慮すると、単純にページ３１から遡って、前述した式（１）の逆関数を用いてページ０まで変換していく方法では誤差が大きい。このため、図１０のように着目メモリセルのベリファイレベルを更新してブロック全体にわたり全メモリセルのＶｔｈをその都度計算し、探索的に最適ベリファイレベルを求める方法が簡便であり高精度である。また、フラッシュメモリ以外のメモリにおいて、近接効果の機構は式で表すことができるが、この逆関数を解析的に求めることが困難という場合においても簡便に計算を行うことができる。
【００７９】
データ変換の計算はワークＲＡＭ２１を用いて行われ、結果はワークＲＡＭ２１上に格納されている。データ変換が終了したら、ページ０から順にフラッシュメモリチップ１へとデータを転送し、書込みを開始する。データ転送と書込みは同時に行えるため、ブロックの変換後データすべてを転送してからフラッシュメモリチップ１内で書込みを開始する必要はない。すなわち、ページ０の書込みと同時にページ１の変換後データの転送を行うことで、フラッシュメモリチップ１内の書込みデータバッファの容量を削減し、書込み時間を短縮することができる。
【００８０】
図１１は、実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、寄生容量カップリング係数を実測する方法を説明するためのフローチャートである。
【００８１】
データ変換の計算に用いる寄生容量カップリング係数は、製造時の寸法バラツキにより変動する。このため、テスト工程あるいは出荷後のフィールドにおいて、ロット、ウェハ、チップ、バンクあるいはブロック別に実測値を測定し、この値を用いて計算を行うことでバラツキの影響下でも高精度に近接効果の影響を低減できる。ブロック毎に実測値を測定すればブロック間バラツキの影響を低減できるので最も効果的であるが、テスト時間や測定値を書込んでおく管理領域増加のコスト要因と補正対象の粒度とはトレードオフの関係となる。
【００８２】
図１１のフローに示すように、寄生容量カップリング係数は、隣接ＷＬ間、隣接ＢＬ間、斜め隣接メモリセル間で値が異なるため、それぞれについて別々に測定する必要がある。
【００８３】
測定のフローとしては、まず測定対象のメモリセルを含むブロック全体を消去（消去レベルにＶｔｈ分布狭帯化）し（Ｓ２１）、測定対象のメモリセルに対し、隣接メモリセル（隣接ＷＬ間、隣接ＢＬ間、斜め隣接メモリセル間）を既定のベリファイレベルに向けて書込む（Ｓ２２ａ，Ｓ２２ｂ，Ｓ２２ｃ）。その後、測定対象のメモリセルのＶｔｈを測定する（Ｓ２３ａ，Ｓ２３ｂ，Ｓ２３ｃ）。これは、ＷＬ電圧を細かい電圧ステップでインクリメントし、センスアンプ出力が反転するＷＬ電圧を探すことで実施できる。近接効果を与える加害メモリセルのＶｔｈ変動量は、ベリファイレベルと消去レベルの差より既知であるから、前述した式（１）より寄生容量カップリング係数を求める（Ｓ２４ａ，Ｓ２４ｂ，Ｓ２４ｃ）。そして、寄生容量カップリング係数値を管理領域１４に書込む（Ｓ２５）。
【００８４】
以上説明したように、本実施の形態１のＮＡＮＤ型フラッシュメモリシステムによれば、ＮＡＮＤ型フラッシュメモリチップ１と、このＮＡＮＤ型フラッシュメモリチップ１の各メモリセルへの書込みを制御するメモリコントローラ２とを有することで、以下のような効果を得ることができる。
【００８５】
（１）フラッシュメモリチップ１に書込む前に近接効果によるＶｔｈ上昇量をメモリセル毎に計算し、近接効果の影響下で消去ブロック全体が書込まれた後に各メモリセルが目標とするＶｔｈに落ち着くようにメモリセル毎に予め補正をかけたベリファイレベルに対して書込むため、デバイス微細化による近接効果の影響を低減して狭帯化したＶｔｈ分布を形成できる。このため、多値フラッシュメモリにおいても各論理レベル間のＶｔｈウィンドウマージン、すなわち信頼性が確保でき、大容量を実現するために今後も微細化を進めることが可能となる。
【００８６】
（２）従来のページ単位ではなく、複数ＷＬ、複数ＢＬから成るブロック全体についてデータを書込むため、隣接ＷＬ間、隣接ＢＬ間、斜め隣接メモリセル間のいずれの近接効果も低減可能となる。
【００８７】
（３）寄生容量カップリング係数として、予め決めた設定値ではなく実測値を用いて補正計算を行うため、製造バラツキに強い近接効果低減が可能となる。
【００８８】
（４）書込み対象ブロックについて、消去レベルから書込みを始めるため、前記特許文献２の追加書込みに比べて初期電圧設定が容易である。
【００８９】
（５）反復計算により数値計算を行い、探索的にユーザデータパターンを補正後データパターンに変換するので、近接効果の機構を数式で表現できさえすればよく、近接効果を表現した数式の逆関数を求めるといった手続きが不要となる。例えば、フラッシュメモリ以外のメモリで近接効果の機構が複雑な数式で表現されるような場合にも適用し易い。
【００９０】
（６）近接効果の影響を低減でき、Ｖｔｈ分布を狭帯化できるため、８値、１６値、３２値／メモリセルといった多値化推進によるメモリ大容量化が可能となる。
【００９１】
（７）フラッシュメモリチップ１としては、ｎ値読出し、ｍ値書込み（ただしｍ＞ｎ）が実現でき、読出しよりも書込みが高分解能であればよく、補正変換計算は汎用マイコン（ＣＰＵ２３）＋ＤＲＡＭ（ワークＲＡＭ２１）のメモリコントローラ２で行い、補正変換後データパターンをフラッシュメモリチップ１に転送するというシステム構成が可能である。よって、専用コントローラチップを用いずとも低コストなフラッシュメモリシステムが実現可能となる。
【００９２】
＜本発明の実施の形態２＞
本発明の実施の形態２を、図１２を用いて説明する。
【００９３】
図１２は、実施の形態２のＮＡＮＤ型フラッシュメモリシステムにおいて、シールド領域確保による書込み単位の小容量化を説明するための図である。
【００９４】
前記実施の形態１に対応する図９のブロックは、１６ＷＬで３２ページから成る。実際は、同時に書込む単位としては１ページ＝１／２ＷＬ毎であり、ページ書込みを繰り返すことでブロック全体を書込むが、隣接メモリセルのデータを考慮して補正をかけるために、１ブロックのデータをまとめて書込む必要がある。この場合、通常のフラッシュメモリチップに対して書込み単位のサイズが大きくなってしまい、使い勝手が悪くなることが懸念される。
【００９５】
そこで、本実施の形態２では、図１２に示すようなブロック割付とする。一つのブロックを、ＷＬ＜０＞からＷＬ＜６＞までの７ＷＬ＝１４ページと、ＷＬ＜９＞からＷＬ＜１５＞までの７ＷＬ＝１４ページに２分割する。ＷＬ＜７＞はＷＬ＜６＞にとって近接効果加害となり、ＷＬ＜８＞はＷＬ＜９＞から近接効果被害を受けるため、これらは通常のメモリとして使用せず、ダミーのシールドＷＬとして用いる。こうすることで、書込みの単位を１ブロック＝１６ＷＬ＝３２ページから７ＷＬ＝１４ページに低減可能であり、使い勝手が向上する。
【００９６】
ただし、書込み単位境界のＷＬをシールドとして使用する必要があるため、書込み単位を小さくするほどシールドＷＬが増加して、実際にユーザが使用できるメモリ容量は減少する。
【００９７】
なお、図１２では、書込み単位のサイズを一定に保つため、ＷＬ＜７＞およびＷＬ＜８＞の２ＷＬをシールド領域に設定しているが、ＷＬ＜７＞のみをシールドとして、ＷＬ＜０＞からＷＬ＜６＞の７ＷＬ＝１４ページと、ＷＬ＜８＞からＷＬ＜１５＞の８ＷＬ＝１６ページに書込み単位を分割してもよい。または、１ブロックを偶数本ではなく奇数本のＷＬから成る構成とすれば、１ＷＬをシールドとして用いつつ、同一サイズの書込み単位に２分割することが可能である。さらに、２分割に限られるものではなく、３分割以上でもよい。
【００９８】
また、本実施の形態２においては、消去ブロックを分割した分割ブロックを書込み単位とする以外は前記実施の形態１と同様であり、この分割ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、分割ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む。この近接効果が補正された変換後データパターンを生成する際には、書込むユーザデータから書込み後の各メモリセルの閾値電圧を予測計算し、書込み時ベリファイレベルを調整しながら書込み後の閾値電圧を計算して、分割ブロックの書込み終了時の目標の閾値電圧と予測計算した書込み後の閾値電圧の差が許容範囲以内になるまで反復計算を繰り返す。また、寄生容量カップリング係数は、ロット、ウェハ、チップ、バンクあるいは分割ブロック別に実測値を測定し、この値を用いて計算を行うことで高精度に近接効果の影響が低減できる。
【００９９】
以上説明したように、本実施の形態２のＮＡＮＤ型フラッシュメモリシステムによれば、前記実施の形態１と同様に（１）〜（７）のような効果を得ることができるとともに、消去ブロックを分割して書込み単位が低減できるため、前記実施の形態１に比べて使い勝手の向上が可能となる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０１】
例えば、前記実施の形態においては、ＮＡＮＤ型フラッシュメモリを例に説明したが、これに限定されるものではなく、ＮＯＲ型フラッシュメモリ、相変化メモリなどについても適用可能である。ＮＯＲ型フラッシュメモリについては、近接効果の機構はＮＡＮＤ型フラッシュメモリと同じであるが、ＮＡＮＤ型ほどには大容量化が進んでおらず、隣接ＦＧ間の距離もＮＡＮＤ型よりも遠いため、現在は近接効果の問題は顕在化していない。相変化メモリについては、ジュール熱によりカルコゲナイドの結晶状態を制御し、メモリセル抵抗素子の抵抗値を変えることでデータ書換えを行うという動作原理である。今後、微細化により隣接セル間が近づいてくると、書換え時に熱が隣接セルの抵抗値を変動させると考えられる。
【産業上の利用可能性】
【０１０２】
本発明のフラッシュメモリシステムは、ＮＡＮＤ型フラッシュメモリの他、ＮＯＲ型フラッシュメモリ、相変化メモリなどにも適用可能であり、さらに、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）インタフェースを備えるフラッシュＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）、ＳＤカード、メモリースティック、ＵＳＢメモリ等の汎用メモリデバイスや、フラッシュＳＳＤから構成されるＲＡＩＤシステムおよびストレージエリアネットワーク（ＳＡＮ）などに広く利用可能である。
【図面の簡単な説明】
【０１０３】
【図１】本発明に対する前提技術において、ＮＡＮＤ型フラッシュメモリの一般的なメモリアレイ構成を説明するための図である。
【図２】本発明に対する前提技術において、多値ＮＡＮＤ型フラッシュメモリのメモリセル閾値電圧分布とデータ論理割付を説明するための図である。
【図３】本発明に対する前提技術において、ＮＡＮＤ型フラッシュメモリのメモリアレイ平面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。
【図４】本発明に対する前提技術において、ＮＡＮＤ型フラッシュメモリのワード線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。
【図５】本発明に対する前提技術において、ＮＡＮＤ型フラッシュメモリのビット線方向のメモリアレイ断面における、隣接フローティングゲート間の寄生容量カップリングを説明するための図である。
【図６】本発明に対する前提技術において、ＮＡＮＤ型フラッシュメモリにおける、近接効果による閾値電圧変動を説明するための図である。
【図７】本発明の実施の形態１のＮＡＮＤ型フラッシュメモリシステムの構成を説明するための図である。
【図８】本発明の実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、書込み動作を説明するための図であり、（ａ）は通常の書込み動作を示し、（ｂ）は本実施の形態の書込み動作を示す。
【図９】本発明の実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、ページ割付を説明するための図である。
【図１０】本発明の実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、メモリコントローラ内でのデータ変換処理方法を説明するためのフローチャートである。
【図１１】本発明の実施の形態１のＮＡＮＤ型フラッシュメモリシステムにおいて、寄生容量カップリング係数を実測する方法を説明するためのフローチャートである。
【図１２】本発明の実施の形態２のＮＡＮＤ型フラッシュメモリシステムにおいて、シールド領域確保による書込み単位の小容量化を説明するための図である。
【符号の説明】
【０１０４】
１  ＮＡＮＤ型フラッシュメモリチップ
２  メモリコントローラ
１１  メモリアレイ
１２  Ｘデコーダ
１３  センス回路／書込みデータバッファ
１４  管理領域
２１  ワークＲＡＭ
２２  コードＲＯＭ
２３  ＣＰＵ
ＷＬ  ワード線
ＢＬ  ビット線
ＭＣ  メモリセル
ＳＴＤ，ＳＴＳ  制御信号
ＣＳ  共通ソース線
ＦＧ  フローティングゲート
【図１】
2009272016.tif 000003
【図２】
2009272016.tif 000004
【図３】
2009272016.tif 000005
【図４】
2009272016.tif 000006
【図５】
2009272016.tif 000007
【図６】
2009272016.tif 000008
【図７】
2009272016.tif 000009
【図８】
2009272016.tif 000010
【図９】
2009272016.tif 000011
【図１０】
2009272016.tif 000012
【図１１】
2009272016.tif 000013
【図１２】
2009272016.tif 000014