(57)【要約】【課題】レイアウト面積を増加させることなく、また定常的に流れる電流を増加させることなく、遅延量の異なる信号を生成する半導体装置を提供する。【解決手段】与えられた電圧に応答して遅延時間を変化させる複数の遅延回路部（４ａ、４ｂ）を含むパルス発生部と、そのパルス発生部が出力したそれぞれのパルス信号に応答して異なる電圧を発生させる基準電圧発生回路部２とを設け、基準電圧発生回路部２が発生した電圧をパルス発生部の遅延回路部（４ａ、４ｂ）に与えて遅延量の異なる信号を生成するようにした。【選択図】        図１
2009272987.tif 000002
【特許請求の範囲】
【請求項１】
与えられた電圧に応答して遅延時間を変化させる第１および第２の遅延回路を含むパルス発生部と、
少なくとも前記パルス発生部が出力した第１のパルス信号に応答して第１の電圧を発生させ、第２のパルス信号に応答して第２の電圧を発生させる基準電圧発生部とを設け、
前記基準電圧発生部が発生した電圧を前記パルス発生部に与えるようにしたことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記基準電圧発生部に、発生させる第１の電圧と第２の電圧とを切り替えるスイッチを設けたことを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置において、
前記スイッチは、抵抗を選択して発生させる電圧を切り替えるようにしたことを特徴とする半導体装置。
【請求項４】
請求項２または請求項３の半導体装置において、
前記パルス発生部が出力するパルス信号に応答して前記基準電圧発生部へ電圧を切り替えるための信号を出力する基準電圧切替部を設けたことを特徴とする半導体装置。
【請求項５】
請求項４の半導体装置において、
前記基準電圧切替部は、前記パルス発生部が出力する第１のパルス信号に応答して前記基準電圧発生部へ第１の電圧を発生させる信号を出力し、前記パルス発生部が出力する第２のパルス信号に応答して前記基準電圧発生部へ第２の電圧を発生させる信号を出力するようにしたことを特徴とする半導体装置。
【請求項６】
請求項４または請求項５の半導体装置において、
前記基準電圧発生部は、前記基準電圧切替部からの信号に応答して発生させた第１の電圧または第２の電圧を、前記パルス発生部に与えるようにしたことを特徴とする半導体装置。
【請求項７】
与えられた電圧に応答して遅延時間を変化させる複数の遅延回路を含むパルス発生部と、
前記パルス発生部が出力したそれぞれのパルス信号に応答して異なる電圧を発生させる基準電圧発生部とを設け、
前記基準電圧発生部が発生した電圧を前記パルス発生部に与えるようにしたことを特徴とする半導体装置。
【請求項８】
請求項７の半導体装置において、
前記基準電圧発生部に、発生させる電圧を切り替えるスイッチを設けたことを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置において、
前記スイッチは、抵抗を選択して発生させる電圧を切り替えるようにしたことを特徴とする半導体装置。
【請求項１０】
請求項８または請求項９の半導体装置において、
前記パルス発生部が出力するパルス信号に応答して前記基準電圧発生部へ電圧を切り替えるための信号を出力する基準電圧切替部を設けたことを特徴とする半導体装置。
【請求項１１】
請求項１０の半導体装置において、
前記基準電圧切替部は、前記パルス発生部が出力するそれぞれのパルス信号に応答して前記基準電圧発生部へ異なる電圧を発生させる信号を出力するようにしたことを特徴とする半導体装置。
【請求項１２】
請求項１０または請求項１１の半導体装置において、
前記基準電圧発生部は、前記基準電圧切替部からの信号に応答して発生させた電圧を、前記パルス発生部に与えるようにしたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス制御型遅延回路を有する半導体装置に関し、特に遅延量が異なる信号を生成するバイアス制御型遅延回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置には、遅延回路にバイアス制御型の遅延回路が用いられることが多く、そのバイアス制御型の遅延回路は、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲートに遅延調整電圧を印加して入力信号を遅延させるようにしている（例えば、特許文献１参照）。
このようなバイアス制御型の遅延回路の例を図５の従来のバイアス制御型遅延回路の構成を示す説明図に基づいて説明する。
【０００３】
図５において、バイアス制御型遅延回路１０１は、基準電圧発生回路部１０２、アンプ回路部１０３、および遅延回路部１０４で構成されている。
基準電圧発生回路１０２は、抵抗Ｒ１、Ｒ２Ａの抵抗分割により一定の電圧ＶＲＥＦを出力するようになっている。
アンプ回路部１０３は、基準電圧発生部１０２から出力された電圧ＶＲＥＦを入力とし、ＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力するようになっている。
【０００４】
遅延回路部１０４は、アンプ回路部１０３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥ、および入力信号ＩＮを入力とし、遅延した出力信号ＯＵＴを出力するようになっている。
図６は従来のパルス発生回路の構成を示す説明図であり、上述したバイアス制御型遅延回路にパルスを出力するための回路を追加している。この半導体装置としてのパルス発生回路１１０は、回路内で生成される入力信号ｓｉｇＡ、およびアンプ回路部１０３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、パルス幅ｔ１の出力信号ｐｕｌｓｅＡを発生する。
【０００５】
次に、図７の従来の異なる遅延量の信号を出力する半導体装置の構成を示す説明図、図８の従来の異なる遅延量の信号を出力する半導体装置の動作を示すタイミングチャートに基づいて従来のバイアス制御型遅延回路１０１が遅延量の異なる出力信号を生成する方法を説明する。
図７において、パルス発生回路１１０は、基準電圧発生回路部１０２、アンプ回路部１０３、およびふたつの遅延回路部１０４ａ、１０４ｂで構成されている。遅延回路部１０４ａは、入力信号ｓｉｇＡ、およびアンプ回路部１０３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、パルス幅ｔ１の出力信号ｐｕｌｓｅＡを発生し、遅延回路部１０４ｂは、入力信号ｓｉｇＢ、およびアンプ回路部１０３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、パルス幅ｔ２の出力信号ｐｕｌｓｅＢを発生する。出力信号ｐｕｌｓｅＡおよび出力信号ｐｕｌｓｅＢはハイレベル（以下、「“Ｈ”」と記す。）のパルス信号であり、出力信号ｐｕｌｓｅＢは、出力信号ｐｕｌｓｅＡがハイレベルからローレベル（以下、「“Ｌ”」と記す。）への遷移が終了した後に発生するパルス信号である。
【０００６】
なお、遅延回路部１０４ａおよび遅延回路部１０４ｂはアンプ回路部１０３から出力される同じＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力するようにしているため、出力信号ｐｕｌｓｅＢのパルス幅ｔ２を出力信号ｐｕｌｓｅＡのパルス幅ｔ１よりも大きくなるようにする場合、遅延回路部１０４ｂの遅延素子数は遅延回路部１０４ａの遅延素子数よりも多くなるように構成されている。
【０００７】
図８において、／ＣＥはパルス発生回路１１０に入力されるチップイネーブル信号であり、ｅｎｚは／ＣＥに同期し、／ＣＥと逆相となるイネーブル信号である。なお、基準電圧ＶＲＥＦのレベルはＶＲＥＦ０とする。
パルス発生回路１１０は、／ＣＥ＝“Ｌ”を受けてｅｎｚ＝“Ｈ”となり、そのｅｎｚ＝“Ｈ”によりアンプ回路部１０３の差動増幅器が活性状態となり、アンプ回路部１０３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥが所定のレベルになる。このときのＰＧＡＴＥをＶＰ０、ＮＧＡＴＥをＶＮ０とする。
【０００８】
アンプ回路部１０３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥが入力された遅延回路部１０４ａはパルス幅ｔ１の出力信号ｐｕｌｓｅＡを出力し、また遅延素子数が遅延回路部１０４ａよりも多い遅延回路部１０４ｂはパルス幅ｔ１より大きいパルス幅ｔ２の出力信号ｐｕｌｓｅＢを出力する。
さらに、図９の従来の異なる遅延量の信号を出力する半導体装置の構成を示す説明図、図１０の従来の異なる遅延量の信号を出力する半導体装置の動作を示すタイミングチャートに基づいて従来のバイアス制御型遅延回路１０１が遅延量の異なる出力信号を生成する方法を説明する。
【０００９】
図９において、パルス発生回路１１０は、ふたつの基準電圧発生回路部１０２ａ、１０２ｂ、ふたつのアンプ回路部１０３ａ、１０３ｂ、およびふたつの遅延回路部１０４ａ、１０４ｂで構成されている。
基準電圧発生回路部１０２ａ、１０２ｂは、抵抗分割によりそれぞれ基準電圧ＶＲＥＦＡおよびＶＲＥＦＢを出力し、そのレベルはＶＲＥＦ０、ＶＲＥＦ１とする。
【００１０】
アンプ回路部１０３ａ、１０３ｂはそれぞれ基準電圧ＶＲＥＦＡおよびＶＲＥＦＢを入力し、ＰＭＯＳバイアス電圧ＰＧＡＴＥ＿ＡならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ａ、およびＰＭＯＳバイアス電圧ＰＧＡＴＥ＿ＢならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ｂを出力する。このとき、それぞれのレベルはＰＧＡＴＥ＿Ａ＝ＶＰ０、ＰＧＡＴＥ＿Ｂ＝ＶＰ１、ＮＧＡＴＥ＿Ａ＝ＶＮ０、ＮＧＡＴＥ＿Ｂ＝ＶＮ１である。
【００１１】
遅延回路部１０４ａは、入力信号ｓｉｇＡ、およびアンプ回路部１０３ａから出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥ＿ＡならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ａを入力とし、パルス幅ｔ１の出力信号ｐｕｌｓｅＡを発生し、遅延回路部１０４ｂは、入力信号ｓｉｇＢ、およびアンプ回路部１０３ｂから出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥ＿ＢならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ｂを入力とし、パルス幅ｔ２の出力信号ｐｕｌｓｅＢを発生する。出力信号ｐｕｌｓｅＡおよび出力信号ｐｕｌｓｅＢは“Ｈ”のパルス信号であり、出力信号ｐｕｌｓｅＢは、出力信号ｐｕｌｓｅＡが“Ｈ” から“Ｌ”への遷移が終了した後に発生するパルス信号である。
【００１２】
なお、遅延回路部１０４ａおよび遅延回路部１０４ｂの遅延素子の数は同じである。
図１０において、／ＣＥはパルス発生回路１１０に入力されるチップイネーブル信号であり、ｅｎｚは／ＣＥに同期し、／ＣＥと逆相となるイネーブル信号である。
パルス発生回路１１０は、／ＣＥ＝“Ｌ”を受けてｅｎｚ＝“Ｈ”となり、そのｅｎｚ＝“Ｈ”によりアンプ回路部１０３ａ、１０３ｂの差動増幅器が活性状態となり、アンプ回路部１０３ａ、１０３ｂから出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥ＿Ａ、ＰＧＡＴＥ＿ＢならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ａ、ＮＧＡＴＥ＿Ｂが所定のレベルになる。
【００１３】
アンプ回路部１０３ａから出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥ＿ＡならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ａが入力された遅延回路部１０４ａはパルス幅ｔ１の出力信号ｐｕｌｓｅＡを出力し、またアンプ回路部１０３ｂから出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥ＿ＢならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ＿Ｂが入力された遅延回路部１０４ｂはパルス幅ｔ２の出力信号ｐｕｌｓｅＢを出力する。
【００１４】
なお、出力信号ｐｕｌｓｅＢのパルス幅ｔ２を出力信号ｐｕｌｓｅＡのパルス幅ｔ１よりも大きくなるようにする場合、ＰＭＯＳバイアス電圧はＰＧＡＴＥ＿Ｂ＞ＰＧＡＴＥ＿Ａ、ＮＭＯＳバイアス電圧はＮＧＡＴＥ＿Ａ＞ＮＧＡＴＥ＿Ｂであり、基準電圧はＶＲＥＦＡ＞ＶＲＥＦＢである。
回路の電源電圧をＶＤＤ、基準電圧発生回路部１０２ａの抵抗をＲ１およびＲ２Ａ、基準電圧発生回路部１０２ｂの抵抗をＲ１およびＲ２Ｂとすると基準電圧ＶＲＥＦＡはＶＤＤ×（Ｒ２Ａ／（Ｒ１＋Ｒ２Ａ））、基準電圧ＶＲＥＦＢはＶＤＤ×（Ｒ２Ｂ／（Ｒ１＋Ｒ２Ｂ））で表せる。例えば、ＶＤＤ＝２Ｖ、Ｒ１＝５ＫΩ、Ｒ２Ａ＝１０ＫΩ、Ｒ２Ａ＝５ＫΩとすると基準電圧ＶＲＥＦＡは１．３３Ｖ、基準電圧ＶＲＥＦＢは１．０Ｖとなる。したがって、基準電圧ＶＲＥＦＡ＞ＶＲＥＦＢのとき、抵抗Ｒ２ＡおよびＲ２Ｂの関係はＲ２Ａ＞Ｒ２Ｂとなっている。
【特許文献１】特開２００４−４８１８９号公報（段落「０００６」〜段落「００２０」、図１、図２、図４）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述した従来の技術のバイアス制御型の遅延回路で遅延量の異なる信号を生成する場合において、図７に示すようにふたつの遅延回路部に入力されるバイアス電圧ＰＧＡＴＥおよびＮＧＡＴＥが同じになるように構成するとパルス幅を長くする遅延回路の遅延素子を増やす必要があり、半導体装置のレイアウト面積が増加してしまうという問題がある。
【００１６】
また、図９に示すように異なるバイアス電圧をふたつの遅延回路にそれぞれ入力するように構成すると異なるバイアス電圧を発生する基準電圧発生回路が必要になり半導体装置に定常的に流れる電流が増加してしまうという問題がある。
本発明は、このような問題を解決することを課題とし、レイアウト面積を増加させることなく、また定常的に流れる電流を増加させることなく、遅延量の異なる信号を生成する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
そのため、本発明は、与えられた電圧に応答して遅延時間を変化させる第１および第２の遅延回路を含むパルス発生部と、少なくとも前記パルス発生部が出力した第１のパルス信号に応答して第１の電圧を発生させ、第２のパルス信号に応答して第２の電圧を発生させる基準電圧発生部とを設け、前記基準電圧発生部が発生した電圧を前記パルス発生部に与えるようにしたことを特徴とする。
【００１８】
また、与えられた電圧に応答して遅延時間を変化させる複数の遅延回路を含むパルス発生部と、前記パルス発生部が出力したそれぞれのパルス信号に応答して異なる電圧を順次発生させる基準電圧発生部とを設け、前記基準電圧発生部が発生した電圧を前記パルス発生部に与えるようにしたことを特徴とする。
【発明の効果】
【００１９】
このようにした本発明は、遅延素子数増加による半導体装置のレイアウト面積を増加させることなく、また半導体装置に定常的に流れる電流を増加させることなく、遅延量の異なる信号を生成することができるようになるという効果が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明による半導体装置の実施例を説明する。
【実施例】
【００２１】
図１は実施例におけるバイアス制御型遅延回路を有する半導体装置の構成を示す説明図である。
図１において、１は半導体装置としてのパルス発生回路であり、基準電圧発生回路部２、アンプ回路部３、遅延回路部（４ａ、４ｂ）、およびラッチ回路部５からなるバイアス制御型遅延回路等で構成され、入力された信号を異なる遅延量の信号として出力するものである。本実施例では、半導体装置１は二つの入力信号をそれぞれ異なる遅延量の信号として出力するものとして説明するが、それに限られものでなく三以上の入力信号をそれぞれ異なる遅延量の信号として出力するものであってもよい。
【００２２】
基準電圧発生回路部２は、抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割、および抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割により所定の電圧ＶＲＥＦを出力する回路である。この基準電圧発生回路部２の抵抗Ｒ２Ａと接地端子の間および抵抗Ｒ２Ｂと接地端子の間にはトランジスタ等の抵抗Ｒ２Ａまたは抵抗Ｒ２Ｂを選択するためのスイッチＴＲ１およびスイッチＴＲ２が設けられており、抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割による電圧（第１の電圧）と抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割による電圧（第２の電圧）とを切り替えることができるようになっている。
【００２３】
アンプ回路部３は、図５に示す従来のアンプ回路と同様な回路であり、基準電圧発生部２から出力された電圧ＶＲＥＦを入力とし、ＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力する回路である。
遅延回路部（４ａ、４ｂ）は、図５に示す従来の遅延回路と同様な回路であり、アンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥ、および入力信号ＩＮを入力とし、遅延した出力信号ＯＵＴを出力するようになっている。
【００２４】
また、回路内で生成される入力信号ｓｉｇＡ、およびアンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、遅延回路部４ａ（第１の遅延回路部）が出力したＯＵＴ信号をパルス幅ｔ１の出力信号ｐｕｌｓｅＡとして発生させるパルス発生回路部、および回路内で生成される入力信号ｓｉｇＢ、およびアンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、遅延回路部４ｂ（第２の遅延回路部）が出力したＯＵＴ信号をパルス幅ｔ２の出力信号ｐｕｌｓｅＢとして発生させるパルス発生回路部が設けられている。このように遅延回路部（４ａ、４ｂ）およびパルス発生回路部でパルス発生部を構成している。
【００２５】
ラッチ回路部５（基準電圧切替部）は、遅延回路部４ａの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＡ、および遅延回路部４ｂの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＢを入力し、基準電圧発生回路部２の抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割による電圧と抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割による電圧とを切り替えるためのスイッチＴＲ１、ＴＲ２を動作させるための信号ＳＥＬ０およびＳＥＬ１を出力するとともにその状態をラッチする。
【００２６】
基準電圧発生回路部２は、ラッチ回路部５から出力された信号ＳＥＬ０およびＳＥＬ１に基づいてスイッチＴＲ１、ＴＲ２により抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割による電圧と抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割による電圧とを切り替えて電圧ＶＲＥＦを出力する。すなわち、パルス発生部が出力した出力信号ｐｕｌｓｅＡ（第１のパルス信号）に応答して第１の電圧を発生させるとともにパルス発生部が出力した出力信号ｐｕｌｓｅＢ（第２のパルス信号）に応答して第２の電圧を発生させる。
【００２７】
このようにして半導体装置１は、基準電圧発生回路部２、アンプ回路部３、遅延回路部（４ａ、４ｂ）、およびラッチ回路部５からなるバイアス制御型遅延回路等で構成され、入力された信号を異なる遅延量の信号として出力する。
上述した構成の作用を図２の実施例におけるバイアス制御型遅延回路を有する半導体装置の動作を示すタイミングチャートに基づいて説明する。
【００２８】
図２において、／ＣＥはパルス発生回路としての半導体装置１に入力されるチップイネーブル信号であり、ｅｎｚは／ＣＥに同期し、／ＣＥと逆相となるイネーブル信号である。
半導体装置１は、／ＣＥ＝“Ｌ”を受けてｅｎｚ＝“Ｈ”となり、そのｅｎｚ＝“Ｈ”により基準電圧発生回路部２のスイッチＴＲ１、ＴＲ２を制御するためのラッチ回路部５をリセット状態から解除する。
【００２９】
また、ｅｎｚ＝“Ｈ”によりアンプ回路部３の差動増幅器が活性状態となり、アンプ回路部３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥが所定のレベルになる。
このとき、リセット状態から解除されたラッチ回路部５が出力する信号ＳＥＬ０（“Ｈ”）および信号ＳＥＬ１(“Ｌ”)により基準電圧発生回路部２のスイッチＴＲ１が選択され、基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ａ／（Ｒ１＋Ｒ２Ａ）））に応じてアンプ回路部３は所定のＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力する。
【００３０】
アンプ回路部３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ、および内部で発生する信号ｓｉｇＡが入力された遅延回路部４ａおよびパルス出力回路部はパルス幅ｔ１の出力信号ｐｕｌｓｅＡを出力する。
このとき、基準電圧ＶＲＥＦはＶＲＥＦ０、ＰＭＯＳバイアス電圧ＰＧＡＴＥはＶＰ０、ＮＭＯＳバイアス電圧ＮＧＡＴＥはＶＮ０とする。なお、スイッチＴＲ１のオン抵抗は抵抗Ｒ１、Ｒ２Ａに対して十分小さいものとして無視している。
【００３１】
次に、遅延回路部４ａおよびパルス出力回路部により出力された出力信号ｐｕｌｓｅＡの立下りを受けてラッチ回路部５はセットパルス信号ｐｕｌｓｅＳを生成し、信号ＳＥＬ０（“Ｌ”）および信号ＳＥＬ１(“Ｈ”)を出力する。
そのラッチ回路部５が出力する信号ＳＥＬ０（“Ｌ”）および信号ＳＥＬ１(“Ｈ”)により基準電圧発生回路部２のスイッチＴＲ１が選択されている状態からスイッチＴＲ２が選択された状態に切り替わり、基準電圧発生回路部２はスイッチＴＲ２が選択されているため、基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ｂ／（Ｒ１＋Ｒ２Ｂ）））を出力する。
【００３２】
その基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ｂ／（Ｒ１＋Ｒ２Ｂ）））に応じてアンプ回路部３は所定のＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力する。
アンプ回路部３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ、および内部で発生する信号ｓｉｇＢが入力された遅延回路部４ｂおよびパルス出力回路部はパルス幅ｔ２の出力信号ｐｕｌｓｅＢを出力する。
【００３３】
このとき、基準電圧ＶＲＥＦはＶＲＥＦ１、ＰＭＯＳバイアス電圧ＰＧＡＴＥはＶＰ１、ＮＭＯＳバイアス電圧ＮＧＡＴＥはＶＮ１とする。なお、スイッチＴＲ２のオン抵抗は抵抗Ｒ１、Ｒ２Ｂに対して十分小さいものとして無視している。
なお、出力信号ｐｕｌｓｅＢのパルス幅ｔ２を出力信号ｐｕｌｓｅＡのパルス幅ｔ１よりも大きくなるようにする場合、基準電圧はＶＲＥＦ０＞ＶＲＥＦ１であり、Ｒ２Ａ＞Ｒ２Ｂの関係になっている。
【００３４】
次に、遅延回路部４ｂおよびパルス出力回路部により出力された出力信号ｐｕｌｓｅＢの立下りを受けてラッチ回路部５はリセットパルス信号ｐｕｌｓｅＲを生成し、信号ＳＥＬ０（“Ｈ”）および信号ＳＥＬ１(“Ｌ”)を出力し、基準電圧発生回路部２のスイッチＴＲ１が選択されている状態にして次の動作サイクルに備える。
このように遅延回路部（４ａ、４ｂ）が出力するパルス信号のタイミングを利用し、ラッチ回路部５が基準電圧発生回路部２の抵抗を選択して出力する基準電圧ＶＲＥＦを変化させることにより、遅延回路部（４ａ、４ｂ）に印加するＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥを制御して異なる遅延量の信号を生成することができるようになる。
【００３５】
また、三以上の入力信号をそれぞれ異なる遅延量の信号として出力する場合、複数のラッチ回路部５、遅延回路部４、および複数のスイッチを有する基準電圧発生回路部２を設けることで実現することができる。
例えば、三つの入力信号をそれぞれ異なる遅延量の信号として出力する場合は、図３の実施例におけるバイアス制御型遅延回路を有する半導体装置の構成を示す説明図（変形例）のように構成すればよい。
【００３６】
図３において、基準電圧発生回路部２２は、抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割、抵抗Ｒ１ならびに抵抗Ｒ２Ｂ、および抵抗Ｒ１ならびに抵抗Ｒ２Ｃの抵抗分割により所定の電圧ＶＲＥＦを出力する回路である。この基準電圧発生回路部２２の抵抗Ｒ２Ａと接地端子の間、抵抗Ｒ２Ｂと接地端子の間および抵抗Ｒ２Ｃと接地端子の間にはトランジスタ等のスイッチＴＲ１、スイッチＴＲ２およびスイッチＴＲ３が設けられており、抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割による電圧と、抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割による電圧と、抵抗Ｒ１ならびに抵抗Ｒ２Ｃの抵抗分割による電圧とを切り替えることができるようになっている。
【００３７】
遅延回路部（２４ａ、２４ｂ、２４ｃ）は、図５に示す従来の遅延回路と同様な回路であり、アンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥ、および入力信号ＩＮを入力とし、遅延した出力信号ＯＵＴを出力するようになっている。
また、回路内で生成される入力信号ｓｉｇＡ、およびアンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、遅延回路部２４ａが出力したＯＵＴ信号をパルス幅ｔ１の出力信号ｐｕｌｓｅＡとして発生させるパルス発生回路部、回路内で生成される入力信号ｓｉｇＢ、およびアンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、遅延回路部２４ｂが出力したＯＵＴ信号をパルス幅ｔ２の出力信号ｐｕｌｓｅＢとして発生させるパルス発生回路部、および回路内で生成される入力信号ｓｉｇＣ、およびアンプ回路部３から出力されたＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥを入力とし、遅延回路部２４ｃが出力したＯＵＴ信号をパルス幅ｔ３の出力信号ｐｕｌｓｅＣとして発生させるパルス発生回路部が設けられている。
【００３８】
ラッチ回路部２５ａは、遅延回路部２４ａの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＡ、および遅延回路部２４ｃの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＣを入力し、ラッチ回路部２５ｂは、遅延回路部２４ａの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＡ、および遅延回路部２４ｂの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＢを入力し、ラッチ回路部２５ｃは、遅延回路部２４ｂの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＢ、および遅延回路部２４ｃの出力信号ＯＵＴをパルス発生回路部によりパルス信号として出力される出力信号ｐｕｌｓｅＣを入力し、基準電圧発生回路部２２の抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割による電圧と抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割による電圧と抵抗Ｒ１ならびに抵抗Ｒ２Ｃの抵抗分割による電圧とを切り替えるためのスイッチＴＲ１、ＴＲ２、ＴＲ３を動作させるための信号ＳＥＬ０、ＳＥＬ１およびＳＥＬ２を出力するとともにその状態をラッチする。
【００３９】
基準電圧発生回路部２２は、ラッチ回路部２５から出力された信号ＳＥＬ０、ＳＥＬ１およびＳＥＬ２に基づいて抵抗Ｒ１ならびに抵抗Ｒ２Ａの抵抗分割による電圧と抵抗Ｒ１ならびに抵抗Ｒ２Ｂの抵抗分割による電圧と抵抗Ｒ１ならびに抵抗Ｒ２Ｃの抵抗分割による電圧とを切り替えて電圧ＶＲＥＦを出力する。
上述した構成の作用を図４の実施例におけるバイアス制御型遅延回路を有する半導体装置の動作を示すタイミングチャート（変形例）に基づいて説明する。
【００４０】
図４において、／ＣＥはパルス発生回路としての半導体装置１に入力されるチップイネーブル信号であり、ｅｎｚは／ＣＥに同期し、／ＣＥと逆相となるイネーブル信号である。
半導体装置１は、／ＣＥ＝“Ｌ”を受けてｅｎｚ＝“Ｈ”となり、そのｅｎｚ＝“Ｈ”により基準電圧発生回路部２２のスイッチＴＲ１、ＴＲ２、ＴＲ３を制御するためのラッチ回路部（２５ａ、２５ｂ、２５ｃ）をリセット状態から解除する。
【００４１】
また、ｅｎｚ＝“Ｈ”によりアンプ回路部２３の差動増幅器が活性状態となり、アンプ回路部２３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥが所定のレベルになる。
このとき、リセット状態から解除されたラッチ回路部（２５ａ、２５ｂ、２５ｃ）が出力する信号ＳＥＬ０（“Ｈ”）、ＳＥＬ１(“Ｌ”)および信号ＳＥＬ２(“Ｌ”)により基準電圧発生回路部２２のスイッチＴＲ１が選択され、基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ａ／（Ｒ１＋Ｒ２Ａ）））に応じてアンプ回路部２３は所定のＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力する。
【００４２】
アンプ回路部２３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ、および内部で発生する信号ｓｉｇＡが入力された遅延回路部２４ａおよびパルス出力回路部はパルス幅ｔ１の出力信号ｐｕｌｓｅＡを出力する。
このとき、基準電圧ＶＲＥＦはＶＲＥＦ０、ＰＭＯＳバイアス電圧ＰＧＡＴＥはＶＰ０、ＮＭＯＳバイアス電圧ＮＧＡＴＥはＶＮ０とする。なお、スイッチＴＲ１のオン抵抗は抵抗Ｒ１、Ｒ２Ａに対して十分小さいものとして無視している。
【００４３】
次に、遅延回路部２４ａおよびパルス出力回路部により出力された出力信号ｐｕｌｓｅＡの立下りを受けてラッチ回路部（２５ａ、２５ｂ、２５ｃ）はセットパルス信号ｐｕｌｓｅＳを生成し、信号ＳＥＬ０（“Ｌ”）、ＳＥＬ１(“Ｈ”)および信号ＳＥＬ２(“Ｌ”)を出力する。
そのラッチ回路部（２５ａ、２５ｂ、２５ｃ）が出力する信号ＳＥＬ０（“Ｌ”）、ＳＥＬ１(“Ｈ”)および信号ＳＥＬ２(“Ｌ”)により基準電圧発生回路部２２のスイッチＴＲ１が選択されている状態からスイッチＴＲ２が選択された状態に切り替わり、基準電圧発生回路部２２はスイッチＴＲ２が選択されているため、基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ｂ／（Ｒ１＋Ｒ２Ｂ）））を出力する。
【００４４】
その基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ｂ／（Ｒ１＋Ｒ２Ｂ）））に応じてアンプ回路部２３は所定のＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力する。
アンプ回路部２３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ、および内部で発生する信号ｓｉｇＢが入力された遅延回路部２４ｂおよびパルス出力回路部はパルス幅ｔ２の出力信号ｐｕｌｓｅＢを出力する。
【００４５】
このとき、基準電圧ＶＲＥＦはＶＲＥＦ１、ＰＭＯＳバイアス電圧ＰＧＡＴＥはＶＰ１、ＮＭＯＳバイアス電圧ＮＧＡＴＥはＶＮ１とする。なお、スイッチＴＲ２のオン抵抗は抵抗Ｒ１、Ｒ２Ｂに対して十分小さいものとして無視している。
次に、遅延回路部２４ｂおよびパルス出力回路部により出力された出力信号ｐｕｌｓｅＢの立下りを受けてラッチ回路部（２５ａ、２５ｂ、２５ｃ）はセットパルス信号ｐｕｌｓｅＳを生成し、信号ＳＥＬ０（“Ｌ”）、ＳＥＬ１(“Ｌ”)および信号ＳＥＬ２(“Ｈ”)を出力する。
【００４６】
そのラッチ回路部（２５ａ、２５ｂ、２５ｃ）が出力する信号ＳＥＬ０（“Ｌ”）、ＳＥＬ１(“Ｌ”)および信号ＳＥＬ２(“Ｈ”)により基準電圧発生回路部２２のスイッチＴＲ２が選択されている状態からスイッチＴＲ３が選択された状態に切り替わり、基準電圧発生回路部２２はスイッチＴＲ３が選択されているため、基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ｃ／（Ｒ１＋Ｒ２Ｃ）））を出力する。
【００４７】
その基準電圧ＶＲＥＦ（回路の電源電圧ＶＤＤ×（Ｒ２Ｃ／（Ｒ１＋Ｒ２Ｃ）））に応じてアンプ回路部２３は所定のＰＭＯＳバイアス電圧ＰＧＡＴＥおよびＮＭＯＳバイアス電圧ＮＧＡＴＥを出力する。
アンプ回路部２３から出力されるＰＭＯＳバイアス電圧ＰＧＡＴＥならびにＮＭＯＳバイアス電圧ＮＧＡＴＥ、および内部で発生する信号ｓｉｇＣが入力された遅延回路部２４ｃおよびパルス出力回路部はパルス幅ｔ３の出力信号ｐｕｌｓｅＣを出力する。
【００４８】
このとき、基準電圧ＶＲＥＦはＶＲＥＦ２、ＰＭＯＳバイアス電圧ＰＧＡＴＥはＶＰ２、ＮＭＯＳバイアス電圧ＮＧＡＴＥはＶＮ２とする。なお、スイッチＴＲ３のオン抵抗は抵抗Ｒ１、Ｒ２Ｃに対して十分小さいものとして無視している。
なお、出力信号ｐｕｌｓｅＣのパルス幅ｔ３＞出力信号ｐｕｌｓｅＢのパルス幅ｔ２＞出力信号ｐｕｌｓｅＡのパルス幅ｔ１となるようにする場合、基準電圧はＶＲＥＦ０＞ＶＲＥＦ１＞ＶＲＥＦ２であり、Ｒ２Ａ＞Ｒ２Ｂ＞Ｒ２Ｃの関係になっている。
【００４９】
次に、遅延回路部２４ｃおよびパルス出力回路部により出力された出力信号ｐｕｌｓｅＣの立下りを受けてラッチ回路部（２５ａ、２５ｂ、２５ｃ）はリセットパルス信号ｐｕｌｓｅＲを生成し、信号ＳＥＬ０（“Ｈ”）、信号ＳＥＬ１(“Ｌ”)および信号ＳＥＬ２(“Ｌ”)を出力し、基準電圧発生回路部２２のスイッチＴＲ１が選択されている状態にして次の動作サイクルに備える。
【００５０】
以上説明したように、本実施例では、遅延回路部が出力するパルス信号のタイミングを利用し、ラッチ回路部が基準電圧発生回路部の抵抗を選択して出力する基準電圧ＶＲＥＦを変化させることにより、遅延回路部に印加するＰＭＯＳバイアス電圧ＰＧＡＴＥ、ＮＭＯＳバイアス電圧ＮＧＡＴＥを制御して遅延素子数増加による半導体装置のレイアウト面積を増加させることなく、異なる遅延量の信号を生成することができるようになるという効果が得られる。
【００５１】
また、半導体装置に定常的に流れる電流を増加させることなく、異なる遅延量の信号を生成することができるようになるという効果が得られる。
【図面の簡単な説明】
【００５２】
【図１】実施例におけるバイアス制御型遅延回路を有する半導体装置の構成を示す説明図
【図２】実施例におけるバイアス制御型遅延回路を有する半導体装置の動作を示すタイミングチャート
【図３】実施例におけるバイアス制御型遅延回路を有する半導体装置の構成を示す説明図（変形例）
【図４】実施例におけるバイアス制御型遅延回路を有する半導体装置の動作を示すタイミングチャート（変形例）
【図５】従来のバイアス制御型遅延回路の構成を示す説明図
【図６】従来のパルス発生回路の構成を示す説明図
【図７】従来の異なる遅延量の信号を出力する半導体装置の構成を示す説明図
【図８】従来の異なる遅延量の信号を出力する半導体装置の動作を示すタイミングチャート
【図９】従来の異なる遅延量の信号を出力する半導体装置の構成を示す説明図
【図１０】従来の異なる遅延量の信号を出力する半導体装置の動作を示すタイミングチャート
【符号の説明】
【００５３】
１    半導体装置
２、２２  基準電圧発生回路部
３    アンプ回路部
４、２４  遅延回路部
５、２５  ラッチ回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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