(57)【要約】【課題】信頼性の高い半導体チップの乗り数を多くした半導体基板を提供する。【解決手段】チップ領域１に設けられた、チップ領域１を取り囲むシールリング部２２は、シリコンウエハ２１上に積層された複数のシールリング用配線層５，１０，１１からなり、複数のシールリング用配線層のうちの最上層であるシールリング用配線層５は、他のシールリング用配線層１０，１１よりも、スクライブ領域３へ向かう方向に延長して設けられており、シールリング用配線層５は表面保護膜６で覆われている。【選択図】図２
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【特許請求の範囲】
【請求項１】
スクライブ領域によって互いに隔てられた複数のチップ領域が生基板に設けられ、かつ表面に保護膜が形成された半導体基板において、
上記各チップ領域に設けられ、上記各チップ領域をそれぞれ取り囲んで形成されるシールリング部を備え、
上記シールリング部は、上記生基板上に積層された複数のシールリング用配線層からなり、当該複数のシールリング用配線層のうちの最上層は、他の上記シールリング用配線層よりも、上記スクライブ領域へ向かう方向に延長して設けられている、ことを特徴とする半導体基板。
【請求項２】
上記複数のシールリング用配線層のうちの最上層は、他の上記シールリング用配線層よりも０．５〜２μｍの範囲で延長して設けられている、ことを特徴とする請求項１に記載の半導体基板。
【請求項３】
上記複数のシールリング用配線層は、層間絶縁膜によって隔てられており、かつ、当該層間絶縁膜に設けられたビア部にて接続されており、
上記ビア部は、
上記複数のシールリング用配線層のうちの最上層に接続する上記ビア部のうち、最も上記スクライブ領域に近いビア部は、当該最上層における上記スクライブ領域により近いスクライブ領域側端部とその反対側の端部であるチップ領域側端部との中間地点よりも、当該チップ領域側端部に近い領域に配置されている、ことを特徴とする請求項１または２に記載の半導体基板。
【請求項４】
スクライブ領域によって互いに隔てられた複数のチップ領域が生基板上に設けられ、かつ表面に保護膜が形成された半導体基板の製造方法において、
上記各チップ領域で、当該チップ領域をそれぞれ取り囲むように、複数のシールリング用配線層を上記生基板上に積層し、当該複数のシールリング用配線層のうちの最上層を、他の上記シールリング用配線層よりも、上記スクライブ領域方向に延長して形成するシールリング部形成ステップを含む、ことを特徴とする半導体基板の製造方法。
【請求項５】
請求項１から３の何れか１項に記載の半導体基板を上記スクライブ領域に沿って切断することで固片化された半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを配列させた半導体基板、その製造方法、および半導体チップに関するものである。
【背景技術】
【０００２】
様々な電子機器に搭載・内蔵される半導体チップを形成する際、一般的には、図４に示すように、シリコン等のウエハ（生基板）に、トランジスタなどの素子や配線を同時に形成してチップ領域１とし、その後、各チップ領域１を区画しているスクライブ領域３をダイシングブレード等でダイシングして切り溝４を形成し、個々の半導体チップに個片化する。
【０００３】
ここで、ダイシング実施時にその機械的衝撃により、切り溝４の端を基点としてウエハ表面にクラックや欠けが起り、ウエハ表面を伝播し、チップ領域１にまで達することがある。また、半導体チップをテープに実装した後、これらの間を樹脂封止する際に、封止した樹脂が熱膨張収縮すると、半導体チップに対し応力が加わり、クラックや欠けを引き起こし、チップ領域にまで達することがある。このクラックや欠けは、熱や機械的応力の下で成長して広がる傾向にある。そのため、半導体装置（半導体チップ）を、例えば液晶テレビなどへの実装時や実使用時の熱あるいは機械的応力等により、クラックや欠けが広がり、半導体チップ内部に水分や汚染物が浸入することがあり、半導体チップの信頼性を保てなくなる。
【０００４】
このようなクラックや欠けがチップ領域内部に伝播するのを防止するために、ある半導体装置では、封止した樹脂が熱膨張収縮した場合に樹脂の応力を吸収させるために、チップ領域における周辺部に、チップ領域を取り囲むようにガードリングを配置している（例えば、特許文献１参照）。また、ダイシング時のクラックがチップ領域に達するのを防ぐために、半導体チップへの水分や汚染物の浸入防止のためにウエハのチップ領域を囲むシールリングを形成し、さらに、このシールリングを取り囲む領域に応力吸収壁（ガードリング）が形成された電子デバイスが開発されている（例えば、特許文献２参照）。また、このシールリングを取り囲む領域に応力吸収溝（スリット）が形成された電子デバイスが開発されている（例えば、特許文献３参照）。
【特許文献１】特開昭６０−１８９３４号公報（１９８５年１月３１日公開）
【特許文献２】特開２００６−９３４０７号公報（２００６年４月６日公開）
【特許文献３】特開平９−４５７６６号公報（１９９７年２月１４日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、半導体チップの生産効率から、１つの半導体基板（半導体ウエハ）から切り出せる半導体チップの数（半導体基板当たりのチップ乗り数）を増やることが求められている。
【０００６】
しかしながら、上記のように、シールリングの周りに応力吸収壁もしくはスリットを設けるためには、応力吸収壁もしくはスリットを形成する領域を確保する必要がある。そのため、半導体基板当たりの半導体チップの乗り数を増やすことはできない。
【０００７】
つまり、従来の技術では、内部に水分や汚染物が浸入せず信頼性が確保された半導体チップの製造と、半導体基板当たりの半導体チップの乗り数を増やすことと、の両立はできない。また、ダイシング時のクラックがチップ領域に達するのを防ぐためにスリットを設けると、例えば、液晶ドライバなどの電界メッキ法による金バンプを半導体チップ上に形成する電子デバイスにおいては、そのスリット段差にてメッキのシード層となるスパッタ法で形成する金膜のカバレジが劣化し、安定したメッキ電力供給が行えない。結果として金バンプの高さばらつき劣化などの弊害を引き起こす。
【０００８】
本発明は上記課題に鑑みなされたものであり、信頼性の高い半導体チップの乗り数を多した半導体基板、その製造方法、および半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体基板は、上記課題を解決するために、スクライブ領域によって互いに隔てられた複数のチップ領域が生基板に設けられ、かつ表面に保護膜が形成された半導体基板において、上記各チップ領域に設けられ、上記各チップ領域をそれぞれ取り囲んで形成されるシールリングを備え、上記シールリングは、上記生基板上に積層された複数のシールリング用配線層からなり、当該複数のシールリング用配線層のうちの最上層は、他の上記シールリング用配線層よりも、上記スクライブ領域へ向かう方向に延長して設けられている、ことを特徴としている。
【００１０】
上記構成によると、複数のシールリング用配線層のうちの最上層（最上層配線層）は、他のシールリング用配線層よりも、スクライブ領域へ向かう方向に延長されている。ここで、半導体基板の表面は保護膜に覆われているが、最上層配線層における延長して設けられた箇所（延長部分）により、最上層配線層の上の保護膜には、スクライブ領域側に段差が形成される。かつ、この段差は、他のシールリング用配線層の形成領域に対し、最上層配線層が他のシールリング用配線層よりもスクライブ領域へ向かう方向に延長されている分だけ、スクライブ領域に近い箇所で形成される。そのため、ダイシング時にクラックや欠けが基板表面を伝播してきた際に、この段差により伝播を遮ることができる。また、この段差に沿って、生基板側にクラックが伸びる際にも、他のシールリング用配線層にクラックが伝播することを防ぐ。よって、スクライブ領域の幅を狭くしても、ダイシング時に発生するクラックや欠けの伝播を防ぐことができる。つまり、上記延長部分および上記段差を、ガードリングとして用いることができる。さらに、シールリング部がダメージを受けることがなくなるので、シールリング部により、チップ領域内への水分や汚染物の浸入を確実に防ぐことができる。
【００１１】
また、上記したように、スクライブ領域の幅を狭くすることができるので、半導体基板当たりのチップ領域（半導体チップ）の乗り数を多くすることができる。
【００１２】
よって、上記構成によると、内部に水分や汚染物が浸入せず信頼性が確保された半導体チップの乗り数を多くした半導体基板を提供することができる。
【００１３】
なお、集積回路等が作りこまれていない基板を生基板と呼んでいる。
【００１４】
ここで、上記複数のシールリング用配線層のうちの最上層は、上記他の上記シールリング用配線層よりも０．５〜２μｍの範囲で上記スクライブ領域へ向かう方向に延長して設けられるのが好ましい。この範囲であると、チップ領域内側へのクラックの発生の防止を効果的に行え、かつ、半導体基板あたりの半導体チップの乗り数を多くすることができる。
【００１５】
また、本願発明に係る半導体基板では、上記構成に加え、上記複数のシールリング用配線層は、層間絶縁膜によって隔てられており、かつ、当該層間絶縁膜に設けられたビア部にて接続されており、上記複数のシールリング用配線層のうちの最上層に接続する上記ビア部のうち、最も上記スクライブ領域に近いビア部は、当該最上層における上記スクライブ領域により近いスクライブ領域側端部とその反対側の端部であるチップ領域側端部との中間地点よりも、当該チップ領域側端部に近い領域に配置されていている。
【００１６】
上記複数のシールリング用配線層のうちの最上層（最上層配線層）に接続する上記ビア部のうち、最もスクライブ領域に近いビア部は、ビア部が窪んで形成された場合に、その直上の最上層配線層の窪みを誘発し、しいては保護膜の窪みを形成してしまう。そのため、ダイシング時にクラックや欠けが基板表面を伝播してきた際に、最上層配線層のスクライブ領域側に形成された段差で機械的衝撃を受けると、この窪みに沿って保護膜が剥離し、最上層配線層の一部が露出してしまい、半導体チップの信頼性を損なうことになる。これを避けるため、ビア部は、最上層配線層におけるスクライブ領域側端部とチップ領域側端部との中間地点よりも、チップ領域側端部に近い領域に配置されるのが好ましい。
【００１７】
また、本発明に係る半導体基板の製造方法は、上記課題を解決するために、スクライブ領域によって互いに隔てられた複数のチップ領域が生基板上に設けられ、かつ表面に保護膜が形成された半導体基板の製造方法において、上記各チップ領域で、当該チップ領域をそれぞれ取り囲むように、複数のシールリング用配線層を上記生基板上に積層し、当該複数のシールリング用配線層のうちの最上層を、他の上記シールリング用配線層よりも、スクライブ領域方向に延長して形成するシールリング形成ステップを含む、ことを特徴としている。
【００１８】
上記方法によると、上記した本願発明に係る半導体基板と同様の効果を奏し、内部に水分や汚染物が浸入せず信頼性が確保された半導体チップの乗り数を多くした、半導体基板を製造することができる。また、最上層が他の層よりスクライブ領域へ向かう方向に延長されたシールリング部と、チップ領域の接続配線とを一括して（同時に）形成することで、新たな製造工程を増やすことなく、シールリング用配線層のうち最上層が他の層よりスクライブ領域へ向かう方向に延長されたシールリング部とを形成することができる。
【００１９】
また、本発明に係る半導チップは、上記何れかの半導体基板を上記スクライブ領域に沿って切断することで固片化されたものである。
【００２０】
上記構成によると、クラックや欠けの発生が防止された、信頼性が高い高品位の半導体チップを提供することができる。
【発明の効果】
【００２１】
本発明に係る半導体基板は、以上のように、上記各チップ領域に設けられ、上記各チップ領域をそれぞれ取り囲んで形成されるシールリングを備え、上記シールリングは、上記生基板上に積層された複数のシールリング用配線層からなり、当該複数のシールリング用配線層のうちの最上層は、他の上記シールリング用配線層よりも、上記スクライブ領域へ向かう方向に延長して設けられている。
【００２２】
半導体基板の表面は保護膜に覆われているが、最上層配線層における延長して設けられた箇所（延長部分）により、最上層配線層の上の保護膜には、スクライブ領域側に段差が形成される。かつ、この段差は、他のシールリング用配線層の形成領域に対し、最上層配線層が他のシールリング用配線層よりもスクライブ領域へ向かう方向に延長されている分だけ、スクライブ領域に近い箇所で形成される。そのため、ダイシング時にクラックや欠けが基板表面を伝播してきた際に、この段差により伝播を遮ることができる。また、この段差に沿って、生基板側にクラックが伸びる際にも、他のシールリング用配線層にクラックが伝播することを防ぐ。よって、スクライブ領域の幅を狭くしても、ダイシング時に発生するクラックや欠けの伝播を防ぐことができる。つまり、上記延長部分および上記段差を、ガードリングとして用いることができる。さらに、シールリング部がダメージを受けることがなくなるので、シールリング部により、チップ領域内への水分や汚染物の浸入を確実に防ぐことができる。
【００２３】
また、上記したように、スクライブ領域の幅を狭くすることができるので、半導体基板当たりのチップ領域（半導体チップ）の乗り数を多くすることができる。
【００２４】
よって、上記構成によると、内部に水分や汚染物が浸入せず信頼性が確保された半導体チップの乗り数を多くした半導体基板を提供することができる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の一形態について図１〜図３に基づいて説明すれば以下の通りである。なお、本発明はこれに限定されるものではない。
【００２６】
（半導体基板の構成）
初めに、本実施形態の半導体基板（生基板であるウエハに半導体チップが作り込まれた状態）の構成について説明する。
【００２７】
図１は、本実施形態の半導体基板２０の一部を示す平面図である。また、半導体基板２０は、図１に示すように、シリコンウエハ（生基板）２１上に、集積回路（図示せず）や電極パッド２が設けられた複数のチップ領域１と、この複数のチップ領域１をそれぞれ領域毎に分け隔てるスクライブ領域３とを有している。さらに、図２に示すように、半導体基板２０の表面には表面保護膜６が形成されている。図２は、図１の半導体基板２０のＡ−Ａ’矢視断面図である。さらに、図３は、図２の断面図におけるシールリング部２２の拡大図である。
【００２８】
なお、図２では、スクライブ領域３とチップ領域２との境界付近を示す図である。つまり、スクライブセンターを越えて図示されていない側（図２の右側）には、スクライブ領域を挟んで図示されたチップ領域と隣り合う、図示されていない別のチップ領域のチップエッジまで、スクライブ領域が続いている。また、チップエッジとはチップ領域１とスクライブ領域３との境界であって、ダイシングされると、少なくともこのエッジよりスクライブ領域３側に、個片化された半導体チップの端面がくることになる。言い換えれば、スクライブ領域３の一部が半導体チップの端部となる。また、スクライブセンターは、スクライブ領域３の中心というだけで、ダイシング時には、半導体基板２０は、スクライブセンターを略中心にして、スクライブ領域３内で幅をもって切断される。
【００２９】
図２に示すように、半導体基板２０のチップ領域１（半導体チップ）は、集積回路が設けられる能動領域と、チップ領域１におけるスクライブ領域３との境界付近で該チップ領域１を取り囲むように設けられているシールリング部２２と、を備えている。
【００３０】
シールリング部２２は、チップ領域１に水分や汚染物が浸入するのを防ぐために設けられており、図３に示すように、複数のシールリング用配線層５，１０，１１と、ビア（ビア部）１２，１３，１４を備えている。ここでは、シールリング用配線層５が、複数のシールリング用配線層のうちの最上層（最上層配線層）である。さらに、シールリング用配線層５上に表面保護膜６が堆積している。ビア１４は、シリコンウエハ２１とシールリング用配線層１１とを接続しており、ビア１３は、シールリング用配線層１１とシールリング用配線層１０とを接続しており、ビア１２は、シールリング用配線層１０とシールリング用配線層５とを接続している。ビア１２，１３，１４はホール状ではなく、チップ領域１外周を連続して囲む溝状に形成されている。なお本実施形態では、図３のように、ビア１２，１３，１４は、シールリング用配線層間に上から、２本、２本、３本設けられているが、少なくとも、シールリング用配線層間に、各１本以上設けられていればよい。
【００３１】
また、シールリング用配線層５，１０，１１間の、ビア１２，１３，１４が存在していない箇所には、層間絶縁膜が配置されている。第１層間絶縁膜２３は、シリコンウエハ２１とシールリング用配線層１１との間、第２層間絶縁膜８はシールリング用配線層１１とシールリング用配線層１０との間、第３層間絶縁膜７はシールリング用配線層１０とシールリング用配線層５との間に配置されている。また、半導体基板２０の能動領域では、シリコンウエハ２１上に、第１配線９、第２配線１５、および第３配線１６が、それぞれ、第１層間絶縁膜２３、第２層間絶縁膜８、および第３層間絶縁膜７を介して配線されている。第１配線９、第２配線１５、および第３配線１６間は、図示しないビアでそれぞれ接続している。また、スクライブ領域３にも第１層間絶縁膜２３、第２層間絶縁膜８、第３層間絶縁膜７、および表面保護膜６が堆積している。つまり、第１層間絶縁膜２３、第２層間絶縁膜８、第３層間絶縁膜７、および表面保護膜６は、それぞれ、チップ領域１とスクライブ領域３とで連続した層として設けられている。
【００３２】
ここで、図３に示すように、複数のシールリング用配線層５，１０，１１の中で、最上層であるシールリング用配線層５は、他のシールリング用配線層１０，１１よりも、スクライブ領域３へ向かう方向に延長して設けられている。このシールリング用配線層５のスクライブ領域３へ向かう方向に延長して設けられた箇所を、以下では、延長部分と呼ぶ。このような延長部分を有するシールリング用配線層５上に表面保護膜６が堆積されているので、その延長部分に起因して表面保護膜６には、段差３１が形成されている。この段差３１は、他のシールリング用配線層１０，１１の形成領域に対し、シールリング用配線層５が他のシールリング用配線層１０，１１よりもスクライブ領域３へ向かう方向に延長されている分（延長部分）だけ、スクライブ領域３に近い箇所に形成されている。
【００３３】
また、シールリング用配線層５に接続するビア１２のうち最もスクライブ領域３に近いビアは、シールリング用配線層５におけるスクライブ領域３により近いスクライブ領域側端部とその反対側の端部であるチップ領域側端部との中間地点よりも、チップ領域側端部に近い領域に配置されていている。シールリング用配線層５に接続するビア１２のうち最もスクライブ領域に近いビアは、ビアが窪んで形成された場合に、その直上の最シールリング用配線層５の窪みを誘発し、しいては表面保護膜６の窪みを形成してしまう。そのため、ダイシング時にクラックや欠けが半導体基板１０表面を伝播してきた際に、シールリング用配線層５のスクライブ領域３側に形成された段差３１で機械的衝撃を受けると、この窪みに沿って表面保護膜６が剥離し、シールリング用配線層５の一部が露出してしまい、半導体チップの信頼性を損なうことになる。これを避けるため、ビア１２は、シールリング用配線層５におけるスクライブ領域側端部とチップ領域側端部との中間地点よりも、チップ領域側端部に近い領域に配置されるのが好ましい。
【００３４】
なお、本実施形態では、シールリング用配線層５，１０，１１は、ビア１２，１３，１４によって接続されているが、シールリング用配線層５，１０，１１間の接続部が、チップ領域１を取り囲むように設けられていれば、どのように形成されていてもよい。例えば、シールリング用配線層が何も介さずそのまま積層されている（この場合、シールリング用配線層が厚くなる）ような形態であってもよい。
【００３５】
本実施形態では、スクライブ領域３内に残存するメタル材質の半値幅（ＳＭ）に対し、ＳＭ＋２０μｍをスクライブ半値幅（ＳＷ）とした。ＳＷは、もちろんこの数値には限定されない。本実施形態では、スクライブ領域３内に残存するメタル材質がダイシング時にすべて除去されるようにダイシングブレードの幅の選定を行うが、このダイシングブレードの幅によっては、さらにスクライブ半値幅（ＳＷ）の縮小を図ることができる。
【００３６】
チップエッジと能動領域の配線との間の距離（ＳＭＳ）、あるいは、チップエッジと能動領域との間の距離（ＳＤＳ）は、１０μｍとしたがこの数値に限定はされない。また、本実施形態では、シールリング用配線層５の幅（ＥＱＳＷ）は６μｍ、他のシールリング用配線層１０，１１の幅（ＥＳＷ）は５μｍとし、シールリング用配線層５の延長部分の長さは１μｍとするが、これらの数値に限定はされない。シールリング用配線層５の延長部分の長さが、０．５〜２μｍの範囲であると、チップ領域内１側へのクラックの発生の防止を効果的に行え、かつ、半導体基板１０あたりの半導体チップ（チップ領域１）の乗り数を多くすることができる。
【００３７】
また、本実施形態では、半導体基板２０の厚みは、３００〜７２５μｍであるが、この範囲に限定されない。
【００３８】
また、シールリング用配線層５のスクライブ領域側端部（チップエッジ）から、シールリング用配線層５に接続するビア１２のうち最も上記スクライブ領域に近いビアまでの距離（ＵＨＷ）は、３．５μｍとするが、この数値に限定はされない。
【００３９】
ここで、半導体基板２０をスクライブ領域３に沿ってダイシングすると、半導体基板２０に切り溝４が形成され、チップ領域１は、互いに切断されて、半導体チップ（半導体装置）に個片化される。このダイシング時、切り溝４から衝撃あるいは応力等、またはそれらに起因する欠けやクラックが発生し、チップ領域１方向へ伝播するが、これらの衝撃、応力またはクラック等は、シールリング用配線層５の延長部分があるために止められる。より詳しく記述すると、シールリング用配線層５の延長部分に起因して形成される表面保護膜６の段差３１で止められる。つまり、これらの衝撃、応力またはクラック等の、チップ領域１方向へのさらなる伝播が、シールリング用配線層５の延長部分および段差３１によって阻止される。また、ダイシングされた断面はシールリング用配線層５，１０，１１に接することなく形成される。よって、スクライブ領域３の幅を狭くしても、ダイシング時に発生するチップ領域へ衝撃、応力等が伝播されるのを防ぎ、かつ、これら衝撃、応力等により発生するクラックや欠けの伝播を防ぐことができる。つまり、上記延長部分および段差３１を、ガードリングとして用いることができる。
【００４０】
これにより、シールリング部２２がダメージを受けることがなくなるので、チップ領域１内に外部から水分や汚染物質等が侵入することを防ぐというシールリング部２２の機能が保たれ、それによって信頼性の高い半導体チップを製造することができる。また、上記したように、スクライブ領域３の幅を狭くすることができるので、半導体基板２０当たりのチップ領域１（半導体チップ）の乗り数を多くすることができる。よって、半導体基板２０は、内部に水分や汚染物が浸入せず信頼性が確保された半導体チップの乗り数を多くできる。
【００４１】
なお、図１の半導体基板２０を囲む点線は、シールリング用配線層５を延長しない場合の半導体基板の一部の大きさを表すものである。このシールリング用配線層５を延長しない半導体基板は、欠けやクラックの影響がチップ領域１に伝播されるのを防ぐためにスクライブ領域３の幅をある程度とる必要があり、スクライブ領域３を狭くできない。そのため、シールリング用配線層５を延長している本実施形態１の半導体基板２０よりも、半導体チップの乗り数を多くすることはできない。
【００４２】
（半導体基板の製造方法）
次に、半導体基板２０の製造方法について図２を用いて説明する。まず、シリコンウエハ２１におけるチップ領域１に、トランジスタ等の素子を構成する能動領域を形成する。ここで、シリコンウエハ２１上において、能動領域とシールリング部２２が形成される領域との間、およびシールリング部２２が形成される領域とチップエッジの間（シールリング用配線層５の延長部分の真下領域）にＬＯＣＯＳ（Local oxidation of silicon）を形成してもよい。
【００４３】
次に、シリコンウエハ２１上に第１層間絶縁膜２３を堆積した後、第１層間絶縁膜２３に、能動領域のビア（図示せず）を形成するビアホールを形成すると共に、シールリング部２２のビア１４を形成するためのビアホールを形成する。ここでは、例えば、リソグラフィーおよびドライエッチング等を用いて形成することができる。ここで、ビア１４は、チップ領域１を連続的に取り囲む溝状凹部に導電性膜を埋め込むことによって形成される。これら各ビアは、各ビアホールに、例えば、公知の方法であるＷデポ/ＣＭＰ法を用いて導電性膜を埋め込むことで形成できる。なお、本実施形態において、第１層間絶縁膜２３に能動領域のビアを形成するためのビアホールと、ビア１４を形成するためのビアホール同時に形成したが、それぞれ別々に形成してもよい。
【００４４】
次に第１層間絶縁膜２３上に、能動領域の第１配線９、シールリング部２２のシールリング用配線層１１を配線する。このとき、スクライブ領域３の第１層間絶縁膜２３に、リソグラフィーのアライメントマーク等となるアクセサリ配線を形成してもよい。
【００４５】
次に、第１層間絶縁膜２３上に、第２層間絶縁膜８を形成し、上記と同様、能動領域のビアおよびビア１３を同時に形成し、能動領域の第２配線１５およびシールリング部２２のシールリング用配線層１０を同時に形成する。次に、第２層間絶縁膜８上に、第３層間絶縁膜７を形成し、上記と同様に、能動領域のビアおよびビア１２を同時に形成し、能動領域の第３配線１６およびシールリング部２２のシールリング用配線層５を同時に形成する。ここで、シールリング用配線層５に接続するビア１２のうち最もスクライブ領域３に近いビア１２は、シールリング用配線層５の中央よりも能動領域側の領域（シールリング用配線層５の、スクライブ領域３により近いスクライブ領域側端部とその反対側の端部であるチップ領域側端部との中間地点よりも、当該チップ領域側端部に近い領域）に設ける。また、シールリング用配線層５は、他のシールリング用配線層１０，１１よりもスクライブ領域３へ向かう方向に延長して形成する。つまり、ここでシールリング用配線層５の延長部分が形成される。
【００４６】
その後、最上の配線層である第３配線１６およびシールリング用配線層５上に、保護膜となる表面保護膜６を堆積する。ここで、シールリング用配線層５上に表面保護膜６の段差３１が形成される。続いて、例えばリソグラフィーおよびドライエッチングにて、第３配線１６上の表面保護膜６を部分的に開口した後、該開口部に、第３配線１６と接続する電極パッド２を形成する。これにより、複数のチップ領域１が形成された半導体基板２０が形成される。
【００４７】
以上に説明したように、本実施形態によると、能動領域の各ビアおよび各配線９，１５，１６を形成すると同時に、ビア１２，１３，１４およびシールリング用配線層５，１０，１１からなるシールリング部２２を形成することができる。よって、新たな製造工程を増やすことなく、シールリング用配線層５が他のシールリング用配線層１０，１１よりスクライブ領域３へ向かう方向に延長された、シールリング部２２を形成することができる。
【００４８】
なお、本実施形態において、３層に重ねられた層間絶縁膜に配線（能動領域の配線および、シールリング用配線層）を形成したが、層間絶縁膜の層数は３つに限られるものではなく、チップ構造に応じて３つより少なくても多くてもよい。
【００４９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００５０】
電子機器等に搭載・内蔵される半導体チップに利用可能であり、民生用エレクトロニクス製品から、産業用エレクトロニクス製品、電子部品等に幅広く適用することができる。例えば、携帯用通信端末、パーソナルコンピュータ、家電製品、医療機器、ゲーム機器等に利用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の一形態の半導体基板の一部を示す平面図である。
【図２】図１の半導体基板のＡ−Ａ’矢視断面図である。
【図３】図２の半導体基板に設けられたシールリング部の拡大図である。
【図４】従来の半導体基板の一部を示す平面図である。
【符号の説明】
【００５２】
１  チップ領域
２  電極パッド
３  スクライブ領域
４  切り溝
５  シールリング用配線層（複数のシールリング用配線層のうちの最上層）
６  表面保護膜（保護膜）
１０，１１  シールリング用配線層（他のシールリング用配線層）
１２，１３，１４  ビア（ビア部）
２０  半導体基板
２１  シリコンウエハ（生基板）
２２  シールリング部
３１  段差
【図１】
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【図２】
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【図３】
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【図４】
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