(57)【要約】【課題】絶縁層表面の平坦化処理用ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減する集積回路装置の設計方法等を提供すること。【解決手段】本発明の集積回路装置の設計方法は、集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において前記表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線するステップ（ステップＳ１０）と、配置配線後の集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し（ステップＳ１４）、当該領域にダミーパターンを発生させるステップ（ステップＳ１６）と、を含む。【選択図】図５
2009076766.tif 000002
【特許請求の範囲】
【請求項１】
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計方法であって、
前記集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線するステップと、
配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域に前記ダミーパターンを発生させるステップと、を含むことを特徴とする集積回路装置の設計方法。
【請求項２】
請求項１において、
前記マクロセルの配置領域をダミーパターン発生禁止領域に設定するステップを含み、
前記ダミーパターンを発生させるステップにおいて、
前記ダミーパターン発生禁止領域には前記ダミーパターンを発生させないことを特徴とする集積回路装置の設計方法。
【請求項３】
請求項１又は２において、
前記ダミーパターンを発生させるステップにおいて、
前記ダミーパターンの発生を禁止する属性が割り付けられたマクロセルが配置された領域には前記ダミーパターンを発生させないことを特徴とする集積回路装置の設計方法。
【請求項４】
請求項１又は２において、
前記ダミーパターンを発生させるステップにおいて、
各マクロセルに対して配線層毎に割り付けられたダミーパターンの発生を禁止するか否かを示す属性に基づいて、当該マクロセルが配置された領域の各配線層において前記ダミーパターンを発生させるか否かを決定することを特徴とする集積回路装置の設計方法。
【請求項５】
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計支援システムであって、
前記集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線する配置配線手段と、
配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域に前記ダミーパターンを発生させるダミーパターン発生手段と、を含むことを特徴とする集積回路装置の設計支援システム。
【請求項６】
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計支援プログラムであって、
前記集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線する配置配線手段と、
配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域に前記ダミーパターンを発生させるダミーパターン発生手段としてコンピュータを機能させることを特徴とする集積回路装置の設計支援プログラム。
【請求項７】
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計に使用されるマクロセルであって、
少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むことを特徴とするマクロセル。
【請求項８】
請求項７において、
前記集積回路装置の設計において前記表面平坦化処理用のダミーパターンを発生させる際に前記マクロセルが配置された領域における前記ダミーパターンの発生を禁止する属性が割り付けられていることを特徴とするマクロセル。
【請求項９】
請求項７において、
前記集積回路装置の設計において前記表面平坦化処理用のダミーパターンを発生させる際に前記マクロセルが配置された領域の各配線層における前記ダミーパターンの発生を禁止するか否かを示す属性が配線層毎に割り付けられていることを特徴とするマクロセル。
【請求項１０】
請求項７乃至９のいずれかに記載されたマクロセルを含むことを特徴とする集積回路装置。
【請求項１１】
請求項１乃至４のいずれかに記載された集積回路装置の設計方法、請求項５に記載された集積回路装置の設計支援システム又は請求項６に記載された集積回路装置の設計支援プログラムを用いて設計製造されたことを特徴とする集積回路装置。
【請求項１２】
請求項１０又は１１に記載された集積回路装置と、
前記集積回路装置の処理対象となるデータの入力手段と、
前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置の設計方法、集積回路装置の設計支援システム、集積回路装置の設計支援プログラム、マクロセル、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
ＩＣの製造工程においてメタル配線層を多層化する場合、メタル配線の断線を防止する等の目的でメタル配線層の直下の絶縁層表面を平坦化するＣＭＰ（Chemical Mechanical Polishing）処理が行われている。絶縁層表面の平坦性を向上させるためには絶縁層直下のメタル配線層における配線密度がチップ全体にわたってほぼ均一であることが望ましい。従来、メタル配線密度をチップ全体にわたってほぼ均一にする目的で、レイアウト設計においてメタル配線の存在しない領域に実際の配線とは無関係の配線（ダミーパターン）を挿入する処理が行われている。一般に、作業効率を向上させるために、ダミーパターンを配置可能な領域にダミーパターンを自動発生させる処理が行われている。
【特許文献１】特開２００６−１０８５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、同一のＩＰ（マクロセル）を含むＩＣであっても、ＩＣの回路構成が相違すればＩＰの内部や周辺部におけるダミーパターンの発生箇所も相違する場合が多く、ＩＰの特性に無視できない差異が生じる可能性がある。例えば、特性がセンシティブなアナログ回路をＩＰとして汎用的に使用する場合、当該ＩＰの内部や周辺部におけるダミーパターンの浮遊容量等によってアナログ特性が左右されるおそれがある。ＩＰの配置領域にはダミーパターンを発生させないようにすることも考えられるが、メタル配線密度をチップ全体にわたってほぼ均一にするという目的が達成できない。そのため、ＩＣ毎にＩＰの内部や周辺部の回路を設計修正してＩＰの特性を微調整する必要が生じ、ＩＰの汎用性を阻害することになる。
【０００４】
本発明は、以上のような問題点に鑑みてなされたものであり、絶縁層表面の平坦化処理用ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減する集積回路装置の設計方法等を提供することを目的とする。
【課題を解決するための手段】
【０００５】
（１）本発明は、
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計方法であって、
前記集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線するステップと、
配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域に前記ダミーパターンを発生させるステップと、を含むことを特徴とする。
【０００６】
ダミーパターンを発生させるステップで発生させる表面平坦化処理用の所定のダミーパターンは、形状や大きさ等を選択可能であってもよい。
【０００７】
マクロセルのレイアウト情報に含まれる表面平坦化処理用のダミーパターンは、ダミーパターンを発生させるステップで発生させる表面平坦化処理用の所定のダミーパターンと同一の形状及び大きさ等を有するものであってもよいし、異なる形状及び大きさ等を有するものであってもよい。
【０００８】
本発明によれば、あらかじめダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線した後、ダミーパターンを配置可能な領域にダミーパターンを自動発生させる。すなわち、マクロセルの配置領域において、あらかじめダミーパターンが形成されている領域にはダミーパターンが自動発生されない。従って、本発明によれば、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【０００９】
また、本発明によれば、マクロセルの配置領域におけるダミーパターンの自動発生を抑制することができるので、マクロセルの特性に大きく影響するダミーパターンの削除やマクロセルの内部や周辺部の回路の設計修正に必要な作業工数を削減することができる。
【００１０】
（２）本発明の集積回路装置の設計方法は、
前記マクロセルの配置領域をダミーパターン発生禁止領域に設定するステップを含み、
前記ダミーパターンを発生させるステップにおいて、
前記ダミーパターン発生禁止領域には前記ダミーパターンを発生させないことを特徴とする。
【００１１】
本発明によれば、マクロセルの配置領域においてダミーパターンを配置可能な領域が存在しても、マクロセルの配置領域をダミーパターン発生禁止領域に設定することによりダミーパターンを発生させないようにすることができる。例えば、アナログ特性等の仕様が厳しいために特性にセンシティブなノードの周辺にはダミーパターンが形成されていないマクロセルを使用する場合であっても、ダミーパターンを配置可能な領域の有無にかかわらず、マクロセルの配置領域にダミーパターンを発生させないようにすることができる。従って、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００１２】
（３）本発明の集積回路装置の設計方法は、
前記ダミーパターンを発生させるステップにおいて、
前記ダミーパターンの発生を禁止する属性が割り付けられたマクロセルが配置された領域には前記ダミーパターンを発生させないことを特徴とする。
【００１３】
本発明によれば、マクロセルの配置領域においてダミーパターンを配置可能な領域が存在しても、ダミーパターンの発生を禁止する属性が割り付けられたマクロセルの配置領域にはダミーパターンを発生させないようにすることができる。従って、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００１４】
（４）本発明の集積回路装置の設計方法は、
前記ダミーパターンを発生させるステップにおいて、
各マクロセルに対して配線層毎に割り付けられたダミーパターンの発生を禁止するか否かを示す属性に基づいて、当該マクロセルが配置された領域の各配線層において前記ダミーパターンを発生させるか否かを決定することを特徴とする。
【００１５】
本発明によれば、各配線層においてダミーパターンを配置可能な領域が存在しても、当該配線層に対してダミーパターンの発生を禁止する属性が割り付けられたマクロセルの配置領域にはダミーパターンを発生させないようにすることができる。従って、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００１６】
また、本発明によれば、あらかじめ各マクロセルについて配線層毎にダミーパターンの発生を禁止するか否かの属性を定義しておくことにより、マクロセルの性質等に応じて各配線層においてダミーパターンを発生させるか否かを柔軟に選択することができる。
【００１７】
（５）本発明は、
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計支援システムであって、
前記集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線する配置配線手段と、
配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域に前記ダミーパターンを発生させるダミーパターン発生手段と、を含むことを特徴とする。
【００１８】
（６）本発明は、
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計支援プログラムであって、
前記集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線する配置配線手段と、
配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域に前記ダミーパターンを発生させるダミーパターン発生手段としてコンピュータを機能させることを特徴とする。
【００１９】
（７）本発明は、
製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計に使用されるマクロセルであって、
少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むことを特徴とする。
【００２０】
マクロセルは、例えば、最上位の配線層を除くすべての配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含んでいてもよい。
【００２１】
また、マクロセルは、例えば、表面平坦化処理用のダミーパターンの寄生容量及び寄生抵抗の少なくとも一方を付加した回路シミュレーション用の回路接続情報を含んでいてもよい。当該回路シミュレーション用の回路接続情報を含むマクロセルを使用すれば、ダミーパターンの寄生容量等を考慮したマクロセルの特性を回路シミュレーションによる集積回路装置の検証に反映させることができる。従って、試作品を製造する前の設計段階において集積回路装置の検証精度を向上させることができるので、ダミーパターンの寄生容量等によるスペックアウトに伴うマスク修正のコストや作業工数を削減することができる。
【００２２】
（８）本発明のマクロセルは、
前記集積回路装置の設計において前記表面平坦化処理用のダミーパターンを発生させる際に前記マクロセルが配置された領域における前記ダミーパターンの発生を禁止する属性が割り付けられていることを特徴とする。
【００２３】
（９）本発明のマクロセルは、
前記集積回路装置の設計において前記表面平坦化処理用のダミーパターンを発生させる際に前記マクロセルが配置された領域の各配線層における前記ダミーパターンの発生を禁止するか否かを示す属性が配線層毎に割り付けられていることを特徴とする。
【００２４】
（１０）本発明は、
上記のいずれかに記載されたマクロセルを含むことを特徴とする集積回路装置である。
【００２５】
（１１）本発明は、
上記のいずれかに記載された集積回路装置の設計方法、上記に記載された集積回路装置の設計支援システム又は上記に記載された集積回路装置の設計支援プログラムを用いて設計製造されたことを特徴とする集積回路装置である。
【００２６】
（１２）本発明は、
上記に記載された集積回路装置と、
前記集積回路装置の処理対象となるデータの入力手段と、
前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２８】
１．マクロセル（ＩＰモジュール）
図１〜図４は、本実施の形態のマクロセルについて説明するための図である。本実施の形態のマクロセルは、例えば、バルクに近い方から順にメタル１層〜メタル４層の４つの配線層を有する集積回路装置（ＩＣ）の設計に使用される。また、本実施の形態のマクロセルを含むＩＣの製造工程において、絶縁層表面の平坦化処理（例えば、ＣＭＰ（Chemical Mechanical Polishing）処理）が行われる。各配線層の配線が行われる絶縁層表面ができるだけ平坦化されるように下位の配線層のレイアウトパターンには表面平坦化処理用のダミーパターンが挿入される。例えば、メタル２層〜メタル４層における配線を形成する前に絶縁層表面の平坦化処理が行われるが、平坦性を向上させるためにメタル１層〜メタル３層のレイアウトパターンには表面平坦化処理用のダミーパターンが挿入される。メタル４層は最上位の配線層であるのでダミーパターンを挿入しなくてもよい。
【００２９】
図１は、本実施の形態のマクロセルにおいて、メタル１層のダミーパターンについて説明するための図である。マクロセル１０は、例えば、３つのブロック２０、３０、４０を含んで構成されている。また、マクロセル１０のメタル１層には、Ｎ１個の正方形状のダミーパターン５０−１〜５０−Ｎ１が形成されている。図１ではＮ１個のダミーパターンの形状はすべて正方形であるが、メタル１層の各ダミーパターンの形状は任意の形状でよい。また、Ｎ１個のメタル１層のダミーパターン５０−１〜５０−Ｎ１はいかなるノードとも電気的に接続されていない状態（浮遊状態）であってもよいし、所定の電源供給線に接続されていてもよいし、接地されていてもよい。
【００３０】
ここで、ブロック２０、３０、４０の内部の配線は、例えばメタル１層又はメタル２層で行われている。すなわち、ブロック２０、３０、４０が配置された領域はメタル１層のレイアウトパターンの密度が比較的高い。そのため、メタル２層配線、メタル３層配線及びメタル４層配線の平坦性を向上させる目的でブロック２０、３０、４０が配置された領域にメタル１層のダミーパターンをあえて配置する必要はなく、また仮にメタル１層のダミーパターンを配置すると配線ショートが生じる可能性がある。従って、ブロック２０、３０、４０が配置された領域にはメタル１層のダミーパターンが配置されていない。
【００３１】
また、ブロック２０とブロック３０は４本のメタル１層配線１２で接続されており、ブロック３０とブロック４０は８本のメタル１層配線１４で接続されている。そのため、これらのメタル１層配線１２、１４の配線領域にメタル１層のダミーパターンを配置すると配線ショートが生じる。従って、メタル１層配線１２、１４の配線領域にはメタル１層のダミーパターンが配置されていない。
【００３２】
図２は、本実施の形態のマクロセルにおいて、メタル２層のダミーパターンについて説明するための図である。マクロセル１０のメタル２層には、Ｎ２個の正方形状のダミーパターン６０−１〜６０−Ｎ２が形成されている。図２ではＮ２個のダミーパターンの形状はすべて正方形であるが、メタル２層の各ダミーパターンの形状は任意の形状でよい。また、Ｎ２個のメタル２層のダミーパターン６０−１〜６０−Ｎ２はいかなるノードとも電気的に接続されていない状態（浮遊状態）であってもよいし、所定の電源供給線に接続されていてもよいし、接地されていてもよい。
【００３３】
ブロック２０、３０、４０の内部の配線はメタル１層又はメタル２層で行われているため、ブロック２０、３０、４０が配置された領域はメタル２層のレイアウトパターンの密度が比較的高い。そのため、メタル３層配線及びメタル４層配線の平坦性を向上させる目的でブロック２０、３０、４０が配置された領域にメタル２層のダミーパターンをあえて配置する必要はなく、また仮にメタル２層のダミーパターンを配置すると配線ショートが生じる可能性がある。従って、ブロック２０、３０、４０が配置された領域にはメタル２層のダミーパターンが配置されていない。
【００３４】
また、ブロック２０とブロック４０は１０本のメタル２層配線１６で接続されているため、これらのメタル２層配線１６の配線領域にメタル２層のダミーパターンを配置すると配線ショートが生じる。従って、メタル２層配線１６の配線領域にはメタル２層のダミーパターンが配置されていない。
【００３５】
図３は、本実施の形態のマクロセルにおいて、メタル３層のダミーパターンについて説明するための図である。マクロセル１０のメタル３層には、Ｎ３個の正方形状のダミーパターン７０−１〜７０−Ｎ３が形成されている。図３ではＮ３個のダミーパターンの形状はすべて正方形であるが、メタル３層の各ダミーパターンの形状は任意の形状でよい。また、Ｎ３個のメタル３層のダミーパターン７０−１〜７０−Ｎ３はいかなるノードとも電気的に接続されていない状態（浮遊状態）であってもよいし、所定の電源供給線に接続されていてもよいし、接地されていてもよい。
【００３６】
ブロック２０、３０、４０の内部の配線はメタル１層又はメタル２層で行われているため、ブロック２０、３０、４０が配置された領域はメタル３層のレイアウトパターンが存在しない。そのため、メタル４層配線の平坦性を向上させるためにはブロック２０、３０、４０が配置された領域にメタル３層のダミーパターンを配置するのがより好ましく、また仮にメタル３層のダミーパターンを配置しても配線ショートが生じる可能性はない。しかし、例えば、ブロック３０に厳しいアナログ特性の仕様を満たすことが要求されているような場合、メタル３層のダミーパターンにつく寄生容量の影響でアナログ特性の仕様を満たすことができない場合もある。特に、メタル３層のダミーパターンが浮遊状態である場合にはＩＣ毎に寄生容量がばらつくためアナログ特性もばらつく可能性がある。このような場合には、メタル３層のダミーパターンを配置しないようにしてもよい。そのため、図３では、ブロック２０、３０が配置された領域にはメタル３層のダミーパターンが配置されているが、ブロック４０が配置された領域にはメタル３層のダミーパターンが配置されていない。
【００３７】
図４は、本実施の形態のマクロセルにおいて、メタル４層のダミーパターンについて説明するための図である。メタル４層は最上位の配線層であるため、さらに上位の配線層における平坦性を考慮する必要がない。そのため、図４に示すように、マクロセル１０のメタル４層にはダミーパターンが形成されていない。もちろん、メタル４層においても、図３で説明したメタル３層のダミーパターンと同様のダミーパターンを形成してもよい。
【００３８】
なお、マクロセル１００に含まれるセンシティブな素子や回路上にはダミーパターンをなるべく配置しないようにするのが好ましい。しかし、そのために配線密度が低い領域が生じてしまう場合には、ダミーパターンの寄生容量等による影響がないように、例えば、センシティブな素子や信号配線に対して上下左右が対称になるようにダミーパターンを均等に配置するようにしてもよい。
【００３９】
また、マクロセル１０は、例えば、各配線層に形成されたダミーパターン５０−１〜５０−Ｎ１、６０−１〜６０−Ｎ２、７０−１〜７０−Ｎ３の寄生容量及び寄生抵抗の少なくとも一方を付加した回路シミュレーション用の回路接続情報を含んでいてもよい。当該回路シミュレーション用の回路接続情報を含むマクロセルを使用すれば、ダミーパターンの寄生容量等を考慮したマクロセルの特性を回路シミュレーションによるＩＣ全体の検証に反映させることができる。従って、試作品を製造する前の設計段階においてＩＣ全体の検証精度を向上させることができるので、ダミーパターンの寄生容量等によるスペックアウトに伴うマスク修正のコストや作業工数を削減することができる。
【００４０】
２．集積回路装置の設計方法
２．１  第１の実施例
図５は、本実施の形態の集積回路装置（ＩＣ）の設計方法の第１の実施例を説明するためのフローチャートである。
【００４１】
まず、ＩＣ全体の回路接続情報（ネットリスト）に基づいて、マクロセルを配置配線する（ステップＳ１０）。マクロセルは、図１〜図４で説明したように、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されている。ＩＣがＬ層（Ｌは１以上の整数）の配線層を有する場合、Ｌ層分すべてについての配線まで完了させる。
【００４２】
次に、ステップＳ１０の処理によりマクロセル等が配置配線された後の第ｋ番目（ｋは１〜Ｌのいずれかの整数）の配線層のレイアウトパターンにおいて表面平坦化処理用のダミーパターンを発生させるか否かを判断する（ステップＳ１２）。例えば、ＩＣが４つの配線層（メタル１層〜メタル４層）を有する場合、まず、メタル１層（第１番目の配線層）においてダミーパターンを発生させるか否かを判断する。ここで、ＩＣの製造プロセスの種類によって表面平坦化処理を行う絶縁層の数や種類が異なるため、製造プロセスの種類によってどの配線層のレイアウトパターンにおいてダミーパターンを発生させるかを判断するようにしてもよい。例えば、ＩＣの製造工程においてメタル２層〜メタル４層における配線を形成する前に表面平坦化処理が行われるとすると、メタル１層〜メタル３層のレイアウトパターンには表面平坦化処理用のダミーパターンを挿入しておくことがより好ましい。メタル４層は最上位の配線層であるのでダミーパターンを挿入しておかなくてもよい。このような場合には、メタル１層〜メタル３層のレイアウトパターンにおいてはダミーパターンを発生させ、メタル４層のレイアウトパターンにおいてはダミーパターンを発生させないものと判断するようにしてもよい。
【００４３】
ステップＳ１２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させないと判断した場合（ステップＳ１２でＮｏの場合）、すべての配線層についてステップＳ１２〜Ｓ１６の処理が終了したか否かを判断する（ステップＳ１８）。
【００４４】
ステップＳ１２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させると判断した場合（ステップＳ１２でＹｅｓの場合）、第ｋ番目の配線層においてダミーパターンを配置可能な領域（ダミーパターン配置可能領域）を検出する（ステップＳ１４）。ダミーパターンを配置可能か否かは、ダミーパターンの形状やサイズを考慮して、仮にダミーパターンを配置した時にダミーパターンの周辺の配線パターンと重ならない（ショートしない）領域であるか否か等を基準として判断する。また、形状やサイズが異なる複数種類のダミーパターンを選択可能にしておき、選択したダミーパターンに応じてダミーパターン配置可能領域を検出するようにしてもよい。
【００４５】
次に、ステップＳ１４の処理により第ｋ番目の配線層のレイアウトパターンにおいて検出されたダミーパターン配置可能領域に第ｋ番目の配線層のダミーパターンを発生させる（ステップＳ１６）。形状やサイズが異なる複数種類のダミーパターンを選択可能にしておき、選択したダミーパターンを発生させるようにしてもよい。また、配線層毎に形状やサイズが異なる複数種類のダミーパターンを発生させるようにしてもよい。
【００４６】
最後に、すべての配線層についてステップＳ１２〜Ｓ１６の処理が終了したか否かを判断する（ステップＳ１８）。ステップＳ１２〜Ｓ１６の処理が終了していない配線層が存在する場合（ステップＳ１８でＮｏの場合）、次の配線層（ｋ＋１番目の配線層）のレイアウトパターンにおいてダミーパターンを発生させるか否かを判断する（ステップＳ１２）。すべての配線層についてステップＳ１２〜Ｓ１６の処理が終了した場合（ステップＳ１８でＹｅｓの場合）、すべての処理を終了する。
【００４７】
本実施の形態の集積回路装置の設計方法の第１の実施例によれば、あらかじめダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線した後、ダミーパターンを配置可能な領域にダミーパターンを自動発生させる。すなわち、マクロセルの配置領域において、あらかじめダミーパターンが形成されている領域にはダミーパターンが自動発生されない。従って、本発明によれば、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００４８】
また、本実施の形態の集積回路装置の設計方法の第１の実施例によれば、マクロセルの配置領域におけるダミーパターンの自動発生を抑制することができるので、マクロセルの特性に大きく影響するダミーパターンの削除やマクロセルの内部や周辺部の回路の設計修正に必要な作業工数を削減することができる。
【００４９】
２．２  第２の実施例
図６は、本実施の形態の集積回路装置（ＩＣ）の設計方法の第２の実施例を説明するためのフローチャートである。
【００５０】
まず、ＩＣ全体の回路接続情報（ネットリスト）に基づいて、マクロセルを配置配線する（ステップＳ３０）。
【００５１】
次に、ステップＳ３０の処理によりマクロセル等が配置配線された後の第ｋ番目の配線層のレイアウトパターンにおいて表面平坦化処理用のダミーパターンを発生させるか否かを判断する（ステップＳ３２）。
【００５２】
ステップＳ３２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させないと判断した場合（ステップＳ３２でＮｏの場合）、すべての配線層についてステップＳ３２〜Ｓ３６の処理が終了したか否かを判断する（ステップＳ３８）。
【００５３】
ステップＳ３２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させると判断した場合（ステップＳ３２でＹｅｓの場合）、第ｋ番目の配線層においてマクロセルの配置領域をダミーパターン発生禁止領域に設定する（ステップＳ３３）。マクロセル中にダミーパターンを配置可能な領域があったとしても、マクロセルの配置領域全体がダミーパターン発生禁止領域に設定される。
【００５４】
次に、第ｋ番目の配線層において、ステップＳ３３の処理により設定されたダミーパターン発生禁止領域を除く領域からダミーパターン配置可能領域を検出する（ステップＳ３４）。
【００５５】
次に、ステップＳ３４の処理により第ｋ番目の配線層のレイアウトパターンにおいて検出されたダミーパターン配置可能領域に第ｋ番目の配線層のダミーパターンを発生させる（ステップＳ３６）。
【００５６】
最後に、すべての配線層についてステップＳ３２〜Ｓ３６の処理が終了したか否かを判断する（ステップＳ３８）。ステップＳ３２〜Ｓ３６の処理が終了していない配線層が存在する場合（ステップＳ３８でＮｏの場合）、次の配線層（ｋ＋１番目の配線層）のレイアウトパターンにおいてダミーパターンを発生させるか否かを判断する（ステップＳ３２）。すべての配線層についてステップＳ３２〜Ｓ３６の処理が終了した場合（ステップＳ３８でＹｅｓの場合）、すべての処理を終了する。
【００５７】
図７、図８は、第２の実施例によるダミーパターンの発生の一例について説明するための図である。図７に、マクロセルを配置配線した後（図６のステップＳ３０の処理終了後）のＩＣのレイアウトパターンの一例を示す。ＩＣ１００に含まれる５つのマクロセル１０２、１０４、１０６、１０８、１１０が配置配線されている（配線は図示していない）。図８に、すべての処理が終了した後（図６のステップＳ３０〜Ｓ３８の処理終了後）のＩＣのレイアウトパターンの一例を示す。ＩＣ１００が４層の配線層（メタル１層〜メタル４層）を含むとすると、図８はメタル１層〜メタル４層のいずれかの配線層におけるダミーパターンの発生の様子を示している。ＩＣ１００にはＭ個の正方形状のダミーパターン１２０−１〜１２０−Ｍが発生している。図６のステップＳ３３の処理において、マクロセルの配置領域はすべてダミーパターン発生禁止領域に設定されるので、５つのマクロセル１０２、１０４、１０６、１０８、１１０の配置領域にはダミーパターンが発生していない。なお、図６のステップＳ３６の処理において、メタル１層〜メタル４層におけるダミーパターンの発生位置等はそれぞれ異なるが、いずれの配線層においてもマクロセル１０２、１０４、１０６、１０８、１１０の配置領域にはダミーパターンが発生しない。
【００５８】
本実施の形態の集積回路装置の設計方法の第２の実施例によれば、マクロセルの配置領域においてダミーパターンを配置可能な領域が存在しても、マクロセルの配置領域をダミーパターン発生禁止領域に設定することによりダミーパターンを発生させないようにすることができる。例えば、アナログ特性等の仕様が厳しいために特性にセンシティブなノードの周辺にはダミーパターンが形成されていないマクロセルを使用する場合であっても、ダミーパターンを配置可能な領域の有無にかかわらず、マクロセルの配置領域にダミーパターンを発生させないようにすることができる。従って、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００５９】
また、本実施の形態の集積回路装置の設計方法の第２の実施例によれば、ダミーパターン発生禁止領域に設定されていないマクロセルの配置領域においては、ダミーパターンを配置可能な領域があればダミーパターンが発生される。従って、例えば、アナログ特性の仕様が厳しいためダミーパターンを発生させたくない所定のマクロセルの配置領域はダミーパターン発生禁止領域に設定しておき、その他のマクロセルの配置領域はダミーパターン発生禁止領域に設定しないようにしておけば、所定のマクロセルの特性を優先しながら平坦性を向上させることができる。
【００６０】
なお、本実施の形態の集積回路装置の設計方法の第２の実施例によれば、マクロセル中にダミーパターンを配置可能な領域があったとしてもダミーパターン発生禁止領域に設定されていればダミーパターンが発生されないので、第１の実施例と比較してより厳格にマクロセルの特性の変化を抑制することができる。
【００６１】
２．３  第３の実施例
図９は、本実施の形態の集積回路装置（ＩＣ）の設計方法の第３の実施例を説明するためのフローチャートである。
【００６２】
まず、ＩＣの回路接続情報（ネットリスト）に基づいて、マクロセルを配置配線する（ステップＳ５０）。
【００６３】
次に、ステップＳ５０の処理によりマクロセル等が配置配線された後の第ｋ番目の配線層のレイアウトパターンにおいて表面平坦化処理用のダミーパターンを発生させるか否かを判断する（ステップＳ５２）。
【００６４】
ステップＳ５２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させないと判断した場合（ステップＳ５２でＮｏの場合）、すべての配線層についてステップＳ５２〜Ｓ５６の処理が終了したか否かを判断する（ステップＳ５８）。
【００６５】
ステップＳ５２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させると判断した場合（ステップＳ５２でＹｅｓの場合）、第ｋ番目の配線層において、ダミーパターンの発生を禁止する属性（ダミーパターン発生禁止属性）が割り付けられたマクロセルの配置領域をダミーパターン発生禁止領域に設定する（ステップＳ５３）。すなわち、ダミーパターン発生禁止属性が割り付けられたマクロセルの配置領域は、すべての配線層においてダミーパターン発生禁止領域に設定される。逆に、ダミーパターン発生禁止属性が割り付けられていないマクロセルの配置領域は、すべての配線層においてダミーパターン発生禁止領域に設定されない。
【００６６】
次に、第ｋ番目の配線層において、ステップＳ５３の処理により設定されたダミーパターン発生禁止領域を除く領域からダミーパターン配置可能領域を検出する（ステップＳ５４）。
【００６７】
次に、ステップＳ５４の処理により第ｋ番目の配線層のレイアウトパターンにおいて検出されたダミーパターン配置可能領域に第ｋ番目の配線層のダミーパターンを発生させる（ステップＳ５６）。
【００６８】
最後に、すべての配線層についてステップＳ５２〜Ｓ５６の処理が終了したか否かを判断する（ステップＳ５８）。ステップＳ５２〜Ｓ５６の処理が終了していない配線層が存在する場合（ステップＳ５８でＮｏの場合）、次の配線層（ｋ＋１番目の配線層）のレイアウトパターンにおいてダミーパターンを発生させるか否かを判断する（ステップＳ５２）。すべての配線層についてステップＳ５２〜Ｓ５６の処理が終了した場合（ステップＳ５８でＹｅｓの場合）、すべての処理を終了する。
【００６９】
図１０は、第３の実施例によるダミーパターンの発生の一例について説明するための図である。図１０に、すべての処理が終了した後（図９のステップＳ５０〜Ｓ５８の処理終了後）のＩＣのレイアウトパターンの一例を示す。ＩＣ１００が４層の配線層（メタル１層〜メタル４層）を含むとすると、図１０はメタル１層〜メタル４層のいずれかの配線層におけるダミーパターンの発生の様子を示している。ＩＣ１００にはＭ個の正方形状のダミーパターン１３０−１〜１３０−Ｍが発生している。ここで、マクロセル１０２、１０４にはダミーパターン発生禁止属性が割り付けられているとすると、図９のステップＳ５３の処理においてマクロセル１０２、１０４の配置領域はダミーパターン発生禁止領域に設定されるので、マクロセル１０２、１０４の配置領域にはダミーパターンが発生していない。一方、マクロセル１０６、１０８、１１０にはダミーパターン発生禁止属性が割り付けられていないとすると、図９のステップＳ５３の処理においてマクロセル１０６、１０８、１１０の配置領域はダミーパターン発生禁止領域に設定されないので、図９のステップＳ５４の処理においてマクロセル１０６、１０８、１１０の配置領域の一部は配置可能領域として検出されてダミーパターンが発生している。
【００７０】
本実施の形態の集積回路装置の設計方法の第３の実施例によれば、マクロセルの配置領域においてダミーパターンを配置可能な領域が存在しても、ダミーパターンの発生を禁止する属性が割り付けられたマクロセルの配置領域にはダミーパターンを発生させないようにすることができる。従って、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００７１】
また、本実施の形態の集積回路装置の設計方法の第３の実施例によれば、ダミーパターン発生禁止属性が割り付けられていないマクロセルの配置領域においては、ダミーパターンを配置可能な領域があればダミーパターンが発生される。従って、例えば、アナログ特性の仕様が厳しいためダミーパターンを発生させたくない所定のマクロセルにはダミーパターン発生禁止属性を割り付けておき、その他のマクロセルにはダミーパターン発生禁止属性を割り付けないようにしておけば、所定のマクロセルの特性を優先しながら平坦性を向上させることができる。
【００７２】
２．４  第４の実施例
図１１は、本実施の形態の集積回路装置（ＩＣ）の設計方法の第４の実施例を説明するためのフローチャートである。
【００７３】
まず、ＩＣの回路接続情報（ネットリスト）に基づいて、マクロセルを配置配線する（ステップＳ７０）。
【００７４】
次に、ステップ７０の処理によりマクロセル等が配置配線された後の第ｋ番目の配線層のレイアウトパターンにおいて表面平坦化処理用のダミーパターンを発生させるか否かを判断する（ステップＳ７２）。
【００７５】
ステップ７２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させないと判断した場合（ステップＳ７２でＮｏの場合）、すべての配線層についてステップＳ７２〜Ｓ７６の処理が終了したか否かを判断する（ステップＳ７８）。
【００７６】
ステップ７２の処理により第ｋ番目の配線層のレイアウトパターンにおいてダミーパターンを発生させると判断した場合（ステップＳ７２でＹｅｓの場合）、第ｋ番目の配線層において、第ｋ番目の配線層に対してダミーパターン発生禁止属性が割り付けられたマクロセルの配置領域をダミーパターン発生禁止領域に設定する（ステップＳ７３）。すなわち、第ｋ番目の配線層に対してダミーパターン発生禁止属性が割り付けられたマクロセルの配置領域は、第ｋ番目の配線層においてダミーパターン発生禁止領域に設定される。逆に、第ｋ番目の配線層に対してダミーパターンの発生を許可する属性（ダミーパターン発生許可属性）が割り付けられたマクロセルの配置領域は、第ｋ番目の配線層においてダミーパターン発生禁止領域に設定されない。図１２（Ａ）〜図１２（Ｃ）は、４つの配線層（メタル１層〜メタル４層）を有するマクロセルに対して配線層毎に割り付けられたダミーパターンの発生を禁止するか否かを示す属性（ダミーパターン発生属性）について説明するための図である。図１２（Ａ）に示すダミーパターン発生属性２００は、ダミーパターンの発生を禁止することを示すダミーパターン発生禁止属性がメタル１層〜メタル４層のすべてに対して割り付けられている。図１２（Ａ）に示すダミーパターン発生属性２００が割り付けられたマクロセルの配置領域は、メタル１層〜メタル４層のすべての配線層においてダミーパターン発生禁止領域に設定される。図１２（Ｂ）に示すダミーパターン発生属性２１０は、メタル１層〜メタル３層に対してダミーパターン発生禁止属性が割り付けられており、メタル４層に対してダミーパターンの発生を許可するダミーパターン発生許可属性が割り付けられている。図１２（Ｂ）に示すダミーパターン発生属性２１０が割り付けられたマクロセルの配置領域は、メタル１層〜メタル３層ではダミーパターン発生禁止領域に設定され、メタル４層ではダミーパターン発生禁止領域に設定されない。図１２（Ｃ）に示すダミーパターン発生属性２２０は、メタル１層及びメタル２層に対してダミーパターン発生禁止属性が割り付けられており、メタル３層及びメタル４層に対してダミーパターン発生許可属性が割り付けられている。図１２（Ｃ）に示すダミーパターン発生属性２２０が割り付けられたマクロセルの配置領域は、メタル１層及びメタル２層ではダミーパターン発生禁止領域に設定され、メタル３層及びメタル４層ではダミーパターン発生禁止領域に設定されない。
【００７７】
次に、第ｋ番目の配線層において、ステップＳ７３の処理により設定されたダミーパターン発生禁止領域を除く領域からダミーパターン配置可能領域を検出する（ステップＳ７４）。
【００７８】
次に、ステップＳ７４の処理により第ｋ番目の配線層のレイアウトパターンにおいて検出されたダミーパターン配置可能領域に第ｋ番目の配線層のダミーパターンを発生させる（ステップＳ７６）。
【００７９】
最後に、すべての配線層についてステップＳ７２〜Ｓ７６の処理が終了したか否かを判断する（ステップＳ７８）。ステップＳ７２〜Ｓ７６の処理が終了していない配線層が存在する場合（ステップＳ７８でＮｏの場合）、次の配線層（ｋ＋１番目の配線層）のレイアウトパターンにおいてダミーパターンを発生させるか否かを判断する（ステップＳ７２）。すべての配線層についてステップＳ７２〜Ｓ７６の処理が終了した場合（ステップＳ７８でＹｅｓの場合）、すべての処理を終了する。
【００８０】
図１３〜図１６は、第４の実施例によるダミーパターンの発生の一例について説明するための図である。図１３〜図１６は、すべての処理が終了した後（図１１のステップＳ７０〜Ｓ７８の処理終了後）のＩＣのそれぞれメタル１層〜メタル４層に発生したダミーパターンの一例を示している。また、マクロセル１０２の各配線層には図１２（Ａ）で説明したダミーパターン発生属性２００が割り付けられており、マクロセル１０４の各配線層には図１２（Ｃ）で説明したダミーパターン発生属性２２０が割り付けられており、マクロセル１０６、１０８、１１０の各配線層には図１２（Ｂ）で説明したダミーパターン発生属性２１０が割り付けられているものとする。
【００８１】
図１３において、ＩＣ１００のメタル１層にはＭ１個の正方形状のダミーパターン１４０−１〜１４０−Ｍ１が発生している。マクロセル１０２、１０４、１０６、１０８、１１０のメタル１層にはすべてダミー発生禁止属性が割り付けられている（図１２（Ａ）〜図１２（Ｃ）参照）ので、図１１のステップＳ７３の処理において、マクロセル１０２、１０４、１０６、１０８、１１０の配置領域はメタル１層においてダミーパターン発生禁止領域に設定される。そのため、メタル１層においてマクロセル１０２、１０４、１０６、１０８、１１０の配置領域にはダミーパターンが発生していない。
【００８２】
図１４において、ＩＣ１００のメタル２層にはＭ２個の正方形状のダミーパターン１５０−１〜１５０−Ｍ２が発生している。マクロセル１０２、１０４、１０６、１０８、１１０のメタル２層にはすべてダミー発生禁止属性が割り付けられている（図１２（Ａ）〜図１２（Ｃ）参照）ので、図１１のステップＳ７３の処理において、マクロセル１０２、１０４、１０６、１０８、１１０の配置領域はメタル２層においてダミーパターン発生禁止領域に設定される。そのため、メタル２層においてマクロセル１０２、１０４、１０６、１０８、１１０の配置領域にはダミーパターンが発生していない。
【００８３】
図１５において、ＩＣ１００のメタル３層にはＭ３個の正方形状のダミーパターン１６０−１〜１６０−Ｍ３が発生している。マクロセル１０２、１０６、１０８、１１０のメタル３層にはダミー発生禁止属性が割り付けられている（図１２（Ａ）、図１２（Ｂ）参照）ので、図１１のステップＳ７３の処理において、マクロセル１０２、１０６、１０８、１１０の配置領域はメタル３層においてダミーパターン発生禁止領域に設定される。そのため、メタル３層においてマクロセル１０２、１０６、１０８、１１０の配置領域にはダミーパターンが発生していない。一方、マクロセル１０４のメタル３層にはダミー発生許可属性が割り付けられている（図１２（Ｃ）参照）ので、図１１のステップＳ７３の処理において、マクロセル１０４の配置領域はメタル３層においてダミーパターン発生禁止領域に設定されない。そのため、メタル３層においてマクロセル１０４の配置領域にはダミーパターンが発生していない。
【００８４】
図１６において、集積回路装置１００のメタル４層にはＭ４個の正方形状のダミーパターン１７０−１〜１７０−Ｍ４が発生している。マクロセル１０２のメタル４層にはダミー発生禁止属性が割り付けられている（図１２（Ａ）参照）ので、図１１のステップＳ７３の処理において、マクロセル１０２の配置領域はメタル４層においてダミーパターン発生禁止領域に設定される。そのため、メタル４層においてマクロセル１０２の配置領域にはダミーパターンが発生していない。一方、マクロセル１０４、１０６、１０８、１１０のメタル４層にはダミー発生許可属性が割り付けられている（図１２（Ｂ）、図１２（Ｃ）参照）ので、図１１のステップＳ７３の処理において、マクロセル１０４、１０６、１０８、１１０の配置領域はメタル４層においてダミーパターン発生禁止領域に設定されない。そのため、メタル４層においてマクロセル１０４、１０６、１０８、１１０の配置領域にはダミーパターンが発生していない。
【００８５】
本実施の形態の集積回路装置の設計方法の第４の実施例によれば、各配線層においてダミーパターンを配置可能な領域が存在しても、当該配線層に対してダミーパターンの発生を禁止する属性が割り付けられたマクロセルの配置領域にはダミーパターンを発生させないようにすることができる。従って、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【００８６】
また、本実施の形態の集積回路装置の設計方法の第４の実施例によれば、あらかじめ各マクロセルについて配線層毎にダミーパターンの発生を禁止するか否かの属性を定義しておくことにより、マクロセルの性質等に応じて各配線層においてダミーパターンを発生させるか否かを柔軟に選択することができる。
【００８７】
また、本実施の形態の集積回路装置の設計方法の第４の実施例によれば、ダミーパターン発生許可属性が割り付けられた配線層においては、マクロセルの配置領域にダミーパターンを配置可能な領域があればダミーパターンが発生される。従って、例えば、アナログ特性の仕様が厳しいためダミーパターンを発生させたくない所定のマクロセルにはすべての配線層に対してダミーパターン発生禁止属性を割り付けておき、その他のマクロセルには必要に応じて所定の配線層にダミーパターン発生許可属性を割り付けておけば、所定のマクロセルの特性を優先しながら平坦性を向上させることができる。
【００８８】
３．集積回路装置の設計支援システム、集積回路装置の設計支援プログラム
図１７は、本実施形態の集積回路装置（ＩＣ）の設計支援システム及び設計支援プログラムについて説明するための図である。本実施形態の集積回路装置の設計支援システム３００は、当該構成要素（各部）の一部を省略した構成としてもよい。
【００８９】
本実施形態の集積回路装置の設計支援システム３００は、製造工程において絶縁層表面の平坦化処理が行われる集積回路装置の設計を支援する設計支援システムである。
【００９０】
操作部３２０は、ユーザーの操作等をデータとして入力するためのものであり、その機能は、例えばキーボードやマウス等のハードウェアにより実現できる。
【００９１】
記憶部３３０は、処理部１０や通信部８０などのワーク領域となるもので、その機能はＲＡＭなどのハードウェアにより実現できる。
【００９２】
記憶部３３０は、設計情報記憶部３３２を含む。
【００９３】
設計情報記憶部３３２は、設計データ（論理回路情報、レイアウト情報、接続情報）や、設計データから生成されたネットリストの情報等が記憶されている。
【００９４】
情報記憶媒体３４０（コンピュータにより読み取り可能な媒体）は、プログラムやデータなどを格納するものであり、その機能は、光ディスク（ＣＤ、ＤＶＤ等）、光磁気ディスク（ＭＯ）、磁気ディスク、ハードディスク、磁気テープ、或いはメモリ（ＲＯＭ）などのハードウェアにより実現できる。
【００９５】
また情報記憶媒体３４０には、本実施形態の各手段としてコンピュータを機能させるプログラム、ダミーパターンが形成されたレイアウト情報を含むマクロセルのライブラリ情報等の補助データ（付加データ）が記憶される。
【００９６】
処理部３１０は、この情報記憶媒体３４０に格納されるプログラム（設計支援プログラム）や情報記憶媒体３４０から読み出されたデータなどに基づいて本実施形態の種々の処理を行う。即ち情報記憶媒体３４０には、本実施形態の各手段としてコンピュータを機能させるためのプログラム（各手段の処理をコンピュータに実行させるためのプログラム）が記憶される。
【００９７】
表示部３５０は、本実施形態により生成された画像を出力するものであり、その機能は、ＣＲＴディスプレイ、ＬＣＤ（液晶ディスプレイ）、ＯＥＬＤ（有機ＥＬディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）、タッチパネル型ディスプレイなどのハードウェアにより実現できる。
【００９８】
音出力部３６０は、本実施形態により生成された音を出力するものであり、その機能は、スピーカ、或いはヘッドフォンなどのハードウェアにより実現できる。
【００９９】
通信部３７０は、外部（例えばサーバ装置や他の端末機）との間で通信を行うための各種の制御を行うものであり、その機能は、各種プロセッサ又は通信用ＡＳＩＣなどのハードウェアや、プログラムなどにより実現できる。
【０１００】
処理部３１０（プロセッサ）は、操作部３２０からの操作データやプログラムなどに基づいて、各種処理などを行う。この処理部３１０は記憶部３３０をワーク領域として各種処理を行う。処理部３１０の機能は各種プロセッサ（ＣＰＵ、ＤＳＰ等）、ＡＳＩＣ（ゲートアレイ等）などのハードウェアや、アプリケーションプログラム、ＯＳ（例えば汎用ＯＳ等）により実現できる。
【０１０１】
処理部３１０は、配置配線手段３１２、ダミーパターン発生手段３１４を含む。処理部３１０は、さらに、ダミーパターン発生禁止領域設定手段３１６を含んでもよい。
【０１０２】
配置配線手段３１２は、集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線する処理を行う。
【０１０３】
ダミーパターン発生禁止領域設定手段３１６は、マクロセルの配置領域をダミーパターン発生禁止領域に設定する処理を行う。
【０１０４】
ダミーパターン発生手段３１４は、配置配線後の前記集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し、当該領域にダミーパターンを発生させる処理を行う。
【０１０５】
また、ダミーパターン発生手段３１４は、ダミーパターン発生禁止領域にはダミーパターンを発生させないようにしてもよい。
【０１０６】
また、ダミーパターン発生手段３１４は、ダミーパターンの発生を禁止する属性が割り付けられたマクロセルが配置された領域にはダミーパターンを発生させないようにしてもよい。例えば、ダミーパターン発生禁止領域設定手段３１６がダミーパターンの発生を禁止する属性が割り付けられたマクロセルが配置された領域をダミーパターン発生禁止領域に設定し、ダミーパターン発生手段３１４がダミーパターン発生禁止領域にダミーパターンを発生させないようにしてもよい。
【０１０７】
また、ダミーパターン発生手段３１４は、各マクロセルに対して配線層毎に割り付けられたダミーパターンの発生を禁止するか否かを示す属性に基づいて、当該マクロセルが配置された領域の各配線層においてダミーパターンを発生させるか否かを決定するようにしてもよい。例えば、ダミーパターン発生禁止領域設定手段３１６が、各配線層においてダミーパターンの発生を禁止する属性を割り付けられたマクロセルが配置された領域をダミーパターン発生禁止領域に設定し、ダミーパターン発生手段３１４が各配線層においてダミーパターン発生禁止領域にダミーパターンを発生させないようにしてもよい。
【０１０８】
本実施形態の集積回路装置の設計支援システム又は設計支援プログラムによれば、あらかじめダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線した後、ダミーパターンを配置可能な領域にダミーパターンを自動発生させる。すなわち、マクロセルの配置領域において、あらかじめダミーパターンが形成されている領域にはダミーパターンが自動発生されない。従って、本発明によれば、ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減することができる。その結果、集積回路装置毎にマクロセルの特性の合わせ込みを行う必要がなくなり設計工数を削減することができる。
【０１０９】
また、本実施形態の集積回路装置の設計支援システム又は設計支援プログラムによれば、マクロセルの配置領域におけるダミーパターンの自動発生を抑制することができるので、マクロセルの特性に大きく影響するダミーパターンの削除やマクロセルの内部や周辺部の回路の設計修正に必要な作業工数を削減することができる。
【０１１０】
なお、本実施形態の各手段としてコンピュータを機能させるためのプログラム（設計支援プログラム）は、ホスト装置（サーバー）が有する情報記憶媒体からネットワーク及び通信部３７０を介して情報記憶媒体３４０（記憶部３３０）に配信してもよい。このようなホスト装置（サーバー）の情報記憶媒体の使用も本発明の範囲内に含めることができる。
【０１１１】
４．集積回路装置
図１８は、本実施の形態の集積回路装置のブロック図の一例である。
【０１１２】
マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＲＯＭ７１０、ＲＡＭ７２０、ＭＭＵ７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、クロック停止制御回路７４０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。
【０１１３】
マイクロコンピュータ７００は、本実施の形態のマクロセルを含み、本実施の形態の設計方法、設計支援システム又は設計支援プログラムを用いて設計製造された集積回路装置である。
【０１１４】
５．電子機器
図１９に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（集積回路装置）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１１５】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【０１１６】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１１７】
図２０（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１１８】
図２０（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１１９】
図２０（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１２０】
本実施の形態の集積回路装置を図２０（Ａ）〜図２０（Ｃ）の電子機器に組みむことにより、信頼性が高くコストパフォーマンスの高い電子機器を提供することができる。
【０１２１】
なお、本実施形態を利用できる電子機器としては、図２０（Ａ）〜図２０（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の種々の電子機器を考えることができる
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２２】
例えば、図６のフローチャートにおいて、マクロセルの配置領域をダミーパターン発生禁止領域に設定した後（ステップＳ３３）、すべての領域からダミーパターン配置可能領域を検出し（ステップＳ３４に対応する）、ダミーパターン発生禁止領域と重複しないダミーパターン配置可能領域にダミーパターンを発生させる（ステップＳ３６に対応する）ようにしてもよい。また、ステップＳ３３の処理とステップＳ３４の処理の順番は逆であってもよい。すなわち、すべての領域からダミーパターン配置可能領域を検出した後（ステップＳ３４に対応する）、マクロセルの配置領域をダミーパターン発生禁止領域に設定し（ステップＳ３３）、ダミーパターン発生禁止領域と重複しないダミーパターン配置可能領域にダミーパターンを発生させる（ステップＳ３６に対応する）ようにしてもよい。
【０１２３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【０１２４】
【図１】本実施の形態のマクロセルについて説明するための図。
【図２】本実施の形態のマクロセルについて説明するための図。
【図３】本実施の形態のマクロセルについて説明するための図。
【図４】本実施の形態のマクロセルについて説明するための図。
【図５】本実施の形態の集積回路装置の設計方法の第１の実施例を説明するためのフローチャート。
【図６】本実施の形態の集積回路装置の設計方法の第２の実施例を説明するためのフローチャート。
【図７】第２の実施例によるダミーパターンの発生の一例について説明するための図。
【図８】第２の実施例によるダミーパターンの発生の一例について説明するための図。
【図９】本実施の形態の集積回路装置の設計方法の第３の実施例を説明するためのフローチャート。
【図１０】第３の実施例によるダミーパターンの発生の一例について説明するための図。
【図１１】本実施の形態の集積回路装置の設計方法の第４の実施例を説明するためのフローチャート。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、マクロセルに対して配線層毎に割り付けられたダミーパターンの発生を禁止するか否かを示す属性について説明するための図。
【図１３】第４の実施例によるダミーパターンの発生の一例について説明するための図。
【図１４】第４の実施例によるダミーパターンの発生の一例について説明するための図。
【図１５】第４の実施例によるダミーパターンの発生の一例について説明するための図。
【図１６】第４の実施例によるダミーパターンの発生の一例について説明するための図。
【図１７】本実施形態の集積回路装置の設計支援システム及び設計プログラムについて説明するための図。
【図１８】本実施の形態の集積回路装置のブロック図の一例。
【図１９】集積回路装置を含む電子機器のブロック図の一例。
【図２０】図２０（Ａ）〜図２０（Ｃ）は、種々の電子機器の外観図の例。
【符号の説明】
【０１２５】
１０  マクロセル、１２  配線、１４  配線、１６  配線、２０  ブロック、３０  ブロック、４０  ブロック、５０−１〜Ｎ１  ダミーパターン、６０−１〜Ｎ２  ダミーパターン、７０−１〜Ｎ３  ダミーパターン、１００  集積回路装置（ＩＣ）、１０２  マクロセル、１０４  マクロセル、１０６  マクロセル、１０８  マクロセル、１１０  マクロセル、１２０−１〜Ｍ  ダミーパターン、１３０−１〜Ｍ  ダミーパターン、１４０−１〜Ｍ１  ダミーパターン、１５０−１〜Ｍ２  ダミーパターン、１６０−１〜Ｍ３  ダミーパターン、１７０−１〜Ｍ４  ダミーパターン、２００  ダミーパターン発生属性、２１０  ダミーパターン発生属性、２２０  ダミーパターン発生属性、３００  設計支援システム、３１０  処理部、３１２  配置配線手段、３１４  ダミーパターン発生手段、３１６  ダミーパターン発生禁止領域設定手段、３２０  操作部、３３０  記憶部、３３２  ライブラリ情報記憶部、３４０  情報記憶媒体、３５０  表示部、３６０  音出力部、３７０  通信部、５１０  ＣＰＵ、５２０  キャッシュメモリ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＭＡコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  通信制御回路（シリアルインターフェース）、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ（集積回路装置）、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、７４０  クロック停止制御回路、７５０  専用バス、８００  電子機器、８１０  マイクロコンピュータ（集積回路装置）、８２０  入力部、８３０  メモリ、８４０  電源生成部、８５０  ＬＣＤ、８６０  音出力部、９５０  携帯電話、９５２  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカ、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカ、９７０  パーソナルコンピュータ、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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