(57)【要約】【課題】生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化する。【解決手段】シリコン基板１の主面ｓ１のＮＭＩＳ領域ＲＮには素子用ｐウェルｐｗを、ＰＭＩＳ領域ＲＰには素子用ｎウェルｎｗを形成した後、主面ｓ１に順に形成したゲート絶縁膜ＧＩおよび第１多結晶シリコン膜Ｅ１ａを透過させるようにしてアクセプタとなる不純物イオンを注入して、チャネル領域ＣＨの不純物濃度を調整する。その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。ゲート絶縁膜ＧＩは、シリコン基板１の主面を酸化した後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして形成する。【選択図】図４
2009272407.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面において、第１領域に導電型がｐ型の第１半導体領域を形成し、第２領域に導電型がｎ型の第２半導体領域を形成する工程と、
（ｂ）前記半導体基板の主面を覆うようにして、ゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜を覆うようにして、第１シリコン膜を形成する工程と、
（ｄ）前記第１シリコン膜および前記ゲート絶縁膜を透過させるようにして、前記ゲート絶縁膜直下の前記半導体基板であるチャネル領域に、アクセプタとなる不純物イオンを注入することで、前記チャネル領域の不純物濃度を調整する工程と、
（ｅ）前記第１シリコン膜を覆うようにして、第２シリコン膜を形成する工程と、
（ｆ）前記第１領域の前記第１および第２シリコン膜に対し、ドナーとなる不純物イオンを注入する工程と、
（ｇ）前記第２領域の前記第１および第２シリコン膜に対し、アクセプタとなる不純物イオンを注入する工程と、
（ｈ）前記第１および第２シリコン膜を加工して、前記第１領域にｎ型の第１ゲート電極を形成し、前記第２領域にｐ型の第２ゲート電極を形成する工程とを有し、
前記（ｂ）工程では、前記半導体基板の主面を酸化し、その後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程終了後、前記（ｅ）工程を施す前に、更に、
（ｉ）弗化水素を含む溶液で前記第１シリコン膜の表面を洗浄する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１シリコン膜を、７０ｎｍ〜１２０ｎｍの厚さとなるようにして形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｉ）工程では、３０秒〜６０秒の間、弗化水素を含む溶液で前記第１シリコン膜の表面を洗浄することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｄ）工程では、アクセプタとなる不純物イオンとしてホウ素の単原子イオンを注入することで、前記チャネル領域の不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｅ）工程終了後、前記（ｆ）工程を施す前に、更に、
（ｊ）前記第２シリコン膜を覆うようにして、保護膜を形成する工程を有し、
前記（ｆ）および（ｇ）工程では、前記保護膜を透過させるようにして、前記第１および第２シリコン膜に対して各不純物イオンを注入することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｆ）工程で注入するドナーとなる不純物イオンの原子量は、前記（ｇ）工程で注入するアクセプタとなる不純物イオンの原子量よりも大きく、
前記（ｇ）工程よりも先に前記（ｆ）工程を施し、
前記（ｆ）工程終了後、前記（ｇ）工程を施す前に、熱処理を施すことを特徴とする半導体装置の製造方法。
【請求項８】
（ａ）半導体基板の主面において、第１領域に導電型がｐ型の第１半導体領域を形成し、第２領域に導電型がｎ型の第２半導体領域を形成する工程と、
（ｂ）前記半導体基板の主面を覆うようにして、ゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜を覆うようにして、第１シリコン膜を形成する工程と、
（ｄ）一部の、前記ゲート絶縁膜直下の前記半導体基板であるチャネル領域に、アクセプタとなる不純物イオンを注入することで、前記チャネル領域の不純物濃度を調整する工程と、
（ｅ）一部の前記チャネル領域に、ドナーとなる不純物イオンを注入することで、前記チャネル領域の不純物濃度を調整する工程と、
（ｆ）前記第１シリコン膜を覆うようにして、第２シリコン膜を形成する工程と、
（ｇ）前記第１領域の前記第１および第２シリコン膜に対し、ドナーとなる不純物イオンを注入する工程と、
（ｈ）前記第２領域の前記第１および第２シリコン膜に対し、アクセプタとなる不純物イオンを注入する工程と、
（ｉ）前記第１および第２シリコン膜を加工して、前記第１領域にｎ型の第１ゲート電極を形成し、前記第２領域にｐ型の第２ゲート電極を形成する工程とを有し、
前記（ｄ）工程は、前記（ｃ）工程終了後、前記（ｆ）工程を施す前に施し、
前記（ｄ）工程では、前記第１シリコン膜および前記ゲート絶縁膜を透過させるようにして、不純物イオンを注入し、
前記（ｅ）工程は、少なくとも前記（ｆ）工程を施す前に施し、
前記（ｂ）工程では、前記半導体基板の主面を酸化し、その後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｆ）工程を施す直前に、更に、
（ｊ）弗化水素を含む溶液で前記第１シリコン膜の表面を洗浄する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１シリコン膜を、７０ｎｍ〜１２０ｎｍの厚さとなるようにして形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記（ａ）工程終了後、前記（ｂ）工程を施す前に、一部の前記半導体基板の主面に対し、ドナーとなる不純物イオンを注入し、
前記（ｂ）工程では、前記（ｅ）工程で不純物イオンを注入した、一部の前記半導体基板を含む主面を覆うようにして、前記ゲート絶縁膜を形成することで、前記（ｅ）工程では、前記チャネル領域の不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｅ）工程では、ドナーとなる不純物イオンとしてヒ素を含むイオンを注入することで、前記チャネル領域の不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｊ）工程では、３０秒〜６０秒の間、弗化水素を含む溶液で前記第１シリコン膜の表面を洗浄することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ）工程では、アクセプタとなる不純物イオンとしてホウ素の単原子イオンを注入することで、前記チャネル領域の不純物濃度を調整することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程終了後、前記（ｇ）工程を施す前に、更に、
（ｋ）前記第２シリコン膜を覆うようにして、保護膜を形成する工程を有し、
前記（ｇ）および（ｈ）工程では、前記保護膜を透過させるようにして、前記第１および第２シリコン膜に対して各不純物イオンを注入することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｇ）工程で注入するドナーとなる不純物イオンの原子量は、前記（ｈ）工程で注入するアクセプタとなる不純物イオンの原子量よりも大きく、
前記（ｈ）工程よりも先に前記（ｇ）工程を施し、
前記（ｇ）工程終了後、前記（ｈ）工程を施す前に、熱処理を施すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ｎ型ゲート電極ＭＩＳトランジスタと、ｐ型ゲート電極ＭＩＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の半導体装置は、主に相補型ＭＩＳ（Metal Insulator Semiconductor）構造を基本構成として構成されている。即ち、集積回路を構成するＭＩＳ構造の電界効果トランジスタ（Field Effect Transistor：ＦＥＴともいう。以下、単にＭＩＳトランジスタ）は、ｎチャネル型ＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）、および、ｐチャネル型ＭＩＳトランジスタ（以下、単にｐ型ＭＩＳトランジスタ）の、両極性のＭＩＳトランジスタである。
【０００３】
また、個々のＭＩＳトランジスタにおける、重要な特性パラメータの一つに、閾値電圧がある。閾値電圧は、定性的には、ドレイン電流が流れ始めるゲート電圧値であり、集積回路のバイアス条件などに関わる重要な特性パラメータである。そして、この閾値電圧に対しては、均質性を向上させる技術と共に、任意に調整できる技術の適用が要求されている。ＭＩＳトランジスタの閾値電圧を調整する技術には、以下のような技術がある。まず、ゲート電極からの電界効果により反転層が形成される半導体基板上の領域（所謂チャネル領域）の不純物濃度を調整する技術がある。また、ゲート電極として形成する多結晶シリコン（ポリシリコンともいう）の導電型を制御する技術がある。いずれも、イオン注入法などによる不純物イオンの注入（ドーピング）により実現される。
【０００４】
例えば、チャネル領域の不純物濃度を高くすることで（順ドーピング）、ゲート電極からの電界効果によってチャネル領域に形成される空乏層の幅は狭まるため、閾値電圧は上昇する。逆に、チャネル領域の不純物濃度を低くすることで（逆ドーピング、カウンタードーピング）、ゲート電極からの電界効果によってチャネル領域に形成される空乏層の幅は広がるため、閾値電圧は低下する。
【０００５】
また、例えば、ゲート電極をｎ型導電化することで、ゲート電極の仕事関数はチャネル領域の伝導帯端に近付くため、ｎ型ＭＩＳトランジスタの閾値電圧は低下し、ｐ型ＭＩＳトランジスタの閾値電圧は上昇する。逆に、ゲート電極をｐ型導電化することで、ゲート電極の仕事関数はチャネル領域の価電子帯端に近付くため、ｎ型ＭＩＳトランジスタの閾値電圧は上昇し、ｐ型ＭＩＳトランジスタの閾値電圧は低下する。
【０００６】
上記のような技術のうち、チャネル領域へのドーピングによる閾値電圧の調整は、工程が比較的容易であることから、積極的に採用されてきた。しかしながら、チャネル領域への極端なドーピングは、ＭＩＳトランジスタがデプレッションを起こし、待機時の消費電力を上昇させる原因となる。そこで、チャネル領域へのドーピング技術と、ゲート電極へのドーピング技術との併用により、閾値電圧を調整する技術が導入されている。特に、相補型ＭＩＳ構造を基本構成とした近年の半導体装置では、極性の異なる双方のＭＩＳトランジスタとも、閾値電圧を制御することが望まれる。従って、ｎ型ＭＩＳトランジスタのゲート電極をｎ型導電化し、ｐ型ＭＩＳトランジスタのゲート電極をｐ型導電化するような、異なる極性のゲート電極を形成する、所謂デュアルゲート構造技術が適用されてきている。
【０００７】
例えば、デュアルゲート構造のＣＭＯＳ（Complementary Metal Oxide Semiconductor）型半導体装置において、チャネル領域全体の不純物濃度を或る程度高い濃度に維持したまま、チャネル領域の表面領域の不純物濃度を低下させることで、ＭＯＳ型半導体装置の特性の劣化を防止する技術などが、特開平９−１９９６１１号公報（特許文献１）などに開示されている。
【特許文献１】特開平９−１９９６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のようなデュアルゲート構造のＭＩＳトランジスタを有する半導体装置を製造するにあたり、本発明者らの検討した技術では、以下のような課題を有することが明らかとなった。ポリシリコンのゲート電極中でアクセプタとなるホウ素（Ｂ）は原子量が比較的軽いため拡散し易い（拡散係数が大きい）。このように拡散係数が大きいホウ素は、例えば、製造工程中の他の熱処理などにより、ゲート絶縁膜を越えてチャネル領域にまで拡散し得る。チャネル領域に拡散したホウ素は、アクセプタ不純物としてチャネル領域の不純物濃度を変調する。これは、閾値電圧の変動をもたらす原因となる。結果として、デュアルゲート構造のＭＩＳトランジスタを有する半導体装置の信頼性が低下してしまうことが、本発明者らの検討によって明らかになった。
【０００９】
これに対し、本発明者らの更なる検討により、製造工程を変更することで、上記の課題を回避し得ることが分かった。以下では、図２２から図２５を用いてその製造工程を詳しく説明する。
【００１０】
図２２に示すように、ｐ型の単結晶シリコンからなるシリコン基板１ｘの主面ｓ１ｘ側に、ｎウェルＤＮＷｘを形成する。その後、浅い溝内に酸化シリコン膜を埋め込んだ、所謂ＳＴＩ（Shallow Trench Isolation）構造の分離部２ｘを形成する。その後、シリコン基板１ｘのうち、ＮＭＩＳ領域ＲＮｘの主面ｓ１ｘ側に、素子用ｐウェルｐｗｘを形成する。また、シリコン基板１ｘのうち、ＰＭＩＳ領域ＲＰｘの主面ｓ１ｘ側に、素子用ｎウェルｎｗｘを形成する。その後、シリコン基板１ｘの主面ｓ１ｘ上に、酸化シリコンからなる保護膜ｔ１ｘを形成する。
【００１１】
続いて、保護膜ｔ１ｘを透過するようにして、保護膜ｔ１ｘ直下のシリコン基板１ｘに不純物イオンを注入することで、チャネル領域Ｃｘ１〜Ｃｘ４の不純物濃度を調整する。ここで、ｎ型ＭＩＳトランジスタを形成するＮＭＩＳ領域ＲＮｘのチャネル領域Ｃｘ１，Ｃｘ２には、素子用ｐウェルｐｗｘに対してカウンタードーピングとなるような、例えばヒ素（Ａｓ）イオンを注入する。また、ｐ型ＭＩＳトランジスタを形成するＰＭＩＳ領域ＲＰｘのチャネル領域Ｃｘ３，Ｃｘ４には、素子用ｎウェルｎｗｘに対してカウンタードーピングとなるような、例えば二弗化ホウ素（ＢＦ２）イオンを注入する。所望のイオン注入を施した後、保護膜ｔ１ｘを除去する。
【００１２】
次に、図２３に示すように、シリコン基板１ｘの主面にゲート絶縁膜ＧＩｘを形成する。特に、低耐圧のＭＩＳトランジスタを形成する低耐圧ＮＭＩＳ領域ＲＮＬｘおよび低耐圧ＰＭＩＳ領域ＲＰＬｘには、比較して薄い低耐圧用ゲート絶縁膜ＧＩＬｘを形成する。また、高耐圧のＭＩＳトランジスタを形成する高耐圧ＮＭＩＳ領域ＲＮＨｘおよび高耐圧ＰＭＩＳ領域ＲＰＨｘには、比較して厚い高耐圧用ゲート絶縁膜ＧＩＨｘを形成する。その後、ゲート絶縁膜ＧＩｘを覆うようにして、多結晶シリコン膜Ｅｘを形成する。
【００１３】
次に、図２４に示すように、ＮＭＩＳ領域ＲＮｘの多結晶シリコン膜Ｅｘに対して、例えばリン（Ｐ）イオンの注入によりｎ型導電化することで、ｎ型多結晶シリコン膜Ｅｎｘを形成する。また、ＰＭＩＳ領域ＲＰｘの多結晶シリコン膜Ｅｘに対して、例えばホウ素イオンの注入によりｐ型導電化することで、ｐ型多結晶シリコン膜Ｅｐｘを形成する。
【００１４】
次に、図２５に示すように、ｎ型多結晶シリコン膜Ｅｎｘとｐ型多結晶シリコン膜Ｅｐｘとを加工することで、ＮＭＩＳ領域ＲＮｘにｎ型ゲート電極ＧＥｎｘを形成し、また、ＰＭＩＳ領域ＲＰｘにｐ型ゲート電極ＧＥｐｘを形成する。続いて、素子用ｐウェルｐｗｘ内にｎ型エクステンション領域ｅｎｘを形成し、素子用ｎウェルｎｗｘ内にｐ型エクステンション領域ｅｐｘを形成する。その後、ゲート電極ＧＥｎｘ，ＧＥｐｘの側壁を覆うようにして、酸化シリコンからなるサイドウォールスペーサｓｐｘを形成する。その後、素子用ｐウェルｐｗｘ内にｎ型ソース／ドレイン領域ｓｄｎｘを形成し、素子用ｎウェルｎｗｘ内にｐ型ソース／ドレイン領域ｓｄｐｘを形成する。続いて、各ソース／ドレイン領域ｓｄｎｘ，ｓｄｐｘおよび各ゲート電極ＧＥｎｘ，ＧＥｐｘの表面に、例えばコバルトシリサイド膜からなるシリサイド層ｓｃｘを形成する。
【００１５】
以上のような工程により、低耐圧ＮＭＩＳ領域ＲＮＬｘに低耐圧ｎ型ＭＩＳトランジスタＱＬｎｘを、高耐圧ＮＭＩＳ領域ＲＮＨｘに高耐圧ｎ型ＭＩＳトランジスタＱＨｎｘを、低耐圧ＰＭＩＳ領域ＲＰＬｘに低耐圧ｐ型ＭＩＳトランジスタＱＬｐｘを、高耐圧ＰＭＩＳ領域ＲＰＨｘに高耐圧ｐ型ＭＩＳトランジスタＱＨｐｘを形成する。このようにして、同一基板上に、異なる導電極性のゲート電極を備えたＭＩＳトランジスタを形成することができる。
【００１６】
ここで、上述したように、ｐ型ゲート電極ＧＥｐｘに注入したホウ素原子のシリコン基板１ｘへの拡散を防ぐために、本発明者らが更に検討した製造工程では、以下のような処置を施している。上記図２３を用いて説明したゲート絶縁膜ＧＩｘは、シリコン基板１ｘの主面ｓ１ｘを熱酸化することで形成する。このとき、酸化シリコン膜からなるゲート絶縁膜ＧＩｘ中には結晶欠陥や界面準位などが存在する。そして、不純物原子やホットキャリアは、ゲート絶縁膜ＧＩｘの欠陥や準位を介して、ｐ型ゲート電極ＧＥｐｘとチャネル領域Ｃｘ３，Ｃｘ４との間を移動する。そこで、本発明者らが検討した製造方法では、ゲート絶縁膜ＧＩＬｘ，ＧＩＨｘを形成する熱酸化の後、一酸化二窒素（Ｎ２Ｏ）雰囲気中で熱処理（アニール）を施すことで、ゲート絶縁膜ＧＩＬｘ，ＧＩＨｘに窒化処理を施す。この処理により、不安定であった結晶欠陥や界面準位の領域が窒化されて、安定化する。このように、一酸化二窒素中でアニールしたゲート絶縁膜ＧＩＬｘ，ＧＩＨｘであれば、後のｐ型ゲート電極ＧＥｐｘからチャネル領域Ｃｘ３，Ｃｘ４へのホウ素の拡散や、動作中のチャネル領域Ｃｘ１〜Ｃｘ４からゲート電極ＧＥｎｘ，ＧＥｐｘへのホットキャリアの侵入を阻止できる。
【００１７】
本発明者らの検討によれば、一酸化二窒素雰囲気中でのアニールは、約１０５０℃程度の高温を必要とする。このとき、本発明者らの更なる検討によれば、この温度でのアニールにより、素子用ｎウェルｎｗｘのチャネル領域Ｃｘ３，Ｃｘ４において、先の工程で注入したホウ素が深い領域に拡散してしまうことが明らかになった。これにより、チャネル領域Ｃｘ３，Ｃｘ４の不純物濃度が変動し、また、より深い領域まで空乏領域が広がってしまうことになる。結果として、半導体装置の信頼性や性能を低下させてしまうことが分かった。
【００１８】
この対策として、一酸化二窒素雰囲気中でのアニールの短時間化が有効である。例えば、ランプアニールやスパイクアニールなどといった方法を用い、短時間で一酸化二窒素雰囲気中のアニールを施すことで、熱処理中におけるチャネル領域Ｃｘ３，Ｃｘ４のホウ素の拡散を、問題にならない程度に抑えられることが、本発明者らの更なる検討により分かった。
【００１９】
しかしながら、上記のような方法によるアニール工程は局所的な処理であるため、半導体ウェハ一枚ずつに対しての処理工程となる。即ち、ランプアニールやスパイクアニールなどによる短時間での熱処理は枚葉処理に限られ、生産性の低下を引き起こすことが、本発明者らの更なる検討により明らかになった。一方、例えば、一酸化二窒素雰囲気で満たされた炉体内でのアニールなどであれば、複数の半導体ウェハに対して一括して同一の処理を施すバッチ処理とすることができ、生産性を向上させることができる。しかしながら、上記バッチ処理によるアニールは、加熱自体の時間は長くなるので、チャネル領域Ｃｘ３，Ｃｘ４に注入したホウ素は拡散してしまう。
【００２０】
以上のように、ＭＩＳトランジスタを有する半導体装置に高性能なデュアルゲート構造を適用するための技術と、そのような半導体装置の生産性を向上させる技術とは、トレードオフの関係にあることが、本発明者らの検討により明らかになった。即ち、半導体装置の生産性を損なうことなく高性能化を実現するためには、更なる技術改良が必要となる。
【００２１】
そこで、本発明の目的は、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化することができる技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２４】
半導体基板の主面の第１領域にはｐ型の第１半導体領域を、第２領域にはｎ型の第２半導体領域を形成した後、主面に順に形成したゲート絶縁膜および第１シリコン膜を透過させるようにしてアクセプタとなる不純物イオンを注入して、チャネル領域の不純物濃度を調整する。その後、第１シリコン膜およびその上に形成した第２シリコン膜のうち、第１領域にはドナー不純物を、第２領域にはアクセプタ不純物を注入した後、これらを加工することで、第１領域にｎ型の第１ゲート電極を、第２領域にｐ型の第２ゲート電極を形成する。上記ゲート絶縁膜は、半導体基板の主面を酸化した後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして形成する。
【発明の効果】
【００２５】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２６】
即ち、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化することができる。
【発明を実施するための最良の形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１の半導体装置の製造方法を、図１〜図１２を用いて詳しく説明する。図１〜図１２は、製造工程中にある半導体装置の要部断面図である。本実施の形態１の半導体装置の製造工程中においては、基板として、単結晶シリコンを主体とする半導体であり、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔（ホール）であるような、ウェハ状のシリコン基板（半導体基板）１を用いる。このような半導体基板および半導体領域の導電極性を、以下、単にｐ型と記す。図では、上記のシリコン基板１の要部断面を拡大して示している。本実施の形態１では、シリコン基板１上に、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを形成する工程を説明する。ｎ型ＭＩＳトランジスタはシリコン基板１上のＮＭＩＳ領域（第１領域）ＲＮに形成し、ｐ型ＭＩＳトランジスタはシリコン基板１上のＰＭＩＳ領域（第２領域）ＲＰに形成する。
【００２９】
図１に示すように、シリコン基板１の主面ｓ１側に、ｐ型のシリコン基板１から電気的に隔離するためのｎウェルＤＮＷを形成する。ｎウェルＤＮＷは、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であるような半導体領域である。このような半導体領域の導電極性を、以下、単にｎ型と記す。
【００３０】
まず、シリコン基板１の主面ｓ１上の所望の領域のみを覆うように、フォトリソグラフィ法などによって、フォトレジスト膜などをパターニングする（図示しない）。その後、このフォトレジスト膜をイオン注入マスクとして、開口部のシリコン基板１に対し、イオン注入法などによって所望の極性の不純物イオンを注入する。続いて、フォトレジスト膜を除去した後に熱処理を施し、注入した不純物イオンを拡散および活性化することで、ｎ型の半導体領域であるｎウェルＤＮＷを形成する。なお、ｐ型の半導体領域を形成する場合には、注入する不純物イオンをアクセプタ不純物となるイオンとして、上記の工程と同様に形成する。以下、半導体領域の形成方法に関しては、特筆しない限り同様である。
【００３１】
続いて、シリコン基板１の主面ｓ１上に、素子を作り込む活性領域を規定するための分離部２を形成する。まず、シリコン基板１の主面ｓ１上に、熱酸化法などによって酸化シリコン膜を形成し、その上に化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって窒化シリコン膜を形成する。その後、シリコン基板１上の分離部２を形成したい領域が開口するように、フォトリソグラフィ法やエッチング法などにより、窒化シリコン膜および酸化シリコン膜をパターニングする。そして、窒化シリコン膜を酸化マスクにして、シリコン基板１の主面ｓ１に熱酸化を施すことで、開口部に酸化シリコンよりなる分離部２を形成する。このような分離部２の形成方法は、一般的にＬＯＣＯＳ（Local Oxidation of Silicon）法と称される。
【００３２】
続いて、イオン注入法などにより、シリコン基板１の主面ｓ１において、ＮＭＩＳ領域ＲＮにｐ型の半導体領域である素子用ｐウェル（第１半導体領域）ｐｗを形成し、ＰＭＩＳ領域ＲＰにｎ型の半導体領域である素子用ｎウェル（第２半導体領域）ｎｗを形成する。素子用ｐウェルｐｗと素子用ｎウェルｎｗは、どちらを先に形成しても良い。例えば素子用ｐウェルｐｗを形成するための、ＮＭＩＳ領域ＲＮへのアクセプタ不純物イオンの注入工程の際には、ＰＭＩＳ領域ＲＰのシリコン基板１の主面ｓ１をフォトレジスト膜などで覆っておく。本実施の形態１の製造方法では、素子用ｐウェルｐｗおよび素子用ｎウェルｎｗの深さは、先に形成したｎウェルＤＮＷの深さよりも浅くなるように形成する。
【００３３】
次に、図２に示すように、シリコン基板１の主面ｓ１を覆うようにして、ゲート絶縁膜ＧＩを形成する。本実施の形態１の製造方法では、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタ共に、比較して低いゲート電圧での動作に適した低耐圧用ＭＩＳトランジスタと、比較して高いゲート電圧での動作に適した高耐圧用ＭＩＳトランジスタとを形成する工程を説明する。低耐圧用ＭＩＳトランジスタは、ＮＭＩＳ領域ＲＮのうちの低耐圧ＮＭＩＳ領域ＲＮＬ、および、ＰＭＩＳ領域ＲＰのうちの低耐圧ＰＭＩＳ領域ＲＰＬに形成する。高耐圧用ＭＩＳトランジスタは、ＮＭＩＳ領域ＲＮのうちの高耐圧ＮＭＩＳ領域ＲＮＨ、および、ＰＭＩＳ領域ＲＰのうちの高耐圧ＰＭＩＳ領域ＲＰＨに形成する。
【００３４】
本実施の形態１の製造工程では、シリコン基板１の主面ｓ１上のうち、高耐圧ＮＭＩＳ領域ＲＮＨおよび高耐圧ＰＭＩＳ領域ＲＰＨには、ゲート絶縁膜ＧＩとして高耐圧用ゲート絶縁膜ＧＩＨを形成し、低耐圧ＮＭＩＳ領域ＲＮＬおよび低耐圧ＰＭＩＳ領域ＲＰＬには、ゲート絶縁膜ＧＩとして低耐圧用ゲート絶縁膜ＧＩＬを形成する。ここで、高耐圧用ＭＩＳトランジスタのゲート電極には比較して高い電圧を印加するから、高耐圧用ゲート絶縁膜ＧＩＨは、耐圧確保のために、低耐圧用ゲート絶縁膜ＧＩＬよりも厚く形成する。本実施の形態１の製造方法では、低耐圧用ゲート絶縁膜ＧＩＬは５〜１０ｎｍの膜厚となるように形成し、高耐圧用ゲート絶縁膜ＧＩＨは１０〜１５ｎｍの膜厚となるように形成する。
【００３５】
これには、まず、シリコン基板１の主面ｓ１上の全面に熱酸化を施すことで、所望の高耐圧用ゲート絶縁膜ＧＩＨの厚さよりも薄くなるように、酸化シリコン膜を形成する。その後、この酸化シリコン膜のうち、低耐圧ＮＭＩＳ領域ＲＮＬおよび低耐圧ＰＭＩＳ領域ＲＰＬに形成した部分を、エッチング法などにより除去する。続いて、改めてシリコン基板１の主面ｓ１上の全面に熱酸化を施し、低耐圧ＮＭＩＳ領域ＲＮＬおよび低耐圧ＰＭＩＳ領域ＲＰＬにおいて、所望の低耐圧用ゲート絶縁膜ＧＩＬの厚さになるように、酸化シリコン膜を形成する。このとき、初めの熱酸化で既に酸化シリコン膜が形成されていた高耐圧ＮＭＩＳ領域ＲＮＨおよび高耐圧ＰＭＩＳ領域ＲＰＨでは、二回目の熱酸化によって高耐圧用ゲート絶縁膜ＧＩＨとしての所望の厚さとなるように、初めの熱酸化で形成する酸化シリコン膜の厚さを調整しておく。
【００３６】
ここで、本実施の形態１の製造方法では、上記のような熱酸化によって酸化シリコン膜からなるゲート絶縁膜ＧＩを形成した後、炉体内において一酸化二窒素雰囲気中で１０５０℃程度の熱処理を施す。酸化シリコン膜に対し、一酸化二窒素雰囲気中で熱処理を施すことで形成したゲート絶縁膜ＧＩは、不純物イオンなどの侵入に対し、高いブロック性能を有することが分かっている。従って、後の工程でゲート絶縁膜ＧＩ上に形成するｐ型のゲート電極中から、拡散係数の大きいホウ素イオンなどが侵入し、シリコン基板１に抜けるのをより防ぎ得る構造とすることができる。これにより、ＭＩＳトランジスタのチャネル領域の濃度変調が起こり難く、閾値電圧のばらつきをより低減できる。結果として、ＭＩＳトランジスタを有する半導体装置を高性能化することができる。
【００３７】
更に、本実施の形態１の製造方法では、上記の一酸化二窒素雰囲気中での熱処理を、炉体内で施している。これにより、複数枚の半導体ウェハに対し、バッチ式に同様の熱処理を施すことができる。例えばランプアニールやスパイクアニールの場合、短い時間で高温まで昇温できるが、一枚の半導体ウェハに対しての局所的な処理工程となり、生産性が低下する。これに対し、本実施の形態１の製造方法のような炉体を用いた熱処理であれば、バッチ処理が可能であり、半導体装置の製造工程の生産性を向上できる。一方、上記図２２〜図２５を用いて説明した本発明者らが検討した方法では、炉体での熱処理時にチャネル領域Ｃｘ３，Ｃｘ４に注入したホウ素イオンの拡散が懸念された。これに対しても、本実施の形態１の製造方法によれば、当該炉体での熱処理時にはチャネル領域にはイオン注入を施していないから、不純物イオンの拡散による不慮の閾値電圧の変動などは生じない。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。本実施の形態１の製造方法における、チャネル領域へのイオン注入のタイミングなどについては、後に詳細を説明する。
【００３８】
次に、図３に示すように、シリコン基板１の主面ｓ１に形成したゲート絶縁膜ＧＩを覆うようにして、第１多結晶シリコン膜（第１シリコン膜）Ｅ１ａを形成する。第１多結晶シリコン膜Ｅ１ａは、多結晶シリコンを主体とする半導体膜であり、例えばＣＶＤ法などにより形成する。上記図２３を用いて説明した、本発明者らが検討した製造方法においては、多結晶シリコン膜Ｅｘは、後の工程によりゲート電極ＧＥｎｘ，ＧＥｐｘなどに加工されるものであり、ゲート電極ＧＥｎｘ，ＧＥｐｘに望まれる厚さで形成した。一方、本実施の形態１の第１多結晶シリコン膜Ｅ１ａは、後に形成するゲート電極に望まれる厚さより薄く形成する。より具体的には、後の工程で、第１多結晶シリコン膜Ｅ１ａの上に、更に多結晶シリコン膜を形成し、その合計の厚さが、ゲート電極に望まれる厚さとなるように第１多結晶シリコン膜Ｅ１ａを形成する。即ち、本実施の形態１のゲート電極を構成する多結晶シリコン膜は、二度に分けて形成する。二層目の多結晶シリコン膜の形成方法などに関しては後に詳細を説明する。また、本実施の形態１の製造方法で、上記のようにして二度に分けて多結晶シリコン膜を形成することの効果などについては、後に詳細を説明する。
【００３９】
次に、図４に示すように、第１多結晶シリコン膜Ｅ１ａおよびゲート絶縁膜ＧＩを透過させるようにして、チャネル領域ＣＨにアクセプタとなる不純物イオンを注入する。チャネル領域ＣＨとは、ゲート絶縁膜ＧＩ直下に位置するシリコン基板１の領域であり、分離部２により規定された状態で複数存在する。また、本実施の形態１では、シリコン基板１の主面には素子用ｎウェルｎｗと素子用ｐウェルｐｗとが形成されている。従って、アクセプタとなる不純物イオンを注入する前のチャネル領域ＣＨは、ＮＭＩＳ領域ＲＮＬ，ＲＮＨではｐ型であり、ＰＭＩＳ領域ＲＰＬ，ＲＰＨではｎ型である。そして、アクセプタとなる不純物イオンの注入は、ＮＭＩＳ領域ＲＮＬ，ＲＮＨのチャネル領域ＣＨにおいては順ドーピングとなり、ｐ型不純物濃度が増加することになる。チャネル領域ＣＨの不純物濃度の増加は、ＭＩＳトランジスタの閾値電圧の上昇を意味する。また、アクセプタとなる不純物イオンの注入は、ＰＭＩＳ領域ＲＰＬ，ＲＰＨのチャネル領域ＣＨにおいてはカウンタードーピングとなり、ｎ型不純物濃度が低下することになる。チャネル領域ＣＨの不純物濃度の低下は、ＭＩＳトランジスタの閾値電圧の低下を意味する。
【００４０】
上記のような、アクセプタ不純物イオンの注入によるチャネル領域ＣＨの不純物濃度の変調の度合いは、ベースとなる素子用ｐウェルｐｗや素子用ｎウェルｎｗの不純物濃度によって決まる。従って、アクセプタとなる不純物イオンを注入するだけであっても、チャネル領域ＣＨの不純物濃度を変調し、結果としてＭＩＳトランジスタの閾値電圧を変調できる。
【００４１】
上記のように、本実施の形態１の製造方法では、ゲート絶縁膜ＧＩに加えて第１多結晶シリコン膜Ｅ１ａを透過させるようにして、アクセプタ不純物イオンを注入する。従って、注入するアクセプタ不純物イオンのイオン種、注入する深さ、および、加速器の仕様によって、第１多結晶シリコン膜Ｅ１ａの厚さが設定される。本実施の形態１の製造方法では、一例として、アクセプタとなる不純物イオンとして二弗化ホウ素を注入し、第１多結晶シリコン膜Ｅ１ａは１０ｎｍ〜４０ｎｍ程度の厚さで形成する。
【００４２】
後に詳細を説明するように、本実施の形態１の製造方法において、ゲート電極として形成する多結晶シリコン膜の厚さは２００〜３００ｎｍである。従って、本実施の形態１では、第１多結晶シリコン膜Ｅ１ａの上層に更にもう一層の多結晶シリコン膜を積み増すことで、ゲート電極用の多結晶シリコン膜を上記所望の厚さにする。このように、ゲート電極用の多結晶シリコン膜を二度に分けて形成することで、一層目の第１多結晶シリコン膜Ｅ１ａを薄く形成することができる。従って、チャネル領域ＣＨに不純物イオンを注入するために、不純物イオンを透過させ得る程度の厚さの第１多結晶シリコン膜Ｅ１ａとすることができる。これにより、チャネル領域ＣＨの不純物濃度を調整することで、ＭＩＳトランジスタの閾値電圧を変調することができる。結果として、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００４３】
また、チャネル領域ＣＨにアクセプタ不純物イオンを注入する工程のうち、注入イオン種、濃度、深さなどの特性が同様であれば、複数のチャネル領域ＣＨへの注入工程を共有させても良い。これにより、製造工程数を減らすことができ、ＭＩＳトランジスタを有する半導体装置の生産性をより向上できる。一方、個々のチャネル領域ＣＨに対して、注入するアクセプタ不純物イオンの濃度（ドーズ量）を変えることで、更に不純物濃度の異なるチャネル領域ＣＨを形成することができる。その場合には、例えば、フォトリソグラフィ法などによってパターニングされたフォトレジスト膜をイオン注入マスクとして形成し、個々のチャネル領域ＣＨに対してアクセプタ不純物イオンを打ち分ける。これにより、チャネル領域ＣＨの不純物濃度の種類が増え、より多くの閾値電圧を有するＭＩＳトランジスタを形成できる。結果として、ＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。
【００４４】
一例として、本実施の形態１の製造方法では、ＮＭＩＳ領域ＲＮＬ，ＲＮＨとＰＭＩＳ領域ＲＰＬ，ＲＰＨとの間では、アクセプタとなる不純物イオンのドーズ量を変えてイオン注入する。更に、ＰＭＩＳ領域ＲＰＬ，ＲＰＨにおいて、低耐圧ＰＭＩＳ領域ＲＰＬに対しては、高耐圧ＰＭＩＳ領域ＲＰＨよりも大きいドーズ量で、アクセプタとなる不純物イオンを注入する。ベースが素子用ｎウェルｎｗであるＰＭＩＳ領域ＲＰＬ，ＲＰＨのチャネル領域ＣＨに対しては、アクセプタとなる不純物イオンの注入はカウンタードーピングとなるから、より大きいドーズ量で注入するほど、ｐ型ＭＩＳトランジスタの閾値電圧は低下する。即ち、本実施の形態１では、低耐圧ＰＭＩＳ領域ＲＰＬには、高耐圧ＰＭＩＳ領域ＲＰＨに形成するｐ型ＭＩＳトランジスタよりも、閾値電圧の低いｐ型ＭＩＳトランジスタを形成する。なお、アクセプタとなる不純物イオン注入のドーズ量に関しては、上記の限りではない。
【００４５】
また、アクセプタとなる不純物イオンだけでなく、ドナーとなる不純物イオンを注入することで、更に不純物濃度の異なるチャネル領域ＣＨを形成することができる。例えば、ＮＭＩＳ領域ＲＮＬ，ＲＮＨの素子用ｐ型ウェルｐｗに対しては、アクセプタとなる不純物イオンの注入は順ドーピングであり、チャネル領域ＣＨのｐ型不純物濃度は増加するだけである。そこで、ＮＭＩＳ領域ＲＮＬ，ＲＮＨの素子用ｐ型ウェルｐｗに対して、ドナーとなる不純物イオンをカウンタードーピングすることで、チャネル領域ＣＨのｐ型不純物濃度を低減し、結果として、閾値電圧の低いｎ型ＭＩＳトランジスタを形成できる。
【００４６】
以下、本実施の形態１の製造方法では、低耐圧ＮＭＩＳ領域ＲＮＬのうち、低閾値ＮＭＩＳ領域ＲＮＬａに、閾値電圧の低いｎ型ＭＩＳトランジスタを形成するとして、工程を説明する。また、低閾値ＮＭＩＳ領域ＲＮＬａと区別するために、低耐圧ＮＭＩＳ領域ＲＮＬのそれ以外の領域を、便宜上、標準閾値ＮＭＩＳ領域ＲＮＬｂと記述する。なお、ＰＭＩＳ領域ＲＰＬ，ＲＰＨの素子用ｎウェルｎｗのいずれかのチャネル領域のｎ型不純物濃度を増加させたい場合には、ＰＭＩＳ領域ＲＰＬ，ＲＰＨに対してもドナーとなる不純物イオンを注入しても良い。また、いずれのチャネル領域ＣＨに対してもドナーとなる不純物イオンを注入する必要が無く、アクセプタとなる不純物イオンの注入だけで、ＭＩＳトランジスタの閾値電圧を所望の値に変調できるのであれば、以下で説明するドナー不純物イオンの注入に関する工程は省略しても良い。
【００４７】
本実施の形態１の製造方法では、チャネル領域ＣＨによって、アクセプタとなる不純物イオンと、ドナーとなる不純物イオンとを、個々に打ち分ける。即ち、複数のチャネル領域ＣＨのうち、一部のチャネル領域ＣＨにアクセプタとなる不純物イオンを注入することで、チャネル領域ＣＨの不純物濃度を調整する。特に、本実施の形態１では、低耐圧ＮＭＩＳ領域ＲＮＬのうち、低閾値ＮＭＩＳ領域ＲＮＬａにおけるチャネル領域ＣＨにはドナーとなる不純物イオンを注入する（後に詳細を説明）。従って、低閾値ＮＭＩＳ領域ＲＮＬａにおいては、シリコン基板１の主面ｓ１を、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜３などで覆っておき、これをイオン注入マスクとして、低閾値ＮＭＩＳ領域ＲＮＬａ以外のチャネル領域ＣＨに、アクセプタとなる不純物イオンを注入する。
【００４８】
次に、図５に示すように、複数のチャネル領域ＣＨのうち、一部のチャネル領域ＣＨにドナーとなる不純物イオンを注入することで、チャネル領域ＣＨの不純物濃度を調整する。本実施の形態１の製造方法では、ドナーとなる不純物イオンの例として、ヒ素イオンを注入する。ここでは、前工程でアクセプタとなる不純物イオンを注入した一部のチャネル領域ＣＨに重畳して、本工程でドナーとなる不純物イオンを注入しても良い。また、前工程でアクセプタとなる不純物イオンを注入した一部のチャネル領域ＣＨ以外の、他の一部のチャネル領域ＣＨに対して、本工程でドナーとなる不純物イオンを注入しても良い。両者とも、本工程のドナーとなる不純物イオンの注入によって、ｎ型不純物濃度を増やす方向（または、ｐ型不純物濃度を減らす方向）に、チャネル領域ＣＨの不純物濃度を変調できる。このようにして、チャネル領域ＣＨの不純物濃度を調整できる。
【００４９】
特に、本実施の形態１の製造方法では、前工程でアクセプタとなる不純物イオンを注入しなかった低閾値ＮＭＩＳ領域ＲＮＬａに対し、ドナーとなる不純物イオンを注入する。そのために、シリコン基板１の主面ｓ１上のうち、低閾値ＮＭＩＳ領域ＲＮＬａ以外を、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜４などで覆っておき、これをイオン注入マスクとして、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨに、ドナーとなる不純物イオンを注入する。これにより、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨのｐ型不純物濃度を低下させることができ、このチャネル領域ＣＨを有するｎ型ＭＩＳトランジスタの閾値電圧を低下させることができる。より高い濃度のドナー不純物イオンを注入することで、デプレッション型（ノーマリオン型）のｎ型ＭＩＳトランジスタを形成することも可能である。以上のようにして、本実施の形態１の製造方法によって、チャネル領域ＣＨの不純物濃度を種々の値に調整することができ、これにより、様々な閾値電圧を有するＭＩＳトランジスタを形成することができる。結果として、ＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。
【００５０】
結果的に、本実施の形態１の製造方法においては、各チャネル領域の不純物濃度を以下のように調整したことになる。低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨよりも、標準閾値ＮＭＩＳ領域ＲＮＬｂおよび高耐圧ＮＭＩＳ領域ＲＮＨのチャネル領域ＣＨの方が、ｐ型不純物濃度が高い。標準閾値ＮＭＩＳ領域ＲＮＬｂのチャネル領域ＣＨと高耐圧ＮＭＩＳ領域ＲＮＨのチャネル領域ＣＨとのｐ型不純物濃度は、同程度であっても良く、前者よりも後者の方が高くても良い。また、低耐圧ＰＭＩＳ領域ＲＰＬのチャネル領域ＣＨよりも、高耐圧ＰＭＩＳ領域ＲＰＨのチャネル領域ＣＨの方が、ｎ型不純物濃度が高い。本実施の形態１では、このような不純物濃度の関係となるように、上記図４、図５のイオン注入工程で、各チャネル領域ＣＨの不純物濃度を調整する。
【００５１】
また、例えば、低閾値ＮＭＩＳ領域ＲＮＬａのようなチャネル領域ＣＨを形成する必要がない場合や、当該チャネル領域ＣＨの不純物濃度を、素子用ｐウェルｐｗの不純物濃度の初期設定、および、上記図４のアクセプタ不純物イオンの注入工程のみで調整する場合などには、上記図５のドナー不純物イオンの注入に関する工程は省略しても良い。
【００５２】
また、一般的に、イオン注入の際には、不純物となるイオンを高エネルギーに加速して注入するため、イオンの衝突に曝された表面には欠陥などのダメージが生じる。従って、イオン注入を施す際には、その表面に生じるダメージを回避するための透過膜を形成することが有用である。ここで、上記図２を用いて説明したように、本実施の形態１の製造方法では、チャネル領域ＣＨへのイオン注入を施す前に、ゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩの品質（特に、膜厚の均一性や膜質）は、ＭＩＳトランジスタの電気特性に直接影響する。従って、ゲート絶縁膜ＧＩを直接イオンの衝突に曝すのではなく、本実施の形態１の製造方法のように、ゲート絶縁膜ＧＩの上層に第１多結晶シリコン膜Ｅ１ａを形成する。これにより、炉体内で熱処理を施したゲート絶縁膜ＧＩの品質を損ねることなく、チャネル領域ＣＨに不純物イオンを注入できる。そして、このような理由から、ゲート絶縁膜ＧＩを高品質化するための炉体内での熱処理を施した後の工程で、チャネル領域ＣＨの不純物濃度の調整を実現できるのである。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００５３】
更に、イオン注入の透過膜として、後にゲート電極の一部として用いる第１多結晶シリコン膜Ｅ１ａを適用している。これにより、製造工程を簡略化できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００５４】
また、本実施の形態１の製造方法では、以上の工程の後、次の工程に移る前に、弗化水素（フッ酸、ＨＦ）を含む溶液で、第１多結晶シリコン膜Ｅ１ａの表面を洗浄する工程を施すことが、より好ましい。その理由を以下で説明する。
【００５５】
一般的に、イオン注入の透過膜として用いた膜の表面には、欠陥などのダメージとともに、自然酸化膜が形成される。即ち、イオン注入工程を経た後の第１多結晶シリコン膜Ｅ１ａの表面には、ダメージを含んだ自然酸化膜（酸化シリコン膜）が形成される。そして、弗化水素を含む溶液は、酸化シリコン膜をエッチングする機能を有する。従って、イオン注入を施した後のシリコン基板１を弗化水素水溶液に浸して洗浄することで、第１多結晶シリコン膜Ｅ１ａの表面に生じたダメージ層を、自然酸化膜とともに除去できる。
【００５６】
後に詳細を説明するように、第１多結晶シリコン膜Ｅ１ａは、ＭＩＳトランジスタのゲート電極の一部として用いる。従って、ダメージ層および自然酸化膜層を有した第１多結晶シリコン膜Ｅ１ａをそのまま用いることで膜質は不均質となり、結果的には、例えば、ＭＩＳトランジスタの閾値電圧が不均一になる（ばらつきが大きくなる）原因となる。これに対し、本実施の形態１の製造方法のように、イオン注入の透過膜として用いた第１多結晶シリコン膜Ｅ１ａの表面を、弗化水素を含む溶液で洗浄することで、ダメージ層および自然酸化膜層を除去できる。従って、ＭＩＳトランジスタの閾値電圧の均一性を向上（ばらつきを低減）できる。更に、この工程は、弗化水素を含む溶液にシリコン基板１を浸すことにより施されるので、バッチ式での処理が可能である。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００５７】
一例として、本実施の形態１の製造方法では、第１多結晶シリコン膜Ｅ１ａの弗化水素溶液による洗浄は、９９％程度の弗化水素溶液を用い、数秒程度（１〜１０秒程度）施す。
【００５８】
次に、図６に示すように、シリコン基板１の主面ｓ１に形成した第１多結晶シリコン膜Ｅ１ａを覆うようにして、第２多結晶シリコン膜（第２シリコン膜）Ｅ２ａを形成する。第２多結晶シリコン膜Ｅ２ａは、多結晶シリコンを主体とする半導体膜であり、例えばＣＶＤ法などにより形成する。上記図３〜図５を用いて説明したように、第１多結晶シリコン膜Ｅ１ａは、チャネル領域ＣＨへのイオン注入における透過膜として用いるため、当該イオン注入工程の特性によって要求される膜厚に設定され、所望のゲート電極の厚さよりも薄い。従って、本実施の形態１の製造方法では、第１多結晶シリコン膜Ｅ１ａ上に第２多結晶シリコン膜Ｅ２ａを積み増すことで、所望のゲート電極の厚さを補完する。従って、上記図４、図５のイオン注入工程は、少なくとも、本工程で第２多結晶シリコン膜Ｅ２ａを形成する前に施す必要がある。なぜなら、第２多結晶シリコン膜Ｅ２を形成した後では、透過させる膜が厚すぎて、チャネル領域ＣＨに不純物イオンを注入することが困難となるからである。
【００５９】
一例として、本実施の形態１の製造方法では、第２多結晶シリコン膜Ｅ２ａを、厚さ１６０ｎｍ〜２９０ｎｍとなるようにして形成する。また、第１多結晶シリコン膜Ｅ１ａと第２多結晶シリコン膜Ｅ２ａとを合わせた厚さでは、２００〜３００ｎｍとなるように第２多結晶シリコン膜Ｅ２ａを形成する。
【００６０】
次に、図７に示すように、第２多結晶シリコン膜Ｅ２ａを覆うにして、保護膜ｔ１を形成する。保護膜ｔ１は、例えば、酸化シリコンを主体とする絶縁膜であり、ＣＶＤ法などによって形成する。その後、ＰＭＩＳ領域ＲＰの保護膜ｔ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜５を形成する。続いて、保護膜ｔ１を透過させるようにして、第１および第２多結晶シリコン膜Ｅ１ａ，Ｅ２ａ（以下、単に多結晶シリコン膜Ｅ１ａ，Ｅ２ａ）に対し、ドナーとなる不純物イオンを注入する。この工程では、フォトレジスト膜５がイオン注入マスクとなり、ＮＭＩＳ領域ＲＮの多結晶シリコン膜Ｅ１ａ，Ｅ２ａに、ドナーとなる不純物イオンが注入される。
【００６１】
次に、図８に示すように、ＮＭＩＳ領域ＲＮの保護膜ｔ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜６を形成する。続いて、保護膜ｔ１を透過させるようにして、多結晶シリコン膜Ｅ１ａ，Ｅ２ａに対し、アクセプタとなる不純物イオンを注入する。この工程では、フォトレジスト膜６がイオン注入マスクとなり、ＰＭＩＳ領域ＲＰの多結晶シリコン膜Ｅ１ａ，Ｅ２ａに、アクセプタとなる不純物イオンが注入される。その後、保護膜ｔ１を除去する。
【００６２】
ここで、多結晶シリコン膜Ｅ１ａ，Ｅ２ａに対しての、上記のようなイオン注入が目的であれば、保護膜ｔ１を形成せずに直接イオン注入を施しても良い。一方、以下で説明する理由から、本実施の形態１の製造方法のように保護膜ｔ１を透過膜として、多結晶シリコン膜Ｅ１ａ，Ｅ２ａにイオン注入を施す方が、より好ましい。後に詳細を説明するように、多結晶シリコン膜Ｅ１ａ，Ｅ２ａは、ＭＩＳトランジスタのゲート電極となるものである。そこで、保護膜ｔ１を透過膜としてイオン注入を施し、そのイオン中によって表面に生じた欠陥などのダメージを保護膜ｔ１ごと除去することで、多結晶シリコン膜Ｅ１ａ，Ｅ２ａにはダメージを生じさせずに、目的のイオン注入を施すことができる。この観点から、本実施の形態１の製造方法ように、保護膜ｔ１を透過膜として多結晶シリコン膜Ｅ１ａ，Ｅ２ａにイオン注入を施すことで、より高品質なゲート電極を形成できる。結果として、ＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。
【００６３】
また、多結晶シリコン膜Ｅ１ａ，Ｅ２ａに注入した不純物イオンは、熱処理を施すことで膜中に拡散し、同時に活性化する。ここでは、ＮＭＩＳ領域ＲＮおよびＰＭＩＳ領域ＲＰの両領域の多結晶シリコン膜Ｅ１ａ，Ｅ２ａにイオン注入を施した後、同時に熱処理を施しても良い。一方、本実施の形態１の製造方法においては、以下のような条件の下で熱処理を施す方が、より好ましい。以下で詳細に説明する。
【００６４】
本実施の形態１の製造方法では、ドナーとなる種々の不純物イオン、および、アクセプタとなる種々の不純物イオンのうち、上記図７の工程で注入するドナーとなる不純物イオンの原子量の方が、上記図８の工程で注入するアクセプタとなる不純物イオンの原子量よりも大きくなるような不純物イオン種を選択する。ここでの不純物イオンの原子量とは、多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中に注入した後、活性化されてキャリアを供給する不純物原子の原子量を言う。例えば、注入する不純物イオンが二弗化ホウ素である場合、多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中でキャリアを供給する不純物原子はホウ素である。従って、上記の不純物イオンの原子量とは、二弗化ホウ素の分子量ではなく、ホウ素の原子量を比較する。本実施の形態１の製造方法では、一例として、上記図７の工程で注入するドナーとなる不純物イオン種をリンとし、上記図８の工程で注入するアクセプタとなる不純物イオン種をホウ素とする。また、これらの不純物イオンを透過させる保護膜ｔ１としては、厚さ１０ｎｍ〜３０ｎｍ程度となるように形成する。
【００６５】
上記のような注入イオン種の条件の下、本実施の形態１の製造方法では、上記図８のホウ素イオンの注入工程よりも先に、上記図７のリンイオンの注入工程を施す。そして、上記図７のリンイオンの注入工程を施した後、所望の熱処理を施すことで、ＮＭＩＳ領域ＲＮの多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中のリンを拡散させ、同時に活性化する。その後、上記図８のホウ素イオンの注入を施した後に、所望の熱処理を施すことで、ＰＭＩＳ領域ＲＰの多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中のリンを拡散させ、同時に活性化する。
【００６６】
以上のように、リンの拡散のための熱処理工程と、ホウ素の拡散のための熱処理工程とを別工程とすることで、以下のような効果をもたらす。上記のように、本実施の形態１の製造方法では、ドナーとなる不純物イオンと、アクセプタとなる不純物イオンとを、多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中に注入する。これらの不純物イオンは、極性が異なるから、同一のイオン種とすることはできない。従って、選択する不純物イオン種は、必然的に原子量の違うものとなる。原子量の異なる不純物イオン種は拡散係数が異なるため、多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中にイオン注入した後の拡散のための熱処理においても、温度および時間の条件が異なる。定性的には、同一材料中での拡散を比較した場合、原子量の大きい原子ほど拡散係数は低く、高温または長時間の熱処理が必要となる。
【００６７】
例えば、ホウ素イオンを注入した後に、リンとホウ素とを同時に拡散させるための熱処理を施す場合、より拡散係数の低いリンに合わせて熱処理条件を設定する必要がある。これは、ホウ素を拡散させるために必要な熱処理条件と比較して温度が高い（または時間が長い）。従って、ホウ素とリンとを同一の熱処理工程で拡散させた場合、ＰＭＩＳ領域ＲＰの多結晶シリコン膜Ｅ１ａ，Ｅ２ａ中で、ホウ素の異常拡散が起こり得る。アクセプタ不純物の異常拡散は、ゲート電極の特性の劣化をもたらし得る。
【００６８】
そこで、本実施の形態１の製造方法では、上記のように、ＮＭＩＳ領域ＲＮの多結晶シリコン膜Ｅ１ａ，Ｅ２ａに対して、比較して原子量の大きいリンイオンを先に注入する。そして、ＰＭＩＳ領域ＲＰの多結晶シリコン膜Ｅ１ａ，Ｅ２ａに対して、比較して原子量の小さいホウ素イオンを注入する前に、ＮＭＩＳ領域ＲＮのリンを拡散させるための熱処理を施す。これにより、電気特性の安定したゲート電極を形成できる。結果として、ＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。
【００６９】
また、ＰＭＩＳ領域ＲＰの多結晶シリコン膜Ｅ１ａ，Ｅ２ａにホウ素イオンを注入した後、ホウ素イオンを拡散させるための所望の熱処理を施しても良いが、当該熱処理を施さなくても良い。なぜなら、ホウ素は拡散係数が低く、後の種々の工程における熱処理によって、十分拡散され得るからである。製造工程を簡略化できるという観点から、本実施の形態１の製造方法において、上記図８の工程で注入したホウ素イオンを拡散させるための、所定の熱処理は他の熱処理工程と共用させる方がより好ましい。結果として、ＭＩＳトランジスタを有する半導体装置の生産性をより向上できる。
【００７０】
次に、図９に示すように、多結晶シリコン膜Ｅ１ａ，Ｅ２ａを覆うようにして金属シリサイド膜ｗｓを形成する。本実施の形態１の製造方法では、金属シリサイド膜ｗｓとして、例えばタングステンシリサイド（ＷＳｉ）を主体とする導体膜を、ＣＶＤ法またはスパッタリング法などにより形成する。その後、金属シリサイド膜ｗｓの上部に、酸化シリコンを主体とする絶縁膜であるマスク酸化膜７を形成する。マスク酸化膜７は、例えばＣＶＤ法などによって、膜厚８０ｎｍ〜１５０ｎｍ程度となるように形成する。その後、フォトリソグラフィ法や異方性エッチング法などによってマスク酸化膜７をパターニングする。マスク酸化膜７は、下部の多結晶シリコン膜Ｅ１ａ，Ｅ２ａおよび金属シリサイド膜ｗｓのうち、後にゲート電極として残す部分のみを覆い、他の領域の金属シリサイド膜ｗｓが露出するような形状にパターニングする。
【００７１】
次に、図１０に示すように、マスク酸化膜７をエッチングマスクとして、金属シリサイド膜ｗｓ、第２多結晶シリコン膜Ｅ２ａ、第１多結晶シリコン膜Ｅ１ａ、および、ゲート絶縁膜ＧＩに対して、順次異方性エッチングを施し、マスク酸化膜７に覆われていない部分の上記各層を除去する。その後、マスク酸化膜７を除去する。以上の工程のようにして、シリコン基板１の主面ｓ１上に、ＭＩＳトランジスタのゲート構造を形成する。
【００７２】
特に、本工程では、第１および第２多結晶シリコン膜Ｅ１ａ，Ｅ２ａを加工することで、ＮＭＩＳ領域ＲＮにｎ型ゲート電極（第１ゲート電極）ＧＥｎを形成し、ＰＭＩＳ領域ＲＰにｐ型ゲート電極（第２ゲート電極）ＧＥｐを形成した。上記図７、図８を用いて説明した工程では、第１多結晶シリコン膜Ｅ１ａおよび第２多結晶シリコン膜Ｅ２ａのうち、ＮＭＩＳ領域ＲＮではドナーとなる不純物を注入し、ＰＭＩＳ領域ＲＰではアクセプタとなる不純物を注入していた。従って、上記の工程で加工した、ＮＭＩＳ領域ＲＮのｎ型ゲート電極ＧＥｎはドナー不純物を含むｎ型導電型であり、ＰＭＩＳ領域ＲＰのｐ型ゲート電極ＧＥｐはアクセプタ不純物を含むｐ型導電型である。このように、本実施の形態１の製造方法では、同一シリコン基板１上において、異なる極性のゲート電極ＧＥｎ，ＧＥｐを形成できる。これにより、デュアルゲート構造のＭＩＳトランジスタを有する半導体装置を製造できる。結果として、ＭＩＳトランジスタを有する半導体装置を、より高性能化することができる。
【００７３】
次に、図１１に示すように、ＮＭＩＳ領域ＲＮのシリコン基板１の主面ｓ１のうち、ｎ型ゲート電極ＧＥｎの側方下部の領域に、ｎ型エクステンション領域ｅｎを形成する。また、ＰＭＩＳ領域ＲＰのシリコン基板１の主面ｓ１のうち、ｐ型ゲート電極ＧＥｐの側方下部の領域に、ｐ型エクステンション領域ｅｐを形成する。ｎ型エクステンション領域ｅｎはｎ型の半導体領域であり、ドナーとなる不純物イオンを注入することで形成する。ｐ型エクステンション領域ｅｐはｐ型の半導体領域であり、アクセプタとなる不純物イオンを注入することで形成する。このようにして両エクステンション領域ｅｎ，ｅｐを形成することで、各エクステンション領域ｅｎ，ｅｐは、同じ領域内の各チャネル領域ＣＨと隣り合うようにして形成される。
【００７４】
ｎ型エクステンション領域ｅｎとｐ型エクステンション領域ｅｐとは、どちらを先に形成しても良い。このとき、例えば、ＮＭＩＳ領域ＲＮにおいて、ｎ型エクステンション領域ｅｎを形成するためのイオン注入を施している間は、ＰＭＩＳ領域ＲＰのシリコン基板１の主面ｓ１は、フォトレジスト膜などで覆い、これをイオン注入マスクとする（図示しない）。逆も同様である。また、ＮＭＩＳ領域ＲＮに複数形成するｎ型エクステンション領域ｅｎは、深さ、不純物濃度などの特性が同様であれば、同一のイオン注入工程によって、不純物イオンを注入しても良い。領域によって異なる特性のｎ型エクステンション領域ｅｎを形成する場合は、上記と同様に、フォトレジスト膜などのイオン注入マスクを用いて作り分ける。ＰＭＩＳ領域ＲＰに形成するｐ型エクステンション領域に関しても同様である。
【００７５】
次に、図１２に示すように、両ゲート電極ＧＥｎ，ＧＥｐの側壁を覆うようにして、酸化シリコンを主体とする絶縁膜であるサイドウォールスペーサｓｐを形成する。これには、まず、上記の構成を埋め込むように、シリコン基板１の主面ｓ１全面を覆うようにして、例えばＣＶＤ法などによって、酸化シリコン膜を形成する。その後、全面に対して異方性エッチングを施す（エッチバックする）ことで、酸化シリコン膜を除去する。このとき、凸部であるゲート電極ＧＥｎ，ＧＥｐにおいては側壁に酸化シリコン膜が残り、これをサイドウォールスペーサｓｐとする。
【００７６】
その後、ＮＭＩＳ領域ＲＮのシリコン基板１の主面ｓ１のうち、ｎ型ゲート電極ＧＥｎの側方を覆うサイドウォールスペーサｓｐの側方下部の領域に、ｎ型ソース／ドレイン領域ｓｄｎを形成する。また、ＰＭＩＳ領域ＲＰのシリコン基板１の主面ｓ１のうち、ｐ型ゲート電極ＧＥｐの側方を覆うサイドウォールスペーサｓｐの側方下部の領域に、ｐ型ソース／ドレイン領域ｓｄｐを形成する。ｎ型ソース／ドレイン領域ｓｄｎはｎ型の半導体領域であり、ドナーとなる不純物イオンを注入することで形成する。ｐ型ソース／ドレイン領域ｓｄｐはｐ型の半導体領域であり、アクセプタとなる不純物イオンを注入することで形成する。このようにして両ソース／ドレイン領域ｓｄｎ，ｓｄｐを形成することで、各ソース／ドレイン領域ｓｄｎ，ｓｄｐは、同じ領域内の各エクステンション領域ｅｎ，ｅｐと電気的に接続するようにして隣接して形成される。
【００７７】
ここで、隣接するエクステンション領域ｅｎ，ｅｐとソース／ドレイン領域ｓｄｎ，ｓｄｐとを比較した場合、エクステンション領域ｅｎ，ｅｐの不純物濃度の方が、ソース／ドレイン領域ｓｄｎ，ｓｄｐの不純物濃度よりも低くなるようにして形成する。
【００７８】
以上のような本実施の形態１の製造方法によって、同一のシリコン基板１の主面ｓ１上のうち、ＮＭＩＳ領域ＲＮにはｎ型ゲート電極ＧＥｎを有するｎ型ＭＩＳトランジスタＱｎを形成し、ＰＭＩＳ領域ＲＰにはｐ型ゲート電極ＧＥｐを有するｐ型ＭＩＳトランジスタＱｐを形成した。即ち、本実施の形態１の製造方法によって、デュアルゲート構造のＭＩＳトランジスタを有する半導体装置を製造することができる。
【００７９】
更に、本実施の形態１の製造方法によって、種々の不純物濃度のチャネル領域ＣＨを有するＭＩＳトランジスタを形成した。これにより、種々の閾値電圧を有するＭＩＳトランジスタを形成することができる。特に、ＮＭＩＳ領域ＲＮにおいては、閾値電圧が低い順に、低閾値ＮＭＩＳ領域ＲＮＬａに低閾値ｎ型ＭＩＳトランジスタＱｎＬ、標準閾値ＮＭＩＳ領域ＲＮＬｂに標準閾値ｎ型ＭＩＳトランジスタＱｎＭ、高耐圧ＮＭＩＳ領域ＲＮＨに高耐圧ｎ型ＭＩＳトランジスタＱｎＨを形成した。また、ＰＭＩＳ領域ＲＰにおいては、閾値電圧が低い順に、低耐圧ＰＭＩＳ領域ＲＰＬに低閾値ｐ型ＭＩＳトランジスタＱｐＬ、高耐圧ＰＭＩＳ領域ＲＰＨに高耐圧ｐ型ＭＩＳトランジスタＱｐＨを形成した。このように、本実施の形態１の製造方法によって、種々の閾値電圧を有するＭＩＳトランジスタを備えた半導体装置を製造することができる。
【００８０】
そして、本実施の形態１の製造方法によれば、チャネル領域ＣＨに注入した不純物を拡散させることなく、ゲート絶縁膜ＧＩに対して、炉体内での熱処理を施すことができる。即ち、拡散係数の大きい不純物原子に対してのバリア性が高いという点で、高品質なゲート絶縁膜ＧＩを形成する際に必要な熱処理においても、生産性の高いバッチ式での処理が可能である。これにより、生産性の高い製造方法を継承しつつも、デュアルゲート構造を有し、かつ、種々の閾値電圧のＭＩＳトランジスタを有する半導体装置を製造できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００８１】
（実施の形態２）
本実施の形態２では、上記実施の形態１の製造方法において、上記図３の工程に関し、第１多結晶シリコン膜Ｅ１ａを意図的に厚く形成するような半導体装置の製造方法を説明する。以下で特に説明する工程以外は、上記実施の形態１と同様の製造方法を施すこととし、その仕様や効果も同様であるとして、ここでの重複した説明は省略する。
【００８２】
本実施の形態２においても、上記実施の形態１において上記図１を用いた説明と同様の、ｐ型のシリコン基板１の主面ｓ１側に、ｎウェルＤＮＷ、分離部２、素子用ｐウェルｐｗ、および、素子用ｎウェルｎｗを形成する。
【００８３】
続く工程として、本実施の形態２の製造方法では、図１３に示すように、シリコン基板１の主面ｓ１の一部に対し、ドナーとなる不純物イオンを注入する。より具体的には以下のようにする。まず、シリコン基板１の主面ｓ１を覆うようにして、１０ｎｍ〜４０ｎｍ程度の厚さの酸化シリコン膜からなる保護酸化膜ｔ２を形成する。その後、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜８を形成する。フォトレジスト膜８は、シリコン基板１上の低閾値ＮＭＩＳ領域ＲＮＬａが開口するような形状にパターニングする。そして、フォトレジスト膜８をイオン注入マスクとし、保護酸化膜ｔ２を透過させるようにして、ドナーとなる不純物イオンを注入する。このようにして、シリコン基板１の主面ｓ１の一部として、フォトレジスト膜８に覆われていない低閾値ＮＭＩＳ領域ＲＮＬａに対し、ドナーとなる不純物イオンを注入する。
【００８４】
本工程では、ベースとなっている素子用ｐウェルｐｗがｐ型の半導体領域であるから、ドナーとなる不純物イオンの注入によって、ｐ型不純物濃度が低下する。そして、このようなイオン注入を施した領域は、低閾値ＮＭＩＳ領域ＲＮＬａにおけるチャネル領域ＣＨである。なぜなら、当該イオン注入を施したシリコン基板１の一部（低閾値ＮＭＩＳ領域ＲＮＬａ）を含む主面ｓ１には、後の工程でゲート絶縁膜を形成するからであり、上記実施の形態１と同様、シリコン基板１の主面ｓ１のうち、ゲート絶縁膜直下の領域をチャネル領域ＣＨと称している。従って、本工程では、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨに対してドナー不純物イオンを注入することで、当該チャネル領域ＣＨの不純物濃度を調整したことになる。そして、後の工程により低閾値ＮＭＩＳ領域ＲＮＬａに形成するｎ型ＭＩＳトランジスタは、当該ドナー不純物イオンの注入を施さないＮＭＩＳ領域ＲＮに形成する他のｎ型ＭＩＳトランジスタに比べ、低い閾値電圧を有するｎ型ＭＩＳトランジスタとなる。なぜなら、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨは、上記のように、ｐ型不純物濃度を低下させているからである。
【００８５】
上記のように、本実施の形態２の製造方法では、ドナー不純物となるイオン注入工程を、ゲート絶縁膜の形成よりも先に行う。その理由や効果に関しては、後に詳細を説明する。また、例えば、低閾値ＮＭＩＳ領域ＲＮＬａのようなチャネル領域ＣＨを形成する必要がない場合や、当該チャネル領域ＣＨの不純物濃度を、素子用ｐウェルｐｗの不純物濃度の初期設定、および、後のアクセプタ不純物イオンの注入工程のみで調整する場合などには、ここでのドナー不純物イオンの注入に関する一連の工程は省略しても良い。
【００８６】
次に、図１４に示すように、上記実施の形態１において上記図２を用いた説明と同様の低耐圧用ゲート絶縁膜ＧＩＬおよび高耐圧用ゲート絶縁膜ＧＩＨを、シリコン基板１の主面ｓ１上に、ゲート絶縁膜ＧＩとして形成する。ここで、本実施の形態２の製造方法においても、上記実施の形態１の製造方法と同様に、ゲート絶縁膜ＧＩを形成する際には、シリコン基板１上に熱酸化による酸化シリコン膜を形成した後、炉体内において、一酸化二窒素雰囲気中での熱処理を施す。このような熱処理によってもたらされる効果に関しても、上記実施の形態１の製造方法と同様である。
【００８７】
ここで、本実施の形態２の製造方法では、ゲート絶縁膜ＧＩに上記の一酸化二窒素雰囲気中での熱処理工程よりも先に、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨに、ドナーとなる不純物イオンを注入している。そこで、上記図１３のイオン注入工程では、ドナーとなる不純物イオンとして、ヒ素を含むイオンを注入することで、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨの不純物濃度を調整する方が、より好ましい。以下でその理由を説明する。
【００８８】
本発明者らの検証により、ドナーとして注入する不純物イオンがヒ素であれば、ゲート絶縁膜ＧＩに対して所望の熱処理を施す間に、問題となる拡散を起こさないことが分かっている。ヒ素は、例えばリンなどの他のドナー不純物イオンと比較して原子量が大きく、拡散係数が小さい。従って、上記図１４の工程における、炉体内での一酸化二窒素雰囲気中での熱処理を施しても、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨに注入したヒ素イオンは、チャネル領域ＣＨを問題となる程変調してしまうような拡散を起こさない。これにより、チャネル領域ＣＨに対する不純物濃度の調整を、より高精度に施すことが出来る。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。以上が、本実施の形態２の上記図１３の工程において、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨに注入するドナーとなる不純物イオンを、ヒ素を含むイオンとする方がより好ましい理由である。
【００８９】
次に、図１５に示すように、上記実施の形態１において、上記図３を用いて説明した第１多結晶シリコン膜Ｅ１ａの形成方法と同様の方法で、シリコン基板１の主面ｓ１上に形成したゲート絶縁膜ＧＩを覆うようにして、第１多結晶シリコン膜（第１シリコン膜）Ｅ１ｂを形成する。ここで、本実施の形態２の製造方法の第１多結晶シリコン膜Ｅ１ｂは、上記実施の形態１の製造方法の第１多結晶シリコン膜Ｅ１ａと比較して、意図的に膜厚を厚くするようにして形成する。即ち、本実施の形態２の製造方法では、第１多結晶シリコン膜Ｅ１ｂを、７０ｎｍ〜１２０ｎｍの厚さとなるようにして形成する。上記実施の形態１において上記図３〜図５を用いて説明したように、第１多結晶シリコン膜Ｅ１ａは、後のイオン注入の透過膜となるため、その厚さは、注入するイオン種や装置の仕様などによって設定される。上記実施の形態１では、第１多結晶シリコン膜Ｅ１ａの厚さを１０ｎｍ〜４０ｎｍとなるように形成した。これに対し、本実施の形態２では、第１多結晶シリコン膜Ｅ１ｂを上記の膜厚のように意図的に厚く形成する。本実施の形態２の製造方法において、第１多結晶シリコン膜Ｅ１ｂを意図的に厚く形成する理由や効果に関しては、後に詳細を説明する。
【００９０】
続く工程では、図１６に示すように、ゲート絶縁膜ＧＩ直下のシリコン基板１であるチャネル領域ＣＨの一部に、アクセプタとなる不純物イオンを注入することで、当該チャネル領域の不純物濃度を調整する。ここでは、前工程までに形成している第１多結晶シリコン膜Ｅ１ｂおよびゲート絶縁膜ＧＩを透過させるようにして、アクセプタとなる不純物イオンを注入する。本実施の形態２の製造方法では、このようなアクセプタ不純物イオンの注入を施すチャネル領域ＣＨの一部を、シリコン基板１のうち、上記図１３の工程でドナー不純物イオンを注入した低閾値ＮＭＩＳ領域ＲＮＬａ以外の領域とする。この点は、上記実施の形態１と同様であり、その効果なども同様である。より具体的には、本工程において、不純物イオンを注入しない領域（例えば低閾値ＮＭＩＳ領域ＲＮＬａなど）には、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜９を形成する。そして、このフォトレジスト膜９をイオン注入マスクとして、他の領域にイオン注入を施す。
【００９１】
ここで、本実施の形態２の製造方法では、上記図１５の工程において、第１多結晶シリコン膜Ｅ１ｂの膜厚を７０ｎｍ〜１２０ｎｍとして形成している。これは、前述のように、上記実施の形態１の第１多結晶シリコン膜Ｅ１ａ（例えば上記図３など）と比較して、意図的に厚く形成している。第１多結晶シリコン膜Ｅ１ｂは、本工程におけるチャネル領域ＣＨへのイオン注入工程の際の透過膜となる。従って、注入するイオン種や装置の仕様などによって、膜厚が設定される。この観点から、同一のイオン種を同一の深さまでイオン注入する場合で比較すると、透過膜が厚くなる程、高いエネルギーでイオン注入を加速する必要がある。特に、ドナーとなる不純物イオンとしてよく用いられるヒ素やリンは、原子の状態であっても、アクセプタとなる不純物イオンとしてよく用いられるホウ素と比較して、原子量が大きい。従って、意図的に厚く形成した第１多結晶シリコン膜Ｅ１ｂに対し、このような重いドナー不純物イオンを透過させるためには、軽いアクセプタ不純物イオンを透過させるよりも、より高いエネルギーでの加速が必要となる。これは、イオン注入装置への負荷が高くなることを意味する。
【００９２】
これに対し、本実施の形態２の製造方法では、上記図１３で説明したように、比較して重いドナー不純物イオンの注入を、第１多結晶シリコン膜Ｅ１ｂを形成するよりも前の工程で施している。この工程の時点では、ドナーとなる不純物イオンを透過させる膜は１０ｎｍ〜４０ｎｍ程度の厚さの保護酸化膜ｔ２のみである。従って、上記のように７０ｎｍ〜１２０ｎｍ程度の厚さの第１多結晶シリコン膜Ｅ１ｂを透過させる場合と比較して、より低いエネルギーでドナー不純物イオンを加速しても、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨの不純物濃度を調整できる。これにより、イオン注入装置への負荷を軽減でき、半導体装置の生産性をより向上できる。
【００９３】
また、上記の効果をもたらすためには、低閾値ＮＭＩＳ領域ＲＮＬａのチャネル領域ＣＨへのドナー不純物イオンの注入工程は、第１多結晶シリコン膜Ｅ１ｂを形成する前であれば良い。そして、更に、当該チャネル領域ＣＨへのドナー不純物イオンの注入工程は、ゲート絶縁膜ＧＩを形成するよりも前に施すことがより好ましい。なぜなら、例えば、ゲート絶縁膜ＧＩ形成後、第１多結晶シリコン膜Ｅ１ｂ形成前に、ゲート絶縁膜ＧＩを透過膜としてイオン注入を施すと、加速イオンの衝突によりゲート絶縁膜ＧＩの表面にダメージが形成されてしまう。また、それを保護するために、第１多結晶シリコン膜Ｅ１ｂとは異なる保護透過膜を形成しても良いが、製造工程が増加してしまう。これに対し、本実施の形態２の製造方法のように、ゲート絶縁膜ＧＩを形成する前にドナー不純物イオンを注入することで、ゲート絶縁膜ＧＩにダメージを生じさせることなく、また、生産性を低下させることなく、重いドナー不純物イオンを注入できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００９４】
また、同様の理由から、上記図１６の工程では、第１多結晶シリコン膜Ｅ１ｂを透過させて注入する、アクセプタとなる不純物イオンとして、ホウ素の単原子イオンを注入することで、チャネル領域ＣＨの不純物濃度を調整する方が、より好ましい。アクセプタとなる不純物イオンとしては、同じホウ素を含むイオンでも、例えば、上記実施の形態１で注入した二弗化ホウ素イオンなどがある。これに対し、本実施の形態２では、より原子量の小さい、ホウ素の単原子イオンを用いる。これにより、意図的に厚く形成した本実施の形態２の第１多結晶シリコン膜Ｅ１ｂに対し、アクセプタ不純物イオンを透過させるための加速エネルギーを低減できる。従って、イオン注入装置の負荷を軽減しつつ、チャネル領域ＣＨの不純物濃度の調整を施した半導体装置を製造できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【００９５】
なお、本工程において、第１多結晶シリコン膜Ｅ１ｂの厚さは１２０ｎｍ程度までであれば、イオン注入装置に問題となる負荷をかけることなく、第１多結晶シリコン膜Ｅ１ｂおよびゲート絶縁膜ＧＩを透過させて、ホウ素の単原子イオンをチャネル領域ＣＨに注入できる。
【００９６】
以上は、第１多結晶シリコン膜Ｅ１ｂを意図的に厚く形成することによって生じる、工程上の課題を回避するための方法である。本実施の形態２の製造方法で、このように意図的に第１多結晶シリコン膜Ｅ１ｂを厚く形成するのは、結果として、これにより製造した半導体装置に効果をもたらすからであり、その詳細は後に説明する。
【００９７】
続く工程では、上記実施の形態１において上記図６を用いた説明と同様に、所望のゲート電極の膜厚とするための、多結晶シリコン膜の積み増しを施すことになる（詳細は、下記図７を用いて後に説明する）。一方、上記実施の形態１において上記図５を用いて説明したように、本実施の形態２の製造方法においても、第１多結晶シリコン膜Ｅ１ｂの表面を、弗化水素を含む溶液によって洗浄する。その効果は、上記実施の形態１の説明と同様であり、イオン注入の透過膜として用いた第１多結晶シリコン膜Ｅ１ｂのダメージを除去し、結果として、ＭＩＳトランジスタの閾値電圧の均一性をより向上（ばらつきをより低減）できる。
【００９８】
ここで、弗化水素溶液中の弗化水素は、多結晶シリコンなどに侵入し易いことがわかっている。そして、同弗化水素は、酸化シリコンに対してはエッチャントとなる。従って、例えば上記実施の形態１などにおいて、弗化水素溶液による洗浄では、弗化水素は第１多結晶シリコン膜Ｅ１ａに侵入し、下層の酸化シリコン膜であるゲート絶縁膜ＧＩ上に達してダメージを与えることが懸念される。このようにゲート絶縁膜ＧＩにダメージが与えられると、ゲート絶縁膜ＧＩの絶縁耐性が劣化する。これは、結果として、ＭＩＳトランジスタの故障寿命を低下させる原因となる。
【００９９】
この観点から、本実施の形態２の製造方法のように、弗化水素溶液による洗浄の対象となる第１多結晶シリコン膜Ｅ１ｂを意図的に厚く形成する方が、より好ましい。なぜなら、弗化水素溶液による洗浄の対象となる第１多結晶シリコン膜Ｅ１ｂが厚いほど、弗化水素が下層のゲート絶縁膜ＧＩに到達し難くなるからである。このように、第１多結晶シリコン膜Ｅ１ｂを７０ｎｍ〜１２０ｎｍと意図的に厚く形成することで、ゲート絶縁膜ＧＩの絶縁耐性を向上できる。これにより、ＭＩＳトランジスタの故障寿命を向上できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【０１００】
ただし、前述のように、第１多結晶シリコン膜Ｅ１ｂの厚さを７０ｎｍ〜１２０ｎｍとすることで、これを透過膜としたチャネル領域ＣＨへのイオン注入には、より高いエネルギーでのイオンの加速が必要となる。これに対し、本実施の形態２の製造方法によれば、上記のようなイオン注入工程の入れ替えや、イオン種の選択によって、イオン注入装置に過剰な負荷をかけることなく（通常施される程度のエネルギーでの加速によって）チャネル領域ＣＨの不純物濃度を調整できる。これにより、一酸化二窒素雰囲気中での熱処理により、ゲート絶縁膜ＧＩを高品質化する工程を炉体内で行い、かつ、当該熱処理工程中にチャネル領域ＣＨの不純物が拡散し難い方法により、半導体装置を製造できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【０１０１】
また、本発明者らの検証によれば、上記実施の形態１の製造方法のように第１多結晶シリコン膜Ｅ１ａを１０ｎｍ〜４０ｎｍ程度の厚さで形成した場合、上記の弗化水素溶液による洗浄は数秒程度（１〜１０秒程度）が適している。なぜなら、この時間内に弗化水素溶液による洗浄を留めることで、第１多結晶シリコン膜Ｅ１ａ中への侵入によるゲート絶縁膜ＧＩへのダメージを、問題とならない程度に抑えることができるからである。即ち、上記実施の形態１の第１多結晶シリコン膜Ｅ１ａの場合、数秒程度の弗化水素溶液による洗浄とすることで、ゲート絶縁膜ＧＩの絶縁耐性を維持できる。
【０１０２】
これに対し、本実施の形態２の製造方法のように、第１多結晶シリコン膜Ｅ１ｂを７０ｎｍ〜１２０ｎｍ程度の厚さで形成した場合、より積極的に、弗化水素溶液による洗浄を施すことができる。
【０１０３】
本実施の形態２の製造方法では、７０ｎｍ〜１２０ｎｍ程度の厚さの第１多結晶シリコン膜Ｅ１ｂに対して、３０秒〜６０秒の間、弗化水素を含む溶液で洗浄することが、より好ましい。なぜなら、上記のように比較して長い時間、弗化水素溶液による洗浄を施すことで、第１多結晶シリコン膜Ｅ１ｂの表面に形成された酸化シリコン層やダメージ層は、より良好に除去できるからである。これにより、前述のように、第１多結晶シリコン膜Ｅ１ｂをゲート電極の一部として用いたＭＩＳトランジスタにおいて、閾値電圧の均一性をより向上（ばらつきをより低減）できる。
【０１０４】
更に、７０ｎｍ〜１２０ｎｍの厚さの第１多結晶シリコン膜Ｅ１ｂであれば、３０秒〜６０秒の間、弗化水素溶液に浸漬しても、下層のゲート絶縁膜ＧＩに問題となるダメージが生じない。従って、本実施の形態２の製造方法によれば、ゲート絶縁膜ＧＩの絶縁耐性を維持しつつ、より良好に、第１多結晶シリコン膜Ｅ１ｂのダメージを除去できる。このように、本実施の形態２の製造方法により、故障寿命がより長く、閾値電圧の均一性がより良好なＭＩＳトランジスタを形成できる。結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【０１０５】
本発明者らは、本実施の形態２の製造方法のように、第１多結晶シリコン膜Ｅ１ｂを意図的に厚く形成した場合における、ゲート絶縁膜ＧＩの絶縁耐性を検証している。例えば、弗化水素溶液による洗浄時間を６０秒として、上記実施の形態１のように第１多結晶シリコン膜Ｅ１ａを４０ｎｍとした場合と、本実施の形態２のように第１多結晶シリコン膜Ｅ１ｂを１００ｎｍとした場合とにおいて、下層のゲート絶縁膜ＧＩの絶縁耐性の違いを検証した。特に、ゲート絶縁膜ＧＩに一定電圧をかけ続けた場合においての、ゲート絶縁膜ＧＩが絶縁破壊を起こすまでの時間であるＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命を検証した。その結果、前者に比べ、後者のＴＤＤＢ寿命は約１００００倍に向上していた。
【０１０６】
また、本発明者らは、本実施の形態２の製造方法のように、第１多結晶シリコン膜Ｅ１ｂの洗浄時間を６０秒とした場合において、この第１多結晶シリコン膜Ｅ１ｂをゲート電極の一部として用いたＭＩＳトランジスタの、閾値電圧の均一性を検証している。例えば、第１多結晶シリコン膜Ｅ１ｂの厚さを１００ｎｍとして、これを透過膜として、チャネル領域ＣＨへの所望のイオン注入を施す。その後、上記実施の形態１のように数秒程度の弗化水素溶液洗浄を施した場合と、本実施の形態２のように６０秒程度の弗化水素溶液洗浄を施した場合とにおいて、形成したＭＩＳトランジスタの閾値電圧のばらつきを検証した。その結果、シリコン基板１上に形成した複数のＭＩＳトランジスタにおいて、その閾値電圧の分布は、前者のような洗浄を施した場合に比べ、後者のような洗浄を施した場合に、標準偏差が約１０分の１程度に減少していた。
【０１０７】
続く工程では、図１７に示すように、シリコン基板１の主面ｓ１に形成した第１多結晶シリコン膜Ｅ１ｂを覆うようにして、第２多結晶シリコン膜（第２シリコン膜）Ｅ２ｂを形成する。第２多結晶シリコン膜Ｅ２ｂは、多結晶シリコンを主体とする半導体膜であり、例えばＣＶＤ法などにより形成する。上記図１５、図１６を用いて説明したように、第１多結晶シリコン膜Ｅ１ｂは７０ｎｍ〜１２０ｎｍの膜厚で形成しており、この膜厚は、所望のゲート電極の厚さよりも薄い。従って、本実施の形態２の製造方法では、第１多結晶シリコン膜Ｅ１ｂ上に第２多結晶シリコン膜Ｅ２ｂを積み増すことで、所望のゲート電極の厚さを補完する。従って、上記図１３、図１６のイオン注入工程は、少なくとも、本工程で第２多結晶シリコン膜Ｅ２ｂを形成する前に施す必要がある。なぜなら、第２多結晶シリコン膜Ｅ２を形成した後では、透過させる膜が厚すぎて、チャネル領域ＣＨに不純物イオンを注入することが困難となるからである。
【０１０８】
一例として、本実施の形態２の製造方法では、第２多結晶シリコン膜Ｅ２ｂを、厚さ８０ｎｍ〜２３０ｎｍとなるようにして形成する。また、第１多結晶シリコン膜Ｅ１ｂと第２多結晶シリコン膜Ｅ２ｂとをあわせた厚さでは、２００〜３００ｎｍとなるように第２多結晶シリコン膜Ｅ２ｂを形成する。
【０１０９】
次に、上記実施の形態１の上記図７の工程と同様の方法により、本実施の形態２の製造方法では、図１８に示すように、ＮＭＩＳ領域ＲＮの第１および第２多結晶シリコン膜Ｅ１ｂ，Ｅ２ｂに対して、ドナーとなる不純物イオンを注入する。その後、上記実施の形態１の上記図８の工程と同様の方法により、本実施の形態２の製造方法では、図１９に示すように、ＰＭＩＳ領域ＲＰの第１および第２多結晶シリコン膜Ｅ１ｂ，Ｅ２ｂに対して、アクセプタとなる不純物イオンを注入する。ここでは、保護膜ｔ１を透過膜として用いる方法や、注入した不純物イオンを拡散させるための熱処理工程に関しても、上記実施の形態１の製造方法と同様である。
【０１１０】
次に、上記実施の形態１の上記図９の工程と同様の方法により、本実施の形態２の製造方法では、図２０に示すように、金属シリサイド膜ｗｓおよびマスク酸化膜７を形成する。
【０１１１】
次に、上記実施の形態１の上記図１０〜図１２の工程と同様の方法により、本実施の形態２の製造方法では、図２１に示すように、ｎ型ゲート電極ＧＥｎ、ｐ型ゲート電極ＧＥｐ、ｎ型エクステンション領域ｅｎ、ｐ型エクステンション領域ｅｐ、サイドウォールスペーサｓｐ、ｎ型ソース／ドレイン領域ｓｄｎ、および、ｐ型ソース／ドレイン領域ｓｄｐを形成する。そして、以上の工程により、同一のシリコン基板１上に、ｎ型ゲート電極ＧＥｎなどを有するｎ型ＭＩＳトランジスタＱｎと、ｐ型ゲート電極ＧＥｐなどを有するｐ型ＭＩＳトランジスタＱｐとを形成したことになる。
【０１１２】
以上のように、上記実施の形態１，２の製造方法によれば、ゲート絶縁膜ＧＩを高品質化するための熱処理を炉体内で施すことができる。即ち、デュアルゲート構造のＭＩＳトランジスタを備えた半導体装置において、ｐ型ゲート電極ＧＥｐの形成時に懸念される、シリコン基板１への不純物の不慮の拡散を抑制し得るゲート絶縁膜ＧＩを、高い生産性を維持しつつ形成できる。これに加え、上記実施の形態１，２の製造方法によれば、ゲート絶縁膜ＧＩの高品質化に伴う熱処理に際して、チャネル領域ＣＨの不純物が拡散し難い構成とすることができる。これは、チャネル領域ＣＨの不純物濃度を、より正確に、所望の値に調整し得る構成であることを意味する。即ち、閾値電圧をより高精度に変調したＭＩＳトランジスタを有する半導体装置を形成できる。これらにより、結果として、生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置をより高性能化することができる。
【０１１３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１４】
例えば、上記実施の形態１，２では、分離部２はＬＯＣＯＳ方式によって形成するとして、製造方法を説明した。一方、この分離部２は、上記図２２などで説明したＳＴＩ構造の分離部２ｘと同様に形成しても良い。
【０１１５】
また、例えば、上記実施の形態１，２では、金属シリサイド膜ｗｓはタングステンシリサイドを主体とする導体膜であるとして、ＣＶＤ法またはスパッタリング法などにより形成するとした。一方、この金属シリサイド膜ｗｓは、上記図２５のシリサイド層ｓｃｘのように、コバルトシリサイドを主体とする導体膜であるとしても良い。また、その場合は、シリサイド化反応を利用して自己整合的に金属シリサイド膜ｗｓを形成しても良い。即ち、上記図９または上記図２０の工程では金属シリサイド膜ｗｓを形成せず、上記図１２または上記図２１の工程で、ソース／ドレイン領域ｓｄｎ，ｓｄｐを形成した後に金属シリサイド膜ｗｓを形成する。この場合、ゲート電極ＧＥｎ，ＧＥｐの上面に加え、ソース／ドレイン領域ｓｄｎ，ｓｄｐの表面においても、金属シリサイド膜ｗｓが形成されることになる。
【産業上の利用可能性】
【０１１６】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１１７】
【図１】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】本発明の実施の形態２である半導体装置の製造工程中であって、図１に続く製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】本発明者らが検討した半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１１８】
１  シリコン基板（半導体基板）
２  分離部
３〜６，８，９  フォトレジスト膜
７  マスク酸化膜
ＣＨ  チャネル領域
ＤＮＷ  ｎウェル
Ｅ１ａ，Ｅ１ｂ  第１多結晶シリコン膜（第１シリコン膜）
Ｅ２ａ，Ｅ２ｂ  第２多結晶シリコン膜（第２シリコン膜）
ｅｎ  ｎ型エクステンション領域
ｅｐ  ｐ型エクステンション領域
ＧＥｎ  ｎ型ゲート電極（第１ゲート電極）
ＧＥｐ  ｐ型ゲート電極（第２ゲート電極）
ＧＩ  ゲート絶縁膜
ＧＩＨ  高耐圧用ゲート絶縁膜
ＧＩＬ  低耐圧用ゲート絶縁膜
ｎｗ  素子用ｎウェル（第２半導体領域）
ｐｗ  素子用ｐウェル（第１半導体領域）
Ｑｎ  ｎ型ＭＩＳトランジスタ
ＱｎＨ  高耐圧ｎ型ＭＩＳトランジスタ
ＱｎＬ  低閾値ｎ型ＭＩＳトランジスタ
ＱｎＭ  標準閾値ｎ型ＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
ＱｐＬ  低閾値ｐ型ＭＩＳトランジスタ
ＱｐＨ  高耐圧ｐ型ＭＩＳトランジスタ
ＲＮ  ＮＭＩＳ領域（第１領域）
ＲＮＨ  高耐圧ＮＭＩＳ領域
ＲＮＬ  低耐圧ＮＭＩＳ領域
ＲＮＬａ  低閾値ＮＭＩＳ領域
ＲＮＬｂ  標準閾値ＮＭＩＳ領域
ＲＰ  ＰＭＩＳ領域（第２領域）
ＲＰＨ  高耐圧ＰＭＩＳ領域
ＲＰＬ  低耐圧ＰＭＩＳ領域
ｓ１  主面
ｓｄｎ  ｎ型ソース／ドレイン領域
ｓｄｐ  ｐ型ソース／ドレイン領域
ｓｐ  サイドウォールスペーサ
ｔ１  保護膜
ｔ２  保護酸化膜
ｗｓ  金属シリサイド膜
【図１】
2009272407.tif 000003
【図２】
2009272407.tif 000004
【図３】
2009272407.tif 000005
【図４】
2009272407.tif 000006
【図５】
2009272407.tif 000007
【図６】
2009272407.tif 000008
【図７】
2009272407.tif 000009
【図８】
2009272407.tif 000010
【図９】
2009272407.tif 000011
【図１０】
2009272407.tif 000012
【図１１】
2009272407.tif 000013
【図１２】
2009272407.tif 000014
【図１３】
2009272407.tif 000015
【図１４】
2009272407.tif 000016
【図１５】
2009272407.tif 000017
【図１６】
2009272407.tif 000018
【図１７】
2009272407.tif 000019
【図１８】
2009272407.tif 000020
【図１９】
2009272407.tif 000021
【図２０】
2009272407.tif 000022
【図２１】
2009272407.tif 000023
【図２２】
2009272407.tif 000024
【図２３】
2009272407.tif 000025
【図２４】
2009272407.tif 000026
【図２５】
2009272407.tif 000027