(57)【要約】【課題】マクロセルの集積度を低下させることなく、しかも、マクロセルを迂回して配線する必要もなく、配線効率や動作速度を向上させることができる半導体集積回路を提供する。【解決手段】マクロセルは、そのファンクションを構成するための配線である内部配線が、最上層側の配線層と最下層側の配線層を用いて形成される。また、最上層側の配線層と最下層側の配線層との間の中間層に、マクロセルのファンクションを構成するための配線ではない外部配線が形成される配線層が設けられている。【選択図】図１
2009260066.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのマクロセルを搭載する半導体集積回路であって、
前記マクロセルは、当該マクロセルのファンクションを構成するための配線である内部配線が、最上層側の少なくとも１層の配線層と最下層側の少なくとも１層の配線層を用いて形成され、前記最上層側の少なくとも１層の配線層と最下層側の少なくとも１層の配線層との間の中間層に、前記マクロセルのファンクションを構成するための配線ではない外部配線が形成される、少なくとも１層の配線層が設けられていることを特徴とする半導体集積回路。
【請求項２】
前記最上層側の少なくとも１層の配線層は、他の配線層よりも厚膜化された配線層であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記マクロセルの電源配線は、前記最上層側の少なくとも１層の配線層を用いて形成されていることを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層メタル（多層配線）構造を採用する半導体製造プロセスで製造される半導体集積回路の内部に配置されるマクロセルのレイアウト方式に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（大規模集積回路）のＳＯＣ（システムオンチップ）化が進み、半導体チップ上に多種多数のマクロセルが搭載されるようになってきている。しかし、マクロセルが配置されると、図４に示すように、上位階層の配線は、マクロセル３０を避けるように迂回させる必要が生じる場合がある。この場合、迂回される配線３４の配線長は長くなり、配線効率の低下や動作速度の低下を招いている。
【０００３】
ここで、図４は、従来の半導体集積回路のレイアウト構成を表す一例の平面概略図である。中央部が、マクロセル３０や内部回路１８，２０などが配置される領域であり、外周部が、この半導体集積回路の外部接続端子２２が配置される領域である。図４は、中央部に配置された、マクロセル３０および内部回路１８，２０と、外周部に配置された、外部接続端子２２とが配線３４で接続された状態を表している。
【０００４】
その対策として、特許文献１では、マクロセル内の基本セル間にスペースを設け、この基本セル間のスペースを上位階層の配線領域とすることが提案されている（同文献の第１図他参照）。また、特許文献２では、マクロセルの上位階層の一部、もしくは、その全体にマクロセルの内部非配線領域を設け、上位階層の配線領域とすることが提案されている（同文献の図１、図５他参照）。
【０００５】
【特許文献１】特開平２−１９４６４９号公報
【特許文献２】特開２００１−１６０６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１では、マクロセル内の基本セル間にあらかじめスペースを設け、配線領域を確保しておく必要があるため、セル面積が増大し、集積度が低下するという欠点がある。
【０００７】
ところで、メタル層数の少ないマクロセルと多いマクロセルが混在する場合、そのメタル層数の少ないマクロセル同士の配線は比較的下層側のメタル層を使用することが効率的である。つまり、マクロセルを構成するセルは半導体基板から下位階層の配線でレイアウトされている。そのため、メタル層数の少ないマクロセル同士の配線も、下位階層の配線同士で行うことが効率的である。
【０００８】
しかし、メタル層数が多いマクロセルにおいて、上位階層に配線領域を設けると、メタル層数が少ないマクロセルでは下位階層で配線を行うことができるのに、メタル層数が多いマクロセルの上層を跨いで配線するためには、ヴィアを何段か余計に経由して上位階層まで配線を引き回すことになる。そのため、特許文献２では、配線を垂直方向に迂回させることになるので、ヴィアや配線の寄生抵抗が動作速度の低下のつながる可能性がある。
【０００９】
さらに、近年の半導体製造プロセスでは、メタル最上層、または、最上層とその１層下のメタル層を厚膜化するという手法が用いられる場合がある。この手法は、例えば、メタル配線のＥＭ（エレクトロマイグレーション）や、ＩＲドロップ（電圧降下）などの対策のため、電源配線等のように、比較的大電流が流れるメタル配線を形成する場合に用いられている。
【００１０】
ところが、メタル層が厚膜化されると、ヴィア径を大きくしなければならない、配線幅を太くしなければならない、配線間隔を広くしなければならない、などのデザインルールの制約が生じる。例えば、電源配線は、元々配線幅が太く、ヴィア径が大きくても問題にはならないが、信号配線の場合は、微細化が難しく、配線効率が損なわれてしまう。特許文献２の場合には、このような問題も考えられる。
【００１１】
本発明の目的は、前記従来技術の問題点を解消し、マクロセルの集積度を低下させることなく、しかも、マクロセルを迂回して配線する必要もなく、配線効率や動作速度を向上させることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、少なくとも１つのマクロセルを搭載する半導体集積回路であって、
前記マクロセルは、当該マクロセルのファンクションを構成するための配線である内部配線が、最上層側の少なくとも１層の配線層と最下層側の少なくとも１層の配線層を用いて形成され、前記最上層側の少なくとも１層の配線層と最下層側の少なくとも１層の配線層との間の中間層に、前記マクロセルのファンクションを構成するための配線ではない外部配線が形成される、少なくとも１層の配線層が設けられていることを特徴とする半導体集積回路を提供するものである。
【００１３】
ここで、前記最上層側の少なくとも１層の配線層は、他の配線層よりも厚膜化された配線層であることが望ましい。この場合、前記マクロセルの電源配線は、前記最上層側の少なくとも１層の配線層を用いて形成されていることが望ましい。
【発明の効果】
【００１４】
本発明では、中間層の配線層を用いて、マクロセルの上を横切るように外部配線を形成できる。そのため、マクロセルの配置領域であっても、水平方向はもちろん垂直方向にも、外部配線を迂回させる必要がなくなるため、配線効率を向上させることができる。
【００１５】
また、最上層側の配線層が厚膜化される半導体製造プロセスの場合であっても、この厚膜化された最上層側の配線層を、マクロセルの電源配線として使用することができるため、デザインルールが厳しくなることの影響はない。むしろ、電源配線を最上層側に形成することでマクロセルの電源配線のレイアウト効率を向上させることができ、マクロセルのレイアウト面積を縮小することが可能となる。
【００１６】
さらに、マクロセルの内部配線のレイアウト構造を、最上層側の配線層と最下層側の配線層に分割するのみであるから、これによりマクロセルのレイアウト面積が増大することもない。
【発明を実施するための最良の形態】
【００１７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００１８】
図１は、本発明の半導体集積回路のレイアウト構成を表す一実施形態の断面概略図である。同図に示す半導体集積回路は、１層目（最下層）〜５層目（最上層）までの５層のメタル配線構造の半導体製造プロセスで製造されている。図１において、一番下側（下地層の上）の配線層（図１では、マクロセル１０の内部配線１２として使用されている）が１層目（メタル１層）であり、一番上側の配線層が５層目（メタル５層）である。
【００１９】
半導体集積回路には、３層のメタル層を使用して内部配線１２が形成されるマクロセル１０が搭載されている。マクロセル１０の内部配線１２は、マクロセル１０のファンクションを構成するための配線であり、１，２，５層目のメタル層を用いて形成されている。５層目のメタル層は、他の１〜４層目のメタル層と比べて厚膜化されており、マクロセル１０の電源配線が形成されている。
【００２０】
ここで、マクロセルとは、例えば、ＲＡＭ（ランダムアクセスメモリ）やＲＯＭ（リードオンリーメモリ）、ＣＰＵ（中央演算装置）コアなどのように、所定のファンクションを有するハードマクロのブロックである。マクロセルの種類、規模（サイズ）の大小、個数等は何ら限定されない。ただし、マクロセルの内部配線の層数は、半導体集積回路のメタル層の全層数よりも少ないものとする。
【００２１】
図１に示すように、マクロセル１０の２層目の内部配線１２と５層目の内部配線１２とは、ヴィア１６を介して接続されている。図示していないが、２層目の内部配線１２と５層目の内部配線１２とを接続するヴィア１６は、３，４層目の内部配線１２を経由して接続されている。この２層目の内部配線１２と５層目の内部配線１２を接続するヴィア１６は、必要に応じて必要な箇所に必要な個数が設けられる。
【００２２】
一方、３，４層目のメタル層には、マクロセル１０の内部配線１２ではなく、外部配線１４（上位階層の配線）が形成されている。外部配線１４とは、マクロセル１０のファンクションを構成するための配線ではない配線であり、例えば、マクロセル１０の端子と半導体集積回路に搭載されている他の素子（他のマクロセル、内部回路、半導体集積回路のピン等）とを接続する配線や、他の素子同士を接続する配線等が含まれる。
【００２３】
図２に示すように、外部配線１４は、３，４層目のメタル層を用いて、マクロセル１０の上を横切るように配線を形成することができる。中間層のメタル層を、外部配線１４の配線領域として使用することができるので、マクロセル１０の配置領域であっても、水平方向はもちろん垂直方向にも、外部配線１４を迂回させる必要がなくなるため、配線効率を向上させることができる。
【００２４】
ここで、図２は、図４に示す半導体集積回路において、本発明を適用して、中央部に配置された、１つのマクロセル１０および複数の内部回路１８，２０と、外周部に配置された、外部接続端子２２とが外部配線１４で接続された状態を表したものである。
【００２５】
また、最上層のメタル層が厚膜化される半導体製造プロセスの場合であっても、この厚膜化された最上層のメタル層を、マクロセル１０の電源配線として使用することができるため、デザインルールが厳しくなることの影響はない。むしろ、電源配線を最上層側に形成することでマクロセル１０の電源配線のレイアウト効率を向上させることができ、マクロセル１０のレイアウト面積を縮小することが可能となる。
【００２６】
さらに、マクロセル１０の内部配線１２のレイアウト構造を、最上層側のメタル層と最下層側のメタル層に分割するのみであるから、これによりマクロセル１０のレイアウト面積が増大することもない。
【００２７】
ここで、従来の５層メタル配線構造の半導体集積回路において、図１と同様に、３層メタル配線構造のマクロセル３０が搭載されている場合、図３に示すように、マクロセル３０の内部配線３２は、最下層側の１〜３層目のメタル層を用いて形成される。一方、４，５層目のメタル層には外部配線３４が形成される。外部配線３４は、４，５層目のメタル層を用いて、マクロセル３０の上を横切るように配線を形成することができる。
【００２８】
しかし、５層目のメタル層が厚膜化されている場合、外部配線３４には、デザインルールの制約が生じる。そのため、５層目のメタル層が厚膜化されると、微細化が難しく、配線効率が損なわれることは既に述べた通りである。
【００２９】
なお、本発明の半導体集積回路において、マクロセルの内部配線は、最上層側の少なくとも１層の配線層と最下層側の少なくとも１層の配線層を用いて形成される。すなわち、最上位側と最下位側の配線層に分割して形成される。また、マクロセルには、最上層側の少なくとも１層の配線層と最下層側の少なくとも１層の配線層との間の中間層に、外部配線が形成される、少なくとも１層の配線層が設けられる。
【００３０】
また、最上層側の少なくとも１層の配線層は、他の配線層よりも厚膜化された配線層であってもよいし、他の配線層と同じ膜厚の配線層であってもよい。最上層側の少なくとも１層の配線層が厚膜化される場合、この最上層側の少なくとも１層の配線層を用いて、マクロセルの電源配線を形成することが望ましい。例えば、最上層側の２層の配線層を厚膜化すれば、電源とグランドの配線を形成することができる。
【００３１】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体集積回路のレイアウト構成を表す一実施形態の断面概略図である。
【図２】本発明の半導体集積回路のレイアウト構成を表す一実施形態の平面概略図である。
【図３】従来の半導体集積回路のレイアウト構成を表す一例の断面概略図である。
【図４】従来の半導体集積回路のレイアウト構成を表す一例の平面概略図である。
【符号の説明】
【００３３】
１０、３０  マクロセル
１２、３２  内部配線
１４、３４  外部配線
１６  ヴィア
１８，２０  内部回路
２２  外部接続端子
【図１】
2009260066.tif 000003
【図２】
2009260066.tif 000004
【図３】
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【図４】
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