(57)【要約】【課題】ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を１回で行うとともに、ＣＭＰ処理によるサイドウォールの後退を防ぐことを目的とする。【解決手段】本発明に係る半導体装置の製造方法は、ＳＯＩ層３上にゲート絶縁膜４を介してゲート電極を形成し、ゲート電極両側のＳＯＩ層３上にエピタキシャル層９を形成する。ゲート電極を覆うＣＭＰストッパ膜１１を形成し、ゲート電極の側面においてＣＭＰストッパ膜１１上にサイドウォール１２を形成する。エピタキシャル層９にソースドレイン部１０，１３を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、ＣＭＰストッパ膜１１表面に達するまで、ＣＭＰ処理により層間膜を除去する。ポリシリコン膜の上部をエッチングした後、ゲート電極の全部と、ソースドレイン部１０，１３の上部とを同時にシリサイド化し、フルシリサイドゲート電極１７を得る。【選択図】図１４
2009076549.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＳＯＩ（Silicon On Insulator）層上にゲート絶縁膜、ポリシリコン膜を順に積層し、パターン化するとともに、その側面上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜両側の前記ＳＯＩ層上に、エピタキシャル層を形成する工程と、
（ｃ）前記ポリシリコン膜の両側の前記エピタキシャル層と前記ＳＯＩ層に不純物をイオン注入する工程と、
（ｄ）前記ポリシリコン膜を覆うＣＭＰ（Chemical Mechanical Polishing）ストッパ膜を形成するとともに、前記ポリシリコン膜の側面において前記ＣＭＰストッパ膜上にサイドウォールを形成する工程と、
（ｅ）前記サイドウォールの両側の前記エピタキシャル層に不純物をイオン注入し、第１のソースドレイン部を形成する工程と、
（ｆ）前記工程（ｅ）で得られた構造上にアモルファスシリコンからなる層間膜を形成する工程と、
（ｇ）前記ＣＭＰストッパ膜表面に達するまで、ＣＭＰ処理により前記層間膜を除去する工程と、
（ｈ）前記工程（ｇ）の後、前記層間膜の上部をエッチングする工程と、
（ｉ）前記工程（ｈ）の後、前記ポリシリコン膜上の前記ＣＭＰストッパ膜を除去する工程と、
（ｊ）前記工程（ｉ）の後、前記ポリシリコン膜の上部をエッチングして第１のゲート電極を形成する工程と、
（ｋ）前記工程（ｊ）の前または後に、前記層間膜をエッチングして除去する工程と、
（ｌ）前記工程（ｊ）および前記工程（ｋ）の後、前記第１のゲート電極の全部と、前記第１のソースドレイン部の上部とを同時にシリサイド化し、フルシリサイドゲート電極を得る工程とを備える、
半導体装置の製造方法。
【請求項２】
（ｍ）前記工程（ｊ）および前記工程（ｋ）の後、前記工程（ｌ）の前に、前記サイドウォール内の前記ＣＭＰストッパ膜および前記絶縁膜を除去する工程をさらに備える、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）は、前記絶縁膜側面上にダミーサイドウォールを形成する工程を含み、
前記工程（ｂ）は、前記エピタキシャル層を、前記ダミーサイドウォール両側の前記ＳＯＩ層上に形成し、前記エピタキシャル層形成後に前記ダミーサイドウォールを除去する工程を含む、
請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
（Ａ）一部にＳＯＩ層、一部にバルク層を有する基板を準備する工程と、
（Ｂ）請求項１に記載した半導体装置の製造方法により、前記フルシリサイドゲート電極と、前記第１のソースドレイン部とを備える第１の半導体装置を前記ＳＯＩ層上に形成する工程と、
（Ｃ）請求項１に記載した半導体装置の製造方法のうち、前記工程（ｉ）と、前記工程（ｊ）とを除いた工程により、前記第１の半導体装置の形成と並行して、第２のゲート電極と、第２のソースドレイン部とを備える第２の半導体装置を前記バルク層上に形成する工程とを備え、
前記工程（Ｃ）では、前記工程（ｌ）により、前記第２のゲート電極の上部と、前記第２のソースドレイン部の上部とがシリサイド化される、
半導体装置の製造方法。
【請求項５】
（ａ）ＳＯＩ（Silicon On Insulator）層上にゲート絶縁膜、ポリシリコン膜、酸化膜、ポリシリコン膜を順に積層し、パターン化するとともに、その側面上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜両側の前記ＳＯＩ層上に、エピタキシャル層を形成する工程と、
（ｃ）前記ポリシリコン膜の両側の前記エピタキシャル層と前記ＳＯＩ層に不純物をイオン注入する工程と、
（ｄ）前記ポリシリコン膜を覆うＣＭＰ（Chemical Mechanical Polishing）ストッパ膜を形成するとともに、前記ポリシリコン膜の側面において前記ＣＭＰストッパ膜上にサイドウォールを形成する工程と、
（ｅ）前記サイドウォールの両側の前記エピタキシャル層に不純物をイオン注入し、第１のソースドレイン部を形成する工程と、
（ｆ）前記工程（ｅ）で得られた構造上にアモルファスシリコンからなる層間膜を形成する工程と、
（ｇ）前記ＣＭＰストッパ膜表面に達するまで、ＣＭＰ処理により前記層間膜を除去する工程と、
（ｈ）前記工程（ｇ）の後、前記ポリシリコン膜上の前記ＣＭＰストッパ膜を除去する工程と、
（ｉ）前記工程（ｈ）の後、上層の前記ポリシリコン膜をエッチングして除去することにより、下層の前記ポリシリコン膜を第１のゲート電極として残す工程と、
（ｊ）前記工程（ｉ）の前または後に、前記層間膜をエッチングして除去する工程と、
（ｋ）前記工程（ｉ）および前記工程（ｊ）の後、前記酸化膜をエッチングして除去する工程と、
（ｌ）前記工程（ｋ）の後、前記第１のゲート電極の全部と、前記第１のソースドレイン部の上部とを同時にシリサイド化し、フルシリサイドゲート電極を得る工程とを備える、
半導体装置の製造方法。
【請求項６】
（ｍ）前記工程（ｉ）および前記工程（ｊ）の後、前記工程（ｌ）の前に、前記サイドウォール内の前記ＣＭＰストッパ膜および前記絶縁膜を除去する工程をさらに備える、
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）は、前記絶縁膜側面上にダミーサイドウォールを形成する工程を含み、
前記工程（ｂ）は、前記エピタキシャル層を、前記ダミーサイドウォール両側の前記ＳＯＩ層上に形成し、前記エピタキシャル層形成後に前記ダミーサイドウォールを除去する工程を含む、
請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法であって、
（Ａ）一部にＳＯＩ層、一部にバルク層を有する基板を準備する工程と、
（Ｂ）請求項５に記載した半導体装置の製造方法により、前記フルシリサイドゲート電極と、前記第１のソースドレイン部とを備える第１の半導体装置を前記ＳＯＩ層上に形成する工程と、
（Ｃ）請求項５に記載した半導体装置の製造方法のうち、前記工程（ａ）と、前記工程（ｈ）と、前記工程（ｉ）と、前記工程（ｋ）とを除いた工程により、前記第１の半導体装置の形成と並行して、第２のゲート電極と、第２のソースドレイン部とを備える第２の半導体装置を前記バルク層上に形成する工程とを備え、
前記工程（Ｃ）では、前記工程（ｌ）により、前記第２のゲート電極の上部と、前記第２のソースドレイン部の上部とがシリサイド化される、
半導体装置の製造方法。
【請求項９】
ＳＯＩ層と、
前記ＳＯＩ層上にゲート絶縁膜を介して形成され、完全にシリサイド化されたゲート電極と、
前記ゲート電極の側面上に順に形成された絶縁膜およびサイドウォールと、
前記サイドウォールの両側の前記ＳＯＩ層上に形成されたエピタキシャル層と、その上面が前記ゲート電極と同じ厚みだけシリサイド化されたソースドレイン部とを備え、
前記サイドウォールは前記ゲート電極および前記ソースドレイン部から突出して設けられる、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、シリサイド層が形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでおり、トランジスタ特性、特にロールオフ特性を改善するために、薄膜ＳＯＩ基板に形成される薄膜ＳＯＩトランジスタが注目されている。薄膜ＳＯＩトランジスタでは、ＳＯＩ層が薄いため、ゲート電極の材料により定まる仕事関数によって閾値電圧を制御する必要がある。このような閾値電圧を制御する観点から、メタルゲートを備えるトランジスタが注目されている。そのうち、ポリシリコンにニッケルシリサイドを形成して、完全にシリサイド（ＦＵＳＩ）化したフルシリサイドゲート電極を備えるトランジスタが特に注目されている。このようなトランジスタでは、ソースドレイン部の抵抗を下げるため、ソースドレイン部もシリサイド化している。
【０００３】
ＦＵＳＩ構造を備えるトランジスタの従来の製造方法では、まず、下地構造形成後、ソースドレイン部をシリサイド化する。そして、ゲート電極上に、窒化膜やライナー膜からなり、後工程のＣＭＰ（Chemical Mechanical Polishing）処理の進行を止めるＣＭＰストッパ膜とサイドウォールを形成した後、酸化膜からなる層間膜を形成する。その後、ＣＭＰ処理により、ＣＭＰストッパ膜表面まで層間膜を除去してゲート電極の頭だしを行い、ゲート電極をＦＵＳＩ化する。
【０００４】
しかしながら、従来の製造方法では、ＣＭＰ処理において、ＣＭＰストッパ膜を形成する窒化膜と、層間膜を形成する酸化膜との選択比が小さいため、ゲート電極の頭だしをする際に、ＣＭＰストッパ膜が除去されてしまう。その結果、ゲート電極となるポリシリコン膜も除去され、ゲート電極の高さ、つまり、ポリシリコン残膜の膜厚がばらついてしまうため、トランジスタ特性がばらつくという問題があった。また、ＣＭＰストッパ膜を窒化膜で形成すると、ＣＭＰストッパ膜除去時に、サイドウォールを形成する窒化膜まで除去してしまい、サイドウォールの高さがばらつく。その結果、ポリシリコン膜をフルシリサイド化する際、ポリシリコンに供給される金属の量がばらついてしまい、トランジスタ特性がばらつくという問題があり、また、最悪の場合、ショートしてしまうという問題があった。
【０００５】
そこで、非特許文献１には、ゲート電極となるポリシリコン膜の上に、ポリシリコン膜を保護する酸化膜、ダミーとなるポリシリコン膜を順に形成する半導体装置が記載されている。また、非特許文献２には、ゲート電極となるポリシリコン膜の上に、ポリシリコン膜を保護するＳｉＧｅ膜を形成する半導体装置が記載されている。これらにより、ゲート電極となるポリシリコン膜の膜厚を制御することができ、かつ、サイドウォールの後退を防ぐことができる。
【０００６】
【非特許文献１】Motofumi Saitoh et.al., "Strain Controlled CMOSFET with Phase Controlled Full-silicide(PC-FUSI)/HfSiON Gate Stack Structure for 45nm-node LSTP Devices", Symp.VLSI Tech., 2006.
【非特許文献２】A.Veloso et.al., "Dual work function phase controlled Ni-FUSI CMOS(NiSi NMOS,Ni2Si or Ni31Si12 PMOS):Manufacturability,Reliability & Process Window Improvement by Sacrificial SiGe cap", Symp.VLSI Tech., 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１，２に記載の半導体装置の製造方法では、ソースドレイン部をシリサイド化した後、ゲート電極をフルシリサイド化するため、２回のシリサイド化をしなければならず、手間がかかるという問題があった。また、層間膜を除去するＣＭＰ処理において、サイドウォールの窒化膜と、層間膜の酸化膜との選択比は小さい（窒化膜／酸化膜＝１５以下）。そのため、層間膜だけでなく、サイドウォールも除去されてしまう。その結果、依然として、サイドウォールは後退してしまうという問題があった。さらに、非特許文献２に記載の半導体装置の製造方法では、ＳｉＧｅ膜を形成するが、このＳｉＧｅ膜によって半導体装置が汚染されるという問題があった。
【０００８】
本発明は、上記のような問題点を解決するためになされたものであり、ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を１回で行うとともに、ＣＭＰ処理によるサイドウォールの後退を防ぐことを目的とする。
【課題を解決するための手段】
【０００９】
実施の形態に係る半導体装置の製造方法は、ＳＯＩ層上にゲート絶縁膜を介してポリシリコン膜を形成し、前記ポリシリコン膜両側に絶縁膜を形成する。そして、前記絶縁膜両側の前記ＳＯＩ層上にエピタキシャル層を形成する。そして、前記ポリシリコン膜を覆うＣＭＰストッパ膜を形成し、前記ポリシリコン膜の側面において前記ＣＭＰストッパ膜上にサイドウォールを形成する。そして、前記エピタキシャル層にソースドレイン部を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、前記ＣＭＰストッパ膜表面に達するまで、ＣＭＰ処理により前記層間膜を除去する。そして、前記ポリシリコン膜の上部をエッチングしてゲート電極を形成し、層間膜を除去した後に、前記ゲート電極の全部と、前記ソースドレイン部の上部とを同時にシリサイド化し、フルシリサイドゲート電極を得る。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を１回で行うことができ、それとともに、ＣＭＰ処理によるサイドウォールの後退を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図１４に示す。図１４に係る半導体装置は、ＳＯＩ（Silicon On Insulator）層３と、ＴＥＯＳ膜７と、フルシリサイドゲート電極１７と、サイドウォール１２と、第１，２の不純物拡散領域１０，１３よりなるソースドレイン部とを備える。このような半導体装置は、例えば、４５ｎｍプロセス以降のＦＵＳＩ構造を用いたＳｏＣ（System on Chip）デバイスに適用される。
【００１２】
図１４では、半導体層１上に、ＢＯＸ（埋込酸化膜）層２が設けられ、ＢＯＸ層２の上に、ＳＯＩ層３が設けられている。このように、半導体層１、ＢＯＸ層２、ＳＯＩ層３が順に積層された基板は、ＳＯＩ基板と呼ばれる。なお、図１４に図示していないが、ＳＯＩ層３は、ＳＴＩ（Shallow Trench Isolation）によって電気的に分離される。
【００１３】
ゲート電極であるフルシリサイドゲート電極１７は、ＳＯＩ層３上にゲート絶縁膜４を介して形成され、完全にシリサイド化されている。絶縁膜であるＴＥＯＳ膜７、および、サイドウォール１２は、フルシリサイドゲート電極１７の側面上に順に形成される。
【００１４】
第１，第２の不純物拡散領域１０，１３よりなるソースドレイン部は、サイドウォール１２の両側のＳＯＩ層３上に形成されたエピタキシャル層９を含んでなる。図１４に示すように、フルシリサイドゲート電極１７と、上述のソースドレイン部との間は、ゲート絶縁膜４、ＴＥＯＳ膜７、ＣＭＰ（Chemical Mechanical Polishing）ストッパ膜１１により、絶縁されている。上述のソースドレイン部は、そのエピタキシャル層９上面がフルシリサイドゲート電極１７と略同じ厚みだけシリサイド化されている。このエピタキシャル層９においてシリサイド化された部分は、図１４では、シリサイド層１６として図示されている。
【００１５】
上述したサイドウォール１２は、図１４に示すように、フルシリサイドゲート電極１７、および、第１，２の不純物拡散領域１０，１３よりなるソースドレイン部から突出して設けられる。
【００１６】
次に、本実施の形態に係る半導体装置の製造方法、つまり、上述のフルシリサイドゲート電極１７を備える半導体装置の製造方法を、図１〜図１４を用いて説明する。
【００１７】
まず、図１に示すように、第１の工程として、ＳＯＩ層３に、図示しないＳＴＩを作成した後、ＳＯＩ層３上にゲート絶縁膜４、ポリシリコン膜５を順に積層する。本実施の形態では、ポリシリコン膜５上には、これら積層した膜をパターン化するための保護膜６も形成される。この保護膜６は、例えば、窒化膜を用いる。その後、図１に示すように、保護膜６、ポリシリコン膜５をパターン化する。このパターン化は、例えば、写真製版工程により加工する。
【００１８】
本実施の形態では、後工程で不純物をイクステンションやソースドレイン部にイオン注入する。ポリシリコン膜５の膜厚は、そのイクステンション注入やソースドレイン注入時に、ゲート下のチャネル部にイオン注入されることを防止できる膜厚に設定する。
【００１９】
そして、図２に示すように、本実施の形態では、パターン化したポリシリコン膜５の側面上に、絶縁膜であるＴＥＯＳ膜７およびダミーサイドウォール８を順に形成する。本実施の形態では、ＴＥＯＳ膜７、ダミーサイドウォール８を形成する。ダミーサイドウォール８は、例えば、窒化膜により形成される。このダミーサイドウォール８をエッチングでパターン形成する際、ＳＯＩ層３にエッチングダメージを与えないようにするため、そのエッチングを下地のＴＥＯＳ膜７により止める。なお、本実施の形態では、絶縁膜としてＴＥＯＳ膜７を用いるが、それに限ったものでなく、他の酸化膜を形成してもよい。
【００２０】
次に、第２の工程として、本実施の形態では、図３に示すように、例えば、フッ酸を用いて、ＳＯＩ層３上のＴＥＯＳ膜７を一部を残して除去するとともに、保護膜６とダミーサイドウォール８との間のＴＥＯＳ膜７の上部を後退させる。その後、ＴＥＯＳ膜７両側のＳＯＩ層３上に、エピタキシャル層９を形成する。それから、本実施の形態では、ダミーサイドウォール８両側のＳＯＩ層３上に、エピタキシャル層９を形成する。図３では、エピタキシャル層９が形成される前のＳＯＩ層３の表面が、鎖線により示されている。
【００２１】
本実施の形態では、ダミーサイドウォール８下側のＴＥＯＳ膜７も除去している。その理由は、寄生抵抗を低減させるためである。
【００２２】
なお、エピタキシャル層９の膜厚は、後に行うシリサイド化により、上述のソースドレイン部が完全にシリサイド化しないようにするため、後述する第１のゲート電極よりも厚くしておく必要がある。これについては、後で再び説明する。
【００２３】
エピタキシャル層９形成後、図４に示すように、ダミーサイドウォール８を除去する。本実施の形態では、その除去とともに、保護膜６も除去する。ダミーサイドウォール８、保護膜６の除去には、例えば、熱リン酸を用いて除去する。
【００２４】
次に、第３の工程として、図５に示すように、ポリシリコン膜５の両側のエピタキシャル層９とＳＯＩ層３にイクステンション注入とハロー注入を行う。これにより、第１の不純物拡散領域１０が形成される。
【００２５】
次に、第４の工程として、図６に示すように、ポリシリコン膜５を覆うＣＭＰストッパ膜１１を形成するとともに、ポリシリコン膜５の側面においてＣＭＰストッパ膜１１上にサイドウォール１２を形成する。本実施の形態では、ＣＭＰストッパ膜１１は、酸化膜で形成され、図６に示すように、エピタキシャル層９上に延在している。また、本実施の形態では、サイドウォール１２は、窒化膜で形成される。
【００２６】
次に、第５の工程として、図７に示すように、サイドウォール１２の両側のエピタキシャル層９にソースドレイン注入を行い、第２の不純物拡散領域１３を形成する。こうして、第１，２の不純物拡散領域１０，１３よりなる第１のソースドレイン部であるソースドレイン部を形成する。
【００２７】
次に、第６の工程として、図８に示すように、図７に係る工程で得られた構造上にアモルファスシリコンからなる層間膜１４を形成する。この層間膜１４は、図示しないＳＴＩ上にも設けられる。なお、ＳＯＩ層３、エピタキシャル層９は存在するが、この図８以降からは、簡単のため、ＳＯＩ層３、エピタキシャル層９の符号は省略する。
【００２８】
その後、第７の工程として、図９に示すように、ゲート電極上のＣＭＰストッパ膜１１表面に達するまで、ＣＭＰ処理により層間膜１４を除去する。ここで、ＣＭＰストッパ膜１１を構成する酸化膜と、層間膜１４を構成するアモルファスシリコンの選択比は、１００以上であるため、ＣＭＰ処理をＣＭＰストッパ膜１１により確実に止めることができる。これにより、サイドウォール１２は後退せず、その高さを確保することができる。
【００２９】
次に、第８の工程として、図１０に示すように、層間膜１４の上部をエッチングする。これは、後工程で、ポリシリコン膜５の上部と、層間膜１４とをエッチングするが、そのエッチング後において、ポリシリコン膜５の一部を残す必要がある。しかしながら、図１０のようにエッチングしなければ、図示しないＳＴＩ上に形成された層間膜１４の高さが、ポリシリコン膜５よりも高く形成される場合がある。この場合、層間膜１４を全て除去したときには、ポリシリコン膜５も全て除去されてしまう。そこで、後で行うエッチング工程において、ポリシリコン膜５の一部を残すために、図１０のように、ＳＴＩ上の層間膜１４をポリシリコン膜５より膜厚が薄くなるように層間膜１４をエッチングする。
【００３０】
次に、第９の工程として、図１１に示すように、ポリシリコン膜５上のＣＭＰストッパ膜１１を除去する。なお、図９に示したＣＭＰ処理直後では、ＣＭＰストッパ膜１１に層間膜１４が薄く残っている場合がある。その場合、薄く残った層間膜１４がマスクとなり、ポリシリコン膜５上のＣＭＰストッパ膜１１を除去しにくくなってしまう。しかし、図１０に示した工程で、層間膜１４をある程度エッチングするとともに、ＣＭＰストッパ膜１１上の層間膜１４を完全に除去しておけば、本工程においてポリシリコン膜５上のＣＭＰストッパ膜１１を容易に除去することができる。
【００３１】
次に、本実施の形態では、図１２に示すように、第１０の工程としてポリシリコン膜５の上部をエッチングして第１のゲート電極１５を形成するのと同時に、第１１の工程として層間膜１４をエッチングして除去する。この工程に用いるエッチングは、例えば、ドライエッチングを用いてもよく、ウェットエッチング（例えば、ＡＰＭ温度８０度、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝５：１：５００）を用いてもよく、またはその両方を組み合わせて用いてもよい。なお、後工程で、第１のゲート電極１５を完全にシリサイド化させる必要があるため、第１のゲート電極１５の厚さは、薄く形成される必要がある。特に、上述のソースドレイン部が完全にシリサイド化して、ゲート絶縁膜４下のＳＯＩ層３もシリサイド化しないようにするため、第１のゲート電極１５の高さは、上述のソースドレイン部のエピタキシャル層９の高さより低くしておく必要がある。そのため、第２の工程において、エピタキシャル層９は、高く形成しておく必要がある。
【００３２】
次に、第１２の工程として、本実施の形態では、図１３に示すように、サイドウォール１２内のＣＭＰストッパ膜１１およびＴＥＯＳ膜７を除去する。本実施の形態では、これらの膜とともに、上述のソースドレイン部上のＣＭＰストッパ膜１１も除去する。これらの膜の除去には、例えば、フッ酸を用いる。
【００３３】
それから、第１３の工程として、図１４に示すように、第１のゲート電極１５の全部と、第１のソースドレイン部であるソースドレイン部の上部をシリサイド化し、フルシリサイドゲート電極１７を得る。本実施の形態では、第１，２の不純物拡散領域１０，１３よりなり、シリサイド化されたソースドレイン部は、シリサイド層１６として図１４に示されている。シリサイド化は、例えば、第１のゲート電極１５の上、および、上述のソースドレイン部上に、ニッケルなどの図示しない金属膜を形成し、加熱してシリサイド化した後、図示しない金属膜を除去して行う。
【００３４】
以上の構成からなる本実施の形態に係る半導体装置の製造方法によれば、１回のシリサイド化により、第１、２不純物拡散領域１０，１３よりなるソースドレイン部をシリサイド化するとともに、フルシリサイドゲート電極１７を得ることができる。また、層間膜１４をアモルファスシリコンで形成したため、ＣＭＰ処理によるサイドウォール１２の後退を防ぐことができる。これにより、シリサイド化する際に、ポリシリコンに供給される金属量のばらきつを抑えることができるため、トランジスタ特性のばらつきを抑えることができ、また、ショートを防ぐこともできる。また、ＳｉＧｅ膜などを用いないため、これらによる汚染から半導体装置を防ぐことができる。
【００３５】
また、シリサイド化の前に、サイドウォール１２内のＣＭＰストッパ膜１１およびＴＥＯＳ膜７を除去するため、サイドウォール１２の開口を大きくすることができる。これにより、シリサイド化する際に、サイドウォール１２内にニッケルなどの金属をデポしやすくすることができる。これは、特に、フルシリサイドゲート電極１７が微細化され、サイドウォール１２内に金属膜をデポしにくくなる場合に有効である。
【００３６】
なお、本実施の形態では、図７において不純物をイオン注入して、第２の不純物拡散領域１３を形成した。しかし、これに限ったものではなく、図３において不純物をイオン注入することにより、第２の不純物拡散領域１３を形成してもよい。その場合は、耐熱リン酸耐性向上のため、例えば、基板のみ熱酸化膜処理を行った後に、不純物をイオン注入するなどして、熱リン酸で除去する前に酸化膜で覆っていることが望ましい。
【００３７】
＜実施の形態２＞
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図２８に示す。図２８に示すように、本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の構成と同じである。以下、本実施の形態に係る半導体装置の製造方法を、図１５〜図２８を用いて説明する。なお、本実施の形態に係る液晶表示装置の構成のうち、実施の形態１と同一の構成については、同一の符号を付すものとし、新たに説明しない構成については、実施の形態１と同じであるものとする。
【００３８】
まず、第１の工程として、ＳＯＩ層３に、図示しないＳＴＩを作成した後、図１５に示すように、ＳＯＩ層３上にゲート絶縁膜４、ポリシリコン膜２１、酸化膜２２、ポリシリコン膜２３を順に積層する。本実施の形態では、ポリシリコン膜２３上には、これら積層した膜をパターン化するための保護膜６も形成される。この保護膜６は、例えば、ＨＣＤガスを用いた窒化膜からなる。その後、図１５に示すように、ポリシリコン膜２１、酸化膜２２、ポリシリコン膜２３をパターン化する。このパターン化は、例えば、写真製版工程により加工する。
【００３９】
そして、図１６に示すように、本実施の形態では、パターン化したポリシリコン膜２１，２３の側面上に、絶縁膜であるＴＥＯＳ膜７およびダミーサイドウォール８を順に形成する。本実施の形態では、ＴＥＯＳ膜７、ダミーサイドウォール８を形成する。
【００４０】
次に、第２の工程として、本実施の形態では、図１７に示すように、例えば、フッ酸を用いて、ＳＯＩ層３上のＴＥＯＳ膜７を一部を残して除去するとともに、保護膜６とダミーサイドウォール８との間のＴＥＯＳ膜７の上部を後退させる。その後、ＴＥＯＳ膜７両側のＳＯＩ層３上に、エピタキシャル層９を形成する。それから、本実施の形態では、ダミーサイドウォール８両側のＳＯＩ層３上に、エピタキシャル層９を形成する。図１７では、エピタキシャル層９が形成される前のＳＯＩ層３の表面が、鎖線により示されている。
【００４１】
なお、エピタキシャル層９の膜厚は、後に行うシリサイド化により、上述のソースドレイン部が完全にシリサイド化しないようにするため、ポリシリコン膜２１よりも厚くしておく必要がある。
【００４２】
エピタキシャル層９形成後、図１８に示すように、ダミーサイドウォール８を除去する。本実施の形態では、その除去とともに、保護膜６も除去する。ダミーサイドウォール８、保護膜６の除去には、例えば、熱リン酸を用いて除去する。
【００４３】
次に、第３の工程として、図１９に示すように、ポリシリコン膜２１，２３の両側のエピタキシャル層９とＳＯＩ層３にイクステンション注入とハロー注入を行う。これにより、第１の不純物拡散領域１０が形成される。
【００４４】
次に、第４の工程として、図２０に示すように、ポリシリコン膜２１，２３を覆うＣＭＰストッパ膜１１を形成するとともに、ポリシリコン膜２１，２３の側面においてＣＭＰストッパ膜１１上にサイドウォール１２を形成する。本実施の形態では、ＣＭＰストッパ膜１１は、酸化膜で形成され、図２０に示すように、エピタキシャル層９上に延在している。また、本実施の形態では、サイドウォール１２は、窒化膜で形成される。
【００４５】
次に、第５の工程として、図２１に示すように、サイドウォール１２の両側のエピタキシャル層９にソースドレイン注入を行い、第２の不純物拡散領域１３を形成する。こうして、第１，２の不純物拡散領域１０，１３よりなる第１のソースドレイン部であるソースドレイン部を形成する。
【００４６】
次に、第６の工程として、図２２に示すように、図２１に係る工程で得られた構造上にアモルファスシリコンからなる層間膜１４を、例えば、デポにより形成する。この層間膜１４は、図示しないＳＴＩ上にも設けられる。なお、ＳＯＩ層３、エピタキシャル層９は存在するが、この図２２以降からは、簡単のため、ＳＯＩ層３、エピタキシャル層９の符号は省略する。
【００４７】
その後、第７の工程として、図２３に示すように、ＣＭＰストッパ膜１１表面に達するまで、ＣＭＰ処理により層間膜１４を除去する。ここで、ＣＭＰストッパ膜１１を構成する酸化膜と、層間膜１４を構成するアモルファスシリコンの選択比は、１００以上であるため、ＣＭＰ処理をＣＭＰストッパ膜１１により確実に止めることができる。これにより、サイドウォール１２は後退せず、その高さを確保することができる。
【００４８】
次に、図２４に示すように、層間膜１４の上部をエッチングする。次に、第８の工程として、図２５に示すように、ポリシリコン膜２３上のＣＭＰストッパ膜１１を除去する。なお、本実施の形態では、実施の形態１と異なり、図２４に係る工程は必須ではない。しかしながら、図２３に示したＣＭＰ処理直後では、ＣＭＰストッパ膜１１に層間膜１４が薄く残っている場合がある。そこで、図２４に係る工程を行い、ＣＭＰストッパ膜１１上の層間膜１４を完全も除去しておけば、本工程において、ポリシリコン膜２３上のＣＭＰストッパ膜１１を容易に除去することができる。そのため、本実施の形態にかかる半導体装置の製造方法のように、図２４に係る工程を行うことが望ましい。
【００４９】
次に、本実施の形態では、図２６に示すように、第９の工程として上層のポリシリコン膜２３をエッチングして除去することにより、下層のポリシリコン膜２１を第１のゲート電極１５として残す。本実施の形態では、第９の工程とともに、第１０の工程として層間膜１４をエッチングして除去する。この工程に用いるエッチングは、例えば、ドライエッチングを用いてもよく、ウェットエッチング（例えば、ＡＰＭ温度８０度、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝５：１：５００）を用いてもよく、または、その両方を組み合わせて用いてもよい。
【００５０】
次に、第１１の工程として、本実施の形態では、図２７に示すように、酸化膜２２をエッチングして除去する。そして、第１２の工程として、本実施の形態では、サイドウォール１２内のＣＭＰストッパ膜１１およびＴＥＯＳ膜７を除去する。本実施の形態では上述のソースドレイン部上のＣＭＰストッパ膜１１も除去する。これらの膜の除去には、例えば、フッ酸を用いる。
【００５１】
それから、第１３の工程として、図２８に示すように、第１のゲート電極１５の全部と、第１のソースドレイン部であるソースドレイン部の上部をシリサイド化し、フルシリサイドゲート電極１７を得る。ここでのソースドレイン部は、本実施の形態では、第１，２の不純物拡散領域１０，１３よりなり、シリサイド化されたソースドレイン部は、シリサイド層１６として図２８に示されている。シリサイド化は、例えば、第１のゲート電極１５の上、および、上述のソースドレイン部上に、ニッケルなどの図示しない金属膜を形成し、加熱してシリサイド化した後、図示しない金属膜を除去して行う。
【００５２】
以上の構成からなる本実施の形態に係る半導体装置の製造方法によれば、１回のシリサイド化により、第１，２の不純物拡散領域１０，１３よりなるソースドレイン部をシリサイド化するとともに、フルシリサイドゲート電極１７を得ることができる。また、層間膜１４をアモルファスシリコンで形成したため、ＣＭＰ処理によるサイドウォール１２の後退を防ぐことができる。これにより、シリサイド化する際に、ポリシリコンに供給される金属量のばらきつを抑えることができるため、トランジスタ特性のばらつきを抑えることができ、また、ショートを防ぐこともできる。また、ＳｉＧｅ膜などを用いないため、これらによる汚染から半導体装置を防ぐことができる。また、これらの効果に加えて、酸化膜２２により、第１のゲート電極１５の高さ膜厚のばらつきを抑えることができるため、半導体装置特性のばらつきを抑えることができる。
【００５３】
また、シリサイド化の前に、サイドウォール１２内のＣＭＰストッパ膜１１およびＴＥＯＳ膜７を除去するため、サイドウォール１２の開口を大きくすることができる。これにより、シリサイド化する際に、サイドウォール１２内にニッケルなどの金属をデポしやすくすることができる。これは、特に、フルシリサイドゲート電極１７が微細化され、サイドウォール１２内に金属をデポしにくくなる場合に有効である。
【００５４】
＜実施の形態３＞
本実施の形態に係る半導体装置の製造方法により形成される半導体装置を図３９に示す。図３９に係る半導体装置は、Ｃｏｒｅ部３０側のＳＯＩ層３５上に形成された第１の半導体装置と、Ｉ／Ｏ部３１側のバルク層３３上に形成された第２の半導体装置を備える。第１の半導体装置は、薄膜ＳＯＩタイプのトランジスタであり、その駆動電圧は、例えば、１Ｖである。第２の半導体装置は、バルクタイプのトランジスタであり、その駆動電圧は、例えば、３Ｖである。第１の半導体装置は、フルシリサイドゲート電極６４と、第１，第２の不純物拡散領域５３，５９よりなる第１のソースドレイン部とを備える。第２の半導体装置は、一部をシリサイド化した第２のゲート電極４７と、第３，第４の不純物拡散領域５４，６０よりなる第２のソースドレイン部とを備える。次に、本実施の形態に係る半導体装置の製造法を、図２９〜図３９を用いて説明する。
【００５５】
まず、半導体層３２、ＢＯＸ層３４、ＳＯＩ層３５からなるＳＯＩ基板において、図２９に示すように、ＳＴＩ３６を形成した後、Ｉ／Ｏ部３１側のＳＯＩ層３５、ＢＯＸ層３４を除去する。その後、Ｉ／Ｏ部３１側において、半導体層３２上にエピタキシャル層を形成し、半導体層３２とそのエピタキシャル層からなるバルク層３３を形成する。このバルク層３３は、Ｃｏｒｅ部３０側のＳＯＩ層３５表面と、Ｉ／Ｏ部３１側のバルク層３３表面との段差をなくすように形成する。こうして、一部にＳＯＩ層３５、一部にバルク層３３を有する基板を準備する。なお、ＢＯＸ層３４、ＳＯＩ層３５が薄い場合には、エピタキシャル層を形成しなくても、Ｃｏｒｅ部３０側のＳＯＩ層３５表面と、Ｉ／Ｏ部３１側のバルク層３３表面との段差はほとんど無視できるため、段差をなくすためのエピタキシャル層を形成しなくてもよい。ただし、この場合には、バルク層３３は、半導体層３２のみからなる。
【００５６】
次に、Ｃｏｒｅ部３０側においてのみ、図３０、図３１に示すように、実施の形態２の第１の工程（図１５および図１６）を行い、ＳＯＩ層３５上に、ゲート絶縁膜３７、ポリシリコン膜４３、酸化膜４４、ポリシリコン膜４５を順に積層し、パターン化する。その一方で、Ｉ／Ｏ部３１側では、第２のゲート電極４７を積層し、パターン化する。以下、この工程について説明する。
【００５７】
まず、Ｉ／Ｏ部３１側にバルク層３３を形成した後、バルク層３３に所定のウエル注入やチャネル注入を行う。その後、図３０に示すように、Ｃｏｒｅ部３０側、Ｉ／Ｏ部３１側に、それぞれゲート絶縁膜３７，３８を形成する。本実施の形態では、Ｃｏｒｅ部３０側のゲート絶縁膜３７は、Ｉ／Ｏ部３１側のゲート絶縁膜３８よりも薄く形成しておく。それから、ゲート絶縁膜３７，３８上にポリシリコン膜３９を形成後、酸化膜を形成する。そして、その酸化膜のうち、Ｉ／Ｏ部３１側の酸化膜を除去し、Ｃｏｒｅ部３０側にのみ酸化膜４０を形成する。そして、Ｃｏｒｅ部３０側の酸化膜４０上、および、Ｉ／Ｏ部３１側のポリシリコン膜３９上に、ポリシリコン膜４１、窒化膜４２を形成する。
【００５８】
それから、窒化膜４２をパターン化して、図３１に示すように、Ｃｏｒｅ部３０側に保護膜４６と、Ｉ／Ｏ部３１側に保護膜４８を形成する。それから、Ｃｏｒｅ部３０側では、ポリシリコン膜４３、酸化膜４４、ポリシリコン膜４５をパターン化する。一方、Ｉ／Ｏ部３１側では、第２のゲート電極４７を形成する。このパターン化は、例えば、写真製版により行う。
【００５９】
それから、Ｃｏｒｅ部３０側、Ｉ／Ｏ部３１側の両方において、実施の形態２で述べた工程の一部を行ったときの図を図３２に示す。以下、図３２に示す構造が得られるまでの工程を簡単に説明する。
【００６０】
まず、パターン化したポリシリコン膜４３，４５の側面上にＴＥＯＳ膜４９、および、図示しないダミーサイドウォールを順に形成する。その一方で、第２のゲート電極４７の側面上に、ＴＥＯＳ膜５０、および、図示しないダミーサイドウォールを順に形成する。
【００６１】
次に、Ｃｏｒｅ部３０側において、実施の形態２で述べた第２の工程（図１７および図１８）を行い、図示しないダミーサイドウォール両側のＳＯＩ層３５上にエピタキシャル層５１を形成する。それから、図示しないダミーサイドウォールを除去する。Ｉ／Ｏ部３１側においても、実施の形態２で述べた第２の工程を行い、図示しないダミーサイドウォール両側のバルク層３３上にエピタキシャル層５２を形成する。それから図示しないダミーサイドウォールを除去する。
【００６２】
次に、Ｃｏｒｅ部３０側において、実施の形態２で述べた第３の工程（図１９）を行い、ポリシリコン膜４３，４５の両側のエピタキシャル層５１およびＳＯＩ層３５に、イクステンション注入とハロー注入を行い、第１の不純物拡散領域５３を形成する。Ｉ／Ｏ部３１側においても、実施の形態２で述べた第３の工程を行い、第２のゲート電極４７の両側のエピタキシャル層５２およびバルク層３３に、第３の不純物拡散領域５４を形成する。
【００６３】
次に、Ｃｏｒｅ部３０側において、実施の形態２で述べた第４の工程（図２０）を行い、ポリシリコン膜４３，４５を覆うＣＭＰストッパ膜５５を形成するとともに、ポリシリコン膜４３，４５の側面においてＣＭＰストッパ膜５５上にサイドウォール５７を形成する。Ｉ／Ｏ部３１側においても、実施の形態２で述べた第４の工程を行い、第２のゲート電極４７を覆うＣＭＰストッパ膜５６を形成するとともに、第２のゲート電極４７の側面においてＣＭＰストッパ膜５６上にサイドウォール５８を形成する。
【００６４】
次に、Ｃｏｒｅ部３０側において、実施の形態２で述べた第５の工程（図２１）を行い、サイドウォール５７両側のエピタキシャル層５１にソースドレイン注入を行い、第２の不純物拡散領域５９を形成する。これにより、第１，第２の不純物拡散領域５３，５９よりなる第１のソースドレイン部を形成する。Ｉ／Ｏ部３１側においても、実施の形態２で述べた第５の工程を行い、サイドウォール５８両側のエピタキシャル層５２に、第４の不純物拡散領域６０を形成する。これにより、第３，第４の不純物拡散領域５４，６０よりなる第２のソースドレイン部を形成する。
【００６５】
次に、図３３に示すように、Ｃｏｒｅ部３０側、Ｉ／Ｏ部３１側の両方において、実施の形態２で述べた第６の工程（図２２）を行い、アモルファルシリコンからなる層間膜６１を形成する。
【００６６】
次に、図３４に示すように、Ｃｏｒｅ部３０側、Ｉ／Ｏ部３１側の両方において、実施の形態２で述べた第７の工程（図２３、図２４）を行い、ＣＭＰストッパ膜５５，５６表面に達するまで、ＣＭＰ処理により層間膜６１を除去する。ここで、ＣＭＰストッパ膜５５，５６を構成する酸化膜と、層間膜６１を構成するアモルファスシリコンの選択比は、１００以上であるため、ＣＭＰ処理をＣＭＰストッパ膜５５，５６により確実に止めることができる。これにより、サイドウォール５７は後退せず、その高さを確保することができる。
【００６７】
次に、図３５に示すように、層間膜６１の上部をエッチングする。実施の形態２で述べたように、このエッチング工程は、必須工程ではない。しかしながら、ＣＭＰストッパ膜５５上の層間膜６１を完全に除去することにより、後工程において、ポリシリコン膜４５上のＣＭＰストッパ膜５５を容易に除去することが可能となるため、このエッチング工程を行うことが望ましい。本実施の形態では、図３５に示すように、Ｉ／Ｏ部３１側においても、層間膜６１の上部をエッチングする。
【００６８】
次に、図３６に示すように、本実施の形態では、Ｉ／Ｏ部３１側に形成された構造上にレジスト６２をパターン形成する。それから、Ｃｏｒｅ部３０側においてのみ、実施の形態２の第８の工程（図２５）を行い、図３６に示すように、ポリシリコン膜４５上のＣＭＰストッパ膜５５を除去する。なお、本実施の形態では、先に層間膜６１の上部を除去した後に、Ｉ／Ｏ部３１側にレジスト６２を形成し、ＣＭＰストッパ膜５５を除去した。しかし、これに限ったものではなく、先にＩ／Ｏ部３１側にレジスト６２を形成した後に、層間膜６１の上部を除去し、ＣＭＰストッパ膜５５を除去してもよい。
【００６９】
次に、図３７に示すように、Ｃｏｒｅ部３０側においてのみ、実施の形態２の第９の工程（図２６）を行い、上層のポリシリコン膜４５をエッチングして除去することにより、下層のポリシリコン膜４３を第１のゲート電極６７として残す。そして、Ｃｏｒｅ部３０側、Ｉ／Ｏ部３１側の両方において、実施の形態２の第１０の工程（図２６）を行い、図３７に示すように、層間膜６１をエッチングして除去する。なお、実施の形態２の第９の工程と、実施の形態２の第１０の工程は、同時に行ってもよく、独立に行ってもよい。また、この工程に用いるエッチングは、例えば、ドライエッチングを用いてもよく、ウェットエッチング（例えば、ＡＰＭ温度８０度、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝５：１：５００）を用いてもよく、両方を組み合わせて用いてもよい。
【００７０】
次に、図３８に示すように、Ｃｏｒｅ部３０側においてのみ、実施の形態２の第１１の工程（図２７）を行い、酸化膜４４をエッチングして除去する。そして、Ｃｏｒｅ部３０側においてのみ、実施の形態２の第１２の工程（図２７）を行い、サイドウォール５７内のＣＭＰストッパ膜５５およびＴＥＯＳ膜４９を除去する。一方、Ｉ／Ｏ部３１側においては、第２のゲート電極４７上のＣＭＰストッパ膜５６を除去する。
【００７１】
それから、図３９に示すように、Ｃｏｒｅ部３０側においてのみ、実施の形態２の第１３の工程（図２８）を行い、第１のゲート電極６７の全部と、第１，第２の不純物拡散領域５３，５９よりなる第１のソースドレイン部の上部をシリサイド化し、フルシリサイドゲート電極６４を得る。図３９において、シリサイド化された上述の第１のソースドレイン部は、シリサイド層６３として図示されている。Ｉ／Ｏ部３１側においては、実施の形態２の第１３の工程により、第２のゲート電極４７の上部と、第３，第４の不純物拡散領域５４，６０よりなる第２のソースドレイン部の上部とがシリサイド化される。図３９において、シリサイド化された第２のゲート電極４７の上部、シリサイド化された上述の第２のソースドレイン部の上部は、シリサイド層６５、シリサイド層６６としてそれぞれ図示されている。シリサイド化は、例えば、第１，第２のゲート電極６７，４７上、および、上述の第１，第２のソースドレイン部上に、ニッケルなどの図示しない金属膜を形成し、加熱してシリサイド化した後、図示しない金属膜を除去して行う。
【００７２】
このようにして、本実施の形態では、実施の形態２に記載した半導体装置の製造方法により、フルシリサイドゲート電極６４と、第１，第２の不純物拡散領域５３，５９よりなる第１のソースドレイン部とを備える第１の半導体装置をＳＯＩ層３５上に形成する。そして、実施の形態２に記載した半導体装置の製造方法のうち、第１の工程と、第８の工程と、第９の工程と、第１１の工程とを除いた工程により、第１の半導体装置の形成と並行して、第２のゲート電極４７と、第３，第４の不純物拡散領域５４，６０よりなる第２のソースドレイン部とを備える第２の半導体装置をバルク層３３上に形成する。第２の半導体装置を形成する工程では、第１３の工程により、第２のゲート電極４７の上部と、第３，第４の不純物拡散領域５３，５９よりなる上述の第２のソースドレイン部の上部とがシリサイド化される。
【００７３】
以上の工程からなる本実施の形態に係る半導体装置の製造方法によれば、フルシリサイドゲート電極６４を備える第１の半導体装置をＳＯＩ層３５上に形成するとともに、一部をシリサイド化した第２のゲート電極４７を備える第２の半導体装置を同一チップのバルク層３３上に形成することができる。これにより、第２の半導体装置の抵抗を下げることができる。
【００７４】
なお、本実施の形態では、Ｉ／Ｏ部３１側において、エピタキシャル層５２を形成し、そのエピタキシャル層５２に第２のソースドレイン部を形成した。しかし、これに限ったものではなく、例えば、ＴＥＯＳ膜５０上にレジストをかけ、ＴＥＯＳ膜５０を除去せずに、通常のバルクトランジスタの製造方法を用いてもよい。
【００７５】
また、本実施の形態では、実施の形態２の工程を用いてＳＯＩ層３５上に第１の半導体装置を形成した。しかし、これに限ったものではなく、実施の形態１の工程を用いてＳＯＩ層３５上に第１の半導体装置を形成してもよい。この場合、実施の形態１に記載した半導体装置の製造方法により、フルシリサイドゲート電極６４と、第１，第２の不純物拡散領域５３，５９よりなる第１のソースドレイン部とを備える第１の半導体装置をＳＯＩ層３５上に形成する。そして、実施の形態１に記載した半導体装置の製造方法のうち、第９の工程と、第１０の工程とを除いた工程により、第１の半導体装置の形成と並行して、第２のゲート電極４７と、第３，第４の不純物拡散領域５４，６０よりなる第２のソースドレイン部とを備える第２の半導体装置をバルク層３３上に形成する。そして、第２の半導体装置を形成する工程では、第１３の工程により、第２のゲート電極４７の上部と、第３，第４の不純物拡散領域５４，６０よりなる上述の第２のソースドレイン部の上部とがシリサイド化される。
【００７６】
このような工程からなる半導体装置の製造方法によれば、本実施の形態に係る半導体装置の製造方法と同様、第２の半導体装置の抵抗を下げることができる。
【図面の簡単な説明】
【００７７】
【図１】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図１３】実施の形態１に係る半導体装置の製造方法を説明する図である。
【図１４】実施の形態１に係る半導体装置の構成を示す図である。
【図１５】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図１６】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図１７】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図１８】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図１９】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２０】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２１】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２２】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２３】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２４】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２５】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２６】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２７】実施の形態２に係る半導体装置の製造方法を説明する図である。
【図２８】実施の形態２に係る半導体装置の構成を示す図である。
【図２９】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３０】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３１】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３２】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３３】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３４】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３５】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３６】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３７】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３８】実施の形態３に係る半導体装置の製造方法を説明する図である。
【図３９】実施の形態３に係る半導体装置の構成を示す図である。
【符号の説明】
【００７８】
１，３２  半導体層、２，３４  ＢＯＸ層、３，３５  ＳＯＩ層、４，３７，３８  ゲート絶縁膜、５，２１，２３，３９，４１，４３，４５  ポリシリコン膜、６，４６，４８  保護膜、７，４９，５０  ＴＥＯＳ膜、８  ダミーサイドウォール、９，５１，５２  エピタキシャル層、１０，５３  第１の不純物拡散領域、１１，５５，５６  ＣＭＰストッパ膜、１２，５７，５８  サイドウォール、１３，５９  第２の不純物拡散領域、１４，６１  層間膜、１５，６７  第１のゲート電極、１６，６３，６５，６６  シリサイド層、１７，６４  フルシリサイドゲート電極、２２，４０，４４  酸化膜、３０  Ｃｏｒｅ部、３１  Ｉ／Ｏ部、３３  バルク層、３６  ＳＴＩ、４２  窒化膜、４７  第２のゲート電極、５４  第３の不純物拡散領域、６０  第４の不純物拡散領域、６２  レジスト。
【図１】
2009076549.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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