(57)【要約】【課題】１つのチップで双方向のスイッチング動作を実現するＭＯＳＦＥＴにおいて、ソース電極およびバックゲート電極が１層構造で、素子領域の外側に、ソースパッド電極およびバックゲートパッド電極を配置するための領域が必要であり、チップサイズの小型化が進まない問題があった。あるいは、チップサイズに対して素子領域の面積が小さくなり、オン抵抗の低減やコストの削減にも限界があった。【解決手段】ソース電極およびバックゲート電極を２層構造とし、２層目のソース電極およびバックゲート電極をパッド電極とする。これにより同じ素子領域面積を維持した場合にチップサイズの小型化が実現する。あるいは、同じチップサイズを維持した場合に、素子領域面積を拡大でき、オン抵抗の低減が実現する。また、外部接続手段を固着する位置の自由度が高まり、汎用性が向上する。【選択図】    図１
2009260031.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と第２主面を有する半導体基板と、
該半導体基板の第１主面側に設けられた絶縁ゲート型半導体素子領域と、
該絶縁ゲート型半導体領域とコンタクトし前記第１主面上に設けられた第１ソース電極と、
該絶縁ゲート型半導体領域とコンタクトし前記第１主面上に設けられた第１バックゲート電極と、
該第１ソース電極とコンタクトし、前記第１主面上に設けられた第２ソース電極と、
該第１バックゲート電極とコンタクトし、前記第１主面上に設けられた第２バックゲート電極と、
該絶縁ゲート型半導体領域とコンタクトし前記第１主面上に設けられたゲートパッド電極と、
前記第２主面側に設けられたドレイン電極と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記絶縁ゲート型半導体素子領域上において、前記第１ソース電極および前記第１バックゲート電極は、ストライプ状に交互に配置されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第２ソース電極および前記第２バックゲート電極は、それぞれが前記第１ソース電極および前記第１バックゲート電極を覆う平板状であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第２ソース電極と前記第２バックゲート電極はそれぞれ１つの辺が対向して配置され、該１つの辺は第１方向に延在し、前記第１ソース電極及び前記第１バックゲート電極は第２方向に延在することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記絶縁ゲート型半導体素子は、
一導電型の前記半導体基板に設けた逆導電型のチャネル層と、
前記第１方向に延在し、チャネル層を貫通する深さを有するトレンチと、
該トレンチの内壁に設けたゲート絶縁膜と、
前記トレンチ内に設けられたゲート電極と、
前記チャネル層表面で前記トレンチに隣接し前記第１方向において離間して複数設けられた一導電型の第１ソース領域と、
前記チャネル層表面で前記トレンチに隣接し、隣り合う前記第１ソース領域と離間して設けられた逆導電型のバックゲート領域と、
を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、バックゲートを分離することにより１つのチップで双方向のスイッチング動作を可能とした絶縁ゲート型半導体素子のチップサイズの小型化を実現する絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)）において、ソース領域にコンタクトするソース電極と、バックゲート領域にコンタクトするバックゲート電極を分離して半導体基板の一主面側にトレンチの延在方向と異なる方向に延在するように配置したものが知られている。
【０００３】
このＭＯＳＦＥＴは、ソース電極とバックゲート電極に個別に電位を印加でき、寄生ダイオードによる逆流を防止する制御が行える。従って１つのＭＯＳＦＥＴで双方向のスイッチング素子が実現できるものである（例えば特許文献１参照）。
【０００４】
図１０に、上記のＭＯＳＦＥＴ２００の電極構造を示す。
【０００５】
破線で示した素子領域Ｅ’には、ＭＯＳＦＥＴのトランジスタセルが多数配置される。ＭＯＳＦＥＴのソース電極２１４およびバックゲート電極２１５は、例えば櫛歯状に設けられそれぞれの櫛歯をかみ合わせて素子領域Ｅ’上ではストライプ状に交互に配置される。ソース電極２１４およびバックゲート電極２１５は、素子領域Ｅ’上においては、ストライプ状に設けられたゲート電極２０７とは異なる方向（直交する方向）に延在する。
【０００６】
ソース電極２１４およびバックゲート電極２１５は、素子領域Ｅ’外に延在され、それぞれ同一金属層で形成されたソースパッド電極２１４ｐおよびバックゲートパッド電極２１５ｐ電極と接続する。ゲートパッド電極２１７ｐは、素子領域Ｅ’のゲート電極２０７と接続する。
【特許文献１】特許公開２００７−５４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０の如く、従来構造においては、ソース電極２１４およびバックゲート電極２１５を、同一金属層で形成したソースパッド電極２１４ｐおよびバックゲートパッド電極２１５ｐと接続していた。
【０００８】
ボンディングワイヤあるいはバンプ電極などが固着するソースパッド電極２１４ｐおよびバックゲートパッド電極２１５ｐは、その占有面積が大きく、またこれらの下方にはトランジスタセルを配置することができない。従って、素子領域Ｅ’の外側に、ソースパッド電極２１４ｐおよびバックゲートパッド電極２１５ｐを配置するための領域が必要であり、チップサイズの小型化が進まない問題があった。あるいは、チップサイズに対して素子領域Ｅ’の面積が小さくなり、オン抵抗の低減やコストの削減にも限界があった。
【０００９】
また、ソースパッド電極２１４ｐおよびバックゲートパッド電極２１５ｐの位置が限定されているため、配線の自由度が低い問題もあった。
【課題を解決するための手段】
【００１０】
本発明はかかる課題に鑑みてなされ、第１主面と第２主面を有する半導体基板と、該半導体基板の第１主面側に設けられた絶縁ゲート型半導体素子領域と、該絶縁ゲート型半導体領域とコンタクトし前記第１主面上に設けられた第１ソース電極と、該絶縁ゲート型半導体領域とコンタクトし前記第１主面上に設けられた第１バックゲート電極と、該第１ソース電極とコンタクトし、前記第１主面上に設けられた第２ソース電極と、該第１バックゲート電極とコンタクトし、前記第１主面上に設けられた第２バックゲート電極と、該絶縁ゲート型半導体領域とコンタクトし前記第１主面上に設けられたゲートパッド電極と、前記第２主面側に設けられたドレイン電極と、を具備することにより解決するものである。
【発明の効果】
【００１１】
本実施形態によれば、ソース電極およびバックゲート電極を２層構造とし、２層目のソース電極およびバックゲート電極をパッド電極とすることにより、同じ素子領域面積を維持した場合にチップサイズの小型化が実現する。
【００１２】
あるいは、同じチップサイズを維持した場合に、素子領域面積を拡大でき、オン抵抗の低減が実現する。
【００１３】
また、２層目のソース電極およびバックゲート電極を平板状に形成することにより、ボンディングワイヤや、バンプ電極などの外部接続手段を固着する位置の自由度が高まり、汎用性が向上する利点を有する。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を、図１から図９を参照し、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００１５】
まず、図１および図２を参照して第１の実施形態を説明する。
【００１６】
本実施形態のＭＯＳＦＥＴ１００は、半導体基板と、絶縁ゲート型半導体素子領域と、第１ソース電極と、第１バックゲート電極と、第２ソース電極と、第２バックゲート電極と、ゲートパッド電極と、ドレイン電極と、から構成される。
【００１７】
図１は、第１の実施形態の電極構造を示す平面図である。
【００１８】
チップを構成する半導体基板ＳＢは、たとえばｎ＋型シリコン半導体基板にｎ−型半導体層を積層したものである。半導体基板ＳＢの第１主面側には、ＭＯＳＦＥＴのトランジスタセルを多数配置した素子領域Ｅ（破線）が配置される。
【００１９】
素子領域Ｅの詳細については図示及びその説明は後述するが、ＭＯＳＦＥＴ１００は、基板ＳＢに設けたトレンチ（不図示）にゲート電極７を埋設したトレンチ構造を有する。ゲート電極７（トレンチ）は基板ＳＢの第１主面において、第１方向（図１（Ａ）のＹ方向）に延在するストライプ状に形成される。
【００２０】
第１ソース電極１４は、第１主面上にストライプ状に設けられ、素子領域Ｅのソース領域（不図示）とコンタクトする。
【００２１】
第１バックゲート電極１５は、第１主面上にストライプ状に設けられ、素子領域Ｅのバックゲート領域（不図示）とコンタクトする。
【００２２】
第１ソース電極１４および第１バックゲート電極１５は平行に、交互に配置され、基板ＳＢの第１主面において、第２方向（図１（Ａ）のＸ方向）に延在する。すなわち、第１ソース電極１４および第１バックゲート電極１５はゲート電極７の延在方向に対して直交する方向に延在する。
【００２３】
第１ソース電極１４および第１バックゲート電極１５は、例えばアルミニウム（Ａｌ）などをスパッタし、上記の形状にパターンニングされる。
【００２４】
ゲート引き出し電極７ｃはチップ端部の基板ＳＢの第１主面上に配置され、ストライプ状のゲート電極７とコンタクトする。ゲート引き出し電極７ｃは、ゲート電極７と同じ材料の例えばポリシリコン層であり、コーナー部には保護ダイオードが構成されてもよい。
【００２５】
ゲート引き出し電極７ｃ上には、第１ソース電極１４および第１バックゲート電極１５と同一の金属層により第１ゲート配線１７ｗが設けられる。またゲートパッド電極は、金属の２層構造であり、１層目としてチップの例えばコーナー部において第１ゲート配線１７ｗと同一の金属層により第１ゲートパッド電極１７ｐが設けられ、ゲート引き出し電極７ｃと接続する。
【００２６】
第１ソース電極１４および第１バックゲート電極１５上には、一点鎖線の如く、２層目の電極層によって第２ソース電極２４および第２バックゲート電極２５が設けられる。
【００２７】
図２を参照して、２層目の電極構造を説明する。図２（Ａ）は平面図であり、図２（Ｂ）（Ｃ）はそれぞれ、図２（Ａ）のａ−ａ線、ｂ−ｂ線断面図である。
【００２８】
２層目の電極は、第２ソース電極２４、第２バックゲート電極２５および第２ゲートパッド電極２７ｐからなる。
【００２９】
第２ソース電極２４は、第１ソース電極１４および第１バックゲート電極を覆う平板状である。第２バックゲート電極２５は、第１ソース電極１４および第１バックゲート電極を覆う平板状である。
【００３０】
第２ソース電極２４と第２バックゲート電極２５はそれぞれ１つの辺２４ｅ、２５ｅが対向して配置される。辺２４ｅおよび２５ｅは、第１方向、すなわちゲート電極７（トレンチ５）に平行な方向に延在し、第１ソース電極１４及び前記第１バックゲート電極１５と直交するように配置される。
【００３１】
第２ソース電極２４は、第１主面上に設けられ第１ソース電極１４とコンタクトし、第２バックゲート電極２５は、第１主面上に設けられ第１バックゲート電極１５とコンタクトする。
【００３２】
すなわち、図２（Ｂ）（Ｃ）を参照して、チャネル層３表面に設けられたソース領域１２およびバックゲート領域１３上に、これらとそれぞれコンタクトする第１ソース電極１４および第１バックゲート電極１５が設けられる。第１ソース電極１４および第１バックゲート電極１５は、これらを覆う層間絶縁膜１０によって互いに絶縁される。
【００３３】
第２ソース電極２４は、層間絶縁膜１０に設けたコンタクトホールＣＨを介して、第１ソース電極１４とコンタクトする（図２（Ｂ））。第２バックゲート電極２５は、層間絶縁膜１０に設けたコンタクトホールＣＨを介して、第１バックゲート電極１５とコンタクトする（図２（Ｃ））。
【００３４】
第２ソース電極２４および第２バックゲート電極２５には、所望の領域にボンディングワイヤやバンプ電極等の外部接続手段が接続する。
【００３５】
第１ゲート配線１７ｗおよび第１ゲートパッド電極１７ｗ上には、これらとそれぞれ重畳する第２ゲート配線２７ｗおよび第２ゲートパッド電極２７ｐが設けられる。
【００３６】
尚、本実施形態では、ゲート引き出し電極７ｃ上は、第１ゲート配線１７ｗおよび第２ゲート配線２７ｗが配置される２層構造の場合を例に示したが、これらの金属層はいずれか一層であってもよい。但し、ゲートパッド電極においては、ワイヤボンド条件や他の接続手段（例えばバンプやプレート）の条件を統一させるため、第１ゲートパッド電極１７ｐおよび第２ゲートパッド電極２７の２層構造とする。
【００３７】
本実施形態では、基板ＳＢの第１主面における電極を２層構造とすることで、従来、素子領域Ｅ’外に確保していたソースパッド電極２１４ｐおよびバックゲートパッド電極２１５ｐを配置するための領域が不要となる（図１０参照）。
【００３８】
これにより、従来と同じ素子領域の面積を維持する場合には、チップサイズを縮小できる。あるいは、従来と同じチップサイズを維持する場合には素子領域面積の拡大によるオン抵抗の低減が図れる。
【００３９】
更にソースパッド電極２４およびバックゲートパッド電極２５が平板状でその面積が広いため、ボンディングワイヤやバンプ電極等の固着位置の自由度が高まり、配線する際の汎用性が向上する利点を有する。
【００４０】
図３は、第２の実施形態を示す図であり、１層目の電極構造を示す平面図である。
【００４１】
第１ソース電極１４および第１バックゲート電極１５は、素子領域Ｅ上でストライプ状で交互に配置され、その端部がそれぞれ配線部１４ｃ、１５ｃによって接続される。
【００４２】
これにより、第１ソース電極１４と第２ソース電極２４、および第１バックゲート電極１５と第２バックゲート電極２５とが直接的に（重畳して）コンタクトする面積が増加するので、オン抵抗の低減に寄与できる。
【００４３】
これ以外の構成は、第１の実施形態と同様であるので、説明は省略する。
【００４４】
尚、図３の構造においては、配線部１４ｃ、１５ｃを有するため、第２ソース電極２４、および第２バックゲート電極２５の境界（辺２４ｅ、２５ｅ）が第１ソース電極１４および第１バックゲート電極１５と同じ方向（ここではＸ方向）に延在するように配置されてもよい。
【００４５】
以下、図４から図９を参照して、素子領域Ｅおよび第１ソース電極１４および第１バックゲート電極１５の構造について説明する。尚、以降の説明では第２ソース電極２４および第２バックゲート電極２５については省略している。
【００４６】
図４は、ＭＯＳＦＥＴを示す斜視図である。図４（Ａ）は、第１ソース電極１４および第１バックゲート電極１５を配置した図であり、図４（Ｂ）は、第１ソース電極１４および第１バックゲート電極１５の配置される領域を破線で示した図である。また、図５は断面図であり、図５（Ａ）が図４（Ａ）のｃ−ｃ線断面図であり、図５（Ｂ）が図４（Ａ）のｄ−ｄ線断面図である。図２（Ｂ）（Ｃ）の断面図は、図４（Ａ）のｅ−ｅ線断面である。
【００４７】
ＭＯＳＦＥＴ１００は半導体基板１と、半導体層２と、チャネル層３と、トレンチ５と、ゲート絶縁膜６と、ゲート電極７と、ソース領域１２と、バックゲート領域１３と、層間絶縁膜１０と、第１ソース電極１４と、第１バックゲート電極１５、ドレイン電極１６とから構成される。
【００４８】
基板ＳＢは、ｎ＋型のシリコン半導体基板１の上にｎ−型半導体層（例えばエピタキシャル層）２を積層するなどしてドレイン領域を設けたものである。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層３を設ける。
【００４９】
トレンチ５は、チャネル層３を貫通しｎ−型半導体層２に達する深さに設けられる。また、ｎ−型半導体層２（チャネル層３）表面におけるパターンは、第１方向（Ｙ方向）に延在するストライプ状に形成される（図４（Ｂ）参照）。
【００５０】
図５を参照して、トレンチ５内壁は駆動電圧に応じたゲート絶縁膜６で被覆される。ゲート電極７は、不純物を導入して低抵抗化を図ったポリシリコンをトレンチ５内に埋設したものである。ゲート電極７は、その上部がトレンチ５開口部すなわちチャネル層３表面より数千Å程度下方に設けられる。
【００５１】
ソース領域１２は、高濃度のｎ型の不純物をトレンチ５に隣接するよう拡散して設ける。ソース領域１２はトレンチ５開口部の周囲のチャネル層３表面に設けられ、またその一部はトレンチ５側壁に沿ってトレンチ５深さ方向に延び、ゲート絶縁膜６を介してゲート電極７まで達する深さに設けられる。
【００５２】
図５（Ａ）に示す断面において、隣り合うトレンチ５間にはソース領域１２のみ配置される。また、トレンチ５の延在方向に沿って隣り合うソース領域１２は所定の間隔で離間して配置され、それらの間にバックゲート領域１３が配置される。つまり、１つのソース領域１２はトレンチ５の同一側壁に沿って配置される２つのバックゲート領域１３と隣接する（図４（Ｂ）参照）。
【００５３】
バックゲート領域１３は高濃度のｐ型の不純物をトレンチ５に隣接するよう拡散して設ける。バックゲート領域１３はトレンチ５開口部の周囲のチャネル層３表面に設けられる。図５（Ｂ）に示す断面において、隣り合うトレンチ５間にはバックゲート領域１３のみ配置される。また、トレンチ５の延在方向に沿って隣り合うバックゲート領域１３は所定の間隔で離間して配置され、それらの間にソース領域１２が配置される。つまり、１つのバックゲート領域１３はトレンチ５の同一側壁に沿って配置される２つのソース領域１２と隣接する（図４（Ｂ）参照）。
【００５４】
層間絶縁膜１０は、その全体がトレンチ５内に埋め込まれる。ゲート電極７上端(表面)はチャネル層３表面から数千Å程度下方に位置しており、そのゲート電極７の上からチャネル層３表面までのトレンチ５内に層間絶縁膜１０がすべて埋設され、基板表面に突出する部分はない（図５参照）。
【００５５】
トレンチ５の両側にＭＯＳＦＥＴのトランジスタセルが構成され、これが多数配置されて素子領域Ｅが構成される。本実施形態では、トランジスタセルが配置される、チャネル層３の形成領域を、素子領域Ｅとする。
【００５６】
第１ソース電極１４は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてソース領域１２とコンタクトする。層間絶縁膜１０がトレンチ５内に埋め込まれているため、ソース電極１４は層間絶縁膜１０上において段差があまりなくほぼ平坦に設けられる。第１ソース電極１４は、ソース領域１２上に設けられｎ−型半導体層２（チャネル層３）表面において第２方向（Ｘ方向）に延在する。
【００５７】
第１バックゲート電極１５は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてバックゲート領域１３とコンタクトする。層間絶縁膜１０がトレンチ５内に埋め込まれているため、第１バックゲート電極１５は層間絶縁膜１０上において段差があまりなくほぼ平坦に設けられる。第１バックゲート電極１５は、バックゲート領域１３上に設けられｎ−型半導体層２（チャネル層３）表面において第２方向に延在する。
【００５８】
第１ソース電極１４および第１バックゲート電極１５は交互に配置され、トレンチ５の延在方向に直交する方向に延在する。第１ソース電極１４および第１バックゲート電極１５はそれぞれ所定の間隔で離間して設けられ、これらの表面に設けられる層間絶縁膜（不図示）により絶縁される（図２（Ｂ）（Ｃ）参照）。また、基板ＳＢの第２主面（ｎ＋型半導体基板１裏面）には、金属蒸着等によりドレイン電極１６が形成される。
【００５９】
層間絶縁膜１０をトレンチ５に埋め込むことで、ゲート電極７の上方において第１ソース電極１４がほぼ平坦にソース領域１２とコンタクトし、第１バックゲート電極１５がほぼ平坦にバックゲート領域１３とコンタクトする。第１ソース電極１４および第１バックゲート電極１５が、それぞれストライプ状で離間して形成されるパターンであり、それぞれソース領域１２およびバックゲート領域１３とのコンタクト不良を低減できる。また、ステップカバレジの悪化による空隙の発生や、ワイヤボンド時のクラックを防止でき、信頼性が向上する。
【００６０】
本実施形態によれば、一つのチップを構成するＭＯＳＦＥＴ１００において、第１ソース電極１４に印加する電位と、第１バックゲート電極１５に印加する電位をそれぞれ個別に制御できる。すなわち、ソース領域１２と、バックゲート領域１３の電位関係を個別に制御可能となる。
【００６１】
つまり、本実施形態のＭＯＳＦＥＴ１００は、双方向の電流経路の切り換えを行う双方向スイッチング素子を１つのチップで実現できるものであり、以下これについて説明する。
【００６２】
図６から図８は、図１のＭＯＳＦＥＴ１００を双方向スイッチング素子に用いた場合の一例を示す図である。図６は、二次電池の保護回路を示す回路図である。図７および図８はＭＯＳＦＥＴ１００がオフ状態の場合を示す概要図である。
【００６３】
図６の如く、保護回路３２は、スイッチング素子である１つのＭＯＳＦＥＴ１００と、制御回路３３とを備える。
【００６４】
ＭＯＳＦＥＴ１００は、二次電池３１と直列に接続され、二次電池３１の充電および放電を行う。ＭＯＳＦＥＴ１００には、双方向の電流経路が形成される。
【００６５】
制御回路３３は、ＭＯＳＦＥＴ１００のゲートＧに制御信号を印加する１つの制御端子３４を備える。
【００６６】
制御回路３３は、充放電動作の場合は、ＭＯＳＦＥＴ１００をオンに切り換え、ＭＯＳＦＥＴのソースＳおよびドレインＤの電位に応じて二次電池３１の充電方向および二次電池３１の放電方向に電流が流れるようにする。また、例えば充放電動作のオフ時や、充放電の切り換え時などには、ＭＯＳＦＥＴ１００はオフ状態となる。そしてこのときＭＯＳＦＥＴ１００に内蔵されている寄生ダイオードによって、所望の経路と逆向きに形成される電流経路を遮断する。すなわち、ＭＯＳＦＥＴ１００のオフ時には、ソースＳまたはドレインＤのいずれか低い電位の端子をバックゲートに接続し、寄生ダイオードによる電流経路を遮断する。
【００６７】
具体的には、充電の場合、ドレインＤを電源電位ＶＤＤ、ソースＳを接地電位ＧＮＤとする。そして、ゲートＧに所定の電位を印可してＭＯＳＦＥＴ１００をオン状態とし、充電方向（矢印ｘ）に電流経路を形成する。
【００６８】
次に、放電の場合、ドレインＤを接地電位ＧＮＤ、ソースＳを電源電位ＶＤＤとする。そして、ゲートＧに所定の電位を印可してＭＯＳＦＥＴ１００をオン状態とし、放電方向（矢印ｙ）に電流経路を形成する。
【００６９】
図７および図８を参照し、ＭＯＳＦＥＴ１００のオフ状態について説明する。図７は、充電時にＭＯＳＦＥＴ１００をオフした場合を示し、図８は、放電時にＭＯＳＦＥＴ１００をオフした場合を示す。尚、図７および図８は図４（Ａ）のｅ−ｅ線断面に相当する概要図である。
【００７０】
図７の如く、充電から放電への切り換え時、または過充電時など、充電状態でＭＯＳＦＥＴ１００をオフする場合には、制御回路３３によってソースＳとバックゲートＢＧをショートさせる。
【００７１】
この場合、ドレイン電極１６（ドレインＤ）に電源電位ＶＤＤが印加され、第１バックゲート電極１５（バックゲートＢＧ）と第１ソース電極１４（ソースＳ）がショートして接地される。ドレインＤは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となる。つまり、寄生ダイオードによる電流経路が遮断されるので逆流を防止できる。また、ドレインＤがバックゲートＢＧより高電位であり、寄生バイポーラ動作を起こすことはない。
【００７２】
一方、図８の如く、放電から充電への切り換え時、または過放電時など、放電状態でＭＯＳＦＥＴ１００をオフする場合には、制御回路３３によってドレインＤとバックゲートＢＧをショートさせる。
【００７３】
この場合、ドレイン電極１６（ドレインＤ）と第１バックゲート電極１５（バックゲートＢＧ）とがショートして接地され、第１ソース電極１４（ソースＳ）に電源電位ＶＤＤが印加される。
【００７４】
ソースＳは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となり、寄生ダイオードによる電流経路が遮断されるので、逆流を防止できる。また、ドレインＤとバックゲートＢＧと同電位であり、寄生バイポーラ動作を起こすことはない。
【００７５】
このように、本実施形態では、ソース領域１２に接続する第１ソース電極１４と、バックゲート領域１３に接続する第１バックゲート電極１５が個別に形成されている。従って、第１ソース電極１４と第１バックゲート電極１５にそれぞれ所定の電位を印加し、１つのＭＯＳＦＥＴ１００を用いて、双方向のスイッチングを制御することが可能となる。
【００７６】
本実施形態では、ゲート電極７上に層間絶縁膜１０が埋め込まれ、ほぼ平坦な第１バックゲート電極１５が形成できるので、ステップカバレッジを改善することができる。
【００７７】
尚、素子領域Ｅは、以下の構成であってもよい。
【００７８】
図９は素子領域Ｅの他の形態を示す図であり、図９（Ａ）は斜視図、図９（Ｂ）は図９（Ａ）のｆ−ｆ線断面図、図９（Ｃ）は図９（Ａ）のｇ−ｇ線断面図である。尚、図９（Ａ）において第１ソース電極１４および第１バックゲート電極１５は破線で示し、第２ソース電極２５および第２バックゲート電極２５は省略する。また、この構成であっても、ｈ−ｈ線断面は、図２（Ｂ）（Ｃ）と同様である。
【００７９】
層間絶縁膜１０は、トレンチ５内に埋め込まれず、チャネル層３表面に突出させる構造であってもよい。
【００８０】
すなわち、トレンチ５の開口部付近までゲート電極７が埋設され、ゲート電極７と、トレンチ５周囲に設けられたソース領域１２またはバックゲート領域１３の一部を被覆して層間絶縁膜１０が設けられる。
【００８１】
第１ソース電極１４および第１バックゲート電極１５は、チャネル層３表面に突出した層間絶縁膜１０の周囲を被覆して設けられ、層間絶縁膜１０の間に露出したソース領域１２またはバックゲート領域１３とコンタクトする。他の構成は第１の実施形態と同様であるので説明は省略する。
【００８２】
尚、上述の如く、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型のＭＯＳＦＥＴにも適用できる。またバイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図４】本発明の実施形態の絶縁ゲート型半導体装置を説明する斜視図である。
【図５】本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図６】本発明の実施形態の絶縁ゲート型半導体装置を説明する回路図である。
【図７】本発明の実施形態の絶縁ゲート型半導体装置を説明する回路概要図である。
【図８】本発明の実施形態の絶縁ゲート型半導体装置を説明する回路概要図である。
【図９】本発明の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）斜視図、（Ｂ）断面図、（Ｃ）断面図である。
【図１０】従来の絶縁ゲート型半導体装置を説明する平面図である。
【符号の説明】
【００８４】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
３      チャネル層
５      トレンチ
６      ゲート酸化膜
７      ゲート電極
７ｃ      ゲート引き出し電極
１０    層間絶縁膜
１２    ソース領域
１３    バックゲート領域
１４    第１ソース電極
１５    第１バックゲート電極
１４ｃ、１５ｃ    配線部
１６    ドレイン電極
２４    第２ソース電極
２５    第２バックゲート電極
２７    ゲートパッド電極
３１    二次電池
３２    保護回路
３３    制御回路
３４    制御端子
１００    ＭＯＳＦＥＴ
２００    ＭＯＳＦＥＴ
２０７      ゲート電極
２１４    ソース電極
２１５    バックゲート電極
２１４ｐ    ソースパッド電極
２１５ｐ    バックゲートパッド電極
２１７ｐ    ゲートパッド電極
Ｅ、Ｅ’  素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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