(57)【要約】【課題】高速シリアルデータ転送の受信回路において、低消費電力モードから通常モードに復帰する際の復帰時間を短縮する。【解決手段】シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、シリアルデータ及び基準クロックを電力モードに応じて選択してクロックデータ再生回路に供給する選択回路を具備する。【選択図】図２
2009010747.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、
前記シリアルデータ及び基準クロックを電力モードに応じて選択して前記クロックデータ再生回路に供給する選択回路を具備したことを特徴とするクロックデータ再生回路。
【請求項２】
前記基準クロックは、前記シリアルデータに含まれる前記同期用クロックとの間の周波数差が定義されているクロックであることを特徴とする請求項１記載のクロックデータ再生回路。
【請求項３】
前記クロックデータ再生回路は、
前記シリアルデータに含まれる前記同期用クロック及び再生クロック間の位相差を検出する位相差検出回路と、
前記位相差検出回路の出力が供給されるローパスフィルタ回路と、
前記再生クロック及び前記基準クロック間の周波数差を検出する周波数差検出回路と、
前記ローパスフィルタ回路の出力もしくは周波数差検出回路の出力に基づいて前記再生クロックを出力する電圧制御発振回路
を含んで構成されていることを特徴とする請求項１記載のクロックデータ再生回路。
【請求項４】
前記電力モードは低消費電力モード及び通常モードを含むことを特徴とする請求項１記載のクロックデータ再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ転送における受信回路に設けられ、データ転送路を介して転送された同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路に関する。
【背景技術】
【０００２】
現在、高速データ転送用インターフェースでは、バス間スキュー（skew）などの問題から、バス幅を狭くする、またはシリアル化を採用したものが増えてきている。さらに、データとクロックとの間のスキューの問題を解決するため、データと同期用クロックを別々に送るのではなく、データに同期用クロックを埋め込んで一本の信号線で伝送する方法が採用されてきている。
【０００３】
データに同期用クロックを埋め込んで伝送する場合、受信回路側には、シリアルデータから同期用クロック及びデータを再生する回路、すなわちクロックデータ再生回路（以下、ＣＤＲ回路と称する）が設けられる。
【０００４】
ＣＤＲ回路の一例として、ＰＬＬ（フェーズドロックループ）タイプのものが知られている。ＰＬＬタイプのＣＤＲ回路として、従来では、図３に示すものが知られている。このＣＤＲ回路は、サンプラ（SAMLER）１１、位相比較器（PD）１２、ローパスフィルタ（LPF）１３、電圧制御発振器（VCO）１４、及び周波数検出器（FDET）１５などから構成されている。
【０００５】
サンプラ１１は、シリアルデータ転送路から転送される同期用クロックを含むシリアルデータData及び再生クロック信号RecCLKを受け、再生クロック信号RecCLKに同期してデータ及び同期用クロックを抽出する。位相比較器１２は、サンプラ１１で抽出された同期用クロックと再生クロック信号RecCLKとの間の位相差を検出する。ローパスフィルタ１３は、位相比較器１２で検出された位相差に応じた直流電圧を出力する。周波数検出器１５は、基準クロックRefCLKと再生クロック信号RecCLKとの間の周波数差に応じた直流電圧を出力する。電圧制御発振器１４は、ローパスフィルタ１３から出力される直流電圧、もしくは周波数検出器１５から出力される直流電圧に応じた周波数で発振し、その出力が再生クロック信号RecCLKとしてサンプラ１１及び周波数検出器１５に供給される。
【０００６】
図３に示すＣＤＲ回路では、周波数検出器１５によって、基準クロックRefCLKと再生クロックRecCLKの周波数が比較され、その周波数差が少なくなるように、周波数検出器１５の出力電圧を変化させる。周波数検出器１５の出力電圧に応じて電圧制御発振器１４の動作が制御される。この周波数検出器１５及び電圧制御発振器１４からなるフィードバックループを第１のフィードバックループLoop1と呼ぶ。第１のフィードバックループLoop1の目的は、再生クロックRecCLKの周波数を一定の周波数範囲内に収めることであり、周波数精度は低い。例えば、基準クロックRefCLKに対して±数1000ppm程度である。また、基準クロックRefCLKはデータ転送速度に対して非常に遅く（データ転送レートが数Gbpsに対し、基準クロックは100MHz程度）、この基準クロックRefCLKに対してフィードバックが行われるため、フィードバックに時間がかかる（数10μｓ）。再生クロックRecCLKが規定周波数範囲内に入ると、周波数検出器１５の出力電圧が一定となり、電圧制御発振器１４の出力周波数も一定となる。
【０００７】
再生クロックRecCLKが周波数検出器１５による制御によってある一定の周波数範囲内に収まると、送信回路側から送信されて受信回路側で受信された入力データと再生クロックとの位相が比較されることで、周波数及び位相ロックが行われる。このときのサンプラ１１、位相比較器１２、ローパスフィルタ１３、及び電圧制御発振器１４からなるフィードバックループを第２のフィードバックループLoop2と呼ぶ。第２のフィードバックループLoop2は、データ周波数に対する周波数精度が高く（10ppm程度）、フィードバックがロックする期間が早い（数100nｓ〜数μｓ）。
【０００８】
ところで、現在、コンシューマ向けのインターフェースなどでは、消費電力の削減のため、消費電力を抑えたモードを持つことなどが規格化されている。その一例であるPCI-Express規格では低消費電力モードが３つあり、消費電力の削減率が低い順にそれぞれL0s、L1、L2であり、それぞれのモードで消費電力削減割合、消費電力モードへの遷移時間、消費電力モードから通常モードへの復帰時間などが定義されている。L0sモードは消費電力の削減割合が一番少ない代わりに、遷移・復帰時間が短く定義されている。復帰時間の規格値は長くとも数μｓ程度となっている。
【０００９】
低消費電力モードの間は通信が行われないため、ＣＤＲ回路へのデータ入力はなくなる。そのため、低消費電力モード時は、第２のフィードバックループLoop2におけるフィードバックは行われなくなり、第１のフィードバックループLoop1のフィードバックによってのみ、再生クロックRecCLKの制御が行われる。前述したように、第１のフィードバックループLoop1は、フィードバック時間が長く、精度も粗いため、再生クロックRecCLKの周波数がデータの基調周波数から大きく離れていってしまうことが予想される。その状態で通常モードに戻ると、データと再生クロックRecCLKとの周波数差が大きいため、データ再生までに時間がかかってしまう。すなわち、周波数ロック及び位相ロックにかかる時間が復帰時間として必要になる。
【００１０】
なお、特許文献１には、常時は局内で生成された基準クロックを入力としこれと位相同期したクロックを出力し、データ信号の入力時は、基準クロックを切替えてデータ信号に位相同期したクロックを出力する位相同期ループ回路が開示されている。
【特許文献１】特開平７−１６２４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、低消費電力モードから通常モードに復帰する際の復帰時間の短縮を図ることができるクロックデータ再生回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明のクロックデータ再生回路は、シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、シリアルデータ及び基準クロックを電力モードに応じて選択して前記クロックデータ再生回路に供給する選択回路を具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、低消費電力モードから通常モードに復帰する際の復帰時間の短縮を図ることができるクロックデータ再生回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明を実施形態により説明する。
【００１５】
図１は、本発明のクロックデータ再生回路を実施した半導体システムの構成を示すブロック図である。この半導体システムは、パーソナルコンピュータ（ＰＣ）と、このパーソナルコンピュータとの間で、同期クロックを含むシリアルデータを相互に転送する外部装置、例えばＤＶＤ装置（ＤＶＤ）からなる。パーソナルコンピュータ及びＤＶＤ装置はそれぞれ、高速データ転送用インターフェースを構成する送信回路（ＴＸ）及び受信回路（ＲＸ）を有する。パーソナルコンピュータの送信回路は、シリアルデータ転送路を介してＤＶＤ装置の受信回路と接続され、ＤＶＤ装置の送信回路は、シリアルデータ転送路を介してパーソナルコンピュータの受信回路と接続されている。また、各受信回路は、シリアルデータ転送路を介して転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するＣＤＲ回路１０を含む。そして、パーソナルコンピュータ及びＤＶＤ装置は、消費電力を削減する低消費電力モードを有する。
【００１６】
図２は、図１中のＣＤＲ回路１０の詳細な構成を示すブロック図である。
【００１７】
このＣＤＲ回路は、ＰＬＬ（フェーズドロックループ）タイプのものであり、サンプラ（SAMLER）１１、位相比較器（PD）１２、ローパスフィルタ（LPF）１３、電圧制御発振器（VCO）１４、周波数検出器（FDET）１５、及びマルチプレクサ（ＭＵＸ）１６から構成されている。
【００１８】
マルチプレクサ１６は、シリアルデータ転送路から転送される同期用クロックを含むシリアルデータData及び基準クロック信号RefCLKを受け、電力消費モード信号Selに応じていずれか一方を選択してサンプラ１１に供給する。サンプラ１１は、マルチプレクサ１６の出力及び再生クロック信号RecCLKを受け、再生クロック信号RecCLKに同期してデータ及び同期用クロックを抽出する。位相比較器１２は、サンプラ１１で抽出された同期用クロックと再生クロック信号RecCLKとの間の位相差を検出する。ローパスフィルタ１３は、位相比較器１２で検出された位相差に応じた直流電圧を出力する。周波数検出器１５は、基準クロックRefCLKと再生クロック信号RecCLKとの間の周波数差に応じた直流電圧を出力する。電圧制御発振器１４は、ローパスフィルタ１３から出力される直流電圧、もしくは周波数検出器１５から出力される直流電圧に応じた周波数で発振し、その出力が再生クロック信号RecCLKとしてサンプラ１１及び周波数検出器１５に供給される。
【００１９】
すなわち、図２に示すＣＤＲ回路１０は、図３に示す従来のＣＤＲ回路に対して、シリアルデータ及び基準クロックを、電力モードに応じて選択してＣＤＲ回路に供給するマルチプレクサ１６（選択回路）を追加したものである。電力モードとして低消費電力モードと通常モードの２種類があり、通常モードの時、シリアルデータ転送路からはシリアルデータDataが転送され、低消費電力モードの時、シリアルデータ転送路からはシリアルデータDataは転送されない。そして、マルチプレクサ１６は、電力消費モード信号Selに応じて、通常モードの時はシリアルデータ転送路から転送されるシリアルデータDataを選択して出力し、低消費電力モードの時は基準クロックRefCLKを選択して出力する。なお、基準クロックRefCLKは、シリアルデータに含まれる同期用クロックとの間の周波数差が定義されている（周波数差が小さい）クロックである。
【００２０】
図２のＣＤＲ回路において、周波数検出器１５によって、基準クロックRefCLKと再生クロックRecCLKの周波数が比較され、その周波数差が少なくなるように、周波数検出器１５の出力電圧を変化させる。周波数検出器１５の出力電圧に応じて電圧制御発振器１４の動作が制御される。再生クロックRecCLKが規定周波数範囲内に入ると、周波数検出器１５の出力電圧が一定となり、電圧制御発振器１４の出力周波数も一定となる。電圧制御発振器１４の出力周波数が一定となった後は、周波数検出器１５及び電圧制御発振器１４からなる第１のフィードバックループLoop1に代わって、サンプラ１１、位相比較器１２、ローパスフィルタ１３、及び電圧制御発振器１４からなる第２のフィードバックループLoop2が動作する。具体的には、例えば、電圧制御発振器１４が、周波数検出器１５の出力電圧に代わってローパスフィルタ１３の出力電圧を選択して発振動作する。
【００２１】
低消費電力モードの時、マルチプレクサ１６は基準クロックRefCLKを選択しているので、基準クロックRefCLKと再生クロックRecCLKとの間の位相差が位相比較器１２により検出され、ローパスフィルタ１３からはその位相差に応じた直流電圧が出力される。そして、再生クロックRecCLKと基準クロックRefCLKとの位相差が小さくなるように、第２のフィードバックループLoop2が動作する。
【００２２】
この状態で低消費電力モードから通常モードに切り替わると、マルチプレクサ１６はシリアルデータ転送路から転送されるシリアルデータDataを選択し、サンプラ１１によって抽出された同期用クロックと再生クロックRecCLKとの間の位相差が位相比較器１２により検出され、ローパスフィルタ１３からはその位相差に応じた直流電圧が出力される。そして、再生クロックRecCLKと同期用クロックとの位相差が小さくなるように、第２のフィードバックループLoop2が動作する。
【００２３】
このような構成のＣＤＲ回路によれば、低消費電力モードの時、サンプラ１１には基準クロックRefCLKが供給され、第２のフィードバックループLoop2が動作することによって、再生クロックRecCLKが基準クロックRefCLKに追従するようになる。基準クロックRefCLKは
シリアルデータに含まれる同期用クロック、つまり送信回路側の基準クロックに対して周波数差が定義されている（周波数差が小さい）ので、低消費電力モード時においても、データに対する再生クロックRecCLKの周波数差を小さくすることができる。この結果、低消費電力モードから通常モードに復帰する際の復帰時間を短縮することができる。すなわち、低消費電力モードの時と通常モードの時とで、再生クロックRecCLKの周波数差がほとんどなくなるため、第２のフィードバックループLoop2で位相がロックするのに要する時間のみが復帰時間として必要になるだけである。
【００２４】
なお、本発明は上記実施形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、上記実施形態では、第２のフィードバックループLoop2を、ローパスフィルタ１３、電圧制御発振器１４などのアナログ回路を用いて構成する場合についてしたが、これはローパスフィルタ１３、電圧制御発振器１４の代わりに位相比較器１２の出力を比較するコンパレータ、コンパレータの出力をカウントするカウンタ、カウンタの出力に応じて出力周波数が変化するＩＣＯ（電流制御発振器）などを用いることにより、回路の一部あるいは全部をデジタル化するようにしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明のクロックデータ再生回路を実施した半導体システムの構成を示すブロック図。
【図２】本発明の一実施形態のＣＤＲ回路の回路図。
【図３】従来のＣＤＲ回路の回路図。
【符号の説明】
【００２６】
１０…ＣＤＲ回路、１１…サンプラ、１２…位相比較器、１３…ローパスフィルタ、１４…電圧制御発振器、１５…周波数検出器、１６…マルチプレクサ。
【図１】
2009010747.tif 000003
【図２】
2009010747.tif 000004
【図３】
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