(57)【要約】      （修正有）【課題】ソース領域より上面に突出部を有するゲート電極を被覆する層間絶縁膜に発生するクラックを良好に抑制するができる半導体装置を提供すること。【解決手段】ゲート電極６に設けられる層間絶縁膜７は、第１の突出部６０ａ上に形成された第１の層間絶縁膜７０と、第２の突出部６１ａ上に形成された第２の層間絶縁膜７１とを備える。第１の層間絶縁膜７０は、第１の制御電極６０の突出部６０ａとその段差部９、９ａの上面に沿って設けられている。更に、第２の突出部６１ａの上面の幅は、第１の突出部６０ａの上面の幅よりも大きくし、ゲート電極６の突出部のクラック発生率を許容範囲内に抑制できる半導体装置。【選択図】図１
2009010095.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域と、
該第１の半導体領域に電気的に接続される第１の主電極と、
前記第１の半導体領域とは異なる導電型を有し且つ前記第１の半導体領域の上面に形成される第２の半導体領域と、
前記第１の半導体領域と同一の導電型を有し且つ前記第２の半導体領域の上面の一部に形成される第３の半導体領域と、
該第３の半導体領域から前記第２の半導体領域を貫通して前記第１の半導体領域に至る深さを有する複数の溝の各表面に形成される絶縁膜と、
前記第３の半導体領域に電気的に接続される第２の主電極と、
前記溝内にそれぞれ配置され且つ前記第３の半導体領域の上面より上方に突出する突出部を有する制御電極と、
前記制御電極上に形成される層間絶縁膜とを備え、
前記制御電極は、側面に段差部が形成される第１の突出部を有する第１の制御電極と、段差部なく形成された第２の突出部を有する第２の制御電極とを備え、
前記第２の突出部の上面の幅は、前記第１の突出部の上面の幅よりも大きく、
前記層間絶縁膜は、前記第１の突出部上に形成され段差部を有する第１の層間絶縁膜と、前記第２の突出部上に第２の層間絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
第１の半導体領域と、
該第１の半導体領域に電気的に接続される第１の主電極と、
前記第１の半導体領域とは異なる導電型を有し且つ前記第１の半導体領域の上面に形成される第２の半導体領域と、
前記第１の半導体領域と同一の導電型を有し且つ前記第２の半導体領域の上面の一部に形成される第３の半導体領域と、
該第３の半導体領域から前記第２の半導体領域を貫通して前記第１の半導体領域に至る深さを有する複数の溝の各表面に形成される絶縁膜と、
前記第３の半導体領域に電気的に接続される第２の主電極と、
前記溝内にそれぞれ配置され且つ前記第３の半導体領域の上面より上方に突出する突出部を有する制御電極と、
前記制御電極上に形成される層間絶縁膜とを備え、
前記制御電極は、側面に段差部が形成される第１の突出部を有する第１の制御電極と、側面に段差部が形成される第２の突出部を有する第２の制御電極とを備え、
前記第２の突出部の上面の幅は、前記第１の突出部の上面の幅よりも大きく、
前記層間絶縁膜は、前記第１の突出部上に形成され段差部を有する第１の層間絶縁膜と、前記第２の突出部上に形成され段差部を有する第２の層間絶縁膜とを備えることを特徴とする半導体装置。
【請求項３】
第１の半導体領域と、
該第１の半導体領域に電気的に接続される第１の主電極と、
前記第１の半導体領域とは異なる導電型を有し且つ前記第１の半導体領域の上面に形成される第２の半導体領域と、
前記第１の半導体領域と同一の導電型を有し且つ前記第２の半導体領域の上面の一部に形成される第３の半導体領域と、
該第３の半導体領域から前記第２の半導体領域を貫通して前記第１の半導体領域に至る深さを有する複数の溝の各表面に形成される絶縁膜と、
前記第３の半導体領域に電気的に接続される第２の主電極と、
前記溝内にそれぞれ配置され且つ前記第３の半導体領域の上面より上方に突出する突出部を有する制御電極と、
前記制御電極上に形成される層間絶縁膜とを備え、
前記制御電極は、上方に凸型の曲面で形成される第１の突出部を有する第１の制御電極と、第２の突出部を有する第２の制御電極とを備え、
前記層間絶縁膜は、前記第１の突出部上に形成された第１の層間絶縁膜と、前記第２の突出部上に第２の層間絶縁膜とを備えることを特徴とする半導体装置。
【請求項４】
前記第１の層間絶縁膜及び第２の層間絶縁膜が有する前記段差部は、前記第１の制御電極及び第２の制御電極の前記段差部の形状により形成される請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の層間絶縁膜及び第２の層間絶縁膜は、前記第１の制御電極及び第２の制御電極の前記突出部の形状により形成される請求項３に記載の半導体装置。
【請求項６】
前記制御電極及び層間絶縁膜は、半導体領域上面から見てストライプ状、格子状又は複数点在するスポット状に形成される請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第１の制御電極及び前記第１の層間絶縁膜と、前記第２の制御電極及び前記第２の層間絶縁膜とを交互に配置した請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記第２の主電極は、上面にワイヤを接続するボンディング領域を有し、前記第１の制御電極及び前記第１の層間絶縁膜と、前記第２の制御電極及び前記第２の層間絶縁膜とを前記ボンディング領域の下部に配置した請求項１〜７の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置、特に、半導体ソース領域より上面に突出部を有するゲート電極及びその上部に層間絶縁膜を形成した半導体装置に関する。
【背景技術】
【０００２】
半導体基板に電極を埋設するトレンチ構造を設けたトレンチゲート型のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）は、従来のプレーナ型のＭＯＳＦＥＴに比べて電極の集積密度が高く、またオン抵抗を低減でき、低電圧で制御できる利点がある。
【０００３】
図９に断面図を示す従来のトレンチゲート型半導体装置では、ドレイン電極(4)上にＮ型ドレイン領域(1)、Ｎ型ドレイン領域(1)の上面にＰ型ゲート領域(2)、Ｐ型ゲート領域(2)の上面の一部にＮ＋型ソース領域(3)がそれぞれ形成され、Ｎ＋型ソース領域(3)の上面からＰ型ゲート領域(2)を貫通してＮ型ドレイン領域(1)にまで達する溝(10)が設けられる。溝(10)内に充填されたゲート電極(6)と、溝(10)周辺の半導体領域とを電気的に絶縁する絶縁膜(5)が、溝(10)の側壁、底面及びその周辺に形成される。また、図９に示すように、ゲート電極(6)は、Ｎ＋型ソース領域(3)上面より上方に突出する突出部(6a)を有し、減圧ＣＶＤ等によりゲート電極(6)の突出部(6a)とソース電極(8)との間に形成される層間絶縁膜(7)は、ゲート電極(6)とソース電極(8)とを電気的に絶縁する。また、周知の超音波ワイヤボンディング法により、ソース電極(8)の表面にリード細線が接続される。図示の例では、Ｎ＋型ソース領域(3)、絶縁膜(5)、ゲート電極(6)、層間絶縁膜(7)及び溝(10)を各ゲート電極(6)毎に独立して図示したが、実際には、紙面に直角方向に延伸して形成され、紙面に平行方向に各領域が電気的に接続して形成される。
【０００４】
Ｎ＋型ソース領域の上面より上方に突出する突出部をゲート電極の上部に設け、その周囲に絶縁膜を形成した半導体装置の従来例は、下記特許文献１にも示される。
【０００５】
【特許文献１】特許３３３８１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来例及び特許文献１に示す従来の半導体装置のように、Ｎ＋型ソース領域の上面より上方に突出する突出部をゲート電極に形成すると、外力が作用するとき、ゲート電極を被覆する層間絶縁膜に亀裂（クラック）が発生しやすい難点があった。例えば、ソース電極にワイヤをボンディングした時、その外力がソース電極を介して層間絶縁膜に伝達される。ゲート電極に突出部を形成すると、ゲート電極とソース電極とに挟まれた層間絶縁膜に外力が加わると、層間絶縁膜に亀裂が形成されやすい。
【０００７】
そこで、本発明では、ソース領域を構成する半導体領域よりも、少なくとも部分的に上方へ突出するゲート電極を被覆する、層間絶縁膜に発生するクラックを良好に抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、第１の半導体領域(1)と、第１の半導体領域(1)に電気的に接続される第１の主電極(4)と、第１の半導体領域(1)とは異なる導電型を有し且つ第１の半導体領域(1)の上面に形成される第２の半導体領域(2)と、第１の半導体領域(1)と同一の導電型を有し且つ第２の半導体領域(2)の上面の一部に形成される第３の半導体領域(3)と、第３の半導体領域(3)から第２の半導体領域(2)を貫通して第１の半導体領域(1)に至る深さを有する複数の溝(10)の各表面に形成される絶縁膜(5)と、第３の半導体領域(3)に電気的に接続される第２の主電極(8)と、溝(10)内にそれぞれ配置され且つ第３の半導体領域(3)の上面より上方に突出する突出部(6a)を有する制御電極(6)と、制御電極(6)上に形成される層間絶縁膜(7)とを備える。制御電極(6)は、側面に段差部(9)が形成される第１の突出部(60a)を有する第１の制御電極(60)と、段差部なく形成された第２の突出部(61a)を有する第２の制御電極(61)とを備える。第２の突出部(61a)の上面の幅(R1)は、第１の突出部(60a)の上面の幅(L1)よりも大きい。層間絶縁膜(7)は、第１の突出部(60a)上に形成され段差部(9a)を有する第１の層間絶縁膜(70)と、第２の突出部(61a)上に第２の層間絶縁膜(71)とを備える。
【０００９】
段差部(9)を設けた第１の制御電極(60a)の上面に沿って第１の層間絶縁膜(70)を成形すると、第１の層間絶縁膜(70)の断面に段差部(9a)が形成されるため、外力に起因して層間絶縁膜(7)に発生する応力が段差部(9a)の周辺角部に分散され、層間絶縁膜(7)でのクラックの発生が抑制される。また、相対的に大きな上面幅を有する第２の突出部(61a)を備えた第２の制御電極(61)は、外力が加わってもクラックが発生し難いため、制御電極(6)の突出部(6a)を上面幅の小さな第１の突出部(60a)のみとした構造に比較して、制御電極のクラック発生率を全体として低く抑える事ができる。この結果、層間絶縁膜のクラック発生率と制御電極のクラック発生率の何れもが低い許容レベルに収まり、信頼性の高い半導体装置を実現できる。また、層間絶縁膜(7)を周知のＣＶＤ等で形成する際に、第１の制御電極(60)の段差部(9)により第１の層間絶縁膜(70)の段差部(9a)を形成できるため、第１の層間絶縁膜(70)の段差部(9a)を形成するエッチング工程等を別途必要とせず、生産性に優れる。また、第１の制御電極(60)の段差部(9)の形状を引き継いで第１の層間絶縁膜(70)の段差部(9a)を形成できるため、層間絶縁膜の寸法や厚み等のばらつきを抑制して所望の大きさの段差部(9a)を再現性よく形成できる。
【００１０】
また、本発明の別の半導体装置では、制御電極(6)は、側面に段差部(9)が形成される第１の突出部(60a)を有する第１の制御電極(60)と、側面に段差部(9)が形成される第２の突出部(61a)を有する第２の制御電極(61)とを備える。第２の突出部(61a)の上面の幅(R2)は、第１の突出部(60a)の上面の幅(L2)よりも大きく、層間絶縁膜(7)は、第１の突出部(60a)上に形成され段差部(9a)を有する第１の層間絶縁膜(70)と、第２の突出部(61a)上に形成され段差部(9a)を有する第２の層間絶縁膜(71)とを備える。
【００１１】
段差部(9)を設けた第１及び第２の制御電極(60a,61a)の上面に沿って第１及び第２の層間絶縁膜(70,71)を成形すると、第１及び第２の層間絶縁膜(70,71)の断面に段差部(9a)が形成されるため、外力に起因して層間絶縁膜(7)に発生する応力が段差部(9a)の周辺角部に分散され、層間絶縁膜(7)でのクラックの発生が抑制される。
【００１２】
また、本半導体装置は、全体の制御電極(6)の突出部(6a)を上面幅の小さな第１の突出部(60a)とした構造に比較し、第１の突出部(60a)よりも上面幅の大きい第２の突出部(61a)を有するので、制御電極(6)のクラック発生率を全体として低く抑えることができる。これにより層間絶縁膜(7)のクラック発生率と制御電極(6)のクラック発生率の何れもが低い許容レベルに収まり、信頼性の高い半導体装置を実現できる。
【００１３】
また、層間絶縁膜(7)を周知のＣＶＤ等で形成する際に、制御電極(6)の段差部(9)を引き継いで層間絶縁膜(7)の段差部(9a)を形成できるため、生産性に優れ、所望の大きさの段差部を再現性よく形成できる。
【００１４】
また、本発明の更なる別の半導体装置では、第１の半導体領域(1)と、第１の半導体領域(1)に電気的に接続される第１の主電極(4)と、第１の半導体領域(1)とは異なる導電型を有し且つ第１の半導体領域(1)の上面に形成される第２の半導体領域(2)と、第１の半導体領域(1)と同一の導電型を有し且つ第２の半導体領域(2)の上面の一部に形成される第３の半導体領域(3)と、第３の半導体領域(3)から第２の半導体領域(2)を貫通して第１の半導体領域(1)に至る深さを有する複数の溝(10)の各表面に形成される絶縁膜(5)と、第３の半導体領域(3)に電気的に接続される第２の主電極(8)と溝(10)内にそれぞれ配置され且つ第３の半導体領域(3)の上面より上方に突出する突出部(6a)を有する制御電極(6)と、制御電極(6)上に形成される層間絶縁膜(7)とを備える。制御電極(6)は、上方に凸型の曲面で形成される第１の突出部(60a)を有する第１の制御電極(60)と、第２の突出部(61a)を有する第２の制御電極(61)とを備え、層間絶縁膜(7)は、第１の突出部(60a)上に形成された第１の層間絶縁膜(70)と、第２の突出部(61a)上に第２の層間絶縁膜(71)とを備える。
【００１５】
第１の制御電極(60)の第１の突出部(60a)は、複数の微細な段差部(9)が連続的に構成された曲面で形成され、曲面が全体として上に凸型に設けられる。このため、第１の突出部(60a)を有する第１の制御電極(60a)の上面に沿って第１の層間絶縁膜(70)を形成すると、第１の層間絶縁膜(70)の断面に複数の微細な段差部(9a)が連続的に構成された曲面が形成される。即ち、段差部(9a)の周辺に多数の角部が形成されるので、外力に起因して層間絶縁膜(7)に発生する応力が段差部(9a)の周辺角部に分散され、層間絶縁膜(7)でのクラックの発生が抑制される。
【発明の効果】
【００１６】
本発明によれば、半導体装置のソース領域より上面に突出部を有するゲート電極及びその周囲に形成される層間絶縁膜に発生するクラックを良好に抑制できる。
【発明を実施するための最良の形態】
【００１７】
本発明の第１〜３の実施例及び製法例を図１〜図７について以下説明する。
【００１８】
本発明の第１の実施例による半導体装置は、制御電極であるゲート電極(6)及び層間絶縁膜(7)は、半導体領域上面から見て縦又は横のストライプ状に形成され、図１は、制御電極配列方向の断面である。制御電極配列方向とは、制御電極が延伸する方向に対する垂直方向である。図１に示すように、第１の半導体領域であるＮ型領域(1)と、Ｎ型領域(1)に電気的に接続される第１の主電極であるドレイン電極(4)と、Ｎ型領域(1)の上面に形成され且つＮ型領域(1)とは異なる第２の半導体領域であるＰ型ベース領域(2)と、Ｐ型ベース領域(2)の上面の一部に形成された第３の半導体領域であるＮ＋型ソース領域(3)と、Ｎ＋型ソース領域(3)からＰ型ベース領域(2)を貫通してＮ型領域(1)に至る深さを有する複数の溝(10)の各表面に形成される絶縁膜(5)と、Ｎ＋型ソース領域(3)に電気的に接続される第２の主電極であるソース電極(8)と、溝(10)内にそれぞれ配置され且つＮ＋型ソース領域(3)の上面より上方に突出する突出部(6a)を有するゲート電極(6)と、ゲート電極(6)上に形成される層間絶縁膜(7)とを備える。
【００１９】
多結晶のポリシリコンから成るゲート電極(6)は、側面に段差部(9)が形成された第１の突出部(60a)を有する第１の制御電極としての第１のゲート電極(60)と、段差部なく形成された第２の突出部(61a)を有する第２の制御電極としての第２のゲート電極(61)とを備える。第２の突出部(61a)は、上部及び側部が扁平形状か又は扁平に近い平面で構成されて角部を有する。
【００２０】
図示しないが、本実施例の第１のゲート電極(60)及び第２のゲート電極は、ストライプ状に延伸する方向へ形成される。図７の上図に示すように、第１のゲート電極(60)が幅(L1)を有し、第２のゲート電極(61)が幅(R1)を有する。幅(L1)は、第１のゲート電極(60)が延伸する方向に垂直な断面における第１の突出部(60a)に形成される上面の幅であり、幅(R1)は、第２のゲート電極(61)が延伸する方向に垂直な断面における第２の突出部(61a)に形成される上面の幅である。第２の突出部(61a)の上面の幅(R1)は、第１の突出部(60a)の上面の幅(L1)よりも大きく形成される。
【００２１】
続いて層間絶縁膜(7)は、第１の突出部(60a)上に形成され段差部(9a)を有する第１の層間絶縁膜(70)と、第２の突出部(61a)上に形成される第２の層間絶縁膜(71)とを備える。段差部(9)と段差部(9a)は、互いに対向し且つ接触するように相補的形状を有して配置されるが、実際には段差部(9)と段差部(9a)とがずれたり、段差部(9)と段差部(9a)との間に間隙が形成されてもよい。
【００２２】
このように、第１のゲート電極(60)に設けられる段差部(9)の上面に沿ってＭＯＣＶＤ等で形成するだけで、第１の層間絶縁膜(70)の断面に、第１のゲート電極(60)の段差部(9a)の形状を引き継ぐ第１の層間絶縁膜(70)の段差部(9a)を成形できる。外力に起因して層間絶縁膜(7)に発生する応力が段差部(9a)周辺の角部へ分散されるため、層間絶縁膜(7)でのクラック（ひび、亀裂又は割れ）の発生を良好に抑制できる。更に、ゲート電極(6)の突出部(6a)を上面幅の小さな第１の突出部(60a)とした場合に比較し、ゲート電極(6)のクラック発生率を全体として低く抑えることができ、層間絶縁膜(7)のクラック発生率とゲート電極(6)のクラック発生率の何れもが許容される低いレベルに収まり、信頼性の高い半導体装置を実現できる。
【００２３】
本発明の第２の実施例による半導体装置は、図２に示すように、ゲート電極(6)及び層間絶縁膜(7)以外は第１の実施例と同様の構成を備える。図面中、同様の構成部材には同一の参照符号を付す。
【００２４】
また、本実施例では、ゲート電極(6)及び層間絶縁膜(7)は、半導体領域上面から見て格子状に形成される。即ち、図示の例では、Ｎ＋型領域(3)、絶縁膜(5)、ゲート電極(6)、層間絶縁膜(7)及び溝(10)を各ゲート電極(6)毎に独立して図示したが、実際には、紙面に直角方向に延伸して形成され、紙面に平行方向に各領域が接続して形成される。
【００２５】
第２の実施例のゲート電極(6)は、側面に段差部(9)が形成される第１の突出部(60a)を有する第１のゲート電極(60)と、第３の半導体領域(3)に面する側面に段差部(9)が形成される第２の突出部(61a)を有する第２のゲート電極(61)とを備える。
【００２６】
層間絶縁膜(7)は、第１及び第２の突出部(60a,61a)上にそれぞれ形成され段差部(9a)を有する第１の層間絶縁膜(70)及び第２の層間絶縁膜(71)を備える。
【００２７】
このように、第１及び第２のゲート電極(60a,61a)に設けた段差部(9)の上面に沿って第１及び第２の層間絶縁膜(70,71)を成形し、層間絶縁膜(7)に段差部(9a)を設けたため、ゲート電極の段差部(9)に沿って設けた層間絶縁膜(7)の段差部(9a)の周囲に形成される角部に応力を分散して、外力に起因する層間絶縁膜(7)のクラック発生を低減できる。
【００２８】
図示しないが、本実施例の第１のゲート電極(60)及び第２のゲート電極(61)は、格子状に延伸する方向へ形成される。更に、図７の下図に示すように、第１のゲート電極(60)が幅(L2)を有し、第２のゲート電極(61)が幅(R2)を有する。幅(L2)は、第１のゲート電極(60)が延伸する方向に垂直な断面における第１の突出部(60a)に形成される上面の幅であり、幅(R2)は、第２のゲート電極(61)が延伸する方向に垂直な断面における第２の突出部(61a)に形成される上面の幅である。第２の突出部(61a)の上面の幅(R2)は、第１の突出部(60a)の上面の幅(L2)よりも大きい。即ち、第２の実施例では、第２の突出部(61a)の上面の幅(R2)を、第１の突出部(60a)の上面の幅(L2)よりも大きく形成すると、突出部(6a)に段差を設けても、ゲート電極(6)の突出部(6a)のクラック発生率を許容範囲内に抑制する事ができる。
【００２９】
第１及び第２の実施例では、第１のゲート電極(60)と第２のゲート電極(61)とを交互に設け、上部に第２の層間絶縁膜(71)を形成した幅広の第２のゲート電極(61)と、第１の層間絶縁膜(70)を形成した第１のゲート電極(60)とが交互に構成される。このため、例えば、他の部位より脆い第２の層間絶縁膜(70)が存在しても、両隣に配置される第１の層間絶縁膜(71)が、第２の層間絶縁膜(70)の応力を自らの段差部(9a)周辺角部へ相補的に分散して、半導体装置全体としてのクラック発生率を低減できる。ただし、規則的であれば第１のゲート電極(60)と第２のゲート電極(61)を必ずしも交互に配置する必要は無く、例えば、第１のゲート電極(60)を３列配置した後に、第２のゲート電極(61)を１列配置する比率の構成でもよい。
【００３０】
更に、図示しない第３の実施例では、溝(10)を直線ではなく、スポット状（アイランド状）に形成しても良い。溝(10)が半導体領域上面から見て円形に形成される場合、第１の実施例と同様の断面における第１のゲート電極(60)及び第２のゲート電極(61)は、各々の突出部(60a,61a)の上面の直径をそれぞれ幅(R1)、幅(L1)とする。また、溝(10)が半導体領域上面から見て多角形に形成される場合、第１の実施例と同様の断面における第１のゲート電極(60)及び第２のゲート電極(61)は、各々の突出部(60a,61a)の上面の対角線をそれぞれ幅(R1)、幅(L1)とする。
【００３１】
次に、本発明の半導体装置の製法例を図３〜図６に示す。
【００３２】
まず、Ｎ型ドレイン領域であるＮ型領域(1)、Ｎ型領域(1)の上面に第２の半導体領域であるＰ型ベース領域(2)をそれぞれ形成した半導体基板を用意する。次に、リアクティブエッチング法を用いて、Ｐ型ベース領域(2)を超えてＮ型領域(1)まで達する複数の溝(10)を設け、図３に示すように、溝(10)の内表面及びＰ型ベース領域(2)の表面に熱酸化膜から成る絶縁膜(5)が形成される。溝(10)は、半導体領域の平面上に、第１の実施例ではストライプ状、第２の実施例では格子状、第３の実施例ではスポット状にそれぞれ形成される。本製法例では、溝(10)は、第１の実施例同様ストライプ状に形成され、ゲート電極(6)及び層間絶縁膜(7)もストライプ状に形成される。
【００３３】
その後、Ｐ型ゲート領域(2)の上面より上までポリシリコンを溝(10)へ充填し、充填されたポリシリコンをエッチングして、図４に示す第１のゲート電極(60)及び第２のゲート電極(61)を交互に有するゲート電極(6)を形成する。第１及び第３の実施例に記載の第１の突出部(60a)並びに第２の実施例に記載の第１及び第２の突出部(60a,61a)は、本エッチング過程により、図１及び図２に示すような明確な段差部(9)が形成される。本製法例の第１の突出部(60a)も、エッチングにより、図４に示すような明確な段差部(9)が形成される。これにより、第１のゲート電極(60)は、側面に段差部(9)が形成され上に凸型の第１の突出部(60a)を有する。
【００３４】
続いて、Ｐ型ベース領域(2)の上部を、通常のイオン注入法により第３の半導体領域であるＮ＋型ソース領域(3)に変化させ、減圧ＣＶＤ法によりＮ＋型ソース領域(3)の上部全面及びゲート電極(6)上に層間絶縁膜(7)を積層して形成する。その後、Ｎ＋型ソース領域(3)を通じてＰ型ベース領域(2)に達するまで、エッチングにより積層した層間絶縁膜(7)を除去するが、ゲート電極(6)上及びその周辺に積層した層間絶縁膜(7)には、エッチングを施さない。これにより、図５に示すように、第１のゲート電極(60)及び第２のゲート電極(61)の各々上面の形状を引き継ぐ、下に凹型の段差部(9a)を有する第１及び第２の層間絶縁膜(71)が形成される。
【００３５】
更に、図６に示すように、半導体基板の下に第１の主電極としてドレイン電極(4)を設け、半導体基板の上に第２の主電極としてソース電極(8)を設ければ、ソース電極(8)の上面がリード細線の端部を接着するボンディング領域(20)として機能する。これにより、超音波ワイヤボンディング法によって、ワイヤをソース電極(8)に接続する際に発生する応力が、段差部及び角部に分散される。更に、層間絶縁膜(7)を従来よりも厚く形成できるため、半導体装置全体のゲート電極(6)及び層間絶縁膜(7)のクラック発生率を良好に抑制できる。
【００３６】
更なる他の実施例では、図８に示すように、第１の突出部(61a)の上面が複数の微細な段差部(9)が連続的に構成された曲面で形成されてもよい。即ち、第１のゲート電極(60)は、上に凸型の曲面で形成されるキノコ型に設けられ、第１のゲート電極(60)の上部には、複数の微細な段差部(9a)を有して下に凹型の曲面で形成される第１の層間絶縁膜(70)が設けられる。
【産業上の利用可能性】
【００３７】
本発明は、電源装置又は駆動装置に使用される半導体装置に良好に適用できる。
【図面の簡単な説明】
【００３８】
【図１】本発明による半導体装置の第１の実施例を示す断面図
【図２】本発明による半導体装置の第２の実施例を示す断面図
【図３】リアクティブエッチング法を用いて、第２の半導体領域を超えて第１の半導体領域まで達する複数の溝を設ける本発明による半導体装置の製造工程の一部を示す断面図
【図４】溝に制御電極を形成する本発明による半導体装置の製造工程の一部を示す断面図
【図５】制御電極上に層間絶縁膜を形成する本発明による半導体装置の製造工程の一部を示す断面図
【図６】第１の主電極を形成する本発明による半導体装置の製造工程の一部を示す断面図
【図７】本発明による半導体装置の突出部先端の幅を示す断面図
【図８】本発明による半導体装置の他の実施例を示す断面図
【図９】従来例を示す断面図
【符号の説明】
【００３９】
（1）・・第１の半導体領域、（2）・・第２の半導体領域、（3）・・第３の半導体領域、（4）・・第１の主電極、（5）・・絶縁膜、（6）・・制御電極、（60）・・第１の制御電極、（61）・・第２の制御電極、（6a）・・突出部、（60a）・・第１の突出部、（61a）・・第２の突出部、（7）・・層間絶縁膜、（70）・・第１の層間絶縁膜、（71）・・第２の層間絶縁膜、（8）・・第２の主電極、（9）・・段差部、（9a）・・段差部、（10）・・溝、（20）・・ボンディング領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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