(57)【要約】【課題】素子分離溝内の素子分離絶縁膜に空隙を生じることなく形成できるようにする。【解決手段】素子分離溝３の内面に沿ってＨＴＯ膜４ａを等方的に形成し、素子分離溝３の底面３ａの中央部に成膜されたＨＴＯ膜４ａをＲＩＥ法により異方性エッチングして除去し、ＨＴＯ膜４ａを素子分離溝３の側壁面３ｂに沿って残留させる。次に、素子分離溝３の底面３ａの中央部からＯ３−ＴＥＯＳ膜３ｂを選択的に堆積させる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
シリコン基板に溝を形成する工程と、
前記シリコン基板の溝の内面に沿ってシリコン酸化膜を形成する工程と、
前記シリコン基板の溝内面底部に形成されたシリコン酸化膜を異方性エッチングして除去する工程と、
前記シリコン基板の溝内面底部から熱ＣＶＤ法によりＯ３（オゾン）−ＴＥＯＳ膜を選択的に堆積させることにより前記シリコン酸化膜の内側にＯ３−ＴＥＯＳ膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記Ｏ３−ＴＥＯＳ膜を、５００℃以下の温度条件下で形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記シリコン酸化膜として、熱ＣＶＤ法によって成膜されるＨＴＯ（High Temperature Oxide）膜を適用することを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成された溝内に素子分離絶縁膜を埋め込むための不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体基板内で素子分離を達成する方法としてＳＴＩ(Shallow Trench Isolation)技術が用いられている。このＳＴＩ技術は、シリコン基板に溝を形成した後当該溝内に素子分離絶縁膜を埋込む素子分離技術として知られている。従来より、半導体基板に形成された溝内に酸化膜を埋め込むときには、高密度プラズマ化学気相成長法（ＨＤＰ（High Density Plasma）−ＣＶＤ(Chemical Vapor Deposition)法）を用いている（例えば、特許文献１参照）。
【０００３】
特許文献１記載の技術では、Ｏ３（オゾン）−ＴＥＯＳを用いることも検討されているが、微細化に伴いＳＴＩ溝に対する埋込み技術も困難度が増してきており、シームやボイドなどの空隙が素子分離絶縁膜内に形成されてしまう。空隙が素子分離膜内に生じると、例えば後に素子分離膜をエッチング処理したときにエッチング量が多くなってしまい空隙が拡大し信頼性劣化を招いてしまう。このような空隙は別工程（例えば高温の水蒸気酸化処理）を行うことで除去できるが、他の領域に悪影響を与える虞がある。
【特許文献１】特開平１１−３１７４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、素子分離溝内の素子分離絶縁膜に空隙を生じることなく形成できるようにした不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様は、シリコン基板に溝を形成する工程と、前記シリコン基板の溝の内面に沿ってシリコン酸化膜を形成する工程と、前記シリコン基板の溝内面底部に形成されたシリコン酸化膜を異方性エッチング処理により除去する工程と、前記シリコン基板の溝内面底部から熱ＣＶＤ法によりＯ３（オゾン）−ＴＥＯＳ膜を選択的に堆積させることにより前記シリコン酸化膜の内側に形成する工程とを備えている。
【発明の効果】
【０００６】
本発明によれば、素子分離溝内の素子分離絶縁膜に空隙を生じることなく形成できるようになる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００８】
図１は、不揮発性半導体記憶装置のメモリセル領域における平面図を模式的に示している。
図１に示すように、不揮発性半導体記憶装置１のメモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリックス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読取、書込、消去可能に構成されている。このようなメモリセル配列構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【０００９】
図２Ａは、各メモリセルのワード線方向に沿う断面図（図１のＡ−Ａ線に沿う断面図）を示しており、図２Ｂは、各メモリセルのビット線方向に沿う断面図（図１のＢ−Ｂ線に沿う断面図）を示している。図２Ａに示すように、ｐ型の単結晶のシリコン基板２の上部にはウェル（図示せず）が構成されており、当該ウェルの表層に素子分離溝３が複数形成されている。これらの素子分離溝３は、複数の活性領域Ｓａを図２Ａのワード線方向に分離するように形成されている。素子分離溝３内には素子分離絶縁膜４が形成されている。素子分離絶縁膜４は、その上部がシリコン基板２の表面から上方に突出して構成されている。
【００１０】
シリコン基板２の複数の活性領域Ｓａ上のそれぞれにはゲート絶縁膜５が形成されている。ゲート絶縁膜５はシリコン酸化膜により形成されている。ゲート絶縁膜５は、その側面がそれぞれ素子分離絶縁膜４の上部側面の一部に接触して構成されている。これらのゲート絶縁膜５上には導電層６が形成されている。この導電層６は、リン等の不純物がドープされた多結晶シリコンによって構成されており、浮遊ゲート電極ＦＧとして機能する。導電層６は、シリコン基板２の表面から上方に突出した素子分離絶縁膜４の側面に接触して配設されると共に、その上面が当該素子分離絶縁膜４の上端より上方に突出して構成されている。シリコン基板２から上方に向けて突出した素子分離絶縁膜４の側面は、ゲート絶縁膜５の側面および導電層６の側面下部と面一に形成されている。
【００１１】
素子分離絶縁膜４は、ＨＴＯ（High Temperature Oxide）膜４ａと、このＨＴＯ膜４ａの内側に位置して素子分離溝３内に形成されたＯ３−ＴＥＯＳ（Tetra ethyl ortho silicate）膜４ｂとから形成される。ＨＴＯ膜４ａは素子分離溝３の側壁面３ｂに沿って形成されている。Ｏ３-ＴＥＯＳ膜４ｂは、ＨＴＯ膜４ａの間の素子分離溝３の底面３ａ（溝内面底部）からシリコン基板２の表面の上方に至るまで構成されている。
【００１２】
素子分離絶縁膜４の上面、導電層６の上部側面および上面に沿ってゲート間絶縁膜７が形成されている。このゲート間絶縁膜７は、下層側から上層側にかけて、シリコン酸化膜／高誘電体絶縁膜／シリコン酸化膜の順に形成されており、導電層間絶縁膜として機能する。高誘電体絶縁膜は、シリコン酸化膜よりも比誘電率の高い膜（例えばシリコン窒化膜またはアルミニウム酸化物（Ａｌ２Ｏ３）膜など）によって構成されている。
【００１３】
ゲート間絶縁膜７上には、ワード線方向に沿って導電層８が形成されている。この導電層は多結晶シリコンと当該多結晶シリコンの直上に形成された金属シリサイド層（何れも図示せず）とからなる。金属シリサイド層は、タングステンもしくはコバルトなどの金属が多結晶シリコン上にシリサイド化されることによって構成される。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、導電層６、ゲート間絶縁膜７、導電層８の積層構造によって構成されている。
【００１４】
図２Ｂに示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。尚、図示しないが、分断領域ＧＶ内には層間絶縁膜や不純物通過抑制用のバリア膜などが成膜される。
【００１５】
メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置してソース／ドレイン領域２ａが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ａを含んで構成されている。
【００１６】
上記構成の製造方法について図３ないし図１２を参照しながら説明する。尚、メモリセル領域の構造のうち本実施形態の特徴にかかる部分の製造方法について示し、その他の領域（例えば周辺回路領域等）を構成するための製造方法については省略する。
【００１７】
シリコン基板２の上部にウェル（図示せず）を構成し、図３に示すように、シリコン基板２の主面上にゲート絶縁膜５を熱酸化処理によりトンネル絶縁膜として形成する。次に、図４に示すように、ゲート絶縁膜５上にＣＶＤ(Chemical Vapor Deposition)法により、リン等の不純物がドープされた多結晶シリコン層６を堆積する。次に、図５に示すように、多結晶シリコン層６の上にシリコン窒化膜９をＣＶＤ法により堆積し、シリコン窒化膜９の上にハードマスクとしてシリコン酸化膜１０を堆積する。
【００１８】
次に、図６に示すように、シリコン酸化膜１０の上にレジスト（図示せず）を塗布し、レジストをパターンニングし、パターンニングされたレジストをマスクとしてシリコン酸化膜１０をＲＩＥ（Reactive Ion Etching）法により加工する。次に、レジストをアッシャー処理、硫酸−過酸化水素水混合液による処理によって除去する。
【００１９】
次に、図７に示すように、シリコン酸化膜１０をハードマスクとしてシリコン窒化膜９、多結晶シリコン層６、ゲート絶縁膜５、シリコン基板２の上部を順次ＲＩＥ法により異方性エッチング処理することでシリコン基板２に素子分離溝３（溝）を形成する。次に、希フッ酸処理等によってＲＩＥ加工時の反応生成物を除去する。これにより、活性領域Ｓａおよび素子分離領域Ｓｂが区画される。
【００２０】
次に、図８に示すように、シリコン酸化膜１０の上面および側面、シリコン窒化膜９の側面、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、素子分離溝３の内面、に沿ってジクロロシラン（ＳｉＨ２Ｃｌ２）および亜酸化窒素（Ｎ２Ｏ）の混合ガスを用いた減圧熱ＣＶＤ法によりＨＴＯ膜４ａを等方的に堆積する。
【００２１】
次に、図９に示すように、ＲＩＥ法により異方性エッチング処理することで素子分離溝３の底面３ａの中央部に成膜されたＨＴＯ膜４ａを除去処理し、素子分離溝３の底面３ａの中央部を露出させる。これにより、ＨＴＯ膜４ａは、シリコン基板２の素子分離溝３内においては当該素子分離溝３の側壁面３ｂのみに沿って残留する。このとき、シリコン酸化膜１０の上面に形成されていたＨＴＯ膜４ａも除去される。
【００２２】
次に、図１０に示すように、シリコン基板２を下地として熱ＣＶＤ法により低温条件下においてＯ３−ＴＥＯＳ膜４ｂを成膜する。Ｏ３-ＴＥＯＳ膜４ｂは、ＨＴＯ膜４ａ（シリコン酸化膜）との接触面から堆積する堆積（成長）速度よりも、シリコン基板２（シリコン）との接触面から堆積する堆積速度の方が速い。したがって、Ｏ３−ＴＥＯＳ膜４ｂは、素子分離溝３の底面３ａから選択的に堆積することになる。
【００２３】
図１３ないし図１７は、発明者らがＯ３−ＴＥＯＳ膜４ｂを堆積したときの実験結果を示している。これらの図１３ないし図１７は、４８０℃（図１３）、４４０℃（図１４）、４２０℃（図１５）、４００℃（図１６）、３７５℃（図１７）における堆積時間対成膜膜厚データを示している。これらの図１３ないし図１７に示すように、シリコン上に成膜した場合の成膜膜厚データ（on Si）と、シリコン酸化膜上に成膜した場合の成膜膜厚データ（on SiO2）とを比較すると、より低い温度条件下で成膜すると選択成長性をより高くできることが確認できる。すなわち、５００℃以下（好ましくは４８０℃以下、さらに４４０℃以下、さらに４２０℃以下、さらに４００℃以下、３７５℃）の温度条件で成膜すると、選択成長性を高くすることができる。
【００２４】
次に、図１１に示すように、シリコン窒化膜９をストッパーとして素子分離絶縁膜４（ＨＴＯ膜４ａ、Ｏ３−ＴＥＯＳ膜４ｂ）の上部をＣＭＰ法により平坦化処理する。
次に、図１２に示すように、化学薬液等を用いてシリコン窒化膜９をエッチング除去し、多結晶シリコン層６の上面を露出させる。素子分離絶縁膜４の上側部分を希フッ酸溶液によりエッチング除去して落とし込む。このとき、素子分離絶縁膜４は、その上面４ｃが多結晶シリコン層６の上面より下方で且つゲート絶縁膜５の上面より上方に位置するように形成される。すると、多結晶シリコン層６の上面および上部側面が露出するようになる。
【００２５】
次に、図２Ａに示すように、下層側から上層側にかけて、シリコン酸化膜、高誘電体絶縁膜、シリコン酸化膜を減圧ＣＶＤ法により形成することでゲート間絶縁膜７を形成する。次に、ＣＶＤ法により多結晶シリコンを堆積し、ゲート間絶縁膜７上に導電層８を形成する。次に、導電層８の上にマスクパターン（図示せず）を形成し、積層膜５〜８のうち導電層８、ゲート間絶縁膜７、導電層６をＲＩＥ法などの異方性エッチング技術を用いて図２Ａの掲載面に平行な方向に沿ってエッチング処理し図２Ａの掲載面に対し垂直な方向に分断する。すると、図２Ｂに示すように、ゲート電極ＭＧを分断する分断領域ＧＶが形成される。
【００２６】
次に、図２Ｂに示すように、分断領域ＧＶを通じてシリコン基板２の表層にソース／ドレイン領域２ａを形成するための不純物をイオン注入する。この後、分断領域ＧＶ内に層間絶縁膜（図示せず）を堆積し、層間絶縁膜内に各種配線用のコンタクトを形成し、上層配線の形成工程に移行するが、本実施形態の特徴には直接関係しないため、その詳細説明を省略する。なお、導電層８の上部シリサイド化工程は、適用する金属材料等に応じて、分断領域ＧＶにおいて各ゲート電極ＭＧを分断する前または後の何れのタイミングで行っても良い。
【００２７】
素子分離絶縁膜４内に空隙が生じると別工程において空隙を埋める必要がある。これは、メモリセルの特性（カップリング比）を保持する必要上、素子分離絶縁膜４の上面位置を導電層６の上面位置よりも下げるように調整する必要があるものの、当該素子分離絶縁膜４中に空隙が生じると素子分離絶縁膜４の上面位置の調整にばらつきを生じてしまうためである。素子分離絶縁膜４の上面位置調整にばらつきが生じると、各メモリセルの特性のバラつきが引き起こされたり、各メモリセル間のリーク電流が増加するなどの信頼性劣化を招いてしまう。高温処理を行うことで素子分離絶縁膜４を密に構成できるものの、ゲート絶縁膜５にバーズビークが発生してしまう虞がある。
【００２８】
そこで、本実施形態においては、素子分離溝３の内面に沿ってＨＴＯ膜４ａを等方的に形成した後に、素子分離溝３の底面３ａの中央部に成膜されたＨＴＯ膜４ａをＲＩＥ法により異方性エッチングして除去し、ＨＴＯ膜４ａを素子分離溝３の側壁面３ｂに沿って残留させ、底面３ａの中央部からＯ３−ＴＥＯＳ膜３ｂを選択的に堆積させている。これにより、素子分離絶縁膜４中にボイドやシームによる空隙を生じることなく、素子分離絶縁膜４を密に構成することができる。
【００２９】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
素子分離溝３の内面に沿って減圧熱ＣＶＤ法によりＨＴＯ膜４ａを形成した実施形態を示したが、これに代えて、ＰＥ(Plasma Enhanced)−ＣＶＤ（プラズマ化学気相成長）法、ＨＤＰ(High Density Plasma)−ＣＶＤ（高密度プラズマ化学気相成長）法によって素子分離溝３の内面に沿ってシリコン酸化膜を形成しても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置内のメモリセル領域の構造を模式的に示す平面図
【図２Ａ】ワード線方向に沿って模式的に示す断面図（図１のＡ−Ａ線に沿う断面図）
【図２Ｂ】ビット線方向に沿って模式的に示す断面図（図１のＢ−Ｂ線に沿う断面図）
【図３】一製造段階を模式的に示す断面図（その１）
【図４】一製造段階を模式的に示す断面図（その２）
【図５】一製造段階を模式的に示す断面図（その３）
【図６】一製造段階を模式的に示す断面図（その４）
【図７】一製造段階を模式的に示す断面図（その５）
【図８】一製造段階を模式的に示す断面図（その６）
【図９】一製造段階を模式的に示す断面図（その７）
【図１０】一製造段階を模式的に示す断面図（その８）
【図１１】一製造段階を模式的に示す断面図（その９）
【図１２】一製造段階を模式的に示す断面図（その１０）
【図１３】選択成長性能データを示す図（その１）
【図１４】選択成長性能データを示す図（その２）
【図１５】選択成長性能データを示す図（その３）
【図１６】選択成長性能データを示す図（その４）
【図１７】選択成長性能データを示す図（その５）
【符号の説明】
【００３１】
図面中、１は不揮発性半導体記憶装置、２はシリコン基板、３は素子分離溝（溝）、３ａは素子分離溝の底面（溝内面底部）、４ａはＨＴＯ膜（シリコン酸化膜）、４ｂはＯ３−ＴＥＯＳ膜を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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