(57)【要約】【課題】リソグラフィ処理のマージンを向上し、ゲート電極の特性劣化の虞を極力なくすことを可能とする。【解決手段】一対の選択ゲート電極ＳＧ−ＳＧ間のほぼ中央のスペースに多結晶シリコン層４ｃをポリプラグとして選択ゲート電極ＳＧと同じ幅で設けている。このため、多結晶シリコン層４ａ〜４ｃを形成するときに周期的に構成することができる。周期性の崩れを緩和することができリソグラフィ処理のマージンを向上することができる。【選択図】図３Ａ
2009010011.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定方向に沿って複数併設されたメモリセルトランジスタ用の第１のゲート電極であって、所定の膜厚を有する多結晶シリコン層からなる浮遊ゲート電極と、この浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜とを有する第１のゲート電極と、
前記所定方向に沿って前記複数の第１のゲート電極に隣接して前記半導体基板上に設けられた一対の選択ゲートトランジスタ用の第２のゲート電極であって、前記所定の膜厚と同じ膜厚を有する多結晶シリコン層からなる下層ゲート電極と、この下層ゲート電極の上方に設けられた上層ゲート電極とを有する一対の第２のゲート電極と、
前記一対の第２のゲート電極間に位置して前記半導体基板上に設けられたポリプラグであって、前記所定の膜厚と同じ膜厚を有する多結晶シリコン層からなるポリプラグと、
前記ポリプラグ上に設けられた金属プラグとを備えたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記所定方向に沿った前記第１のゲート電極の幅は、前記第１のゲート電極間の距離、前記第１のゲート電極と前記第２のゲート電極との間の距離、および前記第２のゲート電極と前記ポリプラグとの間の距離とそれぞれ等しく、
前記所定方向に沿った前記第２のゲート電極および前記ポリプラグの幅は、それぞれ前記第１のゲート電極の幅の３倍であることを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１間隔で周期的に第１のゲート電極用の複数の第１の導電層を形成すると同時に、前記第１のゲート電極の周期的配設方向に並設して前記第１間隔よりも広い第２間隔で前記ゲート絶縁膜上に第２のゲート電極用の複数の第２の導電層を形成する工程であって、前記第２間隔の複数の第２の導電層間に位置して前記半導体基板上に構造的に接触するコンタクトプラグ用の第３の導電層を同時に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１ないし第３の導電層を多結晶シリコンにより形成することを特徴とする半導体装置の製造方法。
【請求項５】
メモリセルトランジスタ形成領域、このメモリセルトランジスタ形成領域に隣接した選択ゲートトランジスタ形成領域およびこの選択ゲートトランジスタ形成領域に隣接したコンタクト領域を有する半導体基板を備えた半導体装置の製造方法において、
前記メモリセルトランジスタ形成領域、前記選択ゲートトランジスタ形成領域および前記コンタクト領域の前記半導体基板上にそれぞれゲート絶縁膜を形成する工程と、
前記コンタクト領域上の前記ゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜が除去された前記コンタクト領域の前記半導体基板上と、前記メモリセルトランジスタ形成領域および前記選択ゲートトランジスタ形成領域の前記ゲート絶縁膜上にそれぞれ同一膜厚で第１の多結晶シリコン層を形成する工程と、
前記メモリセルトランジスタ形成領域および前記選択ゲートトランジスタ形成領域ならびに前記コンタクト領域の前記第１の多結晶シリコン層上にゲート間絶縁膜を介して第２の多結晶シリコン層をそれぞれ同一膜厚で形成する工程と、
前記メモリセルトランジスタ形成領域と前記選択ゲートトランジスタ形成領域との間および前記選択ゲートトランジスタ形成領域と前記コンタクト領域との間の、前記第１および第２の多結晶シリコン層ならびに前記ゲート間絶縁膜を除去する工程と、
前記コンタクト領域の前記第２の多結晶シリコン層および前記ゲート間絶縁膜を除去し、前記第１の多結晶シリコン層を露出する工程と、
前記露出した第１の多結晶シリコン層上に金属プラグを形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上のゲート絶縁膜上に対して周期的にゲート電極用の導電層を形成する方法を適用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、電源供給されなくてもデータを保持できるため、マルチメディアカード用メモリとして広く普及している。このようなフラッシュメモリ装置は、半導体基板上にゲート絶縁膜を介して積層ゲート電極を行列状に配列してメモリセルを多数構成することで高集積化が図られている（例えば、特許文献１参照）。
【０００３】
特許文献１に示されるＮＡＮＤ型のフラッシュメモリ装置に開示されているように、メモリセル領域には、周期的に選択ゲート電極や浮遊ゲート電極が構成されており、当該電極の脇の半導体基板の表層にはコンタクト領域が設けられている。当該コンタクト領域に対し電圧を印加するため、半導体基板上にはコンタクトプラグが形成されている。
【０００４】
このような構造を製造するためには、半導体基板上にゲート絶縁膜を介して選択ゲート電極や浮遊ゲート電極の構造を周期的に離間するように形成した後、例えば複数の選択ゲート電極間にコンタクトプラグを形成する必要がある。フォトリソグラフィ技術を用いて形成するには当該ゲート電極構造を同一間隔で周期的に形成すると、リソグラフィ処理マージンを確保できるため好ましいが、選択ゲート電極や浮遊ゲート電極の導電層構造が異なる間隔で離間した構造を採用すると、当該離間領域においては周期性を確保して形成することが困難である。
【０００５】
近年、素子の微細化、設計ルールの縮小化が顕著であり、選択ゲート電極間や浮遊ゲート電極間の間隔が一層狭くなると、さらにマージンを確保することが困難となる。すると、例えば選択ゲート電極の寸法を制御することが難しく、選択ゲート電極の特性劣化の虞を生じる。尚、上述の問題は浮遊ゲート電極や選択ゲート電極を具備したフラッシュメモリ装置に限らず、半導体基板上にゲート絶縁膜を介して周期的にゲート電極構造が配設された半導体装置にも同様に生じる問題となる。
【特許文献１】特開２００１−１９６４７７号公報（図６、図７７等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、リソグラフィ処理のマージンを向上した半導体装置の製造方法と当該製造方法によって製造された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板と、前記半導体基板上に所定方向に沿って複数併設されたメモリセルトランジスタ用の第１のゲート電極であって、所定の膜厚を有する多結晶シリコン層からなる浮遊ゲート電極と、この浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜とを有する第１のゲート電極と、前記所定方向に沿って前記複数の第１のゲート電極に隣接して前記半導体基板上に設けられた一対の選択ゲートトランジスタ用の第２のゲート電極であって、前記所定の膜厚と同じ膜厚を有する多結晶シリコン層からなる下層ゲート電極と、この下層ゲート電極の上方に設けられた上層ゲート電極とを有する一対の第２のゲート電極と、前記一対の第２のゲート電極間に位置して前記半導体基板上に設けられたポリプラグであって、前記所定の膜厚と同じ膜厚を有する多結晶シリコン層からなるポリプラグと、前記ポリプラグ上に設けられた金属プラグとを備えた半導体装置を提供する。
【０００８】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１間隔で周期的に第１のゲート電極用の複数の第１の導電層を形成すると同時に、前記第１のゲート電極の周期的配設方向に並設して前記第１間隔よりも広い第２間隔で前記ゲート絶縁膜上に第２のゲート電極用の複数の第２の導電層を形成する工程であって、前記第２間隔の複数の第２の導電層間に位置して前記半導体基板上に構造的に接触するコンタクトプラグ用の第３の導電層を同時に形成する工程とを備えた半導体装置の製造方法を提供する。
【０００９】
本発明の一態様は、メモリセルトランジスタ形成領域、このメモリセルトランジスタ形成領域に隣接した選択ゲートトランジスタ形成領域およびこの選択ゲートトランジスタ形成領域に隣接したコンタクト領域を有する半導体基板を備えた半導体装置の製造方法において、前記メモリセルトランジスタ形成領域、前記選択ゲートトランジスタ形成領域および前記コンタクト領域の前記半導体基板上にそれぞれゲート絶縁膜を形成する工程と、前記コンタクト領域上の前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜が除去された前記コンタクト領域の前記半導体基板上と、前記メモリセルトランジスタ形成領域および前記選択ゲートトランジスタ形成領域の前記ゲート絶縁膜上にそれぞれ同一膜厚で第１の多結晶シリコン層を形成する工程と、前記メモリセルトランジスタ形成領域および前記選択ゲートトランジスタ形成領域ならびに前記コンタクト領域の前記第１の多結晶シリコン層上にゲート間絶縁膜を介して第２の多結晶シリコン層をそれぞれ同一膜厚で形成する工程と、前記メモリセルトランジスタ形成領域と前記選択ゲートトランジスタ形成領域との間および前記選択ゲートトランジスタ形成領域と前記コンタクト領域との間の、前記第１および第２の多結晶シリコン層ならびに前記ゲート間絶縁膜を除去する工程と、前記コンタクト領域の前記第２の多結晶シリコン層および前記ゲート間絶縁膜を除去し、前記第１の多結晶シリコン層を露出する工程と、前記露出した第１の多結晶シリコン層上に金属プラグを形成する工程とを具備した半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明の一態様によれば、リソグラフィ処理のマージンを大きくすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の半導体装置を、ＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる。尚、図面中の各ゲート電極やコンタクトプラグなどの各構成要素間の特に平面寸法（特にＹ方向）割合については本実施形態の特徴に関わるため、実際の割合とほぼ同一としている。
【００１２】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路図を示しており、図２は、メモリセル領域の構造を模式的な平面図によって示している。
【００１３】
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域（図示せず)の両領域に区画されている。図１に示すように、メモリセル領域ＭにはメモリセルアレイＡｒが構成されており、図３Ｃに示すように、周辺回路領域Ｐには当該メモリセルアレイＡｒを駆動したりその他の動作を行うための周辺回路用のトランジスタＴｒＰが構成されている。尚、周辺回路は、メモリセルに記憶されるデータを読出／書込などを行うために設けられている。
【００１４】
ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域ＭのメモリセルアレイＡｒは、２（複数）個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲート電極Ｔｒｓ１およびＴｒｓ２間に直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数)）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。このＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域（図示せず)を共用して形成されている。
【００１５】
図１中、Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線)ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１６】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ビット線方向に相当）に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延伸するソース線ＳＬに接続されている。
【００１７】
図１に示すように、ＮＡＮＤセルユニットＳｕはＸ方向に複数並設されているが、これらＸ方向に並設されたＮＡＮＤセルユニットＳｕがブロックＢ１を構成しており、当該ブロックＢ１がＹ方向に複数構成されている。これらのブロックＢ１はブロック毎に消去／読出／書込可能に構成されている。ブロックＢ１のＹ方向に隣接して、ブロックＢ１と同一構造のブロックＢ２が配設されている。
【００１８】
図２は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
半導体基板としてのシリコン基板２には、ＳＴＩ（Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｙ方向に直交するＸ方向に所定間隔で複数本形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離して構成されている。
【００１９】
メモリセルトランジスタＴｒｍのワード線ＷＬが、素子領域Ｓａの延伸方向と直交する図２中Ｘ方向に沿って複数本形成されている。ワード線ＷＬのＹ方向の幅はワード線ＷＬ間の距離Ｆと等しく形成されている。ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。このゲート電極ＭＧは、Ｘ方向に所定間隔に形成された素子領域Ｓａ上に配置されると共に、Ｙ方向に延出する素子領域Ｓａ上に距離Ｆをもって並設されることで、メモリセル領域Ｍ内においてマトリックス状に配置される。
【００２０】
選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿ってワード線ＷＬと平行に形成されている。選択ゲート線ＳＧＬ１のＹ方向の幅はワード線ＷＬの幅Ｆの３倍（３Ｆ）となるよう形成されている。また、選択ゲート線ＳＧＬ１とワード線ＷＬとの間の距離はワード線ＷＬ間の距離Ｆと等しく形成されている。一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上に図２中Ｘ方向に沿って形成されている。多結晶シリコン層４ｃのＹ方向の幅は選択ゲート線ＳＧＬ１の幅３Ｆと等しく形成されている。さらに、多結晶シリコン層４ｃと選択ゲート線ＳＧＬ１との間の距離はワード線ＷＬ間の距離Ｆと等しく形成されている。
【００２１】
図１に示すように、ビット線コンタクトＣＢは、Ｙ方向に隣り合うブロックＢ１およびＢ２間に形成されており、データ線としてのビット線ＢＬに接続されるように構成されている。
【００２２】
ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設されたゲート電極ＭＧ上の制御ゲート電極ＣＧ（図３Ａ参照）を連結して形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており、選択ゲート線ＳＧＬ１によって連結されている。
【００２３】
図３は、図２中のＡ−Ａ線で示す部分の縦断面図を模式的に示しており、ビット線コンタクトＣＢを中心として選択ゲート線ＳＧＬ１およびワード線ＷＬの断面をも模式的に示している。
【００２４】
図３に示すように、メモリセルトランジスタＴｒｍは、半導体基板としてのｐ型のシリコン基板２上にシリコン酸化膜３、浮遊ゲート電極ＦＧ、ＯＮＯ膜５、制御ゲート電極ＣＧを順に積層した積層ゲート電極６と、当該積層ゲート電極６のＹ方向両脇に対しシリコン基板２の表層に形成されたソース／ドレイン領域２ａからなる。なお、図示しないが、シリコン基板２の表層にはウェルが形成されている。
【００２５】
シリコン酸化膜３は、熱酸化処理されることによって構成されゲート絶縁膜、トンネル絶縁膜として構成される。浮遊ゲート電極ＦＧは、第１導電層として、例えばリンなどの不純物がドープされた多結晶シリコン層４ａにより構成される。ＯＮＯ膜５は、多結晶シリコン層４ａの上面を覆うように形成されている。このＯＮＯ膜５は、制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧ間のゲート間絶縁膜、多結晶シリコン層４および６間のインターポリ絶縁膜として機能する。尚、ＯＮＯ膜５の成膜前後でＳＰＡ窒化処理を行うことでＮＯＮＯＮ（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）膜として構成し、シリコン酸化膜とシリコン窒化膜とを積層した構造を採用しても良い。
【００２６】
制御ゲート電極ＣＧは、例えばリンなどの不純物がドープされた多結晶シリコン層７と、当該多結晶シリコン層７の上に形成されたコバルトシリサイド膜８を積層した構造をなしている。
【００２７】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、メモリセルトランジスタＴｒｍの積層ゲート電極ＭＧとほぼ同様の構造をなしている。図面中、説明を理解しやすくするため、ゲート電極ＭＧを構成する多結晶シリコン層４ａの符号「４ａ」に代えて、ゲート電極ＳＧを構成する多結晶シリコン層には符号４ｂを付している。ゲート電極ＳＧは、ゲート間絶縁膜５に貫通孔５ａが設けられており当該貫通孔５ａを通じて下層ゲート電極（第２の導電層）を構成する多結晶シリコン層４ｂおよび上層ゲート電極（導電層）を構成する多結晶シリコン層６ｂ間が構造的および電気的に接続されている。多結晶シリコン層４ａ、４ｂは、例えば同一のゲート絶縁膜３上に同一工程で形成されている。
【００２８】
図２および図３Ａに示すように、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧと、メモリセルトランジスタＴｒｍのゲート電極ＭＧとはＹ方向に並設されている。複数のメモリセルトランジスタＴｒｍのゲート電極ＭＧは、それぞれの中心部間の間隔が第１間隔Ｐ１（２Ｆに相当）でＹ方向に離間して形成されている。選択ゲート電極ＳＧは、ブロックＢ１とブロックＢ２が隣接する領域においてＹ方向に一対構成されている。選択ゲート電極ＳＧ−ＳＧの中心部間の間隔は、第１間隔よりも広い第２間隔Ｐ２（８Ｆに相当）でＹ方向に離間して形成されている。また、先に説明したように、Ｙ方向のゲート長（幅）比は、（選択ゲート電極ＳＧのＹ方向幅）：（ゲート電極ＭＧのＹ方向幅）＝約３：１に設定されている。
【００２９】
ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間のシリコン基板２の表層（表面）にはソース／ドレイン領域となる不純物拡散層２ａが形成されている。ゲート電極ＳＧ−ＳＧ間における当該ゲート電極ＳＧの直脇のシリコン基板２の表層（表面）には同じく不純物拡散層２ａが形成されている。一対のゲート電極ＳＧ−ＳＧ間の中央には、ビット線コンタクトＣＢが構成されている。そのビット線コンタクトＣＢの直下領域におけるシリコン基板２の表層には、不純物拡散層２ａと同一導電型で不純物拡散層２ａの不純物濃度より高い不純物濃度で不純物拡散層２ｂが形成されている。ビット線コンタクトＣＢの構造は後述する。
【００３０】
ゲート電極ＭＧの側壁、および、ゲート電極ＳＧの側壁には、当該側壁に沿ってシリコン酸化膜９が形成されている。ゲート電極ＭＧのシリコン酸化膜９とゲート電極ＳＧのシリコン酸化膜９との間、および、隣接するゲート電極ＭＧのシリコン酸化膜９の側壁対向領域にはシリコン酸化膜１０が埋込み形成されている。このシリコン酸化膜１０は、ＬＰ−ＣＶＤ法により成膜されている。
【００３１】
一対のゲート電極ＳＧ−ＳＧ間のシリコン酸化膜９の側壁には、シリコン酸化膜１０を加工して構成されたスペーサ１０ａが形成されている。これらシリコン酸化膜１０およびスペーサ１０ａはシリコン基板２上にシリコン酸化膜３を介して形成されている。シリコン酸化膜９は、互いに対向するスペーサ１０ａの側壁にも形成されている。
【００３２】
一対のゲート電極ＳＧ−ＳＧ間においては、対向するシリコン酸化膜９の内側領域においてシリコン基板２上のシリコン酸化膜３が除去されている。
図２に示すように、一対の選択ゲート線ＳＧＬ１−ＳＧＬ１間のＹ方向幅は、ワード線ＷＬの幅Ｆや、ワード線ＷＬ−ＷＬ間の幅Ｆや、選択ゲート線ＳＧＬ１の幅Ｆに比較しても幅広の５Ｆに形成されており、仮にこの５Ｆ領域に開口領域を形成するためにはリソグラフィ技術の制約上、マスク（レチクル）に解像補助用のパターン（ＳＲＡＦパターン）を形成する必要を生じる。
【００３３】
そこで、一対の選択ゲート線ＳＧＬ１−ＳＧＬ１間には多結晶シリコン層４ｃが幅３Ｆでポリプラグ（第３の導電層）として形成されている。当該領域にポリプラグを設けることで、製造時におけるリソグラフィ処理のマージンを向上させることができる。図２に示すように、多結晶シリコン層４ｃは、選択ゲート電極ＳＧ−ＳＧ間のほぼ中央部の素子領域Ｓａ上に位置して構成されており、平面的にはＹ方向に長い矩形状に構成されている。この多結晶シリコン層４ｃは後述するように、多結晶シリコン層４ａ〜４ｂと同一工程で形成される。すなわち、多結晶シリコン層４ａ、４ｂの上面と下面との間の厚みと、多結晶シリコン層４ｃの上面と下面との間の厚みとは等しく形成されている。多結晶シリコン層４ｃの上面側端部のシリコン基板２表面からの高さは、中央部のシリコン基板２表面からの高さに比べ、シリコン酸化膜３の存在により高く形成されている。
【００３４】
図３に戻って、多結晶シリコン層４ｃ上にはバリアメタル膜１１を介して金属層１２が形成されている。これらのバリアメタル膜１１および金属層１２が金属プラグを構成しており、図２に示すように、平面的にはＹ方向に細長い楕円形状に構成されている。尚、このバリアメタル膜１１および金属層１２は、立体的には楕円柱状に構成されている。
【００３５】
これらの多結晶シリコン層４ｃ、バリアメタル膜１１、金属層（金属プラグ）１２は、ビット線コンタクトＣＢ（コンタクトプラグ）として構成されている。このビット線コンタクトＣＢは、上層のビット線ＢＬ（図３Ａには図示せず）とシリコン基板２の表層の拡散層２ｂとの間を電気的に接続するように構成されている。
【００３６】
一対のゲート電極ＳＧ−ＳＧ間において、バリアメタル膜１１、金属層１２が形成されていない領域の多結晶シリコン層４ｃ上にＯＮＯ膜５が形成されている。この領域のＯＮＯ膜５の上にはシリコン酸化膜９の側壁面上部に沿ってシリコン酸化膜１４が絶縁膜として形成されている。このシリコン酸化膜１４の上側壁内側内面に沿ってシリコン窒化膜１３が絶縁膜として形成されている。このシリコン窒化膜１３は多結晶シリコン層４ｃの上面に至るまでビット線コンタクトＣＢ用のホールを自己整合的に形成するための膜となる。尚、ビット線コンタクトＣＢ脇の領域の膜５、１３、１４は、除去処理がなされていても良い。
【００３７】
メモリセル領域Ｍにおいては、ゲート電極ＭＧの上面、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン酸化膜９、１０の上面には、これらの層を覆うようにシリコン酸化膜１５が絶縁膜として形成されている。また、このシリコン酸化膜１５はビット線コンタクトＣＢの外周囲に沿って形成されている。
【００３８】
シリコン酸化膜１５の上にはシリコン窒化膜１６が形成されていると共に、その上にはｄ−ＴＥＯＳ膜からなるシリコン酸化膜１７が形成されている。尚、ｄ−ＴＥＯＳとは、Dual Frequency Plasma CVD法によりＴＥＯＳガスを用いて成膜されるシリコン酸化膜を示している。これらの膜１６、１７も同様にビット線コンタクトＣＢの外周囲に沿って形成されている。シリコン窒化膜１６は、シリコン酸化膜１７中のイオンや水分等の拡散を防ぐためのバリア膜として機能する。各ゲート電極ＭＧ、ＳＧの上部の対向領域にシリコン酸化膜１５が形成され、シリコン窒化膜１６がゲート電極ＭＧ、ＳＧの上部の対向領域に位置しないように構成されているため、隣り合うゲート電極ＭＧ−ＭＧ間の結合容量を抑制できる。
【００３９】
図３Ｂは、図２のＢ−Ｂ線に沿う縦断面図を模式的に示している。この図３Ｂに示すように、シリコン基板２の表層には素子分離溝１８が形成されている。この素子分離溝１８は素子領域ＳａをＸ方向に分断して区画している。素子分離溝１８内には素子分離膜１８が埋め込まれており素子分離領域Ｓｂを構成している。この素子分離膜１８は、例えばシリコン酸化膜により形成され、シリコン基板２の上面から上方に突出して構成されている。
【００４０】
Ｘ方向に隣り合う複数の素子分離膜１８間のシリコン基板２の素子領域Ｓａには不純物拡散層２ｂがコンタクト領域として形成されている。これらの素子領域Ｓａ上には、それぞれリンなどの不純物がドープされた多結晶シリコン層４ｃが形成されている。多結晶シリコン層４ｃは、その上面が両脇に形成された素子分離膜１９の上面よりも上方に位置して構成されている。
【００４１】
ＯＮＯ膜５が、それぞれの多結晶シリコン層４ｃの上側部および側面、および素子分離膜１９の上面を覆うように形成されている。多結晶シリコン層４ｃの中央上面領域においては、ＯＮＯ膜５が除去処理されており、多結晶シリコン層４ｃの中央上面領域にはその直上方に向けてバリアメタル膜１１を介して金属層１２が構成されている。ビット線コンタクトＣＢの周囲には、ＯＮＯ膜５上に上述した各絶縁膜１４、１３、２３、１５、１６、１７が順に積層して埋め込まれている。
【００４２】
図３Ｃは、周辺回路領域Ｐに構成されるＭＯＳトランジスタの一例を示している。
周辺回路領域Ｐにおいて、シリコン基板２上にシリコン酸化膜３を介してゲート電極ＧＰが構成されている。このゲート電極ＰＧは、選択ゲート電極ＳＧと同様の構造をなしているため、その構造説明を省略する。
【００４３】
ゲート電極ＰＧの側壁にはスペーサ１０ｂが構成されている。このスペーサ１０ｂは、シリコン酸化膜１０を加工処理して構成されている。シリコン基板２上には、シリコン酸化膜１４およびシリコン窒化膜１３がゲート電極ＰＧの側壁に沿ってスペーサ１０ｂの外面に沿って形成されている。シリコン窒化膜１３は水分や不純物などの透過抑制用のバリア膜として機能するように構成されている。尚、シリコン酸化膜１４およびシリコン窒化膜１３がゲート電極ＧＰの直側壁面に沿って形成されることによってスペーサ１０ｂが除去処理されている構造に適用しても良い。
【００４４】
シリコン窒化膜１３の上にはＢＰＳＧによるシリコン酸化膜２３が埋め込まれている。このシリコン酸化膜２３上およびコバルトシリサイド膜７上にはシリコン酸化膜１５、シリコン窒化膜１６、シリコン酸化膜１７が順に積層されている。
【００４５】
次に、製造工程について図４Ａないし図１３Ｂを参照しながら説明する。本実施形態の特徴はメモリセル領域Ｍの製造工程にあるため、メモリセル領域Ｍの製造方法を中心に説明し、周辺回路領域Ｐの製造工程については必要に応じて説明を行い、その他の製造工程については省略する。なお、図示しないフラッシュメモリ装置１内のその他の領域を形成するために必要な製造工程を付加しても良い。
【００４６】
まず、シリコン基板２にウェル、チャネル領域形成のためイオン注入を行い、周辺回路領域の高耐圧トランジスタのゲート絶縁膜を形成し、メモリセル領域Ｍと低耐圧トランジスタ領域のみ選択的に酸化膜を除去処理する。
【００４７】
次に、図４に示すように、メモリセル領域Ｍのゲート絶縁膜（シリコン酸化膜３）を熱酸化処理によって形成する。このとき同時に周辺回路領域の低耐圧トランジスタのシリコン酸化膜３も形成される。尚、周辺回路領域の高耐圧トランジスタ用のゲート絶縁膜は、メモリセル領域Ｍのトランジスタのゲート絶縁膜の膜厚よりも厚く形成される。
【００４８】
次に、メモリセルトランジスタ形成領域ＲＭＴおよび選択ゲートトランジスタ形成領域ＲＳＴ上のシリコン酸化膜３上にマスクパターン２０を形成し、コンタクト領域ＲＣのシリコン基板２の表層に拡散層２ｂを形成するためのｎ型不純物のイオン注入を行い、マスクパターン２０をマスクとしてコンタクト領域ＲＣ上のゲート酸化膜３を部分的に除去する。このマスク領域は、ビット線コンタクトＣＢの形成予定領域を開口して施した領域である。
【００４９】
後に、ゲート電極ＭＧ、ＳＧを加工するが、当該加工時のシリコン基板２のダメージを極力抑制するため、この時点におけるシリコン酸化膜３の除去幅（領域）を多結晶シリコン層４ｃの下端幅（領域：図３Ａの多結晶シリコン層４ｃのシリコン酸化膜３直上面における側壁間幅を参照）よりも狭くすると良い。
【００５０】
次に、マスクパターン２０を剥離し、メモリセルトランジスタ形成領域ＲＭＴおよび選択ゲートトランジスタ形成領域ＲＳＴのゲート酸化膜３上、およびコンタクト領域ＲＣの拡散層２ｂ上のそれぞれに多結晶シリコン層４を１００ｎｍ程度堆積し、その上にシリコン窒化膜、Ｙ方向に沿ってマスク（いずれも図示せず）を形成し、図５Ｂに示すように、シリコン基板２の表層に素子分離溝１８を形成すると共に素子分離膜１９をシリコン基板２の上面から上方に突出するように形成する。
【００５１】
次に、図５Ａおよび図５Ｂに示すように、メモリセルトランジスタ形成領域ＲＭＴおよび選択ゲートトランジスタ形成領域ＲＳＴならびにコンタクト領域ＲＣ上の多結晶シリコン層４上にＬＰ−ＣＶＤ法によりＯＮＯ膜５を形成する。尚、ＯＮＯ膜５の成膜前後にＳＰＡ窒化処理を行うことでＮＯＮＯＮ膜としても良い。次に、メモリセルトランジスタ形成領域ＲＭＴおよび選択ゲートトランジスタ形成領域ＲＳＴならびにコンタクト領域ＲＣの上方のＯＮＯ膜５の上に多結晶シリコン層６ａ、６ｂを順に堆積する。尚、この多結晶シリコン層６ａを堆積した後、多結晶シリコン層６ｂを堆積する前に、選択ゲート電極ＳＧのＯＮＯ膜５に開口５ａを形成する工程を設けている。尚、周辺回路領域の高耐圧トランジスタのゲート電極や、低耐圧トランジスタのゲート電極は、選択ゲート電極ＳＧと同様の構造をなしているが、選択ゲート電極ＳＧ用に設けられた開口５ａは周辺回路領域Ｐのトランジスタにも同時に設けられる。次に、ゲート電極ＭＧ、ＳＧの加工形成用のマスクとしてシリコン窒化膜２１を形成する。次に、レジスト２２を塗布し、リソグラフィ技術によりパターンニングする。
【００５２】
次に、図６Ａおよび図６Ｂに示すように、パターンニングされたレジスト２２をマスクとして、ゲート電極ＭＧ、ＳＧのゲート電極形成領域Ｇや、ビット線コンタクトＣＢ形成領域の各積層膜３、４（４ａ、４ｂ、４ｃ）、５、６ａ、６ｂ、２１を残留させるように、メモリセルトランジスタのゲート電極ＭＧの形成領域Ｇ−Ｇ間、メモリセルトランジスタのゲート電極ＭＧの形成領域Ｇと選択ゲートトランジスタのゲート電極ＳＧの形成領域Ｇとの間、選択ゲートトランジスタのゲート電極ＳＧの形成領域Ｇとコンタクトプラグ形成領域ＲＣＢとの間のシリコン窒化膜２１、多結晶シリコン層６ａ、６ｂ、ＯＮＯ膜５を、ＲＩＥ法によってエッチング除去する。このとき、図２に示すように、ゲート電極ＭＧのＹ方向幅をＦとし、ゲート電極ＳＧのＹ方向幅を３Ｆとした場合、一対のゲート電極ＳＧ間のビット線コンタクトＣＢの形成領域における多結晶シリコン層４ｃ、６ａ、６ｂの残留領域を、選択ゲート線ＳＧＬ１−ＳＧＬ１間のほぼ中央３Ｆ領域に設定する。
【００５３】
多結晶シリコン層４ｃ、６ａ、６ｂを選択ゲート線ＳＧＬ１−ＳＧＬ１間のほぼ中央３Ｆ領域に形成することにより、このＲＩＥ処理のリソグラフィ処理時に用いられるマスクのＹ方向周期性をできる限り保持することができ、リソグラフィ処理時のマージンを向上できレジスト２２のマスクパターンを所望の周期パターンに残留させることができる。したがって、その後ＲＩＥ法によりエッチング処理したとしても各積層膜３、４、５、６ａ、６ｂ、２１を所望の形状パターンに残留させることができる。
【００５４】
次に、図７Ａおよび図７Ｂに示すように、各積層膜４、５、６ａ、６ｂ、２１の側壁に沿ってシリコン酸化膜９を形成し、当該シリコン酸化膜９内にＴＥＯＳを原料ガスとしてＬＰ−ＣＶＤ法によりシリコン酸化膜１０を堆積しエッチバックする。
【００５５】
次に、図８Ａおよび図８Ｂに示すように、選択ゲート電極ＳＧ−ＳＧ間のほぼ中央領域を開口したガラスマスク（図示せず)をリソグラフィ法により形成し、シリコン酸化膜に対して高選択性を有する条件下でＲＩＥ法により、コンタクトプラグ形成領域ＲＣＢやそのＸ方向周辺のＯＮＯ膜５上のシリコン窒化膜２１、多結晶シリコン層６ｂ、６ａを順にエッチング処理する。
【００５６】
この場合、シリコン酸化膜９、１０がシリコン酸化膜３を覆うように形成されているため、たとえシリコン酸化膜３に対する選択エッチング加工が厳しい場合であってもシリコン基板２を保護することができる。
【００５７】
次に、図９Ａおよび図９Ｂに示すように、メモリセルトランジスタ形成領域ＲＭＴおよび選択ゲートトランジスタ形成領域ＲＳＴならびにコンタクトプラグ形成領域ＲＣＢにＴＥＯＳを原料ガスとしてシリコン酸化膜１４を形成し、次に、シリコン窒化膜１３を形成する。
【００５８】
次に、図１０Ａおよび図１０Ｂに示すように、シリコン窒化膜１３の上にＢＰＳＧによるシリコン酸化膜２３を形成し、シリコン窒化膜１３をストッパとしてＣＭＰ法により平坦化処理することで、図１０Ａに示すコンタクトプラグ形成領域ＲＣＢのシリコン窒化膜１３間にシリコン酸化膜２３を埋込む。尚、メモリセル領域Ｍ内においては、シリコン酸化膜１４およびシリコン窒化膜１３は、ＣＭＰ法のストッパにしか用いていないが、この時点における周辺回路領域Ｐの構造を示す図１０Ｃにおいて、シリコン窒化膜１３をシリコン酸化膜２３からの不純物や水分などの不要物の透過をバリアするバリア膜として用いたり、シリコン酸化膜１４をシリコン基板２の表面保護として用いても良い。
【００５９】
次に、図１１Ａおよび図１１Ｂに示すように、ＲＩＥ法によりシリコン窒化膜２１をエッチング処理し、多結晶シリコン層６ｂの上面を露出させる。
次に、図１２Ａおよび図１２Ｂに示すように、露出表面の自然酸化膜等を剥離して清浄化しコバルト等の金属をスパッタ技術により形成すると共に、ＲＴＰ(Rapid Thermal Process)などのランプアニール処理と未反応の金属剥離処理とを段階的に行うことにより、多結晶シリコン層６ｂの上にコバルトシリサイド（ＣｏＳｉ２）膜７を金属シリサイド膜として形成する。次に、ゲート電極ＭＧ、ＳＧ上、並びに、ゲート電極ＭＧ−ＭＧ間、ＳＧ−ＳＧ間、ＭＧ−ＳＧ間にＴＥＯＳによるシリコン酸化膜１５をＬＰ−ＣＶＤ法により形成する。具体的には、シリコン酸化膜１５は、コバルトシリサイド膜７の上面上、シリコン酸化膜９、１０、１３、シリコン窒化膜１４、ＢＰＳＧによるシリコン酸化膜２３の上面上を渡って形成される。これにより、シリコン酸化膜１５が隣り合うコバルトシリサイド膜７の上部間に埋め込まれることになり隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制できる。次に、シリコン酸化膜１５の上にＬＰ−ＣＶＤ法によりシリコン窒化膜１６を形成する。このシリコン窒化膜１６は、コバルトシリサイド膜７の上にシリコン酸化膜１５を介して形成されているが、コバルトシリサイド膜７の汚染防止に用いられる膜である。次に、ＣＶＤ法によりｄ−ＴＥＯＳによるシリコン酸化膜１７を層間絶縁膜として厚く堆積する。
【００６０】
次に、図１３Ａおよび図１３Ｂに示すように、ビット線コンタクトＣＢを形成するため、多結晶シリコン層４ｃの上面に至るまでホールＨを形成する。このとき、シリコン基板２上までエッチング加工するわけではないため、加工アスペクト比を低減することができ加工信頼性を向上でき、ビット線コンタクトＣＢのオープン不良やショート不良を共に低減できる。特に、ＢＰＳＧからなるシリコン酸化膜２３は、疎となる個所ではコンタクトホールＨの開口後の洗浄処理でサイドエッチングが進行するが、このときに隣のビット線コンタクトＣＢまでエッチング処理が進行し、処理後に金属が埋め込まれることによって隣り合うビット線コンタクトＣＢ−ＣＢ間のショート不良が引き起こされる虞もある。本実施形態では、ホールＨの高さを低くすることでサイドエッチングの進行を抑制することができるため、このような不具合を低減できる。
【００６１】
次に、図３Ａおよび図３Ｂに示すように、Ｔｉ／ＴｉＮをスパッタ法によりバリアメタル膜１１として形成すると共に、その後、タングステン（Ｗ）による金属層１２をＣＶＤ法により堆積する。ＣＭＰ法により平坦化処理することで、ポリプラグと金属プラグの積層構造のビット線コンタクトＣＢを形成できる。この後の工程については詳述しないが、ビット線コンタクトＣＢ上にビット線ＢＬとなる配線層等の多層配線を形成することでフラッシュメモリ装置１を形成できる。
【００６２】
このような本実施形態によれば、一対の選択ゲート電極ＳＧ−ＳＧ間のほぼ中央のスペースに多結晶シリコン層４ｃをポリプラグとして設けているため、Ｙ方向の周期性の崩れを緩和することができリソグラフィ処理のマージンを向上することができる。これにより、多結晶シリコン層４ｃや選択ゲート電極ＳＧの形状寸法ばらつきを小さくすることができ、所望の形状パターンに構成できるようになる。
【００６３】
また、ビット線コンタクトＣＢ用のコンタクトホールを形成するときにシリコン基板２上まで異方性エッチング処理する従来の製造方法に比較して、多結晶シリコン層４ｃをエッチング処理する必要がないため、金属層１２の埋込領域の高さを減少させることができ当該金属層１２の埋込性が良好となる。
【００６４】
シリコン窒化膜１３が多結晶シリコン層４ｃの上方に位置して形成され多結晶シリコン層４ｃと選択ゲート電極ＳＧとの間には形成されていないため、選択ゲートトランジスタＴｒｓ１の特性を良好に保つことができる。
【００６５】
ビット線コンタクトＣＢが、金属（バリアメタル膜１１および金属層１２）−多結晶シリコン層４ｃ接触によって形成されているため、多結晶シリコン層４ｃに多量の不純物がドープされていれば、バリアハイトを低減することができコンタクト抵抗低減を達成することができる。
【００６６】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
フラッシュメモリ装置１に適用したが、その他の種類の半導体装置に適用できる。
ゲート間絶縁膜５は、ＯＮＯ膜に限らずアルミナなどの高誘電体膜を含有した膜を適用できる。
ビット線コンタクトＣＢに限らず、シリコン基板２上に構成したコンタクトプラグに適用できる。
浮遊ゲート電極ＦＧ、選択ゲート電極ＳＧをシリコン酸化膜３上に並設し、一対の選択ゲート電極ＳＧ−ＳＧ間に多結晶シリコン層４ｃを構成した実施形態を示したが、シリコン酸化膜３上に一般的なトランジスタのゲート電極を並設した構成に適用しても良い。
【００６７】
シリコン酸化膜９、１０を形成した後に、選択ゲート電極ＳＧ−ＳＧ間のシリコン窒化膜２１および多結晶シリコン層６ｂ、６ａをエッチング処理した実施形態を示したが、これに代えて、シリコン酸化膜９、１０を形成する前に選択ゲート電極ＳＧ−ＳＧ間の領域を開口したマスクパターンを形成し、当該開口領域下のシリコン窒化膜２１、多結晶シリコン層６ｂ、６ａを順次エッチング処理しても良い。この場合、加工工程数を削減できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係る電気的構成図
【図２】模式的に示す平面図
【図３Ａ】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図３Ｂ】図２のＢ−Ｂ線に沿って模式的に示す縦断面図
【図３Ｃ】周辺回路領域の構造を模式的に示す縦断面図
【図４】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その１）
【図５Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その２）
【図５Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図６Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その３）
【図６Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図７Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その４）
【図７Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図８Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その５）
【図８Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図９Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その６）
【図９Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図１０Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その７）
【図１０Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その６）
【図１０Ｃ】周辺回路領域の一製造段階を模式的に示す縦断面図
【図１１Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その８）
【図１１Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その７）
【図１２Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その９）
【図１２Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その８）
【図１３Ａ】一製造段階を図２のＡ−Ａ線に沿って模式的に示す縦断面図（その１０）
【図１３Ｂ】一製造段階を図２のＢ−Ｂ線に沿って模式的に示す縦断面図（その９）
【符号の説明】
【００６９】
図面中、１はＮＡＮＤフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はシリコン酸化膜（ゲート絶縁膜）、４ａは多結晶シリコン層（第１の導電層）、４ｂは多結晶シリコン層（第２の導電層）、４ｃは多結晶シリコン層（第３の導電層、ポリプラグ）、１２は金属層（金属プラグ）、ＦＧは浮遊ゲート電極（第１のゲート電極）、ＳＧは選択ゲート電極（第２のゲート電極）、ＣＢはビット線コンタクト（コンタクトプラグ）を示す。
【図１】
2009010011.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
2009010011.tif 000009
【図５Ｂ】
2009010011.tif 000010
【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
2009010011.tif 000015
【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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