(57)【要約】【課題】スリープモード時にＳＲＡＭセルに供給する電源電圧の電圧値をＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができる半導体記憶装置を提供する。【解決手段】モニター回路８を使用して電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭセルの記憶データを反転させない最大電圧値を測定する。電源制御回路７に、電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭセルの記憶データを反転させない最大電圧値の情報を記憶させる。電源制御回路７は、記憶した情報に基づいて電源回路５を制御し、電源回路５から、電源電圧ＣＥＬＬ−ＶＳＳとして、ＳＲＡＭセルの記憶データを反転させない最大電圧値を出力させる。【選択図】図１
2009076169.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧と前記第１の電源電圧よりも低い第２の電源電圧が供給されるスタティック・ランダム・アクセス・メモリ・セルを備える半導体記憶装置であって、
アクティブモード時には、前記第２の電源電圧として所定電圧値の電圧を前記スタティック・ランダム・アクセス・メモリ・セルに供給し、スリープモード時には、前記第２の電源電圧として、前記所定電圧値より高く、かつ、電圧値の異なる複数の電圧値のうち、出力電圧値指示信号が指示する電圧値の電圧を前記スタティック・ランダム・アクセス・メモリ・セルに供給する電源回路と、
前記スリープモード時に前記電源回路から出力させる前記第２の電源電圧の電圧値の情報を記憶し、該記憶した前記第２の電源電圧の電圧値の情報に基づいて前記出力電圧値指示信号を生成して前記電源回路を制御する電源制御回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
外部から前記第２の電源電圧が供給される擬似スタティック・ランダム・アクセス・メモリ・セルを備え、前記擬似スタティック・ランダム・アクセス・メモリ・セルに供給する前記第２の電源電圧の電圧値を変化させた場合に発生する前記擬似スタティック・ランダム・アクセス・メモリ・セルの記憶値の反転を外部から検出可能とされたモニター回路を備えること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電源制御回路は、
前記スリープモード時に前記電源回路から出力させる前記第２の電源電圧の電圧値の情報を記憶させる記憶回路と、
前記記憶回路が記憶する前記第２の電源電圧の電圧値の情報をデコードして前記出力電圧値指示信号を生成するデコーダと
を備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
第１の電源電圧と前記第１の電源電圧よりも低い第２の電源電圧が供給されるスタティック・ランダム・アクセス・メモリ・セルを備える半導体記憶装置であって、
アクティブモード時には、前記第１の電源電圧として所定電圧値の電圧を前記スタティック・ランダム・アクセス・メモリ・セルに供給し、スリープモード時には、前記第１の電源電圧として、前記所定電圧値より低く、かつ、電圧値の異なる複数の電圧値のうち、出力電圧値指示信号が指示する電圧値の電圧を前記スタティック・ランダム・アクセス・メモリ・セルに供給する電源回路と、
前記スリープモード時に前記電源回路から出力させる前記第１の電源電圧の電圧値の情報を記憶し、該記憶した前記第２の電源電圧の電圧値の情報に基づいて前記出力電圧値指示信号を生成して前記電源回路を制御する電源制御回路と
を備えることを特徴とする半導体記憶装置。
【請求項５】
外部から前記第１の電源電圧が供給される擬似スタティック・ランダム・アクセス・メモリ・セルを備え、前記擬似スタティック・ランダム・アクセス・メモリ・セルに供給する前記第１の電源電圧の電圧値を変化させた場合に発生する前記擬似スタティック・ランダム・アクセス・メモリ・セルの記憶値の反転を外部から検出可能とされたモニター回路を備えること
を特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記電源制御回路は、
前記スリープモード時に前記電源回路から出力させる前記第１の電源電圧の電圧値の情報を記憶させる記憶回路と、
前記記憶回路が記憶する前記第１の電源電圧の電圧値の情報をデコードして前記出力電圧値指示信号を生成するデコーダと
を備えることを特徴とする請求項４又は５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭ［static random access memory］という）セルを搭載した半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ＳＲＡＭセルを搭載した半導体記憶装置として、データの読み出し／書き込みを行うアクティブモードと、データの保持のみを行うスリープモードとを有するものが知られている。この種の半導体記憶装置では、スリープモード時のＳＲＡＭセルのリーク電流を低減することが要請されている。
【０００３】
そこで、スリープモード時のＳＲＡＭセルのリーク電流の低減を図るものとして、従来、例えば、ＳＲＡＭセル内のフリップフロップのＮＭＯＳトランジスタのソースと接地線との間にスイッチ素子と抵抗素子とを並列に接続し、アクティブモード時には、スイッチ素子をＯＮとし、ＳＲＡＭセル内のフリップフロップのＮＭＯＳトランジスタのソース電位を接地電位とし、スリープモード時には、スイッチ素子をＯＦＦとし、ＳＲＡＭセル内のフリップフロップのＮＭＯＳトランジスタのソース電位を電源電位と接地電位との中間電位に設定するというものが提案されている。
【特許文献１】特開２００４−２０６７４５号公報
【特許文献２】特開平１１−２１９５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記提案されている半導体記憶装置においては、スリープモード時のＳＲＡＭセル内のフリップフロップのＮＭＯＳトランジスタのソース電位は、抵抗素子の値により決定されるが、それは製造バラツキ等により発生するＳＲＡＭセルのデータ保持の安定性を考慮したものではなく、必ずしも、リーク電流を低減する場合における最適電位であるとは言えない。
【０００５】
本発明は、かかる点に鑑み、スリープモード時にＳＲＡＭセルに供給する電源電圧の電圧値をＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができ、これにより、ＳＲＡＭセルのリーク電流を低減し、消費電力の低減化を図ることができるようにした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本出願で開示する第１の半導体記憶装置は、第１の電源電圧と、第１の電源電圧よりも低い第２の電源電圧が供給されるＳＲＡＭセルを備える半導体記憶装置であって、第１の電源回路と、第１の電源制御回路を備えている。
【０００７】
第１の電源回路は、アクティブモード時には、第２の電源電圧として第１の所定電圧値の電圧を前記ＳＲＡＭセルに供給し、スリープモード時には、第２の電源電圧として、第１の所定電圧値より高く、かつ、電圧値の異なる複数の電圧値のうち、出力電圧値指示信号が指示する電圧値の電圧を前記ＳＲＡＭセルに供給するものである。
【０００８】
第１の電源制御回路は、スリープモード時に第１の電源回路から出力させる第２の電源電圧の電圧値の情報を記憶し、該記憶した第２の電源電圧の電圧値の情報に基づいて前記出力電圧値指示信号を生成して第１の電源回路を制御するものである。
【０００９】
本出願で開示する第２の半導体記憶装置は、第１の電源電圧と、第１の電源電圧よりも低い第２の電源電圧が供給されるＳＲＡＭセルを備える半導体記憶装置であって、第２の電源回路と、第２の電源制御回路を備えている。
【００１０】
第２の電源回路は、アクティブモード時には、第１の電源電圧として第２の所定電圧値の電圧を前記ＳＲＡＭセルに供給し、スリープモード時には、第１の電源電圧として、第２の所定電圧値より低く、かつ、電圧値の異なる複数の電圧値のうち、出力電圧値指示信号が指示する電圧値の電圧を前記ＳＲＡＭセルに供給するものである。
【００１１】
第２の電源制御回路は、スリープモード時に第２の電源回路から出力させる第１の電源電圧の電圧値の情報を記憶し、該記憶した第２の電源電圧の電圧値の情報に基づいて前記出力電圧値指示信号を生成して第２の電源回路を制御するものである。
【発明の効果】
【００１２】
第１の半導体記憶装置によれば、第１の電源回路は、スリープモード時には、第２の電源電圧として、第１の所定電圧値より高く、かつ、電圧値の異なる複数の電圧値のうち、出力電圧値指示信号が指示する電圧値の電圧を前記ＳＲＡＭセルに供給する。そして、第１の電源制御回路は、スリープモード時に第１の電源回路から出力させる第２の電源電圧の電圧値の情報を記憶し、該記憶した第２の電源電圧の電圧値の情報に基づいて前記出力電圧値指示信号を生成して第１の電源回路を制御する。
【００１３】
したがって、スリープモード時に第１の電源回路から出力させる第２の電源電圧の電圧値として、前記ＳＲＡＭセルのリーク電流の低減化に最適な電圧値の情報を第１の電源制御回路に記憶させることにより、スリープモード時に前記ＳＲＡＭセルに供給する第２の電源電圧の電圧値を前記ＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができ、これにより、ＳＲＡＭセルのリーク電流を低減し、消費電力の低減化を図ることができる。
【００１４】
第２の半導体記憶装置によれば、第２の電源回路は、スリープモード時には、第１の電源電圧として、第２の所定電圧値より低く、かつ、電圧値の異なる複数の電圧値のうち、出力電圧値指示信号が指示する電圧値の電圧を前記ＳＲＡＭセルに供給する。そして、第２の電源制御回路は、スリープモード時に第２の電源回路から出力させる第１の電源電圧の電圧値の情報を記憶し、該記憶した前記第２の電源電圧の電圧値の情報に基づいて前記出力電圧値指示信号を生成して第２の電源回路を制御する。
【００１５】
したがって、スリープモード時に第２の電源回路から出力させる第１の電源電圧の電圧値として、前記ＳＲＡＭセルのリーク電流の低減化に最適な電圧値の情報を第２の電源制御回路に記憶させることにより、スリープモード時に前記ＳＲＡＭセルに供給する第１の電源電圧の電圧値を前記ＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができ、これにより、ＳＲＡＭセルのリーク電流を低減し、消費電力の低減化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１実施形態）
図１は本発明の第１実施形態の一部分の概略的構成図である。図１中、１〜３は複数のＳＲＡＭセルが配列されたＳＲＡＭブロック、４はスリープモード信号ＳＬＰ、／ＳＬＰを生成するスリープモード信号生成回路である。
【００１７】
スリープモード信号生成回路４は、ＳＲＡＭブロック１〜３に対する一定期間内のアクセスの有無を判断し、ＳＲＡＭブロック１〜３に対して一定期間内にアクセスがないと、スリープモード信号ＳＬＰ＝Ｈレベル、／ＳＬＰ＝Ｌレベルとしてスリープモードとし、ＳＲＡＭブロック１〜３に対するアクセスが発生すると、スリープモード信号ＳＬＰ＝Ｌレベル、／ＳＬＰ＝Ｈレベルとしてアクティブモードとするものである。
【００１８】
５はＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する低電位側の電源電圧ＣＥＬＬ−ＶＳＳ（本例では、０Ｖ、０.２Ｖ、０.３Ｖ、０.４Ｖ又は０.５Ｖ）を出力する電源回路、６は電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳをＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給するＣＥＬＬ−ＶＳＳ電源線、７はスリープモード時に電源回路６から出力させる電源電圧ＣＥＬＬ−ＶＳＳの電圧値を指示する出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４を電源回路５に与えて電源回路５を制御する電源制御回路である。
【００１９】
８はスリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＳＳの電圧値として最適な電圧値を測定するために使用するモニター回路、９〜１３はモニター回路８用の外部ピンであり、９はモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン、１０は電源電圧Ｍ−ＶＤＤ入力用の外部ピン、１１は電源電圧Ｍ−ＶＳＳ入力用の外部ピン、１２はモニターリード信号Ｍ−ＲＤ入力用の外部ピン、１３はモニター出力用の外部ピンである。
【００２０】
図２はＳＲＡＭブロック１〜３内のＳＲＡＭセルの構成例を示す回路図である。図２中、ＷＬはアクセスするＳＲＡＭセルの選択を行うためのワード線、ＢＬ、／ＢＬはデータ伝送路をなすビット線、１６は電源電圧ＶＤＤ（本例では、１.２Ｖ）を供給するＶＤＤ電源線、１７は記憶媒体をなすフリップフロップであり、１８、１９はフリップフロップ１７を構成するＣＭＯＳ型のインバータ、Ｎ１、Ｎ２は書き込まれたデータが保持される記憶ノードである。
【００２１】
インバータ１８において、２０はＰＭＯＳトランジスタ、２１はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２０は、ソースをＶＤＤ電源線１６に接続し、ドレインを記憶ノードＮ１に接続している。ＮＭＯＳトランジスタ２１は、ドレインを記憶ノードＮ１に接続し、ソースをＣＥＬＬ−ＶＳＳ電源線６に接続している。そして、ＰＭＯＳトランジスタ２０のゲートとＮＭＯＳトランジスタ２１のゲートを接続し、その接続点を記憶ノードＮ２に接続している。
【００２２】
インバータ１９において、２２はＰＭＯＳトランジスタ、２３はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２２は、ソースをＶＤＤ電源線１６に接続し、ドレインを記憶ノードＮ２に接続している。ＮＭＯＳトランジスタ２３は、ドレインを記憶ノードＮ２に接続し、ソースをＣＥＬＬ−ＶＳＳ電源線６に接続している。そして、ＰＭＯＳトランジスタ２２のゲートとＮＭＯＳトランジスタ２３のゲートを接続し、その接続点を記憶ノードＮ１に接続している。
【００２３】
また、２４、２５はアクセストランジスタをなすＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ２４は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬに接続し、ドレインを記憶ノードＮ１に接続している。ＮＭＯＳトランジスタ２５は、ゲートをワード線ＷＬに接続し、ソースをビット線／ＢＬに接続し、ドレインを記憶ノードＮ２に接続している。
【００２４】
なお、本発明が適用される半導体記憶装置は、図２に示すＳＲＡＭセルを搭載する半導体記憶装置に限らず、抵抗負荷型のインバータからなるフリップフロップを有するＳＲＡＭセル等、種々のＳＲＡＭセルを備える半導体記憶装置に適用される。
【００２５】
図３は電源回路５の第１構成例を示す回路図である。図３中、２８は電源電圧ＶＤＤを分圧する分圧回路であり、２９はＶＤＤ電源線、３０は接地電圧ＶＳＳ（０Ｖ）に設定される接地線、３１〜３５はＶＤＤ電源線２９と接地線３０との間に直列接続された抵抗素子である。
【００２６】
抵抗素子３１〜３５の抵抗値は、抵抗素子３１と抵抗素子３２との接続点であるノードＮ３に０.５Ｖ、抵抗素子３２と抵抗素子３３との接続点であるノードＮ４に０.４Ｖ、抵抗素子３３と抵抗素子３４との接続点であるノードＮ５に０.３Ｖ、抵抗素子３４と抵抗素子３５との接続点であるノードＮ６に０.２Ｖが得られる値とされる。
【００２７】
３６〜４０はアナログスイッチであり、４１〜４５はＰＭＯＳトランジスタ、４６〜５０はＮＭＯＳトランジスタである。アナログスイッチ３６は、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４６とで構成され、ノードＮ３とＣＥＬＬ−ＶＳＳ電源線６との間に接続されており、ＰＭＯＳトランジスタ４１のゲートには出力電圧値指示信号／Ｘ４が与えられ、ＮＭＯＳトランジスタ４６のゲートには出力電圧値指示信号Ｘ４が与えられる。したがって、アナログスイッチ３６は、出力電圧値指示信号／Ｘ４＝Ｌレベル、Ｘ４＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ４＝Ｈレベル、Ｘ４＝ＬレベルのときはＯＦＦとなる。
【００２８】
アナログスイッチ３７は、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４７とで構成され、ノードＮ４とＣＥＬＬ−ＶＳＳ電源線６との間に接続されており、ＰＭＯＳトランジスタ４２のゲートには出力電圧値指示信号／Ｘ３が与えられ、ＮＭＯＳトランジスタ４７のゲートには出力電圧値指示信号Ｘ３が与えられる。したがって、アナログスイッチ３７は、出力電圧値指示信号／Ｘ３＝Ｌレベル、Ｘ３＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ３＝Ｈレベル、Ｘ３＝ＬレベルのときはＯＦＦとなる。
【００２９】
アナログスイッチ３８は、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４８とで構成され、ノードＮ５とＣＥＬＬ−ＶＳＳ電源線６との間に接続されており、ＰＭＯＳトランジスタ４３のゲートには出力電圧値指示信号／Ｘ２が与えられ、ＮＭＯＳトランジスタ４８のゲートには出力電圧値指示信号Ｘ２が与えられる。したがって、アナログスイッチ３８は、出力電圧値指示信号／Ｘ２＝Ｌレベル、Ｘ２＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ２＝Ｈレベル、Ｘ２＝ＬレベルのときはＯＦＦとなる。
【００３０】
アナログスイッチ３９は、ＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４９とで構成され、ノードＮ６とＣＥＬＬ−ＶＳＳ電源線６との間に接続されており、ＰＭＯＳトランジスタ４４のゲートには出力電圧値指示信号／Ｘ１が与えられ、ＮＭＯＳトランジスタ４９のゲートには出力電圧値指示信号Ｘ１が与えられる。したがって、アナログスイッチ３９は、出力電圧値指示信号／Ｘ１＝Ｌレベル、Ｘ１＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ１＝Ｈレベル、Ｘ１＝ＬレベルのときはＯＦＦとなる。
【００３１】
アナログスイッチ４０は、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ５０とで構成され、接地線３０とＣＥＬＬ−ＶＳＳ電源線６との間に接続されており、ＰＭＯＳトランジスタ４５のゲートにはスリープモード信号／ＳＬＰが与えられ、ＮＭＯＳトランジスタ５０のゲートにはスリープモード信号ＳＬＰが与えられる。したがって、アナログスイッチ４０は、スリープモード信号／ＳＬＰ＝Ｌレベル、ＳＬＰ＝ＨレベルのときはＯＮ、スリープモード信号／ＳＬＰ＝Ｈレベル、ＳＬＰ＝ＬレベルのときはＯＦＦとなる。
【００３２】
表１はスリープモード信号ＳＬＰ、／ＳＬＰのレベル及び出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルと電源回路５の第１構成例が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値との関係を示している。
【００３３】
【表１】
2009076169.tif 000003
【００３４】
即ち、スリープモード信号ＳＬＰがＨレベル、／ＳＬＰがＬレベルのときは、アナログスイッチ４０がＯＮとなり、出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルに関係なく、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０Ｖとなる。
【００３５】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ１がＨレベル、／Ｘ１がＬレベル、Ｘ２〜Ｘ４がＬレベル、／Ｘ２〜／Ｘ４がＨレベルのときは、アナログスイッチ３９はＯＮ、アナログスイッチ３６〜３８、４０はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.２Ｖとなる。
【００３６】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ２がＨレベル、／Ｘ２がＬレベル、Ｘ１、Ｘ３、Ｘ４がＬレベル、／Ｘ１、／Ｘ３、／Ｘ４がＨレベルのときは、アナログスイッチ３８はＯＮ、アナログスイッチ３６、３７、３９、４０はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.３Ｖとなる。
【００３７】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ３がＨレベル、／Ｘ３がＬレベル、Ｘ１、Ｘ２、Ｘ４がＬレベル、／Ｘ１、／Ｘ２、／Ｘ４がＨレベルのときは、アナログスイッチ３７はＯＮ、アナログスイッチ３６、３８〜４０はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.４Ｖとなる。
【００３８】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ４がＨレベル、／Ｘ４がＬレベル、Ｘ１〜Ｘ３がＬレベル、／Ｘ１〜／Ｘ３がＨレベルのときは、アナログスイッチ３６はＯＮ、アナログスイッチ３７〜４０はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.５Ｖとなる。
【００３９】
図４は電源回路５の第２構成例を示す構成図である。図４中、５３〜５６はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ５３〜５６は、ドレイン及びゲートをＣＥＬＬ−ＶＳＳ電源線６に接続している。５７〜６１はアナログスイッチであり、６２〜６６はＰＭＯＳトランジスタ、６７〜７１はＮＭＯＳトランジスタである。
【００４０】
アナログスイッチ５７は、ＰＭＯＳトランジスタ６２とＮＭＯＳトランジスタ６７とで構成され、ＮＭＯＳトランジスタ５３のソースと接地線３０との間に接続されており、ＰＭＯＳトランジスタ６２のゲートには出力電圧値指示信号／Ｘ４が与えられ、ＮＭＯＳトランジスタ６７のゲートには出力電圧値指示信号Ｘ４が与えられる。したがって、アナログスイッチ５７は、出力電圧値指示信号／Ｘ４＝Ｌレベル、Ｘ４＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ４＝Ｈレベル、Ｘ４＝ＬレベルのときはＯＦＦとなる。
【００４１】
アナログスイッチ５８は、ＰＭＯＳトランジスタ６３とＮＭＯＳトランジスタ６８とで構成され、ＮＭＯＳトランジスタ５４のソースと接地線３０との間に接続されており、ＰＭＯＳトランジスタ６３のゲートには出力電圧値指示信号／Ｘ３が与えられ、ＮＭＯＳトランジスタ６８のゲートには出力電圧値指示信号Ｘ３が与えられる。したがって、アナログスイッチ５８は、出力電圧値指示信号／Ｘ３＝Ｌレベル、Ｘ３＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ３＝Ｈレベル、Ｘ３＝ＬレベルのときはＯＦＦとなる。
【００４２】
アナログスイッチ５９は、ＰＭＯＳトランジスタ６４とＮＭＯＳトランジスタ６９とで構成され、ＮＭＯＳトランジスタ５５のソースと接地線３０との間に接続されており、ＰＭＯＳトランジスタ６４のゲートには出力電圧値指示信号／Ｘ２が与えられ、ＮＭＯＳトランジスタ６９のゲートには出力電圧値指示信号Ｘ２が与えられる。したがって、アナログスイッチ５９は、出力電圧値指示信号／Ｘ２＝Ｌレベル、Ｘ２＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ２＝Ｈレベル、Ｘ２＝ＬレベルのときはＯＦＦとなる。
【００４３】
アナログスイッチ６０は、ＰＭＯＳトランジスタ６５とＮＭＯＳトランジスタ７０とで構成され、ＮＭＯＳトランジスタ５６のソースと接地線３０との間に接続されており、ＰＭＯＳトランジスタ６５のゲートには出力電圧値指示信号／Ｘ１が与えられ、ＮＭＯＳトランジスタ７０のゲートには出力電圧値指示信号Ｘ１が与えられる。したがって、アナログスイッチ６０は、出力電圧値指示信号／Ｘ１＝Ｌレベル、Ｘ１＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ１＝Ｈレベル、Ｘ１＝ＬレベルのときはＯＦＦとなる。
【００４４】
アナログスイッチ６１は、ＰＭＯＳトランジスタ６６とＮＭＯＳトランジスタ７１とで構成され、ＰＭＯＳトランジスタＣＥＬＬ−ＶＳＳ電源線６と接地線３０との間に接続されており、ＰＭＯＳトランジスタ６６のゲートにはスリープモード信号／ＳＬＰが与えられ、ＮＭＯＳトランジスタ７１のゲートにはスリープモード信号ＳＬＰが与えられる。したがって、アナログスイッチ６１は、スリープモード信号／ＳＬＰ＝Ｌレベル、ＳＬＰ＝ＨレベルのときはＯＮ、スリープモード信号／ＳＬＰ＝Ｈレベル、ＳＬＰ＝ＬレベルのときはＯＦＦとなる。
【００４５】
電源回路５の第２構成例においては、アナログスイッチ５７のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.５Ｖ、アナログスイッチ５８のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.４Ｖ、アナログスイッチ５９のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.３Ｖ、アナログスイッチ６０のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.２Ｖとなるように、ＮＭＯＳトランジスタ５３〜５６のスレッショルド電圧が設定される。
【００４６】
電源回路５の第２構成例においても、スリープモード信号ＳＬＰ、／ＳＬＰのレベル及び出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルと電源回路５の第２構成例が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値との関係は、電源回路５の第１構成例と同様に表１に示すようになる。
【００４７】
即ち、スリープモード信号ＳＬＰ＝Ｈレベル、／ＳＬＰ＝Ｌレベルのときは、アナログスイッチ６１がＯＮとなり、出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルに関係なく、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０Ｖとなる。
【００４８】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ１がＨレベル、／Ｘ１がＬレベル、Ｘ２〜Ｘ４がＬレベル、／Ｘ２〜／Ｘ４がＨレベルのときは、アナログスイッチ６０はＯＮ、アナログスイッチ５７〜５９、６１はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.２Ｖとなる。
【００４９】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ２がＨレベル、／Ｘ２がＬレベル、Ｘ１、Ｘ３、Ｘ４がＬレベル、／Ｘ１、／Ｘ３、／Ｘ４がＨレベルのときは、アナログスイッチ５９はＯＮ、アナログスイッチ５７、５８、６０、６１はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.３Ｖとなる。
【００５０】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ３がＨレベル、／Ｘ３がＬレベル、Ｘ１、Ｘ２、Ｘ４がＬレベル、／Ｘ１、／Ｘ２、／Ｘ４がＨレベルのときは、アナログスイッチ５８はＯＮ、アナログスイッチ５７、５９〜６１はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.４Ｖとなる。
【００５１】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ４がＨレベル、／Ｘ４がＬレベル、Ｘ１〜Ｘ３がＬレベル、／Ｘ１〜／Ｘ３がＨレベルのときは、アナログスイッチ５７はＯＮ、アナログスイッチ５８〜６１はＯＦＦとなり、電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値＝０.５Ｖとなる。
【００５２】
図５は電源制御回路７の構成例を示す回路図である。図５中、７４はパワーオンリセット回路、７５は出力電圧値情報記憶回路、７６はデコーダである。パワーオンリセット回路７４は、電源が投入されると、図６（Ｃ）及び図７（Ｃ）に示すように、電源投入直後の一定期間はＬレベル、その後、Ｈレベルとなるパワーオンリセット信号Ｐ−ＲＳＴを生成して出力するものであり、従来周知のように構成される。
【００５３】
出力電圧値情報記憶回路７５は、電源回路５から出力させる電源電圧ＣＥＬＬ−ＶＳＳのスリープモード時の電圧値の情報を記憶させるものであり、２個のヒューズ回路７７、７８を備えている。ヒューズ回路７７において、７９はＶＤＤ電源線、８０は接地線、８１はインバータであり、８２はＰＭＯＳトランジスタ、８３はＮＭＯＳトランジスタである。また、８４は切断可能とされたヒューズである。
【００５４】
ＰＭＯＳトランジスタ８２は、ソースをＶＤＤ電源線７９に接続し、ドレインをＮＭＯＳトランジスタ８３のドレインに接続している。ＮＭＯＳトランジスタ８３は、ソースをヒューズ８４を介して接地線８０に接続している。ＰＭＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ８３のゲートは接続され、その接続点は、パワーオンリセット回路７４からパワーオンリセット信号Ｐ−ＲＳＴが与えられる出力電圧値情報記憶回路７５の入力ノードＮ７に接続されている。
【００５５】
８５はラッチ回路であり、８６、８７はインバータである。インバータ８６は、入力端子をノードＮ８に接続し、出力端子をノードＮ９に接続しており、インバータ８７は、入力端子をノードＮ９に接続し、出力端子をノードＮ８に接続している。ノードＮ８はインバータ８１の出力端子に接続されている。８８、８９はノードＮ９と出力電圧値情報信号Ａを出力すべき出力ノードＮ１０との間に縦列接続されたインバータである。９０はノードＮ９と出力電圧値情報信号／Ａを出力すべき出力ノードＮ１１との間に接続されたインバータである。
【００５６】
ヒューズ回路７８において、９１はＶＤＤ電源線、９２は接地線、９３はインバータであり、９４はＰＭＯＳトランジスタ、９５はＮＭＯＳトランジスタである。また、９６は切断可能とされたヒューズである。ＰＭＯＳトランジスタ９４は、ソースをＶＤＤ電源線９１に接続し、ドレインをＮＭＯＳトランジスタ９５のドレインに接続している。ＮＭＯＳトランジスタ９５は、ソースをヒューズ９６を介して接地線９２に接続している。ＰＭＯＳトランジスタ９４のゲートとＮＭＯＳトランジスタ９５のゲートは接続され、その接続点は、出力電圧値情報記憶回路７５の入力ノードＮ７に接続されている。
【００５７】
９７はラッチ回路であり、９８、９９はインバータである。インバータ９８は、入力端子をノードＮ１２に接続し、出力端子をノードＮ１３に接続しており、インバータ９９は、入力端子をノードＮ１３に接続し、出力端子をノードＮ１２に接続している。ノードＮ１２はインバータ９３の出力端子に接続されている。１００、１０１はノードＮ１３と出力電圧値情報信号Ｂを出力すべき出力ノードＮ１４との間に縦列接続されたインバータである。１０２はノードＮ１３と出力電圧値情報信号／Ｂを出力すべき出力ノードＮ１５との間に接続されたインバータである。
【００５８】
デコーダ７６において、１０３は出力電圧値情報信号Ａ、Ｂを入力して出力電圧値指示信号Ｘ１、／Ｘ１を生成するＸ１・／Ｘ１生成回路であり、１０４、１０５はインバータ、１０６はＮＡＮＤ回路である。インバータ１０４は、入力端子を出力ノードＮ１４に接続している。ＮＡＮＤ回路１０６は、第１の入力端子を出力ノードＮ１０に接続し、第２の入力端子をインバータ１０４の出力端子に接続している。インバータ１０５は、入力端子をＮＡＮＤ回路１０６の出力端子に接続している。ＮＡＮＤ回路１０６の出力端子に出力電圧値指示信号／Ｘ１が出力され、インバータ１０５の出力端子に出力電圧値指示信号Ｘ１が出力される。
【００５９】
１０７は出力電圧値情報信号／Ａ、Ｂを入力して出力電圧値指示信号Ｘ２、／Ｘ２を生成するＸ２・／Ｘ２生成回路であり、１０８、１０９はインバータ、１１０はＮＡＮＤ回路である。インバータ１０８は、入力端子を出力ノードＮ１４に接続している。ＮＡＮＤ回路１１０は、第１の入力端子を出力ノードＮ１１に接続し、第２の入力端子をインバータ１０８の出力端子に接続している。インバータ１０９は、入力端子をＮＡＮＤ回路１１０の出力端子に接続している。ＮＡＮＤ回路１１０の出力端子に出力電圧値指示信号／Ｘ２が出力され、インバータ１０９の出力端子に出力電圧値指示信号Ｘ２が出力される。
【００６０】
１１１は出力電圧値情報信号Ａ、／Ｂを入力して出力電圧値指示信号Ｘ３、／Ｘ３を生成するＸ３・／Ｘ３生成回路であり、１１２、１１３はインバータ、１１４はＮＡＮＤ回路である。インバータ１１２は、入力端子を出力ノードＮ１５に接続している。ＮＡＮＤ回路１１４は、第１の入力端子を出力ノードＮ１０に接続し、第２の入力端子をインバータ１１２の出力端子に接続している。インバータ１１３は、入力端子をＮＡＮＤ回路１１４の出力端子に接続している。ＮＡＮＤ回路１１４の出力端子に出力電圧値指示信号／Ｘ３が出力され、インバータ１１３の出力端子に出力電圧値指示信号Ｘ３が出力される。
【００６１】
１１５は出力電圧値情報信号／Ａ、／Ｂを入力して出力電圧値指示信号Ｘ４、／Ｘ４を生成するＸ４・／Ｘ４生成回路であり、１１６、１１７はインバータ、１１８はＮＡＮＤ回路である。インバータ１１６は、入力端子を出力ノードＮ１５に接続している。ＮＡＮＤ回路１１８は、第１の入力端子を出力ノードＮ１１に接続し、第２の入力端子をインバータ１１６の出力端子に接続している。インバータ１１７は、入力端子をＮＡＮＤ回路１１８の出力端子に接続している。ＮＡＮＤ回路１１８の出力端子に出力電圧値指示信号／Ｘ４が出力され、インバータ１１７の出力端子に出力電圧値指示信号Ｘ４が出力される。
【００６２】
図６はヒューズ８４を切断しない場合のヒューズ回路７７の動作を説明するための図であり、（Ａ）及び（Ｂ）はヒューズ回路７７、（Ｃ）はパワーオンリセット信号Ｐ−ＲＳＴ、（Ｄ）はヒューズ回路７７内のノードＮ８のレベル変化を示している。
【００６３】
本発明の第１実施形態においては、電源が投入されると、パワーオンリセット回路７４はパワーオンリセット信号Ｐ−ＲＳＴを出力するが、パワーオンリセット信号Ｐ−ＲＳＴは、電源投入後の一定期間は、Ｌレベルを維持すると共に、ヒューズ回路７７内のノードＮ８のレベルは、パワーオンリセットＰ−ＲＳＴがＬレベルであることから、レベル不定期間経過後、ＰＭＯＳトランジスタ８２がＯＮ、ＮＭＯＳトランジスタ８３がＯＦＦとなり、Ｈレベルとなる。
【００６４】
その後、パワーオンリセット信号Ｐ−ＲＳＴがＨレベルに立ち上がると、ＰＭＯＳトランジスタ８２がＯＦＦ、ＮＭＯＳトランジスタ８３がＯＮとなり、ノードＮ８はＬレベルとなり、以後、電源がＯＦＦとされない限り、ノードＮ８はＬレベルを維持し、出力電圧値情報信号ＡはＨレベル、／ＡはＬレベルを維持する。
【００６５】
図７はヒューズ８４を切断した場合のヒューズ回路７７の動作を説明するための図であり、（Ａ）及び（Ｂ）はヒューズ回路７７、（Ｃ）はパワーオンリセット信号Ｐ−ＲＳＴ、（Ｄ）はヒューズ回路７７内のノードＮ８のレベル変化を示している。
【００６６】
本発明の第１実施形態においては、電源が投入されると、パワーオンリセット回路７４はパワーオンリセット信号Ｐ−ＲＳＴを出力するが、パワーオンリセット信号Ｐ−ＲＳＴは、電源投入後の一定期間は、Ｌレベルを維持すると共に、ヒューズ回路７７内のノードＮ８のレベルは、パワーオンリセットＰ−ＲＳＴがＬレベルであることから、レベル不定期間経過後、ＰＭＯＳトランジスタ８２がＯＮ、ＮＭＯＳトランジスタ８３がＯＦＦとなり、Ｈレベルとなる。
【００６７】
その後、パワーオンリセット信号Ｐ−ＲＳＴがＨレベルに立ち上がると、ＰＭＯＳトランジスタ８２がＯＦＦ、ＮＭＯＳトランジスタ８３がＯＮとなるが、ヒューズ８４は切断されているので、ノードＮ８はＨレベルを維持し、以後、電源がＯＦＦとされない限り、ノードＮ８はＨレベルを維持し、出力電圧値情報信号ＡはＬレベル、／ＡはＨレベルを維持する。
【００６８】
ヒューズ回路７８もヒューズ回路７７と同様に動作する。したがって、ヒューズ８４、９６の非切断、切断と出力電圧値情報信号Ａ１、／Ａ１、Ｂ１、／Ｂ１との関係は、表２に示すようになり、出力電圧値情報信号Ａ１、／Ａ１、Ｂ１、／Ｂ１と出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４との関係は、表３に示すようになる。
【００６９】
【表２】
2009076169.tif 000004
【００７０】
【表３】
2009076169.tif 000005
【００７１】
したがって、スリープモード時（スリープモード信号ＳＬＰ＝Ｈレベル、／ＳＬＰ＝Ｌレベルの時）のヒューズ８４、９６の非切断、切断と電源回路５が出力する電源電圧ＣＥＬＬ−ＶＳＳの電圧値との関係は、表４に示すようになる。
【００７２】
なお、出力電圧値情報記憶回路７５に対して、外部からパワーオンリセット信号Ｐ−ＲＳＴと同様の信号を与えるようにしても良いし、また、ヒューズ回路７７、７８からなる出力電圧値情報記憶回路７５の代わりに、書き込み可能な不揮発性メモリセル、例えば、フラッシュメモリセルからなる出力電圧値情報記憶回路を設けるようにしても良い。
【００７３】
【表４】
2009076169.tif 000006
【００７４】
図８はモニター回路８の第１構成例を示す回路図である。図８中、１２１〜１２３はＳＲＡＭブロック１〜３内のＳＲＡＭセルを擬似した擬似ＳＲＡＭセルであり、１２４〜１２６はＳＲＡＭブロック１〜３内のＳＲＡＭセルが有するフリップフロップと同一構成のフリップフロップである。フリップフロップ１２４〜１２６において、１２７〜１３２はＰＭＯＳトランジスタ、１３３〜１３８はＮＭＯＳトランジスタである。
【００７５】
ＰＭＯＳトランジスタ１２７〜１３２は、図２に示すＰＭＯＳトランジスタ２０、２２に対応するものであり、これらＰＭＯＳトランジスタ２０、２２と同一形状、同一サイズとされている。ＮＭＯＳトランジスタ１３３〜１３８は、図２に示すＮＭＯＳトランジスタ２１、２３に対応するものであり、これらＮＭＯＳトランジスタ２１、２３と同一形状、同一サイズとされている。
【００７６】
また、１３９〜１４４はＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１３９〜１４４は、図２に示すＮＭＯＳトランジスタ２４、２５に対応するものであり、これらＮＭＯＳトランジスタ２４、２５と同一形状、同一サイズとされている。
【００７７】
擬似ＳＲＡＭセル１２１においては、ＰＭＯＳトランジスタ１２７のソースとＰＭＯＳトランジスタ１２８のソースとの接続点は、電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続されている。ＮＭＯＳトランジスタ１３３のソースとＮＭＯＳトランジスタ１３４のソースとの接続点は、電源電圧Ｍ−ＶＳＳ入力用の外部ピン１１に接続されている。
【００７８】
ＮＭＯＳトランジスタ１３９は、ソースを接地し、ドレインをノードＮ１２に接続し、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続している。ＮＭＯＳトランジスタ１４０は、ドレインをノードＮ１３に接続し、ソースをモニター出力用の外部ピン１３に接続し、ゲートをモニターリード信号Ｍ−ＲＤ入力用の外部ピン１２に接続している。
【００７９】
擬似ＳＲＡＭセル１２２においては、ＰＭＯＳトランジスタ１２９のソースとＰＭＯＳトランジスタ１３０のソースとの接続点は、電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続されている。ＮＭＯＳトランジスタ１３５のソースとＮＭＯＳトランジスタ１３６のソースとの接続点は、電源電圧Ｍ−ＶＳＳ入力用の外部ピン１１に接続されている。
【００８０】
ＮＭＯＳトランジスタ１４１は、ソースを接地し、ドレインをノードＮ１４に接続し、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続している。ＮＭＯＳトランジスタ１４２は、ドレインをノードＮ１５に接続し、ソースをモニター出力用の外部ピン１３に接続し、ゲートをモニターリード信号Ｍ−ＲＤ入力用の外部ピン１２に接続している。
【００８１】
擬似ＳＲＡＭセル１２３においては、ＰＭＯＳトランジスタ１３１のソースとＰＭＯＳトランジスタ１３２のソースとの接続点は、電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続されている。ＮＭＯＳトランジスタ１３７のソースとＮＭＯＳトランジスタ１３８のソースとの接続点は、電源電圧Ｍ−ＶＳＳ入力用の外部ピン１１に接続されている。
【００８２】
ＮＭＯＳトランジスタ１４３は、ソースを接地し、ドレインをノードＮ１６に接続し、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続している。ＮＭＯＳトランジスタ１４４は、ドレインをノードＮ１７に接続し、ソースをモニター出力用の外部ピン１３に接続し、ゲートをモニターリード信号Ｍ−ＲＤ入力用の外部ピン１２に接続している。なお、モニター回路８の第１構成例では、３個の擬似ＳＲＡＭセル１２１〜１２３を設けているが、擬似ＳＲＡＭセルの個数は３個に限定されるものではない。
【００８３】
図９はモニター回路８の第１構成例の使用方法を説明するための波形図である。（Ａ）はモニターリセット信号Ｍ−ＲＳＴ、（Ｂ）は電源電圧Ｍ−ＶＤＤ及び電源電圧Ｍ−ＶＳＳ、（Ｃ）はモニターリード信号Ｍ−ＲＤ、（Ｄ）はモニター出力を示している。
【００８４】
モニター回路８は、本発明の第１実施形態の出荷試験時に使用される。モニター回路８の第１構成例の使用時には、まず、試験装置とモニター回路８用の外部ピン９〜１３とを接続し、モニターリセット信号Ｍ−ＲＳＴの電位＝０Ｖ、電源電圧Ｍ−ＶＤＤ＝１.２Ｖ、電源電圧Ｍ−ＶＳＳ＝０Ｖ、モニターリード信号Ｍ−ＲＤの電位＝０Ｖとする。このようにすると、ＮＭＯＳトランジスタ１３９〜１４４はＯＦＦとなる。また、モニター出力用の外部ピン１３には、試験装置側から１.２Ｖを印加する。
【００８５】
この状態から、モニターリセット信号Ｍ−ＲＳＴの電位を１.２Ｖとする。このようにすると、ＮＭＯＳトランジスタ１３９、１４１、１４３はＯＮとなり、ノードＮ１２、Ｎ１４、Ｎ１６の電位＝０Ｖとなる。この結果、フリップフロップ１２４では、ＰＭＯＳトランジスタ１２８がＯＮ、ＮＭＯＳトランジスタ１３４がＯＦＦ、ＰＭＯＳトランジスタ１２７がＯＦＦ、ＮＭＯＳトランジスタ１３３がＯＮ、ノードＮ１３の電位＝１.２Ｖとなる。
【００８６】
また、フリップフロップ１２５では、ＰＭＯＳトランジスタ１３０がＯＮ、ＮＭＯＳトランジスタ１３６がＯＦＦ、ＰＭＯＳトランジスタ１２９がＯＦＦ、ＮＭＯＳトランジスタ１３５がＯＮ、ノードＮ１５の電位＝１.２Ｖとなる。また、フリップフロップ１２６では、ＰＭＯＳトランジスタ１３２がＯＮ、ＮＭＯＳトランジスタ１３８がＯＦＦ、ＰＭＯＳトランジスタ１３１がＯＦＦ、ＮＭＯＳトランジスタ１３７がＯＮ、ノードＮ１７の電位＝１.２Ｖとなる。
【００８７】
次に、モニターリセット信号Ｍ−ＲＳＴの電位を０Ｖに戻す。このようにすると、ＮＭＯＳトランジスタ１３９、１４１、１４３はＯＦＦとなり、フリップフロップ１２４においては、ノードＮ１２に“０”、ノードＮ１３に“１”が記憶され、フリップフロップ１２５においては、ノードＮ１４に“０”、ノードＮ１５に“１”が記憶され、フリップフロップ１２６においては、ノードＮ１６に“０”、ノードＮ１７に“１”が記憶される。
【００８８】
次に、電源電圧Ｍ−ＶＳＳを０.２Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＳＳを０.３Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＳＳを０.４Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＳＳを０.５Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻すという一連の動作を行い、モニター出力を観測する。
【００８９】
なお、電源電圧Ｍ−ＶＳＳに取らせた電圧値である０.２Ｖ、０.３Ｖ、０.４Ｖ、０.５Ｖは、スリープモード時に電源回路５から出力させることができる電源電圧ＣＥＬＬ−ＶＳＳの電圧値である。
【００９０】
ここで、モニターリード信号Ｍ−ＲＤの電位を１.２Ｖにすると、ＮＭＯＳトランジスタ１４０、１４２、１４４がＯＮとなる。この場合、試験装置側からモニター出力用の外部ピン１３を介してモニター回路８側に電流が流れない場合には、ＮＭＯＳトランジスタ１４０、１４２、１４４にＯＮ電流は流れておらず、ノードＮ１３、Ｎ１５、Ｎ１７の電位は１.２Ｖを維持しており、擬似ＳＲＡＭセル１２１、１２２、１２３においては、記憶データの反転はないと判断することができる。
【００９１】
これに対して、試験装置側からモニター出力用の外部ピン１３を介してモニター回路８側に電流が流れた場合には、ＮＭＯＳトランジスタ１４０、１４２、１４４のいずれか又は全部にＯＮ電流が流れており、ノードＮ１３、Ｎ１５、Ｎ１７のいずれか又は全部の電位は０Ｖになっており、擬似ＳＲＡＭセル１２１、１２２、１２３のいずれか又は全部においては、記憶データの反転が起きていると判断することができる。
【００９２】
ここで、例えば、電源電圧Ｍ−ＶＳＳを０.５Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした場合に、試験装置側からモニター出力用の外部ピン１３を介してモニター回路８側に電流が流れたとすると、電源電圧ＣＥＬＬ−ＶＳＳとして０.５Ｖを使用する場合には、ＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させる場合があると言える。
【００９３】
したがって、この場合には、０.５Ｖは、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＳＳとしては不適当であり、０.２Ｖ、０.３Ｖ及び０.４Ｖのうち、０.４ＶがＳＲＡＭセルの記憶データ保持の安定性を確保しつつ、最もリーク電流を低減させることができる電圧であると言える。
【００９４】
この場合には、ヒューズ回路７７、７８のヒューズ８４、９６を共に非切断とする。このようにする場合には、表４に示すように、電源回路５は電源電圧ＣＥＬＬ−ＶＳＳとして０.４Ｖを出力することになり、スリープモード時のＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流の低減化を最も効果的に図ることができる。
【００９５】
図１０はモニター回路８の第２構成例を示す回路図である。モニター回路８の第２構成例は、図８に示すモニター回路８の第１構成例にＰＭＯＳトランジスタ１４７〜１５２と、ＮＭＯＳトランジスタ１５３〜１５５と、バッファ１５６〜１５８と、ＮＡＮＤ回路１５９を追加し、記憶データの反転を電位で検出するようにしたものである。
【００９６】
モニター回路８の第２構成例においては、ＰＭＯＳトランジスタ１４７は、ソースを電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続し、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続し、ドレインをＮＭＯＳトランジスタ１５３のドレインに接続している。ＮＭＯＳトランジスタ１５３は、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続し、ソースを接地している。そして、ＮＭＯＳトランジスタ１３９のソースをＰＭＯＳトランジスタ１４７のドレインとＮＭＯＳトランジスタ１５３のドレインとの接続点に接続している。
【００９７】
また、ＰＭＯＳトランジスタ１４８は、ソースを電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続し、ゲートをモニターリード信号Ｍ−ＲＤ入力用の外部ピン１２に接続し、ドレインをバッファ１５６の入力端子に接続している。そして、ＮＭＯＳトランジスタ１４０のソースをＰＭＯＳトランジスタ１４８のドレインとバッファ１５６の入力端子との接続点に接続している。
【００９８】
また、ＰＭＯＳトランジスタ１４９は、ソースを電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続し、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続し、ドレインをＮＭＯＳトランジスタ１５４のドレインに接続している。ＮＭＯＳトランジスタ１５４は、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続し、ソースを接地している。そして、ＮＭＯＳトランジスタ１４１のソースをＰＭＯＳトランジスタ１４９のドレインとＮＭＯＳトランジスタ１５４のソースとの接続点に接続している。
【００９９】
また、ＰＭＯＳトランジスタ１５０は、ソースを電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続し、ゲートをモニターリード信号Ｍ−ＲＤ入力用の外部ピン１２に接続し、ドレインをバッファ１５７の入力端子に接続している。そして、ＮＭＯＳトランジスタ１４２のソースをＰＭＯＳトランジスタ１５０のドレインとバッファ１５７の入力端子との接続点に接続している。
【０１００】
また、ＰＭＯＳトランジスタ１５１は、ソースを電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続し、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続し、ドレインをＮＭＯＳトランジスタ１５５のドレインに接続している。ＮＭＯＳトランジスタ１５５は、ゲートをモニターリセット信号Ｍ−ＲＳＴ入力用の外部ピン９に接続し、ソースを接地している。そして、ＮＭＯＳトランジスタ１４３のソースをＰＭＯＳトランジスタ１５１のドレインとＮＭＯＳトランジスタ１５５のソースとの接続点に接続している。
【０１０１】
また、ＰＭＯＳトランジスタ１５２は、ソースを電源電圧Ｍ−ＶＤＤ入力用の外部ピン１０に接続し、ゲートをモニターリード信号Ｍ−ＲＤ入力用の外部ピン１２に接続し、ドレインをバッファ１５８の入力端子に接続している。そして、ＮＭＯＳトランジスタ１４４のソースをＰＭＯＳトランジスタ１５２のドレインとバッファ１５８の入力端子との接続点に接続している。その他については、モニター回路８の第１構成例と同様に構成されている。なお、モニター回路８の第２構成例でも、３個の擬似ＳＲＡＭセル１２１〜１２３を設けているが、擬似ＳＲＡＭセルの個数は３個に限定されるものではない。
【０１０２】
図１１はモニター回路８の第２構成例の使用方法を説明するための波形図である。（Ａ）はモニターリセット信号Ｍ−ＲＳＴ、（Ｂ）は電源電圧Ｍ−ＶＤＤ及び電源電圧Ｍ−ＶＳＳ、（Ｃ）はモニターリード信号Ｍ−ＲＤ、（Ｄ）はモニター出力を示している。
【０１０３】
モニター回路８の第２構成例の使用時には、まず、試験装置とモニター回路８用の外部ピン９〜１３とを接続し、モニターリセット信号Ｍ−ＲＳＴの電位＝０Ｖ、電源電圧Ｍ−ＶＤＤ＝１.２Ｖ、電源電圧Ｍ−ＶＳＳ＝０Ｖ、モニターリード信号Ｍ−ＲＤの電位＝０Ｖとする。
【０１０４】
このようにすると、ＮＭＯＳトランジスタ１３９〜１４４はＯＦＦ、ＰＭＯＳトランジスタ１４７〜１５２はＯＮ、ＮＭＯＳトランジスタ１５３〜１５５はＯＦＦとなる。この結果、バッファ１５６、１５７、１５８の入力電圧＝１.２Ｖ、バッファ１５６、１５７、１５８の出力電圧＝１.２Ｖとなり、ＮＡＮＤ回路１５９の出力電圧＝０Ｖとなる。
【０１０５】
この状態から、モニターリセット信号Ｍ−ＲＳＴの電位を１.２Ｖとする。このようにすると、ＰＭＯＳトランジスタ１４７、１４９、１５１はＯＦＦ、ＮＭＯＳトランジスタ１５３、１５４、１５５はＯＮとなるとともに、ＮＭＯＳトランジスタ１３９、１４１、１４３はＯＮとなり、ノードＮ１２、Ｎ１４、Ｎ１６の電位＝０Ｖとなる。この結果、フリップフロップ１２４では、ＰＭＯＳトランジスタ１２８がＯＮ、ＮＭＯＳトランジスタ１３４がＯＦＦ、ＰＭＯＳトランジスタ１２７がＯＦＦ、ＮＭＯＳトランジスタ１３３がＯＮ、ノードＮ１３の電位＝１.２Ｖとなる。
【０１０６】
また、フリップフロップ１２５では、ＰＭＯＳトランジスタ１３０がＯＮ、ＮＭＯＳトランジスタ１３６がＯＦＦ、ＰＭＯＳトランジスタ１２９がＯＦＦ、ＮＭＯＳトランジスタ１３５がＯＮ、ノードＮ１５の電位＝１.２Ｖとなる。また、フリップフロップ１２６では、ＰＭＯＳトランジスタ１３２がＯＮ、ＮＭＯＳトランジスタ１３８がＯＦＦ、ＰＭＯＳトランジスタ１３１がＯＦＦ、ＮＭＯＳトランジスタ１３７がＯＮ、ノードＮ１７の電位＝１.２Ｖとなる。
【０１０７】
次に、モニターリセット信号Ｍ−ＲＳＴの電位を０Ｖに戻す。このようにすると、ＰＭＯＳトランジスタ１４７、１４９、１５１はＯＮ、ＮＭＯＳトランジスタ１５３、１５４、１５５はＯＦＦとなるとともに、ＮＭＯＳトランジスタ１３９、１４１、１４３はＯＦＦとなり、フリップフロップ１２４においては、ノードＮ１２に“０”、ノードＮ１３に“１”が記憶され、フリップフロップ１２５においては、ノードＮ１４に“０”、ノードＮ１５に“１”が記憶され、フリップフロップ１２６においては、ノードＮ１６に“０”、ノードＮ１７に“１”が記憶される。
【０１０８】
次に、電源電圧Ｍ−ＶＳＳを０.２Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＳＳを０.３Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＳＳを０.４Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＳＳを０.５Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻すという一連の動作を行い、モニター出力を観測する。
【０１０９】
ここで、モニターリード信号Ｍ−ＲＤの電位を１.２Ｖにすると、ＰＭＯＳトランジスタ１４８、１５０、１５２はＯＦＦ、ＮＭＯＳトランジスタ１４０、１４２、１４４はＯＮとなる。この場合、モニター出力の電位が０Ｖであれば、即ち、ＮＡＮＤ回路１５９の出力電位が０Ｖであれば、バッファ１５６〜１５８の出力電圧＝１.２Ｖ、バッファ１５６〜１５８の入力電圧＝１.２Ｖであり、ノードＮ１３、Ｎ１５、Ｎ１７の電位は１.２Ｖを維持しており、記憶データの反転はないと判断することができる。
【０１１０】
これに対して、モニター出力の電位が１.２Ｖになれば、即ち、ＮＡＮＤ回路１５９の出力電位が１.２Ｖになれば、バッファ１５６〜１５８のいずれか又は全部の出力電圧＝０Ｖ、バッファ１５６〜１５８のいずれか又は全部の入力電圧＝０Ｖであり、ノードＮ１３、Ｎ１５、Ｎ１７のいずれか又は全部の電位は０Ｖとなっており、記憶データの反転が起きていると判断することができる。
【０１１１】
ここで、例えば、電源電圧Ｍ−ＶＳＳを０.５Ｖとした後、０Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖに立ち上げた場合に、モニター出力の電位が１.２Ｖになったことを観測した場合には、電源電圧ＣＥＬＬ−ＶＳＳとして０.５Ｖを使用する場合には、ＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させる場合があると言える。
【０１１２】
したがって、この場合には、０.５Ｖは、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＳＳとしては不適当であり、０.２Ｖ、０.３Ｖ及び０.４Ｖのうち、０.４ＶがＳＲＡＭセルの記憶データ保持の安定性を確保しつつ、最もリーク電流を低減させることができる電圧であると言える。
【０１１３】
この場合には、ヒューズ回路７７、７８のヒューズ８４、９６を共に非切断とする。このようにする場合には、表４に示すように、電源回路５は電源電圧ＣＥＬＬ−ＶＳＳとして０.４Ｖを出力することになり、スリープモード時のＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流の低減化を最も効果的に図ることができる。
【０１１４】
以上のように、本発明の第１実施形態は、ＳＲＡＭブロック１〜３内のＳＲＡＭセルを擬似した擬似ＳＲＡＭセル１２１〜１２３を有するモニター回路８を備えており、このモニター回路８を使用することにより、電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させない最大電圧値を測定することができる。
【０１１５】
そして、電源制御回路７内の出力電圧値情報記憶回路７５には、電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させない最大電圧値の情報を記憶させることができる。そこで、このようにすると、電源制御回路７内のデコーダ７６は、出力電圧値情報記憶回路７５が出力する出力電圧値情報信号Ａ、／Ａ、Ｂ、／Ｂをデコードして出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４を電源回路５に与える。
【０１１６】
この結果、電源回路５は、スリープモード時には、ＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＳＳの電圧値として、０.２Ｖ、０.３Ｖ、０.４Ｖ及び０.５Ｖのうち、電源制御回路７から与えられる出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４が指示する電圧値、即ち、ＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させない最大電圧値を選択して出力することになる。
【０１１７】
したがって、本発明の第１実施形態によれば、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＳＳの電圧値をＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができ、これにより、ＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流を低減し、消費電力の低減化を図ることができる。
【０１１８】
（第２実施形態）
図１２は本発明の第２実施形態の一部分の概略的構成図である。図１２中、１６２はＳＲＡＭブロック１〜３内のＳＲＡＭセルに高電位側の電源電圧ＣＥＬＬ−ＶＤＤ（本例では、１.２Ｖ、１.０Ｖ、０.９Ｖ、０.８Ｖ又は０.７Ｖ）を出力する電源回路、１６３は電源回路１６３が出力する電源電圧ＣＥＬＬ−ＶＤＤをＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給するＣＥＬＬ−ＶＤＤ電源線である。
【０１１９】
即ち、本発明の第２実施形態は、本発明の第１実施形態が備える電源回路５の代わりに電源回路１６２を設け、電源制御回路７に電源回路１６２を制御させると共に、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤを高電位側の電源電圧としてＣＥＬＬ−ＶＤＤ電源線１６３を介してＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給するようにし、その他については、本発明の第１実施形態と同様に構成したものである。
【０１２０】
図１３は電源回路１６２の第１構成例を示す回路図である。図１３中、１６６は電源電圧ＶＤＤ（１.２Ｖ）を分圧する分圧回路であり、１６７はＶＤＤ電源線、１６８は接地電圧ＶＳＳ（０Ｖ）に設定される接地線、１６９〜１７３はＶＤＤ電源線１６７と接地線１６８との間に直列接続された抵抗素子である。
【０１２１】
抵抗素子１６９〜１７３の抵抗値は、抵抗素子１６９と抵抗素子１７０との接続点であるノードＮ１８に１.０Ｖ、抵抗素子１７０と抵抗素子１７１との接続点であるノードＮ１９に０.９Ｖ、抵抗素子１７１と抵抗素子１７２との接続点であるノードＮ２０に０.８Ｖ、抵抗素子１７２と抵抗素子１７３との接続点であるノードＮ２１に０.７Ｖが得られる値とされる。
【０１２２】
１７４〜１７８はアナログスイッチであり、１７９〜１８３はＰＭＯＳトランジスタ、１８４〜１８８はＮＭＯＳトランジスタである。アナログスイッチ１７４は、ＰＭＯＳトランジスタ１７９とＮＭＯＳトランジスタ１８４とで構成され、ＶＤＤ電源線１６７とＣＥＬＬ−ＶＤＤ電源線１６３との間に接続されており、ＰＭＯＳトランジスタ１７９のゲートにはスリープモード信号／ＳＬＰが与えられ、ＮＭＯＳトランジスタ１８４のゲートにはスリープモード信号ＳＬＰが与えられる。したがって、アナログスイッチ１７４は、スリープモード信号／ＳＬＰ＝Ｌレベル、ＳＬＰ＝ＨレベルのときはＯＮ、スリープモード信号／ＳＬＰ＝Ｈレベル、ＳＬＰ＝ＬレベルのときはＯＦＦとなる。
【０１２３】
アナログスイッチ１７５は、ＰＭＯＳトランジスタ１８０とＮＭＯＳトランジスタ１８５とで構成され、ノードＮ１８とＣＥＬＬ−ＶＤＤ電源線１６３との間に接続されており、ＰＭＯＳトランジスタ１８０のゲートには出力電圧値指示信号／Ｘ１が与えられ、ＮＭＯＳトランジスタ１８５のゲートには出力電圧値指示信号Ｘ１が与えられる。したがって、アナログスイッチ１７５は、出力電圧値指示信号／Ｘ１＝Ｌレベル、Ｘ１＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ１＝Ｈレベル、Ｘ１＝ＬレベルのときはＯＦＦとなる。
【０１２４】
アナログスイッチ１７６は、ＰＭＯＳトランジスタ１８１とＮＭＯＳトランジスタ１８６とで構成され、ノードＮ１９とＣＥＬＬ−ＶＤＤ電源線１６３との間に接続されており、ＰＭＯＳトランジスタ１８１のゲートには出力電圧値指示信号／Ｘ２が与えられ、ＮＭＯＳトランジスタ１８６のゲートには出力電圧値指示信号Ｘ２が与えられる。したがって、アナログスイッチ１７６は、出力電圧値指示信号／Ｘ２＝Ｌレベル、Ｘ２＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ２＝Ｈレベル、Ｘ２＝ＬレベルのときはＯＦＦとなる。
【０１２５】
アナログスイッチ１７７は、ＰＭＯＳトランジスタ１８２とＮＭＯＳトランジスタ１８７とで構成され、ノードＮ２０とＣＥＬＬ−ＶＤＤ電源線１６３との間に接続されており、ＰＭＯＳトランジスタ１８２のゲートには出力電圧値指示信号／Ｘ３が与えられ、ＮＭＯＳトランジスタ１８７のゲートには出力電圧値指示信号Ｘ３が与えられる。したがって、アナログスイッチ１７７は、出力電圧値指示信号／Ｘ３＝Ｌレベル、Ｘ３＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ３＝Ｈレベル、Ｘ３＝ＬレベルのときはＯＦＦとなる。
【０１２６】
アナログスイッチ１７８は、ＰＭＯＳトランジスタ１８３とＮＭＯＳトランジスタ１８８とで構成され、ノードＮ２１とＣＥＬＬ−ＶＤＤ電源線１６３との間に接続されており、ＰＭＯＳトランジスタ１８３のゲートには出力電圧値指示信号／Ｘ４が与えられ、ＮＭＯＳトランジスタ１８８のゲートには出力電圧値指示信号Ｘ４が与えられる。したがって、アナログスイッチ１７８は、出力電圧値指示信号／Ｘ４＝Ｌレベル、Ｘ４＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ４＝Ｈレベル、Ｘ４＝ＬレベルのときはＯＦＦとなる。
【０１２７】
表５はスリープモード信号ＳＬＰ、／ＳＬＰのレベル及び出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルと電源回路１６２の第１構成例が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値との関係を示している。
【０１２８】
【表５】
2009076169.tif 000007
【０１２９】
即ち、スリープモード信号ＳＬＰがＨレベル、／ＳＬＰがＬレベルのときは、アナログスイッチ１７４がＯＮとなり、出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルに関係なく、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝１.２Ｖとなる。
【０１３０】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ１がＨレベル、／Ｘ１がＬレベル、Ｘ２〜Ｘ４がＬレベル、／Ｘ２〜／Ｘ４がＨレベルのときは、アナログスイッチ１７５はＯＮ、アナログスイッチ１７６〜１７８はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝１.０Ｖとなる。
【０１３１】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ２がＨレベル、／Ｘ２がＬレベル、Ｘ１、Ｘ３、Ｘ４がＬレベル、／Ｘ１、／Ｘ３、／Ｘ４がＨレベルのときは、アナログスイッチ１７６はＯＮ、アナログスイッチ１７４、１７５、１７７、１７８はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.９Ｖとなる。
【０１３２】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ３がＨレベル、／Ｘ３がＬレベル、Ｘ１、Ｘ２、Ｘ４がＬレベル、／Ｘ１、／Ｘ２、／Ｘ４がＨレベルのときは、アナログスイッチ１７７はＯＮ、アナログスイッチ１７４〜１７６、１７８はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.８Ｖとなる。
【０１３３】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ４がＨレベル、／Ｘ４がＬレベル、Ｘ１〜Ｘ３がＬレベル、／Ｘ１〜／Ｘ３がＨレベルのときは、アナログスイッチ１７８はＯＮ、アナログスイッチ１７４〜１７７はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.７Ｖとなる。
【０１３４】
したがって、電源回路１６２の第１構成例においては、スリープモード時のヒューズ８４、９６の非切断、切断と電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値との関係は、表６に示すようになる。
【０１３５】
【表６】
2009076169.tif 000008
【０１３６】
図１４は電源回路１６２の第２構成例を示す回路図である。図１４中、１９１〜１９４はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１９１〜１９４は、ドレイン及びゲートをＣＥＬＬ−ＶＤＤ電源線１６３に接続している。１９５〜１９９はアナログスイッチであり、２００〜２０４はＰＭＯＳトランジスタ、２０５〜２０９はＮＭＯＳトランジスタである。
【０１３７】
アナログスイッチ１９５は、ＰＭＯＳトランジスタ２００とＮＭＯＳトランジスタ２０５とで構成され、ＶＤＤ電源線１６７とＣＥＬＬ−ＶＤＤ電源線１６３との間に接続されており、ＰＭＯＳトランジスタ２００のゲートにはスリープモード信号／ＳＬＰが与えられ、ＮＭＯＳトランジスタ２０５のゲートにはスリープモード信号ＳＬＰが与えられる。したがって、アナログスイッチ１９５は、スリープモード信号／ＳＬＰ＝Ｌレベル、ＳＬＰ＝ＨレベルのときはＯＮ、スリープモード信号／ＳＬＰ＝Ｈレベル、ＳＬＰ＝ＬレベルのときはＯＦＦとなる。
【０１３８】
アナログスイッチ１９６は、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０６とで構成され、ＶＤＤ電源線１６７とＰＭＯＳトランジスタ１９１のソースとの間に接続されており、ＰＭＯＳトランジスタ２０１のゲートには出力電圧値指示信号／Ｘ１が与えられ、ＮＭＯＳトランジスタ２０６のゲートには出力電圧値指示信号Ｘ１が与えられる。したがって、アナログスイッチ１９６は、出力電圧値指示信号／Ｘ１＝Ｌレベル、Ｘ１＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ１＝Ｈレベル、Ｘ１＝ＬレベルのときはＯＦＦとなる。
【０１３９】
アナログスイッチ１９７は、ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０７とで構成され、ＶＤＤ電源線１６７とＰＭＯＳトランジスタ１９２のソースとの間に接続されており、ＰＭＯＳトランジスタ２０２のゲートには出力電圧値指示信号／Ｘ２が与えられ、ＮＭＯＳトランジスタ２０７のゲートには出力電圧値指示信号Ｘ２が与えられる。したがって、アナログスイッチ１９７は、出力電圧値指示信号／Ｘ２＝Ｌレベル、Ｘ２＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ２＝Ｈレベル、Ｘ２＝ＬレベルのときはＯＦＦとなる。
【０１４０】
アナログスイッチ１９８は、ＰＭＯＳトランジスタ２０３とＮＭＯＳトランジスタ２０８とで構成され、ＶＤＤ電源線１６７とＰＭＯＳトランジスタ１９３のソースとの間に接続されており、ＰＭＯＳトランジスタ２０３のゲートには出力電圧値指示信号／Ｘ３が与えられ、ＮＭＯＳトランジスタ２０８のゲートには出力電圧値指示信号Ｘ３が与えられる。したがって、アナログスイッチ１９８は、出力電圧値指示信号／Ｘ３＝Ｌレベル、Ｘ３＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ３＝Ｈレベル、Ｘ３＝ＬレベルのときはＯＦＦとなる。
【０１４１】
アナログスイッチ１９９は、ＰＭＯＳトランジスタ２０４とＮＭＯＳトランジスタ２０９とで構成され、ＶＤＤ電源線１６７とＰＭＯＳトランジスタ１９４のソースとの間に接続されており、ＰＭＯＳトランジスタ２０４のゲートには出力電圧値指示信号／Ｘ４が与えられ、ＮＭＯＳトランジスタ２０９のゲートには出力電圧値指示信号Ｘ４が与えられる。したがって、アナログスイッチ１９９は、出力電圧値指示信号／Ｘ４＝Ｌレベル、Ｘ４＝ＨレベルのときはＯＮ、出力電圧値指示信号／Ｘ４＝Ｈレベル、Ｘ４＝ＬレベルのときはＯＦＦとなる。
【０１４２】
電源回路１６２の第２構成例においては、アナログスイッチ１９６のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝１.０Ｖ、アナログスイッチ１９７のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.９Ｖ、アナログスイッチ１９８のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.８Ｖ、アナログスイッチ１９９のみがＯＮのときは、電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.７Ｖとなるように、ＰＭＯＳトランジスタ１９１〜１９４のスレッショルド電圧が設定される。
【０１４３】
電源回路１６２の第２構成例においても、スリープモード信号ＳＬＰ、／ＳＬＰのレベル及び出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルと電源回路１６２の第２構成例が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値との関係は、電源電圧１６２の第１構成例の場合と同様に表５に示すようになる。
【０１４４】
即ち、スリープモード信号ＳＬＰ＝Ｈレベル、／ＳＬＰ＝Ｌレベルのときは、アナログスイッチ１９５がＯＮとなり、出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４のレベルに関係なく、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝１.２Ｖとなる。
【０１４５】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ１がＨレベル、／Ｘ１がＬレベル、Ｘ２〜Ｘ４がＬレベル、／Ｘ２〜／Ｘ４がＨレベルのときは、アナログスイッチ１９６はＯＮ、アナログスイッチ１９５、１９７〜１９９はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝１.０Ｖとなる。
【０１４６】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ２がＨレベル、／Ｘ２がＬレベル、Ｘ１、Ｘ３、Ｘ４がＬレベル、／Ｘ１、／Ｘ３、／Ｘ４がＨレベルのときは、アナログスイッチ１９７はＯＮ、アナログスイッチ１９５、１９６、１９８、１９９はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.９Ｖとなる。
【０１４７】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ３がＨレベル、／Ｘ３がＬレベル、Ｘ１、Ｘ２、Ｘ４がＬレベル、／Ｘ１、／Ｘ２、／Ｘ４がＨレベルのときは、アナログスイッチ１９８はＯＮ、アナログスイッチ１９５〜１９７、１９９はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.８Ｖとなる。
【０１４８】
また、スリープモード信号ＳＬＰがＬレベル、／ＳＬＰがＨレベル、出力電圧値指示信号Ｘ４がＨレベル、／Ｘ４がＬレベル、Ｘ１〜Ｘ３がＬレベル、／Ｘ１〜／Ｘ３がＨレベルのときは、アナログスイッチ１９９はＯＮ、アナログスイッチ１９５〜１９８はＯＦＦとなり、電源回路１６２が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値＝０.７Ｖとなる。
【０１４９】
したがって、スリープモード時のヒューズ８４、９６の非切断、切断と電源回路１６２の第２構成例が出力する電源電圧ＣＥＬＬ−ＶＤＤの電圧値との関係は、電源回路１６２の第１構成例の場合と同様に表６に示すようになる。
【０１５０】
図１５は本発明の第２実施形態におけるモニター回路８の第１構成例の使用方法を説明するための波形図である。（Ａ）はモニターリセット信号Ｍ−ＲＳＴ、（Ｂ）は電源電圧Ｍ−ＶＤＤ及び電源電圧Ｍ−ＶＳＳ、（Ｃ）はモニターリード信号Ｍ−ＲＤ、（Ｄ）はモニター出力を示している。
【０１５１】
本発明の第２実施形態におけるモニター回路８の第１構成例の使用時には、本発明の第１実施形態におけるモニター回路８の第１構成例の使用時の場合と同様にして、フリップフロップ１２４〜１２６のノードＮ１２、Ｎ１４、Ｎ１６に“０”、ノードＮ１３、Ｎ１５、Ｎ１７に“１”を記憶させる。
【０１５２】
次に、電源電圧Ｍ−ＶＤＤを１.０Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＤＤを０.９Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＤＤを０.８Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＤＤを０.７Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻すという一連の動作を行い、モニター出力を観測する。
【０１５３】
ここで、モニターリード信号Ｍ−ＲＤの電位を１.２Ｖにすると、ＮＭＯＳトランジスタ１４０、１４２、１４４がＯＮとなるが、この場合、試験装置側からモニター出力用の外部ピン１３を介してモニター回路８側に電流が流れない場合には、ＮＭＯＳトランジスタ１４０、１４２、１４４にＯＮ電流は流れておらず、ノードＮ１３、Ｎ１５、Ｎ１７の電位は１.２Ｖを維持しており、擬似ＳＲＡＭセル１２１、１２２、１２３においては、記憶データの反転はないと判断することができる。
【０１５４】
これに対して、試験装置側からモニター出力用の外部ピン１３を介してモニター回路８側に電流が流れた場合には、ＮＭＯＳトランジスタ１４０、１４２、１４４のいずれか又は全部にＯＮ電流が流れており、ノードＮ１３、Ｎ１５、Ｎ１７のいずれか又は全部の電位は０Ｖになっており、擬似ＳＲＡＭセル１２１、１２２、１２３のいずれか又は全部においては、記憶データの反転が起きていると判断することができる。
【０１５５】
ここで、例えば、電源電圧Ｍ−ＶＤＤを０.７Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした場合に、試験装置側からモニター出力用の外部ピン１３を介してモニター回路８側に電流が流れたとすると、電源電圧ＣＥＬＬ−ＶＤＤとして０.７Ｖを使用する場合には、ＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させる場合があると言える。
【０１５６】
したがって、この場合には、０.７Ｖは、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＤＤとしては不適当であり、１.０Ｖ、０.９Ｖ及び０.８Ｖのうち、０.８ＶがＳＲＡＭセルの記憶データ保持の安定性を確保しつつ、最もリーク電流を低減させることができる電圧であると言える。
【０１５７】
この場合には、ヒューズ回路７７、７８のヒューズ８４、９６を共に非切断とする。このようにする場合には、表６に示すように、電源回路１６２は電源電圧ＣＥＬＬ−ＶＤＤとして０.８Ｖを出力することになり、スリープモード時のＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流の低減化を最も効果的に図ることができる。
【０１５８】
図１６は本発明の第２実施形態におけるモニター回路８の第２構成例の使用方法を説明するための波形図である。（Ａ）はモニターリセット信号Ｍ−ＲＳＴ、（Ｂ）は電源電圧Ｍ−ＶＤＤ及び電源電圧Ｍ−ＶＳＳ、（Ｃ）はモニターリード信号Ｍ−ＲＤ、（Ｄ）はモニター出力を示している。
【０１５９】
本発明の第２実施形態におけるモニター回路８の第２構成例の使用時には、本発明の第２実施形態におけるモニター回路８の第１構成例の使用時の場合と同様にして、フリップフロップ１２４〜１２６のノードＮ１２、Ｎ１４、Ｎ１６に“０”、ノードＮ１３、Ｎ１５、Ｎ１７に“１”を記憶させる。
【０１６０】
次に、電源電圧Ｍ−ＶＤＤを１.０Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＤＤを０.９Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＤＤを０.８Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻し、次に、電源電圧Ｍ−ＶＤＤを０.７Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖとした後、０Ｖに戻すという一連の動作を行い、モニター出力を観測する。
【０１６１】
ここで、モニターリード信号Ｍ−ＲＤの電位を１.２Ｖにすると、ＰＭＯＳトランジスタ１４８、１５０、１５２はＯＦＦ、ＮＭＯＳトランジスタ１４０、１４２、１４４はＯＮとなるが、この場合、モニター出力の電位が０Ｖであれば、即ち、ＮＡＮＤ回路１５９の出力電位が０Ｖであれば、バッファ１５６〜１５８の出力電圧＝１.２Ｖ、バッファ１５６〜１５８の入力電圧＝１.２Ｖであり、ノードＮ１３、Ｎ１５、Ｎ１７の電位は１.２Ｖを維持しており、記憶データの反転はないと判断することができる。
【０１６２】
これに対して、モニター出力の電位が１.２Ｖになれば、即ち、ＮＡＮＤ回路１５９の出力電位が１.２Ｖになれば、バッファ１５６〜１５８のいずれか又は全部の出力電圧＝０Ｖ、バッファ１５６〜１５８のいずれか又は全部の入力電圧＝０Ｖであり、ノードＮ１３、Ｎ１５、Ｎ１７のいずれか又は全部の電位は０Ｖとなっており、記憶データの反転が起きていると判断することができる。
【０１６３】
ここで、例えば、電源電圧Ｍ−ＶＤＤを０.７Ｖとした後、１.２Ｖに戻し、次に、モニターリード信号Ｍ−ＲＤを１.２Ｖに立ち上げた場合に、モニター出力の電位が１.２Ｖになったことを観測した場合には、電源電圧ＣＥＬＬ−ＶＤＤとして０.７Ｖを使用する場合には、ＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させる場合があると言える。
【０１６４】
したがって、この場合には、０.７Ｖは、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＤＤとしては不適当であり、１.０Ｖ、０.９Ｖ及び０.８Ｖのうち、０.８ＶがＳＲＡＭセルの記憶データ保持の安定性を確保しつつ、最もリーク電流を低減させることができる電圧であると言える。
【０１６５】
この場合には、ヒューズ回路７７、７８のヒューズ８４、９６を共に非切断とする。このようにする場合には、表６に示すように、電源回路１６２は電源電圧ＣＥＬＬ−ＶＤＤとして０.８Ｖを出力することになり、スリープモード時のＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流の低減化を最も効果的に図ることができる。
【０１６６】
以上のように、本発明の第２実施形態は、ＳＲＡＭブロック１〜３内のＳＲＡＭセルを擬似した擬似ＳＲＡＭセル１２１〜１２３を有するモニター回路８を備えており、このモニター回路８を使用することにより、電源回路１６２から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させない最小電圧値を測定することができる。
【０１６７】
そして、電源制御回路７内の出力電圧値情報記憶回路７５には、電源回路１６２から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させない最小電圧値の情報を記憶させることができる。そこで、このようにすると、電源制御回路７内のデコーダ７６は、出力電圧値情報記憶回路７５が出力する出力電圧値情報信号Ａ、／Ａ、Ｂ、／Ｂをデコードして出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４を電源回路１６２に与える。
【０１６８】
この結果、電源回路１６２は、スリープモード時には、ＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＤＤの電圧値として、１.０Ｖ、０.９Ｖ、０.８Ｖ及び０.７Ｖのうち、電源制御回路７から与えられる出力電圧値指示信号Ｘ１〜Ｘ４、／Ｘ１〜／Ｘ４が指示する電圧値、即ち、ＳＲＡＭブロック１〜３内のＳＲＡＭセルの記憶データを反転させない最小電圧値を選択して出力することになる。
【０１６９】
したがって、本発明の第２実施形態によれば、スリープモード時にＳＲＡＭブロック１〜３内のＳＲＡＭセルに供給する電源電圧ＣＥＬＬ−ＶＤＤの電圧値をＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができ、これにより、ＳＲＡＭブロック１〜３内のＳＲＡＭセルのリーク電流を低減し、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【０１７０】
【図１】本発明の第１実施形態の一部分の概略的構成図である。
【図２】本発明の第１実施形態が備えるＳＲＡＭブロック内のＳＲＡＭセルの構成例を示す回路図である。
【図３】本発明の第１実施形態が備える電源回路の第１構成例を示す回路図である。
【図４】本発明の第１実施形態が備える電源回路の第２構成例を示す回路図である。
【図５】本発明の第１実施形態が備える電源制御回路の構成例を示す回路図である。
【図６】本発明の第１実施形態が備えるヒューズ回路（ヒューズを切断しない場合）の動作を説明するための図である。
【図７】本発明の第１実施形態が備えるヒューズ回路（ヒューズを切断した場合）の動作を説明するための図である。
【図８】本発明の第１実施形態が備えるモニター回路の第１構成例を示す回路図である。
【図９】本発明の第１実施形態が備えるモニター回路の第１構成例の使用方法を説明するための波形図である。
【図１０】本発明の第１実施形態が備えるモニター回路の第２構成例を示す回路図である。
【図１１】本発明の第１実施形態が備えるモニター回路の第２構成例の使用方法を説明するための波形図である。
【図１２】本発明の第２実施形態の一部分の概略的構成図である。
【図１３】本発明の第２実施形態が備える電源回路の第１構成例を示す回路図である。
【図１４】本発明の第２実施形態が備える電源回路の第２構成例を示す回路図である。
【図１５】本発明の第２実施形態が備えるモニター回路の第１構成例の使用方法を説明するための波形図である。
【図１６】本発明の第１実施形態が備えるモニター回路の第２構成例の使用方法を説明するための波形図である。
【符号の説明】
【０１７１】
１〜３…ＳＲＡＭブロック
４…スリープモード信号生成回路
５…電源回路
６…ＣＥＬＬ−ＶＳＳ電源線
７…電源制御回路
８…モニター回路
９〜１３…外部ピン
１６…ＶＤＤ電源線
１７…フリップフロップ
１８、１９…インバータ
２０…ＰＭＯＳトランジスタ
２１…ＮＭＯＳトランジスタ
２２…ＰＭＯＳトランジスタ
２３〜２５…ＮＭＯＳトランジスタ
２８…分圧回路
２９…ＶＤＤ電源線
３０…接地線
３１〜３５…抵抗素子
３６〜４０…アナログスイッチ
４１〜４５…ＰＭＯＳトランジスタ
４６〜５０、５３〜５６…ＮＭＯＳトランジスタ
５７〜６１…アナログスイッチ
６２〜６６…ＰＭＯＳトランジスタ
６７〜７１…ＮＭＯＳトランジスタ
７４…パワーオンリセット回路
７５…出力電圧値情報記憶回路
７６…デコーダ
７７、７８…ヒューズ回路
７９…ＶＤＤ電源線
８０…接地線
８１…インバータ
８２…ＰＭＯＳトランジスタ
８３…ＮＭＯＳトランジスタ
８４…ヒューズ
８５…ラッチ回路
８６〜９０…インバータ
９１…ＶＤＤ電源線
９２…接地線
９３…インバータ
９４…ＰＭＯＳトランジスタ
９５…ＮＭＯＳトランジスタ
９６…ヒューズ
９７…ラッチ回路
９８〜１０２…インバータ
１０３…Ｘ１・／Ｘ１生成回路
１０４、１０５…インバータ
１０６…ＮＡＮＤ回路
１０７…Ｘ２・／Ｘ２生成回路
１０８、１０９…インバータ
１１０…ＮＡＮＤ回路
１１１…Ｘ３・／Ｘ３生成回路
１１２、１１３…インバータ
１１４…ＮＡＮＤ回路
１１５…Ｘ４・／Ｘ４生成回路
１１６、１１７…インバータ
１１８…ＮＡＮＤ回路
１２１〜１２３…擬似ＳＲＡＭセル
１２４〜１２６…フリップフロップ
１２７〜１３２…ＰＭＯＳトランジスタ
１３３〜１４４…ＮＭＯＳトランジスタ
１４７〜１５２…ＰＭＯＳトランジスタ
１５３〜１５５…ＮＭＯＳトランジスタ
１５６〜１５８…バッファ
１５９…ＮＡＮＤ回路
１６２…電源回路
１６３…ＣＥＬＬ−ＶＤＤ電源線
１６６…分圧回路
１６７…ＶＤＤ電源線
１６８…ＶＳＳ電源線
１６９〜１７３…抵抗素子
１７４〜１７８…アナログスイッチ
１７９〜１８３…ＰＭＯＳトランジスタ
１８４〜１８８…ＮＭＯＳトランジスタ
１９１〜１９４…ＰＭＯＳトランジスタ
１９５〜１９９…アナログスイッチ
２００〜２０４…ＰＭＯＳトランジスタ
２０５〜２０９…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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