(57)【要約】【課題】画素の開口率を犠牲にすることなく、各種の高性能化が可能なアクティブマトリクス型の表示装置を提供する。【解決手段】画素アレイ部は、行列状に配された画素と、二行の画素に対して一本の割合で配された行状の走査線と、一列の画素に対して二本の割合で配された列状の信号線１，２とを有する。駆動部は、走査線に接続した走査回路と、信号線１，２に接続した信号回路とを含む。走査回路は、行状の走査線を順次走査して、一本の走査線に対して共通に接続した二行分の画素を同時に選択する。信号回路は、画素アレイ部の一列に属し且つ同時に選択された一対の画素ＰＩＸ１，ＰＩＸ２に対して当該列に割り当てられた一対の信号線１，２から夫々信号を書込んで表示を行う。一対の信号線１，２は、絶縁膜を介して少なくとも部分的に重なっている。【選択図】図３
2009175563.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部と、これを駆動する駆動部とからなり、
前記画素アレイ部は、行列状に配された画素と、二行の画素に対して一本の割合で配された行状の走査線と、一列の画素に対して二本の割合で配された列状の信号線とを有し、
前記駆動部は、該走査線に接続した走査回路と、該信号線に接続した信号回路とを含み、
前記走査回路は、行状の走査線を順次走査して、一本の走査線に対して共通に接続した二行分の画素を同時に選択し、
前記信号回路は、該画素アレイ部の一列に属し且つ同時に選択された一対の画素に対して当該列に割り当てられた一対の信号線から夫々信号を書込んで表示を行い、
前記一対の信号線は、絶縁膜を介して少なくとも部分的に重なっていることを特徴とする表示装置。
【請求項２】
前記同時に選択される一対の画素は、互いに異なる面積を有し且つ両者を合わせて一つの合成画素を構成し、
前記信号回路は、一つの合成画素に属する一対の画素に同時に信号を書込み、以って一対の画素の面積比と一対の画素に書込まれた各信号のレベルとから、一つの合成画素の輝度階調を決めることを特徴とする請求項１記載の表示装置。
【請求項３】
前記同時に選択される一対の画素は、面積が等しく互いに独立した画素であり、
前記画素アレイ部は、所定の行数の独立した画素で画面を構成しており、且つ画素の行数の半部の走査線を備えており、
前記走査回路は、画素の行数の半分に相当する本数の走査線を倍速フレーム周期内で順次走査することで、画面の表示を倍速フレーム周期で切り換えることを特徴とする請求項１記載の表示装置。
【請求項４】
前記同時に選択される一対の画素は、面積が等しく互いに独立した画素であり、
前記画素アレイ部は、所定の本数の走査線を含み、且つ走査線の本数の倍に相当する行数の独立した画素で倍に高密度化された画面を構成しており、
前記信号回路は、該一対の信号線を介して該一対の画素に夫々信号を書込み、以って倍に高密度化された画面に表示を行うことを特徴とする請求項１記載の表示装置。
【請求項５】
所定の電力を消費する通常表示モードと、通常表示モードに比較して低消費電力の省電力表示モードとが切り換え選択でき、
省電力表示モードが選択された場合、
前記同時に選択される一対の画素は、両者を合わせて一つの合成画素を構成し、
前記信号回路は、一つの合成画素に属する一対の画素に同時に同一の信号を書込むことを特徴とする請求項１記載の表示装置。
【請求項６】
省電力表示モードが選択された場合、
前記信号回路は、一つの合成画素に属する一対の画素に対して同相の信号を書込むことにより、一対の信号線の間でお互いのカップリングの影響を減少させることを特徴とする請求項５記載の表示装置。
【請求項７】
前記画素は、トランジスタと、液晶セルと、保持容量とを含み、
前記トランジスタは、そのゲートが対応する走査線に接続し、そのソースが対応する信号線に接続し、そのドレインが該液晶セルに接続し、
前記液晶セルは、該トランジスタのドレインに接続する画素電極と、所定の共通電位に接続した共通電極と、該画素電極と該共通電極の間に介在する液晶とからなり、
前記保持容量は、該液晶セルと並列に接続されていることを特徴とする請求項１記載の表示装置。
【請求項８】
前記保持容量は、一対の画素の間で共有されていることを特徴とする請求項７記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置などによって代表されるアクティブマトリクス型の表示装置に関する。アクティブマトリクス型の表示装置は、行状の走査線と、列状の信号線と、両者の交差する部分に配された行列状（マトリクス状）の画素とからなる。本発明は特に、信号線の配線構造に関する。
【背景技術】
【０００２】
近年、アクティブマトリクス型表示装置の開発が盛んに進められており、多階調表示、高精細表示、低消費電力表示などが可能な高性能のアクティブマトリクス型表示装置が実用化されている。このような表示装置は、例えば以下の特許文献１や２に記載がある。
【特許文献１】特許第３３６３７３１号
【特許文献２】特開２００３−１８６４５１公報
【０００３】
特許文献１は多階調表示の可能な表示装置を開示している。特徴を、図１Ａの（ａ）、（ｂ）、（ｃ）及び図１Ｂを参照して説明する。なお（ａ）、（ｂ）、（ｃ）のいずれの具体例も、１６レベルの多階調表示を行うものであり、また各例における表示素子の画素分割構成は、製品の応用形態（目的）に応じて選択される。
【０００４】
表示装置の画面全体から見ると面積の異なる少なくとも二つの画素が混在しているが、見方を変えれば、一つの画素が面積の異なる少なくとも二つの副画素によって形成されていると言うこともでき、以下後者の見地から説明を進める。
【０００５】
（ａ）、（ｂ）に示す具体例では、４つの副画素を一組として、これら４つの副画素によって多階調表示が可能な画素を形成している。そして、０から１５までの１６レベルの線形の光学レベルを得るために、これらの副画素の面積比を８：４：２：１とし、各副画素に対応する電極を、画素情報に応じて選択的に順次駆動するようにしている。
【０００６】
（ａ）と（ｂ）との違いは、４つの副画素の配置の違いだけである。また、例えば（ａ）に示す副画素は４本の信号電極と１本の走査電極との交差部によって形成しているが、副画素の面積を上述のようにするため、信号電極の幅８：４：２：１となるように設定している。ここで、これらの電極は、公知のごとく、互いに対向するように配置された一対の基板上に形成されている。
【０００７】
上述のように、副画素の面積比を２n ：２n-1 ：…：２1 ：２0 とすることにより、線形の光学レベルを得ることが出来るが、一般的には、この方法においてより自然な画像を得るために、ディザ法や誤差拡散法などの画像処理が併用される。
【０００８】
（ｃ）に示す具体例では、同図に示したような面積比を持つ副画素を一組とし、これら面積の異なる副画素のそれぞれに対応する電極を、画像情報に応じて選択的に順次駆動する。これによって図１Ｂに示すように、白表示の部分が、上下対称（または左右対称）に配置されるようにした。従って、このパターンを用いた場合には、いずれの階調においてもＯＮ領域（白表示の部分）の中心は画素の中心にあって変化しない。そのため、階調パターンによって光の重心の位置が大きく動く場合に生じる、いわゆる疑似輪郭という画質劣化が起こらない。
【０００９】
特許文献２は多階調表示の可能なアクティブマトリクス型表示装置を開示している。マトリクス型画像表示装置の各画素ＰＩＸにおいては、図２に示すように、画素ＰＩＸに書き込まれる映像信号のソースとなる外部から入力されたデジタル映像信号を上位Ｍビット、下位Ｌビット（Ｍ≠０、Ｌ≠０）の計Ｎビットとすると、画素ＰＩＸは、２M ：１の面積比で、第１の画素表示部（画素電極）１１および第２の画素表示部（画素電極）１２の２つの領域に分割されており、該第１・第２の画素表示部１１・１２には、それぞれスイッチング素子ＳＷ１・ＳＷ２が設けられている。
【００１０】
スイッチング素子ＳＷ１は、第１の画素表示部１１を構成する画素電極に接続されたドレイン電極と、走査線ＧＬに接続されたゲート電極と、信号線ＳＬ１に接続されたソース電極とを備えている。
【００１１】
スイッチング素子ＳＷ２も同様に、第２の画素表示部１２を構成する画素電極に接続されたドレイン電極と、走査線ＧＬに接続されたゲート電極と、信号線ＳＬ２に接続されたソース電極とを備えている。
【００１２】
すなわち、スイッチング素子ＳＷ１・ＳＷ２は、走査線のＨｉｇｈ／Ｌｏｗに従って、それぞれ２本の信号線ＳＬ１・ＳＬ２に入力された信号電位を第１・第２の画素表示部１１・１２への書き込むとともに、書き込んだ信号を保持している。
【００１３】
このように、分割された画素表示部（第１・第２の画素表示部１１・１２）がスイッチング素子ＳＷ１・ＳＷ２をそれぞれ備えていることにより、第１・第２の画素表示部１１・１２を独立して制御することが可能になり、任意の階調表示が可能になる。
【００１４】
ここで、外部より入力された上位Ｍビット、下位Ｌビットの計Ｎビットのデジタル映像信号のうち、デジタル映像信号上位Ｍビットに対応する２M 階調の信号が信号線ＳＬ１に出力されるとともに、デジタル映像信号下位Ｌビットに対応する２L 階調の信号が信号線ＳＬ２に出力され、それぞれの信号がスイッチング素子ＳＷ１・ＳＷ２を介して、第１・第２の画素表示部１１・１２にそれぞれ書き込まれる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１に開示された多階調表示方式では、１つの画素を一定の面積比を有する複数のサブ画素に分割し、外部から入力される信号を各々のビットに対応する面積比を持つサブ画素へ書き込むことにより、階調表示を行っている。この手法によれば、複数に分割したサブ画素の面積比に応じて所望の階調表示を実現でき、表示画質を向上することが可能である。しかしながら、それぞれの分割画素に対して、信号線、走査線、信号サンプリング用のスイッチング素子、信号保持用の容量素子などが必要となる為、画素アレイ部や周辺駆動回路部の規模が増大し、デバイスの大型化や消費電力の増加、画素開口率の低下などの問題が生じる。
【００１６】
このような面積分割方式の多階調表示の他に、時分割方式の多階調表示も提案されている。画素のオン／オフ時間をビットデータに応じて変調することで多階調表示を行う場合、表示に時間がかかるため高速走査に対応することが困難である。
【００１７】
特許文献２に記載された方式は、２分割した画素に対してそれぞれ信号線を割り当てる一方、走査線は共通にすることで、多階調表示を実現している。分割された各画素に対して映像信号電位を入力することにより、画素分割数よりも高い階調表示を可能にしている。しかしながら、特許文献２の画素構造を用いた場合、１列分の画素に対して信号線を２本平行に配置しなければならず、画素の開口率が大きく低下するという問題がある。また２分割ではなくさらに細かく画素を分割した高精細表示や高速応答表示には対応できないという課題がある。
【００１８】
近年では低消費電力モードに対応させるために、さまざまな技術が研究開発されている。効率よく低消費電力モードを達成する方式として、画素メモリ技術を併用したディスプレイが報告されている。画素メモリは、表示している画素情報をメモリに記憶することができ、静止画表示時は消費電力を抑えることができる。しかしながら、動画表示のときは、ほとんど消費電力の低減効果は狙えない上、個々の画素にメモリ回路を導入することで、画素回路構造が複雑になる上、画素開口率の低下が避けられないという課題がある。
【課題を解決するための手段】
【００１９】
従来の表示装置は、多階調表示、高速表示、高精細表示、低消費電力表示を実現しようとすると、画素の開口率が犠牲になるという課題があった。そこで本発明は、画素の開口率を犠牲にすることなく、各種の高性能化が可能なアクティブマトリクス型の表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかる表示装置は、画素アレイ部と、これを駆動する駆動部とからなり、前記画素アレイ部は、行列状に配された画素と、二行の画素に対して一本の割合で配された行状の走査線と、一列の画素に対して二本の割合で配された列状の信号線とを有し、前記駆動部は、該走査線に接続した走査回路と、該信号線に接続した信号回路とを含み、前記走査回路は、行状の走査線を順次走査して、一本の走査線に対して共通に接続した二行分の画素を同時に選択し、前記信号回路は、該画素アレイ部の一列に属し且つ同時に選択された一対の画素に対して当該列に割り当てられた一対の信号線から夫々信号を書込んで表示を行い、前記一対の信号線は、絶縁膜を介して少なくとも部分的に重なっていることを特徴とする。
【００２０】
一態様では、前記同時に選択される一対の画素は、互いに異なる面積を有し且つ両者を合わせて一つの合成画素を構成し、前記信号回路は、一つの合成画素に属する一対の画素に同時に信号を書込み、以って一対の画素の面積比と一対の画素に書込まれた各信号のレベルとから、一つの合成画素の輝度階調を決める。他の態様では、前記同時に選択される一対の画素は、面積が等しく互いに独立した画素であり、前記画素アレイ部は、所定の行数の独立した画素で画面を構成しており、且つ画素の行数の半部の走査線を備えており、前記走査回路は、画素の行数の半分に相当する本数の走査線を倍速フレーム周期内で順次走査することで、画面の表示を倍速フレーム周期で切り換える。又他の態様では、前記同時に選択される一対の画素は、面積が等しく互いに独立した画素であり、前記画素アレイ部は、所定の本数の走査線を含み、且つ走査線の本数の倍に相当する行数の独立した画素で倍に高密度化された画面を構成しており、前記信号回路は、該一対の信号線を介して該一対の画素に夫々信号を書込み、以って倍に高密度化された画面に表示を行う。更に他の態様では、所定の電力を消費する通常表示モードと、通常表示モードに比較して低消費電力の省電力表示モードとが切り換え選択でき、省電力表示モードが選択された場合、前記同時に選択される一対の画素は、両者を合わせて一つの合成画素を構成し、前記信号回路は、一つの合成画素に属する一対の画素に同時に同一の信号を書込む。省電力表示モードが選択された場合、前記信号回路は、一つの合成画素に属する一対の画素に対して同相の信号を書込むことにより、一対の信号線の間でお互いのカップリングの影響を抑制できる。好ましくは、前記画素は、トランジスタと、液晶セルと、保持容量とを含み、前記トランジスタは、そのゲートが対応する走査線に接続し、そのソースが対応する信号線に接続し、そのドレインが該液晶セルに接続し、前記液晶セルは、該トランジスタのドレインに接続する画素電極と、所定の共通電位に接続した共通電極と、該画素電極と該共通電極の間に介在する液晶とからなり、前記保持容量は、該液晶セルと並列に接続されている。この場合前記保持容量は、一対の画素の間で共有されている。
【発明の効果】
【００２１】
本発明は、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を備えた液晶ディスプレイなどのアクティブマトリクス表示装置の表示特性を改善するための構造であり、特に信号線の配線方式を改良してある。即ち、縦方向の画素１列当たりに少なくとも２本の信号線を割り当て、且２本の信号線を互いに重ねている。このように一列の画素に割り当てられた一対の信号線を多層配線化することで、画素の開口率を確保することができる。一方、１列分の画素に対して少なくとも２本の信号線を割り当てることで、多階調表示、高速表示、高精細表示、低消費電力表示などが可能になる。このように本発明は、画素の高開口率化と表示装置の高性能化を両立させることができる。
【発明を実施するための最良の形態】
【００２２】
以下図面を参照して本発明の実施の形態を詳細に説明する。図３は、本発明にかかる表示装置の実施形態を示しており、２個の画素の模式的な平面図である。アクティブマトリクス型の表示装置は、基本的に画素アレイ部と、これを駆動する周辺の駆動部とからなる。画素アレイ部は、行列状に配された画素ＰＩＸと、２行の画素ＰＩＸに対して１本の割合で配された行状の走査線と、１列の画素ＰＩＸに対して２本の割合で配された列状の信号線１，２とを有する。駆動部は、走査線に接続した走査回路と、信号線１，２に接続した信号回路とを含む。走査回路は、行状の走査線を順次走査して、１本の走査線に対して共通に接続した２個の画素ＰＩＸ１，ＰＩＸ２を同時に選択する。信号回路は、画素アレイ部の１列に属し且同時に選択された一対の画素ＰＩＸ１，ＰＩＸ２に対して当該列に割り当てられた一対の信号線１，２からそれぞれ信号を書き込んで表示を行う。本発明の特徴事項として、一対の信号線１，２は、絶縁膜を介して少なくとも部分的に重なっている。一対の信号線１，２を多層配線化することで、画素ＰＩＸの高開口率化が可能である。
【００２３】
本実施形態では、同時に選択される一対の画素ＰＩＸ１，ＰＩＸ２は、互いに異なる面積を有し且両者を合わせて１つの合成画素を構成している。信号回路は、１つの合成画素に対する一対の画素ＰＩＸ１，ＰＩＸ２に同時に信号を書き込み、以って一対の画素ＰＩＸ１，ＰＩＸ２の面積比と一対の画素に書き込まれた各信号のレベルとから、１つの合成画素の輝度階調を決める。例えば、画素ＰＩＸ１に書き込まれる信号が６ビット階調で、画素ＰＩＸ２に書き込まれる信号も同じく６ビット階調とすると、一対の画素ＰＩＸ１，ＰＩＸ２を組み合わせた合成画素の階調は１２ビットとなり、多階調表示が実現できる。
【００２４】
図３に示した実施形態は、アクティブマトリクス型の液晶表示装置である。各画素ＰＩＸは、トランジスタＳＷと、液晶セルと、保持容量Ｃｓとを含む。例えば画素ＰＩＸ１に着目すると、これはトランジスタＳＷ１と、液晶セルと、保持容量Ｃｓとで構成されている。トランジスタＳＷ１は薄膜タイプで、そのゲートが対応する走査線に接続し、そのソースがコンタクト１を介して対応する信号線１に接続し、そのドレインが対応する液晶セルに接続している。液晶セルは、コンタクト３を介してトランジスタＳＷ１のドレインに接続する画素電極１１と、所定の共通電位に接続した共通電極と、画素電極１１と共通電極の間に介在する液晶とからなる。保持容量Ｃｓは、液晶セルと並列に接続されている。
【００２５】
同様に画素ＰＩＸ２も、薄膜トランジスタＳＷ２と、液晶セルと、保持容量Ｃｓとを含む。トランジスタＳＷ２は、そのゲートが対応する走査線に接続し、そのソースがコンタクト２を介して対応する信号線２に接続し、そのドレインが液晶セルに接続している。この液晶セルは、トランジスタＳＷ２のドレインにコンタクト４を介して接続する画素電極１２と、所定の共通電位に接続した共通電極（図示せず）と、画素電極１２と共通電極の間に介在する液晶とからなる。保持容量Ｃｓは、この液晶セルと並列に接続されている。
【００２６】
図３に示した実施形態によると、信号線１と信号線２に入力された信号が、走査線により同時に画素ＰＩＸ１，ＰＩＸ２に書き込まれている。即ち画素トランジスタＳＷ１，ＳＷ２は共通の走査線によって同時にオンオフ制御されている。各信号線１，２へ入力される信号は、信号回路側で別々に生成された信号波形が用いられる。一対の画素ＰＩＸ１，ＰＩＸ２は画素電極１１，１２の面積比によって重み付けがなされている。分割された画素ＰＩＸ１，ＰＩＸ２にそれぞれ書き込まれた階調信号の総和を、合成画素ＰＩＸ１，ＰＩＸ２の実質的な階調として定義することができる。つまり画素電極１１，１２に印加される階調信号数よりも、実際に表示可能な階調数を大幅に増加させることができる。ここで信号線１，２を多層配線とすることで、開口率の低下を防ぐことができる。さらには保持容量Ｃｓを共有化することで、一層開口率を向上できる。かかる構成により、基板上で信号線など配線が占有する面積を大幅に削減でき、実質的に画素開口率をほとんど犠牲にすることなく、多階調表示が可能である。
【００２７】
図４は、図３に示した表示装置の全体構成を示す模式的なブロック図である。図示するように、本表示装置は画素アレイ部と、これを駆動する駆動部とからなる。画素アレイ部は、行列状に配された画素ＰＩＸと、２行の画素ＰＩＸに対して１本の割合で配された行状の走査線と、１列の画素ＰＩＸに対して２本の割合で配された列状の信号線１，２とを有する。駆動部は、各走査線に接続した走査回路２と、各信号線１，２に接続した信号回路３とを含む。走査回路２は、行状の走査線を順次走査して、１本の走査線に対して共通に接続した２行分の画素ＰＩＸ１，ＰＩＸ２を同時に選択する。信号回路３は、画素アレイ部の一列に属し且同時に選択された一対の画素ＰＩＸ１，ＰＩＸ２に対して当該列に割り当てられた一対の信号線１，２からそれぞれ信号を書き込んで表示を行う。なお図示では一対の信号線１，信号線２は互いに平行に配されているが、実際には図３に示したように一対の信号線１，２は絶縁膜を介して少なくとも部分的に重なっている。
【００２８】
画素ＰＩＸは、トランジスタＳＷと、液晶セルＣＬＣと、保持容量Ｃｓとを含んでいる。トランジスタＳＷは、そのゲートが対応する走査線に接続し、そのソースが対応する信号線１または信号線２に接続し、そのドレインが液晶セルＣＬＣに接続している。液晶セルＣＬＣは、トランジスタＳＷのドレインに接続する画素電極と、所定の共通電位に接続した共通電極と、画素電極と共通電極の間に介在する液晶とからなる。保持容量Ｃｓは、液晶セルＣＬＣと並列に接続されている。図示の例では、保持容量Ｃｓの一旦は画素トランジスタＳＷのドレインに接続し、他端は所定電位のＣｓ線に接続している。通常、このＣｓ線の電位は液晶セルＣＬＣの共通電位と同じである。図では、保持容量Ｃｓは個々の画素ＰＩＸに対応して１個ずつ設けてある。しかしながら図示の回路構成から容易に理解されるように、保持容量ＣｓはＣｓ線を間にして上下に配された画素ＰＩＸ２，ＰＩＸ１で共有することができる。このように保持容量Ｃｓを一対の画素間で共有することにより、一層画素開口率を上げることが可能である。
【００２９】
図３に示した実施形態では、同時に選択される一対の画素ＰＩＸ１，ＰＩＸ２は、互いに異なる面積を有し、且両者を合わせて１つの合成画素を構成している。信号回路３は、１つの合成画素に属する一対の画素ＰＩＸ１，ＰＩＸ２に同時に信号を書き込み、以って一対の画素ＰＩＸ１，ＰＩＸ２の面積比と一対の画素ＰＩＸ１，ＰＩＸ２に書き込まれた信号のレベルとから、１つの合成画素の輝度階調を決めている。
【００３０】
但し本発明の動作モードは上述した多階調モードに限られるものではなく、種々の表示モードを採用できる。例えば高速表示モードでは、同時に選択される一対の画素ＰＩＸ１，ＰＩＸ２を、面積が等しく互いに独立した画素として取り扱う。この場合画素アレイ部は、所定の行数の独立した画素ＰＩＸで画面を構成しており、且画素ＰＩＸの行数の半分の走査線を備えている。走査回路２は、画素ＰＩＸの行数の半分に相当する本数の走査線を倍速フレーム周期内で順次走査することで、画面の表示を倍速フレーム周期で高速切換することができる。
【００３１】
また高精細表示モードの場合、同時に選択される一対の画素ＰＩＸ１，ＰＩＸ２は、やはり面積が等しく互いに独立した画素として扱われる。画素アレイ部は、所定の本数の走査線を含み、且走査線の本数の倍に相当する行数の独立した画素ＰＩＸで倍に高密度化された画面を構成している。信号回路３は、一対の信号線１，２を介して一対の画素ＰＩＸ１，ＰＩＸ２にそれぞれ信号を書き込み、以って倍に高密度化された画面に表示を行う。
【００３２】
さらには所定の電力を消費する通常表示モードと、通常表示モードに比較して低消費電力の省電力表示モードとを切換え可能な構造も実現できる。省電力表示モードが選択された場合、同時に選択される一対の画素ＰＩＸ１，ＰＩＸ２は、両者を合わせて１つの合成画素を構成する。信号回路３は、１つの合成画素に属する一対の画素ＰＩＸ１，ＰＩＸ２に同時に同一の信号を書き込む。省電力表示モードが選択された場合、信号回路３は、一つの合成画素に属する一対の画素ＰＩＸ１、ＰＩＸ２に対して同相の信号を書込むことにより、一対の信号線１，２の間でお互いのカップリングの影響を減少させることができる。このため通常駆動時に比べ、書き込みマージンに余裕がうまれるので低消費電力低周波数モードにて駆動できる。
【００３３】
図５は、図４に示した表示装置に含まれる信号回路の具体的な構成を示す模式的な回路図である。図示するように、信号回路３は一対の信号線１，信号線２を別々に駆動している。信号線１にはアナログバッファを介してＤＡコンバータ（ＤＡＣ）が接続されている。このＤＡコンバータＤＡＣには階調レベルに応じて所定の参照電圧が参照電圧ドライバ（Ｒｅｆ．Ｄｒｖ．）から供給されている。同じく信号線２にもアナログバッファを介してＤＡコンバータＤＡＣが接続している。このＤＡコンバータにも階調レベルに応じた所定の参照電圧が参照電圧ドライバ（Ｒｅｆ．Ｄｒｖ．）から供給されている。ＤＡコンバータ（ＤＡＣ）は外部から供給されたデジタルの映像信号をアナログの信号電圧に変換し、アナログバッファを介して対応する信号線に供給している。
【００３４】
図６は、一対の信号線１，２の間に生じるカップリング容量（オーバーラップ容量）を解析した結果を示すグラフである。図６のグラフは、２層配線のオーバーラップ容量変化について、電磁界シミュレーションを用いて計算した結果を表している。このグラフは、横軸に多層配線の重複率をパーセントで取り、縦軸にオーバーラップ容量を取ってある。図から明らかなように、重複率が大きいほど、配線間の容量値が大きくなることが分かる。一対の信号線１，信号線２の重複率を調整することで、両配線間のオーバーラップ容量（カップリング容量）を調節可能である。さまざまな駆動モードに応じて多層配線の重複率を調整することで、駆動モードに最適化したカップリング容量が得られる。例えば多層配線の重複率を高めることでカップリング容量を稼ぎ、これにより低消費電力モードを実現できる。即ち一対の信号線１，２の内片側の信号線への信号供給だけで駆動を行い、もう一方の信号線は容量カップリングだけで駆動させて、対応する画素に同じ信号を書き込むことが可能である。あるいは、通常駆動時は高電圧高周波数で駆動し、低消費電力モードの時には一対の信号線１，２に供給する信号を同相にして駆動し、上下の画素に同じ電圧信号を書き込むことで、カップリングの影響を逆に減少させて低電圧低周波数で駆動する低消費電力モードが可能である。
【００３５】
図７は、図３に示した表示装置の断面構造を示す模式図である。図７は図３に示したＡ−Ｂ線に沿った断面図である。図示するように、本表示装置は、ガラス基板４の上に薄膜トランジスタＳＷ１が形成されている。この薄膜トランジスタＳＷ１は、ゲート電極５と、その上に形成されたゲート絶縁膜６と、その上に形成された半導体薄膜７とからなる。この半導体薄膜７は例えばポリシリコン膜である。半導体薄膜７には、ソース領域Ｓとドレイン領域Ｄが形成されている。かかる構成を有する薄膜トランジスタＳＷ１は層間絶縁膜８によって被覆されている。その上には下側の信号線２が例えば金属アルミニウムなどで形成されている。信号線２は層間絶縁膜９によって被覆されている。層間絶縁膜９の上には上側の信号線１が金属アルミニウムなどで形成されている。信号線１は層間絶縁膜９に開口したコンタクト１を介してトランジスタＳＷ１のソースＳに接続している。図から明らかなように、信号線１と信号線２は絶縁膜９を介して部分的に重なっており、いわゆる多層配線となっている。
【００３６】
信号線１は層間絶縁膜１３によって被覆されている。この層間絶縁膜１３の上には画素電極１１が形成されている。画素電極１１は層間絶縁膜１３に形成されたコンタクト３を介してその下の配線電極に接続している。この配線電極は層間絶縁膜９及び８に形成されたコンタクトを介してトランジスタＳＷ１のドレインＤに接続している。
【００３７】
薄膜トランジスタＳＷ１や画素電極１１が形成されたガラス基板４と対向するように、ガラス基板１５が重ねられている。ガラス基板１５の内面には共通電極１６が形成されている。共通電極１６と画素電極１１との間に液晶１７が配されており、液晶セルを構成している。
【００３８】
図８は、同じく図３に示した表示装置の断面図である。この断面図は、図３に示したＣ−Ｄ線に沿ったものである。Ｃ−Ｄ線に沿った断面図では、画素ＰＩＸ２側の薄膜トランジスタＳＷ２が現れる。この薄膜トランジスタＳＷ２は、画素ＰＩＸ１側の薄膜トランジスタＳＷ１と同様の構成となっており、ゲート電極５とゲート絶縁膜６と半導体薄膜７を重ねた、ボトムゲート構造である。この薄膜トランジスタＳＷ２のソースＳに、コンタクト２を介して信号線２が接続している。この信号線２は層間絶縁膜９によって被覆されており、その上に信号線１が形成されている。前述したように、信号線１と信号線２は絶縁膜９を介して少なくとも部分的に重なっており、いわゆる多層配線構造となっている。
【００３９】
図９は、本発明にかかる表示装置の他の実施形態を示す模式的な平面図である。理解を容易にするため、図３に示した先の実施形態と対応する部分には対応する参照番号を付してある。異なる点は、一対の画素ＰＩＸ１及びＰＩＸ２が互いに等しい面積を有していることである。換言すると画素ＰＩＸ１側の画素電極１１と画素ＰＩＸ２側の画素電極１２は互いに同形で等しいサイズとなっている。
【００４０】
このように上下画素電極１１，１２の面積比を同等することで、対応する信号線１，２から各画素ＰＩＸ１，ＰＩＸ２に同時に電圧印加を行い、通常の書き込み時に比べ２倍のスキャン速度で液晶セルの書き込みを可能とする高速応答表示を実現できる。従来に比べ、書き込み時間に余裕ができるため、書き込みマージン不足を解消することが期待できる。また２画素同時に信号書き込みが可能であることから、信号線の走査方向に、２倍の段数の画素ＰＩＸを配置することができる。この場合には書き込み速度を低下させることなく高精細表示を実現できる。これらの場合でも信号線１及び信号線２は多層配線化されているので、高開口率化を達成できる。
【００４１】
図１０は、各種の表示モードを比較した模式図である。この模式図は（１）多階調モード、（２）高精細モード、（３）従来モード、（４）高速モードを表している。まず（３）従来モードであるが、１本の信号線Ｓｉｇと１本の走査線Ｇａｔｅの交差部に、１個の画素ＰＩＸが配されている。走査線Ｇａｔｅは所定周期ａ単位で順次選択されていく。これに応じ、信号線Ｓｉｇに印加される信号は期間ａ単位で極性が切換る。よって、ある行の画素ＰＩＸに正極性の信号が書き込まれると、次の行の画素ＰＩＸには負極性の信号が書き込まれる。次のフレームでは、各行の画素ＰＩＸに書き込まれる信号の極性が反転する。これにより液晶セルの交流駆動を実現している。（３）の従来モードは、１行当たりの画素を周期ａで選択している。従って２行分の画素ＰＩＸを選択走査するために、２ａ周期がかかる。
【００４２】
これに対し（４）高速モードは、共通の走査線Ｇａｔｅによって同時に選択される一対の画素ＰＩＸは、面積が等しく互いに独立した画素である。画素アレイ部は、（３）従来モードと同じく所定の行数の独立した画素ＰＩＸで画面を構成しており、且画素ＰＩＸの行数の半分の走査線Ｇａｔｅを備えている。（３）従来モードと（４）高速モードを比較すれば明らかなように、両者とも等しい行数の画素を備えているものの、走査線Ｇａｔｅの本数は、従来モードに比べ高速モードが半減している。走査回路は、画素の行数の半分に相当する本数の走査線Ｇａｔｅを倍速フレーム周期内で順次走査することで、画面の表示を倍速フレーム周期で切換えることができる。即ち（３）従来モードのフレーム周期よりも倍速で画面を書き換える事ができる。
【００４３】
（２）高精細モードは、同じく共通の走査線Ｇａｔｅによって同時に選択される一対の画素ＰＩＸ１，ＰＩＸ２は面積が等しく互いに独立した画素である。画素アレイ部は、（３）従来モードと同じく所定の本数の走査線Ｇａｔｅを含んでいる。従って高精細モードのパネルは従来モードのパネルに比べ、図から明らかなように走査線Ｇａｔｅの本数の倍に相当する行数の独立した画素ＰＩＸを含むこととなり、従来モードに比べ２倍に高密度化された画面を構成している。信号回路は、一対の信号線Ｓｉｇ１，Ｓｉｇ２を介して一対の画素ＰＩＸ１、ＰＩＸ２に別々の信号を書き込み、以って倍に高密度化された画面に表示を行う。
【００４４】
最後に（１）多階調モードは、前述したように共通の走査線Ｇａｔｅによって同時に選択される一対の画素ＰＩＸ１、ＰＩＸ２が互いに異なる面積を有し、且両者を合わせて１つの合成画素を構成している。信号回路は、一対の合成画素に属する一対の画素ＰＩＸ１，ＰＩＸ２に同時に信号を書き込み、以って一対の画素ＰＩＸ１，ＰＩＸ２の面積比と一対の画素に書き込まれた各信号のレベルから１つの合成画素の輝度階調を決めている。
【００４５】
図１１は、図１０に示した各モードの信号波形を示す模式的な波形図である。まず従来モード（３）は、水平周期ａごとに信号線Ｓｉｇ上の信号が極性変化する。以下本明細書では信号線と同様に信号線もＳｉｇで表す。最初の水平周期ａで信号Ｓｉｇは正極性となり、１行目の画素に正極性の信号が書き込まれる。次の水平周期ａで信号Ｓｉｇは負極性に反転し、２行目の画素２に負極性の信号が書き込まれる。以下１行ごとに順次反対極性の信号Ｓｉｇが書き込まれていく。
【００４６】
高精細モード（２）では、一対の信号Ｓｉｇ１，Ｓｉｇ２が反対極性で対応する信号線Ｓｉｇ１，Ｓｉｇ２に供給されている。最初の水平周期ａでは、１行目の画素に正極性の信号Ｓｉｇ１が書き込まれる。同時に２行目の画素には負極性の信号Ｓｉｇ２が書き込まれる。次の水平周期ａに進むと、３行目の画素に負極性の信号Ｓｉｇ１が書き込まれる。これと同時に４行目の画素４に正極性の信号Ｓｉｇ２が書き込まれる。
【００４７】
従来モード（３）は例えばフレーム周波数が６０Ｈｚで画面がＱＶＧＡ規格である。これに対し高精細モード（２）は、フレーム周波数が６０Ｈｚで、画面が従来モード（３）よりも高精細なＶＧＡ規格とすることができる。
【００４８】
次に高速モード（４）は、基本的に動作方式自体は（２）高精細モードと変わらない。但し走査線本数を従来モード（３）に比べて半減できるので、従来モードに比べ１フレーム分の書き込み時間を半減できる。従って高速モード（４）は従来モード（３）に比べてフレーム周波数を６０Ｈｚから１２０Ｈｚに高速化できる。
【００４９】
以上に説明した高精細モード（２）及び高速モード（４）はいずれも、信号Ｓｉｇ１及びＳｉｇ２を互いに逆相の関係で対応する信号線Ｓｉｇ１，Ｓｉｇ２に供給している。これに対し、一対の信号Ｓｉｇ１，Ｓｉｇ２を同相で且同一とする駆動方式も可能である。例えば最初の同相モードでは図１０の（２）に示した画素構成で、フレーム周波数が１２０Ｈｚ画面規格がＱＶＧＡの高速駆動を実現できる。波形図に示すように一対の信号線Ｓｉｇ１，Ｓｉｇ２には同じ信号を入力する。同相カップリングによる低容量化及び信号線Ｓｉｇ１，Ｓｉｇ２の並列接続による低抵抗化が可能となり、画素への書き込み不足を防ぐことができる。
【００５０】
２番目の同相モードは同じく図１０に示した画素構成（２）を採用しているが、フレーム周波数を下げることで低消費電力モードに切換えている。一対の信号線Ｓｉｇ１，Ｓｉｇ２には同相で同じレベルの信号を入力している。フレーム周波数を先の例から半減して６０Ｈｚとすることで、消費電力を抑制できる。以上の説明から明らかなように、省電力表示モードが選択された場合は、同時に選択される一対の画素が両者を合わせて１つの合成画素を構成する。信号回路は、１つの合成画素に属する一対の画素に同時に同一信号を書き込む。
【図面の簡単な説明】
【００５１】
【図１Ａ】従来の表示装置の一例を示す模式図である。
【図１Ｂ】図１Ａに示した表示装置の動作説明に供する模式図である。
【図２】従来の表示装置の他の例を示す模式的な平面図である。
【図３】本発明にかかる表示装置の実施形態を示す平面図である。
【図４】図３に示した実施形態の全体構成を示す回路図である。
【図５】図４に示した表示装置に含まれる信号回路の構成例を示すブロック図である。
【図６】多層配線の重複率とオーバーラップ容量との関係を示すグラフである。
【図７】図３に示した表示装置の断面図である。
【図８】同じく図３に示した表示装置の断面図である。
【図９】本発明にかかる表示装置の他の実施形態を示す平面図である。
【図１０】本発明にかかる表示装置の各種モードを示す模式図である。
【図１１】図１０に示した各種モードの動作説明に供する波形図である。
【符号の説明】
【００５２】
走査回路・・・２、信号回路・・・３、４・・・ガラス基板、５・・・ゲート電極、６・・・ゲート絶縁膜、７・・・半導体薄膜、１１・・・画素電極、１２・・・画素電極、１６・・・共通電極、１７・・・液晶、ＰＩＸ・・・画素、Ｃｓ・・・保持容量、ＳＷ・・・トランジスタ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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