(57)【要約】【課題】タイミング信号における立ち上がり時および立ち下がり時のタイミングを変更することが可能なタイミングコントローラを備えた表示装置を提供する。【解決手段】この表示装置１００は、表示部１と、表示部１の駆動時のタイミングを制御するタイミングコントローラ５とを備え、タイミングコントローラ５は、所定のビット数分のカウント値を順次出力するグレイコードカウンタ５ａと、グレイコードカウンタ５ａから出力されるカウント値をデコードするとともにタイミング信号を出力するデコーダ５ｆと、グレイコードカウンタ５ａとデコーダ５ｆとの間に配置され、デコーダ５ｆから出力されるタイミング信号のタイミングを変化させるタイミング変更手段（シリアルコマンドインターフェース５ｂ、Ｄラッチ回路５ｃ、ＸＮＯＲ回路５ｄおよびＸＯＲ回路５ｅ）とを含む。【選択図】図３
2009139768.tif 000002
【特許請求の範囲】
【請求項１】
表示部と、
前記表示部を駆動する駆動回路と、
前記駆動回路の駆動タイミングを制御するタイミング信号を出力するタイミングコントローラとを備え、
前記タイミングコントローラは、所定のビット数分のカウント値を順次出力するカウンタと、前記カウンタから出力されるカウント値に基づいてタイミング信号を出力するデコーダと、前記カウンタと前記デコーダとの間に配置され、前記デコーダから出力されるタイミング信号のタイミングを変化させるタイミング変更手段とを含む、表示装置。
【請求項２】
前記タイミング変更手段は、前記カウント値において所望のカウント値に対応して前記タイミング信号の立ち上がり又は立ち下がりのタイミングを示すタイミングデータを記憶する記憶回路と、前記記憶回路に記憶されたタイミングデータと前記カウント値とが一致する場合に、前記デコーダに、一致信号を供給する比較回路とにより構成されている、請求項１に記載の表示装置。
【請求項３】
駆動制御部と、
前記記憶回路に接続され、前記タイミングデータを前記記憶回路に供給するデータ設定手段とをさらに備え、
前記データ設定手段は、前記駆動制御部からの信号に基づいて前記タイミングデータを前記記憶回路に供給するように構成されている、請求項２に記載の表示装置。
【請求項４】
前記記憶回路は、第１記憶回路と第２記憶回路とを含み、
前記比較回路は、第１比較回路と第２比較回路とを含み、
前記第１記憶回路は前記第１比較回路に接続されるとともに、前記第２記憶回路は前記第２比較回路に接続され、
前記第１記憶回路には、所望のカウント値において前記タイミング信号の立ち上がりのタイミングを示す第１タイミングデータが記憶されるとともに、前記第２記憶回路には、所望のカウント値において前記タイミング信号の立ち下がりのタイミングを示す第２タイミングデータが記憶されるように構成されている、請求項２または３に記載の表示装置。
【請求項５】
前記デコーダは、前記一致信号に基づき、前記タイミング信号を立ち上げるためのセット信号を供給するセット信号供給部と、前記タイミング信号を立ち下げるためのリセット信号を供給するリセット信号供給部とを含み、
前記第１比較回路は、前記セット信号供給部に接続されるとともに、前記第２比較回路は、前記リセット信号供給部に接続され、
前記第１比較回路は、前記カウンタから供給されるカウント値と前記第１記憶回路に記憶された第１タイミングデータとが一致する場合に第１一致信号を供給するとともに、前記第２比較回路は、前記カウンタから供給されるカウント値と前記第２記憶回路に記憶された第２タイミングデータとが一致する場合に第２一致信号を供給することにより、前記デコーダから出力されるタイミング信号のタイミングが生成されるように構成されている、請求項４に記載の表示装置。
【請求項６】
前記カウンタは、前記カウント値を出力するための出力線を含み、
前記出力線は、前記カウント値のビット数分設けられ、
前記第１記憶回路および前記第２記憶回路は、それぞれ前記カウンタの出力線毎に設けられており、前記第１比較回路は前記第１記憶回路毎に設けられているとともに、前記第２比較回路は前記第２記憶回路毎に設けられている、請求項４または５に記載の表示装置。
【請求項７】
前記表示装置の起動時に、前記第１記憶回路に前記第１タイミングデータを記憶させる動作と、前記第２記憶回路に前記第２タイミングデータを記憶させる動作とを行うように構成されている、請求項４〜６のいずれか１項に記載の表示装置。
【請求項８】
前記表示部に形成され、それぞれ画素トランジスタを有する複数の画素と、
前記画素トランジスタのゲートに接続されたゲート線を走査するゲート線走査手段と、
前記画素に印加する映像信号を供給する信号線を走査する信号線走査手段とをさらに備え、
前記タイミングコントローラ、前記ゲート線走査手段および前記信号線走査手段は、前記表示部を含む液晶パネル内に設けられている、請求項１〜７のいずれか１項に記載の表示装置。
【請求項９】
前記表示部の第１辺に沿って前記信号線走査手段が配置されるとともに前記第１辺の反対側の辺に沿って前記タイミングコントローラが配置され、
前記表示部の前記第１辺に直交する方向の第２辺に前記ゲート線走査手段が配置され、
前記信号線走査手段と前記タイミングコントローラとは、第１配線部により接続されるとともに、前記ゲート線走査手段と前記タイミングコントローラとは、第２配線部により接続され、前記第１配線部と前記第２配線部とは、前記表示部を介して互いに反対側に設けられている、請求項８に記載の表示装置。
【請求項１０】
前記カウンタは、グレイコードカウンタから構成されている、請求項１〜９のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示部の駆動時のタイミングを制御するタイミングコントローラを備えた表示装置に関する。
【背景技術】
【０００２】
従来、表示部の駆動時のタイミングを制御するタイミングコントローラを備えた表示装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、表示部内の複数の画素にそれぞれ信号線およびゲート線を介して接続された信号電圧発生回路および走査線駆動回路と、信号電圧発生回路および走査線駆動回路の駆動時にタイミング信号を供給するためのタイミング信号発生回路（タイミングコントローラ）とを備えた液晶表示装置が開示されている。上記特許文献１に記載の液晶表示装置では、タイミング信号発生回路は、互いに接続されたグレイコードカウンタとデコーダとから構成されている。そして、タイミング発生回路において、グレイコードカウンタから順次カウント値が供給されるとともにカウント値はデコーダによりデコードされる。そして、デコードされたグレイコードカウンタからの所定のカウント値に基づいて所定のタイミングに生成されたタイミング信号が出力されるように構成されている。
【０００４】
【特許文献１】特開平１０―１７０８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の液晶表示装置では、タイミング信号発生回路により生成される信号は、グレイコードカウンタからの所定のカウント値に基づいてタイミング信号が生成されているので、生成されたタイミング信号の立ち上がりおよび立ち下がりのタイミングを変更することができないという不都合がある。このため、最初に規定したタイミングが駆動回路に適したタイミングでなかった場合にタイミング信号を修正することが困難であるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、タイミング信号における立ち上がり時および立ち下がり時のタイミングを変更することが可能なタイミングコントローラを備えた表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
この発明の一の局面による表示装置は、表示部と、表示部を駆動する駆動回路と、駆動回路の駆動タイミングを制御するタイミング信号を出力するタイミングコントローラとを備え、タイミングコントローラは、所定のビット数分のカウント値を順次出力するカウンタと、カウンタから出力されるカウント値に基づいてタイミング信号を出力するデコーダと、カウンタとデコーダとの間に配置され、デコーダから出力されるタイミング信号のタイミングを変化させるタイミング変更手段とを含む。
【０００８】
この発明の一の局面による表示装置では、上記のように、カウンタおよびデコーダを備えるタイミングコントローラを、カウンタとデコーダとの間に配置されるとともにデコーダから出力されるタイミング信号のタイミングを変化させるタイミング変更手段を含むように構成することによって、タイミング変更手段によりタイミング信号のタイミングを変化させてデコーダにより出力させることができる。したがって、タイミング信号における立ち上がり時および立ち下がり時のタイミングを変更することができるので、駆動回路に適したタイミング信号を生成することができる。
【０００９】
上記一の局面による表示装置において、好ましくは、タイミング変更手段は、カウント値において所望のカウント値に対応してタイミング信号の立ち上がり又は立ち下がりのタイミングを示すタイミングデータを記憶する記憶回路と、記憶回路に記憶されたタイミングデータとカウント値とが一致する場合に、デコーダに、一致信号を供給する比較回路とにより構成されている。このように構成すれば、所望のカウント値に対応するタイミングデータを記憶回路に記憶させておくことにより、容易に、記憶させておいたタイミングデータと一致するカウント値が供給された場合に、記憶させておいたタイミングデータに基づいたタイミングのタイミング信号を生成することができる。また、記憶回路に記憶するタイミングデータを変更すれば、カウンタのカウント値を変更することなく、容易に、タイミング信号の立ち上がり時および立ち下がり時を変更することができる。
【００１０】
この場合、好ましくは、駆動制御部と、記憶回路に接続され、タイミングデータを記憶回路に供給するデータ設定手段とをさらに備え、データ設定手段は、駆動制御部からの信号に基づいてタイミングデータを記憶回路に供給するように構成されている。このように構成すれば、駆動制御部からの信号に基づいて、容易にタイミングデータを記憶回路に記憶させることができる。
【００１１】
上記記憶回路および比較回路を含むタイミングコントローラを備えた表示装置において、好ましくは、記憶回路は、第１記憶回路と第２記憶回路とを含み、比較回路は、第１比較回路と第２比較回路とを含み、第１記憶回路は第１比較回路に接続されるとともに、第２記憶回路は第２比較回路に接続され、第１記憶回路には、所望のカウント値に対応してタイミング信号の立ち上がりのタイミングを示す第１タイミングデータが記憶されるとともに、第２記憶回路には、所望のカウント値に対応してタイミング信号の立ち下がりのタイミングを示す第２タイミングデータが記憶されるように構成されている。このように構成すれば、第１記憶回路に第１タイミングデータを記憶させておくことができるとともに、第２記憶回路に第２タイミングデータを記憶させておくことができるので、容易にタイミング信号の立ち上がりおよび立ち下がりのタイミングを記憶しておくことができる。したがって、第１タイミングデータおよび第２タイミングデータと一致するカウント値が供給された際に、確実に記憶されたデータに基づいたタイミング信号を出力することができる。
【００１２】
この場合、好ましくは、デコーダは、一致信号に基づきタイミング信号を立ち上げるためのセット信号を供給するセット信号供給部と、タイミング信号を立ち下げるためのリセット信号を供給するリセット信号供給部とを含み、第１比較回路は、セット信号供給部に接続されるとともに、第２比較回路は、リセット信号供給部に接続され、第１比較回路は、カウンタから供給されるカウント値と第１記憶回路に記憶された第１タイミングデータとが一致する場合に第１一致信号を供給するとともに、第２比較回路は、カウンタから供給されるカウント値と第２記憶回路に記憶された第２タイミングデータとが一致する場合に第２一致信号を供給することにより、デコーダから出力されるタイミング信号のタイミングが生成されるように構成されている。このように構成すれば、第１記憶回路および第２記憶回路に記憶された第１タイミングデータおよび第２タイミングデータに基づいてタイミング信号を生成するためのセット信号およびリセット信号をデコーダに供給することができる。
【００１３】
上記第１記憶回路、第２記憶回路、第１比較回路および第２比較回路を含むように構成された表示装置において、好ましくは、カウンタは、カウント値を出力するための出力線を含み、出力線は、カウント値のビット数分設けられ、第１記憶回路および第２記憶回路は、それぞれカウンタの出力線毎に設けられており、第１比較回路は第１記憶回路毎に設けられているとともに、第２比較回路は第２記憶回路毎に設けられている。このように構成すれば、第１記憶回路および第１比較回路と、第２記憶回路および第２比較回路とは、カウント値のビット数分設けられるので、第１タイミングデータおよび第２タイミングデータを第１記憶回路および第２記憶回路にカウント値の１ビットに対応する値毎に記憶させることができるとともに、１ビット毎にカウント値と記憶されたデータとが一致するか否かを判定することができるので、確実に所望のタイミングデータを生成することができる。
【００１４】
上記第１記憶回路、第２記憶回路、第１比較回路および第２比較回路を含むように構成された表示装置において、好ましくは、表示装置の起動時（例えば、電源の立ち上げ時、表示モードの切り替え時、表示装置のテスト時、表示装置の調整時）に、第１記憶回路に第１タイミングデータを記憶させる動作と、第２記憶回路に第２タイミングデータを記憶させる動作とを行うように構成されている。このように構成すれば、表示装置の電源の立ち上げ時、表示モードの切り替え時等、製造時における製品テスト時、製品調整時等の起動時において、所望のタイミングのタイミング信号を第１記憶回路および第２記憶回路に記憶させることができる。
【００１５】
上記一の局面による表示装置において、好ましくは、表示部に形成され、それぞれ画素トランジスタを有する複数の画素と、画素トランジスタのゲートに接続されたゲート線を走査するゲート線走査手段と、画素に印加する映像信号を供給する信号線を走査する信号線走査手段とをさらに備え、タイミングコントローラ、ゲート線走査手段および信号線走査手段は、表示部を含む液晶パネル内に設けられている。このように構成すれば、タイミングコントローラ、ゲート線走査手段および信号線走査手段を液晶パネル外に設ける場合に比べて、構造の簡略化および装置の小型化を図ることができる。
【００１６】
この場合、好ましくは、表示部の第１辺に沿って信号線走査手段が配置されるとともに第１辺の反対側の辺に沿ってタイミングコントローラが配置され、表示部の第１辺に直交する方向の第２辺にゲート線走査手段が配置され、信号線走査手段とタイミングコントローラとは、第１配線部により接続されるとともに、ゲート線走査手段とタイミングコントローラとは、第２配線部により接続され、第１配線部と第２配線部とは、表示部を介して互いに反対側に設けられている。このように構成すれば、第１配線部と第２配線部とを互いに隣接して配置する際に第１配線部および第２配線部の間に発生する配線間容量を抑制することができるので、配線間容量が発生するのに起因して表示装置の制御信号に遅延が発生するのを抑制することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、カウンタは、グレイコードカウンタから構成されている。このように構成すれば、グレイコードカウンタは、同時に１つのビットのみカウント値が変化するカウンタであるので、タイミング信号の立ち上がりおよび立ち下がりのタイミングに対応するカウント値を容易に規定することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による表示装置の全体構成を示す図である。図２は、本発明の第１実施形態による表示装置の全体構成を示すブロック図である。図３は、本発明の第１実施形態による表示装置のタイミングコントローラの回路図である。図４は、本発明の第１実施形態による表示装置のタイミングコントローラに設けられたシリアルコマンドインターフェースの回路図である。まず、図１〜図４を参照して、本発明の第１実施形態による表示装置１００の構成について説明する。
【００２０】
本発明の第１実施形態による表示装置１００は、図１に示すように、液晶パネル５０内に、表示部１と、駆動ＩＣ２と、Ｈドライバ３と、Ｖドライバ４と、タイミングコントローラ５とを備えている。駆動ＩＣ２は、表示装置１００全体を制御するための機能を有する。Ｈドライバ３は、後述する画素電極１０ｂ（図２参照）に映像信号を順次供給する機能を有する。Ｖドライバ４は、後述するゲート線１１（図２参照）の駆動回路として機能する。また、Ｖドライバ４は、表示部１の辺１ａに沿って配置されているとともに、タイミングコントローラ５は、表示部１を介してＶドライバ４に対向する辺１ｂに沿って配置されている。また、Ｈドライバ３は、表示部１の辺１ａに直交する方向である辺１ｃに沿って配置されている。また、Ｈドライバ３とタイミングコントローラ５とは、第１配線６により接続されている。また、Ｖドライバ４とタイミングコントローラ５とは、第２配線７により接続されている。また、タイミングコントローラ５は、タイミング信号を生成する機能を有するとともに、生成したタイミング信号をＨドライバ３およびＶドライバ４にそれぞれ供給するように構成されている。なお、駆動ＩＣ２、Ｈドライバ３およびＶドライバ４は、それぞれ、本発明の「駆動制御部」、「信号線走査手段」および「ゲート線走査手段」の一例である。また、第１配線６および第２配線７は、本発明の「第１配線部」および「第２配線部」の一例である。
【００２１】
ここで、第１実施形態では、第１配線６と第２配線７とは、表示部１を介して互いに反対側の辺１ｃおよび１ｄに沿って配置されている。また、駆動ＩＣ２と、Ｈドライバ３と、Ｖドライバ４と、タイミングコントローラ５とは、チップ・オン・グラス方式により液晶パネル５０のガラス基板（図示せず）に一体的に設けられている。なお、駆動ＩＣ２は、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式により、ガラス基板上に配置されてもよい。
【００２２】
表示部１には、図２に示すように、マトリックス状に配置された複数の画素１０と、互いに直交するように配置された複数のゲート線１１および信号線１２とが設けられている。画素１０は、ゲート線１１および信号線１２が直交する位置にそれぞれ配置されている。また、複数のゲート線１１は、それぞれＶドライバ４に接続されているとともに、複数の信号線１２は、それぞれＨドライバ３に接続されている。各々の画素１０は、薄膜トランジスタ（ＴＦＴ）からなる画素トランジスタ１０ａと、画素電極１０ｂと、画素電極１０ｂに対向する位置に配置された対向電極１０ｃと、補助容量１０ｄとにより構成されている。また、画素１０の画素電極１０ｂと対向電極１０ｃとの間には、液晶１３が配置されている。また、画素トランジスタ１０ａのドレインＤは、信号線１２に接続されているとともに、ソースＳは、画素電極１０ｂと補助容量１０ｄの一方の電極とに接続されている。また、画素トランジスタ１０ａのゲートＧはゲート線１１に接続されている。これにより、Ｖドライバ４からＨレベルの信号（オン信号）がゲート線１１を介してゲートＧに供給された際に、画素トランジスタ１０ａがオン状態になるように構成されている。そして、Ｈドライバ３から映像信号が、信号線１２、画素トランジスタ１０ａのドレインＤおよびソースＳを介して画素電極１０ｂに供給されることにより、画素電極１０ｂの電位が制御されるように構成されている。
【００２３】
また、対向電極（共通電極）１０ｃは、ＣＯＭ（図示せず）に接続されているとともに、ＣＯＭにより電位が制御されるように構成されている。以上により、画素電極１０ｂおよび対向電極１０ｃ間の電位差が液晶１３に印加される。そして、液晶１３に印加される電位差の大きさにより液晶分子の配向が変化することによって、光源（図示せず）から液晶１３に入射する光の屈折率を変化させるように構成されている。
【００２４】
ここで、第１実施形態では、タイミングコントローラ５は、図２および図３に示すように、グレイコードカウンタ５ａと、シリアルコマンドインターフェース５ｂと、複数のＤラッチ回路５ｃと、複数のＸＮＯＲ回路５ｄと、複数のＸＯＲ回路５ｅと、デコーダ５ｆとを備えている。グレイコードカウンタ５ａは、所定のビット数分（第１実施形態では８ビット）のカウント値を順次出力するように構成されている。また、グレイコードカウンタ５ａには、カウント値を出力するための出力線５ｇが設けられている。また、出力線５ｇは、８ビットのカウント値が１つのビットずつ同時に出力されるようにビット数分の本数（第１実施形態では８本）が設けられている。なお、グレイコードカウンタ５ａは、同時に１つのビットのみが変化するようなカウント値が順次出力されるカウンタである。なお、Ｄラッチ回路５ｃは、本発明の「記憶回路」の一例である。また、ＸＮＯＲ回路５ｄは、本発明の「比較回路」および「第１比較回路」の一例であり、ＸＯＲ回路５ｅは、本発明の「比較回路」および「第２比較回路」の一例である。
【００２５】
また、第１実施形態では、図３に示すように、ＸＮＯＲ回路５ｄは、それぞれ、８本の出力線５ｇ毎に８個設けられているとともに、各ＸＮＯＲ回路５ｄの一方の入力部が、各出力線５ｇにそれぞれ接続されている。これにより、ＸＮＯＲ回路５ｄの一方の入力部には、グレイコードカウンタ５ａから出力線５ｇを介して順次カウント値が入力されるように構成されている。また、８個のＸＮＯＲ回路５ｄ毎に、それぞれ、Ｄラッチ回路５ｃが設けられているとともに、各Ｄラッチ回路５ｃの出力部は、対応する各ＸＮＯＲ回路５ｄの他方の入力部にそれぞれ接続されている。そして、ＸＮＯＲ回路５ｄと、ＸＮＯＲ回路５ｄに接続されたＤラッチ回路５ｃとにより、後述する第１一致信号を生成するように構成されている。また、ＸＯＲ回路５ｅも同様に、それぞれ、出力線５ｇ毎に１個ずつ設けられているとともに、各ＸＯＲ回路５ｅの一方の入力部が、各出力線５ｇにそれぞれ接続されている。これにより、ＸＯＲ回路５ｅの一方の入力部には、グレイコードカウンタ５ａから出力線５ｇを介して順次カウント値が入力されるように構成されている。また、ＸＯＲ回路５ｅ毎に、それぞれ、Ｄラッチ回路５ｃが設けられているとともに、各Ｄラッチ回路５ｃの出力部は、対応する各ＸＯＲ回路５ｅの他方の入力部にそれぞれ接続されている。そして、ＸＯＲ回路５ｅとＸＯＲ回路５ｅに接続されたＤラッチ回路５ｃとにより、後述する第２一致信号を生成するように構成されている。なお、各ＸＮＯＲ回路５ｄの他方の入力部にそれぞれ接続された８個のＤラッチ回路５ｃは、本発明の「第１記憶回路」の一例であるとともに、各ＸＯＲ回路５ｅの他方の入力部にそれぞれ接続された８個のＤラッチ回路５ｃは、本発明の「第２記憶回路」の一例である。
【００２６】
また、図３および図４に示すように、シリアルコマンドインターフェース５ｂには８本のデータ線５ｈが接続されている。８本のデータ線５ｈは、１本毎にＸＮＯＲ回路５ｄに接続された１つのＤラッチ回路５ｃの一方の入力部と、ＸＯＲ回路５ｅに接続された１つのＤラッチ回路５ｃの一方の入力部とに接続されている。これにより、シリアルコマンドインターフェース５ｂから、各Ｄラッチ回路５ｃに記憶させるためのデータがデータ線５ｈを介して供給されるように構成されている。また、シリアルコマンドインターフェース５ｂには、各Ｄラッチ回路５ｃのデータを記憶する動作を制御する制御信号を供給するための第１制御信号線５ｉおよび第２制御信号線５ｊが設けられている。第１制御信号線５ｉは、ＸＮＯＲ回路５ｄに接続された各Ｄラッチ回路５ｃの他方の入力部にそれぞれ接続されている。また、第２制御信号線５ｊは、ＸＯＲ回路５ｅに接続された各Ｄラッチ回路５ｃの他方の入力部にそれぞれ接続されている。これにより、シリアルコマンドインターフェース５ｂから第１制御信号線５ｉおよび第２制御信号線５ｊを介して制御信号が各Ｄラッチ回路５ｃに供給された際に、各Ｄラッチ回路５ｃにデータ線５ｈから供給されたデータが記憶されるように構成されている。
【００２７】
また、第１実施形態では、ＸＮＯＲ回路５ｄに接続された各Ｄラッチ回路５ｃには、所望のカウント値に対応してタイミング信号の立ち上がりのタイミングを示すタイミングデータ（第１タイミングデータ）が、１ビット分ずつ記憶されるように構成されている。また、ＸＯＲ回路５ｅに接続された各Ｄラッチ回路５ｃには、所望のカウント値に対応してタイミング信号の立ち下りのタイミングを示すタイミングデータ（第２タイミングデータ）が、１ビット分ずつ記憶されるように構成されている。これにより、ＸＮＯＲ回路５ｄの一方の入力部に入力されたカウント値と、ＸＮＯＲ回路５ｄの他方の入力部に接続された各Ｄラッチ回路５ｃに記憶されている第１タイミングデータとが一致する場合に、各ＸＮＯＲ回路５ｄからＨレベルの信号（第１一致信号）がデコーダ５ｆに出力されるように構成されている。また、同様に、ＸＯＲ回路５ｅの一方の入力部に入力されたカウント値と、ＸＯＲ回路５ｅの他方の入力部に接続された各Ｄラッチ回路５ｃに記憶されている第２タイミングデータとが一致する場合に、各ＸＯＲ回路５ｅからＬレベルの信号（第２一致信号）がデコーダ５ｆに出力されるように構成されている。
【００２８】
また、デコーダ５ｆは、ＡＮＤ回路５ｋと、ＮＯＲ回路５ｌと、ＮＯＲ回路５ｍおよびＮＯＲ回路５ｎからなるＲＳラッチ回路５ｏと、Ｄラッチ回路５ｐとを備えている。ＲＳラッチ回路５ｏは、ＮＯＲ回路５ｍおよびＮＯＲ回路５ｎの互いの出力部が互いの一方の入力部に接続されることにより構成されている。また、ＮＯＲ回路５ｍの他方の入力部は、ＡＮＤ回路５ｋの出力部と接続されているとともに、ＮＯＲ回路５ｎの他方の入力部は、ＮＯＲ回路５ｌの出力部と接続されている。また、ＡＮＤ回路５ｋの入力部は、各ＸＮＯＲ回路５ｄの出力部と接続されているとともに、ＮＯＲ回路５ｌの入力部は、各ＸＯＲ回路５ｅの出力部と接続されている。これにより、各ＸＮＯＲ回路５ｄからＨレベルの信号（第１一致信号）が出力された際に、ＡＮＤ回路５ｋの出力部からＨレベルのＳＥＴ信号（タイミング信号を立ち上げるための信号）が出力される。また、ＸＯＲ回路５ｅからＬレベルの信号（第２一致信号）が出力された際に、ＮＯＲ回路５ｌの出力部からＨレベルのＲＥＳＥＴ信号（タイミング信号を立ち下げるための信号）が出力される。また、ＲＳラッチ回路５ｏの出力部は、Ｄラッチ回路５ｐの一方の入力部に接続されているとともに、Ｄラッチ回路５ｐの他方の入力部には、駆動ＩＣ２からグレイコードカウンタ５ａのクロックと同一のクロック信号が供給されるように構成されている。これにより、ＲＳラッチ回路５ｏにＨレベルのＳＥＴ信号が入力された際に、このＨレベルのＳＥＴ信号を保持するとともにＤラッチ回路５ｐの入力部に供給されるように構成されている。また、ＲＳラッチ回路５ｏにＨレベルのＲＥＳＥＴ信号が入力された際に、ＲＳラッチ回路５ｏから出力されていたＨレベルの信号が出力されなくなるように構成されている。
【００２９】
つまり、ＲＳラッチ回路５ｏからは、Ｌレベルの信号が出力されるように構成されているとともに、このＬレベルの信号がＤラッチ回路５ｐに保持されるように構成されている。そして、Ｄラッチ回路５ｐは、ＲＳラッチ回路５ｏから供給されたＨレベルの信号を保持した時点を起点として、駆動ＩＣ２から供給されるクロック信号の最初の立ち上がり部分に同期して保持されたＨレベルの信号を出力するように構成されている。また、同様に、Ｄラッチ回路５ｐは、ＲＳラッチ回路５ｏから供給されたＬレベルの信号を保持した時点を起点として、駆動ＩＣ２から供給されるクロック信号の最初の立ち上がり部分に同期して保持されたＬレベルの信号を出力するように構成されている。そして、Ｄラッチ回路５ｐの出力部から出力されるＨレベルおよびＬレベルの信号をタイミング信号として出力するように構成されている。また、このタイミング信号は、図２に示すように、第１タイミング信号（ＳＩＧ１）として、タイミングコントローラ５からＶドライバ４に供給されるように構成されている。以上により、Ｄラッチ回路５ｃと、ＸＮＯＲ回路５ｄと、ＸＯＲ回路５ｅと、デコーダ５ｆとにより、Ｖドライバ４に供給する第１タイミング信号を生成する第１タイミング信号生成部５ｑが構成されている。また、同様の構成により、Ｈドライバ３に供給する第２タイミング信号を生成する第２タイミング信号生成部５ｒ（図２参照）が構成されている。また、シリアルコマンドインターフェース５ｂ、Ｄラッチ回路５ｃ、ＸＮＯＲ回路５ｄおよびＸＯＲ回路５ｅにより、タイミング信号のタイミングを変化させるタイミング変更手段が構成されている。なお、ＡＮＤ回路５ｋおよびＮＯＲ回路５ｌは、それぞれ、本発明の「セット信号供給部」および「リセット信号供給部」の一例である。
【００３０】
ここで、第１実施形態では、図２および図４に示すように、第１タイミング信号生成部５ｑのＤラッチ回路５ｃおよび第２タイミング信号生成部５ｒのＤラッチ回路５ｃは、共通のデータ線５ｈによりシリアルコマンドインターフェース５ｂと接続されている。
【００３１】
また、図４に示すように、シリアルコマンドインターフェース５ｂは、シリアルパラレル変換部５ｓと、アドレスデコーダ５ｔを備えている。シリアルパラレル変換部５ｓは、駆動ＩＣ２と接続されているとともに、データ線５ｈが接続されている。また、アドレスデコーダ５ｔには、第１制御信号線５ｉおよび第２制御信号線５ｊが接続されているとともに、シリアルパラレル変換部５ｓと接続されている。これにより、駆動ＩＣ２からシリアル転送される各信号がシリアルパラレル変換部５ｓにより変換されてパラレル転送されるように構成されている。なお、シリアル転送とは、１本の信号線により１ビットずつデータを転送する方式であるとともに、パラレル転送とは、複数本の信号線により同時に複数のビットのデータを転送する方式である。
【００３２】
図５は、本発明の第１実施形態によるタイミング信号の立ち上がりおよび立ち下がりのタイミングを設定する動作を説明するためのタイミングチャートである。図６は、本発明の第１実施形態によるタイミングコントローラから出力されるタイミング信号を説明するためのタイミングチャートである。次に、図２〜図６を参照して、本発明の第１実施形態による表示装置１００のタイミングコントローラ５から供給されるタイミング信号のタイミングを規定する動作について説明する。
【００３３】
ここで、第１実施形態では、Ｄラッチ回路５ｃに第１タイミングデータおよび第２タイミングデータを記憶させる動作は、表示装置の電源立ち上げ時、表示モードの切り替え時、製造時の製品テスト時や調整時等の起動時に行われる。
【００３４】
まず、表示装置１００の電源立ち上げ時に、図５に示す１垂直期間（１Ｖ期間）内の期間Ａにおいて、図２に示すように、駆動ＩＣ２から、ＳＩ信号、ＳＣ信号およびＳＣＫ信号がタイミングコントローラ５のシリアルコマンドインターフェース５ｂに供給される。ここで、ＳＩ信号とは、各Ｄラッチ回路５ｃに記憶される第１タイミングデータおよび第２タイミングデータと、各Ｄラッチ回路５ｃのデータを記憶する動作を制御する制御信号（チップセレクト信号（図のＣＳ０、ＣＳ１））とに対応するデータであり、このデータは駆動ＩＣ２からシリアル転送される。また、ＳＣ信号とは、上記のチップセレクト信号のイネーブル信号である。また、ＳＣＫ信号とは、各Ｄラッチ回路５ｃに第１タイミングデータおよび第２タイミングデータを記憶させる動作を行うためのクロック信号（シリアルクロック信号）である。また、期間Ａにおいて供給されるＳＩ信号には、第１タイミングデータおよびチップセレクト信号（ＣＳ０）が含まれている。
【００３５】
そして、ＳＩ信号がシリアルコマンドインターフェース５ｂのシリアルパラレル変換部５ｓ（図４参照）に入力されることによりパラレル転送に変換され、図５の期間Ｂにおいて、第１タイミングデータと、第１タイミング信号生成部５ｑに含まれるＤラッチ回路５ｃ（ＸＮＯＲ回路５ｄに接続されたＤラッチ回路５ｃ（図３参照））に対してデータを記憶する動作を有効にするチップセレクト信号（ＣＳ０）が、それぞれ、データ線５ｈおよび第１制御信号線５ｉを介して、対応するＤラッチ回路５ｃに供給される。このとき、期間Ｂは、ＳＣ信号における有効期間内であり、データを記憶する動作を有効にするチップセレクト信号（ＣＳ０）が供給される期間は、期間Ｂの期間内であるとともに期間Ｂより短い期間である。これにより、第１タイミング信号生成部５ｑに含まれるＤラッチ回路５ｃに、第１タイミングデータ（所望のカウント値に対応してタイミング信号の立ち上がりのタイミングを示すデータ）が記憶される。
【００３６】
そして、次の１垂直期間内の期間Ｃにおいて、次のＳＩ信号がシリアルコマンドインターフェース５ｂのシリアルパラレル変換部５ｓ（図４参照）に入力される。このとき、期間Ｃにおいて供給されるＳＩ信号には、第２タイミングデータおよびチップセレクト信号（ＣＳ１）が含まれている。そして、シリアルパラレル変換部５ｓによりパラレル転送に変換された第２タイミングデータおよびチップセレクト信号（ＣＳ１）が、それぞれデータ線５ｈおよび第２制御信号線５ｊを介して、対応するＤラッチ回路５ｃ（ＸＯＲ回路５ｅに接続されたＤラッチ回路５ｃ（図３参照））に供給される。そして、期間Ｄにおいて、上記と同様に、対応するＤラッチ回路５ｃに、第２タイミングデータ（所望のカウント値に対応してタイミング信号の立ち下がりのタイミングを示すデータ）が記憶される。以上により、期間Ｅ以降において、図６に示すように、グレイコードカウンタ５ａから、第１タイミングデータに一致するカウント値が供給された場合に、デコーダ５ｆのＲＳラッチ回路５ｏ（図３参照）にＳＥＴ信号が供給されてタイミング信号が立ち上がるとともに、第２タイミングデータに一致するカウント値が供給された場合に、デコーダ５ｆのＲＳラッチ回路５ｏにＲＥＳＥＴ信号が供給されてタイミング信号が立ち下がるようなタイミング信号が生成される。なお、生成されるタイミング信号の立ち上がり時および立ち下がり時は、Ｄラッチ回路５ｐにＳＥＴ信号およびＲＥＳＥＴ信号が記憶された時点を起点として、Ｄラッチ回路５ｐに入力されるクロック信号の最初の立ち上がり時に同期するので１カウント値分ずれる。したがって、この場合、予め、第１タイミングデータおよび第２タイミングデータに対して１カウント値分前のデータを規定する。
【００３７】
図７および図８は、それぞれ、本発明の第１実施形態による表示装置を用いた電子機器の一例および他の例を説明するための図である。次に、図７および図８を参照して、本発明の第１実施形態による表示装置１００を用いた電子機器について説明する。
【００３８】
本発明の第１実施形態による表示装置１００は、図７および図８に示すように、携帯電話２００およびＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）３００などに用いることが可能である。図７の携帯電話２００においては、表示画面２００ａに本発明の第１実施形態における表示装置１００が用いられる。また、図８のＰＣ３００においては、キーボード３００ａなどの入力部および表示画面３００ｂなどに用いることが可能である。また、各々の電子機器を電池などにより駆動させる場合には、光源を使用しない反射型液晶パネルを用いることにより電池の寿命を延長させることが可能となる。また、周辺回路を液晶パネルの基板上にチップ・オン・グラス方式により形成することにより部品点数を大幅に減少させることが可能になるとともに、表示装置の軽量化および小型化を行うことが可能になる。
【００３９】
第１実施形態では、上記のように、グレイコードカウンタ５ａおよびデコーダ５ｆを備えるタイミングコントローラ５が、グレイコードカウンタ５ａとデコーダ５ｆとの間に配置されるとともにデコーダ５ｆから出力されるタイミング信号のタイミングを変化させるタイミング変更手段（シリアルコマンドインターフェース５ｂ、Ｄラッチ回路５ｃ、ＸＮＯＲ回路５ｄおよびＸＯＲ回路５ｅ）を含むように構成することによって、タイミング変更手段によりタイミング信号のタイミングを変化させてデコーダ５ｆから出力させることができる。したがって、タイミング信号における立ち上がり時および立ち下がり時のタイミングを変更することができるので、Ｈドライバ３およびＶドライバ４にそれぞれ適したタイミング信号を生成することができる。
【００４０】
また、第１実施形態では、タイミング変更手段を、グレイコードカウンタ５ａにより生成された所望のカウント値に対応するタイミングデータを記憶するＤラッチ回路５ｃと、Ｄラッチ回路５ｃに記憶されたデータとカウント値とが一致する場合に、デコーダ５ｆに、タイミング信号を立ち上げるためのＳＥＴ信号または立ち下げるためのＲＥＳＥＴ信号を発生させる信号を供給するＸＮＯＲ回路５ｄおよびＸＯＲ回路５ｅとにより構成することによって、それぞれタイミング信号の立ち上がりおよび立ち下がりに適したカウント値に対応するタイミングデータをＤラッチ回路５ｃに記憶させておくことにより、容易に、記憶させておいたタイミングデータと一致するカウント値が供給された場合に記憶させておいたタイミングデータに基づいたタイミングのタイミング信号を生成することができる。また、各Ｄラッチ回路５ｃに記憶するデータを変更すれば、容易に、タイミング信号の立ち上がり時または立ち下がり時を変更することができる。
【００４１】
また、第１実施形態では、上記のように、シリアルコマンドインターフェース５ｂが、駆動ＩＣ２からの信号に基づいて所望のカウント値に対応してタイミング信号の立ち上がり又は立ち下がりのタイミングを示すタイミングデータ（第１タイミングデータおよび第２タイミングデータ）をＤラッチ回路５ｃに供給するように構成することによって、駆動ＩＣ２からの信号に基づいて容易に第１タイミングデータおよび第２タイミングデータをＤラッチ回路５ｃに記憶させることができる。すなわち、駆動ＩＣ２は、第１タイミングデータおよび第２タイミングデータを記憶する不揮発性メモリを備え、電源の立ち上げ時等の起動時にメモリから第１タイミングデータおよび第２タイミングデータを出力する。なお、第１タイミングデータおよび第２タイミングデータは、製造時において、表示装置の調整時又はテスト時に、表示装置毎に最適な値（カウント値）が選ばれ、駆動ＩＣ２のメモリに記憶される。
【００４２】
また、第１実施形態では、上記のように、ＸＮＯＲ回路５ｄに接続されたＤラッチ回路５ｃには、所望のカウント値に対応してタイミング信号の立ち上がりのタイミングを示す第１タイミングデータが記憶されるとともに、ＸＯＲ回路５ｅに接続されたＤラッチ回路５ｃには、所望のカウント値に対応してタイミング信号の立ち下がりのタイミングを示す第２タイミングデータが記憶されるように構成することによって、第１タイミングデータおよび第２タイミングデータをそれぞれＤラッチ回路５ｃに記憶させておくことができるので、容易にタイミング信号の立ち上がりおよび立ち下がりのタイミングを記憶しておくことができる。したがって、第１タイミングデータおよび第２タイミングデータと一致するカウント値が供給された際に、確実に記憶されたタイミングデータに基づいたタイミング信号を出力することができる。
【００４３】
また、第１実施形態では、上記のように、ＸＮＯＲ回路５ｄが、グレイコードカウンタ５ａから供給されるカウント値とＤラッチ回路５ｃに記憶された第１タイミングデータとが一致する場合にＡＮＤ回路５ｋにセット信号を発生させるための信号を供給するとともに、ＸＯＲ回路５ｅが、グレイコードカウンタ５ａから供給されるカウント値とＤラッチ回路５ｃに記憶された第２タイミングデータとが一致する場合にＮＯＲ回路５ｌにリセット信号を発生させるための信号を供給することにより、タイミング信号のタイミングが生成されるように構成することによって、各Ｄラッチ回路５ｃにそれぞれ記憶された第１タイミングデータおよび第２タイミングデータに基づいてタイミング信号を生成するためのセット信号およびリセット信号をデコーダに供給することができる。
【００４４】
また、第１実施形態では、上記のように、グレイコードカウンタ５ａに接続された出力線５ｇは、カウント値のビット数分設けられ、各Ｄラッチ回路５ｃ、ＸＮＯＲ回路５ｄおよびＸＯＲ回路５ｅが、それぞれ出力線５ｇ毎に設けられるように構成することによって、第１タイミングデータおよび第２タイミングデータを、各Ｄラッチ回路５ｃにカウント値の１ビットに対応する値毎に記憶させることができるとともに、１ビット毎にカウント値と記憶されたデータとが一致するか否かを判定することができるので、確実に所望のタイミングデータを生成することができる。
【００４５】
また、第１実施形態では、上記のように、シリアルコマンドインターフェース５ｂと、Ｄラッチ回路５ｃとは、シリアルコマンドインターフェース５ｂから各Ｄラッチ回路５ｃに第１タイミングデータおよび第２タイミングデータを供給するデータ線５ｈにより接続され、シリアルコマンドインターフェース５ｂとＸＮＯＲ回路５ｄに接続されたＤラッチ回路５ｃとは、Ｄラッチ回路５ｃに第１タイミングデータを記憶するための制御信号を供給する第１制御信号線５ｉにより接続されているとともに、シリアルコマンドインターフェース５ｂとＸＯＲ回路５ｅに接続されたＤラッチ回路５ｃとは、Ｄラッチ回路５ｃに第２タイミングデータを記憶するための制御信号を供給する第２制御信号線５ｊにより接続されるように構成することによって、データ線５ｈを介してＤラッチ回路５ｃに第１タイミングデータを供給することができるとともに、第１制御信号線５ｉを介してＤラッチ回路５ｃに制御信号を供給することができるので、容易に、ＸＮＯＲ回路５ｄに接続されたＤラッチ回路５ｃに第１タイミングデータを記憶させる動作を制御することができる。また、データ線５ｈを介してＤラッチ回路５ｃに第２タイミングデータを供給することができるとともに、第２制御信号線５ｊを介してＸＯＲ回路５ｅに接続されたＤラッチ回路５ｃに制御信号を供給することができるので、容易に、Ｄラッチ回路５ｃに第２タイミングデータを記憶させる動作を制御することができる。
【００４６】
また、第１実施形態では、上記のように、それぞれ、第１タイミング信号生成部５ｑのＤラッチ回路５ｃおよび第２タイミング信号生成部５ｒのＤラッチ回路５ｃを、共通のデータ線５ｈによりシリアルコマンドインターフェース５ｂと接続するように構成することによって、共通のデータ線５ｈにより各Ｄラッチ回路５ｃに対して第１タイミングデータおよび第２タイミングデータを供給することができる。したがって、タイミング信号生成部毎にデータ線５ｈを設ける場合に比べて、回路構成を簡素化することができる。
【００４７】
また、第１実施形態では、上記のように、表示装置の電源の立ち上げ時に、Ｄラッチ回路５ｃに第１タイミングデータおよび第２タイミングデータを記憶させる動作を行うように構成することによって、表示装置の電源の立ち上げ時に所望のタイミングのタイミング信号を各Ｄラッチ回路５ｃに記憶させることができる。
【００４８】
また、第１実施形態では、上記のように、Ｈドライバ３、Ｖドライバ４およびタイミングコントローラ５を、液晶パネル５０内に設けることによって、これらの回路を液晶パネル５０外に設ける場合に比べて、構造の簡略化および装置の小型化を図ることができる。
【００４９】
また、第１実施形態では、上記のように、Ｈドライバ３およびタイミングコントローラ５を接続する第１配線６と、Ｖドライバ４およびタイミングコントローラ５を接続する第２配線７とを、表示部１を介して互いに反対側に設けるように構成することによって、第１配線６と第２配線７とを互いに隣接して配置する際に第１配線６および第２配線７の間に発生する配線間容量を抑制することができるので、配線間容量が発生するのに起因して表示装置の制御信号に遅延が発生するのを抑制することができる。
【００５０】
また、第１実施形態では、上記のように、カウント値を出力するカウンタを、グレイコードカウンタ５ａにより構成することによって、グレイコードカウンタ５ａは、同時に１つのビットのみカウント値が変化するカウンタであるので、タイミング信号の立ち上がりおよび立ち下がりのタイミングに対応するカウント値を容易に規定することができる。
【００５１】
（第２実施形態）
図９は、本発明の第２実施形態による表示装置におけるタイミングコントローラの回路図である。第２実施形態では、第１実施形態とは異なり、図９を参照して、タイミングコントローラ２０において、第１タイミング信号生成部５ｑと第２タイミング信号生成部５ｒとを同様の回路構成にする例について説明する。
【００５２】
第２実施形態におけるタイミングコントローラ２０では、図９に示すように、第１タイミング信号生成部５ｑと第２タイミング信号生成部５ｒとは、同様の回路として構成されている。具体的には、第２タイミング信号生成部５ｒにおいて、８本の出力線５ｇ毎にＸＮＯＲ回路２０ｅが８個設けられているとともに、各ＸＮＯＲ回路２０ｅの一方の入力部が、各出力線５ｇにそれぞれ接続されている。また、８個のＸＮＯＲ回路２０ｅ毎に、それぞれ、Ｄラッチ回路５ｃが設けられているとともに、各Ｄラッチ回路５ｃの出力部は、対応する各ＸＮＯＲ回路２０ｅの他方の入力部にそれぞれ接続されている。そして、ＸＮＯＲ回路２０ｅおよびＤラッチ回路５ｃとにより、第２一致信号を生成するように構成されている。
【００５３】
また、各ＸＮＯＲ回路２０ｅの出力部は、それぞれ、デコーダ５ｆ内に設けられたＡＮＤ回路２０ｌの入力部に接続されている。これにより、各ＸＮＯＲ回路２０ｅからＨレベルの信号（第２一致信号）が出力された際に、ＡＮＤ回路２０ｌの出力部からＨレベルのＲＥＳＥＴ信号（タイミング信号を立ち下げるための信号）が出力される。そして、第１実施形態と同様に、ＨレベルのＲＥＳＥＴ信号がＲＳラッチ回路５ｏに入力された際に、ＲＳラッチ回路５ｏから出力されているＨレベルの信号が出力されなくなる。つまり、タイミング信号が立ち下がる。
【００５４】
なお、第２実施形態におけるその他の構成および動作は、第１実施形態と同様である。
【００５５】
第２実施形態では、上記のように、第１タイミング信号生成部５ｑおよび第２タイミング信号生成部５ｒを同様の回路構成にする場合であっても、タイミング信号における立ち上がり時および立ち下がり時のタイミングを変更することができる。また、第２タイミング信号生成部５ｒを第１タイミング信号生成部５ｑと同様の回路構成にすることによって、回路設計を容易に行うことができる。
【００５６】
なお、第２実施形態におけるその他の効果は、第１実施形態と同様である。
【００５７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５８】
たとえば、上記第１および第２実施形態では、１つのタイミングコントローラ５（２０）によりＨドライバ３およびＶドライバ４に対してそれぞれタイミング信号を生成する例を示したが、本発明はこれに限らず、Ｈドライバ３およびＶドライバ４に対応するタイミングコントローラ５（２０）をそれぞれ設けてもよい。
【００５９】
また、上記第１および第２実施形態では、グレイコードカウンタ５ａから８ビットのカウント値が供給される例を示したが、本発明はこれに限らず、８ビット以外のビット数のカウント値が供給される場合においても適用可能である。なお、この場合、適用されたビット数分に対応する数のＤラッチ回路５ｃ、ＸＮＯＲ回路５ｄ、ＸＯＲ回路５ｅ、出力線５ｇおよびデータ線５ｈを設ける必要がある。
【００６０】
また、上記第１および第２実施形態では、カウント値を順次出力するカウンタの一例としてグレイコードカウンタ５ａを用いる例を示したが、本発明はこれに限らず、たとえば、ジョンソンカウンタなどのグレイコードカウンタ５ａ以外のカウンタを用いてもよい。
【００６１】
また、上記第１実施形態では、第１比較回路をＸＮＯＲ回路５ｄ、セット信号供給部をＡＮＤ回路５ｋで構成した例を示したが、本発明はこれに限らず、第１比較回路を第２比較回路と同じようにＸＯＲ回路５ｅ、セット信号供給部をリセット信号供給部と同じようにＮＯＲ回路５ｌで構成してもよい。また、両者をＸＯＲ回路５ｅとＮＯＲ回路５ｌで構成してもよい。
【００６２】
また、上記第１および第２実施形態では、記憶回路の一例としてＤラッチ回路５ｃを設ける例を示したが、本発明はこれに限らず、データを記憶することが可能であれば、Ｄラッチ回路５ｃ以外の記憶回路を適用してもよい。
【００６３】
また、上記第１および第２実施形態では、デコーダ５ｆにＤラッチ回路５ｐを設ける例を示したが、本発明はこれに限らず、Ｄラッチ回路５ｐを設けることなくＲＳラッチ回路５ｏから出力される信号をタイミング信号として使用してもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態による表示装置の全体構成を示す図である。
【図２】本発明の第１実施形態による表示装置の全体構成を示すブロック図である。
【図３】本発明の第１実施形態による表示装置のタイミングコントローラの回路図である。
【図４】本発明の第１実施形態による表示装置のタイミングコントローラに設けられたシリアルコマンドインターフェースの回路図である。
【図５】本発明の第１実施形態によるタイミング信号の立ち上がりおよび立ち下がりのタイミングを規定する動作を説明するためのタイミングチャートである。
【図６】本発明の第１実施形態によるタイミングコントローラから出力されるタイミング信号を説明するためのタイミングチャートである。
【図７】本発明の第１実施形態による表示装置を用いた電子機器の一例を示す図である。
【図８】本発明の第１実施形態による表示装置を用いた電子機器の一例を示す図である。
【図９】本発明の第２実施形態による表示装置のタイミングコントローラの回路図である。
【符号の説明】
【００６５】
１            表示部
２            駆動ＩＣ（駆動制御部）
３            Ｈドライバ（駆動回路、信号線走査手段）
４            Ｖドライバ（駆動回路、ゲート線走査手段）
５、２０      タイミングコントローラ
５ａ          グレイコードカウンタ（カウンタ）
５ｂ          シリアルコマンドインターフェース（データ設定手段、タイミング変更手
段）
５ｃ          Ｄラッチ回路（記憶回路、第１記憶回路、第２記憶回路、タイミング変更
手段）
５ｄ          ＸＮＯＲ回路（比較回路、第１比較回路、タイミング変更手段）
５ｅ          ＸＯＲ回路（比較回路、第２比較回路、タイミング変更手段）
５ｆ          デコーダ
５ｋ          ＡＮＤ回路（セット信号供給部）
５ｌ          ＮＯＲ回路（リセット信号供給部）
５ｇ          出力線
５ｈ          データ線
５ｉ          第１制御信号線
５ｊ          第２制御信号線
５ｑ          第１タイミング信号生成部
５ｒ          第２タイミング信号生成部
６            第１配線（第１配線部）
７            第２配線（第２配線部）
１０          画素
１０ａ        画素トランジスタ
１１          ゲート線
１２          信号線
２０ｅ        ＸＮＯＲ回路（比較回路、第２比較回路、タイミング変更手段）
２０ｌ        ＡＮＤ回路（リセット信号供給部）
５０          液晶パネル
１００        表示装置
【図１】
2009139768.tif 000003
【図２】
2009139768.tif 000004
【図３】
2009139768.tif 000005
【図４】
2009139768.tif 000006
【図５】
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【図６】
2009139768.tif 000008
【図７】
2009139768.tif 000009
【図８】
2009139768.tif 000010
【図９】
2009139768.tif 000011