(57)【要約】【課題】低コストで不要な高周波の電磁波の輻射を抑制することができる容量性負荷の駆動回路を提供する。【解決手段】容量性負荷の端子と低電位側電源端子との間に設けられた第１のスイッチ回路と、容量性負荷の端子と高電位側電源端子との間に設けられた第２のスイッチ回路と、を備え、容量性負荷の端子の電位を高電位と低電位の間で変化させる容量性負荷の駆動回路であり、第１のスイッチ回路は、第１の絶縁ゲート型トランジスタで構成され、第１の絶縁ゲート型トランジスタのゲートとソースとの間に第１容量性素子が接続されている。【選択図】図５
2009175332.tif 000002
【特許請求の範囲】
【請求項１】
容量性負荷の端子と低電位側電源端子と間に設けられた第１のスイッチ回路と、前記容量性負荷の端子と高電位側電源端子との間に設けられた第２のスイッチ回路と、を備え、前記第１及び第２のスイッチ回路各々のオン／オフに応じて前記容量性負荷の端子の電位を高電位と低電位の間で変化させる容量性負荷の駆動回路であって、
前記第１のスイッチ回路は、第１の絶縁ゲート型トランジスタで構成され、第１の絶縁ゲート型トランジスタのゲートとソースとの間に第１容量性素子が接続されていることを特徴とする容量性負荷の駆動回路。
【請求項２】
前記第１の絶縁ゲート型トランジスタのゲートとソースとの間の前記第１容量性素子に第１抵抗が直列に接続されていることを特徴とする請求項１記載の容量性負荷の駆動回路。
【請求項３】
前記第１の絶縁ゲート型トランジスタは、ＮチャンネルＭＯＳ電界効果型トランジスタ又は絶縁型バイポーラトランジスタからなることを特徴とする請求項１又は２記載の容量性負荷の駆動回路。
【請求項４】
前記第２のスイッチ回路は、第２の絶縁ゲート型トランジスタで構成され、第２の絶縁ゲート型トランジスタのゲートとソースとの間に第２容量性素子が接続されていることを特徴とする請求項１記載の容量性負荷の駆動回路。
【請求項５】
前記第２の絶縁ゲート型トランジスタのゲートとソースとの間の前記第２容量性素子に第２抵抗が直列に接続されていることを特徴とする請求項４記載の容量性負荷の駆動回路。
【請求項６】
前記第２の絶縁ゲート型トランジスタは、ＮチャンネルＭＯＳ電界効果型トランジスタ又は絶縁型バイポーラトランジスタからなることを特徴とする請求項４又は５記載の容量性負荷の駆動回路。
【請求項７】
第１スイッチ素子と第１ダイオードと第１コイルとの直列回路からなる第３のスイッチ回路と、第２スイッチ素子と第２ダイオードと第２コイルとの直列回路からなる第４のスイッチ回路と、前記第３及び第４のスイッチ回路各々の一端がキャパシタを介して前記低電位側電源に接続され、他端が前記容量性負荷の端子に接続され、前記第２スイッチ素子がオフのときに前記第１スイッチ素子がオンになると前記キャパシタ、前記第３のスイッチ回路及び前記容量性負荷からなる共振回路が形成されてそこに第１共振電流が流れ、前記第１スイッチ素子がオフのときに前記第２スイッチ素子がオンになると前記容量性負荷、前記第４のスイッチ回路及び前記キャパシタからなる共振回路が形成されてそこに前記第１共振電流とは逆方向の第２共振電流が流れることを特徴とする請求項１記載の容量性負荷の駆動回路。
【請求項８】
第１スイッチ素子と第１ダイオードと第１コイルとの直列回路からなる第３のスイッチ回路と、第２スイッチ素子と第２ダイオードと第２コイルとの直列回路からなる第４のスイッチ回路と、前記第３及び第４のスイッチ回路各々の一端が前記低電位側電源に接続され、他端がキャパシタを介して前記容量性負荷の端子に接続され、前記第２スイッチ素子がオフのときに前記第１スイッチ素子がオンになると前記キャパシタ、前記容量性負荷及び前記第３のスイッチ回路からなる共振回路が形成されて第１共振電流が流れ、前記第１スイッチ素子がオフのときに前記第２スイッチ素子がオンになると前記容量性負荷、前記キャパシタ及び前記第４のスイッチ回路からなる共振回路が形成されてそこに前記第１共振電流とは逆方向の第２共振電流が流れることを特徴とする請求項１記載の容量性負荷の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動パルスの印加により容量性負荷を駆動する駆動回路に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した表示セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する（特許文献１参照）。
【０００３】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、走査パルスを行毎に行電極対の一方の電極に印加しつつ列電極にデータパルスを印加して選択的に各表示セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、サスティンパルスを行電極対の各々に交互に印加して所定量の壁電荷が形成されている表示セルのみを繰り返し放電させ、その放電に伴う発光状態を維持することが行われる。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての表示セル内において、対を為す行電極間にリセットパルスを印加してリセット放電を生起させることにより全表示セル内に残留する壁電荷の量を初期化することが行われる。
【０００４】
図１はプラズマディスプレイパネルの１表示ライン分の各表示セルに駆動パルスとしてサスティンパルスを供給する従来の駆動回路の具体的な構成を示している（特許文献２参照）。ここでは行電極Ｙ側の駆動回路を示しているが、行電極Ｘ側の駆動回路も同一構成である。図１において行電極Ｙ，Ｘ間はキャパシタＣｐとして示され、行電極Ｘはグランド電位にされているとする。
【０００５】
図１の駆動回路は、スイッチ素子としてのトランジスタ（ＦＥＴ：電界効果トランジスタ）ＳＷ１〜ＳＷ４、コイルＬ、ダイオードＤ１，Ｄ２及びキャパシタＣ１，Ｃ２，Ｃｒを備えている。トランジスタＳＷ１のドレインは電圧Ｖｓの電源端子に接続され、ソースは行電極Ｙに接続されている。トランジスタＳＷ２のドレインは行電極Ｙに接続され、ソースはグランドに接続されている。トランジスタＳＷ１，ＳＷ２各々のドレイン・ソース間には不要輻射防止用としてキャパシタＣ１，Ｃ２が接続されている。トランジスタＳＷ３のドレイン及びトランジスタＳＷ４のソースは互いに接続され、更にその接続ラインはキャパシタＣｒを介してグランドに接続されている。トランジスタＳＷ３のソースはダイオードＤ１を順方向に介してコイルＬの一端に接続され、トランジスタＳＷ４のドレインはダイオードＤ２を逆方向に介してコイルＬの一端に接続されている。コイルＬの他端は行電極Ｙに接続されている。
【０００６】
かかる駆動回路においては、サスティンパルスを行電極Ｙに印加する場合にはトランジスタＳＷ３がオンされる。トランジスタＳＷ３がオンになると、コイルＬとキャパシタＣｐとによる共振作用により、キャパシタＣｒからトランジスタＳＷ３、ダイオードＤ１、コイルＬ、キャパシタＣｐを介してグランドへという経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電位が上昇し、サスティンパルスの立ち上がり部分を形成する。その後、トランジスタＳＷ３がオフとなり、トランジスタＳＷ１がオンとなって、行電極Ｙには電圧Ｖｓが印加される。そして、キャパシタＣｐの一端の電圧がＶｓのときにトランジスタＳＷ１がオフされ、トランジスタＳＷ４がオンにされると、コイルＬとキャパシタＣｐとによる共振作用により、グランドからキャパシタＣｐ、コイルＬ、ダイオードＤ２、トランジスタＳＷ４、キャパシタＣｒへという経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電位が降下し、サスティンパルスの立ち下がり部分を形成する。行電極Ｙの電位がグランド電位に近づくと、トランジスタＳＷ４がオフとなり、トランジスタＳＷ２がオンとなる。
【０００７】
このようにサスティンパルスの印加時には、共振作用を利用してパネルのキャパシタＣｐの電圧を変化させることができるので、回路の電力損失は共振電流の流れる経路の損失だけとなり、電力損失を低減することができる。
【特許文献１】特開２００３−２３３３４３号公報
【特許文献２】特開２００１−２０２０５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
かかる従来の表示パネルの駆動回路は、不要輻射防止用として、トランジスタＳＷ１，ＳＷ２各々のドレイン・ソース間にキャパシタＣ１，Ｃ２が接続されている。ＦＥＴからなるトランジスタＳＷ１，ＳＷ２のドレイン・ソース間等の容量と配線のインダクタンス成分とによりＬＣ共振が発生し、そのＬＣ共振により不要な電磁波が輻射される。これに対処するために、キャパシタＣ１，Ｃ２によってＬＣ共振により発生される電磁波の周波数を低下させ、これにより不要な高周波の電磁波の輻射が抑制されている。
【０００９】
しかしながら、プラズマディスプレイパネルの各行電極に高電圧で大電流のサスティンパルス等の駆動パルスが供給されるので、キャパシタＣ１，Ｃ２として高耐圧のものを用いる必要があり、従来の駆動回路ではコスト高を招くという問題点があった。
【００１０】
このような問題点は、プラズマディスプレイパネルの駆動回路に限らずＥＬ（エレクトロルミネセンス）等の他の容量性負荷の駆動回路でも同様に存在する。
【００１１】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、低コストで不要な高周波の電磁波の輻射を抑制することができる容量性負荷の駆動回路を提供することが本発明の目的である。
【課題を解決するための手段】
【００１２】
請求項１に係る発明の容量性負荷の駆動回路は、容量性負荷の端子と低電位側電源端子と間に設けられた第１のスイッチ回路と、前記容量性負荷の端子と高電位側電源端子との間に設けられた第２のスイッチ回路と、を備え、前記第１及び第２のスイッチ回路各々のオン／オフに応じて前記容量性負荷の端子の電位を高電位と低電位の間で変化させる容量性負荷の駆動回路であって、前記第１のスイッチ回路は、第１の絶縁ゲート型トランジスタで構成され、第１の絶縁ゲート型トランジスタのゲートとソースとの間に第１容量性素子が接続されていることを特徴とする。
【発明を実施するための最良の形態】
【００１３】
請求項１に係る発明の容量性負荷の駆動回路においては、第１のスイッチ回路を構成する第１の絶縁ゲート型トランジスタのゲートとソースとの間にキャパシタ等の第１容量性素子が接続されているので、ドレイン・ソース間にキャパシタを接続する従来回路に比して低耐圧素子を用いることができる。よって、低コストで不要な高周波の電磁波の輻射を抑制するだけでなく基板上のパターン形成の点からも有利である。
【実施例】
【００１４】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１５】
図２は請求項１に係る発明が適用されたプラズマディスプレイ装置を示している。このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、列電極駆動回路５５、及び駆動制御回路５６から構成される。
【００１６】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に各々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図２中の一点鎖線にて囲まれた領域)には、画素を担う表示セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する表示セルＰＣ１、１〜ＰＣ１、ｍ、第２表示ラインに属する表示セルＰＣ２、１〜ＰＣ２、ｍ、・・・・、第ｎ表示ラインに属する表示セルＰＣｎ、１〜ＰＣｎ、ｍの各々がマトリクス状に配列されているのである。
【００１７】
ＰＤＰ５０の列電極Ｄ１〜Ｄｍ各々は列電極駆動回路５５に接続され、行電極Ｘ１〜Ｘｎ各々はＸ行電極駆動回路５１に接続され、行電極Ｙ１〜Ｙｎ各々はＹ行電極駆動回路５３に接続されている。
【００１８】
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図３に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５の各々に供給する。Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５は、その発光駆動シーケンスに従ってＰＤＰ５０を駆動すべき各種駆動パルスを生成してＰＤＰ５０に供給する。
【００１９】
図３に示す発光駆動シーケンスにおいては、１フィールド（１フレーム）の表示期間内のサブフィールドＳＦ１〜ＳＦ１２各々において、アドレス行程Ｗ及びサスティン行程Ｉを各々実行する。また、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ちリセット行程Ｒを実行する。サブフィールドＳＦ１〜ＳＦ１２のサスティン行程Ｉの期間はＳＦ１〜ＳＦ１２の順に長くされている。なお、アドレス行程Ｗが実行される期間がアドレス期間であり、サスティン行程Ｉが実行される期間がサスティン期間である。
【００２０】
図４は、サブフィールドＳＦ１〜ＳＦ１２の内からＳＦ１及びＳＦ２を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。
【００２１】
先頭のサブフィールドＳＦ１においてのみアドレス行程Ｗに先立ち実施されるリセット行程Ｒでは、Ｘ行電極駆動回路５１が図４に示す如き負極性のリセットパルスＲＰＸを行電極Ｘ1〜Ｘnに一斉に印加する。リセットパルスＲＰＸは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスＲＰＸの印加と同時に、Ｙ行電極駆動回路５３は、図４に示す如き、リセットパルスＲＰＸと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスＲＰＹを行電極Ｙ1〜Ｙnに一斉に印加する。リセットパルスＲＰＹ及びリセットパルスＲＰＸの同時印加により、全ての表示セルＰＣ１、１〜ＰＣｎ、ｍ各々内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電の終息後、行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。
【００２２】
次に、サブフィールドＳＦ１〜ＳＦ１２各々のアドレス行程Ｗでは、Ｙ行電極駆動回路５３が正極性の電圧を全ての行電極Ｙ１〜Ｙnに印加しつつ、それに重畳して負極性の電圧を有する走査パルスＳＰを行電極Ｙ１〜Ｙn各々に順次印加して行く。この間、Ｘ電極駆動回路５１は、行電極Ｘ１〜Ｘｎ各々を０Ｖにさせる。列電極駆動回路５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極駆動回路５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、列電極駆動回路５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ１〜Ｄｍに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ１〜Ｄｍに印加して行くのである。負極性の電圧を有する走査パルスＳＰと高電圧の画素データパルスＤＰとが同時に印加された表示セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起され、表示セルＰＣ内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧（０ボルト）の画素データパルスＤＰが印加された表示セルＰＣ内では上記の如き選択消去放電は生起されない。よって、表示セルＰＣ内の壁電荷の形成状態が維持される。すなわち、表示セルＰＣ内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。
【００２３】
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に表示セルＰＣ各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する表示セルＰＣを点灯状態、壁電荷が消去された表示セルＰＣを消灯状態に設定するのである。
【００２４】
次に、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰＸ及びＩＰＹを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。サスティンパルスＩＰＸ及びＩＰＹを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰＸ及びＩＰＹが印加される度に、所定量の壁電荷が形成されている上記点灯状態にある表示セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。
【００２５】
図５はＹ行電極駆動回路５３に形成されているサスティンパルス生成回路を示している。このサスティンパルス生成回路は、ＰＤＰ５０の１表示ライン分を示しており、トランジスタＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４、コイルＬ１１，Ｌ２、ダイオードＤ１１，Ｄ１２、抵抗Ｒ１１，Ｒ１２、及びキャパシタＣ１１，Ｃ１２を備えている。トランジスタＳＷ１１，ＳＷ１２はＮＰＮ接合型トランジスタからなり、トランジスタＳＷ１３，ＳＷ１４はＮチャンネルＭＯＳ型のＦＥＴ（電界効果トランジスタ）からなる。
【００２６】
ここで、トランジスタＳＷ１４、抵抗Ｒ１２及びキャパシタＣ１２が第１のスイッチ回路を構成し、トランジスタＳＷ１３及び抵抗Ｒ１１が第２のスイッチ回路を構成する。
【００２７】
トランジスタＳＷ１１のエミッタにはダイオードＤ１１を順方向に介してコイルＬ１１の一端が接続されている。トランジスタＳＷ１２のコレクタにはダイオードＤ１２を逆方向に介してコイルＬ１２の一端が接続されている。トランジスタＳＷ１１のコレクタとトランジスタＳＷ１２のエミッタとは共にキャパシタＣ１１を介してグランドに接続されている。コイルＬ１１，Ｌ１２各々の他端はＰＤＰ５０の１つの行電極Ｙ（Ｙ１〜Ｙｎのいずれか１）に接続されている。
【００２８】
トランジスタＳＷ１３のドレインは電圧Ｖｓ（高電位側電源）の電源端子に接続され、ソースは行電極Ｙに接続されている。トランジスタＳＷ１３のゲートには抵抗１１を介して制御信号としてオン／オフ信号が供給される。トランジスタＳＷ１４のドレインは行電極Ｙに接続され、ソースはグランド（低電位側電源）に接続されている。トランジスタＳＷ１４のゲートには抵抗１２を介してオン／オフ信号が供給される。トランジスタＳＷ１４のゲート・ソース間には不要輻射防止用としてキャパシタＣ１２（第１容量性素子）が接続されている。
【００２９】
図５において、ＰＤＰ５０の行電極Ｙとそれと対をなす行電極Ｘとの間はキャパシタＣｐとして表されている。また、その行電極Ｘはグランド電位にされているとする。
【００３０】
かかるサスティンパルス生成回路においては、サスティンパルスを行電極Ｙに印加する場合には、トランジスタＳＷ１１がオンされる。このときキャパシタＣ１１に電荷が蓄積されているとする。トランジスタＳＷ１１がオンになると、コイルＬ１１とキャパシタＣｐとによる共振作用により、キャパシタＣ１１からトランジスタＳＷ１１、ダイオードＤ１１、コイルＬ１１、キャパシタＣｐを介してグランドへという共振回路の経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電位が上昇し、サスティンパルスの立ち上がり部分を形成する。その後、トランジスタＳＷ１１がオフとなり、代わって、抵抗Ｒ１１を介してトランジスタＳＷ１３のゲートにオン信号が供給され、トランジスタＳＷ１３がオンとなる。トランジスタＳＷ１３のオンにより行電極Ｙには電圧Ｖｓが印加される。そして、キャパシタＣｐの一端の電圧がＶｓのときに抵抗Ｒ１１を介してトランジスタＳＷ１３のゲートにオフ信号が供給され、トランジスタＳＷ１３がオフされ、トランジスタＳＷ１２がオンにされると、コイルＬ１２とキャパシタＣｐとによる共振作用により、グランドからキャパシタＣｐ、コイルＬ１２、ダイオードＤ１２、トランジスタＳＷ１２、キャパシタＣ１１へという共振回路の経路で共振電流Ｉｐが流れ、これにより行電極Ｙの電位が降下し、サスティンパルスの立ち下がり部分を形成する。行電極Ｙの電位がグランド電位に近づくと、トランジスタＳＷ１２がオフされ、代わって、抵抗Ｒ１２を介してトランジスタＳＷ１４のゲートにオン信号が供給され、トランジスタＳＷ１４がオンとなる。トランジスタＳＷ１４のオンにより行電極Ｙにはグランド電位が印加される。
【００３１】
また、かかるサスティンパルス生成回路においては、オン信号又はオフ信号が抵抗Ｒ１２を介してトランジスタＳＷ１４のゲートに供給される際に、トランジスタＳＷ１４のゲート・ソース間に接続されたキャパシタＣ１２によってゲートの信号波形の振動が抑制される。
【００３２】
サスティンパルス生成回路はＰＤＰ５０の行電極に高電圧で大電流パルスを供給する必要であり、トランジスタＳＷ１４等のスイッチ素子は高耐圧で大電流に適応し、また、ゲート入力段の容量が一般的に大きい。更に、高速でスイッチングする必要があるためゲート抵抗Ｒ１２を小さくする必要がある。この際、回路インダクタンス、浮遊容量、及びスイッチ素子の入力容量により、スイッチング時にゲート波形が振動してしまい、ＥＭＩ（電磁妨害）ノイズが悪化してしまう。ゲート入力にダミー負荷であるキャパシタＣ１２を挿入したことによりゲート波形の振動を抑制することができる。これによりＥＭＩノイズを低減することができる。
【００３３】
図６は本発明の他の実施例としてサスティンパルス生成回路を示している。この図６のサスティンパルス生成回路においては、図５のサスティンパルス生成回路とはキャパシタＣ１１の配置が異なる。キャパシタＣ１１はコイルＬ１１，Ｌ１２各々の他端とＰＤＰ５０の行電極Ｙとの間に挿入されている。トランジスタＳＷ１１のコレクタ及びトランジスタＳＷ１２のエミッタはグランドに接続されている。その他の構成は図５のサスティンパルス生成回路と同一である。この図６のサスティンパルス生成回路においてもトランジスタＳＷ１４のゲート・ソース間に接続されたキャパシタＣ１２によってゲートの信号波形の振動が抑制される。
【００３４】
図７は、更に本発明の他の実施例としてサスティンパルス生成回路を示している。この図７のサスティンパルス生成回路においては、トランジスタＳＷ１４のゲート・ソース間にキャパシタＣ１２と抵抗Ｒ１３との直列回路が接続されている。この直列回路の部分が図６のサスティンパルス生成回路とは異なる。
【００３５】
図７のサスティンパルス生成回路においては、ダンピング抵抗Ｒ１３をキャパシタＣ１２に直列に設けているので、キャパシタＣ１２の容量により、電力が増大してしまう弊害を防止することができる。この結果、ゲートの信号波形の振動の抑制が更に効果的となる。
【００３６】
上記の図５〜図７の各実施例においては、行電極Ｙをグランド電位にするためのトランジスタＳＷ１４のゲート・ソース間にキャパシタＣ１２が挿入されているが、図８に示すように、行電極Ｙを電圧ＶｓにするためのトランジスタＳＷ１３のゲート・ソース間にもキャパシタＣ１３（第２容量性素子）を挿入しても良い。更に、図９に示すように、行電極Ｙを電圧ＶｓにするためのトランジスタＳＷ１３のゲート・ソース間にもキャパシタＣ１３と抵抗Ｒ１４との直列回路を挿入しても良い。
【００３７】
なお、上記した各実施例においては、Ｙ行電極駆動回路５３に形成されているサスティンパルス生成回路を示しているが、Ｘ行電極駆動回路５１に形成されているサスティンパルス生成回路も同様の構成を備えている。
【００３８】
また、上記した各実施例においては、表示パネルとしてＰＤＰを示しているが、ＥＬ素子等の他の容量性負荷の表示パネルを用いることができる。
【００３９】
図５〜図９の各実施例のＳＷ１３，ＳＷ１４（絶縁ゲート型トランジスタ）として電界効果型トランジスタ（ＦＥＴ）を用いた例を示したが、これに限らず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ；Insulated gate bipolar transistor）を用いるようにしても良い。また、図５〜図９の各実施例のように、ＳＷ１３，ＳＷ１４（絶縁ゲート型トランジスタ）として、電界効果型トランジスタ（ＦＥＴ）を用いる場合には、ＳＷ１３，ＳＷ１４に並列接続されたダイオードを省略しても良い。
【図面の簡単な説明】
【００４０】
【図１】従来の表示パネルの駆動回路を示す回路図である。
【図２】本発明が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図３】発光駆動シーケンスを示す図である。
【図４】リセット行程、アドレス行程及びサスティン行程各々における各駆動パルスの印加タイミングを示す図である。
【図５】図２の装置中のＹ行電極駆動回路に形成されているサスティンパルス生成回路を示す回路図である。
【図６】本発明の他の実施例としてサスティンパルス生成回路を示す回路図である。
【図７】本発明の他の実施例としてサスティンパルス生成回路を示す回路図である。
【図８】本発明の他の実施例としてサスティンパルス生成回路を示す回路図である。
【図９】本発明の他の実施例としてサスティンパルス生成回路を示す回路図である。
【主要部分の符号の説明】
【００４１】
５０  ＰＤＰ
５１  Ｘ行電極駆動回路
５３  Ｙ行電極駆動回路
５５  列電極駆動回路
５６  駆動制御回路
【図１】
2009175332.tif 000003
【図２】
2009175332.tif 000004
【図３】
2009175332.tif 000005
【図４】
2009175332.tif 000006
【図５】
2009175332.tif 000007
【図６】
2009175332.tif 000008
【図７】
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【図８】
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【図９】
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