(57)【要約】【課題】  微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。【解決手段】  透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。【選択図】図６
2009260326.tif 000002
【特許請求の範囲】
【請求項１】
透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、
前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、
前記ゲート絶縁膜上に形成されたゲート電極、
前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び
前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層
を具備することを特徴とする薄膜半導体装置。
【請求項２】
前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入し、ソース領域及びドレイン領域を形成する工程、
得られた構造の表面に層間絶縁膜を形成する工程、
前記層間絶縁膜に、前記ソース領域及びドレイン領域にそれぞれ接続する第１及び第２のコンタクト孔を形成する工程、
前記第１及び第２のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、
前記非晶質半導体膜に不純物を導入する工程、
前記非晶質半導体膜に第１の熱処理を施して、前記非晶質半導体膜内の不純物を活性化するとともに、前記ソース拡散領域及びドレイン拡散領域に接する前記第１及び第２のコンタクト孔内に埋め込まれた非晶質半導体を結晶回復させ、多結晶半導体とする工程、及び
選択エッチングにより前記非晶質半導体膜を除去して、前記第１及び第２のコンタクト孔内の多結晶半導体のみを残すことにより、自己整合的に第１のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ソース拡散層、及び自己整合的に第２のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ドレイン拡散層をそれぞれ形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項４】
前記選択エッチング工程の後に、不純物を導入し、前記第１及び第２のコンタクト孔内の多結晶半導体の不純物濃度を高めると共に、その表面をアモルファス化する工程を更に具備することを特徴とする請求項３に記載の薄膜半導体装置の製造方法。
【請求項５】
前記選択エッチング工程の後、不純物を導入する工程の前に、Ｓｉ又はＧｅのドーピングを行い、前記第１及び第２のコンタクト孔内の多結晶半導体の表面をアモルファス化する工程を更に具備することを特徴とする請求項４に記載の薄膜半導体装置の製造方法。
【請求項６】
前記選択エッチング工程の後に、全面に高融点金属膜を形成する工程、第２の熱処理を施して、前記高融点金属と前記第１及び第２のコンタクト孔内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる薄膜を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第１及び第２のコンタクト孔内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる薄膜を残す工程を更に具備することを特徴とする請求項３に記載の薄膜半導体装置の製造方法。
【請求項７】
前記高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項６に記載の薄膜半導体装置の製造方法。
【請求項８】
前記第１及び第２の熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行われることを特徴とする請求項１〜７のいずれかに記載の薄膜半導体装置の製造方法。
【請求項９】
請求項１又は２に記載の薄膜半導体装置を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体層技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１〜３を参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
このような薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン半導体層からなる。シリコン半導体層は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）と結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）とに分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であるが、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンに含まれる。シリコン以外の半導体層材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体層材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体層を形成する従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、この上に、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）が形成され、さらにこのアンダーコート層上に、半導体層としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ〜１００ｎｍ程度の厚さで形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、アモルファスシリコンを多結晶質シリコンに変換する。
【０００７】
このようにして、ガラス基板上に形成された薄膜半導体層にＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
【０００８】
現在では、以上のように多結晶質シリコンの半導体層がｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００９】
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、デバイスの微細化の進展に伴い、物理限界とも思える種々の問題が顕在化しているが、とりわけコンタクトに関する問題は深刻である。０．５μｍＴＦＴにけるコンタクト径は０．５〜０．６μｍが想定され、いわゆるアスペクト比（深さ／径）は確実に１を超えると思われる。このような小さく深いコンタクトに配線を形成する技術は、避けることができない重要な課題である。
【００１０】
次に、コンタクトに付随する問題点、及び微細化に伴うコンタクト抵抗率低減の必要性について説明する。良く知られているようにコンタクト抵抗：ＲＣは、ＲＣ≒Ａ−１・ｅｘｐ（２√（εＳｍ＊）／ｈ・φＢ／√Ｎ）で与えられる。ここでＡはコンタクト面積、εＳは半導体の誘電率、ｍ＊はキャリアの有効質量、ｈはプランク定数、φＢはショットキー障壁高さ、Ｎは不純物濃度である。
【００１１】
この式により単純にコンタクト径を１．０μｍから０．５μｍに縮小すると、コンタクト抵抗ＲＣは４倍に増加することがわかる。低いＲＣを実現するためにはショットキー障壁高さφＢを小さくＮを大きくすることが必要である。φＢに関しては、ｎ型およびｐ型に対する値の和が半導体のバンドギャップに等しいため、ＣＭＯＳデバイスにおいては両者ともに低くすることはできない。また、Ｎに関しても、その値は不純物の固溶度によりほぼ決定され、熱平衡状態では現状の値がほぼ限界である。従って、ＲＣの増大を抑制することは、物理的に極めて困難な状況になってきていると考えられる。
【００１２】
加えて、配線金属とＳｉとの界面の問題が存在する。例としては、Ａｌ／Ｓｉ系におけるスパイク現象（もしくはアロイ・ピット）や、Ａｌ−Ｓｉ／Ｓｉ系におけるＳｉ析出の問題などをあげることができ、これらはそれぞれ接合破壊、コンタクト抵抗の増大という不良をもたらす。
【００１３】
また、このような微細なコンタクト孔内を洗浄することも困難であり、数ｎｍ程度のごく薄い絶縁膜（自然酸化膜）が存在してもコンタクト不良に結びつく。
【００１４】
その他にコンタクトを製造する上で大きな障害となるのが表面段差の問題である。層間絶縁膜の膜厚は歩留りや耐圧の維持、および浮遊容量の増加を防止するために薄くすることは困難であり、一方、コンタクト径は微細化に伴い縮小されることによりコンタクトのアスペクト比（コンタクト深さ/コンタクト寸法）は前にも述べたように大きくなることは避けられない。
【００１５】
このような下地形状に対して、従来のスパッタリング法による配線形成ではもはや断線不良や信頼性不良が避けられない状況となっている。これらの不良を回避するために従来のプロセスでは、コンタクト孔の形成時にレジストの形状をテーパー形状となるように形成し、続くコンタクトエッチング時に前記レジストの形状が転写されるようにエッチングすることにより対応してきた。しかしながら、サブミクロン領域のデバイス作製においては、もはや前記レジストのテーパー転写という方法はデザインルール的に適用が困難である。
【００１６】
微細素子の先輩格であるＬＳＩ素子では、タングステン（Ｗ）の選択成長技術やブランケットＣＶＤ技術による微細コンタクトの埋め込み技術により問題の解決を図っている。しかし、これらのＣＶＤを行うためには５００℃以上股は６００℃以上のプロセス温度が必要となり、ガラスを基板材料とするＴＦＴには適用が困難である。ガラス基板上では、耐熱性の観点からその処理温度を６００℃以下にしなければならず、低温プロセスでも埋め込みが可能な代替技術の開発が望まれている。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】P.G. LeComber, W.E. Spear and A. Ghaith,“Amorphous-Silicon Field-Effect Device and Possible Application”, Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979
【非特許文献２】フラットパネルディスプレイ１９９８，ｐｐ．２０６−２２２
【非特許文献３】フラットパネルディスプレイ２００３，ｐｐ．１６４−１８４
【非特許文献４】T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda,“10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing”, Jpn. J. Appl. Phys, Vol.41,  Part 1, No.4B, April 2002, pp.2394-2398
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述したガラス基板の耐熱性を考慮すると、高性能薄膜トランジスタの製造プロセスに、６００℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。
【００１９】
また、熱処理時間に関しても、長時間を伴うような熱処理方法では実用的な解決策とはなり得ない。更に、大型基板の採用と共にバッチ処理（一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式）の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、低コストプロセスでの解決策が望まれている。
【００２０】
先ず、低温プロセスという視点からメッキを用いたプロセスが候補として挙げられる。しかしながら、メッキによるコンタクトの埋め込みプロセスについては、選択・非選択を問わず、プロセスの制御が非常に困難であるばかりか、プロセスで消費する薬液および薬液の回収および処理のために必要となる付帯設備など、高コストプロセスとなることが避けられない。加えて、現状適用できる可能性がある材料が銅（Ｃｕ）に限定され、Ｃｕを適用するためにはその拡散を防止するバリアメタルの形成技術の開発も必要となる。
【００２１】
本発明は、以上のような事情を考慮してなされ、その目的は、微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供することにある。
【００２２】
本発明の他の目的は、低温プロセスにより微細かつ低抵抗のコンタクトの埋め込みを可能とした、信頼性の高い素子特性を有する薄膜半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、本発明の第１の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする薄膜半導体装置を提供する。
【００２４】
この薄膜半導体装置は、前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することが出来る。
【００２５】
本発明の第２の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入し、ソース領域及びドレイン領域を形成する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜に、前記ソース領域及びドレイン領域にそれぞれ接続する第１及び第２のコンタクト孔を形成する工程、前記第１及び第２のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、前記非晶質半導体膜に不純物を導入する工程、前記非晶質半導体膜に第１の熱処理を施して、前記非晶質半導体膜内の不純物を活性化するとともに、前記ソース拡散領域及びドレイン拡散領域に接する前記第１及び第２のコンタクト孔内に埋め込まれた非晶質半導体を結晶回復させ、多結晶半導体とする工程、及び選択エッチングにより前記非晶質半導体膜を除去して、前記第１及び第２のコンタクト孔内の多結晶半導体のみを残すことにより、自己整合的に第１のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ソース拡散層、及び自己整合的に第２のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ドレイン拡散層をそれぞれ形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００２６】
この薄膜半導体装置の製造方法は、前記選択エッチング工程の後に、不純物を導入し、前記第１及び第２のコンタクト孔内の多結晶半導体の不純物濃度を高めると共に、その表面を非晶質化する工程を更に具備することが出来る。
【００２７】
また、前記選択エッチング工程の後、不純物を導入する工程の前に、Ｓｉ又はＧｅのドーピングを行い、前記第１及び第２のコンタクト孔内の多結晶半導体の表面をアモルファス化する工程を更に具備することが出来る。
【００２８】
また、選択エッチング工程の後に、全面に高融点金属膜を形成する工程、第２の熱処理を施して、前記高融点金属と前記第１及び第２のコンタクト孔内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる薄膜を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第１及び第２のコンタクト孔内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる薄膜を残す工程を更に具備することが出来る。
【００２９】
この場合、前記高融点金属としてＴｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることが出来る。
【００３０】
以上の薄膜半導体装置の製造方法において、前記第１及び第２の熱処理として、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法を用いることが出来る。
【００３１】
本発明の第３の態様は、上述した薄膜半導体装置を備えることを特徴とする表示装置を提供する。
【発明の効果】
【００３２】
本発明の第１の態様によると、凸型ソース・ドレイン構造を有することにより、微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置が提供される。
【００３３】
本発明の第２の態様によると、６００℃以下の温度での固相成長を用いることにより、微細かつ低抵抗のコンタクトの埋め込みを可能とした、信頼性の高い素子特性を有する薄膜半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００３４】
【図１】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図３】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図４】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図５】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図６】実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図７】実施例２に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図８】実施例３に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図９】図１〜図８に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図１０】液晶表示装置の概略的な断面構造を示す図である。
【図１１】図１０に示す表示画素周辺の等価回路を示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態について説明する。
【００３６】
本発明の第１の実施形態では、微細化に伴うコンタクト抵抗の増加を防止するため、６００℃以下の温度での固相成長によりコンタクト孔内に多結晶半導体を埋め込むことにより、凸型ソース・ドレイン構造を形成し、課題の解決を図った。また、このような微細な埋め込みコンタクトにより、続くメタライゼーション工程における被覆性の不良の低減を図った。
【００３７】
本発明の第２の実施形態では、６００℃以下の温度での固相成長によりコンタクト孔内に埋め込まれた多結晶半導体の表面をシリサイド化することにより、更にコンタクト抵抗の低減を図った。また、コンタクト孔内に埋め込まれた多結晶半導体の表面をシリサイド化することにより、多結晶半導体と配線金属との界面におけるスパイク現象やＳｉ析出を防止し、信頼性の向上を図った。
【００３８】
以下、本発明の第１及び第２の実施形態の様々な実施例に係る薄膜半導体装置である、ポリシリコン薄膜トランジスタ（ＴＦＴ）の製造プロセスについて、添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。
【００３９】
なお、以下の実施例１及び実施例２は発明の第１の実施形態に係る例、実施例３は発明の第２の実施形態に係る例である。
【００４０】
実施例１
本実施例に係るポリシリコンＴＦＴを製造するために順次行われる製造工程をＴＦＴ素子部の断面模式図を図１〜図６によって示す。
【００４１】
まず、図１（ａ）に示すように、フラットパネルディスプレイ用として使われている石英または無アルカリガラス等からなる透明絶縁性基板１０が用意される。基板１０に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
【００４２】
次に、図１（ｂ）に示すように、アンダーコート層１１，１２が透明絶縁性基板１０上に形成される。このアンダーコート層１１，１２は、例えばプラズマＣＶＤ法によって透明絶縁性基板１０上に堆積される、それぞれ厚さ５０ｎｍおよび１００ｎｍの窒化膜系絶縁膜およびシリコン酸化膜（Ｓｉ０２）である。
【００４３】
次いで、図１（ｃ）に示すように、非晶質半導体層１３がアンダーコート層１１、１２上に形成される。この半導体層１３は例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層１２のシリコン酸化膜上に堆積される例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。この後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理が行なわれることもある。
【００４４】
また、半導体層１３の上に光透過性絶縁膜（図示せず）が結晶化用犠牲膜として半導体層１３上に形成される場合もある。この光透過性絶縁膜は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により堆積される厚さ１０ｎｍのシリコン酸化膜である。レーザーアニール方法によっては、この光透過性絶縁膜を形成しない場合もある。
【００４５】
そして、図１（ｄ）に示すように、半導体層１３を構成するアモルファスシリコンを結晶化するために、例えばＸｅＣｌやＫｒＦエキシマレーザをエネルギー光として用いて、レーザアニール処理１４が行われる。ＫｒＦエキシマレーザが光透過性絶縁膜（図示せず）を介して半導体層１３に照射され、これにより半導体層１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度はおよそ３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体層１３内では、アモルファスシリコンが多結晶シリコンとして結晶化する。
【００４６】
図２（ａ）に示す工程では、レーザーアニール処理が施された後に光透過性絶縁膜（図示せず）を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体層１５を露出させる。
【００４７】
次に、図２（ｂ）にように、レジスト材を半導体層１５に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。その後、レジストパターン（図示せず）をマスクとして用いたドライエッチング処理により半導体層１５をパターニングする。このドライエッチング処理では、例えばＣＦ４およびＯ２が半導体層１５のエッチングガスとして用いられる。ドライエッチング後、レジストパターン（図示せず）を有機剥離液浸漬処理により半導体層１５上から除去し、島状半導体層１６が形成される。
【００４８】
次いで、図２（ｃ）に示すように、島状半導体層１６を含む基板全面に、ゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、例えばプラズマＣＶＤ法により島状半導体層１６上に堆積される厚さ３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。その後、島状半導体層１６のｎ型ＭＯＳおよびｐ型ＭＯＳとなる領域に対して、極低濃度の不純物を注入することもある。ｎ型ＭＯＳトランジスタの閾値制御のためには、ｐ型の不純物ドーピングが実施される。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成されるため、ｎ型ならびにｐ型のＴＦＴの閾値電圧Ｖｔｈを精密に制御することを目的として実施される。ｎ型ＴＦＴの形成用として、閾値電圧Ｖｔｈを精密に制御するためには、ドーピング条件は、例えば、４９ＢＦ２＋，５０ｋｅＶ，５×１０１２／ｃｍ−２で実施される。この場合、ｐ型ＭＯＳトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるｐ型ＭＯＳトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図ることもある。本工程では、イオン注入によりｎ型ＭＯＳトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも検討されている。
【００４９】
次に、ｐ型ＭＯＳトランジスタの閾値制御のためｎ型の不純物ドーピング用のフォトマスク（図示せず）を形成した後、ｎ型の不純物ドーピングが実施される。このときのドーピング条件は、３１Ｐ＋，５０ｋｅＶ，５×１０１２／ｃｍ−２で実施される。これら閾値電圧制御のための不純物導入工程は、閾値電圧Ｖｔｈが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、ｎ型のみもしくはｐ型のみあるいは両方の工程が省略されることがある。
【００５０】
以上により、ｎ型およびｐ型ＭＯＳが形成される領域に所望の濃度の不純物ドーピングが完了され、フォトレジスト（図示せず）が有機剥離液浸漬処理により除去される。その後、Ｓｉ中に注入されたイオンを活性化させるための活性化熱処理が必要であるが、一般的には、後の熱処理工程において一括して実施される。
【００５１】
その後、図２（ｄ）に示すように、ゲート絶縁膜１７上にゲート電極１８を形成する。このゲート電極１８は、例えばスパッタリングによりゲート絶縁膜１７のシリコン酸化膜上に厚さ２００ｎｍの高融点金属例えばＭｏＷ膜を堆積し、パターニングすることにより形成される。この高融点金属膜は、例えば基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で、ＤＣスパッタリングにより製膜される。その後、レジスト材を電極層上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成し、このレジストパターン（図示せず）をマスクとして用いたドライエッチング処理により高融点金属膜がパターニングされ、ゲート電極１８が形成される。
【００５２】
このドライエッチング処理では、例えばＣｌ２およびＯ２をエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングにより微細加工が実施される。その後、レジストパターン（図示せず）がゲート電極１８上でＯ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
【００５３】
なお、高融点金属膜上に酸化膜を連続して成膜し、これら２層構造を一括してエッチングすることにより酸化膜１９をゲート電極１８の保護膜として形成する場合もある。この酸化膜１９は、イオン注入時の保護層としても重要な役割を果たす。
【００５４】
続いて、半導体層１６へのＳｉのイオン注入（もしくはドーピング）が、ｎ型ＭＯＳおよびｐ型ＭＯＳ両者に対して一括して行われる。本工程は、後にｎ型およびｐ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−注入）と高濃度の不純物注入（ｎ＋およびｐ＋注入）時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために行うものであり、結晶回復を容易にするために実施するものである。
【００５５】
このようなＳｉのイオン注入は、注入エネルギーによって強制的にＳｉ結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Ｓｉプリアモルファス化（ＰＡＩ：Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ  Ｉｍｐｌａｎｔｓ）とも呼ばれている。このＰＡＩの条件は、Ｓｉ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２で実施される。
【００５６】
その後、図３（ａ）に示す工程において、フォトリソグラフィーによりｎ型およびｐ型の低濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型およびｐ型の低濃度不純物２０がゲート電極１８およびレジストパターン（図示せず）をマスクとして用いてアモルファス化された半導体層１６に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体層１６にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体層１６にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴの半導体層１６を覆った状態で行われる。
【００５７】
その後、ｎ型もしくはｐ型の低濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の低濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、低濃度不純物２０がゲート電極１８およびレジストパターン（図示せず）をマスクとして用いてアモルファス化された半導体層１６に添加される。尚、ｎ型およびｐ型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，５×１０１３／ｃｍ−２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２＋，３５ｋｅＶ，５×１０１３／ｃｍ−２である。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）が除去される。尚、ｐチャネル型ポリシリコンＴＦＴに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。図３（ｂ）は、低濃度の不純物が導入された状態を示したもので、低濃度不純物層２１が形成されている。
【００５８】
次に、図３（ｃ）に示すように、プラズマＣＶＤ法を用いて、サイドウォールスペーサーを形成するための絶縁膜２２（サイドウォールスペーサー用犠牲膜ＳｉＯ２）を形成する。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。
【００５９】
次いで、図３（ｄ）に示すように、サイドウォールスペーサー形成のための絶縁膜２２のドライエッチングが実施される。この場合、絶縁膜２２を膜厚分だけ均一にエッチ戻し（エッチバック）する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてＣＨＦ３ガスを用いたＲＩＥ（リアクティブイオンエッチング）により実施される。本工程のサイドウォールスペーサー形成においては、所望のサイドウォール幅Ｗを得るために、前記絶縁膜２２の膜厚が調整される。本実施例では、サイドウォール幅Ｗは絶縁膜２２の膜厚を調整することにより、０．２μｍが採用された。図３（ｄ）に示す断面図は、サイドウォールスペーサー２３が形成された状態を示したものである。
【００６０】
図４（ａ）に示す工程では、先ずフォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型もしくはｐ型の高濃度不純物２４をレジストパターン（図示せず）をマスクとして用いて前記半導体層１６に添加する。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体層１６にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体層１６にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴの半導体層１６を覆った状態で行われる。
【００６１】
その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、高濃度不純物２４がレジストパターン（図示せず）をマスクとして用いて半導体層１６に添加される。図４（ａ）に示す断面図は、高濃度の不純物２４が導入された状態を示したもので、ソース領域２６およびドレイン領域２７が形成される。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
【００６２】
ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２＋，３５ｋｅＶ，２×１０１５／ｃｍ−２である。ｐチャネル型もしくは、ｎチャネル型ポリシリコンＴＦＴに対するイオン注入の後、レジストパターン（図示せず）が除去される。
【００６３】
次いで、図４（ｂ）に示すように、ゲート電極１８並びにソース領域２６およびドレイン領域２７上に層間絶縁膜２８を形成する。この層間絶縁膜２８は、例えばプラズマＣＶＤ法によって高融点金属のゲート電極１８並びにソース領域２６およびドレイン領域２７の上に堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度３５０℃という条件で行われる。
【００６４】
更に、図４（ｃ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、レジストパターンをマスクとして用いたドライエッチング処理により層間絶縁膜２８を開口し、これによりゲート電極１８、ソース領域２６およびドレイン領域２７をそれぞれ部分的に露出させ、コンタクト孔２９および３０を形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。図４（ｃ）は、レジストパターンが層間絶縁膜２８上で除去された状態を示したものである。レジストの剥離条件としては、Ｏ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
【００６５】
その後、図５（ａ）に示すように、非晶質半導体膜３１を、コンタクト孔２９および３０が開口された層間絶縁膜２８上に形成する。この半導体膜３１は、前述の半導体層１５の形成時と同様の方式、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により堆積された、少なくとも厚さ３００ｎｍ以上（埋め込みを実施するコンタクト孔径の半分の値以上の厚さで実施）の、例えばアモルファスシリコンシリコン膜（ａ−Ｓｉ）である。ａ−ＳｉのＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。
【００６６】
図５（ｂ）に示す工程では、イオン注入が行われる。本工程では、先ずフォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型もしくはｐ型の高濃度不純物をレジストパターン（図示せず）をマスクとして用いて前記半導体膜３１に添加する。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンを前記半導体膜３１にイオン注入（ドーピング）し、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンを前記半導体膜３１にイオン注入（ドーピング）する。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴの半導体膜３１を覆った状態で行われる。
【００６７】
その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、高濃度不純物をレジストパターン（図示せず）をマスクとして用いて半導体膜３１に添加する。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２＋，３５ｋｅＶ，２×１０１５／ｃｍ−２である。ｐチャネル型もしくは、ｎチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）が除去される。
【００６８】
図６（ａ）に示す工程では、前記非晶質半導体（Ｓｉ）層の結晶化領域上のみを活性化並びに結晶回復させる第１の熱処理（６００℃以下の温度での固相成長）工程が施される状態を示したものである。本工程では、熱処理の方法として、例えばファーネス（５００℃、２時間）処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも６００℃以下の温度で固層成長の生じるような低パワー（照射エネルギー密度、照射フルエンス）条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が理想的である。このようにして熱処理を行うことにより、コンタクト孔底面に存在する再結晶化半導体層２６および２７をシード（種結晶）として、非晶質半導体膜３１は、表面方向にエピタキシャル成長ライクに結晶回復する。同時に、前記非晶質半導体膜３１に導入された不純物が活性化される。この時、コンタクト孔領域以外の領域では、下地が絶縁膜であるので結晶成長のシードが存在しないため、結晶回復することがなく、アモルファス状態のままである。このようにして、所望のコンタクト孔領域のみに自己整合的に結晶回復がなされ、単結晶・多結晶状態の領域３３とアモルファス状態の領域が区別されて形成される。
【００６９】
次に、図６（ｂ）に示すように、非晶質半導体膜のみを溶解する選択エッチャントを用いてエッチングすることにより、コンタクト孔内の多結晶半導体層３３、例えば多結晶Ｓｉ層を自己整合的に残留させ、コンタクト孔を多結晶Ｓｉ層３３で埋め込む。ここで用いた選択エッチャントは、酢酸：ＣＨ３ＣＯＯＨ、硝酸：ＨＮＯ３並びにフッ酸：ＨＦを混合したものである。
【００７０】
次いで、層間絶縁膜２８及びコンタクト孔２９，３０内に埋め込まれた多結晶Ｓｉ層３３上に、金属電極膜（図示せず）を形成する。この金属電極膜は、例えばＤＣスパッタリングにより厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉから成る積層膜である。これらのスパッタリング条件は、先ずＴｉ：１００ｎｍ成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行なわれる。アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの条件下で行なわれる。
【００７１】
続いて、レジスト材を金属電極膜上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成する。その後、レジストパターンをマスクとして用いてドライエッチング処理により金属電極膜をパターニングし、図６（ｃ）に示すように、ソース電極３４、およびドレイン電極３５を形成する。なお、このドライエッチング処理では、例えばＢＣｌ３およびＣｌ２がエッチングガスとして用いられ、ＢＣｌ３の流量３０ＳＣＣＭ、Ｃｌ２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Ｗの条件下で、アルミニウムおよびＴｉの積層膜を一括してエッチングした後、レジストパターンをソース電極３４、およびドレイン電極３５上から除去する。
【００７２】
以上のようにして、ソース領域２６及びドレイン領域２７にそれぞれ接続する、層間絶縁膜２８に形成されたコンタクト孔内にそれぞれ埋め込まれた多結晶Ｓｉ層からなる、凸型ソース多結晶半導体（Ｓｉ）層３３及び凸型ドレイン多結晶半導体（Ｓｉ）層３３を備える、図６（ｃ）に示すようなポリシリコンＴＦＴが完成する。
【００７３】
本実施例では、６００℃以下の温度での固相成長を用いて微細なコンタクト孔内を多結晶Ｓｉで埋め込むことにより、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンＴＦＴを得ることが出来た。
【００７４】
実施例２
本実施例では、実施例１の図６（ｂ）までの工程が実施例１と同一であるため、この部分の詳細な説明は省略する。実施例１と異なる点は、引き続く金属配線形成工程において、良好な金属−シリコンオーミックコンタクトを得るために、不純物をイオン注入して、コンタクト孔内に埋め込まれたｎ＋、ｐ＋多結晶半導体（Ｓｉ）層表面をアモルファス化する点である。これにより、コンタクト抵抗の低減や、金属又はシリコンの異常拡散の抑制が可能である。
【００７５】
即ち、先ずフォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして用いて、図７（ａ）に示すように、ｎ型もしくはｐ型の高濃度不純物をｎ＋もしくはｐ＋多結晶半導体（Ｓｉ）層３３に注入し、表面をアモルファス化して、アモルファスＳｉ層３７を形成する。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンをイオン注入（ドーピング）し、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンをイオン注入（ドーピング）する。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴのｎ＋もしくはｐ＋多結晶半導体（Ｓｉ）層３３を覆った状態で行われる。
【００７６】
その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、このレジストパターン（図示せず）をマスクとして用いて高濃度不純物をｎ＋もしくはｐ＋多結晶半導体（Ｓｉ）層３３に注入する。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
【００７７】
ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２＋，３５ｋｅＶ，２×１０１５／ｃｍ−２である。ｐチャネル型もしくは、ｎチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）を除去する。
【００７８】
その後、図７（ｂ）に示すように、実施例１の図６（ｃ）と同様の金属配線の形成工程が実施されるが、ここではその詳細は省略する。このような工程を経て、ポリシリコンＴＦＴが完成する。
【００７９】
本実施例では、ｎ＋、ｐ＋多結晶シリコンプラグ表面をアモルファス化することにより、更なるコンタクト抵抗の低減や、金属又はシリコンの異常拡散の抑制が可能となり、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンＴＦＴを得ることが出来た。
【００８０】
実施例３
本実施例でも、実施例１の図６（ｂ）までが実施例１と同じであるため、この部分の詳細な説明は省略する。本実施例が実施例１および２と異なる点は、ｎ＋、ｐ＋多結晶半導体（Ｓｉ）層３３表面に高融点金属膜を形成し、高融点金属と半導体との化合物を形成し、例えばシリサイド化して高融点金属シリサイド膜を形成し、コンタクト抵抗の低減を図る点であり、これによりコンタクト部における寄生抵抗の低減が図られ、優れた素子特性が得られる。
【００８１】
即ち、まず、図８（ａ）に示すように、高融点金属シリサイド膜を形成するための前段階として、従来の方法で、高融点金属薄膜３８を形成する。この高融点金属薄膜３８は、通常、高真空状態まで排気した後、ＤＣマグネトロンスパッタリング方式により形成される。本実施例では、ＲＦパワーと真空度を調整することにより、膜厚５０ｎｍの高融点金属を形成した。形成された高融点金属層３８は（１１１）配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるが、いずれも多結晶状態には変わりがなかった。
【００８２】
その後、シリサイド化熱処理として、高融点金属薄膜３８に対してランプアニール光等が全面照射される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。本実施例では、シリサイド層の界面に沿って不純物が偏析しながら移動するので、シリサイド／Ｓｉ界面は極めて平坦でかつ高い不純物濃度が維持された状態を保つことができる。本実施例では、熱処理は、タングステンのハロゲンランプを用いたＲＴＡ（ラピッドサーマルアニーリング）装置を用いて、５００℃以下の温度で実施した。
【００８３】
次に、図８（ｂ）に示すように、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料は溶解しない溶液に浸漬し、自己整合的にコンタクトプラグ３３上のみに高融点金属シリサイド３９を形成する。この選択エッチング処理では、例えば、Ｈ２ＳＯ４＋Ｈ２Ｏ２水溶液もしくはＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液が用いられる。
【００８４】
その後、図８（ｃ）に示すように、実施例１の図６（ｃ）ならびに実施例２の図７（ｂ）と同様の金属配線の形成工程を実施するが、ここではその詳細は省略する。このような工程を経て、ポリシリコンＴＦＴが完成する。
【００８５】
本実施例では、ｎ＋、ｐ＋多結晶シリコンプラグ表面をシリサイド化することにより、更なるコンタクト抵抗の低減や、コンタクト部における寄生抵抗の低減が図られ、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンＴＦＴを得ることが出来た。
【００８６】
ここで、本発明者は、本発明の核心部分のひとつである図５（ａ）以降の非晶質半導体（Ｓｉ）膜３１を多結晶半導体（Ｓｉ）膜３３に変換するための６００℃以下の温度での固相成長および活性化の検討を行った。
【００８７】
非晶質半導体（Ｓｉ）膜３１のソース・ドレイン部の結晶化領域上のみ、すなわち、コンタクト孔内部のみを活性化並びに結晶回復させるために、ファーネス（５００℃、２時間）処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも６００℃以下の温度で固層成長の生じるような低パワー（照射エネルギー密度、照射フルエンス）条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が好ましい。
【００８８】
このようにして熱処理することにより、非晶質の半導体膜３１は、その下にある再結晶化半導体層２６および２７をシード（種結晶）として、表面方向にエピタキシャル成長ライクに結晶回復が進行することを確認した。同時に、導入された不純物が活性化されることも確認した。この時、ソース・ドレイン領域以外の領域では、下地が絶縁膜であるので結晶成長のシードが存在しないため、結晶回復することなくアモルファス状態のままであることも確認した。
【００８９】
続いて、コンタクトプラグを完成させるためには、アモルファスＳｉ層のみを溶かす選択エッチャントを用いて、コンタクト内のみに多結晶Ｓｉを残留させることができた。ここで用いた選択エッチャントは、酢酸：ＣＨ３ＣＯＯＨ、硝酸：ＨＮＯ３並びにフッ酸：ＨＦを混合したものである。このようにして、所望のｎ＋およびｐ＋多結晶半導体（Ｓｉ）層３３部のみを自己整合的に結晶回復させ、単結晶・多結晶状態を作り上げることに成功した。
【００９０】
また、本発明者は、図８に示す多結晶Ｓｉ膜をシリサイド化する試験を行った。採用した方法は、図８（ａ）に示すような高融点金属膜３８と下地のＳｉ膜を接触させてシリサイド化反応させる方法である。この方法では、先ず石英基板上に成膜したＳｉ膜厚１００ｎｍのＬＰＣＶＤポリシリコンを用い、ＤＨＦ＋水素水により洗浄した後、Ｎｉを５０ｎｍスパッタにより堆積し、前駆体とした。熱処理はＲＴＡ装置を用い、Ｎ２雰囲気中にて一般的な処理シーケンスにて実施した。
【００９１】
一連の試験を通して、２００℃での予備加熱を４０秒実施し、昇温速度は１０℃/ｓｅｃ、降温速度は非制御としている。処理に当たっては、Ｓｉのサセプターを使用した間接加熱で行い、温度の制御はサセプター温度をパイロメータでモニタリングして行っている。アニール処理終了後は、Ｈ２ＳＯ４＋Ｈ２Ｏ２溶液（比率２:１）で、１００℃にて５分間のウエットエッチング処理を行い、未反応Ｎｉを除去した。生成膜の評価は、電気抵抗を四探針抵抗測定により、生成ＮｉｘＳｉｙ相の同定をＸＲＤ（Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）により、表面モフォロジーおよび生成膜厚の観察をＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）により実施した。
【００９２】
得られたＮｉｘＳｉｙ薄膜のシート抵抗を測定したところ、処理温度４００℃にてシート抵抗１００Ω/□を下回る３１．４Ω/□が得られており、さらに処理温度を５００℃に上昇した場合には、４．０Ω/□と非常に低抵抗の膜が得られている。これは、先立って検討を行ったＴｉｘＳｉｙに比べて、４００℃の場合でおよそ半分、５００℃の場合であれば１／２０のシート抵抗であり、ガラス上へのサブミクロンＴＦＴ形成を考えた場合、低温で低抵抗ソース・ドレインを形成する技術として非常に有望であることを確認した。尚、熱処理前のＴｉ膜やＮｉ膜は（１１１）配向を優先配向とした多結晶構造となっていること、Ｚｒ、ＴｉおよびＣｏを用いても同様に（１１１）配向を優先配向とした多結晶構造となっていることが別途確認されている。Ｎｉ膜のＲＴＡ後の結晶状態は、モノシリサイド構造であった。
【００９３】
次に、上述の実施形態で得られたポリシリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。
【００９４】
図９はこの液晶表示装置の概略的な回路構成を示し、図１０はこの液晶表示装置の概略的な断面構造を示し、図１１は表示画素周辺の等価回路を示す。
【００９５】
液晶表示装置は、図９に示すように、液晶表示パネル１００およびこの液晶表示パネル１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
【００９６】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１０３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１０４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
【００９７】
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
【００９８】
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【００９９】
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
【０１００】
尚、対向電極ＣＥは、図１１に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
【０１０１】
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路１０４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【０１０２】
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
【０１０３】
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。
【０１０４】
図１１に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
【０１０５】
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
【０１０６】
さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
【０１０７】
薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
【０１０８】
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
【０１０９】
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【符号の説明】
【０１１０】
１０…透明絶縁性基板（ガラス基板）、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ２膜）、１３…非晶質（アモルファス）半導体（Ｓｉ）層、１４…レーザー照射光、１５…多結晶半導体（Ｓｉ）層、１６…島状半導体層、１７…ゲート絶縁膜、１８…ゲート電極パターン、１９…ゲート電極保護膜、２０…イオン注入（ドーピング）〔ｎ−およびｐ−低濃度不純物注入〕、２１…ｎ−およびｐ−低濃度不純物注入層、２２…サイドウォール形成用絶縁膜、２３…サイドウォールスペーサ、２４…イオン注入（ドーピング）〔ｎ＋およびｐ＋高濃度不純物注入〕、２６…ソース領域、２７…ドレイン領域、２８…層間絶縁膜、２９、３０…コンタクト孔、３１…非晶質半導体（Ｓｉ）層、３２、３６…イオン注入（ドーピング）〔ｎ＋およびｐ＋高濃度不純物注入〕、３３…多結晶Ｓｉ層（ソースおよびドレイン凸型多結晶半導体（Ｓｉ）層）、３４…ソース電極、３５…ドレイン電極、３７…アモルファスＳｉ層、３８…高融点金属膜、３９…高融点金属シリサイド膜、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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