(57)【要約】【課題】素子分離膜の形成時または層間絶縁膜の形成時にボイドの発生を防止することができるフラッシュメモリー素子の製造方法を提供する。【解決手段】本発明による方法は、半導体基板上に絶縁膜パターンを形成する段階と、絶縁膜パターンをマスクで半導体基板を蝕刻してトレンチを形成する段階と、トレンチを含んだ半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜が形成された半導体基板上に湿式蝕刻工程を進行する段階と、半導体基板上に第２絶縁膜を形成する段階と、第１及び第２絶縁膜に平坦化工程を進行する段階及び絶縁膜パターンを除去する段階と、を含むことを特徴とする。【選択図】図２１
2009010385.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜パターンを形成する段階と、
前記絶縁膜パターンをマスクで前記半導体基板を蝕刻してトレンチを形成する段階と、
前記トレンチを含んだ前記半導体基板上に第１絶縁膜を形成する段階と、
前記第１絶縁膜が形成された前記半導体基板上に湿式蝕刻工程を進行する段階と、
前記半導体基板上に第２絶縁膜を形成する段階と、
前記第１及び第２絶縁膜に平坦化工程を進行する段階と、
前記絶縁膜パターンを除去する段階と、を含むことを特徴とするフラッシュメモリー素子の製造方法。
【請求項２】
前記絶縁膜パターンは、酸化膜及び窒化膜のうち少なくとも一つを含むことを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項３】
前記第１絶縁膜は、１７００〜２１５０Åの厚さで形成されて、前記湿式蝕刻工程を進行した後、１３５０〜１８４０Åの厚さで残されることを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項４】
前記湿式蝕刻工程は、ＤＨＦ(Diluted Hydrogen Fluoride)溶液を使用して進行されることを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項５】
前記絶縁膜パターンを停止膜で平坦化工程を進行することを特徴とする請求項１に記載のフラッシュメモリー素子の製造方法。
【請求項６】
半導体基板上に第１酸化膜パターン及び第１ポリシリコンパターンを形成する段階と、
前記第１酸化膜パターン及び第１ポリシリコンパターンが形成された前記半導体基板上に誘電体膜と第２ポリシリコンを順に積層する段階と、
前記第２ポリシリコン上に第２酸化膜パターンを形成する段階と、
前記第２酸化膜パターンをマスクで前記半導体基板を蝕刻して、前記第１酸化膜パターン、前記第１ポリシリコンパターン、誘電体膜パターン、第２ポリシリコンパターンでなされたゲートを形成する段階と、
前記第２酸化膜パターンを除去する段階と、
前記ゲートの側壁にスペーサを形成する段階と、
前記ゲート及びスペーサが形成された半導体基板上に層間絶縁膜を形成する段階と、を含むことを特徴とするフラッシュメモリー素子の製造方法。
【請求項７】
前記第２酸化膜パターンは、ＴＥＯＳで形成されることを特徴とする請求項６に記載のフラッシュメモリー素子の製造方法。
【請求項８】
前記第２酸化膜パターンは、ＨＦ(Hydrogen Fluoride)溶液を利用して除去することを特徴とする請求項６に記載のフラッシュメモリー素子の製造方法。
【請求項９】
前記第２酸化膜パターンは、気相洗浄(vapor phase cleaning)工程で除去されることを特徴とする請求項６に記載のフラッシュメモリー素子の製造方法。
【請求項１０】
前記気相洗浄工程は、３９℃で遂行されることを特徴とする請求項９に記載のフラッシュメモリー素子の製造方法。
【請求項１１】
前記気相洗浄工程は、１０〜２０秒間進行されることを特徴とする請求項９に記載のフラッシュメモリー素子の製造方法。
【請求項１２】
前記第２酸化膜は、２０００〜２２００Åの厚さで形成されることを含む請求項６に記載のフラッシュメモリー素子の製造方法。
【請求項１３】
前記ゲートの側壁にスペーサを形成する段階は、
前記ゲートの側壁に第３酸化膜及び第１窒化膜を形成して、蝕刻工程を進行して前記ゲートの側壁に第３酸化膜パターン及び第１窒化膜パターンを形成する段階と、
前記第１窒化膜パターンを除去して、前記第３酸化膜パターン及びゲートが形成された前記半導体基板上に第２窒化膜を形成する段階と、
前記第２窒化膜に蝕刻工程を進行して前記ゲートの側壁に前記第３酸化膜パターン及び第２窒化膜パターンでなされた前記スペーサを形成する段階と、を含むことを特徴とする請求項６に記載のフラッシュメモリー素子の製造方法。
【請求項１４】
前記第３酸化膜パターンは、１５０〜２５０Åの厚さで形成されて、前記第１窒化膜は７７０〜１５００Åの厚さで形成されて、前記第２窒化膜は１８０〜２２０Åの厚さで形成されることを含む請求項１３に記載のフラッシュメモリー素子の製造方法。
【請求項１５】
前記フラッシュメモリー素子の製造方法は、
前記層間絶縁膜を形成する以前に、前記スペーサ、前記ゲート及び前記半導体基板の前面にシリサイド形成金属を蒸着する段階と、
前記シリサイド形成金属が形成された前記半導体基板の前面を熱処理して前記ゲートの上部に金属シリサイドを形成する段階と、をさらに具備することを特徴とする請求項６に記載のフラッシュメモリー素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものであり、特に、フラッシュメモリー素子の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリー素子は電源がオフされても保存されたデータが損傷されない非揮発性記憶媒体でありながらも、データの記録、読み取り、削除などの処理速度が比較的高いという長所がある。
【０００３】
これによって、前記フラッシュメモリー素子はＰＣのＢｉｏｓ用、セットトップボックス、プリンター及びネットワークサーバーなどのデータ保存用として広く使用されており、最近ではデジタルカメラと携帯電話などでも多く利用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、素子が高集積化されることによってフラッシュメモリーの単位セルの大きさが小さくなり、単位セルをなすゲート領域とゲート領域との間の間隔が狭くなることにより金属配線の形成時にボイドが発生するようになる。
【０００５】
本発明が解決しようとする技術的課題は、素子分離膜の形成時にボイドの発生を防止することができ、また、層間絶縁膜の形成時にボイドの発生を防止することができるフラッシュメモリー素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明に係るフラッシュメモリー素子の製造方法は、半導体基板上に絶縁膜パターンを形成する段階と、前記絶縁膜パターンをマスクで前記半導体基板を蝕刻してトレンチを形成する段階と、前記トレンチを含んだ前記半導体基板上に第１絶縁膜を形成する段階と、前記第１絶縁膜が形成された前記半導体基板上に湿式蝕刻工程を進行する段階と、前記半導体基板上に第２絶縁膜を形成する段階と、前記第１及び第２絶縁膜に平坦化工程を進行する段階及び前記絶縁膜パターンを除去する段階と、を含む。
【０００７】
また、フラッシュメモリー素子の製造方法は、半導体基板上に第１酸化膜パターン及び第１ポリシリコンパターンを形成する段階と、前記第１酸化膜パターン及び第１ポリシリコンパターンが形成された前記半導体基板上に誘電体膜と第２ポリシリコン順に積層する段階と、前記第２ポリシリコン上に第２酸化膜パターンを形成する段階と、前記第２酸化膜パターンをマスクで前記半導体基板を蝕刻して、前記第１酸化膜パターン、前記第１ポリシリコンパターン、誘電体膜パターン、第２ポリシリコンパターンでなされたゲートを形成する段階と、前記第２酸化膜パターンを除去する段階と、前記ゲートの側壁にスペーサを形成する段階及び前記ゲート及びスペーサが形成された半導体基板上に層間絶縁膜を形成する段階と、を含む。
【発明の効果】
【０００８】
本発明によるフラッシュメモリー素子の製造方法は、素子分離膜の形成時にボイドの発生を防止することができ、また層間絶縁膜の形成時にボイドの発生を防止することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明によるフラッシュメモリー素子の製造方法の実施例を添付図面を参照して説明する。
【００１０】
図１は、９０nmフラッシュセル配列の全体的な構造である。
【００１１】
共通ソースラインを共有するビットラインは２４ビットセルで構成されて、単位セル(unit cell)はセルゲートを含む横長さとビットラインコンタクトが含まれる縦長さの大きさを有する。
【００１２】
図２(a)および図２(b)は、それぞれ１３０nm、９０nm工程単位セルのレイアウトを示す。
【００１３】
９０nmノア(ＮＯＲ)フラッシュセルは１３０nmフラッシュセルよりおおよそ４９％減少された０．０８１μm２のセル大きさを有する。
【００１４】
このようなセル大きさの減少は、セルを形成する重要工程のパターン化の難しさ及びギャップフィル(gap fill)時に生成されるボイドのような問題を発生させる。このような問題を次のような工程で解決する。
【００１５】
図３乃至図２１は、本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【００１６】
図３に示すように、半導体基板１０上に第１ゲート酸化膜１２及び第１窒化膜１４を形成する。
【００１７】
前記第１ゲート酸化膜１２は、前記半導体基板１０に形成された素子を保護する。前記第１窒化膜１４は窒化珪素膜または酸窒化膜で形成されることができる。
【００１８】
そして、図４に示すように、前記第１ゲート酸化膜１２及び第１窒化膜１４をパターニングして、第１ゲート酸化膜パターン１６及び第１窒化膜パターン１８を形成する。
【００１９】
前記第１ゲート酸化膜パターン１６及び第１窒化膜パターン１８は、前記第１窒化膜１４上に露光及び現像工程でフォトレジストパターンを形成した後、蝕刻工程を進行して形成され、素子分離膜が形成される前記半導体基板１０が露出される。
【００２０】
続いて、図５に示すように、第１ゲート酸化膜パターン１６及び第１窒化膜パターン１８をマスクにして前記半導体基板１０に蝕刻工程を進行してトレンチ２０を形成する。
【００２１】
そして、図６に示すように、前記トレンチ２０を含む前記半導体基板１０上に前記トレンチ２０を埋め立てるための第１絶縁膜２２を形成する。
【００２２】
前記第１絶縁膜２２を形成時に、前記トレンチ２０の上部に前記第１絶縁膜２２が突き出されてオーバーハング(overhang)が発生する。
【００２３】
前記第１絶縁膜２２は、７００〜２１５０Åの厚さを有するＨＤＰＵＳＧ(High Density Plasma Undoped Silicate Glass)で形成されることができる。
【００２４】
続いて、図７に示すように、前記第１絶縁膜２２の突き出された部分を除去して、第１絶縁膜パターン２４を形成する。
【００２５】
前記第１絶縁膜２２の突き出された部分はＤＨＦ(Diluted Hydrogen Fluoride)溶液を利用した湿式蝕刻で除去されることができ、前記第１絶縁膜２４は１３５０〜１８４０Åの厚さで残される。
【００２６】
前記湿式蝕刻で前記トレンチ２０上部の突き出された部分を除去して縦横比(aspect ratio)を増加させることができる。
【００２７】
そして、図８に示すように、前記第１絶縁膜パターン２４が形成された前記トレンチ２０に絶縁物を埋め立てて素子分離膜パターン２６を形成する。
【００２８】
前記素子分離膜パターン２６は前記第１絶縁膜パターン２４上に第２絶縁膜(図示せず)を形成した後、平坦化工程を進行して形成することができる。
【００２９】
この時、前記第２絶縁膜を前記半導体基板１０に形成した後、前記第１窒化膜パターン１８を停止点にして前記平坦化工程を進行する。
【００３０】
続いて、図９に示すように、前記第１ゲート酸化膜パターン１６及び第１窒化膜パターン１８を除去して素子分離膜２８を完成する。
【００３１】
この時、前記第１ゲート酸化膜パターン１６及び第１窒化膜パターン１８除去時に露出した前記素子分離膜パターン２６の一部も共に除去されることができる。
【００３２】
このように、前記トレンチ２０に前記第１絶縁膜２２を形成した後、湿式蝕刻工程を経って縦横比を増加させてくれることで、後続前記第２絶縁膜の形成時にボイド(void)なしにトレンチ２０をギャップフィル(gap fill)して、前記素子分離膜２８を完成することができる。
【００３３】
そして、図１０に示すように、前記半導体基板１０上に第２ゲート酸化膜及びフローティングゲートを順に形成した後、パターニングして第２ゲート酸化膜パターン４０及びフローティングゲートパターン４２を形成する。
【００３４】
前記第２ゲート酸化膜パターン４０は８５Å〜９５Å、望ましくは９０Åの厚さで形成されることができ、前記フローティングゲートパターン４２はポリシリコンで形成されることができる。
【００３５】
続いて、図１１に示すように、前記第２ゲート酸化膜パターン４０及びフローティングゲートパターン４２が形成された前記半導体基板１０上に誘電体膜３４、制御ゲート３６及びハードマスク(hard mask)３８を順に形成する。
【００３６】
そして、前記ハードマスク３８上にフォトレジストパターン３２を形成して、前記ハードマスク３８を蝕刻して、第１ハードマスクパターン(図示せず)を形成した後、前記フォトレジストパターン３２を除去する。
【００３７】
前記制御ゲート３６はポリシリコンで形成され、前記誘電体膜３４はＯＮＯ(Oxide-Nitride-Oxide)の構造を有し、前記フローティングゲート４２と制御ゲート３６とを絶縁する役割をする。
【００３８】
前記ハードマスク３８は、２０００〜２２００Å厚さのＴＥＯＳ(Tetra Ethyl Ortho Silicate)で形成されることができる。
【００３９】
そして、前記第１ハードマスクパターンをマスクで蝕刻工程を進行すると、図１２に示すように、前記半導体基板１０上に第２ゲート酸化膜パターン４０、フローティングゲートパターン４２、誘電体膜パターン４４及び制御ゲートパターン４６でなされたゲート５０を形成することができる。
【００４０】
この時、前記第１ハードマスクパターンの一部も蝕刻されて前記制御ゲートパターン４６上には第２ハードマスクパターン４８が形成される。
【００４１】
ゲート形成工程ではフォトレジストの厚さマージンが不足であるために、本実施例では前記第１ハードマスクパターンを利用してゲートをパターン化した。
【００４２】
前記フローティングゲート４２はデータが保存されて、前記制御ゲート４６は下部に形成された前記フローティングゲート４２に電子を励起させて充電(charging)または放電(discharging)をするようにするバイアス電圧を印加する役割をする。
【００４３】
そして、図１３に示すように、前記第２ハードマスクパターン４８を除去する。
【００４４】
前記第２ハードマスクパターン４８はＨＦ(Hydrogen Fluoride)溶液を利用した気相洗浄(vapor phase cleaning)工程を進行して除去されることができる。
【００４５】
前記第２ハードマスクパターン４８除去時に前記誘電体膜パターン４４の損失が発生するとセル特性に影響を与えるので、気相洗浄工程を進行して前記第２ハードマスクパターン４８を前記誘電体膜パターン４４の損失なしに除去する。
【００４６】
前記気相洗浄工程は、３９℃の条件で１０〜２０秒間進行する。
【００４７】
続いて、図１４に示すように、前記ゲート５０の側壁に第２窒化膜パターン５４及び第１酸化膜パターン５２からなる第１スペーサ５５を形成する。
【００４８】
そして、前記半導体基板１０にゲート５０と第１スペーサ５５とをイオン注入マスクにするイオン注入工程を進行して、高濃度不純物領域であるソース及びドレイン領域５７を形成する。
【００４９】
前記第１スペーサ５５は前記ゲート５０が形成された前記半導体基板１０上に第２窒化膜及び第１酸化膜を形成した後、乾式蝕刻工程を進行して形成されることができる。
【００５０】
前記第１酸化膜は１５０〜２５０Å厚さのＴＥＯＳで形成されることができ、前記第２窒化膜は７７０〜１５００Åの厚さの窒化珪素(SiN)で形成されることができる。
【００５１】
続いて、図１５に示すように、前記第２窒化膜パターン５４を除去する。
【００５２】
前記第２窒化膜パターン５４を除去することで、層間絶縁膜の形成前に、前記セル領域に形成された前記ゲートら５０の間の間隔を充分に確保することができる。
【００５３】
したがって、以後進行される層間絶縁膜の形成時にボイドの発生を防止することができる。また、以後コンタクトを形成するための工程マージンを充分に確保して、除去される前記第２窒化膜パターン５４の厚さ程度に前記ゲートら５０の間の間隔を狭めて素子の集積度を増加させることができるようになる。
【００５４】
前記第２窒化膜パターン５４は湿式蝕刻工程を進行して除去され、前記湿式蝕刻工程では燐酸(H３PO４)が使用される。
【００５５】
続いて、図１６に示すように、前記半導体基板１０の前面に第３窒化膜５６を形成する。前記第３窒化膜５６は窒化珪素(SiN)で形成されることができ、１８０〜２２０Åの厚さで形成されることができる。
【００５６】
前記第３窒化膜５６は、後続工程であるサリサイド(salicide)工程で、前記ゲート５０の側壁に残された第１酸化膜パターン５２にサリサイドが形成されて、異常な素子特性が発生することを防止する役割を果たす。
【００５７】
前記第２窒化膜パターン５４の除去過程で正確に一定量の窒化膜を残すように制御するのに工程上の限界があるために、後続で再蒸着を施行するのが工程上さらに安定的な方法である。
【００５８】
続いて、図１７に示すように、前記第３窒化膜５６上に第２酸化膜５３を形成する。
【００５９】
前記第２酸化膜５３は３００〜５００Å、望ましくは４００Åの厚さでＴＥＯＳで形成されることができる。
【００６０】
そして、図１８に示すように、蝕刻工程で前記第２酸化膜５３を除去して、前記第１酸化膜５２の側壁に第３窒化膜パターン５８を形成する。
【００６１】
前記第２酸化膜５３除去時に、前記制御ゲート４６上部と前記半導体基板１０上に形成された前記第３窒化膜５６の一部も除去されて、前記第１酸化膜パターン５２の側壁のみに第３窒化膜パターン５８が残される。
【００６２】
したがって、前記ゲート５０の側壁には前記酸化膜パターン５２及び第３窒化膜パターン５８でなされた第２スペーサ６２が形成されて、以後進行されるサリサイド工程で前記第１酸化膜パターン５２はシリサイド(silicide)にならない。
【００６３】
そして、図１９に示すように、前記半導体基板１０上にシリサイド形成用金属６４を蒸着する。
【００６４】
前記シリサイド形成用金属６４としてはコバルト(Co)を使用することができる。
【００６５】
続いて、前記半導体基板１０の前面に熱処理工程を進行してシリコンとの金属の反応を誘導して、図２０に示すように、前記ゲート５０上部及びソース/ドレイン領域５７上に金属シリサイド５９をそれぞれ形成する。
【００６６】
前記熱処理工程で金属がシリコン及びポリシリコンと接触する領域のみに金属シリサイドが形成されて、それ以外の領域では金属とシリコンの反応が遮られるので、シリサイドが形成されない。
【００６７】
このように前記ゲート５０及びソース/ドレイン領域５７に同時に前記シリサイド５６を形成した後、反応しない前記シリサイド形成用金属６４は選択的蝕刻で除去する。
【００６８】
続いて、図２１に示すように、前記半導体基板１０上に層間絶縁膜７０を形成する。
【００６９】
前記層間絶縁膜７０はＰＭＤ(Pre Metal Dielectric)として、ＰＳＧ(Phosphorus Silicate Glass)、ＢＰＳＧ(Boro-Phosphorus Silicate Glass)またはＵＳＧ(undoped silicate glass)が使用される。
【００７０】
前記第１スペーサ５５の前記第２窒化膜パターン５４を除去して、前記ゲート５０の間の間隔を充分に確保したので、前記層間絶縁膜７０の形成時にボイドが発生しない。
【００７１】
続いて、図示しなかったが前記層間絶縁膜７０を選択的に蝕刻してビアホールを形成した後、前記ビアホールにタングステン(Ｗ)を埋め立てて、コンタクトプラグを形成する。
【００７２】
前記コンタクトプラグの形成で前記ゲート５０及びソース/ドレイン領域５７と電気的に連結されることができる。
【００７３】
前記層間絶縁膜７０の形成時にボイドが発生されなかったから前記コンタクトプラグの形成時にボイドによる拡散現象が現われないので、フラッシュメモリー素子は正常な動作を遂行することができるようになる。
【００７４】
また、前記タングステンコンタクトプラグ形成後、ボイドによる素子間のブリッジを防止することができる。
【００７５】
以上説明したように、実施例によるフラッシュメモリー素子の製造方法によるとゲートの間に十分な空間を確保することにより、層間絶縁膜の形成時にボイドが発生することを防止することができる。
【００７６】
図２２乃至図２９は、セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【００７７】
ノア(ＮＯＲ)フラッシュセルの基本的な動作にはプログラム(program)と消去(erase)動作がある。
【００７８】
プログラム動作は、ドレイン付近で発生したホットエレクトロン(hot electron)をフローティングゲートで注入する動作でチャンネルホットエレクトロン(Channel Hot Electron)注入方法を使用する。
【００７９】
動作条件は制御ゲート４６に１０Ｖ、ドレインに３．９Ｖを印加してソース及びバルク基板に０Ｖを３μs間に印加するとチャンネル熱電子のうちの一部がゲート電界によってゲート酸化膜であるトンネル酸化膜(tunnel oxide)４０を通じてフローティングゲート４２に注入されることでプログラムがなされる。
【００８０】
消去動作は、ＦＮ(Fowler-Nordheim)トンネリング方式を利用してソースとバルク基板で消去する。すなわち、ドレインフローティング(floating)させて、制御ゲート４６に−９．１Ｖ、ソースとバルクは７．７Ｖを１００ms時間の間に印加してフローティングゲート４２に蓄積された電荷をソースとバルク基板に引っ張り出す。
【００８１】
このような電圧条件でプログラム目標閾値電圧は８Ｖであり、消去閾値電圧は１．５Ｖである。
【００８２】
以後説明する実験結果は、前記提示した動作条件に合わせて導出した。
【００８３】
以下、実験結果に対して添付図面を参照して説明する。
【００８４】
図２２は、トンネル酸化膜４０の消去特性に対する実験結果である。
【００８５】
セル特性に影響を与える一番目の工程パラメーターはトンネル酸化膜４０の厚さである。このトンネル酸化膜４０はフローティングゲート４２とセル活性(active)領域との間にある酸化膜であり、セルの消去特性に影響を与える。
【００８６】
ＦＮ電流はトンネル酸化膜４０に非常に高い電界が印加された時に電極から酸化膜上の伝導体にトンネリングが生じるために、この酸化膜の厚さが薄いほどフローティングゲート４２の電荷をさらに易しく引き下すことができる。
【００８７】
図２２で見られるように、トンネル酸化膜４０の厚さが減少することによって消去閾値電圧が低くなることが分かる。よって、本発明では１００msで１．５Ｖの消去閾値電圧を合わせるために９０Å厚さを選択した。このような選択によって、以後に図示された図２８及び図２９に示すように１００ms間に消去閾値電圧がおおよそ１．２Ｖで合わせられることができる。
【００８８】
図２３は、側壁酸化膜(sidewall oxide)５２の厚さによるパンチスルー(punch-through)特性に対する実験結果であり、図２４は側壁酸化膜５２の厚さによるプログラム特性に対する実験結果である。
【００８９】
側壁酸化膜５２はゲート５０形成後にセルソース、ドレイン形成のためのイオン注入工程後、蝕刻及びイオン注入によるゲート損傷を回復するための酸化工程である。
【００９０】
図２３で見られるように、前記側壁酸化膜５２を６０Åから４０Åに厚さを減少させると、短い温度時間のためにソース、ドレイン接合が側面に広がることを阻んでパンチスルー特性を向上させることができる。
【００９１】
また図２４でも見られるように、プログラム閾値電圧もおおよそ０．３Ｖ増加されることを確認することができる。
【００９２】
図２５は、チャンネルドーピング(doping)によるプログラム特性に対する実験結果である。
【００９３】
図２５で見られるように、セルはホウ素(Boron)のチャンネルドーピングが高いほど電流が増加してプログラム閾値電圧が増加されることが分かる。
【００９４】
本実験結果として、３μｍで８Ｖの閾値電圧を有する５．８Ｅ１３の量(dose)条件を選択した。
【００９５】
結果的に、セル特性に影響を与える工程実験を通じてトンネル酸化膜４０の厚さを９０Å、側壁酸化膜５２は４０Å、セル閾値電圧イオン注入量(dose)は５．８Ｅ１３条件が選択された。
【００９６】
図２６は、ドレイン３．９Ｖでゲート電圧によるプログラムの速度特性を示して、図２７はゲート１０Ｖでドレイン電圧によるプログラムの速度特性を示す。
【００９７】
二つの実験結果から、ゲート電圧１０Ｖ、ドレイン電圧３．９Ｖであるとき、３μｍプログラム時間の間に閾値電圧がおおよそ８Ｖまで増加することが分かる。
【００９８】
また、ゲート電圧変更によるプログラムの速度特性は図２６からわかるように一定に増加することを分かる。
【００９９】
しかし、図２７ではドレイン電圧が高くなるほどプログラム閾値電圧が少しずつ減少することが分かる。結果的に、プログラム閾値電圧はドレイン電圧より、ゲート電圧の増加を通じてさらに向上させることができる。
【０１００】
その理由はゲート５０の高い電圧は、カップリング比(coupling ratio)によってその程度の高い電圧がフローティングゲート４２にそのまま印加されて、ゲート電界が大きくなるために、さらに多いホットエレクトロン(hot electron)をフローティングゲート４２で引っぱることができるためである。
【０１０１】
図２８は、ソースとバルク基板に７．７Ｖを印加して、ゲート電圧による消去の速度特性を示して、図２９はゲートに−９．１Ｖを印加して、ソースとバルク電圧変更による消去の速度特性を示す。
【０１０２】
二つの条件すべては、目標消去時間である１００msの間におおよそ１．２Ｖの消去閾値電圧を示して、消去速度も同一であるということを確認することができる。
【０１０３】
その理由は、ゲートとソース及びバルクの電位差による電界によって消去動作がなされるからである。
【０１０４】
図３０乃至図３３は、セルの信頼性をテストした実験結果である。
【０１０５】
セルの故障(Cell Disturbs)は連続的なプログラミング動作をする間に高い電界が共通のドレインとゲートにかかっている非選択セルに影響を与えるので生じる現象である。この現象はゲート故障(gate disturb)、ドレイン故障(drain disturb)及び読み取り故障(read disturb)で分けることができる。
【０１０６】
図３０は、ゲート故障特性を示す。
【０１０７】
ゲート故障(Gate Disturb)は、書き取り動作の間に共通ゲートに連結されている他の削除されたセルのゲートに高い電圧が印加される時に生じる故障である。
【０１０８】
プログラムされたセルのフローティングゲート４２にある一部電子がＯＮＯ絶縁体４４を通じて制御ゲート４６に、一部電子は基板に注入されて生じる故障である。
【０１０９】
図３０からわかるように、１００msのストレス時間の間にセルを動作させるゲート電圧１０Ｖでは、閾値電圧の減少が全然ない。ゲート電圧１２Ｖの高い電圧条件では、プログラム閾値電圧がおおよそ０．３Ｖ減少されることを確認することができる。
【０１１０】
また、長時間にわたりゲート電圧ストレスが印加されても、閾値電圧が急に減少されない理由は、フローティングゲート４２にある電子が厚いＯＮＯ絶縁体４４を通じて制御ゲートに注入されるのが難しいからである。
【０１１１】
図３１は、ドレイン故障特性を示す。
【０１１２】
ドレイン故障(Drain Disturb)は、プログラムされるセルとドレインを共有するプログラムされているセルで発生する故障である。
【０１１３】
プログラムされるセルとドレインを共有する非選択されたセルのドレインとゲートとの間に電場が発生するようになる。このような電場によってフローティングゲート４２でドレインに一部電荷がトンネリングされて閾値電圧を低める原因になって、プログラムされたセルのフローティングゲート４２にある一部電子を失うようになるので生じる故障である。
【０１１４】
図３１で見られるように、１００ms時間の間にセルを動作させるドレイン３．９Ｖでおおよそ０．１Ｖ減少されることが分かる。
【０１１５】
マージン側面でドレイン電圧４．２Ｖが印加されても閾値電圧はおおよそ０．２Ｖだけが減少される。ゲート故障と異なり、ドレイン故障はストレス時間による急激な閾値減少特性を有する。その理由は、９０Åの薄いトンネル酸化膜４０を通じてフローティングゲート４２の電子が易しくドレインに抜け出ることがあるからである。
【０１１６】
図３２は、読み取り故障の特性を示す。
【０１１７】
読み取り故障(Read Disturb)は読み取り動作の間に低い電流注入がある時にフローティングゲートにある電荷を失うようにして生ずる故障であり、読み取り条件下で１０年の間に電荷をそのまま維持することができないので発生する故障である。
【０１１８】
図３２で見られるように、ドレイン電圧１Ｖで１０年を保障する。また、読み取り動作のためのドレイン電圧０．９Ｖでは１００年が越える時間を保障している。
【０１１９】
図３３は、許容値(endurance)特性を示した特性であり、１０００００回以上プログラムと消去動作をした時、閾値電圧の特性を示す。
【０１２０】
プログラム時にチャンネル部分でトンネル電子がフローティングゲート４２に流れる時、トンネル酸化膜４０で電子トラップが発生する。
【０１２１】
前記電子トラップによって正孔電流が発生して、さまざまな故障の原因になって、これはフラッシュメモリーの信頼性に影響を与える。
【０１２２】
すなわち、酸化膜内の電子トラップによってＦＮ電流が流れにくくなって、プログラム/消去サイクル数が増加することによって、閾値電圧のウィンドウが細くなることを確認することができる。
【０１２３】
図３３からわかるように、プログラム/消去が１０００回以上であるとき、閾値電圧のウィンドウが少しずつ細くなる特性を見せる。
【０１２４】
しかし、信頼性評価基準である１０００００回のサイクル結果、ウィンドウ減少はおおよそ２Ｖであり、信頼性評価基準範囲内にいることを確認することができる。
【０１２５】
本研究ではセル特性実験結果、セル特性に影響を与える工程であるトンネル酸化膜４０、側壁酸化膜５２及びセルチャンネルドーピング実験を通じて最適の工程条件を適用した。また、９０nmフラッシュメモリー素子の工程条件下でセルプログラム、消去の速度特性及びパンチスルー特性に対するマージンを確認した。
【０１２６】
これにより９０nmセル特性は、１３０nmセルの大きさが４９％減少にも、９０nmフラッシュメモリーセルの故障特性及び信頼性特性も確保した。
【０１２７】
したがって、９０nmフラッシュメモリー技術はセル大きさの減少でチップの量産数が増加して売上高を増加させることができるであろう。
【０１２８】
以上で実施例を中心に説明したが、これは単に例示であるだけで、本発明を限定するものではなくて、本発明が属する分野の通常の知識を有した者なら本実施例の本質的な特性を脱しない範囲で以上に例示されないさまざまの変形と応用が可能であることが分かることができるであろう。例えば、実施例に具体的に現われた各構成要素は変形して実施することができるものである。そして、このような変形と応用に係る差異点らは添付された請求範囲で規定する本発明の範囲に含まれるものとして解釈されなければならないであろう。
【図面の簡単な説明】
【０１２９】
【図１】９０nmフラッシュセル配列の全体的な一般的な構造である。
【図２】図２(a)および図２(b)は、それぞれ１３０nm、９０nm工程の一般的な単位セルレイアウトを示す。
【図３】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図４】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図５】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図６】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図７】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図８】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図９】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１０】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１１】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１２】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１３】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１４】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１５】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１６】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１７】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１８】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図１９】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図２０】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図２１】本発明の実施例によるフラッシュメモリー素子方法による工程断面図である。
【図２２】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２３】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２４】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２５】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２６】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２７】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２８】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図２９】セル特性に影響を与える工程実験を通じて最適のセル特性を導出した実験結果である。
【図３０】セルの信頼性をテストした実験結果である。
【図３１】セルの信頼性をテストした実験結果である。
【図３２】セルの信頼性をテストした実験結果である。
【図３３】セルの信頼性をテストした実験結果である。
【符号の説明】
【０１３０】
１６  第１ゲート酸化膜パターン
１８  第１窒化膜パターン
５０  ゲート
５４  第２窒化膜パターン
５５  第１スペーサ
５７  ソース/ドレイン領域
６２  第２スペーサ
１  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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