(57)【要約】【課題】ワード線を分割した際の面積オーバヘッド増加を抑制する。【解決手段】互いに交差する複数のワード線及び複数のビット線、並びに、これら交差部に接続され読み出し用ポート及び書き込み用ポートが独立に設けられた複数のメモリセルを有するメモリセルアレイと、前記ワード線を駆動するワード線ドライバとを備え、前記メモリセルを構成する素子と前記ワード線ドライバを構成する素子のサイズを共通化する。【選択図】図３
2009272587.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数のワード線及び複数のビット線、並びに、これら交差部に接続され読み出し用ポート及び書き込み用ポートが独立に設けられた複数のメモリセルを有するメモリセルアレイと、
前記ワード線を駆動するワード線ドライバと、
を備え、
前記メモリセルを構成する素子と前記ワード線ドライバを構成する素子のサイズが共通化されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルを構成する素子と前記ワード線ドライバを構成する素子のレイアウトが共通化されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線は、読み出し用ワード線と書き込み用ワード線とを備え、
前記ビット線は、読み出し用ビット線と第１及び第２の書き込み用ビット線とを備え、
前記メモリセルは、第１の負荷用トランジスタ及び第１の駆動用トランジスタからなる第１のインバータと、第２の負荷用トランジスタ及び第２の駆動用トランジスタからなり前記第１のインバータの入力端及び出力端にそれぞれ出力端及び入力端が接続された第２のインバータと、前記第１のインバータの出力端及び前記第１の書き込み用ビット線の間に接続されゲートに前記書き込み用ワード線が接続された第１のトランスファトランジスタと、前記第２のインバータの出力端及び前記第２の書き込み用ビット線の間に接続されゲートに前記書き込み用ワード線が接続された第２のトランスファトランジスタと、ソースに接地線が接続されゲートに前記第１のインバータの入力端が接続された第３の駆動用トランジスタと、ソースに前記第３の駆動用トランジスタのドレインが接続されドレインに前記読み出し用ビット線が接続されゲートに前記読み出し用ワード線が接続された第３のトランスファトランジスタとを備え、
前記ワード線ドライバは、第３の負荷用トランジスタ及び第４の駆動用トランジスタからなり入力端に前記読み出し用ワード線が接続された第３のインバータと、ソースに前記メモリセルへのデータ書き込みを許可する第１のライトイネーブル信号線が接続されドレインに前記書き込み用ワード線が接続されゲートに前記第３のインバータの出力端が接続された第４の負荷用トランジスタ、ソースに接地線が接続されドレインに前記書き込み用ワード線が接続されゲートに前記第３のインバータの出力端が接続された第５の駆動用トランジスタ、及びソースに接地線が接続されドレインに前記書き込み用ワード線が接続されゲートに前記第１のライトイネーブル信号線に対し逆論理の第２のライトイネーブル信号線が接続された第６の駆動用トランジスタからなるＮＯＲゲートとを備え、
前記読み出し用ワード線が選択され、かつ、前記第１のライトイネーブル信号線が活性化された場合に前記書き込み用ワード線が選択される
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記ワード線は、読み出し用ワード線と書き込み用ワード線とを備え、
前記ビット線は、読み出し用ビット線と第１及び第２の書き込み用ビット線とを備え、
前記メモリセルは、第１の負荷用トランジスタ及び第１の駆動用トランジスタからなる第１のインバータと、第２の負荷用トランジスタ及び第２の駆動用トランジスタからなり前記第１のインバータの入力端及び出力端にそれぞれ出力端及び入力端が接続された第２のインバータと、前記第１のインバータの出力端及び前記第１の書き込み用ビット線の間に接続されゲートに前記書き込み用ワード線が接続された第１のトランスファトランジスタと、前記第２のインバータの出力端及び前記第２の書き込み用ビット線の間に接続されゲートに前記書き込み用ワード線が接続された第２のトランスファトランジスタと、ソースに接地線が接続されゲートに前記第１のインバータの入力端が接続された第３の駆動用トランジスタと、ソースに前記第３の駆動用トランジスタのドレインが接続されドレインに前記読み出し用ビット線が接続されゲートに前記読み出し用ワード線が接続された第３のトランスファトランジスタとを備え、
前記ワード線ドライバは、前記メモリセルへのデータ書き込みを許可する第１のライトイネーブル信号線及び前記第１のライトイネーブル信号線に対し逆論理である第２のライトイネーブル信号線の間に接続され入力端に前記読み出し用ワード線が接続され出力端に前記書き込み用ワード線が接続されたトランスファゲートと、ソースに接地線が接続されドレインに前記書き込み用ワード線が接続されゲートに前記第２のライトイネーブル信号が接続されたプルダウン用トランジスタとを備え、
前記第１のライトイネーブル信号線が活性化された場合、前記トランスファゲートがオン、前記プルダウン用トランジスタがオフされ、
前記第１のライトイネーブル信号線が非活性化された場合、前記トランスファゲートがオフ、前記プルダウン用トランジスタがオンされる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
所定数の前記メモリセルと１つの前記ワード線ドライバが連続してアレイ状に配置される
ことを特徴とする請求項１乃至４記載のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えばバイトライト等に対応するためにワード線が分割されているＳＲＡＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
ＬＳＩの低消費電力化を図るため、電源電圧を低くすることが要求されているが、その下限はＬＳＩ中のＳＲＡＭにより決定され場合が多い。一方、従来のＳＲＡＭに使用される６トランジスタ型メモリセルは、ワード線が選択された際に、フリップフロップを構成するノードが僅かにプルアップされるため、データが不安定になる。そのため、低い電源電圧で動作させるとデータが破壊されるディスターブ現象が起こりうる。
【０００３】
このようなディスターブの問題の対策として、読み出しポートを分離した８トランジスタ型メモリセルを用いたＳＲＡＭが提案されている（非特許文献１）。８トランジスタ型メモリセルは、読み出し時にワード線が選択されても、フリップフロップのノードがプルアップされない。よって、フリップフロップのデータの安定性が増し、データ破壊が生じにくくなる。ただし、この場合であっても、書き込み時においては、従来の６トランジスタ型メモリセルと同様の動作となるため、書き込み時のディスターブ問題を回避するためには、書き込み用ワード線が選択されたメモリセル全てについて書き込み動作を行う必要がある。
【０００４】
一般にＳＲＡＭは、１バイト単位でデータの書き込みを制御するバイトライト機能を要する。この点、８トランジスタ型メモリセルによりディスターブ問題を回避しつつバイトライト機能を実現しようとすると、最小の書き込み単位である１バイト毎にワード線を分割、制御する必要が生じる。このため、ワード線ドライバを分割数分設けなければならず、チップ面積が増大することとなる。
【０００５】
また、ＳＲＡＭのセルアレイはレイアウトパターンの周期性を利用して、通常のロジック回路よりも高密度なレイアウトとなっているため、セルアレイの外周端には周期性を保障するためのダミーセルが必要になる。特に、上述したように１バイト毎にワード線ドライバを設ける場合には、１バイト毎にダミーセルが必要になり、さらなるチップ面積の増加が問題となる。
【非特許文献１】L Chang, et al., Symposium on VLSI Technology 2004, p128
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線分割に伴うチップ面積の増加を抑制した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの態様に係る半導体記憶装置は、互いに交差する複数のワード線及び複数のビット線、並びに、これら交差部に接続され読み出し用ポート及び書き込み用ポートが独立に設けられた複数のメモリセルを有するメモリセルアレイと、前記ワード線を駆動するワード線ドライバとを備え、前記メモリセルを構成する素子と前記ワード線ドライバを構成する素子のサイズが共通化されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ワード線分割に伴うチップ面積の増加を抑制した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置のメモリセル及びワード線ドライバの回路図である。
【００１１】
本実施形態に係る半導体記憶装置は、ロウ方向に設けられた読み出し用ワード線ＲＷＬと、この読み出し用ワード線ＲＷＬに並行し、いくつかに分割された書き込み用ワード線ＷＷＬと、それら読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬに交差しカラム方向に設けられた読み出し用ビット線ＲＢＬ及び第１及び第２の書き込み用ビット線ＷＢＬＴ及びＷＢＬＣからなる書き込み用ビット線対ＷＢＬを有する。また、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬと読み出し用ビット線ＲＷＬ及び書き込み用ビット線対ＷＢＬの各交差部には、読み出し用ポート及び書き込み用ポートが独立に設けられた複数のメモリセルＭＣが接続されている。さらに、書き込み用ワード線ＷＷＬの一端には、書き込み用ワード線ＷＷＬを駆動するためのワード線ドライバＷＷＬ＿Ｄｒ１を有する。
【００１２】
メモリセルＭＣは、８トランジスタ型メモリセルであり、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続された第１の負荷用トランジスタであるＰＭＯＳトランジスタＰ１及び第１の駆動用トランジスタであるＮＭＯＳトランジスタＮ１を備えた第１のインバータＩＶ１と、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続された第２の負荷用トランジスタであるＰＭＯＳトランジスタＰ２及び第２の駆動トランジスタであるＮＭＯＳトランジスタＮ２を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１、ＩＶ２の入力と出力は相互に接続されている。第１の書き込み用ビット線ＷＢＬＴと第１のインバータＩＶ１の出力端との間には、第１のトランスファトランジスタであるＮＭＯＳトランジスタＮ３が接続され、第２の書き込み用ビット線ＷＢＬＣと第２のインバータＩＶ２の出力端との間には、第２のトランスファトランジスタであるＮＭＯＳトランジスタＮ４が接続されている。ＮＭＯＳトランジスタＮ３、Ｎ４のゲートは、書き込み用ワード線ＷＷＬに接続されている。また、ドレインに読み出し用ビット線ＲＢＬ、ゲートに読み出し用ワード線ＲＷＬが接続された第３のトランスファトランジスタであるＮＭＯＳトランジスタＮ５と、ソースに接地線ＶＳＳ、ドレインにＮＭＯＳトランジスタＮ５のソース、ゲートに第１のインバータＩＶ１の入力端が接続された第３の駆動用トランジスタであるＮＭＯＳトランジスタＮ６とが設けられている。以上によりメモリセルＭＣが構成されている。
【００１３】
ワード線ドライバＷＷＬ＿Ｄｒ１は、入力端に読み出し用ワード線ＲＷＬを兼ねるワード線ＷＬが接続された第３のインバータＩＶ３と、インバータＩＶ３の出力及びメモリセルＭＣへの書き込みを許可するライトイネーブル信号ＢＷＥ、ＢＷＥＢを入力とし、出力端に書き込み用ワード線ＷＷＬが接続されたＮＯＲゲートとから構成される。ここで、ライトイネーブル信号ＢＷＥ、ＢＷＥＢは、指定バイトに対しデータ書き込みを許可する信号であり、書き込み許可をする場合に“Ｈ”になる正論理の第１のライトイネーブル信号ＢＷＥと “Ｌ”になる負論理の第２のライトイネーブル信号ＢＷＥＢの２つの信号がある。これら２つの信号ＢＷＥ、ＢＷＥＢは、それぞれ同一カラムにあるワード線ドライバＷＷＬ＿Ｄｒ１で共有される。また、インバータＩＶ３は、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続された第３の負荷用トランジスタであるＰＭＯＳトランジスタＰ３及び第４の駆動用トランジスタであるＮＭＯＳトランジスタＮ７を備えている。一方、ＮＯＲゲートは、ソースに第１のライトイネーブル信号線ＢＷＥが接続された第４の負荷用トランジスタであるＰＭＯＳトランジスタＰ４と、ソースに接地線ＶＳＳが接続された第５の駆動用トランジスタであるＮＭＯＳトランジスタＮ８とを備え、このＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ８のゲートとドレインは、それぞれインバータＩＶ３の出力端及び読み出し用ワード線ＷＷＬに接続されている。さらに、ソースに接地線ＶＳＳ、ドレインに読み出し用ワード線ＷＷＬ、ゲートに第２のライトイネーブル信号線ＢＷＥＢが接続された第６の駆動用トランジスタであるＮＭＯＳトランジスタＮ６を備えている。
【００１４】
続いて、本実施形態に係る半導体記憶装置の動作について説明する。
【００１５】
先ず、メモリセルＭＣからのデータ読み出しについて説明する。
【００１６】
データ読み出し前、読み出し用ビット線ＲＢＬは、予め“Ｈ”にプリチャージされている。
【００１７】
この状態において、ワード線ＷＬが選択され“Ｈ”になると、読み出し用ワード線ＲＷＬも“Ｈ”になる。これによりＮＭＯＳトランジスタＮ５がオンされる。ここで、セルノードｎｂが“Ｌ”の場合、ＮＭＯＳトランジスタＮ６はオフのままとなり、読み出し用ビット線ＲＢＬは“Ｈ”のまま保持される。一方、セルノードｎｂが“Ｈ”の場合、ＮＭＯＳトランジスタＮ６はオンされるため、ＮＭＯＳトランジスタＮ５及びＮ６を介して読み出し用ビット線ＲＢＬから接地線ＶＳＳに放電が開始され、読み出し用ビット線ＲＢＬは“Ｌ”に引き下げられる。この読み出し用ビット線ＲＢＬに現れた電圧レベルが図示されないセンスアンプにより検知・増幅されることでメモリセルＭＣからのデータ読み出しが行われる。
【００１８】
次に、メモリセルＭＣへのデータ書き込みについて説明する。ここでは、セルノードｎ、ｎｂに“Ｈ”、“Ｌ”を書き込む場合について説明する。
【００１９】
始めに、図示されない書き込み回路により、書き込み用ビット線ＷＢＬＴ、ＷＢＬＣをそれぞれ“Ｈ”、“Ｌ”にする。
【００２０】
この状態において、ワード線ＷＬが選択され“Ｈ”になると、インバータＩＶ３の入力、出力はそれぞれ“Ｈ”、“Ｌ”になる。ここで、データ書き込み時、第１及び第２のライトイネーブル信号線ＢＷＥ及びＢＷＥＢの電圧レベルは、それぞれ“Ｈ”及び“Ｌ”となる。このため、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ８のドレインは、“Ｈ”になる。また、ＮＭＯＳトランジスタＮ９のゲートは“Ｌ”であるためオンされない。よって、書き込み用ワード線ＷＷＬの電圧レベルは“Ｈ”になり、ＮＭＯＳトランジスタＮ５及びＮ６がオンされる。
【００２１】
以上により、書き込み用ビット線ＷＢＬＴ及びＷＢＬＣの電圧がセルノードｎ及びｎｂに流入し、インバータＩＶ１及びＩＶ２からなるフリップフロップに保持され、データ書き込みが行われる。
【００２２】
なお、データ書き込み時には書き込み用ワード線ＷＷＬのみならず、読み出し用ワード線ＲＷＬが“Ｈ”になっても動作上問題ないため、データ読み出し時、データ書き込み時を問わず選択ロウの読み出し用ワード線ＲＷＬを“Ｈ”としている。こうすることで、読み出し用ワード線ＲＷＬを読み出し時のみ“Ｈ”にする場合に比べ、消費電力は増えるものの、ロウ方向の信号線を少なくすることができる。
【００２３】
続いて、本実施形態に係る半導体記憶装置のメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ１のレイアウトについて説明する。
【００２４】
図２は、本実施形態に係る半導体記憶装置のメモリセルＭＣのレイアウトを示す平面図である。
【００２５】
１つのメモリセルＭＣは、Ｎウエル領域ＮＷ１と、その両側に配置されたＰウエル領域ＰＷ１、ＰＷ２からなる平行な３つのウエル領域ＰＷ１、ＮＷ１、ＰＷ２に形成される。Ｎウエル領域ＮＷ１には、Ｎウエル領域ＮＷ１と平行に延びるストライプ状のＰ型拡散層ＤＰ１、ＤＰ２が形成されている。Ｐウエル領域ＰＷ１、ＰＷ２には、これらＰウエル領域ＰＷ１、ＰＷ２と平行に延びるストライプ状のＮ型拡散層ＤＮ１及びＤＮ３、ＤＮ２がそれぞれ形成されている。このように５本の拡散層ＤＰ１、ＤＰ２、ＤＮ１、ＤＮ２及びＤＮ３をウエル領域と平行なストライプ状とすることにより、拡散層間の加工ばらつきの低減を図っている。
【００２６】
Ｎウエル領域ＮＷ１のＰ型拡散層ＤＰ１、ＤＰ２に沿ってＰＭＯＳトランジスタＰ１、Ｐ２がそれぞれ形成されている。また、Ｐウエル領域ＰＷ１のＮ型拡散層ＤＮ１に沿ってＮＭＯＳトランジスタＮ１、Ｎ３が直列に形成され、Ｐウエル領域ＰＷ２のＮ型拡散層ＤＮ２に沿ってＮＭＯＳトランジスタＮ２、Ｎ４が直列に形成されている。さらに、Ｐウエル領域ＰＷ１のＮ型拡散層ＤＮ３に沿ってＮＭＯＳトランジスタＮ５、Ｎ６が直列に形成されている。トランジスタＰ１、Ｎ１、Ｎ６の共通のゲートＧＣ１は、ウエル領域ＮＷ１、ＰＷ１の境界を横切るストライプ状のポリシリコンによって形成され、トランジスタＰ２、Ｎ２の共通のゲートＧＣ２は、ウエル領域ＮＷ１、ＰＷ２の境界を横切るストライプ状のポリシリコンによって形成されている。トランジスタＰ１、Ｎ１のドレインは、ウエル領域ＮＷ１、ＰＷ１の境界を横切るメタル層Ｍ１を介して接続されると共に、コンタクトＣ１を介してトランジスタＰ２、Ｎ２の共通のゲートＧＣ２に接続されている。また、トランジスタＰ２、Ｎ２のドレインは、ウエル領域ＮＷ１、ＰＷ２の境界を横切るメタル層Ｍ２を介して接続されると共に、コンタクトＣ２を介してトランジスタＰ１、Ｎ１、Ｎ６の共通のゲートＧＣ１に接続されている。トランジスタＰ１、Ｐ２のソースは、上層の電源線ＶＤＤにコンタクトを介して接続され、トランジスタＮ１、Ｎ２、Ｎ６のソースはコンタクトを介して接地線ＶＳＳに接続されている。トランジスタＮ３、Ｎ４のゲートＧＣ３、ＧＣ４は、ウエル領域ＰＷ１、ＰＷ２をそれぞれ横断するストライプ状のポリシリコンによって形成され、上層に形成された書き込み用ワード線ＷＷＬにコンタクトを介して接続されている。トランジスタＮ３、Ｎ４のソースは、上層に形成された書き込み用ビット線ＷＢＬＴ，ＷＢＬＣにそれぞれコンタクトを介して接続されている。トランジスタＮ５のソースは、上層に形成された読み出し用ビット線ＲＢＬにコンタクトを介して接続されている。
【００２７】
図３は、本実施形態に係る半導体記憶装置のワード線ドライバＷＷＬ＿Ｄｒ１のレイアウトを示す平面図である。
【００２８】
１つのワード線ドライバＷＷＬ＿Ｄｒ１は、Ｎウエル領域ＮＷ１１と、その両側に配置されたＰウエル領域ＰＷ１１、ＰＷ１２からなる平行な３つのウエル領域ＰＷ１１、ＮＷ１１、ＰＷ１２に形成される。Ｎウエル領域ＮＷ１１には、Ｎウエル領域ＮＷ１１と平行に延びるストライプ状のＰ型拡散層ＤＰ１１、ＤＰ１２が形成されている。Ｐウエル領域ＰＷ１１、ＰＷ１２には、これらＰウエル領域ＰＷ１１、ＰＷ１２と平行に延びるストライプ状のＮ型拡散層ＤＮ１１及びＤＮ１３、ＤＮ１２がそれぞれ形成されている。
【００２９】
Ｎウエル領域ＮＷ１１のＰ型拡散層ＤＰ１１、ＤＰ１２に沿ってＰＭＯＳトランジスタＰ４、Ｐ３がそれぞれ形成されている。また、Ｐウエル領域ＰＷ１１のＮ型拡散層ＤＮ１１に沿ってＮＭＯＳトランジスタＮ８、Ｎ９が直列に形成され、Ｐウエル領域ＰＷ１２のＮ型拡散層ＤＮ１２に沿ってＮＭＯＳトランジスタＮ７及び図１に示されないダミーのＮＭＯＳトランジスタＤＴ１が直列に形成されている。さらに、Ｐウエル領域ＰＷ１１のＮ型拡散層ＤＮ１３に沿って図１に示されないダミーのＮＭＯＳトランジスタＤＴ２、ＤＴ３が直列に形成されている。トランジスタＰ４、Ｎ８、ＤＴ３の共通のゲートＧＣ１１は、ウエル領域ＮＷ１１、ＰＷ１１の境界を横切るストライプ状のポリシリコンによって形成され、トランジスタＰ３、Ｎ７の共通のゲートＧＣ１２は、ウエル領域ＮＷ１１、ＰＷ１２の境界を横切るストライプ状のポリシリコンによって形成され、上層に形成された読み出し用ワード線ＲＷＬにコンタクトを介して接続されている。トランジスタＰ４、Ｎ８のドレインは、ウエル領域ＮＷ１１、ＰＷ１１の境界を横切るメタル層Ｍ１を介して書き込み用ワード線ＷＷＬに接続されている。また、トランジスタＰ３、Ｎ７のドレインは、ウエル領域ＮＷ１１、ＰＷ１２の境界を横切るメタル層Ｍ１２を介して接続されると共に、コンタクトＣ１２を介してトランジスタＰ４、Ｎ８、ＤＴ３の共通のゲートＧＣ１１に接続されている。トランジスタＰ３のソースは、上層の電源線ＶＤＤに接続され、トランジスタＮ７、Ｎ８、Ｎ９、ＤＴ３のソースはコンタクトを介して接地線ＶＳＳに接続されている。また、トランジスタＰ４のソースは、ライトイネーブル信号線ＢＷＥにコンタクトを介して接続されている。トランジスタＮ９、ＤＴ１のゲートＧＣ１３、ＧＣ１４は、ウエル領域ＰＷ１１、ＰＷ１２をそれぞれ横断するストライプ状のポリシリコンによって形成され、上層に形成された読み出し用ワード線ＲＷＬ、ビットイネーブル信号線ＢＷＥＢにコンタクトを介してそれぞれ接続されている。トランジスタＮ９のソースは、上層に形成された書き込み用ビット線ＷＢＬＴ，ＷＢＬＣにそれぞれコンタクトを介して接続されている。
【００３０】
図２及び図３から明らかなように、上記レイアウトによるワード線ドライバＷＷＬ＿Ｄｒ１は、図２に示すレイアウトによるメモリセルＭＣと同サイズであり、これらを構成する素子のサイズも等しい。また、メモリセルＭＣとワード線ドライバＷＷＬ＿Ｄｒ１のレイアウトは、一部のコンタクトおよびメタル配線を除き、ほぼ同一になっている。
【００３１】
続いて、以上のレイアウトによるメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ１を用いた半導体記憶装置の配置について説明する。
【００３２】
図４は、本実施形態に係る半導体記憶装置のメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ１の回路ブロック図である。
【００３３】
本実施形態に係る半導体記憶装置の１つのワード線ＷＬは、読み出し用ワード線ＲＷＬとしてワード線ＷＬ方向の全てのメモリセルＭＣに接続されている。これに対し、書き込み用ワード線ＷＷＬは、所定数のメモリセルＭＣ毎に分割されている。そして、分割された各書き込み用ワード線ＷＷＬ毎にワード線ドライバＷＷＬ＿Ｄｒ１が接続されている。例えば、バイトライト機能を有する半導体記憶装置の場合、書き込み用ワード線ＷＷＬに接続される１分割あたりのメモリセルＭＣの数は８個となる。さらに、同一ロウにあるメモリセルＭＣは、読み出し用ワード線ＲＷＬに接続されている。また、ロウ方向に隣接する２つのワード線ドライバＷＷＬ＿Ｄｒ１は、読み出し用ワード線ＲＷＬへのコンタクトが共有されており、互いに逆向きに配置されている。
【００３４】
図５は、本実施形態に係る半導体記憶装置のメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ１のブロック図である。
【００３５】
本実施形態に係る半導体記憶装置の１つのロウは、ロウ方向に所定数のメモリセルＭＣ、２個のワード線ドライバＷＷＬ＿Ｄｒ１、及び所定数のメモリセルＭＣの順に隙間なく配置されたパターンが連続して繰り返されている。この１つのロウがカラム方向に繰り返され、１つのセルアレイを構成している。ここで、ロウ方向あるいはカラム方向に隣り合うワード線ドライバＷＷＬ＿Ｄｒ１は互いに左右反転あるいは上下反転したレイアウトとなっている。同様に、ロウ方向あるいはカラム方向に隣り合うメモリセルＭＣも互いに左右反転あるいは上下反転したレイアウトとなっている。なお、図５に示すワード線ドライバＷＷＬ＿Ｄｒ１（Ａ）は、メモリセルＭＣ（Ａ）の書き込み用ワード線ＷＷＬを駆動するものであり、ワード線ドライバＷＷＬ＿Ｄｒ１（Ｂ）乃至（Ｈ）についても同様である。
【００３６】
本実施形態によれば、２つのワード線ドライバＷＷＬ＿Ｄｒ１間とメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ１間は連続して配置可能であり、かつ、メモリセルＭＣとワード線ドライバＷＷＬ＿Ｄｒ１でレイアウト周期性が保たれているため、ダミーセルが不要である。これにより、書き込み用ワード線分割にともなうチップ面積の増加を抑制した半導体記憶装置を提供することができる。
【００３７】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体記憶装置のメモリセル及びワード線ドライバの回路図である。
【００３８】
本実施形態に係る半導体記憶装置は、第１の実施形態におけるワード線ドライバＷＷＬ＿Ｄｒ１をトラスファゲートで構成されたワード線ドライバＷＷＬ＿Ｄｒ２に替えて構成されている。
【００３９】
ワード線ドライバＷＷＬ＿Ｄｒ２は、入力端に読み出し用ワード線ＲＷＬ、出力端に書き込み用ワード線ＷＷＬが接続されたトランスファゲートＴＧと、ソースに接地線ＶＳＳ、ドレインに書き込み用ワード線ＷＷＬが接続されたプルダウン用ＮＭＯＳトランジスタＮ１１とから構成されている。トランスファトランジスタＴＧは、ソース及びドレインが相互に接続されたＮＭＯＳトランジスタＮ１０及びＰＭＯＳトランジスタＰ５からなる。ＮＭＯＳトランジスタＮ１０のゲートには、第１のライトイネーブル信号線ＢＷＥが接続され、ＰＭＯＳトランジスタＰ５のゲート及びＮＭＯＳトランジスタＮ１１のゲートには、第２のライトイネーブル信号線ＢＷＥＢが接続されている。
【００４０】
続いて、本実施形態に係る半導体記憶装置の動作について説明する。ここでは、第１の実施形態との相違点であるワード線ドライバＷＷＬ＿Ｄｒ２の動作について説明する。
【００４１】
データ読み出し時の動作については、ワード線ドライバＷＷＬ＿Ｄｒ２の動作に依存しないため、第１の実施形態と同様である。
【００４２】
次に、データ書き込み時のワード線ドライバＷＷＬ＿Ｄｒ２について説明する。
【００４３】
データ書き込み時、第１及び第２のライトイネーブル信号ＢＷＥ及びＢＷＥＢは、それぞれ“Ｈ”、“Ｌ”である。よって、トランジスタＮ１０及びＰ５はオンされ、トランスファゲートＴＧは開いた状態になり、ワード線ＷＬ及び書き込み用ワード線ＷＷＬは接続される。一方、ＮＭＯＳトランジスタＮ１１はオフされるため、書き込み用ワード線ＷＷＬと接地線ＶＳＳは接続されない。その結果、書き込み用ワード線ＷＷＬは、ワード線ＷＬの電圧レベルと同じになる。つまり、ワード線ＷＬが選択されている場合には“Ｈ”になるため、ＮＭＯＳトランジスタＮ３及びＮ４がオンされ、メモリセルＭＣへのデータ書き込みが行われる。
【００４４】
なお、読み出し用ワード線ＲＷＬの電圧レベルについては、ワード線ＷＬと接続されていることから、データ読み出し時、データ書き込み時を問わず、ワード線ＷＬが選択されている場合“Ｈ”、選択されていない場合“Ｌ”になる。
【００４５】
続いて、本実施形態に係る半導体記憶装置のワード線ドライバＷＷＬ＿Ｄｒ２のレイアウトについて説明する。
【００４６】
図７は、本発明の第２の実施形態に係る半導体記憶装置のワード線ドライバＷＷＬ＿Ｄｒ２のレイアウトを示す平面図である。図中の点線で囲まれた領域がワード線ドライバＷＷＬ＿Ｄｒ２の１つ分のレイアウトとなる。
【００４７】
１つのワード線ドライバＷＷＬ＿Ｄｒ２は、Ｎウエル領域ＮＷ２１と、Ｐウエル領域ＰＷ２２からなる平行な２つのウエル領域ＮＷ２１、ＰＷ２２に形成されている。Ｎウエル領域ＮＷ２１には、Ｎウエル領域ＮＷ２１に平行に延びるストライプ状のＰ型拡散層ＤＰ２１が形成されている。Ｐウエル領域ＰＷ２２には、Ｐウエル領域ＰＷ２２に平行に延びるストライプ状のＮ型拡散層ＤＮ２１が形成されている。
【００４８】
Ｎウエル領域ＮＷ２１のＰ型拡散層ＤＰ２１には、駆動力を確保するために２つのＰＭＯＳトランジスタからなるＰＭＯＳトランジスタＰ５が形成されている。また、Ｐウエル領域ＰＷ２２のＮ型拡散層ＤＮ２１には、ＮＭＯＳトランジスタＮ１０、駆動力を確保するために２つのＮＭＯＳトランジスタからなるＮＭＯＳトランジスタＮ１１及びレイアウトの周期性を確保するためのダミーのＮＭＯＳトランジスタＤＴ４が直列に形成されている。トランジスタＰ５、Ｎ１１の共通のゲートＧＣ２１は、ウエル領域ＮＷ２１、ＰＷ２２の境界を横切るストライプ状のポリシリコンによって形成され、上層に形成された書き込み用ビット線ＢＷＥＢにコンタクトを介して接続されている。また、ＰＭＯＳトランジスタＰ５のソース及びドレインは、上層に形成された読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬにそれぞれコンタクトを介して接続されている。さらに、ＮＭＯＳトランジスタＮ５のソースとドレインは、上層に形成された接地線ＶＳＳ及び書き込み用ワード線ＷＷＬにそれぞれコンタクトを介して接続されている。一方、ＮＭＯＳトランジスタＮ１０のゲートＧＣ２２は、Ｐウエル領域ＰＷ２２を横切るストライプ状に形成されたポリシリコンによって形成され、上層に形成された第１のライトイネーブル信号線ＢＷＥにコンタクトを介して接続され、ソース及びドレインは、上層に形成された読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬにそれぞれコンタクトを介して接続されている。
【００４９】
上記レイアウトによるワード線ドライバＷＷＬ＿Ｄｒ２は、図２に示すメモリセルＭＣに対し、ロウ方向に約２分の１、カラム方向に２倍の長さとなる。また、ロウ方向に隣り合うワード線ドライバＷＷＬ＿Ｄｒ２は、カラム方向に半個分ずれた形で配置される。
【００５０】
続いて、以上のレイアウトによるメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ２を用いた半導体記憶装置の配置について説明する。
【００５１】
図８は、本実施形態に係る半導体記憶装置のメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ２の回路ブロック図である。
【００５２】
本実施形態の場合、全てのワード線ドライバＷＷＬ＿Ｄｒ２が、同一の方向に配置されている点において、図４に示す第１の実施形態の場合と異なっている。
【００５３】
図９は、本実施形態に係る半導体記憶装置のメモリセルＭＣ及びワード線ドライバＷＷＬ＿Ｄｒ２のブロック図である。図中の斜線で示した領域は、図７に示すレイアウト１つ分に相当する。
【００５４】
図７に示すレイアウト１個を配置し、それに隣接させる形で所定数のメモリセルＭＣをロウ方向に２行並べた配置となっている。ロウ方向あるいはカラム方向に隣り合う２つのメモリセルＭＣは、左右あるいは上下に反転させたレイアウトとなっている。
【００５５】
なお、ワード線ドライバＷＷＬ＿Ｄｒ（Ａ）は、メモリセルＭＣ（Ａ）の書き込み用ワード線ＷＷＬを駆動するものであり、ワード線ドライバＷＷＬ＿Ｄｒ（Ｂ）乃至（Ｈ）についても同様である。
【００５６】
図１０は、本実施形態に係る半導体記憶装置のメモリセルＭＣとワード線ドライバＷＷＬ＿Ｄｒ２のレイアウトを比較した図である
図１０（Ａ）は、メモリセルＭＣの正位置を表している。また図１０（Ｂ）乃至（Ｅ）は、ワード線ドライバＷＷＬ＿Ｄｒ２である。図１０（Ａ）のメモリセルＭＣと図１０（Ｅ）の点線の領域とでは、一部のコンタクト及びメタル配線を除いて同一のサイズ及びレイアウトとなっていることが分かる。同様に図１０（Ｂ）乃至（Ｄ）の点線の領域についても、それぞれ、図１０（Ａ）のメモリセルＭＣを左右反転、上下反転、左右及び上下反転させたものとサイズ及びレイアウトが共通化されていることが分かる。
【００５７】
本実施形態によれば、ワード線ドライバＷＷＬ＿Ｄｒ２とメモリセルＭＣは連続して配置可能であり、かつ、メモリセル部とワード線ドライバ部でレイアウト周期性が保たれているため、ダミーセルが不要である。これらによりチップ面積の増加を抑制した半導体記憶装置を提供することができる。
【００５８】
［その他］
以上、８トランジスタ型メモリセルの場合について説明したが、８トランジスタ型メモリセルの読み出しポートを相補にした１０トランジスタ型メモリセルについても同様に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る半導体記憶装置のメモリセル及びワード線ドライバの回路図である。
【図２】同半導体記憶装置のメモリセルのレイアウトを示す平面図である
【図３】同半導体記憶装置のワード線ドライバのレイアウトを示す平面図である。
【図４】同半導体記憶装置のメモリセル及びワード線ドライバの回路ブロック図である。
【図５】同半導体記憶装置のメモリセル及びワード線ドライバのブロック図である。
【図６】本発明の第２の実施形態に係る半導体記憶装置のメモリセル及びワード線ドライバの回路図である。
【図７】同半導体記憶装置のワード線ドライバのレイアウトを示す平面図である。
【図８】同半導体記憶装置のメモリセル及びワード線ドライバの回路ブロック図である。
【図９】同半導体記憶装置のメモリセル及びワード線ドライバのブロック図である。
【図１０】同半導体記憶装置のメモリセル及びワード線ドライバのレイアウトを比較した平面図である。
【符号の説明】
【００６０】
ｎ、ｎｂ・・・セルノード、ＢＷＥ、ＢＷＥＢ・・・ライトイネーブル信号線、Ｃ１、Ｃ２、Ｃ１２・・・コンタクト、ＤＮ１、ＤＮ２、ＤＮ３、ＤＮ１１、ＤＮ１２、ＤＮ１３、ＤＮ２１・・・Ｎ型拡散層、ＤＰ１、ＤＰ２、ＤＰ１１、ＤＰ１２、ＤＰ２１・・・Ｐ型拡散層、ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４、ＤＴ５、ＤＴ６、ＤＴ７、ＤＴ８・・・ダミートランジスタ、ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＧＣ１１、ＧＣ１２、ＧＣ１３、ＧＣ１４、ＧＣ２１、ＧＣ２２・・・ゲート、ＩＶ１、ＩＶ２、ＩＶ３・・・インバータ、Ｍ１、Ｍ２、Ｍ１２・・・メタル１、ＭＣ・・・メモリセル、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０、Ｎ１１・・・ＮＭＯＳトランジスタ、ＮＯＲ・・・ＮＯＲゲート、ＮＷ１、ＮＷ１１、ＮＷ２１・・・Ｎウエル領域、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５・・・ＰＭＯＳトランジスタ、ＰＷ１、ＰＷ２、ＰＷ１１、ＰＷ１２、ＰＷ２２、ＰＷ２１・・・Ｐウエル領域、ＲＢＬ・・・読み出し用ビット線、ＲＷＬ・・・読み出し用ワード線、ＴＧ・・・トランスファゲート、ＷＢＬＴ、ＷＢＬＣ・・・書き込み用ビット線、ＷＬ・・・ワード線、ＷＷＬ・・・書き込み用ワード線、ＷＷＬ＿Ｄｒ１、ＷＷＬ＿Ｄｒ２・・・ワード線ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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