(57)【要約】      （修正有）【課題】ダミーセルアレイにおいて過消去が起きて絶縁膜に過大な電界が印加され不具合が発生することを防ぐ。【解決手段】ダミーセルトランジスタＤＴ０〜ＤＴｎが少なくとも一列配列されたダミーセルアレイ、ダミーセルトランジスタ列の一端に接続されたダミー選択トランジスタＤＳＴ１、ダミーセルトランジスタ列の他端に接続されたダミー選択トランジスタＤＳＴ２、セルソース線ＣＥＬＳＲＣにセルソース線電圧ＶＳＲＣを供給するセルソース線ドライバＣＳＤ、ダミービット線ＤＭＢＬにダミービット線電圧ＤＭＢＬを供給するダミービット線ドライバＤＢＤを備え、選択されたメモリセルトランジスタに書き込みを行う時このメモリセルトランジスタが接続されたビット線以外の他のビット線の電圧と異なる電圧をダミービット線電圧としてダミービット線ドライバが少なくともいずれか１本のダミービット線に供給する。【選択図】図１
2009272026.tif 000002
【特許請求の範囲】
【請求項１】
一方向に沿って配線された複数のワード線にそれぞれのゲートが接続され、ソース、ドレインが相互に直列に接続された複数のメモリセルトランジスタを含むメモリセルトランジスタ列が他方向に沿って複数配列されたメモリセルアレイと、
各々の前記メモリセルトランジスタ列の一端と、前記メモリセルトランジスタ列に対応して前記他方向に沿って配線された複数のビット線との間にソース、ドレインが接続され、前記一方向に沿って配線された第１の選択ゲート線にゲートが接続された複数の第１の選択トランジスタと、
各々の前記メモリセルトランジスタ列の他端と、前記一方向に沿って配線されたセルソース線との間にソース、ドレインが接続され、前記一方向に沿って配線された第２の選択ゲート線にゲートが接続された複数の第２の選択トランジスタと、
前記メモリセルアレイの少なくとも一端において前記他方向に沿って配置され、ソース、ドレインが相互に直列に接続された複数のダミーセルトランジスタを含むダミーセルトランジスタ列が一方向に沿って少なくとも一列配列されたダミーセルアレイと、
少なくとも１つの前記ダミーセルトランジスタ列の一端と、前記ダミーセルトランジスタ列に対応して前記他方向に沿って配線された少なくとも１本のダミービット線との間にソース、ドレインが接続され、前記第１の選択ゲート線にゲートが接続された少なくとも一つの第１のダミー選択トランジスタと、
少なくとも１つの前記ダミーセルトランジスタ列の他端と、前記セルソース線との間にソース、ドレインが接続され、前記第２の選択ゲート線にゲートが接続された少なくとも一つの第２のダミー選択トランジスタと、
前記セルソース線にセルソース線電圧を供給するセルソース線ドライバと、
前記ダミービット線にダミービット線電圧を供給するダミービット線ドライバと、
を備え、
選択された前記メモリセルトランジスタに書き込みを行う時、このメモリセルトランジスタが前記第１の選択トランジスタを介して接続された前記ビット線以外の他の前記ビット線の電圧と異なる電圧を前記ダミービット線電圧として、前記ダミービット線ドライバが少なくともいずれか１本の前記ダミービット線に供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
選択された前記メモリセルトランジスタに書き込みを行う時、このメモリセルトランジスタが前記第１の選択トランジスタを介して接続された前記ビット線の電圧と同一の電圧を前記ダミービット線電圧として、前記ダミービット線ドライバが少なくともいずれか１本の前記ダミービット線に供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
選択された前記メモリセルトランジスタに書き込みを行う時、前記ダミーセルトランジスタに書き込みを行う書き込み時間は前記メモリセルトランジスタに書き込む時の書き込み時間以下であり、あるいは前記ダミーセルトランジスタに書き込みを行う書き込み回数は前記メモリセルトランジスタに書き込む時の書き込み回数以下であることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
選択された前記メモリセルトランジスタに、最も閾値が低い第１の値、前記第１の値より閾値が高い第２の値、前記第２の値より閾値が高い第３の値、前記第３の値より閾値が高い第４の値を含む多値で書き込みを行う場合、前記第１の値から前記第３の値又は前記第４の値を書き込む際に、前記第３の値と前記第４の値の中間に分布する第５の値を書き込み、同時にダミーセルトランジスタにも前記第５の値を書き込み、この後前記メモリセルトランジスタに前記第４の値又は前記第５の値を書き込むことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
選択された前記メモリセルトランジスタに書き込まれたデータを消去する前に書き込みを行う場合、前記ダミーセルトランジスタにも書き込みを行うことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置において、例えばＮＡＮＤ型フラッシュメモリでは、メモリセルはチップ上で最も微細な加工が行われる部分である。しかし、微細なパターンを加工しようとするとその隣接パターンからの影響を受け、特に端部ではその周期性が乱れるために設計通りの加工が困難である。
【０００３】
そこで、メモリセルの端部でも中央部と同じ周期性を持つ正確な加工を実現するために、セルアレイ端部に隣接するように実際のデータの記録等を行わないダミーセルアレイを配置することが行われている。
【０００４】
またメモリセルはその構造上、フローティングゲートの容量結合を介して周囲のセルの動作状況の影響を受ける。このため、メモリセルトランジスタの閾値が変化し正確な動作ができなくなる可能性がある。
【０００５】
このような隣接セルから受ける影響をセルアレイの中央部におけるメモリセルと端部におけるメモリセルとで等しくするためにも、セルアレイの端部にはデータ記憶に用いられるメモリセルと等価な動作をするダミーセルを配置する必要がある。
【０００６】
このダミーセルのワード線ＷＬ／ドレイン側選択ゲート線ＳＧＤ／ソース側選択ゲート線ＳＧＳは、メモリセルのワード線ＷＬ／ドレイン側選択ゲート線ＳＧＤ／ソース側選択ゲート線ＳＧＳと接続されているために、実動作部と同じ電圧が印加される。また、ダミーセルもメモリセルと同じＰウエルにおいて共有するように形成されている。このため、基板電圧もメモリセルと同一のものが印加される。
【０００７】
以下、従来の不揮発性半導体記憶装置を開示した文献名を記載する。
【特許文献１】特開２００５−２３５２６０公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、微細化に伴うセルアレイの不具合の発生を防ぐことが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による不揮発性半導体記憶装置は、一方向に沿って配線された複数のワード線にそれぞれのゲートが接続され、ソース、ドレインが相互に直列に接続された複数のメモリセルトランジスタを含むメモリセルトランジスタ列が他方向に沿って複数配列されたメモリセルアレイと、各々の前記メモリセルトランジスタ列の一端と、前記メモリセルトランジスタ列に対応して前記他方向に沿って配線された複数のビット線との間にソース、ドレインが接続され、前記一方向に沿って配線された第１の選択ゲート線にゲートが接続された複数の第１の選択トランジスタと、各々の前記メモリセルトランジスタ列の他端と、前記一方向に沿って配線されたセルソース線との間にソース、ドレインが接続され、前記一方向に沿って配線された第２の選択ゲート線にゲートが接続された複数の第２の選択トランジスタと、前記メモリセルアレイの少なくとも一端において前記他方向に沿って配置され、ソース、ドレインが相互に直列に接続された複数のダミーセルトランジスタを含むダミーセルトランジスタ列が一方向に沿って少なくとも一列配列されたダミーセルアレイと、少なくとも１つの前記ダミーセルトランジスタ列の一端と、前記ダミーセルトランジスタ列に対応して前記他方向に沿って配線された少なくとも１本のダミービット線との間にソース、ドレインが接続され、前記第１の選択ゲート線にゲートが接続された少なくとも一つの第１のダミー選択トランジスタと、少なくとも１つの前記ダミーセルトランジスタ列の他端と、前記セルソース線との間にソース、ドレインが接続され、前記第２の選択ゲート線にゲートが接続された少なくとも一つの第２のダミー選択トランジスタと、前記セルソース線にセルソース線電圧を供給するセルソース線ドライバと、前記ダミービット線にダミービット線電圧を供給するダミービット線ドライバとを備え、選択された前記メモリセルトランジスタに書き込みを行う時、このメモリセルトランジスタが前記第１の選択トランジスタを介して接続された前記ビット線以外の他の前記ビット線の電圧と異なる電圧を前記ダミービット線電圧として、前記ダミービット線ドライバが少なくともいずれか１本の前記ダミービット線に供給することを特徴とする。
【発明の効果】
【００１０】
本発明の不揮発性半導体記憶装置によれば、セルアレイの不具合の発生を防止することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
（１）実施の形態１
以下、本発明の実施の形態１による不揮発性半導体記憶装置について説明する。
【００１３】
図１に、本実施の形態１によるＮＡＮＤ型フラッシュメモリのセルアレイ及びダミーセルアレイの構成を示す。
【００１４】
セルアレイにおいて、浮遊ゲートと制御ゲートとを有するトランジスタが、複数個直列に（図中縦方向に）接続されている。そのうち、その両端に選択トランジスタＳＴ１、ＳＴ２が配置され、その間にｎ（ｎは１以上の整数）＋１個のメモリセルトランジスタＴ０〜Ｔｎが配置されている。
【００１５】
選択トランジスタＳＴ１のソース側が共通のセルソース線ＣＥＬＳＲＣに接続され、選択トランジスタＳＴ２のドレイン側がセンスアンプＳ／Ａに接続されるビット線ＢＬに接続される。このような構成がｎ＋２本のビット線ＢＬ０〜ＢＬｎ、ＢＬｎ＋１に対応して設けられている。
【００１６】
セルアレイ端部に配置されたダミーセルアレイもセルアレイと同等の構成を備えている。即ち、浮遊ゲートと制御ゲートとを有するメモリセルトランジスタが、複数個直列に接続されている。そのうち、その両端にダミー選択トランジスタＤＳＴ１、ＤＳＴ２が配置され、その間にｎ（ｎは１以上の整数）＋１個のダミーセルトランジスタＤＴ０〜ＤＴｎが配置されている。
【００１７】
ダミー選択トランジスタＤＳＴ１のソース側が共通のセルソース線ＣＥＬＳＲＣに接続され、ダミー選択トランジスタＳＴ２のドレイン側がセンスアンプＳ／Ａに接続されるダミービット線ＤＭＢＬに接続される。
【００１８】
そして、ビット線ＢＬ０〜ＢＬｎ＋１に対応して図中左右方向に配置されたｎ＋２個の選択トランジスタＳＴ１、ダミー選択トランジスタＤＳＴ１のゲートがソース側選択ゲート線ＳＧＳに接続され、同様にｎ＋２個の選択トランジスタＳＴ２、ダミー選択トランジスタＤＳＴ２のゲートがドレイン側選択ゲート線ＳＧＤに接続されている。
【００１９】
その間において同様に、ｎ＋２個のメモリセルトランジスタＴ０、ダミーセルトランジスタＤＴ０のゲートがワード線ＷＬ０に接続され、ｎ＋２個のメモリセルトランジスタＴ１、ダミーセルトランジスタＤＴ１のゲートがワード線ＷＬ１に接続されている。このような構成が、ワード線ＷＬ２〜ＷＬｎ−１においても設けられ、ｎ＋２個のメモリセルトランジスタＴｎ、ダミーセルトランジスタＤＴｎのゲートがワード線ＷＬｎに接続されている。
【００２０】
このように、ダミーセルアレイにおけるワード線ＷＬ０〜ＷＬｎ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、セルソース線ＣＥＬＳＲＣ、半導体基板はセルアレイと共通である。
【００２１】
セルソース線ドライバＣＳＤは、セルソース線ＣＥＬＳＲＣに印加するセルソース線電圧ＶＳＲＣを生成し供給する。
【００２２】
ダミービット線ドライバＤＢＤは、ダミーセルアレイのダミービット線ＤＭＢＬを駆動するための電圧ＤＭＢＬを生成し供給する。このダミービット線ドライバＤＢＤは、書き込み動作以外の動作モードでは、セルソース線ドライバＣＳＤと同じセルソース線電圧ＶＳＲＣを出力し、書き込み動作では選択セルに０Ｖ、非選択セルに電圧ＶＳＲＣを出力する。
【００２３】
以下に、各動作におけるメモリセルアレイ、ダミーセルアレイのバイアス状態を以下に示す。
【００２４】
ここで、ＷＬはワード線、ＳＧＤはドレイン側選択ゲート線、ＳＧＳはソース側選択ゲート線、ＣＥＬＳＲＣはセルソース線、ＶＳＲＣはセルソース線電圧、Ｓ／Ａはセンスアンプ、ＢＬはビット線、ＤＭＢＬはダミービット線、ＶＰＡＳＳは誤書き込み防止電圧、ＶＰＧＭはプログラム電圧、ＶＥＲＡは基板電圧、ＶＤＤは電源電圧とする。
【００２５】
１．読み出し時
（１ａ）メモリセルアレイ
ＷＬ：０V（非選択）／ＶＲＥＡＤ（＝５Ｖ）（選択）
ＳＧＤ／ＳＧＳ：ＶＳＧ／ＶＳＧ（＝４Ｖ）
半導体基板：０Ｖ
ＣＥＬＳＲＣ：０Ｖ
ＢＬ：０．７Ｖ
（Ｓ／Ａで放電の有無を検知する）
（１ｂ）ダミーセルアレイ
ＷＬ：０Ｖ（非選択）／ＶＲＥＡＤ（選択）
ＳＧＤ／ＳＧＳ：ＶＳＧ／ＶＳＧ（＝４Ｖ）
半導体基板：０Ｖ
ＣＥＬＳＲＣ：０Ｖ
ＤＭＢＬ：０Ｖ（＝メモリセルのＣＥＬＳＲＣ）
【００２６】
２．書き込み時
（２ａ）メモリセルアレイ
ＷＬ：ＶＰＡＳＳ（＝１０Ｖ）（非選択）／ＶＰＧＭ（＝２０Ｖ）（選択）
ＳＧＤ／ＳＧＳ：ＶＳＧＤ（＝２．５Ｖ）（非選択）／０Ｖ（選択）
半導体基板：０Ｖ
ＣＥＬＳＲＣ：ＶＳＲＣ（＝２．５Ｖ）
ＢＬ：０Ｖ（非選択）／ＶＤＤ（＝２．５Ｖ）（選択）
（２ｂ）ダミーセルアレイ
ＷＬ：ＶＰＡＳＳ（非選択）／ＶＰＧＭ（選択）
ＳＧＤ／ＳＧＳ：ＶＳＧＤ（非選択）／０Ｖ（選択）
基板：０Ｖ
ＣＥＬＳＲＣ：ＶＳＲＣ
ＤＭＢＬ：ＶＳＲＣ（＝メモリセルのＣＥＬＳＲＣ）（非選択）／０Ｖ（選択）
（書き込み時の選択セルは書き込み用のバイアス状態となる）
【００２７】
３．消去時
（３ａ）メモリセルアレイ
ＷＬ：０Ｖ
ＳＧＤ／ＳＧＳ：フローティング
半導体基板：ＶＥＲＡ（２０Ｖ）
ＣＥＬＳＲＣ：フローティング
ＢＬ：フローティング
（ダミーセルはメモリセルと同じバイアス状態となる）
（３ｂ）ダミーセルアレイ
ＷＬ：０Ｖ
ＳＧＤ／ＳＧＳ：フローティング
基板：ＶＥＲＡ
ＣＥＬＳＲＣ：フローティング
ＤＭＢＬ：フローティング（＝メモリセルのＣＥＬＳＲＣ）
【００２８】
４．消去ベリファイ
（４ａ）メモリセルアレイ
ＷＬ：０Ｖ
ＧＤ／ＳＧＳ：ＶＤＤ
半導体基板：０Ｖ
ＣＥＬＳＲＣ：ＶＤＤ
（ＢＬの電位変化をＳ／Ａで検知）
（４ｂ）ダミーセルアレイ
ＷＬ：０Ｖ
ＳＧＤ／ＳＧＳ：ＶＤＤ
半導体基板：０Ｖ
ＣＥＬＳＲＣ：ＶＤＤ
ＤＭＢＬ：ＶＤＤ（＝メモリセルのＣＥＬＳＲＣ）
【００２９】
書き込み動作は、制御ゲート−チャネル領域間の高電界によるＦＮトンネル現象によって浮遊ゲートに電子を注入し、セルの閾値を変化させることで行われる。メモリセ  ルアレイでは、チャネル領域がビット線ＢＬの電位（０Ｖ）により電圧差が生じて書き込まれる。
【００３０】
ダミーセルアレイでは、非選択セルにおいてチャネル領域がダミービット線ＤＭＢＬによってセルソース線電圧ＶＳＲＣとなり０Ｖとならず電圧差が生じないため書き込みが行われない。しかし、選択セルではチャネル領域がダミービット線ＤＭＢＬによって０Ｖとなり電圧差が生じて書き込みが行われる。
【００３１】
一方、消去動作では、メモリセルアレイ、ダミーセルアレイとも同一のバイアス状態となる。従って、ダミーセルアレイにおいても消去動作時において消去が行われる。
【００３２】
しかし、ダミーセルアレイにおいてもメモリセルアレイと同様に書き込みが行われる。
【００３３】
このため、読み出し・書き込み・消去というメモリ動作を続けていく場合に、ダミーセルアレイにおいて過消去が起こってフローティングゲートには電子が注入されず抜き取られる一方となり、フローティングゲートの電位が上昇し続け特にトンネル酸化膜、ＩＰＤ（inter-poly dielectric）膜に非常に強い電界が印加されて破壊される現象が回避される。
【００３４】
読み出し動作と消去ベリファイ動作では、メモリセルアレイに流れる電流をセンスアンプでセンスする。このため、トンネル酸化膜を介したフローティングゲートへの電子の注入／放出は行われない。また、ダミーセルアレイではダミービット線ＤＭＢＬとセルソース線ＣＥＬＳＲＣとも同電位となるためダミーセルアレイには電流は流れない。
【００３５】
以下に、動作モードに応じたセルソース線ドライバＣＳＤと、ダミービット線ドライバＤＢＤの出力電圧を抽出して示す。
（Ａ）セルソース線ドライバＣＳＤの出力電圧
読み出し時：０Ｖ
書き込み時：ＶＳＲＣ
消去時：フローティング
消去ベリファイ時：ＶＤＤ
（Ｂ）ダミービット線ドライバＤＢＤの出力電圧
読み出し時：０Ｖ
書き込み時：ＶＳＲＣ（非選択）／０Ｖ（選択）
消去時：フローティング
消去ベリファイ時：ＶＤＤ
【００３６】
ダミービット線ドライバＤＢＤは、書き込み時において選択セルには０Ｖ、非選択セルには電圧ＶＳＲＣの二通りの電圧を出力する。それ以外の動作時には、セルソース線ドライバＣＳＤと同じ電圧を出力する。
【００３７】
このように書き込み時において、選択されたメモリセルと同一ワード線に接続されたダミーセルのダミービット線ＤＭＢＬを０Ｖにすることで書き込みが行われる。これにより、選択されたダミーセルのフローティングゲートには電子が注入される。非選択のダミーセルではダミービット線ＤＭＢＬが電圧ＶＳＲＣになることで、書き込みが行われない。
【００３８】
セルソース線ドライバＣＳＤにおける論理回路部の構成の一例を図２（ａ）に、電圧出力部の構成の一例を図２（ｂ）にそれぞれ示す。
【００３９】
論理回路部は、インバータＩＮ１〜ＩＮ６とＮＯＲ回路ＮＲ１〜ＮＲ２を有し、読み出し時にリード信号Ｒｅａｄ、消去時にイレーズ信号Ｅｒａｓｅ、消去ヴェリファイ時にイレーズヴェリファイ信号Ｅｖｆｙ、書き込み時にプログラム信号Ｐｒｏｇ．がそれぞれ論理「１」になる。この結果、図３に示されたように、各動作モードにおける出力信号Ａ、Ｂ、Ｃ、Ｄの論理レベルが決定される。
【００４０】
電圧出力部は、電源端子ＶDDと接地端子との間に、直列に接続されたＰチャネル型ＭＯＳトランジスタＰＴ１、デプレッション型Ｎチャネル型ＭＯＳトランジスタＮＴ１、ＮＴ２、Ｎチャネル型ＭＯＳトランジスタＮＴ３を備え、それぞれのゲートに上記信号Ａ、Ｂ、Ｃ、Ｄが入力され、トランジスタＮＴ２のソースとトランジスタＮＴ３のドレインとの接続点に接続されたセルソース線ＣＥＬＳＲＣにセルソース線電圧ＶＳＲＣが出力される。
【００４１】
この結果、セルソース線ＣＥＬＳＲＣに読み出し時に０Ｖ、書き込み時に電圧ＶＳＲＣ、消去時にフローティング状態、消去ヴェリファイ時に電源電圧ＶＤＤが出力される。
【００４２】
ダミービット線ドライバＤＢＤにおける論理回路部の構成の一例を図４（ａ）に、電圧出力部の構成の一例を図４（ｂ）にそれぞれ示す。
【００４３】
論理回路部は、インバータＩＮ１１〜ＩＮ１３、ＩＮ２１〜ＩＮ２５、ＮＡＮＤ回路ＮＡ１１〜ＮＡ１２、ＮＯＲ回路ＮＲ１１〜ＮＲ１３を有し、読み出し時にリード信号Ｒｅａｄ、消去時にイレーズ信号Ｅｒａｓｅ、消去ヴェリファイ時にイレーズヴェリファイ信号Ｅｖｆｙ、書き込み時にダミープログラム信号Ｐｒｏｇ．ＤＭがそれぞれ論理「１」になる。これにより、図５に示されたように、各動作モードにおける出力信号Ａ、Ｂ、Ｃ、Ｄの論理レベルが決定される。
【００４４】
電圧出力部は、電源端子ＶDDと接地端子との間に、直列に接続されたＰチャネル型ＭＯＳトランジスタＰＴ１１、デプレッション型Ｎチャネル型ＭＯＳトランジスタＮＴ１１、ＮＴ１２、Ｎチャネル型ＭＯＳトランジスタＮＴ１３を備え、それぞれのゲートに上記信号Ａ、Ｂ、Ｃ、Ｄが入力され、トランジスタＮＴ２のソースとトランジスタＮＴ３のドレインとの接続点にダミービット線ＤＭＢＬが接続されている。
【００４５】
この結果、ダミービット電圧ＤＭＢＬとして読み出し時に０Ｖ、書き込み時に非選択セルには電圧ＶＳＲＣ、選択セルには０Ｖ、消去時にフローティング状態、消去ヴェリファイ時に電源電圧ＶDDが出力される。
【００４６】
以上説明した本実施の形態１によれば、セルアレイへの書き込み時においてダミーセルに対してもダミービット線に０Ｖの電圧を印加し書き込みを行う。これにより、過消去によるトンネル酸化膜、ＩＰＤ膜へ過大な電界が印加されて不具合が発生することを防ぐことが可能である。
【００４７】
（２）実施の形態２
以下、本発明の実施の形態２による不揮発性半導体記憶装置について説明する。
【００４８】
図６に、本実施の形態２によるＮＡＮＤ型フラッシュメモリのセルアレイ及びダミーセルアレイの構成、並びにセルソース線ドライバＣＳＤを示す。
【００４９】
上記実施の形態１では、セルソース線電圧ＶＳＲＣを生成するセルソース線ドライバＣＳＤと別に、ダミービット線電圧ＤＭＢＬを生成する専用のダミービット線ドライバＤＢＤが設けられている。
【００５０】
これに対し本実施の形態２では、ダミービット線電圧ＤＭＢＬを生成するための専用のドライバが設けられておらず、セルソース線電圧ＶＳＲＣを生成するセルソース線ドライバＣＳＤからの出力電圧ＶＳＲＣと、０Ｖ電圧との切り替えを行うマルチプレクサＭＵＸを備えている点で相違する。
【００５１】
尚、セルアレイ及びダミーセルアレイの構成は、上記実施の形態１におけるものと同一であり、説明を省略する。
【００５２】
マルチプレクサＭＵＸには、上述したようにセルソース線ドライバＣＳＤからの出力されたセルソース線電圧ＶＳＲＣと、０Ｖとが与えられ、制御信号ＣＳにより切り替えて出力され、ダミービット線ＤＭＢＬに印加される。
【００５３】
マルチプレクサＭＵＸからは、書き込み以外の動作時にはセルソース線電圧ＶＳＲＣ、書き込み時には選択セルには０Ｖ、非選択セルにはセルソース線電圧ＶＳＲＣがそれぞれ選択されて出力され、ダミービット線ＤＢＬに印加される。
【００５４】
本実施の形態２によれば、上記実施の形態１と同様にセルアレイへの書き込み時においてダミーセルに対しても書き込み動作を行うことで、過消去による絶縁膜へのストレスを低減し、不具合が発生することを防ぐことができる。
【００５５】
（３）実施の形態３
以下、本発明の実施の形態３による不揮発性半導体記憶装置について説明する。
【００５６】
本実施の形態３の回路構成は、上記実施の形態１又は２の構成と同一であり、説明を省略する。
【００５７】
メモリセルアレイにおいて、隣接するメモリセル間の距離が短いため、隣接するメモリセルトランジスタの閾値が変化すると容量結合によって自己の閾値が変動する。
【００５８】
記憶データを多値とする場合、例えば図７の閾値分布を示すグラフに示されたように最も閾値の低いＥレベルから順に閾値の高いＡレベル、Ｂレベル、最も閾値の高いＣレベルの４値とした場合を想定する。それぞれ２ビットデータに対応しており、それぞれ例えばＥレベルは”１１”、Ａレベルは”１０”、Ｂレベルは”００”、Ｃレベルは”０１”に対応する。
【００５９】
閾値の低い２つのＥ、Ａレベルがロウアーデータ（Lower Data）、閾値の高い２つのＢ、Ｃレベルがアッパーデータ（Upper Data）となる。書き込み動作を行う際には、常に最も閾値の低いＥレベルから開始し、他のＡ、Ｂ、Ｃレベルのいずれかへ移行するように、上記実施の形態１において述べたバイアス状態に設定し、フローティングゲートに電子を注入していく。閾値の制御は、書き込み時間の長さ、あるいは書き込み回数を調整することで行う。書き込んだデータを消去する場合は、全てＥレベルに戻る。
【００６０】
ここで、図７に示されたように、最も閾値の低いＥレベルから次に閾値の高いＡレベルに書き込みを行う場合には閾値の変化が小さい。このため、隣接するメモリセルトランジスタに対して容量結合により閾値変動を与える影響が小さいため問題は生じない。即ち、ロウアーデータを書き込む際には、隣接するメモリセルトランジスタへの閾値変動の問題は生じない。
【００６１】
しかし、Ｅレベルからより閾値の高いアッパーデータ、即ちＢレベルあるいはＣレベルへ直接書き込みを行おうとすると閾値の変化が大きい。これにより、隣接するメモリセルトランジスタの閾値変動を招くこととなる。
【００６２】
そこで本実施の形態３では、以下のように書き込みを行う。先ず、書き込みを開始する時点では、図８（ａ）に示されたように全てにおいて最も閾値の低いＥレベルにある。この状態から、ロウアーデータのＡレベルに書き込む場合は、図８（ｂ）に示されたように直接Ａレベルに到達するように書き込み時間あるいは書き込み回数を制御する。
【００６３】
一方、アッパーデータのＢレベル、あるいはＣレベルに書き込む場合は、図８（ａ）に示されたように、直接Ｂレベル又はＣレベルに書き込むのではなく一旦ロウアーミドルレベルＬＭに書き込む。このロウアーミドルレベルＬＭは、ＡレベルとＢレベルとの中間に位置する。
【００６４】
この後、図８（ｂ）に示されたように、Ｂレベル又はＣレベルに到達するように書き込み時間あるいは書き込み回数を制御して書き込みを行う。
【００６５】
このように、アッパーデータに書き込む場合は、一旦ロウアーミドルレベルＬＭまで書き込んだ後、Ｂレベル又はＣレベルに書き込む。この場合は、ＥレベルからロウアーミドルレベルＬＭまでの閾値の変化、並びにロウアーミドルレベルＬＭからＢレベル又はＣレベルまでの閾値の変化が小さいため、隣接するメモリセルトランジスタの閾値に与える影響が小さく問題が生じない。
【００６６】
さらに、セルアレイの端部に設けられたダミーセルに多値でデータを書き込む際にも、このダミーセルに隣接するメモリセルトランジスタの閾値に変動を与えないように、メモリセルトランジスタに書き込む場合と同様の書き込みを行う。
【００６７】
即ち、セルアレイのメモリセルトランジスタにＥレベルからロウアーデータのＡレベルに書き込む場合は、同じワード線に接続されいずれか１本のダミービット線に接続されたダミーセルに直接Ａレベルに到達するように書き込む。一方、セルアレイのメモリセルトランジスタにアッパーデータのＢレベルあるいはＣレベルに書き込む場合は、同じワード線に接続されたダミーセルにも同様に一旦ロウアーミドルレベルＬＭに書き込む。ダミーセルに対しては、ロウアーミドルレベルＬＭまでの書き込みで停止する。
【００６８】
しかし、セルアレイのメモリセルトランジスタと同様に、ダミーセルにおいてもロウアーミドルレベルＬＭに書き込んだ後、Ｂレベル又はＣレベルまで書き込んでもよい。
【００６９】
このような書き込みをダミーセルに行うことにより、ダミーセルの閾値の変化がダミーセルに隣接するメモリセルトランジスタの閾値に与える影響を抑えることができる。
【００７０】
また、消去を行うと全てのメモリセルトランジスタ並びにダミーセルトランジスタの閾値がＥレベルに戻る。このＥレベルの閾値分布の幅が広いと、Ａ、Ｂ、又はＣレベルのいずれかに到達するまでの書き込み時間又は書き込み回数にばらつきが生じる。このような現象を回避するため、消去前に選択したブロック内の全てのメモリセルトランジスタに書き込みを行うプリプログラム、例えばＣレベルより高いレベルへの書き込みをメモリセルトランジスタのみならず、同じワード線に接続されたダミーセルに対しても行う。
【００７１】
同様の理由で、消去後に選択したブロック内の全てのメモリセルトランジスタに閾値の変化が小さい書き込みを行うソフトプログラム時においても、メモリセルトランジスタ及びダミーセルトランジスタに対して行う。
【００７２】
本実施の形態３によれば、上記実施の形態１、２と同様に、セルアレイへの書き込み時にダミーセルアレイに対しても書き込みを行うことにより、ダミーセルアレイに過消去が起きて絶縁膜に過大な電界がかかり不具合が発生することを防止し、装置の信頼性を向上させることが可能である。
【００７３】
さらに本実施の形態３によれば、セルアレイにＥレベルからＢ又はＣのアッパデータを書き込む際に、セルアレイと同様にダミーセルアレイに対してもロウアーミドルレベルＬＭに書き込みを行う。これにより、ダミーセルトランジスタの閾値の変動が、このダミーセルトランジスタに隣接するメモリセルトランジスタに容量結合を介して受ける影響を抑制することができる。
【００７４】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、図１、図６に示された回路構成では、セルアレイの一方の端部において１本のダミービット線に沿ってダミーセルアレイが１列設けられている。しかし、図示されていない他方の端部においてダミーセルアレイが設けられていてもよく、またそれぞれ２列以上設けられていてもよい。
【００７５】
また、ダミーセルトランジスタに書き込みを行う際には、メモリセルトランジスタと同時間あるいは同回数だけ行ってもよく、あるいはメモリセルトランジスタより短時間あるいは少ない回数行ってもよい。即ち、メモリセルトランジスタが到達すべき閾値の範囲内に対し、ダミーセルトランジスタはそれと同一あるいはそれ以下の閾値であってもよい。
【００７６】
さらに上記実施の形態では、ダミーセルに書き込む際にダミービット線電圧を、メモリセルに書き込む時のビット線電圧（＝０Ｖ）と同一に設定されている。しかし、必ずしもビット線電圧と同一である必要はなく、書き込みを行わないメモリセルに接続されたビット線電圧と異なる電圧であって、ダミーセルへの書き込みが可能な電圧であればよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１による不揮発性半導体記憶装置の構成を示す回路図。
【図２】同不揮発性半導体記憶装置におけるセルソース線ドライバの構成を示す回路図。
【図３】同セルソース線ドライバにおける各信号の論理値及び出力電圧を示す説明図。
【図４】同不揮発性半導体記憶装置におけるダミービット線ドライバの構成を示す回路図。
【図５】同ダミービット線ドライバにおける各信号の論理値及び出力電圧を示す説明図。
【図６】本発明の実施の形態２による不揮発性半導体記憶装置の構成を示す回路図。
【図７】多値でデータを書き込む際における閾値の分布を示す説明図。
【図８】本発明の実施の形態３による不揮発性半導体記憶装置における多値のデータを書き込む手順を示す説明図。
【符号の説明】
【００７８】
Ｔ０〜Ｔｎ  メモリセルトランジスタ
ＤＴ０〜ＤＴｎ  ダミーセルトランジスタ
ＢＬｎ、ＢＬｎ＋１  ビット線
ＤＭＢＬ  ダミービット線
ＣＳＤ  セルソース線ドライバ
ＤＢＤ  ダミービットドライバ
ＭＵＸ  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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