(57)【要約】【課題】インターフェース部のテストを簡易に行うことを課題とする。【解決手段】受信インターフェース部と送信インターフェース部とが例えばケーブル等の電気的接続によって直結される場合に、試験指示を受け付けると、試験モード用に設定されたプロトコルに従って試験データの送信を制御する。また、試験指示を受け付けると、試験モード用に設定されたプロトコルに従って、送信された試験データの受信を制御する。また、送信された試験データと、受信された試験データとが整合するか否かを検証する。また、この時、コントローラ、バッファー、記憶媒体のいずれかから送信されたデータと、いずれかで受信されたデータとを比較することで、検証する。【選択図】        図１
2009271594.tif 000002
【特許請求の範囲】
【請求項１】
外部の装置と接続するインターフェースとしてデータの受信に用いられる受信インターフェース部と、当該インターフェースとしてデータの送信に用いられる送信インターフェース部とが電気的接続によって直結されることで、送信インターフェース部から出力された信号が受信インターフェース部に入力される場合に、データの送受信が正常に行われているか否かを試験する試験モードで動作することを指示する試験指示を受け付けると、当該試験モード用に設定されたプロトコルに従って当該試験モード用に設定された試験データの送信を制御する送信制御部と、
前記試験指示を受け付けると、前記試験モード用に設定されたプロトコルに従って、前記送信制御部によって制御されることで送信された試験データの受信を制御する受信制御部と、
前記送信制御部によって制御されることで送信された試験データと、前記受信制御部によって制御されることで受信された試験データとが整合するか否かを検証する検証部と、
を備えたことを特徴とする記憶装置。
【請求項２】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記コントローラに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記コントローラにて受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記コントローラに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記バッファーまで受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記コントローラに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記記憶媒体まで受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記バッファーに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記バッファーまで受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項６】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記バッファーに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記コントローラにて受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項７】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記バッファーに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記記憶媒体まで受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項８】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記記憶媒体に記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記記憶媒体まで受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項９】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記記憶媒体に記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記バッファーまで受信するように制御することを特徴とする請求項１に記載の記憶装置。
【請求項１０】
前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記記憶媒体に記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記コントローラにて受信するように制御することを特徴とする請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関する。
【背景技術】
【０００２】
従来、記憶装置のインターフェース部をテストする際には、記憶装置をテスト用のホスト（または、テスト用のホストと同等の機能を有するテスト用のチップなど）と接続し、ホストと記憶装置との間に実際にデータを送受信させていた（例えば、図１６を参照）。
【０００３】
また、例えば、インターフェース部の送信部と受信部とを接続もしくは切断する切替部を装置内部に備え、切替部を制御することで試験を行う手法がある。また、例えば、試験用の回路をインターフェース部内部に備え、試験用の回路が送信部と受信部とを接続することで試験を行う手法がある。また、例えば、ディスプレイのインターフェース部を試験する手法がある。
【０００４】
【特許文献１】特開平６−２８２７２号公報
【特許文献２】特開昭６２−６６３５６号公報
【特許文献３】特開２００１−２８２５６９号公報
【特許文献４】特開平７−１２１３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記した従来の技術では、記憶装置のインターフェース部のテストを簡易に行うことができないという課題があった。
【０００６】
例えば、記憶装置をテスト用のホストと接続する手法では、そもそもテスト用のホストが無ければインターフェース部をテストすることができない。また、インターフェース部のスピードが上がった場合などには、前世代のホストではテストすることができず、次世代のホストを導入しなければならない。結果として、従来の手法では、インターフェース部のテストを行うにあたり、コストがかかっていた。
【０００７】
そこで、本発明は、上記した従来の技術の課題を解決するためになされたものであり、インターフェース部のテストを簡易に行うことが可能な記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した課題を解決し、目的を達成するため、受信インターフェース部と送信インターフェース部とが電気的接続によって直結される場合に、試験指示を受け付けると、試験モード用に設定されたプロトコルに従って試験データの送信を制御する送信制御部を備える。また、試験指示を受け付けると、試験モード用に設定されたプロトコルに従って、送信制御部によって制御されることで送信された試験データの受信を制御する受信制御部を備える。また、送信制御部によって制御されることで送信された試験データと、受信制御部によって制御されることで受信された試験データとが整合するか否かを検証する検証部を備える。
【発明の効果】
【０００９】
インターフェース部のテストを簡易に行うことが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、本発明に係る記憶装置の実施例を詳細に説明する。なお、以下では、まず、実施例１に係る記憶装置の基本原理を説明する。次に、実施例１に係る記憶装置の構成、比較部による処理の手順、実施例１の効果を説明する。続いて、他の実施例を説明する。
【実施例１】
【００１１】
［実施例１に係る記憶装置の基本原理］
まず、実施例１に係る記憶装置の基本原理を説明する。図１は、実施例１に係る記憶装置の基本原理を説明するための図である。
【００１２】
実施例１に係る記憶装置は、インターフェース部の一例として、高速シリアルインターフェースであるシリアルＡＴＡ（ＳＡＴＡ：Serial  Advanced  Technology  Attachment）を想定している。また、実施例１に係る記憶装置は、図１に示すように、コントローラとバッファーと記憶媒体とを備えている。また、コントローラは、図１に示すように、受信インターフェース部と送信インターフェース部とを備える。ここで、受信インターフェース部および送信インターフェース部は、いずれも、記憶装置が外部の装置と接続するためのインターフェースである（例えば、コントローラが実装されたプリント板上のコネクタを介し、外部装置と接続される）。受信インターフェース部は、データの受信に用いられ、送信インターフェース部は、データの送信に用いられる。
【００１３】
ところで、実施例１に係る記憶装置は、図１に示すように、受信インターフェース部と送信インターフェース部とがコントローラ外部で、例えばケーブル等の電気的接続によって直結される。こうすることで、送信インターフェース部から出力された信号は、受信インターフェース部に入力されることになる。
【００１４】
このような接続の下、実施例１に係る記憶装置は、データの送受信が正常に行われているか否かをテストする。具体的には、記憶装置は、テストモードで動作することを指示する指示を受け付けると、テストモード用に設定されたプロトコルに従って、テストモード用に設定されたテストデータの送信を制御する。なぜテストモード用に設定されたプロトコルに従って送信を制御するかという点については、後に詳述する。
【００１５】
また、記憶装置は、テストモードで動作することを指示する指示を受け付けると、テストモード用に設定されたプロトコルに従って、送信されたテストデータの受信を制御する。なぜテストモード用に設定されたプロトコルに従って受信を制御するかという点については、後に詳述する。
【００１６】
こうして、実施例１に係る記憶装置は、図１に示すように、送信インターフェース部から送信されたテストデータを、受信インターフェース部から受信する。そして、記憶装置は、図１に示すように、送信したテストデータと、受信したテストデータとが整合するか否かを検証する。具体的な検証処理の手順については後に詳述するが、簡単に説明すると、記憶装置は、送信したテストデータと受信したテストデータとが一致するか否かを比較し、一致関係に基づいて、整合性を検証することになる。
【００１７】
このように、実施例１に係る記憶装置は、受信インターフェース部と送信インターフェース部とを、例えばケーブル等の電気的接続によって直結する手法によってインターフェース部のテストを行うものであり、インターフェース部のテストを簡易に行うことが可能である。
【００１８】
なお、以下に説明するように、実施例１に係る記憶装置は、テストデータのデータパターン全てをコントローラ内部に格納し、また、データ比較もコントローラ内部で行う構成を想定しているが、これに限られるものではない。実施例２として後に詳述するように、記憶装置は、コントローラ内部、バッファー、記憶媒体のいずれかに格納したテストデータを送信インターフェース部から送信し、コントローラ内部、バッファー、記憶媒体のいずれかで、受信したテストデータと比較する構成を、適宜選択できる。
【００１９】
［テストモード用プロトコル］
さて、上記したように、実施例１に係る記憶装置は、テストモード用に設定されたプロトコルに従って、テストデータを送信し、テストデータを受信する。具体的には、実施例１に係る記憶装置においては、テストモード用の初期化手順およびデータ送受信手順が設定されている。以下、図２〜図８を用いて、初期化手順およびテストデータ送受信手順を順に説明する。図２は、シリアルＡＴＡの初期化手順を説明するための図である。図３は、実施例１に係る記憶装置にシリアルＡＴＡの初期化手順を適用した場合を説明するための図である。図４は、シリアルＡＴＡのデータ送受信手順を説明するための図である。図５は、データ送信側の手順を説明するための図である。図６は、データ受信側の手順を説明するための図である。図７は、実施例１に係る記憶装置にシリアルＡＴＡのデータ送受信手順を適用した場合を説明するための図である。図８は、実施例１におけるデータ送受信手順を説明するための図である。
【００２０】
［初期化手順］
まず、シリアルＡＴＡの初期化手順について説明する。シリアルＡＴＡでは、記憶装置（デバイス）は、電源投入時、ホストとの間で、『ＯＯＢ  Ｓｅｑｕｅｎｃｅ』と呼ばれるＰｈｙ層の初期化手順を行う。
【００２１】
具体的には、図２の（Ａ）および（Ｂ）に示すように、ホストと記憶装置との間では、『ＣＯＭＲＥＳＥＴ』、『ＣＯＭＩＮＩＴ』、および『ＣＯＭＷＡＫＥ』と呼ばれる信号が交換される。『ＣＯＭＲＥＳＥＴ』と『ＣＯＭＩＮＩＴ』とは、電気的には同一の信号であるが、ホストが送信した場合に『ＣＯＭＲＥＳＥＴ』と呼び、記憶装置が送信した場合に『ＣＯＭＩＮＩＴ』と呼ぶ。また、記憶装置の電源投入が先に行われた場合には、図２の（Ｃ）に示すように、『ＣＯＭＲＥＳＥＴ』は省略され、『ＯＯＢ  Ｓｅｑｕｅｎｃｅ』は、『ＣＯＭＩＮＩＴ』から始まる。
【００２２】
図２の（Ａ）および（Ｃ）のいずれの場合にも、『ＯＯＢ  Ｓｅｑｕｅｎｃｅ』によるＰｈｙ層の初期化が完了して初めて、ホストと記憶装置との間の通信が可能になる。なお、Ｐｈｙ層の初期化が完了した状態のことを、『Ｐｈｙ  ｒｅａｄｙ状態』と呼ぶ。
【００２３】
ところで、実施例１に係る記憶装置のように、記憶装置の送信部と受信部とが例えばケーブル等の電気的接続によって直結された場合、記憶装置は、『ＯＯＢ  Ｓｅｑｕｅｎｃｅ』を正しく完了させることができない。なぜならば、記憶装置の送信部が『ＣＯＭＩＮＩＴ』を送信すると、図３に示すように、記憶装置の受信部は、電気的に同じ信号である『ＣＯＭＲＥＳＥＴ』を受信したと判断する。すると、記憶装置の送信部は、『ＣＯＭＩＮＩＴ』を再送信してしまい、結果として、無限ループに陥ることになる。
【００２４】
このため、実施例１に係る記憶装置は、Ｐｈｙ層の内部にテストモードを用意することで、『ＯＯＢ  Ｓｅｑｕｅｎｃｅ』を省略（バイパス）して『Ｐｈｙ  ｒｅａｄｙ状態』に遷移できるようにした。
【００２５】
［データ送受信手順］
次に、シリアルＡＴＡのデータ送受信手順について説明する。シリアルＡＴＡでは、記憶装置もしくはホストは、通常のデータ送受信を行う場合、図４の（Ａ）および（Ｂ）に示す手順を行う。
【００２６】
図４の（Ａ）について具体的に説明すると、まず、右向き矢印の信号は、データ送信側の送信部からデータ受信側の受信部に送信される信号である。また、左向き矢印の信号は、データ受信側の送信部からデータ送信側の受信部に送信される信号である。個々の信号は、次の通りである。『Ｘ＿ＲＤＹ』（transmission  data  ready）は、データ送信準備が完了したことを示す信号である。また、『Ｒ＿ＲＤＹ』（receiver  ready）は、データ受信準備が完了したことを示す信号である。また、『ＳＯＦ』（start  of  frame）は、データフレームの開始を示す信号である。また、『ＤＡＴＡ』は、送信したいデータである。また、『ＣＲＣ』は、データの整合性を検証するために付加されるデータである。また、『ＥＯＦ』（end  of  frame）とは、データフレームの終了を示す信号である。また、『ＷＴＲＭ』（wait  for  frame  termination）は、『ＥＯＦ』送信後、データ受信側からの反応を待つための信号である。また、『Ｒ＿ＯＫ』（reception  with  no  error）は、データ受信が正しく完了したことを示す信号である。
【００２７】
なお、図４には図示してないが、データ送信側が『ＤＡＴＡ』を送信している間、データ受信側は、『Ｒ＿ＩＰ』（reception  in  progress）という信号を送信し、データ受信中であることを、データ送信側に対して示している。また、データ受信側は、データ受信が正しく完了しなかった場合には、『Ｒ＿ＯＫ』の代わりに、『Ｒ＿ＥＲＲ』（reception  error）を送信する。
【００２８】
図４の（Ａ）に示したデータ送受信の手順を、データ送信側、データ受信側各々の処理の手順として、図５および図６を用いて説明する。
【００２９】
まず、データ送信側の手順を図５を用いて説明する。データ送信側の送信部は、送信準備が完了したか否かを判定し（ステップＳ１０１）、完了したと判定した場合には（ステップＳ１０１肯定）『Ｘ＿ＲＤＹ』をデータ受信側に対して送信する（ステップＳ１０２）。
【００３０】
続いて、送信部は、『Ｒ＿ＲＤＹ』を受信したか否かを判定し（ステップＳ１０３）、受信していないと判定した場合には（ステップＳ１０３否定）、『Ｘ＿ＲＤＹ』を送信する処理に戻る。一方、受信したと判定した場合には（ステップＳ１０３肯定）、送信部は、『ＳＯＦ』を送信し（ステップＳ１０４）、『ＤＡＴＡ』を送信する（ステップＳ１０５）。
【００３１】
そして、送信部は、『ＣＲＣ』を送信し（ステップＳ１０６）、『ＥＯＦ』を送信し（ステップＳ１０７）、『ＷＴＲＭ』を送信する（ステップＳ１０８）。
【００３２】
続いて、送信部は、『Ｒ＿ＯＫ』を受信したか否かを判定し（ステップＳ１０９）、受信していないと判定した場合には（ステップＳ１０９否定）、『ＷＴＲＭ』を送信する処理に戻る。一方、受信したと判定した場合には（ステップＳ１０９肯定）、送信部は、正常終了する。
【００３３】
次に、データ受信側の手順を図６を用いて説明する。データ受信側の受信部は、『Ｘ＿ＲＤＹ』を受信したか否かを判定し（ステップＳ２０１）、受信したと判定した場合には（ステップＳ２０１肯定）、続いて、受信準備を完了したか否かを判定する（ステップＳ２０２）。
【００３４】
受信準備を完了したと判定した場合には（ステップＳ２０２肯定）、受信部は、『Ｒ＿ＲＤＹ』を送信する（ステップＳ２０３）。そして、受信部は、『ＳＯＦ』を受信したか否かを判定する（ステップＳ２０４）。受信していないと判定した場合には（ステップＳ２０４否定）、受信部は、『Ｒ＿ＲＤＹ』を送信する処理に戻る。
【００３５】
一方、受信したと判定した場合には（ステップＳ２０４肯定）、受信部は、『ＤＡＴＡ』の取り込みを行う（ステップＳ２０５）。そして、受信部は、『ＥＯＦ』を受信したか否かを判定する（ステップＳ２０６）。
【００３６】
『ＥＯＦ』を受信したと判定した場合（ステップＳ２０６肯定）、受信部は、『ＣＲＣ』の検証を行い（ステップＳ２０７）、『Ｒ＿ＯＫ』を送信し（ステップＳ２０８）、正常終了する。
【００３７】
ところで、実施例１に係る記憶装置のように、記憶装置の送信部と受信部とが例えばケーブル等の電気的接続によって直結された場合（自己完結でデータ送受信を行う場合）、記憶装置は、通常の手順では、データ送受信を行うことができない。なぜならば、自己完結でデータ送受信を行う場合、記憶装置は、自装置自身がデータ送信側かつデータ受信側となってしまう。すると、例えば、図７に示すように、『Ｘ＿ＲＤＹ』と『Ｒ＿ＲＤＹ』とで行われるハンドシェイクの箇所では、データ送信側は、『Ｘ＿ＲＤＹ』を送信した後に『Ｒ＿ＲＤＹ』を待機しているのであって、『Ｒ＿ＲＤＹ』を送信することはできないのである。
【００３８】
このため、実施例１に係る記憶装置は、テストモードを用意することで、自装置自身でデータ送受信を行うことができるようにした。テストモードでは、図８に示すように、通常とは異なるプロトコルによって、データ送受信を行う。
【００３９】
図８の（Ａ）は、テストモード時のデータ送信側の処理の手順を示すフローチャートである。データ送信側は、テストモード時には、『ＤＡＴＡ』を送信し（ステップＳ３０１）、『ＤＡＴＡ』を規定数送信完了すると（ステップＳ３０２）、処理を終了する。このように、データ送信側は、『Ｘ＿ＲＤＹ』を送信せず、また、『Ｒ＿ＲＤＹ』の受信を待機しない。また、データ送信側は、『ＤＡＴＡ』のみを送信し、『ＳＯＦ』、『ＥＯＦ』および『ＣＲＣ』を送信しない。また、データ送信側は、『ＷＴＲＭ』を送信せず、また、『Ｒ＿ＯＫ』の受信を待機しない。
【００４０】
一方、図８の（Ｂ）は、テストモード時のデータ受信側の処理の手順を示すフローチャートである。データ受信側は、テストモード時には、『ＤＡＴＡ』を受信し（ステップＳ４０１）、受信した『ＤＡＴＡ』の比較（送信した『ＤＡＴＡ』との整合性を検証）を行うと（ステップＳ４０２）、結果を表示するなどして処理を終了する。このように、データ受信側は、『Ｘ＿ＲＤＹ』の受信を待機せず、また、『Ｒ＿ＲＤＹ』を送信しない。また、データ受信側は、『ＳＯＦ』および『ＥＯＦ』の受信を待機せず、また、『ＣＲＣ』の検証を行わない。また、データ受信側は、『Ｒ＿ＯＫ』を送信しない。
【００４１】
ただし、実施例１に係る記憶装置は、テストモード時に、『Ｘ＿ＲＤＹ』と『Ｒ＿ＲＤＹ』とによるハンドシェイクを行わず、『ＳＯＦ』も送信しないことから、『ＤＡＴＡ』を受信する際に、『ＤＡＴＡ』の取り込み開始位置を判定することができない。この点、先頭データを特定のデータパターンに設定することで取り込み開始位置を判定する手法も考えられるが、テストパターンの自由度は低下してしまう。このため、実施例１に係る記憶装置は、後に詳述するような検証処理の手順を実行することで、この点を解決している。
【００４２】
［実施例１に係る記憶装置の構成］
次に、図９および図１０を用いて、実施例１に係る記憶装置の構成を説明する。図９は、実施例１に係る記憶装置の全体構成を示すブロック図であり、図１０は、実施例１におけるインターフェースプロトコル制御部の構成を示すブロック図である。
【００４３】
図９に示すように、実施例１に係る記憶装置１０は、特に、コントローラ２０と、バッファー３０と、記憶媒体４０と、ＲＤＣ（Read  Channel）５０と、ＨＤＩＣ（Head  IC）６０とを備える。
【００４４】
コントローラ２０は、図９に示すように、特に、インターフェースプロトコル制御部２１と、バッファー制御部２２と、ディスクフォーマット制御部２３と、ＥＣＣ計算部２４とを備える。
【００４５】
インターフェースプロトコル制御部２１は、ホストとの間のインターフェースプロトコルを制御する。具体的には、インターフェースプロトコル制御部２１は、ライトデータ受信時は、ホストより受信したデータをバッファー制御部２２に送信する。また、インターフェースプロトコル制御部２１は、リードデータ送信時は、バッファー制御部２２より受信したデータをホストに送信する。
【００４６】
また、実施例１におけるインターフェースプロトコル制御部２１は、テストモードで動作することを指示する指示を受け付けると、テストモード用に設定されたプロトコルに従って、テストモード用に設定されたテストデータの送信を制御する。具体的には、インターフェースプロトコル制御部２１は、コントローラ２０内部の任意の箇所にある内部メモリに格納されているテストデータを、テストモード用に設定されたプロトコルに従って送信する。また、インターフェースプロトコル制御部２１は、指示を受け付けると、テストモード用に設定されたプロトコルに従って、送信されたテストデータの受信を制御する。
【００４７】
バッファー制御部２２は、バッファー３０に格納されるデータのリードライトを制御する。具体的には、バッファー制御部２２は、ライトデータ受信時は、インターフェースプロトコル制御部２１より受信したデータをバッファー３０に一旦ライトし、適切なタイミングでバッファー３０より読み出し、ディスクフォーマット制御部２３に送信する。また、バッファー制御部２２は、リードデータ送信時は、ディスクフォーマット制御部２３より受信したデータをバッファー３０に一旦ライトし、適切なタイミングでバッファー３０より読み出し、インターフェースプロトコル制御部２１に送信する。
【００４８】
なお、バッファー３０の大きさは、１６ＭＢｙｔｅが主流であり、１セクターを５１２Ｂｙｔｅとすると、３２Ｋセクター分に相当する（16*1024*1024/512=32,768）。
【００４９】
ディスクフォーマット制御部２３は、記憶媒体４０に格納されるデータのリードライトを制御する。具体的には、ディスクフォーマット制御部２３は、ライトデータ受信時は、バッファー制御部２２より受信したデータをＲＤＣ５０に送信する。また、ディスクフォーマット制御部２３は、リードデータ送信時は、ＲＤＣ５０より受信したデータをバッファー制御部２２に送信する。
【００５０】
ＥＣＣ計算部２４は、記憶媒体４０に格納されているデータ誤り（データ化け）を防止するためのＥＣＣ（Error  Correcting  Code）を生成・検証する。具体的には、ＥＣＣ計算部２４は、ライトデータ受信時は、ディスクフォーマット制御部２３より受信したデータを元にＥＣＣコードを生成する。生成されたＥＣＣコードは、ディスクフォーマット制御部２３を介して記憶媒体４０に格納される。また、ＥＣＣ計算部２４は、リードデータ送信時は、ディスクフォーマット制御部２３よりデータおよびＥＣＣコードを受信する。また、ＥＣＣ計算部２４は、受信したデータに対してＥＣＣコードを計算し、計算したＥＣＣコードと受信したＥＣＣコード（ライト時に記憶媒体４０に格納されていたもの）とを比較し、必要に応じてデータの訂正を行う。
【００５１】
ＲＤＣ５０は、ライト系の回路とリード系の回路とを有する。具体的には、ＲＤＣ５０（ライト系）は、ディスクフォーマット制御部２３より受信したデータを磁気記憶に適したコード（ＲＬＬ（Run-Length  Limited  Coding）符号化）にエンコードするとともに、記憶媒体４０上で発生するビット間の干渉を補正する。また、ＲＤＣ５０（リード系）は、ＨＤＩＣ６０から受信したリード信号をアナログ・ディジタル変換およびＰＲＭＬ（Partial  Response  Maximum  Likelihood）信号処理技術によってデジタル値に変換し、デコードする。
【００５２】
ＨＤＩＣ６０は、ライト系の回路とリード系の回路とを有する。具体的には、ＨＤＩＣ６０（ライト系）は、記憶媒体４０にデータを書き込むために、デジタル信号の『１』や『０』を電流の向きに変換し、ライトヘッドに流す。また、ＨＤＩＣ６０（リード系）は、リードヘッドにより電気信号に変換されたリード信号（約１ｍＶ）を増幅（約１００倍）する。
【００５３】
次に、実施例１に係る記憶装置１０は、図９に示したインターフェースプロトコル制御部２１に、図１０に示す『ＳＡＴＡ  Ｐｈｙ層』（以下、Ｐｈｙ層２１ａと呼ぶ）、『ＳＡＴＡ  Ｌｉｎｋ層』（以下、Ｌｉｎｋ層２１ｂと呼ぶ）および『ＳＡＴＡ  Ｔｒａｎｓｐｏｒｔ層』（以下、Ｔｒａｎｓｐｏｒｔ層２１ｃと呼ぶ）を有する。また、実施例１におけるＴｒａｎｓｐｏｒｔ層２１ｃは、内部レジスタ２１ｄと、比較部２１ｅとを有する。なお、図１０においては、説明の便宜上、図９に示したコントローラ２０のインターフェースプロトコル制御部２１のみを図示する。また、内部メモリ２１ｆは、必ずしもインターフェースプロトコル制御部２１に備えられる必要はなく、コントローラ２０内部の任意の箇所に備えられればよい。
【００５４】
図１０に示すように、実施例１に係る記憶装置１０は、テストデータをコントローラ２０内部の内部レジスタ２１ｄに格納し、また、比較部２１ｅによるデータ比較もコントローラ２０内部で行う構成である。
【００５５】
具体的に説明すると、実施例１に係る記憶装置１０は、コントローラ２０内部の内部レジスタ２１ｄに、任意のテストパターンを記憶している。テストパターン長は、内部レジスタ２１ｄの大きさにより制約を受ける。ここでは、８ＤＷｏｒｄ（１ＤＷｏｒｄ＝３２ｂｉｔ）とする。
【００５６】
また、実施例１に係る記憶装置１０は、コントローラ２０の任意の箇所（例えば、内部メモリ２１ｆ）に、内部レジスタ２１ｄに記憶しているテストパターンと同じパターンのデータの繰り返しを、１セクター分（１２８ＤＷｏｒｄ）格納する。記憶装置１０は、テストパターンと同じパターンのデータが格納されたコントローラ２０の箇所からデータを繰り返し送信するように設定する。この時、コントローラ２０から送信するデータ長は何セクターでもよいが、テストパターンを格納したセクターのみが送信されるよう設定する。なお、データを繰り返し送信するよう設定することで、記憶装置１０は、比較部２１ｅによるデータ比較の確度を高めることができる。
【００５７】
また、実施例１に係る記憶装置１０は、図１０に示すように、送信インターフェース部１１と受信インターフェース部１２とをコントローラ２０外部で直結する。コントローラ２０外部で直結することによって、Ｔｒａｎｓｐｏｒｔ層２１ｃ、Ｌｉｎｋ層２１ｂ、およびＰｈｙ層２１ａの接続を検証するだけでなく、コントローラ２０のＩ／Ｏ  Ｐａｄやケーブルでの信号劣化に対する耐久性をも検証する。ここで、信号劣化に対する耐久性とは、途中で信号が劣化しても正しいデータに復調できるか否かを検証することである。
【００５８】
比較部２１ｅは、送信されたテストデータと、受信されたテストデータとが整合するか否かを検証する。具体的には、比較部２１ｅは、内部レジスタ２１ｄに格納されているテストデータと、Ｔｒａｎｓｐｏｒｔ層２１ｃにおいて受信されたテストデータとを比較することで、両者が整合するか否かを検証する。
【００５９】
［比較部による処理の手順］
続いて、図１１および図１２を用いて、比較部２１ｅによる処理を詳細に説明する。図１１および図１２は、実施例１における比較部を説明するための図である。
【００６０】
例えば、比較部２１ｅは、図１１および図１２に示す処理の手順でテストデータの整合性を検証する。まず、比較部２１ｅは、Ｔｒａｎｓｐｏｒｔ層２１ｃにおいて受信されたテストデータが、テストパターンの最初のＤＷｏｒｄになるのを待機する。すなわち、実施例１における比較部２１ｅは、Ｔｒａｎｓｐｏｒｔ層２１ｃにおいて、『Ｄａｔａ０』の受信を待機する。そして、比較部２１ｅは、状態遷移を管理しており、『Ｄａｔａ０』を受信すると、『ＵＮＬＯＣＫ００』から『ＵＮＬＯＣＫ０１』へと状態を遷移させる。
【００６１】
『Ｄａｔａ０』の次のデータは『Ｄａｔａ１』である。このため、比較部２１ｅは、『Ｄａｔａ０』を受信した後は、『Ｄａｔａ１』の受信を待機する。そして、比較部２１ｅは、『Ｄａｔａ１』を受信すると、『ＵＮＬＯＣＫ０１』から『ＵＮＬＯＣＫ０２』へと状態を遷移させ、『Ｄａｔａ２』の受信を待機する。一方、比較部２１ｅは、次に受信したデータが『Ｄａｔａ１』でない場合には、図１２に示すように、『ＵＮＬＯＣＫ０１』から『ＵＮＬＯＣＫ００』へと状態を遷移させ、再び、『Ｄａｔａ０』の受信を待機する。
【００６２】
ここで、『Ｄａｔａ１』を受信できなかった原因（『ＵＮＬＯＣＫ０１』から『ＵＮＬＯＣＫ００』への状態遷移の原因）として、二つ考えられる。一つは、『Ｄａｔａ１』が正しく送受信されなかったことである。もう一つは、そもそも『ＵＮＬＯＣＫ００』から『ＵＮＬＯＣＫ０１』への状態遷移が、ノイズ等の影響により誤って起こってしまったことである。後者が原因となった可能性があることから、比較部２１ｅは、図１２に示すように、この時点では、エラーログを残さない。
【００６３】
さて、比較部２１ｅは、上記した処理を繰り返し、受信したデータが、『Ｄａｔａ０』→『Ｄａｔａ１』→・・・→『Ｄａｔａ７』→『Ｄａｔａ０』→『Ｄａｔａ１』→・・・→『Ｄａｔａ７』と２周変化したところで、状態遷移を『ＬＯＣＫ』に遷移させる。このように、実施例１における比較部２１ｅは、受信したデータについて２周比較を行って初めて状態遷移を『ＬＯＣＫ』に遷移させることで、データ比較の確度を高めることができる。すなわち、実施例１における比較部２１ｅは、例えば、テストデータが送信されていないにも関わらず、ノイズ等の影響によりたまたまテストデータを正しく受信したように判定してしまうといった状況に陥る確率を、ほぼゼロにすることができる。なぜならば、１６ＤＷｏｒｄ連続でたまたまテストパターンのデータを受信したように誤検出することはないと考えられるからである。
【００６４】
そして、比較部２１ｅは、状態遷移が『ＬＯＣＫ』になった後は、受信データが『Ｄａｔａ０』→『Ｄａｔａ１』→・・・→『Ｄａｔａ７』以外のパターンになった場合に、テストエラーと判定し、図１２に示すように、エラーログを残す。
【００６５】
こうして、比較部２１ｅは、テスト完了時に、「状態遷移が『ＬＯＣＫ』であり、かつ、エラーログなし」であるならば、テストは成功したと判定する。一方、比較部２１ｅは、テスト完了時に、「状態遷移が『ＵＮＬＯＣＫ』である、または、エラーログあり」であるならば、テストは失敗したと判定する。
【００６６】
［実施例１の効果］
上記してきたように、実施例１によれば、受信インターフェース部と送信インターフェース部とが例えばケーブル等の電気的接続によって直結される場合に、テストモードの指示を受け付けると、テストモード用に設定されたプロトコルに従ってテストデータの送信を制御する。また、テストモードの指示を受け付けると、テストモード用に設定されたプロトコルに従って、送信されたテストデータの受信を制御する。また、送信されたテストデータと、受信されたテストデータとが整合するか否かを比較部が検証する。このようなことから、実施例１によれば、インターフェース部のテストを簡易に行うことが可能になる。
【実施例２】
【００６７】
さて、これまで実施例１に係る記憶装置について説明してきたが、本発明は、実施例１以外にも、種々の異なる形態にて実施されてよいものである。なお、図１３〜図１５は、他の実施例を説明するための図である。
【００６８】
［コントローラ内部にテストデータ格納］
実施例１に係る記憶装置は、テストデータのデータパターン全てをコントローラ内部に格納し、また、比較部によるデータ比較もコントローラ内部で行う構成であった。また、コントローラ内部にデータパターン全てを格納するのに十分な大きさのメモリを持っているもの（内部メモリ２１ｆが十分に大きい場合）を想定していた。しかしながら、本発明はこれに限られるものではない。例えば、記憶装置が、コントローラ内部に、テストデータのデータパターン全てを格納するのに十分な大きなメモリを備えていない場合にも、本発明を同様に適用することができる。このような場合には、記憶装置は、図１３の（Ａ）に示すように、テストごとにメモリ上のテストデータを外部から書き換え、所望のデータパターンが網羅できるまでテストを繰り返せばよい。
【００６９】
また、コントローラ内部におけるデータ比較のみならず、データ比較をさらにバッファーで行う構成でもよい。この場合、記憶装置は、コントローラ内部に記憶されたテストデータの送信を制御するとともに、テストデータをバッファーまで受信するように制御する。すなわち、例えば、記憶装置は、比較部によるデータ比較をコントローラ内部で行った後（テストの成功不成功を判定した後）、バッファーまでデータを送り、バッファーにデータを書き込むよう設定しておく。そして、記憶装置は、バッファー上のデータについて、データ比較を別途行うのである。例えば、記憶装置が、コントローラ内部に、テストデータのデータパターン全てを格納するのに十分な大きなメモリを備えている場合には、図１３の（Ｂ）に示すようになる。また、例えば、記憶装置が、コントローラ内部に、テストデータのデータパターン全てを格納するのに十分な大きなメモリを備えていない場合には、図１３の（Ｃ）に示すようになる。いずれの場合にも、送信インターフェース部および受信インターフェース部のテストに加え、コントローラからバッファーへのライトパスのテストをすることが可能になる。
【００７０】
また、コントローラ内部におけるデータ比較のみならず、データ比較をさらに記憶媒体上で行う構成でもよい。この場合、記憶装置は、コントローラ内部に記憶されたテストデータの送信を制御するとともに、テストデータを記憶媒体まで受信するように制御する。すなわち、例えば、記憶装置は、比較部によるデータ比較をコントローラ内部で行った後（テストの成功不成功を判定した後）、記憶媒体までデータを送り、記憶媒体にデータを書き込むよう設定しておく。そして、記憶装置は、記憶媒体上のデータについて、データ比較を別途行うのである。例えば、記憶装置が、コントローラ内部に、テストデータのデータパターン全てを格納するのに十分な大きなメモリを備えている場合には、図１３の（Ｄ）に示すようになる。また、例えば、記憶装置が、コントローラ内部に、テストデータのデータパターン全てを格納するのに十分な大きなメモリを備えていない場合には、図１３の（Ｅ）に示すようになる。いずれの場合にも、送信インターフェース部および受信インターフェース部のテスト、コントローラからバッファーへのライトパスのテストに加え、バッファーから記憶媒体へのライトパスのテストをすることが可能になる。
【００７１】
［バッファーにテストデータ格納］
また、実施例１に係る記憶装置は、テストデータのデータパターン全てをコントローラ内部に格納し、また、比較部によるデータ比較もコントローラ内部で行う構成であった。しかしながら、本発明はこれに限られるものではない。すなわち、記憶装置は、バッファーに記憶されたテストデータの送信を制御するとともに、テストデータをバッファーまで受信するように制御してもよい。例えば、図１４の（Ａ）に示すように、記憶装置が、テストデータをバッファーに格納し、また、コントローラ内部におけるデータ比較のみならず、データ比較をさらにバッファー上で行う構成でもよい。この場合には、送信インターフェース部および受信インターフェース部のテストに加え、コントローラとバッファーとの間のリードライトパスのテストをすることが可能になる。
【００７２】
また、記憶装置は、バッファーに記憶されたテストデータの送信を制御するとともに、テストデータをコントローラにて受信するように制御してもよい。例えば、図１４の（Ｂ）に示すように、記憶装置が、テストデータをバッファーに格納し、また、比較部によるデータ比較をコントローラ内部で行う構成でもよい。この場合には、送信インターフェース部および受信インターフェース部のテストに加え、コントローラからバッファーへのリードパスのテストをすることが可能になる。
【００７３】
また、記憶装置は、バッファーに記憶されたテストデータの送信を制御するとともに、テストデータを記憶媒体まで受信するように制御してもよい。例えば、図１４の（Ｃ）に示すように、記憶装置が、テストデータをバッファーに格納し、また、コントローラ内部におけるデータ比較のみならず、データ比較をさらに記憶媒体上で行う構成でもよい。この場合には、送信インターフェース部および受信インターフェース部のテストに加え、コントローラとバッファーとの間のリードライトパスのテスト、およびバッファーから記憶媒体へのライトパスのテストをすることが可能になる。
【００７４】
［記憶媒体のテストデータ格納］
また、実施例１に係る記憶装置は、テストデータのデータパターン全てをコントローラ内部に格納し、また、比較部によるデータ比較もコントローラ内部で行う構成であった。しかしながら、本発明はこれに限られるものではない。すなわち、記憶装置は、記憶媒体に記憶されたテストデータの送信を制御するとともに、テストデータを記憶媒体まで受信するように制御してもよい。例えば、図１５の（Ａ）に示すように、記憶装置が、テストデータを記憶媒体に格納し、また、コントローラ内部におけるデータ比較のみならず、データ比較をさらに記憶媒体上で行う構成でもよい。この場合には、送信インターフェース部および受信インターフェース部のテストに加え、コントローラとバッファーとの間のリードライトパスのテスト、およびバッファーと記憶媒体との間のリードライトパスのテストをすることが可能になる。
【００７５】
また、記憶装置は、記憶媒体に記憶されたテストデータの送信を制御するとともに、テストデータをバッファーにて受信するように制御してもよい。例えば、図１５の（Ｂ）に示すように、記憶装置が、テストデータを記憶媒体に格納し、また、コントローラ内部におけるデータ比較のみならず、データ比較をさらにバッファー上で行う構成でもよい。この場合には、送信インターフェース部および受信インターフェース部のテストに加え、コントローラとバッファーとの間のリードライトパスのテスト、およびバッファーから記憶媒体へのリードパスのテストをすることが可能になる。
【００７６】
また、記憶装置は、記憶媒体に記憶されたテストデータの送信を制御するとともに、テストデータをコントローラにて受信するように制御してもよい。例えば、図１５の（Ｃ）に示すように、記憶装置が、テストデータを記憶媒体に格納し、また、比較部によるデータ比較をコントローラ内部で行う構成でもよい。この場合には、送信インターフェース部および受信インターフェース部のテストに加え、バッファーから記憶媒体へのリードパスのテストをすることが可能になる。
【００７７】
［電気的接続］
また、実施例１においては、受信インターフェース部と送信インターフェース部とを例えばケーブル等の電気的接続によって直結する手法を説明してきたが、本発明はこれに限られるものではない。例えば、プリント板上で治具によって直結する手法などでもよい。
【００７８】
［システム構成等］
また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【００７９】
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
【００８０】
なお、本実施例で説明したテストプログラムは、インターネットなどのネットワークを介して配布することができる。また、このプログラムは、ハードディスク、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行することもできる。
【００８１】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
【００８２】
（付記１）外部の装置と接続するインターフェースとしてデータの受信に用いられる受信インターフェース部と、当該インターフェースとしてデータの送信に用いられる送信インターフェース部とが電気的接続によって直結されることで、送信インターフェース部から出力された信号が受信インターフェース部に入力される場合に、データの送受信が正常に行われているか否かを試験する試験モードで動作することを指示する試験指示を受け付けると、当該試験モード用に設定されたプロトコルに従って当該試験モード用に設定された試験データの送信を制御する送信制御部と、
前記試験指示を受け付けると、前記試験モード用に設定されたプロトコルに従って、前記送信制御部によって制御されることで送信された試験データの受信を制御する受信制御部と、
前記送信制御部によって制御されることで送信された試験データと、前記受信制御部によって制御されることで受信された試験データとが整合するか否かを検証する検証部と、
を備えたことを特徴とする記憶装置。
【００８３】
（付記２）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記コントローラに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記コントローラにて受信するように制御することを特徴とする付記１に記載の記憶装置。
【００８４】
（付記３）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記コントローラに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記バッファーまで受信するように制御することを特徴とする付記１に記載の記憶装置。
【００８５】
（付記４）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記コントローラに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記記憶媒体まで受信するように制御することを特徴とする付記１に記載の記憶装置。
【００８６】
（付記５）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記バッファーに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記バッファーまで受信するように制御することを特徴とする付記１に記載の記憶装置。
【００８７】
（付記６）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記バッファーに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記コントローラにて受信するように制御することを特徴とする付記１に記載の記憶装置。
【００８８】
（付記７）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記バッファーに記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記記憶媒体まで受信するように制御することを特徴とする付記１に記載の記憶装置。
【００８９】
（付記８）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記記憶媒体に記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記記憶媒体まで受信するように制御することを特徴とする付記１に記載の記憶装置。
【００９０】
（付記９）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記記憶媒体に記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記バッファーまで受信するように制御することを特徴とする付記１に記載の記憶装置。
【００９１】
（付記１０）前記記憶装置は、コントローラとバッファーと記憶媒体とを備え、前記受信インターフェース部および前記送信インターフェース部は当該コントローラに備えられるものであって、
前記送信制御部は、前記記憶媒体に記憶された前記試験データの送信を制御し、
前記受信制御部は、前記試験データを前記コントローラにて受信するように制御することを特徴とする付記１に記載の記憶装置。
【図面の簡単な説明】
【００９２】
【図１】実施例１に係る記憶装置の基本原理を説明するための図である。
【図２】シリアルＡＴＡの初期化手順を説明するための図である。
【図３】実施例１に係る記憶装置にシリアルＡＴＡの初期化手順を適用した場合を説明するための図である。
【図４】シリアルＡＴＡのデータ送受信手順を説明するための図である。
【図５】データ送信側の手順を説明するための図である。
【図６】データ受信側の手順を説明するための図である。
【図７】実施例１に係る記憶装置にシリアルＡＴＡのデータ送受信手順を適用した場合を説明するための図である。
【図８】実施例１におけるデータ送受信手順を説明するための図である。
【図９】実施例１に係る記憶装置の全体構成を示すブロック図である。
【図１０】実施例１におけるインターフェースプロトコル制御部の構成を示すブロック図である。
【図１１】実施例１における比較部を説明するための図である。
【図１２】実施例１における比較部を説明するための図である。
【図１３】他の実施例を説明するための図である。
【図１４】他の実施例を説明するための図である。
【図１５】他の実施例を説明するための図である。
【図１６】従来技術を説明するための図である。
【符号の説明】
【００９３】
１０  記憶装置
１１  送信インターフェース部
１２  受信インターフェース部
２０  コントローラ
２１  インターフェースプロトコル制御部
２１ａ  ＳＡＴＡ  Ｐｈｙ層
２１ｂ  ＳＡＴＡ  Ｌｉｎｋ層
２１ｃ  ＳＡＴＡ  Ｔｒａｎｓｐｏｒｔ層
２１ｄ  内部レジスタ
２１ｅ  比較部
２１ｆ  内部メモリ
２２  バッファー制御部
２３  ディスクフォーマット制御部
２４  ＥＣＣ計算部
３０  バッファー
４０  記憶媒体
５０  ＲＤＣ
６０  ＨＤＩＣ
【図１】
2009271594.tif 000003
【図２】
2009271594.tif 000004
【図３】
2009271594.tif 000005
【図４】
2009271594.tif 000006
【図５】
2009271594.tif 000007
【図６】
2009271594.tif 000008
【図７】
2009271594.tif 000009
【図８】
2009271594.tif 000010
【図９】
2009271594.tif 000011
【図１０】
2009271594.tif 000012
【図１１】
2009271594.tif 000013
【図１２】
2009271594.tif 000014
【図１３】
2009271594.tif 000015
【図１４】
2009271594.tif 000016
【図１５】
2009271594.tif 000017
【図１６】
2009271594.tif 000018