(57)【要約】【課題】電極間絶縁膜に含有される窒素や炭素が塗布型素子分離絶縁膜を介してゲート絶縁膜直下の活性領域脇に拡散して固定電荷を発生し、デバイスの電気的特性に悪影響を及ぼすことを抑制する。【解決手段】塗布型絶縁膜４ｂが素子分離溝３の内側に形成されている。塩素が５×１０１８［ｃｍ−３］以上含有されたシリコン酸化膜４ｃが塗布型絶縁膜４ｂ上を覆うように形成されている。このシリコン酸化膜４ｃが電極間絶縁膜７に含有される窒素や炭素の塗布型絶縁膜４ｂへの侵入を抑制する。【選択図】図２Ａ
2009076637.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に形成された素子分離溝内に埋め込まれる下部と、前記半導体基板の表面から突出した上部とを備えた素子分離絶縁膜と、
前記素子分離絶縁膜で区画形成された前記半導体基板の表面に形成され、前記素子分離絶縁膜の前記上部の側面に接触する側部を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、上面と、前記素子分離絶縁膜の前記上部の側面に接触する下部側面と、前記下部側面の上に位置する上部側面とを有する浮遊ゲート電極と、
前記素子分離絶縁膜の上面上、前記浮遊ゲート電極の前記上部側面上、および前記浮遊ゲート電極の前記上面上に沿って形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極とを備え、
前記素子分離絶縁膜は、
前記素子分離溝内に形成された塗布型絶縁膜と、
前記塗布型絶縁膜の上面を覆うと共に前記塗布型絶縁膜および前記電極間絶縁膜間を構造的に分離するように形成され、塩素が５×１０１８［ｃｍ−３］以上含有されたシリコン酸化膜とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電極間絶縁膜は、シリコン窒化膜を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電極間絶縁膜は、比誘電率が８以上の高誘電体絶縁膜を有することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、
前記浮遊ゲート電極膜上に形成されたマスクパターンをマスクとして前記浮遊ゲート電極膜、前記ゲート絶縁膜、および前記半導体基板の表層に素子分離溝を形成することで活性領域を区画する工程と、
前記素子分離溝内に塗布型絶縁膜を形成する工程と、
前記塗布型絶縁膜の上面を覆うように塩素を含有したガスを用いて、塩素が５×１０１８［ｃｍ−３］以上含有されたシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上面上、前記浮遊ゲート電極膜の側面上部上、および前記浮遊ゲート電極膜の上面上に沿って電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記電極間絶縁膜を形成する工程においては、シリコン窒化膜または比誘電率が８以上の高誘電体絶縁膜を形成することを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリ装置などの不揮発性半導体記憶装置の技術分野では、隣り合うゲート電極間の素子分離技術として、ＳＴＩ（Shallow Trench Isolation）構造による素子分離技術が採用されている。近年、素子の微細化、設計ルールの縮小化に伴い、当該素子分離領域のアスペクト比が増大しており素子分離絶縁膜の埋込性が悪化している。このような素子分離領域を埋込可能な技術として塗布成膜技術が挙げられる（例えば、特許文献１参照）。
【０００３】
しかし、塗布成膜技術により形成された塗布型素子分離絶縁膜は埋込性には優れるものの密度が低い。そのため、該素子分離絶縁膜上に形成された電極間絶縁膜は、浮遊ゲート電極と制御ゲート電極とを電気的に絶縁するが、電極間絶縁膜の含有成分が、該電極間絶縁膜の成膜時またはその後の高温熱処理時に、密度の低い塗布型素子分離絶縁膜内を介してゲート絶縁膜直下の活性領域脇に固定電荷を発生させてしまい、デバイスの電気的特性に悪影響を与えてしまうことを発明者たちは知得した。
【特許文献１】特開２００６−３３２４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電極間絶縁膜中に含有される固定電荷を発生させる成分が塗布型素子分離絶縁膜内を介してゲート絶縁膜直下の活性領域脇に拡散することを抑制し、デバイスの電気的特性の悪化を防いだ不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板の表層に形成された素子分離溝内に埋め込まれる下部と、前記半導体基板の表面から突出した上部とを備えた素子分離絶縁膜と、前記素子分離絶縁膜で区画形成された前記半導体基板の表面に形成され、前記素子分離絶縁膜の前記上部の側面に接触する側部を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、上面と、前記素子分離絶縁膜の前記上部の側面に接触する下部側面と、前記下部側面の上に位置する上部側面とを有する浮遊ゲート電極と、前記素子分離絶縁膜の上面上、前記浮遊ゲート電極の前記上部側面上、および前記浮遊ゲート電極の前記上面上に沿って形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極とを備え、前記素子分離絶縁膜は、前記素子分離溝内に形成された塗布型絶縁膜と、前記塗布型絶縁膜の上面を覆うと共に前記塗布型絶縁膜および前記電極間絶縁膜間を構造的に分離するように形成され、塩素が５×１０１８［ｃｍ−３］以上含有されたシリコン酸化膜とを備えている。
【０００６】
本発明の別の態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜上に形成されたマスクパターンをマスクとして前記浮遊ゲート電極膜、前記ゲート絶縁膜、および前記半導体基板の表層に素子分離溝を形成することで活性領域を区画する工程と、前記素子分離溝内に塗布型絶縁膜を形成する工程と、前記塗布型絶縁膜の上面を覆うように塩素を含有したガスを用いて、塩素が５×１０１８［ｃｍ−３］以上含有されたシリコン酸化膜を形成する工程と、前記シリコン酸化膜の上面上、前記浮遊ゲート電極膜の側面上部上、および前記浮遊ゲート電極膜の上面上に沿って電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極膜を形成する工程とを備えている。
【発明の効果】
【０００７】
本発明によれば、固定電荷を発生させる成分の拡散の影響をゲート絶縁膜直下の活性領域脇に与えることを抑制でき、デバイスの電気的特性の悪化を防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
以下、本発明を不揮発性半導体記憶装置に適用した第１の実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
図１は不揮発性半導体記憶装置のメモリセル領域における平面図を模式的に示している。図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向に配列されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタＴｒｍを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１０】
図２Ａは、ワード線方向に沿う断面図（図１のＡ−Ａ線に沿う断面図）を示しており、図２Ｂは、ビット線方向に沿う断面図（図１のＢ−Ｂ線に沿う断面図）を示している。
図２Ａに示すように、ｐ型のシリコン基板２の上部にはウェル（図示せず）が形成されており、当該ウェルには素子分離溝３が複数形成されている。これら複数の素子分離溝３は複数の活性領域Ｓａを図２のワード線方向に分離している。素子分離溝３内には素子分離領域Ｓｂを構成する素子分離絶縁膜４が形成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２の表面から上方に突出した上部から構成されている。
【００１１】
他方、素子分離領域Ｓｂにより区画された複数の活性領域Ｓａ上のそれぞれにはゲート絶縁膜５が形成されている。ゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。ゲート絶縁膜５は、それぞれ端部が素子分離絶縁膜４の上部側面の一部に接触して配設されている。これらのゲート絶縁膜５上には、それぞれ導電層６が形成されている。導電層６は、例えばリン等の不純物がドープされた多結晶シリコンにより構成されており、電荷蓄積層である浮遊ゲート電極ＦＧとして機能する。
【００１２】
導電層６は、素子分離絶縁膜４の上部側面に接触（面）する下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面を有する。シリコン基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および導電層６の側面下部と面一に形成されている。
【００１３】
素子分離絶縁膜４は、塗布型絶縁膜４ｂと、この塗布型絶縁膜４ｂ上に形成された非塗布型のシリコン酸化膜４ｃから構成される。この非塗布型シリコン酸化膜４ｃは、例えば化学気相成長（ＣＶＤ）法で成膜されたＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜、ＨＤＰ（High Density Plasma）膜などで構成されており、塗布型絶縁膜４ｂは、例えばポリシラザン系のスピンオングラス（ＳＯＧ）膜により構成された、流動性に優れＴＥＯＳ（Tetra Ethoxy Silane）酸化膜などに比較して埋込性の良い膜である。この塗布型絶縁膜４ｂは、その上端がゲート絶縁膜５の上面より上方に位置して構成されている。
【００１４】
ＨＴＯ膜４ｃは、塗布型絶縁膜４ｂの上を覆うように形成されており、その下端がゲート絶縁膜５の上面よりも上方に位置して形成されていると共に、その上端が導電層６の上面より下方に位置して形成されている。
【００１５】
電極間絶縁膜７は、素子分離絶縁膜４（シリコン酸化膜４ｃ）の上面、導電層６の上部側面、および、導電層６の上面に沿って形成されている。この電極間絶縁膜７は、下層側（素子分離絶縁膜４の上面側、導電層６の側面側および上面側）からシリコン窒化膜７ａ／高誘電体絶縁膜７ｂ／シリコン窒化膜７ｃの構造をなしている。高誘電体絶縁膜７ｂとしては、例えば比誘電率が８程度のアルミニウム酸化物（Ａｌ２Ｏ３）膜が用いられる。
【００１６】
電極間絶縁膜７上にはワード線方向に沿って導電層８が形成されている。この導電層８は、リン等の不純物がドープされた多結晶シリコンおよび当該多結晶シリコン上に形成されたタングステンシリサイド層からなっておりワード線ＷＬ（制御ゲート電極膜、各メモリセルの制御ゲート電極ＣＧ）として機能する。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、導電層６、電極間絶縁膜７、導電層８の積層構造によって構成されている。
【００１７】
図２Ｂに示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。尚、図示しないが、分断領域ＧＶ内には層間絶縁膜や不純物通過抑制用のバリア膜などが成膜される。
【００１８】
メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置してソース／ドレイン領域２ａが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ａを含んで構成されている。
【００１９】
上記構成の製造方法について図３ないし図９をも参照しながら説明する。
まず、図３に示すように、ｐ型のシリコン基板２の上部にウェル構造（図示せず）を形成し、シリコン基板２上にゲート絶縁膜５を形成する。次に、図４に示すように、ゲート絶縁膜５上に化学気相成長法により非晶質シリコンを堆積する。この非晶質シリコンは後の熱処理によって多結晶化するため符号６を付している。次に、図５に示すように、化学気相成長法によってシリコン窒化膜９を堆積し、次に、化学気相成長法によってシリコン酸化膜１０をハードマスクとして堆積する。尚、シリコン酸化膜１０は必要に応じて設ければよい。
【００２０】
次に、図６に示すように、シリコン酸化膜１０上にフォトレジスト１１を塗布し、フォトリソグラフィ技術によりパターンニングし、フォトレジスト１１をマスクとしてシリコン酸化膜１０をＲＩＥ（Reactive Ion Etching）法によりエッチング処理する。ＲＩＥ法によるエッチング処理後にフォトレジストをアッシングなどにより剥離する。
【００２１】
次に、図７に示すように、シリコン酸化膜１０をマスクとしてシリコン窒化膜９をＲＩＥ法により異方性エッチング処理し、導電層６、ゲート絶縁膜５、およびシリコン基板２の上部をＲＩＥ法によりエッチング処理する。これにより、シリコン基板２の表層に素子分離溝３を形成する。
【００２２】
次に、図８に示すように、塗布技術により素子分離溝３内にポリシラザン系溶剤を塗布する。次に、ポリシラザン系溶剤を酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行い、高密度化することで塗布型絶縁膜４ｂに焼成する。次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン窒化膜９をストッパーとして平坦化処理する。
【００２３】
次に、図９に示すように、水で希釈したＨＦ溶液によって処理することで、塗布型絶縁膜４ｂをシリコン基板２の上面より上方位置で且つ多結晶シリコン層６の上面より下方位置の所定の深さまで除去する。
【００２４】
次に、図１０に示すように、塗布型絶縁膜４ｂ上において、隣り合う複数の導電層６および６間、シリコン窒化膜９および９間に、非塗布型のシリコン酸化膜４ｃを堆積する。シリコン酸化膜４ｃとしてＨＴＯ膜を用いる際には、ＤＣＳ（ジクロロシラン：ＳｉＨ２Ｃｌ２）と亜酸化窒素（Ｎ２Ｏ）の混合ガスを使用し、８００℃程度の温度条件下で反応させることで塩素（Ｃｌ）を含有したＨＴＯ膜４ｃをＬＰ−ＣＶＤ法により堆積する。
【００２５】
次に、図１１に示すように、シリコン窒化膜９をストッパーとしてシリコン酸化膜４ｃを化学的機械的研磨法により平坦化する。
次に、図１２に示すように、多結晶シリコン層６の上面よりも下方で且つゲート絶縁膜５の上面より上方位置となるまでシリコン酸化膜４ｃをエッチング処理する。次に、シリコン窒化膜９を除去する。
【００２６】
次に、図１３に示すように、ＬＰ−ＣＶＤ法により８００℃程度の温度条件下でＤＣＳ（ジクロロシラン：ＳｉＨ２Ｃｌ２）およびアンモニア（ＮＨ３）を用いてシリコン窒化膜７ａを成膜する。このシリコン窒化膜７ａは、シリコン酸化膜４ｃの上面、導電層６の上部側面、導電層６の上面に沿った領域に形成される。尚、このシリコン窒化膜７ａはラジカル窒化処理によって低温条件にて形成しても良い。次に、比誘電率が８程度のアルミニウム酸化物（Ａｌ２Ｏ３）膜をＬＰ−ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法などにより形成する。
【００２７】
このアルミニウム酸化物膜７ｂは、シリコン窒化膜（Ｓｉ３Ｎ４）の比誘電率である約７よりも高い８程度の比誘電率特性を有している。アルミニウム酸化物膜７ｂとしては金属に加えて酸素原子を含有するように構成すると良い。次に、アルミニウム酸化物膜７ｂの上を覆うようにシリコン窒化膜７ｃを形成する。このようなシリコン窒化膜７ａ／アルミニウム酸化物膜７ｂ／シリコン窒化膜７ｃの積層構造が電極間絶縁膜７として構成される。
【００２８】
次に、図２Ａの断面に示すように、ＣＶＤ法により不純物をドープした非晶質シリコンを電極間絶縁膜７上に堆積し、非晶質シリコンの上に低抵抗化金属をスパッタし熱処理等を施すことで低抵抗化金属シリサイド層を形成し当該積層構造による導電層８を形成する。
【００２９】
次に、導電層８の上にマスクパターン（図示せず）を形成し、積層膜５〜８のうち導電層８、電極間絶縁膜７、導電層６をＲＩＥ法などの異方性エッチングを用いて図２Ａの掲載面に沿ってエッチング処理し、図２Ａの掲載面に垂直な方向に複数に分断する。すると、図２Ｂに示すようなメモリセルのゲート電極ＭＧの分断構造が得られる。
【００３０】
次に、図２Ｂに示すように、分断領域ＧＶを通じてシリコン基板２の表層にソース／ドレイン領域２ａを形成するための不純物をイオン注入する。この後、分断領域ＧＶ内にバリア膜や層間絶縁膜（何れも図示せず）を堆積し、層間絶縁膜内に各種配線用のコンタクトを形成し、上層配線の形成工程に移行するが、その詳細説明を省略する。
【００３１】
＜実験結果＞
発明者らは、素子分離絶縁膜４として（１）シリコン酸化膜４ｃを設けていない場合と、（２）塩素（Ｃｌ）を含有したシリコン酸化膜４ｃが塗布型絶縁膜４ｂの上を覆うように形成されている場合と、を比較している。閾値を設計変更した場合におけるメモリセルトランジスタＴｒｍの閾値分布を測定した結果を示している。図１４、図１５はしきい値を変更したときの閾値分布のばらつきをそれぞれ示している。図１４に示すように、シリコン酸化膜４ｃを設けていない場合には閾値が１．８〜３．２Ｖ程度の範囲であり、１［Ｖ］以上の変動バラつきがあるのに対し、シリコン酸化膜４ｃを設けている場合には、閾値が２．６〜３．３Ｖ程度の範囲内であり１［Ｖ］未満の変動ばらつきに収まっている。
【００３２】
また、図１５に示すように、シリコン酸化膜４ｃを設けていない場合には、閾値が−０．３〜−０．１８［Ｖ］程度の範囲であり、０．１Ｖ以上の変動ばらつきがあるのに対し、シリコン酸化膜４ｃを設けている場合には閾値が−０．１６〜−０．１［Ｖ］程度の範囲内であり０．１Ｖ未満の変動ばらつきに収まっている。
【００３３】
ＨＴＯ膜などで構成したシリコン酸化膜４ｃの密度は通常２．２［ｇ／ｃｍ３］以上であり、塗布型絶縁膜４ｂの密度は、その形成方法によるものの通常２．２［ｇ／ｃｍ３］未満であることが判明している。発明者らは、素子分離絶縁膜４の密度の低いことが原因となり、電極間絶縁膜７中に含有する窒素が素子分離絶縁膜４を介してゲート絶縁膜直下の活性領域脇に固定電荷を発生させ、閾値のばらつきを大きくする要因と考え、当該実施形態にて説明した構造を採用している。
【００３４】
また、発明者らはシリコン酸化膜４ｃに電気陰性度の大きな元素を導入することが有効であることを突き止めている。発明者らはシリコン酸化膜４ｃに塩素（Ｃｌ）を５×１０１８［ｃｍ−３］以上の濃度で含有させることで、閾値ばらつきを改善できることを確認している。
【００３５】
図１４は、その実験データを示している。この図１４に示すように、１×１０１７［ｃｍ−３］以下の濃度でシリコン酸化膜４ｃに塩素イオンを含有させたとしても閾値の変動ばらつきは１．５Ｖ〜２．０Ｖ程度と大きいものの（図１４（１））、シリコン酸化膜４ｃに５×１０１８［ｃｍ−３］以上の濃度で塩素を含有させることによって、各メモリセルトランジスタＴｒｍの閾値の変動ばらつきを１Ｖ程度未満に抑えることができる（図１４（２））。すなわち、発明者らは、５×１０１８［ｃｍ−３］以上の濃度で含有させることで、閾値ばらつきを改善できることを確認した。
【００３６】
このような第１の実施形態によれば、シリコン酸化膜４ｃが塗布型絶縁膜４ｂ上を覆うように形成されているため、シリコン窒化膜７ａ、７ｃから塗布型絶縁膜４ｂ中への窒素の侵入をシリコン酸化膜４ｃの作用によって抑制することができる。この結果、シリコン基板２の表層の活性領域Ｓａ、特に図２Ａのゲート絶縁膜５直下の両脇Ｂ領域に発生する固定電荷量を低く抑えることができる。これにより、メモリセルトランジスタＴｒｍの閾値電圧の変動バラつきを効果的に抑制できる。
【００３７】
また、シリコン酸化膜４ｃが塩素（原子：Ｃｌ）を５×１０１８［atoms・ｃｍ−３］以上の濃度で含有しているため、閾値の変動、ばらつきを１［Ｖ］、０．１［Ｖ］程度の所定電圧未満に抑えることができる。
なお、第１の実施形態において、塗布型絶縁膜４ｂの上面４ａは必ずしもシリコン基板２の表面より上方に位置して構成する必要はない。ゲート絶縁膜５の近傍であれば塗布型絶縁膜４ｂの上面４ａはシリコン基板２の表面より下に位置してもよい。
【００３８】
（第２の実施形態）
図１７ないし図２３は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、シリコン酸化膜４ｃの形成領域にある。前述実施形態と同一部分については同一符号または類似の符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００３９】
図１７ないし図２３は、各製造段階を模式的な断面図によって示している。
前述実施形態に示したように、ｐ型のシリコン基板２上にゲート絶縁膜５、導電層６、シリコン窒化膜９、シリコン酸化膜１０を順に形成した後、素子分離溝３を形成する。次に、素子分離溝３内にポリシラザン系溶剤を塗布し、酸素雰囲気もしくは水蒸気雰囲気下で熱処理を行い高密度化することで塗布型絶縁膜４ｂに焼成する。このとき、水で希釈したＨＦ溶液によって処理することで、塗布型絶縁膜４ｂの上端がシリコン基板２の上面より下方に位置するように形成する。
【００４０】
次に、図１８に示すように、塗布型絶縁膜４ｂの直上（ゲート絶縁膜５の側面上、素子分離溝３の上部側面上）、導電層６の側面上、シリコン窒化膜９の側面上、シリコン酸化膜１０の側面上およびシリコン酸化膜１０の上面上に沿ってＬＰ−ＣＶＤ法により塩素（Ｃｌ）を含有したシリコン酸化膜４ｃを形成する。このシリコン酸化膜４ｃをＨＴＯ膜で形成するときには、ジクロロシラン（ＳｉＨ２Ｃｌ２）および亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度条件下で反応させる。
【００４１】
次に、図１９に示すように、シリコン酸化膜４ｃ上にポリシラザン溶液を塗布し熱処理して塗布型絶縁膜４ｄに焼成する。次に、図２０に示すように、シリコン窒化膜９をストッパーとして化学的機械的研磨法（ＣＭＰ法）により塗布型絶縁膜４ｄを平坦化する。
【００４２】
次に、図２１に示すように、シリコン窒化膜９との間で高選択比を有する条件にてシリコン酸化膜４ｃおよび塗布型絶縁膜４ｄをエッチング処理することで、当該膜４ｃおよび４ｄの上面位置をゲート絶縁膜５の上面よりも上方で且つ導電層６の上面より下方に位置するように形成し、多結晶シリコン層６の上側面を露出させる。すると、シリコン酸化膜４ｃが塗布型絶縁膜４ｄの下面および側面を覆うように構成される。
【００４３】
その後、前述実施形態と同様の製造工程によって、図２２に示すように、シリコン窒化膜７ａ／アルミニウム酸化物膜７ｂ／シリコン窒化膜７ｃを電極間絶縁膜７として形成し、図２３に示すように、当該電極間絶縁膜７上に導電層８を形成し、各積層膜６〜８（必要に応じてゲート絶縁膜５）を複数に分断するが、この後の工程については省略する。
【００４４】
このような第２の実施形態によれば、塗布型絶縁膜４ｂの上面がシリコン基板２の表面より下方に位置して形成されると共に、シリコン酸化膜４ｃが塗布型絶縁膜４ｂの上面を覆うように形成され、シリコン酸化膜４ｃ上に形成される塗布型絶縁膜４ｄの下面および側面がシリコン酸化膜４ｃによって覆われるように形成されている。このため、シリコン窒化膜７ａ、７ｃから塗布型絶縁膜４ｂ中への窒素の侵入をシリコン酸化膜４ｃによって抑制することができる。この結果、シリコン基板２中の活性領域Ｓａやゲート絶縁膜５直下の両脇に発生する固定電荷量を低く抑えることができる。これにより、メモリセルトランジスタＴｒｍの閾値電圧の変動バラつきを効果的に抑制できる。
また、シリコン酸化膜４ｃが塩素（Ｃｌ）を５×１０１８［ｃｍ−３］以上の濃度で含有しているため、閾値の変動、ばらつきを１Ｖ、０．１Ｖ程度未満に抑えることができる。
【００４５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
高誘電体絶縁膜７ｂとしてアルミニウム酸化物（ＡＬ２Ｏ３）膜を適用した実施形態を示したが、比誘電率が１０程度のマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度のイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度のハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、およびランタン酸化物（Ｌａ２Ｏ３）の何れか１つの単層膜を適用可能である。
【００４６】
また、高誘電体絶縁膜７ｂとして、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウムアルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる膜を適用しても良い。高誘電体絶縁膜７ｂとして、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）の何れか１種の元素を少なくとも含む酸化物もしくは窒化物の膜を適用しても良い。
【００４７】
電極間絶縁膜７の積層構造については、下層側からシリコン窒化膜／高誘電体絶縁膜／シリコン窒化膜による積層構造を適用した実施形態を示したが、例えば、シリコン窒化膜／シリコン酸化膜／高誘電体絶縁膜／シリコン酸化膜／シリコン窒化膜の積層構造に適用しても良いし、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造に適用しても良い。
【００４８】
また、電極間絶縁膜中の素子分離絶縁膜を介してゲート絶縁膜直下の活性領域脇に固定電荷を発生させる成分は窒素に限らない。電極間絶縁膜を構成する高誘電体絶縁膜が炭素を含むソースで成膜された場合、高誘電体絶縁膜が炭素を含有し、電極間絶縁膜の成膜後の高温熱処理により、高誘電体絶縁膜中の炭素がゲート絶縁膜直下の活性領域脇に固定電荷を発生させる成分となり得ることも発明者たちは知得した。本発明は、この炭素の塗布型絶縁膜中への侵入も抑制できる。したがって、電極間絶縁膜の構成は、シリコン酸化膜／高誘電体絶縁膜／シリコン酸化膜の積層構造であってもよい。
【００４９】
また、本発明はＮＡＮＤ型にかぎらず、塗布型素子分離絶縁膜を用いた他の不揮発性半導体記憶装置に適用しても良い。
また、素子分離絶縁膜４内に形成されるシリコン酸化膜４ａ、４ｃは、単層に限定されず、複数層の積層構造であっても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置内の構造を模式的に示す平面図
【図２Ａ】ワード線方向に沿う断面図（図１のＡ−Ａ線に沿う断面図）
【図２Ｂ】ビット線方向に沿う断面図（図１のＢ−Ｂ線に沿う断面図）
【図３】一製造段階を模式的に示す断面図（その１）
【図４】一製造段階を模式的に示す断面図（その２）
【図５】一製造段階を模式的に示す断面図（その３）
【図６】一製造段階を模式的に示す断面図（その４）
【図７】一製造段階を模式的に示す断面図（その５）
【図８】一製造段階を模式的に示す断面図（その６）
【図９】一製造段階を模式的に示す断面図（その７）
【図１０】一製造段階を模式的に示す断面図（その８）
【図１１】一製造段階を模式的に示す断面図（その９）
【図１２】一製造段階を模式的に示す断面図（その１０）
【図１３】一製造段階を模式的に示す断面図（その１１）
【図１４】メモリセルトランジスタの閾値分布の実験特性結果を示す図（その１）
【図１５】メモリセルトランジスタの閾値分布の実験特性結果を示す図（その２）
【図１６】塩素の含有量に応じたメモリセルトランジスタの閾値分布の実験特性結果を示す図
【図１７】本発明の第２の実施形態に係る一製造段階を模式的に示す断面図（その１２）
【図１８】一製造段階を模式的に示す断面図（その１３）
【図１９】一製造段階を模式的に示す断面図（その１４）
【図２０】一製造段階を模式的に示す断面図（その１５）
【図２１】一製造段階を模式的に示す断面図（その１６）
【図２２】一製造段階を模式的に示す断面図（その１７）
【図２３】一製造段階を模式的に示す断面図（その１８）
【符号の説明】
【００５１】
図面中、１は不揮発性半導体記憶装置、２はシリコン基板（半導体基板）、４ｂは塗布型絶縁膜、４ｃはシリコン酸化膜、４ｄは塗布型絶縁膜、５はゲート絶縁膜、６は導電層（浮遊ゲート電極膜）、７は電極間絶縁膜、７ａはシリコン窒化膜、７ｂはアルミニウム酸化物膜（高誘電体絶縁膜）、７ｃはシリコン窒化膜、８は導電層（制御ゲート電極膜）である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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