(57)【要約】【課題】半導体基板上に不揮発性メモリセルと容量素子とを形成する半導体装置において、容量素子を製造する追加工程を実施することなく、高精度な容量素子を製造できる技術を提供する。【解決手段】容量素子形成領域に形成される容量素子において、容量素子を形成する上部電極２２全体を完全にシリサイド化する。すなわち、例えば、上部電極２２全体をコバルトシリサイド膜３１から形成する。これにより、上部電極２２と容量絶縁膜２６の境界で生じる上部電極２２の空乏化を抑制することができ、高精度な容量素子を形成することができる。【選択図】図２
2009010281.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上の第１領域に形成された不揮発性メモリセルと、
（ｃ）前記半導体基板上の第２領域に形成された容量素子とを備え、
前記容量素子は、
（ｃ１）前記半導体基板上に形成された下部電極と、
（ｃ２）前記下部電極上に形成された容量絶縁膜と、
（ｃ３）前記容量絶縁膜上に形成された上部電極とを有する半導体装置であって、
前記上部電極の全体は、金属シリサイド膜から形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記金属シリサイド膜は、コバルトシリサイド膜、チタンシリサイド膜、あるいは、ニッケルシリサイド膜のいずれかの膜から形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記不揮発性メモリセルは、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ｂ３）前記コントロールゲート電極の片側の側壁に形成されたメモリゲート電極と、
（ｂ４）前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に形成された複数の絶縁膜からなる積層膜とを有し、
前記コントロールゲート電極と前記下部電極とは同一の膜を使用して形成され、
前記積層膜と前記容量絶縁膜とは同一の膜を使用して形成され、
前記メモリゲート電極と前記上部電極とは同一の膜を使用して形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記メモリゲート電極と前記上部電極とは同一のポリシリコン膜を使用して形成され、
前記上部電極は、前記ポリシリコン膜をフルシリサイド化することにより形成された前記金属シリサイド膜から構成され、
前記メモリゲート電極は、前記ポリシリコン膜の一部をシリサイド化していることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記積層膜は、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第１絶縁膜から形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記電荷蓄積膜は、トラップ準位を有する絶縁膜から形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記下部電極には負電圧を印加し、かつ、前記上部電極には正電圧を印加することにより、前記容量素子を動作させることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記上部電極の面積は前記下部電極の面積よりも小さく、かつ、平面的に前記上部電極が前記下部電極に包含されていることを特徴とする半導体装置。
【請求項１０】
（ａ）半導体基板と、
（ｂ）前記半導体基板上の第１領域に形成された不揮発性メモリセルと、
（ｃ）前記半導体基板上の第２領域に形成された容量素子とを備え、
前記容量素子は、
（ｃ１）前記半導体基板上に形成された下部電極と、
（ｃ２）前記下部電極上に形成された容量絶縁膜と、
（ｃ３）前記容量絶縁膜上に形成された上部電極とを有し、
前記上部電極は前記下部電極と平面的に重ならない部位を有しており、
前記上部電極の前記下部電極と平面的に重なる部位から前記上部電極の前記下部電極と平面的に重ならない部位への間には段差が形成され、前記段差の側壁にサイドウォール
が形成されている半導体装置であって、
前記上部電極のうち表面に前記サイドウォールが形成されている以外の部位は金属シリサイド膜から形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記上部電極と電気的に接続するプラグは、前記上部電極のうち前記下部電極と平面的に重ならない部位に形成されていることを特徴とする半導体装置。
【請求項１２】
（ａ）半導体基板と、
（ｂ）前記半導体基板上の第１領域に形成された不揮発性メモリセルと、
（ｃ）前記半導体基板上の第２領域に形成された容量素子とを備え、
前記容量素子は、
（ｃ１）前記半導体基板上に形成された下部電極と、
（ｃ２）前記下部電極上に形成された容量絶縁膜と、
（ｃ３）前記容量絶縁膜上に形成された上部電極とを有する半導体装置であって、
前記上部電極を構成する膜は部分的にシリサイド化されており、
前記上部電極のうちシリサイド化されていない膜の膜厚は、前記容量絶縁膜の膜厚の１０％以下であることを特徴とする半導体装置。
【請求項１３】
（ａ）半導体基板と、
（ｂ）前記半導体基板上の第１領域に形成された不揮発性メモリセルと、
（ｃ）前記半導体基板上の第２領域に形成された容量素子とを備え、
前記不揮発性メモリセルは、
（ｂ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ｂ３）前記コントロールゲート電極の片側の側壁に形成されたメモリゲート電極と、
（ｂ４）前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に形成された複数の絶縁膜からなる積層膜とを有し、
前記容量素子は、
（ｃ１）前記半導体基板上に形成された下部電極と、
（ｃ２）前記下部電極上に形成された容量絶縁膜と、
（ｃ３）前記容量絶縁膜上に形成された上部電極とを有する半導体装置であって、
前記メモリゲート電極と前記上部電極とは同一の金属膜から形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記コントロールゲート電極と前記下部電極とは同一の金属膜から形成されていることを特徴とする半導体装置。
【請求項１５】
半導体基板の第１領域上に不揮発性メモリセルを形成し、前記半導体基板の第２領域に容量素子を形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１ポリシリコン膜を形成する工程と、
（ｃ）前記第１ポリシリコン膜を加工することにより、前記第１領域に前記不揮発性メモリセルのコントロールゲート電極を形成し、かつ、前記第２領域に前記容量素子の下部電極を形成する工程と、
（ｄ）前記半導体基板の前記第１領域と前記第２領域を含む全面に複数の絶縁膜を積層した積層膜を形成する工程と、
（ｅ）前記積層膜上に第２ポリシリコン膜を形成する工程と、
（ｆ）前記第２ポリシリコン膜を加工することにより、前記第１領域では前記コントロールゲート電極の両側の側壁にだけ前記第２ポリシリコン膜を残し、かつ、前記第２領域では前記第２ポリシリコン膜よりなる前記容量素子の上部電極を形成する工程と、
（ｇ）前記コントロールゲート電極の片側の側壁に形成されている前記第２ポリシリコン膜を除去することにより、前記コントロールゲート電極のもう一方の片側の側壁に残存する前記第２ポリシリコン膜からなるメモリゲート電極を形成する工程と、
（ｈ）前記半導体基板に露出している前記積層膜を除去することにより、前記第１領域では、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に残存する前記積層膜により、第２ゲート絶縁膜、前記第２ゲート絶縁膜上に形成される電荷蓄積膜および前記電荷蓄積膜上に形成される第１絶縁膜を形成し、かつ、前記第２領域では、前記上部電極で覆われて残存する前記積層膜よりなる容量絶縁膜を形成する工程と、
（ｉ）前記半導体基板の前記第１領域と前記第２領域を含む全面に金属膜を形成して、前記金属膜と前記コントロールゲート電極、前記金属膜と前記メモリゲート電極および前記金属膜と前記上部電極とを接触する工程と、
（ｊ）前記半導体基板に対して熱処理を施すことにより、前記コントロールゲート電極、前記メモリゲート電極および前記上部電極に金属シリサイド膜を形成する工程とを備え、
前記容量素子の前記上部電極のうちシリサイド化されていない膜の膜厚は、前記容量絶縁膜の膜厚の１０％以下であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記容量素子の前記上部電極はフルシリサイド化されていることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の第１領域上に不揮発性メモリセルを形成し、前記半導体基板の第２領域に容量素子を形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に導体膜を形成する工程と、
（ｃ）前記導体膜を加工することにより、前記第１領域に前記不揮発性メモリセルのコントロールゲート電極を形成し、かつ、前記第２領域に前記容量素子の下部電極を形成する工程と、
（ｄ）前記半導体基板の前記第１領域と前記第２領域を含む全面に複数の絶縁膜を積層した積層膜を形成する工程と、
（ｅ）前記積層膜上に金属膜を形成する工程と、
（ｆ）前記金属膜を加工することにより、前記第１領域では前記コントロールゲート電極の両側の側壁にだけ前記金属膜を残し、かつ、前記第２領域では前記金属膜よりなる前記容量素子の上部電極を形成する工程と、
（ｇ）前記コントロールゲート電極の片側の側壁に形成されている前記金属膜を除去することにより、前記コントロールゲート電極のもう一方の片側の側壁に残存する前記金属膜からなるメモリゲート電極を形成する工程と、
（ｈ）前記半導体基板に露出している前記積層膜を除去することにより、前記第１領域では、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に残存する前記積層膜により、第２ゲート絶縁膜、前記第２ゲート絶縁膜上に形成される電荷蓄積膜および前記電荷蓄積膜上に形成される第１絶縁膜を形成し、かつ、前記第２領域では、前記上部電極で覆われて残存する前記積層膜よりなる容量絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記導体膜は金属膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体基板上に不揮発性メモリセルと容量素子を形成する技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平７−３２１２３４号公報（特許文献１）には、半導体基板上にＳＲＡＭ（Static Random Access Memory）のメモリセルとメモリセル以外の領域にＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を使用した回路素子群を形成する技術が開示されている。この技術において、周辺領域の回路素子群に容量素子を形成し、この容量素子をゲート電極とローカル配線から形成するとしている。そして、ローカル配線の一部をシリサイド化するとしている。
【特許文献１】特開平７−３２１２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置として１つの半導体チップにマイコンを形成しているものがある。このマイコンを形成した半導体チップには、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などの論理回路からなる中央演算処理部（ＣＰＵ：Central Processing Unit）やメモリあるいはアナログ回路などが形成されている。
【０００４】
半導体チップに形成されているメモリとしては、例えば、電気的に書き換え可能な不揮発性メモリが使用される。電気的に書き込み・消去が可能な不揮発性メモリ（不揮発性半導体記憶装置）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性メモリは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。  
【０００５】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このようなトラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を電荷蓄積膜とする不揮発性メモリをＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００６】
上述したような不揮発性メモリを動作させるために、半導体チップには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、マイコンを形成した半導体チップには、アナログ回路も形成されており、このアナログ回路にも高精度の容量素子が必要とされる。したがって、半導体チップには、上述した不揮発性メモリやＭＩＳＦＥＴの他に容量素子も形成されている。
【０００７】
この容量素子は、例えば、配線層に形成される。具体的には、配線層間にある絶縁膜を容量絶縁膜とし、かつ、上部電極および下部電極を配線で使用する金属膜より構成するものがある。この容量素子は、例えば、ＭＩＭ（Metal Insulator Metal）容量と呼ばれる。このＭＩＭ容量によれば、配線用の金属膜を上部電極および下部電極に使用することから、高精度の容量素子を形成することができる。
【０００８】
しかし、ＭＩＭ容量を形成するのは、ＭＩＭ容量を形成するための追加工程が必要となる。このため、半導体装置のコストが上昇するという問題点がある。そこで、容量素子を製造する追加工程を実施することなく、容量素子を半導体基板上に形成する技術がある。
【０００９】
例えば、不揮発性メモリセルは、半導体基板上にゲート絶縁膜を介してコントロールゲート電極が形成されており、このコントロールゲート電極の片側の側壁に積層膜を介してサイドウォール状のメモリゲート電極が形成された構造をしている。このような不揮発性メモリセルを製造する工程を使用して容量素子も同時に形成することが行なわれている。具体的には、不揮発性メモリセルのコントロールゲート電極を形成する工程で容量素子の下部電極を形成し、不揮発性メモリの電荷蓄積膜を含む積層膜を形成する工程で、容量素子の容量絶縁膜を形成することが行なわれている。そして、不揮発性メモリセルのメモリゲート電極を形成する工程で容量素子の上部電極を形成することが行なわれている。このようにして、不揮発性メモリセルを形成する工程で容量素子を形成することができるので、容量素子を形成する新たな工程を追加することなく、半導体基板上に容量素子を形成することができる。したがって、半導体基板上に容量素子を形成しても半導体装置の製造コストが上昇することを防止できる。
【００１０】
ここで、不揮発性メモリセルのコントロールゲート電極およびメモリゲート電極は、通常、不純物を導入したポリシリコン膜が使用されている。このため、容量素子の上部電極および下部電極もポリシリコン膜が使用されることになる。ところが、容量素子の上部電極および下部電極にポリシリコン膜を使用すると、容量素子に電圧を印加した場合に、ポリシリコン膜が空乏化する。ポリシリコン膜が空乏化するということは、空乏化した領域が絶縁膜として機能することになるから、容量絶縁膜の膜厚が空乏化した膜厚の分だけ変動することになる。容量素子の容量は容量絶縁膜の膜厚によって決定されることから、この容量絶縁膜の膜厚が変動することによって、容量素子の容量が変動することになる。すなわち、ポリシリコン膜の空乏化により容量素子の容量が変動し、高精度な容量素子を形成することができない問題点が発生する。
【００１１】
本発明の目的は、半導体基板上に不揮発性メモリセルと容量素子とを形成する半導体装置において、容量素子を製造する追加工程を実施することなく、高精度な容量素子を製造できる技術を提供することにある。つまり、半導体基板上に不揮発性メモリセルと容量素子とを形成する半導体装置において、半導体装置の製造コストを上昇させることなく、高精度な容量素子を製造できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上の第１領域に形成された不揮発性メモリセルと、（ｃ）前記半導体基板上の第２領域に形成された容量素子とを備える。そして、前記容量素子は、（ｃ１）前記半導体基板上に形成された下部電極と、（ｃ２）前記下部電極上に形成された容量絶縁膜と、（ｃ３）前記容量絶縁膜上に形成された上部電極とを有する。ここで、前記上部電極の全体は、金属シリサイド膜から形成されていることを特徴とするものである。
【００１５】
また、本発明による半導体装置の製造方法は、半導体基板の第１領域上に不揮発性メモリセルを形成し、前記半導体基板の第２領域に容量素子を形成するものである。そして、（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に第１ポリシリコン膜を形成する工程と、（ｃ）前記第１ポリシリコン膜を加工することにより、前記第１領域に前記不揮発性メモリセルのコントロールゲート電極を形成し、かつ、前記第２領域に前記容量素子の下部電極を形成する工程とを有する。さらに、（ｄ）前記半導体基板の前記第１領域と前記第２領域を含む全面に複数の絶縁膜を積層した積層膜を形成する工程と、（ｅ）前記積層膜上に第２ポリシリコン膜を形成する工程とを有する。そして、（ｆ）前記第２ポリシリコン膜を加工することにより、前記第１領域では前記コントロールゲート電極の両側の側壁にだけ前記第２ポリシリコン膜を残し、かつ、前記第２領域では前記第２ポリシリコン膜よりなる前記容量素子の上部電極を形成する工程とを有する。さらに、（ｇ）前記コントロールゲート電極の片側の側壁に形成されている前記第２ポリシリコン膜を除去することにより、前記コントロールゲート電極のもう一方の片側の側壁に残存する前記第２ポリシリコン膜からなるメモリゲート電極を形成する工程とを有する。続いて、（ｈ）前記半導体基板に露出している前記積層膜を除去することにより、前記第１領域では、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に残存する前記積層膜により、第２ゲート絶縁膜、前記第２ゲート絶縁膜上に形成される電荷蓄積膜および前記電荷蓄積膜上に形成される第１絶縁膜を形成し、かつ、前記第２領域では、前記上部電極で覆われて残存する前記積層膜よりなる容量絶縁膜を形成する工程とを有する。次に、（ｉ）前記半導体基板の前記第１領域と前記第２領域を含む全面に金属膜を形成して、前記金属膜と前記コントロールゲート電極、前記金属膜と前記メモリゲート電極および前記金属膜と前記上部電極とを接触する工程とを有する。その後、（ｊ）前記半導体基板に対して熱処理を施すことにより、前記コントロールゲート電極、前記メモリゲート電極および前記上部電極に金属シリサイド膜を形成する工程とを有する。ここで、前記容量素子の前記上部電極のうちシリサイド化されていない膜の膜厚は、前記容量絶縁膜の膜厚の１０％以下であることを特徴とするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
不揮発性メモリセルを形成する工程を利用して容量素子を形成することができるので、容量素子を形成する追加工程を実施する必要がなく、半導体装置の製造コストを抑えることができる。このとき、容量素子の上部電極はポリシリコン膜から形成されるが、不揮発性メモリセルの製造工程で実施されるシリサイド工程を利用して、容量素子の上部電極全体を金属シリサイド膜にする。これにより、容量素子の上部電極が空乏化することなく、高精度な容量素子を製造することができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
図１は、例えば、マイコンを形成した半導体チップ（半導体基板）ＣＨＰを示す平面図であり、半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示した図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３およびフラッシュメモリ４を有している。
【００２４】
ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２５】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ２も動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２６】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧のＭＩＳＦＥＴが使用される。
【００２７】
フラッシュメモリ４は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ４のメモリセルには、メモリセル選択用のＭＩＳＦＥＴと、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型ＦＥＴから構成される。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００２８】
上述したようなフラッシュメモリ４を動作させるために、半導体チップには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したアナログ回路３にも高精度の容量素子が必要とされる。したがって、半導体チップＣＨＰには、上述したフラッシュメモリ４のメモリセルやＭＩＳＦＥＴの他に容量素子も形成されている。本実施の形態１では、半導体チップＣＨＰに形成される容量素子の構造に特徴の１つがある。この容量素子は、後述するようにフラッシュメモリ４のメモリセルを形成する工程で同時に形成されるので、以下では、半導体チップＣＨＰに形成されるフラッシュメモリ４のメモリセルと、アナログ回路３やフラッシュメモリ４の駆動回路に使用される容量素子とを図示しながら、容量素子の構造について説明する。
【００２９】
図２は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されている容量素子の構造を示す断面図である。図２において、メモリセルは半導体チップのメモリセル形成領域（第１領域）に形成され、容量素子は半導体チップの容量素子形成領域（第２領域）に形成される。
【００３０】
まず、フラッシュメモリのメモリセルの構造について説明する。図２に示すように、メモリセル形成領域において、半導体基板１０Ｓ上にｐ型ウェル１２が形成され、このｐ型ウェル１２上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。まず、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１０Ｓ（ｐ型ウェル１２）上に形成されたゲート絶縁膜（第１ゲート絶縁膜）１３を有しており、このゲート絶縁膜１３上にコントロールゲート電極（制御電極）１５が形成されている。ゲート絶縁膜１３は、例えば、酸化シリコン膜から形成されており、コントロールゲート電極１５は、例えば、ポリシリコン膜１４とポリシリコン膜１４上に形成されているコバルトシリサイド膜３１から形成されている。コバルトシリサイド膜３１は、コントロールゲート電極１５の低抵抗化のために形成されている。このコントロールゲート電極１５は、メモリセルを選択する機能を有している。つまり、コントロールゲート電極１５によって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３１】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極１５の片側の側壁には絶縁膜からなる積層膜を介してメモリゲート電極２４が形成されている。メモリゲート電極２４は、コントロールゲート電極１５の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜２０とポリシリコン膜２０上に形成されているコバルトシリサイド膜３１から形成されている。コバルトシリサイド膜３１は、メモリゲート電極２４の低抵抗化のために形成されている。
【００３２】
コントロールゲート電極１５とメモリゲート電極２４の間およびメモリゲート電極２４と半導体基板１０Ｓとの間には、積層膜が形成されている。この積層膜は、半導体基板１０Ｓ上に形成されている酸化シリコン膜（第２ゲート絶縁膜）１７と、酸化シリコン膜１７上に形成されている電荷蓄積膜２５と、電荷蓄積膜２５上に形成されている酸化シリコン膜（第１絶縁膜）１９から構成されている。酸化シリコン膜１７は、メモリゲート電極２４と半導体基板１０Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜１７からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１０Ｓから酸化シリコン膜１７を介して電荷蓄積膜２５に電子を注入したり、電荷蓄積膜２５に正孔を注入したりして情報の記憶や消去を行なうため、酸化シリコン膜１７は、トンネル絶縁膜として機能する。
【００３３】
そして、この酸化シリコン膜１７上に形成されている電荷蓄積膜２５は、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜２５を窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２４下の半導体基板１０Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜２５に蓄積される電荷の有無によって、メモリゲート電極２４下の半導体基板１０Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３４】
本実施の形態１では、電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）などを使用してもよい。電荷蓄積膜２５としてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３５】
従来、電荷蓄積膜２５としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜２５としてポリシリコン膜を使用した場合、電荷蓄積膜２５を取り囲む酸化シリコン膜１７あるいは酸化シリコン膜１９のどこか一部に欠陥があると、電荷蓄積膜２５が導体膜であるため、異常リークにより電荷蓄積膜２５に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３６】
そこで、電荷蓄積膜２５として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜２５を取り巻く酸化シリコン膜１７や酸化シリコン膜１９中の一部に欠陥が生じても、電荷は電荷蓄積膜２５の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜２５から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００３７】
このような理由から、電荷蓄積膜２５として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。
【００３８】
次に、コントロールゲート電極１５の側壁のうち、一方の片側にはメモリゲート電極２４が形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォール２８が形成されている。同様に、メモリゲート電極２４の側壁のうち、一方の片側にはコントロールゲート電極１５が形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォール２８が形成されている。
【００３９】
サイドウォール２８の直下にある半導体基板１０Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域２７が形成されており、この一対の浅い低濃度不純物拡散領域２７に接する外側の領域に一対の深い高濃度不純物拡散領域２９が形成されている。この深い高濃度不純物拡散領域２９もｎ型半導体領域であり、高濃度不純物拡散領域２９の表面にはコバルトシリサイド膜３１が形成されている。一対の低濃度不純物拡散領域２７と一対の高濃度不純物拡散領域２９によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域２７と高濃度不純物拡散領域２９で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜１３およびゲート絶縁膜１３上に形成されたコントロールゲート電極１５および上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、酸化シリコン膜１７、電荷蓄積膜２５および酸化シリコン膜１９からなる積層膜とこの積層膜上に形成されているメモリゲート電極２４、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４０】
次に、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように層間絶縁膜である酸化シリコン膜３２が形成されている。この酸化シリコン膜３２には、酸化シリコン膜３２を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜３１に達するコンタクトホール３３が形成されている。コンタクトホール３３の内部には、バリア導体膜であるチタン／窒化チタン膜３４ａが形成され、コンタクトホール３３を埋め込むようにタングステン膜３４ｂが形成されている。このように、コンタクトホール３３にチタン／窒化チタン膜３４ａおよびタングステン膜３４ｂを埋め込むことにより、導電性のプラグ３５が形成されている。そして、層間絶縁膜である酸化シリコン膜３２上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグ３５が電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜３６ａ、アルミニウム膜３６ｂおよびチタン／窒化チタン膜３６ｃの積層膜から形成されている。
【００４１】
続いて、本実施の形態１の特徴の１つである容量素子の構造について説明する。図２において、半導体基板１０Ｓ上にｐ型ウェル１２が形成されており、このｐ型ウェル１２に素子分離領域１１が形成されている。素子分離領域１１は、素子を電気的に分離する領域であり、例えば、高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴとを分離するために形成される。この素子分離領域１１は、さらに、容量素子形成領域にも形成されている。容量素子形成領域に形成されている素子分離領域１１は、この素子分離領域１１上に形成される容量素子を半導体基板１０Ｓから絶縁する機能を有している。すなわち、容量素子は素子分離領域１１上に形成される。
【００４２】
素子分離領域１１上には、ゲート絶縁膜１３が形成されており、このゲート絶縁膜１３上に容量素子の下部電極１６が形成されている。この下部電極１６はポリシリコン膜１４から形成されている。ここで、下部電極１６はメモリセル形成領域に形成されているコントロールゲート電極１５を構成するポリシリコン膜１４と同一の膜から形成されている。すなわち、後述する製造方法で説明するが、容量素子の下部電極１６は、メモリセルのコントロールゲート電極１５を形成する工程で同時に形成されるのである。
【００４３】
そして、この下部電極１６上には、容量絶縁膜２６が形成されている。この容量絶縁膜２６は、酸化シリコン膜１７、酸化シリコン膜上に形成されている窒化シリコン膜１８および窒化シリコン膜１８上に形成されている酸化シリコン膜１９から形成されている。つまり、メモリセルのメモリトランジスタを構成する積層膜と同一の膜から形成されている。言い換えれば、メモリセルの酸化シリコン膜、電荷蓄積膜２５（窒化シリコン膜１８）および酸化シリコン膜１９よりなる積層膜が容量素子形成領域においては、容量素子の容量絶縁膜２６となっているのである。
【００４４】
容量絶縁膜２６上には、上部電極２２が形成されている。この上部電極２２は、上部電極２２全体がコバルトシリサイド膜３１から形成されている。このように上部電極２２を完全にフルシリサイド化して金属シリサイド膜から形成するように構成する点が本実施の形態１における特徴の１つである。この上部電極２２は、メモリセルのメモリゲート電極２４を形成する工程で同時に形成される膜である。つまり、メモリセルのメモリゲート電極２４はポリシリコン膜２０と、このポリシリコン膜２０上に形成されたコバルトシリサイド膜３１によって構成されているが、容量素子の上部電極２２もメモリゲート電極２４を構成するポリシリコン膜２０で形成する。その後、メモリゲート電極２４を構成するポリシリコン膜２０の一部をシリサイド化する工程で、ポリシリコン膜から構成されている上部電極２２を完全にシリサイド化する。これにより、容量素子の上部電極２２をコバルトシリサイド膜３１から形成することができる。
【００４５】
そして、容量絶縁膜２６および上部電極２２の側壁にはサイドウォール２８が形成され、下部電極１６の側壁にもサイドウォール２８が形成されている。このサイドウォール２８は、容量素子に必要なものではなく、メモリセルのサイドウォール２８を形成する際、付随的に形成されるものである。
【００４６】
このように構成された容量素子は、層間絶縁膜を介して配線と接続されている。この配線と接続する構成について説明する。図２に示すように、下部電極１６の幅は容量絶縁膜２６の幅および上部電極２２の幅に比べて大きくなっており、下部電極１６の表面には、層間絶縁膜である酸化シリコン膜３２を貫通するプラグ３５が電気的に接続されている。このプラグ３５と接続する領域では、下部電極１６がシリサイド化されている。すなわち、プラグ３５と接続する下部電極１６の表面にはコバルトシリサイド膜３１が形成されている。プラグ３５は、酸化シリコン膜３２上に形成された配線Ｌ２と接続している。一方、上部電極２２にも酸化シリコン膜３２を貫通して上部電極２２に達するプラグ３５が形成されている。このプラグ３５は、層間絶縁膜である酸化シリコン膜３２上に形成されている配線Ｌ３と電気的に接続されている。
【００４７】
次に、本実施の形態１における容量素子を上面から見たレイアウト構成について説明する。図３は、本実施の形態１における容量素子の平面図を示しており、図３のＡ−Ａ線で切断した断面が図２の容量素子形成領域に対応する。
【００４８】
図３に示すように、容量素子の下部電極１６は矩形形状をしており、この下部電極１６上に容量絶縁膜（図示せず）を介して上部電極２２が形成されている。上部電極２２も矩形形状をしており、上部電極２２の面積は下部電極１６の面積よりも小さくなっている。したがって、上部電極２２は平面的に下部電極１６に包含されるようになっている。このようなレイアウト構成では、実質的な容量素子の容量は、容量絶縁膜の誘電率と膜厚のほか、上部電極２２と下部電極１６の平面的に重なっている領域で決まる。つまり、下部電極１６に内包される上部電極２２の面積によって、容量素子の容量が決定される。
【００４９】
上部電極２２の面積を下部電極１６の面積よりも小さくするのは、図３に示すように、下部電極１６と配線Ｌ２とをプラグ３５で接続する領域を確保する必要があるからである。このように上部電極２２の面積を下部電極１６の面積よりも小さくすることにより、下部電極１６と配線Ｌ２との電気的な接続を容易にすることができる。なお、上部電極２２は、上部電極２２上に形成されたプラグ３５を介して配線Ｌ３と電気的に接続されている。
【００５０】
本実施の形態１における容量素子は上記のように構成されており、以下に、その特徴的な構成について説明する。本実施の形態１における容量素子の特徴の１つは、図２にも示すように、上部電極２２を完全にフルシリサイド化して、上部電極２２全体をコバルトシリサイド膜３１から形成している点である。上述したように、容量素子は、メモリセルを形成する工程で形成される。このため、容量素子を独自に形成する工程を追加する必要がなく、半導体装置の製造コストを低減することができる。
【００５１】
しかし、従来、容量素子の上部電極は、ポリシリコン膜から形成している。つまり、メモリセルのメモリゲート電極はポリシリコン膜から形成されているので、このポリシリコン膜を使用する上部電極は、やはりポリシリコン膜から形成される。そして、メモリゲート電極を構成するポリシリコン膜の一部を低抵抗化のためシリサイド化して、ポリシリコン膜上にコバルトシリサイド膜を形成している。このため、容量素子の上部電極もポリシリコン膜上にコバルトシリサイド膜が形成されている構成になっている。しかし、上部電極は完全にシリサイド化されていることはなく、ポリシリコン膜とコバルトシリサイド膜の積層構造をしている。つまり、容量素子は、ポリシリコン膜よりなる下部電極上に容量絶縁膜が形成され、容量絶縁膜上に上部電極が形成された構成をとるが、上部電極がポリシリコン膜とコバルトシリサイド膜の積層膜から構成される。このため、容量絶縁膜と上部電極の一部を構成するポリシリコン膜が接する構造となる。このような構成の容量素子を動作させると、上部電極あるいは下部電極に印加された電圧によってポリシリコン膜が空乏化する。いまの場合、下部電極と容量絶縁膜の境界および上部電極と容量絶縁膜の境界でポリシリコン膜が空乏化することになる。ポリシリコン膜が空乏化すると、空乏化したポリシリコン膜が絶縁膜として機能することになるから、容量絶縁膜の膜厚が空乏化した膜厚の分だけ変動することになる。容量素子の容量は容量絶縁膜の膜厚によって決定されることから、この容量絶縁膜の膜厚が変動することによって、容量素子の容量が変動することになる。すなわち、ポリシリコン膜の空乏化により容量素子の容量が変動し、高精度な容量素子を形成することができない。
【００５２】
そこで、本実施の形態１では、図２に示すように、容量素子の上部電極２２を完全にシリサイド化したコバルトシリサイド膜３１から構成するようにしている。すなわち、上部電極２２をコバルトシリサイド膜３１の単層膜から構成している。すると、上部電極２２と容量絶縁膜２６の境界では、容量絶縁膜とコバルトシリサイド膜３１が接することになるから空乏化することはない。したがって、上部電極と容量絶縁膜の境界に空乏化した絶縁領域が形成されることもなく、容量変化を低減することができる。このことから、本実施の形態１によれば、上部電極２２全体をコバルトシリサイド膜３１から形成することにより、高精度な容量素子を形成することができる。そして、後述するように、上部電極２２全体をコバルトシリサイド化するために、新たな工程を追加する必要はないので、製造コストの増加も抑制できる。つまり、本実施の形態１によれば、製造コストを増加させずに、高精度な容量素子を形成できるという顕著な効果を得ることができるのである。
【００５３】
なお、本実施の形態１では、上部電極２２全体をコバルトシリサイド膜３１から形成する例について説明しているが、コバルトシリサイド膜３１に限定されるものではなく、様々な金属シリサイド膜を上部電極２２全体に使用することができる。金属シリサイド膜としては、例えば、チタンシリサイド膜やニッケルシリサイド膜を使用することもできる。
【００５４】
次に、本実施の形態１における容量素子の動作条件について説明する。図４は、本実施の形態１における容量素子の各部位に印加する電圧例を示す図である。図４に示すように、上部電極２２および下部電極１６には、それぞれ−Ｖｃｃ（−５Ｖ）〜＋Ｖｃｃ（５Ｖ）の範囲の電圧が印加される。また、ｐ型ウェル１２には、０Ｖが印加される。このようして、容量素子を動作させることができる。
【００５５】
ここで、図２に示す容量素子の上部電極２２全体はコバルトシリサイド膜３１から構成しているが、下部電極１６はポリシリコン膜１４から形成している。したがって、容量絶縁膜２６と上部電極２２との間では空乏化が生じないが、容量絶縁膜２６と下部電極１６の間では、下部電極がポリシリコン膜１４から構成されていることから、空乏化が生じることになる。したがって、容量素子の容量変動が生じることが懸念される。確かに、下部電極１６に印加する電圧によっては、下部電極１６と容量絶縁膜２６との間に空乏化が生じて容量変動が生じることになる。その上、上部電極２２がポリシリコン膜から構成されていると、さらに、上部電極２２と容量絶縁膜２６の間でも空乏化が生じて、容量素子の容量変動が大きくなる。しかし、本実施の形態１によれば、上部電極２２全体をコバルトシリサイド膜３１から形成するように構成しているので、どのような動作電圧を印加しても、上部電極２２と容量絶縁膜２６の境界では空乏化が生じない。すなわち、本実施の形態１によれば、上部電極２２と容量絶縁膜２６の境界および下部電極１６と容量絶縁膜２６の境界の両方でポリシリコン膜の空乏化が生じることを防止できるので、容量素子の容量変化（ばらつき）を半減させることができるのである。
【００５６】
さらに、動作電圧を所定の条件に設定することにより、下部電極１６と容量絶縁膜２６の間でも空乏化を生じさせないことができる。具体的に説明すると、下部電極１６はポリシリコン膜１４から形成されているが、このポリシリコン膜１４はメモリセルのコントロールゲート電極１５にも使用されている。したがって、ポリシリコン膜１４には、通常、リンや砒素などのｎ型不純物が導入されている。この条件のもとでは、下部電極１６に正電圧を印加すると、下部電極１６を構成するポリシリコン膜１４が空乏化することになる。そこで、動作条件として、下部電極１６に負電圧を印加し、上部電極２２に正電圧を印加するようにすれば、上部電極２２と下部電極１６の両方で空乏化を防止できる。つまり、上部電極２２は全体がコバルトシリサイド膜３１から形成されているので、印加する電圧が負電圧であろうと正電圧であろうと関係なく空乏化することはない。このため、下部電極１６がｎ型不純物を導入したポリシリコン膜１４であることを考慮して、下部電極１６に負電圧を印加し、上部電極２２に正電圧を印加するようにすれば、上部電極２２と下部電極１６の両方で空乏化を防止できるのである。このように動作条件を設定するように回路設計を行なうようにすれば、さらに高精度の容量素子を形成することができる。
【００５７】
次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
【００５８】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１０Ｓを用意する。このとき、半導体基板１０Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１０Ｓの低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域とを分離する素子分離領域を形成する。素子分離領域は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１０Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１０Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１０Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域を形成することができる。なお、図５においては、メモリセル形成領域では、素子分離領域１１が形成されていないが、容量素子形成領域では、素子分離領域１１が形成される。
【００５９】
続いて、半導体基板１０Ｓに不純物を導入してｐ型ウェル１２を形成する。ｐ型ウェル１２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１０Ｓに導入することで形成される。そして、メモリセル形成領域では、ｐ型ウェル１２の表面領域に選択トランジスタのチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００６０】
次に、図６に示すように、半導体基板１０Ｓ上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜１３は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜１３を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜１３と半導体基板１０Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜１３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜１３に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１０Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１０ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１０Ｓの表面に酸化シリコン膜からなるゲート絶縁膜１３を形成した後、窒素を含む雰囲気中で半導体基板１０Ｓを熱処理し、ゲート絶縁膜１３と半導体基板１０Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００６１】
また、ゲート絶縁膜１３は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜１３として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜１３の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜１３として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００６２】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００６３】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００６４】
そして、ゲート絶縁膜１３上にポリシリコン膜１４を形成する。ポリシリコン膜１４は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜１４中にリンや砒素などのｎ型不純物を導入する。
【００６５】
次に、図７に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜１４加工して、メモリセル形成領域にコントロールゲート電極１５を形成し、容量素子形成領域に下部電極１６を形成する。このコントロールゲート電極１５は、メモリセルの選択トランジスタのゲート電極である。このように容量素子の下部電極１６は、メモリセルのコントロールゲート電極１５を形成する工程で形成されることがわかる。
【００６６】
ここで、コントロールゲート電極１５には、ポリシリコン膜１４中にｎ型不純物が導入されている。このため、コントロールゲート電極１５の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
【００６７】
続いて、図示はしないが、フォトリソグラフィ技術およびイオン注入法を使用することにより、コントロールゲート電極１５に整合してリンや砒素などのｎ型不純物を導入する。この工程は、後述するようにコントロールゲート電極１５の側壁に形成するメモリトランジスタのしきい値を調整するために実施されるものである。
【００６８】
次に、図８に示すように、コントロールゲート電極１５および下部電極１６上を覆う半導体基板１０Ｓ上に積層膜を形成する。積層膜は、例えば、酸化シリコン膜１７と、この酸化シリコン膜１７上に形成される窒化シリコン膜１８と、窒化シリコン膜１８上に形成される酸化シリコン膜１９から形成される（ＯＮＯ膜）。これらの積層膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、酸化シリコン膜１７の膜厚は５ｎｍ、窒化シリコン膜１８の膜厚は１０ｎｍ、酸化シリコン膜１９の膜厚は５ｎｍである。
【００６９】
この積層膜のうち窒化シリコン膜１８は、メモリセル形成領域において、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態１では、電荷蓄積膜として窒化シリコン膜１８を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）を使用することもできる。また、積層膜は、容量素子形成領域においては、容量絶縁膜となる。
【００７０】
そして、積層膜上にポリシリコン膜２０を形成する。ポリシリコン膜２０は、例えば、ＣＶＤ法を使用することにより形成することができ、ポリシリコン膜２０の膜厚は、例えば、約３０ｎｍである。本実施の形態では、例としてポリシリコン膜２０の膜厚を約３０ｎｍに設定した場合のプロセス条件を示す。
【００７１】
次に、図９に示すように、半導体基板１０Ｓ上にレジスト膜２１を塗布した後、このレジスト膜２１に対して露光・現像処理を施すことによりパターニングする。パターニングは、容量素子形成領域の上部電極形成領域を覆い、その他の領域を露出するように行なわれる。
【００７２】
続いて、図１０に示すように、レジスト膜２１をマスクにして、ポリシリコン膜２０を異方性エッチングすることにより、メモリセル形成領域では、コントロールゲート電極１５の両側の側壁にポリシリコン膜２０を残す。一方、容量素子形成領域では、レジスト膜２１で覆われていた領域にだけポリシリコン膜２０が残存し、この残存したポリシリコン膜２０により上部電極２２が形成される。この段階では、上部電極２２はポリシリコン膜２０から構成されている。その後、パターニングしたレジスト膜２１を除去する。
【００７３】
そして、図１１に示すように、半導体基板１０Ｓ上にレジスト膜２３を塗布した後、このレジスト膜２３に対して露光・現像処理を施すことにより、レジスト膜２３をパターニングする。パターニングは、容量素子形成領域を完全に覆う一方、メモリセル形成領域の一部を開口するように行なわれる。具体的には、メモリセル形成領域のうち、コントロールゲート電極１５の片側の側壁に形成されているポリシリコン膜２０が露出するように行なわれる。例えば、図１１では、メモリセル形成領域に形成されているコントロールゲート電極１５の左側の側壁に形成されているポリシリコン膜２０が露出している。
【００７４】
次に、図１２に示すように、パターニングしたレジスト膜２３をマスクにしたエッチングにより、コントロールゲート電極１５の左側の側壁に露出しているポリシリコン膜２０を除去する。このとき、コントロールゲート電極１５の右側の側壁に形成されているポリシリコン膜２０は、レジスト膜２３で覆われているため除去されない。また、容量素子形成領域においても、上部電極２２はレジスト膜２３で保護されているため除去されずに残る。その後、パターニングしたレジスト膜２３を除去する。
【００７５】
続いて、図１３に示すように、露出するＯＮＯ膜（積層膜）をエッチングすることにより除去する。このようにして、メモリセル形成領域では、コントロールゲート電極１５の右側の側壁にだけ積層膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極２４が形成される。このとき、積層膜（ＯＮＯ膜）を構成する窒化シリコン膜１８が電荷蓄積膜２５となる。一方、容量素子形成領域では、上部電極２２で覆われているＯＮＯ膜だけが残存し、この上部電極２２の下層に形成されているＯＮＯ膜が容量絶縁膜２６となる。すなわち、容量絶縁膜２６は、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９から構成される。この時点でメモリセルのメモリゲート電極２４および容量素子の上部電極２２はポリシリコン膜から形成されている。
【００７６】
次に、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域では、コントロールゲート電極１５とメモリゲート電極２４に整合した浅い低濃度不純物拡散領域２７を形成する。浅い低濃度不純物拡散領域２７は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【００７７】
続いて、図１５に示すように、半導体基板１０Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール２８を形成する。メモリセル形成領域においては、コントロールゲート電極１５の左側の側壁およびメモリゲート電極２４の右側の側壁にサイドウォール２８が形成される。一方、容量素子形成領域においては、上部電極２２と容量絶縁膜２６の側壁および下部電極１６の側壁にサイドウォール２８が形成される。これらのサイドウォール２８は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール２８を形成してもよい。
【００７８】
次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォール２８に整合した深い高濃度不純物拡散領域２９を形成する。深い高濃度不純物拡散領域２９は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域２９と浅い低濃度不純物拡散領域２７によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域２７と深い高濃度不純物拡散領域２９で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。このようにして、高濃度不純物拡散領域２９を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００７９】
その後、図１７に示すように、半導体基板１０Ｓ上にコバルト膜３０を形成する。このとき、メモリセル形成領域では、露出しているコントロールゲート電極１５およびメモリゲート電極２４に直接接するようにコバルト膜３０が形成される。同様に、深い高濃度不純物拡散領域２９にもコバルト膜３０が直接接する。一方、容量素子形成領域においては、下部電極１６の一部および上部電極２２の表面全体にコバルト膜３０が直接接触する。このコバルト膜３０は、例えば、スパッタリング法を使用して形成することができる。コバルト膜３０の膜厚は、例えば、１５ｎｍである。
【００８０】
その後、半導体基板１０Ｓに対して第１熱処理を実施する。この第１熱処理は、例えば、５００℃で１分間続ける。その後、半導体基板１０Ｓの表面を洗浄する。この洗浄は、ＡＰＭ（Ammonium hydroxide hydrogen Peroxide Mixture cleaning）洗浄とＨＰＭ洗浄で行なわれる。ＡＰＭ洗浄は、水酸化アンモニウム（ＮＨ４ＯＨ）／過酸化水素（Ｈ２Ｏ２）／純水（Ｈ２Ｏ）からなる混合薬液であり、パーティクルや有機物に対する除去効果が大きい洗浄である。一方、ＨＰＭ洗浄は、塩酸（ＨＣｌ）／過酸化水素（Ｈ２Ｏ２）／純水（Ｈ２Ｏ）からなる混合薬液であり、金属類に対する除去効果が大きい洗浄である。続いて、洗浄後、第２熱処理を実施する。第２熱処理は、例えば、７００℃で１分間続ける。  
【００８１】
これにより、図１８に示すように、メモリセル形成領域においては、コントロールゲート電極１５およびメモリゲート電極２４を構成するポリシリコン膜１４、２０とコバルト膜３０を反応させて、コバルトシリサイド膜３１を形成する。これにより、コントロールゲート電極１５およびメモリゲート電極２４はそれぞれポリシリコン膜１４、２０とコバルトシリサイド膜３１の積層構造となる。コバルトシリサイド膜３１は、コントロールゲート電極１５およびメモリゲート電極２４の低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物拡散領域２９の表面においてもシリコンとコバルト膜３０が反応してコバルトシリサイド膜３１が形成される。このため高濃度不純物拡散領域２９においても低抵抗化を図ることができる。
【００８２】
一方、容量素子形成領域では、上部電極２２とコバルト膜３０が反応してコバルトシリサイド膜３１からなる上部電極２２が形成される。すなわち、上部電極２２を構成するポリシリコン膜の膜厚が３０ｎｍで、このポリシリコン膜上に形成されているコバルト膜３０が１５ｎｍで、上述した熱処理を施すと、上部電極２２を構成するポリシリコン膜が完全にシリサイド化（フルシリサイド化）される。これにより、上部電極２２全体をコバルトシリサイド膜３１から形成することができる。また、下部電極１６とコバルト膜３０が直接接触している領域でもシリサイド反応が進行し、コバルトシリサイド膜３１が形成される。
【００８３】
そして、未反応のコバルト膜３０は、半導体基板１０Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜３１を形成するように構成しているが、例えば、コバルトシリサイド膜３１に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００８４】
以上のようにして、メモリセル形成領域にメモリセルを形成し、容量素子形成領域に上部電極２２全体をコバルトシリサイド膜３１から構成した容量素子を形成することができる。
【００８５】
次に、配線工程について図２を参照しながら説明する。図２に示すように、半導体基板１０Ｓの主面上に層間絶縁膜となる酸化シリコン膜３２を形成する。この酸化シリコン膜３２は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００８６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３２にコンタクトホール３３を形成する。このコンタクトホール３３はメモリセル形成領域と容量素子形成領域に複数形成される。そして、コンタクトホール３３の底面および内壁を含む酸化シリコン膜３２上にチタン／窒化チタン膜３４ａを形成する。チタン／窒化チタン膜３４ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜３４ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００８７】
続いて、コンタクトホール３３を埋め込むように、半導体基板１０Ｓの主面の全面にタングステン膜３４ｂを形成する。このタングステン膜３４ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜３２上に形成された不要なチタン／窒化チタン膜３４ａおよびタングステン膜３４ｂを例えばＣＭＰ法で除去することにより、プラグ３５を形成することができる。
【００８８】
次に、酸化シリコン膜３２およびプラグ３５上にチタン／窒化チタン膜３６ａ、銅を含有するアルミニウム膜３６ｂ、チタン／窒化チタン膜３６ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１、Ｌ２、Ｌ３を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【００８９】
本実施の形態１によれば、不揮発性メモリセルを形成する工程を利用して容量素子を形成することができるので、容量素子を形成する追加工程を実施する必要がなく、半導体装置の製造コストを抑えることができる。このとき、容量素子の上部電極はポリシリコン膜から形成されるが、不揮発性メモリセルの製造工程で実施されるシリサイド工程を利用して、容量素子の上部電極全体を金属シリサイド膜にしている。これにより、容量素子の上部電極が空乏化することなく、高精度な容量素子を製造することができる。つまり、本実施の形態１によれば、製造コストを上昇させることなく、同一半導体基板上に不揮発性メモリセルと高精度な容量素子を形成することができる。
【００９０】
本実施の形態１では、図２に示すように、容量素子の上部電極２２全体をコバルトシリサイド膜３１から構成する点に特徴の１つがある。そして、上部電極２２を完全にシリサイド化するために、本実施の形態１では、上部電極２２をシリサイド化する前のポリシリコン膜の膜厚を薄く形成している。これにより、ポリシリコン膜を完全にフルシリサイド化することができる。このようにポリシリコン膜を薄く形成する構成は、容量素子の上部電極２２を完全にシリサイド化することが目的であるが、さらに、派生的な効果を得ることができる。
【００９１】
この点について説明する。まず、図２に示すように、容量素子の上部電極２２とメモリセルのメモリゲート電極２４とは同一のポリシリコン膜を使用している。つまり、容量素子の上部電極２２の膜厚を薄くするためにポリシリコン膜の膜厚を薄くすると、メモリゲート電極２４を構成するポリシリコン膜２０の膜厚も薄くなる。すると、メモリゲート電極２４のゲート長（ゲート幅）が小さくなる。メモリゲート電極２４のゲート長を小さくすると、メモリトランジスタの読み出し電流を充分に確保できるようになり、メモリトランジスタの性能が向上する。すなわち、容量素子の上部電極２２を完全にシリサイド化するためにポリシリコン膜を薄くすると、派生的にメモリトランジスタの性能が向上する効果が得られる。
【００９２】
さらに、メモリトランジスタでは、メモリゲート電極２４と半導体基板１０Ｓの間に積層膜が形成されている。この積層膜は酸化シリコン膜１７、電荷蓄積膜２５および酸化シリコン膜１９から形成されており、電荷蓄積膜２５への電荷の注入によってメモリトランジスタの書き込み動作や消去動作が行なわれる。具体的には、例えば、書き込み状態では、電荷蓄積膜２５に電子を注入することにより、メモリトランジスタのしきい値電圧が上昇した状態となっており、消去状態では、電荷蓄積膜２５に正孔を注入することにより、メモリトランジスタのしきい値電圧が低下した状態となっている。書き込み方法として、ソース領域（右側の低濃度不純物拡散領域２７）からドレイン領域（左側の低濃度不純物拡散領域２７）へチャネル電流を流し、そのとき発生するホットエレクトロンを注入する方法を用いた場合、電子は、電荷蓄積膜２５のコントロールゲート電極１５側に蓄積される。すなわち、電荷蓄積膜２５に蓄積される電子は、電荷蓄積膜２５の一部領域に局在するようになっている。一方、消去方法としてソース領域側のＢＴＢＴ(Band-To-Band Tunneling)により発生するホットホールを注入する方式を用いた場合、正孔は、電荷蓄積膜２５のソース領域側（右側の低濃度不純物拡散領域２７側）に蓄積される。したがって、正孔も電荷蓄積膜２５の一部領域に局在するようになっている。消去動作では、正孔を電荷蓄積膜２５に注入して電荷蓄積膜２５に蓄積されている電子と対消滅させることにより、電荷蓄積膜２５内の電子を消滅させてしきい値を下げている。しかし、上述したように電子の局在領域と正孔の局在領域が異なることから、電荷蓄積膜２５の幅が大きいと効率的に電子と正孔が対消滅しにくくなり、メモリトランジスタの信頼性が低下する。これに対し、本実施の形態１では、ポリシリコン膜２０の膜厚を薄くすることにより、メモリゲート電極２４のゲート長が短くなることから、メモリゲート電極２４下に形成されている電荷蓄積膜２５の幅も小さくなる。このことから、電荷蓄積膜２５における電子の局在領域と正孔の局在領域が近接することになり、電子と正孔の対消滅が充分に行なわれ、メモリトランジスタの信頼性が向上するという効果が得られる。このように、本実施の形態１によれば、高精度の容量素子を製造できるとともに、メモリセルの性能向上と信頼性向上を実現できる顕著な効果を得ることができるのである。
【００９３】
（実施の形態２）
前記実施の形態１では、図３に示すように、上部電極２２が平面的に下部電極１６に包含されるレイアウト例について説明した。本実施の形態２では、容量素子の他のレイアウト例について説明する。
【００９４】
図１９は、本実施の形態２における容量素子のレイアウト構成を示す平面図である。図１９に示すように、下部電極１６と上部電極２２とは平面的に重なる部位を有するとともに、平面的に重ならない部位も有している。そして、上部電極２２と下部電極１６のそれぞれにプラグ３５が接続されており、このプラグ３５によってそれぞれ上部電極２２と下部電極１６が配線（図示せず）に接続されている。このように本実施の形態２では、前記実施の形態１のように上部電極２２が下部電極１６に包含されているのではなく、上部電極２２に、下部電極１６と平面的に重ならない部位を有し、この部位に接続するようにプラグ３５が接続されている点に特徴の１つがある。
【００９５】
図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０において、下部電極１６上に容量絶縁膜２６を介して上部電極２２が形成されている。そして、下部電極１６上にプラグ３５が形成されている。この上部電極２２は、前記実施の形態１と同様に、全体がコバルトシリサイド膜３１から形成されている。したがって、上部電極２２と容量絶縁膜２６との間で空乏化が発生しないため、容量素子の容量変動を低減することができ、高精度な容量素子を形成できる点は、前記実施の形態１と同様である。
【００９６】
次に、図２１は、図１９のＢ−Ｂ線で切断した断面図である。図２１に示すように、半導体基板１０Ｓに形成された素子分離領域１１上に下部電極１６が形成されており、この下部電極１６を覆い、かつ、素子分離領域１１上に延在するように容量絶縁膜２６が形成されている。すなわち、容量絶縁膜２６は下部電極１６上にだけではなく、素子分離領域１１上にわたって形成されている。そして、この容量絶縁膜２６上に上部電極２２が形成されている。上部電極２２は、容量絶縁膜２６と同様に、下部電極１６と平面的に重なりを有する部位だけでなく、下部電極１６と平面的に重なりを有さない素子分離領域１１上にわたって形成されている。そして、上部電極２２の下部電極１６と平面的に重なる部位から上部電極２２の下部電極１６と平面的に重ならない部位への間には段差が形成され、この段差の側壁にサイドウォール２８が形成されている。
【００９７】
ここで、本実施の形態２における特徴の１つは、図２１に示すように、上部電極２２の下部電極１６と平面的に重なりを有さない部位でプラグ３５と接続している点にある。例えば、上部電極２２の下部電極１６と平面的に重なりを有する部位で、上部電極２２とプラグ３５とを接続すると、以下に示すことが懸念される。上部電極２２と下部電極１６が平面的に重なる部位によって容量素子の実質的な容量が形成される。このため、上部電極２２の下部電極１６と平面的に重なる部位で、上部電極２２とプラグ３５とを接続すると、プラグ３５を形成するための孔が上部電極２２を突き抜けるように形成された場合、下層に形成されている容量絶縁膜２６にダメージを与えることになる。この領域に形成されている容量絶縁膜２６は、容量素子の実質的な容量を決定しているものであるため、ダメージが与えられると容量素子の特性が劣化することが懸念される。
【００９８】
そこで、本実施の形態２では、図２１に示すように、プラグ３５と上部電極２２の電気的な接続を、上部電極２２の下部電極１６と平面的に重なりを有さない部位で行なうように構成している。これにより、例えば、プラグ３５を形成するための孔が上部電極２２を突き抜けるように形成された場合、上部電極２２の下層に形成されている容量絶縁膜２６にダメージを与えることになるが、この領域に形成されている容量絶縁膜２６は、容量素子の実質的な容量を決定しているものではない。すなわち、この領域に形成されている容量絶縁膜２６は、下部電極１６上に形成されているものではなく素子分離領域１１上に形成されているものであることから、実質的な容量絶縁膜としては機能しないのである。したがって、この領域に形成されている容量絶縁膜２６にダメージが与えられても、容量素子の特性に悪影響を及ぼすことがないのである。このように本実施の形態２によれば、上部電極２２とプラグ３５とを接続するレイアウトを工夫することで、容量素子の信頼性を向上することができるのである。
【００９９】
なお、上部電極２２は前記実施の形態１と同様にシリサイド化が行なわれるが、図２１に示す本実施の形態２における容量素子では、段差に形成されたサイドウォール２８の影響により、表面をサイドウォール２８に覆われた上部電極２２の部位はシリサイド化が行なわれない。つまり、上部電極２２は、完全にシリサイド化されてシリサイド膜３１から構成されている部位とサイドウォール２８に覆われてシリサイド化が行なわれずにポリシリコン膜２０から構成されている部位が並存することになる。しかし、図２１を見てもわかるように、実質的に容量を形成する上部電極２２の大部分は完全にフルシリサイド化されたコバルトシリサイド膜３１から形成されており、シリサイド化されていない部位はわずかである。したがって、上部電極２２にシリサイド化されていない部位が存在しても、この部位が容量素子の特性に与える影響はわずかであり問題は生じない。
【０１００】
本実施の形態２における容量素子も前記実施の形態１で説明した製造方法とほぼ同様の工程を経ることにより形成することができる。例えば、マスクの変更によって容量素子のレイアウト構成を変えることができる。
【０１０１】
（実施の形態３）
前記実施の形態１では、容量素子の上部電極を完全にシリサイド化して金属シリサイド膜から形成する例について説明したが、本実施の形態３では、容量素子の上部電極を一部シリサイド化し、シリサイド化されていないポリシリコン膜の膜厚を所定値以下にする例について説明する。
【０１０２】
図２２は、本実施の形態３における容量素子を示す断面図である。図２２において、容量素子の上部電極２２は、ポリシリコン膜２０とコバルトシリサイド膜３１の積層膜で形成されている。つまり、上部電極２２を構成するポリシリコン膜２０をシリサイド化するが、このとき、ポリシリコン膜２０のすべてをシリサイド化しなくても、ポリシリコン膜２０の残存する膜厚を所定値以下にすることによっても実用に耐えうる充分に高精度な容量素子を形成することができる。
【０１０３】
上部電極２２としてポリシリコン膜２０が残存することから、容量絶縁膜２６と上部電極２２の境界では、ポリシリコン膜２０と容量絶縁膜２６が接触することになる。したがって、容量素子を動作させると、このポリシリコン膜２０が空乏化する。このため、容量素子の容量変動が生じる。しかし、ポリシリコン膜２０の膜厚を容量絶縁膜２６の膜厚の１０％以下にすることにより、空乏化する膜厚を容量絶縁膜２６の１０％以下にすることができる。このため、上部電極２２の空乏化に起因した容量変動を問題とならない規定値以下に抑えることができる。この程度の容量変動であれば問題ないので高精度な容量素子を実現することができる。
【０１０４】
具体的に、図２２に示すように、容量絶縁膜２６は、酸化シリコン膜１７、窒化シリコン膜１８および酸化シリコン膜１９から構成されるが、それぞれの膜厚は、約５ｎｍ、約１０ｎｍ、約５ｎｍである。すなわち、容量絶縁膜２６の物理膜厚は約２０ｎｍであり、酸化シリコン換算膜厚（ＥＯＴ）に換算すると、約１５ｎｍとなる。このことから、上部電極２２の一部を構成するポリシリコン膜２０の膜厚を約１．５ｎｍ以下にすることにより、空乏化する膜厚を容量絶縁膜２６の１０％以下にすることができる。
【０１０５】
前記実施の形態１のように上部電極２２を完全にシリサイド化してコバルトシリサイド膜３１から構成することが、上部電極２２の空乏化を抑制する観点から望ましい。しかし、本実施の形態３のように、上部電極２２を構成する膜にポリシリコン膜２０が残存しても、そのポリシリコン膜２０の膜厚を容量絶縁膜２６の膜厚（ＥＯＴ膜厚）の１０％以下にすることにより、充分に高精度の容量素子を構成することができる。なお、本実施の形態３における容量素子の製造方法は、前記実施の形態１とほぼ同様である。このとき、上部電極２２をシリサイド化する工程で、ポリシリコン膜２０が残存する条件で行い、その残存するポリシリコン膜２０の膜厚を容量絶縁膜２６の膜厚の１０％以下にすることで、本実施の形態３における容量素子を製造することができる。
【０１０６】
また、本実施の形態３に開示した技術を、前述の前記実施の形態２に適用することも可能であり、本実施の形態３と同様の効果を得ることができる。
【０１０７】
（実施の形態４）
前記実施の形態１では、容量素子の上部電極全体を金属シリサイド膜から形成する例について説明したが、本実施の形態４では、容量素子の上部電極全体を金属膜から形成する例について説明する。
【０１０８】
図２３は、メモリセル形成領域と容量素子形成領域を示したものであり、容量素子形成領域に本実施の形態４における容量素子を形成している断面図である。この図２３は、前記実施の形態１を説明する図２とほぼ同様の構成をしている。異なる点は、容量素子の上部電極２２に金属膜４０を形成した点である。このように上部電極２２全体を金属膜４０から構成することによっても、高精度な容量素子を実現することができる。すなわち、金属膜４０は空乏化することはないので、上部電極２２と容量絶縁膜２６の境界での空乏化を防止することができるからである。なお、金属膜としては、窒化タンタル膜（ＴａＮ）、窒化チタン膜（ＴｉＮ）、窒化タングステン膜（ＷＮ）または窒化ハフニウム膜（ＨｆＮ）など、様々な種類の膜を使用することができる。
【０１０９】
ここで、本実施の形態４における容量素子の製造方法は、前記実施の形態１とほぼ同様である。異なる点は、ポリシリコン膜２０の代わりに金属膜４０を使用する点である。このとき、容量素子の上部電極２２とメモリセルのメモリゲート電極２４は同一の膜から形成されるので、メモリゲート電極２４も金属膜４０から構成されることになる。
【０１１０】
また、図２３に示すように、本実施の形態４でも容量素子の下部電極１６は、導体膜の１つであるポリシリコン膜１４から構成されるが、この下部電極１６も金属膜から構成するようにしてもよい。これにより、上部電極２２と下部電極１６の両方を金属膜から構成することにより、上部電極２２の空乏化だけでなく、下部電極１６の空乏化も防止することができるので、さらに高精度な容量素子を形成することができる。下部電極１６を金属膜から形成する場合には、メモリセルのコントロールゲート電極１５も金属膜から形成されることになる。以上にように、本実施の形態４においても、製造コストを増加させずに、高精度な容量素子を形成できるという顕著な効果を得ることができる。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態１における半導体チップの構成を示す平面図である。
【図２】実施の形態１における不揮発性メモリセルと容量素子とを示す断面図である。
【図３】図２に示す容量素子を上面から見た平面図である。
【図４】容量素子の動作条件を示す図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における容量素子を示す平面図である。
【図２０】図１９のＡ−Ａ線で切断した断面図である。
【図２１】図１９のＢ−Ｂ線で切断した断面図である。
【図２２】実施の形態３における容量素子を示す断面図である。
【図２３】実施の形態４における不揮発性メモリセルと容量素子を示す断面図である。
【符号の説明】
【０１１４】
１  ＣＰＵ
２  ＲＡＭ
３  アナログ回路
４  フラッシュメモリ
１０Ｓ  半導体基板
１１  素子分離領域
１２  ｐ型ウェル
１３  ゲート絶縁膜
１４  ポリシリコン膜
１５  コントロールゲート電極
１６  下部電極
１７  酸化シリコン膜
１８  窒化シリコン膜
１９  酸化シリコン膜
２０  ポリシリコン膜
２１  レジスト膜
２２  上部電極
２３  レジスト膜
２４  メモリゲート電極
２５  電荷蓄積膜
２６  容量絶縁膜
２７  低濃度不純物拡散領域
２８  サイドウォール
２９  高濃度不純物拡散領域
３０  コバルト膜
３１  コバルトシリサイド膜
３２  酸化シリコン膜
３３  コンタクトホール
３４ａ  チタン／窒化チタン膜
３４ｂ  タングステン膜
３５  プラグ
３６ａ  チタン／窒化チタン膜
３６ｂ  アルミニウム膜
３６ｃ  チタン／窒化チタン膜
４０  金属膜
ＣＨＰ  半導体チップ
Ｌ１  配線
Ｌ２  配線
Ｌ３  配線
ＰＤ  パッド
【図１】
2009010281.tif 000003
【図２】
2009010281.tif 000004
【図３】
2009010281.tif 000005
【図４】
2009010281.tif 000006
【図５】
2009010281.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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