(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】半導体基板上に下部金属配線を形成する段階と、下部金属配線を含む半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、ダマシンホールの下側部分に露出された下部金属配線及びダマシンホールの側面部分に露出された層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、ダマシンホールの下側部分の下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、を含む半導体素子の製造方法とした。したがって、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ（ｓｉｄｅ  ｃｏｖｅｒａｇｅ）を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させる効果を奏する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に下部金属配線を形成する段階と、
前記下部金属配線を含む前記半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、
前記ダマシンホールの下側部分の露出された下部金属配線及び前記ダマシンホールの側面部分に拡散防止膜を形成する段階と、
不活性気体を用いたプラズマ方式で、前記ダマシンホールの下側部分の露出された下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、
を含むことを特徴とする、半導体素子の製造方法。
【請求項２】
前記プラズマ方式で除去された拡散防止膜の物質を、前記ダマシンホールの側面部分に再蒸着する段階をさらに含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記拡散防止膜を選択的に除去した後に、前記ダマシンホールの下側部分及び側面部分に金属層を形成する段階をさらに含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項４】
前記金属層の形成されたダマシンホールの内部に金属物質を埋め込んで上部金属配線を形成する段階をさらに含むことを特徴とする、請求項３に記載の半導体素子の製造方法。
【請求項５】
前記金属層と前記拡散防止膜は、同じ物質からなることを特徴とする、請求項３に記載の半導体素子の製造方法。
【請求項６】
前記下部金属配線は、銅からなり、前記拡散防止膜は、Ｔｉ（Ｔｉｔａｎｉｕｍ）、ＴｉＮ（Ｔｉｔａｎｉｕｍ  Ｎｉｔｒｉｄｅ）、ＷＮ（Ｔｕｎｇｓｔｅｎ  Ｎｉｔｒｉｄｅ）、ＴａＮ（Ｔａｎｔａｌｕｍ  Ｎｉｔｒｉｄｅ）またはＴａＮ／Ｔａの少なくとも一つからなることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項７】
前記層間絶縁膜は、低い誘電定数（ｌｏｗ  ｋ）を有する低誘電膜であることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項８】
前記低誘電膜は、多孔性低誘電膜であることを特徴とする、請求項７に記載の半導体素子の製造方法。
【請求項９】
前記拡散防止膜を選択的に除去する段階では、
前記不活性気体としてアルゴン（Ａｒ）を使用し、３０００〜６０００ｍＴの圧力、１００〜１０００Ｗの直流電力、１００〜１０００Ｗの交流バイアス電力、及び２５℃の温度で、前記プラズマ方式が行われることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記プラズマ方式で前記除去された拡散防止膜の下の下部金属配線から下部金属物質成分を分離する段階と、
前記分離された下部金属物質成分を、前記ダマシンホールの側面部分に蒸着する段階と、をさらに含むことを特徴とする、請求項２に記載の半導体素子の製造方法。
【請求項１１】
前記拡散防止膜の厚さは２５ｎｍで、前記金属層の厚さは７ｎｍであることを特徴とする、請求項３に記載の半導体素子の製造方法。
【請求項１２】
前記分離された下部金属物質成分が蒸着されたダマシンホールの側面部分及び下部金属物質が分離された下部金属配線の表面上に金属層を形成する段階をさらに含むことを特徴とする、請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記プラズマ方式が行われる時間に比例して、前記ダマシンホールの側面部分に再蒸着される前記除去された拡散防止膜物質のカバレッジ（ｃｏｖｅｒａｇｅ）が増加することを特徴とする、請求項１０に記載の半導体素子の製造方法。
【請求項１４】
前記拡散防止膜を選択的に除去する段階では、
前記拡散防止膜を選択的に除去すると同時に、前記ダマシンホールの内部に存在するポリマーまたは異物のような残余物も除去されることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項１５】
半導体基板上に形成された下部金属配線と、
前記下部金属配線を含む前記半導体基板上に形成され、前記下部金属配線に対応するように形成されたダマシンホールを持つ層間絶縁膜と、
前記ダマシンホールの側面部分に形成された拡散防止膜と、
前記ダマシンホールの下側部分の前記下部金属配線の上部及び前記拡散防止膜上に形成された上部金属配線と、
を備えることを特徴とする半導体素子。
【請求項１６】
前記上部金属配線と前記拡散防止膜との間及び前記上部金属配線と前記下部金属配線との間に形成された金属層をさらに備えることを特徴とする、請求項１５に記載の半導体素子。
【請求項１７】
前記半導体基板と前記層間絶縁膜との間に形成され、前記下部金属配線が形成される下部絶縁膜をさらに備えることを特徴とする、請求項１５に記載の半導体素子。
【請求項１８】
前記下部金属配線は、銅からなり、前記拡散防止膜は、Ｔｉ（Ｔｉｔａｎｉｕｍ）、ＴｉＮ（Ｔｉｔａｎｉｕｍ  Ｎｉｔｒｉｄｅ）、ＷＮ（Ｔｕｎｇｓｔｅｎ  Ｎｉｔｒｉｄｅ）、ＴａＮ（Ｔａｎｔａｌｕｍ  Ｎｉｔｒｉｄｅ）またはＴａＮ／Ｔａの少なくとも一つからなることを特徴とする、請求項１５に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、ダマシン工程（ｄａｍａｓｃｅｎｅ  ｐｒｏｃｅｓｓ）を用いて製造される半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
集積回路の複雑度が増加するに伴い、マルチレベル相互連結工程（ｍｕｌｔｉｌｅｖｅｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ｐｒｏｃｅｓｓ）が半導体素子を製造するための主な方法とされてきている。集積回路の高い集積度と高速の要件を満たすために、低誘電定数（ｌｏｗ  ｋ）を持つ物質からなる金属間誘電膜内相互連結配線を形成するための標準工程として銅（Ｃｕ）デュアル（ｄｕａｌ）ダマシン工程がより広く用いられている。銅は、低い抵抗と低い電子移動抵抗を持つので、低誘電物質は金属配線連結のＲＣ遅延効果を改善させるのに有用である。すなわち、配線物質がアルミニウム（Ａｌ）から銅に変わることによって、抵抗側面で画期的な改善が遂げられた。しかし、より微細化しつつある素子の駆動性能を確保するために、より抵抗を下げる工夫が要求されている実情である。
【０００３】
特に、銅デュアルダマシン工程において、ビア（ｖｉａ）に存在するポリマー（ｐｏｌｙｍｅｒ）などの副産物（ｂｙｐｒｏｄｕｃｔ）によって、下部金属配線と連結されるビアの接触抵抗（ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ）は増加する。酷い場合には、ビアが正しく形成されず、歩留まりが減少し、素子の信頼性が低下するという問題もあった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記の問題点を解決するためのもので、その目的は、ダマシン工程でビアの接触抵抗を減少させ、ビアに存在する副産物を減少させ、上部金属配線のギャップ・フィル（ｇａｐ−ｆｉｌｌ）能力を改善させ、不良率を低下させることができる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明に係る半導体素子の製造方法は、半導体基板上に下部金属配線を形成する段階と、前記下部金属配線を含む前記半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、前記ダマシンホールの下側部分に露出された前記下部金属配線及び前記ダマシンホールの側面部分に露出された前記層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、前記ダマシンホールの下側部分の前記下部金属配線上に形成された前記拡散防止膜を選択的に除去する段階と、からなることが好ましい。
【０００６】
また、上記の目的を達成するための本発明による半導体素子は、半導体基板上に形成された下部金属配線と、前記下部金属配線を含む前記半導体基板上に形成され、ダマシンホールを持つ層間絶縁膜と、前記ダマシンホールの側面部分に一次的に蒸着されて形成され、前記ダマシンホールの下側部分に形成された拡散防止膜が除去される時に二次的に蒸着されて形成された拡散防止膜と、前記ダマシンホールの下側部分の前記下部金属配線の上部及び前記拡散防止膜上に形成された上部金属配線と、から構成されることが好ましい。
【発明の効果】
【０００７】
本発明による半導体素子及びその製造方法は、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ（ｓｉｄｅ  ｃｏｖｅｒａｇｅ）を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させることができる。さらには、パンチスルーが行われる時間をより増加させることによって、上部金属配線のギャップ・フィル能力をより向上させ、接触抵抗値をより下げ、ビアに存在するポリマーのような副産物をより除去し、不良率をより低減させて歩留まりをより改善させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明による半導体素子の実施例を、添付の図面を参照しつつ詳細に説明する。
【０００９】
図１は、本発明の実施例によって、ダマシン工程により製造された半導体素子の断面図である。
【００１０】
図１に示す半導体素子は、半導体基板１０上に、拡散防止膜１３で取り囲まれて形成された、銅（Ｃｕ）などからなる下部金属配線１２を含む。ここで、拡散防止膜１３は、下部金属配線１２が基板１０に拡散されるのを防止する役割を果たす。下部金属配線１２は、下部絶縁膜１０上に形成されても良い。この場合、下部絶縁膜１０は、半導体基板（図示せず）上に形成される。以下では、本発明の理解を助けるために、参照符号‘１０’を半導体基板とするが、これに限定されず、本発明は、参照符号‘１０’を下部絶縁膜とする場合にも同様に適用されることができる。
【００１１】
本実施例による半導体素子は、下部金属配線１２を含む半導体基板１０上に形成され、ダマシンホール（ｈｏｌｅ）を持つ層間絶縁膜１８をさらに含む。ダマシンホールについては、後述される半導体素子の製造工程で詳細に説明する。
【００１２】
拡散防止膜１６は、ダマシンホールの側面部分に一次的に蒸着されて形成され、ダマシンホールの下側部分に形成された拡散防止膜が除去される時に二次的に蒸着されて形成される。図１に示すように、本実施例による半導体素子は、従来とは違い、上部金属配線２０と下部金属配線１２との間に拡散防止膜１６が存在しない。拡散防止膜１６は、上部銅配線２０の銅原子が層間絶縁膜１８に拡散されるのを防止する役割を果たす。これは、銅原子が層間絶縁膜１８に拡散されると、漏れ電流が発生するためである。
【００１３】
金属層１４は、上部金属配線２０と拡散防止膜１６との間にも設けられ、上部金属配線２０と下部金属配線１２との間にも設けられる。なお、この金属層１４は省略されても良いが、この場合、上部金属配線２０と下部金属配線１２は直接接触することになる。
【００１４】
以下、上記の半導体素子の本発明による製造方法の実施例を、添付の図面を参照しつつ説明する。
【００１５】
図２乃至図５に、本発明の実施例による半導体素子の工程断面図を示す。
【００１６】
図２を参照すると、半導体基板１０上に下部金属配線１２をまず形成する。下部金属配線１２を含む半導体基板１０上に、ダマシンホール３０を持つ層間絶縁膜１８を形成する。ダマシンホール３０は、トレンチ（ｔｒｅｎｃｈ）３２とビア（ｖｉａ）３４を有することができる。層間絶縁膜１８は、低い誘電定数ｋ（ｌｏｗ  ｋ）値を持つ低誘電物質からなっており、誘電率をより低下させるために、気孔を持つ多孔性低誘電膜で形成しても良い。例えば、ＦＳＧ（Ｆｌｕｏｒｉｎｅ  ｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）（ｋ≒３．４）をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板１０及び下部金属配線１２上に蒸着し、蒸着された結果からダマシンホール３０に該当する部分を除去し、図２に示すような層間絶縁膜１８を形成することができる。この場合、ビア３４をまずパターニングするビアファースト（ｖｉａ  ｆｉｒｓｔ）法を用いて図２に示すようなデュアルダマシンパターンを製作することができる。層間絶縁膜１８として、ＦＳＧの代わりにＯＳＧ（ＯｒｇａｎｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）（ｋ≒２．８）などを使用しても良い。
【００１７】
図３を参照すると、ダマシンホール３０の下側部分に露出された下部金属配線１２及びダマシンホール３０の側面部分に露出された層間絶縁膜１８上に拡散防止膜１６Ａを形成する。拡散防止膜１６Ａは、Ｔｉ（Ｔｉｔａｎｉｕｍ）、ＴｉＮ（Ｔｉｔａｎｉｕｍ  Ｎｉｔｒｉｄｅ）、ＷＮ（Ｔｕｎｇｓｔｅｎ  Ｎｉｔｒｉｄｅ）、ＴａＮ（Ｔａｎｔａｌｕｍ  Ｎｉｔｒｉｄｅ）またはＴａＮ／Ｔａなどを蒸着して形成されることができる。例えば、ＴａＮ／ＴａをＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてダマシンホール３０内の層間絶縁膜１８及び下部金属配線１２の上部に蒸着し、拡散防止膜１６Ａを形成することができる。
【００１８】
図４を参照すると、不活性気体、例えば、Ａｒを用いてプラズマ方式で、ダマシンホール３０の下側部分において下部金属配線１２上に形成された拡散防止膜１６Ａを選択的に除去する。以下では、このように下部金属配線１２上に形成された拡散防止膜１６Ａをプラズマにより除去する過程を‘パンチスルー（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ）’という。このように、パンチスルーが行われることによって、接触抵抗が低くなり、ポリマーまたは異物のような残余物（ｒｅｓｉｄｕｅ）が除去されることができる。パンチスルーが行われる間に、図４に示すように、下部金属配線１２Ａの一部が消失されることができる。例えば、プラズマ工程条件は、Ａｒを用いたプラズマ工程条件の場合には、３０００〜６０００ｍＴの圧力、１００〜１０００Ｗの直流電力、１００〜１０００Ｗの交流バイアス電力、及び２５℃の温度とすれば良い。
【００１９】
この時、パンチスルーが行われる間に除去される拡散防止膜１６Ａの物質は、ダマシンホール３０の側面部分に位置している拡散防止膜１６Ａに再蒸着される。例えば、拡散防止膜１６ＡがＴａＮ／Ｔａで形成された場合、パンチスルーが行われる間に除去されるＴａ＋及びＮｉｔｒｉｄｅの他、下部金属配線１２から離れた銅（Ｃｕ）成分が、トレンチ３２及びビア３４の側面に位置する拡散防止膜１６Ａに再蒸着され、新しい拡散防止膜１６Ｂが形成されることができる。このように、再蒸着により新しい拡散防止膜１６Ｂが形成されるので、パンチスルーによる拡散防止膜１６Ａの損失が補償されることができ、拡散防止膜１６の塗布性が向上することができる。これは、以降、狭いビア３４の内部への銅の蒸着を容易にする。
【００２０】
図５を参照すると、下部金属配線１２上の拡散防止膜１６Ａを選択的に除去した後に、ダマシンホール３０の下面及び側面部分に金属層１４を形成する。ここで、金属層１４は、拡散防止膜１６と同じ物質とすることができる。このように金属層１４を形成することによって、パンチスルーにより損傷された下部金属配線１２Ａのストレス（ｓｔｒｅｓｓ）を緩和させ、上部金属配線２０を形成する時に使用されるシード（ｓｅｅｄ）銅との接着力（ａｄｈｅｓｉｖｅ）を向上させることができる。例えば、ＴａＮ／Ｔａ拡散防止膜１６の厚さとＴａ金属層１４の厚さは、下記の表１のようになる。
【００２１】
【表１】
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【００２２】
金属層１４を形成した後に、電気化学蒸着（ＥＣＤ：ＥｌｅｃｔｒｏＣｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｏｎ）法により上部金属配線２０を図１に示すように形成する。
【００２３】
一方、前述したプラズマ方式を行う時間、すなわち、パンチスルーが行われる時間は調節可能である。以下、パンチスルーが行われる時間によって変わる半導体素子の特性について、添付の図面を参照しつつ説明する。
【００２４】
パンチスルーが行われる時間に従うビア３４の形態変化及び上部金属配線２０のギャップ・フィル特性は、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）とフォーカスイオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）を通じて分析されることができる。
【００２５】
図６（ａ）〜（ｅ）は、パンチスルーを行う時間を別にした場合、ＴＥＭから得られた下部金属配線１２と上部金属配線２０との実際結様子を示す。図６の（ａ）は、パンチスルーを適用しなかった場合の様子で、図６の（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、パンチスルーをそれぞれ、２５、３５、４０及び４５秒間行った場合の様子である。
【００２６】
例えば、電気的な特性を、４端子を用いた探針テスター（ｐｒｏｂｅ  ｔｅｓｔｅｒ）で分析する場合、下部金属配線１２と接触しているビア３４のプロファイル（ｐｒｏｆｉｌｅ）は、図６の（ａ）〜（ｅ）に示す通りとなる。図６の（ａ）〜（ｅ）に示すように、パンチスルーが行われる時間が増加するほど、下部金属配線６０と上部金属配線６２とが反応し合う深さが深くなることがわかる。特に、ダマシンホール３０の側面部分のカバレッジ（ｓｉｄｅ  ｃｏｖｅｒａｇｅ）が改善されることがわかる。
【００２７】
図７は、パンチスルーが行われる時間を別にした場合、上部金属配線２０のギャップ・フィル特性を示す図である。
【００２８】
拡散防止膜１６としてＴａＮ／Ｔａを蒸着し、パンチスルーを０秒（０"）、２５秒（２５"）及び３５秒（３５"）間、それぞれ行う場合、銅の上部金属配線２０のギャップ・フィル特性をＦＩＢによって分析すると、図７に示す通りになる。パンチスルーを適用しなかった場合（０"）に、銅ボイド（ｖｏｉｄ）は、ビアＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）０．１３μｍから発生する。これに対し、パンチスルーが行われる場合、約０．１１μｍのビアまで無ボイドのギャップ・フィルができることがわかる。これは、パンチスルーによって、ビア３４の内部に存在するポリマーまたは異物のような残余物が効果的に除去され、また、下部金属配線１２上の拡散防止膜１６が除去される時に除去される拡散防止膜１６の物質が再蒸着され、ビア３４の側面部分のカバレッジ（ｓｉｄｅ  ｃｏｖｅｒａｇｅ）が向上したためである。
【００２９】
図８は、０．１９μｍのビアＣＤで、パンチスルーが行われる時間が変化するにつれて接触抵抗が変化する様子を示すグラフで、横軸は接触抵抗を表し、縦軸は確率（ｐｒｏｂａｂｉｌｉｔｙ）を表す。ここで、パンチスルーは０、２５、３５、４０、４５秒間それぞれ行われた。
【００３０】
図８を参照すると、パンチスルーを適用する場合、接触抵抗は、ダマシンホール３０の下側部分に拡散防止膜１６が除去されることから、約４０％減少したことがわかる。パンチスルーが行われる時間に比例して接触抵抗は約０．１Ω／ｃｎｔ増加する。これは、図６に示すように、パンチスルーが行われるほど、下部金属配線１２と接触する部分が小さい角度をなし、結果としてビア３４の大きさが小さくなったことと同じ効果を有するためである。
【００３１】
図９は、パンチスルーが行われる時間の変化による不良率の変化を示すグラフで、縦軸は平均不良個数を表し、横軸はパンチスルーが行われる時間を表す。ここで、Ｂｉｔ２Ｃｏｌ  ｃｎｔ／ＡＶＧは、４Ｍ  ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において２個のビット（ｂｉｔ）が列方向に不良であるものの平均（ＡＶＧ：ＡＶｅｒａＧｅ）を意味する。Ｂｉｔ２Ｃｏｌは、Ｂｉｔ２Ｃｏｌ＿Ｏ（Ｏｄｄ方向の不良）及びＢｉｔ２Ｃｏｌ＿Ｅ（Ｅｖｅｎ方向の不良）を全て含む。
【００３２】
一般に、不良は、ビア３４が正しく形成されていない場合に発生し、歩留まり（ｙｉｅｌｄ）と直接的な関連をもつ。図９に示すように、パンチスルーが行われる時間が増加するほど、不良は顕著に減少したことがわかる。これは、ビア３４の下部に存在しうるポリマーまたは異物のような残余物が、パンチスルーが行われるほど効果的に除去されるためである。
【００３３】
以上説明した本発明の好ましい実施例は、本発明を例示するためのものである。したがって、特許請求の範囲に開示された本発明の技術的思想とその技術的範囲内で、開示された実施例の改良、変更、代替または付加などによる様々な他の実施例ができることは、当業者にとっては自明である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例によって、ダマシン工程により製造された半導体素子の断面図である。
【図２】本発明の実施例による半導体素子の工程断面図である。
【図３】本発明の実施例による半導体素子の工程断面図である。
【図４】本発明の実施例による半導体素子の工程断面図である。
【図５】本発明の実施例による半導体素子の工程断面図である。
【図６】図６（ａ）〜図６（ｅ）は、異なるパンチスルー時間の条件下で、ＴＥＭより得られた下部金属配線と上部金属配線との実際の結合の様子である。
【図７】異なるパンチスルー時間の条件下で、上部金属配線のギャップ・フィル（Ｇａｐ−ｆｉｌｌ）特性を示す図である。
【図８】０．１９μｍのビアＣＤでパンチスルーが行われる時間が変化するにつれて接触抵抗が変化する様子を示すグラフである。
【図９】パンチスルー時間の変化にしたがう不良率の変化を示すグラフである。
【符号の説明】
【００３５】
１０  半導体基板、  １２  下部金属配線、  １３  拡散防止膜、  １４  金属層、  １６  拡散防止膜、  １８  層間絶縁膜、  ２０  上部金属配線、  ３０  ダマシンホール、  ３２  トレンチ、  ３４  ビア、  ６０  下部金属配線、  ６２  上部金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図７】
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