(57)【要約】【課題】回路パターンに生じる種々のパターン欠陥のうち、特に、第一の配線層に生じるオープン欠陥や第二の配線層に生じるショート欠陥のリペア実施率を上げる。【解決手段】島状パターン部となるゲート電極１０９及びキャパシタ電極１１２を含む回路パターンが形成された第一の配線層と、第一の配線層を覆う第一の絶縁膜と、第一の絶縁膜上に形成される第二の配線層と、第二の配線層を覆う第二の絶縁膜とを備える回路基板の構成として、ゲート電極１０９とキャパシタ電極１１２に、それぞれリペア用の冗長パターン部１００１，１００２を設けた。【選択図】図５
2009076722.tif 000002
【特許請求の範囲】
【請求項１】
島状パターン部を含む回路パターンが形成された第一の配線層と、
前記第一の配線層を覆う第一の絶縁膜と、
前記第一の絶縁膜上に形成される第二の配線層と、
前記第二の配線層を覆う第二の絶縁膜とを備え、
前記島状パターン部は、前記第二の配線層の回路パターンと重ならない位置に冗長パターン部を有する
ことを特徴とする回路基板。
【請求項２】
前記冗長パターン部の直上に位置して、前記第一の絶縁膜及び前記第二の絶縁膜の少なくとも一方にコンタクトホールが設けられている
ことを特徴とする請求項１記載の回路基板。
【請求項３】
前記第一の絶縁膜にコンタクトホールが設けられ、かつ当該コンタクトホールにコンタクト電極が埋め込まれている
ことを特徴とする請求項２記載の回路基板。
【請求項４】
前記コンタクト電極は、前記第二の配線層の回路パターンに含まれる電極又は配線と同じ材料で形成されている
ことを特徴とする請求項３記載の回路基板。
【請求項５】
島状パターン部を含む第一の配線層と、前記第一の配線層を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成される第二の配線層と、前記第二の配線層を覆う第二の絶縁膜とを備える回路基板と、
前記回路基板に対向する対向基板と、
前記回路基板と前記対向基板との間に介装された表示層とを具備し、
前記島状パターン部は、前記第二の配線層の回路パターンと重ならない位置に冗長パターン部を有する
ことを特徴とする表示装置。
【請求項６】
前記島状パターン部は画素ごとに設けられている
ことを特徴とする請求項５記載の表示装置。
【請求項７】
島状パターン部を含む第一の配線層と、前記第一の配線層を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成される第二の配線層と、前記第二の配線層を覆う第二の絶縁膜とを備え、前記島状パターン部は、前記第二の配線層の回路パターンと重ならない位置に冗長パターン部を有してなる回路基板に発生したパターン欠陥をリペアする方法であって、
前記冗長パターン部の直上に位置して前記第一の絶縁膜及び前記第二の絶縁膜に第一のコンタクトホールを形成することにより、前記冗長パターン部の表面を露出させる工程と、
前記第二の配線層の回路パターンのなかで、前記島状パターン部を接続すべき電極又は配線の直上に位置して前記第二の絶縁膜に第二のコンタクトホールを形成することにより、前記電極又は配線の表面を露出させる工程と、
前記第二の絶縁膜上にリペア用の配線を形成するとともに、当該配線の形成材料で前記第一のコンタクトホール及び前記第二のコンタクトホールを埋め込む工程と
を含むことを特徴とする回路基板のリペア方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の配線層を有する回路基板やこれを備える表示装置、さらには回路基板のパターン欠陥を修復するためのリペア方法に関する。
【背景技術】
【０００２】
現在、表示装置の主流になってきた平面型の表示装置には、液晶表示装置やプラズマ表示装置、有機ＥＬ(Electro Luminescence)表示装置等がある。これらの表示装置には、表示制御のための回路基板として、主にガラス板をベース基板とし、駆動回路にＴＦＴ(thin film transistor)と呼ばれる半導体素子を形成したＴＦＴ基板を用いたものがある。ＴＦＴ基板は、スパッターやＣＶＤ(Chemical Vapor Deposition)と呼ばれる手法で成膜した配線材料や半導体材料を、フォトリソグラフィと呼ばれる半導体プロセスを用いてパターニングしてＴＦＴ回路及び配線のパターンを形成し、作られる。
【０００３】
ＴＦＴ基板でパターンを形成する際に、ダストと呼ばれる異物に起因して、総じて欠陥と呼ばれるパターンの欠落や余分な残留が生じると、回路パターンの断線や短絡といった、いわゆるオープン／ショート欠陥が起こり、ＴＦＴ回路として正常に機能しなくなってしまう。その結果として起こる表示異常としては、画素滅点、画素輝点、滅線、輝線、全面表示異常などがある。このうち、限られた数の画素滅点を除けば、表示異常が存在するパネルは不良品と見なされ、製品として出荷することができない。このため、ＴＦＴ基板の量産プロセスにおいては、光学式検査装置や電気的検査装置などを用いてパターン欠陥の検出を行ない、その検出結果に基づいてリペア（欠陥の修復）を行なうことにより、ＴＦＴ回路動作の正常化や、画素滅点化などの異常軽減措置を実施している。
【０００４】
パターン欠陥のリペア方法としては、断線した箇所を架橋し導通させる修復方法（以下、「結線型リペア」と記す）がある。結線型リペアの架橋手段として、レーザー光を使用した化学的蒸気薄膜形成（レーザーＣＶＤ）方式、レーザー光を使用した導電性薄膜の転写（レーザー転写）方式、導電性マイクロペーストを用いた方式が考案され、実用化されている。
【０００５】
断線によるオープン欠陥を結線型リペアで修復する場合は、断線箇所の両端にあるパターン同士を直接結線するか、あるいは、両端のパターンに接続されているパターンを介して結線すればよい。いずれにしても、結線対象の回路パターンが、直接表面に露出しているか、あるいは、絶縁膜の下で他の配線層のパターンに覆われることなく露出している必要がある。しかしながら、複数の配線層を有するＴＦＴ基板では、上層・下層の位置関係で各層の回路パターンが積層されているため、オープン欠陥を解消するための結線を実施できない下層の回路パターンが存在する。以下に、図を用いて具体的な例を説明する。
【０００６】
図１８は従来のＴＦＴ基板の構成例を示す平面図である。この図１８はＴＦＴ基板上における表示領域の一画素分とその周辺の回路パターンを抜き出したものである。また、図１９は図１８のＡ−Ａ’断面図であり、図２０は図１８のＢ−Ｂ’断面図であり、図２１は従来のＴＦＴ基板でオープン欠陥が発生した状態を示す平面図である。
【０００７】
図１８〜図２０において、ＴＦＴ基板の母材であるガラス基板２０１の第一の配線層には、信号線１０３，１０４、ゲート電極１０９，１１０、キャパシタ電極１１２などが形成されている。第一の配線層の上には、第一の絶縁膜２０２が形成されている。ゲート電極１０９の上方の第一の絶縁膜２０２の上には、ＴＦＴ１０５の活性層となるアモルファスシリコン膜１１１が形成されている。アモルファスシリコン膜１１１とその上方のドレイン電極１０６、ソース電極１０８の間には、オーミックコンタクトを成すためのｎ＋アモルファスシリコン膜２０７,２０８が形成されている。
【０００８】
第一の絶縁膜２０２の上に第二の配線層が設けられている。第二の配線層には、走査線１０１，１０２、ドレイン電極１０６，１０７、ソース電極１０８、キャパシタ電極１１３、キャパシタ電極１１３の上層へのコンタクト部１１９などが形成されている。キャパシタ電極１１２の上方の第一の絶縁膜２０２の上には、キャパシタ電極１１２に対向する状態でキャパシタ電極１１３が形成されている。ここでは、説明の便宜上、キャパシタ電極１１３をキャパシタ電極１１２より小さく図示しているが、実際の基板においては、キャパシタ容量を極大化する目的で二つの電極サイズは同一となるように設計される。
【０００９】
第一の配線層と第二の配線層間のコンタクト部１１４，１１５，１１６，１１７，１１８では、第一の絶縁膜２０２に開口部が設けられ、この開口部を介して第一の配線層膜と第二の配線層膜が電気的に接続する構造となっている。第二の配線層の上には第二の絶縁膜２０３が形成されている。キャパシタ電極１１３の上層へのコンタクト部１１９では、後工程で第二の絶縁膜２０３の上に形成される第三の配線層とのコンタクトのために開口部が設けられる。
【００１０】
一方、図２１においては、ゲート電極１０９にオープン欠陥４０１が存在している。また、キャパシタ電極１１２にはオープン欠陥４０２が存在している。
【００１１】
結線型リペアを下層の配線層パターンに対して実施する際は、配線層の上方にある絶縁膜に対して、レーザー加工によりコンタクトホールを形成する必要がある。その際、接続対象となるパターンの上方配線層に、接続対象外のパターンが存在する場合は、新たなショート故障の発生を防ぐために、上方配線層のパターンから数μｍ以上離した場所にコンタクトホールを形成する必要がある。また、結線型リペアの信頼性を確保するためには、コンタクトホールとその下にある接続対象パターンの平面寸法を数μｍ以上にする必要がある。その結果、結線型リペアの対象となる下層配線層のパターンには、上方配線層のパターンに覆われていない、十分に大きな接続箇所が必要となる。
【００１２】
図２１において、ゲート電極１０９のオープン欠陥４０１に対するリペアは、欠陥によって分断されたパターン同士を結線型リペアによって接続することで実現される。しかしながら、図２１に示すＴＦＴ基板では、欠陥によって分断されたゲート電極１０９のＴＦＴ１０５側のパターンに、結線型リペアのためのコンタクトホール加工が可能な十分に大きいサイズの接続箇所が存在しない。このため、結線型リペアを実施することができない。
【００１３】
また図２１において、キャパシタ電極１１２のオープン欠陥４０２に対するリペアに関しても、欠陥によって分断されたキャパシタ電極１１２に対向するキャパシタ電極１１３で覆われた側のパターンに、結線型リペアのためのコンタクトホール加工が可能な十分に大きい面積の接続箇所が存在しない。このため、結線型リペアを実施することができない。
【００１４】
このように、結線型リペアを実施できないパターンの存在は、リペアの実施率を低下させる原因となるものであり、ＴＦＴ基板を製造する際の歩留り向上の阻害要因ともなるが、問題を解決するＴＦＴ基板の提案はなされていない。
【００１５】
結線型リペアを実施するにあたり、予めＴＦＴ基板に冗長パターンを設けておく方法がいくつか提案されている。例えば、下記特許文献１では、結線の一部となるような冗長パターンを既存パターンに追加して、あるいは、既存パターンから独立して設けることを提案している。この提案では、冗長パターンの存在により、欠陥に対するリペアの実施率を上げることが可能となる。しかしながら、この提案では、層間ショート欠陥のリペアへの適用のみを対象としており、結線型リペアを用いる最大目的であるオープン欠陥のリペアが考慮されていない。
【００１６】
また、オープン欠陥には、第一の配線層と第二の配線層間のコンタクト部で発生するものがある。上記図１８に示すＴＦＴ基板のコンタクト部１１４にオープン欠陥が発生すると、上記図２１に示す層間オープン欠陥４０１によるものと同じ画素表示不良が発生する。異なる配線層のパターン同士を接続する方法としては、当該二つのパターンが平面レイアウト的に重なり合った箇所で、パターンの重なり部分にレーザーを照射し溶融接合する方法が知られている。したがって、層間コンタクト部のオープン欠陥についても、コンタクト部付近のパターン重なり部分をレーザー溶融接合する方法でリペアすることができる。
【００１７】
しかしながら、層間コンタクト部のオープン欠陥が発生している場合は、コンタクト部とその周辺において正常な層構造を成していない可能性が一般的に高い。レーザー溶融接合を行なうためのレーザー照射条件は、正常な層構造において定められたものである。このため、コンタクト部のオープン欠陥が発生している場合には、レーザー溶融接合の成功率が通常より低くなることが予想される。加えて、レーザー溶融結合の成功率を上げるには絶縁膜を薄くする必要があるが、絶縁膜の厚さは基板の電気的仕様等によって定まるものである。よって、厚い絶縁膜のＴＦＴ基板の場合は、レーザー溶融接合を行えない可能性もある。
【００１８】
また、結線型リペアはショート欠陥の修復にも用いられる。ショート欠陥の例を図２２にて説明する。図２２は図１８に示す従来のＴＦＴ基板にショート欠陥が発生した状態を示している。層間ショート欠陥５０１は、走査線１０２と信号線１０３の間を第一の絶縁膜２０２を貫通してショートさせるものである。同層ショート欠陥５０２は、走査線１０１とソース電極１０８の間を第二の配線層上においてショートさせるものである。同層ショート欠陥５０３は、ソース電極１０８とキャパシタ電極１１３の間を第二の配線層上においてショートさせるものである。層間ショート欠陥とは、異なる配線層に形成された導電体同士がショート（短絡）してしまう欠陥をいい、同層ショート欠陥とは、同じ配線層に形成された導電体同士がショートしてしまう欠陥をいう。
【００１９】
図２３は上記ショート欠陥に対してリペアを実施したＴＦＴ基板の例を示す平面図である。また、図２４は図２３のＣ−Ｃ’断面図であり、図２５は図２３のＤ−Ｄ’断面図であり、図２６は図２３のＥ−Ｅ’断面図である。図２４〜図２６では切断型リペアによる切断部がガラス基板上面まで達している場合について記している。切断型リペアとは、短絡した箇所を切断によって分断させる修復方法である。
【００２０】
まず、層間ショート欠陥５０１に対しては、切断型リペアによる切断部６０１,６０２によって走査線１０２のショート部分の切り離しを行ない、結線型リペアによる配線６０３によって走査線１０２の分断された左右のパターンを接合することで完全修復を実現している。また、同層ショート欠陥５０２に対しては、切断型リペアによる切断部６０４によって、同層ショート欠陥５０２を切断し、走査線１０１とソース電極１０８のショートを解消している。また、同層ショート欠陥５０３に対しては、切断型リペアによる切断部６０５によって、同層ショート欠陥５０３を切断し、ソース電極１０８とキャパシタ電極１１３のショートを解消している。
【００２１】
図２４におけるコンタクトホール７０１の形成には、切断型リペアで用いられるレーザー照射が流用されることが多い。その場合、レーザー照射の光出力が絶縁膜２０３の膜質や厚さに応じた最適値になるように事前に条件出し作業が行なわれる。条件出しされた光出力を用いることで、ホール直下のパターンに深刻なダメージを与えることなく、コンタクトホールを開けることが可能となる。コンタクトホールが絶縁膜２０３と絶縁膜２０２の双方に開けられる場合も同様である。
【００２２】
【特許文献１】特開２００２−１８２２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ところで、切断型リペアとしてはレーザーを照射してパターンやショート欠陥を切断する公知の方法が用いられているが、先に説明したようなショート欠陥５０２，５０３自体を切断する場合には、欠陥自体の材質や厚みが不明であることから、切断成功の確率を高めるために通常のパターン切断の場合に比べて高い光出力にてレーザー照射を行なうことが多い。このような切断型リペアでは、ショート欠陥のみならず、その下に存在する正常なパターンまで切断してしまうことが起こる。
【００２４】
例えば、上記図２３の例では、切断型リペアによる切断部６０４は同層ショート欠陥５０２の下層に存在するゲート電極１０９を切断してしまうことがある。また、切断型リペアによる切断部６０５は同層ショート欠陥５０３の下層に存在するキャパシタ電極１１２の配線部を切断してしまうことがある。その場合には、ゲート電極にオープン欠陥が存在する場合と同様に、切断されたパターンを結線型リペアによって修復する必要があるが、図２１を用いて既に説明したように、結線のための接続箇所が存在しないと修復は不可能である。
【課題を解決するための手段】
【００２５】
本発明に係る回路基板は、島状パターン部を含む回路パターンが形成された第一の配線層と、前記第一の配線層を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成される第二の配線層と、前記第二の配線層を覆う第二の絶縁膜とを備え、前記島状パターン部は、前記第二の配線層の回路パターンと重ならない位置に冗長パターン部を有することを特徴とするものである。
【００２６】
本発明に係る表示装置は、島状パターン部を含む第一の配線層と、前記第一の配線層を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成される第二の配線層と、前記第二の配線層を覆う第二の絶縁膜とを備える回路基板と、前記回路基板に対向する対向基板と、前記回路基板と前記対向基板との間に介装された表示層とを具備し、前記島状パターン部は、前記第二の配線層の回路パターンと重ならない位置に冗長パターン部を有することを特徴とするものである。
【００２７】
上記回路基板とこれを用いた表示装置においては、回路パターンに生じる種々のパターン欠陥のうち、例えば、第一の絶縁膜で覆われる第一の配線層に生じたオープン欠陥や、第二の配線層に生じたショート欠陥を、冗長パターン部を利用してリペアすることが可能となる。
【００２８】
本発明に係る回路基板のリペア方法は、島状パターン部を含む第一の配線層と、前記第一の配線層を覆う第一の絶縁膜と、前記第一の絶縁膜上に形成される第二の配線層と、前記第二の配線層を覆う第二の絶縁膜とを備え、前記島状パターン部は、前記第二の配線層の回路パターンと重ならない位置に冗長パターン部を有してなる回路基板に発生したパターン欠陥をリペアする方法であって、前記冗長パターン部の直上に位置して前記第一の絶縁膜及び前記第二の絶縁膜に第一のコンタクトホールを形成することにより、前記冗長パターン部の表面を露出させる工程と、前記第二の配線層の回路パターンのなかで、前記島状パターン部を接続すべき電極又は配線の直上に位置して前記第二の絶縁膜に第二のコンタクトホールを形成することにより、前記電極又は配線の表面を露出させる工程と、前記第二の絶縁膜上にリペア用の配線を形成するとともに、当該配線の形成材料で前記第一のコンタクトホール及び前記第二のコンタクトホールを埋め込む工程とを含むことを特徴とするものである。
【００２９】
この回路基板のリペア方法においては、例えば第一の配線層で島状パターン部に生じたオープン欠陥や、第二の配線層の回路パターンで生じたショート欠陥をリペアする場合に、冗長パターン部の直上に第一のコンタクトホールを形成し、かつ島状パターン部を接続すべき電極又は配線の直上に第二にコンタクトホールを形成した後、第二の絶縁膜上にリペア用の配線を形成することにより、島状パターン部とこれを接続すべき電極又は配線との間の電気的な接続が、冗長パターン部を利用して行なわれる。
【発明の効果】
【００３０】
本発明に係る回路基板とこれを用いた表示装置によれば、回路パターンに生じる種々のパターン欠陥のリペアに冗長パターン部を利用することにより、リペアの実施率を高めることができる。その結果、回路基板の歩留りを向上させることができる。また、表示装置で画素滅点、画素輝点などを引き起こす回路パターンのパターン欠陥に対するリペアの実施率を高めることができる。
【００３１】
本発明に係る回路基板のリペア方法によれば、第一の配線層に発生したオープン欠陥や第二の配線層に発生したショート欠陥のリペアに適切かつ柔軟に対応することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００３３】
図１は本発明が適用される有機ＥＬ表示装置の構成例を示す断面図である。図示した有機ＥＬ表示装置１は複数（多数）の有機ＥＬ素子２を用いて構成されるものである。有機ＥＬ素子２は、Ｒ（赤），Ｇ（緑），Ｂ（青）の発光色の違いで単位画素ごとに区分されている。ただし、図１では、そのうちの１つだけを示している。
【００３４】
有機ＥＬ素子２は、表示制御のための回路基板となる素子形成用基板３を用いて構成されている。素子形成用基板３上には、図示しないスイッチング素子（例えば、薄膜トランジスタ）とともに、下部電極４、絶縁層５、有機層６及び上部電極７が順に積層されている。さらに、上部電極７は保護層８によって覆われ、この保護層８の上に接着層９を介して対向基板１０が配置されている。有機ＥＬ素子２は、有機材料からなる有機層６を下部電極４と上部電極７でサンドイッチ状に挟み込んだ構造になっている。
【００３５】
素子形成用基板３と対向基板１０は、それぞれ透明なガラス基板によって構成されるものである。素子形成用基板３と対向基板１０は、それら２枚の基板の間に、下部電極４、絶縁層５、有機層６、上部電極７、保護層８、接着層９を挟み込むかたちで、互いに対向する状態に配置されている。このなかで、下部電極４、絶縁層５、有機層６及び上部電極７は、実質的に表示機能を担う表示層（表示機能回路）を構成するものである。
【００３６】
下部電極４及び上部電極７は、一方がアノード電極となり、他方がカソード電極となる。下部電極４は、有機ＥＬ表示装置１が上面発光型である場合には高反射性材料で構成され、有機ＥＬ表示装置１が透過型である場合は透明材料で構成される。
【００３７】
ここでは、一例として、有機ＥＬ表示装置１が上面発光型で、下部電極４がアノード電極である場合を想定している。この場合、下部電極４は、例えば銀（Ａｇ）、アルミニウム（Ａｌ)、クロム（Ｃｒ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）さらには金（Ａｕ）のように、反射率の高い導電性材料、又はその合金で構成される。
【００３８】
なお、有機ＥＬ表示装置１が上面発光型で、下部電極４がカソード電極である場合は、下部電極４は、例えばアルミニウム（Ａｌ）,インジウム（Ｉｎ）,マグネシウム（Ｍｇ）−銀(Ａｇ)合金,リチウム(Ｌｉ)−フッ素(Ｆ)化合物、リチウム-酸素（Ｏ）化合物のように、仕事関数が小さく、かつ、光反射率の高い導電性材料で構成される。
【００３９】
また、有機ＥＬ表示装置１が透過型で、下部電極４がアノード電極である場合は、下部電極４は、例えばＩＴＯ(Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ)やＩＺＯ（Ｉｎｉｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）のように、透過率の高い導電性材料で構成される。また、有機ＥＬ表示装置１が透過型で、下部電極４がカソード電極である場合は、下部電極４は、仕事関数が小さく、かつ、光透過率の高い導電性材料で構成される。
【００４０】
絶縁層５は、下部電極４の周辺部を覆う状態で素子形成用基板３の上面に形成されている。絶縁層５には単位画素ごとに窓が形成されており、この窓の開口部分で下部電極４が露出している。絶縁層５は、例えばポリイミドやフォトレジスト等の有機絶縁材料や、酸化シリコンのような無機絶縁材料を用いて形成されるものである。
【００４１】
有機層６は、例えば図２に示すように、素子形成用基板３側から順に、正孔注入層６１、正孔輸送層６２、発光層６３（６３ｒ，６３ｇ，６３ｂ）及び電子輸送層６４を積層した４層の積層構造を有するものである。
【００４２】
正孔注入層６１は、例えば、ｍ−ＭＴＤＡＴＡ〔4,4,4 -tris(3-methylphenylphenylamino)triphenylamine〕によって形成されるものである。正孔輸送層６２は、例えば、α−ＮＰＤ[4,4-bis(N-1-naphthyl-N-phenylamino)biphenyl]によって形成されるものである。なお、材料はこれに限定されず、例えばベンジジン誘導体、スチリルアミン誘導体、トリフェニルメタン誘導体、ヒドラゾン誘導体などの正孔輸送材料を用いることができる。また、正孔注入層６１及び正孔輸送層６２は、それぞれ複数層からなる積層構造であってもよい。
【００４３】
発光層６３は、ＲＧＢの色成分ごとに異なる有機発光材料によって形成されるものである。具体的には、赤色発光層６３ｒは、例えば、ホスト材料となるＡＤＮに、ドーパント材料として２，６≡ビス［（４’≡メトキシジフェニルアミノ）スチリル］≡１，５≡ジシアノナフタレン（ＢＳＮ）を３０重量％混合したものにより構成される。緑色発光層６３ｇは、例えば、ホスト材料となるＡＤＮに、ドーパント材料としてクマリン６を５重量％混合したものにより構成される。青色発光層６３ｂは、例えば、ゲスト材料となるＡＤＮに、ドーパント材料として４，４’≡ビス［２≡｛４≡（Ｎ，Ｎ≡ジフェニルアミノ）フェニル｝ビニル］ビフェニル（ＤＰＡＶＢｉ）を２．５重量％混合したものにより構成される。各色の発光層６３ｒ，６３ｇ，６３ｂは、画素の色配列に応じてマトリクス状に配置される。
【００４４】
電子輸送層６４は、例えば、８≡ヒドロキシキノリンアルミニウム（Ａｌｑ3 ）によって形成されるものである。なお、有機層６については、ここで例示する４層の構造に限らず、少なくとも発光層を含む層であればよい。例えば、上述した４層（正孔注入層、正孔輸送層、発光層、電子輸送層）の構造以外にも、図示しない電子注入層を加えた５層の構造であってもよいし、それよりも層数が少ない又は多い構造であってもよい。
【００４５】
上部電極７は、有機ＥＬ表示装置１が上面発光型である場合は、透明又は半透明の導電性材料で構成され、有機ＥＬ表示装置１が透過型である場合は、高反射性材料で構成される。
【００４６】
以上の素子形成用基板３、下部電極４、絶縁層５、有機層６、上部電極７により、有機ＥＬ素子２（赤色有機ＥＬ素子２ｒ、緑色有機ＥＬ素子２ｇ、青色有機ＥＬ素子２ｂ）が構成されている。
【００４７】
保護層８は、上部電極７や有機層６への水分の到達を防止するなどの目的で形成されるものである。このため、保護層８は、透水性及び吸水性の低い材料を用いて十分な膜厚で形成される。また、保護層８は、有機ＥＬ表示装置１が上面発光型である場合には、有機層６で発光させた光を透過させる必要があるため、例えば８０％程度の光透過率を有する材料で構成される。
【００４８】
また、上部電極７を金属薄膜で形成し、この金属薄膜の上に直接、絶縁性の保護層８を形成するものとすると、保護層８の形成材料として、無機アモルファス性の絶縁性材料、例えばアモルファスシリコン（α−Ｓｉ）、アモルファス炭化シリコン（α−ＳｉＣ）、アモルファス窒化シリコン（α−Ｓｉ1-x Ｎx ）、さらにはアモルファスカーボン（α−Ｃ）等を好適に用いることができる。このような無機アモルファス性の絶縁性材料は、グレインを構成しないため透水性が低く、良好な保護層８となる。
【００４９】
接着層９は、例えばＵＶ（紫外線）硬化型樹脂によって形成されるものである。接着層９は、対向基板１０を固着させるためのものである。
【００５０】
なお、ここでの図示は省略したが、このような構成の有機ＥＬ表示装置１にカラーフィルタを組み合わせて設ける場合には、ＲＧＢの各色に対応する有機ＥＬ素子２ｒ，２ｇ，２ｂから発せられる発光のスペクトルのピーク波長近傍の光のみを透過するカラーフィルタを、各色の有機ＥＬ素子２ｒ，２ｇ，２ｂの光取り出し面側に設けることになる。
【００５１】
＜駆動回路の構成＞
図３は有機ＥＬ表示装置１の駆動回路の構成例を示す図である。有機ＥＬ表示装置１の駆動回路は、素子形成用基板３上に形成されている。さらに詳述すると、素子形成用基板３上には、表示領域１１とその周辺領域１２とが設定されている。表示領域１１には、複数の走査線１３と複数の信号線１４とが縦横にマトリクス状に配線されている。走査線１３と信号線１４の各交差部には画素１５が１つずつ設けられている。各々の画素１５には、上述した有機ＥＬ素子２を含む画素回路が設けられている。また周辺領域１１には、走査線１３を走査駆動する走査線駆動回路１６と、輝度情報に応じた映像信号（すなわち入力信号）を信号線１４に供給する信号線駆動回路１７とが配置されている。
【００５２】
＜画素回路の構成＞
図４は画素回路の構成例を示す図である。画素回路は、例えば有機ＥＬ素子２、駆動トランジスタＴｒ１、書き込みトランジスタ（サンプリングトランジスタ）Ｔｒ２、及び保持容量Ｃｓによって構成されている。この画素回路では、走査線駆動回路１６の駆動により、書き込みトランジスタＴｒ２を介して信号線１４から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電流が駆動トランジスタＴｒ１から有機ＥＬ素子２に供給され、この電流値に応じた輝度で有機ＥＬ素子２が発光する。
【００５３】
なお、上記のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けたりして画素回路を構成してもよい。また、周辺領域１２には、画素回路の変更に応じて必要な駆動回路を追加してもよい。
【００５４】
＜回路基板の構成＞
次に、上記素子形成用基板３に適用される回路基板の構成について説明する。なお、ここでは一例として、上述した有機ＥＬ表示装置１が上面発光型である場合の回路基板を想定するが、本発明はこれに限るものではない。また、本発明は有機ＥＬ表示装置に限らず、例えば液晶表示装置やプラズマ表示装置などにも適用可能である。
【００５５】
図５は本発明の実施形態に係るＴＦＴ基板（表示装置用の回路基板）の構成例を示す平面図である。なお、本実施形態においては、上記図１８〜図２０に示した従来のＴＦＴ基板と同様の構成要素に同じ符号を付し、重複する説明はできるだけ省略する。
【００５６】
まず、ＴＦＴ基板の母材であるガラス基板（不図示）上には、第一の配線層と、第一の絶縁膜と、第二の配線層と、第二の絶縁膜が、下層から上層に向かって順に積層した状態で形成されている。ガラス基板、第一の絶縁膜及び第二の絶縁膜の積層関係については、上記図１９及び図２０に示したとおりである。すなわち、第一の配線層は、第一の絶縁膜によって覆われ、第二の配線層は、第二の絶縁膜によって覆われる。このため、第一の配線層は、第二の配線層よりも下層に形成されるものとなる。
【００５７】
第一の配線層には、当該第一の配線層の回路パターンとして、信号線１０３，１０４、ゲート電極１０９，１１０、キャパシタ電極１１２などが形成されている。また、第二の配線層には、当該第二の配線層の回路パターンとして、走査線１０１，１０２、アモルファスシリコン膜１１１、キャパシタ電極１１３、ドレイン電極１０６，１０７、ソース電極１０８などが形成されている。これらの回路パターンは、上記素子形成用基板３おいて、下部電極４よりも下層に、図示しない平坦化膜を隔てて形成されるものである。回路パターンとは、電気回路を構成する電極や配線、半導体膜などのパターンをいう。
【００５８】
上記図３に示す駆動回路との対応関係では、走査線１０１，１０２が走査線１３に該当し、信号線１０３，１０４が信号線１４に該当するものとなる。また、上記図４に示す画素回路との対応関係では、ＴＦＴ１０５が書き込みトランジスタＴｒ２に該当し、キャパシタ電極１１２，１１３が保持容量Ｃｓの対向電極に該当するものとなる。
【００５９】
ここで、第一の配線層の回路パターンに属するゲート電極１０９は、当該第一の配線層に島状に孤立したかたちで形成された電極パターン部（島状パターン部）となっている。また、第一の配線層の回路パターンに属するキャパシタ電極１１２も、当該第一の配線層に島状に孤立したかたちで形成された電極パターン部（島状パターン部）となっている。ゲート電極１０９及びキャパシタ電極１１２は、それぞれ上記画素ごとに設けられるものである。
【００６０】
ゲート電極１０９に対しては冗長パターン部１００１が形成され、キャパシタ電極１１２に対しては冗長パターン部１００２が形成されている。冗長パターン部１００１，１００２は、いずれもゲート電極１０９やキャパシタ電極１１２と同一の配線層となる第一の配線層に形成されている。冗長パターン部１００１，１００２は、オープン欠陥やショート欠陥などのパターン欠陥を修復するためのリペア用として予め設けられたものである。このため、冗長パターン部１００１，１００２は、当該冗長パターン部を用いてオープン欠陥やショート欠陥を修復する際に結線経路の一部となる。
【００６１】
冗長パターン部１００１は、ゲート電極１０９からゲートのチャネル幅方向に一体に延在するかたちで第一の配線層に形成されている。ゲートのチャネル幅方向は、信号線の長さ方向（垂直方向）に平行な方向になっている。冗長パターン部１００２は、キャパシタ電極１１２から信号線の長さ方向に一体に延在するかたちで第一の配線層に形成されている。これにより、ゲート電極１０９と冗長パターン部１００１は一連のパターンとして一体に形成され、キャパシタ電極１１２と冗長パターン部１００２も一連のパターンとして一体に形成されている。
【００６２】
冗長パターン部１００１，１００２は、回路基板の平面レイアウト上、第二の配線層の回路パターンに属する走査線１０１，１０２、アモルファスシリコン膜１１１、キャパシタ電極１１３、ドレイン電極１０６，１０７、ソース電極１０８などと重ならない位置に形成されている。すなわち、冗長パターン部１００１は、信号線の長さ方向ではアモルファスシリコン膜１１１とキャパシタ電極１１３との間の空き領域に形成され、走査線の長さ方向（水平方向）ではコンタクト部１１６と信号線１０３との間の空き領域に形成されている。また、冗長パターン部１００２は、信号線の長さ方向ではキャパシタ電極１１３と走査線１０２との間の空き領域に形成され、走査線の長さ方向ではコンタクト部１１９と信号線１０４との間の空き領域に形成されている。
【００６３】
ここで、パターン欠陥のリペアを実施するために必要な冗長パターンの最小サイズ（平面的なサイズ）は、コンタクトホールの形成に用いる切断型リペアの仕様や、ＴＦＴ基板の電気的性能を維持するのに必要な配線パターンの仕様などによって定まる。
【００６４】
切断型リペアの仕様や配線パターンの仕様は一般的に以下のようなものとなる。
切断型リペアで形成するコンタクトホールのサイズ（直径）：３μｍ〜５μｍ程度
切断型リペアで形成するコンタクトホールの仕上がり精度：１μｍ程度
切断型リペアの加工位置決め精度：１μｍ程度
絶縁のために確保する水平方向のパターン間距離：１μｍ程度
上記仕様を元にすると、冗長パターンの最小サイズは、概ね一辺の長さが５μｍ〜７μｍ程度の矩形サイズとなる。
【００６５】
図６は本発明の実施形態に係るＴＦＴ基板に冗長パターン部１００１を用いてリペアを実施した例を示す平面図である。また、図７は図６のＦ−Ｆ’断面図であり、図８は図６のＧ−Ｇ’断面図である。
【００６６】
まず、ゲート電極１０９には、当該ゲート電極１０９の一部に配線が切断したかたちのオープン欠陥１１０１が生じている。このオープン欠陥１１０１に対してのリペアは、欠陥によって分断された一方のパターンにつながっている冗長パターン部１００１と、欠陥によって分断されたもう一方のパターンにつながっている走査線１０１を、結線型リペアによって形成した配線１１０２によって接続することで実現する。
【００６７】
さらに詳述すると、配線１１０２は、第二の絶縁膜２０３の上に第三の配線層として形成されている。配線１１０２と冗長パターン部１００１の間（層間）には、第一の絶縁膜２０２及び第二の絶縁膜２０３を貫通するようにレーザー加工によってコンタクトホール１２０１が形成されている。コンタクトホール１２０１は、冗長パターン部１００１の直上に形成されている。そして、配線１１０２と冗長パターン部１００１は、コンタクトホール１２０１を介して電気的に接続されている。
【００６８】
また、配線１１０２と走査線１０１の間（層間）には、第二の絶縁膜２０３を貫通するようにレーザー加工によってコンタクトホール１３０１が形成されている。コンタクトホール１３０１は、走査線１０１と信号線１０３の交差部から離間した位置で、走査線１０１の直上に形成されている。そして、配線１１０２と走査線１０１は、コンタクトホール１３０１を介して電気的に接続されている。
【００６９】
具体的なリペアの方法としては、まず、冗長パターン１００１の直上に位置して第一の絶縁膜２０２及び第二の絶縁膜２０３にレーザー照射による穴あけ加工によってコンタクトホール１２０１を形成することにより、冗長パターン１００１の表面を露出させる。また、コンタクトホール１２０１の形成と同時に又はその前に、あるいはその後に、第二の配線層の回路パターンのなかで、ゲート電極１０９を接続すべき走査線１０１の直上に位置して第二の絶縁膜２０３にレーザー照射による穴あけ加工によってコンタクトホール１３０１を形成することにより、走査線１０１の表面を露出させる。
【００７０】
その後、第二の絶縁膜２０３上にレーザーＣＶＤ法等によってリペア用の配線１１０２を形成するとともに、この配線１１０２の形成材料で上記コンタクトホール１２０１，１３０１を埋め込むことにより、ゲート電極１０９と走査線１０１を導通させる。この場合、コンタクトホール１２０１，１３０１は、レーザーＣＶＤ法による配線１１０２の形成と同時進行で埋め込まれる。
【００７１】
このリペア実施例においては、冗長パターン部１００１につながるコンタクトホール１２０１と、走査線１０１につながるコンタクトホール１３０１と、これら２つのコンタクトホール１２０１，１３０１につながる配線１１０２とを介して、信号線１０１とゲート電極１０９とを電気的に接続することにより、第一の配線層の回路パターンで生じたオープン欠陥１１０１がリペアされる。
【００７２】
図９は本発明の実施形態に係るＴＦＴ基板に冗長パターン部１００２を用いてリペアを実施した例を示す平面図である。また、図１０は図９のＨ−Ｈ’断面図であり、図１１は図９のＩ−Ｉ’断面図である。
【００７３】
まず、キャパシタ電極１１２には、当該キャパシタ電極１１２からコンタクト部１１６に向かって延在する配線が切断したかたちのオープン欠陥１４０１が生じている。このオープン欠陥１４０１に対してのリペアは、欠陥によって分断された一方のパターンにつながっている冗長パターン部１００２と、欠陥によって分断されたもう一方のパターンにつながっているソース電極１０８を、結線型リペアによって形成した配線１４０２によって接続することで実現する。
【００７４】
さらに詳述すると、配線１４０２は、第三の配線層となる第二の絶縁膜２０３の上に形成されている。配線１４０２と冗長パターン部１００２の間（層間）には、第一の絶縁膜２０２及び第二の絶縁膜２０３を貫通するようにレーザー加工によってコンタクトホール１５０１が形成されている。コンタクトホール１５０１は、冗長パターン部１００２の直上に形成されている。そして、配線１４０２と冗長パターン部１００２は、コンタクトホール１５０１を介して電気的に接続されている。
【００７５】
また、配線１４０２とソース電極１０８の間（層間）には、第二の絶縁膜２０３を貫通するようにレーザー加工によってコンタクトホール１６０１が形成されている。コンタクトホール１６０１は、コンタクト部１１６から離間した位置で、ソース電極１０８の直上に形成されている。そして、配線１４０２とソース電極１０８は、コンタクトホール１６０１を介して電気的に接続されている。
【００７６】
具体的なリペアの方法としては、まず、冗長パターン１００２の直上に位置して第一の絶縁膜２０２及び第二の絶縁膜２０３にレーザー照射による穴あけ加工によってコンタクトホール１５０１を形成することにより、冗長パターン１００２の表面を露出させる。また、コンタクトホール１５０１の形成と同時に又はその前に、あるいはその後に、第二の配線層の回路パターンのなかで、キャパシタ電極１１２を接続すべきソース電極１０８の直上に位置して第二の絶縁膜２０３にレーザー照射による穴あけ加工によってコンタクトホール１６０１を形成することにより、ソース電極１０８の表面を露出させる。
【００７７】
その後、第二の絶縁膜２０３上にレーザーＣＶＤ法等によってリペア用の配線１４０２を形成するとともに、この配線１４０２の形成材料で上記コンタクトホール１５０１，１６０１を埋め込むことにより、キャパシタ電極１１２とソース電極１０８を導通させる。この場合、コンタクトホール１５０１，１６０１は、レーザーＣＶＤ法による配線１４０２の形成と同時進行で埋め込まれる。
【００７８】
このリペア実施例においては、冗長パターン部１００２につながるコンタクトホール１５０１と、ソース電極１０８につながるコンタクトホール１６０１と、これら２つのコンタクトホール１５０１，１６０１につながる配線１４０２とを介して、キャパシタ電極１１２とソース電極１０８とを電気的に接続することにより、第一の配線層の回路パターンで生じたオープン欠陥１４０１がリペアされる。
【００７９】
以上の説明では、ＴＦＴ基板のパターン自体にオープン欠陥が発生した場合のリペア方法について説明したが、第一の配線層と第二の配線層間のコンタクト部でオープン欠陥が発生した場合についても、前述したリペア方法を用いて修復することができる。本発明に係るリペア方法は、コンタクト部から離れた箇所で溶融接合を行なう結線型リペアであるため、コンタクト部分の層状態や絶縁膜の厚さの影響を受けにくくなる。したがって、コンタクト部で溶融接合を行なう場合に比べてリペアの成功率が高くなる。
【００８０】
図１２は本発明の他の実施形態に係るＴＦＴ基板の構成例を示す平面図である。また、図１３は図１２のＪ−Ｊ’断面図であり、図１４は図１２のＫ−Ｋ’断面図である。図示のように、ゲート電極１０９に対応して設けられた冗長パターン部１００１には予めリペアのためのコンタクト部１７０１が設けられている。また、キャパシタ電極１１２に対応して設けられた冗長パターン部１００２にも予めリペアのためのコンタクト部１７０２が設けられている。これらのコンタクト部１７０１，１７０２は、ＴＦＴ基板の製造過程において、第一の配線層と第二の配線層の間に形成される他のコンタクト部や、第二の配線層と第三の配線層の間に形成される他のコンタクト部と同じ工程で形成されるものである。
【００８１】
コンタクト部１７０１は、第一の絶縁膜２０２及び第二の絶縁膜２０３を貫通するコンタクトホールの形態で設けられている。ここで記述するコンタクトホールとは、上層の配線層と下層の配線層を電気的に接続するために絶縁膜に形成される穴（ビアホール、スルーホールを含む）をいう。上記のようにコンタクトホール１７０１を設けた場合は、リペアを行なう際にコンタクトホールの形成が不要になるという利点がある。ただし、コンタクト部１７０１については、第一の絶縁膜２０２及び第二の絶縁膜２０３を順に形成する過程で、第一の絶縁膜２０２にのみ、又は第二の絶縁膜２０３にのみ、設けるようにしてもよい。その場合は、次のような効果が得られる。
【００８２】
すなわち、第一の絶縁膜２０２にのみ、又は第二の絶縁膜２０３にのみコンタクト部１７０１を設けた場合は、当該コンタクト部１７０１が第一の絶縁膜２０２又は第二の絶縁膜２０３によって埋め込まれた状態となる。このため、冗長パターン部１００１を利用せずに何らかのパターン欠陥を修復する際に、冗長パターン部１００１の直上を結線型リペアの配線経路として利用できるようになる。また、冗長パターン部１００１を利用してパターン欠陥を修復する際には、リペアを実施する段階で絶縁膜２０２，２０３にコンタクトホールを形成する場合に比較して、冗長パターン部１００１に達するまでのコンタクトホールの形成深さが浅くなる。このため、レーザー照射による穴あけ加工の条件出し作業が簡単になるという利点や、穴あけ加工の安定性が向上するという利点がある。
【００８３】
コンタクト部１７０２は、第一の絶縁膜２０２及び第二の絶縁膜２０３を貫通するコンタクトホールの形態で設けられている。また、コンタクト部１７０２の下側には、冗長パターン部１００２につながるコンタクト電極１９０１が設けられている。コンタクト電極１９０１は、コンタクト部１７０２の一部として第一の絶縁膜２０２に形成されたコンタクトホールに埋め込まれている。ここで記述するコンタクト電極とは、コンタクトホールに導電材料を埋め込んで形成される柱状の電極をいう。
【００８４】
コンタクト電極１９０１は、第二の絶縁膜２０３を形成する前の工程で、冗長パターン１００２の直上に位置して第一の絶縁膜２０２にコンタクトホールを形成した後、第二の配線層を形成する際に、例えばキャパシタ電極１１３や走査線１０１，１０２の形成材料でコンタクトホールを埋め込むことにより形成されるものである。このため、第一の絶縁膜２０２上に第二の配線層を形成する工程で、例えばキャパシタ電極１１３と同時にコンタクト電極１９０１を形成した場合は、キャパシタ電極１１３と同じ材料でコンタクト電極１９０１が形成されることになり、走査線１０１，１０２と同時にコンタクト電極１９０１を形成した場合は、走査線１０１，１０２と同じ材料でコンタクト電極１９０１が形成されることになる。
【００８５】
こうしてコンタクト部１７０２にコンタクト電極１９０１を埋め込んだ場合は、コンタクトホール内を導電材料で埋め込む際の埋め込み深さが浅くなる。このため、結線型リペアの実施時間が短縮され、コンタクトホール部の結線信頼性が向上するという利点が得られる。
【００８６】
また、図１４においては、コンタクト電極１９０１の直上で第二の絶縁膜２０３に予めコンタクトホールを設けているが、このコンタクトホールはリペアを実施する段階で設けるようにしてもよい。その場合は、コンタクト部１７０２として設けられたコンタクト電極１９０１の存在により、リペアの実施段階でコンタクトホールを形成する深さが浅くなるため、上記同様にレーザー照射による穴あけ加工の条件出し作業が簡単になるという利点や、穴あけ加工の安定性が向上するという利点が得られる。
【００８７】
なお、冗長パターン部１００１に対応して形成されるコンタクト部１７０１と、冗長パターン部１００２に対応して形成されるコンタクト部１７０２の構成は、同じであってもかまわない。すなわち、図１３に示すコンタクト部１７０１の構成をコンタクト部１７０２に適用してもよいし、図１４に示すコンタクト部１７０２の構成をコンタクト部１７０１に適用してもよい。
【００８８】
また、コンタクト部１７０１において表面（コンタクトホールの底面）に露出する冗長パターン部１００１や、コンタクト部１７０２において表面（コンタクトホールの底面）に露出するコンタクト電極１９０１は、リペア後の後工程で成膜される絶縁性の平坦化膜（不図示）によって覆われる。このため、冗長パターン部１００１やコンタクト電極１９０１は、平坦化膜の上層に形成される表示機能回路とは電気的に絶縁された状態となる。
【００８９】
図１５は本発明の実施形態に係るＴＦＴ基板にショート欠陥が発生した状態を示す平面図である。同層ショート欠陥５０２は、走査線１０１とソース電極１０８の間を第二の配線層上においてショートさせるものである。同層ショート欠陥５０３は、ソース電極１０８とキャパシタ電極１１３の間を第二の配線層上においてショートさせるものである。これらの同層ショート欠陥５０２，５０３は、上記図２２に示したものと同じである。
【００９０】
図１６は本発明の実施形態に係るＴＦＴ基板に冗長パターン部１００１を用いて同層ショート欠陥５０２のリペアを実施した例を示す平面図である。図１６においては、切断型リペアによる切断部６０４によって同層ショート欠陥５０２を切断することにより、走査線１０１とソース電極１０８のショートを解消している。ただし、切断型リペアによる切断部６０４は、ガラス基板まで達して第一の配線層のゲート電極１０９を切断している可能性が高い。このため、上述したオープン欠陥４０１（図２１参照）に適用した結線型リペアと同様に、冗長パターン部１００１と走査線１０１を配線１１０２によって電気的に接続している。
【００９１】
具体的なリペアの方法としては、第二の配線層で走査線１０１とソース電極１０８をショートさせているショート欠陥５０２をレーザー照射によって切断することにより、切断部６０４を境に走査線１０１とソース電極１０８を分断させる。このとき、切断部６０４はゲート電極１０９を横切ることになるため、ゲート電極１０９にオープン欠陥が生じる恐れがある。
【００９２】
そこで、切断部６０４を形成した後、又は切断部６０４を形成する前に、上記図６〜図８を用いて説明した方法と同様の方法で、コンタクトホール１２０１，１３０１及び配線１１０２を形成することにより、ゲート電極１０９と走査線１０１を導通させる。
【００９３】
これにより、走査線１０１とソース電極１０８は切断部６０４で分断され、ゲート電極１０９と走査線１０１は配線１１０２を介して電気的に接続される。このため、第二の配線層の回路パターンで生じた同層ショート欠陥５０２が完全に修復される。
【００９４】
図１７は本発明の実施形態に係るＴＦＴ基板に冗長パターン部１００２を用いて同層ショート欠陥５０３のリペアを実施した例を示す平面図である。図１７においては、切断型リペアによる切断部６０５によって同層ショート欠陥５０３を切断することにより、ソース電極１０８とキャパシタ電極１１３のショートを解消している。ただし、切断型リペアによる切断部６０５は、ガラス基板まで達して第一の配線層のキャパシタ電極１１２を切断している可能性が高い。このため、結線型リペアの手法に基づいて、冗長パターン部１００２とソース電極１０８を配線１４０２によって電気的に接続している。
【００９５】
具体的なリペアの方法としては、第二の配線層でソース電極１０８とキャパシタ電極１１３をショートさせているショート欠陥５０３をレーザー照射によって切断することにより、切断部６０５を境にソース電極１０８とキャパシタ電極１１３を分断させる。このとき、切断部６０５はキャパシタ電極１１２につながる配線部分を横切ることになるため、キャパシタ電極１１２にオープン欠陥が生じる恐れがある。
【００９６】
そこで、切断部６０５を形成した後、又は切断部６０５を形成する前に、上記図９〜図１１を用いて説明した方法と同様の方法で、コンタクトホール１５０１，１６０１及び配線１４０２を形成することにより、キャパシタ電極１１２とソース電極１０８を導通させる。
【００９７】
これにより、ソース電極１０８とキャパシタ電極１１３は切断部６０５で分断され、キャパシタ電極１１２とソース電極１０８は配線１４０２を介して電気的に接続される。このため、第二の配線層の回路パターンで生じた同層ショート欠陥５０３が完全に修復される。
【図面の簡単な説明】
【００９８】
【図１】本発明が適用される有機ＥＬ表示装置の構成例を示す断面図である。
【図２】有機ＥＬ素子の積層構造の一例を示す断面図である。
【図３】有機ＥＬ表示装置の駆動回路の構成例を示す図である。
【図４】画素回路の構成例を示す図である。
【図５】本発明の実施形態に係るＴＦＴ基板（表示装置用の回路基板）の構成例を示す平面図である。
【図６】本発明の実施形態に係るＴＦＴ基板に冗長パターン部を用いてリペアを実施した例を示す平面図（その１）である。
【図７】図６のＦ−Ｆ’断面図である。
【図８】図６のＧ−Ｇ’断面図である。
【図９】本発明の実施形態に係るＴＦＴ基板に冗長パターン部を用いてリペアを実施した例を示す平面図（その２）である。
【図１０】図９のＨ−Ｈ’断面図である。
【図１１】図９のＩ−Ｉ’断面図である。
【図１２】本発明の他の実施形態に係るＴＦＴ基板の構成例を示す平面図である。
【図１３】図１２のＪ−Ｊ’断面図である。
【図１４】図１２のＫ−Ｋ’断面図である。
【図１５】本発明の実施形態に係るＴＦＴ基板にショート欠陥が発生した状態を示す平面図である。
【図１６】本発明の実施形態に係るＴＦＴ基板に冗長パターン部を用いて同層ショート欠陥のリペアを実施した例を示す平面図（その１）である。
【図１７】本発明の実施形態に係るＴＦＴ基板に冗長パターン部を用いて同層ショート欠陥のリペアを実施した例を示す平面図（その２）である。
【図１８】従来のＴＦＴ基板の構成例を示す平面図である。
【図１９】図１８のＡ−Ａ’断面図である。
【図２０】図１８のＢ−Ｂ’断面図である。
【図２１】従来のＴＦＴ基板でオープン欠陥が発生した状態を示す平面図である。
【図２２】従来のＴＦＴ基板にショート欠陥が発生した状態を示す平面図である。
【図２３】ショート欠陥に対してリペアを実施したＴＦＴ基板の例を示す平面図である。
【図２４】図２３のＣ−Ｃ’断面図である。
【図２５】図２３のＤ−Ｄ’断面図である。
【図２６】図２３のＥ−Ｅ’断面図である。
【符号の説明】
【００９９】
１…有機ＥＬ表示装置、１０１，１０２…走査線、１０３，１０４…信号線、１０５…ＴＦＴ、１０６，１０７…ドレイン電極、１０８…ソース電極、１０９，１１０…ゲート電極、１１２，１１３…キャパシタ電極、２０２…第一の絶縁膜、２０３…第二の絶縁膜、５０２，５０３…同層ショート欠陥、６０４，６０５…切断部、１００１，１００２…冗長パターン部、１１０１，１４０１…オープン欠陥、１１０２，１４０２…配線、１２０１，１３０１，１５０１，１６０１…コンタクトホール、１７０１，１７０２…コンタクト部、１９０１…コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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