(57)【要約】【課題】 ＤＤＲ３半導体メモリ装置から導入されるダイナミックターミネーション動作の開始及び終了を制御することのできるオンダイターミネーションの制御回路およびその制御方法を提供すること。【解決手段】ターミネーション制御回路は、外部クロックをカウントして第１コードを出力し、内部クロックをカウントして第２コードを出力するカウンタ部、および書込み命令に応答して前記第１コードと前記第２コードとを比較して、ダイナミックターミネーション動作をイネーブルさせ、かつ前記ダイナミックターミネーション動作のイネーブル時点からバースト長によって定められる一定クロックの後にダイナミックターミネーション動作をディセーブルさせるダイナミック制御部１２０を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部クロックをカウントして第１コードを出力し、内部クロックをカウントして第２コードを出力するカウンタ部と、
書込み命令に応答して前記第１コードと前記第２コードとを比較し、ダイナミックターミネーション動作をイネーブルさせ、前記ダイナミックターミネーション動作のイネーブル時点から一定の時間後にダイナミックターミネーション動作をディセーブルさせるダイナミック制御部と
を備えることを特徴とするオンダイターミネーションの制御回路。
【請求項２】
前記内部クロックが、遅延固定ループ（ＤＬＬ）の出力クロックであることを特徴とする請求項１に記載のオンダイターミネーションの制御回路。
【請求項３】
前記外部クロックが、前記内部クロックをレプリカ遅延ラインによって遅延させて生成されることを特徴とする請求項２に記載のオンダイターミネーションの制御回路。
【請求項４】
前記第１コードおよび前記第２コードの値は、リセット信号の解除に応答してカウントされ始めることを特徴とする請求項１に記載のオンダイターミネーションの制御回路。
【請求項５】
前記第２コードが、ＣＡＳ書込みレイテンシーによってその初期値が決定されることを特徴とする請求項４に記載のオンダイターミネーションの制御回路。
【請求項６】
前記一定の時間が、バースト長によって定められることを特徴とする請求項１に記載のオンダイターミネーションの制御回路。
【請求項７】
前記ダイナミック制御部のダイナミックターミネーション動作のイネーブルは、前記書込み命令に応答して保存された前記第１コードと前記第２コードとが等しくなるときに行われ、
前記ダイナミック制御部のダイナミックターミネーション動作のディセーブルは、前記保存された第１コードにバースト長によって一定の値が加えられた値と前記第２コードとが等しくなるときに行われることを特徴とする請求項６に記載のオンダイターミネーションの制御回路。
【請求項８】
前記第１コードの保存が、前記書込み命令の入力後にイネーブルされる信号に同期して行われることを特徴とする請求項７に記載のオンダイターミネーションの制御回路。
【請求項９】
前記バースト長によって定められる一定の時間は、基準クロックのクロック数で表され、当該数値は、（バースト長／２）＋２で算出される値であることを特徴とする請求項６に記載のオンダイターミネーションの制御回路。
【請求項１０】
書込み命令に応答して外部コードを保存する保存部と、
該保存部に保存された外部コードと内部コードとを比較し、ダイナミックターミネーション動作をイネーブルするための信号を出力するダイナミックイネーブル部と、
前記保存部に保存された外部コードに一定の値を加えて出力する加算部と、
該加算部の出力コード値と前記内部コードとを比較して、ダイナミックターミネーション動作をディセーブルするための信号を出力するダイナミックディセーブル部と
を備えることを特徴とするオンダイターミネーションの制御回路。
【請求項１１】
前記内部コードが、遅延固定ループ（ＤＬＬ）の出力クロックをカウントして生成されることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１２】
前記外部コードが、レプリカ遅延ラインによって遅延された前記遅延固定ループ（ＤＬＬ）の出力クロックをカウントして生成されることを特徴とする請求項１１に記載のオンダイターミネーションの制御回路。
【請求項１３】
前記外部コードおよび前記内部コードの値は、リセット信号の解除に応答してカウントされ始めることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１４】
前記内部コードが、ＣＡＳ書込みレイテンシーによってその初期値が決定されることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１５】
前記保存部が、前記書込み命令の入力後にイネーブルされる信号に同期し、前記外部コードを保存するフリップフロップを備えて構成されることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１６】
前記ダイナミックイネーブル部が、
前記保存部に保存された外部コードと前記内部コードとを比較するための排他的なＮＯＡゲートと、
該排他的なＮＯＡゲートの出力値を論理演算するＮＡＮＤゲートと
を備えることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１７】
前記加算部が、前記保存部に保存された外部コードに（バースト長／２）＋２の値を加える全加算器を備えることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１８】
前記ダイナミックディセーブル部が、
前記加算部の出力コード値と前記内部コードとを比較するための排他的なＮＯＡゲートと、
該排他的なＮＯＡゲートの出力値を論理演算するＮＡＮＤゲートと
を備えることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項１９】
前記ダイナミックイネーブル部の出力信号によってセットされ、前記ダイナミックディセーブル部の出力信号によってリセットされて、ダイナミックターミネーション動作をイネーブルまたはディセーブルさせるレベル信号を出力するＳＲラッチを更に備えることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項２０】
外部メモリコントローラからの命令に応答して行われるノーマルターミネーション動作を制御するためのノーマル制御部を更に備えることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項２１】
前記一定の時間が、バースト長によって定められることを特徴とする請求項１０に記載のオンダイターミネーションの制御回路。
【請求項２２】
外部クロックをカウントして第１コードを生成し、内部クロックをカウントして第２コードを生成するステップと、
書込み命令に応答し、前記第１コードと前記第２コードとを比較してダイナミックターミネーション動作をイネーブルするステップと、
前記ダイナミックターミネーション動作のイネーブル時点から一定の時間後にダイナミックターミネーション動作をディセーブルするステップと
を含むことを特徴とするオンダイターミネーションの制御方法。
【請求項２３】
前記ダイナミックターミネーション動作をイネーブルするステップが、
書込み命令に応答して前記第１コードを保存するステップと、
保存された前記第１コードと前記第２コードとを比較するステップと
を含むことを特徴とする請求項２２に記載のオンダイターミネーションの制御方法。
【請求項２４】
前記一定の時間が、バースト長によって定められることを特徴とする請求項２２に記載のオンダイターミネーションの制御方法。
【請求項２５】
前記ダイナミックターミネーション動作をディセーブルするステップが、
保存された前記第１コードにバースト長によって定められる一定の値を加算するステップと、
加算された前記第１コードと前記第２コードとを比較するステップと
を含むことを特徴とする請求項２４に記載のオンダイターミネーションの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンダイターミネーション（ＯＤＴ：Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）制御回路およびその制御方法に関し、特に、ＤＤＲ３半導体メモリ装置に適用されるダイナミックターミネーション（Ｄｙｎａｍｉｃ  ＯＤＴ）動作を支援するオンダイターミネーションの制御回路に関する。
【背景技術】
【０００２】
半導体メモリ装置（ＤＲＡＭ）の容量／速度がますます増加し、ＤＤＲ  ＳＤＲＡＭの登場とともにメモリ装置におけるデータの伝送速度をより一層速く制御するために、様々な新しい概念が追加されている。そのうち、終端（ターミネーション）の抵抗は、素子間の信号伝送を円滑にするために必要である。
【０００３】
信号伝送を行う素子間の抵抗が適切に整合（ｉｍｐｅｄａｎｃｅ  ｍａｔｃｈｉｎｇ）されない場合、伝送される信号が反射され、信号伝送のエラーが発生する可能性が高い。しかし、前記素子の終端に固定抵抗を印加する場合には、集積回路の老化や温度変化または製造の工程上における差によって適切に整合させ難い。このために最近では、外部の基準抵抗と比較して、抵抗値を同一にするために並列接続された複数のトランジスタのうち、ターンオンされるトランジスタの個数を調節することによって、終端抵抗を調整する技術が提示され、使用されている。
【０００４】
前記技術により開発された装置のうち１つがオンダイターミネーションの制御回路である。基本的な従来におけるオンダイターミネーションの制御回路（終端装置のイネーブル／ディセーブルを制御する回路）に関しては、大韓民国登録特許１０−０６２５２９８などを参考にすることができる。
【０００５】
ＪＥＤＥＣにおいて定められたスペック（ｓｐｅｃ）に応じて、ＤＤＲ３  ＳＤＲＡＭからはダイナミックターミネーション動作がサポートされなければならない。ダイナミックターミネーション動作とは、モードレジスタセット（ＭＲＳ）などを改めて設定しなくても、書込み（ｗｒｉｔｅ）命令が入力されると、チップ内の終端抵抗の抵抗値がデータの入力時に必要な終端抵抗値を有するよう設定する動作のことを指す。
【０００６】
半導体メモリ装置のインターフェースは、データの入力時と出力時とでターミネーション方式（終端方式）および抵抗値が異なる。データの出力時には、入力／出力パッド（ＤＱパッド）をプルアップまたはプルダウンに終端処理して「ハイ」または「ロー」データを出力する。データの入力時には、一定の抵抗値（データの出力時の抵抗値とは異なる）で入力／出力パッドをプルアップまたはプルダウンに終端処理した状態でデータが受信される。ダイナミックターミネーション動作をサポートするＤＤＲ３メモリ装置の場合、書込み命令の入力のみでチップ内のオンダイターミネーション回路がデータ入力に適合した動作を行う。
【０００７】
従来におけるオンダイターミネーションの制御回路は、単にオンダイターミネーション回路のイネーブル（ｅｎａｂｌｅ）またはディセーブル（ｄｉｓａｂｌｅ）を制御するだけであった。しかし、ＤＤＲ３メモリ装置からは、さらにダイナミックターミネーション動作をサポートしなければならないことから、オンダイターミネーションの制御回路もデータの入力／出力に応じて、オンダイターミネーション装置（回路）のダイナミックターミネーション動作モードの開始および終了を制御することが求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＤＤＲ３半導体メモリ装置から導入されるダイナミックターミネーション動作の開始及び終了を制御することのできるオンダイターミネーションの制御回路およびその制御方法を提供することにその目的がある。
【課題を解決するための手段】
【０００９】
本発明に係るオンダイターミネーションの制御回路は、外部クロックをカウントして第１コードを出力し、内部クロックをカウントして第２コードを出力するカウンタ部と、書込み命令に応答して前記第１コードと前記第２コードとを比較し、ダイナミックターミネーション動作をイネーブルさせ、前記ダイナミックターミネーション動作のイネーブル時点からバースト長によって定められる一定の時間後にダイナミックターミネーション動作をディセーブルさせるダイナミック制御部とを備えることを特徴とする。
【００１０】
すなわち、書込み命令に応答して第１コードと第２コードとを比較し、ダイナミックターミネーション動作をイネーブルさせ、バースト長によって一定の時間を確保してから、ダイナミックターミネーション動作がディセーブルされるように制御する。なお、外部クロックとは、外部から半導体メモリ装置に入力されるクロック（クロック信号）を意味する。一般に、外部クロックは、半導体メモリ装置内で内部クロックとなる。外部クロックは、半導体メモリ装置の動作の基準クロックともいえる。
【００１１】
また、本発明に係るオンダイターミネーションの制御回路は、書込み命令に応答して外部コードを保存する保存部と、該保存部に保存された外部コードと内部コードとを比較し、ダイナミックターミネーション動作をイネーブルするための信号を出力するダイナミックイネーブル部と、前記保存部に保存された外部コードにバースト長によって定められる一定の値を加えて出力する加算部と、該加算部の出力コード値と前記内部コードとを比較して、ダイナミックターミネーション動作をディセーブルするための信号を出力するダイナミックディセーブル部とを備えることを更なる特徴とする。
【００１２】
すなわち、書込み命令に応答して外部コード値を保存しておいて、内部コードの値と保存された外部コードの値とが等しくなる時点でダイナミックターミネーション動作をイネーブルさせる。そして、保存された外部コードにバースト長によって一定の値を加え、内部コードの値が加えられた外部コードの値とが等しくなる時点でダイナミックターミネーション動作をディセーブルさせる。したがって、読込み動作によって行われるダイナミックターミネーション動作が適切な時間にイネーブル／ディセーブルされるように制御する。
【００１３】
本発明に係るオンダイターミネーションの制御方法は、外部クロックをカウントし、第１コードを内部クロックをカウントして第２コードを生成するステップと、書込み命令に応答し、前記第１コードと前記第２コードとを比較してダイナミックターミネーション動作をイネーブルするステップと、前記ダイナミックターミネーション動作のイネーブル時点から一定の時間後にダイナミックターミネーション動作をディセーブルするステップとを含む。
【００１４】
前記ダイナミックターミネーション動作をイネーブルするステップが、書込み命令に応答して前記第１コードを保存するステップと、保存された前記第１コードと前記第２コードとを比較するステップとを含んで行われ得る。また、前記ダイナミックターミネーション動作をディセーブルするステップが、保存された前記第１コードにバースト長によって定められる一定の値を加算するステップと、加算された前記第１コードと前記第２コードとを比較するステップとを含んで行われ得る。
【発明を実施するための最良の形態】
【００１５】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するため、本発明の最も好ましい実施例を添付した図面を参照して説明する。
【００１６】
図１は、本発明に係るオンダイターミネーションの制御回路の一実施形態を示す構成図である。
【００１７】
同図に示すように、本発明に係るオンダイターミネーションの制御回路は、外部クロックＥＸＴＣＬＫをカウントして第１コードＥＸＴＣＮＴ＜２：０＞を出力し、内部クロックＤＬＬＣＬＫ２をカウントして第２コードＤＬＬＣＮＴ＜２：０＞を出力するカウンタ部１１０と、書込み命令ＷＴ＿ＳＴＡＲＴＰに応答し、第１コードＥＸＴＣＮＴ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較してダイナミックターミネーション動作をイネーブルさせ、ダイナミックターミネーション動作のイネーブル時点からバースト長（ＢＬ：Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）により定まる一定クロック後にダイナミックターミネーション動作をディセーブルさせるダイナミック制御部１２０とを備え、オンダイターミネーション回路のダイナミック動作を制御する。
【００１８】
また、オンダイターミネーション回路のダイナミック動作でない、ノーマル動作を制御するためのノーマル制御部１３０を備える。そして、その他の部分のクロック分配器１０１およびレプリカ遅延ライン１０２は、オンダイターミネーションの制御回路に内部クロックＤＬＬＣＬＫ２および外部クロックＥＸＴＣＬＫを供給する。
【００１９】
まず、オンダイターミネーションの制御回路に内部クロックＤＬＬＣＬＫ２及び外部クロックＥＸＴＣＬＫを供給するクロック分配器１０１およびレプリカ遅延ライン１０２について説明する。
【００２０】
クロック分配器１０１は、遅延固定ループ（ＤＬＬ：Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を介して供給されるクロックＤＬＬＣＬＫ１を受信し、リセット信号ＲＳＴが解除されるまで内部クロックＤＬＬＣＬＫ２のトグル（ｔｏｇｇｌｉｎｇ）を抑える。そして、リセット信号ＲＳＴが解除されると、トグルされる内部クロックＤＬＬＣＬＫ２を出力する。すなわち、ＤＬＬＣＬＫ１およびＤＬＬＣＬＫ２は同じクロックであるが、ＤＬＬＣＬＫ２は、リセット信号ＲＳＴが解除されるまではトグルせず、一定のレベルを維持するという点だけがＤＬＬＣＬＫ１と異なる。なお、遅延固定ループ（ＤＬＬ）とは、一般的に、クロックを使う半導体装置やコンピューターシステムなどでデジタル信号間の同期化を遂行するためのものである。また、一般に、リセット信号ＲＳＴは、半導体メモリ装置によって生成される。
【００２１】
レプリカ遅延ライン１０２は、内部クロックＤＬＬＣＬＫ２と外部クロックＥＸＴＣＬＫとの間に存在する時間差をモデリング（ｍｏｄｅｌｉｎｇ）したブロックであり、入力される内部クロックＤＬＬＣＬＫ２に外部クロックＥＸＴＣＬＫとの時間差を反映させて外部クロックＥＸＴＣＬＫを出力する。
【００２２】
カウンタ部１１０は、外部クロックＥＸＴＣＬＫをカウントして第１コードＥＸＴＣＮＴ＜２：０＞を出力し、内部クロックＤＬＬＣＬＫ２をカウントして第２コードＤＬＬＣＮＴ＜２：０＞を出力する。第１コードＥＸＴＣＮＴ＜２：０＞は、初期値０からカウントされるが、第２コードＤＬＬＣＮＴ＜２：０＞は、ＣＡＳ書込みレイテンシー（ＣＷＬ：Ｃａｓ  Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）により決定される特定の初期値を有する。ＣＡＳ書込みレイテンシーＣＷＬは、その値自体が動作周波数により制限された値を有するようにスペックに規定されているため、ＣＡＳ書込みレイテンシーＣＷＬにより初期値が決定されるということは、動作周波数により初期値が決定されるということを意味する。レイテンシーは、待ち時間とも呼ばれる。
【００２３】
ダイナミック制御部１２０は、書込み命令ＷＴ＿ＳＴＡＲＴＰ（書込み命令によって生成される信号であって、詳しい事項は後述する）に応答して該当の時点の第１コードＥＸＴＣＮＴ＜２：０＞を保存し、この保存された第１コードＥＸＴＣＮＴ＜２：０＞の値（保存された値であるため不変）と第２コードＤＬＬＣＮＴ＜２：０＞の値（カウントされ続けているため増加する）とを比較し、２つのコードの値が等しくなる時点でダイナミックターミネーション動作をイネーブルする。また、保存された第１コードＥＸＴＣＮＴ＜２：０＞にバースト長ＢＬにより定められる一定の値を加え、その加えられた値（保存された第１コードに一定の値を加えたものであるため不変）が第２コードＤＬＬＣＮＴ＜２：０＞と等しくなる時点でダイナミックターミネーション動作をディセーブルする。ダイナミック制御部１２０は、本発明の核心的な部分に該当するため、それに対する詳説は他の図面と共に後述する。
【００２４】
ノーマル制御部１３０は、外部メモリコントローラ（ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）からの命令ＯＤＴ＿ＳＴＡＲＴＰ、ＯＤＴ＿ＥＮＤＰ（外部命令によって生成される信号である）に応答してノーマルターミネーション動作を制御する。
【００２５】
図２は、図１におけるダイナミック制御部１２０の動作を説明するための図面である。
【００２６】
まず、リセット信号ＲＳＴが解除されるまでは、内部クロックＤＬＬＣＬＫ２および外部クロックＥＸＴＣＬＫがトグルしないため、第１コードＥＸＴＣＮＴ＜２：０＞および第２コードＤＬＬＣＮＴ＜２：０＞は、カウントされずに初期値で固定されている。同図を参照すると、第１コードＥＸＴＣＮＴ＜２：０＞は０、第２コードＤＬＬＣＮＴ＜２：０＞は５の初期値（前述したように、第２コードの初期値はＣＷＬ情報により決定される）を有することが確認できる。リセット信号ＲＳＴが解除されると、第１コードＥＸＴＣＮＴ＜２：０＞および第２コードＤＬＬＣＮＴ＜２：０＞はカウントされ始め、外部クロックＥＸＴＣＬＫは内部クロックＤＬＬＣＬＫを遅延させて生成することから、第１コードＥＸＴＣＮＴ＜２：０＞が第２コードＤＬＬＣＮＴ＜２：０＞より少し遅れてカウントされ始める。
【００２７】
その間に、外部から書込み命令が入力されると、これに応答してＷＴ＿ＳＴＡＲＴＰパルス信号がイネーブルされる。そして、ＷＴ＿ＳＴＡＲＴＰパルス信号のイネーブル時点の第１コードＥＸＴＣＮＴ＜２：０＞が保存される（図面の場合１が保存）。そして、第２コードＤＬＬＣＮＴ＜２：０＞が保存された第１コードＥＸＴＣＮＴ＜２：０＞（１の値）と等しくなるとき、ＷＴ＿ＤＬＬ＿ＳＴＡＲＴＢＰ信号が「ロー」にイネーブルされ、この信号はダイナミックターミネーション動作を制御する信号であるＤＹＢＮＡＭＩＣ＿ＯＤＴＥＮ信号をイネーブルさせ、ダイナミックターミネーション動作を開始させる。
【００２８】
ダイナミックターミネーションの終了について説明する。書込み命令に応答して、保存された第１コードＥＸＴＣＮＴ＜２：０＞（１の値）にはバースト長ＢＬによって一定の値が加えられる。バースト長ＢＬが８の場合、８つのデータがクロック（基準クロック）の立ち上がり／立ち下りで入力されるため、データが入力されるために４クロック（４周期）を必要とし、前後でのタイミングマージンを考慮すると、合せて６クロックが必要となる（スペックにて規定）。また、バースト長ＢＬが４の場合には、データを入力するための２クロックと、前後のマージンの２クロックとを合せて４クロックを必要とする（スペックにて規定）。なお、データは、例えばシステムクロックなど、基準となるクロックである基準クロックの立ち上がり／立ち下りに応じて入力される。
【００２９】
したがって、バースト長ＢＬが８の場合には、保存された第１コードＥＸＴＣＮＴ＜２：０＞（１の値）に６（クロック数に該当する）が加えられ（図面はＢＬ＝８を例示しており、したがって１＋６＝７の値を有することになる）、バースト長が４の場合には、保存された第１コードＥＸＴＣＮＴ＜２：０＞に４が加えられる（すなわち、（ＢＬ／２）＋２だけの値が加えられる）。そして、一定の値が加えられた第１コードＥＸＴＣＮＴ＜２：０＞の値７と第２コードＤＬＬＣＮＴ＜２：０＞の値とが比較され、第２コードＤＬＬＣＮＴ＜２：０＞の値が、一定の値が加えられた第１コードＥＸＴＣＮＴ＜２：０＞の値７と等しくなるとき、ＷＴ＿ＤＬＬ＿ＥＮＤＢＰ信号が「ロー」にイネーブルされ、ＤＹＮＡＭＩＣ＿ＯＤＴＥＮ信号をディセーブルすることになる。すなわち、ダイナミックターミネーション動作が終了する。
【００３０】
かかる方式によって本発明のダイナミック制御部が、書込み命令が入力されるときに一定時間後にダイナミックターミネーション動作をイネーブルさせ、データの入力に必要な時間および一定のマージンを確保した後、ダイナミックターミネーション動作をディセーブルさせる。
【００３１】
図３は、図２におけるＷＴ＿ＳＴＡＲＴＰパルス信号を説明するための図である。
【００３２】
ＷＴ＿ＳＴＡＲＴＰパルス信号は、基本的に書込み命令に応答してイネーブルされる信号である。図面に示すように、書込み命令に該当する外部ＣＡＳ命令（ＣＡＳ：Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）が入力され、アディティブレイテンシー（ＡＬ：Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ）が反映され、少し遅延した時間にＷＴ＿ＳＴＡＲＴＰパルス信号がイネーブルされる。
【００３３】
詳細には、書込み命令に該当する外部ＣＡＳ命令ＣＡＳがメモリ装置に入力されると、命令入力バッファにてこれをクロックＣＬＫに同期して受信され、その後、内部回路によって一定の遅延を経てからＷＴ＿ＳＴＡＲＴＰパルス信号がイネーブルされる。すなわち、ＷＴ＿ＳＴＡＲＴＰパルス信号は、外部から書込み命令が入力され、この命令が少し遅延されて生成される信号とみなすことができる。参考に、ＷＴ＿ＳＴＡＲＴＰパルス信号のパルス幅は、マージンなどにより適切に設定すればよい。
【００３４】
図４は、図１におけるノーマル制御部１３０の動作を説明するための図面である。
【００３５】
まず、リセット信号ＲＳＴが解除されるまでは、内部クロックＤＬＬＣＬＫ２および外部クロックＥＸＴＣＬＫがトグルしないため、第１コードＥＸＴＣＮＴ＜２：０＞および第２コードＤＬＬＣＮＴ＜２：０＞はカウントされずに初期値で固定されている。同図を参照すると、第１コードＥＸＴＣＮＴ＜２：０＞は０、第２コードＤＬＬＣＮＴ＜２：０＞は５の初期値（前述したように、第２コードの初期値はＣＷＬ情報により決定される）を有することが確認できる。リセット信号ＲＳＴが解除されると、第１コードＥＸＴＣＮＴ＜２：０＞および第２コードＤＬＬＣＮＴ＜２：０＞はカウントされ始め、外部クロックＥＸＴＣＬＫは、内部クロックＤＬＬＣＬＫを遅延させて生成することから、第１コードＥＸＴＣＮＴ＜２：０＞が第２コードＤＬＬＣＮＴ＜２：０＞より少し遅れてカウントされ始める。
【００３６】
その間に、外部メモリコントローラの命令によって生成されるＯＤＴ＿ＳＴＡＲＴＰ信号がイネーブルされる。そして、ＯＤＴ＿ＳＴＡＲＴＰパルス信号のイネーブル時点の第１コードＥＸＴＣＮＴ＜２：０＞が保存される（図の場合１が保存）。そして、第２コードＤＬＬＣＮＴ＜２：０＞が保存された第１コードＥＸＴＣＮＴ＜２：０＞（１の値）と等しくなるとき、ＯＤＴ＿ＤＬＬ＿ＳＴＡＲＴＢＰ信号が「ロー」にイネーブルされ、この信号はノーマルターミネーション動作（ダイナミックターミネーション動作ではない既存の動作を意味する）を制御する信号であるＯＤＴＥＮ信号をイネーブルさせ、ノーマルターミネーション動作を開始させる。
【００３７】
ノーマルターミネーション動作の終了もノーマルターミネーション動作の開始と同じ方式で行われる。外部コントローラの命令に応じて生成されるＯＤＴ＿ＥＮＤＰ信号によって、そのイネーブルされる時点の第１コードＥＸＴＣＮＴ＜２：０＞を保存し（図面の場合６が保存）、第２コードＤＬＬＣＮＴ＜２：０＞の値が保存された第１コードＥＸＴＣＮＴ＜２：０＞（６の値）と等しくなると、ＯＤＴ＿ＤＬＬＥＮＤＢＰ信号が「ロー」にイネーブルされ、この信号はノーマルターミネーション動作を制御する信号であるＯＤＴＥＮ信号をディセーブルさせ、ノーマルターミネーション動作を終了させる。
【００３８】
すなわち、ノーマルターミネーション動作の開始と終了とはいずれも根本的に外部メモリコントローラによって制御される。
【００３９】
図５は、図４のＯＤＴ＿ＳＴＡＲＴＰ信号およびＯＤＴ＿ＥＮＤＰ信号を説明するための図である。
【００４０】
ＯＤＴ＿ＳＴＡＲＴＰ信号およびＯＤＴ＿ＥＮＤＰ信号は、基本的に外部メモリコントローラ（外部チップセットとも称される）から入力された外部ＯＤＴ命令によって生成される。外部ＯＤＴ命令は、セットアップホールドの条件などを満足することができるように、外部メモリコントローラから受信する信号であり、これは内部クロックに同期した後アディティブレイテンシーが反映され、一定時間遅延したＯＤＴ＿ＣＯＭ信号を生成する。そして、ＯＤＴ＿ＣＯＭ信号がイネーブルされる時点およびディセーブルされる時点で、パルス形態の信号であるＯＤＴ＿ＳＴＡＲＴＰ信号およびＯＤＴ＿ＥＮＤＰ信号が各々イネーブルされる。
【００４１】
図６は、図２で説明したように動作する、図１におけるダイナミック制御部１２０の一実施例の構成図である。
【００４２】
同図に示すように、ダイナミック制御部１２０は、書込み命令ＷＴ＿ＳＴＡＲＴＰ（前述したように、書込み命令によって生成される信号である）に応答し、第１コードＥＸＴＣＮＴ＜２：０＞（外部コード）を保存する保存部６１０と、保存部６１０に保存された第１コードＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞（内部コード）とを比較し、ダイナミックターミネーション動作をイネーブルするための信号ＷＴ＿ＤＬＬ＿ＳＴＡＲＴＢＰを出力するダイナミックイネーブル部６２０と、保存部６１０に保存された第１コードＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞に、バースト長ＢＬ情報により定められる一定の値を加えて出力する加算部６３０と、加算部６３０の出力コード値ＥＸＴＣＮＴＬＡＴＣＨ＿ＡＤＤ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較して、ダイナミックターミネーション動作をディセーブルするための信号ＷＴ＿ＤＬＬ＿ＥＮＤＢＰを出力するダイナミックディセーブル部６４０とを備える。
【００４３】
また、加算部６３０にバースト長ＢＬ情報を提供するためのオン・ザ・フライ制御回路６５０が加えられ得る。また、本実施形態では、ダイナミックイネーブル部６２０およびダイナミックディセーブル部６４０の出力信号ＷＴ＿ＤＬＬ＿ＳＴＡＲＴＢＰおよびＷＴ＿ＤＬＬ＿ＥＮＤＢＰ（パルス信号の形態）を組み合わせて、レベル信号ＤＹＮＡＭＩＣ＿ＯＤＴＥＮを生成するＳＲラッチ６６０が更に備えられている。レベル信号ＤＹＮＡＭＩＣ＿ＯＤＴＥＮは、ダイナミックターミネーション動作をイネーブルまたはディセーブルさせるための信号であって、「ハイ」のときイネーブルさせ、「ロー」のときディセーブルさせる。
【００４４】
保存部６１０は、書込み命令の入力後に一定の時間が経過してイネーブルされる信号ＷＴ＿ＳＴＡＲＴＰに同期し、第１コードＥＸＴＣＮＴ＜２：０＞を保存するフリップフロップを備えて構成することができる。
【００４５】
ダイナミックイネーブル部６２０は、保存部６１０に保存された第１コードＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較するための排他的なＮＯＡゲートと、排他的なＮＯＡゲートの出力値を論理演算するＮＡＮＤゲートとを備えて構成することができる。
【００４６】
加算部６３０は、保存部６１０に保存された第１コードＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞に（バースト長／２）＋２の値を加える全加算器（ｆｕｌｌ  ａｄｄｅｒ）で構成し得る。
【００４７】
ダイナミックディセーブル部６４０は、加算部６３０からの出力コード値ＥＸＴＣＮＴＬＡＴＣＨ＿ＡＤＤ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較するための排他的なＮＯＡゲートと、排他的なＮＯＡゲートの出力値を論理演算するＮＡＮＤゲートとを備えて構成し得る。
【００４８】
オン・ザ・フライ制御回路６５０は、オン・ザ・フライ（ＯＴＦ：Ｏｎ  Ｔｈｅ  Ｆｌｙ）動作モードをサポートするための回路である。ＤＤＲ３メモリ装置において、ＭＲＳにてバースト長ＢＬを設定するときＢＬ＝４、ＢＬ＝８、ＯＴＦの３種類が設定され得る。バースト長ＢＬがＯＴＦに設定される場合、バースト長ＢＬは４または８にあらかじめ決定されず、読込みまたは書込み命令が入力されるときのアドレス１２番目の値が０であるか、または１であるかによって、バースト長ＢＬが４または８に決定される。このように、ＯＴＦは、バースト長ＢＬを設定する方式（仕組み）の１つである。オン・ザ・フライ制御回路６５０にＷＴ＿ＳＴＡＲＴＰ信号が入力されるのは、ダイナミックターミネーションモードが使用されるときにオン・ザ・フライ制御回路が使用されるため、一種のトリガ信号としてＷＴ＿ＳＴＡＲＴＰ信号を使用できるからである。
【００４９】
ＭＲＳ設定によって直接的に定められる値であっても、またはオン・ザ・フライ動作モードによって定められる値であっても、本発明におけるオン・ザ・フライ制御回路６５０は、加算部６３０にバースト長ＢＬに関する情報を提供する役割を担っている。
【００５０】
ＳＲラッチ６６０は、ダイナミックイネーブル部６２０の出力信号ＷＴ＿ＤＬＬ＿ＳＴＡＲＴＢＰによってセットされ、ダイナミックディセーブル部６４０の出力信号ＷＴ＿ＤＬＬ＿ＥＮＤＢＰによってリセットされる。これにより、ＳＲラッチ６６０は、レベル信号ＤＹＮＡＭＩＣ＿ＯＤＴＥＮを出力する。ＳＲラッチ６６０は、レベル信号を出力するために、セットおよびリセットされる。
【００５１】
ダイナミック制御部１２０は、図６で例示したように構成され、その動作は図２で詳説したものと同じであるため、ここではその動作に関する詳説は省略することにする。
【００５２】
ノーマル制御部１３０は、外部コントローラから入力される信号であるＯＤＴ＿ＳＴＡＲＴＰ、ＯＤＴ＿ＥＮＰ信号によってノーマルターミネーション動作をイネーブル／ディセーブルし、かつその方式はダイナミック制御部１２０がダイナミックターミネーションをイネーブルする方式と類似している。したがって、ノーマル制御部１３０は、保存部６１０およびダイナミックイネーブル部６２０と類似した構成を有する回路を各々２つずつ使用して具現することができる。
【００５３】
本発明の核心的な内容は、ノーマル制御部１２０ではなく、ダイナミック制御部１３０であって、本発明が属する技術分野で通常の知識を有する者であれば、上述した説明だけでも十分にノーマル制御部１２０を構成することができるため、これ以上の詳説は省略することにする。
【００５４】
図１ないし図６を再度参照して本発明に係るオンダイターミネーションの制御方法に対して説明する。
【００５５】
本発明に係るオンダイターミネーションの制御方法は、外部クロックＥＸＴＣＬＫをカウントして第１コードＥＸＴＣＮＴ＜２：０＞を生成し、内部クロックＤＬＬＣＬＫ２をカウントして第２コードＤＬＬＣＮＴ＜２：０＞を生成するステップと、書込み命令に応答して（書込み命令によって生成されるＷＴ＿ＳＴＡＲＴＰ信号に応答）第１コードＥＸＴＣＮＴ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較して、ダイナミックターミネーション動作をイネーブルするステップと、ダイナミックターミネーション動作のイネーブル時点からバースト長ＢＬによって定められる一定クロックの後にダイナミックターミネーション動作をディセーブルするステップと、を含む。
【００５６】
詳細には、ダイナミックターミネーション動作をイネーブルするステップが、書込み命令に応答してＷＴ＿ＳＴＡＲＴＰ、第１コードＥＸＴＣＮＴ＜２：０＞を保存するステップ（ＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞として保存）と、保存された第１コードＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較するステップと、を含んで行われ得る。
【００５７】
また、ダイナミックターミネーション動作をディセーブルするステップが、保存された第１コードＥＸＴＣＮＴＬＡＴＣＨ＜２：０＞に、バースト長によって定められる一定の値（ＢＬ／２）＋２を加算するステップ（ＥＸＴＣＮＴＬＡＴＣＨ＿ＡＤＤ＜２：０＞となる）と、加算された第１コードＥＸＴＣＮＴＬＡＴＣＨ＿ＡＤＤ＜２：０＞と第２コードＤＬＬＣＮＴ＜２：０＞とを比較するステップと、を含んで行われ得る。
【００５８】
かかる方法によって本発明のオンダイターミネーションの制御回路は、ＤＤＲ３メモリ装置に新しく加えられたダイナミックターミネーション動作の開始および終了を正確に制御することができる。
【００５９】
したがって本発明は、今後ダイナミックターミネーション動作を行う多様な製品に適用され得る。
【００６０】
また、本発明は、書込み命令によりデータが入力／出力される時点で、チップ内のターミネーション回路（終端装置）が、正確にダイナミックターミネーション動作モードに入出力するように制御する。
【００６１】
また、バースト長によって、一定の値を加えてダイナミックターミネーション動作の時間を調節することから、そのマージンの調節が容易であるという長所がある。
【００６２】
本発明の技術思想は前記好ましい実施例により具体的に記述したが、前述した実施例はその説明のためのものであり、その制限のためであることではないことを注意しなければならない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることが理解できるであろう。
【図面の簡単な説明】
【００６３】
【図１】本発明に係るオンダイターミネーションにおける制御回路の一実施例を示す構成図である。
【図２】図１におけるダイナミック制御部１２０の動作を説明するための図である。
【図３】図２におけるＷＴ＿ＳＴＡＲＴＰパルス信号を説明するための図である。
【図４】図１におけるノーマル制御部１３０の動作を説明するための図である。
【図５】図４におけるＯＤＴ＿ＳＴＡＲＴＰ信号およびＯＤＴ＿ＥＮＤＰ信号を説明するための図である。
【図６】図２で説明したように動作する、図１におけるダイナミック制御部の一実施例を示す構成図である。
【符号の説明】
【００６４】
１０１      クロック分配器
１０２      レプリカ遅延ライン
１１０      カウンタ部
１２０      ダイナミック制御部
１３０      ノーマル制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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