(57)【要約】【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０２０〜１×１０２２／ｃｍ３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記非晶質層として、窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
上記窒素をイオン注入により形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
上記窒素をゲート電極の堆積と同時に混入させることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
上記非晶質層として、上記ゲート電極の表面を酸化処理して形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の側面に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
上記非晶質層として、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法
【請求項１０】
上記窒素を、イオン注入により混入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１１】
上記窒素を、窒素雰囲気中で上記ゲート電極をアニールすることにより混入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１２】
上記非晶質層として、上記ゲート電極の側面を酸化処理して形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部に非晶質層を形成する工程と、このゲート電極の側面に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１５】
上記ゲート電極の表面または内部に形成する非晶質層として、窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を形成し、上記ゲート電極の側面に形成する非晶質層として、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１６】
上記窒素をイオン注入により形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１７】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を複数回に分割して堆積してゲート電極を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１８】
半導体材料を堆積した上に絶縁膜を形成し、さらにその上に半導体材料を堆積してゲート電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１９】
半導体基板上の異なる導電型の領域にそれぞれゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部、及び／もしくは側面に上記半導体基板の導電型に対応して異なる濃度の窒素を含む半導体材料層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
上記ゲート電極を形成する工程として、半導体材料を堆積した上に、上記半導体材料の金属化合物層または金属層を堆積することを特徴とする請求項１〜１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
請求項１〜２０に記載の製造方法により製造したことを特徴とする半導体装置。
【請求項２２】
半導体基板と、この半導体基板の上に形成したゲート絶縁膜と、このゲート絶縁膜の上に半導体材料を堆積して形成され、その表面または内部、及び／もしくは、側面に、グレインサイズが０．０５μｍ以下の非晶質層が形成されたゲート電極と、上記非晶質層の形成の後に上記半導体基板にイオン注入により形成された導電領域とを備えたことを特徴とする半導体装置。
【請求項２３】
上記非晶質層として、窒素が混入された半導体材料層を有することを特徴とする請求項１に記載の半導体装置。
【請求項２４】
上記非晶質層として、上記ゲート電極の表面または内部に窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を有し、且つ／又は、上記ゲート電極の側面に窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法および半導体装置に関するものであり、特にMOSトランジスタを含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
MOSトランジスタの短チャネル化に伴い、ゲート電極のアスペクト比が高くなる問題から電極材料の薄膜化が求められている。しかし一般にゲート電極には、チャネル領域の不純物濃度を一定に保つ目的からイオン照射に対してマスク性（阻止性）が求められるため、薄膜化には限界があった。
【０００３】
図１４〜図１６は、従来の半導体装置の製造方法を説明するための斜視図である。
図１４は半導体基板１の上に、ゲート絶縁膜２を形成し、さらにその上にゲート電極３を形成した構造を示す。ここで示す電極材質は、一般によく用いられているリンをドーピングしたポリシリコン（Poly - Si ）電極である。ゲート電極３のパターニング後は、LDD層を備えたMOSトランジスタの場合であれば、イオン注入等で不純物層が注入され、LDD層５が形成される。
【０００４】
図１５はゲート電極３の上にサイドウォール形成用の膜６が堆積された直後の図である。この場合、サイドウォール形成用の膜６は、TEOS膜７とSiN膜８の２層構造になっている。プロセス中の熱処理によりゲート電極３のPoly - Si のグレインサイズが巨大化し、かつそのグレインバウンダリBには不純物析出層Cが形成されている。特に不純物が高濃度にドーピングされたPoly- Si 電極では、この傾向が顕著である。
【０００５】
図１６はサイドウォール９の形成後の図である。ゲート電極３の上表面にあらわれていた不純物析出層は、サイドウォール形成用膜６を異方性エッチングで取り除くときに、シリコン単結晶部分よりエッチングレートが速いため、グレインバウンダリBに沿って若干の削れ部分Dが発生することが多い。これを局所的削れ現象と称する。
【０００６】
図１７は、ゲート電極３およびサイドウォール９をマスクとして、半導体基板１に不純物をイオン注入して、ソース／ドレイン（S/D）領域１０を形成したトランジスタを示す図である。ゲート電極３にあらわれた不純物析出層はイオン照射時のチャネリングを起こしやすい材質となるため、このような析出層が電極高さ方向に沿って存在するゲート電極３のマスク性は局所的に低下する。これを局所的チャネリング現象と称する。また局所的削れ部分では、チャネリングはより起こりやすい状況にある。
【０００７】
上記のような局所的削れ現象及び局所的チャネリング現象によるデバイス特性への影響は、短チャネルトランジスタの特性ばらつきや、ゲート絶縁膜の信頼性低下という問題としてあらわれていた。短チャネルトランジスタの特性ばらつきのひとつは、オフリーク電流の増加である。この現象は不純物析出層に沿った不純物のチャネリングにより、部分的にチャネル濃度が変化し、その部分についてソースドレイン間リーク電流が増える現象である。
【０００８】
短チャネルトランジスタでは、ゲート長がグレインサイズに近づくため、グレインバウンダリがゲート電極のチャネル方向に横切る確率が一層高くなる。よってチャネル方向を横切るようにチャネリングを起こしたトランジスタの存在確率が高くなっていた。
【０００９】
次にプロセス中に加わる熱処理工程を電極形状に着目しながら考えてみる。ゲートパターニング後の熱処理時は、ゲート電極がさらされた表面部分（電極上表面と電極側壁）から内部に向かって熱が伝搬するため、不純物析出層はゲート電極の上表面や電極側壁ほど厚く形成されていた。よってゲート長サイズがPoly - Si のグレインサイズと同等もしくは小さいような短チャネルトランジスタにおいては、局所的チャネリングが非常に起こりやすい状態になっていた。
【００１０】
以上のような不良トランジスタを多数含む大規模集積回路では、わずかなリーク電流がスタンバイ電流の増加としてあらわれ、低消費電力化を目指す半導体素子にとって疎外要因であった。またオフリークレベルの増加は、時にしきい値電圧をも変化させるため、低電圧化回路を実現する上で大きな問題になっていた。
【００１１】
またゲート絶縁膜に直接不純物がチャネリングすることは、本質的な絶縁膜の膜質劣化と界面準位の発生を促進させることから、ゲート絶縁膜の信頼性やトランジスタのホットキャリア信頼性を低下させる要因にもなっていた。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明は、このような従来の課題を解決するためになされたもので、半導体装置特にMOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とし、微細化の疎外要因になっている高アスペクト化を緩和させる半導体装置の製造方法およびこれによる半導体装置を提供しようとするものである。
また、この発明は、ゲート電極における局所的なチャネリングを防止することにより、オフリーク電流のばらつき低減、しきい値制御の高精度化、ゲート絶縁膜の信頼性向上を図った半導体装置を提供しようとするものである。
【課題を解決するための手段】
【００１３】
この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部に、並びに／又は、ゲート電極の側面に、非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
【００１４】
また、この発明の半導体装置の製造方法は、上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とするものである。
【００１５】
また、この発明の半導体装置の製造方法は、上記非晶質層として、上記ゲート電極の表面または内部に、窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を形成することを特徴とするものである。
【００１６】
また、この発明の半導体装置の製造方法は、上記非晶質層として、上記ゲート電極の側面に、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とするものである。
【００１７】
また、この発明の半導体装置の製造方法は、上記窒素をイオン注入により形成することを特徴とするものである。
【００１８】
また、この発明の半導体装置の製造方法は、上記窒素をゲート電極の堆積と同時に混入させることを特徴とするものである。
【００１９】
また、この発明の半導体装置の製造方法は、上記非晶質層として、上記ゲート電極の表面及び／又は側面を酸化処理して形成することを特徴とするものである。
【００２０】
また、この発明の半導体装置の製造方法は、上記窒素を、窒素雰囲気中で上記ゲート電極をアニールすることにより混入することを特徴とするものである。
【００２１】
また、この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を複数回に分割して堆積してゲート電極を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
【００２２】
また、この発明の半導体装置の製造方法は、半導体材料を堆積した上に絶縁膜を形成し、さらにその上に半導体材料を堆積してゲート電極を形成することを特徴とするものである。
【００２３】
また、この発明の半導体装置の製造方法は、半導体基板上の異なる導電型の領域にそれぞれゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部に、及び／もしくは、ゲート電極の側面に、上記半導体基板の導電型に対応して異なる濃度の窒素を含む半導体材料層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
【００２４】
また、この発明の半導体装置の製造方法は、上記ゲート電極を形成する工程として、半導体材料を堆積した上に、上記半導体材料の金属化合物層または金属層を堆積することを特徴とするものである。
【００２５】
また、この発明の半導体装置は、上記それぞれの項に記載した製造方法により製造したことを特徴とするものである。
【００２６】
また、この発明の半導体装置は、半導体基板と、この半導体基板の上に形成したゲート絶縁膜と、このゲート絶縁膜の上に半導体材料を堆積して形成され、その表面または内部に、及び／もしくは、側面に、グレインサイズが０．０５μｍ以下の非晶質層が形成されたゲート電極と、上記非晶質層の形成の後に上記半導体基板にイオン注入により形成された導電領域とを備えたことを特徴とするものである。
【００２７】
また、この発明の半導体装置は、上記非晶質層として、窒素が混入された半導体材料層を有することを特徴とするものである。
【００２８】
また、この発明の半導体装置は、上記非晶質層として、上記ゲート電極の表面または内部に窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を有し、且つ／又は、上記ゲート電極の側面に窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を有することを特徴とするものである。
【発明の効果】
【００２９】
この発明によれば、ゲート電極をマスクとしたイオン注入に対して、ゲート電極に非晶質層を設けることにより、熱処理に対しては不純物析出抑制層として、ゲート電極材料のグレインサイズの巨大化と不純物析出層の形成を抑制し、ゲート電極をマスクとするイオン注入に対しては、チャネリング防止層として局所的チャネリングを防止することができる。
また、この発明によれば、ゲート電極をマスクとしたイオン注入に対して、ゲート電極に生じるグレインバウンダリを不連続にすることにより、局所的チャネリングを防止することができる。
これにより、ゲート電極の薄膜化が可能となり、ゲート電極の高アスペクト化を緩和させて、半導体装置の微細化を促進させることができる。
また、ゲート電極における局所的なチャネリングを防止することにより、オフリーク電流のばらつき低減、しきい値制御の高精度化、ゲート絶縁膜の信頼性向上を図った半導体装置をえることができる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照してこの発明の実施の形態について説明する。なお、図中同一の符号は、それぞれ同一または相当の部分を示す。
実施の形態１．
図１〜図４は、この発明の実施の形態１による半導体装置の製造方法を説明するための斜視図である。
図１に示すように、この半導体装置、具体例としては、MOSトランジスタでは、シリコン半導体基板１の上に、ゲート酸化膜２が形成され、その上にゲート電極３が形成されている。
ゲート電極３は、ポリシリコン（以下において、適宜Poly - Siと記す）あるいはαシリコン（以下において、適宜α-Siと記す）などの半導体材料を堆積して形成されており、その上層部には所定濃度の窒素を含んだ非晶質層４（以下において、適宜アモルファス層と称する）が形成されている。この窒素を含んだ層あるいは非晶質層４は、その機能からみれば不純物析出抑制層あるいはチャネリング防止層と称することができる。
また、このゲート電極３には、図示されているように、通常はグレインがいくらか成長しており、図示されているようなグレインバウンダリBがある。
このようなゲート電極３がパターニングされた後、LDD層を備えるMOSトランジスタの場合には、ゲート電極３をマスクとして半導体基板１にイオン注入が施されて、LDD層５が形成される。
【００３１】
次いで、図６に示すように、このゲート電極３の上に、サイドウォール形成用の絶縁膜６が堆積される。サイドウォール形成用の絶縁膜６は、この場合TEOSによる絶縁膜７とSiN膜８の２層構造になっている。
これらの膜を堆積するときには、成膜条件に応じた熱が半導体基板１（以下において、適宜、ウェーハと称する）に加わる。成膜温度の一例は、LPCVD-TEOSが650〜700℃、LPCVD-SiN膜が750℃前後である。
【００３２】
一方、ゲート電極材料となるPoly - Siの成膜温度は600℃前後、α- Si においても500〜550℃と低温である。よって、サイドウォール材料の成膜やその他のプロセス中のアニール処理など、ゲート電極材料（α-Si , Poly - Si など）の成膜温度より高温で加わる熱処理すべては、ゲート電極材料のグレイン、特にPoly - Si グレインへ影響を与える。
従来の製造方法では、この影響が大きく、特に不純物がドーピングされたα-Si ,Poly - Si 電極では、熱処理によりPoly - Si のグレインサイズが巨大化し、かつそのグレインバウンダリには不純物析出層が形成される。この析出層が従来の技術で説明したチャネリング現象を引き起こす原因となり、不良トランジスタを発生させていた。
【００３３】
これに対して、本実施の形態に示すゲート電極３の上層部の非晶質層４に含まれる窒素は、後工程で加わるプロセス中の熱処理で電極材料、特にPoly - Si のグレインが巨大化することを抑制する効果があり、また、グレインバウンダリに形成される不純物析出層の増大を抑制する効果がある。
【００３４】
図３は、サイドウォール形成用の絶縁膜６をエッチバックして、サイドウォール９をパターニングした状態を示している。図３においては、従来例の図１５に示したようなゲート電極３の局所的削れが出ていない。
また、図４は、ゲート電極３及びサイドウォール９をマスクとして、半導体基板１に対して不純物のイオン注入を行い、導電領域１０、具体的にはソース／ドレイン領域１０を形成した状態を示している。図４においては、従来例の図１７で示したようなイオン注入における局所的チャネリングが生じていない。
以上のように、この実施の形態によれば、図２〜図４の工程を経ても、局所的削れ現象や局所的チャネリング現象をほとんど起さずに、トランジスタを形成することが可能となる。
【００３５】
以上説明したこの実施の形態を一般化して述べると、イオン注入工程における局所的チャネリングを防止するという意味においては、ゲート電極３の上表面に非晶質層４（あるいはアモルファス層）が形成されているということである。
これはまた、図５に示すように、ゲート電極３の内部に非晶質層４（アモルファス層）を有している構造であってもよい。
この非晶質層４は、機能的にみれば、熱処理に対してはゲート電極材料のグレインサイズの巨大化と不純物析出層の形成を抑制する不純物析出抑制層であり、ゲート電極をマスクとするイオン注入に対しては、局所的チャネリングを防止するチャネリング防止層あるいはチャネリングストッパー層ということができる。
【００３６】
この非晶質層４としては、ゲート電極を形成する半導体材料層に、グレインサイズが０．０５μｍ以下の層を形成することが有効であることが分かった。
【００３７】
また、このような非晶質層（アモルファス層）の形成方法としては、上記の窒素の混入が一つの方法である。  
この窒素の混入方法としては、窒素のイオン注入（以下において、適宜、イオンインプラとも称する）を用いる製造方法がある。
また、他の窒素の混入方法としては、CVD法により窒素をin-situ堆積（インシチュー堆積）する製造方法もある。すなわち、ゲート電極３を堆積しながら窒素を含む層を同時に堆積する方法である。
【００３８】
この窒素を含む層における窒素の濃度は、この実施の形態においては、実験の結果として、１×１０２０〜１×１０２２／ｃｍ３個含む層を形成することが望ましいことが分かった。
必要な窒素濃度そのものについては、Poly - Si 電極の成膜条件（成膜温度、グレインサイズ、不純物濃度）や、イオン注入前に加わるプロセス中の熱処理（温度、時間）などに依存する。過剰の窒素の混入は、ゲート電極の不活性化（高抵抗化や空乏化）を招くため望ましくない。したがってその混入量に上限を設けるとともに、必要な厚さに限定して形成するのがよい。
【００３９】
その他の非晶質層（アモルファス層）の形成方法としては、シリコンとの結合により窒素と同様な振る舞いをする原子を混入する方法がある。
また、さらに他の非晶質層（アモルファス層）の形成方法としては、インプラ前に酸化処理をおこないゲート電極３の表面を酸化膜にしてアモルファス化させておくことも一手法である。
【００４０】
さて先に、ゲート電極３に形成する非晶質層４は、ゲート電極３の表面でも内部でもよいことを述べたが、図５に示したのと同様に、窒素を含む層をゲート電極３の内部に半導体基板１の表面に平行に形成してもよい。すなわち、窒素を含む層と含まない層を有する積層ゲート電極構造とすることも可能である。
【００４１】
積層ゲート電極構造のメリットは、一般にドーパントの不活性化をもたらす窒素混入層の場所を任意に設定できる点にある。例えばゲート絶縁膜近傍は、ゲート電極の空乏化を抑えるために不純物は十分活性化していることが望まれる。よってゲート電極の下部、つまりゲート絶縁膜近傍にはなるべく窒素を含まないα-Si , Poly - Si 電極を形成することが望まれる。
そのひとつの構造として、ゲート電極の上表面にのみに窒素を含む層を設けた構造が考えられる。
【００４２】
またシリサイドプロセスにおいては、時に高濃度の窒化シリコン層はシート抵抗の上昇をもたらす。よって少なくともゲート電極最表面には高濃度の窒化層を形成させないという構造も考えられる。この場合には、ゲート電極３の中間層に窒素を含む層を設けることが可能である。
【００４３】
なお、非晶質層形成の一態様として、少なくともイオンインプラ前に電極表面が絶縁膜で覆われるように、ゲート電極のパターニング時からある種の絶縁膜を堆積しておく方法も考えられる。但しその場合でも、プロセス中で加わる熱処理によっては、Poly - Si 電極中に不純物析出層が形成されるため、チャネリング防止のためには十分な膜厚のストッパー絶縁膜が必要となる。この点ではゲート電極の低アスペクト化の実現には反することになる。
【００４４】
以上説明したように、この実施の形態によれば、ゲート電極に非晶質層を形成することにより、グレインサイズの巨大化と不純物析出層の形成を抑制し、イオン注入における局所的チャネリングを防止することができる。これにより、ゲート電極の薄膜化が可能となること、短チャネルトランジスタの特性ばらつきを低減できること、ゲート絶縁膜の信頼性が向上することなどの効果がある。
また、ゲート電極における局所的なチャネリングを防止することにより、オフリーク電流のばらつき低減、しきい値制御の高精度化、ゲート絶縁膜の信頼性向上を図ることができる。
【００４５】
実施の形態２．
図６は、この発明の実施の形態２による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。図７は、比較説明のために示す従来の短チャネルトランジスタの斜視図である。
図７に示す短チャネルトランジスタのゲート電極構造では、ゲート電極３の幅（ゲート長あるいはチャンネル長）がその高さと同程度となり、このようにゲート長が短くなるほど、電極３の上表面および側壁にあらわれる不純物析出層Cの影響が顕著となる。
【００４６】
図６は、このような短チャンネルトランジスタにおいて、特にインプラ時のチャネリングを低減するためのゲート電極の構造を示す。このゲート電極３では、ポリシリコン（Poly - Si）などの半導体材料によるゲート電極３の側面に窒素を所定濃度に含む半導体材料層を非晶質層１０として形成している。図６及び図７における、その他の構成部分は図１〜図４と同様であるから、重複した説明を省略する。
この窒素を含む層の存在により、実施の形態１で説明したのと同様に、プロセス中の熱処理による側壁からのPoly - Si のグレイン成長が抑制される。
【００４７】
この実施の形態を一般化して述べれば、ゲート電極３をマスクとするイオン注入において、ゲート電極の側壁部分に起因した局所的チャネリングを抑制するという点で、イオン注入前にゲート電極の側面に非晶質層１０（アモルファス化した層）を形成する構造である。この非晶質層４は、機能的にみれば、熱処理における不純物析出抑制層であり、イオン注入におけるチャネリング防止層あるいはチャネリングストッパー層である。
この実施の形態の場合には、Poly - Si で形成したゲート電極３の側面をアモルファス化して形成した構造である。
【００４８】
この非晶質層１０としては、ゲート電極を形成する半導体材料層に、グレインサイズが０．０５μｍ以下の層を形成することが有効であることが分かった。
【００４９】
非晶質層（アモルファス層）の形成方法としては、上記のように窒素の混入が一つの方法である。  
また、他の非晶質層（アモルファス層）の形成方法としては、イオンインプラ前に酸化処理をおこない電極側面を酸化膜にしてアモルファス化させておくことも一手法である。
【００５０】
ゲート電極３の側壁に窒素混入層を形成する方法としては、ゲートパターニング後、イオン注入法の斜め注入により形成する製造方法が適する。
また、窒化雰囲気（NH３,NO,N２O）でアニールすることによりゲート電極側壁を窒化する製造方法をとってもよい。
【００５１】
このゲート電極の側面における窒素含有層の窒素濃度は、実験の結果として、１×１０２０〜１×１０２１／ｃｍ３個含む層を形成することが望ましいことが分かった。このように、ゲート電極の側面に混入する窒素量は、ゲート電極の空乏化を生じないようにするために、ゲート電極の上面に混入する窒素量よりは抑制して入れる方がよい。
必要な窒素濃度そのものについては、実施の形態１で説明したのと同様に、Poly - Si 電極の成膜条件（成膜温度、グレインサイズ、不純物濃度）や、イオン注入前に加わるプロセス中の熱処理（温度、時間）などに依存する。過剰の窒素の混入は、ゲート電極の不活性化（高抵抗化や空乏化）を招くため望ましくない。したがってその混入量に上限を設けるとともに、必要な厚さに限定して形成するのがよい。
【００５２】
ゲート電極側壁への窒化のメリットとしては、側壁から進行するグレイン成長およびグレインバウンダリに形成される不純物析出層の生成を抑制する効果があげられる。短チャネルトランジスタではゲート長のサイズがPoly - Si のグレインサイズと同等もしくはそれ以下となる場合がある。このような場合はゲート電極の両側壁から生成されていく不純物析出層を抑制していくことがより重要となる。
図６に示したようにゲート電極３の側壁付近に窒素を存在させることにより、ゲート電極３の空乏化は極力小さく抑えることができる。また、実効チャネル長Leffも合わせて短くすることが可能である。
【００５３】
他にもゲート電極の側面の耐酸化性が向上するため、酸化処理時のゲートバーズビークが低減する。さらに窒化の効果により、特にゲートエッジ近傍の信頼性が向上する。すなわち、ゲート絶縁膜の信頼性が向上する、トランジスタのホットキャリア寿命が向上するなどの効果がある。
また、ゲートパターニング後に電極を窒化しようとすると、基板も同時に窒化される。基板表面を適度に窒化することは界面準位の発生を抑制し、トランジスタのホットキャリア寿命がよくなることもメリットとして確認されている。
【００５４】
以上説明したように、この実施の形態によれば、ゲート電極の側面に非晶質層を形成することにより、後工程のプロセスで、ゲート電極が堆積された温度以上の熱処理が加わっても、ゲート電極側面におけるグレインサイズの巨大化と不純物析出層の形成を抑制し、サイドウォール形成前または後におこなわれるイオン注入に対して局所的チャネリングを防止することができる。これにより、ゲート電極の薄膜化が可能となること、短チャネルトランジスタの特性ばらつきを低減できること、ゲート絶縁膜の信頼性が向上することなどの効果がある。
【００５５】
実施の形態３．
図８は、この発明の実施の形態３による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。図９は、比較説明のために示す従来の短チャネルトランジスタの斜視図である。
図９は、SiN/TEOSを用いた従来の２重サイドウォール形成後のゲート電極の斜視図を示す。図３に示した製造工程において、サイドウォール形成の枠付けドライエッチングの条件を調節することにより、図９のようなゲート電極構造を得ることができる。この構造のメリットはシリサイドゲート電極においてシート抵抗を低減できる点が報告されている。
【００５６】
しかしながらこの構造は、ゲート電極に不純物析出層が形成された場合、チャネリングが発生しやすいというデメリットがあった。つまりゲート電極の上表面の窒化の効果や、電極の側壁部分の窒化の効果を利用しても、場合によっては図９に示すＡの方向からのインプラに対してはチャネリング耐性が弱かった。理由は、このようなサイドウォール形状を得ようとすると、ゲート電極が少なからず削れてしまい、チャネリング抑制層となるアモルファス層が膜減ってしまうことがあげられた。またこれに対応するため、ゲート電極の上表面、側壁双方に対する窒素濃度を高濃度化することは、ゲート電極の空乏化を引き起こすため不可能であった。
【００５７】
図８は、このような課題に対する対策となるゲート電極構造であり、ゲート電極３の上面と側面にそれぞれ濃度の異なる窒素を混入した層を非晶質層４および１０として有するものである。
この構造の特徴は、実施の形態１や２で説明した効果を得ながら、特に不純物析出層を抑制したいゲート電極３の上表面は濃度の高い窒素混入層を設け、電極の空乏化を引き起こしやすい側壁からの窒化は適度に少なくする構造としたものである。
他にも、側面の窒素濃度を独立に制御できるメリットは、半導体基板１（シリコン基板）に対する窒素濃度を適度に設定できることを意味する。
【００５８】
図１０は、この発明の実施の形態による他のゲート電極構造を示す図である。この実施の形態によれば、図１０に示す構造のように、ゲート電極３の側壁に接しているサイドウォール絶縁膜９が一部後退しているような構造においても、チャネリング抑制効果が同様に得られる。
【００５９】
この実施の形態を一般化して述べると、イオン注入工程における局所的チャネリングを防止するという意味において、ゲート電極の上表面またはゲート電極内部にチャネリングのストッパー層としての非晶質層（アモルファス層）を有していると同時に、ゲート電極の側壁部分に起因した局所的チャネリングを抑制するという点で、ゲート電極の側面に非晶質層（アモルファス化した層）を有する構造である。
【００６０】
この非晶質層４，１０としては、ゲート電極を形成する半導体材料層に、グレインサイズが０．０５μｍ以下の層を形成することが有効であることが分かった。
【００６１】
また、この窒素を含む層における窒素の濃度は、ゲート電極の上面に対しては、１×１０２０〜１×１０２２／ｃｍ３個含む層、ゲート電極の側面に対しては、上面より少なくして、１×１０２０〜１×１０２１／ｃｍ３個含む層を形成することが望ましいことが分かった。
必要な窒素濃度そのものについては、実施の形態１，２で説明したのと同様に、Poly - Si 電極の成膜条件や、イオン注入前に加わるプロセス中の熱処理などに依存する。過剰の窒素の混入は、ゲート電極の不活性化を招くため望ましくない。したがってその混入量に上限を設けるとともに、必要な厚さに限定して形成するのがよい。
【００６２】
以上説明したように、この実施の形態によれば、ゲート電極の上表面または内部とゲート電極の側面にそれぞれ濃度の異なる窒素を含む層を有することにより、ゲート電極のグレインサイズの巨大化と不純物析出層の形成を抑制し、局所的チャネリングを防止する。これにより、ゲート電極の薄膜化が可能となること、短チャネルトランジスタの特性ばらつきを低減できること、ゲート絶縁膜の信頼性が向上することなどの効果がある。
【００６３】
実施の形態４．
図１１は、この発明の実施の形態４による、ゲート電極の製造方法と構造を説明するための図である。
一般に、ゲート電極において、不純物析出層を介したチャネリングを防止するためには、グレインバウンダリが不連続的になるようにするゲート電極構造が考えられる。図１１はこれを実現する構造であり、ゲート電極３の下層部分３１を堆積したのち、一旦堆積を休止する。その後、必要に応じ堆積条件を変えて、上層部分３２を堆積する。すなわち、Poly - Siの成膜を途中で一旦止めるなどして２度に分けて堆積させればよい。これは不純物析出層をゲート電極高さ方向について、不連続にするという意図がある。
【００６４】
図１２は、この発明の実施の形態４による、他のゲート電極の製造方法と構造を説明するための図である。
一般に、ゲート電極において、グレインバウンダリを強制的に不連続的にするために、ゲート電極の中間層に薄い絶縁膜を挟んだ構造にすることが考えられる。図１２は、これを実現する構造であり、ゲート電極３の下層部分３１を堆積したのち、一旦堆積を休止して酸化膜などの絶縁膜３３を形成させる。その後、必要に応じ堆積条件を変えて、上層部分３２を堆積する。
なお、窒素を含むPoly - Si 層は、不純物析出層の生成を抑制するだけでなく、グレインバウンダリを不連続にするという効果も含んでいる。
【００６５】
以上のように、この実施の形態では、半導体基板上にゲート絶縁膜を形成したのち、このゲート絶縁膜の上に半導体材料を複数回に分割して堆積してゲート電極を形成する。あるいはまた、半導体材料を堆積した上に絶縁膜を形成し、さらにその上に半導体材料を堆積してゲート電極を形成する。その後の工程は、他の実施の形態と同様であるから、重複説明は省略する。
以上説明したように、この実施の形態においては、ゲート電極材料のグレインバウンダリを不連続的にすることにより、イオン注入における局所的チャネリングを防止することができる。
【００６６】
実施の形態５．
次に、NMOSトランジスタとPMOSトランジスタを含むDualゲート構造の半導体装置においては、PMOSトランジスタのゲート電極の方がゲート電極の空乏化がおこりやすい。従って、このようなDualゲート構造におけるPMOSトランジスタなどにおいて、空乏化が生じるのを防ぐために、NMOSトランジスタとPMOSトランジスタとでゲート電極の窒素濃度を変えた構造とするのがよい。すなわち、PMOSトランジスタのゲート電極については窒素濃度を下げたゲート電極構造を用いる。その場合は写真製版を用いてマスクをかけ、イオンインプラで打ちわける方法などが考えられる。
【００６７】
このような半導体装置の製造工程は次のとおりである。先ず、NMOSトランジスタとPMOSトランジスタを形成するために、半導体基板上の異なる導電型（ｐ型、ｎ型）の領域にそれぞれゲート絶縁膜を形成する。このゲート絶縁膜の上にそれぞれ半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に、半導体基板の導電型に対応してそれぞれ異なる濃度の窒素を含む層を形成する。あるいは、このゲート電極の側面に、半導体基板の導電型に対応してそれぞれ異なる濃度の窒素を含む層を形成する。もしくは、このゲート電極の表面または内部と、ゲート電極の側面とに、半導体基板の導電型に対応してそれぞれ異なる濃度の窒素を含む層を形成する。しかる後に、このゲート電極にサイドウォールを形成する。次いで、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。
【００６８】
このようにすれば、Dualゲート構造におけるPMOSトランジスタのゲート電極の空乏化を防ぎながら、イオン注入におけるチャネリングを防止することができる。
この実施の形態によれば、NMOSトランジスタとPMOSトランジスタを含むDualゲート構造の半導体装置において、他の実施の形態と同様な効果が得られる。
【００６９】
実施の形態６．
図１３は、この発明の実施の形態６による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。
実施の形態１〜５では、ゲート電極としてα- Si やPoly - Siなどの半導体材料によるゲート電極を形成した場合について述べた。
しかし、ゲート電極の構造としては、α- Si やPoly - Siなどの半導体材料を下部層として、その上に半導体材料と金属との化合物層あるいは金属層を形成したポリサイド構造やメタルポリサイド構造のゲート電極を形成する場合がある。このような場合にも、上記各実施の形態と同様に、半導体材料層に非晶質層を形成し、不純物析出抑制とチャネリング防止を図るようにすることができる。
【００７０】
すなわち、図１３に示すように、ゲート電極３Aの下層部３１Aが半導体材料で形成され、ゲート電極３Aの上部３２AがCVDやスパッタ等で形成されたシリサイド膜（例えばタングステンシリサイド）やメタル材料（例えば、タングステン、チタン、コバルトなど）の場合も、下部のα- Si やPoly - Si 電極のチャネリング現象は同様に起こり得ることである。よって、図１３に示すように、半導体材料層の中に非晶質層４を設けることにより、チャネリングを抑制でき、特性のそろった信頼性の高いデバイスを形成することが可能となる。この非晶質層４は、上記の各実施の形態で説明したとおり、例えば所定濃度に窒素を混入した層であり、不純物析出抑制層であり、また、チャネリング防止層として機能するものである。
【００７１】
以上のように、この実施の形態によれば、ポリサイド構造やメタルポリサイド構造のゲート電極を備えた半導体装置においても、ゲート電極のグレインサイズの巨大化と不純物析出層の形成を抑制し、局所的チャネリングを防止することができる。
【図面の簡単な説明】
【００７２】
【図１】この発明の実施の形態１による半導体装置の製造方法を説明するための斜視図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を説明するための斜視図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を説明するための斜視図である。
【図４】この発明の実施の形態１による半導体装置の製造方法を説明するための斜視図である。
【図５】この発明の実施の形態１による半導体装置の製造方法を説明するための斜視図である。
【図６】この発明の実施の形態２による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。
【図７】比較説明のために示す従来の短チャネルトランジスタの斜視図である。
【図８】この発明の実施の形態３による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。
【図９】比較説明のために示す従来の短チャネルトランジスタの斜視図である。
【図１０】この発明の実施の形態３による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。
【図１１】この発明の実施の形態４による、ゲート電極の製造方法と構造を説明するための図である。
【図１２】この発明の実施の形態４による、他のゲート電極の製造方法と構造を説明するための図である。
【図１３】この発明の実施の形態６による半導体装置におけるゲート電極の製造方法および構造を説明するための斜視図である。
【図１４】従来の半導体装置の製造方法を説明するための斜視図である。
【図１５】従来の半導体装置の製造方法を説明するための斜視図である。
【図１６】従来の半導体装置の製造方法を説明するための斜視図である。
【図１７】従来の半導体装置の製造方法を説明するための斜視図である。
【符号の説明】
【００７３】
１  半導体基板、  ２  ゲート酸化膜、  ３  ゲート電極、  ４  非晶質層、  ５  LDD層、  ６  サイドウォール形成用の絶縁膜、  ７  TEOSによる絶縁膜、  ８  SiN膜、  ９  サイドウォール、  １０  非晶質層。
【図１】
2009010417.tif 000003
【図２】
2009010417.tif 000004
【図３】
2009010417.tif 000005
【図４】
2009010417.tif 000006
【図５】
2009010417.tif 000007
【図６】
2009010417.tif 000008
【図７】
2009010417.tif 000009
【図８】
2009010417.tif 000010
【図９】
2009010417.tif 000011
【図１０】
2009010417.tif 000012
【図１１】
2009010417.tif 000013
【図１２】
2009010417.tif 000014
【図１３】
2009010417.tif 000015
【図１４】
2009010417.tif 000016
【図１５】
2009010417.tif 000017
【図１６】
2009010417.tif 000018
【図１７】
2009010417.tif 000019
【手続補正書】
【提出日】平成20年9月19日(2008.9.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の側面に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記非晶質層として、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
上記窒素を、イオン注入により混入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
上記窒素を、窒素雰囲気中で上記ゲート電極をアニールすることにより混入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
上記非晶質層として、上記ゲート電極の側面を酸化処理して形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部に非晶質層を形成する工程と、このゲート電極の側面に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
上記ゲート電極の表面または内部に形成する非晶質層として、窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を形成し、上記ゲート電極の側面に形成する非晶質層として、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
上記窒素をイオン注入により形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を複数回に分割して堆積してゲート電極を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体材料を堆積した上に絶縁膜を形成し、さらにその上に半導体材料を堆積してゲート電極を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上の異なる導電型の領域にそれぞれゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部、及び／もしくは側面に上記半導体基板の導電型に対応して異なる濃度の窒素を含む半導体材料層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
上記ゲート電極を形成する工程として、半導体材料を堆積した上に、上記半導体材料の金属化合物層または金属層を堆積することを特徴とする請求項１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
（ａ）第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、それぞれゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、
（ｃ）前記半導体基板の導電型に対応して互いに異なる濃度に少なくとも前記第１導電型素子領域の前記ゲート電極中に窒素イオンを注入する工程と、
（ｄ）前記それぞれのゲート電極にサイドウォールを形成する工程と、
（ｅ）前記それぞれのゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
（ｃ）工程において、前記窒素イオンは、前記ゲート電極の表面または側面に注入することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記ｐ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度は、前記ｎ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度よりも低くすることを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
（ａ）第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、それぞれゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、
（ｃ）前記半導体基板の導電型に対応して互いに異なる濃度に前記それぞれのゲート電極中に窒素イオンを注入する工程と、
（ｄ）前記それぞれのゲート電極にサイドウォールを形成する工程と、
（ｅ）前記それぞれのゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
（ｃ）工程において、前記窒素イオンは、前記ゲート電極の表面または側面に注入することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記ｐ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度は、前記ｎ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度よりも低くすることを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の側面に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
また、好ましくは、上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成することを特徴とするものである。
また、好ましくは、上記非晶質層として、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とするものである。
また、好ましくは、上記窒素を、イオン注入により混入することを特徴とするものである。
また、好ましくは、上記窒素を、窒素雰囲気中で上記ゲート電極をアニールすることにより混入することを特徴とするものである。
また、好ましくは、上記非晶質層として、上記ゲート電極の側面を酸化処理して形成することを特徴とするものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部に非晶質層を形成する工程と、このゲート電極の側面に非晶質層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
また、好ましくは、上記非晶質層として、グレインサイズが０．０５μｍ以下の半導体材料層を形成するものである。
また、好ましくは、上記ゲート電極の表面または内部に形成する非晶質層として、窒素を１×１０２０〜１×１０２２／ｃｍ３個含む半導体材料層を形成し、上記ゲート電極の側面に形成する非晶質層として、窒素を１×１０２０〜１×１０２１／ｃｍ３個含む半導体材料層を形成することを特徴とするものである。
また、好ましくは、上記窒素をイオン注入により形成することを特徴とするものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上に半導体材料を複数回に分割して堆積してゲート電極を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
また、好ましくは、半導体材料を堆積した上に絶縁膜を形成し、さらにその上に半導体材料を堆積してゲート電極を形成することを特徴とするものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この発明の半導体装置の製造方法は、半導体基板上の異なる導電型の領域にそれぞれゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、このゲート電極の表面または内部、及び／もしくは側面に上記半導体基板の導電型に対応して異なる濃度の窒素を含む半導体材料層を形成する工程と、上記ゲート電極にサイドウォールを形成する工程と、上記ゲート電極および上記サイドウォールをマスクとして上記半導体基板に不純物をイオン注入する工程とを含むことを特徴とするものである。
また、好ましくは、上記ゲート電極を形成する工程として、半導体材料を堆積した上に、上記半導体材料の金属化合物層または金属層を堆積することを特徴とするものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
この発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
（ａ）第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、それぞれゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、
（ｃ）前記半導体基板の導電型に対応して互いに異なる濃度に少なくとも前記第１導電型素子領域の前記ゲート電極中に窒素イオンを注入する工程と、
（ｄ）前記それぞれのゲート電極にサイドウォールを形成する工程と、
（ｅ）前記それぞれのゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
を含むことを特徴とするものである。
また、好ましくは、（ｃ）工程において、前記窒素イオンは、前記ゲート電極の表面または側面に注入することを特徴とするものである。
また、好ましくは、第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記ｐ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度は、前記ｎ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度よりも低くすることを特徴とするものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
（ａ）第１導電型半導体素子が形成される第１導電型素子領域および第２導電型半導体素子が形成される第２導電型素子領域の半導体基板上に、それぞれゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にそれぞれ半導体材料を堆積してゲート電極を形成する工程と、
（ｃ）前記半導体基板の導電型に対応して互いに異なる濃度に前記それぞれのゲート電極中に窒素イオンを注入する工程と、
（ｄ）前記それぞれのゲート電極にサイドウォールを形成する工程と、
（ｅ）前記それぞれのゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
を含むことを特徴とするものである。
また、好ましくは、（ｃ）工程において、前記窒素イオンは、前記ゲート電極の表面または側面に注入することを特徴とするものである。
また、好ましくは、第１導電型半導体素子は、ｎ型ＭＯＳトランジスタであり、
第２導電型半導体素子は、ｐ型ＭＯＳトランジスタであり、
前記ｐ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度は、前記ｎ型ＭＯＳトランジスタの前記ゲート電極の窒素濃度よりも低くすることを特徴とするものである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
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【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
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【手続補正１１】
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【補正対象項目名】００２１
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【手続補正１２】
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【補正対象項目名】００２２
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【手続補正１３】
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【補正対象項目名】００２３
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【手続補正１４】
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【補正対象項目名】００２４
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【手続補正１５】
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【補正対象項目名】００２５
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【手続補正１６】
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【補正対象項目名】００２６
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【手続補正１７】
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【補正対象項目名】００２７
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【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２８
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