(57)【要約】【課題】サンプリング期間が短い場合でも印加すべき階調電圧の低下を抑える。【解決手段】ソースドライバ１６は、複数の階調電圧を抵抗分圧により出力するラダー回路３２、複数の階調電圧から画像データに応じた階調電圧を選択して出力する第１のデコーダ３４、複数のプリチャージ電圧を出力する外部電源３６、複数のプリチャージ電圧から画像データに応じたプリチャージ電圧を選択して出力する第２のデコーダ３８、入力された階調電圧に応じた電圧をソース電極４０に出力するオペアンプ４２、オペアンプ４２と第２のデコーダ３８との間に設けられたプリチャージ用スイッチ４４、プリチャージ用スイッチ４４を制御する制御部４５を含む。プリチャージ期間を含むサンプリング期間の全期間において第１のデコーダ３４とオペアンプ４２とは常時接続され、制御部４５はプリチャージ用スイッチ４４をプリチャージ期間はオンし、プリチャージ期間終了後にオフする。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力端子に入力された階調電圧に基づく駆動電圧を表示画素の画素電極に出力する出力手段と、
複数種類の階調電圧を出力する階調電圧出力手段と、
前記入力端子を所定のプリチャージ電位にするためのプリチャージ期間中に前記出力手段と接続され、入力された画像データに応じた階調電圧を前記階調電圧出力手段から出力された階調電圧の中から選択して前記入力端子に出力するデコーダと、
前記入力端子を所定のプリチャージ電位にするためのプリチャージ電圧を前記入力端子に出力するプリチャージ電圧供給手段と、
前記プリチャージ電圧供給手段と前記入力端子との間に設けられたプリチャージ用スイッチと、
前記プリチャージ期間中に前記プリチャージ用スイッチをオンし、前記プリチャージ期間後に前記プリチャージ用スイッチをオフする制御手段と、
を備えた表示駆動装置。
【請求項２】
前記デコーダと前記出力手段との間を接続するための接続スイッチをさらに備え、
前記制御手段は、前記プリチャージ期間中に前記接続スイッチをオンすることを特徴とする請求項１記載の表示駆動装置。
【請求項３】
前記階調電圧出力手段は、複数の抵抗を直列接続して成ると共に抵抗分圧により前記複数種類の階調電圧を出力するラダー回路であることを特徴とする請求項１又は請求項２記載の表示駆動装置。
【請求項４】
前記プリチャージ電圧供給手段は、複数種類のプリチャージ電圧を出力し、
前記画像データに応じたプリチャージ電圧を前記プリチャージ電圧供給手段から出力された複数種類のプリチャージ電圧の中から選択して前記入力端子に出力するプリチャージ用デコーダをさらに備えたことを特徴とする請求項１〜請求項３の何れか１項に記載の表示駆動装置。
【請求項５】
前記プリチャージ用デコーダは、前記画像データの一部のビットデータが入力され、入力されたビットデータに基づいて前記プリチャージ電圧を選択することを特徴とする請求項４記載の表示駆動装置。
【請求項６】
前記デコーダは、前記画像データを複数ビット毎にプリデコードするプリデコード手段と、プリデコードされた信号に応じた階調電圧を前記階調電圧出力手段から出力された階調電圧の中から選択して前記入力端子に出力するデコード手段と、を含むことを特徴とする請求項１〜請求項５の何れか１項に記載の表示駆動装置。
【請求項７】
前記デコード手段は、複数のＭＯＳ−ＦＥＴをトーナメント状に配列して成ることを特徴とする請求項６記載の表示駆動装置。
【請求項８】
前記デコーダは、複数のＭＯＳ−ＦＥＴをトーナメント状に配列して成ることを特徴とする請求項１〜請求項５の何れか１項に記載の表示駆動装置。
【請求項９】
前記表示画素は液晶画素であることを特徴とする請求項１〜請求項８の何れか１項に記載の表示駆動装置。
【請求項１０】
入力端子に入力された階調電圧に基づく駆動電圧を表示画素の画素電極に出力する出力手段と、
複数種類の階調電圧を出力する階調電圧出力手段と、
入力された画像データに応じた階調電圧を前記階調電圧出力手段から出力された階調電圧の中から選択して前記入力端子に出力するデコーダと、
前記入力端子を所定のプリチャージ電位にするためのプリチャージ電圧を前記入力端子に出力するプリチャージ電圧供給手段と、
前記プリチャージ電圧供給手段と前記入力端子との間に設けられたプリチャージ用スイッチと、
を備えた表示駆動装置の表示駆動方法であって、
前記プリチャージ期間中に前記プリチャージ用スイッチをオンすると共に前記デコーダから前記階調電圧を前記入力端子に出力させ、前記プリチャージ期間後に前記プリチャージ用スイッチをオフする
ことを特徴とする表示駆動方法。
【請求項１１】
前記表示駆動装置は、前記デコーダと前記出力手段との間を接続するための接続スイッチを備え、
前記プリチャージ期間中に前記接続スイッチをオンする
ことを特徴とする請求項１０記載の表示駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示駆動装置及び表示駆動方法に係り、特に、液晶パネル等の表示パネルを駆動する表示駆動装置及び表示駆動方法に関するものである。
【背景技術】
【０００２】
従来、例えばＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型のＬＣＤパネル（液晶パネル）の表示駆動装置として、液晶画素の画素電極に印加される階調電圧の充放電を高速に行って液晶パネルを高速にドット反転駆動するために、画素電極を一時的に短絡することで画素電極を所定の電位にプリチャージするためのスイッチを備えた表示駆動装置が種々提案されている。
【０００３】
例えば、特許文献１には、外部電源を用いてプリチャージすることにより発熱を抑制する表示駆動装置が提案されている。
【０００４】
この特許文献１に記載された装置では、画像データに応じた階調電圧を出力するオペアンプの出力側を所定のタイミングで外部電源によりプリチャージしてチャージシェアリングすることにより、発熱を抑えている。
【０００５】
近年、画像データは多ビット化が進んで高解像度／高精細化が進んでおり、例えば複数の抵抗を直列接続して成るラダー回路から出力され階調電圧の中から画像データに応じた階調電圧を選択してオペアンプに出力するデコーダとして、ＭＯＳ−ＦＥＴ等のスイッチ素子を多段に接続したデコーダ、例えば特許文献２に記載されたようなトーナメント方式のデコーダを上記のような表示駆動装置に用いた場合、画像データのビット数が多くなるほどデコーダを構成するスイッチ素子が直列接続される段数が増加する。このため、スイッチに用いられるＭＯＳ−ＦＥＴ等のトランジスタのＯＮ抵抗が大きくなる。
【特許文献１】特開２００７−１９９２０３号公報
【特許文献２】特開２００６−１８６６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
また、近年では多チャンネル化によりソースドライバの出力数は５００チャネルを越えて１０００チャネルに近づきつつあり、例えば各チャネルで同一データとなるような画像データの場合、一つのラダー回路から全チャネルに同一の階調電圧が供給されるため、全チャネル分のデコーダの負荷とオペアンプの入力ゲートの負荷によってデコーダの出力に遅延が生じ、サンプリング期間内に目標電位まで到達しない場合がある、という問題があった。
【０００７】
近年では表示の高速化のためにサンプリング期間を非常に短くすることが要求され、これに伴ってプリチャージ期間も短くなっているが、デコーダのスイッチの段数が多くなってオン抵抗が大きくなると、デコーダ内の電圧の上昇がプリチャージのスピードに追いつかず、プリチャージ期間の終了後に出力が一時的に低下し、これによりサンプリング期間が終了するまでに目標電位にならない場合がある、という問題があった。
【０００８】
本発明は、上述した課題を解決するために提案されたものであり、サンプリング期間が短い場合でも印加すべき階調電圧の低下を抑えることができる表示駆動装置及び表示駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１記載の発明の表示駆動装置は、入力端子に入力された階調電圧に基づく駆動電圧を表示画素の画素電極に出力する出力手段と、複数種類の階調電圧を出力する階調電圧出力手段と、前記入力端子を所定のプリチャージ電位にするためのプリチャージ期間中に前記出力手段と接続され、入力された画像データに応じた階調電圧を前記階調電圧出力手段から出力された階調電圧の中から選択して前記入力端子に出力するデコーダと、前記入力端子を所定のプリチャージ電位にするためのプリチャージ電圧を前記入力端子に出力するプリチャージ電圧供給手段と、前記プリチャージ電圧供給手段と前記入力端子との間に設けられたプリチャージ用スイッチと、前記プリチャージ期間中に前記プリチャージ用スイッチをオンし、前記プリチャージ期間後に前記プリチャージ用スイッチをオフする制御手段と、を備えたことを特徴とする。
【００１０】
この発明によれば、プリチャージ期間中に出力手段と画像データに応じた階調電圧を選択して出力手段の入力端子に出力するデコーダとが接続されると共に、制御手段により、プリチャージ期間にプリチャージ電圧供給手段と入力端子との間に設けられたプリチャージ用スイッチがオンし、プリチャージ期間後にプリチャージ用スイッチがオフするように制御される。このため、プリチャージ期間中にデコーダ内部もプリチャージされるため、プリチャージ期間後に出力手段の入力端子の電位が一時的に低下するのを防ぐことができ、サンプリング期間が短い場合においてもサンプリング期間内に目標電位に到達させることができる。なお、請求項９に記載したように、前記表示画素は液晶画素である構成とすることができる。
【００１１】
また、請求項２に記載したように、前記デコーダと前記出力手段との間を接続するための接続スイッチをさらに備え、前記制御手段は、前記プリチャージ期間中に前記接続スイッチをオンするようにしてもよい。このように接続スイッチをあえて設けることにより、サンプリング期間の長さに応じて柔軟に制御することができる。
【００１２】
また、請求項３に記載したように、前記階調電圧出力手段は、複数の抵抗を直列接続して成ると共に抵抗分圧により前記複数種類の階調電圧を出力するラダー回路である構成としてもよい。
【００１３】
また、請求項４に記載したように、前記プリチャージ電圧供給手段は、複数種類のプリチャージ電圧を出力し、前記画像データに応じたプリチャージ電圧を前記プリチャージ電圧供給手段から出力された複数種類のプリチャージ電圧の中から選択して前記入力端子に出力するプリチャージ用デコーダをさらに備えた構成としてもよい。これにより、画像データに応じて適切なプリチャージ電圧を選択することが可能となる。
【００１４】
この場合、請求項５に記載したように、前記プリチャージ用デコーダは、前記画像データの一部のビットデータが入力され、入力されたビットデータに基づいて前記プリチャージ電圧を選択するようにしてもよい。
【００１５】
また、請求項６に記載したように、前記デコーダは、前記画像データを複数ビット毎にプリデコードするプリデコード手段と、プリデコードされた信号に応じた階調電圧を前記階調電圧出力手段から出力された階調電圧の中から選択して前記入力端子に出力するデコード手段と、を含む構成としてもよい。これにより、デコード手段を複数段のスイッチ素子で構成した場合にその段数を少なくすることができるため、より短いサンプリング期間にも対応することができる。
【００１６】
また、請求項７に記載したように、前記デコード手段は、複数のＭＯＳ−ＦＥＴをトーナメント状に配列して成る構成としてもよい。
【００１７】
また、請求項８に記載したように、前記デコーダは、複数のＭＯＳ−ＦＥＴをトーナメント状に配列して成る構成としてもよい。
【００１８】
請求項１０記載の発明の表示駆動方法は、入力端子に入力された階調電圧に基づく駆動電圧を表示画素の画素電極に出力する出力手段と、複数種類の階調電圧を出力する階調電圧出力手段と、入力された画像データに応じた階調電圧を前記階調電圧出力手段から出力された階調電圧の中から選択して前記入力端子に出力するデコーダと、前記入力端子を所定のプリチャージ電位にするためのプリチャージ電圧を前記入力端子に出力するプリチャージ電圧供給手段と、前記プリチャージ電圧供給手段と前記入力端子との間に設けられたプリチャージ用スイッチと、を備えた表示駆動装置の表示駆動方法であって、前記プリチャージ期間中に前記プリチャージ用スイッチをオンすると共に前記デコーダから前記階調電圧を前記入力端子に出力させ、前記プリチャージ期間後に前記プリチャージ用スイッチをオフすることを特徴とする。
【００１９】
この発明によれば、プリチャージ期間中にプリチャージ用スイッチをオンすると共にデコーダから階調電圧を入力端子に出力させ、プリチャージ期間後にプリチャージ用スイッチをオフするので、プリチャージ期間中にデコーダ内部もプリチャージされるため、プリチャージ期間後に出力手段の入力端子の電位が一時的に低下するのを防ぐことができ、サンプリング期間が短い場合においてもサンプリング期間内に目標電位に到達させることができる。
【００２０】
また、請求項１１に記載したように、前記表示駆動装置は、前記デコーダと前記出力手段との間を接続するための接続スイッチを備え、前記プリチャージ期間中に前記接続スイッチをオンするようにしてもよい。
【発明の効果】
【００２１】
以上説明したように本発明によれば、サンプリング期間が短い場合でも印加すべき階調電圧の低下を抑えることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００２３】
（第１実施形態）
図１は、本発明の第１実施形態に係るＬＣＤ装置１０を示す回路構成図である。このＬＣＤ装置１０は、例えばフラットパネルディスプレイ等のＬＣＤ（液晶）パネル１２、ゲートドライバ１４、及びソースドライバ１６を含んで構成されている。
【００２４】
ＬＣＤパネル１２は、ｎ本のゲートラインＧ１〜Ｇｎを駆動するゲートドライバ１４、ｍ本のソースラインＳ１〜Ｓｍを駆動するソースドライバ１６によって駆動される。
【００２５】
ＬＣＤパネル１２は、スイッチトランジスタＴＲ１１〜ＴＲｎｍ、液晶容量（液晶画素）ＣＸ１１〜ＣＸｎｍ、及び電圧レベルＶｃｏｍを印加する共通電極（図示省略）により構成された液晶画素がマトリクス状に配置された構成である。スイッチトランジスタは、本実施形態ではＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）により構成されるが、これに限られるものではない。
【００２６】
ソースドライバ１６は、各ソースラインＳ１〜Ｓｍに対して、画像データに応じて所定階調数分の階調電圧を出力する。なお、画像データがＭビットの場合、所定階調数は２Ｍである。
【００２７】
所望の画像をＬＣＤパネル１２に画像表示する際、ゲートドライバ１４は、ゲートラインＧ１からゲートラインＧｎまで順次ハイレベルにする。ソースドライバ１６は、これに同期して、ハイレベルになっているゲートラインに相当する行の画像に応じた階調電圧を各ソースラインＳ１〜Ｓｍに順次出力することにより、各行の液晶容量が順次充電され、画像がＬＣＤパネル１２に表示される。
【００２８】
図２には、本実施形態に係るソースドライバ１６の一部模式化した概略構成図を示した。なお、同図においては、説明を簡単にするために１チャネル分、すなわち１本のソースラインに関係する部分のみを示している。
【００２９】
同図に示すように、ソースドライバ１６は、複数の抵抗３０を直列接続して成り複数レベルの階調電圧を抵抗分圧により出力するラダー回路３２と、ラダー回路３２が出力する複数レベルの電圧の中から画像データに応じた階調電圧を選択して出力する第１のデコーダ３４と、ラダー回路３２の分圧範囲を設定する最高電圧ＶＨ及び最低電圧ＶＬ並びに複数レベルのプリチャージ電圧を出力する外部電源３６と、外部電源３６が出力する複数レベルのプリチャージ電圧の中から画像データに応じたプリチャージ電圧を選択して出力する第２のデコーダ３８と、入力端子に入力された階調電圧に応じた駆動電圧をソース電極４０に出力するオペアンプ４２と、オペアンプ４２と第２のデコーダ３８との間に設けられたプリチャージ用スイッチ４４と、プリチャージ用スイッチ４４のオンオフを制御する制御部４５と、を含んで構成されている。なお、ラダー回路３２及び外部電源３６以外は、チャネル毎に設けられる。
【００３０】
また、第１のデコーダ３４及び第２のデコーダ３８は、例えばトーナメント方式のデコーダであり、第１のデコーダ３４は図示しないインバータ回路や画像データのビット数分（Ｍビット分）の段数のＭＯＳ−ＦＥＴ群４８１〜４８Ｍを含んで構成され、第２のデコーダ３８は、図示しないインバータ回路や画像データの上位の複数ビット数分（Ｎビット分）の段数のＭＯＳ−ＦＥＴ群５０１〜５０Ｎを含んで構成される。
【００３１】
第１のデコーダ３４及び第２のデコーダ３８を構成する各ＭＯＳ−ＦＥＴは、例えばＮチャネルのＭＯＳ−ＦＥＴのみ又はＰチャネルのＭＯＳ−ＦＥＴのみで構成することができるが、ＮチャネルのＭＯＳ−ＦＥＴのみ又はＰチャネルのＭＯＳ−ＦＥＴのみで各デコーダを構成した場合にラダー回路３２が出力する階調電圧の全範囲をカバーできないような場合には、ＣＭＯＳ−ＦＥＴを用いるようにしてもよい。
【００３２】
ラダー回路３２は、２Ｍレベルの階調電圧Ｖ１〜Ｖ２Ｍを第１のデコーダ３４の１段目のＭＯＳ−ＦＥＴ群４８１に出力する。また、外部電源３６は、図２に示すようにラダー回路３２を介して第２のデコーダ３８のＭＯＳ−ＦＥＴ群の段数分のプリチャージ電圧、すなわち２Ｎレベルのプリチャージ電圧ＰＲ１〜ＰＲ２Ｎを第２のデコーダ３８の１段目のＭＯＳ−ＦＥＴ群に出力する。
【００３３】
トーナメント方式のデコーダは、例えば上記特許文献２の図１５に記載されているようなデコーダであり、トーナメント状にスイッチとしてのＭＯＳ−ＦＥＴが配列される。例えば図２の第１のデコーダ３４の場合、１段目には２Ｍ個のＭＯＳ−ＦＥＴから成るＭＯＳ−ＦＥＴ群４８１が配列され、２段目には２Ｍ−１個のＭＯＳ−ＦＥＴから成るＭＯＳ−ＦＥＴ群４８２が配列され、以下同様に前段の１／２の数のＭＯＳ−ＦＥＴが順に１０段目まで配列される。そして、画像データの各ビットＤ［０］〜Ｄ［Ｍ−１］に応じて各段のＭＯＳ−ＦＥＴがオンし、１段目からＭ段目まで全てＯＮするＭＯＳ−ＦＥＴの経路が一つ決定する。すなわちトーナメントを勝ち上がるのと同様にラダー回路３２が出力する２Ｍレベルの階調電圧Ｖ１〜Ｖ２Ｍのうち画像データに応じた階調電圧が一つ選択されてオペアンプ４２に出力される。
【００３４】
また、第２のデコーダ３８は、１段目には２Ｎ個のＭＯＳ−ＦＥＴから成るＭＯＳ−ＦＥＴ群が配列され、２段目には２Ｎ−１個のＭＯＳ−ＦＥＴから成るＭＯＳ−ＦＥＴ群が配列され、以下同様に前段の１／２の数のＭＯＳ−ＦＥＴが順にＮ段目まで配列される。そして、画像データの上位Ｎビット分の各ビットデータに応じて各段のＭＯＳ−ＦＥＴがオンし、１段目からＮ段目まで全てＯＮするＭＯＳ−ＦＥＴの経路が一つ決定する。すなわち外部電源３６からラダー回路３２を介して出力される１６レベルのプリチャージ電圧ＰＲ１〜ＰＲ２Ｎのうち画像データに応じたプリチャージ電圧が一つ選択されてオペアンプ４２に出力される。
【００３５】
このように第２のデコーダ３８は、画像データの上位Ｎビット分のビットデータに応じてプリチャージ電圧を選択するため、画像データに対応した階調電圧に近いプリチャージ電圧が選択される。
【００３６】
上記のような構成のソースドライバ１６では、図３に示すサンプリング期間内に液晶画素に所望の階調電圧を印加する場合、サンプリング期間のうち同図に示すｔＡ〜ｔＢのプリチャージ期間には、図２のＡ点における電位を図２に示すプリチャージ電位にするために、制御部４５がプリチャージ用スイッチ４４をオンすることにより第２のデコーダ３８から出力されるプリチャージ電圧を第１のデコーダ３４とオペアンプ４２の入力端子との間に出力する。そして、プリチャージ期間が終了しｔＢ〜ｔＣの期間では、プリチャージ用スイッチ４４をオフする。
【００３７】
図２に示すように、ソースドライバ１６は、第１のデコーダ３４とオペアンプ４２との間が常時接続されているため、プリチャージ期間であるｔＡ〜ｔＢの期間及びプリチャージ期間後のｔＢ〜ｔＣの期間の何れも第１のデコーダ３４は画像データに応じて選択された階調電圧をオペアンプ４２に出力する。
【００３８】
また、プリチャージ用スイッチ４４は、制御部４５によりプリチャージ期間であるｔＡ〜ｔＢの期間でオンされ、プリチャージ期間後のｔＢ〜ｔＣの期間ではオフされる。
【００３９】
これにより、本実施形態に係るソースドライバ１６では、プリチャージ期間も第１のデコーダ３４とオペアンプ４２との間が常時接続されているため、第１のデコーダ３４内部もプリチャージされ図２のＡ点の電位を目標電位近くまでチャージすることができる。このため、図３に示すように、図２のＡ点における電位ＶＡは、プリチャージ期間が終了したｔＢ以降にチャージシェアにより一旦電圧降下することがなく、サンプリング期間が終了するｔＣまでに十分に目標電位に到達させることができる。
【００４０】
ここで、比較例として、図５に示すソースドライバ１００のように、第１のデコーダ３４とオペアンプ４２との間に接続スイッチ４６が設けられた構成において、制御部４５が以下に示すようにプリチャージ用スイッチ４４及び接続スイッチ４６のオンオフを制御した場合について説明する。
【００４１】
【表１】
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この場合、プリチャージ期間であるｔＡ〜ｔＢの期間では、制御部４５が接続スイッチ４６をオフしてプリチャージ用スイッチ４４をオンすることにより第２のデコーダ３８から出力されるプリチャージ電圧をオペアンプ４２に出力する。そして、プリチャージ期間が終了しｔＢ〜ｔＣの期間では、図５のＡ点における電位を図６に示す目標電位にするために、制御部４５が接続スイッチ４６をオンしてプリチャージ用スイッチ４４をオフすることにより第１のデコーダ３４から出力される階調電圧をオペアンプ４２に出力する。
【００４２】
しかしながら、上記の表１のように接続スイッチ４６及びプリチャージ用スイッチ４４をプリチャージ期間とその後とで交互にオンした場合、図６に示すように、図５の接続スイッチ４６とオペアンプ４２との間のＢ点の電位ＶＢは、プリチャージ期間内にプリチャージ電位に到達し、図５のＡ点の電位ＶＡは徐々に上昇していくがプリチャージ期間が終了するまでにプリチャージ電位に到達しない。このため、プリチャージ期間が終了して接続スイッチ４６がオンしても、第１のデコーダ３４の出力が一時的に低下し、サンプリング期間が終了するｔＣまでに目標電位にならない場合がある（図６において破線５２の部分）。これにより、所望の階調電圧よりも低い電圧がソース電極４０に印加されてしまい、画像表示が劣化する場合がある。
【００４３】
すなわち、第１のデコーダ３４のＭＯＳ−ＦＥＴの段数がそれほど多くない場合には、上記の表１のように接続スイッチ４６及びプリチャージ用スイッチ４４をプリチャージ期間とその後とで交互にオンすることでラダー回路３２からの階調電圧による第１のデコーダ３４の充電とプリチャージ電圧によるオペアンプ４２の入力側の充電とを別々に行っても目標電位に到達させることが可能であるが、第１のデコーダ３４のＭＯＳ−ＦＥＴの段数が多くなるとオン抵抗が増加するので、上記の表１のように接続スイッチ４６及びプリチャージ用スイッチ４４を制御したのでは目標電位にならない場合がある。
【００４４】
これに対し、本実施形態では、前述したようにプリチャージ期間中及びプリチャージ期間終了後も第１のデコーダ３４とオペアンプ４２との間が常時接続されているため、サンプリング期間が短い場合でも階調電圧が低下するのを抑えることができる。
【００４５】
なお、本実施形態では、第１のデコーダ３４とオペアンプ４２との間が常時接続された構成について説明したが、図５のソースドライバ１００と同様に接続スイッチ４６を設け、プリチャージ期間であるｔＡ〜ｔＢの期間でオンし、プリチャージ期間後のｔＢ〜ｔＣの期間でもオンするように、すなわちサンプリング期間の全期間においてオンするように接続スイッチ４６を制御するようにしてもよい。このように接続スイッチ４６をあえて設けることにより、サンプリング期間が比較的長い場合には従来と同様にプリチャージ期間では接続スイッチ４６をオフしてデコーダ３４とオペアンプ４２とを切り離し、オペアンプ４２の入力側のみプリチャージする制御を行い、サンプリング期間が短い場合には本実施形態のように常に接続スイッチ４６をオンするように制御する等、サンプリング期間の長短に応じて柔軟に対応することができる。
【００４６】
また、接続スイッチ４６を設けた構成の場合において、第１のデコーダ３４のＭＯＳ−ＦＥＴの段数がそれほど多くない場合、すなわちオン抵抗がそれほど大きくない場合には、接続スイッチ４６をプリチャージ期間の全期間においてオンしなくても、一部の期間でオンすれば足りる場合もある。従って、制御部４５は、第１のデコーダ３４のＭＯＳ−ＦＥＴの段数やサイズに応じてプリチャージ期間中に接続スイッチ４６をオンする期間を適宜設定するようにしてもよい。これにより、接続スイッチ４６をオンさせる時間が無駄に長くなるのを防ぐことができる。
【００４７】
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【００４８】
図４には、本実施形態に係るソースドライバ６０の一部模式化した概略構成図を示した。なお、図２に示すソースドライバ１６、図５に示すソースドライバ１００と同一部分には同一符号を付し、その詳細な説明は省略する。
【００４９】
図４に示すように、ソースドライバ６０は、プリデコード回路６２を備えている。このプリデコード回路６２には、Ｍビットの画像データの各ビットＤ［０］〜Ｄ［Ｍ−１］が入力される。
【００５０】
そして、プリデコード回路６２は、入力された画像データをｑビットずつプリデコードして各々２ｑレベルの信号に変換して第１のデコーダ３４’へ出力する。具体的には、例えばｑ＝２の場合、Ｄ［０」、Ｄ［１］の２ビットをデコードし、例えばＤ［０」、Ｄ［１］が‘００’の場合は予め定めた第１のレベルの信号を信号線６４１に出力し、‘０１’の場合は予め定めた第２のレベルの信号を信号線６４１に出力し、‘１０’の場合は予め定めた第３のレベルの信号を信号線６４１に出力し、‘１１’の場合は予め定めた第４のレベルの信号を信号線６４１に出力する。以下同様に２ビットずつデコードし、Ｄ［Ｍ−２」、Ｄ［Ｍ−１］の２ビットをデコードしたデコード結果に応じたレベルの信号を信号線６４ｒに出力する。なお、ｒ＝Ｍ／ｑである。
【００５１】
第１のデコーダ３４’は、信号線６４１〜６４ｒの数に応じた段数のＭＯＳ−ＦＥＴ群６６１〜６６ｒや図示しないインバータ回路等を含んで構成されており、各ＭＯＳ−ＦＥＴはトーナメント状に配列される。すなわち、例えばｑ＝２の場合、信号線６４１に接続される１段目のＭＯＳ−ＦＥＴ群６６１は２Ｍ個のＭＯＳ−ＦＥＴから成り、以下前段の１／２ｑの数のＭＯＳ−ＦＥＴから成るＭＯＳ−ＦＥＴ群が順にｒ段目まで配列される。
【００５２】
そして、信号線６４１〜６４ｒから出力される各信号のレベルに応じて各段のＭＯＳ−ＦＥＴがオンし、１段目からｒ段目まで全てＯＮするＭＯＳ−ＦＥＴの経路が一つ決定する。すなわちトーナメントを勝ち上がるのと同様にラダー回路３２が出力する１０２４レベルの階調電圧Ｖ１〜Ｖ２Ｍのうち画像データに応じた階調電圧が一つ選択されてオペアンプ４２に出力される。
【００５３】
また、第２のデコーダ３８’は、画像データの上位Ｎビット分をプリデコードした信号が出力される信号線に応じて設けられたＭＯＳ−ＦＥＴ群６８ｓ、６８ｓ-1・・・や図示しないインバータ回路等を含んで構成されており、各ＭＯＳ−ＦＥＴはトーナメント状に配列される。なお、ｓ＝ｎ／ｑである。すなわち１段目のＭＯＳ−ＦＥＴ群は２Ｎ個のＭＯＳ−ＦＥＴから成り、以下前段の１／２ｑの数のＭＯＳ−ＦＥＴから成るＭＯＳ−ＦＥＴ群が順にｓ段目まで配列される。例えばＮ＝４、ｑ＝２の場合、ｓ＝２であるから、１段目のＭＯＳ−ＦＥＴ群は１６個、２段目のＭＯＳ−ＦＥＴ群は４個のＭＯＳ−ＦＥＴから成る。
【００５４】
そして、信号線６４ｒ、６４ｒ−１・・・から出力される各信号のレベルに応じて各段のＭＯＳ−ＦＥＴがオンし、１段目から２段目まで全てＯＮするＭＯＳ−ＦＥＴの経路が一つ決定する。すなわち外部電源３６からラダー回路３２を介して出力される１６レベルのプリチャージ電圧ＰＲ１〜ＰＲ２Ｎのうち画像データに応じたプリチャージ電圧が一つ選択されてオペアンプ４２に出力される。
【００５５】
また、接続スイッチ４６及びプリチャージ用スイッチ４４のオンオフは制御部４５により以下のように制御される。
【００５６】
【表２】
2009139538.tif 000004
すなわち、プリチャージ期間であるｔＡ〜ｔＢの期間は接続スイッチ４６をオンすると共にプリチャージ用スイッチ４４をオンする。そして、プリチャージ期間後のｔＢ〜ｔＣの期間も第１のデコーダ３４’とオペアンプ４２との間が接続されるように、すなわちサンプリング期間の全期間において第１のデコーダ３４’とオペアンプ４２との間が接続されるように接続スイッチ４６を引き続きオンしたままとし、プリチャージ用スイッチ４４をオフする。すなわち、プリチャージ用スイッチ４４は第１実施形態と同様に制御する。
【００５７】
上記のように接続スイッチ４６及びプリチャージ用スイッチ４４を制御することにより、第１実施形態と同様に、従来のようにプリチャージ期間が終了したｔＢ以降にチャージシェアにより一旦電圧降下することがなく、サンプリング期間が終了するｔＣまでに十分に目標電位に到達させることができる。
【００５８】
また、第１のデコーダ３４’及び第２のデコーダ３８’のＭＯＳ−ＦＥＴ群の段数を少なくすることができるため、目標電位に到達するまでの時間をさらに短縮することができる。これによりサンプリング期間がより短い場合にも対応することができる。
【００５９】
なお、前述したように、第１のデコーダ３４のＭＯＳ−ＦＥＴの段数がそれほど多くない場合、すなわちオン抵抗がそれほど大きくない場合には、接続スイッチ４６をプリチャージ期間の全期間においてオンしなくても、一部の期間でオンすれば足りる場合もある。従って、制御部４５は、第１のデコーダ３４のＭＯＳ−ＦＥＴの段数やサイズに応じてプリチャージ期間中に接続スイッチ４６をオンする期間を適宜設定するようにしてもよい。これにより、接続スイッチ４６をオンさせる時間が無駄に長くなるのを防ぐことができる。
【００６０】
また、第１実施形態と同様に、接続スイッチ４６を省略し、第１のデコーダ３４’とオペアンプ４２との間を常時接続した構成としてもよい。
【００６１】
また、本実施形態では、Ｍビットの画像データをｑビットずつ２ｑレベルの信号にプリデコードするプリデコード回路を備えた構成について説明したが、何ビットずつ何レベルの信号にプリデコードするかはサンプリング期間の長さ等に応じて適宜設定することができる。
【００６２】
また、上記各実施形態では、プリチャージ電圧を画像データの上位Ｎビットに基づいて選択する場合について説明したが、画像データのどのビットを用いてプリチャージ電圧を選択するかは適宜設定することができる。
【００６３】
また、上記各実施形態においては、プリチャージ電圧を外部電源３６からラダー回路３２を介して供給する場合について説明したが、プリチャージ電圧用の電源を別途設けるようにしてもよい。
【００６４】
また、上記各実施形態においては、各デコーダをトーナメント状にＭＯＳ−ＦＥＴを配列した構成とした場合について説明したが、第２実施形態で説明したようなプリデコードタイプやＲＯＭデコードタイプ等、画像データに応じた階調電圧を選択できる構成であればこれに限られるものではない。
【００６５】
また、上記各実施形態においては、各デコーダのスイッチとしてＭＯＳ−ＦＥＴを用いた場合について説明したが、これに限らず、他のスイッチ素子を用いるようにしてもよい。
【００６６】
また、上記各実施形態において、プリチャージ期間の長さを調整可能な調整回路を設けるようにしてもよい。この場合、デコーダの出力がプリチャージ電位に到達した時点で直ぐにプリチャージ用スイッチ４４をオフしてプリチャージ期間を終了するように設定することが可能となり、プリチャージ期間を固定とした場合のようにプリチャージ期間が終了するまでプリチャージ用スイッチ４４をオフするのを待つ必要がなく、さらにサンプリング期間を短縮することができる。
【００６７】
また、上記各実施形態では、ＬＣＤパネルを駆動する装置に本発明を適用した場合について説明したが、これに限らず、有機ＥＬ素子や有機発光ダイオード等を用いたディスプレイ等、複数種類の階調電圧が表示画素に印加されることにより画像を表示する多階調のディスプレイを駆動する装置であれば本発明を適用可能である。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態に係る本発明に係るＬＣＤ装置の構成図である。
【図２】第１実施形態に係るソースドライバの概略構成図である。
【図３】第１実施形態に係るソースドライバのデコーダの出力電圧の波形図である。
【図４】第２実施形態に係るソースドライバの概略構成図である。
【図５】比較例に係るソースドライバの概略構成図である。
【図６】比較例に係るソースドライバのデコーダの出力電圧の波形図である。
【符号の説明】
【００６９】
１０      ＬＣＤ装置
１２      ＬＣＤパネル
１４      ゲートドライバ
１６      ソースドライバ
３０      抵抗
３２      ラダー回路（階調電圧出力手段）
３４      第１のデコーダ（デコーダ）
３４’      第１のデコーダ（デコード手段）
３６      外部電源（プリデコード電圧供給手段）
３８      第２のデコーダ
３８’      第２のデコーダ
４０      ソース電極（画素電極）
４２      オペアンプ（出力手段）
４４      プリチャージ用スイッチ
４６      接続スイッチ
４７      制御部（制御手段）
６０      ソースドライバ
６２      プリデコード回路（プリデコード手段）
１００      ソースドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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