(57)【要約】【課題】高速化を維持しつつ、レイアウトサイズを増大させることなしに配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供する。【解決手段】半導体集積回路装置において、第１コンポーネントと第２コンポーネントとを接続する信号線は、電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、第２の部分の抵抗率は第１の抵抗率であり、第１、第３、第４、第５及び第６の部分の抵抗率は第１の抵抗率より低い第２または第３の抵抗率であって、且つ、第２の部分の抵抗値は複数の第１の配線ごとに異なり、複数の第１の配線は、配線長の和が小さい順に所定の位置から奇数番目に配置され、複数の第２の配線は、配線長の和が大きい順に前記所定の位置から偶数番目に配置される。【選択図】図２
2009260158.tif 000002
【特許請求の範囲】
【請求項１】
第１コンポーネントと、
第２コンポーネントと、
前記第１コンポーネントと前記第２コンポーネントとを接続する信号線とを備え、
前記信号線は、それぞれが電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線を有し、
前記第２の部分の抵抗率は第１の抵抗率であり、前記第１、第３及び第４の部分の抵抗率は前記第１の抵抗率より低い第２または第３の抵抗率であって、且つ、前記第２の部分の抵抗値は前記複数の第１の配線ごとに異なり、
前記複数の第１の配線は、それぞれ、前記第１の部分と前記第２の部分とが第１コンタクトで接続され、前記第２の部分と前記第３の部分とが第２コンタクトで接続され、前記第３の部分と前記第４の部分とが第３コンタクトで接続されることを特徴とする半導体集積回路装置。
【請求項２】
前記信号線は、更に第５の部分と第６の部分とを有する１以上の第２の配線を有し、
前記第５及び第６の部分の抵抗率は、それぞれ前記第２または第３の抵抗率であり、
前記１以上の第２の配線は、それぞれ前記第５の部分と前記第６の部分とが第４コンタクトで接続され、
前記複数の第１の配線の、前記第１コンポーネント側の端部から前記第１コンタクトまでの前記第１の部分の配線長と、前記第１コンタクトの長さと、前記第１コンタクトから前記第２コンタクトまでの前記第２の部分の配線長と、前記第２コンタクトの長さと、前記第２コンタクトから前記第３コンタクトまでの前記第３の部分の配線長と、前記第３コンタクトの長さと、前記第３コンタクトから前記第２コンポーネント側の端部までの前記第４の部分の配線長との和が最小の配線と、前記１以上の第２の配線の、前記第１コンポーネント側の端部から前記第４コンタクトまでの前記第５の部分の配線長と、前記第４のコンタクトの長さと、前記第４コンタクトから前記第２コンポーネント側の端部までの前記第６の部分の配線長との和が最大の配線とが隣接して配置されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第１コンポーネントと、
第２コンポーネントと、
前記第１コンポーネントと前記第２コンポーネントとを接続する信号線とを備え、
前記信号線は、それぞれが電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、それぞれが電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、
前記第２の部分の抵抗率は第１の抵抗率であり、前記第１、第３、第４、第５及び第６の部分の抵抗率は前記第１の抵抗率より低い第２または第３の抵抗率であって、且つ、前記第２の部分の抵抗値は前記複数の第１の配線ごとに異なり、
前記複数の第１の配線は、それぞれ、前記第１の部分と前記第２の部分とが第１コンタクトで接続され、前記第２の部分と前記第３の部分とが第２コンタクトで接続され、前記第３の部分と前記第４の部分とが第３コンタクトで接続され、且つ、前記第１コンポーネント側の端部から前記第１コンタクトまでの前記第１の部分の配線長と、前記第１コンタクトの長さと、前記第１コンタクトから前記第２コンタクトまでの前記第２の部分の配線長と、前記第２コンタクトの長さと、前記第２コンタクトから前記第３コンタクトまでの前記第３の部分の配線長と、前記第３コンタクトの長さと、前記第３コンタクトから前記第２コンポーネント側の端部までの前記第４の部分の配線長との和が小さい順に所定の位置から奇数番目に配置され、
前記複数の第２の配線は、それぞれ、前記第５の部分と前記第６の部分とが第４コンタクトで接続され、且つ、前記第１コンポーネント側の端部から前記第４コンタクトまでの前記第５の部分の配線長と、前記第４コンタクトの長さと、前記第４コンタクトから前記第２コンポーネント側の端部までの前記第６の部分の配線長との和が大きい順に前記所定の位置から偶数番目に配置されることを特徴とする半導体集積回路装置。
【請求項４】
前記複数の第１の配線は、それぞれ、前記第１コンポーネント側の端部から前記第１コンタクトまでの前記第１の部分の配線長と、前記第１コンタクトの長さと、前記第１コンタクトから前記第２コンタクトまでの前記第２の部分の配線長と、前記第２コンタクトの長さと、前記第２コンタクトから前記第３コンタクトまでの前記第３の部分の配線長と、前記第３コンタクトの長さと、前記第３コンタクトから前記第２コンポーネント側の端部までの前記第４の部分の配線長との和が小さい順に所定の位置から偶数番目に配置され、
前記第２の配線は、それぞれ、前記第１コンポーネント側の端部から前記第４コンタクトまでの前記第５の部分の配線長と、前記第４コンタクトの長さと、前記第４コンタクトから前記第２コンポーネント側の端部までの前記第６の部分の配線長との和が大きい順に前記所定の位置から奇数番目に配置されることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記複数の第１の配線の前記第２の部分はそれぞれ第１のレイヤーに形成され、且つ、前記複数の第１の配線の前記第１の部分及び前記第３の部分、並びに前記第２の配線の前記第５の部分はそれぞれ前記第１のレイヤーと異なる第２のレイヤーに形成され、
前記第１の部分の前記第２コンポーネント側の端部と前記第２の部分の前記第１コンポーネント側の端部は、前記第１コンタクトを介してそれぞれ接続され、前記第２の部分の前記第２コンポーネント側の端部と前記第３の部分の前記第１コンポーネント側の端部は、前記第２コンタクトを介してそれぞれ接続されることを特徴とする請求項１ないし請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、複数本で構成されるデータバス、アドレスバス等の信号線を具備する半導体集積回路装置おいて配線遅延及び配線間スキューを低減することに関する。
【背景技術】
【０００２】
近年、半導体集積回路装置においては、微細化の進展により配線ピッチも年々縮小化傾向にあり、狭配線間スペースに伴う配線間容量の増大及び配線幅の縮小に伴う配線抵抗の増大等による配線遅延並びに配線間スキューが無視できない状況にある。これらは、半導体集積回路装置の高速化を阻害するとともに動作マージンの低下に繋がるため、早急な改善が求められている。
【０００３】
かかる配線遅延を低減するために、特許文献１に示されたような、配線遅延を低減させる手法が提案されている。しかし、かかる対策によっても、レイアウトサイズを増大させることなく配線間スキューを大幅に改善することは困難であった。
【特許文献１】特開２０００−２６９４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高速化を維持しつつ、レイアウトサイズを増大させることなしに、配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る第１の特徴は、半導体集積回路装置において、第１コンポーネントと、第２コンポーネントと、前記第１コンポーネントと前記第２コンポーネントとを接続する信号線とを備え、前記信号線は、それぞれが電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線を有し、前記第２の部分の抵抗率は第１の抵抗率であり、前記第１、第３及び第４の部分の抵抗率は前記第１の抵抗率より低い第２または第３の抵抗率であって、且つ、前記第２の部分の抵抗値は前記複数の第１の配線ごとに異なり、前記複数の第１の配線は、それぞれ、前記第１の部分と前記第２の部分とが第１コンタクトで接続され、前記第２の部分と前記第３の部分とが第２コンタクトで接続され、前記第３の部分と前記第４の部分とが第３コンタクトで接続される。
【０００６】
本発明の実施の形態に係る第２の特徴は、半導体集積回路装置において、第１コンポーネントと、第２コンポーネントと、前記第１コンポーネントと前記第２コンポーネントとを接続する信号線とを備え、前記信号線は、それぞれが電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、それぞれが電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、前記第２の部分の抵抗率は第１の抵抗率であり、前記第１、第３、第４、第５及び第６の部分の抵抗率は前記第１の抵抗率より低い第２または第３の抵抗率であって、且つ、前記第２の部分の抵抗値は前記複数の第１の配線ごとに異なり、前記複数の第１の配線は、それぞれ、前記第１の部分と前記第２の部分とが第１コンタクトで接続され、前記第２の部分と前記第３の部分とが第２コンタクトで接続され、前記第３の部分と前記第４の部分とが第３コンタクトで接続され、且つ、前記第１コンポーネント側の端部から前記第１コンタクトまでの前記第１の部分の配線長と、前記第１コンタクトの長さと、前記第１コンタクトから前記第２コンタクトまでの前記第２の部分の配線長と、前記第２コンタクトの長さと、前記第２コンタクトから前記第３コンタクトまでの前記第３の部分の配線長と、前記第３コンタクトの長さと、前記第３コンタクトから前記第２コンポーネント側の端部までの前記第４の部分の配線長との和が小さい順に所定の位置から奇数番目に配置され、前記複数の第２の配線は、それぞれ、前記第５の部分と前記第６の部分とが第４コンタクトで接続され、且つ、前記第１コンポーネント側の端部から前記第４コンタクトまでの前記第５の部分の配線長と、前記第４コンタクトの長さと、前記第４コンタクトから前記第２コンポーネント側の端部までの前記第６の部分の配線長との和が大きい順に前記所定の位置から偶数番目に配置される。
【０００７】
本発明の実施の形態に係る第３の特徴は、半導体集積回路装置の信号線の配線方法において、第１のレイヤーに、第１の抵抗率を有する第１の配線の第２の部分を形成し、第２のレイヤーに、前記第１の抵抗率より低い第２の抵抗率を有する前記第１の配線の第１の部分及び第３の部分を形成し、第１コンタクトと前記第２の部分との接点から第２コンタクトと前記第２の部分との接点までの距離が総配線抵抗に基づいて予め設定された距離になるように、前記第１コンタクト及び前記第２コンタクトを、それぞれ異なるレイヤー間を接続する２つのコンタクトを電気的に直列に接続して形成して、前記第２の部分と前記第１の部分とを前記第１コンタクトでそれぞれ接続し、且つ、前記第２の部分と前記第３の部分とを前記第２コンタクトでそれぞれ接続する。
【発明の効果】
【０００８】
本発明よれば、高速化を維持しつつ、レイアウトサイズを増大させることなしに、配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１０】
（第１の実施の形態）
上述したように、微細化が進展する半導体集積回路装置においては、配線ピッチが年々縮小化傾向にある。ここで、半導体集積回路装置においては、電気信号が配線を伝わる際に遅延が生じてしまう。いわゆる配線遅延である。そして、かかる配線遅延は、配線抵抗（Ｒｅｓｉｓｔａｎｃｅ）と配線容量（Ｃａｐａｃｉｔａｎｃｅ）の積（これを、ＲＣ又はＣＲというが、本明細書においては、以下、ＣＲと表記する。）によって決まる。従って、上述した微細化の進展に伴い、配線幅の縮小によって配線抵抗が増大し、一方、配線ピッチが縮小することから配線間容量が増大するため、配線遅延が無視できない状況にある。
【００１１】
また、半導体集積回路装置の高速化及び動作マージンの確保には、配線間でのデータスキューの低減が必須であるが、大容量化の要求により、例えば、一度に読み出すメモリセルの数が増大傾向にあるため、配線間でのデータスキューの低減が一層重要になっている。特に、半導体集積回路装置のデータバスやアドレスバス等の信号線は、複数の配線から構成されるため、かかる配線における配線間のデータスキューの低減が求められている。
【００１２】
［半導体集積回路装置のデータバスの構成］
図１及び図２を参照する。図１は、本発明の一実施の形態に係る半導体集積回路装置のデータバスの概略図である。図２は、図１の部分Ａの拡大図である。なお、実施の形態に係る半導体集積回路装置は、ここではＮＡＮＤ型フラッシュメモリを例に取って説明するが、本発明の一実施形態に係る半導体集積回路装置は、ＮＡＮＤ型フラッシュメモリに限定されるものではない。半導体集積回路装置には、上述したようにデータバスやアドレスバス等、複数本の配線から構成される信号線が存在するが、本実施の形態についての以下の説明においては、第１コンポーネントであるデータバッファと第２コンポーネントである外部入出力端子とを接続するデータバスを例にとって説明する。但し、本実施の形態はデータバスに限定されるものではなく、全ての信号線に適用できる。なお、以下において、第１コンポーネント及び第２コンポーネントは、データバッファや外部入出力端子等の信号線によって接続される半導体集積回路装置の構成要素を意味するが、これに限定されるわけではない。
【００１３】
半導体集積回路装置は、複数の電気的に書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイを複数有する。図１においては、半導体集積回路装置のメモリセルアレイを例示的に示し、プレーン０、プレーン１の２つのメモリセルアレイ１を示している。
【００１４】
それぞれのメモリセルアレイ１は、ビット線（図示せず）を介してセンスアンプ（Ｓ／Ａ）２に接続される。各メモリセルは、センスアンプ２によってビット線に接続されてデータ読み出しが行われる。センスアンプ２には、カラム選択を行うカラムデコーダ３が付属する。また、センスアンプ２には、カラム選択を行うカラムゲート（図示せず）が付属し、カラムデコーダ３は、アドレス回路から提供されるアドレス情報を受けて、前記カラムゲートの制御を行う。即ち、カラムデコーダ３は、該カラムデコーダ３によって選択されたカラムとデータバス１０とをデータバッファ４を介して接続し、読み出しデータ及び書き込みデータの転送を行う。
【００１５】
センスアンプ２は、図１に示すように、プレーン０のメモリセルアレイ１について、図１に向かって上部にセンスアンプ２ａが配設され、下部にセンスアンプ２ｂが配置される。そして、各ビットラインにそれぞれ接続される。同様に、プレーン１のメモリセルアレイ１についても、センスアンプ２ｃ及び２ｄが配置される。
【００１６】
各センスアンプ２ａ〜２ｄと複数の外部入出力（Ｉ／Ｏ）端子１２との間のデータの授受は、データバス１０及びデータバッファ４を介して行われる。従って、各センスアンプ２ａ〜２ｄとデータバッファ４との間は、配線で接続される。図１においては、センスアンプ２ａとセンスアンプ２ｃとが、共通配線によってデータバッファ４に接続され、センスアンプ２ｂとセンスアンプ２ｄとが、共通配線によってデータバッファ４に接続される。
【００１７】
データバッファ４と複数の外部入出力端子１２との間は、データバス１０で接続される。データバス１０は、複数の第１の抵抗率を有する第１の配線１１から構成され、それぞれの第１の配線１１は、それぞれの外部入出力端子１２と接続される。
【００１８】
特徴的には、図１の破線で囲んで示す部分Ａの配線構造である。即ち、本発明の一実施の形態に係る半導体集積回路装置のデータバス１０は、複数本の第１の配線１１と複数本の第２の配線１３とから形成される。
【００１９】
より詳細に説明するため、図２を参照する。本発明の一実施の形態に係る半導体集積回路装置のデータバス１０は、８本の第１の配線１１と８本の第２の配線１３とで構成される１６本の配線である。センスアンプ２と外部入出力端子１２との間は、１バイト（８ビット）単位でデータのやり取りが行われるため、ＹＩＯｘ＜０＞からＹＩＯｘ＜１５＞までの１６本の配線からなるデータバス（１６ビット幅データバス）１０が用いられる。以下、説明上、１６本の配線で構成されるデータバス（１６ビット幅データバス）を例に説明するが、１６本の配線から構成されるデータバスは一例であり、従って、第１の配線１１及び第２の配線１３は、それぞれ８本に限定されず、又データバス１０の配線も１６本に限定されない。本実施の形態は、３２ビット幅データバス等にも適応し、データバスを構成する配線の本数に限定されない。また、本実施の形態において、必ずしも第２の配線１３を有する必要はなく、複数の第１の配線１１のみでデータバスが構成されても良い。
【００２０】
本実施の形態に係るデータバス１０の８本の第１の配線１１は、第１の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃ、第４の部分１１ｄから構成され、第２の部分１１ｂは、高抵抗率の第１の抵抗率を有し、第１の部分１１ａ、第３の部分１１ｃ及び第４の部分１１ｄは、第１の抵抗率より低い第２または第３の抵抗率を有する。そして第１の部分１１ａ、第２の部分１１ｂ及び第３の部分１１ｃはそれぞれ電気的に直列に接続される。また、８本の第２の配線１３は、第５の部分１３ａと第６の部分１３ｄとから構成され、それぞれの部分は上述した第２または第３の抵抗率を有する。第１の配線１１の第４の部分１１ｄ及び第２の配線１３の第６の部分１３ｄは、第３コンタクト１８及び第４コンタクト１９を介して、それぞれの第３の部分１１ｃ及び第５の部分１３ａに電気的に接続される。また、第１の配線１１の第３の部分１１ｃと第２の部分１１ｂは、第３の部分１１ｃの第１コンポーネント（Ｉ／Ｏバッファ４）側の端部において、第２コンタクト１７（図示せず）を介して電気的に接続される。更に、第１の配線１１の第２の部分１１ｂと第１の部分１１ａは、第１の部分１１ａの第２コンポーネント（外部入出力端子１２）側の端部において、第１コンタクト１４（図示せず）を介して電気的に接続される。上述のように、第１コンタクト１４、第２コンタクト１７及び第３コンタクト１８を介して接続された第１の配線１１は、一部に高抵抗率の部分（第２の部分１１ｂ）を有する配線となる。一方、第４コンタクト１９を介して接続された第２の配線１３は、高抵抗率の部分を有さない配線である。図２において、第１の配線１１である配線ＹＩＯｘ＜４＞〜配線ＹＩＯｘ＜７＞及び配線ＹＩＯｘ＜１２＞〜配線ＹＩＯｘ＜１５＞は、第1の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃ及び第４の部分１１ｄから構成されているのが判る。一方、第２の配線１３である配線ＹＩＯｘ＜０＞〜配線ＹＩＯｘ＜３＞及び配線ＹＩＯｘ＜８＞〜配線ＹＩＯｘ＜１１＞には、第１の配線１１の第２の部分及び第３の部分の相当する部分がなく、第５の部分１３ａと第６の部分１３ｄとから構成されていることが判る。なお、図２においては、第１の配線１１の第1の部分１１ａと第２の部分１１ｂ、及び第２の部分１１ｂと第３の部分１１ｃとを接続する第１コンタクト１４及び第２コンタクト１７は、図示を省略している。なお、後述するが、第１コンタクト１４及び第２コンタクト１７は、いずれも製造過程において、異なるレイヤー間を接続する２つのコンタクトが直列に接続されるように形成されるコンタクトであるが、本明細書においては、直列に接続された全体をそれぞれ第１コンタクト１４、第２コンタクト１７という。更に、第１の配線１１の第１、第３の部分（１１ａ、１１ｃ）及び第２の配線１３の第５の部分１３ａは、本実施の形態においては、Ｍ２レイヤーに形成し、一方、第１の配線１１の第４の部分１１ｄと第２の配線１３の第６の部分１３ｄは、Ｍ１レイヤーに形成した。同一のレイヤーに形成された部分同士は同一の抵抗率（第２の抵抗率または第３の抵抗率のいずれか）を有するが、それぞれの抵抗率が同一（即ち、第２の抵抗率と第３の抵抗率とが同一）であっても良���。また、それぞれの部分が形成されるレイヤーは、これに限定されない。
【００２１】
そして、第１の配線１１と第２の配線１３は、本実施の形態においては、それぞれ交互に配置される。図２においては、第１の配線１１は、配線ＹＩＯｘ＜４＞〜配線ＹＩＯｘ＜７＞及び配線ＹＩＯｘ＜１２＞〜配線ＹＩＯｘ＜１５＞であり、第２の配線１３は、配線ＹＩＯｘ＜０＞〜配線ＹＩＯｘ＜３＞及び配線ＹＩＯｘ＜８＞〜配線ＹＩＯｘ＜１１＞である。図２において、第１の配線１１と第２の配線１３とが交互に配置されていることが判る。但し、これは一例であり、第１の配線１１と第２の配線１３の配置順は、適宜変更され得る。
【００２２】
また、複数の第１の配線１１の配置、及び複数の第２の配線１３の配置は、それぞれの配線毎に、それぞれ配線長によって所定の位置から所定の順番で行われる。ここで、第１の配線１１の配線長は、第１の部分１１ａの第１のコンポーネント（図２においては、データバッファ４）側の端部から第１コンタクト１４までの第１の部分１１ａの配線長と、第１コンタクト１４の長さ（コンタクト長）と、第１コンタクト１４から第２コンタクト１７までの第２の部分１１ｂの配線長と、第２コンタクト１７長と、第２コンタクト１７から第３コンタクト１８までの第３の部分１１ｃの配線長と、第３コンタクト１８長と、第３コンタクト１８から第２コンポーネント（図２においては、外部入出力端子１２）側の端部までの第４の部分１１ｄの配線長の合計で表される。一方、第２の配線１３の配線長は、第５の部分１３ａの第１のコンポーネント（図２においては、データバッファ４）側の端部から第４コンタクト１９までの第５の部分１３ａの配線長と、第４コンタクト１９長と、第４コンタクト１９から第２コンポーネント（図２においては、外部入出力端子１２）側の端部までの第６の部分１３ｄの配線長の合計で表される。なお、以下において、コンタクト長とは、コンタクトによって接続される２つの配線において、一の配線とコンタクトとの接点から他の配線とコンタクトとの接点までのコンタクトの長さを意味する。本実施の形態においては、第１の配線１１は、所定の位置から奇数番目の位置に配線長が短い順に配置され、第２の配線１３は、所定の位置から偶数番目の位置に配線長が長い順に配置される。但し、これに限定されず、第１の配線１１が所定の位置から偶数番目の位置に配線長が短い順に配置され、第２の配線１３が所定の位置から奇数番目の位置に配線長が長い順に配置されても良い。なお、図２からは判りにくいが、本実施の形態においては、８本の第２の配線１３の配線長は、８本の第１の配線１１の配線長よりもすべて長い。言い換えれば、データバス１０を構成する１６本の配線のうち、配線長が短い８本の配線が第１の配線１１であり、配線長が長い８本の配線が第２の配線１３である。また、上述したように必ずしも第２の配線１３を配置する必要はなく、例えば、高抵抗率の部分を有する第１の配線１１のみでデータバスを構成しても良いし、第２の配線１３を１本だけ配置しても良い。但し、いずれの場合においても、配線間容量が大きくなることを回避すべく、配線長が一番長い配線と配線長が一番短い配線を隣接して配置する。
【００２３】
上述したように、図２においては、８本の第１の配線１１と８本の第２の配線１３は、それぞれ交互に配置される。そして、所定の位置（図２においては、図２に向かって下側の外部入出力端子１２に近い側）から奇数番目に第１の配線１１が配置され、前記所定の位置から偶数番目に第２の配線１３が配置される。更に、それぞれの第１の配線１１及び第２の配線１３の配置も、予め定められた順に従って行われる。即ち、第１の配線１１は、所定の位置から配線長の短い順に配置され、第２の配線１３は、前記所定の位置から配線長が長い順に配置される。
【００２４】
このように、第１の配線１１及び第２の配線１３の配置順をそれぞれ上述の順番で配置するのは、配線長の長い配線同士が隣接し、隣接配線間容量が増大することを避けるためであり、更に隣接する配線間の隣接配線間容量が、配線全体として同程度になるように調整するためである。言い換えれば、レイアウトサイズを増大させることなく、配線間スキューを大幅に改善するためである。
【００２５】
図２及び図５を基に具体的に説明する。図５は、本発明の一実施の形態に係る半導体集積回路装置のデータバスにおける隣接配線間隔を示す概略図である。データバスにおいては、１６本の配線は全て同じ構造で、上述した第１の配線１１の第１の部分及び第２の配線１３の第５の部分に相当する部分が、等長（同一）の配線長で形成される。そして、第１あるいは第２コンポーネントと、図２の第４の部分１１ｄ及び第６の部分１３ｄに相当する配線によって、コンタクトを介して接続される。ところが、このようなデータバスの配線方法によれば、配線の実質的な総ＣＲは揃わない。従って、チップを高速化するためには、配線のピッチ（配線幅及び隣接する配線との配線スペース）を拡大するしかなく、レイアウトサイズの増大を招いてしまう。
【００２６】
そこで、配線長の長い配線同士を分散させることが考えられる。一例として、図示はしないが、１６本の配線を配線長によって二分し、それぞれのグループごとに配線長順に配置する方法が考えられる。これにより、実質的な総ＣＲを近づけることができる。しかし、単純に分散させても、相変わらず配線長が長い配線同士が隣接する場合が生じる。この場合、この部分においては、高容量・高抵抗が解消できない。そこで、本発明の一実施の形態に係る半導体集積回路装置のデータバス１０においては、図２に示すように、データバス１０を構成する１６本の配線について、それぞれの配線長によって配置する位置が調整するのである。即ち、配線を二分し配線長の長い配線同士を分散させるだけでなく、本実施の形態においては、隣接配線間容量を大幅に改善すべく、隣接配線間容量がそれぞれ接近するように配線長及び配線ピッチを調整して配置する配線方法を採る。
【００２７】
具体的には、図２に示すように、１６本の配線を配線長によって２つに区分する。配線長の順に、配線長が長い８本と配線長が短い８本とに２つに区分し、配線長が短い８本の第１の配線１１を、所定の位置（ここでは、外部入出力端子１２側）から奇数番目に配置し、配線長が長い８本の第２の配線１３を、前記所定の位置から偶数番目に配置する。そして、配置に当たっては、奇数番目に配置する配線長が短い第１の配線１１については、配線長が１番短い配線から、２番目に短い配線、３番目に短い配線と、短い順に配置する。一方、偶数番目に配置する配線長が長い第２の配線１３については、配線長が１番長い配線から、２番目に長い配線、３番目に長い配線と、配線長の長い順で配線する。従って、所定の位置から順に、１番短い配線（図２においては、配線ＹＩＯｘ＜１５＞）、１番目に長い配線（同様に配線ＹＩＯｘ＜０＞）、２番目に短い配線（同様に配線ＹＩＯｘ＜７＞）、２番目に長い配線（同様に配線ＹＩＯｘ＜８＞）、３番目に短い配線（同様に配線ＹＩＯｘ＜１４＞）、３番目に長い配線（同様に配線ＹＩＯｘ＜１＞）の順で配置される。言い換えれば、本発明の一実施の形態に係る半導体集積回路装置のデータバスにおいては、配線長の一番短い第１の配線１１（配線ＹＩＯｘ＜１５＞）と二番目に短い第１の配線１１（配線ＹＩＯｘ＜７＞）との間に、配線長が一番長い第２の配線１３（配線ＹＩＯｘ＜０＞）が配置され、配線長が二番目に短い第１の配線１１（配線ＹＩＯｘ＜７＞）と三番目に短い第１の配線１１（配線ＹＩＯｘ＜１４＞）との間に、配線長が二番目に長い第２の配線１３（配線ＹＩＯｘ＜８＞）が配置される。
【００２８】
更に、図５に示すように、図５に向かって上から１番目の配線ＹＩＯｘ＜１１＞（第２の配線１３）と２番目の配線ＹＩＯｘ＜４＞（第１の配線１１）との間隔をＳ１、２番目の配線ＹＩＯｘ＜４＞（第１の配線１１）と３番目の配線ＹＩＯｘ＜３＞（第２の配線１３）との間隔をＳ２、配線の幅を全ての配線について同一の幅Ｗとしたとき、Ｓ１＝Ｗ＝Ｓ２となるように、配線ピッチ（即ち、配線幅と同一の隣接配線間隔とする配線ピッチ）を設定する。即ち、全ての配線の配線ピッチを配線幅と同一のピッチとする。かかる配線幅と隣接配線間隔とが同一となるピッチで配線することにより、図５に向かって上から１番目の配線ＹＩＯｘ＜１１＞（第２の配線１３）と３番目の配線ＹＩＯｘ＜３＞（第２の配線１３）との間隔をＳ３とすれば、Ｓ３＝Ｓ１＋Ｗ＋Ｓ２＝３Ｗの配線ピッチとなる。これによって、図５において、配線ＹＩＯｘ＜１５＞と配線ＹＩＯｘ＜７＞のように、配線長の長い第２の配線１３については、隣接する配線長の短い第１の配線（図５においては、配線ＹＩＯｘ＜０＞）１１の配線長を超える部分においては、実質的に配線長の長い第２の配線１３同士が隣接することになるが、この部分においては、配線ピッチが上述したように３倍の配線ピッチとなっているため、隣接配線間容量を効果的に抑制することができる。
【００２９】
さらに、本発明の一実施の形態に係る半導体集積回路装置のデータバス１０は、上述したように、配線長の短い第１の配線１１が一部に高抵抗率の部分（第２の部分１１ｂ）を有する。上述した配線長の異なる第１の配線１１と第２の配線１３との配置方法により、隣接配線間容量による配線遅延を抑制することができるが、一方で、配線間でのデータスキューの低減をも図らなければならない。そこで、配線長の短い第１の配線１１の一部に高抵抗率を有する部分（第２の部分１１ｂ）を設けることによって、データ転送速度を調整し、配線長の長い第２の配線１３との間におけるデータスキューを低減するのである。上述したように、配線遅延は、配線抵抗と配線間容量の積で決まる。配線の高さ、幅及び材質が同一であれば、配線抵抗は、配線の長さに比例する。図２に示すデータバス１０において、１６本の配線、配線ＹＩＯｘ＜０＞〜配線ＹＩＯｘ＜１５＞は、配線の高さ、幅及び材一が同一であれば、それぞれの配線長に比例して配線抵抗が大きくなる。従って、仮に配線の高さ、幅及び材質が同一であれば、配線ＹＩＯｘ＜０＞〜配線ＹＩＯｘ＜１５＞はそれぞれの配線抵抗が異なり、一番長い配線である配線ＹＩＯｘ＜０＞と、一番短い配線である配線ＹＩＯｘ＜１５＞間のＣＲ遅延量が非常に大きくなる。そこで、このような配線間のＣＲ遅延量を相互に接近させるために、配線抵抗の小さい配線長が短い第１の配線１１に、高抵抗率の部分（第２の部分１１ｂ）を直列に接続して総配線抵抗を増大させ、配線抵抗の大きい配線長の長い第２の配線１３の総配線抵抗と接近させるのである。図２において、第１の配線１１の第１の抵抗率より低い、第２または第３の抵抗率を有する第１の部分１１ａ、第３の部分１１ｃ、第４の部分１１ｄに、高抵抗率である第１の抵抗率を有する第２の部分１１ｂを直列に接続してあるため、第１の配線１１の総配線抵抗（直列に接続された第１の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃ、第４の部分１１ｄの配線全体としての抵抗）は、増大する。従って、第１の配線１１の総配線抵抗を、配線長の長い第２の配線１３の総配線抵抗に接近させることができる。
【００３０】
ここで、第１の配線１１の総配線抵抗を、第２の配線１３の総配線抵抗に接近させる方法についてより具体的に説明する。それぞれの配線長が異なる１６本の配線は、配線の高さ、幅及び材質が同一であれば、総配線抵抗は１６個の値を示すことになる。即ち、総配線抵抗の分布は、総配線抵抗の一番大きな値から、１６番目に大きな値（即ち、最も小さな値）までの分布幅を有することになる。そこで、半数の、配線長が短いほうから順に８本の配線（即ち、第１の配線１１）について高抵抗率の部分（第２の部分１１ｂ）を直列に接続し、前記８本の第１の配線１１の総配線抵抗を、８本の第２の配線１３（図２において、破線で囲んで示す部分Ｃの配線）の総配線抵抗の分布幅内に納まるように調整する。これによって、総配線抵抗の分布幅は半分となる。従って、１６本の配線の総配線抵抗が接近することになり、ＣＲ遅延量も接近して、配線間のデータスキューを大幅に低減し、動作マージンの低下を抑制することができる。本実施の形態においては、高抵抗率の部分（第２の部分１１ｂ）は、第１の配線１１の第１の部分１１ａ及び第３の部分１１ｃを形成したレイヤーと異なるレイヤーに高抵抗率を有する配線として形成し、それぞれを第２コンタクト１７及び第３コンタクト１８によって接続することによって、総配線抵抗の接近を実現している。
【００３１】
高抵抗率の部分（第２の部分１１ｂ）を直列に接続して調整する総配線抵抗値は、上述した第２の配線１３の総配線抵抗値の分布幅内であれば、何れの値に調整することも可能であり、この分布内の総配線抵抗値の最大値と同一、又は最小値と同一であってもよい。但し、誤差を考慮すれば、８本の第２の配線１３の総配線抵抗の分布の中間値（即ち、８本の第２の配線１３の総配線抵抗の平均値）に設定することが望ましい。
【００３２】
また、上述した図２に示す実施の形態においては、１６本の配線のうち配線長が短い半数の８本の第１の配線１１に高抵抗率の部分（第２の部分１１ｂ）を直列に接続したが、これに限定されるわけではない。例えば、総配線抵抗値が最大である配線に、残りの１５本の配線の総配線抵抗値を統一して、ＣＲ遅延量をほぼ同一にすることも可能である。また、１６本の配線全てに高抵抗率の部分（第２の部分１１ｂ）を直列に接続して、全ての配線のＣＲ遅延量をほぼ同一にすることも可能である。言い換えれば、全ての１６本の配線を、第１の配線１１とすることもできる。何れの配線に高抵抗率の部分を接続してＣＲ遅延量を接近させるかは、配線の配線長、高抵抗率の部分を形成する配線の高さ、幅、材質及び配線長を基準に設定される。
【００３３】
次に、第１の配線１１に高抵抗率の部分（第２の部分１１ｂ）を接続する方法について説明する。図１及び図２においては、データバス１０の平面構成を示しているため、第１の配線１１に高抵抗率の部分（第２の部分１１ｂ）を接続する方法が把握しづらい。そこで、図３を基に説明する。図３は、図２に示した本発明の一実施の形態に係る半導体集積回路装置のデータバスについて、Ｘ−Ｘ’間を矢印の方向から俯瞰した概略立体透視図である。図３においては、配線間の接続状況を説明するため絶縁層等は図示を省略している。また、接続関係を把握し易くするため、データバス１０の一部について図示している。
【００３４】
図３に示すように、複数本の第１の配線１１及び第２の配線１３と、第１の配線１１に接続される高抵抗率の部分（第２の部分１１ｂ）は、それぞれ異なるレイヤーに形成される。即ち、複数本の高抵抗率配線２０（図３においては、配線２０ａ〜２０ｅ）は、レイヤー０（１５）に形成され、複数本の第１の配線１１の第１の部分１１ａ及び第３の部分１１ｃと、第２の配線１３の第５の部分１３ａ（図３においては、配線ＹＩＯｘ＜１５＞、配線ＹＩＯｘ＜０＞、配線ＹＩＯｘ＜７＞、配線ＹＩＯｘ＜８＞、配線ＹＩＯｘ＜１４＞）は、レイヤー２（１６）に形成される。複数本の第１の配線１１及び第２の配線１３は、所定の部分において、それぞれが相互に平行となるように形成される。言い換えれば、複数本の第１の配線１１及び第２の配線１３は、それぞれが平行な部分を有するように形成される。また、複数本の高抵抗率配線２０も、それぞれが平行な部分を有するように形成される。そして、前記複数本の第１の配線１１及び第２の配線１３の平行な部分と、前記複数本の高抵抗率配線２０の平行な部分とが対向するように配置される。なお、第１の配線１１は、所定の位置に間隙を有する連続する２本の配線（第１の部分１１ａ及び第３の部分１１ｃ）として形成される。その上で、第１の配線１１の第１の部分１１ａ及び第３の部分１１ｃと高抵抗率配線２０とを、それぞれ第１コンタクト１４及び第２コンタクト１７によって接続する。これによって第１コンタクト１４及び第２コンタクト１７間の高抵抗率配線２０を、第１の配線１１の高抵抗率の部分（第２の部分１１ｂ）として形成し、第１の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃを電気的に直列に接続する。より詳細には、第１の部分１１ａの間隙側（即ち、第２コンポーネントである外部入出力端子１２側）の端部において第１コンタクト１４を介して高抵抗率配線２０に接続され、第３の部分１１ｃの間隙側（即ち、第１コンポーネントであるデータバッファ４側）の端部において第２コンタクト１７を介して高抵抗率配線２０に接続される。これによって、第１コンタクト１４と第２コンタクト１７との間の高抵抗率配線２０が、第１の配線１１の第２の部分１１ｂとして形成される。図３においては、第１の配線１１である配線ＹＩＯｘ＜１５＞、配線ＹＩＯｘ＜７＞及び配線ＹＩＯｘ＜１４＞に、それぞれ第１コンタクト１４及び第２コンタクト１７を介して高抵抗率配線２０ａ、２０ｃ、２０ｅを接続し、それぞれの第１の配線１１の第２の部分１１ｂを形成している。一方、第２の配線１３である配線ＹＩＯｘ＜０＞及び配線ＹＩＯｘ＜８＞は、間隙を有さず、また、高抵抗率配線２０と接続されない。なお、図３においては、全ての第１の配線１１及び第２の配線１３に対向して高抵抗率配線２０が形成され、第１の配線１１にのみ対向する高抵抗率配線２０が接続されるが、これに限定されるわけではない。高抵抗率配線２０は、第１の配線１１に接続されるものだけが、対応する第１の配線１１に対向して形成されて直列に接続されても良い。
【００３５】
図３から明らかなように、第１の配線１１（図３においては、配線ＹＩＯｘ＜１５＞、配線ＹＩＯｘ＜７＞、配線ＹＩＯｘ＜１４＞）と、対向する高抵抗率配線２０（図３においては、２０ａ、２０ｃ、２０ｅ）とを接続する第１コンタクト１４と第２コンタクト１７相互間の間隔は、それぞれ異なる。即ち、第１の配線１１である配線ＹＩＯｘ＜１５＞と高抵抗率配線２０ａとを接続する第１、第２コンタクト（１４、１７）の相互間の間隔α、同様に配線ＹＩＯｘ＜７＞と高抵抗率配線２０ｃとを接続する第１、第２コンタクト（１４、１７）の相互間の間隔β、配線ＹＩＯｘ＜１４＞と高抵抗率配線２０ｅとを接続する第１、第２コンタクト（１４、１７）の相互間の間隔γはそれぞれ異なり、α＞β＞γに設定されている。これは、これらの配線（配線ＹＩＯｘ＜１５＞、配線ＹＩＯｘ＜７＞、配線ＹＩＯｘ＜１４＞）の総配線抵抗を接近させるためである。即ち、これら配線の配線長はそれぞれ異なり、配線ＹＩＯｘ＜１５＞が最も配線長が短く、配線ＹＩＯｘ＜７＞、配線ＹＩＯｘ＜１４＞と順に長くなることから、増加させる抵抗量を、接続する高抵抗率配線２０の配線長、言い換えれば第１、第２コンタクト（１４、１７）間の距離、によって調整するためである。最も配線長が短く、従って最も総配線抵抗を増大させる必要がある第１の配線１１である配線ＹＩＯｘ＜１５＞は、接続する高抵抗率配線２０ａのコンタクト間の距離を大きく（即ち、接続する高抵抗率配線２０ａの配線長を長く）する。第１の配線１１の配線長が長くなるにつれて、接続する高抵抗率配線２０のコンタクト間の距離を小さく（即ち、接続する高抵抗率配線２０の配線長を短く）して、増加させる抵抗量を少なくするように調整する。
【００３６】
このような高抵抗配線２０の抵抗値の調整方法によれば、接続する高抵抗配線２０の配線の高さ、幅、材質を同一とすることができ、配線形成工程が容易になる。但し、本実施形態における抵抗値の調整方法は、これに限定されるわけではなく、配線の幅や材質等で、調整することも可能であり、適宜選択されうる。
【００３７】
以上で説明したように、本発明の一実施の形態に係る半導体集積回路装置のデータバスにおいては、複数本の第１の配線１１は、高抵抗率を有する部分（第２の部分１１ｂ）が電気的に直列に接続されて総配線抵抗が増加するように形成される。これによって、データバス１０を構成するそれぞれの配線（第１の配線１１及び第２の配線１３）の総配線抵抗を接近させＣＲ遅延量を接近させることによって、配線間のデータスキューを大幅に低減し、動作マージンの低下を抑制することができる。さらに、本発明の一実施の形態に係る半導体集積回路装置のデータバスにおいては、配線長が一番長い配線と一番短い配線間での隣接配線間容量を最小にする配線配置方法を採ることによって、併せて、レイアウトサイズを増大させることなく配線遅延を抑制することができる。
【００３８】
なお、上述した本発明の一実施の形態に係る半導体集積回路装置のデータバス１０の配線方法は、第１コンポーネント（Ｉ／Ｏデータバッファ４）と第２コンポーネント（外部入出力端子１２）を、データバス１０を構成するそれぞれの配線を１対１で接続する配線方法に限定されない。図４は、本発明の一実施の形態に係る半導体集積回路装置の別の実施例のデータバスの概略図である。なお、図４においては、第１の配線１１の第２の部分１１ｂを平面的に判るように表示するため、第２の部分１１ｂの配線幅を太く表示しているが、実際の配線幅は、他の部分と同一である。
【００３９】
高速化を求められる半導体集積回路装置のデータバス１０においては、図４に示すように、特定の第１コンポーネント（外部入出力端子１２）から、データバス１０を構成する異なる配線に、１対２の関係で接続される場合がある。これは、データの入力経路と出力経路とを異なる経路として、データ入出力の高速化を図るためである。かかるデータバス１０においても、上述した本発明の一実施の形態に係る半導体集積回路装置のデータバス１０の配線方法によって、配線長の短い第１の配線１１について高抵抗率の部分（第２の部分１１ｂ）を設け、第１の配線１１と第２の配線１３の配置を交互に、且つ、それぞれの配線について所定の順番で配置することができる。これによって、レイアウトサイズを増大させることなく、配線遅延を抑制し、且つ配線間のデータスキューを大幅に低減し、動作マージンの低下を抑制することができる。
【００４０】
なお、接続する高抵抗配線については、例えば、複数の第１の配線は、前記第１コンポーネント側の端部から前記第１コンタクトまでの前記第１の部分の配線長と、前記第１コンタクトの長さと、前記第１コンタクトから前記第２コンタクトまでの前記第２の部分の配線長と、前記第２コンタクトの長さと、前記第２コンタクトから前記第３コンタクトまでの前記第３の部分の配線長と、前記第３コンタクトの長さと、前記第３コンタクトから前記第２コンポーネント側の端部までの前記第４の部分の配線長との和が小さい順に前記第２の部分の抵抗値が大きくなるように、それぞれの前記第１コンタクトと前記第２コンタクト間の前記第２の部分の配線長によって調整され、前記複数の第１の配線の抵抗値は、それぞれ前記複数の第２の配線の抵抗値の平均と略同一となるようにしても良い。
【００４１】
［半導体集積回路装置のデータバスの製造方法］
上述した、本発明の一実施の形態に係る半導体集積回路装置のデータバスの製造方法について、図３を基に説明する。但し、以下の製造方法は本発明の一実施の形態に係る半導体集積回路装置のデータバスの製造方法の一例であり、これに限定されるものではなく、適宜好適な製造方法が選択されうる。
【００４２】
まず、データバス１０を構成する第１の配線１１及び第２の配線１３の本数、配線長、配線の高さ、幅等を基に、高抵抗率の部分（第２の部分１１ｂ）を直列に接続する第１の配線１１の本数及び接近させるべき目標総配線抵抗値が決定される。その上で、第１の配線１１それぞれの配線長等を基に、それぞれの第１の配線１１について増加させるべき抵抗値が決定される。そして、前記増加させるべき抵抗値に合わせて、高抵抗率の部分＜第２の部分１１ｂ）の配線長（即ち、第１、第２コンタクト（１４、１７）間の距離）が決定される。以上のようなデータは、半導体集積回路装置の設計段階において、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ＿ｅｓｉｇｎ＿Ａｕｔｏｍａｔｉｏｎ）ツールを用い、ＤＲＣ（Ｄｅｓｉｇｎ＿Ｒｕｌｅ＿Ｃｈｅｃｋｉｎｇ）検証、ＬＶＳ（Ｌａｙｏｕｔ＿Ｖｅｒｓｕｓ＿Ｓｃｈｅｍａｔｉｃ）検証、ＥＲＣ（Ｅｌｅｃｔｒｉｃ＿Ｒｕｌｅ＿Ｃｈｅｃｋ）検証等を経て、レイアウトデータとして作成される。以下においては、説明上、１６本の第１の配線１１及び第２の配線１３と、同じく１６本の高抵抗率配線２０とが形成される例について説明する。
【００４３】
上述したレイアウトデータを基に、半導体集積回路装置の製造方法によって、本発明の一実施の形態に係る半導体集積回路装置のデータバスが形成される。まず、レイアウトデータを基に、レイヤー０（１５）にリソグラフ法により、１６本の高抵抗率配線２０を形成する。高抵抗率配線２０の材質としては、ポリシリコン（ポリＳｉ）を好適に用いるが、これに限定されるわけではない。ポリシリコン（ポリＳｉ）を、高抵抗率配線２０を形成する所定の位置に、ＣＶＤ技術を用いて所定の膜厚に堆積する。
【００４４】
次に、高抵抗率配線２０の所定の配線パターンを形成するために、スピンコート技術を用いてレジストを堆積する。
【００４５】
レジストの堆積が終わったら、露光技術を用いて、前記レジストに１６本の高抵抗率配線２０の配線パターンをパターニングする。ここで、前記配線パターンは、所定の位置においてそれぞれの配線が平行となるように、言い換えれば、高抵抗率配線２０が平行な部分を有するように形成される。
【００４６】
続いてレジストパターンをマスクとして、ドライエッチング技術を用いて、ポリシリコン膜を加工し、アッシング技術を用いて前記レジストパターンを除去することにより、高抵抗率配線２０を形成する。
【００４７】
高抵抗率配線２０上部に層間絶縁膜等を形成した後、レイアウトデータに基づき、第１の配線１１と直列に接続する高抵抗率配線２０の所定の位置に、コンタクトホールを形成する。コンタクトホールは、例えばドライエッチング処理によって形成されるが、これに限定されるわけではない。また、第１の配線１１と接続されるそれぞれの高抵抗率配線２０上の２つのコンタクトホール間の距離は、予め増加させる抵抗値に基づいてレイアウトデータとして決定された距離になるように形成される。従って、配線によってコンタクトホール間の距離がそれぞれ異なるように形成される。
【００４８】
コンタクトホール形成後、例えば、タングステン膜でコンタクトホールを埋めてＣＭＰ処理して平坦化し、第１コンタクトの第１部分と第２コンタクトの第１部分とを形成する。タングステンは、一例であり、他の材質であっても良い。
【００４９】
次に、第１コンタクトの第１部分と第２コンタクトの第１部分が形成された層間絶縁膜の上のレイヤー１に、レイアウトデータに基づき、第１の配線１１の第４の部分１１ｄ及び第２の配線１３の第６の部分１３ｄを形成する。更に、上部に層間絶縁膜を形成した後、前記工程で形成した第１コンタクトの第１部分と第２コンタクトの第１部分の上部、並びに、第１の配線１１の第３の部分１１ｃと第４の部分１１ｄ及び第２の配線１３の第５の部分１３ａと第６の部分１３ｄを接続する所定の位置にコンタクトホールを形成する。タングステン膜でコンタクトホールを埋めて第３コンタクト１８と第４コンタクト１９、並びに第１コンタクトの第２部分と第２コンタクトの第２部分を形成する。これによって、第１コンタクトの第１部分と第２部分が接続されて第１コンタクト１４が形成され、同様に第２コンタクト１７が形成される。更にこれらのコンタクトが形成された層間絶縁膜の上のレイヤー２（１６）に、レイアウトデータに基づき、第１の配線１１の第１の部分１１ａ及び第３の部分１１ｃと第２の配線１３の第５の部分１３ａを形成する。前記第１の部分１１ａ、第３の部分１１ｃ、第４の部分１１ｄ、第５の部分１３ａ及び第６の部分１３ｄの材質としては、アルミニウム、アルミニウム合金、銅等が好適に用いられるが、これに限定されるわけではない。
【００５０】
レイヤー２（１６）に、例えばアルミニウム膜を形成し、フォトエッチング工程により１６本の第１の配線１１及び第２の配線１３を形成するが、それぞれの第１の配線１１及び第２の配線１３は、所定の位置においてそれぞれの配線が平行となるように、言い換えれば、１６本の第１の配線１１及び第２の配線１３がそれぞれ平行な部分を有するように形成される。また、１６本の第１の配線１１及び第２の配線１３の平行な部分は、それぞれ、既に形成された１６本の高抵抗率配線２０のそれぞれの平行な部分と対向するように形成される。なお、１６本の第１の配線１１及び第２の配線１３の平行な部分の配線長は、本実施の形態においてはそれぞれ異なるように形成される。さらに、１６本の第１の配線１１及び第２の配線１３は、所定の位置（本実施の形態においては、外部入出力端子１２側）から奇数番目に、第１の配線１１が、配線長が短い方から１番目、２番目、３番目の順で配置され、前記所定の位置から偶数番目に、第２の配線１３が、配線長が長い方から１番目（言い換えれば、１６番目に短い）、２番目（言い換えれば、１５番目に短い）、３番目（言い換えれば、１４番目に短い）の順で配置されるように形成されるが、これに限定されるわけではない。
【００５１】
具体的には、アルミニウム膜上に、スピンコート技術を用いて所定の膜厚でレジスト膜を形成する。次に、露光技術を用いてレジスト膜上にレイアウトデータに基づいた配線パターンをパターニングする。この配線パターンは、配線幅（Ｗ）と隣接配線間隔（Ｓ）とが同一となるように形成される。また、第１の配線１１と第２の配線１３とが交互に配置されるように形成されるため、高抵抗率配線２０と接続される第１の配線１１となる外部入出力端子側から奇数番目の配線について、形成される該第１の配線１１の所定の箇所に所定の開口を有するようにパターニングされる。従って、形成されたレジストパターンは、奇数番目の配線パターンが所定の間隙を有する２本の配線パターンとなり、偶数番目の配線パターンが１本の配線パターンとなる。
【００５２】
続いて、前記レジストパターンをマスクとして、ドライエッチング技術を用いてアルミイウム膜を加工し、アッシング技術を用いて前記レジストパターンを除去することにより、所望の配線が形成される。データバスと、第１及び第２コンポーネントとを接続する配線を形成し、コンタクトを介して接続することで、データバス１０が形成される。
【００５３】
形成されたデータバス１０は、外部入出力端子１２側から奇数番目に位置する第１の配線１１が、所定の位置に間隙を有する２本の配線として形成され、且つ、それぞれの配線の間隙側の端部において、第１コンタクト１４及び第２コンタクト１７によって高抵抗率配線２０と電気的に直列に接続される。一方、外部入出力端子１２側から偶数番目に位置する第２の配線１３は、所定の位置に間隙を有しない１本の配線として形成される。また、１６本の第１の配線１１及び第２の配線１３の配線幅（Ｗ）と隣接配線間隔（Ｓ）とが同一に形成され、図２に示したように、第１の配線１１と第２の配線１３とが交互に配置される部分Ｂにおいては、Ｓ＝Ｗとなり、一方、８本の第１の配線１１の配線長を超える部分Ｃにおいては、８本の第２の配線１３のみが相互に隣接することになり、Ｓ＝３Ｗとなる。
【００５４】
上述したように、本発明の一実施の形態によって、第１のレイヤーに、第１の抵抗率を有する第１の配線の第２の部分を形成し、第２のレイヤーに、前記第１の抵抗率より低い第２の抵抗率を有する前記第１の配線の第１の部分及び第３の部分を形成し、第１コンタクトと前記第２の部分との接点から第２コンタクトと前記第２の部分との接点までの距離が総配線抵抗に基づいて予め設定された距離になるように、前記第１コンタクト及び前記第２コンタクトを、それぞれ異なるレイヤー間を接続する２つのコンタクトを電気的に直列に接続して形成して、前記第２の部分と前記第１の部分とを前記第１コンタクトでそれぞれ接続し、且つ、前記第２の部分と前記第３の部分とを前記第２コンタクトでそれぞれ接続することを特徴とする半導体集積回路装置の信号線の配線方法が、提供される。
【００５５】
なお、上述した製造方法においては、データバスの形成方法について説明したが、本発明の一実施の形態に係る半導体集積回路装置の配線方法は、アドレスバス等他の信号線の形成に用いても良く、この場合の形成方法は、上述したデータバスの形成方法と同様であるので、説明は省略する。
【００５６】
［半導体集積回路装置のデータバスの効果］
以上説明した製造工程によって形成されるデータバス、アドレスバス等の信号線は、それぞれの信号線内において、配線長の短い複数の配線について、コンタクトを介して、該配線よりも抵抗率の高い高抵抗率の部分を直列に接続して該短い配線の総配線抵抗を増やしているため、前記配線長の短い複数の配線と、配線長の長い複数の配線との総ＣＲを接近させることができる。これによって、配線遅延及び配線間スキューを大幅に改善することができる。
【００５７】
また、本発明の一実施の形態においては、高抵抗率の部分を直列に接続することによって総配線抵抗を増大させるため、充放電電流の増加を引き起こすことがない。ＣＲ遅延量を接近させる方法としては、配線容量を単純に増加させる方法も考えられるが、この場合、充放電電流の増加を引き起こし半導体集積回路装置の不良の原因ともなる。本発明の一実施の形態に係る半導体集積回路装置は、総配線抵抗を増大させることによってＣＲ遅延量を接近させるため、このような充放電電流の増加による半導体集積回路装置の不良を引き起こすことがない。即ち、充放電電流の増加による半導体集積回路装置の不良を引き起こすことなくＣＲ遅延量を接近させることができる。
【００５８】
さらに、本発明の一実施の形態によれば、低抵抗率の配線の部分が形成されるレイヤーと異なるレイヤーに高抵抗率の部分を形成するため、レイアウトサイズを増加させることなしに配線間スキューを改善することができる。
【００５９】
さらにまた、各低抵抗率の配線に直列に接続する高抵抗率の部分の抵抗値を、両者を接続する２つのコンタクトの距離によって変化させることができるため、配線長差によるデータスキューを効果的に抑制することが可能となる。
【００６０】
なお、以上説明した本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法の効果は、半導体集積回路装置の微細化が進行するほど顕著になる。図６を基に説明する。図６は、本発明の一実施の形態に係る半導体集積回路装置のデータバスの配線幅による改善率を示す図である。図６においては、データバスやアドレスバス等の信号線を構成する配線の配線幅が０．６μｍ及び０．３μｍの場合の、隣接配線間隔による隣接配線間容量及び総容量を表示している。ここで、総容量とは、隣接配線間容量と、隣接配線間容量以外の配線に掛かるその他の容量を合計した容量である。上記の配線幅の設定において、それぞれ隣接配線間隔を前記配線幅と同一の間隔及び前記配線幅の３倍の間隔に設定し、それぞれの場合の容量を表示している。そして、改善率は、隣接配線間隔が前記配線幅の場合を（ａ）とし、前記配線幅の３倍の間隔の場合を（ｂ）としたときに、隣接配線間容量等がどの程度改善されるかを百分率で示したものである。
【００６１】
図６において、配線幅が０．６μｍの場合と０．３μｍの場合を比較すると、隣接配線間隔を前記配線幅の３倍に設定した場合、隣接配線間容量は、何れの配線幅においてもそれぞれ２８．５％、３２．２％と大幅に改善する。隣接配線間容量の改善率は配線幅０．６μｍの場合が良好である。一方、総容量については、それぞれ改善率が８６．６％、６６．２％と何れも大幅に改善するが、配線幅が狭いほうの改善率が大きい。即ち、配線幅が狭くなるほど、総容量が改善されることが理解される。今後微細化がますます進行し、より狭小なレイアウトサイズが求められるが、本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法及び半導体集積回路装置の効果は、かかる微細化が進行するほど顕著になる。
【００６２】
更に、本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法によれば、ＮＡＮＤ型フラッシュメモリについて、配線間のスキューを大幅に低減できる。即ち、ＮＡＮＤ型フラッシュメモリは、微細化が進み、特にメモリセルの微細化が著しい。一方、一列ないし二列で配置されるパッドについて、パッド配置におけるパッドピッチは、ほとんど縮小が進行しておらず、パッド端からパッド端までの距離が長い。従って、配線長が短くならず、更に配線のピッチは縮小傾向にあるため、ＮＡＮＤ型フラッシュメモリについては、配線遅延及び配線間のスキューの問題は深刻であり、本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法及び半導体集積回路装置の効果は、大きい。
【００６３】
以上、本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法及び半導体集積回路装置について、ＮＡＮＤ型フラッシュメモリのデータバッファと外部入出力端子間のデータバスを例に説明したが、本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法は、複数からなる他のデータ線、アドレス線に適用できる。例えば、センサアンプからデータバッファへのデータ線や、ＥＣＣ（Ｅｒｒｏｒ＿Ｃｈｅｃｋｉｎｇ＿ａｎｄ＿Ｃｏｒｒｅｃｔｉｎｇ）回路等にも応用することができる。また、ＮＡＮＤ型フラッシュメモリ以外の半導体集積回路装置にも適用できる。
【００６４】
以上、本発明の一実施の形態に係る半導体集積回路装置の信号線の配線方法と、該配線方法による半導体集積回路装置について説明したが、本発明は、さらに、半導体集積回路装置のレイアウトデータ作成方法及びレイアウトデータ作成ツールに応用することができる。レイアウトデータの作成方法の概略を、以下に説明する。
【００６５】
まず、半導体集積回路装置のデータバス、アドレスバス等の信号線のレイアウト作成において、信号線を構成する配線の高さ、幅、材質及び配線長から、それぞれの配線の総ＣＲ量を計算する。
【００６６】
次に、それぞれの配線の総ＣＲ量を接近させるために、高抵抗率の部分を直列に接続する配線を決定する。この場合、一の配線に他の全ての配線の総ＣＲ量を接近させても良いし、全配線の半数の配線を、残りの半数の配線の総ＣＲ量の中間値に接近させるように決定しても良い。半導体集積回路装置に許容される配線遅延、配線間スキューに基づいて、レイアウト作成者が予めどのように総ＣＲ量を接近させるかデザインルールとして決定し、前記デザインルールに基づくロジックを作成ツールに設定することで対応する。
【００６７】
高抵抗率の部分を直列に接続する配線が決定された後、それぞれの配線について増加させるべきＣＲ量と高抵抗率の部分の配線の高さ及び幅に基づいて、接続する高抵抗率の部分の配線長を決定する。レイアウトデータとしては、高抵抗率配線上に形成する２つのコンタクト間の距離として設定するように、レイアウトデータの作成ロジックを設定すればよい。
【００６８】
以上のようなレイアウトデータの作成方法及びレイアウトデータ作成ツールによれば、レイアウトサイズを増大させることなく、配線遅延及び配線間スキューを大幅に改善する半導体集積回路装置の信号線のレイアウトが完成する。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態に係る半導体集積回路装置のデータバスの概略図である。
【図２】図１の部分Ａの拡大図である。
【図３】図２に示すデータバス端部の線Ｘ−Ｘ’を矢印方向から見た概略立体透視図である。
【図４】本発明の一実施の形態に係る半導体集積回路装置の別の実施例のデータバスの概略図である。
【図５】本発明の一実施の形態に係る半導体集積回路装置のデータバスにおける隣接配線間隔を示す概略図である。
【図６】本発明の一実施の形態に係る半導体集積回路装置のデータバスの配線幅による改善率を示す図である。
【符号の説明】
【００７０】
１：メモリセルアレイ
２：センスアンプ
３：カラムデコーダ
４：データバッファ
１０：データバス
１１：第１の配線
１１ａ：第１の配線の第１の部分
１１ｂ：第１の配線の第２の部分
１１ｃ：第１の配線の第３の部分
１１ｄ：第１の配線の第４の部分
１２：外部入出力端子ＤＩＯ
１３：第２の配線
１３ａ：第２の配線の第１の部分
１３ｄ：第２の配線の第４の部分
１４：第１コンタクト
１５：レイヤー０
１６：レイヤー２
１７：第２コンタクト
１８：第３コンタクト
１９：第４コンタクト
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ：高抵抗率配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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