(57)【要約】【課題】ソフトスタート時に外付コンデンサを必要としないオンチップ電源に適した電源装置のソフトスタート法及びソフトスタート回路。【解決手段】ソフトスタート時に上側パワーＭＯＳＦＥＴに流れる電流をＭＯＳＦＥＴのオン電圧で検出して、この電圧が所定の規定電圧より下がった時に発生する信号により上側パワーＭＯＳＦＥＴを駆動するＰＷＭパルスのオンパルス幅を途中で強制的にリセットして決定するようにする。【選択図】図１
2009027773.tif 000002
【特許請求の範囲】
【請求項１】
一対の電力半導体スイッチング素子と、
前記一対の電力半導体スイッチング素子の駆動手段と、
前記駆動手段に駆動信号を供給するパルス幅変調発振器と、
前記パルス幅変調発振器に基準電圧との誤差信号を供給する誤差増幅器と、
ソフトスタート時に前記一対の電力半導体スイッチング素子のうち上側電力半導体スイッチング素子に流れる電流ＩＨを検出する電流検出手段と、
前記電流ＩＨが所定の規定電流より大きくなった時に発生する信号により前記パルス幅変調発振器から出力したオンパルス幅を途中で強制的にリセットするリセット手段と、
前記リセット動作に応答して、最終的なソフトスタート時の前記上側電力半導体スイッチング素子を駆動するオンパルス幅を決定するオンパルス幅決定手段と、
を備えることを特徴とする電源装置。
【請求項２】
前記電流検出手段は、前記上側電力半導体スイッチング素子のオン電圧の形で前記電流ＩＨを検出し、
前記リセット手段は、前記電流検出手段で検出された前記上側電力半導体スイッチング素子のノード電圧Ｉｓｎｓと所定の規定電流を電圧の形に換算した規定電圧Ｉｒｅｆとを比較する第１のコンパレータと、前記第１のコンパレータの出力をソフトスタート期間のみ有効とする第１のアンド回路と、を有し、
前記オンパルス幅決定手段は、前記パルス幅変調発振器の出力パルスの反転信号(前記上側電力半導体スイッチング素子駆動のオフパルス）でセットされ、前記第１のアンド回路の出力（前記第１のコンパレータの出力がノード電圧Ｉｓｎｓ＞規定電圧Ｉｒｅｆの時に得られる出力信号）でリセットされるフリップフロップと、このフリップフロップの出力および前記パルス幅変調発振器の出力とを入力とした第２のアンド回路とを有することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記パルス幅変調発振器は、三角波発生回路とＰＷＭコンパレータとを含むことを特徴とする請求項１又は２に記載の電源装置。
【請求項４】
前記電流検出手段は、前記一対の電力半導体スイッチング素子の中点と前記上側電力半導体スイッチング素子の他端の間に直列接続された２つのスイッチ素子を有し、
前記一対の電力半導体スイッチング素子の中点に接続した第１のスイッチは、前記上側電力半導体スイッチング素子と同じタイミングで駆動し、
前記上側電力半導体スイッチング素子の他端に接続した第２のスイッチは、前記下側電力半導体スイッチング素子と同じタイミングで駆動することを特徴とする請求項２に記載の電源装置。
【請求項５】
前記上側電力半導体スイッチング素子と前記所定の規定電圧を設定する電力半導体スイッチング素子は、同一チップ上に実装されていることを特徴とする請求項２に記載の電源装置。
【請求項６】
前記コンパレータは、一対のレベルシフト回路と差動対回路を含むことを特徴とする請求項２に記載の電源装置。
【請求項７】
さらに、前記上側電力半導体スイッチング素子の他端に接続した第２のスイッチの両端に挿入された抵抗を備えることを特徴とする請求項４に記載の電源装置。
【請求項８】
前記電流検出手段は、前記一対の電力半導体スイッチング素子の中点と前記第１のコンパレータとの間にスイッチ素子を有し、
前記スイッチ素子は、前記上側電力半導体スイッチング素子と同じタイミングで駆動し、
さらに、前記上側電力半導体スイッチング素子の他端と前記スイッチ素子との間に接続された抵抗を有することを特徴とする請求項２に記載の電源装置。
【請求項９】
前記パルス幅変調発振器は、
前記誤差増幅器の出力電圧を電流に変換する電圧／電流変換回路と、
前記電圧を変換して得られた電流によりＰＷＭパルスのオンパルス幅を設定するワンショット・マルチバイブレータと、
前記ワンショット・マルチバイブレータにスイッチング周波数を与えるための発振器と、を備え、
前記オンパルス幅決定手段を省略した構成を採ることを特徴とする請求項１、２、７及び８の何れか１項に記載の電源装置。
【請求項１０】
さらに、前記発振器と前記ワンショット・マルチバイブレータの間に設けられ、前記発振器のクロック出力をベースにリセットパルスと前記ワンショット・マルチバイブレータに与える新規のクロックを生成する論理回路と、
前記リセットパルスと前記第１のアンド回路の出力を入力とするオア回路と、を備え、
前記オア回路の出力が前記ワンショット・マルチバイブレータのリセット端子に供給されるようにしたことを特徴とする請求項９に記載の電源装置。
【請求項１１】
前記電流検出手段は、前記上側電力半導体スイッチング素子と入力端子の間に挿入されたセンス抵抗を用いて前記電流ＩＨを検出することを特徴とする請求項１に記載の電源装置。
【請求項１２】
さらに、前記一対の電力半導体スイッチング素子の出力に接続されたＬＣ平滑フィルタと、
前記ＬＣ平滑フィルタのＬの両端に新たに設けた第１の抵抗と第１のコンデンサから成る直列回路と、を備え、
前記直列回路の中点から前記誤差増幅器にフィードバックするようにしたことを特徴とする請求項１に記載の電源装置。
【請求項１３】
前記所定の規定電圧と並列に過電流検出用の規定電圧を設け、ソフトスタート動作終了後は前記所定の規定電圧から前記過電流検出用の規定電圧に切り換え、ソフトスタート動作と過電流検出動作を併用するようにしたことを特徴とする請求項２に記載の電源装置。
【請求項１４】
さらに、前記第１のコンパレータの出力に新たにワンショット・マルチバイブレータとフリップフロップを設け、電源装置の出力が所定の出力電圧に達しても前記第１のコンパレータの出力にパルスが発生している期間はソフトスタート期間と見做して、ソフトスタート動作を継続するようにしたことを特徴とする請求項２に記載の電源装置。
【請求項１５】
さらに、前記基準電圧にΔＶなる電圧を加算して発生するΔＶ発生回路と、
前記ΔＶ発生回路の出力と電源装置の出力を比較する第２のコンパレータと、
前記第２のコンパレータと前記第１のアンド回路の出力を入力とするオア回路と、を備えることを特徴とする請求項２に記載の電源装置。
【請求項１６】
さらに、前記基準電圧にΔＶなる電圧を加算して発生するΔＶ発生回路と、
前記一対の電力半導体スイッチング素子の出力に接続されたＬＣ平滑フィルタと、
前記ＬＣ平滑フィルタのＬと並列に新たに設けた抵抗とコンデンサを含む直列回路と、
前記ΔＶ発生回路の出力と前記直列回路における前記抵抗と前記コンデンサの中点からの出力とを比較する第２のコンパレータと、
前記第２のコンパレータと前記第１のアンド回路の出力を入力とするオア回路と、
を備えることを特徴とする請求項２に記載の電源装置。
【請求項１７】
さらに、前記一対の電力半導体スイッチング素子の出力に接続されたＬＣ平滑フィルタと、
前記ＬＣ平滑フィルタのＬと並列に設けられた第１の抵抗と第１のコンデンサを含む第１の直列回路と、
前記ＬＣ平滑フィルタのＬと並列に設けられた第２の抵抗と第２のコンデンサを含む第２の直列回路と、
前記基準電圧と前記第２の直列回路における前記第２の抵抗と前記第２のコンデンサの中点からの出力とを比較して過渡変動を検出する過渡変動検出回路と、を備え、
前記第１の直列回路の中点から前記誤差増幅器にフィードバックするようにし、
前記過渡変動検出回路の出力を用いてソフトスタート動作を実行することを特徴とする請求項１に記載の電源装置。
【請求項１８】
電源装置と、該電源装置から直流電圧の供給を受けるＣＰＵとメモリと、該メモリの情報を記憶するハードディスク装置とを有する情報処理装置であって、
前記電源装置は、
入力端子からＤＣ入力電圧を入力し出力端子より降圧されたＤＣ出力電圧を出力する降圧型ＤＣ−ＤＣコンバータとして機能し、基準電圧と前記ＤＣ出力電圧の差を誤差信号として出力する誤差増幅器と、
前記誤差増幅器の出力をパルス幅変調するパルス幅変調発振器と、
前記パルス幅変調発振器からのパルス信号より駆動信号を生成する駆動回路と、
前記駆動回路からの駆動信号に基づいて前記ＤＣ入力電圧を降圧して前記ＤＣ出力電圧を生成する一対の電力半導体スイッチング素子と、
前記電力半導体スイッチング素子の電流を検出してソフトスタート動作に用いるソフトスタート回路と、
を備えることを特徴とする情報処理装置。
【請求項１９】
入力端子からＤＣ入力電圧を入力し出力端子より降圧されたＤＣ出力電圧を出力する降圧型ＤＣ−ＤＣコンバータとして機能し、基準電圧と前記ＤＣ出力電圧の差を誤差信号として出力する誤差増幅器と、前記誤差増幅器の出力をパルス幅変調するパルス幅変調発振器と、前記パルス幅変調発振器からのパルス信号より駆動信号を生成する駆動回路と、前記駆動回路からの駆動信号に基づいて前記ＤＣ入力電圧を降圧して前記ＤＣ出力電圧を生成する一対の電力半導体スイッチング素子と、前記電力半導体スイッチング素子の電流を検出してソフトスタート動作に用いるソフトスタート回路と、を有する電源装置をＩＣ化して、ＣＰＵやメモリを含む半導体チップのパッケージに内蔵したことを特徴とするＩＣ回路。
【請求項２０】
請求項１９に記載のＩＣ回路を用いた情報処理装置。
【請求項２１】
一対の電力半導体スイッチング素子と、前記一対の電力半導体スイッチング素子の駆動手段と、前記駆動手段に駆動信号を供給するパルス幅変調発振器と、前記パルス幅変調発振器に基準電圧との誤差信号を供給する誤差増幅器と、を備える電源装置におけるソフトスタート制御方法であって、
電流検出手段が、ソフトスタート時に前記一対の電力半導体スイッチング素子のうち上側電力半導体スイッチング素子に流れる電流ＩＨを検出する第１の工程と、
リセット手段が、前記電流ＩＨが所定の規定電流より大きくなった時に発生する信号により前記パルス幅変調発振器から出力したオンパルス幅を途中で強制的にリセットする第２の工程と、
オンパルス幅決定手段が、前記リセット動作に応答して、最終的なソフトスタート時の前記上側電力半導体スイッチング素子を駆動するオンパルス幅を決定する第３の工程と、
を備えることを特徴とするソフトスタート制御方法。
【請求項２２】
前記第１の工程において、前記電流検出手段は、前記上側電力半導体スイッチング素子のオン電圧の形で前記電流ＩＨを検出し、
前記第２の工程において、前記リセット手段は、第１のコンパレータによって、前記電流検出手段で検出された前記上側電力半導体スイッチング素子のノード電圧Ｉｓｎｓと所定の規定電流を電圧の形に換算した規定電圧Ｉｒｅｆとを比較し、第１のアンド回路で前記第１のコンパレータの出力をソフトスタート期間のみ有効にし、
前記第３の工程において、前記オンパルス幅決定手段は、前記第１のアンド回路の出力（前記第１のコンパレータの出力がノード電圧Ｉｓｎｓ＞規定電圧Ｉｒｅｆの時に得られる出力信号）によって、前記パルス幅変調発振器の出力パルスの反転信号(前記上側電力半導体スイッチング素子駆動のオフパルス）でセットされるフリップフロップをリセットし、前記フリップフロップの出力および前記パルス幅変調発振器の出力とを第２のアンド回路に供給することを特徴とする請求項２１に記載のソフトスタート制御方法。
【請求項２３】
前記パルス幅変調発振器は、三角波発生回路とＰＷＭコンパレータとを含むことを特徴とする請求項２１又は２２に記載のソフトスタート制御方法。
【請求項２４】
前記電流検出手段は、前記一対の電力半導体スイッチング素子の中点と前記上側電力半導体スイッチング素子の他端の間に直列接続された２つのスイッチ素子を有し、
前記一対の電力半導体スイッチング素子の中点に接続した第１のスイッチは、前記上側電力半導体スイッチング素子と同じタイミングで駆動し、
前記上側電力半導体スイッチング素子の他端に接続した第２のスイッチは、前記下側電力半導体スイッチング素子と同じタイミングで駆動することを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項２５】
前記上側電力半導体スイッチング素子と前記所定の規定電圧を設定する電力半導体スイッチング素子は、同一チップ上に実装されていることを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項２６】
前記コンパレータは、一対のレベルシフト回路と差動対回路を含むことを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項２７】
さらに、前記上側電力半導体スイッチング素子の他端に接続した第２のスイッチの両端に挿入された抵抗を備えることを特徴とする請求項２４に記載のソフトスタート制御方法。
【請求項２８】
前記電流検出手段は、前記一対の電力半導体スイッチング素子の中点と前記第１のコンパレータとの間にスイッチ素子を有し、
前記スイッチ素子は、前記上側電力半導体スイッチング素子と同じタイミングで駆動し、
さらに、前記上側電力半導体スイッチング素子の他端と前記スイッチ素子との間に接続された抵抗を有することを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項２９】
前記パルス幅変調発振器は、
前記誤差増幅器の出力電圧を電流に変換する電圧／電流変換回路と、
前記電圧を変換して得られた電流によりＰＷＭパルスのオンパルス幅を設定するワンショット・マルチバイブレータと、
前記ワンショット・マルチバイブレータにスイッチング周波数を与えるための発振器と、を備え、
前記オンパルス幅決定手段を省略した構成を採ることを特徴とする請求項２１、２２、２７及び２８の何れか１項に記載のソフトスタート制御方法。
【請求項３０】
前記電源装置は、さらに、
前記発振器と前記ワンショット・マルチバイブレータの間に設けられ、前記発振器のクロック出力をベースにリセットパルスと前記ワンショット・マルチバイブレータに与える新規のクロックを生成する論理回路と、
前記リセットパルスと前記第１のアンド回路の出力を入力とするオア回路と、を備え、
前記オア回路の出力が前記ワンショット・マルチバイブレータのリセット端子に供給されるようにしたことを特徴とする請求項２９に記載のソフトスタート制御方法。
【請求項３１】
前記電流検出手段は、前記上側電力半導体スイッチング素子と入力端子の間に挿入されたセンス抵抗を用いて前記電流ＩＨを検出することを特徴とする請求項２１に記載のソフトスタート制御方法。
【請求項３２】
前記電源装置は、さらに、
前記一対の電力半導体スイッチング素子の出力に接続されたＬＣ平滑フィルタと、
前記ＬＣ平滑フィルタのＬの両端に新たに設けた第１の抵抗と第１のコンデンサから成る直列回路と、を備え、
前記直列回路の中点から前記誤差増幅器にフィードバックするようにしたことを特徴とする請求項２１に記載のソフトスタート制御方法。
【請求項３３】
さらに、前記所定の規定電圧と並列に電流検出用の規定電圧を設け、ソフトスタート動作終了後は前記所定の規定電圧から前記過電流検出用の規定電圧に切り換える工程を備え、
ソフトスタート動作と過電流検出動作を併用するようにしたことを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項３４】
さらに、前記第１のコンパレータの出力に新たにワンショット・マルチバイブレータとフリップフロップを設け、電源装置の出力が所定の出力電圧に達しても前記第１のコンパレータの出力にパルスが発生している期間はソフトスタート期間と見做して、ソフトスタート動作を継続する工程を備えることを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項３５】
前記電源装置は、さらに、
前記基準電圧にΔＶなる電圧を加算して発生するΔＶ発生回路と、
前記ΔＶ発生回路の出力と電源装置の出力を比較する第２のコンパレータと、
前記第２のコンパレータと前記第１のアンド回路の出力を入力とするオア回路と、を備えることを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項３６】
前記電源装置は、さらに、
前記基準電圧にΔＶなる電圧を加算して発生するΔＶ発生回路と、
前記一対の電力半導体スイッチング素子の出力に接続されたＬＣ平滑フィルタと、
前記ＬＣ平滑フィルタのＬと並列に新たに設けた抵抗とコンデンサを含む直列回路と、
前記ΔＶ発生回路の出力と前記直列回路における前記抵抗と前記コンデンサの中点からの出力とを比較する第２のコンパレータと、
前記第２のコンパレータと前記第１のアンド回路の出力を入力とするオア回路と、
を備えることを特徴とする請求項２２に記載のソフトスタート制御方法。
【請求項３７】
前記電源装置は、さらに、
前記一対の電力半導体スイッチング素子の出力に接続されたＬＣ平滑フィルタと、
前記ＬＣ平滑フィルタのＬと並列に設けられた第１の抵抗と第１のコンデンサを含む第１の直列回路と、
前記ＬＣ平滑フィルタのＬと並列に設けられた第２の抵抗と第２のコンデンサを含む第２の直列回路と、
前記基準電圧と前記直列回路における前記第２の抵抗と前記第２のコンデンサの中点からの出力とを比較して過渡変動を検出する過渡変動検出回路と、を備え、
前記第１の直列回路の中点から前記誤差増幅器にフィードバックするようにし、
前記過渡変動検出回路の出力を用いてソフトスタート動作を実行することを特徴とする請求項２１に記載のソフトスタート制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、ＩＣ回路、及び情報処理装置、並びにソフトスタート制御方法に関する。
【背景技術】
【０００２】
ＬＳＩ、例えばＦＰＧＡやＣＰＵチップに内蔵して用いる電源（オンチップ電源）は、外付部品の削減によるシステム・装置の小型化、低コスト化が課題である。従来のソフトスタート法では、例えば非特許文献１に開示されているように、外付のソフトスタート・コンデンサを用いている。
【０００３】
また、ソフトスタート動作の中には、例えば特許文献１に開示されているように、電流検出手段として下側パワーＭＯＳＦＥＴに形成されるボディーダイオードに流れる電流を検出することで外付部品を不要としているものもある。
【０００４】
【非特許文献１】National Semiconductor社 LM2673 データシート
【特許文献１】特開２００７−２０３２７号公報
【特許文献２】特開２００２−２３２２７５号公報
【特許文献３】特開２００４−０８０９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１では、外付部品があるため装置或いはシステムの小型化、低コスト化を狙うオンチップ電源には適さない。
【０００６】
一方、特許文献１の方法では、外付部品は不要としているものの、電流情報がプログラム制御によりＰＷＭパルスのオンパルス幅を徐々に広げるソフトスタート動作の終了を決定するために用いられている。よって、下側パワーＭＯＳＦＥＴに形成されるボディーダイオードに流れる電流を用いても、上側パワーＭＯＳＦＥＴのＰＷＭパルスのオンパルス幅を直に決定するソフトスタート法には適さない。
【０００７】
本発明はこのような状況に鑑みてなされたものであり、外付部品を用いずに電源装置のソフトスタート回路の小型化を実現すると共に、適切に上側パワーＭＯＳＦＥＴのＰＷＭパルスのオンパルス幅を決定するソフトスタート法を提供するものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、ソフトスタート時には上側パワーＭＯＳＦＥＴがオン時に流れる電流を検出し、この電流が規定電流より大きくなった時に発生する信号により上側パワーＭＯＳＦＥＴを駆動するＰＷＭパルスのオンパルス幅を途中で強制的にオフして決定するようにしている。
【０００９】
つまり、本発明は、ソフトスタート時の上側パワーＭＯＳＦＥＴを駆動するオンパルス幅のセットは、パルス幅変調発振器の出力パルスのオフタイミングでフリップフロップをセットした結果得られるフリップフロップの出力パルスとパルス幅変調発振器の出力パルスのアンド回路を介した結果で行い、一方、上側パワーＭＯＳＦＥＴを駆動するオンパルス幅のリセットは、上側パワーＭＯＳＦＥＴがオン時に流れる電流を上側パワーＭＯＳＦＥＴのオン電圧の形でサンプリングして検出した電圧と所定の規定電圧をコンパレータで比較して、その結果、検出した電圧が規定電圧より下がった時に発生する信号により前記フリップフロップをリセットして得られた出力パルスと前記パルス幅変調発振器の出力パルスの前記アンド回路を介した結果により、最終的なソフトスタート時の上側パワーＭＯＳＦＥＴを駆動するＰＷＭパルスのオンパルス幅を決定するようにしている。
【００１０】
さらなる本発明の特徴は、以下本発明を実施するための最良の形態および添付図面によって明らかになるものである。
【発明の効果】
【００１１】
本発明の電源装置のソフトスタート法によれば、外付部品を用いずにソフトスタート回路の小型化を実現できると共に、適切に上側パワーＭＯＳＦＥＴのＰＷＭパルスのオンパルス幅を決定することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の電源装置は、降圧型ＤＣ‐ＤＣコンバータの電源装置に係り、ソフトスタート時に上側パワーＭＯＳＦＥＴがオン時に流れる電流を検出する。そして、この検出した電流と規定値を比較して、検出した電流が所定の規定値より大きくなった時に発生する信号により上側パワーＭＯＳＦＥＴを駆動するＰＷＭパルスのオンパルス幅を途中で強制的にオフして決定する。これにより、電源装置の出力電圧を徐々になめらかに立上げるソフトスタート動作を可能にしている。また、このようにすることにより、外付のソフトスタート・コンデンサを必要としない電源装置を実現している。
【００１３】
以下、添付図面を参照して本発明の実施形態について説明する。ただし、本実施形態は本発明を実現するための一例に過ぎず、本発明を限定するものではないことに注意すべきである。また、各図において共通の構成については同一の参照番号が付されている。
【００１４】
＜第１の実施形態＞
（１）回路構成
図１は、本発明の第１の実施形態に係る電源装置の概略構成を示す図である。図１では、Ｖｉが入力端子、Ｖｏが出力端子である。入力端子Ｖｉには上側パワーＭＯＳＦＥＴ  ＱＨが接続され、接地電位側には下側パワーＭＯＳＦＥＴ  ＱＬが接続される。パワーＭＯＳＦＥＴ  ＱＨとＱＬの中点にはインダクタＬとコンデンサＣｏとから成るパワー系出力フィルタであるＬＣ平滑フィルタとが接続され、さらにＬＣ平滑フィルタの中点には出力端子Ｖｏと誤差増幅器ＥＡの一方の入力（−）が接続される。
【００１５】
また、誤差増幅器ＥＡの他方の入力（＋）には、基準電圧Ｖｒｅｆが接続される。誤差増幅器ＥＡの出力にはパルス幅変調(Pulse Width Modulation：ＰＷＭと略す）発振器ＰＷＭ、アンド回路ＡＮＤ２、ドライバ回路ＤＲＶを介してパワーＭＯＳＦＥＴ  ＱＨ、ＱＬのゲートが接続される。パワーＭＯＳＦＥＴ  ＱＨ，ＱＬは逆相で駆動され、交互に導通する。
【００１６】
次に、ソフトスタート回路の構成を示すと、入力端子ＶｉとパワーＭＯＳＦＥＴ  ＱＨとＱＬの中点の間にはスイッチＭＯＳＦＥＴ  Ｑｓ２とＱｓ１が接続され、さらにスイッチＭＯＳＦＥＴ  Ｑｓ２（ＩｓｎｓをＶｉｎに持ち上げるためのスイッチ）とＱｓ１の中点にはコンパレータＣＯＭＰ１の一方の入力（−）が接続される。一方、コンパレータＣＯＭＰ１の他方の入力（＋）には所定の規定電圧ＶＩｒが接続される。コンパレータＣＯＭＰ１の出力はアンド回路ＡＮＤ１を介してフリップフロップＦＦの一方の入力Ｒに、フリップフロップＦＦの出力Ｑはアンド回路ＡＮＤ２に接続される。フリップフロップＦＦの他方の入力Ｓにはパルス幅変調発振器ＰＷＭの出力がインバータ回路ＩＮＶを介して接続される。また、アンド回路ＡＮＤ１にはＵＶＬ（Under Voltage Lockout）期間が終わってから出力端子Ｖｏに発生する出力電圧Ｖｏｕｔが所望の（基準）電圧に立上がるまでの期間、即ちソフトスタート期間のみコンパレータＣＯＭＰ１の出力信号ＣＯＭＰｏ１を有効にするための信号ＳＳＰｅｒｉｏｄが接続される（信号ＳＳＰｅｒｉｏｄを生成する回路は図示せず）。パワーＭＯＳＦＥＴ  ＱＨとスイッチＭＯＳＦＥＴ  Ｑｓ１のゲート、およびパワーＭＯＳＦＥＴ  ＱＬとスイッチＭＯＳＦＥＴ  Ｑｓ２のゲートは接続され、それぞれ同じタイミングで駆動される。なお、信号ＳＳＰｅｒｉｏｄは、図示しないコンパレータでＶｏとＶｒｅｆを比較して、ソフトスタート動作期間か否かを示す信号として生成されるものである。
【００１７】
（２）回路動作
続いて、図１の電源装置の回路動作を説明する。まず、降圧型コンバータの定常動作においては、入力端子Ｖｉに印加された入力電圧は、上側パワーＭＯＳＦＥＴ  ＱＨと下側パワーＭＯＳＦＥＴ  ＱＬのオン／オフ制御によってＬＣ平滑フィルタを介して電圧に変換される。この変換電圧ＶＦＢは基準電圧Ｖｒｅｆと誤差増幅器ＥＡで比較され、誤差増幅器ＥＡの出力に誤差電圧が増幅されて発生する。この誤差電圧はパルス幅変調発振器ＰＷＭでＰＷＭパルスに変換される。このＰＷＭパルスはドライバ回路ＤＲＶで上側パワーＭＯＳＦＥＴ  ＱＨと下側パワーＭＯＳＦＥＴ  ＱＬとを駆動するオン／オフ時間比（デューティ：α）に変換され、誤差電圧がゼロになるように負帰還制御され、変換電圧ＶＦＢは基準電圧Ｖｒｅｆに等しくなる。この場合、定常状態においてＬＣ平滑フィルタを通して得られる変換電圧ＶＦＢ、即ち出力端子Ｖｏに得られる出力電圧Ｖｏｕｔは入力端子Ｖｉに印加される入力電圧Ｖｉｎのデューティαに比例する。
【００１８】
従って、Ｖｏｕｔ＝ＶＦＢ＝Ｖｒｅｆ＝α・Ｖｉｎの関係式が成立する。ここで、前記デューティαは、オン時間／（オン時間とオフ時間の和）で定義するので、０〜１の間の値をとる。
【００１９】
また、デューティαは、電圧変換率に等しいので、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎの割合（Ｖｏｕｔ／Ｖｉｎ）で表すこともできる。したがって、ＬＣ平滑フィルタの出力、即ち出力端子Ｖｏには入力電圧Ｖｉｎのデューティαに比例した所望の電圧が出力電圧Ｖｏｕｔとして得ることができる。この場合、インダクタＬに流れる電流、即ちインダクタ電流ＩＬは、出力（負荷）電流の直流分に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、インダクタＬの値Ｌ、スイッチング周期Ｔｓ（スイッチング周波数の逆数）によって決まる変化電流が重畳した波形となる。この変化電流の大きさは、上側パワーＭＯＳＦＥＴ  ＱＨがオン時の変化電流ΔＩＬ（ｏｎ）が増加する場合は、ΔＩＬ（ｏｎ）＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ・Ｔｓ・（Ｖｏｕｔ／Ｖｉｎ）＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ・Ｔｓ・αで、上側パワーＭＯＳＦＥＴ  ＱＨがオフ（下側パワーＭＯＳＦＥＴ  ＱＬがオン）時の変化電流ΔＩＬ（ｏｆｆ）が減少する場合は、ΔＩＬ（ｏｆｆ）＝Ｖｏｕｔ／Ｌ・Ｔｓ・（１−Ｖｏｕｔ／Ｖｉｎ）＝Ｖｏｕｔ／Ｌ・Ｔｓ・（１−α）で求まる。したがって、定常状態では、ΔＩＬ（ｏｎ）＝ΔＩＬ（ｏｆｆ）が成立するので、この増減の幅がインダクタ電流ＩＬの変化電流の振幅となる。
【００２０】
次は、図２の動作タイミングを示す図を用いて電源起動時のソフトスタート動作を説明する。ソフトスタート動作が必要な理由は、ＬＣ平滑フィルタを通して得られる変換電圧ＶＦＢ、即ちは出力端子Ｖｏに得られる出力電圧Ｖｏｕｔが、電源起動時はゼロ電圧から始まるため、誤差増幅器ＥＡで比較される変換電圧ＶＦＢと基準電圧Ｖｒｅｆには大きな偏差が生じる。このため、誤差増幅器ＥＡの出力には出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆに急速に近づけようとするため大きな誤差電圧が増幅されて発生する（通常、この誤差電圧は電源電圧まで到達する）。そこで、この誤差電圧に対応して変換されるパルス幅変調発振器ＰＷＭの出力、即ちＰＷＭパルスｔＰＷＭ１はデューティαが１に近いパルス（通常はデューティαは１以上にならないように制限している。よって、図２の動作波形ｔＰＷＭ１を参照）となる。このＰＷＭパルスｔＰＷＭ１によりドライバ回路ＤＲＶを介して上側パワーＭＯＳＦＥＴ  ＱＨと下側パワーＭＯＳＦＥＴ  ＱＬとを駆動する。このとき、上側パワーＭＯＳＦＥＴ  ＱＨがオン時の変化電流ΔＩＬ（ｏｎ）が増加する場合は、ΔＩＬ（ｏｎ）＝Ｖｉｎ／Ｌ・Ｔｓ・αの関係から、α≒１なのでΔＩＬ（ｏｎ）は非常に大きな電流となり、上側パワーＭＯＳＦＥＴ  ＱＨを破損する電流が流れる慮れがある。これを回避しながら出力端子Ｖｏに得られる出力電圧Ｖｏｕｔをなめらかに立上げていくのがソフトスタート動作である。
【００２１】
本実施形態では、図２のようにデューティαが１に近いＰＷＭパルスｔＰＷＭ１において、まず、ＰＷＭパルスｔＰＷＭ１のオフ時間でフリップフロップＦＦをセットし、ＰＷＭパルスｔＰＷＭ１がオン期間ｔｏｎ（＝（Ｖｏ／Ｖｉｎ）・Ｔｓ）に入った時点で上側パワーＭＯＳＦＥＴ  ＱＨを駆動するＰＷＭパルスｔＰＷＭをオンする。また、このオンと同時にスイッチＭＯＳＦＥＴ Ｑｓ１もオンさせる。
【００２２】
次に、このオン時に流れる電流ＩＨを上側パワーＭＯＳＦＥＴ  ＱＨのオン電圧の形に変えてノード電圧Ｉｓｎｓとして検出し、このノード電圧Ｉｓｎｓと規定値ＩｒｅｆをコンパレータＣＯＭＰ１で比較して、この電圧Ｉｓｎｓが図２のように規定値Ｉｒｅｆより下がった時にコンパレータＣＯＭＰ１の出力信号ＣＯＭＰｏ１が”Ｈｉｇｈ”に切り換える。そして、この”Ｈｉｇｈ”信号でフリップフロップＦＦをリセットするため、フリップフロップＦＦの出力Ｑに得られた信号とパルス幅変調発振器ＰＷＭの出力（即ちＰＷＭパルスｔＰＷＭ１）とを、アンド回路ＡＮＤ２を介することによって、上側パワーＭＯＳＦＥＴ  ＱＨを駆動するＰＷＭパルスｔＰＷＭのオンパルス幅ｔｏｎを最終的に決定する。これにより、上側パワーＭＯＳＦＥＴ  ＱＨはオフして下側パワーＭＯＳＦＥＴ  ＱＬはオンするので、これに連動するスイッチングＭＯＳＦＥＴ  Ｑｓ１、Ｑｓ２もそれぞれオフ、オンの状態になる。よって、ノード電圧Ｉｓｎｓは入力端子Ｖｉに与える入力電圧Ｖｉｎ側に戻され、コンパレータＣＯＭＰ１の出力ＣＯＭＰｏ１は以前のレベルに反転して戻る（”Ｈｉｇｈ”→”Ｌｏｗ”）。
【００２３】
この動作（図２（ａ）の動作）はスイッチング周期Ｔｓ毎に毎回繰り返され、変換電圧ＶＦＢ、即ち出力端子Ｖｏに得られる出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに立上がるまで続けられる。換言すると、この動作により、上側パワーＭＯＳＦＥＴ  ＱＨを強制的にオフするための信号を電流を検出して作り出す。そして、上側パワーＭＯＳＦＥＴ  ＱＨを破損しない電流に制限して出力端子Ｖｏに得られる出力電圧Ｖｏｕｔを、図３のようにゼロ電圧から基準電圧Ｖｒｅｆで設定した電圧に徐々になめらかに立上がるようにしている。即ち、このソフトスタート期間は、図３のＩＨ電流制限動作期間であると言える。このＩＨ電流制限動作（図２の（ａ）動作）を繰り返して、出力電圧を立上げてから定常動作に入ることができるので、従来のような、ソフトスタート・コンデンサを使用しなくとも適切なソフトスタート動作が実現できる効果がある。また、ソフトスタート・コンデンサを不要にできることはシステム・装置の小型化及び低コスト化が図れる効果がある。
【００２４】
（３）コンパレータＣＯＭＰ１の構成
図４は、図１の電流検出に用いるコンパレータＣＯＭＰ１をＭＯＳＦＥＴで構成した場合の具体的な構成を示す図である。電流検出用の電圧換算の規定電圧Ｉｒｅｆとノード電圧Ｉｓｎｓの電位は入力電圧Ｖｉｎ側に非常に偏っているため、電流検出用の規定電圧ＩｒｅｆはＭＯＳＦＥＴ  Ｑ１５と定電流源ＣＣ２から成るレベルシフト回路を、ノード電圧Ｉｓｎｓ側はＭＯＳＦＥＴ  Ｑ１６と定電流源ＣＣ３で構成されるレベルシフト回路を介した後に、ＭＯＳＦＥＴ  Ｑ１１〜Ｑ１４と定電流源ＣＣ１から成る差動対回路に接続し、ＭＯＳＦＥＴ  Ｑ１２とＱ１４の中点から出力信号ＣＯＭＰｏ１を出力する構成で実現できる。
【００２５】
コンパレータの動作は、電流検出用の規定電圧Ｉｒｅｆよりノード電圧Ｉｓｎｓの電圧が下がった時に出力信号ＣＯＭＰｏ１が“Ｌｏｗ”から“Ｈｉｇｈ”に切り換わる極性に設計されているので、図２のＣＯＭＰｏ１の信号波形になることがわかる。なお、コンパレータＣＯＭＰ１の出力ＣＯＭＰｏ１に得られる信号振幅が小さい場合には、図示はしないが信号振幅増幅のために差動対回路の出力にＣＭＯＳインバータ２段構成、またはドレイン接地回路とＣＭＯＳインバータ１段のカスケード構成のコンパレータ、等を適用してもよい。
【００２６】
図４では規定電圧Ｉｒｅｆの発生を電圧源ＶＩｒの代わりにＭＯＳＦＥＴ  Ｑ３と定電流源Ｉｒで実現している。この効果は、上側パワーＭＯＳＦＥＴ  ＱＨとＭＯＳＦＥＴ  Ｑ３を同一プロセス、同一チップ上に近接して配置した場合に、これらのＭＯＳサイズをｍ：１に設定することにより、ＭＯＳＦＥＴ  Ｑ３に上側パワーＭＯＳＦＥＴ  ＱＨの電流ＩＨのｍ分の１の電流を流した時に発生するオン電圧と、上側パワーＭＯＳＦＥＴ  ＱＨに電流ＩＨを流した時に発生するオン電圧とを等しく設定できる点である。これにより、電流検出の精度がよくなるのである。
【００２７】
さらに、別の効果としては、これらのＭＯＳＦＥＴを近接して同一チップ上に設定しているので、パワーＭＯＳＦＥＴのオン抵抗にプロセスばらつきがあっても両方のＭＯＳＦＥＴには同じに影響を受けるので、これらのオン電圧降下を等しくできる点が挙げられる。したがって、上側パワーＭＯＳＦＥＴ  ＱＨで定義した電流値をＩＨとし、このＩＨのｍ分の１の電流を定電流源Ｉｒに設定しておけば、ＭＯＳＦＥＴ  Ｑ３の出力に得られる規定電圧Ｉｒｅｆと、上側パワーＭＯＳＦＥＴ  ＱＨに流れる電流によって発生するノード電圧ＩｓｎｓとをコンパレータＣＯＭＰ１で比較できることになる。
【００２８】
（４）パルス幅変調発信器の構成
図５は、図１で用いたパルス幅変調発振器ＰＷＭの具体的な構成を示す図である。図５は、三角波発生回路ＴＲＩＡＮＧとＰＷＭコンパレータＰＷＭＣＯＭＰで構成される例である。なお、図６に示すように、三角波発生回路ＴＲＩＡＮＧの三角波出力波形ｔｗａｖｅと誤差増幅器ＥＡの出力電圧Ｅｏｕｔを、ＰＷＭコンパレータＰＷＭＣＯＭＰで比較することにより、コンパレータＰＷＭＣＯＭＰの出力にはＰＷＭパルスｔＰＷＭ１が得られる。そして、ＰＷＭパルスｔＰＷＭ１は、誤差増幅器の出力電圧Ｅｏｕｔが大きくなるにつれ広いオンパルス幅が発生するようなになっている。通常は図示していないが、ＰＷＭパルスのオンパルス幅が１００％以上にならないように回路上で工夫がなされている。
【００２９】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る電源装置の概略回路構成を示す図である。
図７において、図１と同じ構成には同じ符号を付している。図７の回路の図１と異なる点は、スイッチＭＯＳＦＥＴ  Ｑｓ２に並列に抵抗Ｒｓを接続した点である。このように構成することにより、スイッチＭＯＳＦＥＴ  Ｑｓ１とＱｓ２が共にオフになる期間にノード電圧Ｉｓｎｓが抵抗Ｒｓを介して入力端子Ｖｉに与えられる入力電圧Ｖｉｎに接続される。よって、ノード電圧Ｉｓｎｓの電位がスイッチの動作タイミングに係わらず常に確定でき、ノード電圧Ｉｓｎｓがノイズ、等の外乱を受け難く、コンパレータＣＯＭＰ１の誤動作を防止することができる。つまり、抵抗Ｒｓは、スイッチＱｓ２のｄｅａｄｔｉｍｅの間にコンパレータＣＯＭＰ１の（−）の電位を確定する作用を有しているのである。この方法は、更なるノイズ除去効果があるうえ、図１の構成例と同様の効果が得られる。
【００３０】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る電源装置の概略回路構成を示す図である。図８が図７と相違する点は、スイッチＭＯＳＦＥＴ  Ｑｓ２を省略して抵抗Ｒｓのみとした点である。このように構成した理由は、図７においてスイッチＭＯＳＦＥＴ  Ｑｓ１がオン期間以外は、ノード電圧Ｉｓｎｓは抵抗Ｒｓを介して入力端子Ｖｉに与えられる入力電圧Ｖｉｎに常に接続されていれば、コンパレータＣＯＭＰ１は誤動作しないからである。これにより、スイッチＭＯＳＦＥＴ  Ｑｓ２を無くすことができる。このように構成しても第１及び第２の実施形態と同様の効果が得られる。
【００３１】
＜第４の実施形態＞
図９は、本発明の第４の実施形態に係る電源装置で用いられるパルス幅変調発振器ＰＷＭの具体的な構成例を示す図である。図９に示されるパルス幅変調発信器ＰＷＭは、ワンショット・マルチバイブレータＯＳＭと発振器ＯＳＣとＶ／Ｉ変換回路ＶＩを備えている。さらに、ワンショット・マルチバイブレータＯＳＭの構成を詳細にした一具体例を図１０に示す。その動作は、図１１に示すように発振器ＯＳＣの出力波形ＣＬＫの立下り波形で図１０のワンショット・マルチバイブレータＯＳＭ内の端子電圧Ｖ１に微小パルスを発生し、この発生したパルスでＭＯＳ Ｍ２２をオンしてコンデンサＣＴの端子電圧Ｖ２を接地電位にする。
【００３２】
すると、このタイミングでＰＷＭパルスｔＰＷＭのオン時間がセットされると共に、コンデンサＣＴの端子電圧Ｖ２は誤差増幅器ＥＡの出力電圧ＥｏｕｔをＶ／Ｉ変換回路ＶＩで変換した電流ＩＰＷＭにより上昇し、コンデンサＣＴの端子電圧Ｖ２がインバータＩＮ２７のロジックスレショホルド電圧ＶＬＴに到達したときにインバータＩＮ２７の極性が反転するので、ＰＷＭパルスｔＰＷＭのオンパルス幅が決定される。こうして、誤差増幅器の出力電圧は電流に変換されてからＰＷＭパルスｔＰＷＭに変換できるので、図５の実施例と同様にＰＷＭパルスを発生することができる。なお、ワンショット・マルチバイブレータＯＳＭのより詳細な内容は、例えば特許文献２に開示されている。
【００３３】
図１２は図９のパルス幅変調発振器を電源装置に適用した場合の回路構成を示す図である。図１２が図１と異なる点は、図９のパルス幅変調発振器が図１のフリップフロップＦＦ、インバータＩＮＶ、アンド回路ＡＮＤ２を有するオンパルス幅決定機能を包含している点である。このため、アンド回路ＡＮＤ１の出力をワンショット・マルチバイブレータＯＳＭのリセット端子ＲＳＴに接続することにより、フリップフロップＦＦ、インバータＩＮＶ、アンド回路ＡＮＤ２が省略できる。この実施形態においても、図１と同様のソフトスタート動作が実現できる。
【００３４】
＜第５の実施形態＞
図１３は、本発明の第５の実施形態に係る電源装置の概略回路構成を示す図である。図１３が図１２と異なる点は、発振器ＯＳＣの出力にロジック回路ＬＧＣを設けて、発振器ＯＳＣの出力信号ＯＳＣＱからロジック回路ＬＧＣで、図１４に示すクロックパルスＣＬＫとリセットパルスＲＳＴＰを生成する点である。
【００３５】
クロックパルスＣＬＫは、ワンショット・マルチバイブレータＯＳＭの出力信号であるＰＷＭパルスｔＰＷＭのオンパルス幅をセットするタイミング、またリセットパルスＲＳＴＰはスイッチング動作において一周期毎にワンショット・マルチバイブレータＯＳＭをリセットするタイミングに用いる。これにより、図１０に示すコンデンサＣＴの端子電圧Ｖ２が図１４のようにロジックスレショホルド電圧ＶＬＴを超えなくても、必ず得られるＰＷＭパルスｔＰＷＭにオフ期間を設けることができるようにした。この実施形態においても、図１と同様のソフトスタート動作が実現できる。
【００３６】
＜第６の実施形態＞
図１５は、本発明の第６の実施形態に係る電源装置の概略回路構成を示す図である。
図１５に示されたように、図１の上側パワーＭＯＳＦＥＴに流れる電流ＩＨを上側パワーＭＯＳＦＥＴのオン抵抗で検出するのではなく、入力端子Ｖｉと上側パワーＭＯＳＦＥＴのソース電極間に新たに設けたセンス抵抗Ｒｓｎｓにより行うようにしたもので、これまでの実施形態と同様に電流ＩＨの検出ができる。この他にも、カレントトランス、ホール素子等、電源で使用される電流検出法は適用可能である。
【００３７】
＜第７の実施形態＞
図１６は、本発明の第７の実施形態に係り、図１の構成を特許文献３に開示の一次系帰還制御方式電源装置に適用した構成を示す図である。図１６に示されるように、インダクタＬの両端に設けた抵抗Ｒ１とコンデンサＣ１から成る直列回路の中点から誤差増幅器の（−）入力に帰還する場合でも、ソフトスタート法及びソフトスタート回路は適用可能である。
【００３８】
＜第８の実施形態＞
図１７は、本発明の第８の実施形態に係り、ソフトスタート法及びソフトスタート回路の電流検出に過電流検出を併用させた構成例を示す図である。図１７が図１の構成と異なる点は、ソフトスタート用の規定電圧ＶＩｒの他に、過電流検出用の規定電圧ＶＩｒｏｃ（＞ＶＩｒ）を設けて、これらを切換スイッチＳＷを介してコンパレータＣＯＭＰ１の入力（＋）に接続した点である。そして、ソフトスタート動作期間が終了した時点で、コンパレータＣＯＭＰ１の入力（＋）への規定電圧の接続を切換スイッチＳＷを用いてソフトスタート用から過電流検出用に切換える。これにより、定常動作時は電流ＩＨの大きさは過電流と見做して動作するので、コンパレータＣＯＭＰ１の出力ＣＯＭＰｏ１には過電流検出信号を得ることができる。よって、ソフトスタート動作と過電流検出動作を共通の回路で実現できる。
【００３９】
＜第９の実施形態＞
続いて、規定電圧ＶＩｒの設定値の大きさによってソフトスタート動作が異なってくる例について説明する。これまでは、図３の動作波形のように、ソフトスタート期間ＳＳＰｅｒｉｏｄ内にソフトスタート動作が終了する場合であったが、図１８の動作波形のように、ソフトスタート動作が終了しない場合もある。
【００４０】
図１８に示されるように動作が完了しない場合というのは、ソフトスタート期間ＳＳＰｅｒｉｏｄ内において出力端子Ｖｉに得られる出力電圧Ｖｏｕｔが所望の基準電圧Ｖｒｅｆに立ち上がってはいるものの、誤差増幅器ＥＡの出力電圧Ｅｏｕｔが定常時の電圧に整定しておらず、まだ高く、収束していないという状況の時である。即ち、ソフトスタート期間が終了しても誤差増幅器ＥＡがまだソフトスタート期間と認識して上側パワーＭＯＳＦＥＴを定常時のオンパルス幅より広いＰＷＭパルスｔＰＷＭで駆動している時である。そのため、出力電圧Ｖｏｕｔを所定の電圧より低いと見做して更に高くするように作用するため、大きなインダクタ電流ＩＬ（上側パワーＭＯＳＦＥＴがオン時のインダクタ電流は上側パワーＭＯＳＦＥＴの電流ＩＨに相当）を流すことになる。これを回避するための方法について以下に述べる。
【００４１】
図１９は、本発明の第９の実施形態に係る電源装置の概略回路構成を示す図である。図１９の回路によれば、ソフトスタート期間ＳＳＰｅｒｉｏｄ後も規定電圧Ｉｒｅｆに相当した電流よりも大きな電流ＩＨが流れる場合、コンパレータＣＯＭＰ１の出力に発生するパルスが連続して発生し続ける間は、ソフトスタート期間が延長されるようになっている。
【００４２】
図１９では、コンパレータＣＯＭＰ１の出力にワンショット・マルチバイブレータＯＳＭ２とフリップフロップＦＦ２を設けてアンド回路ＡＮＤ１の一方（これまで信号ＳＳＰｅｒｉｏｄを接続していた方）の入力に接続するようにしている。これにより、ソフトスタート期間ＳＳＰｅｒｉｏｄの信号でフリップフロップＦＦ２をセットしてソフトスタート期間を開始すると、ワンショット・マルチバイブレータＯＳＭ２（図１０が適用可）の出力でフリップフロップＦＦ２がリセットされるまでソフトスタート期間を延長することができる。即ち、ワンショット・マルチバイブレータＯＳＭ２では、コンパレータＣＯＭＰ１の出力ＣＯＰＭｏ１に連続パルスが発生している間はその連続パルスをワンショット・マルチバイブレータＯＳＭ２のクロック端子ＣＬＫに入力される。よって、図１０のコンデンサＣＴの端子電圧Ｖ２はインバータのＩＮ２７のロジックスレショホルド電圧ＶＬＴを超えない状態が維持され、オン時間が継続される。この期間がソフトスタートを延長できる期間である。この有効期間は図示されないが、ワンショット・マルチバイブレータＯＳＭ２のリセット端子にフリップフロップＦＦ２の出力を接続することでオン時間継続が可能となる。ワンショット・マルチバイブレータＯＳＭ２でのオン時間設定は、積分時定数をスイッチング周期Ｔｓの３倍以上にするとオン時間の継続が容易である。このように対策することで、図１と同様に図３に示すように出力端子Ｖｏに得られる出力電圧Ｖｏｕｔはスムーズに定常動作に移行できる。
【００４３】
＜第１０の実施形態＞
第１０の実施形態は、図２０の動作波形のようにＩＨ電流制限動作に引き続き、Ｖｏｕｔ（出力）電圧制限動作を設けることにより対処する方法に関するものである。
【００４４】
図２１は、本発明の第１０の実施形態に係る電源装置の概略回路構成を示す図である。図２０は、図１をベースにこの動作を具備した具体的な構成例である。
【００４５】
図２１において、Ｖｏｕｔ電圧制限動作は、コンパレータＣＯＰＭ２、オア回路ＯＲ１、ΔＶ発生回路ΔＶで構成することによって実現される。その動作は、定常状態においては出力端子Ｖｏに得られる出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに等しくなることに鑑みて制御される。つまり、基準電圧ＶｒｅｆにΔＶなる電圧をΔＶ発生回路ΔＶで加算して発生した電圧Ｖｒｅｆ＋ΔＶと出力端子Ｖｏに得られる出力電圧ＶｏｕｔをコンパレータＣＯＭＰ２で比較する。そして、出力電圧Ｖｏｕｔが電圧Ｖｒｅｆ＋ΔＶを超えたときに得られるコンパレータＣＯＭＰ２の出力信号ＣＯＭＰｏ２によりオア回路ＯＲ１を介してフリップフロップＦＦをリセットする。これにより、Ｖｏｕｔ電圧制限動作時のＰＷＭパルスｔＰＷＭのオン幅を決定するようにしている。
【００４６】
図２２の（ｂ）は、Ｖｏｕｔ電圧制限動作が上記動作に該当する動作波形を示している。図２２の（ｂ）からは、図２０のように、誤差増幅器ＥＡの出力電圧Ｅｏｕｔが定常動作の電圧状態に収束するまでこの動作は繰り返されて、そして定常動作に移行することが分かる。
【００４７】
なお、ここで用いるＶｏｕｔ電圧制限動作におけるΔＶ発生回路のΔＶ電圧設定幅は、出力端子Ｖｏに得られる出力電圧Ｖｏｕｔの許容電圧範囲に設定するのが望ましく、通常は、ΔＶは２０〜３０ｍＶ程度である。
【００４８】
＜第１１の実施形態＞
図２３は、本発明の第１１の実施形態による電源装置の概略回路構成を示す図であり、図２１の変形例に相当するものである。図２３が図２１と異なる点は、コンパレータＣＯＭＰ２の入力（−）に与える出力端子Ｖｏに得られる出力電圧Ｖｏｕｔの代わりに、インダクタＬの両端に設けた抵抗Ｒ２とコンデンサＣ２から成る直列回路の中点電圧ＶｏＣＲを用いた点である。この方法においても、出力端子Ｖｏに得られる出力電圧Ｖｏｕｔの変化が中点電圧ＶｏＣＲに反映されるので、図２１と同様にＶｏｕｔ電圧制限動作を含めたソフトスタート動作が可能となる。
【００４９】
＜第１２の実施形態＞
図２４は、本発明の第１２の実施形態の電源装置の概略回路構成を示す図であり、特許文献３の一次系帰還制御方式電源装置に図２３及び図９の構成を適用した例に相当するものである。図２４の過渡変動検出回路ＴＶＤにはＶｏｕｔ電圧制限動作機能があるため、過渡変動検出回路ＴＶＤの一方の出力信号α０をオア回路ＯＲ１に出力することで、同様にＶｏｕｔ電圧制限動作を含めたソフトスタート動作が可能となる。なお、ソフトスタート時には過渡変動検出回路ＴＶＤのもう一方の出力信号α１００は動作禁止状態にしておくのが望ましい。
【００５０】
＜第１３の実施形態＞
図２５は、本発明の上述の第１乃至６の実施形態に係る電源装置をＨＤＤ(Hard disk Drive）装置へ適用した例を示す図である。ＨＤＤ装置において、第１〜第６の実施形態に記載の電源装置であるＤＣ‐ＤＣコンバータＤＣ‐ＤＣ１〜ＤＣ‐ＤＣｎは、ＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ、等で構成されるボードに対象毎に異なる適した電圧の電力を供給している。図２２に示した電源装置であるＤＣ‐ＤＣコンバータＤＣ‐ＤＣ１〜ＤＣ‐ＤＣｎは、電力を供給する対象のプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等の電流容量に応じてシングルフェーズの電源装置やマルチフェーズの電源装置を用いる。なお、ＨＤＤ装置ＨＤＤ１〜ＨＤＤｍには本発明とは別の電源装置ＤＣ‐ＤＣ１１〜ＤＣ‐ＤＣ１ｍが適用される。
【００５１】
＜第１４の実施形態＞
図２６は、本発明の第１乃至１２の実施形態の電源装置であるＤＣ‐ＤＣコンバータＤＣ‐ＤＣ１〜ＤＣ‐ＤＣｎを、ＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ等と同一チップ上、或いは同一パッケージ上に構成して、対象毎に異なる適した電圧の電力を供給するための構成を示す図である。このように、ＤＣ‐ＤＣコンバータＤＣ‐ＤＣ１〜ＤＣ‐ＤＣｎを実装することにより、ＤＣ‐ＤＣコンバータと負荷となるプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ、等に搭載する部品数が削減できる。よって、システム・装置の小型化及び定コスト化に効果がある。
【００５２】
また、図示していないがＤＣ‐ＤＣコンバータＤＣ‐ＤＣ１〜ＤＣ‐ＤＣｎをＩＣ（オンチップ）化して、ＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ、等と同一パッケージ上に構成する例も考えられ、同様にシステム・装置の小型化及び定コスト化に効果がある。
【００５３】
＜その他＞
以上では、半導体スイッチング素子としてパワーＭＯＳＦＥＴを例に説明したが、オンボード構成であれば、代わりにＩＧＢＴやＧａＮデバイス、ＳｉＣ（Silicon Carbide）デバイスなどの他のパワースイッチング素子を用いてもよい。
【００５４】
また、電源装置をプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ、等と同一チップ上、或いは同一パッケージ上に構成（内蔵）するのであれば、半導体スイッチング素子としてこれらのチップと同一プロセスの、例えばＣＭＯＳデバイスのスイッチング素子を用いてもよい。
上側の半導体スイッチング素子はＰ型を例に説明したが、Ｎ型であってもよい。
【００５５】
また、本発明の電源装置は降圧型ＤＣ‐ＤＣコンバータを例に説明したが、昇圧型や昇降圧型であってもよい。
【００５６】
さらに、本発明の各実施形態では、図１のスイッチＭＯＳＦＥＴＱｓ１、Ｑｓ２から構成されるＩＨ電流検出手段をベースにして説明してきたが、これ以外のＩＨ電流検出手段を使用しても同様に適用できることは云うまでもない。
【００５７】
また、出力端子Ｖｏから誤差増幅器へ帰還する変換電圧ＶＦＢは、出力端子Ｖｏに得られる出力電圧を直接帰還したケースで説明したが、場合によって出力端子Ｖｏに得られる出力電圧を分圧した電圧を変換電圧ＶＦＢとして用いてもよい。
【００５８】
＜まとめ＞
本発明の電源装置のソフトスタート法及びソフトスタート回路は絶縁型ＤＣーＤＣコンバータへの応用も可能で、一石のフォワード型コンバータ、二石のフォワード型，プッシュプル型，ハーフブリッジ型，フルブリッジ型、等の絶縁型ＤＣーＤＣコンバータの用途にも適用可能である。
【００５９】
第１乃至１２の実施形態による電源装置のソフトスタート法及びソフトスタート回路は、その他図示しないが、ＶＲＭや携帯機器用のＤＣ‐ＤＣコンバータや、汎用のＤＣ‐ＤＣコンバータ等へ応用展開ができることは言うまでもない。
【００６０】
本発明の実施形態では、ソフトスタート時に、電源装置の一対の電力半導体スイッチング素子のうち上側電力半導体スイッチング素子に流れる電流ＩＨを検出し、その電流ＩＨが所定の規定電流より大きくなった時にリセット信号を発生させる。そして、そのリセット信号により、パルス幅変調発振器から出力したオンパルス幅を途中で強制的にリセットする。このリセット動作に応答して、最終的なソフトスタート時の上側電力半導体スイッチング素子を駆動するオンパルス幅を決定する。これにより、従来のようなソフトスタートのための外付部品が不要にできるので、システム・装置のコスト低減および小型化を図ることができる。将来、電源装置の１００ＭＨｚ以上の高周波スイッチング動作が可能になり、出力ＬＣ平滑フィルタのオンチップ化が実現される場面においては、このソフトスタート・コンデンサの削減は非常に効果が大きい。
【図面の簡単な説明】
【００６１】
【図１】第１の実施形態に係る電源装置の概略回路構成を示す図である。
【図２】図１のソフトスタート動作のタイミングを示す図である。
【図３】図１のソフトスタートの動作波形を示す図である。
【図４】図１のコンパレータの具体的な回路構成を示す図である。
【図５】図１のパルス幅変調発振器の回路構成を示す図である。
【図６】図５のパルス幅変調発振器の動作波形を示す図である。
【図７】第２の実施形態に係る電源装置の概略回路構成を示す図である。
【図８】第３の実施形態に係る電源装置の概略回路構成を示す図である。
【図９】パルス幅変調発振器の他の構成例を示す図である。
【図１０】図９に用いるワンショット・マルチバイブレータの具体的な構成例を示す図である。
【図１１】図１０の回路の動作タイミングを示す図である。
【図１２】第４の実施形態に係る電源装置の概略回路構成を示す図である。
【図１３】第５の実施形態に係る電源装置の概略回路構成を示す図である。
【図１４】図１３のパルス幅変調発振器の動作タイミングを示す図である。
【図１５】第６の実施形態に係る電源装置の概略回路構成を示す図である。
【図１６】第７の実施形態に係る電源装置の概略回路構成を示す図である。
【図１７】第８の実施形態に係る電源装置の概略回路構成を示す図である。
【図１８】第９の実施形態に係る電源装置の概略回路構成を示す図である。
【図１９】図１８のソフトスタートの動作波形を示す図である。
【図２０】別のソフトスタートの動作波形を示す図である。
【図２１】第１０の実施形態に係る電源装置の概略回路構成を示す図である。
【図２２】図２１のソフトスタートの動作タイミングを示す図である。
【図２３】第１１の実施形態に係る電源装置の概略回路構成を示す図である。
【図２４】第１２の実施形態に係る電源装置の概略回路構成を示す図である。
【図２５】本発明に係る電源装置を搭載したＨＤＤ装置の情報処理用電源の構成を示す図である。
【図２６】本発明の電源装置を搭載したＨＤＤ装置のもう一つの情報処理用電源の構成を示す図である。
【符号の説明】
【００６２】
ＡＮＤ１、ＡＮＤ２…アンド回路、ＣＣ１〜ＣＣ３…定電流源、Ｃｏ、Ｃ１、Ｃ２、ＣＴ…コンデンサ、ＣＬＫ…クロック信号、ＣＯＭＰ１、ＣＯＭＰ２、ＰＷＭＣＯＭＰ…コンパレータ、ＣＯＭＰｏ１…コンパレータＣＯＭＰ１の出力電圧、ＣＯＭＰｏ２…コンパレータＣＯＭＰ２の出力電圧、ＣＯＮＴ…制御回路、ＣＰＵ…中央処理装置、ＤＣ‐ＤＣ１〜ＤＣ‐ＤＣｎ、ＤＣ‐ＤＣ１１〜ＤＣ‐ＤＣ１ｍ…ＤＣーＤＣコンバータ、ＤＲＡＭ…ダイナミックＲＡＭ、ＤＲＶ…ドライバ回路、ΔＶ…ΔＶ発生回路、ＥＡ…誤差増幅器、Ｅｏｕｔ…誤差増幅器の出力電圧、ＦＦ、ＦＦ２…フリップフロップ、ＧＨ、ＧＬ…ゲート駆動信号、ＨＤＤ１〜ＨＤＤｍ…ＨＤＤ、ＩＣ…ロジックＩＣ、ＩＨ…電流、ＩＬ…インダクタ電流、ＩＮ２１〜ＩＮ２９、ＩＮＶ…インバータ、Ｉｒ…定電流源、Ｉｒｅｆ、Ｉｓｎｓ…ノード電圧、Ｌ…インダクタ、ＬＧＣ…論理回路、ＬＩＮＥ…給電ライン、Ｍ２１〜Ｍ２８…ＭＯＳＦＥＴ、ＮＡ２１〜ＮＡ２４…ナンド回路、ＮＲ２１〜ＮＲ２２…ノア回路、ＯＲ１…オア回路、ＯＳＣ…クロック発振器、ＯＳＭ、ＯＳＭ２…ワンショット・マルチバイブレータ、ＰＷＭ…パルス幅変調発振器、ＱＨ…上側パワーＭＯＳＦＥＴ、ＱＬ…下側パワーＭＯＳＦＥＴ、Ｑ３…パワーＭＯＳＦＥＴ、Ｑｓ１、Ｑｓ２…ＭＯＳＦＥＴスイッチ、Ｑ１１〜Ｑ１６…ＭＯＳＦＥＴ、Ｒ１、Ｒ２、ＲＬ、Ｒｓ、Ｒｓｎｓ…抵抗、ＲＳＴ…リセット信号、ＳＲＡＭ…スタティックＲＡＭ、ＳＳＰｅｒｉｏｄ、ＳＰｅｒｉｏｄ２…ソフトスタート期間信号、ＳＷ…切換スイッチ、ｔＰＷＭ、ｔＰＷＭ１…ＰＷＭパルス、ＴＲＩＡＮＧ…三角波発生回路、ＴＶＤ…過渡変動検出回路、Ｖ１、Ｖ２…ノード電圧、Ｖｉ…入力端子、ＶＦＢ…フィードバック電圧、Ｖｏ…出力端子、Ｖｏｕｔ…出力電圧、ＶＩｒｏｃ…過電流検出用規定電圧、ＶＩ…Ｖ／Ｉ変換回路、ＶＩｒ…ソフトスタート用規定電圧、Ｖｒｅｆ…基準電圧、Ｖｘ…ＱＨとＱＬの交点電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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