(57)【要約】【課題】１Ｔ１Ｒ型のメモリセルを用いて、抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できる構成の装置およびその簡素化された製造方法を提供する。【解決手段】基板１０１およびトランジスタ１０５の上に形成された第１の層間絶縁層１１５を貫通して形成された第１のホール内１１６に埋め込まれた抵抗変化層１１７と、抵抗変化層を第１の層間絶縁層の下側および上側から挟む第１の配線１１３および第３の配線１１９とからなる記憶素子と、第２のホール１２１内に埋め込まれた導電性のコンタクトプラグ１２４を第１の層間絶縁層の下側および上側から挟む第２の配線１１４および第４の配線１２５とからなる接続部とを備え、記憶素子１２０とトランジスタ１０５とが直列に接続されたメモリセル１２６が、コンタクトプラグ１２４による周辺回路などと接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１の配線および第２の配線を形成する下部配線形成工程と、
前記第１の配線および前記第２の配線を覆う第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層を貫通して第１のホールおよび第２のホールを形成する工程と、
前記第１のホールおよび前記第２のホールの底部および側壁に抵抗変化層を形成して埋め込む埋込工程と、
前記第１のホールを少なくとも覆うエッチングマスク層を形成する工程と、
前記第２のホールの底部の前記抵抗変化層を除去するエッチング工程と、
前記第２のホールにコンタクトプラグを埋め込む工程と、
前記第１のホールおよび前記第２のホールを少なくとも覆う第３の配線および第４の配線を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第２のホールにコンタクトプラグを埋め込む際に、前記抵抗変化層が埋め込まれた第１のホールにも、抵抗変化素子の上部電極を前記コンタクトプラグと同一の材料により形成することを特徴とする請求項１に記載の不揮発性半導体記憶素子の製造方法。
【請求項３】
前記第１のホールおよび前記第２のホールの底部および側壁に抵抗変化層を形成して埋め込む際に、前記抵抗変化層を形成したのちに抵抗変化素子の上部電極層を第１の電極材料により形成する工程と、
前記第２のホールの底部の前記抵抗変化層を除去するエッチング工程の際に、前記第１の電極材料を除去する工程とをさらに備えたことを特徴とする請求項１に記載の不揮発性半導体記憶素子の製造方法。
【請求項４】
前記下部配線形成工程は、
基板表面にソース領域およびドレイン領域を形成し、前記ソース領域および前記ドレイン領域の上の前記基板上にソース電極およびドレイン電極を形成し、前記ソース領域と前記ドレイン領域に挟まれたゲート電極を形成することによりトランジスタを形成するトランジスタ形成工程と、
前記トランジスタを覆い前記基板上に下部層間絶縁層を形成し、前記下部層間絶縁層を貫通して前記ソース電極および前記ドレイン電極の上に下部コンタクトホールを形成し、前記下部コンタクトホール内に下部コンタクトプラグを埋め込み形成したのちに前記下部コンタクトプラグの上に前記第１の配線および前記第２の配線を形成する下部コンタクトプラグ形成工程とを含むことを特徴とする請求項１から３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
基板表面にソース領域およびドレイン領域を形成し、前記ソース領域および前記ドレイン領域上の前記基板上にソース電極およびドレイン電極を形成し、前記ソース領域と前記ドレイン領域に挟まれたゲート電極を形成することによりトランジスタを形成するトランジスタ形成工程と、
前記トランジスタを覆い前記基板上に第１の層間絶縁層を形成し、前記第１の層間絶縁層を貫通して前記ソース電極および前記ドレイン電極の上に第１のホールおよび第２のホールを形成する工程と、
前記第１のホールおよび前記第２のホールの底部および側壁に抵抗変化層を形成して埋め込む埋込工程と、
前記第１のホールを少なくとも覆うエッチングマスク層を形成する工程と、
前記第２のホールの底部の前記抵抗変化層を除去するエッチング工程と、
前記第２のホールにコンタクトプラグを埋め込む工程と、
前記第１のホールを少なくとも覆う第１の配線と前記第２のホールを少なくとも覆う第２の配線を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２のホールにコンタクトプラグを埋め込む際に、前記抵抗変化層が埋め込まれた第１のホールにも、抵抗変化素子の上部電極を前記コンタクトプラグと同一の材料により形成することを特徴とする請求項５に記載の不揮発性半導体記憶素子の製造方法。
【請求項７】
前記第１のホールおよび前記第２のホールの底部および側壁に抵抗変化層を形成して埋め込む際に、前記抵抗変化層を形成したのちに抵抗変化素子の上部電極を第１の電極材料により形成する工程と、
前記第２のホールの底部の前記抵抗変化層を除去するエッチング工程の際に、前記第１の電極材料を除去する工程とをさらに備えたことを特徴とする請求項５に記載の不揮発性半導体記憶素子の製造方法。
【請求項８】
基板の表面に形成されたトランジスタと、
前記基板および前記トランジスタの上に形成された第１の層間絶縁層を貫通して形成された第１のホール内に埋め込まれた抵抗変化層と、前記抵抗変化層を前記第１の層間絶縁層の下側および上側から挟む第１の配線および第３の配線とからなる記憶素子と、
前記第１の層間絶縁層に貫通した第２のホール内に埋め込まれた導電性のコンタクトプラグと、前記コンタクトプラグを前記第１の層間絶縁層の下側および上側から挟む第２の配線および第４の配線とからなる接続部と、
を備え、
前記トランジスタのソース電極またはドレイン電極は前記第１の配線または前記第２の配線に電気的に接続されており、
前記抵抗変化層は前記第１と第３の配線の間に印加される電気的信号に基づいて可逆的に抵抗値が変化するものであり、
前記記憶素子と前記トランジスタとが直列に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記可変抵抗膜は、前記第１のホールの内壁面および底面に形成され、
前記可変抵抗膜により形成される前記第１のホールの内部領域には上部電極が形成されている請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
基板の表面に形成されたトランジスタと、
前記基板および前記トランジスタの上に形成された第１の層間絶縁層を貫通して形成された第１のホール内に埋め込まれた抵抗変化層と、前記抵抗変化層を前記第１の層間絶縁層の下側および上側から挟む第１の電極および第１の配線とからなる記憶素子と、
前記第１の層間絶縁層に貫通した第２のホール内に埋め込まれた導電性のコンタクトプラグと、前記コンタクトプラグを前記第１の層間絶縁層の下側および上側から挟む第２の電極および第２の配線とからなる接続部と、
を備え、
前記トランジスタのソース電極またはドレイン電極は前記第１の電極または前記第２の電極であり、
前記抵抗変化層は前記第１と第３の配線の間に印加される電気的信号に基づいて可逆的に抵抗値が変化するものであることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記可変抵抗膜は、前記第１のホールの内壁面および底面に形成され、
前記可変抵抗膜により形成される前記第１のホールの内部領域には上部電極が形成されている請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
基板と、
前記基板上に形成された第１の層間絶縁層を貫通して形成された第１のホール内に埋め込まれた抵抗変化層と、前記抵抗変化層を前記第１の層間絶縁層の下側および上側から挟む第１の配線および第３の配線とからなる記憶素子と、
前記第１の層間絶縁層に貫通した第２のホール内に埋め込まれた導電性のコンタクトプラグと、前記コンタクトプラグを前記第１の層間絶縁層の下側および上側から挟む第２の配線および第４の配線とからなる接続部とを備え、
前記第１の配線は互いに平行に形成された複数の配線からなり、
前記第３の配線は前記第１の配線の上方に、前記基板の主面に平行な面内において互いに平行に、かつ前記複数の第１の配線に立体交差するように形成されており、
前記複数の第１の配線と前記複数の第３の配線との立体交差点に対応して前記記憶素子が形成されたクロスポイント型メモリアレイを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記クロスポイント型メモリアレイを含む層が積層方向に少なくとも２層以上形成されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第２のホールの側壁に抵抗変化層が形成され、前記抵抗変化層に囲まれるように前記コンタクトプラグが形成されていることを特徴とする請求項８から１３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記記憶素子において、前記第１のホールの底部と側壁に前記抵抗変化層が形成され、前記第１のホール内に前記抵抗変化層に囲まれるように上部電極層が埋め込まれていることを特徴とする請求項８から１４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記上部電極層と前記プラグ電極層が同じ材料からなることを特徴とする請求項１５に記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１の配線および前記第３の配線のうち少なくともいずれかがアルミニウム配線であることを特徴とする請求項８から１６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１の配線と第３の配線のうち、一方はワード線で、他方はビット線であることを特徴とする請求項８から１７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１９】
基板と、前記基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性半導体記憶装置とを備え、
前記不揮発性半導体記憶装置として請求項８から１７のいずれか１項に記載の不揮発性半導体記憶装置を用いたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により安定に保持する抵抗値が変化する不揮発性半導体記憶装置とその製造方法およびこの不揮発性半導体記憶装置を含む半導体装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化および長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、電圧パルスの印加により安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ）の場合、メモリセルを単純な構造で構成することができるため、さらなる微細化、高速化および低消費電力化が期待されている。
【０００４】
このような提案の一つとして、２つの電極と、それらの電極に挟まれた抵抗変化層とを積層に構成し、その抵抗変化層の抵抗値が電圧パルスなどを印加することにより可逆的に変化するように構成された不揮発性記憶素子を含む不揮発性半導体記憶装置が開示されている（例えば、特許文献１参照）。安定に保持できる多値の抵抗値が、それぞれ区別して検出可能な程度に微細化することができ、低消費電力化を図ることができる。
【０００５】
図２０は、従来の不揮発性半導体記憶装置３０の構成を示す断面図である。図２０に示すように、不揮発性記憶素子１０は、下部電極１と上部電極２との間に抵抗変化層３が挟まれた抵抗変化素子の構成である。この抵抗変化層３に電圧パルスを印加することにより安定に保持する２値以上の抵抗値が可逆的に変化し、不揮発性記憶素子１０にデータが記憶される。
【０００６】
不揮発性記憶素子１０の下部電極１は、基板１１上に形成されたトランジスタ１５のソース電極１２にコンタクトプラグ１６を介して接続されている。不揮発性記憶素子１０の上部電極２は、コンタクトプラグ１７を介して配線１８に接続され、配線１８には一定の電圧が印加されている。トランジスタ１５のドレイン電極１３はコンタクトプラグ１９、２０を介して配線２１に接続されている。
【０００７】
この不揮発性記憶素子１０にデータを書き込むときには、トランジスタ１５のゲート電極１４に電圧を印加し、トランジスタ１５をＯＮにし、配線２１に電圧Ｖａを印加し、配線１８に電圧Ｖｂを印加する。このようにすると、不揮発性記憶素子１０の下部電極１に電圧Ｖａが印加され、上部電極２には一定の電圧Ｖｂが印加されている状態となる。このことにより、｜Ｖａ−Ｖｂ｜は抵抗変化層３の安定に保持する抵抗値を変化させる閾値電圧より十分に高い電圧であれば、例えば（Ｖａ−Ｖｂ）の値の正負により対応するデータが不揮発性記憶素子１０に書き込まれることになる。
【０００８】
また、不揮発性記憶素子１０に記憶されたデータを読み取るときは、トランジスタ１５のゲート電極１４に電圧を印加し、トランジスタ１５をＯＮにし、配線２１に電圧Ｖｃを印加し、配線１８に電圧Ｖｂを印加すると、不揮発性記憶素子１０の下部電極１と上部電極２との間には読み取りに必要な、閾値電圧より低い電圧｜Ｖｃ−Ｖｂ｜が印加される。この印加された電圧によって、不揮発性記憶素子１０に書き込まれたデータに対応した電流が流れて、この電流の大小を検出することにより不揮発性記憶素子１０の抵抗値をデータとして読み取ることができる。以上の説明から分かるように図２０に示す不揮発性記憶素子１０を含む不揮発性半導体記憶装置３０は、１つのトランジスタ１５と１つの抵抗変化素子としての不揮発性記憶素子１０からなる、いわゆる１Ｔ１Ｒ型のメモリセルから構成されている。
【０００９】
図２１は、図２０とは異なる従来の不揮発性半導体記憶装置４０の構成を示す断面図である。図２１に示す不揮発性半導体記憶装置４０も、図２０と同様に、いわゆる１Ｔ１Ｒ型のメモリセルから構成されている。抵抗変化素子としての不揮発性記憶素子４４は、下部電極層４１ａおよび下部突起電極４１ｂにより構成される下部電極４１と、抵抗変化層４２と上部電極４３とにより構成されている。
【００１０】
不揮発性半導体記憶装置４０の下部電極４１は、基板５１上に形成されたトランジスタ５５のソース電極５２にコンタクトプラグ５６を介して接続されている。また、不揮発性半導体記憶装置４０の上部電極４３は、コンタクトプラグ５７を介して配線５８に接続され、配線５８には一定の電圧が印加されている。一方、トランジスタ５５のドレイン電極５３はプラグ電極層５９を介して配線６０に接続されている。なお、トランジスタ５５はゲート電極５４により電圧を印加することにより制御され、書き込みおよび読み出し動作は、図２０に示した不揮発性半導体記憶装置３０と同様に動作している（例えば、特許文献２、３参照）。
【００１１】
図２１に示すコンタクトホールとして形成されたホール６１内の側壁に沿って下部電極層４１ａ上に下部突起電極４１ｂを構成して、この上に抵抗変化層４２が形成されている。したがって、抵抗変化層４２を通常のプロセスルールで決まるサイズよりも面積を小さく形成することができ、安定に保持する抵抗値を大きくして抵抗変化層４２を流れる電流を少なくすることができる。したがって、不揮発性半導体記憶装置４０を微細化できるとともに消費電力を抑制することができる。また、抵抗変化層４２の安定に保持する抵抗値を高くすることができるのでトランジスタ５５のＯＮ抵抗の影響を少なくし、安定したメモリ動作を実現している。
【特許文献１】米国特許第６，８５９，３８２号明細書
【特許文献２】特開２００７−１８０４７３号公報
【特許文献３】特開２００７−１８０４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記で説明した従来の技術においては、抵抗変化素子などの記憶素子の形成や加工が難しくて微細化が十分でない。具体的には、抵抗変化素子は、下部電極、抵抗変化層、上部電極の３層からなり、これを隣接セルと分離して形成するためにはドット型の孤立パターンで形成するのが一般的である。この場合に、リソグラフィー工程において、レジストは他から孤立したドットパターンの面積のみで密着性を確保する必要があり、隣接セルとの共用できるラインパターンに比べて微細化できないという原理的な課題があった。また、抵抗変化素子から電位を引き出すために、上部電極および下部電極にそれぞれコンタクトを配する必要があった。そのために、下部電極からの引き出しコンタクト、抵抗変化素子、上部電極からの引き出しコンタクトの合計３枚のマスクを追加する必要があり、マスク枚数が増加して製造プロセスが複雑になる。
【００１３】
すなわち、上記で説明した従来の技術においては、抵抗変化素子を含む１Ｔ１Ｒ型のメモリセルを用いて不揮発性半導体記憶装置を微細化し、消費電力の低減が図られているものの抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できないという課題を有していた。具体的には、同じ層の層間絶縁層を貫通するホールを構造的に同じ深さに構成できない、またはホール内に抵抗変化層やプラグを形成する場合にホールの深さやエッチングの終点検出位置が異なっていた。このような理由により、同一のマスクで製造することができず、通常のプロセスに付加して多数のマスクが必要となり製造工程が複雑化して製造コストが上昇するなどの課題が生じていた。
【００１４】
本発明は、上記の課題を解決するもので、抵抗変化素子を含む１Ｔ１Ｒ型のメモリセルを用いて不揮発性半導体記憶装置を微細化し、消費電力の低減を図り、抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できる構成の不揮発性半導体記憶装置およびその簡素化された製造方法を提供することを目的とする。
【００１５】
さらに、本発明は、１つのトランジスタと１つの抵抗変化素子とを用いた１Ｔ１Ｒ型のメモリセルであって、抵抗変化素子の構造を簡素化することによりトランジスタおよび引き出し配線などの電気的な接続用プラグを形成する工程に１マスク追加するだけで構成でき、抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できる構成のメモリセルを有する不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、基板上に第１の配線および第２の配線を形成する下部配線形成工程と、上記第１の配線および上記第２の配線を覆う第１の層間絶縁層を形成する工程と、上記第１の層間絶縁層を貫通して第１のホールおよび第２のホールを形成する工程と、上記第１のホールおよび上記第２のホールの底部および側壁に抵抗変化層を形成して埋め込む埋込工程と、上記第１のホールを少なくとも覆うエッチングマスク層を形成する工程と、上記第２のホールの底部の上記抵抗変化層を除去するエッチング工程と、上記第２のホールにコンタクトプラグを埋め込む工程と、上記第１のホールおよび上記第２のホールを少なくとも覆う第３の配線および第４の配線を形成する工程とを備えた方法からなる。
【００１７】
このような方法とすることにより、第１のホールと第２のホールが１マスク追加するだけのほぼ同じ工程で同時に形成される。このときに、同一のマスクプロセスにより第１のホールおよび第２のホールの底部と側壁に抵抗変化層が同じ工程で形成されることにより、メモリセルの微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００１８】
また、第２のホールにコンタクトプラグを埋め込む際に、抵抗変化層が埋め込まれた第１のホールにも、抵抗変化素子の上部電極をコンタクトプラグと同一の材料により形成するようにしてもよい。
【００１９】
このような方法とすることにより、さらにプロセスの簡素化とプロセスコストの削減を実現することができる。
【００２０】
また、第１のホールおよび第２のホールの底部および側壁に抵抗変化層を形成して埋め込む際に、抵抗変化層を形成したのちに抵抗変化素子の上部電極層を第１の電極材料により形成する工程と、第２のホールの底部の抵抗変化層を除去するエッチング工程の際に、第１の電極材料を除去する工程とをさらに備えてもよい。
【００２１】
このような方法とすることにより、メモリセルの微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００２２】
また、下部配線形成工程は、基板表面にソース領域およびドレイン領域を形成し、ソース領域およびドレイン領域の上の基板上にソース電極およびドレイン電極を形成し、ソース領域とドレイン領域に挟まれたゲート電極を形成することによりトランジスタを形成するトランジスタ形成工程と、トランジスタを覆い基板上に下部層間絶縁層を形成し、この下部層間絶縁層を貫通してソース電極およびドレイン電極の上に下部コンタクトホールを形成し、下部コンタクトホール内に下部コンタクトプラグを埋め込み形成したのちに下部コンタクトプラグの上に第１の配線および第２の配線を形成する下部コンタクトプラグ形成工程とを含む方法としてもよい。
【００２３】
このような方法とすることにより、１Ｔ１Ｒ型のメモリセルからなる不揮発性半導体記憶装置の微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００２４】
また、本発明の不揮発性半導体記憶装置の製造方法は、基板表面にソース領域およびドレイン領域を形成し、ソース領域およびドレイン領域上の基板上にソース電極およびドレイン電極を形成し、ソース領域とドレイン領域に挟まれたゲート電極を形成することによりトランジスタを形成するトランジスタ形成工程と、トランジスタを覆い基板上に第１の層間絶縁層を形成し、第１の層間絶縁層を貫通してソース電極およびドレイン電極の上に第１のホールおよび第２のホールを形成する工程と、第１のホールおよび第２のホールの底部および側壁に抵抗変化層を形成して埋め込む埋込工程と、第１のホールを少なくとも覆うエッチングマスク層を形成する工程と、第２のホールの底部の抵抗変化層を除去するエッチング工程と、第２のホールにコンタクトプラグを埋め込む工程と、第１のホールを少なくとも覆う第１の配線と第２のホールを少なくとも覆う第２の配線を形成する工程とを備えた方法からなる。
【００２５】
このような方法とすることにより、コンタクトプラグを形成する工程が削減でき、１Ｔ１Ｒ型のメモリセルの構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【００２６】
また、第２のホールにコンタクトプラグを埋め込む際に、抵抗変化層が埋め込まれた第１のホールにも、抵抗変化素子の上部電極をコンタクトプラグと同一の材料により形成するようにしてもよい。
【００２７】
このような方法とすることにより、さらにプロセスの簡素化とプロセスコストの削減を実現することができる。
【００２８】
また、第１のホールおよび第２のホールの底部および側壁に抵抗変化層を形成して埋め込む際に、抵抗変化層を形成したのちに抵抗変化素子の上部電極を第１の電極材料により形成する工程と、第２のホールの底部の抵抗変化層を除去するエッチング工程の際に、第１の電極材料を除去する工程とをさらに備えてもよい。
【００２９】
このような方法とすることにより、メモリセルの微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００３０】
また、本発明の不揮発性半導体記憶装置は、基板の表面に形成されたトランジスタと、前記基板および前記トランジスタの上に形成された第１の層間絶縁層を貫通して形成された第１のホール内に埋め込まれた抵抗変化層と、前記抵抗変化層を前記第１の層間絶縁層の下側および上側から挟む第１の配線および第３の配線とからなる記憶素子と、前記第１の層間絶縁層に貫通した第２のホール内に埋め込まれた導電性のコンタクトプラグと、前記コンタクトプラグを前記第１の層間絶縁層の下側および上側から挟む第２の配線および第４の配線とからなる接続部と、を備え、前記トランジスタのソース電極またはドレイン電極は前記第１の配線または前記第２の配線に電気的に接続されており、前記抵抗変化層は前記第１と第３の配線の間に印加される電気的信号に基づいて可逆的に抵抗値が変化するものであり、前記記憶素子と前記トランジスタとが直列に接続されている構成からなる。
【００３１】
このような構成とすることにより、抵抗変化素子の抵抗変化層に流れる電流の実効的な面積をコンタクトホールの面積よりも小さくすることができ、抵抗変化素子の安定に保持できる抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセルにおいて動作電流を低減することができるので不揮発性半導体記憶装置の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。
【００３２】
また、可変抵抗膜は、第１のホールの内壁面および底面に形成され、可変抵抗膜により形成される第１のホールの内部領域に上部電極が形成されているようにしてもよい。
【００３３】
また、本発明の不揮発性半導体記憶装置は、基板の表面に形成されたトランジスタと、前記基板および前記トランジスタの上に形成された第１の層間絶縁層を貫通して形成された第１のホール内に埋め込まれた抵抗変化層と、前記抵抗変化層を前記第１の層間絶縁層の下側および上側から挟む第１の電極および第１の配線とからなる記憶素子と、前記第１の層間絶縁層に貫通した第２のホール内に埋め込まれた導電性のコンタクトプラグと、前記コンタクトプラグを前記第１の層間絶縁層の下側および上側から挟む第２の電極および第２の配線とからなる接続部と、を備え、前記トランジスタのソース電極またはドレイン電極は前記第１の電極または前記第２の電極であり、前記抵抗変化層は前記第１と第３の配線の間に印加される電気的信号に基づいて可逆的に抵抗値が変化するものである。
【００３４】
このような構成とすることにより、コンタクトプラグを形成する必要がなくなるので、１Ｔ１Ｒ型のメモリセルの構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【００３５】
また、可変抵抗膜は、第１のホールの内壁面および底面に形成され、可変抵抗膜により形成される第１のホールの内部領域に上部電極が形成されているようにしてもよい。
【００３６】
また、本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された第１の層間絶縁層を貫通して形成された第１のホール内に埋め込まれた抵抗変化層と、前記抵抗変化層を前記第１の層間絶縁層の下側および上側から挟む第１の配線および第３の配線とからなる記憶素子と、前記第１の層間絶縁層に貫通した第２のホール内に埋め込まれた導電性のコンタクトプラグと、前記コンタクトプラグを前記第１の層間絶縁層の下側および上側から挟む第２の配線および第４の配線とからなる接続部とを備え、前記第１の配線は互いに平行に形成された複数の配線からなり、前記第３の配線は前記第１の配線の上方に、前記基板の主面に平行な面内において互いに平行に、かつ前記複数の第１の配線に立体交差するように形成されており、前記複数の第１の配線と前記複数の第３の配線との立体交差点に対応して前記記憶素子が形成されたクロスポイント型メモリアレイを備えている構成からなる。
【００３７】
このような構成とすることにより、抵抗変化素子の抵抗変化層に流れる電流の実効的な面積をコンタクトホールの面積よりも小さくすることができ、抵抗変化素子の安定に保持できる抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセルにおいて動作電流を低減することができるので不揮発性半導体記憶装置の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。そして、クロスポイント型のメモリアレイを備えることにより、メモリセルの微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００３８】
また、上記構成において、クロスポイント型メモリアレイを含む層が積層方向に少なくとも２層以上形成されている構成としてもよい。
【００３９】
このような構成とすることにより、抵抗変化素子の抵抗変化層に流れる電流の実効的な面積をコンタクトホールの面積よりも小さくすることができ、抵抗変化素子の安定に保持できる抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセルにおいて動作電流を低減することができるので不揮発性半導体記憶装置の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。そして、クロスポイント型のメモリアレイを含む層を積層方向に少なくとも２層以上備えることにより、メモリセルの微細化、高集積化がさらに立体的に図れ、かつ低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減をさらに実現することができる。
【００４０】
また、第２のホールの側壁に抵抗変化層が形成され、この抵抗変化層に囲まれてコンタクトプラグが形成されている構成としてもよい。このような構成とすることにより、プロセスが簡素化されて低コストで製造することができる１Ｔ１Ｒ型のメモリセルからなる不揮発性半導体記憶装置が実現できる。
【００４１】
また、記憶素子において、前記第１のホールの底部と側壁に前記抵抗変化層が形成され、前記第１のホール内に前記抵抗変化層に囲まれて上部電極層が埋め込まれている構成としてもよい。さらに、上部電極層とプラグ電極層が同じ材料からなる構成としてもよい。このような構成とすることにより、さらに微細化、高集積化およびプロセスの簡素化を行うことができる。
【００４２】
また、第１の配線および第３の配線のうち少なくともいずれかがアルミニウム配線である構成としてもよい。このような構成とすることにより、周辺の回路などの配線に多用されるアルミニウム配線を共用することができるので、新たな配線などが不要となり製造プロセスの簡素化ができる。
【００４３】
また、第１の配線と第３の配線のうち、一方はワード線で、他方はビット線であるようにしてもよい。
【００４４】
このような構成とすることにより、１Ｔ１Ｒ型のメモリセルがマトリクス状に形成されたメモリアレイの構成が容易になり、低消費電力で高集積のメモリシステムを半導体チップの一部に構築することができる。
【００４５】
また、本発明の半導体装置は、基板と、この基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性半導体記憶装置とを備え、不揮発性半導体記憶装置として上記記載の不揮発性半導体記憶装置を用いた構成からなる。
【００４６】
このような構成とすることにより、１Ｔ１Ｒ型のメモリセルを含む低消費電力で高集積のメモリシステムを半導体チップの一部に構築することができる。
【発明の効果】
【００４７】
本発明の不揮発性半導体記憶装置の製造方法は、同じ層間絶縁層に形成された第１のホールと第２のホールとが１マスク追加するだけのほぼ同じ工程で同時に形成され、１Ｔ１Ｒ型のメモリセルを構成する抵抗変化素子とメモリセル領域の引き出し配線および周辺の回路などの引き出し配線のうちの少なくともいずれかを同時にすることができる。したがって、同一のマスクプロセスにより第１のホールおよび第２のホールの底部と側壁に抵抗変化層が同じ工程で形成されることにより、メモリセルの微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００４８】
また、本発明の不揮発性半導体記憶装置は、抵抗変化素子の抵抗変化層に流れる電流の実効的な面積を第１のホールの面積よりも小さくすることができ、抵抗変化素子の抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセルにおいて動作電流を低減することができるので不揮発性半導体記憶装置の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。
【００４９】
また、本発明の半導体装置は、１Ｔ１Ｒ型のメモリセルがマトリクス状に形成されたメモリアレイの構成が容易になり、低消費電力で高集積のメモリシステムを半導体チップの一部に構築することができる。
【００５０】
したがって、本発明の不揮発性半導体記憶装置およびこれを用いた半導体装置を使用すると、例えば携帯情報機器や情報家電などの電子機器が、より一層の小型化・低消費電力化・高速化が図れるという多大な効果を奏する。また、本発明の不揮発性半導体記憶装置の製造方法は、通常のＳｉ半導体の微細化プロセスを使用し１マスクだけマスク工程を追加するだけで１Ｔ１Ｒ型のメモリセルを形成するプロセスを付加できるので不揮発性半導体記憶装置のプロセスの簡素化とプロセスコストの削減とをさらに実現できるものであり多大な経済的効果を奏する。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の実施の形態に係る不揮発性半導体記憶装置とその製造方法およびこの不揮発性半導体記憶装置を用いた半導体装置について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではない。
【００５２】
（実施の形態１）
図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置１００の概略構成を示す断面図である。
【００５３】
図１に示す不揮発性半導体記憶装置１００において、基板１０１の表面近傍にソース領域１０２とドレイン領域１０３とゲート電極１０４からなるトランジスタ１０５を形成し、ソース領域１０２およびドレイン領域１０３上にはそれぞれソース電極１０６およびドレイン電極１０７を形成している。そして、このトランジスタ１０５および基板１０１上には、下部層間絶縁層１０８と、ソース電極１０６およびドレイン電極１０７の上に形成された下部コンタクトホール１０９、１１０およびこの下部コンタクトホール１０９、１１０のそれぞれに導電材料が埋め込まれた下部コンタクトプラグ１１１、１１２が形成されている。そして、下部コンタクトプラグ１１１および１１２上に形成された第１の配線１１３および第２の配線１１４と、これらを覆い下部層間絶縁層１０８の上に形成された第１の層間絶縁層１１５と、第１の配線１１３、第１のホール１１６の底面と側壁に形成された抵抗変化層１１７、上部電極層１１８および第３の配線１１９から構成される不揮発性の抵抗変化素子１２０とが構成されている。また、第２の配線１１４の上には、第２のホール１２１の側壁に形成された抵抗変化層１２２を有し、この抵抗変化層１２２に側壁を囲まれた導電性を有するプラグ電極層１２３が埋め込まれてコンタクトプラグ１２４が形成され、第４の配線１２５と電気的に接続されている。ここで、上部電極層１１８の電極材料とプラグ電極層１２３の電極材料とは同じ材料を使用して同時に形成している。
【００５４】
すなわち、本実施の形態１の不揮発性半導体記憶装置１００は、図１に示すように抵抗変化素子１２０と、コンタクトプラグ１２４と、トランジスタ１０５とを備え、抵抗変化素子１２０とトランジスタ１０５とが直列に接続されたメモリセル１２６が、コンタクトプラグ１２４により駆動回路（図示せず）または周辺の回路（図示せず）などと接続されている。なお、抵抗変化素子１２０は、第１の層間絶縁層１１５を貫通した第１のホール１１６内に埋め込まれた抵抗変化層１１７と、この抵抗変化層１１７および第１のホール１１６を下部および上部から挟む第１の配線１１３および第３の配線１１９とから構成されている。また、コンタクトプラグ１２４は、第１の層間絶縁層１１５を貫通した第２のホール１２１内に形成され下部および上部を第２の配線１１４および第４の配線１２５で挟まれて電気的に接続されている。そして、トランジスタ１０５は基板表面１０１ａに形成され、ソース電極１０６またはドレイン電極１０７が第１の配線１１３または第２の配線１１４に電気的に接続されている。
【００５５】
このように図１に示す本実施の形態の不揮発性半導体記憶装置１００は、基本的な構成として、基板の表面に形成されたトランジスタ１０５と、基板１０５およびトランジスタの上に形成された第１の層間絶縁層１１５を貫通して形成された第１のホール１１６内に埋め込まれた抵抗変化層１１７と、この抵抗変化層１１７および上部電極層１１８を第１の層間絶縁層１１５の下側および上側から挟む第１の配線１１３および第３の配線１１９とからなる記憶素子１２０とを備えている。そして、不揮発性半導体記憶装置１００は、さらに、第１の層間絶縁層１１５に貫通した第２のホール１２１内に埋め込まれた導電性を有するコンタクトプラグ１２４と、このコンタクトプラグ１２４を第１の層間絶縁層１１５の下側および上側から挟む第２の配線１１４および第４の配線１２５とからなる接続部１４０とを備えている。そして、トランジスタ１０５は、基板１０１表面に形成され、ソース電極１０６またはドレイン電極１０７が第１の配線１１３または第２の配線１１４に電気的に接続されて、このトランジスタ１０５と記憶素子１２０とが直列に接続されている。抵抗変化層１１７は、第１と第３の配線の間に印加する電圧、電流などの電気的信号に基づいて可逆的に抵抗値が変化する。なお、抵抗変化層が、上下の第１と第３の配線間に印加する電気的信号に基づいて可逆的に抵抗値が変化すること、および、第２と第４の配線間に形成されるコンタクトプラグが導電性を有して第２と第４の配線と電気的につながっていることは、以下に述べる他の実施形態の構成においても同様である。
【００５６】
このような構成とすることにより、抵抗変化素子１２０の抵抗変化層１１７に流れる電流の実効的な面積を第１のホール１１６の面積よりも小さくすることができ、抵抗変化素子１２０の抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセル１２６において動作電流を低減することができるので不揮発性半導体記憶装置１００の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子１２０の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。
【００５７】
なお、図１に示すように第２のホール１２１の側壁に抵抗変化層１２２が形成され、この抵抗変化層１２２に囲まれてプラグ電極層１２３が形成されている。
【００５８】
このような構成とすることにより、後述するようにプロセスが簡素化されて低コストで製造することができる１Ｔ１Ｒ型のメモリセルからなる不揮発性半導体記憶装置１００が実現できる。
【００５９】
また、記憶素子１２０において、第１のホール１１６の底部と側壁に抵抗変化層１１７が形成され、第１のホール１１６内に抵抗変化層１１７に囲まれて上部電極層１１８が埋め込まれている。なお、上部電極層１１８とプラグ電極層１２３とを同じ材料で構成している。このような構成とすることにより、さらに微細化および高集積化を行うことができ、後述するようにプロセスが簡素化されて低コストで製造することができる。
【００６０】
次に、本実施の形態１の不揮発性半導体記憶装置１００の動作例について説明する。
【００６１】
まず、抵抗変化素子１２０の抵抗値を変化させ、不揮発性半導体記憶装置１００にデータを書き込む動作について説明する。ここで、抵抗変化層１１７の抵抗値を変化させるしきい値電圧を電圧Ｖｐとする。周辺の回路などから第３の配線１１９に電圧Ｖｐを印加し、第４の配線１２５にしきい値電圧Ｖｐの２倍の電圧２Ｖｐを印加し、ゲート電極１０４にトランジスタ１０５をＯＮにする電圧を印加する。電圧２Ｖｐは、コンタクトプラグ１２４、第２の配線１１４、下部コンタクトプラグ１１２およびトランジスタ１０５ならびに下部コンタクトプラグ１１１を経由して、抵抗変化素子１２０の下部電極である第１の配線１１３にほとんど電圧降下がない状態で電圧２Ｖｐが伝達される。
【００６２】
したがって、抵抗変化素子１２０の下部電極である第１の配線１１３と上部電極である第３の配線１１９との間にはしきい値電圧と同等以上の電圧Ｖｐが印加されることになるので、抵抗変化層１１７の抵抗値が変化して抵抗変化素子１２０にデータが書き込まれることになる。
【００６３】
また、第３の配線１１９に電圧Ｖｐを印加し、第４の配線１２５に０Ｖの電圧を印加し、トランジスタ１０５をＯＮにすると、抵抗変化素子１２０の第１の配線１１３と第３の配線１１９との間には電圧―Ｖｐが印加され、抵抗変化素子１２０には上記と逆のデータが書き込まれることになる。
【００６４】
次に、不揮発性半導体記憶装置１００のデータ読み出し動作について説明する。第３の配線１１９に電圧Ｖｐを印加し、第４の配線１２５に電圧Ｖｐより大きく電圧２Ｖｐより小さい電圧（Ｖｐ＋ΔＶ）を印加し、ゲート電極１０４に電圧を印加してトランジスタ１０５をＯＮにすると、抵抗変化素子１２０には電圧ΔＶが印加される。この場合には電圧ΔＶはしきい値電圧Ｖｐより十分に小さいので、抵抗変化素子１２０が抵抗値は変化せず、抵抗変化素子１２０の抵抗値に対応した電流が流れる。この電流を読み取ることにより、抵抗変化素子１２０に記憶されているデータを読み取ることができる。
【００６５】
このように抵抗変化素子１２０は上記の書き込みや読み出しの一連の動作を行うが、この一連の動作を行うために上部電極層１１８と抵抗変化層１１７とのコンタクト界面が、抵抗変化層１１７の底部１１７ａおよび側壁１１７ｂのうち少なくともいずれかに形成されている。
【００６６】
このような構成とすることにより、抵抗変化素子１２０の抵抗変化層１１７に流れる電流の実効的な面積を小さくすることができ、抵抗変化素子１２０の抵抗値を高くすることができる。また、印加電圧などの回路条件に応じて抵抗変化素子１２０の抵抗値を一定の範囲で選択することもできる。
【００６７】
次に、本実施の形態１の不揮発性半導体記憶装置１００の製造方法について説明する。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）は不揮発性半導体記憶装置１００の各工程のプロセスフローを順に示した断面図である。
【００６８】
図２から図３に示すように本実施の形態１の不揮発性半導体記憶装置１００の製造方法は、基板１０１上に第１の配線１１３および第２の配線１１４を形成する下部配線形成工程と、第１の配線１１３および第２の配線１１４を覆う第１の層間絶縁層１１５を形成する工程と、第１の層間絶縁層１１５を貫通して第１のホール１１６および第２のホール１２１を形成する工程と、第１のホール１１６および第２のホール１２１の底部および側壁に抵抗変化層１１７を形成して埋め込む埋込工程とを備えている。そして、本実施の形態１の不揮発性半導体記憶装置１００の製造方法は、さらに第１のホール１１６を少なくとも覆うエッチングマスク層１３２を形成する工程と、第２のホール１２１の底部の抵抗変化層１１７を除去するエッチング工程と、第２のホール１２１にコンタクトプラグ１２４を埋め込む工程と、第１のホール１１６および第２のホール１２１を少なくとも覆う第３の配線１１９および第４の配線１２５を形成する工程とを備えた方法からなる。
【００６９】
また、上記の下部配線形成工程は、基板１０１の基板表面１０１ａにソース領域１０２およびドレイン領域１０３を形成し、ソース領域１０２およびドレイン領域１０３の上の基板１０１上にソース電極１０６およびドレイン電極１０７を形成し、ソース領域１０２とドレイン領域１０３に挟まれたゲート電極１０４を形成することによりトランジスタ１０５を形成するトランジスタ形成工程とを含んでいる。そして、下部配線形成工程は、さらにトランジスタ１０５を覆い基板１０１上に下部層間絶縁層１０８を形成し、この下部層間絶縁層１０８を貫通してソース電極１０６およびドレイン電極１０７の上に下部コンタクトホール１０９、１１０を形成し、下部コンタクトホール１０９、１１０内に下部コンタクトプラグ１１１、１１２を埋め込み形成したのちに下部コンタクトプラグ１１１、１１２の上に第１の配線１１３および第２の配線１１４を形成する下部コンタクトプラグ形成工程とを含む構成からなる。
【００７０】
このような方法とすることにより、１Ｔ１Ｒ型のメモリセル１２６からなる不揮発性半導体記憶装置１００の微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００７１】
以下、図２および図３にしたがって、さらに具体的に不揮発性半導体記憶装置１００の各工程のプロセスフローを順に示す。
【００７２】
図２（ａ）に示すように、下部配線形成工程は、基板１０１上に形成された下部層間絶縁層１０８上に第１の配線１１３および第２の配線１１４を形成する工程である。すなわち、基板１０１の基板表面１０１ａにソース領域１０２およびドレイン領域１０３を形成し、ソース領域１０２およびドレイン領域１０３上にソース電極１０６およびドレイン電極１０７を形成している。そして、ソース領域１０２とドレイン領域１０３に挟まれたゲート電極１０４を形成することによりトランジスタ１０５を形成する。次に、トランジスタ１０５を覆い、基板１０１上に下部層間絶縁層１０８を形成し、この下部層間絶縁層１０８を貫通して、ソース電極１０６およびドレイン電極１０７の上に下部コンタクトホール１０９、１１０を形成する。そして、この下部コンタクトホール１０９、１１０内に下部コンタクトプラグ１１１、１１２を埋め込み形成したのちに、この下部コンタクトプラグ１１１、１１２上にそれぞれ第１の配線１１３および第２の配線１１４を形成する。
【００７３】
なお、ダマシンプロセスを用いて第１の配線１１３および第２の配線１１４を下部層間絶縁層１０８に埋め込み形成することもできる。
【００７４】
次に、図２（ｂ）に示すように、第１の配線１１３および第２の配線１１４を覆い下部層間絶縁層１０８上に第１の層間絶縁層１１５を形成し、第１の層間絶縁層１１５を貫通して第１の配線１１３および第２の配線１１４の上に第１のホール１１６および第２のホール１２１を形成する。
【００７５】
次に、図２（ｃ）に示すように、第１の層間絶縁層１１５の上の第１のホール１１６と第２のホール１２１の底面および側壁、さらに第１の層間絶縁層に抵抗変化層１１７が下部の形状に沿ってその上を覆うように形成されている。
【００７６】
そして、図３（ａ）に示すように、図２（ｃ）で示す抵抗変化層１１７上に第１のホール１１６および第２のホール１２１を埋めてレジスト膜（図示せず）を塗布したのちに、抵抗変化素子を形成する第１のホール１１６を少なくとも覆うようにエッチングマスク層１３２を形成する。そして、このエッチングマスク層１３２が第１のホール１１６を覆った状態で、第２のホール１２１に埋め込まれた底部の抵抗変化層を第２の配線１１４が露出するまでエッチングにより除去し、第２のホール１２１の側壁にのみ抵抗変化層１２２を残して形成している。
【００７７】
次に、図３（ｂ）に示すように、第１のホール１１６の上に形成されていたエッチングマスク層１３２を除去し、第１のホール１１６内の抵抗変化層１１７の上、第２のホール１２１内の第２の配線１１４の上および第１の層間絶縁層１１５の上に導電性材料からなる電極膜を形成し、第１のホール１１６内および第２のホール１２１内に埋め込む。その後、第１の層間絶縁層１１５の上の電極膜を除去し、平坦化し、第１のホール１１６内に上部電極層１１８、および第２のホール１２１内にプラグ電極層１２３を形成する。ここで、上部電極層１１８およびプラグ電極層１２３は同じ導電性材料により同時に構成することができるので、プロセスの簡素化とプロセスコストの削減を実現することができる。
【００７８】
そして、図３（ｃ）に示すように、第１のホール１１６を覆うように第３の配線１１９と、第２のホール１２１を覆うように第４の配線１２５とを形成する。この一連のプロセスフローにより不揮発性半導体記憶装置１００が製造される。
【００７９】
以上に説明したような製造方法により製造される不揮発性半導体記憶装置１００においては、第１のホール１１６と第２のホール１２１を同じ工程で形成し、エッチングマスク層１３２を形成するマスク工程を１つ付加することにより、第１のホール１１６内に形成される抵抗変化素子１２０と第２のホール１２１内に形成されるコンタクトプラグ１２４とを連続して形成することができ、プロセスを簡略化することができる。
【００８０】
また、第１のホール１１６内に上部電極層１１８を埋め込む工程と、第２のホール１２１内にプラグ電極層２２３を埋め込む工程が同じであるので、プロセスを簡略化することができる。
【００８１】
このような方法とすることにより、下部コンタクトプラグ１１１、１１２を形成する工程が削減でき、１Ｔ１Ｒ型のメモリセル１２６の構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【００８２】
また、本実施の形態１で説明した製造方法は、第１のホール１１６の側壁と底面に抵抗変化層１１７を形成し、そののち上部電極層１１８を埋め込む構成になっており、抵抗変化層１１７を形成したのちには酸素を含む雰囲気に曝されることがなく、安定した特性の抵抗変化層１１７を形成することができる。
【００８３】
また、本製造方法は、抵抗変化層１１７の形成に高温処理を必要としないため、第１の配線１１３および第３の配線１１９のうち少なくともいずれかに、Ｓｉ半導体プロセスにおいて多用されるアルミニウム配線を使用することができる。このことにより、第１の配線１１３または第３の配線１１９は、第２の配線１１４または第４の配線１２５と同じ配線層を共用して作製することができるので、追加の配線層の製作が不要となりプロセスの簡略化ができる。
【００８４】
また、上部電極層１１８とプラグ電極層１２３とを同じ材料で同時に形成している。すなわち、同時に両方を同じ金属で形成することができるので、さらなるプロセスの簡略化が図られることとなる。
【００８５】
以上説明したように、このような方法とすることにより、第１のホール１１６と第２のホール１２１が１マスク追加するだけで同じ工程で同時に形成される。このときに、同一のマスクプロセスにより第１のホール１１６および第２のホール１２１の底部と側壁に抵抗変化層１１７が同じ工程で形成されることにより、メモリセル１２６の微細化・高集積化・低消費電力化が図れることに加え、プロセスの簡素化とプロセスコストの削減を実現することができる。
【００８６】
また、図３（ｃ）に示すように、不揮発性半導体記憶装置１００において、抵抗変化素子１２０は、下部電極となる第１の配線１１３、抵抗変化層１１７、上部電極層１１８および上部電極となる第３の配線１１９とから構成される。この構成により、第１の配線１１３と第３の配線１１９との間に電圧を印加した場合、抵抗変化層１１７を流れる電流は上部電極層１１８の下部と第１の配線１１３に挟まれた部分の抵抗値が低くなるため、流れやすくなる。このことにより、抵抗変化層１１７に流れる電流の領域は、抵抗変化層１１７と上部電極層１１８と接する第１のホール１１６の下部の部分である底部１１７ａとなる。図３（ｃ）より明らかなように、この底部１１７ａは第１のホール１１６の断面積より小さくすることができるので、マスクの最小寸法より小さくすることができる。このことにより、抵抗変化素子１２０を高集積化することができるだけでなく、抵抗変化素子１２０に流れる電流を削減することができる。
【００８７】
また、以上により抵抗変化素子１２０の抵抗値を高くすることができるので、トランジスタ１０５のＯＮ抵抗および回路配線抵抗のばらつきによる抵抗変化素子１２０のデータの書き込みあるいは読み出しのときの誤動作などを防止することができ、安定したメモリ動作を実現することができる。
【００８８】
また、抵抗変化層１１７に電流が流れる底部１１７ａは、第１のホール１１６の底部の中央部であり、酸化物により構成された第１の層間絶縁層１１５に直接接していないことにより、経年変化などによる劣化を防止することができる。
【００８９】
これらのことにより、不揮発性半導体記憶装置１００は消費電流を削減することができるとともに、信頼性の向上を図ることができる。
【００９０】
なお、第１のホール１１６の径は第２のホール１２１の径より小さくすることが望ましい。このような構成とすることにより、メモリセル領域は、第１のホールを用いた小さい断面積を有するセル形状を実現できるので、さらに微細化を行うことができ、引き出し配線や周辺の回路などの配線は、配線抵抗などを低抵抗化することができ低電流化ができるので全体として消費電力の低減化を行うことができる。
【００９１】
また、抵抗変化素子１２０のデータ記憶領域は、第１のホール１１６の底部に形成された抵抗変化層１１７として説明した。しかしながら、第１のホール１１６内の底部および側壁に形成された抵抗変化層１１７の材料組成およびその材料の特性と抵抗変化層に接して埋め込まれた上部電極層１１８の材料の特性との関係により、底部１１７ａおよび側壁１１７ｂに形成された抵抗変化層１１７と上部電極層１１８との接触抵抗が、第１のホール１１６の側壁に形成された抵抗変化層１１７と第３の配線１１９との接触抵抗より高くなる場合がある。この場合は、第３の配線１１９から側壁に形成された抵抗変化層１１７に電流が流れ、側壁１１７ｂに形成された抵抗変化層１１７が抵抗変化素子１２０のデータ記憶領域となる。
【００９２】
この場合も、抵抗変化層１１７の寸法はマスク最小寸法より小さくすることができ、抵抗変化素子１２０の抵抗値を高くすることができ、高集積化された低消費電流・低消費電力・高信頼性の不揮発性半導体記憶装置１００を提供することができる。
【００９３】
なお、図２および図３に示す各工程のプロセスフローに加えて、第１のホール１１６および第２のホール１２１の底部および側壁に抵抗変化層１１７を形成して埋め込む際に、抵抗変化層１１７を形成したのちに抵抗変化素子１２０の上部電極層１１８を第１の電極材料により形成する工程と、第２のホール１２１の底部の抵抗変化層１１７を除去するエッチング工程の際に、第１の電極材料を除去する工程とをさらに備えた方法としてもよい。
【００９４】
このような方法とすることにより、メモリセル１２６の微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【００９５】
（実施の形態２）
図４は、本発明の実施の形態２に係る不揮発性半導体記憶装置２００の概略構成を示す断面図である。
【００９６】
図４に示す不揮発性半導体記憶装置２００において、基板１０１の表面近傍にソース領域１０２とドレイン領域１０３とゲート電極１０４からなるトランジスタ１０５を形成し、ソース領域１０２およびドレイン領域１０３上にはそれぞれソース電極１０６およびドレイン電極１０７を形成している。そして、このトランジスタ１０５および基板１０１上には、下部層間絶縁層１０８と、ソース電極１０６およびドレイン電極１０７の上に形成された下部コンタクトホール１０９、１１０およびこの下部コンタクトホール１０９、１１０のそれぞれに導電材料が埋め込まれた下部コンタクトプラグ１１１、１１２が形成されている。そして、下部コンタクトプラグ１１１および１１２上に形成された第１の配線１１３および第２の配線１１４と、これらを覆い下部層間絶縁層１０８の上に形成された第１の層間絶縁層１１５と、第１の配線１１３、第１のホール１１６の底面と側壁に形成された抵抗変化層１１７、上部電極層１１８および第３の配線１１９から構成される不揮発性の抵抗変化素子１２０とが構成されている。また、第２の配線１１４の上には、第２のホール１２１の側壁に形成された抵抗変化層１２２を有し、この抵抗変化層１２２に側壁を囲まれたプラグ電極層２２３が埋め込まれてコンタクトプラグ２２４が形成され第４の配線１２５と電気的に接続されている。ここで、上部電極層１１８の電極材料とプラグ電極層２２３の電極材料とは異なる材料を使用して形成しており、この材料が異なるところが実施の形態１と異なるところである。
【００９７】
すなわち、本実施の形態２の不揮発性半導体記憶装置２００は、図４に示すように抵抗変化素子１２０と、コンタクトプラグ２２４と、トランジスタ１０５とを備え、抵抗変化素子１２０とトランジスタ１０５とが直列に接続されたメモリセル１２６が、コンタクトプラグ２２４により駆動回路（図示せず）または周辺の回路（図示せず）などと接続されている。なお、抵抗変化素子１２０は、第１の層間絶縁層１１５を貫通した第１のホール１１６内に埋め込まれた抵抗変化層１１７と、この抵抗変化層１１７および第１のホール１１６を下部および上部から挟む第１の配線１１３および第３の配線１１９とから構成されている。また、コンタクトプラグ２２４は、第１の層間絶縁層１１５を貫通した第２のホール１２１内に形成され下部および上部を第２の配線１１４および第４の配線１２５で挟まれて電気的に接続されている。そして、トランジスタ１０５は基板表面１０１ａに形成され、ソース電極１０６またはドレイン電極１０７が第１の配線１１３または第２の配線１１４に電気的に接続されている。
【００９８】
このような構成とすることにより、抵抗変化素子１２０の抵抗変化層１１７に流れる電流の実効的な面積を第１のホール１１６の面積よりも小さくすることができ、抵抗変化素子１２０の抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセル１２６において動作電流を低減することができるので不揮発性半導体記憶装置２００の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子１２０の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。
【００９９】
なお、図４に示すように第２のホール１２１の側壁に抵抗変化層１２２が形成され、この抵抗変化層１２２に囲まれてプラグ電極層２２３が形成されている。
【０１００】
このような構成とすることにより、後述するようにプロセスが簡素化されて低コストで製造することができる１Ｔ１Ｒ型のメモリセルからなる不揮発性半導体記憶装置２００が実現できる。
【０１０１】
また、抵抗変化素子１２０において、第１のホール１１６の底部と側壁に抵抗変化層１１７が形成され、第１のホール１１６内に抵抗変化層１１７に囲まれて上部電極層１１８が埋め込まれている。このような構成とすることにより、さらに微細化および高集積化を行うことができ、後述するようにプロセスが簡素化されて低コストで製造することができる。
【０１０２】
なお、本実施の形態２の不揮発性半導体記憶装置２００の動作例については、実施の形態１の不揮発性半導体記憶装置１００と同様であるので説明を省略する。
【０１０３】
次に、本実施の形態２の不揮発性半導体記憶装置２００の製造方法について説明する。図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）および図７（ａ）および（ｂ）は不揮発性半導体記憶装置２００の各工程のプロセスフローを順に示した断面図である。
【０１０４】
本実施の形態２の不揮発性半導体記憶装置２００の製造方法は、下部配線形成工程と、コンタクトホールおよびビアホールを形成する工程と、埋込工程と、エッチングマスク層を形成する工程と、エッチング工程と、プラグ電極層を埋め込む工程と、第２の配線および第２の回路配線を形成する工程とを備えている。すなわち、実施の形態１の不揮発性半導体記憶装置１００の製造方法とほぼ同様の製造方法により製造することができる。
【０１０５】
次に図５から図７により具体的に説明する。
【０１０６】
図５（ａ）に示すように下部配線形成工程は、基板１０１上に形成された下部層間絶縁層１０８上に第１の配線１１３および第２の配線１１４を形成する工程である。すなわち、基板１０１の基板表面１０１ａにソース領域１０２およびドレイン領域１０３を形成し、ソース領域１０２およびドレイン領域１０３上にソース電極１０６およびドレイン電極１０７を形成している。そして、ソース領域１０２とドレイン領域１０３に挟まれたゲート電極１０４を形成することによりトランジスタ１０５を形成する。次に、トランジスタ１０５を覆い、基板１０１上に下部層間絶縁層１０８を形成し、この下部層間絶縁層１０８を貫通して、ソース電極１０６およびドレイン電極１０７の上に下部コンタクトホール１０９、１１０を形成する。そして、この下部コンタクトホール１０９、１１０内に下部コンタクトプラグ１１１、１１２を埋め込み形成したのちに、この下部コンタクトプラグ１１１、１１２上にそれぞれ第１の配線１１３および第２の配線１１４を形成する。
【０１０７】
なお、ダマシンプロセスを用いて第１の配線１１３および第２の配線１１４を下部層間絶縁層１０８に埋め込み形成することもできる。
【０１０８】
次に、図５（ｂ）に示すように、第１の配線１１３および第２の配線１１４を覆い下部層間絶縁層１０８上に第１の層間絶縁層１１５を形成し、第１の層間絶縁層１１５を貫通して第１の配線１１３および第２の配線１１４の上に第１のホール１１６および第２のホール１２１を形成する。
【０１０９】
次に、図５（ｃ）に示す埋込工程では、第１の層間絶縁層１１５の上、第１のホール１１６および第２のホール１２１の底部および側壁に抵抗変化層１１７および上部電極層１１８を形成して埋め込む。すなわち、第１の層間絶縁層１１５の上および第１のホール１１６と第２のホール１２１の底面ならびに側壁に抵抗変化膜１３０を形成し、その上に、導電性材料からなる上部電極膜１３１を形成して埋め込んでいる。
【０１１０】
次に、図６（ａ）に示すエッチングマスク層を形成する工程では、第１の層間絶縁層１１５上の抵抗変化膜１３０および上部電極膜１３１を除去して第１の層間絶縁層１１５の上を平坦化したのちに、図６（ｂ）に示すように第１のホール１１６を少なくとも覆うエッチングマスク層２３２を形成する。そして、エッチング工程は、第２のホール１２１に埋め込まれた上部電極膜１３１を除去したのちに第２のホール１２１の底部の抵抗変化膜１３０を、例えばドライエッチングなどにより第２の配線１１４が露出するまで除去する。
【０１１１】
なお、図６（ｃ）は、図６（ｂ）に示すエッチングマスク層２３２を形成する工程において、エッチングマスク層２３２を形成したのちに第２のホール１２１の底部の抵抗変化膜１３０を除去したときに、例えばエッチングが長時間または早く進行して第１の層間絶縁層１１５の表面１１５ａが、エッチングマスク層２３２の下部よりも下の位置まで後退した例を示す。本製造方法を量産工程に適用すると、繰り返されるプロセスのロットごとのばらつきや半導体ウェハのウェハ面内ばらつきなどで第２のホール１２１内の抵抗変化膜１３０が図６（ｃ）に示すような形状で残る、または完全に除去されることがある。また、エッチング残渣がわずかに残る、または図６（ｃ）に示すようにエッチングマスク層２３２と表面１１５ａとの間に段差が形成されることがある。このような場合においても、第２のホール１２１内を貫通する導電体により埋め込まれていれば、本製造方法を適用した不揮発性半導体記憶装置２００を同様に製造することができる。
【０１１２】
次に、図６（ｂ）の工程の後に行われる、図７（ａ）に示すプラグ電極層２２３を埋め込む工程では、第２のホール１２１の第２の配線１１４上および第１の層間絶縁層１１５の上にプラグ電極層２２３を含むプラグ電極膜１３３を埋め込む。
【０１１３】
そして、図７（ｂ）に示すように、第３の配線１１９および第４の配線１２５を形成する工程では、第１の層間絶縁層１１５の上のプラグ電極膜１３３およびエッチングマスク層２３２を除去して平坦化したのち、第１のホール１１６および第２のホール１２１を少なくとも覆う第３の配線１１９および第４の配線１２５を形成する。このようなプロセスフローにて上記で説明した工程を行うことにより、本実施の形態２の不揮発性半導体記憶装置２００の製造方法が実施され、不揮発性半導体記憶装置２００が製造される。
【０１１４】
このような方法とすることにより、不揮発性半導体記憶装置２００は、第１のホール１１６と第２のホール１２１とを同じマスク工程で形成することができる。すなわち、エッチングマスク層２３２を形成する工程にマスクを１枚追加してマスク工程を１工程付加することにより、第１のホール１１６内に形成される抵抗変化素子１２０と第２のホール１２１内に形成されるコンタクトプラグ２２４をほぼ同時に同じ層間絶縁層の中に形成することができ、プロセスを簡略化することができる。
【０１１５】
また、本実施の形態２で説明した製造方法は、第１のホール１１６の側壁と底面に抵抗変化層１１７を形成し、そののち上部電極層１１８を埋め込む構成になっており、抵抗変化層１１７を形成したのちには酸素を含む雰囲気に曝されることがなく、安定した特性の抵抗変化層１１７を形成することができる。
【０１１６】
また、本製造方法は、抵抗変化層１１７の形成に高温処理を必要としないため、第１の配線１１３および第３の配線１１９のうち少なくともいずれかに、Ｓｉ半導体プロセスにおいて多用されるアルミニウム配線を使用することができる。このことにより、第１の配線１１３または第３の配線１１９は、第２の配線１１４または第４の配線１２５と同じ配線層を共用して作製することができるので、追加の配線層の製作が不要となりプロセスの簡略化ができる。
【０１１７】
以上説明したように、このような方法とすることにより、第１のホール１１６と第２のホール１２１が１マスク追加するだけのほぼ同じ工程で同時に形成される。このときに、同一のマスクプロセスにより第１のホール１１６および第２のホール１２１の底部と側壁に抵抗変化層１１７が同じ工程で形成されることにより、メモリセル１２６の微細化・高集積化・低消費電力化が図れることに加え、プロセスの簡素化とプロセスコストの削減を実現することができる。
【０１１８】
また、図７（ｂ）に示すように不揮発性半導体記憶装置２００において、抵抗変化素子１２０は、下部電極となる第１の配線１１３、抵抗変化層１１７、上部電極層１１８および上部電極となる第３の配線１１９とから構成される。この構成により、第１の配線１１３と第３の配線１１９との間に電圧を印加した場合、抵抗変化層１１７を流れる電流は上部電極層１１８の下部と第１の配線１１３に挟まれた部分の抵抗値が低くなるため、流れやすくなる。このことにより、抵抗変化層１１７に流れる電流の領域は、抵抗変化層１１７と上部電極層１１８と接する第１のホール１１６の下部の部分である底部１１７ａとなる。図４より明らかなように、この底部１１７ａは第１のホール１１６の断面積より小さくすることができるので、マスクの最小寸法より小さくすることができる。このことにより、抵抗変化素子１２０を高集積化することができるだけでなく、抵抗変化素子１２０に流れる電流を削減することができる。
【０１１９】
また、以上により抵抗変化素子１２０の抵抗値を高くすることができるので、トランジスタ１０５のＯＮ抵抗および回路配線抵抗のばらつきによる抵抗変化素子１２０のデータの書き込みあるいは読み出しのときの誤動作などを防止することができ、安定したメモリ動作を実現することができる。
【０１２０】
また、抵抗変化層１１７に電流が流れる底部１１７ａは、第１のホール１１６の底部の中央部であり、酸化物により構成された第１の層間絶縁層１１５に直接接していないことにより、経年変化などによる劣化を防止することができる。
【０１２１】
これらのことにより、不揮発性半導体記憶装置２００は消費電流を削減することができるとともに、信頼性の向上を図ることができる。
【０１２２】
なお、第１のホール１１６の径は第２のホール１２１の径より小さくすることが望ましい。このような構成とすることにより、メモリセル領域は、第１のホール１１６を用いた小さい断面積を有するセル形状を実現できるので、さらに微細化を行うことができ、引き出し配線や周辺回路の配線は、配線抵抗などを低抵抗化することができ低電流化ができるので全体として消費電力の低減化を行うことができる。
【０１２３】
なお、上記説明では、第１のホール１１６内に埋め込む上部電極層１１８の導電材料と第２のホール１２１内に埋め込むプラグ電極層１２３の導電材料は異なるものであったが、同じ材料を用いてもよい。
【０１２４】
また、抵抗変化素子１２０のデータ記憶領域は、第１のホール１１６の底部に形成された抵抗変化層１１７として説明した。しかしながら、第１のホール１１６内の底部および側壁に形成された抵抗変化層１１７の材料組成およびその材料の特性と抵抗変化層に接して埋め込まれた上部電極層１１８の材料の特性との関係により、底部１１７ａおよび側壁１１７ｂに形成された抵抗変化層１１７と上部電極層１１８との接触抵抗が、第１のホール１１６の側壁に形成された抵抗変化層１１７と第３の配線１１９との接触抵抗より高くなる場合がある。この場合は、第３の配線１１９から側壁に形成された抵抗変化層１１７に電流が流れ、側壁１１７ｂに形成された抵抗変化層１１７が抵抗変化素子１２０のデータ記憶領域となる。
【０１２５】
この場合も、抵抗変化層１１７の寸法はマスク最小寸法より小さくすることができ、抵抗変化素子１２０の抵抗値を高くすることができ、高集積化された低消費電流・低消費電力・高信頼性の不揮発性半導体記憶装置２００を提供することができる。
【０１２６】
（実施の形態３）
図８は、本発明の実施の形態３に係る不揮発性半導体記憶装置３００の概略構成を示す断面図である。
【０１２７】
本実施の形態３の不揮発性半導体記憶装置３００と実施の形態１の図１に示した不揮発性半導体記憶装置１００とは、下部コンタクトホール１０９、１１０内にＴｉＮ膜が形成されているところが異なっている。すなわち、図８に示すように、下部コンタクトホール１０９、１１０を形成したのちにさらに下部コンタクトホール１０９、１１０の底部および側壁にＴｉＮ膜３１１、３１２を形成している。そして、そののちにＴｉＮ膜３１１、３１２で囲まれた下部コンタクトホール１０９、１１０内に下部コンタクトプラグ３１３、３１４を埋め込み形成し下部プラグ電極３１５、３１６としている。
【０１２８】
また、第１のホール１１６内においては、抵抗変化層１１７を覆ってＴｉＮ膜３１７を形成し、その内部に上部電極層３１８を埋め込み形成することにより抵抗変化素子３２０としている。そして、第２のホール１２１内においては、第２のホール１２１の底部および抵抗変化層１２２の側壁を覆ってＴｉＮ膜３１９を形成し、その内部にプラグ電極層３２３を埋め込み形成してコンタクトプラグ３２４を形成している。
【０１２９】
なお、不揮発性半導体記憶装置３００の製造方法は、実施の形態１、２で説明した不揮発性半導体記憶装置１００、２００の製造方法と同様のプロセスフローにより製造することができる。すなわち、下部配線形成工程において、下部コンタクトホール１０９，１１０の底部および側壁にＴｉＮ膜３１１、３１２を形成したのちにＴｉＮ膜３１１、３１２で囲まれた下部コンタクトホール１０９、１１０内に下部コンタクトプラグ３１３、３１４を埋め込み形成する工程が異なっている。また、第１のホール１１６内および第２のホール１２１内にＴｉＮ膜３１７、３１９と上部電極層３１８およびプラグ電極層３２３を埋め込み、第１の層間絶縁層１１５の上のＴｉＮ膜および電極膜（図示せず）を除去し、平坦化する工程が異なっている。他の工程については同様に製造することができる。
【０１３０】
このように、ＴｉＮ膜を介する構成とすることで、ＴｉＮ膜はＳｉＯ２や窒化膜などの層間絶縁膜との密着性がよく、また酸素バリア機能を有していることから、下部コンタクトホール１０９、１１０に対する下部コンタクトプラグ３１３、３１４の密着性と酸素バリア効果を高めることができる。また、第１のホール１１６および第２のホール１２１に対する上部電極層３１８およびプラグ電極層３２３の密着性と酸素バリア効果を高めることができる。
【０１３１】
なお、本実施の形態３において、下部コンタクトホール、第１のホールおよび第２のホール内の全てにＴｉＮ膜を形成したが、これらのうちの少なくともいずれかにＴｉＮ膜を形成することにより密着性と酸素バリア効果を高めることができる。
【０１３２】
（実施の形態４）
図９は、本発明の実施の形態４に係る不揮発性半導体記憶装置４００の概略構成を示す断面図である。
【０１３３】
図９に示す不揮発性半導体記憶装置４００において、基板１０１の表面近傍にソース領域１０２およびドレイン領域１０３とゲート電極１０４とからなるトランジスタ１０５と、ソース電極１０６上に第１の層間絶縁層４１５を貫通した第１のホール４１６の底面および側壁に形成された抵抗変化層４１７と上部電極層４１８および第３の配線４１９により構成される抵抗変化素子４２０とからなる１Ｔ１Ｒ型のメモリセル４２６が構成されている。また、トランジスタ１０５を挟んで抵抗変化素子４２０と対向する側には同じ第１の層間絶縁層４１５を貫通した第２のホール４２１の側壁に抵抗変化層４２２を有し内部にプラグ電極層４２３を埋め込み形成されたコンタクトプラグ４２４および第４の配線４２５が形成されている。ここで、上部電極層４１８とプラグ電極層４２３とは異なる電極材料から構成されている。
【０１３４】
このように形成されている本実施の形態４の不揮発性半導体記憶装置４００の製造方法について、図１０（ａ）〜（ｃ）および図１１（ａ）〜（ｅ）を用いて説明する。
【０１３５】
図１０および図１１に示すように本実施の形態４の不揮発性半導体記憶装置４００の製造方法は、基板表面１０１ａにソース領域１０２およびドレイン領域１０３を形成し、ソース領域１０２およびドレイン領域１０３上の基板１０１上にソース電極１０６およびドレイン電極１０７を形成し、ソース領域１０２とドレイン領域１０３に挟まれたゲート電極１０４を形成することによりトランジスタ１０５を形成するトランジスタ形成工程と、トランジスタ１０５を覆い、基板１０１上に第１の層間絶縁層４１５を形成し、第１の層間絶縁層４１５を貫通してソース電極１０６およびドレイン電極１０７の上に第１のホール４１６および第２のホール４２１を形成する工程とを備えている。そして、本実施の形態４の不揮発性半導体記憶装置４００の製造方法は、第１のホール４１６および第２のホール４２１の底部および側壁に抵抗変化層４１７を形成して埋め込む埋込工程と、第１のホール４１６を少なくとも覆うエッチングマスク層４３２を形成する工程と、第２のホール４２１の底部の抵抗変化層４１７を除去するエッチング工程と、第２のホール４２１にコンタクトプラグ４２４を埋め込む工程と、第１のホール４１６および第２のホール４２１を少なくとも覆う第３の配線４１９および第４の配線４２５を形成する工程とを備えた方法からなる。
【０１３６】
このような方法とすることにより、コンタクトプラグを形成する工程が削減でき、１Ｔ１Ｒ型のメモリセル４２６の構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【０１３７】
以下、図１０および図１１にしたがって、さらに具体的に不揮発性半導体記憶装置４００の各工程のプロセスフローを順に示す。
【０１３８】
図１０（ａ）に示すように、基板１０１の基板表面１０１ａにソース領域１０２およびドレイン領域１０３を形成し、ソース領域１０２およびドレイン領域１０３の基板１０１上にソース電極１０６およびドレイン電極１０７を形成し、ソース領域１０２とドレイン領域１０３に挟まれたゲート電極１０４を形成することによりトランジスタ１０５を形成している。
【０１３９】
次に、図１０（ｂ）に示すように、トランジスタ１０５を覆い基板１０１上に第１の層間絶縁層４１５を形成し、第１の層間絶縁層４１５を貫通して、ソース電極１０６およびドレイン電極１０７上に第１のホール４１６および第２のホール４２１を形成する。
【０１４０】
そして、図１０（ｃ）に示すように、第１の層間絶縁層４１５の上および第１のホール４１６と第２のホール４２１の底面と側壁に抵抗変化膜４３０を形成し、その上に、導電性材料からなる上部電極膜４３１を第１のホール４１６および第２のホール４２１内に埋め込む。
【０１４１】
さらに、図１１（ａ）に示すように、第１の層間絶縁層４１５上の抵抗変化膜４３０および上部電極膜４３１を除去し、第１の層間絶縁層４１５の上をまず平坦化して、そののちに第１のホール４１６を覆うエッチングマスク層４３２が形成される（図１１（ｂ））。
【０１４２】
そして、図１１（ｃ）に示すように、第２のホール４２１に埋め込まれた上部電極膜４３１を除去したのちに、さらに第２のホール４２１の底部の抵抗変化膜４３０をドレイン電極１０７が露出するまで除去する。
【０１４３】
次に、図１１（ｄ）に示すように、第１の層間絶縁層４１５とエッチングマスク層４３２の上および第２のホール４２１内に、コンタクトプラグ４２４の一部となるプラグ電極膜４３３を堆積する。
【０１４４】
そののちに、図１１（ｅ）に示すように、第１の層間絶縁層４１５の上のプラグ電極膜４３３およびエッチングマスク層４３２を除去して平坦化したのち、図９に示すように、第１のホール４１６を覆うように第３の配線４１９と第２のホール４２１を覆うように第４の配線４２５とを製作する。
【０１４５】
この不揮発性半導体記憶装置４００の製造方法は、実施の形態１で述べた不揮発性半導体記憶装置１００の製造方法と比較して、下部コンタクトプラグを形成する工程が省略されており、製造方法の簡略化が行われている。
【０１４６】
このような方法とすることにより、下部コンタクトプラグを形成する工程が削減でき、１Ｔ１Ｒ型のメモリセル４２６の構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【０１４７】
なお、実施の形態１で説明したように、上部電極層４１８とプラグ電極層４２３とを同じ材料で同時に形成して、さらなるプロセスの簡略化を図る製造方法としてもよい。
【０１４８】
この場合も、抵抗変化層４１７の寸法はマスク最小寸法より小さくすることができ、抵抗変化素子４２０の抵抗値を高くすることができ、高集積化された低消費電流・低消費電力・高信頼性の不揮発性半導体記憶装置４００を提供することができる。
【０１４９】
（実施の形態５）
図１２は、本発明の実施の形態５に係る不揮発性半導体記憶装置５００の概略構成を示す断面図である。
【０１５０】
図１２に示すように不揮発性半導体記憶装置５００は、トランジスタ１０５と、ソース電極１０６上に第１の層間絶縁層５１５を貫通した第１のホール５１６の底面および側壁に形成された抵抗変化層５１７と上部電極層５１８および第３の配線５１９により構成される抵抗変化素子５２０とからなる１Ｔ１Ｒ型のメモリセル５２６が構成されている。また、トランジスタ１０５を挟んで抵抗変化素子５２０と対向する側には同じ第１の層間絶縁層５１５を貫通した第２のホール５２１の側壁に抵抗変化層５２２を有し内部にプラグ電極層５２３を埋め込み形成されたコンタクトプラグ５２４および第４の配線５２５が形成されている。ここで、上部電極層５１８とプラグ電極層５２３とは異なる同じ電極材料から構成されている。
【０１５１】
この不揮発性半導体記憶装置５００の製造方法は、不揮発性半導体記憶装置２００の製造方法に比較して、下部コンタクトプラグを形成する工程が省略されており、製造方法の簡略化が行われているので説明は省略する。
【０１５２】
このような方法とすることにより、下部コンタクトプラグを形成する工程が削減でき、１Ｔ１Ｒ型のメモリセル５２６の構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【０１５３】
また、実施の形態４、５においてエッチング工程ののちに、さらに第１のホール内の抵抗変化層、第２のホール内の底部および抵抗変化層の側壁を覆ってＴｉＮ膜を形成する工程を備えた方法としてもよい。このような方法とすることにより、第１のホール内の上部電極層および第２のホール内のプラグ電極層の密着性とバリア効果を高めることができる。
【０１５４】
（実施の形態６）
図１３（ａ）および（ｂ）は、実施の形態６に係る不揮発性半導体記憶装置６００、６５０の概略構成を示す断面図である。
【０１５５】
本実施の形態６の不揮発性半導体記憶装置６００、６５０においては、実施の形態１から５と異なり、第１のホール１１６の底部および側壁だけでなく第１のホールの全体に抵抗変化層６１７、６５７が埋め込まれて抵抗変化素子６２０、６７０が形成されている。
【０１５６】
また、第２のホール６２１、６７１においては埋め込んだ抵抗変化層６２２、６７２を第２のホール６２１、６７１の側壁だけを残してエッチングにより除去したのちにプラグ電極層６２３、６７３を埋め込んでコンタクトプラグ６２４、６７４とし、この上部に第４の配線６２５、６７５を形成している。
【０１５７】
このような方法とすることにより、下部コンタクトプラグを形成する工程が削減でき、１Ｔ１Ｒ型のメモリセル６２６、６７６の構造を積層方向に集積化できる。したがって、プロセスの簡素化によりプロセスコストの削減を実現することもできる。
【０１５８】
なお、実施の形態１から５と同様に不揮発性半導体記憶装置において、コンタクトホールおよびビアホールのうちの少なくともいずれかに電極層を形成する前にＴｉＮ膜を形成する工程を追加することにより、電極層の密着性の向上とバリアの効果を高めることができる。
【０１５９】
（実施の形態７）
図１４は、本発明の実施の形態７に係る不揮発性半導体記憶装置１６０の概略構成を示す図で、（ａ）は平面図、（ｂ）は、（ａ）の１４Ｂ−１４Ｂ´線の断面を矢印方向に見た要部の断面図を示す。
【０１６０】
図１４（ａ）および（ｂ）に示すように、不揮発性半導体記憶装置１６０は、例えば実施の形態１の不揮発性半導体記憶装置１００の構成を基本として、複数の第１の配線１１３と複数の第３の配線１１９との立体交差点に対応して設けられた抵抗変化素子１２０（図１を参照）を具備したクロスポイント型メモリアレイ１６１を備えた構成からなる。そして、図１４（ａ）に示すように、不揮発性半導体記憶装置１６０は、クロスポイント型メモリアレイ１６１を含むメモリ部１６２と周辺回路部１６３とを備えた構成としている。
【０１６１】
具体的には、図１４（ｂ）に示すように、不揮発性半導体記憶装置１６０は、基板１４５の表面に形成されたトランジスタ１０５と、基板およびトランジスタの上に形成された第１の層間絶縁層１１５を貫通して形成された第１のホール１１６内に埋め込まれた抵抗変化層１１７と、抵抗変化層を第１の層間絶縁層の下側および上側から挟む第１の配線１１３および第３の配線１１９とからなる記憶素子と、第１の層間絶縁層に貫通した第２のホール１２１内に埋め込まれた導電性のコンタクトプラグ１２４と、コンタクトプラグを第１の層間絶縁層の下側および上側から挟む第２の配線１１４および第４の配線１２５とからなる接続部とを備え、トランジスタのソース電極またはドレイン電極は第１の配線１１３または第３の配線１１９に電気的に接続されており、抵抗変化層は第１と第３の配線の間に印加される電気的信号に基づいて可逆的に抵抗値が変化するものであり、記憶素子とトランジスタとが直列に接続されている。
【０１６２】
そして、不揮発性半導体記憶装置１６０において、第１の配線１１３は互いに平行に形成された複数の配線からなり、第３の配線１１９は第１の配線１１３の上方に基板の主面に平行な面内において互いに平行に、かつ複数の第１の配線１１３に立体交差するように形成されており、複数の第１の配線１１３と複数の第３の配線１１９との立体交差点に対応して記憶素子およびトランジスタが形成されたクロスポイント型メモリアレイ１６１を備えている。なお、基板１４５には、図示を省略しているが、実施の形態１で示した不揮発性半導体記憶装置１００と同様にトランジスタ１０５および下部コンタクトプラグ１１１、１１２が形成されている。
【０１６３】
このような構成とすることにより、抵抗変化素子１２０の抵抗変化層１１７に流れる電流の実効的な面積を第１のホール１１６の面積よりも小さくすることができ、抵抗変化素子１２０の安定に保持できる抵抗値を高くすることができる。したがって、このような１Ｔ１Ｒ型のメモリセルにおいて動作電流を低減することができるので不揮発性半導体記憶装置１６０の低消費電力化が実現できるとともに、配線抵抗やスイッチングトランジスタのＯＮ抵抗による電圧ドロップが生じても抵抗変化素子１２０の抵抗値が高いので、メモリ動作の誤動作を防止することもできる。そして、クロスポイント型メモリアレイ１６１を備えることにより、メモリセルの微細化、高集積化および低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減を実現することができる。
【０１６４】
また、図１４（ｂ）に示すように、不揮発性半導体記憶装置１６０は、クロスポイント型メモリアレイ１６１を含む層が積層方向に２層以上形成されて構成されている。
【０１６５】
すなわち、複数の第３の配線１１９に立体交差するように複数の第５の配線１６４が形成され、複数の第５の配線１６４に立体交差するように複数の第７の配線１６５が形成されている。そして、これら複数の配線の立体交差点に対応して抵抗変化素子１６６、１６７が設けられている。
【０１６６】
一方、接続部１４０の上部の積層方向には、第６の配線１６８および第８の配線１６９がコンタクトプラグ１７０、１７１により接続されて全体として拡大接続部１７２を形成している。
【０１６７】
このような構成とすることにより、メモリセルの微細化、高集積化がさらに立体的に図れ、かつ低消費電力化が図れることに加えてプロセスの簡素化とプロセスコストの削減をさらに実現することができる。
【０１６８】
なお、本実施の形態７の不揮発性半導体記憶装置１６０は、ここでは実施の形態１の不揮発性半導体記憶装置１００の構成を基本として説明したが、他の実施の形態２から６までにおいて説明した他の不揮発性半導体記憶装置を基本として構成してもよい。
【０１６９】
（実施の形態８）
図１５は、本発明の実施の形態８に係る半導体装置７００の概略構成を示すブロック図である。
【０１７０】
図１５に示す本実施の形態８に係る半導体装置７００は、例えば半導体基板（図示せず）上に、メモリ本体部７０１を備えており、このメモリ本体部７０１は、メモリアレイ７０２と、行選択回路／ドライバ７０３と、列選択回路７０４と、データの書き込みを行うための書き込み回路７０５と、選択ビット線に流れる電流量を検出して記録されているデータを「１」または「０」と判定するセンスアンプ７０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路７０７とを具備している。
【０１７１】
ここで、メモリアレイ７０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２およびビット線ＢＬ０、ＢＬ１、ＢＬ２と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２およびビット線ＢＬ０、ＢＬ１、ＢＬ２の交差する点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３（以下、「複数のトランジスタ」とする）と、この複数のトランジスタと１対１に設けられた複数のメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３（以下、「複数のメモリセル」とする）とを備えている。
【０１７２】
また、メモリアレイ７０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２に平行して配列されている複数のプレート線ＰＬ０、ＰＬ１、ＰＬ２を備えている。
【０１７３】
上記で説明したように本実施の形態７に示す半導体装置７００は、基板（図示せず）と、この基板の上に互いに平行に形成された複数の第１の配線（ここでは、例えば複数のビット線）と、この複数の第１の配線の上方に基板の主面に平行な面内において互いに平行に、かつ複数の第１の配線に立体交差するように形成された第３の配線（ここでは、例えば複数のプレート線や複数のビット線）とを備えている。そして、半導体装置７００は、複数の第１の配線と複数の第２の配線との立体交差点に対応して設けられた記憶素子（ここでは、例えばメモリセル）とを具備したメモリアレイを備え、このメモリセルは実施の形態１から７に記載した不揮発性半導体記憶装置、例えば不揮発性半導体記憶装置１００または不揮発性半導体記憶装置１６０を用いたもので構成されている。
【０１７４】
図１６は、半導体装置７００のうちの２つのメモリセルＭ１１、Ｍ１２が並んだ領域Ｃ部の概略構成を示す断面図である。図１６に示すように、ワード線ＷＬ０、ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０、ＷＬ１とビット線ＢＬ０との間にプレート線ＰＬ０、ＰＬ１が配されている。そして、ビット線ＢＬ０は、ワード線ＷＬ０、ＷＬ１およびプレート線ＰＬ０、ＰＬ１とそれぞれ立体交差している。
【０１７５】
ここで、メモリセルＭ１１、Ｍ１２は、例えば、実施の形態１で説明した１Ｔ１Ｒ型のメモリセル１２６と同様の構成のものを使用している。また、メモリセルＭ１１、Ｍ１２は図１６に示す破線で囲まれた領域に１つのトランジスタ１０５と１つの抵抗変化素子１２０とにより構成されている。なお、実施の形態１で示した不揮発性半導体記憶装置１００も破線で囲んだ領域に適用されて使用されている。
【０１７６】
このような構成とすることにより、１Ｔ１Ｒ型のメモリセルがマトリクス状に形成されたメモリアレイの構成が容易になり、低消費電力で高集積のメモリシステムを半導体チップの一部に構築することができる。
【０１７７】
次に、以上のように構成された半導体装置７００の動作について図１５を用いて簡単に説明する。
【０１７８】
図１５の半導体装置７００において、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ７０３へ出力するとともに、列アドレス信号を列選択回路７０４へ出力する。ここで、アドレス信号は、複数のメモリセルのうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１７９】
外部から入力される制御信号（図示せず）は、データの書き込みサイクルにおいては、データ入出力回路７０７に入力された入カデータＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路７０５へ出力する。他方、データの読み出しサイクルにおいて、制御信号は、読み出し用電圧の印加を指示する読み出し信号を列選択回路７０４へ出力する。
【０１８０】
行選択回路／ドライバ７０３は、アドレス入力回路（図示せず）から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２のうちのいずれかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１８１】
また、列選択回路７０４は、アドレス入力回路から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線のうちのいずれかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。ここで、書き込み回路７０５は、制御信号が書き込み信号であった場合、列選択回路７０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１８２】
また、センスアンプ７０６は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、記録されているデータを読み出してデータ「１」または「０」と判定する。その結果得られた出力データＤoは、データ入出力回路７０７を介して外部回路へ出力される。
【０１８３】
（実施の形態９）
図１７は、本発明の実施の形態９に係る半導体装置８００の概略構成を示すブロック図である。
【０１８４】
図１７に示すように本実施の形態９の半導体装置８００は、例えば半導体基板８０１上に、ＣＰＵ８０２と、外部回路との間でデータの入出力処理を行う入出力回路８０３と、所定の演算を実行する論理回路８０４と、アナログ信号を処理するアナログ回路８０５と、自己診断を行うためのＢｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ回路（以下、「ＢＩＳＴ回路」とする）８０６と、ＳＲＡＭ８０７と、ＢＩＳＴ回路８０６およびＳＲＡＭ８０７と接続されて特定のアドレス情報を格納するための救済アドレス格納レジスタ８０８とを備えている。
【０１８５】
すなわち、半導体装置８００は、基板８０１と、この基板８０１上に形成された、所定の演算を実行する論理回路８０４およびプログラム機能を有する実施の形態１から７に記載の不揮発性半導体記憶装置、例えば不揮発性半導体記憶装置１００または不揮発性半導体記憶装置１６０とを備えて構成されている。
【０１８６】
図１８は、本実施の形態９の半導体装置８００が備える救済アドレス格納レジスタ８０８の概略構成を示すブロック図である。また、図１９は、同じく救済アドレス格納レジスタ８０８の構成を示す断面図である。
【０１８７】
図１８および図１９に示すように、救済アドレス格納レジスタ８０８は、実施の形態１に記載した不揮発性半導体記憶装置１００と同様の構成の、抵抗変化素子１２０とトランジスタ１０５とを含む１Ｔ１Ｒ型のメモリセルおよびコンタクトプラグ１２４とからなる不揮発性半導体記憶装置１００ａを備えている。さらに、救済アドレス格納レジスタ８０８は、不揮発性半導体記憶装置１００ａの抵抗変化素子１２０に対して特定のアドレス情報を書き込むための書き込み回路８１０と、抵抗変化素子１２０に書き込まれているアドレス情報を読み出すための読み出し回路８１１と、ラッチ回路８１２とを備えている。そして、抵抗変化素子１２０は、書き込み回路８１０側への切替え部８２０と読み出し回路８１１側ヘの切替え部８２０に接続されており、抵抗変化層１１７を、第３の配線１１９と上部電極層１１８からなる上部電極と、下部電極である第１の配線１１３とで挟むようにして構成されている。
【０１８８】
このような構成とすることにより、１Ｔ１Ｒ型のメモリセルを含む低消費電力で高集積のメモリシステムを論理回路およびプログラム機能を有する半導体装置の半導体チップの一部に構築することができる。
【産業上の利用可能性】
【０１８９】
本発明の不揮発性半導体記憶装置およびこれを用いた半導体装置は、小型で低消費電力および高速動作が可能で、しかも安定した書き込みおよび読み出し特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いることができ有用である。
【図面の簡単な説明】
【０１９０】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置の概略構成を示す断面図
【図２】（ａ）から（ｃ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法をプロセスフローに従って示す工程の断面図
【図３】（ａ）から（ｃ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法をプロセスフローに従って示す工程の断面図
【図４】本発明の実施の形態２に係る不揮発性半導体記憶装置の概略構成を示す断面図
【図５】（ａ）から（ｃ）は、本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法のプロセスフローを示す工程の断面図
【図６】（ａ）から（ｃ）は、本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法のプロセスフローを示す工程の断面図
【図７】（ａ）および（ｂ）は、本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法のプロセスフローを示す工程の断面図
【図８】本発明の実施の形態３に係る不揮発性半導体記憶装置の概略構成を示す断面図
【図９】本発明の実施の形態４に係る不揮発性半導体記憶装置の概略構成を示す断面図
【図１０】（ａ）から（ｃ）は、本発明の実施の形態４に係る不揮発性半導体記憶装置の製造方法をプロセスフローに従って示す工程の断面図
【図１１】（ａ）から（ｅ）は、本発明の実施の形態４に係る不揮発性半導体記憶装置の製造方法をプロセスフローに従って示す工程の断面図
【図１２】本発明の実施の形態５に係る不揮発性半導体記憶装置の概略構成を示す断面図
【図１３】（ａ）および（ｂ）は、本発明の実施の形態６に係る不揮発性半導体記憶装置の概略構成を示す断面図
【図１４】本発明の実施の形態７に係る不揮発性半導体記憶装置の概略構成を示す図で、（ａ）は平面図、（ｂ）は、（ａ）の１４Ｂ−１４Ｂ´線を矢印方向に見た要部の断面図
【図１５】本発明の実施の形態８に係る半導体装置の概略構成を示すブロック図
【図１６】本発明の実施の形態８に係る半導体装置のうちの２つのメモリセルが並んだ領域の概略構成を示す断面図
【図１７】本発明の実施の形態９に係る半導体装置の概略構成を示すブロック図
【図１８】本発明の実施の形態９の半導体装置が備える救済アドレス格納レジスタの概略構成を示すブロック図
【図１９】図１８の救済アドレス格納レジスタの構成を示す断面図
【図２０】従来の不揮発性半導体記憶装置の構成を示す断面図
【図２１】図２０とは異なる従来の不揮発性半導体記憶装置の構成を示す断面図
【符号の説明】
【０１９１】
１００，１００ａ，１６０，２００，３００，４００，５００，６００，６５０    不揮発性半導体記憶装置
１０１，１４５，１５０，８０１    基板
１０１ａ    基板表面
１０２    ソース領域
１０３    ドレイン領域
１０４    ゲート電極
１０５    トランジスタ
１０６    ソース電極
１０７    ドレイン電極
１０８    下部層間絶縁層
１０９，１１０    下部コンタクトホール
１１１，１１２，３１３，３１４    下部コンタクトプラグ
１１３    第１の配線
１１４    第２の配線
１１５，４１５，５１５    第１の層間絶縁層
１１５ａ    表面
１１６，４１６，５１６    第１のホール
１１７，１２２，４１７，４２２，５１７，５２２，６１７，６２２，６７２，６５７    抵抗変化層
１１８，３１８，４１８，５１８    上部電極層
１１９，４１９，５１９    第３の配線
１２０，１６６，１６７，３２０，４２０，５２０，６２０，６７０    抵抗変化素子（記憶素子）
１２１，４２１，５２１，６２１，６７１    第２のホール
１２３，２２３，３２３，４２３，５２３，６２３，６７３    プラグ電極層
１２４，１７０，１７１，２２４，３２４，４２４，５２４，６２４，６７４    コンタクトプラグ
１２５，４２５，５２５，６２５，６７５    第４の配線
１２６，４２６，５２６，６２６，６７６    メモリセル
１３０，４３０    抵抗変化膜
１３１，４３１    上部電極膜
１３２，２３２，４３２    エッチングマスク層
１３３，４３３    プラグ電極膜
１４０    接続部
１６１    クロスポイント型メモリアレイ
１６２    メモリ部
１６３    周辺回路部
１６４    第５の配線
１６５    第７の配線
１６８    第６の配線
１６９    第８の配線
１７２    拡大接続部
３１１，３１２，３１７，３１９    ＴｉＮ膜
３１５，３１６    下部プラグ電極
７００，８００    半導体装置
７０１    メモリ本体部
７０２    メモリアレイ
７０３    行選択回路／ドライバ
７０４    列選択回路
７０５，８１０    書き込み回路
７０６    センスアンプ
７０７    データ入出力回路
８０２    ＣＰＵ
８０３    入出力回路
８０４    論理回路
８０５    アナログ回路
８０６    ＢＩＳＴ回路
８０７    ＳＲＡＭ
８０８    救済アドレス格納レジスタ
８１０    書き込み回路
８１１    読み出し回路
８１２    ラッチ回路
８２０    切替え部
【図１】
2009260052.tif 000003
【図２】
2009260052.tif 000004
【図３】
2009260052.tif 000005
【図４】
2009260052.tif 000006
【図５】
2009260052.tif 000007
【図６】
2009260052.tif 000008
【図７】
2009260052.tif 000009
【図８】
2009260052.tif 000010
【図９】
2009260052.tif 000011
【図１０】
2009260052.tif 000012
【図１１】
2009260052.tif 000013
【図１２】
2009260052.tif 000014
【図１３】
2009260052.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2009260052.tif 000021
【図２０】
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【図２１】
2009260052.tif 000023