(57)【要約】【課題】低温領域でも充分な増速酸化現象が起こって大きな酸化速度が得られる熱酸化方法を提供することにある。また、低温領域で形成しても高い信頼性を有する酸化シリコン膜を成膜できる熱酸化方法を提供する。【解決手段】本発明の基本概念は、プラズマを用いることなく、反応性の大きい酸素ラジカルを大量に生成し熱反応で酸化シリコン膜を形成することにある。具体的には、オゾン（Ｏ３）を活性な他のガスと反応させることで、低温領域でも高効率にオゾン（Ｏ３）を分解して酸素ラジカル（Ｏ＊）を大量に発生させることを特徴とする。例えば、活性なガスとしては、ハロゲン元素を含む化合物ガスなどを用いることができる。【選択図】図４
2009272365.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを含む半導体装置を製造する半導体装置の製造方法であって、
（ａ）半導体基板に不純物を導入して半導体領域を形成する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板あるいは前記半導体基板上に形成された被処理膜を熱酸化することにより酸化シリコン膜を形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）オゾンを含むガスとハロゲン元素を含む化合物ガスとを有する原料ガスを前記半導体基板上に導入する工程と、
（ｂ２）前記（ｂ１）工程後、前記半導体基板を加熱する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｂ１）工程は、前記オゾンを含むガスを前記半導体基板上に導入した後、前記ハロゲン元素を含む化合物ガスを導入することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記（ｂ２）工程は、前記ハロゲン元素を含む化合物ガスがラジカルに解離する温度以上で前記半導体基板を加熱することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記ハロゲン元素を含む化合物ガスは、フッ化水素、塩化水素、臭化水素、三フッ化窒素、三フッ化塩素のいずれかを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
前記オゾンを含むガスは、オゾンと酸素を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
オゾンの流量／（オゾンの流量＋酸素の流量）×１００で定義される前記オゾンを含むガス中のオゾン濃度が５０％以上であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記原料ガス中のオゾンの流量をａ、前記ハロゲン元素を含む化合物ガスの流量をｂ、前記原料ガス中の前記ハロゲン元素を含む化合物ガスの濃度をＡとし、
Ａ＝ｂ／（ａ＋ｂ）で定義する場合、
前記原料ガス中の前記ハロゲン元素を含む化合物ガスの濃度Ａと、形成される前記酸化シリコン膜の膜厚との関係に基づいて、前記原料ガス中の前記ハロゲン元素を含む化合物ガスの濃度Ａは、形成される前記酸化シリコン膜の膜厚の極大値に対応した値以下に設定されていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記酸化シリコン膜には、ハロゲン元素が含まれていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記ハロゲン元素は、フッ素、塩素、臭素のいずれかであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
前記被処理膜は窒化シリコン膜であり、
前記窒化シリコン膜上に形成されている前記酸化シリコン膜の膜厚は２ｎｍ以上１０ｎｍ以下であり、かつ、前記酸化シリコン膜には前記ハロゲン元素が含まれていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記（ａ）工程で形成される前記半導体領域はウェルであり、
（ｃ）前記（ａ）工程後、前記半導体基板に素子分離領域を形成する工程を有し、
前記（ｃ）工程は、
（ｃ１）前記半導体基板の素子形成面に素子分離溝を形成する工程と、
（ｃ２）前記（ｃ１）工程後、前記素子分離溝の内壁を含む前記半導体基板の前記素子形成面上に第１酸化シリコン膜を形成する工程と、
（ｃ３）前記（ｃ２）工程後、前記素子分離溝を埋め込むように前記半導体基板の前記素子形成面上に第２酸化シリコン膜を形成する工程と、
（ｃ４）前記（ｃ３）工程後、前記半導体基板の前記素子形成面に形成されている前記第１絶縁膜および前記第２絶縁膜を化学的機械的研磨法で除去することにより、前記素子分離溝の内部にだけ前記第１酸化シリコン膜と前記第２酸化シリコン膜を残存させて、前記半導体基板に前記素子分離領域を形成する工程を有し、
前記（ｃ２）工程は、前記（ｂ）工程を実施することにより前記第１酸化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法であって、
前記（ａ）工程で形成される前記半導体領域は、しきい値電圧調整用半導体領域であり、
（ｄ）前記（ａ）工程後、前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｆ）前記第１導体膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｇ）前記ゲート電極に整合して前記半導体基板内にソース領域とドレイン領域を形成する工程とを有し、
前記（ｄ）工程は、前記（ｂ）工程を実施することにより前記酸化シリコン膜からなる前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法であって、
前記（ａ）工程で形成される前記半導体領域は、しきい値電圧調整用半導体領域であり、
（ｈ）前記（ａ）工程後、前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｉ）前記（ｈ）工程後、前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｊ）前記（ｉ）工程後、前記電荷蓄積膜上に第２電位障壁膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第２電位障壁膜上に第２導体膜を形成する工程と、
（ｌ）前記第２導体膜をパターニングすることによりゲート電極を形成する工程と、
（ｍ）前記ゲート電極に整合して前記半導体基板内にソース領域とドレイン領域を形成する工程とを有し、
前記（ｈ）工程は、前記（ｂ）工程を実施することにより前記酸化シリコン膜からなる前記第１電位障壁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記（ｊ）工程は、前記（ｂ）工程を実施することにより前記酸化シリコン膜からなる前記第２電位障壁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記（ｉ）工程で形成される前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｊ）工程で形成される前記第２電位障壁膜は、フッ素、塩素、臭素のいずれかのハロゲン元素を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、高信頼性を有する酸化シリコン膜を熱酸化法で形成する場合に、比較的低温で充分な膜厚の酸化シリコン膜を成膜するための技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
シリコン（Ｓｉ）半導体デバイスの微細化に伴い、各素子（各ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）間のしきい値電圧のバラツキが増大しており、デバイスを安定動作させる上で大きな問題になっている。これは、デバイスの微細化により、例えば、各素子のしきい値電圧を調整するしきい値電圧調整用半導体領域内に含まれる不純物数が極めて少なくなり、その不純物数や分布のバラツキが、各素子のしきい電圧に大きな影響を与えるようになったことによる。すなわち、不純物数の絶対的個数が少なくなる結果、わずかな不純物数のバラツキが大きな影響を与えることになっている。従って、デバイスの微細化に伴い、素子内の不純物数のバラツキを抑制するプロセス技術の開発が強く望まれている。しきい値電圧のバラツキは、ＭＩＳＦＥＴのゲート電極直下のチャネル領域に形成されるしきい値電圧調整用半導体領域に導入される不純物数（不純物濃度）のバラツキに大きな影響を受けるが、それ以外にもチャネル領域が形成されているウェルに導入されている不純物数のバラツキにも影響を受けると考えられる。
【０００３】
これらの不純物数のバラツキを抑制する方法の１つは、不純物の拡散長を減少させる方法をとることである。具体的には、熱処理時間の短時間化や熱処理温度の低温化を行う方法が考えられる。特に、処理温度の高い不純物活性化プロセスや処理温度の高い熱酸化プロセスの低温化は、不純物の拡散を抑制する上で重要な課題となっている。
【０００４】
まず、不純物の拡散を抑制するため、不純物の活性化をより低温で実施することが考えられるが、不純物の活性化では、熱処理温度の低温化を実施すると、活性化率が低下するという物理的な問題がある。このため、不純物の活性化では、熱処理温度自体は下げずに、熱処理時間を短くすることで、不純物の活性化率を低下させることなく不純物の拡散を抑制することが検討されている。例えば、ミリ秒単位の熱処理が可能なフラッシュランプアニールやマイクロ秒単位の熱処理が可能な炭酸ガスレーザーアニールなどが提案されている。これにより、不純物の活性化を行なうための熱処理での不純物の拡散を小さくできると考えられる。
【０００５】
これに対し、熱酸化プロセスでは、酸化反応にある程度の時間が必要であるため、熱処理時間の短時間化だけでは対応できないので、熱酸化プロセスに起因した不純物の拡散を抑制するには、熱処理温度の低温化を進める必要がある。この熱処理温度の低温化を実現する一例として、例えば、“13th IEE International Conference on Advanced Thermal Processing of Semiconductor - RTP 2005”において“ENABLING SINGLE-WAFER LOW TEMPERATURE RADICAL OXIDATION”というタイトルで、その具体的方法が紹介されている（非特許文献１）。
【０００６】
この非特許文献１に記載された方法は、高濃度のオゾン（Ｏ３）と水素を原料ガスとする熱酸化法である。そして、加熱方法には、短時間で温度制御が可能なランプ加熱を用いている。同じ熱処理温度と酸化時間（熱処理時間）で比較した場合、高濃度のオゾンを用いる高濃度オゾン酸化法（Ｏ３）は、通常の酸素を用いたドライ酸化法（Ｏ２）に比べて、形成される酸化シリコン膜の膜厚が約１．５倍に増加する。さらに、非特許文献１に記載されているように、高濃度のオゾン（Ｏ３）と水素（Ｈ２）を原料ガスに用いて酸化処理を実施すると、ドライ酸化法によって形成される酸化シリコン膜の２倍の膜厚の酸化シリコン膜を形成できるとしている。したがって、高濃度のオゾン（Ｏ３）と水素を原料ガスに使用する熱酸化法によれば、ドライ酸化法で形成される酸化シリコン膜と同じ膜厚の酸化シリコン膜を形成する場合には、ドライ酸化法よりも熱処理温度の低温化と熱処理時間の短時間化を実現できると考えられる。
【非特許文献１】Yoshitaka Yokota et all., “ ENABLING SINGLE-WAFER LOW TEMPERATURE RADICAL OXIDATION ”In 13th IEE International Conference on Advanced Thermal Processing of Semiconductor - RTP 2005  p139
【発明の開示】
【発明が解決しようとする課題】
【０００７】
シリコン基板中に導入したリン（Ｐ）やボロン（Ｂ）等の不純物の拡散長は、不純物の拡散係数（熱処理温度）と熱処理時間の積の平方根で決まる。すなわち、不純物の拡散を抑制する観点からは、不純物を導入した後にシリコン基板に対して実施する熱処理工程で、熱処理温度の低温化と熱処理時間の短時間化を実現することが望ましい。熱処理温度の低温化と熱処理時間の短時間化を実現することができれば、不純物の拡散を小さくでき、その結果、不純物濃度（不純物数）のバラツキを小さくできる。
【０００８】
また、シリコン基板中に導入したボロン（Ｂ）が、熱処理により酸化シリコン膜へ吸い上げられる現象、いわゆるボロンの偏析現象も不純物濃度のバラツキを増加させる一因であり、素子の微細化に伴いその影響も大きくなっている。具体的に、ボロンの偏析現象について説明する。例えば、図３３に示すように、ＭＩＳＦＥＴ（素子）は、素子分離領域ＳＴＩに挟まれた活性領域に形成される。すなわち、半導体基板Ｓには、離間して素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは、例えば、半導体基板Ｓに形成された溝に酸化シリコン膜を埋め込んだ構造（Shallow Trench Isolation）をしている。そして、素子分離領域ＳＴＩで挟まれた活性領域には、ｐ型ウェルが形成され、活性領域における半導体基板Ｓの表面近傍にチャネル領域ＣＨが形成されている。チャネル領域ＣＨから素子分離領域ＳＴＩの側壁にわたって、しきい値電圧調整用半導体領域ＶＲが形成されている。図３３では、ｎチャネル型ＭＩＳＦＥＴを対象にしているので、しきい値電圧調整用半導体領域ＶＲにはボロンが導入されている。そして、半導体基板Ｓの表面上には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ここで、図３３は、ゲート電極のゲート長方向（ソース領域とドレイン領域で挟まれる方向）とは直交するゲート幅方向での断面を示しており、図３３におけるゲート幅Ｗ１が示されている。このように図３３は、ゲート幅方向の断面であるため、ソース領域およびドレイン領域は図示されない。
【０００９】
以上のような構成において、熱負荷の大きな熱処理（高い熱処理温度および長い熱処理時間）が加わると、素子分離領域ＳＴＩの側壁に形成されているしきい値電圧調整用半導体領域ＶＲに導入されているボロンが素子分離領域ＳＴＩの内部に吸い上げられる（矢印参照）。この結果、素子分離領域ＳＴＩの側壁に形成されているしきい値電圧調整用半導体領域に含まれるボロンの濃度が低下する。この影響は、素子分離領域ＳＴＩに接しているチャネル領域ＣＨの端部でも起こり、チャネル領域ＣＨの端部でボロンの濃度が低下する。このため、チャネル領域ＣＨの端部でのしきい値電圧が低下する問題点が発生する。このとき、図３３に示すように、ＭＩＳＦＥＴのゲート幅Ｗ１が大きい場合、チャネル領域ＣＨの端部におけるボロンの濃度低下の影響は小さい。ところが、図３４に示すように、ＭＩＳＦＥＴの微細化が進み、ＭＩＳＦＥＴのゲート幅Ｗ２が小さくなると。チャネル領域ＣＨ全体に占めるチャネル領域ＣＨの端部の割合が大きくなる。したがって、図３４に示すように、ＭＩＳＦＥＴを微細化する場合、熱処理によってチャネル領域ＣＨの端部に導入されているボロンが素子分離領域ＳＴＩの内部に吸い上げられる。いわゆるボロンの偏析現象の影響は大きくなる。つまり、ボロンの偏析現象が生じる結果、チャネル領域ＣＨの端部でのしきい値電圧の低下がＭＩＳＦＥＴの特性に大きく影響することになるのである。このことから、ＭＩＳＦＥＴを微細化するにあたって、ボロンの偏析現象を抑制する必要があることがわかる。ボロンの偏析現象を抑制するには、熱処理温度の低温化および熱処理時間の短時間化が必要である。
【００１０】
酸化温度（熱処理温度）を低温化すると、半導体基板中に導入した不純物の拡散やボロンの偏析現象を小さくできるが、一般には、酸化速度も著しく低下する。酸化速度が低下することは、熱処理時間が長くなることを意味する。したがって、酸化して得られる酸化シリコン膜の膜厚スケーリングが行われない場合は、酸化温度（熱処理温度）の低温化に伴い、酸化時間（熱処理時間）が長くなるので、酸化温度（熱処理温度）を低温化しても、不純物の拡散長やボロンの偏析現象に顕著な変化は見られない。つまり、酸化温度（熱処理温度）を低温化して、不純物の濃度バラツキを抑制する場合には、酸化時間（熱処理時間）の増加をいかに抑制するかが重要となる。言い換えれば、酸化速度をどれだけ大きくすることができるかが重要となる。
【００１１】
さらに、システム・オン・チップ（SOC；System on Chip）のような少量多品種のカスタム品の製造においては、処理時間の短い枚葉処理方式が主流であり、処理時間の長いバッチ方式を用いた工程をどれだけ削減させるかが製造コストの点で重要となる。しかし、例えば、厚さ２０ｎｍ程度の厚い熱酸化膜（酸化シリコン膜）を高スループットで形成できる枚葉式の装置は存在しないため、バッチ方式の酸化工程を削減できないのが現実である。
【００１２】
非特許文献１として示した高濃度のオゾンと水素と原料に用いる熱酸化法においては、増速酸化現象が発生するがドライ酸化の高々２倍程度であり、半導体基板中に導入した不純物濃度のバラツキを抑制する効果は非常に小さい。また、２０ｎｍ程度の厚い熱酸化膜（酸化シリコン膜）を形成するには、酸化速度が小さいことから、スループットの点で適用は困難である。
【００１３】
本発明の目的は、低温領域でも充分な増速酸化現象が起こって大きな酸化速度が得られる熱酸化方法を提供することにある。また、低温領域で形成しても高い信頼性を有する酸化シリコン膜を成膜できる熱酸化方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体装置の製造方法は、  ＭＩＳＦＥＴを含む半導体装置を製造する半導体装置の製造方法であって、（ａ）半導体基板に不純物を導入して半導体領域を形成する工程と、（ｂ）前記（ａ）工程後、前記半導体基板あるいは前記半導体基板上に形成された被処理膜を熱酸化することにより酸化シリコン膜を形成する工程とを備える。このとき、前記（ｂ）工程は、（ｂ１）オゾンを含むガスとハロゲン元素を含む化合物ガスとを有する原料ガスを前記半導体基板上に導入する工程と、（ｂ２）前記（ｂ１）工程後、前記半導体基板を加熱する工程とを有することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
低温領域でも充分な増速酸化現象が起こって大きな酸化速度が得られる熱酸化方法を提供することができる。また、低温領域で形成しても高い信頼性を有する酸化シリコン膜を成膜できる熱酸化方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
本発明の実施の形態を説明する前に、本発明の基本概念について記述する。本発明の基本概念は、プラズマを用いることなく、反応性の大きい酸素ラジカルを大量に生成し熱反応で酸化シリコン膜を形成することにある。すなわち、プラズマを使用する場合には、プラズマ中にラジカル種だけでなくイオン種も存在している。このため、酸化シリコン膜の形成中にイオン種によるスパッタリング現象により、形成される酸化シリコン膜がダメージを受けやすくなる。このことから、プラズマを使用する方法では、形成される酸化シリコン膜にダメージが発生しやすく、信頼性の高い酸化シリコン膜を形成することが困難である。これに対し、本発明では、イオン種を含まず、反応性の大きい酸素ラジカルを使用して熱酸化を行なうことにより、信頼性の高い酸化シリコン膜を形成するものである。そして、本発明では、酸素ラジカルを大量に発生させる機構を備えることにより、低温による熱酸化法を用いても、信頼性の高い酸化シリコン膜を充分に形成することができる。
【００２５】
具体的に本発明では、オゾン（Ｏ３）を活性な他のガスと反応させることで、低温領域でも高効率にオゾン（Ｏ３）を分解して酸素ラジカル（Ｏ＊）を大量に発生させることを特徴とする。例えば、活性なガスとしては、ハロゲン元素を含む化合物ガスなどを用いることができる。ハロゲン元素を含む化合物ガスとしては、例えば、水素化合物であるフッ化水素（ＨＦ）、塩化水素（ＨＣｌ）や臭化水素（ＨＢｒ）などが挙げられる。また、三フッ化窒素（ＮＦ３）や三フッ化塩素（ＣｌＦ３）などのハロゲン元素を含む化合物ガスも使用することができる。
【００２６】
被酸化基板（半導体基板）の加熱方法としては、ヒータ加熱方式、ランプ加熱方式あるいは誘導加熱方式などのいずれも適用可能であるが、どの加熱方式を使用するにしても、酸化シリコン膜の膜厚均一性を確保することが必要となる。具体的に、酸化シリコン膜の膜厚均一性を確保するためには、原料ガスの濃度を被酸化基板（半導体基板）の直上で均一にすることが重要となる。このため、被酸化基板（半導体基板）を加熱する加熱方式に対して、それぞれ最適な原料ガスの導入方式がある。また、ハロゲン元素を含有する化合物ガスを原料ガスの一部として用いるため、大気中の水分などが反応炉に混入しないように、加熱装置はロードロック室を備えていることが好ましい。
【００２７】
本発明で使用する熱酸化法では、被酸化基板として、シリコン基板（Ｓｉ基板）や炭化シリコン基板（ＳｉＣ基板）が対象となる。また、本発明で使用する熱酸化法は、半導体基板上に形成された薄膜を酸化して酸化シリコン膜を形成する場合にも適用することができ、例えば、半導体基板に形成された薄膜として、多結晶シリコン膜（ポリシリコン膜）、炭化シリコン膜や窒化シリコン膜などが対象となる。ただし、これらの被酸化材料は一例であり、酸化反応が起こる材料であれば本発明による熱酸化法を適応することができる。
【００２８】
本発明で重要な点は、被酸化基板（半導体基板）の加熱を行う際、反応室には予め所定の流量を有する酸化性ガスを導入していることである。ハロゲン元素を含有する化合物ガスを単独で導入して被酸化基板（半導体基板）を加熱すると、シリコン基板や炭化シリコン基板の場合は気相エッチングが発生する。すなわち、ハロゲン元素を含有する化合物ガスは、シリコン基板の表面や炭化シリコン基板の表面をエッチングする機能を有するので、ハロゲン元素を含有する化合物ガスをシリコン基板や炭化シリコン基板を配置している反応室に導入するには、そのタイミングが重要となってくる。例えば、酸化性ガスとハロゲン元素を含有する化合物ガスと同時に導入しても、酸化性ガスの分圧が小さい場合は気相エッチングが発生するので、酸化性ガスとハロゲン元素を含有する化合物ガスを同時に導入する場合も、その流量比を調整して気相エッチングが発生しないようにすることが肝要である。
【００２９】
本発明では、オゾン（Ｏ３）を含む酸化性ガスと、ハロゲン元素を含有する化合物ガスとを原料ガスに使用することにより、低温領域でもオゾン（Ｏ３）の解離を促進して反応性豊かな酸素ラジカルを大量に発生させることを特徴とする。このように酸素ラジカルを大量に発生させることにより、酸化シリコン膜の形成が促進されるのである。すなわち、本発明は原料ガスとして、オゾン（Ｏ３）を含む酸化性ガスと、ハロゲン元素を含有する化合物ガスとを使用することにより、酸化シリコン膜の形成を促進させる増速酸化現象を生じさせている。
【００３０】
以下に、この増速酸化現象が発生する原理について簡単に説明する。ここでは、最も一般的なタングステンハロゲンランプ式のランプ加熱装置を用いて、シリコン基板の表面に熱酸化膜（酸化シリコン膜）を形成する例を用いて説明する。周知のように、ランプ加熱方式はシリコン基板が吸収する波長の光を照射して、シリコン基板を直接加熱する方法である。一般に、ランプ加熱方式ではシリコン基板だけが加熱され、反応室の内部は加熱されない方式が採用されている。熱酸化法を用いた酸化シリコン膜の形成には、原料ガスとして、オゾン（Ｏ３）と、塩化水素（ＨＣｌ）などの水素化合物ガスを所定の流量比で反応室に導入する。このとき、ランプ加熱方式でシリコン基板の加熱を行うと、シリコン基板だけが高温となる。原料ガスとして、オゾン（Ｏ３）だけを使用する熱酸化法の場合は、シリコン基板近傍のオゾン（Ｏ３）が熱解離して酸素（Ｏ２）と酸素ラジカル（Ｏ＊）になる。この熱解離で発生した酸素ラジカル（Ｏ＊）は酸化力が非常に強く、低温においてもシリコン基板が酸化される。ただし、原料ガスにオゾン（Ｏ３）だけを使用した場合は、酸素ラジカル（Ｏ＊）は熱解離反応によってだけ形成されるため、酸素ラジカル（Ｏ＊）の発生効率は小さく、通常の酸素（Ｏ２）を使用したドライ酸化に比べ１．５倍程度の酸化速度しか得られない。
【００３１】
これに対し、本発明では塩化水素（ＨＣｌ）もシリコン基板近傍で熱解離し、水素ラジカル（Ｈ＊）と塩素ラジカル（Ｃｌ＊）が生成される。この両ラジカル（水素ラジカル（Ｈ＊）と塩素ラジカル（Ｃｌ＊））は非常に活性で、オゾン（Ｏ３）と接触することでオゾン（Ｏ３）を容易に分解し、大量の酸素ラジカル（Ｏ＊）を生成させる。特に、ハロゲン元素のラジカルは反応性が大きく、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を同時に反応室に導入すると酸素ラジカル（Ｏ＊）の発生効率は著しく増加し、シリコン基板での酸化反応も非常に速くなる。
【００３２】
このように、本発明では、オゾン（Ｏ３）自体の熱解離によって酸素ラジカルを発生させるだけでなく、塩化水素（ＨＣｌ）の熱解離によって発生した水素ラジカル（Ｈ＊）や塩素ラジカル（Ｃｌ＊）によるオゾン（Ｏ３）の分解を使用することにより、酸素ラジカル（Ｏ＊）を大量に発生させて、シリコン基板での酸化反応を促進させているのである。つまり、オゾン（Ｏ３）の分解を促進する触媒機能を有するガスを同時に用いることにより、酸化シリコン膜の形成における増速酸化現象を発生させることが、本発明の基本概念である。ここでは、触媒となるガスの熱分解とオゾン（Ｏ３）との反応が被酸化材料の表面近傍で起こるようにすることが肝要である。そのためには、半導体基板の加熱方式のそれぞれに最適な原料ガスの導入方法を選択することが重要となる。
【００３３】
さらに、本発明ではラジカルの生成にプラズマを用いないため、形成される酸化シリコン膜に対してプラズマダメージのない点が利点である。また、触媒ガスと反応して生成されるラジカルのエネルギー分布もプラズマ励起によって生成されるラジカルのエネルギー分布に比べて揃っているために、本発明による熱酸化法は、プラズマ酸化法に比べて均一な膜質が得られる特徴もある。
【００３４】
次に、本発明の実施の形態における熱酸化法について、図面を参照しながら、詳細に説明する。図１は、本実施の形態１における熱処理装置の平面図である。そして、図２は、図１のＡ−Ａ線で切断した熱処理装置の一部断面図である。図１および図２では省略しているが、図の左側に真空排気機構を有する基板搬送室が設置されており、ゲートバルブ１０２を介して反応室１０１へ半導体基板１０８を搬入したり搬出したりすることができるようになっている。反応室１０１へ搬入された半導体基板１０８は、半導体基板１０８を回転することができる保持台１０５にセットする構造となっている。反応室１０１内の圧力は大気圧から真空（〜１０ミリＰａ）まで制御可能で、図１および図２の左側に配置されたガス導入ブロック１０４から酸化性ガス（オゾン（Ｏ３）を含む）や塩化水素（ＨＣｌ）を導入し、図１および図２の右側に示す排気バルブ１０３を介して、これらの酸化性ガスや塩化水素を排気する構造となっている。半導体基板１０８の加熱にはタングステンハロゲンランプ１０７（平面図（図１）では代表して1本だけを記載している）を用いており、反応室１０１の上部に設置された石英窓１０６を介して半導体基板１０８に光を照射して、半導体基板１０８の加熱を行うように構成されている。
【００３５】
本実施の形態１における熱処理装置は上記のように構成されており、以下に、上述した熱処理装置を使用する本実施の形態１における熱酸化方法について説明する。
【００３６】
図３は、本実施の形態１における熱酸化方法のプロセスフローの一例を示す図である。本実施の形態１で重要な点は、被酸化基板（半導体基板）の加熱を行う際、反応室１０１に予め所定の流量を有する酸化性ガスを導入することである。酸化性ガスは、例えば、酸素（Ｏ２）とオゾン（Ｏ３）を含有するガスである。以下、図１〜図３を用いてプロセスフローの詳細について説明する。
【００３７】
まず、基板搬送室から反応室１０１に例えば、８インチのシリコン基板である半導体基板１０８を搬入する（Ｓ１０１）。本実施の形態１では、基板搬送室と反応室１０１に少量の窒素を流し、約２０Ｐａの圧力で半導体基板１０８の搬送を行っている。
【００３８】
次に、窒素の導入を停止して、反応室１０１の圧力が１０ミリＰａ以下になるまで真空排気を行う（Ｓ１０２）。続いて、９０％のオゾン（Ｏ３）を所定の流量で反応室１０１へ導入しながら（Ｓ１０３）、保持台１０５を毎分６０回転の速度で回転させた後、塩化水素（ＨＣｌ）を所定の流量で導入する（Ｓ１０４）。後で説明するが、本実施の形態１による増速酸化現象は、オゾン（Ｏ３）と塩化水素（ＨＣｌ）の流量比（ＨＣｌ濃度）に強く依存する。したがって、酸化温度（熱処理温度）、ＨＣｌ濃度および酸化時間（熱処理時間）を調整することで、所望の厚さの酸化シリコン膜を得ることができる。本実施の形態１では、まず、オゾン（Ｏ３）を含む酸化性ガスを反応室１０１に導入した後、塩化水素（ＨＣｌ）を反応室１０１に導入している。これは、上述したように、塩化水素（ＨＣｌ）を最初に導入すると、半導体基板１０８の表面で気相エッチングが発生してしまうためである。この気相エッチングを抑制するため、本実施の形態１では、オゾン（Ｏ３）を含む酸化性ガスを先に反応室１０１へ導入しているのである。
【００３９】
次に、排気バルブ１０３の調整を行って反応室１０１内のガス圧力の調整を行う（Ｓ１０５）。反応室１０１のガス圧力は形成される酸化シリコン膜の膜厚均一性に大きな影響を与える。つまり、原料ガスの流速により半導体基板１０８の表面におけるＨＣｌ濃度分布が変化するため、反応室１０１内のガス圧力は、形成される酸化シリコン膜の膜厚均一性が最適になるように設定するのが好ましい。本実施の形態１では、例えば、ガス導入後の反応室１０１の圧力を１３３０Ｐａ程度としている。
【００４０】
続いて、反応室１０１内のガス圧力の安定を確認した後、タングステンハロゲンランプ１０７に通電して半導体基板１０８の予備加熱を行う（Ｓ１０６）。予備加熱工程は必須ではないが、半導体基板１０８の温度を均一にするためには非常に有効である。本実施の形態１では、例えば、温度が３００℃で、かつ、時間が３０秒程度の予備加熱を行っている。なお、この予備加熱では、オゾン（Ｏ３）によって若干（１ｎｍ以下）の酸化シリコン膜が半導体基板１０８に形成される。
【００４１】
次に、半導体基板１０８の温度を所定の温度まで上昇させて、半導体基板１０８の酸化を行う（Ｓ１０７）。本実施の形態１では、半導体基板１０８の酸化温度を８００℃、酸化時間を２分としている。続いて、タングステンハロゲンランプ１０７の電源とガス導入を停止した後（Ｓ１０８）、真空パージと窒素パージを充分に行う（Ｓ１０９）。最後に、保持台１０５の回転を停止した後、半導体基板１０８を反応室１０１から搬出する（Ｓ１１０）。以上のようにして、本実施の形態１における熱酸化法が実施され、例えば、半導体基板１０８の表面に酸化シリコン膜が形成される。
【００４２】
以下、上述した熱酸化方法で半導体基板に酸化シリコン膜を形成した本実施の形態１を詳細に説明する。最初に、本実施の形態１における熱酸化法で観測される増速酸化現象について説明する。
【００４３】
図４は熱処理温度（酸化温度）が８００℃で、かつ、熱処理時間（酸化時間）が２分の酸化（熱処理）で得られる熱酸化膜（酸化シリコン膜）のＨＣｌ濃度依存性を示す。ＨＣｌ濃度の定義は、ＨＣｌ流量／（ＨＣｌ流量＋酸化性ガス流量）である。本実施の形態１では、酸化性ガスとしてオゾン（Ｏ３）を使用した場合の試料と、酸化性ガスとして酸素（Ｏ２）を使用した場合試料との結果を比較して示しており、図４の黒丸はオゾン（Ｏ３）を用いた場合、図４の白丸は酸素（Ｏ２）を用いた場合の結果である。
【００４４】
図４に示すように、酸素（Ｏ２）と塩化水素（ＨＣｌ）を用いた熱酸化法では、ＨＣｌ濃度を変化させても酸化シリコン膜の膜厚にほとんど変化は見られず、通常の酸素（Ｏ２）だけを用いたドライ酸化とほとんど同じ結果である。これに対し、図４に示すように、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いた熱酸化法では、ＨＣｌ濃度の増加に伴い、酸化シリコン膜の膜厚は増加し、ＨＣｌ濃度が約４．５％近傍で酸化シリコン膜の膜厚が最大となる増速酸化現象が観測されている。さらに、ＨＣｌ濃度を増加すると、熱酸化して形成される酸化シリコン膜の膜厚は減少している。これは、塩素（Ｃｌ）による酸化シリコン膜のエッチングが酸化シリコン膜の形成よりも優勢になったためであり、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を使用した熱酸化法では、ＨＣｌ濃度の最適値が存在することを示している。つまり、本実施の形態１で用いる触媒ガスは、ハロゲン元素を含む化合物ガスであり、高濃度に供給しすぎると酸化シリコン膜がエッチングされ、酸化速度が逆に低下する領域が存在することがわかる。したがって、オゾン（Ｏ３）とハロゲン元素を含む化合物ガスを原料ガスとする熱酸化法では、ハロゲン元素を含む化合物ガスの濃度を酸化シリコン膜の成膜速度（酸化速度）が極大値となる領域以下の濃度で用いることが重要である。例えば、図４を例に説明すると、ＨＣｌ濃度が４．５％の位置で酸化シリコン膜の膜厚が極大値をとることから、ＨＣｌ濃度を４．５％以下の濃度で、本実施の形態１における熱酸化法を実施することが望ましいことがわかる。
【００４５】
一方、図４には示していないが、供給するオゾン（Ｏ３）のオゾン濃度も増速酸化現象に大きな影響を与えることが判明している。図４に示した結果は、オゾン濃度が約９０％のオゾン（Ｏ３）を用いた結果であるが、オゾン濃度が低下すると急激に増速酸化現象が減少することがわかった。本実施の形態１で検討した範囲では、オゾン濃度が５０％以上の濃度であると、増速酸化現象の利点が得られ、オゾン濃度が５０％よりも小さいと、触媒ガスを添加する効果（利点）はほとんど見られなかった。したがって、オゾンとハロゲン元素を含む化合物ガス用いた熱酸化法では、オゾン濃度が５０％以上のオゾンを用いることが好ましい。なお、図４は酸化温度（熱処理温度）が８００℃で、かつ、酸化時間（熱処理時間）が２分の酸化処理を示しているが、酸化温度（熱処理温度）、酸化時間（熱処理時間）、ＨＣｌ濃度を適宜選択することにより、約１００ｎｍ以下の酸化シリコン膜の膜厚においては、任意に制御することができることがわかった。ここで、本明細書で、オゾン濃度という場合には、オゾンの流量／（オゾンの流量＋酸素の流量）×１００で定義される前記オゾンを含むガス（酸化性ガス）中のオゾン濃度を示している。
【００４６】
続いて、増速酸化現象におけるハロゲン元素の影響を調べるために、酸化性ガスとハロゲン元素を含むガスの組合せを変えて、増速酸化現象の発現について詳細に調べた結果を示す。ここでは、酸化性ガスとして（１）オゾン（Ｏ３）、（２）酸素（Ｏ２）、（３）水（Ｈ２＋Ｏ２）の３種類を選択し、塩素元素を含むガスとして（ａ）塩化水素（ＨＣｌ）、（ｂ）塩素（Ｃｌ２）を用いた例を示す。酸化の条件は、酸化温度が８００℃で酸化時間が２分である。増速酸化現象の発現の有無は、塩素元素を含むガスを添加しない場合の酸化シリコン膜の膜厚と塩素元素を含むガスを添加した場合の酸化シリコン膜の膜厚差が２倍以上あるか否かで定義している。図５はその結果を示す表である。図５において、○印は増速酸化現象が存在することを示しており、×印は増速酸化現象が存在しないことを示している。図５からわかるように、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いた場合のみ、増速酸化現象が観測されていることがわかる。すなわち、熱酸化法で増速酸化現象を発現させるには、例えば、オゾン（Ｏ３）を含む酸化性ガスと、塩化水素（ＨＣｌ）とを原料ガスに使用することで実現できることがわかる。
【００４７】
続いて、増速酸化現象が見られるオゾン（Ｏ３）と塩化水素（ＨＣｌ）の組合せにおいて、酸化温度の依存性を調べたのでこの結果について説明する。以下に示す実験の条件は、ガス流量（ＨＣｌ濃度）、ガス圧力および酸化時間は一定とし、酸化温度だけを変化させている。その結果を図６に示す。図６の縦軸のＳｉＯ２膜厚比は、塩化水素（ＨＣｌ）を添加しない場合の酸化シリコン膜の膜厚に対する塩化水素（ＨＣｌ）を添加した場合の酸化シリコン膜の膜厚比で示している。図６において、酸化シリコン膜の膜厚比が急激に大きくなる領域が、増速酸化現象の発現を示している。本実施の形態１から明らかなように参加温度が５００℃〜６００℃の範囲では増速酸化現象は発生しないが、７００℃以上の範囲では増速酸化現象が発生していることがわかる。これは、７００℃近傍で塩化水素（ＨＣｌ）の熱解離が起こり、この熱解離によって発生した塩素ラジカル（Ｃｌ＊）や水素ラジカル（Ｈ＊）が、オゾン（Ｏ３）を急激に分解することに起因している。すなわち、本実施の形態１で最も重要な点は、熱解離してオゾン（Ｏ３）を分解する触媒作用のあるガス（例えば、塩化水素（ＨＣｌ））をオゾン（Ｏ３）と併用して用いること、および、低温で熱分解する触媒作用のガスを用いることである。つまり、通常の熱酸化法では、例えば、８００℃以上の酸化温度にする必要があるが、本実施の形態１では、ハロゲン元素を含む化合物ガスが熱解離する温度以上であれば、増速酸化現象を発現させることができるのである。例えば、図６に示すように、触媒ガスとして塩化水素（ＨＣｌ）を使用する場合、塩化水素（ＨＣｌ）は約７００℃程度で熱解離するので、本実施の形態１における熱酸化法によれば、７００℃以上で増速酸化現象を発現させて酸化シリコン膜を充分に形成することができるのである。つまり、触媒ガスの熱解離温度が低くなればなるだけ、本実施の形態１における熱酸化法は、低温でも増速酸化現象を発現させて効率よく酸化シリコン膜を充分に形成することができるのである。
【００４８】
例えば、塩化水素（ＨＣｌ）の代わりにフッ化水素（ＨＦ）や臭化水素（ＨＢｒ）などのハロゲン元素と水素との化合物ガスを用いても同様の効果が得られる。厳密には、塩化水素（ＨＣｌ）よりも熱的に不安定な臭化水素（ＨＢｒ）を用いると、より低温領域での増速酸化現象を発現させることができる。また、三フッ化窒素（ＮＦ３）や三フッ化塩素（ＣｌＦ３）などのハロゲン元素を含む化合物ガスを用いても、分解温度に差があるものの低温領域で増速酸化現象を発現させることができることが判明している。
【００４９】
なお、本実施の形態１による熱酸化法では、オゾン濃度が９０％のオゾン（Ｏ３）を毎分３００cc〜８００ccの範囲で供給しながら半導体基板の酸化処理を行なったが、酸化反応が供給律速の温度範囲であれば、当然オゾン流量の多い領域で酸化シリコン膜を形成する酸化速度は大きくなることが判明した。同様に、オゾン濃度が大きいほど酸化シリコン膜を形成する酸化速度も大きくなった。また、触媒ガスとなる塩化水素（ＨＣｌ）の流量においても、塩化水素（ＨＣｌ）の流量が多い領域で酸化シリコン膜を形成する酸化速度は大きくなることが判明した。
【００５０】
以上のように本実施の形態１における熱酸化法について説明したが、本実施の形態１における熱酸化法を使用すると、特徴的な痕跡が酸化シリコン膜に生じる。この特徴的な現象の１つについて説明する。古くから知られている酸素（Ｏ２）と塩化水素（ＨＣｌ）を用いた半導体基板の酸化処理（ＨＣｌ酸化という）では、形成される酸化シリコン膜中に塩素元素（Ｃｌ）が含まれる。本実施の形態１における熱酸化法でも同様に、形成される酸化シリコン膜中に塩素元素（Ｃｌ）が含まれ、酸化シリコン膜に含有される塩素濃度は、酸化処理での原料ガス雰囲気中のＨＣｌ濃度に依存する。
【００５１】
図７は、各ＨＣｌ濃度で酸化して形成された酸化シリコン膜中の塩素濃度を示すグラフである。図７において、酸化シリコン膜の膜厚は４ｎｍで一定とし、全反射蛍光Ｘ線を用いて塩素（Ｃｌ）の面密度を測定して示している。図７に示すように、酸化シリコン膜中の塩素濃度は酸化雰囲気中のＨＣｌ濃度に対して線形の関係にあることがわかる。従来のＨＣｌ酸化と同じ酸化温度で、かつ、同じ塩素濃度（ＨＣｌ）で形成した酸化シリコン膜で比較すると、本実施の形態１で形成した酸化シリコン膜の方が従来のＨＣｌ酸化よりも塩素元素を多く含んでいることが判明した。これは、本実施の形態１では、酸化雰囲気中の塩素元素が活性な塩素ラジカルになっていることを示しているものである。また、本実施の形態１ではオゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いた熱酸化法の例を示しているが、例えば、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）、三フッ化窒素（ＮＦ３）あるいは三フッ化塩素（ＣｌＦ３）を用いた場合は、酸化シリコン膜の膜中や半導体基板と酸化シリコン膜の間の界面に、ハロゲン元素を含む化合物ガスの元素が含まれていた。このように、本実施の形態１を用いた熱酸化法においては、ハロゲン元素を含む化合物ガスの元素が酸化シリコン膜中に取り込まれていることに特徴がある。
【００５２】
（実施の形態２）
次に、本実施の形態２について詳細に説明する。ここでは、本実施の形態２で得られる熱酸化膜（酸化シリコン膜）の膜厚均一性についての説明を行う。図１および図２に示す熱処理装置（酸化装置）を用いて、オゾン（Ｏ３）と塩化水素（ＨＣｌ）で熱酸化法を実施する場合、原料ガス（オゾン（Ｏ３）と塩化水素（ＨＣｌ）の供給方法で熱酸化膜の均一性は大きく異なる。具体的には、図１および図２に示すのガス導入ブロック１０４からオゾン（Ｏ３）と塩化水素（ＨＣｌ）を供給する場合、個々のガス導入位置と導入本数により得られる熱酸化膜（酸化シリコン膜）の膜厚は大きく変化する。
【００５３】
図８は、半導体ウェハ（半導体基板）とガス導入場所の位置的な関係と、原料ガスの導入本数を示す図である。図８は、図１に示す平面図に対応するものである。図８（ａ）は、半導体基板（半導体ウェハ）に対し左側からオゾン（Ｏ３）と塩化水素（ＨＣｌ）を供給する場合を示しており、オゾン（Ｏ３）を供給する導入管と塩化水素（ＨＣｌ）を導入する導入管をそれぞれ１箇所ずつ設ける原料ガス供給方式を示している。一方、図８（ｂ）は、半導体基板（半導体ウェハ）に対し左側からオゾン（Ｏ３）と塩化水素（ＨＣｌ）を供給する場合を示しており、塩化水素（ＨＣｌ）を供給する導入管を５箇所設け、かつ、オゾン（Ｏ３）を供給する導入管を４箇所設けて、それぞれの導入管を交互に配置する原料ガス供給方式を示している。本実施の形態２では、図８に示す２種類の原料ガス供給方式を用いて熱酸化法を実施し、半導体基板（半導体ウェハ）の面内における膜厚均一性を調べた。ここでは、半導体基板を毎分６０回転の速度で回転させ、どちらの原料ガス供給方式においても同一条件で熱酸化法を実施した。なお、両方の原料ガス供給方式ともオゾン（Ｏ３）と塩化水素（ＨＣｌ）の流量は同じとしている。
【００５４】
図９は、両方の原料ガス供給方式で熱酸化法を実施した場合における半導体基板の面内での膜厚分布を比較した結果を示すグラフである。図８（ａ）に示す原料ガス供給方式で熱酸化法を実施した場合は、半導体基板の中心部にいくほど厚い酸化シリコン膜が形成される凸型の膜厚分布を示している。これに対し、図８（ｂ）の原料ガス供給方式で熱酸化法を実施した場合は、半導体基板の端部と中心部において酸化シリコン膜の膜厚に大差はなく、半導体基板の全面にわたって均一な膜厚分布が得られていることがわかる。
【００５５】
本実施の形態２における熱酸化法では、塩化水素（ＨＣｌ）が熱解離して得られる塩素ラジカル（Ｃｌ＊）や水素ラジカル（Ｈ＊）がオゾン（Ｏ３）と反応することにより、増速酸化現象が発現するため、塩素ラジカル（Ｃｌ＊）や水素ラジカル（Ｈ＊）の濃度が大きい領域で酸化シリコン膜が形成される酸化速度が大きくなる。図８（ａ）に示す原料ガス供給方式では、半導体基板（半導体ウェハ）の中央部で上述した塩素ラジカル（Ｃｌ＊）や水素ラジカル（Ｈ＊）の濃度が最大になる。このため、酸化シリコン膜の膜厚は半導体基板の中心部を最大とした凸形状分布となる。一方、図８（ｂ）に示す原料ガス供給方式では、塩素ラジカル（Ｃｌ＊）や水素ラジカル（Ｈ＊）の濃度が半導体基板（半導体ウェハ）上で均一な濃度分布になるため、酸化シリコン膜の半導体基板における膜厚均一性は飛躍的に向上しているのである。つまり、オゾン（Ｏ３）を導入する導入管と塩化水素（ＨＣｌ）を導入する導入管を複数交互に設けることにより、半導体基板上でのオゾン濃度、塩素ラジカル（Ｃｌ＊）の濃度や水素ラジカル（Ｈ＊）の濃度を半導体基板上で均一にできる。この結果、半導体基板の全面において、形成される酸化シリコン膜の膜厚均一性を向上することができるのである。
【００５６】
本実施の形態２では、図８（ｂ）に示すように、オゾン（Ｏ３）を供給する導入管４つと塩化水素（ＨＣｌ）を供給する導入管５つの合計９箇所からの原料ガスを導入する例について説明したが、塩化水素（ＨＣｌ）をアルゴン（Ａｒ）などのキャリアガスと同時に流すことで、原料ガスの導入箇所を少なくしても、半導体基板に形成される酸化シリコン膜の膜厚均一性を確保することができることが判明した。ただし、導入箇所が５箇所以下の場合は、半導体基板に形成される酸化シリコン膜の膜厚均一性が劣化した。したがって、原料ガスの供給に関しては、少なくとも５箇所以上の場所から原料ガスを導入することが望ましいことがわかる。
【００５７】
本実施の形態２では、原料ガスを半導体基板（半導体ウェハ）の片方の側壁部から、もう片方の側壁部へ流して熱酸化法を実施する例を示しているが、以下に示すようなシャワーヘッド式の原料ガスの供給方法も可能である。
【００５８】
図１０はヒータ加熱方式の熱処理装置（酸化装置）を示す図である。図１０では省略しているが、図１０の左側に基板搬送室が設置されており、ゲートバルブ２０２を介して反応室２０１へ半導体基板２０８を搬入あるいは搬出できるように構成されている。半導体基板２０８はヒータ加熱が可能なサセプタ２０５上に配置され、サセプタ２０５の対面に設置されたシャワーヘッド２０４から原料ガスを供給する。真空排気は排気バルブ２０３を介して、サセプタ２０５の下部から行うようになっている。
【００５９】
図１１はシャワーヘッド２０４のガス供給穴の配置を示した図である。オゾン（Ｏ３）が供給されるガス供給穴２０４ａと、触媒ガス（例えば、塩化水素（ＨＣｌ））が供給されるガス供給穴２０４ｂが交互に配置されている。このように、シャワーヘッド２０４から原料ガス（オゾン（Ｏ３）と触媒ガス）を供給して熱酸化法を実施する場合、オゾン（Ｏ３）を供給するガス供給穴２０４ａと、触媒ガスを供給するガス供給穴２０４ｂを交互に配置することにより、半導体基板上でのオゾン濃度、塩素ラジカル（Ｃｌ＊）の濃度や水素ラジカル（Ｈ＊）の濃度を半導体基板上で均一にできる。この結果、半導体基板の全面において、形成される酸化シリコン膜の膜厚均一性を向上することができるのである。
【００６０】
以上のように、本実施の形態２における熱酸化法では、図１に示す構成の熱処理装置（酸化装置）や、図１０に示す構成の熱処理装置（酸化装置）のどちらでも、半導体基板上にオゾン（Ｏ３）を供給する経路と、例えば、塩化水素（ＨＣｌ）などの触媒ガスを供給経路とを交互に複数設けることにより、半導体基板上に供給されるオゾン濃度、触媒ガス濃度を半導体基板の全面にわたって均一にできる。この結果、半導体基板の全面に形成される酸化シリコン膜の膜厚均一性を向上することができる。
【００６１】
（実施の形態３）
以下、本実施の形態３における熱酸化法について図面を参照しながら詳細に説明する。本実施の形態３では、面方位の異なるシリコン単結晶基板（抵抗率=１０Ω・ｃｍ）、ＳｉＣ基板（４Ｈ）、不純物の異なる多結晶シリコン膜、ノンドープ多結晶ＳｉＣ膜および窒化シリコン膜（Ｓｉ３Ｎ４膜）を準備し、各基板もしくは各薄膜を同一条件で酸化して得られる酸化シリコン膜の膜厚比について評価した。
【００６２】
多結晶シリコン膜の形成は、ジシラン（Ｓｉ２Ｈ６）を原料ガスとする減圧ＣＶＤ（Chemical Vapor Deposition）法で非晶質シリコン膜を成膜した後、熱処理によって非晶質シリコン膜を結晶化することにより形成した。リンドープ非晶質シリコン膜はジシラン（Ｓｉ２Ｈ６）とフォスフィン（ＰＨ３）を用い、ボロンドープ非晶質シリコン膜はジシラン（Ｓｉ２Ｈ６）とジボラン（Ｂ２Ｈ６）を用いている。一方、ノンドープ非晶質シリコン膜はジシラン（Ｓｉ２Ｈ６）のみで成膜している。非晶質シリコン膜中のリン（Ｐ）とボロン（Ｂ）の濃度は５×１０２０／ｃｍ３としている。非晶質シリコン膜の結晶化は熱処理温度を９５０℃、熱処理時間を２分という条件で窒素アニールにより行なった。炭化シリコン膜（ＳｉＣ膜）は、モノメチルシラン（ＣＨ３ＳｉＨ３）を原料ガスとする減圧ＣＶＤ法を用いて多結晶ＳｉＣ膜を形成した。窒化シリコン膜は、ジクロルシラン（ＤＣＳ：ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとする減圧ＣＶＤ法で成膜した。これらの薄膜はいずれもシリコン基板上に２００ｎｍの膜厚で成膜している。
【００６３】
本実施の形態３では、上述した各基板や各薄膜を同一条件で酸化して得られる酸化シリコン膜の膜厚を透過型電子顕微鏡（ＴＥＭ）で観測し、Ｓｉ（１００）基板上に形成された酸化シリコン膜の膜厚に対する膜厚比として示している。図１２にその結果を示す。酸化処理の原料ガスは９０％のオゾン（Ｏ３）と塩化水素（ＨＣｌ）を用い、ＨＣｌ濃度を３．５％としている。通常の酸素（Ｏ２）によるドライ酸化法やウエット酸化法によるＳｉ基板（シリコン基板）や不純物の異なる多結晶シリコン膜の酸化処理においては、基板の面方位や不純物濃度によって形成される膜厚は大きく異なる。例えば、酸化温度が８００℃のドライ酸化法で、Ｓｉ（１００）の単結晶シリコン基板（抵抗率=１０Ω・ｃｍ）とリンドープ多結晶シリコン膜（リン濃度＝５×１０２０／ｃｍ３）の酸化処理を行った場合は、リンドープ多結晶シリコン膜上に形成される酸化シリコン膜は、Ｓｉ（１００）の単結晶シリコン基板上に形成される酸化シリコン膜に比べて約４倍の膜厚だけ厚く形成される。また、ＳｉＣ基板（４Ｈ、ＳｉＣ（０００１））多結晶ＳｉＣ膜、窒化シリコン膜などは、ほとんど酸化が進行せず、酸化シリコン膜が形成されない。これに対して、本実施の形態３による熱酸化法においては、上述した各基板や各薄膜に形成される酸化シリコン膜の、Ｓｉ（１００）の単結晶シリコン基板上に形成される酸化シリコン膜に対する膜厚比は、０．８〜１．１の範囲にあり、本実施の形態３における熱酸化法が下地の影響をほとんど受けないことが分かった。
【００６４】
言い換えれば、各基板や各薄膜を同じ条件で本実施の形態３による熱酸化法を実施した場合、最も酸化シリコン膜の膜厚が薄い窒化シリコン膜上の酸化シリコン膜の膜厚を基準にすれば、図１２に示す材料（下地）では、最大でも１．５倍程度しか酸化シリコン膜の膜厚差はないことが分かる。
【００６５】
一般に、酸素ラジカル（Ｏ＊）を用いた酸化処理では、酸化して得られる酸化シリコン膜の膜厚の下地依存性が小さいことが知られており、本実施の形態３による熱酸化法も酸素ラジカル（Ｏ＊）によって酸化処理が進行していることを示している。
【００６６】
上述したように、本実施の形態３によればシリコン基板やＳｉＣ基板を熱酸化処理してシリコン基板上やＳｉＣ基板上に酸化シリコン膜を形成する際、下地の面方位の影響を小さくできるので、パターン段差部など複数の面方位が存在する場所であっても、ほぼ均一な厚さの酸化シリコン膜を形成することができる。例えば、下地段差を有するシリコン基板やＳｉＣ基板を熱酸化処理して形成したシリコン基板／酸化シリコン膜／アルミニウム膜の積層構造からなるＭＩＭ（Metal Insulator Metal）キャパシタの絶縁耐圧を調べた結果、酸素（Ｏ２）を使用する従来のドライ酸化や水蒸気（Ｈ２Ｏ）を使用する従来のウエット酸化によって酸化シリコン膜を形成したＭＩＭキャパシタに比べて、ＭＩＭキャパシタの絶縁耐圧が飛躍的に向上した。この結果は、下地の影響に依存せずに均一な膜厚の酸化シリコン膜を形成できるという本実施の形態３による熱酸化法の特徴的な性質によるものである。
【００６７】
さらに、本実施の形態３における熱酸化法と従来のラジカルを用いた熱酸化法との違いは、従来のラジカルを用いた熱酸化法で形成した酸化シリコン膜中にはハロゲン元素が含まれていないのに対し、本実施の形態３における熱酸化法で形成した酸化シリコン膜中にはハロゲン元素が含まれていることである。酸化シリコン膜中にハロゲン元素が存在すると、Ｓｉ−Ｏネットワークの一部にハロゲン元素が取り込まれるため、ハロゲン元素が多い酸化シリコン膜ほど膜密度は低下する。すなわち、同じ物理膜厚ならば、膜密度に対応して酸化シリコン膜の比誘電率も変化する。したがって、本実施の形態３においては、熱酸化処理を適用する場所や目的に応じて、酸化シリコン膜中のハロゲン元素の濃度を制御することができる。例えば、同じ物理膜厚でも酸化シリコン膜に含まれるハロゲン元素の濃度を大きくすることで、酸化シリコン膜の比誘電率が低下するので、電気的には厚い酸化シリコン膜を形成することができる。一方、電気的に薄い酸化シリコン膜（比誘電率の高い膜）が必要であれば、ハロゲン元素の濃度を小さくすることで対応することができる。このように本実施の形態３における熱酸化法では、原料ガスの一部にハロゲン元素を含む化合物ガスを使用しているので、形成される酸化シリコン膜にハロゲン元素が含まれる。このことから、原料ガスの一部を構成するハロゲン元素を含む化合物ガスの濃度を調整することにより、酸化シリコン膜に含まれるハロゲン元素の濃度を調整することができる。この結果、本実施の形態３における熱酸化法は、酸化シリコン膜を形成する場所や用途に応じて、比誘電率の異なる酸化シリコン膜を形成することができる利点を有する。
【００６８】
一方、下地に依存しないで酸化シリコン膜を形成できる本実施の形態３による熱酸化法は、以下のような例にも応用することができる。図１３は、本実施の形態３における熱酸化法を適用した一例を示す図である。ＳｉＣ基板を用いたパワーデバイスの製造においては、ＳｉＣ基板に導入した窒素などの不純物を活性化するため、１８００℃程度の熱処理が必要になる。この高温の熱処理ではＳｉＣ基板からシリコン（Ｓｉ）が昇華するため、図１３に示すように、ＳｉＣ基板３０１の表面は非常に大きな凹凸形状３０２が形成される。このＳｉＣ基板３０１の表面に形成された凹凸形状３０２を平坦化する方法の１つとして、酸素（Ｏ２）を使用したドライ酸化法などを用いて、凹凸形状３０２が形成されているＳｉＣ基板３０１の表面に厚い酸化シリコン膜３０３を形成し（図１４）、その酸化シリコン膜３０３をフッ酸水溶液で除去する方法が一般的である（図１５）。しかし、酸素（Ｏ２）を使用するドライ酸化では、酸化シリコン膜を形成する酸化速度に面方位依存性が存在するため、凹凸形状３０２の緩和効果が非常に小さい。すなわち、凹凸形状３０２には様々な面方位の面が露出しているため、通常のドライ酸化法では凹凸形状３０２の全体にわたって均一な酸化シリコン膜を形成しにくくなる。これに対し、本実施の形態３による熱酸化法を適用した場合、酸化シリコン膜の酸化速度（成膜速度）が下地の形状や面方位に影響を受けにくいので、凹凸形状３０２に対して均一な膜厚の酸化シリコン膜を形成することができる。したがって、本実施の形態３によれば、凹凸形状３０２の緩和効果を非常に大きくすることができる顕著な特徴を有する。さらに、本実施の形態３における熱酸化法では、酸化シリコン膜の酸化速度（成膜速度）が大きいため、スループットも向上することができる。なお、本実施の形態３では、ＳｉＣ基板の例を示したが、通常のシリコン基板においても原理は同じであるので同様の効果が得られる。
【００６９】
（実施の形態４）
次に、本実施の形態４における熱酸化法を使用した半導体装置の製造方法について、図面を参照しながら詳細に説明する。本実施の形態４では、枚葉方式の酸化装置（熱処理装置）では形成することが困難な厚い熱酸化膜（酸化シリコン膜）の形成やトランジスタのゲート絶縁膜の形成に本実施の形態４における熱酸化法を適用した例を示す。
【００７０】
図１６〜図２６は、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程を示しており、本実施の形態４では、ゲート長（Ｌ）とゲート幅（Ｗ）をパラーメータとしたｎチャネル型ＭＩＳＦＥＴが同時に形成され、しきい電圧のゲート長依存性やゲート幅依存性を評価できるようにしている。
【００７１】
まず、図１６に示すように、ボロン（Ｂ）を1×１０１７／ｃｍ３の濃度に設定したｐ型単結晶シリコンからなる半導体基板４０１にｐ型ウェル４０２を形成する。ｐ型ウェル４０２は、例えば、イオン注入法を使用することにより、ボロン（Ｂ）などのｐ型不純物を半導体基板４０１に導入することにより形成される。
【００７２】
続いて、図１７に示すように、半導体基板４０１上に、厚さ１０ｎｍの酸化シリコン膜４０３と、厚さ１００ｎｍの窒化シリコン膜４０４を連続して形成する。ここでは、酸化シリコン膜４０３の形成に、酸素（Ｏ２）と水素（Ｈ２）を用いたＩＳＳＧ酸化法（In-Situ Steam Generation）を用いて、酸化温度（熱処理温度）を１０００℃とし、水素濃度を３３％の条件で形成する。窒化シリコン膜４０４はモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料ガスとする減圧ＣＶＤ法を用いて、熱処理温度が７００℃の条件で形成する。
【００７３】
次に、図１８に示すように、フォトリソグラフィ技術およびドライエッチング技術により、窒化シリコン膜４０４、酸化シリコン膜４０３および半導体基板４０１を順次エッチングする。これにより、半導体基板４０１に素子分離用のトレンチ４０５を形成する。トレンチ４０５の深さは、例えば、３００ｎｍとなっている。
【００７４】
続いて、図１９に示すように、本実施の形態４における熱酸化法を用いてトレンチ４０５の内壁に対して酸化処理を実施し、トレンチ４０５の内壁を含む窒化シリコン膜４０４上に酸化シリコン膜４０６を形成する。ここでは、酸化性ガスとして９０％のオゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いている。そして、酸化温度（熱処理温度）を９００℃とし、ＨＣｌ濃度を３．５％にする条件で、厚さ２０ｎｍの酸化シリコン膜４０６を形成している。
【００７５】
前記実施の形態３に示すように、酸化シリコン膜の酸化速度（成膜速度）には下地の面方位依存性がほとんどないので、トレンチ４０５の底部や側壁およびコーナー部においても同じ膜厚の酸化シリコン膜４０６が形成される。また、本実施の形態４における熱酸化法によれば、窒化シリコン膜上に形成される酸化シリコン膜４０６の成膜速度も大きいので、窒化シリコン膜４０４のパターン側壁部や表面にも酸化シリコン膜４０６が形成される。なお、前記実施の形態１などに示すように、酸化シリコン膜４０６の膜中には、ハロゲン元素が含まれている。
【００７６】
本実施の形態４で、半導体基板４０１の表面に酸化シリコン膜４０２を形成しているが、この酸化シリコン膜４０２の形成にＩＳＳＧ酸化法を使用している。このＩＳＳＧ酸化法は、一般的に短時間処理に適したランプ加熱方式を採用している。そこで、トレンチ４０５の内壁に形成する酸化シリコン膜４０６もＩＳＳＧ酸化法を使用することが考えられる。ところが、トレンチ４０５の内壁を酸化処理して酸化シリコン膜４０６を形成する場合、この酸化シリコン膜の厚さが２０ｎｍを超えるほど厚く形成する必要があるので、上述したＩＳＳＧ酸化法を用いると１０００℃で３分以上の時間を要する。しかし、ＩＳＳＧ酸化法では、短時間処理に適したランプ加熱方式を採用していることが一般的であることから、１０００℃で３分以上となる高温でかつ、長時間の酸化処理には装置の構成上、適用が困難となっている。したがって、酸化シリコン膜４０６のように膜厚が厚い酸化シリコン膜を形成する場合は、バッチ方式のヒータ加熱酸化法を適用する場合が多い。バッチ方式のヒータ加熱酸化法を使用する場合、高温で、かつ、熱処理時間が長時間になることから、酸化シリコン膜４０６よりも前の工程で形成するｐ型ウェル４０２の不純物が拡散して不純物プロファイルが変化してしまう可能性がある。すると、製造されるＭＩＳＦＥＴの電気的特性が素子ごとにばらつくなどの不都合が生じることになる。さらに、バッチ方式では、スループットが低下する問題もある。
【００７７】
そこで、本実施の形態４では、２０ｎｍ程度の厚い酸化シリコン膜４０６を形成する方法として、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を原料ガスに使用した熱酸化法を使用している。この本実施の形態４における熱酸化法によれば、塩化水素（ＨＣｌ）が熱解離して形成された塩素ラジカル（Ｃｌ＊）や水素ラジカル（Ｈ＊）による触媒作用によって、オゾンの分解が促進される。すなわち、本実施の形態４における熱酸化法によれば、オゾン（Ｏ３）を分解することによって多量に酸素ラジカル（Ｏ＊）が生成され、増速酸化現象が生じる。増速酸化現象は、塩化水素が熱解離する温度で発生することから、上述した１０００℃よりも低い温度で実現できる、そして、増速酸化現象が生じることから、酸化シリコン膜の成膜速度も速くなり、ＩＳＳＧ酸化法やバッチ方式のヒータ加熱酸化法などの従来技術に比べて短時間で酸化処理を行なうことができる。このように本実施の形態４における熱酸化法によれば、厚い酸化シリコン膜４０６を、低温で、かつ、短時間で形成することができる。このため、ｐ型ウェル４０２に導入されている不純物の拡散を抑制することができるとともに、枚葉方式の酸化装置（熱処理装置）で処理ができるので、スループットの向上を図ることができる。
【００７８】
続いて、図１９に示すように、高密度プラズマＣＶＤ法を用いて酸化シリコン膜４０７を堆積し、トレンチ４０５内に酸化シリコン膜４０７を埋め込む。その後、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）により酸化シリコン膜４０７および酸化シリコン膜４０６を削り、半導体基板４０１の表面を平坦化する。この研磨で、窒化シリコン膜４０４の一部も研磨される。
【００７９】
次に、図２０に示すように、加熱したリン酸（熱燐酸）により、パターニングされている窒化シリコン膜４０４を除去した後、希フッ酸水溶液で酸化シリコン膜４０３を除去することにより、半導体基板４０１の表面を露出する。ここまでの工程で、トレンチ４０５に酸化シリコン膜４０６と酸化シリコン膜４０７を埋め込んだ素子分離領域ＳＴＩが形成される。
【００８０】
続いて、図２１に示すように、素子分離領域ＳＴＩで分離された半導体基板４０１の表面近傍に、しきい電圧を所定の電圧に調整するためのボロン（Ｂ）をイオン注入する。これにより、半導体基板４０１の表面近傍にしきい値電圧調整用半導体領域４０８を形成する。そして、周知の方法で半導体基板４０１の洗浄を実施する。
【００８１】
この後、図２２に示すように、半導体基板４０１上に酸化シリコン膜４０９を形成する。このとき、試料Ｘでは、本実施の形態４における熱酸化法で酸化シリコン膜４０９を形成する。具体的には、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いた熱酸化法で酸化シリコン膜４０９を膜厚７ｎｍで形成する。一方、試料ＹではＩＳＳＧ酸化法を用いて酸化シリコン膜４０９を膜厚７ｎｍで形成する。ここで、試料Ｘの酸化シリコン膜４０９は、７００℃の温度で形成する一方、試料Ｙの酸化シリコン膜４０９は、９００℃の温度で形成している。なお、試料Ｘと試料Ｙの酸化時間は同じとしている。
【００８２】
続いて、酸化シリコン膜４０９上にリンを導入したポリシリコン膜４１０を形成する。ポリシリコン膜４１０は、例えば、ＣＶＤ法を使用して形成することができる。そして、図２３に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜４１０および酸化シリコン膜４０９を加工して、ポリシリコン膜４１０よりなるゲート電極Ｇと酸化シリコン膜４０９よりなるゲート絶縁膜ＧＯＸを形成する。
【００８３】
そして、図２４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇに整合した浅いｎ型不純物拡散領域４１１を形成する。浅いｎ型不純物拡散領域４１１は、半導体領域である。
【００８４】
次に、図２５に示すように、半導体基板４０１上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール４１２をゲート電極Ｇの側壁に形成する。サイドウォール４１２は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【００８５】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォール４１２に整合した深いｎ型不純物拡散領域４１３を形成する。深いｎ型不純物拡散領域４１３は、半導体領域である。この深いｎ型不純物拡散領域４１３と浅いｎ型不純物拡散領域４１１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域４１３と浅いｎ型不純物拡散領域４１１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域４１１と深いｎ型不純物拡散領域４１３で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００８６】
このようにして、深いｎ型不純物拡散領域４１３を形成した後、熱処理を行なう。具体的には、炭酸ガスレーザーアニール法により、１２５０℃、８００マイクロ秒の熱処理を行って深いｎ型不純物拡散領域４１３に導入している不純物の活性化が行なわれる。
【００８７】
その後、図２６に示すように、半導体基板４０１上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域４１３にもコバルト膜が直接接する。
【００８８】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜４１０とコバルト膜を反応させて、コバルトシリサイド膜４１４を形成する。これにより、ゲート電極Ｇはポリシリコン膜４１０とコバルトシリサイド膜４１４の積層構造となる。コバルトシリサイド膜４１４は、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域４１３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜４１４が形成される。このため、深いｎ型不純物拡散領域４１３においても低抵抗化を図ることができる。
【００８９】
そして、未反応のコバルト膜は、半導体基板４０１上から除去される。なお、本実施の形態４では、コバルトシリサイド膜４１４を形成するように構成しているが、例えば、コバルトシリサイド膜４１４に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００９０】
次に、半導体基板４０１の主面上に層間絶縁膜となる酸化シリコン膜４１５を形成する。この酸化シリコン膜４１５は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜４１５の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００９１】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜４１５にコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜４１５上にチタン／窒化チタン膜４１６ａを形成する。チタン／窒化チタン膜４１６ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜４１６ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００９２】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板４０１の主面の全面にタングステン膜４１６ｂを形成する。このタングステン膜４１６ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜４１５上に形成された不要なチタン／窒化チタン膜４１６ａおよびタングステン膜４１６ｂを例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【００９３】
次に、酸化シリコン膜４１５およびプラグＰＬＧ上にチタン／窒化チタン膜４１７ａ、銅を含有するアルミニウム膜４１７ｂ、チタン／窒化チタン膜４１７ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態４における半導体装置を形成することができる。
【００９４】
本実施の形態４で製造した試料Ｘと試料Ｙの評価を行なったところ、しきい電圧のゲート幅（Ｗ）の小さい素子で違いが見られた。ここでは、ソース電圧＝０Ｖ、ドレイン電圧＝１Ｖ、基板電圧＝０Ｖとして、ドレイン電流がＩｄ＝１０ｎＡとなるゲート電圧を、しきい電圧と定義している。試料Ｘと試料Ｙの同じ素子サイズのｎチャネル型ＭＩＳＦＥＴを、それぞれ２５６個測定し、しきい電圧のばらつき（５シグマ）を比較した。その結果、ＩＳＳＧ酸化法でゲート絶縁膜となる酸化シリコン膜４０９を形成した試料Ｙのしきい値電圧のばらつきに比べて、本実施の形態４における熱酸化法でゲート絶縁膜となる酸化シリコン膜４０９を形成した試料Ｘのばらつきは、約８５％と小さくなった。これは、試料Ｘの方が試料Ｙよりも酸化シリコン膜４０９の酸化温度が低く、ゲート絶縁膜である酸化シリコン膜４０９と接しているしきい値電圧調整用半導体領域４０８のボロン濃度の変化が小さく、結果的に濃度ばらつきが減少したためと考えることができる。つまり、本実施の形態４における熱酸化法によれば、ゲート絶縁膜となる酸化シリコン膜４０９を、低温で、かつ、短時間で形成することができる。このため、酸化シリコン膜４０９よりも前の工程で形成されるしきい値電圧調整用半導体領域４０８内の不純物の拡散を抑制することができるのである。このため、しきい値電圧調整用半導体領域４０８における不純物の濃度ばらつきを抑制できる。
【００９５】
また、トランジスタの信頼性の優劣を示すホットキャリア耐性についても試料Ｘと試料Ｙとを比較した。例えば、ホットキャリア注入効率が大きい測定用件でｎチャネル型ＭＩＳＦＥＴに電流を流し続け、あるゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）の時間変化を比較した。つまり、ゲート絶縁膜にキャリアが捕獲されると次第にしきい値電圧が上昇することになる。このため、あるゲート電圧（Ｖｇ）を与えた状態で、ドレイン電流（Ｉｄ）が減少していく現象を見れば、ＭＩＳＦＥＴでのホットキャリア耐性を測定することができるのである。例えば、ドレイン電流（Ｉｄ）の減少が少なければ、ホットキャリア耐性が良好であることがわかる一方、ドレイン電流（Ｉｄ）の減少が多くなれば、ホットキャリア耐性が劣化していることがわかる。その結果、試料Ｘは、試料Ｙに比べてホットキャリア耐性が向上していることが判明した。これは、本実施の形態４においては、半導体基板４０１と、ゲート絶縁膜となる酸化シリコン膜４０９との界面に塩素元素（Ｃｌ）が存在するためである。このように、本実施の形態４においては、古くから知られている、酸素（Ｏ２）と塩化水素（ＨＣｌ）を用いたＨＣｌ酸化の利点でもあるホットキャリア耐性の向上も確認できた。ただし、従来のＨＣｌ酸化は、通常の酸素（Ｏ２）を使用するドライ酸化と同様に、酸化シリコン膜の酸化速度（成膜速度）に基板面方位依存性が存在するが、本実施の形態４における熱酸化法はラジカル酸化法と同様に、酸化速度（成膜速度）に基板面方位依存性がない特徴も同時に有している。
【００９６】
以上のように、本実施の形態４によれば熱酸化膜（酸化シリコン膜）の形成に伴う熱負荷を低減できるので、しきい電圧のばらつきを抑制することができる。また、半導体基板の界面にハロゲン元素を導入することができるので、ＭＩＳＦＥＴのホットキャリア耐性も向上する。さらに、酸化速度（成膜速度）に基板面方位依存性がほとんどないので、３次元デバイスへの応用も可能である。また、本実施の形態４における熱酸化法によれば、短時間で処理することが可能であることから、バッチ方式の酸化装置ではなく、枚葉方式の酸化装置で実施することができる。したがって、本実施の形態４における熱酸化法によれば、スループット向上も図ることができる。
【００９７】
なお、本実施の形態４で示した測定電圧条件や薄膜の膜厚の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
【００９８】
（実施の形態５）
次に、本実施の形態５について図面を参照しながら詳細に説明する。本実施の形態５では、不揮発性メモリの１つであるＭＯＮＯＳ型メモリトランジスタの製造に本発明を適用した例を説明する。
【００９９】
絶縁膜を記憶ノードとする不揮発性メモリ（不揮発性半導体記憶装置）の代表的な例として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリが挙げられる。ＭＯＮＯＳ型メモリは、導電性ゲート電極（Ｍ）、酸化シリコン膜（第２電位障壁膜）（Ｏ）、窒化シリコン膜（電荷蓄積膜）（Ｎ）、酸化シリコン膜（第１電位障壁膜）（Ｏ）および半導体基板（Ｓ）の積層構造からなり、電荷保持機能を有する窒化シリコン膜にキャリア（電荷）を注入あるいは放出することで情報を記憶するものである。
【０１００】
半導体基板の表面に形成される酸化シリコン膜（第１電位障壁膜）は半導体基板を熱酸化して形成し、窒化シリコン膜上の酸化シリコン膜（第２電位障壁膜）は窒化シリコン膜を熱酸化して形成する方法が一般的である。ここでは、窒化シリコン膜の下層に形成される酸化シリコン膜（第１電位障壁膜）をボトムＳｉ酸化膜、窒化シリコン膜の上層に形成される酸化シリコン膜をトップＳｉ酸化膜と呼称することにする。
【０１０１】
以下に、本実施の形態５におけるＭＯＮＯＳ型メモリ（不揮発性半導体記憶装置）を製造する方法について説明する。
【０１０２】
まず、図２７に示すように、前記実施の形態４で示した方法と同様の方法で、半導体基板５０１内にｐ型ウェル５０２を形成し、その後、半導体基板５０１にトレンチを形成する。そして、トレンチの内壁に第１酸化シリコン膜を形成し、この第１酸化シリコン膜を形成した後、トレンチを埋め込むように第２酸化シリコン膜を形成する。このようにして、トレンチに第１酸化シリコン膜と第２酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成する。
【０１０３】
このとき、トレンチの内壁に形成される第１酸化シリコン膜は、本実施の形態４における熱酸化法で形成される。したがって、前記実施の形態４と同様に本実施の形態５では、厚い第１酸化シリコン膜を、低温で、かつ、短時間で形成することができる。このため、ｐ型ウェル５０２に導入されている不純物の拡散を抑制することができるとともに、枚葉方式の酸化装置（熱処理装置）で処理ができるので、スループットの向上を図ることができる。
【０１０４】
次に、図２７に示すように、半導体基板５０１の表面近傍に、しきい電圧を所定の電圧に調整するためのボロン（Ｂ）をイオン注入する。これにより、半導体基板５０１の表面近傍にしきい値電圧調整用半導体領域５０３を形成する。そして、周知の方法で半導体基板５０１の洗浄を実施する。
【０１０５】
続いて、図２８に示すように、試料Ｘでは、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いた熱酸化法でボトムＳｉ酸化膜５０４を膜厚５ｎｍで形成する。一方、試料ＹではＩＳＳＧ酸化法を用いてボトムＳｉ酸化膜５０４を膜厚５ｎｍで形成する。ここで、試料ＸのボトムＳｉ酸化膜５０４は、７００℃の温度で形成する一方、試料ＹのボトムＳｉ酸化膜５０４は、９００℃の温度で形成している。なお、試料Ｘと試料Ｙの酸化時間は同じとしている。
【０１０６】
次に、原料ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いた減圧ＣＶＤ法により、厚さ１５ｎｍの窒化シリコン膜５０５をボトムＳｉ酸化膜５０４上に形成する。本実施の形態５では、窒化シリコン膜５０５を６５０℃の温度で形成している。
【０１０７】
この後、窒化シリコン膜５０５上に厚さ１０ｎｍのトップＳｉ酸化膜５０６を形成する。このとき、試料Ｘでは、オゾン（Ｏ３）と塩化水素（ＨＣｌ）を用いた熱酸化法でトップＳｉ酸化膜５０６を形成する。一方、試料ＹではＩＳＳＧ酸化法を用いてトップＳｉ酸化膜５０６を形成する。ここで、試料ＸのトップＳｉ酸化膜５０６は、７００℃の温度で形成する一方、試料ＹのトップＳｉ酸化膜５０６は、１０００℃の温度で形成している。なお、試料Ｘと試料Ｙの酸化時間は同じとしている。
【０１０８】
続いて、ゲート電極となるリンを導入したポリシリコン膜５０７を減圧ＣＶＤ法で形成する。このとき、ポリシリコン膜５０７の形成温度は６４０℃としている。
【０１０９】
次に、図２９に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、ポリシリコン膜５０７、トップＳｉ酸化膜５０６、窒化シリコン膜５０５およびボトムＳｉ酸化膜５０４を順次ドライエッチングする。これにより、ポリシリコン膜５０７からなるゲート電極Ｇを形成し、トップＳｉ酸化膜５０６からなる第２電位障壁膜ＶＧ２を形成する。さらに、窒化シリコン膜５０５からなる電荷蓄積膜ＥＣを形成し、ボトムＳｉ酸化膜５０４からなる第１電位障壁膜ＶＧ１を形成する。
【０１１０】
その後、図３０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇに整合した浅いｎ型不純物拡散領域５０８を形成する。浅いｎ型不純物拡散領域５０８は、半導体領域である。
【０１１１】
次に、図３１に示すように、半導体基板５０１上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール５０９をゲート電極Ｇの側壁に形成する。サイドウォール５０９は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【０１１２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォール５０９に整合した深いｎ型不純物拡散領域５１０を形成する。深いｎ型不純物拡散領域５１０は、半導体領域である。この深いｎ型不純物拡散領域５１０と浅いｎ型不純物拡散領域５０８によってソース領域が形成される。同様に、深いｎ型不純物拡散領域５１０と浅いｎ型不純物拡散領域５０８によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域５０８と深いｎ型不純物拡散領域５１０で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１３】
このようにして、深いｎ型不純物拡散領域５１０を形成した後、熱処理を行なう。具体的には、炭酸ガスレーザーアニール法により、１２５０℃、８００マイクロ秒の熱処理を行って深いｎ型不純物拡散領域５１０に導入している不純物の活性化が行なわれる。
【０１１４】
その後、図３２に示すように、半導体基板５０１上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域５１０にもコバルト膜が直接接する。
【０１１５】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜５０７とコバルト膜を反応させて、コバルトシリサイド膜５１１を形成する。これにより、ゲート電極Ｇはポリシリコン膜５０７とコバルトシリサイド膜５１１の積層構造となる。コバルトシリサイド膜５１１は、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域５１０の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜５１１が形成される。このため、深いｎ型不純物拡散領域５１０においても低抵抗化を図ることができる。
【０１１６】
そして、未反応のコバルト膜は、半導体基板５０１上から除去される。なお、本実施の形態５では、コバルトシリサイド膜５１１を形成するように構成しているが、例えば、コバルトシリサイド膜５１１に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１１７】
次に、半導体基板５０１の主面上に層間絶縁膜となる酸化シリコン膜５１２を形成する。この酸化シリコン膜５１２は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜５１２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１１８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜５１２にコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜５１２上にチタン／窒化チタン膜５１３ａを形成する。チタン／窒化チタン膜５１３ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜５１３ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１９】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板５０１の主面の全面にタングステン膜５１３ｂを形成する。このタングステン膜５１３ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜５１２上に形成された不要なチタン／窒化チタン膜５１３ａおよびタングステン膜５１３ｂを例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１２０】
次に、酸化シリコン膜５１２およびプラグＰＬＧ上にチタン／窒化チタン膜５１４ａ、銅を含有するアルミニウム膜５１４ｂ、チタン／窒化チタン膜５１４ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態４における半導体装置を形成することができる。
【０１２１】
本実施の形態５で製造した試料Ｘと試料Ｙとの評価を行なったところ、しきい電圧のゲート幅（Ｗ）の小さい素子で違いが見られた。本実施の形態５では、ソース電圧＝０Ｖ、ドレイン電圧＝１Ｖ、基板電圧＝０Ｖとして、ドレイン電流ＩｄがＩｄ＝１０ｎＡとなるゲート電圧を、しきい電圧と定義している。試料Ｘと試料Ｙの同じ素子サイズのＭＯＮＯＳ型メモリトランジスタを、それぞれ２５６個測定し、しきい電圧のばらつき（５シグマ）を比較した。その結果、ＩＳＳＧ酸化法によってボトムＳｉ酸化膜５０４とトップＳｉ酸化膜５０６を形成している試料Ｙでのしきい値電圧のばらつきに比べて、本実施の形態５における熱酸化法でボトムＳｉ酸化膜５０４とトップＳｉ酸化膜５０６を形成している試料Ｘでのしきい値電圧のばらつきは、約９０％まで小さくなった。これは、試料Ｘの方が試料Ｙよりも、ボトムＳｉ酸化膜５０４とトップＳｉ酸化膜５０６の酸化温度が低く、ボトムＳｉ酸化膜５０４と接しているしきい値電圧調整用半導体領域５０３のボロン濃度の変化が小さいためと考えることができる。特に、酸化速度（成膜速度）が非常に小さい窒化シリコン膜５０５上に形成されるトップＳｉ酸化膜５０６の酸化温度の違いが大きな違いを生み出している。具体的に、通常のＩＳＳＧ酸化法を用いて窒化シリコン膜５０５上にトップＳｉ酸化膜５０６を形成する場合には、耐酸化性を有する窒化シリコン膜５０５を酸化する必要があるため、高温で、かつ、非常に長い熱処理時間が必要となる。このため、半導体基板５０１に大きな熱負荷がかかり、しきい値電圧調整用半導体領域５０３に導入されているボロンの拡散が大きくなる。これに対し、本実施の形態５における熱酸化法では、下地に影響されることなく成膜速度の速い酸化シリコン膜を形成することができる。つまり、下地が窒化シリコン膜５０５であっても、低温で、かつ、短時間の熱処理によって所望の膜厚を有するトップＳｉ酸化膜を形成することができるのである。このことから、トップＳｉ酸化膜５０６を形成する際、半導体基板５０１に与える熱負荷を小さくすることができ、しきい値電圧調整用半導体領域５０３に導入されているボロンの拡散を抑制できるのである。
【０１２２】
また、試料Ｘと試料Ｙとの書き換え耐性を比較したところ、試料Ｘの方が試料Ｙよりも、書換え耐性が向上している。これは、前記実施の形態４で示しているように、ボトムＳｉ酸化膜５０４、トップＳｉ酸化膜５０６に含まれる塩素元素（Ｃｌ）が酸化シリコン膜中での電子の捕獲を抑制するためである。すなわち、本実施の形態５においては、酸化シリコン膜中の塩素元素（Ｃｌ）の濃度を制御することで、ホットキャリア耐性を向上させることが可能となる。このことから、ボトムＳｉ酸化膜５０４を介して窒化シリコン膜中に電子を出し入れするＭＯＮＯＳ型メモリトランジスタの製造に本実施の形態５における熱酸化法を適用することで、製造されたＭＯＮＯＳ型メモリトランジスタの書き換え耐性が向上する。つまり、ホットキャリア耐性が劣化すると、ボトムＳｉ酸化膜５０４中に電子が蓄積されることになる。このことは、しきい値電圧が上昇することを意味し、このしきい値電圧が上昇する結果、書き込み電流が減少して書き込み時間が長くかかるようになる。これが書き換え耐性の劣化であり、本実施の形態５では、ボトムＳｉ酸化膜５０４に塩素元素（Ｃｌ）が含有されているので、ボトムＳｉ酸化膜５０４に捕獲される電荷を低減できる。このようにホットキャリア耐性を向上できる結果、ＭＯＮＯＳ型メモリトランジスタの書き換え耐性が向上するのである。
【０１２３】
なお、酸化シリコン膜中に塩素元素（Ｃｌ）を導入する方法は、従来から用いられているＨＣｌ酸化法（酸素（Ｏ２）と塩化水素（ＨＣｌ）による酸化法）があるが、ＨＣｌ酸化法では、耐酸化性を有する窒化シリコン膜５０５上に厚いトップＳｉ酸化膜５０６を形成することが非常に困難である。原理的には可能であるが、常識の温度および時間内で酸化できるトップＳｉ酸化膜の膜厚は、せいぜい３ｎｍ程度であり、本実施の形態５のように３ｎｍ以上のトップＳｉ酸化膜５０６を形成することはできないと考えられる。本実施の形態５における熱酸化法では、耐酸化性を有する窒化シリコン膜５０５上でも充分に厚いトップＳｉ酸化膜５０６を形成することが可能である。なお、ＭＯＮＯＳ型メモリトランジスタのトップＳＩ酸化膜５０６の膜厚は電荷保持特性を確保するために、約３ｎｍ以上の膜厚を必要とすることが一般的であり、従来のＨＣｌ酸化法でトップＳｉ酸化膜５０６を形成する方法では、事実上形成することが困難である。したがって、電荷蓄積膜となる窒化シリコン膜５０５上に３ｎｍ以上のトップＳｉ酸化膜５０６が形成されており、かつ、このトップＳｉ酸化膜５０６に塩素元素（Ｃｌ）が含有されている場合、トップＳｉ酸化膜５０６は、本実施の形態５における熱酸化法で形成されているものと考えることができる。なお、本実施の形態５で示した測定電圧条件や薄膜の膜厚の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
【０１２４】
前記実施の形態１から本実施の形態５で説明した技術的思想により得られる代表的な効果は、以下のようなものである。例えば、酸化シリコン膜を形成する熱酸化温度を低減しても、充分な酸化速度（成膜速度）が得られるので、半導体装置の製造工程における酸化温度（熱処理温度）の低温化と熱処理時間の短時間化を図ることができる。特に、ＭＯＳ型トランジスタもしくはＭＯＮＯＳ型メモリトランジスタの製造に適用した場合は、半導体基板中に導入された不純物のばらつきが抑制され、しきい電圧のばらつきを低減することができる。また、窒化シリコン膜、ＳｉＣ基板など通常の方法では、酸化速度（成膜速度）が非常に小さい材料の酸化処理に、本実施の形態における熱酸化法を適用すれば、酸化シリコン膜を形成するのに充分な酸化速度（成膜速度）が得られるため、プロセス全体の低温化および熱処理の短時間化が可能となる。さらに、厚い熱酸化膜（酸化シリコン膜）が必要なプロセスにおいても、本実施の形態によれば、熱処理の短時間化が可能となるので、枚葉方式の酸化装置（熱処理装置）でも充分なスループットが得られる。
【０１２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２６】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の実施の形態１で使用する酸化装置の平面構成を示す平面図である。
【図２】図１のＡ−Ａ線で切断した一部断面図である。
【図３】実施の形態１における熱酸化法の流れを示すフローチャートである。
【図４】形成される酸化シリコン膜の成膜速度のＨＣｌ濃度依存性を示すグラフである。
【図５】増速酸化現象が生じる原料ガスの組み合わせを特定する表である。
【図６】形成される酸化シリコン膜の膜厚と酸化温度との関係を示すグラフである。
【図７】形成される酸化シリコン膜に含まれる塩素元素の密度と、原料ガスに添加される塩化水素の濃度との関係を示すグラフである。
【図８】実施の形態２における原料ガスの供給方法を示す図である。
【図９】原料ガスの供給方法の相違によって、半導体基板に形成される酸化シリコン膜の膜厚均一性に相違があることを示すグラフである。
【図１０】シャワーヘッド型の酸化装置の構成を示す図である。
【図１１】シャワーヘッドの構成を示す図である。
【図１２】実施の形態３において、様々な下地に形成される酸化シリコン膜の膜厚を比較して示す表である。
【図１３】半導体基板の表面に形成される凹凸形状を平坦化する工程を示す断面図である。
【図１４】図１３に続く工程を示す断面図である。
【図１５】図１４に続く工程を示す断面図である。
【図１６】実施の形態４における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】実施の形態５における半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】本発明者らが検討した図であって、主にゲート幅が長い場合において、素子分離領域間に形成されるチャネル領域を示す断面図である。
【図３４】本発明者らが検討した図であって、主にゲート幅が短い場合において、素子分離領域間に形成されるチャネル領域を示す断面図である。
【符号の説明】
【０１２８】
１０１  反応室
１０２  ゲートバルブ
１０３  排気バルブ
１０４  ガス導入ブロック
１０５  保持台
１０６  石英窓
１０７  タングステンハロゲンランプ
１０８  半導体基板
２０１  反応室
２０２  ゲートバルブ
２０３  排気バルブ
２０４  シャワーヘッド
２０４ａ  ガス供給穴
２０４ｂ  ガス供給穴
２０５  サセプタ
２０８  半導体基板
３０１  ＳｉＣ基板
３０２  凹凸形状
３０３  酸化シリコン膜
４０１  半導体基板
４０２  ｐ型ウェル
４０３  酸化シリコン膜
４０４  窒化シリコン膜
４０５  トレンチ
４０６  酸化シリコン膜
４０７  酸化シリコン膜
４０８  しきい値電圧調整用半導体領域
４０９  酸化シリコン膜
４１０  ポリシリコン膜
４１１  浅いｎ型不純物拡散領域
４１２  サイドウォール
４１３  深いｎ型不純物拡散領域
４１４  コバルトシリサイド膜
４１５  酸化シリコン膜
４１６ａ  チタン／窒化チタン膜
４１６ｂ  タングステン膜
４１７ａ  チタン／窒化チタン膜
４１７ｂ  アルミニウム膜
４１７ｃ  チタン／窒化チタン膜
５０１  半導体基板
５０２  ｐ型ウェル
５０３  しきい値電圧調整用半導体領域
５０４  ボトムＳｉ酸化膜
５０５  窒化シリコン膜
５０６  トップＳｉ酸化膜
５０７  ポリシリコン膜
５０８  浅いｎ型不純物拡散領域
５０９  サイドウォール
５１０  深いｎ型不純物拡散領域
５１１  コバルトシリサイド膜
５１２  酸化シリコン膜
５１３ａ  チタン／窒化チタン膜
５１３ｂ  タングステン膜
５１４ａ  チタン／窒化チタン膜
５１４ｂ  アルミニウム膜
５１４ｃ  チタン／窒化チタン膜
ＣＨ  チャネル領域
ＥＣ  電荷蓄積膜
Ｇ  ゲート電極
ＧＯＸ  ゲート絶縁膜
Ｌ１  配線
ＰＬＧ  プラグ
ＰＷＬ  ｐ型ウェル
Ｓ  半導体基板
ＳＴＩ  素子分離領域
ＶＧ１  第１電位障壁膜
ＶＧ２  第２電位障壁膜
ＶＲ  しきい値電圧調整用半導体領域
Ｗ１  ゲート幅
Ｗ２  ゲート幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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