(57)【要約】【課題】十分な信頼性を有しながら微細化に適した素子構造を有する半導体装置を提供する。【解決手段】半導体基板と、この半導体基板上に設けられた第１の電界効果トランジスタを含むメモリセルを複数有するメモリセルアレーと、前記半導体基板上に設けられた、前記メモリセル内のメモリセルを動作させるための第２の電界効果トランジスタとを有する半導体装置であって、第１の電界効果トランジスタは、第１の溝と、第１の溝内に設けられた第１のゲート絶縁膜と、第１の溝を埋め込むように設けられた第１のゲート電極と、第１の拡散領域とを有し、第２の電界効果トランジスタは、第１の溝と同じ深さをもつ第２の溝と、第２の溝内に設けられた第２のゲート絶縁膜と、第２の溝を埋め込むように設けられた第２のゲート電極と、第２の拡散領域とを有する半導体装置。【選択図】図１
2009010274.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に設けられた第１の電界効果トランジスタを含むメモリセルを複数有するメモリセルアレーと、前記半導体基板上に設けられた、前記メモリセル内のメモリセルを動作させるための第２の電界効果トランジスタとを有する半導体装置であって、
第１の電界効果トランジスタは、第１の溝と、第１の溝内に設けられた第１のゲート絶縁膜と、第１の溝を埋め込むように設けられた第１のゲート電極と、第１の拡散領域とを有し、
第２の電界効果トランジスタは、第１の溝と同じ深さをもつ第２の溝と、第２の溝内に設けられた第２のゲート絶縁膜と、第２の溝を埋め込むように設けられた第２のゲート電極と、第２の拡散領域とを有する半導体装置。
【請求項２】
第１のゲート電極を構成し第１の方向に延在する第１のゲート配線を有し、
この第１のゲート配線を共有する複数の第１の電界効果トランジスタを有し、
これらの第１の電界効果トランジスタを構成する第１の溝が第１の方向に沿って配置され、
第２のゲート電極を構成し第１の方向に延在する第２のゲート配線を有し、
この第２のゲート配線を共有する複数の第２の電界効果トランジスタを有し、
これらの第２の電界効果トランジスタを構成する第２の溝が第１の方向に沿って配置されている請求項１に記載の半導体装置。
【請求項３】
第１のゲート電極を構成し第１の方向に延在する第１のゲート配線を有し、
この第１のゲート配線を共有する複数の第１の電界効果トランジスタを有し、
これらの第１の電界効果トランジスタを構成する第１の溝が第１の方向に沿って配置され、
第２の電界効果トランジスタは、
その第２の溝が、第１の溝と同じ、第１の方向に垂直な第２の方向の幅をもち、
第１の方向に沿った第２の溝の中心線上に、第１の電界効果トランジスタの第１の溝が位置するように設けられている請求項１に記載の半導体装置。
【請求項４】
第１のゲート電極を構成し第１の方向に延在する第１のゲート配線を有し、
この第１のゲート配線を共有する複数の第１の電界効果トランジスタを有し、
これらの第１の電界効果トランジスタを構成する第１の溝が第１の方向に沿って配置され、
第２のゲート電極を構成し第１の方向に延在する第２のゲート配線を有し、
この第２のゲート配線を共有する複数の第２の電界効果トランジスタを有し、
これらの第２の電界効果トランジスタを構成する第２の溝が、第１の溝と同じ、第１の方向に垂直な第２の方向の幅をもち、且つ第１の方向に沿って配置され、
これらの第２の電界効果トランジスタは、第１の方向に沿った第２の溝の中心線上に、第１の電界効果トランジスタの第１の溝が位置するように設けられている請求項１に記載の半導体装置。
【請求項５】
第２の電界効果トランジスタの第２の拡散領域は、低濃度不純物領域と高濃度不純物領域を有し、この低濃度不純物領域は、第１の電界効果トランジスタの第１の拡散領域と同じ種類およびドーズ量の不純物の添加により形成されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
第２の電界効果トランジスタはワードドライバ用トランジスタである請求項１から５のいずれかに記載の半導体装置。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域に囲まれた活性領域を有する半導体基板を用意する工程と、
第１の電界効果トランジスタを形成する領域に第１の溝、第２の電界効果トランジスタを形成する領域に第２の溝を同時に形成する工程と、
前記半導体基板上に第１の絶縁膜を形成して、第１の溝内に第１のゲート絶縁膜、第２の溝内に第２のゲート絶縁膜を形成する工程と、
第１の溝および第２の溝を埋め込むように導電膜を形成し、この導電膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記導電膜を含む積層膜をパターニングして第１のゲート電極および第２のゲート電極を形成する工程と、
第１の電界効果トランジスタを形成する領域をマスクして不純物の導入を行って第２の拡散領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
第１の電界効果トランジスタを形成する領域において、第１のゲート電極の両側に、活性領域が露出するようにホールを形成する工程と、
このホール内に露出する活性領域に不純物を導入して第１の拡散領域を形成する工程と、
このホール内に導電性材料を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域に囲まれた活性領域を有する半導体基板を用意する工程と、
第１の電界効果トランジスタを形成する領域に第１の溝、第２の電界効果トランジスタを形成する領域に第２の溝を同時に形成する工程と、
前記半導体基板上に第１の絶縁膜を形成して、第１の溝内に第１のゲート絶縁膜、第２の溝内に第２のゲート絶縁膜を形成する工程と、
第１の溝および第２の溝を埋め込むように導電膜を形成する工程と、
不純物の導入を行って、第１の電界効果トランジスタを形成する領域には第１の拡散領域を形成し、第２の電界効果トランジスタを形成する領域には低濃度不純物領域を形成する工程と、
前記導電膜上に第２の絶縁膜を形成し、この第２の絶縁膜と前記導電膜を含む積層膜をパターニングして第１のゲート電極および第２のゲート電極を形成する工程と、
第１の電界効果トランジスタを形成する領域をマスクして不純物の導入を行って、第２の電界効果トランジスタを形成する領域に高濃度不純物領域を形成し、この高濃度不純物領域と前記低濃度不純物領域からなる第２の拡散領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
第１の電界効果トランジスタを形成する領域において、第１のゲート電極の両側に、第１の不純物領域が形成された活性領域が露出するようにホールを形成する工程と、
このホール内に導電性材料を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。
【請求項９】
第１のゲート電極および第２のゲート電極を形成した後に、第１の電界効果トランジスタを形成する領域および第２の電界効果トランジスタを形成する領域を含む領域に第３の絶縁膜を形成する工程と、
第１の電界効果トランジスタを形成する領域をマスクしてエッチバックを行って、
第２のゲート電極の側面に第３の絶縁膜からなるサイドウォール絶縁膜を形成する工程をさらに有する請求項７又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、セルトランジスタのゲート（以下「セルゲート」）は、セル以外の周辺回路用トランジスタの駆動に用いられる電圧よりも高い電圧であるブート電圧で駆動することが一般的である。
【０００３】
セルゲートにこのブート電圧を伝えるために、少なくともセル前段のＷＤ（ワードドライバ）用ＮＭＯＳのゲート及びドレインもブート電圧で駆動させる。そのため、ＷＤ用ＮＭＯＳは、ＨＣ（Ｈｏｔ  Ｃａｒｒｉｅｒ）耐性に代表されるような信頼性の面からもブート電圧に対応したものが要求される。
【０００４】
信頼性を満足させながら、微細化、すなわちゲート寸法Ｌの細化を図るには、このブートレベルを微細化に応じて低減させることが必要である。しかし、セルトランジスタの能力（オン電流）が微細化に伴って減少するため、このブートレベルを低減させることは容易でなく、ＷＤ用ＮＭＯＳにおける所望の信頼性を満足させることが困難になってきている。
【０００５】
特に、近年のセルトランジスタでは、オフ時に印加するゲート電圧を負の値とした、ネガティブワードレベルとする場合もあり、この場合、ＷＤ用ＮＭＯＳはブートレベルとネガティブレベル間の駆動（スイング）となるため、より一層、信頼性を満足させながら微細化することが困難となっている。
【０００６】
一方、トランジスタの微細化に伴う問題に対処するため、半導体基板に形成された溝の側壁にチャネルを形成する、いわゆる溝ゲート構造を有するトランジスタが提案されている（特許文献１）。
【特許文献１】特開平５−１６７０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、十分な信頼性を有しながら微細化に適した素子構造を有する半導体装置、およびその簡便な製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、以下の半導体装置およびその製造方法が提供される。
【０００９】
（１）半導体基板と、この半導体基板上に設けられた第１の電界効果トランジスタを含むメモリセルを複数有するメモリセルアレーと、前記半導体基板上に設けられた、前記メモリセル内のメモリセルを動作させるための第２の電界効果トランジスタとを有する半導体装置であって、
第１の電界効果トランジスタは、第１の溝と、第１の溝内に設けられた第１のゲート絶縁膜と、第１の溝を埋め込むように設けられた第１のゲート電極と、第１の拡散領域とを有し、
第２の電界効果トランジスタは、第１の溝と同じ深さをもつ第２の溝と、第２の溝内に設けられた第２のゲート絶縁膜と、第２の溝を埋め込むように設けられた第２のゲート電極と、第２の拡散領域とを有する半導体装置。
【００１０】
（２）第１のゲート電極を構成し第１の方向に延在する第１のゲート配線を有し、
この第１のゲート配線を共有する複数の第１の電界効果トランジスタを有し、
これらの第１の電界効果トランジスタを構成する第１の溝が第１の方向に沿って配置され、
第２のゲート電極を構成し第１の方向に延在する第２のゲート配線を有し、
この第２のゲート配線を共有する複数の第２の電界効果トランジスタを有し、
これらの第２の電界効果トランジスタを構成する第２の溝が第１の方向に沿って配置されている上記１項に記載の半導体装置。
【００１１】
（３）第１のゲート電極を構成し第１の方向に延在する第１のゲート配線を有し、
この第１のゲート配線を共有する複数の第１の電界効果トランジスタを有し、
これらの第１の電界効果トランジスタを構成する第１の溝が第１の方向に沿って配置され、
第２の電界効果トランジスタは、
その第２の溝が、第１の溝と同じ、第１の方向に垂直な第２の方向の幅をもち、
第１の方向に沿った第２の溝の中心線上に、第１の電界効果トランジスタの第１の溝が位置するように設けられている上記１項に記載の半導体装置。
【００１２】
（４）第１のゲート電極を構成し第１の方向に延在する第１のゲート配線を有し、
この第１のゲート配線を共有する複数の第１の電界効果トランジスタを有し、
これらの第１の電界効果トランジスタを構成する第１の溝が第１の方向に沿って配置され、
第２のゲート電極を構成し第１の方向に延在する第２のゲート配線を有し、
この第２のゲート配線を共有する複数の第２の電界効果トランジスタを有し、
これらの第２の電界効果トランジスタを構成する第２の溝が、第１の溝と同じ、第１の方向に垂直な第２の方向の幅をもち、且つ第１の方向に沿って配置され、
これらの第２の電界効果トランジスタは、第１の方向に沿った第２の溝の中心線上に、第１の電界効果トランジスタの第１の溝が位置するように設けられている上記１項に記載の半導体装置。
【００１３】
（５）第２の電界効果トランジスタの第２の拡散領域は、低濃度不純物領域と高濃度不純物領域を有し、この低濃度不純物領域は、第１の電界効果トランジスタの第１の拡散領域と同じ種類およびドーズ量の不純物の添加により形成されている上記１項から４項のいずれかに記載の半導体装置。
【００１４】
（６）第２の電界効果トランジスタはワードドライバ用トランジスタである上記１項から５項のいずれかに記載の半導体装置。
【００１５】
（７）上記１項に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域に囲まれた活性領域を有する半導体基板を用意する工程と、
第１の電界効果トランジスタを形成する領域に第１の溝、第２の電界効果トランジスタを形成する領域に第２の溝を同時に形成する工程と、
前記半導体基板上に第１の絶縁膜を形成して、第１の溝内に第１のゲート絶縁膜、第２の溝内に第２のゲート絶縁膜を形成する工程と、
第１の溝および第２の溝を埋め込むように導電膜を形成し、この導電膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記導電膜を含む積層膜をパターニングして第１のゲート電極および第２のゲート電極を形成する工程と、
第１の電界効果トランジスタを形成する領域をマスクして不純物の導入を行って第２の拡散領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
第１の電界効果トランジスタを形成する領域において、第１のゲート電極の両側に、活性領域が露出するようにホールを形成する工程と、
このホール内に露出する活性領域に不純物を導入して第１の拡散領域を形成する工程と、
このホール内に導電性材料を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。
【００１６】
（８）上記１項に記載の半導体装置の製造方法であって、
素子分離領域と、この素子分離領域に囲まれた活性領域を有する半導体基板を用意する工程と、
第１の電界効果トランジスタを形成する領域に第１の溝、第２の電界効果トランジスタを形成する領域に第２の溝を同時に形成する工程と、
前記半導体基板上に第１の絶縁膜を形成して、第１の溝内に第１のゲート絶縁膜、第２の溝内に第２のゲート絶縁膜を形成する工程と、
第１の溝および第２の溝を埋め込むように導電膜を形成する工程と、
不純物の導入を行って、第１の電界効果トランジスタを形成する領域には第１の拡散領域を形成し、第２の電界効果トランジスタを形成する領域には低濃度不純物領域を形成する工程と、
前記導電膜上に第２の絶縁膜を形成し、この第２の絶縁膜と前記導電膜を含む積層膜をパターニングして第１のゲート電極および第２のゲート電極を形成する工程と、
第１の電界効果トランジスタを形成する領域をマスクして不純物の導入を行って、第２の電界効果トランジスタを形成する領域に高濃度不純物領域を形成し、この高濃度不純物領域と前記低濃度不純物領域からなる第２の拡散領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
第１の電界効果トランジスタを形成する領域において、第１のゲート電極の両側に、第１の不純物領域が形成された活性領域が露出するようにホールを形成する工程と、
このホール内に導電性材料を埋め込んでコンタクトプラグを形成する工程を有する半導体装置の製造方法。
【００１７】
（９）第１のゲート電極および第２のゲート電極を形成した後に、第１の電界効果トランジスタを形成する領域および第２の電界効果トランジスタを形成する領域を含む領域に第３の絶縁膜を形成する工程と、
第１の電界効果トランジスタを形成する領域をマスクしてエッチバックを行って、
第２のゲート電極の側面に第３の絶縁膜からなるサイドウォール絶縁膜を形成する工程をさらに有する上記７項又は８項に記載の半導体装置の製造方法。
【発明の効果】
【００１８】
本発明によれば、十分な信頼性を有しながら微細化に適した素子構造を有する半導体装置、およびその簡便な製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
図１を参照して本発明の半導体装置の一実施例を説明する。
【００２０】
本実施例の半導体装置は、ＤＲＡＭへの適用例であり、セルトランジスタ（以下「セルＴｒ」）とワードドライバ用トランジスタ（以下「ＷＤ用ＮＭＯＳ」）の両方に溝ゲート構造を有するＭＯＳトランジスタを備えている。これらのトランジスタは、半導体基板に設けられた溝と、この溝内に設けられたゲート絶縁膜と、この溝を埋め込むように設けられたゲート電極と、ゲート電極両側の活性領域に設けられた拡散領域を有し、ＷＤ用ＮＭＯＳの溝は、セルＴｒの溝と同じ深さを有している。
【００２１】
図１では、左側にセルＴｒの断面、右側にＷＤ用ＮＭＯＳの断面を示す。セルＴｒとＷＤ用ＮＭＯＳは同一基板上に形成されているが、両者の構造の対応関係を明瞭にするために、これらの間の領域を省略し、左右に隣り合わせて描いている。ＰＭＯＳなど他のＭＯＳトランジスタに関しては通常の構造およびレイアウトにすることができるため、省略している。
【００２２】
シリコン単結晶半導体基板（以下「シリコン基板」）１０１は、素子分離１０２とこの素子分離に囲まれた活性領域を有する。これらの活性領域にそれぞれセルＴｒ及びＷＤ用ＮＭＯＳが設けられている。
【００２３】
セルＴｒは、活性領域に形成された溝内にゲート絶縁膜１０５を介して一部が埋め込まれたゲート電極１０６を有している。このゲート電極の両側の活性領域には、このセルＴｒのソース／ドレインを構成する拡散領域１１３が形成されている。このゲート電極が設けられた溝の底付近の活性領域にはチャネル不純物領域１０７が形成されている。このゲート電極は、溝外部の上面および側面にそれぞれ、ゲート上絶縁膜１０８及びサイドウォール絶縁膜１１０が形成されている。
【００２４】
ゲート電極の両側に形成された拡散領域１１３にはコンタクトプラグ１１４が接続されている。一方の拡散領域に接続されたコンタクトプラグは、ビアプラグ１３１を経由して容量下部電極１４１に接続されている。他方の拡散領域に接続されたコンタクトプラグは、ビアプラグ１２３を経由してビット線１２４に接続されている。
【００２５】
セルＴｒの上方には、容量下部電極１４１、容量絶縁膜１４２及び容量上部電極１４３からなる容量（キャパシタ）が設けられ、上記のように、この容量下部電極１４１が、セルＴｒの一方の拡散領域に電気的に接続されている。
【００２６】
ＷＤ用ＮＭＯＳは、活性領域に形成された溝内にゲート絶縁膜１０５を介して設けられたゲート電極１０６、いわゆる溝型ゲートを有している。この溝は、セルＴｒの溝と同じ深さに形成されている。このゲート電極の両側の活性領域には、このセルＴｒのソース／ドレインを構成するＮ−領域１０９とＮ＋領域１１１が形成されている。このゲート電極が設けられた溝の底付近の活性領域にはチャネル不純物領域１０７が形成されている。このゲート電極は、溝外部の上面および側面にそれぞれ、ゲート上絶縁膜１０８及びサイドウォール絶縁膜１１０が形成されている。
【００２７】
ゲート電極の両側に形成されたＮ＋領域１１１にはコンタクトプラグ１２１が接続され、上層配線１２２に接続されている。
【００２８】
本実施例の半導体装置は、ＷＤ用ＮＭＯＳとして溝型ゲートを有するトランジスタを設けたので、ＷＤ用ＮＭＯＳの実効的なゲート寸法を大きくすることができる。これにより、ＨＣ耐性が向上し、一般的なプレーナ型トランジスタを設けた場合より、より一層の微細化が可能となる。また、セルＴｒの溝とＷＤ用ＮＭＯＳの溝の深さを同じ深さに設定した場合は、これらのトランジスタの溝を同一の工程において形成可能であり、余分なコストアップなく、信頼性が高く微細な半導体装置を製造できる。
【００２９】
図３および図４を用いて本発明の半導体装置の他の実施例を説明する。
【００３０】
図３および図４は、活性領域、溝及びゲートパターンのレイアウトを示す平面図である。図中の３０１及び４０１は活性領域、３０２及び４０２はゲートパターンを示す。ゲートパターン上の点線は、ゲートパターンの長手方向（図中のＸ方向）に沿った溝開口（基板表面における開口）の輪郭線をその長手方向に延在させたものである。この点線で示される溝パターンは、セルＴｒの溝とＷＤ用ＮＭＯＳの溝との位置関係を示している。なお、この溝パターンに対応する溝は、点線で挟まれた活性領域に形成されている。
【００３１】
図３に示す実施例では、ＷＤ用ＮＭＯＳの溝パターンを示す点線がセルＴｒの溝パターンを示す点線と平行になるように配置され、また、溝パターンの幅Ｗが同じである。すなわち、ＷＤ用ＮＭＯＳの溝のＸ方向の中心線と、セルＴｒの溝のＸ方向の中心線とが平行になるように配置されている。各ゲートパターン（ゲートライン）に対応するセルＴｒの溝はＸ方向に沿って配列され、各ゲートパターン（ゲートライン）に対応するＷＤ用ＮＭＯＳの溝もＸ方向に沿って配列されている。
【００３２】
ここで、溝パターンの幅Ｗとは、投射平面（図の平面）におけるチャネル長方向の長さ（本例では、図中のＸ方向に垂直な方向の長さ）を示す。
【００３３】
図４に示す実施例は、ＷＤ用ＮＭＯＳの溝パターンを示す点線の延長線上にセルＴｒの溝パターンを示す点線が位置し、また、溝パターンの幅Ｗが同じである。すなわち、ＷＤ用ＮＭＯＳの溝のＸ方向の中心線Ｌ上にセルＴｒの溝のＸ方向の中心線が重なるように配置されている。ＷＤ用ＮＭＯＳの各ゲートパターン（ゲートライン）に対応する溝はＸ方向に沿って配列され、これらの溝のＸ方向の中心線上に、セルＴｒの溝が位置している。
【００３４】
このような配置としたので、溝の形成工程において、セルＴｒ形成領域内の溝パターンとＷＤ用ＮＭＯＳ形成領域の溝パターンのＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）の最適化が容易になる。特にスキャン方式の露光装置を使用する場合は、Ｘ方向とＹ方向での寸法やアライメント制御が原理的に異なるので、溝パターンの方向を統一させることが重要である。したがって、このような配置にすることで、高精度に素子構造を形成することができ、このような配置を持つ構造は微細化に有利である。
【００３５】
次に、図２Ａ〜図２Ｈを参照して本発明の製造方法の一実施例を説明する。
【００３６】
これらの図は、図１に対応するように、左側にセルＴｒ形成領域の断面、右側にＷＤ用ＮＭＯＳ形成領域の断面を示す。セルＴｒとＷＤ用ＮＭＯＳは同一基板上に形成されるが、両者の対応関係を明瞭にするために、これらの間の領域を省略し、左右に隣り合わせて描いている。ＰＭＯＳなど他のＭＯＳトランジスタに関しては通常の構造およびレイアウトにすることができるため、省略している。セルＴｒ形成領域の断面およびＷＤ用ＮＭＯＳ形成領域の断面はそれぞれ、図３のＡ−Ａ線断面、Ｂ−Ｂ線断面に対応する。
【００３７】
まず、Ｐ型シリコン基板１０１の表面に通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法で素子分離１０２を形成する（図２Ａ）。
【００３８】
次に、このシリコン基板１０１において、後にセルのゲート電極が形成される領域、およびＷＤ用ＮＭＯＳのゲート電極が形成される領域にそれぞれ、溝１０３、１０４を形成する（図２Ｂ）。その際、これらの溝は、同一の工程により形成するので、溝１０３、１０４の深さはほぼ同一の深さとなる。この深さは例えば１５０ｎｍに設定できる。
【００３９】
次に、厚さ６ｎｍのシリコン酸化膜からなるゲート絶縁膜１０５を溝内の表面を含む基板表面に形成し、次いで、溝内を埋め込むように、厚さ１００ｎｍ、濃度２ｅ２０ｃｍ-3のリンドープポリシリコン膜１０６を形成する。その後、リソグラフィー技術を用いて、セルＴｒ形成領域およびＷＤ用ＮＭＯＳ形成領域に選択的に、例えば、９０ｋｅＶ、７ｅ１２ｃｍ-2の条件でボロンを注入し、チャネル不純物領域１０７を形成する（図２Ｃ）。
【００４０】
次に、後にゲート上絶縁膜１０８となる、厚さ７０ｎｍの窒化シリコン膜を形成する（図２Ｄ）。ここではゲート電極を構成する導電膜をポリシリコンのみで形成しているが、ポリシリコン層とタングステンシリサイド層などを含む積層膜を用いてもよい。
【００４１】
次に、リソグラフィー技術とドライエッチング技術を用いて、窒化シリコン膜１０８とポリシリコン膜１０６をパターニングする。その後、ＷＤ用ＮＭＯＳ形成領域に、リソグラフィー技術を用いて選択的に、リンを１０ｋｅＶ、５ｅ１３ｃｍ-2の条件でイオン注入しＮ−領域１０９を形成する（図２Ｅ）。
【００４２】
次に、厚さ３０ｎｍの窒化シリコン膜を形成し、リソグラフィー技術とドライエッチング技術を用いてＷＤ用ＮＭＯＳ領域を選択的にエッチバックしてサイドウォール絶縁膜１１０を形成する。その後、ＷＤ用ＮＭＯＳ形成領域に、砒素を３０ｋｅＶ、３ｅ１５ｃｍ-2の条件でイオン注入してＮ＋領域１１１を形成する（図２Ｆ）。
【００４３】
その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコンからなる層間絶縁膜１１２を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。その後、コンタクトホールを形成し、次いでリンを注入してセルＴｒ形成領域内の拡散領域１１３を形成する（図２Ｇ）。
【００４４】
次に、コンタクトホールにリンドープシリコンを埋設してコンタクトプラグ１１４を形成する（図２Ｈ）。
【００４５】
この後、通常の方法に従って、層間絶縁膜１２０、１３０、１４０、１５０、コンタクトプラグ１２１、ビアプラグ１２３、１３１、ビット線１２４、上層配線１２２、容量を形成して、図１に示す構造を得ることができる。
【００４６】
次に、本発明の製造方法の他の実施例を説明する。
【００４７】
前述の製造例と同様にして図２Ｃに示す工程まで実施する。
【００４８】
チャネル不純物領域１０７を形成した後に、図５に示すように、リンを８０ｋｅＶ、７ｅ１２ｃｍ-2の条件で注入し、セルＴｒの拡散領域５１３とＷＤ用ＮＭＯＳのＮ−領域５０９を同時に形成する。
【００４９】
以降の工程は、前述の実施例のプロセスに従って半導体装置を製造することができる。その際、ＷＤ用ＮＭＯＳのＮ−領域５０９を形成する工程と、セルＴｒの拡散領域５１３を形成する工程を省略できる。
【００５０】
この製造例によれば、前述の製造例で行っていた、ＷＤ用ＮＭＯＳのＮ−領域を形成するためのリソグラフィー工程を省略でき、また、ＷＤ用ＮＭＯＳのＮ−領域を形成するためのイオン注入工程とセルＴｒの拡散領域５１３を形成するためのイオン注入工程を同時に実施できるため、製造コストを低減することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置の一実施例を説明するための断面図である。
【図２Ａ】本発明の製造方法の一実施例を説明するための一工程を示す断面図である。
【図２Ｂ】図２Ａの工程に続く工程を示す断面図である。
【図２Ｃ】図２Ｂの工程に続く工程を示す断面図である。
【図２Ｄ】図２Ｃの工程に続く工程を示す断面図である。
【図２Ｅ】図２Ｄの工程に続く工程を示す断面図である。
【図２Ｆ】図２Ｅの工程に続く工程を示す断面図である。
【図２Ｇ】図２Ｆの工程に続く工程を示す断面図である。
【図２Ｈ】図２Ｇの工程に続く工程を示す断面図である。
【図３】本発明の半導体装置の他の実施例を説明するための平面図である。
【図４】本発明の半導体装置の他の実施例を説明するための平面図である。
【図５】本発明の製造方法の他の実施例を説明するための図２Ｃの工程に続く工程を示す断面図である。
【符号の説明】
【００５２】
１０１  半導体基板（シリコン基板）
１０２  素子分離
１０３  溝
１０４  溝
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  チャネル不純物領域
１０８  ゲート上絶縁膜（窒化シリコン膜）
１０９  Ｎ−領域
１１０  サイドウォール絶縁膜
１１１  Ｎ＋領域
１１２  層間絶縁膜
１１３  拡散領域
１１４  コンタクトプラグ
１２０  層間絶縁膜
１２１  コンタクトプラグ
１２２  上層配線
１２３  ビアプラグ
１２４  ビット線
１３０  層間絶縁膜
１３１  ビアプラグ
１４０  層間絶縁膜
１４１  容量下部電極
１４２  容量絶縁膜
１４３  容量上部電極
１５０  層間絶縁膜
３０１  活性領域
３０２  ゲートパターン
４０１  活性領域
４０２  ゲートパターン
５０９  Ｎ−領域
５１３  拡散領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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