(57)【要約】      （修正有）【課題】「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させる。【解決手段】シリコン基板１０と、シリコン基板に離間して設けられたソース領域およびドレイン領域１４ａ、１４ｂと、ソース領域およびドレイン領域との間のシリコン基板上に設けられた第１障壁層２１と、伝導帯内に量子化された少なくとも１つのエネルギー準位を含む第１エネルギー準位群が形成される第１量子井戸層２２と、第２障壁層２３と、伝導帯内に第１エネルギー準位群のエネルギー準位とそれぞれ異なる量子化された少なくとも１つのエネルギー準位を含む第２エネルギー準位群が形成され、第２エネルギー準位群のうちで、第１エネルギー準位群のうちのいずれかのエネルギー準位ＥＣ１よりも大きなエネルギー準位ＥＣ２が存在する第２量子井戸層２４と第３障壁層２５と、制御電極２６とを有するメモリセル１を備え、第２量子井戸層は電子が蓄積可能。【選択図】図１
2009076764.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板に、離間して設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間の前記シリコン基板上に設けられた第１障壁層と、
前記第１障壁層上に設けられ、伝導帯内に量子化された少なくとも１つのエネルギー準位を含む第１エネルギー準位群が形成される第１量子井戸層と、
前記第１量子井戸層上に設けられた第２障壁層と、
前記第２障壁層上に設けられ、伝導帯内に前記第１エネルギー準位群のエネルギー準位とそれぞれ異なる量子化された少なくとも１つのエネルギー準位を含む第２エネルギー準位群が形成され、前記第２エネルギー準位群のうちで、前記第１エネルギー準位群のうちのいずれかのエネルギー準位ＥＣ１よりも大きなエネルギー準位ＥＣ２が存在する第２量子井戸層と、
前記第２量子井戸層上に設けられた第３障壁層と、
前記第３障壁層上に設けられた制御電極と、
を有するメモリセルを備え、
前記第２量子井戸層は、電子が蓄積可能であることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第１量子井戸層および前記第２量子井戸層の層厚が１．２ｎｍ以下であることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
ＥＣ２−ＥＣ１≧０．３ｅＶ
であることを特徴とする請求項１または２記載の不揮発性半導体メモリ。
【請求項４】
前記第２量子井戸層は多重量子井戸構造を有し、前記多重量子井戸構造の各量子井戸は同じエネルギー準位および同じ層厚を有していることを特徴とする請求項１または２記載の不揮発性半導体メモリ。
【請求項５】
前記第２量子井戸層は、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、ＭｎおよびＦｅからなる第１群の中から選択した少なくとも１つの元素が添加されたＴｉ、ＺｒまたはＨｆの酸化物誘電体膜を有することを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体メモリ。
【請求項６】
前記第２量子井戸層は、前記第１群の中から選択された少なくとも１つの元素と、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕからなる第２群の中から選択された少なくとも１つの元素と、が添加された、Ｔｉ、ＺｒまたはＨｆの酸化物誘電体膜を有することを特徴とする請求項５記載の不揮発性半導体メモリ。
【請求項７】
前記第２量子井戸層は、ポリシリコン、窒化物金属、炭化物金属、酸化物金属、Ｐｔ、Ｉｒ、Ｒｕから選択された少なくとも一つを含んでいることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体メモリ。
【請求項８】
前記第２量子井戸層は窒化シリコン層であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体メモリ。
【請求項９】
前記窒化シリコン層のシリコン量と窒素量との比が０．９５よりも大きいことを特徴とする請求項８記載の不揮発性半導体メモリ。
【請求項１０】
前記メモリセルからデータを読み出す際のリーク電流密度が１．０×１０−９Ａ／ｃｍ２以下であることを特徴とする請求項１乃至９のいずれかに記載の不揮発性半導体メモリ。
【請求項１１】
請求項１乃至１０のいずれかに記載の不揮発性半導体メモリの書き込み方法であって、
前記第１エネルギー準位群内のエネルギー準位と前記第２エネルギー準位群内のエネルギー準位とが共鳴を起こす正電圧を前記制御電極に印加することによりデータの書き込みを行うことを特徴とする書き込み方法。
【請求項１２】
請求項１乃至１０のいずれかに記載の不揮発性半導体メモリの消去方法であって、  
前記第１エネルギー準位群内のエネルギー準位と前記第２エネルギー準位群内のエネルギー準位とが共鳴を起こす負電圧を前記制御電極に印加することによりデータの消去を行うことを特徴とする消去方法。
【請求項１３】
請求項１乃至１０のいずれかに記載の不揮発性半導体メモリの消去方法であって、  
前記第１量子井戸層の価電子帯内の量子化されたエネルギー準位と前記第２量子井戸層の価電子帯内の量子化されたエネルギー準位とが共鳴を起こす負電圧を前記制御電極に印加することによりデータの消去を行うことを特徴とする消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリおよびその書き込み方法ならびにその消去方法に関する。
【背景技術】
【０００２】
一般的に、不揮発性半導体メモリの１つであるフラッシュメモリは、記憶のための電気的な保持動作（保持電源供給）が不要な不揮発性メモリであり、製品完成後でもプログラム等が容易に書き込めるため、多種多様な電子機器に多用されている。次世代以降のフラッシュメモリは、さらに微細化及び低電圧動作が求められている。
【０００３】
この次世代以降のフラッシュメモリにおけるトンネル層は、「書き込みまたは消去」の時には、高速書き込みまたは高速消去を行うために、より大きな電流が流れ、かつ「電荷保持」または「データ読み出し」の時には、漏れ電流（リーク電流）がより小さいことが望まれている。
【０００４】
しかし、一般に、書き込みおよび消去の高速化を図ると、保持特性が悪くなる傾向がある。通常、トンネル障壁の高さは固定されるので、障壁を低くかつ薄くすることで「書き込みおよび消去の高速化」が実現できるが、その時、「電荷保持特性および読み出し特性」は劣化する。反対に、障壁を高くかつ厚くすることで「電荷保持特性および読み出し特性」は向上するが、「書き込みおよび消去」の速度が遅くなってしまう。このように、「書き込みおよび消去の高速化」と「電荷保持特性および読み出し特性の向上」を両立させることは困難である。
【０００５】
この問題を解決するものとして、トンネル層に電子を溜めることで電子障壁を高くさせるという提案がなされている（例えば、非特許文献１参照）。この場合、クーロンブロッケードを使っており、Ｓｉドットに電子を溜めることが特徴である。
【０００６】
また、「書き込みおよび消去」の高速化を行うために、単一量子井戸構造が用いることが提案されている（例えば、特許文献１参照）。
【非特許文献１】R.Ohba et.al.,Technical Digest of Electron Device Meeting 2005 P853
【特許文献１】特開２００１−２４４３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述した非特許文献１に開示される技術を用いた場合、次世代以降のフラッシュメモリにおいて要求される性能を満たすには、量子ドット内のエネルギーレベルを上昇させることが必要であり、より小さな量子ドットを用いることになる。しかし、あまり小さな量子ドットを用いると、電荷を蓄積するためのエネルギーが大きくなってしまうので、クーロンブロッケードを室温以上で維持することは困難になる。即ち、非特許文献１の機構では、微細化が進んだ場合に、室温以上での動作が出来なくなってしまう。
【０００８】
また、特許文献１に開示される技術を用いた場合、電荷保持状態、読み出し状態において十分な電荷保持が出来ない。それは、単一量子井戸の共鳴状態が実効的な障壁を低下させているので、保持された電子がチャネル側に抜ける際の実効障壁も低くなっているためである。つまり、「書き込みおよび消去」の高速化を図ったため、「電荷保持」および「データ読み出し」の特性が劣化していることになる。
【０００９】
このように、従来の技術では、「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができなかった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることのできる不揮発性半導体メモリおよびその書き込み方法ならびにその消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様による不揮発性半導体メモリは、シリコン基板と、前記シリコン基板に、離間して設けられたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域との間の前記シリコン基板上に設けられた第１障壁層と、前記第１障壁層上に設けられ、伝導帯内に量子化された少なくとも１つのエネルギー準位を含む第１エネルギー準位群が形成される第１量子井戸層と、前記第１量子井戸層上に設けられた第２障壁層と、前記第２障壁層上に設けられ、伝導帯内に前記第１エネルギー準位群のエネルギー準位とそれぞれ異なる量子化された少なくとも１つのエネルギー準位を含む第２エネルギー準位群が形成され、前記第２エネルギー準位群のうちで、前記第１エネルギー準位群のうちのいずれかのエネルギー準位ＥＣ１よりも大きなエネルギー準位ＥＣ２が存在する第２量子井戸層と、前記第２量子井戸層上に設けられた第３障壁層と、前記第３障壁層上に設けられた制御電極と、を有するメモリセルを備え、前記第２量子井戸層は、電子が蓄積可能であることを特徴とする。
【００１２】
また、本発明の第２の態様による不揮発性半導体メモリの書き込み方法は、第１の態様による不揮発性半導体メモリの書き込み方法であって、前記第１エネルギー準位群内のエネルギー準位と前記第２エネルギー準位群内のエネルギー準位とが共鳴を起こす正電圧を前記制御電極に印加することによりデータの書き込みを行うことを特徴とする。
【００１３】
また、本発明の第３の態様による不揮発性半導体メモリの消去方法は、第１の態様による不揮発性半導体メモリの消去方法であって、前記第１エネルギー準位群内のエネルギー準位と前記第２エネルギー準位群内のエネルギー準位とが共鳴を起こす負電圧を前記制御電極に印加することによりデータの消去を行うことを特徴とする。
【００１４】
また、本発明の第４の態様による不揮発性半導体メモリの消去方法は、第１の態様による不揮発性半導体メモリの消去方法であって、前記第１量子井戸層の価電子帯内の量子化されたエネルギー準位と前記第２量子井戸層の価電子帯内の量子化されたエネルギー準位とが共鳴を起こす負電圧を前記制御電極に印加することによりデータの消去を行うことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の各実施形態の不揮発性半導体メモリは電荷蓄積型メモリであるので、本発明の実施形態を説明する前に、電荷蓄積型メモリの概要についてまず説明する。
【００１７】
本発明の各実施形態の電荷蓄積型メモリは、少なくとも１個のメモリセル１を有し、このメモリセル１の断面を図１に示す。このメモリセル１は、シリコン半導体基板１０に離間して形成されたソース領域１４ａと、ドレイン領域１４ｂとを有している。このソース領域１４ａと、ドレイン領域１４ｂとの間がチャネル領域１２となる。このチャンネル領域１２上に、メモリ動作を制御するゲート２０が設けられている。ゲート２０は、シリコン基板１０上に、第１障壁層２１、第１量子井戸層２２、第２障壁層２３、第２量子井戸層となる電荷蓄積層２４、第３障壁層となるブロック層２５、および制御電極２６の順に積層された積層構造を有している。ここで、第１障壁層２１と、第１量子井戸層２２と、第２障壁層２３とが第１量子井戸を形成している。また、第２障壁層２３と、第２量子井戸層（電荷蓄積層）２４と、第３障壁層（ブロック層）２５とが第２量子井戸を形成している。このように、ゲート２０は、３重障壁と、２重井戸構造とを有している。このゲート２０のエネルギーバンドを図２（ａ）、２（ｂ）に示す。図２（ａ）は非共鳴状態のときのエネルギーバンド図であり、図２（ｂ）は共鳴状態のときのエネルギーバンド図である。
【００１８】
（共鳴状態および非共鳴状態）
次に、電荷蓄積型メモリの共鳴状態および非共鳴状態について説明する。
【００１９】
まず、本発明の各実施形態と異なり、図３（ａ）に示すような、ゲートが単一障壁を有する場合について考えてみる。単一の障壁を超えた先には、エネルギー準位が連続化した状態（連続状態）の井戸が存在することになる。この状態は、井戸の幅が広いために、量子準位の間隔が狭くなり連続化したと理解することが出来る。メモリ動作温度での準位の広がりを考えると、０．２５ｅＶ以上のエネルギー準位差がないと、連続状態とみなされることになる。この連続状態をもつ井戸のことを、量子井戸と区別する意味で古典井戸と称することにする。このエネルギー幅、０．２５ｅＶは、井戸幅（井戸層の層厚）に換算することが可能であり、井戸幅にして、１．２ｎｍ以下であれば、井戸が量子化されているとみなすことが出来る。
【００２０】
また本発明の各実施形態と異なり、ゲートが単一量子井戸構造を有している場合のエネルギーバンド図を図３（ｂ）に示す。この図３（ｂ）に示すゲートは、井戸内部に１つの量子準位がある量子井戸と連続状態を作る古典井戸（古典井戸部分の右側の障壁は無限に遠方にあると考えられるので描かれていない）とが積層した構造を示している。この場合、量子井戸内の量子準位と、古典井戸内の状態とは波動関数に重なりが生じ、共鳴状態となる。つまり、量子準位以上のエネルギーを持った電子は、連続状態へと通りぬけていく。この様子を、図３（ｂ）の矢印２００で示している。図３（ａ）、３（ｂ）に示すエネルギーバンドを有するゲートを備えているメモリセルのトンネル電流の印加電圧依存性を図４のグラフｇａ、ｇｂにそれぞれ示す。グラフｇａ、ｇｂからわかるように、単一量子井戸構造を有している場合（グラフｇｂ）のほうが、単一障壁構造を有している場合（グラフｇａ）に比べて、低電圧では、リーク電流が減るが、量子レベルを超えるとむしろリーク電流が増えることが分かる。
【００２１】
これに対して、本発明の各実施形態のように、ゲートが二重量子井戸構造を有している場合のエネルギーバンド図を図３（ｃ）に示し、このゲートを備えているメモリセルのトンネル電流の印加電圧依存性を図４のグラフｇｃに示す。第１および第２量子井戸層内部の量子準位が異なる場合、リーク電流が第２量子井戸層に達する確率は殆どゼロである。つまり、電子が第２量子井戸層に達することはない。この状態を非共鳴状態(OFF-resonance state)と称する。この非共鳴状態の実現には、第２井戸が量子化されていることが重要であり、特開２００１−２４４３５２号公報のように第２井戸が、エネルギーバンドが連続状態の古典井戸の場合（例えば、図３（ｂ）に示す場合）は、実現できない。
【００２２】
これに対して、本発明の各実施形態のように、ゲートが二重量子井戸構造を有している場合は、非共鳴状態では、図４のグラフｇｃからわかるように、印加電圧が低電圧の領域で、リーク電流が極端に低下することが分かる。この非共鳴状態において、電荷を保持するか或いはメモリを読み出すようにしたことが、本発明の各実施形態の特徴である。非共鳴状態を用いて読み出しを行えば、読み出し時のリーク電流により電荷が消失することが避けられるので、読み出し後もデータ保持が保証される。
【００２３】
また、本発明の各実施形態のように、ゲートが二重量子井戸構造を有している場合におけるリーク電流の特徴として、ある特定の印加電圧（以下、本明細書では、共鳴電圧という）で共鳴を起こし、共鳴電圧以上の電圧では、むしろリーク電流が桁違いに減少するという特異な現象が見られる。共鳴電圧以上の電圧も、いわば非共鳴状態とみなすことができるので、実効的な障壁が大きくなることがその原因である。この特徴は、二重量子井戸構造を用いた結果として現れる特性である。共鳴電圧以上の電圧を印加したメモリセルでは、書きこみ、消去が桁違いに遅くなるという現象が現れることが、本発明の各実施形態におけるメモリセルの特性である。図３（ａ）や図３（ｂ）に示す、従来の構造では、このような現象は見られない。
【００２４】
ゲートが二重量子井戸構造を有している場合において、図２（ｂ）に示すように、ゲートに電圧を印加して、エネルギー準位をずらし、第１および第２量子井戸層２２、２４の内部の量子準位を一致させることが出来ると、量子準位が共鳴を起こし、リーク電流が第２量子井戸層２４に達する確率がほぼ１となる。この状態を共鳴状態(on-resonance state)と称する。量子準位は、温度により幅を持つ可能性があり、また、ｐ型のシリコン基板１０を用いている場合チャネル１２のドープ量に応じてエネルギーバンドに曲がりが生じる。これらを最大に評価したとき、動作温度により０．１５ｅＶ〜０．２５ｅＶ、チャネルドープ量により０．１５ｅＶ〜０．２５ｅＶ程度のズレが生じることになる。よって、第１および第２量子井戸２２、２４は、最低でも０．３ｅＶ〜０．５ｅＶのエネルギー準位差を持っている必要がある。  共鳴状態が発生している場合、もし、第２量子井戸層２４の内部に電子を蓄積することが出来なければ、電子はそのまま、逆向きに反射され、確率１で戻ってしまう。それに対し、本発明の各実施形態のように、第２量子井戸層２４に電子を蓄積することの出来る機構を付け加えることが出来れば、第２量子井戸層２４までは電子が高密度で注入されるので、非常に高速に電荷注入が出来ることになる。第２量子井戸層２４に電子を蓄積することの出来る機構を付け加えたことも、本発明の各実施形態の特徴である。
【００２５】
電子を蓄積することの出来る機構としては、以下のような工夫が必要である。第２量子井戸層２４は、膜面内に電子トラップサイトが多く存在し、層厚方向には量子化されていることが必要である。そして、面内方向には、量子化されていないことが好ましい。面内に広がった状態を介して、膜面内に電子トラップサイトが多く存在すれば、電子をそのトラップサイトへと移送することが可能となる。以下に示す第２量子井戸の構成により、本発明の各実施形態のトラップサイトの密度は、面密度に換算して、１×１０１２ｃｍ―２以上が確保でき、より好ましくは１×１０１３ｃｍ―２以上が確保できる。つまり、第２量子井戸層は、トラップサイト密度を増強した量子井戸である。それに対し、トラップサイト密度を増強していない、通常の量子井戸では、トラップサイト密度は桁違いに小さく、上記の増強したトラップサイト密度の1割以下であるので、トラップサイトへの電子の移送は殆ど起こらないと言える。
【００２６】
共鳴状態では、第１量子井戸層、第２量子井戸層の各量子井戸内にある確率は同等であるが、トラップサイトの密度が格段に違うので、殆どの電子は第２量子井戸層にトラップされる。第２量子井戸層内のトラップサイトに電子が移送されると、第２量子井戸層内の共鳴準位に電子の空きが出来るので、第１量子井戸層から供給が起こる。このようにして、第２量子井戸層内のトラップサイトに、次から次に電子が蓄積される。結果として、トラップサイトの多い側（第２量子井戸層）に電子の殆どが蓄積されることになる。
【００２７】
また、書き込み後に電圧を切ると、第１量子井戸層内の量子準位に電子は留まることは出来ず、チャネル側へと逃れることになる。
【００２８】
（１）第２量子井戸層の材料として、高誘電体酸化膜に高価数物質を添加した場合
高誘電体酸化膜を用い、その中に高価数物質を添加することで、電子蓄積サイトを作り出すことが可能となる。図５にＳｒＴｉＯ３にＲｕを添加した場合のトラップレベルを示す。ＳｒＴｉＯ３にＲｕを添加すると、Ｒｕの局在したｄ軌道のうち２本分が電子で埋まり、１本分が空の状態で余っている。すなわち、ＳｒＴｉＯ３のバンドギャップ内にＲｕ起因の準位が出現する。この準位は、電子を蓄積することが可能である。Ｒｕの導入量が増えると、この準位はバンドを組み、金属化していく。金属化するまでは、局所的な電荷蓄積準位として働く。この準位は、非常に高密度で導入することが可能なので、空間的に離散的な電荷蓄積層を形成することが可能である。また、金属化する程にＲｕを導入した場合は、Ｒｕの準位の周りに幅を持つったバンドを形成することになる。Ｒｕ以外でも、Ｔｃ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、またはＦｅを用いることができ、これらの物質を本明細書中では第１群と称することとする。
【００２９】
（２）第２量子井戸層の材料として、高誘電体酸化膜に高価数物質とＮを両方とも添加した場合
高誘電体酸化膜を用い、その中に高価数物質を添加することで、電子蓄積サイトを作り出し、更に、Ｎなどの電子受容物質を添加することで、電子蓄積サイトのエネルギー準位を深くすることが可能である。図６にＳｒＴｉＯ３にＲｕとＮを導入したトラップ準位を示す。ＳｒＴｉＯ３にＲｕとＮを導入すると、Ｒｕの局在したｄ軌道のうちの１．５本分が電子で埋まり、１．５本分が空の状態で余っている。そして、Ｎの導入により、空の状態が増え、準位の低下が起こる。電子受容体として、有効な物質として、窒素、炭素、ホウ素、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕが考えられ、これらの物質を本明細書中では第２群と称することとする。
【００３０】
（３）第２量子井戸層の材料として、ＴｉＮなどの金属を用いた場合
ＴｉＮなどの金属薄膜を用いる。金属であれば、電荷蓄積量が足りないという問題は起こらない。但し、金属では、障壁に劣化があると、電荷を消失してしまう可能性がある。しかし、本発明の各実施形態における二重量子井戸構造では、層厚方向の量子準位が一致していなければ、共鳴電流は発生しないので、障壁劣化に強い構造と言える。片方の障壁に劣化が発生しても、井戸内の量子レベルと相互作用しなければ、共鳴が起こらないためである。
【００３１】
またＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯＮ、ＬａＡｌＯ３などの酸化物と接する形で金属の電荷蓄積層を形成するため、耐酸化性が強い金属、或いは酸化されても金属状態を保つ金属でなくてはならない。よって、金属材料としては、窒化金属（ＴｉＮ、ＴａＮ、ＷＮなど）、炭化金属（ＴａＣ、ＷＣなど）、酸化物金属（ＳｒＲｕＯ３など）、Ｐｔ、Ｒｕ、Ｉｒなどが適している。
【００３２】
浮遊ゲート電極と同じようにリンをドープしたポリシリコンも電荷蓄積金属として用いることが出来る。更に、Ｓｉを多量に導入したシリコンリッチなＳｉＮも、ＳｉＮのギャップ内部に金属バンドエネルギーが発生することになる。この金属状態を電荷蓄積層として用いることが出来る。ＳｉＮ膜はＳｉ３Ｎ４の割合でＳｉとＮが導入されると絶縁膜となる。この時、元素の割合はＳｉ量／Ｎ量＝０．７５である。Ｓｉを増やしていくとＳｉダングリングボンドが増加し、電子をトラップできる膜となる。元素の割合がＳｉ量／Ｎ量≧０．９５となるとＳｉＮ膜は金属状態（すなわち、ギャップ内に分散を持ったエネルギーバンドが形成される状態）となり、十分な電荷を蓄積できるようになる。
【００３３】
（４）第２量子井戸層の材料として、ＳｉＮ膜を用いた場合
トラップ膜として用いられているＳｉＮ膜を、用いることも可能である。しかし、従来から問題になっている蓄積電荷量の不足の問題を解消するには、Ｓｉを多量に入れた上記の金属的なＳｉＮ膜が好ましい。
【００３４】
以上の説明から分かるように、層厚方向に量子化された井戸を二重に重ねた構造が基本的な構成である。第１量子井戸層は、電荷を蓄積しない。この第１量子井戸層は、層厚方向に発生している量子準位を使って、電子を注入する発射台としての役割を演じている。第２量子井戸層には、量子準位の共鳴を介して、電子を受け入れ、その電子を蓄積する役割を演じている。ここで、第２量子井戸層は、図７に示すように、同じエネルギー準位および同じ層厚の量子井戸を多重に積層した多重量子井戸構造としても良い。この場合、多重量子井戸部分のエネルギーレベルが幅を持つので、第１量子井戸層と共鳴できるエネルギー範囲が広くなる。この特徴を使うことで、共鳴させるのに必要な印加電圧に幅を持たせることが可能となり制御性が向上するとともに、より高速な書き込みが可能となる。
【００３５】
（第１実施形態）
次に、本発明の第１実施形態による不揮発性半導体メモリを説明する。本実施形態の不揮発性半導体メモリは、電荷蓄積型メモリであって、少なくとも１個のメモリセルを備え、このメモリセルの断面を図１に示す。既に説明したように、このメモリセル１は、ｐ型のシリコン基板１０に離間して形成されたｎ型のソースおよびドレイン領域１４ａ、１４ｂとを有している。このソース領域１４ａと、ドレイン領域１４ｂとの間がチャネル領域１２となる。このチャンネル領域１２上に、メモリ動作を制御するゲート２０が設けられている。ゲート２０は、シリコン基板１０上に、第１障壁層２１と、第１量子井戸層２２と、第２障壁層２３と、第２量子井戸層となる電荷蓄積層２４と、第３障壁層となるブロック層２５と、制御電極２６との順に積層された積層構造を有している。ここで、第１障壁層２１と、第１量子井戸層２２と、第２障壁層２３とが第１量子井戸を形成している。また、第２障壁層２３と、第２量子井戸層（電荷蓄積層）２４と、第３障壁層（ブロック層）２５とが第２量子井戸を形成している。このように、ゲート２０は、３重障壁と、２重井戸構造とを有している。このゲート２０のエネルギーバンドを図２（ａ）、２（ｂ）に示す。図２（ａ）は非共鳴状態のときのエネルギーバンド図であり、図２（ｂ）は共鳴状態のときのエネルギーバンド図である。
【００３６】
まず、本実施形態の第１障壁層２１／第１量子井戸層２２／第２障壁層２３によって形成される第１量子井戸について説明する。この第１障壁層２１／第１量子井戸層２２／第２障壁層２３の両端は、それぞれソース領域１４ａとドレイン領域１４ｂに掛かるようにチャンネル領域１０上に形成される。この積層膜を構成する第１、第２障壁層２１、２３は、誘電率の低いシリコン酸化膜により形成することが望ましい。何故らなら、このような積層構造のゲートにおいては、誘電率の低い層には大きな電圧が配分されるからである。また、第１量子井戸層２２は、井戸の深さが深く出来、制御性がよい物質にて形成することが好ましい。本実施形態では、第１量子井戸層２２は、シリコンにより形成している。
【００３７】
隣のメモリセルとの相互作用を減らす意味で、ゲートの積層構造全体では、ＳｉＯ２換算層厚（ＥＯＴ(Equivalent Oxide Thickness)）が１０ｎｍ以下であることが必要である。その条件の下、第１および第２障壁層２１、２３の層厚はＥＯＴにして半分程度を占めることが望ましい。これは、第１および第２障壁層２１、２３に電圧の多くを配分したいためである。
【００３８】
第１実施形態では、２．５ｎｍの層厚のＳｉＯ２からなる第１障壁層２１、０．５ｎｍの層厚のＳｉからなる第１量子井戸層２２、１．０ｎｍの層厚のＳｉＯ２からなる第２障壁層２３を用いている。この時、量子井戸層２２の部分は量子化されており、図８に示すように伝導帯側には１．５ｅＶの位置に量子準位が出現している。また、価電子帯側には３．０ｅＶの位置に量子準位が出現している。
【００３９】
本実施形態では、第１障壁層２１／第１量子井戸層２２／第２障壁層２３の成膜方法の一例として、まず、層厚が２．３ｎｍのＳｉＯ２の熱酸化膜を形成する。その上にＳｉを１．１ｎｍだけ堆積する。ここで、熱酸化過程を通すと、障壁幅が２．５ｎｍのＳｉＯ２からなる第１障壁層２１、障壁幅が０．５ｎｍのＳｉからなる第１量子井戸層２２、障壁幅が１．０ｎｍのＳｉＯ２からなる第２障壁層２３の積層構造が形成できる。
【００４０】
次に、本実施形態の第２量子井戸層（電荷蓄積層）２４について説明する。  
この第２量子井戸層２４は、高誘電体材料を用いることによって、第１および第２障壁層２１、２３への電圧配分が多くなるので、より低電圧での動作が可能となる。この低電圧化による効果は、第３障壁層（ブロック層）２５への印加電圧を低下することにもなるため、記憶されているデータの消去時に電極２６側からの電子注入を防止することが可能となる。すなわち、電極２６側の電子注入が抑制される。更に、第１障壁層２１／第１量子井戸層２２／第２障壁層２３に加わる電圧の配分が多くなると、第１障壁層２１／第１量子井戸層２２／第２障壁層２３をより薄く、そして、全体に加える全電圧を低く抑えることが可能となる。
【００４１】
制御電極２６に所定の電圧が印加されることで、第１量子井戸層２２中の量子準位と第２量子井戸層（電荷蓄積層）２４中の量子準位とが共鳴を起こし、第２量子井戸層２４に達した電子が、第２量子井戸層２４にトラップされる。本実施形態では、第２量子井戸層（電荷蓄積層）２４として、例えば誘電率３００の高誘電率を有する層厚が０．５５ｎｍのＳｒＴｉＯ３膜を用いている。本実施形態では、第２量子井戸層（電荷蓄積層）２４の成膜方法の一例として、二つのターゲット（ＳｒＴｉＯ３ターゲットとＳｒＲｕＯ３ターゲット）を用いて、酸素／窒素／Ａｒ混合ガスの雰囲気内で同時スパッタリング(Co-sputter)することで、ＳｒＴｉＯ３膜中にＲｕを導入する。ここで、成膜時の窒素量を制御することで窒素を膜中に導入している。成膜した後、窒素／酸素混合雰囲気中でアニール処理を施している。
【００４２】
本実施形態において、成膜時に導入したＲｕ量は、面密度にして例えば、８×１０１３ｃｍ−２であり、これにより大きな蓄積電荷量を得ることができる。また、導入された窒素量は、およそ９×１０１３ｃｍ−２であった。この時、ＲｕはＳｒＴｉＯ３ギャップ中に準位を形成し、準位中には電子がおよそ５０％だけ詰っている。Ｒｕ量とほぼ等量の窒素の導入により、準位内の一つ分の電子の状態が空席になっており、０．３ｅＶ程度のレベル低下がある。残りのおよそ５０％には、図６に示したように、一部あるいは全部に電子を詰め込むことが可能である。また、詰っているおよそ５０％の電子を、一部又は全部を引き抜くことも可能である。つまりデータ消去時に、過剰に電子を引き抜くことが容易であり、又はホールを注入することも容易であり、閾値電圧をマイナス側にまでシフトさせることが可能である。このような構成にすることにより、短時間の電圧印加によって閾値変動を大きくすることができ、記憶動作及び消去動作に有利となる。
【００４３】
従来のシリコン窒化膜では、ホールをトラップさせたり、電子を過剰に抜いたりすることは、非常に困難であり、このため十分な閾値変動幅が確保できていない。これに対して、本実施形態によれば、電子の過剰引き抜き（或いは、ホール注入による過剰消去）による大きな閾値変動幅を確保でき、かつ高速消去が可能である。同様のことは、多量にＳｉを導入した金属化したＳｉＮを電荷蓄積層として用いた場合でも可能だが、その場合については、後述の第３実施形態で説明する。
【００４４】
更に、本実施形態の第２量子井戸層（電荷蓄積層）２４は、ＲｕとＮが添加されたＳｒＴｉＯ３からなっているので、図９に示すように、電荷蓄積のエネルギー準位が非常に深い位置に存在している。そのため、電荷の漏れは、第２量子井戸層に、金属化していないシリコン窒化物を用いた場合と比較して、桁違いに抑制されることになる。電荷蓄積層２４がチタン酸化物の場合、図９に示すように、第２障壁層２３と第２量子井戸層２４との障壁高さ（オフセット）ΔＥｃは３．５ｅＶと非常に大きく、トラップ準位ΔＥｔも、電荷蓄積層２４に添加する物質がＲｕであれば、約１．７ｅＶと非常に大きくなる。なお、金属化していないシリコン窒化物を電荷蓄積層として用いた場合は、ΔＥｃ≒１．１ｅＶ、ΔＥｔ≒０．８ｅＶである。さらに、本実施形態のように窒素、炭素、ホウ素、又は低価数物質（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕ）を導入することで、トラップ準位ΔＥｔを大きくできるので、さらに保持特性の向上が見込まれる。
【００４５】
なお、添加物質によって、トラップ準位ΔＥｔは変化するが、本実施形態で挙げる添加物質（Ｔｃ，Ｒｅ，Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ｃｏ，Ｎｉ，Ｗ，Ｍｏ，Ｃｒ，Ｍｎ，Ｆｅ）では、０．５ｅＶ以上を確保することができる。本実施形態のように窒素、炭素、ホウ素又は低価数物質（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕ）を導入することで、トラップ準位ΔＥｔを０．３ｅＶ程度大きくすることができる。
【００４６】
また、電荷蓄積層２４の母体材料にＨｆ酸化物またはＺｒ酸化物を用いた場合には、ΔＥｃは約２．０ｅＶとチタン酸化物よりも小さくなる。しかし、トラップ準位がチタン酸化物の場合よりも深くなり、トラップ準位ΔＥｔは１．５ｅＶを確保できる。このように本実施形態では、トラップ準位の深さ（図９に示すオフセットΔＥｃとトラップ準位ΔＥｔとの和）が非常に深くなる材料を特定し、蓄積電荷が抜けるのを阻止する能力が大きい利点を利用している。さらに、本実施形態のように窒素、炭素、ホウ素又は低価数物質（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕ）を導入することで、トラップ準位ΔＥｔを大きくできるので、さらに保持特性の向上が見込まれる。
【００４７】
また、電荷蓄積層２４にＴｉと、Ｚｒ（またはＨｆ）とが含まれる場合には、その割合に従ってバンドギャップが生成されると考えれば、あとは全く同じである。例えば、Ｓｒ（Ｔｉ，Ｚｒ）Ｏ３は、有力な母体材料であり、ＴｉまたはＺｒをＲｕにより置換すれば、有効な電荷蓄積層を形成することができる。
【００４８】
また本実施形態においては、第３障壁層２５として、障壁幅が６ｎｍのＡｌ２Ｏ３膜を用い、制御電極２６としてＴａＮ膜を用いている。
【００４９】
ここで、図８を参照して、本実施形態に係るメモリセルの動作を説明する。第１および第２量子井戸層２２、２４内の電子側の量子準位は、それぞれ、ｐ型シリコン基板１０の伝導帯底を基準にして、およそ１．５ｅＶ，２．５ｅＶの位置にある。また、ホール側の量子準位は、ｐ型シリコン基板１０の価電子帯の頂上を基準にして、３．０ｅＶ，４．２ｅＶの位置にある。ここで、ＳｉＯ２からなる第１および第２障壁層２１、２３の障壁幅はそれぞれ２．５ｎｍ、１．０ｎｍであり、Ｓｉからなる第１量子井戸層２２の井戸幅が０．５ｎｍ、Ｒｕが添加されたＳｒＴｉＯ３からなる第２量子井戸層２４の井戸幅が０．５５、Ａｌ２Ｏ３からなる第３障壁層２５の障壁幅が６ｎｍであるので、ゲート２０の積層構造全体のＥＯＴは、５．７ｎｍ（＝２．５＋０．５／３＋１＋０．５５／２５＋６／３）となる。
【００５０】
ａ）書き込み
制御電極２６に＋５．７Ｖを加えると、第１および第２障壁層２１、２３では、それぞれ、２．５Ｖ（＝５．７Ｖ×（２．５ｎｍ／５．７ｎｍ））、１．０Ｖ（＝５．７Ｖ×（１．０ｎｍ／５．７ｎｍ））の電圧降下が起こる。この時、ｐ型Ｓｉ基板１０の価電子帯の頂上と、第１量子井戸層２２の量子準位と、第２量子井戸層２３の量子準位が一致して、電子の共鳴が起こる。これにより、書きこみ動作が可能となる。
【００５１】
ＮＡＮＤ型フラッシュメモリでは、メモリセルが直列に接続されて一列に連なったＮＡＮＤセルのうち、書き込むメモリセル以外は、チャネルを開いた導通状態にする。つまり書き込み後の最大閾値電圧以上の電圧であって、書き込み電圧以下の電圧を制御電極２６に印加することで、書き込むメモリセル以外はメモリセルのＭＯＳトランジスタをＯＮ状態とする。その意味では書き込み電圧をある程度高い値にする必要が出てくるが、本実施形態では、後に示すように、層厚を変えることでかなり自由に書き込み電圧が制御できる。
【００５２】
ｂ）消去
制御電極２６に−６．８Ｖを加えると、第１および第２障壁層２１、２３では、それぞれ、３．０Ｖ（＝６．８Ｖ×（２．５ｎｍ／５．７ｎｍ））、１．２Ｖ（＝６．８Ｖ×（１．０ｎｍ／５．７ｎｍ））の電圧上昇が起こる。この時、ｐ型Ｓｉ基板１０の価電子帯の頂上と、第１量子井戸層２２の量子準位と、第２量子井戸層２４の量子準位が一致して、ホールの共鳴が起こる。これにより、ホールが流れ込むので、ホールによる消去動作が可能となる。
【００５３】
ｃ）読み出し
ＮＡＮＤ型フラッシュメモリでは、メモリセルが直列に接続されて一列に連なったＮＡＮＤセルのうち、読み出すメモリセル以外は、チャネルを開いた導通状態にする。つまり書き込み後の最大閾値電圧以上の電圧であり、書き込み電圧以下の電圧を制御電極２６に印加することで、読み出すメモリセル以外はメモリセルのＭＯＳトランジスタをＯＮ状態とする。読み出すメモリセルは、設定電圧の印加時に、導通状態となるか、非導通状態となるかを測定することで、蓄積データの状態を検出することになる。
【００５４】
ｄ）多値化
電荷注入による準位上昇を使った注入制御（多値化）が出来る。電荷注入により、電荷蓄積層の量子準位がずれると、共鳴しなくなる。これは、準位に注入された電子の相関エネルギー(electron correlation energy)によって起こる。書き込みたいセルに共鳴電圧を印加する。すると電子が高速注入される。電子の相関エネルギーにより、第２量子井戸層２４内の量子準位が書き込まれた量に応じて上昇する。そして、十分に電子が注入されると、共鳴状態からずれ、自動的に電子注入が終わる。ここで注入量が足りない時は、印加電圧を上昇させれば良い。このようにして、注入される電子の量を精度良く一定の範囲に制限することが出来る。つまり、第一の閾値を決めた時、その第一の閾値の分布幅を十分に狭くすることが出来ことが分かる。次に、共鳴する電圧を加えることで、第二の閾値が決まり、その第二の閾値の分布幅も十分に狭くすることが出来る。以上を繰り返すことで、メモリセルの多値化が簡単に出来ることがわかる。また、各閾値の分布幅が狭いことから、低電圧化が可能となる。
【００５５】
電子及び、ホール（正孔）の共鳴が起こるための条件について図１０および図１１を参照して説明する。
【００５６】
量子井戸の内部に出来るエネルギー準位を以下のように定義する。Ｓｉ基板の伝導帯底位置を基準にして、第１量子井戸層内の伝導帯側の量子レベルをＥＣ１（ｎ）（ｎ＝１，２，３・・・）と記す。同様に、第２量子井戸層内の伝導帯側の量子準位をＥＣ２（ｎ）（ｎ＝１，２，３・・・）と記す。ここで、Ｃは伝導帯(conduction band)を意味し、ｎは量子数（正の整数）である。また、Ｓｉ基板の価電子帯の頂上位置を基準にして、第１量子井戸層内の価電子帯側の量子準位をＥＶ１（ｎ）（ｎ＝１，２，３・・・）と記す。同様に、第２量子井戸層内の価電子帯側の量子レベルをＥＶ２（ｎ）（ｎ＝１，２，３・・・）と記す。ここで、Ｖは価電子帯(valence band)を意味し、ｎは量子数（正の整数）である。
【００５７】
まず、電子の共鳴による書き込みについて考える。ｐ型Ｓｉ基板のフェルミ準位（ｐ型基板なので価電子帯の頂上に近い）と、第１量子井戸層２２内の量子準位のエネルギー差は、およそ１．０ｅＶ＋ＥＣ１（１）である。ここで、１．０ｅＶという数値は、フェルミ準位とＳｉの伝導帯の底とのエネルギー差を意味している。第１量子井戸層２２内、第２量子井戸層２４内の量子レベルのエネルギー差は、およそＥＣ２（１）−ＥＣ１（１）である。これら二つの値の比が、第１および第２障壁層２１、２３での電圧降下の比に一致すると、その電圧において電子の共鳴が発生することになる。つまり、次の関係式
［１．０＋ＥＣ１（１）］：［ＥＣ２（１）−ＥＣ１（１）］
＝  第１障壁層２１の障壁幅（ＥＯＴ）：第２障壁層２３の障壁幅（ＥＯＴ）
を満たす時、フェルミ準位、第１量子井戸層２２内のＥＣ１（１）、第２量子井戸層２４内のＥＣ２（１）が全て一致して、電子の共鳴トンネルが起こることになる。
【００５８】
但し、電子の熱分布があるので、基板にある電子はｐ型Ｓｉ基板のフェルミ準位から最大０．３ｅＶ程度の分布が許される。つまり、第一項［１．０＋ＥＣ１（１）］は多少、小さくできることになる。例えば、第１障壁層２１が設計値と比べ多少薄くなっても、或いは、第２障壁層が設計値と比べ多少厚くなってもよいことが分かる。
【００５９】
また、基板のドープ量によっては、フェルミ準位は価電子帯の頂上付近となる。この時、Ｓｉ基板の伝導帯の底から１．１２ｅＶの距離を持つことなる。つまり、第一項［１．０＋ＥＣ１（１）］は多少大きくできることになる。例えば、第１障壁層２１が設計値と比べ多少厚くなっても、或いは、第２障壁層２３が設計値と比べ多少薄くなってもよいことが分かる。
【００６０】
上記の内容を式にまとめると以下のようになる。ここで、ＥＣ１，ＥＣ２はそれぞれ、第１量子井戸層２２、第２量子井戸層２４の内部の量子準位であり、電圧を変化させるときに一致する準位である。
［０．７ｅＶ＋ＥＣ１］／［ＥＣ２−ＥＣ１］≦［第１障壁層の障壁幅］／［第２障壁層の障壁幅］≦［１．１２ｅＶ＋ＥＣ１］／［ＥＣ２−ＥＣ１］
【００６１】
この式が成り立つには、エネルギー準位を変化させても良いが、障壁幅を変化させても良いということが分かる。
【００６２】
次に、ホールの共鳴による消去について考える。Ｓｉ基板の価電子頂上と、第１量子井戸層２２内の量子準位とのエネルギー差をＥＶ１（１）と表しているので、第１量子井戸層２２、第２量子井戸層２４内の量子準位のエネルギー差は、ＥＶ２（１）−ＥＶ１（１）である。これら二つの値の比が、第１および第２障壁層２１、２３の電圧降下の比に一致すると、その電圧においてホールの共鳴が発生することになる。つまり、次に関係式
［ＥＶ１（１）］：［ＥＶ２（１）−ＥＶ１（１）］
＝  第１障壁層の障壁幅（ＥＯＴ）：第２障壁層の障壁幅（ＥＯＴ）
を満たせば共鳴が発生する。但し、Ｓｉ基板価電子頂上では、ホールの熱分布があるので、最大０．３ｅＶの分布は許される。  例えば、第一項［ＥＶ１（１）］は多少小さくできることになる。例えば、第１障壁が設計と比べ多少薄くなっても、或いは、第２障壁が設計と比べ多少厚くなってもよいことが分かる。
【００６３】
また、基板のドープ量によっては、フェルミレベルは価電子帯の頂上よりも高い位置になる。この時、Ｓｉ基板の価電子帯の頂上から最大０．２ｅＶ程度の距離を持つことなる。つまり、第一項［ＥＶ１（１）］は多少大きくできることになる。例えば、第１障壁が設計と比べ多少厚くなっても、或いは、第２障壁が設計と比べ多少薄くなってもよいことが分かる。
【００６４】
上記の内容を式にまとめると以下のようになる。ここで、ＥＶ１，ＥＶ２はそれぞれ、第１量子井戸層、第２量子井戸層の内部の量子準位であり、電圧を変化させるときに一致する準位である。
［ＥＶ１−０．３ｅＶ］／［ＥＶ２−ＥＶ１］≦［第１障壁層の障壁幅］／［第２障壁層の障壁幅］≦［０．２ｅＶ＋ＥＶ１］／［ＥＶ２−ＥＶ１］
【００６５】
この式を満足させるためには、エネルギー準位を変化させても良いが、障壁幅を変化させても良いということが分かる。
【００６６】
電子の共鳴による書きこみと、ホールの共鳴による消去がともに成り立つように設計できる場合がある。上記のように、チャネル中の電子やホールは熱分布を持っているので、この分布を使えば、ある程度の幅を許した設計が可能である。本実施形態では、上記のように、＋５．７Ｖでの電子共鳴書きこみ、−６．８Ｖでのホール共鳴消去が可能である。
【００６７】
第１障壁層、第２障壁層の物理層厚や誘電率を変化させることで、書き込みおよび消去に必要な電圧を調整することが出来る。それは、上記の条件でも分かるように、共鳴により書き込みまたは消去を実現するには、第１および第２障壁層のＥＯＴ比だけが重要だからである。例えば、第１実施形態において、第１障壁層のＥＯＴ：第２障壁層のＥＯＴ＝２．５：１．０＝１．２５：０．５＝３．７５：１．５と変えた第１乃至第３の場合を考えてみよう。この時、全ＥＯＴはそれぞれ、５．７、３．９、７．４ｎｍと変化する（図８参照）。第１場合（本実施形態）は、書き込み電圧が５．７Ｖ、消去電圧が−６．８Ｖとなり、第２の場合は、書き込み電圧が７．８Ｖ、消去電圧が−９．４Ｖとなり、第３の場合は、書き込み電圧が４．９Ｖ、消去電圧が−５．９Ｖとなる。第１、第２障壁層２１、２３の厚みを薄くすると、全ＥＯＴが減り、これらの障壁に配分される電圧は小さくなるので、印加電圧は大きくする必要がある。
【００６８】
また、ブロック層２５の厚みや誘電率を変化させてもゲート２０の積層構造の全ＥＯＴを変化させることが出来るため、書きこみおよび消去に必要な電圧を調整することが出来る。例えば、Ａｌ２Ｏ３からなるブロック層２５の厚みを９ｎｍにすると、本実施形態に比べて、全ＥＯＴが１．０ｎｍ増加することになる（図８に示す第４の場合）。全ＥＯＴが増えると、第１障壁層２１、第２障壁層２３に配分される電圧が減るので、制御電極２６に印可する印加電圧を大きくする必要がある。第１障壁層のＥＯＴ：第２障壁層のＥＯＴ＝２．５：１．０＝１．２５：０．５＝３．７５：１．５と変えた第４乃至第６の場合を考える。この時、第４乃至第６の場合の全ＥＯＴはそれぞれ、６．７ｎｍ、４．９ｎｍ、８．４ｎｍと変化する。そして、第４の場合の書き込み電圧が６．７Ｖ、消去電圧が−８．０Ｖとなり、第５の場合の書き込み電圧が９．８Ｖ、消去電圧が−１１．８Ｖとなり、第６の場合の書き込み電圧が５．６Ｖ、消去電圧が−６．７となる。
【００６９】
このように本実施形態による電子の共鳴による書きこみ、ホールの共鳴による消去を用いることで、図４に示すように、高い電流密度を利用することが出来るので、高速書き込みおよび高速消去が可能である。また、共鳴が起きないとき（非共鳴状態）は、リーク電流が極端に低下するので、従来に比べて、書き込まれた電荷を保持する特性に優れている。また、従来にはなかった、この非共鳴状態を使用することで、消去された状態を維持する点ですぐれた特性を発揮する。例えば、１ＭＶ／ｃｍ以下の低電界では、１．０×１０−１６Ａ／ｃｍ２以下が実現できる。
【００７０】
更に、読み出し時には、非共鳴状態にある電圧を使うことで、蓄積状態に影響なく読み出し動作が可能となる。従来は、この非共鳴状態を使用していないので、読み出し時にも、蓄積状態が変化するおそれがあったが、本実施形態のように、非共鳴状態を用いれば、蓄積状態への影響を皆無に出来る。つまり、読み出し時（閾値電圧以上、共鳴電圧未満の電圧を印加する時）のリーク電流を１．０×１０−９Ａ／ｃｍ２以下にすることが出来る。従来のメモリ構造では、このリーク電流が１桁から２桁程度大きい値となっており、読み出しリークを如何にして抑えるかという問題があった。しかし、本実施形態の二重量子井戸構造を用いれば、読み出しリークが十分に抑えられることが分かる。
【００７１】
以上説明したように本実施形態の不揮発性半導体メモリによれば、高速書き込み、高速消去、保持特性向上、読み出し安定化を行うことができる。すなわち「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【００７２】
（第１変形例）
第１実施形態の第１変形例として、電子共鳴を使った消去について説明する。
【００７３】
本変形例では、ＳｉＯ２からなる第１障壁層２１の層厚を１ｎｍとし、Ｓｉからなる第１量子井戸層２２の層厚を０．８２ｎｍとし、ＳｉＯ２からなる第２障壁層２３の層厚を１ｎｍとしている。この時、図１２に示すように、Ｓｉからなる第１量子井戸層２２の部分は、量子化されており、伝導帯側には、０．５５ｅＶの位置に量子準位が出現している。また、価電子帯側には、１．１ｅＶ、４．３ｅＶの位置に量子準位出現している。
【００７４】
次に、本変形例の第２量子井戸層（電荷蓄積層）２４について説明する。  
この第２量子井戸層２４７は、Ｒｕを多量にドープしたＳｒＴｉＯ３を採用することによって、バンドギャップ内部に出来た状態がバンドを組み、金属化していると考えられる。第２量子井戸層２４の厚みは０．６ｎｍとした。この時、バンドギャップ中の−１．０ｅＶと伝導帯の上の２．１ｅＶに層厚方向に量子化した準位が発現する。ギャップ内の−１．０ｅＶの状態は、層厚方向には量子化されているが、膜面内方向には、金属化していると考えられる。第１量子井戸層２２内の準位とのエネルギー差は１．５５ｅＶとなる。ここで、＋６．７Ｖを印加すると（図１２に示す第１の場合）、Ｓｉ基板の価電子帯の頂上と、第１量子井戸層２２の量子準位、第２量子井戸層２４内の量子準位が一致する。つまり、電子共鳴による書きこみが実現する。また、−６．７Ｖを印加すると、第１量子井戸層２２内の量子準位、第２量子井戸層２４内の量子準位（−１．０ｅＶにあったギャップ内の準位）が一致する。この時、Ｓｉ基板は空の準位が連続状態として存在しているので、電子が共鳴を起こし、第２量子井戸層２４からＳｉ基板へと抜けることになる。第２量子井戸層２４の価電子帯側の量子準位はＳｉの価電子帯の頂上を基準にして、３．９ｅＶの位置に出現するが、第１量子井戸層２２内の量子準位と、Ｓｉ基板の価電子帯の頂上とが一致することはないので、ホールの共鳴状態は発現しない。
【００７５】
本変形例の第２量子井戸層（電荷蓄積層）２４は、ギャップ内に電荷が蓄積されていると考えられる。この状態は、電子の共鳴を起こさせることで、簡単に消去することが可能である。
【００７６】
このように本変形例による電子の共鳴による書き込み、電子の共鳴による消去を用いることで、図４に示すように、高い電流密度を利用することができ、これにより高速書きこみおよび高速消去を行うことが可能となる。また、共鳴が起きないとき（非共鳴状態）は、リーク電流が極端に低下するので、従来に比べて、書き込まれた電荷を保持する特性に優れている。また、従来にはなかった、この非共鳴状態を使用することで、消去された状態を維持する点で優れた特性を発揮する。更に、読み出し時には、非共鳴状態にある電圧を使うことで、蓄積状態に影響なく読み出し動作が可能となる。従来は、この非共鳴状態を使用しなかったので、読み出し時にも、蓄積状態が変化する危険があったが、本変形例の非共鳴状態を使えば、蓄積状態への影響を皆無に出来る。
【００７７】
印加電圧は、第１障壁層２１、第２障壁層２３、第３障壁層２５の厚みや誘電率を変えることで調整が可能である。例えば、Ａｌ２Ｏ３からなる第３障壁層２５の層厚を９ｎｍとすれば、＋８．２Ｖでの電子共鳴書きこみ、−８．２Ｖでの電子共鳴消去となる。また、例えば、図１２に示す第２の場合のように、第１、第２障壁層の障壁幅を両方とも２ｎｍにすれば、＋４．９Ｖでの電子共鳴書き込み、−４．９Ｖでの電子共鳴消去となる。
【００７８】
以上説明したように本変形例の不揮発性半導体メモリによれば、高速書きこみ、高速消去、保持特性向上、読み出し安定化を行うことができる。すなわち「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【００７９】
（第２変形例）
第２変形例として、第２量子井戸層を多重量子井戸にした場合について説明する。第２量子井戸層２４の部分をＲｕとＮをドープしたＳｒＴｉＯ３の単層膜ではなく、Ｒｕ，ＮドープＳｒＴｉＯ３膜（０．５５ｎｍ）／Ａｌ２Ｏ３障壁膜（３ｎｍ）／Ｒｕ，ＮドープＳｒＴｉＯ３膜（０．５５ｎｍ）という構造にする。この時、両側のＲｕ，ＮドープＳｒＴｉＯ３膜（０．５５ｎｍ）には、量子準位が発生している。間に挟んだＡｌ２Ｏ３障壁膜を介して相互作用するので、図７に示すように、準位が０．１ｅＶ程度の幅を持つことになる。このように幅を持たせることで、共鳴を起こす電圧に幅を持たせることが可能となり、制御性が向上するとともに、より高速な書き込みが可能となる。
【００８０】
本変形例も、第１実施形態と同様に、高速書きこみ、高速消去、保持特性向上、読み出し安定化を行うことができる。すなわち「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【００８１】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体メモリについて説明する。  
本実施形態の不揮発性半導体メモリは、第１実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）と基本構造は同じである。第１実施形態とは、第２量子井戸層（電荷蓄積層）２４として、燐（Ｐ）が多量にドープされたポリシリコンを用いている点が異なっている。
【００８２】
まず、第１障壁層２１／第１量子井戸層２２／第２障壁層２３によって、量子井戸が形成される点は第１実施形態と同様である。第２実施形態では、ＳｉＯ２からなる第１障壁層２１の層厚を２．８２ｎｍとし、Ｓｉからなる第１量子井戸層２２の層厚を０．８２ｎｍとし、ＳｉＯ２からなる第２障壁層２３の層厚を１．０ｎｍとしている。この時、図１３に示すように、Ｓｉからなる第１量子井戸層２２の部分は、量子化されており、伝導帯側には、０．５５ｅＶの位置に量子準位が出現している。また、価電子帯側には、１．１ｅＶ，４．３ｅＶの位置に量子準位が出現している。
【００８３】
次に、本実施形態の第２量子井戸層（電荷蓄積層）２４について説明する。  
この第２量子井戸層２４は、燐（Ｐ）を多量にドープしたＳｉを採用することによって、伝導帯の底付近が金属化していると考えられる。厚みは１ｎｍとした。この時、伝導帯直上（０．０ｅＶ）と、１．１ｅＶとに層厚方向に量子化した準位が発現する。第１量子井戸層２２内の準位とのエネルギー差は０．５５ｅＶとなる。ここで、制御電極２６に＋２．８Ｖの電圧を印加すると、Ｓｉ基板の価電子帯の頂上と、第１量子井戸層２２内の量子準位、第２量子井戸層２４内の量子準位が一致する。つまり、電子共鳴による書き込みが実現する。また、−２．８Ｖを制御電極２６に印加すると、第１量子井戸層２２内の量子準位、第２量子井戸層２４内の量子準位（０．０ｅＶにあった準位）が一致する（図１３に示す第１の場合）。この時、Ｓｉ基板は空の準位が連続状態として存在しているので、電子が共鳴を起こし、第２量子井戸層からＳｉ基板へと抜けることになる。第２量子井戸層２４の価電子帯側の量子準位はＳｉ価電子帯の頂上を基準にして、０．７５ｅＶ、３．０ｅＶの位置に出現するが、第１量子井戸層２２内の量子準位と、Ｓｉ基板の価電子帯の頂上とが一致することはないので、ホールの共鳴状態は発現しない。
【００８４】
本実施形態の第２量子井戸層（電荷蓄積層）２４は、燐を多量にドープしているため、伝導帯の底付近に電荷が蓄積されていると考えられる。この状態は、電子の共鳴を起こさせることで、簡単に消去することが可能である。
【００８５】
このように本実施形態による電子の共鳴による書き込み、電子の共鳴による消去を用いることで、図４に示すように、高い電流密度を利用することが出来るので、高速書きこみ・高速消去が可能である。また、共鳴が起きないとき（非共鳴状態）は、リーク電流が極端に低下するので、従来に比べて、書き込まれた電荷を保持する特性に優れている。また、従来にはなかった、この非共鳴状態を使用することで、消去された状態を維持する点で優れた特性を発揮する。更に、読み出し時には、非共鳴状態にある電圧を使うことで、蓄積状態に影響なく読み出し動作が可能となる。従来は、この非共鳴状態を使用しなかったので、読み出し時にも、蓄積状態が変化するおそれがあったが、本実施形態の非共鳴状態を使えば、蓄積状態への影響を皆無に出来る。
【００８６】
共鳴が起こる電圧（共鳴電圧）は、ある程度大きい方が望ましい。それは、ＮＡＮＤ型メモリの場合、「読み出し」や「書き込み」の際、選択されていないセルは、チャネルを開いて、導通状態にする必要があるので、閾値電圧よりも大きな値を制御電極にかけることになる。その段階で非共鳴状態を維持している必要があるので、閾値電圧が共鳴電圧よりも小さいことが望まれるためである。
【００８７】
このように大きな共鳴電圧を実現することは、層厚設計や材料選択（誘電率変化）によって可能である。例えば、第１障壁層、第２障壁層、第３障壁層の厚みの変更で実現できる。ＳｉＯ２からなる第１および第２障壁層２１、２３の厚みを１．１３ｎｍ、０．４ｎｍとし、Ａｌ２Ｏ３からなる第３障壁層２５の厚みを１２ｎｍとするなら、ゲートの積層構造全体のＥＯＴは５．８ｎｍとなり、＋７．９Ｖでの電子共鳴書き込み、−７．９Ｖでの電子共鳴消去となる（図１３に示す第２の場合）。
【００８８】
以上説明したように本実施形態の不揮発性半導体メモリによれば、高速書き込み、高速消去、保持特性向上、読み出し安定化を行うことができる。すなわち「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【００８９】
なお、本実施形態においては、第２量子井戸層としてポリシリコンを用いたが、このポリシリコンは成膜が簡単で、生成エンタルピーが同等かより大きなものをトンネル膜やブロック膜に用いているのでポリシリコンが周囲から酸素を取ることはない。
【００９０】
（第３実施形態）
次に、第３実施形態による不揮発性半導体メモリについて説明する。  
本実施形態の不揮発性半導体メモリは、第１実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）と基本構造は同様である。第１実施形態とは、第２量子井戸層（電荷蓄積層）２４として、多量にＳｉが導入されて金属化したＳｉＮを用いている点が異なる。
【００９１】
まず、第１障壁層２１／第１量子井戸層２２／第２障壁層２３によって、量子井戸が形成される点は第１実施形態と同じである。第３実施形態では、ＳｉＯ２からなる第１障壁層２１の層厚を３．１５ｎｍとし、Ｓｉからなる第１量子井戸層２２の層厚を０．４２ｎｍとし、ＳｉＯ２からなる第２障壁層２３の層厚を０．５５ｎｍとしている。この時、図１４に示すように、Ｓｉからなる第１量子井戸層２２の部分は、量子化されており、伝導帯側には、２．１５ｅＶの位置に量子準位が出現している。また、価電子帯側には、４．２ｅＶの位置に量子準位が出現している。
【００９２】
次に、本実施形態の第２量子井戸層（電荷蓄積層）２４について説明する。  
この第２量子井戸層２４は、Ｓｉが多量に導入されて金属化したＳｉＮを採用することによって、伝導帯底から０．８ｅＶギャップ内に入った部分に、金属状態が発生している。ＳｉＮにおけるＳｉ量と窒素量との比（＝Ｓｉ量／窒素量）が０．９までは、離散的であるが、そこを超えると金属化する。上記比が０．９では蓄積量が少ない。上記比が０．９５以上であれば、蓄積量は十分である。金属だが、層厚方向には量子化しているので、共鳴が起こらない限り、大きなリークは起こらない。本実施形態においては、第２量子井戸層２４におけるＳｉ量と窒素量との比を０．９５以上とした。厚みは１．１ｎｍとした。この時、Ｓｉ伝導帯を基準にして、１．６ｅＶと２．７ｅＶに層厚方向に量子化した準位が発現していると考えられる。第１量子井戸層２２内の準位とのエネルギー差は０．５５ｅＶとなる。ここで、＋５．８Ｖを制御電極２６に印加すると、Ｓｉ基板１０の価電子帯の頂上と、第１量子井戸層２２の量子準位、第２量子井戸層２４内の量子準位が一致する。つまり、電子共鳴による書きこみが実現する。また、−５．８Ｖを制御電極２６に印加すると（図１４に示す第１の場合）、第１量子井戸層２２内の量子準位、第２量子井戸層２４内の量子準位（１．６ｅＶにあった準位）が一致する。この時、Ｓｉ基板は空の準位が連続状態として存在しているので、電子が共鳴を起こし、第２量子井戸層２４からＳｉ基板へと抜けることになる。第２量子井戸層２２の価電子帯側の量子準位はＳｉ基板１０の価電子帯の頂上を基準にして、３．３ｅＶの位置に出現するが、第１量子井戸層２２内の量子準位と、Ｓｉ基板１０の価電子帯の頂上とが一致することはないので、ホールの共鳴状態は発現しない。
【００９３】
本実施形態の第２量子井戸層（電荷蓄積層）２４はＳｉを多量に導入しているため、ギャップ内部に金属状態が発生している。この金属状態は、層厚方向に１．６ｅＶの位置で量子準位を形成していると考えられる。この状態は、第１量子井戸層２２内の量子準位と、電子の共鳴を起こさせることで、簡単に電子を電荷蓄積層２４からチャネル側に流すことが可能である。つまり、消去することが可能である。
【００９４】
このように本実施形態による電子の共鳴による書き込み、電子の共鳴による消去を用いることで、図４に示すように、高い電流密度を利用することが出来るので、高速書き込みおよび高速消去が可能である。また、共鳴が起きないとき（非共鳴状態）は、リーク電流が極端に低下するので、従来に比べて、書き込まれた電荷を保持する特性に優れている。また、従来にはなかった、この非共鳴状態を使用することで、消去された状態を維持する点で優れた特性を発揮する。更に、読み出し時には、非共鳴状態にある電圧を使うことで、蓄積状態に影響なく読み出し動作が可能となる。従来は、この非共鳴状態を使用しなかったので、読み出し時にも、蓄積状態が変化するおそれがあったが、本実施形態のように、非共鳴状態を使えば、蓄積状態への影響を皆無に出来る。
【００９５】
印加電圧は、第１障壁層、第２障壁層、第３障壁層の厚みや誘電率を変えることで調整が可能である。例えば、第３障壁層を１０ｎｍのＡｌ２Ｏ３とすれば、＋７．１Ｖでの電子共鳴書き込み、−７．１Ｖでの電子共鳴消去となる（図１４に示す第２の場合）。
【００９６】
また、本実施形態においては、第２量子井戸層２４として、金属化したＳｉＮ層を用いているが、金属化していないが電荷を蓄積することのできるＳｉＮも用いることができる。金属化したＳｉＮを用いるほうが、電荷をより多く蓄積することが可能となるので、より好ましい。
【００９７】
以上説明したように本実施形態の不揮発性半導体メモリによれば、高速書き込み、高速消去、保持特性向上、読み出し安定化を行うことができる。すなわち「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【００９８】
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体メモリについて説明する。  
本実施形態の不揮発性半導体メモリは、第１実施形態の不揮発性半導体メモリ（電荷蓄積型メモリ）と基本構造はと同じである。第１実施形態とは、第２量子井戸層（電荷蓄積層）２４として、金属ＴｉＮを用いた点が異なる。
【００９９】
まず、第１障壁層２１／第１量子井戸層２２／第２障壁層２３によって、量子井戸が形成される点は第１実施形態と同様である。本実施形態では、ＳｉＯ２からなる第１障壁層の層厚を１．５ｎｍとし、Ｓｉからなる第１量子井戸層２２の層厚を０．７ｎｍとし、ＳｉＯ２からなる第２障壁層の層厚を１．０ｎｍとしている。この時、Ｓｉからなる量子井戸層２２の部分は量子化されており、図１５に示すように伝導帯側には０．７７ｅＶの位置に量子準位が出現している。また、価電子帯側には１．５ｅＶの位置に量子準位が出現している。
【０１００】
次に、本実施形態の第２量子井戸層（電荷蓄積層）２４について説明する。  
この第２量子井戸層２４は、金属ＴｉＮを用いたことによって、伝導帯底付近が金属化していると考えられる。この第２量子井戸層２４の厚みは１ｎｍとした。この時、Ｓｉ伝導帯底を基準にして、−０．４ｅＶと１．９４ｅＶに層厚方向に量子化した準位が発現する。第１量子井戸層２２内の準位とのエネルギー差は１．１７ｅＶとなる。ここで、＋５．５Ｖを制御電極２６に印加すると、Ｓｉ基板の価電子帯頂上と、第１量子井戸層２２内の量子準位、第２量子井戸層２４内の量子準位が一致する。つまり、電子共鳴による書きこみが実現する。また、−５．５Ｖを制御電極２６に印加すると、第１量子井戸層２２内の量子準位、第２量子井戸層２４内の量子準位（−０．４ｅＶにあった準位）が一致する（図１５に示す第１の場合）。この時、Ｓｉ基板１０は空の準位が連続状態として存在しているので、電子が共鳴を起こし、第２量子井戸層２４からＳｉ基板１９へと抜けることになる。第２量子井戸層２４の価電子帯側の量子準位はＳｉ基板１０の価電子帯頂上を基準にして、３．５ｅＶの位置に出現するが、第１量子井戸層２２内の量子準位と、Ｓｉ基板１０の価電子帯頂上とが一致することはないので、ホールの共鳴状態は発現しない。
【０１０１】
本実施形態の第２量子井戸層（電荷蓄積層）２４は金属であるため、伝導帯の底付近に電荷が蓄積されていると考えられる。この状態は、電子の共鳴を起こさせることで、簡単に消去することが可能である。
【０１０２】
このように本実施形態のような電子の共鳴による書き込み、電子の共鳴による消去を用いることで、図４に示すように、高い電流密度を利用することが出来るので、高速書き込み・高速消去が可能である。また、共鳴が起きないとき（非共鳴状態）は、リーク電流が極端に低下するので、従来に比べて、書き込まれた電荷を保持する特性に優れている。また、従来にはなかった、この非共鳴状態を使用することで、消去された状態を維持する点で優れた特性を発揮する。更に、読み出し時には、非共鳴状態にある電圧を使うことで、蓄積状態に影響なく読み出し動作が可能となる。従来は、この非共鳴状態を使用しなかったので、読み出し時にも、蓄積状態が変化するおそれがあったが、本実施形態のように非共鳴状態を使えば、蓄積状態への影響を皆無に出来る。
【０１０３】
制御電極に印加する印加電圧は、第１障壁層２１、第２障壁層２３、第３障壁層の厚みや誘電率を変えることで調整が可能である。例えば、第３障壁層として、層厚が１０ｎｍのＡｌ２Ｏ３を用いれば、＋７．１Ｖでの電子共鳴書き込み、−７．１Ｖでの電子共鳴消去となる（図１５に示す第２の場合）。
【０１０４】
以上説明したように本実施形態の不揮発性半導体メモリによれば、高速書き込み、高速消去、保持特性向上、読み出し安定化を行うことができる。すなわち「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させることができる。
【０１０５】
本実施例では、第２量子井戸層を形成する金属としてＴｉＮを用いたが、周囲の酸化物（ＳｉＯ２、Ａｌ２Ｏ３など）に対して安定な金属であれば、量子井戸の形成が可能である。例えば、窒化物金属、炭化物金属、酸化物金属を第２量子井戸層として用いることができる。また、Ｐｔ，Ｉｒ，Ｒｕなどは、酸化されにくいので、周囲の酸化物から酸素を奪いとることは考えなくてよく、第２量子井戸層として用いることができる。つまり、酸化する時の安定化エネルギーが小さい金属であれば、第２量子井戸層として用いることができる。
【０１０６】
以上、説明した第１から第４実施形態を用いた不揮発性半導体メモリ（電荷蓄積型メモリ）は、以下のような作用効果を得ることができる。  
１）書き込み、及び消去では、共鳴トンネル効果を用いるため、高速に出来る。つまり、共鳴トンネル時は、高確率で電子やホールがトンネルするため、実効的に低障壁になる。図１６（ａ）には、電子共鳴による書きこみ、消去のイメージを示す。また、図１６（ｂ）には、電子書きこみ、ホール消去のイメージを示す。
２）保持状態では、非共鳴状態であるので、特性が向上する。つまり、非共鳴トンネル時は、トンネル確率が極端に低下するので、実効的に高障壁になる。非共鳴状態を使った保持状態では、リーク電流を１．０×１０−１６Ａ／ｃｍ２以下に抑えることが可能である。
３）読み出し動作時を、非共鳴状態で行うことが可能であるので、読み出し時の電荷移動は完全に阻止できる。非共鳴状態を使った読み出し動作では、読み出しリーク電流を１．０×１０−９Ａ／ｃｍ２以下に抑えることが可能である。
４）印加電圧によるスイッチングであり、高い温度にも対応できる（温度に強い）。電荷トラップによるトンネル障壁の向上（クーロンブロッケード）では、微細化するほど、温度に弱くなるが、本発明では、高温（１００℃）でも問題ない。
５）電荷注入によるレベル上昇を使った注入制御（多値化）が出来る。電荷注入により、電荷蓄積層の量子レベルがずれると、共鳴しなくなる。そのため、分布幅の狭い閾値を得ることが可能である。また、電子注入が自動的に停止する過程を使えば、メモリセルの多値化が簡単に出来る。また、多値化した場合に、各閾値の分布幅が狭いことから、低電圧化が可能となる。
【０１０７】
尚、第１乃至第４実施形態では、シリコン基板上に形成したメモリセルについて説明したが、これの構造に限定されるものではない。シリコン基板以外の基板例えば、ガラス基板上にシリコン層を形成し、本実施形態のメモリセル構造を形成することも可能である。
【０１０８】
この構造を利用することで液晶表示素子等の表示素子の制御駆動回路内に不揮発性半導体メモリとして形成することもできる。ガラス基板の他にも、セラミックス基板等の成形時のプロセス温度に耐えうる基板、及びプロセス時に不要なガスを発生させない基板であれば、特には限定されない。
【０１０９】
本発明の各実施形態においては、大きな共鳴トンネル電流により書き込み・消去を高速に行い、非共鳴状態により保存・読み出しを低いリーク電流にて行っている。これを実現するために、二重量子井戸構造を有し、かつ、第二量子井戸に十分な電荷を溜めることが出来る構成が必要である。
【０１１０】
上記各実施形態では第二量子井戸に電子をトラップする構成のメモリセルに関して記述しているが、第二量子井戸にホールをトラップする構成のメモリセルも、全構成を反転して考えることにより可能となる。より具体的には、基板はｎ型を用いる。
【０１１１】
書き込み方法は、第１量子井戸層の価電子帯内のエネルギー準位と第２量子井戸層の価電子帯内のエネルギー準位とが共鳴を起こす負電圧を制御電極に印加することにより行う。この時、ホールがチャネルから第二量子井戸に注入される。
【０１１２】
消去方法は、第１量子井戸層の価電子帯内のエネルギー準位と第２量子井戸層の価電子帯内のエネルギー準位とが共鳴を起こす正電圧を制御電極に印加することによって行う。この時、ホールが第二量子井戸からチャネル側に放出される。
【０１１３】
消去方法の第二は、第１量子井戸層の伝導帯内のエネルギー準位と第２量子井戸層の伝導帯内のエネルギー準位とが共鳴を起こす正電圧を制御電極に印加することによって行う。この時、電子がチャネルから第二量子井戸に注入される。
【０１１４】
以上、説明した各実施形態による不揮発性半導体メモリは、据え置き型及び、携帯型の電子機器（例えば、パソコン、電話機、ＰＤＡ、テレビジョン、ナビゲーションシステム、録音再生機器等）に搭載して、データやアプリケーションソフトウエア又は、プログラムを記憶させて利用することができる。
【０１１５】
さらに、撮像機器（例えば、デジタルスチルカメラ、デジタルビデオカメラ）における画像データ・音声を蓄積させることができる。また、その他、インターネットやＬＡＮネットワークなどのネットワークを通じて通信を行う家電機器や複合型プリンタＦＡＸ装置等に搭載されるメモリやハードディスクドライブ（ＨＤＤ）に換わってその機能を代行することも容易に実現する。
【０１１６】
このように、従来の機器におけるメモリやＨＤＤと同様に、データ蓄積、一時保存に極めて有用である。また、電子部品の回路においては、システムＬＳＩの内部メモリやキャッシュメモリとして、或いは電子回路の一部として不揮発性メモリを使用するメモリ混載型のシステムに搭載することができる。より高度には、システム（回路の機能等）を必要に応じて書き換えてしまう書き換え可能なシステムＬＳＩとして用いることも想定する。
【０１１７】
なお、前述した各実施形態においては、ＭＯＮＯＳ型或いはＦＧ型フラッシュメモリを例に挙げて説明したが、ＭＯＮＯＳ型或いはＦＧ型フラッシュメモリを集積化させたメモリ回路、及びロジック回路が同一チップ上に混載されるシステムＬＳＩ等に対しても容易に適用することができ、本発明の範囲内である。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１１８】
【図１】本発明の各実施形態に係るメモリセルを示す断面図。
【図２】図１に示すメモリセルの非共鳴状態および電子の共鳴状態のエネルギーバンド図。
【図３】メモリセルのエネルギーバンドを示す図。
【図４】図３に示した各状態のリーク電流の電圧依存特性を示すグラフ。
【図５】ＳｒＴｉＯ３にＲｕを添加した際のギャップ中に発生する準位について説明する図。
【図６】ＳｒＴｉＯ３にＲｕとＮを添加した際のギャップ中に発生する準位について説明する図。
【図７】第２量子井戸層が多重量子井戸になった場合の説明の図。
【図８】第１実施形態に係るメモリセルのエネルギーバンド図。
【図９】メモリセルの障壁高さ（オフセット）ΔＥｃ、トラップ準位ΔＥｔを説明する図。
【図１０】量子レベルと共鳴状態について説明する図。
【図１１】量子レベルと共鳴状態について説明する図。
【図１２】第１実施形態の第１変形例に係るメモリセルのエネルギーバンド図。
【図１３】第２実施形態に係るメモリセルのエネルギーバンド図。
【図１４】第３実施形態に係るメモリセルのエネルギーバンド図。
【図１５】第４実施形態に係るメモリセルのエネルギーバンド図。
【図１６】電子共鳴による書き込みおよび消去と、電子共鳴による書き込みおよびホール共鳴による消去を説明する図。
【符号の説明】
【０１１９】
１  メモリセル
１０  Ｓｉ基板
１２  チャネル領域
１４ａ  ソース領域
１４ｂ  ドレイン領域
２０  ゲート
２１  第１障壁層
２２  第１量子井戸層
２３  第２障壁層
２４  第２量子井戸層（電荷蓄積層）
２５  第３障壁層（ブロック層）
２６  制御電極
【図１】
2009076764.tif 000003
【図２】
2009076764.tif 000004
【図３】
2009076764.tif 000005
【図４】
2009076764.tif 000006
【図５】
2009076764.tif 000007
【図６】
2009076764.tif 000008
【図７】
2009076764.tif 000009
【図８】
2009076764.tif 000010
【図９】
2009076764.tif 000011
【図１０】
2009076764.tif 000012
【図１１】
2009076764.tif 000013
【図１２】
2009076764.tif 000014
【図１３】
2009076764.tif 000015
【図１４】
2009076764.tif 000016
【図１５】
2009076764.tif 000017
【図１６】
2009076764.tif 000018