(57)【要約】【課題】ＭＯＳＦＥＴにおいて、ボディ領域に溝を設けてアバランシェ耐量を向上させている。またｎ型不純物拡散領域を溝により分割して、ソース領域を形成している。しかし、ソース領域より深い溝を形成することにより、チャネル領域も深くなり、セル密度が低下することによりオン抵抗が向上しない問題があった。【解決手段】ソース領域間に、ソース領域より浅い溝を設ける。溝内に形成されるボディ領域は、従来構造より浅くすることができ、チャネル領域も浅くすることができる。これにより、チャネル領域の横拡散を防止でき、セル密度を向上させることができ、オン抵抗を低減することができる。またトレンチ構造の場合には、チャネル領域が浅く形成できるので、スイッチング特性を向上させる利点も有する。【選択図】    図１
2009076762.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板上に設けた一導電型半導体層と、
該半導体層表面に設けた第１絶縁膜と、
該第１絶縁膜上に設けたゲート電極と、
隣り合う前記ゲート電極間の前記半導体層表面に設けられた逆導電型のチャネル領域と、
前記ゲート電極の側面および上面を被覆する第２絶縁膜と、
前記ゲート電極の端部の前記チャネル領域表面に設けられ、一部が前記第２絶縁膜から露出する一導電型のソース領域と、
隣り合う前記ソース領域間に該ソース領域より浅く設けられた溝と、
前記溝の内壁に設けられた逆導電型のボディ領域と、
前記第２絶縁膜および前記溝を覆って設けられたソース電極と、
を具備することを特徴とする半導体装置。
【請求項２】
一導電型半導体基板と、
該半導体基板上に設けた一導電型半導体層と、
該半導体層上に設けた逆導電型のチャネル領域と、
該チャネル領域を貫通し前記一導電型半導体層に達するトレンチと、
前記トレンチ内に設けられた第１絶縁膜と、
前記トレンチ内に埋め込まれ、且つ前記チャネル領域上に突出したゲート電極と、
前記突出したゲート電極の側面および上面を被覆する第２絶縁膜と、
前記ゲート電極の端部の前記チャネル領域表面に設けられ、一部が前記第２絶縁膜から露出する一導電型のソース領域と、
隣り合う前記ソース領域間に該ソース領域より浅く設けられた溝と、
前記溝の内壁に設けられた逆導電型のボディ領域と、
前記第２絶縁膜および前記溝を覆って設けられたソース電極と、
を具備することを特徴とする半導体装置。
【請求項３】
前記溝の側壁は、前記第２絶縁膜の側面より内側に位置することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記溝内に前記ソース電極が埋め込まれることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記ソース領域の側面は、前記溝の側壁に露出することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項６】
一導電型半導体基板上に一導電型半導体層を形成し、前記半導体層表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
隣り合う前記ゲート電極間の前記半導体層表面に逆導電型のチャネル領域を形成する工程と、
全面に第２絶縁膜を形成し、該第２絶縁膜により前記ゲート電極の側面および上面を被覆する工程と、
前記ゲート電極の端部の前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記第２絶縁膜上にマスクを設けてエッチングし、隣り合う前記ソース領域間に該ソース領域より浅い溝を形成する工程と、
前記溝の内壁に逆導電型のボディ領域を形成する工程と、
全面の等方性エッチングにより前記第２絶縁膜の膜厚を減少させ、前記ソース領域の表面の一部を露出する工程と、
全面にソース電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記溝は、前記エッチングにより側壁に前記ソース領域が露出する幅まで開口部が広げられることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
一導電型半導体基板上に一導電型半導体層を形成し、該半導体層表面に逆導電型のチャネル領域を形成する工程と、
前記チャネル領域を貫通し前記半導体層に達するトレンチを形成する工程と、
少なくとも前記トレンチ内壁を被覆する第１絶縁膜を形成する工程と、
前記トレンチに埋設され、且つ前記チャネル領域上に突出したゲート電極を形成する工程と、
全面に第２絶縁膜を形成し、該第２絶縁膜により突出した前記ゲート電極の周囲を被覆する工程と、
前記ゲート電極間の前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記第２絶縁膜上にマスクを設けてエッチングし、隣り合う前記ソース領域間に該ソース領域より浅い溝を形成する工程と、
前記溝の内壁に逆導電型のボディ領域を形成する工程と、
全面の等方性エッチングにより前記第２絶縁膜の膜厚を減少させ、前記ソース領域の表面の一部を露出する工程と、
全面にソース電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記溝は、前記エッチングにより側壁に前記ソース領域が露出する幅まで開口部が広げられることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ソース領域は、前記ゲート電極間の前期チャネル領域表面に一導電型不純物を注入し、前記第２絶縁膜の形成時の熱処理により拡散して形成することを特徴とする請求項６または請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にセル密度の向上により低オン抵抗化を実現する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図２１および図２２を参照し、従来の半導体装置としてｎチャネル型のＭＯＳＦＥＴを例に説明する。
【０００３】
図２１の如く、ｎ＋型シリコン半導体基板２１の上にｎ−型半導体層２２を積層してドレイン領域を設ける。ｎ−型半導体層２２表面には複数のｐ型のチャネル領域２４を設ける。隣り合うチャネル領域２４間のｎ−型半導体層２２表面にはゲート絶縁膜３１を介してゲート電極３３が設けられる。ゲート電極３３はその周囲を層間絶縁膜３６で被覆される。また、チャネル領域２４表面にはｎ＋型のソース領域３５が設けられ、ソース領域３５間には、ソース領域３５より深い溝４０が設けられる。溝４０の内壁にはｐ型不純物の拡散領域であるボディ領域３７が設けられ、表面に設けたソース電極３８は、溝４０の内壁に露出したソース領域３５およびボディ領域３７とコンタクトする（例えば特許文献１参照。）。
【０００４】
図２２を参照し、上記のＭＯＳＦＥＴの製造方法の一例を説明する。
【０００５】
ｎ＋型シリコン半導体基板２１の上にｎ−型半導体層２２を積層する。ｎ−型半導体層２２表面に第１絶縁膜、ドープされたポリシリコン層および第２絶縁膜３６ａをこの順で形成し、これらを所望のマスクＭでパターンニングして、ゲート絶縁膜３１、ゲート電極３３および第２絶縁膜３６ａを形成する（図２２（Ａ））。
【０００６】
隣り合うゲート電極３３間にｐ型不純物をイオン注入及び拡散してチャネル領域２４を形成し、また隣り合うゲート電極３３間にｎ型不純物をイオン注入及び拡散し、ｎ型不純物拡散領域３５’を形成する（図２２（Ｂ））。
【０００７】
その後、全面を被覆する絶縁膜を形成し、これをドライエッチングすることによりゲート電極３３の側面を覆うサイドウォール３６ｂと溝４０を形成する。第２絶縁膜３６ａとサイドウォール３６ｂはゲート電極３３を被覆する層間絶縁膜３６となる。溝４０は、ゲート電極３３間のｎ型不純物拡散領域３５’を完全に分割する深さに形成され、これにより互いに分離したソース領域３５が形成される（図２２（Ｃ））。
【０００８】
その後、溝４０の内壁にｐ型不純物をイオン注入及び拡散してボディ領域３７を形成し、全面にソース電極３８を形成して、図２１に示す最終構造を得る。
【特許文献１】特許第３３２６３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のＭＯＳＦＥＴでは、ソース領域３５間に溝４０が形成され、溝４０内にボディ領域３７が形成されている。このように溝４０を形成することで、ボディ領域３７とソース領域３５とのコンタクト面積が増加するので、この領域での抵抗が低減し、アバランシェ耐量を向上させることができる。
【００１０】
また、上記のＭＯＳＦＥＴの製造方法においてソース領域３５は、隣り合うゲート電極３３間に連続するｎ型不純物拡散領域３５’を形成後、当該領域を溝４０で分割することで、互いに分離した領域に形成される。更にボディ領域３７は、溝４０内にｐ型不純物を注入及び拡散することによって形成している。
【００１１】
しかし、完全に分離したソース領域３５を形成するには、ｎ型不純物拡散領域３５’より深い溝４０を形成する必要がある（図２２（Ｃ）参照）。そして溝４０内に形成されるボディ領域３７は、溝４０の底部から所望の深さに形成される。
【００１２】
ところで、ＭＯＳＦＥＴの耐圧は、ボディ領域３７の底部からチャネル領域２４底部までの深さＤ’によって決定される。つまり溝４０を形成する場合には、同じ耐圧で溝４０を形成しない構造と比較して、ボディ領域３７の底部が深い位置に形成される。つまり所望の深さＤ’を確保するためには、チャネル領域２４も溝４０の深さを考慮した深い位置に形成しておく必要がある。
【００１３】
チャネル領域２４はｐ型不純物のイオン注入および拡散により形成した領域である。従って、深いチャネル領域２４を深く形成するとその分、基板の水平方向への拡散（横拡散）も大きくなり、隣り合うゲート電極３３間の距離が拡大してしまう。つまり従来の半導体装置では、セルピッチの増大によってオン抵抗が増大する問題があった。
【課題を解決するための手段】
【００１４】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該半導体基板上に設けた一導電型半導体層と、該半導体層表面に設けた第１絶縁膜と、該第１絶縁膜上に設けたゲート電極と、隣り合う前記ゲート電極間の前記半導体層表面に設けられた逆導電型のチャネル領域と、前記ゲート電極の側面および上面を被覆する第２絶縁膜と、前記ゲート電極の端部の前記チャネル領域表面に設けられ、一部が前記第２絶縁膜から露出する一導電型のソース領域と、隣り合う前記ソース領域間に該ソース領域より浅く設けられた溝と、前記溝の内壁に設けられた逆導電型のボディ領域と、前記第２絶縁膜および前記溝を覆って設けられたソース電極と、を具備することにより解決するものである。
【００１５】
第２に、一導電型半導体基板と、該半導体基板上に設けた一導電型半導体層と、該半導体層上に設けた逆導電型のチャネル領域と、該チャネル領域を貫通し前記一導電型半導体層に達するトレンチと、前記トレンチ内に設けられた第１絶縁膜と、前記トレンチ内に埋め込まれ、且つ前記チャネル領域上に突出したゲート電極と、前記突出したゲート電極の側面および上面を被覆する第２絶縁膜と、前記ゲート電極の端部の前記チャネル領域表面に設けられ、一部が前記第２絶縁膜から露出する一導電型のソース領域と、隣り合う前記ソース領域間に該ソース領域より浅く設けられた溝と、前記溝の内壁に設けられた逆導電型のボディ領域と、前記第２絶縁膜および前記溝を覆って設けられたソース電極と、を具備することにより解決するものである。
【００１６】
第３に、一導電型半導体基板上に一導電型半導体層を形成し、前記半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜上にゲート電極を形成する工程と、隣り合う前記ゲート電極間の前記半導体層表面に逆導電型のチャネル領域を形成する工程と、全面に第２絶縁膜を形成し、該第２絶縁膜により前記ゲート電極の側面および上面を被覆する工程と、前記ゲート電極の端部の前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記第２絶縁膜上にマスクを設けてエッチングし、隣り合う前記ソース領域間に該ソース領域より浅い溝を形成する工程と、前記溝の内壁に逆導電型のボディ領域を形成する工程と、全面の等方性エッチングにより前記第２絶縁膜の膜厚を減少させ、前記ソース領域の表面の一部を露出する工程と、全面にソース電極を形成する工程と、を具備することにより解決するものである。
【００１７】
第４に、一導電型半導体基板上に一導電型半導体層を形成し、該半導体層表面に逆導電型のチャネル領域を形成する工程と、前記チャネル領域を貫通し前記半導体層に達するトレンチを形成する工程と、少なくとも前記トレンチ内壁を被覆する第１絶縁膜を形成する工程と、前記トレンチに埋設され、且つ前記チャネル領域上に突出したゲート電極を形成する工程と、全面に第２絶縁膜を形成し、該第２絶縁膜により突出した前記ゲート電極の周囲を被覆する工程と、前記ゲート電極間の前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記第２絶縁膜上にマスクを設けてエッチングし、隣り合う前記ソース領域間に該ソース領域より浅い溝を形成する工程と、前記溝の内壁に逆導電型のボディ領域を形成する工程と、全面の等方性エッチングにより前記第２絶縁膜の膜厚を減少させ、前記ソース領域の表面の一部を露出する工程と、全面にソース電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明によれば、プレーナー構造の縦型の半導体装置において、ソース領域間に溝を形成することによってボディ領域とソース電極とのコンタクト面積を増加させ、アバランシェ耐量を向上させた半導体装置において、当該溝をソース領域より浅くすることで、セル密度の低減によるオン抵抗の増大を防止できる。
【００１９】
従来では、ソース領域より深い溝を形成することにより、ボディ領域の形成位置が深くなり、所定の耐圧（ボディ領域の底部からチャネル領域の底部までの距離）を確保するためチャネル領域は更に深い位置に形成する必要があった。チャネル領域を不純物拡散領域で形成する場合には、深いチャネル領域を形成することにより横拡散も大きくなり、ゲート電極間距離が増加してしまう問題があった。
【００２０】
しかし、本実施形態では、ソース領域より浅い溝によって、ボディ領域の位置も浅くでき、これに伴いチャネル領域も浅く形成できる。従って、横拡散の広がりを防止でき、セル密度を向上させることができる。
【００２１】
また、溝の側壁および底面に露出したボディ領域がソース電極とコンタクトするため、溝を設けない構造と比較してボディ領域の抵抗を低減でき、アバランシェ耐量を向上できる。
【００２２】
第２に、溝の側壁にソース領域を露出させることで、ソース領域とソース電極とのコンタクト面積が増加するので、抵抗低減に寄与できる。
【００２３】
第３に、トレンチ構造の縦型の半導体装置の場合でも、チャネル領域を浅く形成できる。ドレイン領域の一部となるｎ−型半導体層は、チャネル領域の底面からｎ−型半導体層の底部までの厚み（深さ）およびボディ領域底面からチャネル領域底面までの厚み（深さ）が所定の値に設計され、耐圧を確保している。従ってチャネル領域を深く形成する必要があると、ｎ−型半導体層を更に厚く形成することとなり、オン抵抗が増加してしまう。
【００２４】
また、特にトレンチ構造においては、チャネル領域が深いとトレンチも深く形成する必要がある。すなわち、ゲート絶縁膜の面積が増加し、ゲート−ソース間の寄生容量が増加することになる。これにより、入力容量Ｃｉｓｓが増加するため、スイッチング特性を劣化させる問題がある。
【００２５】
しかし、本実施形態によれば、チャネル領域を浅く形成できるので、オン抵抗の増大やスイッチング特性の劣化を防止できる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態を、半導体装置としてｎチャネル型のＭＯＳＦＥＴを例に図１から図２０を参照して説明する。  
【００２７】
図１は、第１の実施形態のＭＯＳＦＥＴの構造を示す図であり、１つのＭＯＳＦＥＴのセルを中心とした断面図である。図１（Ｂ）は図１（Ａ）の拡大図である。
【００２８】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、チャネル領域４と、ゲート電極７と、溝１２と、ゲート絶縁膜６と、層間絶縁膜１０と、ソース領域９と、ボディ領域１３と、ソース電極１８とを有する、いわゆるプレーナー構造の縦型ＭＯＳＦＥＴである。
【００２９】
図１（Ａ）を参照して、ｎ＋型のシリコン半導体基板１の上に、ｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層したドレイン領域を設ける。尚、ｎ−型半導体基板（ｎ−型半導体層）２の主面に不純物拡散によって低抵抗層（ｎ＋型半導体基板）１を形成する場合もある。
【００３０】
ｎ−型半導体層２表面にゲート酸化膜６が設けられゲート酸化膜６上に、ドープされたポリシリコン層をパターンニングしたゲート電極７を配置する。ゲート電極７の周囲（側面および上面）は層間絶縁膜１０で覆われる。
【００３１】
ゲート電極７は例えば平面パターンにおいてストライプ状に配置され、チャネル領域４もゲート電極７間のｎ−型半導体層２表面にストライプ状に配置される。
【００３２】
ソース領域９はチャネル領域４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極７の下方の一部と重畳し、ゲート電極７を挟んでその両端に配置される。ソース領域９間のチャネル領域４には溝１２が設けられる。
【００３３】
図１（Ｂ）を参照して、溝１２はソース領域９より浅く、ｎ−型半導体層２の表面からの深さＤ１は、例えば０．１μｍ〜０．３μｍ程度である。ソース領域９のｎ−型半導体層２表面からの深さＤ２は、例えば０．３μｍ〜０．５μｍ程度である。
【００３４】
溝１２の幅Ｗ１は例えば１μｍ程度であり、隣り合う層間絶縁膜１０間の離間距離Ｗ２は例えば３μｍ程度である。すなわち、溝１２を中心とした場合に、その側壁は、層間絶縁膜１２の側面より内側に位置する。
【００３５】
溝１２の内壁（側壁および底部）には高濃度のｐ型不純物の拡散領域であるボディ領域１３が設けられる。ボディ領域１３の底部からチャネル領域４底部までの距離Ｄ３は、耐圧によって決定し、ここでは一例として２μｍ程度である。
【００３６】
ソース領域９の表面の一部は、ゲート電極７側面の層間絶縁膜１０から露出する。全面に設けたソース電極１８は溝１２内にも埋設され、層間絶縁膜１０から露出したソース領域９の一部と溝１２内に露出したボディ領域１３は、ソース電極１８とコンタクトする。
【００３７】
また、図示は省略するが、基板１裏面には、ドレイン電極が設けられる。
【００３８】
本実施形態は、ボディ領域１３内に溝１２が設けられ、溝１２内にソース電極１８が埋め込まれる構造である。これにより、ボディ領域１３とソース電極１８とのコンタクト面積が向上し、溝を設けない構造と比較してボディ領域１３における抵抗を低減することができ、アバランシェ耐量の向上に寄与できる。
【００３９】
更に、本実施形態の溝１２はその底部が、ソース領域９の底部より浅く設けられる。これにより、セル密度を向上させることができるものであり、以下に説明する。
【００４０】
図２１および図２２を参照して、従来のＭＯＳＦＥＴの製造方法において、ソース領域３５は、隣り合うゲート電極３３間に連続するｎ型不純物拡散領域３５’を形成後、当該領域を溝４０で分割することで、互いに分離した領域に形成している。更にボディ領域３７は、溝４０内にｐ型不純物を注入及び拡散することによって形成している。
【００４１】
しかし、完全に分離したソース領域３５を形成するには、ｎ型不純物拡散領域３５’より深い溝４０を形成する必要がある。つまり、ソース領域３５より深い溝を形成することにより、溝４０内に形成されるボディ領域３７の形成位置も深くなっていた。
【００４２】
この構造において、所定の耐圧を確保するには、ボディ領域３７底部からチャネル領域２４底部までの距離Ｄ’は耐圧に応じた必要な深さを維持しなければならないので、チャネル領域２４は更に深い位置に形成する必要があった。
【００４３】
チャネル領域２４を不純物拡散領域で形成する場合には、深いチャネル領域２４を形成することにより基板水平方向の拡散（横拡散）も大きくなり、ゲート電極間距離Ｗ’が増加してしまう問題があった。
【００４４】
本実施形態では、ソース領域９より浅い溝１２を設けることにより、溝１２の内壁に不純物を拡散して形成するボディ領域１３の位置も浅くできる。これにより、図２１に示す従来構造と同等の耐圧を維持する場合、すなわちボディ領域１３底部からチャネル領域４底部までの距離Ｄ３を、従来の距離Ｄ’と同等にする場合であっても、従来構造よりチャネル領域４深さＤｃを浅く形成できる。従って、横拡散の広がりを防止でき、セル密度を向上させることができる。
【００４５】
具体的には、チャネル領域４深さＤｃが４μｍ程度であり、チャネル領域４幅Ｗｃが１０μｍ程度となり、ゲート電極１０間の距離Ｗ３が１５μｍ程度となる。同じ耐圧を確保する場合に、従来構造（図２１）ではゲート電極３３間の距離Ｗ’が例えば１５．６μｍ程度であるので、本実施形態によれば、セル密度を１．０４倍程度向上させることができる。
【００４６】
また図２の如く、溝１２はその側壁からソース領域９が露出する幅Ｗ１’に形成してもよい。溝１２の側壁にソース領域９を露出させることで、ソース領域９とソース電極１８とのコンタクト面積が増加するので、抵抗低減に寄与できる。
【００４７】
図３から図１０を参照し、第１の実施形態（図１）の半導体装置の製造方法について、説明する。
【００４８】
第１工程（図３参照）：一導電型半導体基板上に一導電型半導体層よりなるドレイン領域を形成し、ドレイン領域表面に第１絶縁膜を形成する工程。
【００４９】
ｎ＋型シリコン半導体基板１にｎ−型半導体層２を積層するなどしてドレイン領域を形成する。全面を熱酸化（１０００℃程度）し、閾値に応じた膜厚のゲート酸化膜６を形成する。
【００５０】
第２工程（図４参照）：第１絶縁膜上にゲート電極を形成する工程。
【００５１】
全面に膜厚５０００Å程度のノンドープのポリシリコン層７’を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。レジスト膜ＰＲを形成し、ゲート電極の形成領域を覆うマスクを形成する（図４（Ａ））。
【００５２】
レジスト膜ＰＲをマスクとしてポリシリコン層７’およびゲート酸化膜６をドライエッチングし、基板表面のパターンにおいて例えばストライプ状のゲート電極７を形成する。ゲート酸化膜６はゲート電極７と重畳し、同様のパターンに形成される（図４（Ｂ））。
【００５３】
尚、不純物がドープされたポリシリコン層７’を全面に堆積後、パターンニングしてゲート電極７を形成してもよい。
【００５４】
第３工程（図５参照）：隣り合うゲート電極間のドレイン領域表面に逆導電型のチャネル領域を形成する工程。
【００５５】
ゲート電極７をマスクとして全面にｐ型不純物（例えばボロン：Ｂ）をイオン注入する。注入条件は、ドーズ量が５×１０１３ｃｍ−２、加速電圧が８０ＫｅＶ程度である。その後熱処理により拡散し、ｐ型のチャネル領域４を形成する。チャネル領域４は、隣り合うゲート電極７間のｎ−型半導体層２表面に配置される。また、チャネル領域４端部はゲート電極７端部の下方と重畳する。チャネル領域４の深さＤｃは４μｍ程度であり、幅Ｗｃは１０μｍ程度である。
【００５６】
第４工程および第５工程（図６および図７参照）：全面に第２絶縁膜を形成し、第２絶縁膜によりゲート電極の側面および上面を被覆する工程、およびゲート電極の端部のチャネル領域表面に一導電型のソース領域を形成する工程。
【００５７】
レジスト膜ＰＲによりゲート電極７およびその両端のチャネル領域４の一部が露出するマスクを設け、高濃度のｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入条件は、ドーズ量が１×１０１６ｃｍ−２、加速電圧が１４０ＫｅＶである（図５）。
【００５８】
全面に、膜厚８０００Åの第２絶縁膜１０’を堆積する。第２絶縁膜は例えばＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１０’である。ＮＳＧ膜１０’により、ゲート電極７の側面および上面が被覆される。
【００５９】
ＮＳＧ膜１０’の成膜時の熱処理によりｎ型不純物を拡散し、ゲート電極７両端のチャネル領域４表面に、ソース領域９を形成する。ソース領域９も一部がゲート電極７と重畳する。また、ソース領域９の深さＤ２は、チャネル領域４表面から０．３μｍ〜０．５μｍ程度である（図７）。隣り合うゲート電極７間に露出したソース領域９およびチャネル領域４もＮＳＧ膜１０’により被覆される。
【００６０】
第６工程（図８参照）：第２絶縁膜上にマスクを設けてエッチングし、隣り合うソース領域間に溝を形成する工程。
【００６１】
ＮＳＧ膜１０’上にレジスト膜ＰＲを堆積し、隣り合うソース領域９間のＮＳＧ膜１０’が露出するようにパターンニングされたマスクを形成する。レジスト膜ＰＲをマスクとしてＮＳＧ膜１０’およびチャネル領域４の一部をエッチングし、溝１２を形成する。溝１２は隣り合うソース領域９の間のチャネル領域４のほぼ中央に設けられる。溝１２のチャネル領域４（ｎ−型半導体層２）表面からの深さＤ１はソース領域９深さＤ２より浅く、例えば０．１μｍ〜０．３μｍ程度である。
【００６２】
また、ＮＳＧ膜１０’が溝１２により分離され、ゲート電極７の周囲（上面および側面）を被覆する層間絶縁膜１０が形成される。
【００６３】
第７工程（図９参照）：溝の内壁に逆導電型のボディ領域を形成する工程。
【００６４】
溝１２を形成したレジスト膜ＰＲのマスクをそのままに、高濃度のｐ型不純物（例えばボロン）をイオン注入する。注入条件は、ドーズ量：５×１０１５ｃｍ−２、加速電圧３５ＫｅＶである。その後熱処理により拡散し、溝１２内壁にｐ型のボディ領域１３を形成する。
【００６５】
ここでは、溝１２の側壁とソース領域９は離間しており、溝１２内壁にはすべてボディ領域１３が露出する。これにより、溝１２を設けない場合と比較して、ボディ領域１３とソース電極１８とのコンタクト面積を増加させることができ、ボディ領域１３における抵抗を低減することによりアバランシェ耐量の向上に寄与できる。
【００６６】
ボディ領域１３の底部からチャネル領域４底部までの深さＤ３は、所望の耐圧を確保できる深さに選択される。
【００６７】
第８工程（図１０参照）：全面の等方性エッチングにより第２絶縁膜の膜厚を減少させ、ソース領域の表面の一部を露出する工程。
【００６８】
レジスト膜ＰＲを除去して全面を等方性エッチングし、層間絶縁膜１０の膜厚を５０００Å程度まで減少させる。これにより、ゲート電極７側面の層間絶縁膜１０はゲート電極７方向に後退し、ｎ−型半導体層２表面にソース領域９の一部が露出する。このように、本実施形態によれば、マスクを設けずにソース領域９と後に形成されるソース電極のコンタクト領域を露出させることができる。
【００６９】
第９工程（図１参照）：全面にソース電極を形成する工程。
【００７０】
全面にバリアメタル層（不図示）を形成し、例えばアルミニウム合金の金属膜を蒸着又はスパッタ法により２００００〜５００００Å程度の膜厚に形成する。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成し、図１に示す最終構造を得る。
【００７１】
ソース電極１８は溝１２内にも埋め込まれ、層間絶縁膜１０から露出したソース領域９および溝１２内のボディ領域１３がソース電極１８とコンタクトする。
【００７２】
このように本実施形態では、ｐ型不純物の拡散領域であるボディ領域１３の一部（中央部）に金属膜（ソース電極１８）が埋め込まれる。従って、従来の如く全て不純物の拡散領域が配置される場合と比較して溝１２内での抵抗値を低減でき、アバランシェ耐量の向上に寄与できる。また、溝１２内壁から横拡散したボディ領域１３はソース領域９下方に達し、ソース領域９下方での抵抗値も低減できる。
【００７３】
更に、全面エッチバックにより層間絶縁膜１０を後退させることにより、溝１２の側壁が、層間絶縁膜１０の側面より内側に位置する。すなわち層間絶縁膜１０の側壁と溝１２の側壁が一致せず階段状に形成されるため、ソース電極１８のステップカバレッジが良好となる利点を有する。
【００７４】
尚、第６工程において溝１２の幅Ｗ１’をソース領域９に達する開口幅に形成してもよい（図２参照）。これにより、溝１２の側壁にもソース領域９が露出するので、ソース領域９とソース電極１８とのコンタクト面積を稼ぐことができる。
【００７５】
図１１から図２０には、本発明の第２の実施形態を示す。
【００７６】
図１１は第２の実施形態のＭＯＳＦＥＴを示す断面図である。
【００７７】
ｎ＋型のシリコン半導体基板１の上に、例えばｎ−型半導体層２を積層するなどしてドレイン領域を設ける。ｎ−型半導体層２表面にはｐ型のチャネル領域４が設けられる。チャネル領域４は、イオン注入及び拡散により半導体層２表面に連続して設けられる。
【００７８】
チャネル領域４を貫通し、ｎ−型半導体層２に達するトレンチ５が複数設けられ、トレンチ５内壁には駆動電圧に応じて数百Åのゲート酸化膜６で被覆される。トレンチ５内にはドープされたポリシリコン層を埋設したゲート電極７が設けられる。ゲート電極７は、トレンチ５の開口部のチャネル領域４を被覆する突出部７ａを有する。ゲート電極７の突出部７ａの周囲（側面および上面）は層間絶縁膜１０で覆われる。ゲート電極７は例えば平面パターンにおいてストライプ状または格子状に配置される。
【００７９】
ソース領域９はチャネル領域４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極７の突出部７ａ下方と重畳し、突出部７ａの両端に配置される。ソース領域９間のチャネル領域４には溝１２が設けられる。溝１２の深さＤ１は、ソース領域９の深さＤ２より浅く設けられる。溝１２の内壁（側壁および底部）には高濃度のｐ型のボディ領域１３が設けられる。
【００８０】
ソース領域９の表面の一部は、ゲート電極７の突出部７ａ側面を被覆する層間絶縁膜１０から露出する。全面に設けたソース電極１８は溝１２内にも埋設され、層間絶縁膜１０から露出したソース領域９の一部と溝１２内に露出したボディ領域１３は、ソース電極１８とコンタクトする。
【００８１】
尚、図示は省略するが基板１裏面にはドレイン電極が設けられる。
【００８２】
第１の実施形態では、プレーナ構造のＭＯＳＦＥＴでありチャネル領域は不純物のイオン注入及び拡散にて形成した。一方、第２の実施形態はトレンチ構造のＭＯＳＦＥＴであり、チャネル領域４は、不純物拡散領域でもよいし、エピタキシャル層でもよい。
【００８３】
この場合でも、耐圧は、チャネル領域４の底面からｎ−型半導体層２の底部までの厚み（深さ）およびボディ領域１３底面からチャネル領域４底面までの厚み（深さ）により決定する。
【００８４】
従って、溝１２をソース領域９より浅く形成することにより、チャネル領域４深さを浅く形成できる。図１１の如く、チャネル領域４を全面に形成した場合には、チャネル領域４の横拡散によってセル密度が増加する、という問題は起こらない。しかし、チャネル領域４が必要以上に深い場合には、オン抵抗の低減が進まない問題がある。本実施形態では、同じ耐圧であればチャネル領域４を浅くすることができるので、低オン抵抗化が実現する。
【００８５】
また、特にトレンチ構造においては、チャネル領域４が深いとトレンチ５も深く形成する必要がある。すなわち、ゲート絶縁膜６の面積が増加し、ゲート−ソース間の寄生容量が増加することになる。これにより、入力容量Ｃｉｓｓが増加するため、スイッチング特性を劣化させる問題がある。
【００８６】
しかし、本実施形態によれば、チャネル領域４を浅く形成できるので、スイッチング特性の劣化を防止できる。
【００８７】
また第２の実施形態においても、図２の如く、溝１２はその側壁からソース領域９が露出する幅に形成してもよい。溝１２の側壁にソース領域９を露出させることで、ソース領域９とソース電極１８とのコンタクト面積が増加するので、抵抗低減に寄与できる。
【００８８】
図１２から図２０を参照し、第２の実施形態の半導体装置の製造方法について説明する。
【００８９】
第１工程（図１２参照）：一導電型半導体基板上に一導電型半導体層を形成し、半導体層表面に逆導電型のチャネル領域を形成する工程。
【００９０】
ｎ＋型シリコン半導体基板１にｎ−型半導体層２を積層するなどしてドレイン領域を形成する。
【００９１】
表面に酸化膜（不図示）を形成した後、チャネル領域の形成領域の酸化膜をエッチングする。この酸化膜をマスクとして全面にｐ型不純物（例えばボロン：Ｂ）をイオン注入する。注入条件は、ドーズ量が５×１０１３ｃｍ−２、加速電圧が８０ＫｅＶ程度である。その後熱処理により拡散し、ｐ型のチャネル領域４を形成する。チャネル領域４は、半導体層２表面に連続して設けられる。チャネル領域４の深さＷｃは例えば１μｍ〜３μｍ程度である。
【００９２】
尚、第２の実施形態では、チャネル領域４をｐ型エピタキシャル層で形成してもよい。
【００９３】
第２工程（図１３参照）：チャネル領域を貫通しドレイン領域に達するトレンチを形成する工程。
【００９４】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（不図示）を生成し、レジスト膜によるマスクをトレンチの開口部となる部分を除いてかける。ＮＳＧ膜をドライエッチングして部分的に除去し、ｎ−型半導体層２が露出したトレンチ開口部を形成する。
【００９５】
更に、ＮＳＧ膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ５を形成する。トレンチ５はチャネル領域４を貫通し、ｎ−型半導体層２に達する。トレンチ５は、平面パターンにおいてストライプ状または格子状に形成する。
【００９６】
第３工程（図１４参照）：少なくともトレンチ内壁を被覆する第１絶縁膜を形成する工程。
【００９７】
ダミー酸化をしてトレンチ５内壁とチャネル領域４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とトレンチ５形成のマスクとなったＮＳＧ膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ５の開口部に丸みをつけ、トレンチ５の開口部での電界集中を避ける効果もある。その後、ゲート酸化膜を形成する。すなわち、全面を熱酸化（１０００℃程度）してゲート酸化膜６を閾値に応じて例えば厚み約数百Åに形成する。
【００９８】
第４工程（図１５参照）：トレンチに埋設され、且つチャネル領域上に突出したゲート電極を形成する工程。
【００９９】
全面にノンドープのポリシリコン層７’を８０００Å程度の膜厚に堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面にＮＳＧ膜８を堆積する。その後レジスト膜（不図示）を全面に塗布してフォトリソグラフィを行い、ＮＳＧ膜８をエッチングする。ＮＳＧ膜８は、トレンチ５およびその周囲に選択的に残存する。
【０１００】
その後、ＮＳＧ膜８をマスクとしてポリシリコン層７’を選択的に除去し、ゲート電極７を形成する。ゲート電極７はトレンチ５に埋設され、且つトレンチ５開口部周囲のチャネル領域４上を覆う突出部７ａを有する。尚、不純物がドープされたポリシリコンを全面に堆積後、パターンニングしてゲート電極７を形成してもよい。
【０１０１】
第５工程および第６工程（図１６、図１７参照）：全面に第２絶縁膜を形成し、第２絶縁膜により突出したゲート電極の周囲を被覆する工程、およびゲート電極間のチャネル領域表面に一導電型のソース領域を形成する工程。
【０１０２】
レジスト膜ＰＲによりゲート電極７（突出部７ａ）およびその両端のチャネル領域４表面が露出するマスクを設け、高濃度のｎ型不純物（例えばヒ素：Ａｓ）を選択的にイオン注入する。注入条件は、ドーズ量が１×１０１６ｃｍ−２、加速電圧が１４０ＫｅＶである（図１６）。
【０１０３】
レジスト膜ＰＲを除去し、全面に、膜厚８０００Åの第２絶縁膜１０’を堆積する。第２絶縁膜は例えばＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１０’である。ＮＳＧ膜１０’により、ゲート電極７の突出部７ａの側面および上面が被覆される。
【０１０４】
ＮＳＧ膜１０’の成膜時の熱処理によりｎ型不純物が拡散され、ゲート電極７両側に位置するチャネル領域４表面に、ソース領域９を形成する。ソース領域９は一部がゲート電極７の突出部７ａと重畳する（図１７）。
【０１０５】
また、隣り合うゲート電極７間に露出したソース領域９およびチャネル領域４もＮＳＧ膜１０’により被覆される。
【０１０６】
第７工程（図１８参照）：第２絶縁膜上にマスクを設けてエッチングし、隣り合うソース領域間に溝を形成する工程。
【０１０７】
ＮＳＧ膜１０’上にレジスト膜ＰＲを堆積し、隣り合うソース領域９間のＮＳＧ膜１０’が露出するようにパターンニングされたマスクを形成する。レジスト膜ＰＲをマスクとしてＮＳＧ膜１０’およびチャネル領域４の一部をエッチングし、溝１２を形成する。溝１２は隣り合うソース領域９の間のチャネル領域４のほぼ中央に設けられる。
【０１０８】
溝１２の深さＤ１はソース領域９深さＤ２より浅く形成される。また、ＮＳＧ膜１０’が溝１２により分離され、ゲート電極７の突出部７ａの周囲（上面および側面）を被覆する層間絶縁膜１０が形成される。
【０１０９】
第８工程（図１９参照）：溝の内壁に逆導電型のボディ領域を形成する工程。
【０１１０】
第１の実施形態の第７工程と同様に溝１２内壁にｐ型のボディ領域１３を形成する。
【０１１１】
ここでは、溝１２の側壁とソース領域９は離間しており、溝１２内壁にはすべてボディ領域１３が露出する。これにより、溝１２を設けない場合と比較して、ボディ領域１３とソース電極１８とのコンタクト面積を増加させることができ、ボディ領域１３における抵抗を低減することによりアバランシェ耐量の向上に寄与できる。
【０１１２】
ボディ領域１３の底部からチャネル領域４底部までの深さＤ３は、所望の耐圧を確保できる深さに選択される。
【０１１３】
第９工程（図２０参照）：全面を等方性エッチングし、第２絶縁膜の膜厚を減少させ、ソース領域の表面の一部を露出する工程。
【０１１４】
溝１２を形成したレジスト膜ＰＲを除去して全面を等方性エッチングし、層間絶縁膜１０の膜厚を５０００Å程度まで減少させる。これにより、ゲート電極７の突出部７ａ側壁の層間絶縁膜１０は突出部７ａ方向に後退し、ソース領域９の表面の一部が露出する。このように、本実施形態によれば、マスクを設けずにソース領域９と後に形成されるソース電極のコンタクト領域を露出することができる。
【０１１５】
第１０工程（図１１参照）：全面にソース電極を形成する工程。
【０１１６】
第１の実施形態の第９工程と同様にソース電極１８を形成し、図１１に示す最終構造を得る。
【０１１７】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。更には、一導電型半導体基板１下方に、逆導電型半導体層を配置したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施形態の半導体装置を説明する断面図である。
【図２】本発明の第１の実施形態の半導体装置を説明する断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第２の実施形態の半導体装置を説明する断面図である。
【図１２】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１７】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１８】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図１９】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図２０】本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。
【図２１】従来の半導体装置を説明する断面図である。
【図２２】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１１９】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
４    チャネル領域
５    トレンチ
６  ゲート酸化膜
７  ゲート電極
７ａ    突出部
９  ソース領域
１０  層間絶縁膜
１２  溝
１３  ボディ領域
１８  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型半導体層
２４  チャネル領域
３１  ゲート酸化膜
３３  ゲート電極
３５  ソース領域
３６  層間絶縁膜
３７  ボディ領域
３８  ソース電極
４０  溝
【図１】
2009076762.tif 000003
【図２】
2009076762.tif 000004
【図３】
2009076762.tif 000005
【図４】
2009076762.tif 000006
【図５】
2009076762.tif 000007
【図６】
2009076762.tif 000008
【図７】
2009076762.tif 000009
【図８】
2009076762.tif 000010
【図９】
2009076762.tif 000011
【図１０】
2009076762.tif 000012
【図１１】
2009076762.tif 000013
【図１２】
2009076762.tif 000014
【図１３】
2009076762.tif 000015
【図１４】
2009076762.tif 000016
【図１５】
2009076762.tif 000017
【図１６】
2009076762.tif 000018
【図１７】
2009076762.tif 000019
【図１８】
2009076762.tif 000020
【図１９】
2009076762.tif 000021
【図２０】
2009076762.tif 000022
【図２１】
2009076762.tif 000023
【図２２】
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