(57)【要約】【課題】スタンダードセル方式のＣＭＯＳ半導体集積回路にて、近接位置にある論理ゲートセル間の配線接続においても上層配線の配線資源を消費していたことにより、配線資源不足で論理ゲートセルの敷詰め密度を上げられず、レイアウト面積の増大を招いていた。【解決手段】論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。【選択図】図１
2009272340.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセル方式で設計するＣＭＯＳ半導体集積回路であって、前記ＣＭＯＳ半導体集積回路が構成要素として論理ゲートセルを有し、前記論理ゲートセルがＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続で構成されかつ入力端子と１個の出力端子を有し、かつ前記入力端子が前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートの各々に電気的接続を持つものでありかつ前記出力端子が前記論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタのドレインと前記論理ゲートセルの出力部分に存在する前記ＮＭＯＳトランジスタのドレインの双方に電気的接続を持つものであって、かつ前記論理ゲートセルが第一方向に走行する第一の金属配線層によるＶＤＤおよびＧＮＤ電源配線を有し、かつ前記入力端子が第一の金属配線層に存在しており、さらに前記ＣＭＯＳ半導体集積回路が論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用するものにおいて、
前記論理ゲートセルであって第一の構造をもつものを構成要素として有し、前記第一の構造として前記出力部分に存在する前記ＰＭＯＳトランジスタのドレインと前記出力部分に存在する前記ＮＭＯＳトランジスタのドレインとを相互接続する出力配線を有しかつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線でありかつ前記第二層出力配線に前記出力端子を有しかつ前記第二層出力配線が前記第二方向に走行しており、さらに前記第一の構造として、前記入力端子が複数個の場合には前記複数個の入力端子の各々が前記第二方向の互いに異なる位置に存在し、さらに前記第一の構造として、前記入力端子の各々から前記第一方向に第一の金属配線層による仮の配線を引き伸ばしたときには前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有するものであって、かつ前記仮の配線のいずれもが前記第二層出力配線と立体的に交差する位置関係を有するものであり、さらに前記第一の構造として、前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線を収容可能な空間的構造を有しかつ前記通過配線は前記第二層出力配線と立体的に交差する位置関係を有するものであり、
さらに加えて第一の論理ゲートセルと第一の配線を構成要素として有し、前記第一の論理ゲートセルが前記第一の構造を持ち前記第一の配線が前記第二方向に走行する第二の金属配線層で構成された配線であって、さらに前記第一の配線と前記第一の論理ゲートセルとが第一方向の近接位置に存在し、前記第一方向の近接位置とは、前記第一の論理ゲートセルが存在する第一のセル列において前記第一の論理ゲートセルと前記第一の配線との間に論理ゲートセルが存在しないか、または前記第一の論理ゲートセルと前記第一の配線との間に前記第一の構造を有する論理ゲートセルのみが存在するものであって、このとき前記第一の論理ゲートセルの前記入力端子と前記第一の配線とが、第一の金属配線層で構成された第二の配線と唯1個の第一層第二層間ビアホールとのみで接続される構造上の特徴を有し、前記特徴により前記第二の配線に第三および第二の金属配線層を使用することなく、第三および第二の金属配線層における利用可能な配線資源を増加させたＣＭＯＳ半導体集積回路。
【請求項２】
第二の論理ゲートセルを構成要素として含み、前記第一の論理ゲートセルの存在する前記第一のセル列と前記第二の論理ゲートセルの存在する第二のセル列とが第二方向の近接位置にあり、前記第二方向の近接位置とは、前記第二の論理ゲートセルの前記出力端子が存在する第一方向の位置をＸとするとき、前記第二のセル列と前記第一のセル列との間にセル列が存在しないか、または前記第二のセル列と前記第一のセル列との間のセル列に出力端子の位置が前記位置Ｘにある論理ゲートセルが存在しないものであって、このとき前記第一の配線が前記第二の論理ゲートセルの前記出力端子に直接接続するかまたは1個の第一層第二層間ビアホールのみを介して接続する構造を有し、この構造により前記第二の論理ゲートセルの前記出力端子と前記第一の論理ゲートセルの前記入力端子とが前記第一の配線と前記第二の配線と第一層第二層間ビアホールによってのみ接続される構造の請求項1記載のＣＭＯＳ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル方式で設計するＣＭＯＳ半導体集積回路に関連し、そこで用いる論理ゲートセルの配置と論理ゲートセル間の配線構造と論理ゲートセルそのものの端子構造に関わるものであり、それらにより配線資源の有効利用を可能としＣＭＯＳ半導体集積回路のレイアウト面積の削減に役立つ手段に関する。
【背景技術】
【０００２】
ＣＭＯＳ半導体集積回路における論理回路の設計手法としてスタンダードセル方式はよく知られた手法である。スタンダードセル方式では、論理機能を実現する単位を論理ゲートセルとして用意する。論理ゲートセルの論理機能の代表にはＮＡＮＤ、ＮＯＲ、ＮＯＴ、ＡＮＤ、ＯＲなどがある。論理回路は、論理設計の段階ではそれら論理ゲートセルを組み合わせ相互接続した接続構造として実現される。これをネットリストと呼ぶ。論理ゲートセルの各々は、レイアウト設計の構成要素部品として利用できるように論理ゲートセル単位でレイアウト形状を有している。レイアウト設計の段階では、ネットリストに含まれる論理ゲートセルに対応したレイアウト形状データを複数のセル列に並べ、このとき論理ゲートセルの端子間配線を施したときに配線長が長くならないように、また複数の配線が互いに接触せず必要な配線が全て接続完結可能なように論理ゲートセルの配置を決める。ただし実際には配線処理を実施しなければ配線が接続完結可能か否かは判断できず、論理ゲートセルの配置が不適切であれば配線処理が完結できないために配置のやり直しが必要になる。
【０００３】
配線処理にあたっては配線トラックの概念が使用される。第一層（Ｍ１）、第二層（Ｍ２）、第三層（Ｍ３）といった金属配線層には、それぞれ配線を通したいときに配線が乗るべき位置を配線トラックとして定義している。Ｍ１層を横方向配線に使えばＭ２層は通常縦方向配線に、Ｍ３層は横方向配線に使われる。これらの配線トラックを同時に見ると格子状に見えることから配線グリッドとも呼ぶ。また配線に使える各層の配線トラックを配線資源とよぶことがあり、配線処理で配線が完結しない場合は、配線資源が不足しているという。ネットリストが決定すると、論理ゲートセル間にどれだけの配線が必要となるかが決まるが、論理ゲートセルを狭い領域に密に敷き詰めると使える配線資源が少ないのでネットリストが必要とする配線資源を満たさず配線処理が完結しない。この場合は論理ゲートセルの敷詰め密度を低くし、別の言葉で表現すると論理ゲートセルを広い領域に疎に配置しなおし、それによって利用可能な配線資源を増やすことで配線処理が完結可能になる。どれだけの広い領域が必要かは設計対象に依存する。一般に広い領域に論理ゲートセルを疎に配置するほど配線処理を完結させることは容易となるが、その代わり回路のレイアウト面積が大きくなるために集積回路チップの製造単価は上昇する。
【０００４】
背景技術について説明を続ける。ＣＭＯＳ半導体集積回路で用いる論理ゲートセルの代表的な従来技術について説明する。図１３（ａ）は論理ゲートセルＮＡＮＤ２の従来技術によるレイアウト構造を図示したものである。ＮＡＮＤ２の論理記号とトランジスタレベルの回路図を図１９に示す。図１３（ｂ）は図１３（ａ）の中から拡散層とポリシリコン配線層３を抜出したものである。拡散層にはＰ型拡散層１とＮ型拡散層２がある。拡散層とポリシリコン配線層の交点にＭＯＳトランジスタが形成され、Ｐ型拡散層１上にはＰＭＯＳトランジスタ４、５が、Ｎ型拡散層２上にはＮＭＯＳトランジスタ６、７が形成されている。図１３（ｃ）は同様に金属配線層であるＭ１配線層とコンタクトホールを抜出したものである。Ｍ１配線層は通常は論理ゲート内部の配線接続に用い、論理ゲート同士の配線にはＭ２配線層、Ｍ３配線層およびそれより上層の配線層を用いるのが普通である。
ＶＤＤ電源線は高電位の電源線であり、図１３（ａ）および（ｃ）から明らかなように第一方向（横方向）に走行しており、ＧＮＤ電源線は接地電位の電源線であり同じく第一方向に走行している。論理ゲートセルにて電源線が第一方向に走行する場合は、論理ゲートセル間配線に用いるＭ２配線層の配線は必然的に第二方向の配線に用いられる。このことについて説明する。スタンダードセル方式のレイアウトでは、場合により論理ゲートセルを配置しないセル列を設けて、Ｍ１層を配線に用いたいことがある。この場合、Ｍ１配線層では電源配線が第一方向に走行しているため、Ｍ１層の配線も第一方向の配線として使わざるを得ない。その結果一つ上層のＭ２配線層の配線は直交する第二方向の配線として使用することになる。
ＰＭＯＳトランジスタ４のソース領域すなわちＰＭＯＳトランジスタ４に付随するＰ型拡散領域からＶＤＤ電源線に、Ｍ１配線１１にて接続しており、ＰＭＯＳトランジスタ５のソース領域すなわちＰＭＯＳトランジスタ５に付随するＰ型拡散領域からＶＤＤ電源線に、Ｍ１配線１２にて接続している。またＮＭＯＳトランジスタ６のソース領域すなわちＮＭＯＳトランジスタ６に付随するＮ型拡散領域からＧＮＤ電源線に、Ｍ１配線１３にて接続している。さらに、ＰＭＯＳトランジスタ４、５に共通するドレイン領域すなわちＰＭＯＳトランジスタ４と５に共に付随するＰ型拡散領域から、ＮＭＯＳトランジスタ７のドレイン領域すなわちＮＭＯＳトランジスタ７に付随するＮ型拡散領域に、Ｍ１配線１４にて接続しており、このＭ１配線１４上にＮＡＮＤ２の出力端子Ｙが存在する。ＰＭＯＳトランジスタ４、５およびＮＭＯＳトランジスタ７は論理ゲートセルの出力部分に存在するトランジスタである。Ａ、ＢはＮＡＮＤ２の入力端子でありＭ１配線層に存在する。入力端子ＡはＭ１配線層からコンタクトホールを介してポリシリコン配線３に接続しさらにＰＭＯＳトランジスタ４のゲートおよびＮＭＯＳトランジスタ６のゲートと電気的接続を持っている。また入力端子Ｂは同様にＰＭＯＳトランジスタ５のゲートおよびＮＭＯＳトランジスタ７のゲートと電気的接続を持っている。
【０００５】
以上の従来技術による論理ゲートセルＮＡＮＤ２の主要な構成は次のように要約できる。論理ゲートセルはＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続で構成されており、入力端子と１個の出力端子を有している。また前記入力端子は前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートの各々に電気的接続を持つものである。また前記出力端子は、論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタのドレインと同じく出力部分に存在する前記ＮＭＯＳトランジスタのドレインの双方に電気的接続を持つものである。さらに論理ゲートセルは第一方向（横方向）に走行するＭ１配線層によるＶＤＤおよびＧＮＤ電源配線を有しており、また前記入力端子および前記出力端子がＭ１配線層に存在している。さらに電源線が第一方向に走行することから、論理ゲートセルの端子間接続配線として第二方向（縦方向）に走行する配線に必然的にＭ２配線層を使用する。
【０００６】
従来技術による標準的なＮＡＮＤ２では、先に示したように論理ゲートセル内の配線にはすべてＭ１配線層を使用しており、入力端子および出力端子は全てＭ１配線層に存在する。その理由は、論理ゲートセルの内部では、Ｍ１配線層のみで配線が完結しそれ以外の金属配線層を使用する必要がないためであり、またＭ１配線層よりも上層の例えばＭ２配線層を使えば、それだけ配線資源を余計に消費する、という考えによるものである。入力端子をポリシリコン配線層に持つ事例は、半導体集積回路の集積度が低く動作速度の遅い時代には存在したが現在は見られない。線幅が０．１８マイクロメーター以降の微細化の進んだ製造プロセスでは、ポリシリコン配線層が論理ゲート間配線に使われた場合の抵抗成分による動作速度低下の問題や配線接続時の設計制約の複雑化に伴うＣＡＤツール実現上の問題によりポリシリコン配線層に入力端子を持つ事例は姿を消し、現在はＭ１配線層に入力端子を持つことが標準となった。論理設計に頻繁に使用するＮＡＮＤ２の標準的設計は以上のようになっている。
まれな例として、ＮＡＮＤ２とは異なる機能の、より構造の複雑な論理ゲートセルを対象として小面積化を実現する場合に、出力端子をＭ２配線層に持つ論理ゲートセルのレイアウト例がある。
【特許文献１】特許第３１１０４２２号
【０００７】
ＮＡＮＤ２に次いで多用される論理ゲートセルとして、２入力ＮＯＲ、略してＮＯＲ２、ＮＯＴ、３入力ＮＡＮＤ、略してＮＡＮＤ３、３入力ＮＯＲ、略してＮＯＲ３がある。ＣＭＯＳ半導体集積回路で使われる論理回路は、上記５種類の論理ゲートセルおよびそれらを組み合わせた複合論理ゲートセルを用いればほぼ不自由なく実現することができる。図１４および図１５に、従来技術によるＮＯＲ２およびＮＯＴのレイアウト例を示す。図の表現方法は図１３に順ずる。ＮＯＴおよびＮＯＲ２の論理記号とトランジスタレベルの回路図を図１８、図２０に示す。
いずれの事例でも、論理ゲートセルはＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続で構成されており、入力端子と１個の出力端子を有している。また前記入力端子は前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートの各々に電気的接続を持つものである。また前記出力端子は、論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタのドレインと同じく出力部分に存在する前記ＮＭＯＳトランジスタのドレインの双方に電気的接続を持つものである。さらに論理ゲートセルは第一方向（横方向）に走行するＭ１配線層によるＶＤＤおよびＧＮＤ電源配線を有しており、また前記入力端子および前記出力端子がＭ１配線層に存在している。さらに電源線が第一方向に走行することから、論理ゲートセルの端子間接続配線として第二方向（縦方向）に走行する配線に必然的にＭ２配線層を使用する。
【０００８】
引き続き、スタンダードセル方式のレイアウトについて、図１６および図１７を用いて説明する。図１６は、従来技術によるＣＭＯＳ半導体集積回路のレイアウトからごく一部を取り出した図であり、従来技術による論理ゲートセルのＮＡＮＤ２、ＮＯＲ２、ＮＯＴがセル列に配置され一部の配線が施されたものを例示した図である。第一のセル列３１には左から順にＮＯＲ２、ＮＡＮＤ２が配置され、第二のセル列３２には左から順にＮＯＲ２、ＮＯＴが配置され、第三のセル列３３には左から順にＮＯＴ、ＮＡＮＤ２が配置されている。実際の半導体集積回路では、セル列は図１６に比べて左右にはるかに長く、またセル列の個数も上下にはるかに多く存在する。ここで第三のセル列３３に配置された論理ゲートセルは、上下が逆に配置されていることに注意したい。これは隣接するセル列の論理ゲートセル同士で電源線を共有するための手法であり、ダブルバックと呼ばれることもある。通常はセル列一列ごとに論理ゲートセルの第二方向（縦方向）の向きを反転させて配置する。図１６において第一の論理ゲートセル４１の入力端子Ｂは、第二の論理ゲートセル４２の出力端子Ｙと接続している。第二の論理ゲートセル４２の出力端子ＹはＭ１配線層にあり、Ｍ１Ｍ２間ビアホール２５を介して第二方向（縦方向）に走行するＭ２配線３４に接続し、さらにＭ２Ｍ３間ビアホール２６を介して第一方向（横方向）に走行するＭ３配線３５に接続し、さらにＭ２Ｍ３間ビアホール２６を介して短いＭ２配線３６に接続し、最後にＭ１Ｍ２間ビアホール２５を介して第一の論理ゲートセル４１の端子Ｂに接続している。Ｍ３配線３５は第一の論理ゲートセル４１、第三の論理ゲートセル４３の上層を立体的に通過しており、論理ゲートセル４１、４３の内部配線とは一切の直接的接触を持たない。またＭ２配線３４は第二の論理ゲートセル４２、第四の論理ゲートセル４４、ＶＤＤおよびＧＮＤ電源線の上層を立体的に通過しており、論理ゲートセル４４の内部配線および電源線とは一切の接触を持たない。Ｍ２配線３４、Ｍ３配線３５、Ｍ２配線３６は、各々の属する配線層の配線トラック上を走行している。
【０００９】
図１７も、従来技術によるＣＭＯＳ半導体集積回路のレイアウトからごく一部を取り出した図であり、従来技術による論理ゲートセルのＮＡＮＤ２、ＮＯＲ２、ＮＯＴがセル列に配置され一部の配線が施されたものを例示した図である。第一のセル列３１には左から順にＮＡＮＤ２、ＮＯＴが配置され、第二のセル列３２には左から順にＮＯＴ、ＮＯＲ２が配置され、第三のセル列３３には左から順にＮＡＮＤ２、ＮＯＲ２が配置されている。図１７において第一の論理ゲートセル４１の入力端子Ａは、第二の論理ゲートセル４２の出力端子Ｙと接続している。第二の論理ゲートセル４２の出力端子ＹはＭ１配線層にあり、Ｍ１Ｍ２間ビアホール２５を介して第二方向（縦方向）に走行するＭ２配線３４に接続し、さらにＭ２Ｍ３間ビアホール２６を介して第二方向（横方向）に走行するＭ３配線３５に接続し、さらにＭ２Ｍ３間ビアホール２６を介して短いＭ２配線３６に接続し、最後にＭ１Ｍ２間ビアホール２５を介して第一の論理ゲートセル４１の端子Ａに接続している。Ｍ３配線３５は第一の論理ゲートセル４１の上層を立体的に通過しており、論理ゲートセル４１の内部配線とは一切の直接的接触を持たない。またＭ２配線３４は第二の論理ゲートセル４２とＶＤＤ、ＧＮＤ電源線の上層を立体的に通過しており、電源線とは一切の接触を持たない。Ｍ２配線３４、Ｍ３配線３５、Ｍ２配線３６は、各々の属する配線層の配線トラック上を走行している。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１６および図１７は従来技術による論理ゲートセルを用いたＣＭＯＳ半導体集積回路のレイアウト例であり、第一の論理ゲートセル４１と第二の論理ゲートセル４２が近い位置に配置された例であった。通常は複数の論理ゲートセル間の相互接続状況に応じて論理ゲートセル間の接続配線の配線長合計が長くならないように論理ゲートセルの配置を決めるため、接続を持つ論理ゲートセル同士は近接した位置に配置することが多い。この場合に、接続すべき論理ゲートセルの端子、すなわち図１６および図１７では第一の論理ゲートセル４１の入力端子と第二の論理ゲートセル４２の出力端子Ｙとは、近接した位置であっても第一方向（横方向）および第二方向（縦方向）ともに互いに異なった位置となることが一般的である。したがって端子同士の接続には、少なくとも第二方向のＭ２配線と第一方向の配線とを必要とする。このとき、第一の論理ゲートセル４１の入力端子からＭ２配線３４に接続を持つためには、少なくともＭ３配線３５とＭ２配線３６を必要とすることが図１６および図１７から明らかである。
一般にＭ３配線のような上層の配線およびさらに上層の配線、そして場合によってＭ２配線は、遠くに配置せざるを得なかった論理ゲートセル同士の長距離セル間配線に使用し、近接配置された論理ゲートセル同士のセル間配線にはなるべく上層の配線を使わないことが、配線混雑を緩和し論理ゲートセルの敷詰め密度を上げて集積回路チップのレイアウト面積を削減するのに重要である。ところが従来技術による論理ゲートセルを用いたレイアウトでは、図１６および図１７に示したように、第一の論理ゲートセル４１の入力端子から近接位置にあるＭ２配線３４に接続を持つだけでも、Ｍ３配線３５とＭ２配線３６を必要としており、遠くに位置する論理ゲートセル同士の長距離セル間配線に使いたい上層の配線資源を消費している。そのために配線混雑を引起し易く論理ゲートセルの敷詰め密度を下げ結果として集積回路チップの面積を増加させチップ単価の上昇要因となっていた。
【課題を解決するための手段】
【００１１】
課題を解決するための手段について、まず概要を述べる。従来技術による論理ゲートセルに代えて、端子の構造に工夫を加えた第一の構造の論理ゲートセルを第一の論理ゲートセルとして用い、第一の論理ゲートセルの入力端子と第二の論理ゲートセルの出力端子を接続するにあたって双方の論理ゲートセルを第一方向（横方向）のある特定の近接位置と第二方向（縦方向）のある特定の近接位置を兼ねた位置に配置することにより、前記入力端子と前記出力端子を第二の金属配線層（Ｍ２配線層）による第二方向（縦方向）の配線１個と第一の金属配線層（Ｍ１配線層）による配線１個とビアホールとのみにより接続可能とする。本手段により、従来技術による論理ゲートセルを用いた場合に比べて、少なくとも第三の金属配線層（Ｍ３配線層）による配線１個と第二の金属配線層（Ｍ２配線層）による配線１個の使用を節約し、長距離配線に使える配線資源を増やす。
【００１２】
課題を解決するための手段について正確に述べる。
スタンダードセル方式で設計するＣＭＯＳ半導体集積回路であって、前記ＣＭＯＳ半導体集積回路が構成要素として論理ゲートセルを有し、前記論理ゲートセルがＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続で構成されかつ入力端子と１個の出力端子を有し、かつ前記入力端子が前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートの各々に電気的接続を持つものでありかつ前記出力端子が前記論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタのドレインと前記論理ゲートセルの出力部分に存在する前記ＮＭＯＳトランジスタのドレインの双方に電気的接続を持つものであって、かつ前記論理ゲートセルが第一方向に走行する第一の金属配線層によるＶＤＤおよびＧＮＤ電源配線を有し、かつ前記入力端子が第一の金属配線層に存在しており、さらに前記ＣＭＯＳ半導体集積回路が論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用するものを前提とする。
前提としたＣＭＯＳ半導体集積回路が、前記論理ゲートセルであって第一の構造をもつものを構成要素として有する。ここで前記第一の構造とは、前記出力部分に存在する前記ＰＭＯＳトランジスタのドレインと前記出力部分に存在する前記ＮＭＯＳトランジスタのドレインとを相互接続する出力配線を有しかつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線でありかつ前記第二層出力配線に前記出力端子を有しかつ前記第二層出力配線が前記第二方向に走行しているものである。加えて前記第一の構造とは、前記入力端子が複数個の場合には前記複数個の入力端子の各々が前記第二方向の互いに異なる位置に存在するものである。さらに加えて前記第一の構造とは、前記入力端子の各々から第一方向に第一の金属配線層による仮の配線を引き伸ばしたときには前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有するものであって、かつ前記仮の配線のいずれもが前記第二層出力配線と立体的に交差する位置関係を有するものである。さらに加えて前記第一の構造とは、前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線を収容可能な空間的構造を有するものでありかつ前記通過配線は前記第二層出力配線と立体的に交差する位置関係を有するものである。
さらに、前提としたＣＭＯＳ半導体集積回路が、第一の論理ゲートセルと第一の配線を構成要素として有する。ここで前記第一の論理ゲートセルが前記第一の構造を持ち前記第一の配線が前記第二方向に走行する第二の金属配線層で構成された配線であって、さらに前記第一の配線と前記第一の論理ゲートセルとが第一方向の近接位置に存在するものである。前記第一方向の近接位置とは、前記第一の論理ゲートセルが存在する第一のセル列において前記第一の論理ゲートセルと前記第一の配線との間に論理ゲートセルが存在しないか、または前記第一の論理ゲートセルと前記第一の配線との間に前記第一の構造を有する論理ゲートセルのみが存在するものである。さらに前提としたＣＭＯＳ半導体集積回路は以下の構造を有するものである。すなわち前記第一の論理ゲートセルの前記入力端子と前記第一の配線とが、第一の金属配線層で構成された第二の配線と唯1個の第一層第二層間ビアホールとのみで接続される構造を有する。
本手段により、従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置に存在する前記第一の論理ゲートセルと前記第一の配線を接続するのに、少なくとも第三の金属配線層による配線１個と第二の金属配線層による配線１個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
【００１３】
さらに課題を解決するための手段について追加説明する。
前提としたＣＭＯＳ半導体集積回路が、上記に加えてさらに第二の論理ゲートセルを構成要素として含み、前記第一の論理ゲートセルの存在する前記第一のセル列と前記第二の論理ゲートセルの存在する第二のセル列とが第二方向の近接位置にあるものとする。ここで前記第二方向の近接位置とは、前記第二の論理ゲートセルの前記出力端子が存在する第一方向の位置をＸとするとき、前記第二のセル列と前記第一のセル列との間にセル列が存在しないか、または前記第二のセル列と前記第一のセル列との間のセル列に出力端子の位置が前記位置Ｘにある論理ゲートセルが存在しないものである。さらに前提としたＣＭＯＳ半導体集積回路は以下の構造を有するものである。すなわち前記第一の配線が前記第二の論理ゲートセルの前記出力端子に直接接続するかまたは1個の第一層第二層間ビアホールのみを介して接続し、これをもって前記第二の論理ゲートセルの前記出力端子と前記第一の論理ゲートセルの前記入力端子とが前記第一の配線と前記第二の配線と第一層第二層間ビアホールによってのみ接続される構造を有する。
本手段により、従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置と前記第二方向の近接位置を兼ね備えた位置にある前記第一の論理ゲートセルと前記第二の論理ゲートセルの端子同士を接続するのに、少なくとも第三の金属配線層による配線１個と第二の金属配線層による配線１個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
【発明の効果】
【００１４】
本発明によれば、特定の近接位置にある論理ゲートセル間の配線接続を行うときに第三の金属配線層および第２の金属配線層の配線資源の使用を節約し、長距離配線に使用可能となる配線資源を増やす。これにより、論理ゲートセルの敷詰め密度を従来より高く取った場合でも長距離配線の配線接続が完結する可能性を高めることができ、よって集積回路チップのレイアウト面積をより小さくチップ単価をより低くすることに資する。
【発明を実施するための最良の形態】
【００１５】
まず前提条件であるＣＭＯＳ半導体集積回路について説明する。
スタンダードセル方式で設計するＣＭＯＳ半導体集積回路であって、前記ＣＭＯＳ半導体集積回路が構成要素として論理ゲートセルを有し、前記論理ゲートセルがＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続で構成されかつ入力端子と１個の出力端子を有する。前記入力端子は前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートの各々に電気的接続を持つものでありかつ前記出力端子は前記論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタのドレインと前記論理ゲートセルの出力部分に存在する前記ＮＭＯＳトランジスタのドレインの双方に電気的接続を持つものである。また前記論理ゲートセルが第一方向に走行する第一の金属配線層によるＶＤＤおよびＧＮＤ電源配線を有し、かつ前記入力端子が第一の金属配線層に存在している。さらに前記ＣＭＯＳ半導体集積回路が論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用するものである。
上記前提条件であるＣＭＯＳ半導体集積回路について、繰返しとなるがさらに詳しく説明する。前記ＣＭＯＳ半導体集積回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続により所望の回路を構成し、１個の集積回路チップの上に所望の回路に含まれる全てのトランジスタとそれらを相互接続する配線を集積したものである。前記ＣＭＯＳ半導体集積回路の構成要素である論理ゲートセルとスタンダードセル方式によるレイアウトの事例は「背景技術」の項で詳細に説明したとおりであるが、再度簡単に説明する。
前記論理ゲートセルの例について、図１３を用いて説明する。図１３（ａ）は論理ゲートセルＮＡＮＤ２の従来技術によるレイアウト構造を図示したもので、図１３（ｂ）は図１３（ａ）の中から拡散層とポリシリコン配線層３を抜出したものであり、図１３（ｃ）は第一の金属配線層とコンタクトホールを抜出したものである。前記論理ゲートセルはＰＭＯＳトランジスタ４、５とＮＭＯＳトランジスタ６、７の相互接続で構成されかつ入力端子Ａ、Ｂと１個の出力端子Ｙを有している。前記入力端子Ａは前記ＰＭＯＳトランジスタ４のゲートと前記ＮＭＯＳトランジスタ６のゲートの各々にポリシリコン配線３を介して電気的接続を持つものである。また前記入力端子Ｂは前記ＰＭＯＳトランジスタ５のゲートと前記ＮＭＯＳトランジスタ７のゲートの各々に電気的接続を持つものである。さらに前記出力端子Ｙが、前記論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタ４および５のドレインと、前記論理ゲートセルの出力部分に存在する前記ＮＭＯＳトランジスタ７のドレインの双方に電気的接続を持つものである。さらに前記論理ゲートセルが第一方向に走行する第一の金属配線層によるＶＤＤおよびＧＮＤ電源配線を有している。また前記入力端子ＡおよびＢは第一の金属配線層に存在している。なお本発明の前提条件としては、前記論理ゲートセルの入力端子の個数およびＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数は問わない。
また前記ＣＭＯＳ半導体集積回路が、前記論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用することは、前記論理ゲートセル内にてＶＤＤおよびＧＮＤ電源配線が第一の金属配線層で構成されかつ前記第一方向に走行するものであることより必然的に導かれるものである。
またスタンダードセル方式によるレイアウトの例は、図１６および図１７に示したとおりである。これらの図は従来技術による論理ゲートセルを構成要素として用いた事例であり、詳細は「背景技術」の項で説明したとおりである。
【００１６】
つぎに発明を実施するための好ましい形態について図を用いて説明する。
前記ＣＭＯＳ半導体集積回路は、前記論理ゲートセルであって第一の構造をもつものを構成要素として有する。前記第一の構造について図を用いて説明する。図３（ａ）は本発明の実施形態の一部を成す論理ゲートセルのレイアウト図であり、論理機能はＮＡＮＤ２である。ＮＡＮＤ２の論理記号とトランジスタレベルの回路図は図１９のとおりである。図３（ｂ）は図３（ａ）の中から拡散層１、２とポリシリコン配線層３を抜出したものであり、図１３（ｃ）は第一の金属配線層とコンタクトホールを抜出したもの、図３（ｄ）は第二の金属配線層と第一層第二層間ビアホール２５を抜出したものである。前記第一の構造として、前記論理ゲートセルの前記出力部分に存在する前記ＰＭＯＳトランジスタ４、５のドレインと、前記出力部分に存在する前記ＮＭＯＳトランジスタ７のドレインとを相互接続する出力配線２４、２２を有し、かつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線２２であり、かつ前記第二層出力配線２２に前記出力端子Ｙを有しかつ前記第二層出力配線２２が前記第二方向に走行している。さらに前記第一の構造として、前記入力端子が複数個の場合には前記複数個の入力端子ＡおよびＢの各々が前記第二方向の互いに異なる位置に存在するものである。つぎに、図４は図３に対して第一の金属配線層による仮の配線５１を加筆したものである。前記第一の構造としてさらに、図４に示すとおり、前記入力端子Ａ、Ｂの各々から前記第一方向に第一の金属配線層による仮の配線５１を引き伸ばしたときには、前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有し、かつ前記仮の配線５１のいずれもが前記第二層出力配線２２と立体的に交差する位置関係を有している。なお図３および図４の破線は、論理ゲートセルの境界を示しセル枠と呼ばれるものである。つぎに、図５は図３に対して第一の金属配線層による通過配線５２を加筆したものである。前記第一の構造としてさらに、図５に示すとおり、前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線５２を収容可能な空間的構造を有しており、かつ前記通過配線５２は前記第二層出力配線２２と立体的に交差する位置関係を有するものである。
【００１７】
つぎに図１および図２は本発明の実施の形態を示すレイアウト図であり、前記ＣＭＯＳ半導体集積回路のレイアウトからごく一部を取り出したものに相当し、前記論理ゲートセルの一例としてＮＡＮＤ２、ＮＯＲ２、ＮＯＴがセル列に配置され一部の配線が施された形態を示している。図１では、第一のセル列６１には左から順に本発明によるＮＯＲ２、本発明によるＮＡＮＤ２が配置され、第二のセル列６２には左から順に従来技術によるＮＯＲ２、ＮＯＴが配置され、第三のセル列６３には左から順に従来技術によるＮＯＴ、ＮＡＮＤ２が配置されている。図２では、第一のセル列６１には左から順にＮＡＮＤ２、ＮＯＴが配置され、第二のセル列６２には左から順にＮＯＴ、ＮＯＲ２が配置され、第三のセル列６３には左から順にＮＡＮＤ２、ＮＯＲ２が配置されており、全ての論理ゲートセルは本発明によるものである。前記ＣＭＯＳ半導体集積回路はさらに加えて、図１および図２に示すとおり、第一の論理ゲートセル７１と第一の配線６４を構成要素として有し、前記第一の論理ゲートセル７１が前記第一の構造を持ち前記第一の配線６４が前記第二方向に走行する第二の金属配線層で構成された配線である。さらに前記第一の配線６４と前記第一の論理ゲートセル７１とが第一方向の近接位置に存在している。前記第一方向の近接位置とは、前記第一の論理ゲートセル７１が存在する第一のセル列６１において、図２のように前記第一の論理ゲートセル７１と前記第一の配線６４との間に他の論理ゲートセルが存在しないか、または図１のように前記第一の論理ゲートセル７１と前記第一の配線６４との間に前記第一の構造を有する論理ゲートセルのみ（図１は論理ゲートセル７３が１個のみの例）が存在するものである。
さらに前記ＣＭＯＳ半導体集積回路は、前記第一の論理ゲートセル７１の前記入力端子（図１では入力端子Ｂ、図２では入力端子Ａ）と前記第一の配線６４とが、第一の金属配線層で構成された第二の配線６５と唯1個の第一層第二層間ビアホール２５とのみで接続される構造を有するものである。
以上の実施の形態により、例えば図１６および図１７に示した従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置に存在する前記第一の論理ゲートセル７１と前記第一の配線６４を接続するのに、少なくとも第三の金属配線層による配線１個と第二の金属配線層による配線１個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
ここで前記第一方向の近接位置について少し補足する。図１における論理ゲートセル７３にとって、配線６５は、図５で説明したところの通過配線５２となっている。図１における論理ゲートセル７３は、１個ではなく第一方向に複数個並んで存在してもよく、その場合配線６５は、前記複数個並んで存在する前記論理ゲートセル７３の内部を前記通過配線として通過することになる。ここで前記複数個並んで存在する論理ゲートセル７３が上限何個まで並んでよいかというと、その上限個数は、前記論理ゲートセル７３の内部を通過できる通過配線の個数までを目安とする。例えば前記論理ゲートセル７３がＮＡＮＤ２ならば、図５に示したとおりセル内を通過できる通過配線の個数は２個であるから、前記上限個数も２個を目安とする。これは、異なる複数組の第一の論理ゲートセル７１と第一の配線６４のペアが同一セル列に存在する場合の配線接続を容易にするための配慮である。
【００１８】
さらに発明を実施するための好ましい形態について図１および図２を用いて追加説明する。
前記半導体集積回路がさらに加えて第二の論理ゲートセル７２を構成要素として含み、前記第一の論理ゲートセル７１の存在する前記第一のセル列６１と前記第二の論理ゲートセル７２の存在する第二のセル列６２とが第二方向の近接位置に存在するものである。ここで前記第二方向の近接位置とは、前記第二の論理ゲートセル７２の前記出力端子Ｙが存在する第一方向の位置をＸとするとき、前記第二のセル列６２と前記第一のセル列６１との間にセル列が存在しないか、または前記第二のセル列６１と前記第一のセル列６２との間のセル列（図１および図２の例ではセル列６３が１個のみ）に出力端子が前記位置Ｘにある論理ゲートセルが存在しないものであって、このとき前記第一の配線６４が前記第二の論理ゲートセル７２の前記出力端子Ｙに直接接続する（図2の場合）かまたは1個の第一層第二層間ビアホール２５のみを介して接続（図１の場合）する構造を有するものである。この構造により前記第二の論理ゲートセル７２の前記出力端子Ｙと前記第一の論理ゲートセル７１の前記入力端子（図１ではＢ，図２ではＡ）とが前記第一の配線６４と前記第二の配線６５と第一層第二層間ビアホール２５によってのみ接続されるものである。
以上の実施の形態により、例えば図１６および図１７に示した従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置と前記第二方向の近接位置を兼ね備えた位置にある前記第一の論理ゲートセル７１と前記第二の論理ゲートセル７２の端子同士を接続するのに、少なくとも第三の金属配線層による配線１個と第二の金属配線層による配線１個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
ここで前記第二方向の近接位置について少し補足する。前記第二の論理ゲートセル７２の前記出力端子Ｙが存在する第一方向の位置をＸとするとき、前記第二のセル列６１と前記第一のセル列６２との間にセル列６３があればそこに論理ゲートセルが配置されることが普通である。例えば図１の論理ゲートセル７４は前記セル列６３にあり、もし前記論理ゲートセル７４の出力端子Ｙの位置が位置Ｘと重なっていたとすると、前記配線６４が前記出力端子Ｙを覆って前記出力端子Ｙへの異なる配線の接続が困難となる。またもし前記論理ゲートセル７４の前記出力端子Ｙが第二の金属配線層にありその位置が位置Ｘと重なっていたとすると、こんどは前記配線６４の走行をさまたげることになる。このため、前記セル列６３には、出力端子が前記位置Ｘにある論理ゲートセルが存在してはならない。ここでセル列６３の個数は複数個でよいが、その上限個数の目安がある。それは、セル列６３に置かれる論理ゲートセルの平均的なセル幅引く１、すなわち論理ゲートセルの第一方向の幅に関してセルの上層を第二方向に通過可能な配線本数（配線トラック数）引く１で与えられる。例えば図１３のＮＡＮＤ２は横幅４、図１４のＮＯＲ２は横幅４、図１５のＮＯＴは横幅３とし、それらのみが均等に出現するとするなら、横幅の平均は約４であり、前記セル列６３の上限個数の目安は４引く１で３となる。これを超えると、前述の「出力端子が前記位置Ｘにある論理ゲートセルが存在してはならない」という条件を満たすことが確率的に次第に困難となるためである。
【００１９】
なお図１における前記第一の配線６４は、前記第二の論理ゲートセル７２、論理ゲートセル７４、ＶＤＤおよびＧＮＤ電源線の上層を立体的に通過しており、論理ゲートセル７４の内部配線および電源線とは一切の接触を持たない。また図１における前記第二の配線６５は、第一の論理ゲートセル７１の前記第二層出力配線２２および前記第一の構造を持つ前記論理ゲートセル７３の前記第二層出力配線２２の双方と立体的に交差している。また図２における前記第一の配線６４は、前記第二の論理ゲートセル７２、ＶＤＤおよびＧＮＤ電源線の上層を立体的に通過しており、電源線とは一切の接触を持たない。また図２における前記第二の配線６５は、第一の論理ゲートセル７１の前記第二層出力配線２２と立体的に交差している。前記第一の配線６４は図１および図２ともに第二の金属配線層における配線トラック上を走行している。前記第二の配線６５は、図２では第一の金属配線層における配線トラック上を第一方向に走行しており、図１では主に第一の金属配線層における配線トラック上を第一方向に走行しているが、論理ゲートセル６１の入力端子Ｂに接続するところでジョグと呼ぶ短い折れ曲がりがある例が示されている。
また実施の形態として説明に使用した図１および図２では、前記ＣＭＯＳ半導体集積回路のあくまでごく狭い領域のレイアウトの例を示したものであり、また図中に示された論理ゲートセルはＮＡＮＤ２、ＮＯＲ２、ＮＯＴに限られていたが、本発明では論理ゲートセルの主に端子の構造を前記第一の構造として規定しているものであって、論理ゲートセルの論理機能について限定するものではない。
【実施例１】
【００２０】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第一の実施例を図６に示す。図６は実施の形態で取り上げた図３に対して、入力端子ＡおよびＢ部分の第一の金属配線層の形状（端子形状）が異なる。すなわち図３の場合に比べて第一方向（横方向）に長い点のみが異なるが、他の違いは一切無い。自動配置配線を行うＣＡＤツールによって、端子形状を変えると配線接続をよりうまく行える場合がある。
【実施例２】
【００２１】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第二の実施例を図７に示す。図７の論理ゲートセルの論理機能はＮＯＲ２であり、論理記号とトランジスタレベルの回路図は図２０のとおりである。ＮＡＮＤ２とＮＯＲ２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの使い方がちょうど逆であり、配線の形態も図３のＮＡＮＤ２に対して上下が逆になっている。図７はレイアウト図であり、図７中の拡散層１、２、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法（図中の地模様）は図３に準ずる。図７のＮＯＲ２は実施の形態を示す図１および図２に登場している。
図７は、スタンダードセル方式で設計するＣＭＯＳ半導体集積回路の構成要素となる論理ゲートセルであり、前提となる構成要件として以下を備える。すなわち、前記論理ゲートセルはＰＭＯＳトランジスタとＮＭＯＳトランジスタの相互接続で構成されかつ入力端子と１個の出力端子Ｙを有している。前記入力端子は前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートとの間に電気的接続を持つ。さらに前記出力端子Ｙが、前記論理ゲートセルの出力部分に存在する前記ＰＭＯＳトランジスタのドレインと、前記論理ゲートセルの出力部分に存在する前記ＮＭＯＳトランジスタのドレインの双方に電気的接続を持つ。さらに前記論理ゲートセルが第一方向に走行する第一の金属配線層によるＶＤＤおよびＧＮＤ電源配線を有する。また前記入力端子は第一の金属配線層に存在している。以上の構成は以下の全実施例に共通であるため、以下では記述を省略する。
つぎに図７の論理ゲートセルは、前記第一の構造として以下の構造を備える。すなわち、前記論理ゲートセルの前記出力部分に存在する前記ＰＭＯＳトランジスタのドレインと、前記出力部分に存在する前記ＮＭＯＳトランジスタのドレインとを相互接続する出力配線を有し、かつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線２２であり、かつ前記第二層出力配線２２に前記出力端子Ｙを有しかつ前記第二層出力配線２２が前記第二方向に走行している。さらに前記入力端子が複数個の場合には前記複数個の入力端子の各々が前記第二方向の互いに異なる位置に存在するものである。つぎに前記入力端子の各々から前記第一方向に第一の金属配線層による仮の配線を引き伸ばしたときには、前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有し、かつ前記仮の配線のいずれもが前記第二層出力配線２２と立体的に交差する位置関係を有している。なお図の破線は、論理ゲートセルの境界を示しセル枠と呼ばれるものである。つぎに前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線を収容可能な空間的構造を有しており、かつ前記通過配線は前記第二層出力配線２２と立体的に交差する位置関係を有するものである。以上の構成も、以下の全実施例に共通であるため、以下では記述を省略する。
【実施例３】
【００２２】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第三の実施例を図８に示す。図８の論理ゲートセルの論理機能はＮＯＴであり、論理記号とトランジスタレベルの回路図は図１８のとおりである。図８はレイアウト図であり、図８中の拡散層１、２、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法（図中の地模様）は図３に準ずる。図８の論理ゲートセルは実施の形態を示す図２に登場している。ＮＯＴは入力端子が１個であることが他の実施例と異なる。入力端子が少ない分、論理ゲートセル内を通過できる通過配線の数が多い。
【実施例４】
【００２３】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第四の実施例を図９に示す。図９の論理ゲートセルの論理機能はＮＡＮＤ３であり、論理記号は図２１のとおりである。図９（ａ）はＮＡＮＤ３全体のレイアウト図であり、図９（ｂ）は図９（ａ）より拡散層１、２とポリシリコン配線層を抜き出したものであり、図９(ｃ)は、図９(ａ)より第一の金属配線層とコンタクトホールを抜き出したものであり、図９（ｄ）は図９（ａ）より第二の金属配線層とビアホールを抜き出したものである。図９中の拡散層１、２、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法（図中の地模様）は図３に準ずる。
ＮＡＮＤ３は入力端子の個数が３個である。入力端子の個数が多いため、論理ゲートセル内を通過できる通過配線は１個に限られる。
【実施例５】
【００２４】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第五の実施例を図１０に示す。図１０の論理ゲートセルの論理機能はＮＯＲ３であり、論理記号は図２１のとおりである。ＮＡＮＤ３とＮＯＲ３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの使い方がちょうど逆であり、配線の形態も図９のＮＡＮＤ２に対して上下が逆になっている。図１０はレイアウト図であり、図１０中の拡散層１、２、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法（図中の地模様）は図３に準ずる。
ＮＯＲ３は入力端子の個数が３個である。入力端子の個数が多いため、論理ゲートセル内を通過できる通過配線は１個に限られる。
【実施例６】
【００２５】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第六の実施例を図１１に示す。図１１の論理ゲートセルの論理機能はＡＮＤ２であり、論理記号は図２２のとおりである。ＡＮＤ２の内部構成は、ＮＡＮＤ２の出力にＮＯＴを接続したものとなっている。図１１（ａ）はＡＮＤ２全体のレイアウト図であり、図１１（ｂ）は図１１（ａ）より拡散層１、２とポリシリコン配線層３を抜き出したものであり、図１１(ｃ)は、図１１(ａ)より第一の金属配線層とコンタクトホールを抜き出したものであり、図１１（ｄ）は１１（ａ）より第二の金属配線層とビアホールを抜き出したものである。図１１中の拡散層１、２、ポリシリコン配線層３、第一の金属配線層、第二の金属配線層の記載方法（図中の地模様）は図３に準ずる。
図１１のＡＮＤ２は内部のＮＡＮＤ２の出力においてＰＭＯＳトランジスタとＮＭＯＳトランジスタを接続する配線２３を必要とする。これに第一の金属配線層を用いることは前記第一の構造の構成要件に合わないため、ここではＡＮＤ２内部のＮＯＴの入力配線であるポリシリコン配線３を配線２３と兼用させている。これにより入力端子Ａ、Ｂから第一方向に伸びる仮の配線や論理ゲートセル内部を第一方向に通過する通過配線をさまたげることがない。図１１のＡＮＤ２では、論理ゲートセル内を通過できる通過配線は１個である。
【実施例７】
【００２６】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第七の実施例を図１２に示す。図１２の論理ゲートセルの論理機能はＯＲ２１であり、論理記号は図２３のとおりである。ＯＲ２１の内部構成は、ＮＯＴの出力にＮＡＮＤ２の片方の入力を接続したものとなっている。図１２（ａ）はＯＲ２１全体のレイアウト図であり、図１２（ｂ）は図１２（ａ）より拡散層１、２とポリシリコン配線層３を抜き出したものであり、図１２(ｃ)は、図１２(ａ)より第一の金属配線層とコンタクトホールを抜き出したものであり、図１２（ｄ）は１２（ａ）より第二の金属配線層とビアホールを抜き出したものである。図１２中の拡散層１、２、ポリシリコン配線層３、第一の金属配線層、第二の金属配線層の記載方法（図中の地模様）は図３に準ずる。
図１２のＯＲ２１は、ＡＮＤ２の場合と同様に、内部のＮＯＴの出力においてＰＭＯＳトランジスタとＮＭＯＳトランジスタを接続する配線２３を必要とする。これに第一の配線層を用いることは前記第一の構造の構成要件に合わないため、ここではＯＲ２１内部のＮＡＮＤ２の入力配線であるポリシリコン配線３を配線２３と兼用させている。これにより入力端子Ａ、Ｂから第一方向に伸びる仮の配線や論理ゲートセル内部を第一方向に通過する通過配線をさまたげることがない。図１２のＯＲ２１では、論理ゲートセル内を通過できる通過配線は１個である。
【産業上の利用可能性】
【００２７】
本発明は、ＣＭＯＳ半導体集積回路に適用して従来技術に比べ配線資源を増加させる効果があり、論理ゲートセルを高密度に配置できる可能性を高め、それにより集積回路チップのレイアウト面積削減とチップ単価の低減に役立つ。
【図面の簡単な説明】
【００２８】
【図１】本発明によるＣＭＯＳ半導体集積回路のレイアウト図である。（実施の形態）
【図２】本発明によるＣＭＯＳ半導体集積回路のレイアウト図である。（実施の形態）
【図３】本発明による論理ゲートセルのレイアウト図である。（実施の形態の一部）
【図４】本発明による論理ゲートセルのレイアウト図である。（実施の形態の一部）
【図５】本発明による論理ゲートセルのレイアウト図である。（実施の形態の一部）
【図６】本発明による論理ゲートセルのレイアウト図である。（実施例１）
【図７】本発明による論理ゲートセルのレイアウト図である。（実施例２）
【図８】本発明による論理ゲートセルのレイアウト図である。（実施例３）
【図９】本発明による論理ゲートセルのレイアウト図である。（実施例４）
【図１０】本発明による論理ゲートセルのレイアウト図である。（実施例５）
【図１１】本発明による論理ゲートセルのレイアウト図である。（実施例６）
【図１２】本発明による論理ゲートセルのレイアウト図である。（実施例７）
【図１３】従来技術による論理ゲートセルのレイアウト図である。
【図１４】従来技術による論理ゲートセルのレイアウト図である。
【図１５】従来技術による論理ゲートセルのレイアウト図である。
【図１６】従来技術によるＣＭＯＳ半導体集積回路のレイアウト図である。
【図１７】従来技術によるＣＭＯＳ半導体集積回路のレイアウト図である。
【図１８】論理ゲートの論理記号とトランジスタレベルの回路図である。
【図１９】論理ゲートの論理記号とトランジスタレベルの回路図である。
【図２０】論理ゲートの論理記号とトランジスタレベルの回路図である。
【図２１】論理ゲートの論理記号である。
【図２２】論理ゲートの論理回路図と論理記号である。
【図２３】論理ゲートの論理回路図と論理記号である。
【符号の説明】
【００２９】
１、２  拡散層
３  ポリシリコン配線層
４、 ５  ＰＭＯＳトランジスタ
６、 ７  ＮＭＯＳトランジスタ
１１、１２、１３、１４、２１、２２、２３、２４  配線
２５、２６  ビアホール
３１、３２、３３、６１、６２、６３  セル列
３４、３５、３６、５１、５２、６４、６５  配線
４１、４２、４３、４４、７１、７２、７３、７４  論理ゲートセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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