(57)【要約】【課題】製造工程を改善することで製造効率を向上できるとともに、集積度を向上させることで半導体素子の価格を低下できるＭＩＭキャパシタ及びその製造方法を提供する。【解決手段】半導体基板１１０上に形成される下部金属層１４０と、下部金属層１４０上に形成される上部金属層１６０と、下部金属層１４０と上部金属層１６０との間に形成される誘電層１５０と、上部金属層１６０上に形成される第１ボンディングメタル層１７０及び下部金属層１４０上に形成される第２ボンディングメタル層１８０と、上部金属層１６０と第１ボンディングメタル層１７０との間に形成され、上部金属層１６０と第１ボンディングメタル層１７０とを直接接続させる第１接続配線１７２と、下部金属層１４０と第２ボンディングメタル層１８０との間に形成され、下部金属層１４０と第２ボンディングメタル層１８０とを直接接続させる第２接続配線１８２とを備えてＭＩＭキャパシタ１００を構成する。【選択図】図３
2009010388.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成される少なくとも一つの層を有する下部金属層と、
前記下部金属層上に形成される少なくとも一つの層を有する上部金属層と、
前記下部金属層と前記上部金属層との間に形成される誘電層と、
前記上部金属層上に形成される第１ボンディングメタル層及び前記下部金属層上に形成される第２ボンディングメタル層と、
前記上部金属層と前記第１ボンディングメタル層との間に形成され、前記上部金属層と前記第１ボンディングメタル層とを直接接続させる第１接続配線と、
前記下部金属層と前記第２ボンディングメタル層との間に形成され、前記下部金属層と前記第２ボンディングメタル層とを直接接続させる第２接続配線と、
を備えることを特徴とするＭＩＭキャパシタ。
【請求項２】
前記誘電層は、ＳｉＮで形成されることを特徴とする請求項１に記載のＭＩＭキャパシタ。
【請求項３】
前記誘電層は、４１０Å乃至５１０Åの厚さで形成されることを特徴とする請求項１に記載のＭＩＭキャパシタ。
【請求項４】
半導体基板上に下部金属層を形成する工程と、
前記下部金属層上にキャパシタ誘電層を形成する工程と、
前記誘電層の一部領域上に上部金属層を形成する工程と、
前記下部金属層及び前記上部金属層を覆うように第１シリコン層を形成する工程と、
前記半導体基板及び前記第１シリコン層上に第２シリコン層を形成し、前記半導体基板を平坦化させる工程と、
前記下部金属層の一部が露出されるように前記第１及び第２シリコン層と前記誘電層をエッチングし、第１配線パターンを形成する工程と、
前記上部金属層の一部が露出されるように前記第１及び第２シリコン層をエッチングし、第２配線パターンを形成する工程と、
前記第２シリコン層上に第３シリコン層を形成する工程と、
前記第３シリコン層をエッチングし、前記下部金属層及び前記上部金属層に対応する領域に第３及び第４配線パターンを形成する工程と、
前記第１及び第２配線パターンを金属で埋め立てて接続配線を形成すると同時に、前記第３及び第４配線パターンを金属で埋め立ててボンディングメタル層を形成する工程と、を備えることを特徴とするＭＩＭキャパシタの製造方法。
【請求項５】
前記ＭＩＭキャパシタの製造方法は、
前記第３シリコン層上にＴＥＯＳ層を形成する工程をさらに備えており、
前記第３及び前記第４配線パターンは、前記第３シリコン層と前記ＴＥＯＳ層をエッチングすることで、前記下部金属層及び前記上部金属層に対応する領域に形成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項６】
前記半導体基板は、ＦＳｉ層、ＳｉＨ４層、ＳｉＮ層で形成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項７】
前記下部金属層は、Ｔｉ／ＴｉＮ層で構成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項８】
前記下部金属層のＴｉ層は、１２００Å乃至１４００Åの厚さを有することを特徴とする請求項７に記載のＭＩＭキャパシタの製造方法。
【請求項９】
前記下部金属層のＴｉＮ層は、４００Å乃至６００Åの厚さを有することを特徴とする請求項７に記載のＭＩＭキャパシタの製造方法。
【請求項１０】
前記キャパシタ誘電層は、ＳｉＮで形成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項１１】
前記キャパシタ誘電層は、４１０Å乃至５１０Åの厚さで形成されることを特徴とする請求項１０に記載のＭＩＭキャパシタの製造方法。
【請求項１２】
前記上部金属層は、Ｔｉ／ＴｉＮ層で構成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項１３】
前記上部金属層のＴｉ層は、１２００Å乃至１４００Åの厚さを有することを特徴とする請求項１２に記載のＭＩＭキャパシタの製造方法。
【請求項１４】
前記上部金属層のＴｉＮ層は、４００Å乃至６００Åの厚さを有することを特徴とする請求項１２に記載のＭＩＭキャパシタの製造方法。
【請求項１５】
前記第１シリコン層は、ＳｉＨ４またはＳｉＮで形成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項１６】
前記第１シリコン層は、４００Å乃至６００Åの厚さで形成されることを特徴とする請求項１５に記載のＭＩＭキャパシタの製造方法。
【請求項１７】
前記第３シリコン層は、ＳｉＮで形成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【請求項１８】
前記接続配線及びボンディングメタル層は、銅（Ｃｕ）で形成されることを特徴とする請求項４に記載のＭＩＭキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するもので、特に、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
メモリ部分とデジタル／アナログロジック部分を同時に製作する複合チップの製作においては、付加される工程増加を抑制し、それぞれの特性を確保することが非常に重要である。
【０００３】
現在、半導体素子の高速化及び高集積化を通して製造原価を低下し、電力消耗を改善するための努力が進行中である。このような改善の方法として、一つの半導体素子に低電圧素子及び高電圧素子を一緒に含むＳｏｃ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）素子の開発がなされた。
【０００４】
Ｓｏｃ素子においては、デジタル素子の特性も重要であるが、抵抗、コイル及びキャパシタなどのアナログ素子の特性が重要視されている。このようなアナログ素子の中で、キャパシタ形成方法の改善を通して素子の集積度を向上できる素子の製造方法が要求されている。
【０００５】
図１は、従来のＭＩＭキャパシタの構造を示した断面図である。
【０００６】
図１を参照すると、従来のＭＩＭキャパシタ１は、半導体基板１０と、半導体基板１０上に形成される下部金属層４０と、下部金属層４０の一部領域上に形成されるキャパシタ誘電層５０と、キャパシタ誘電層５０上に形成される上部金属層６０と、上部金属層６０上に形成される第１ボンディングメタル層７０と、キャパシタ誘電層５０が形成された領域を除いた下部金属層４０上に形成される第２ボンディングメタル層８０と、第１ボンディングメタル層７０と上部金属層６０とを接続させるための第１コンタクトプラグ７２及び第１接続配線７４と、第２ボンディングメタル層８０と下部金属層４０とを接続させるための第２コンタクトプラグ８２及び第２接続配線８４を備える。
【０００７】
ここで、下部金属層４０と上部金属層６０は、それぞれＴｉで形成される第１金属層４２、６２とＴｉＮで形成される第２金属層４４、６４によって構成される。
【０００８】
図２Ａ乃至図２Ｅは、図１に示した従来のＭＩＭキャパシタを製造する方法を示した工程断面図である。
【０００９】
以下、図２Ａ乃至図２Ｅを参照して、従来のＭＩＭキャパシタ１の製造方法について説明する。
【００１０】
図２Ａに示すように、３個の層１２、１４、１６で構成された半導体基板１０を準備する。ここで、３個の層１２、１４、１６は、シリコン（Ｓｉ）を酸化及び窒化させたＦＳｉ層１２、ＳｉＨ４層１４、ＳｉＮ層１６で構成される。
【００１１】
その後、図２Ｂに示すように、酸化及び窒化された３個のシリコン（Ｓｉ）層１２、１４、１６で形成された半導体基板１０上にＴｉ層４２及びＴｉＮ層４４を順次形成し、下部金属層４０を形成する。
【００１２】
その後、下部金属層４０の全面に６４０Å以上の厚さを有するようにキャパシタ誘電層５０を形成し、このキャパシタ誘電層５０の一部領域上にＴｉ層６２及びＴｉＮ層６４を順次形成し、上部金属層６０を形成する。
【００１３】
その後、図２Ｃに示すように、半導体基板１０の全面に酸化シリコン層（ＳｉＨ４、ＦＳｉ）１８、２０、２２、２４を形成する。
【００１４】
その後、半導体基板１０の全面にマスクを用いたフォトリソグラフィ工程及びエッチング工程を実施し、下部金属層４０と上部金属層６０上にフォトレジストパターンを形成する。
【００１５】
その後、図２Ｄに示すように、フォトリソグラフィ工程及びエッチング工程を通して形成されたパターンに金属物質（銅）を埋め立てることで、上部金属層６０上に第１コンタクトプラグ７２を形成し、下部金属層４０上に第２コンタクトプラグ８２を形成する。
【００１６】
第１及び第２コンタクトプラグ７２、８２は、それぞれ上部金属層６０と下部金属層４０に接続される。
【００１７】
このために、第１コンタクトプラグ７２は、層間絶縁層２４、ＦＳｉ層２２及びＳｉＮ層１８を貫通して上部金属層６０と接続される。
【００１８】
また、第２コンタクトプラグ８２は、層間絶縁層２４、ＦＳｉ層２２、ＳｉＨ４層２０、ＳｉＮ層１８及びキャパシタ誘電層５０を貫通して下部金属層４０と接続される。
【００１９】
その後、第１ＴＥＯＳ（ｔｅｔｒａｅｔｈｌｙ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）層２６を形成し、第１ＴＥＯＳ層２６の全面にマスクを用いたフォトリソグラフィ工程及びエッチング工程を実施し、第１コンタクトプラグ７２と第２コンタクトプラグ８２上にフォトレジストパターンを形成する。
【００２０】
その後、図２Ｅに示すように、フォトリソグラフィ工程及びエッチング工程を通して形成されたパターンに金属物質（銅）を埋め立てることで、第１接続配線７４と第２接続配線８４を形成する。
【００２１】
ここで、第１接続配線７４は第１コンタクトプラグ７２と接続され、第２接続配線８４は第２コンタクトプラグ８２と接続される。
【００２２】
その後、窒化層（ＳｉＮ）２８、第２ＴＥＯＳ層３０を順次形成し、窒化層（ＳｉＮ）２８、第２ＴＥＯＳ層３０の全面にマスクを用いたフォトリソグラフィ工程及びエッチング工程を実施し、第２ＴＥＯＳ層３０上にフォトレジストパターンを形成する。
【００２３】
その後、フォトレジストパターンをマスクとして用いて窒化層（ＳｉＮ）２８と第２ＴＥＯＳ層３０をエッチングした結果物に金属物質（銅）を埋め立てることで、第１接続配線７４と接続される第１ボンディングメタル層７０と、第２接続配線８４と接続される第２ボンディングメタル層８０とを形成する。
【００２４】
上記のような製造工程を通して製造される半導体素子は、キャパシタの形成時、キャパシタの下部金属層４０及び上部金属層６０をボンディングメタル７０、８０と接続させるためにコンタクトプラグ７２、８２及び接続配線７４、８４を形成すべきであり、その結果、製造工程が複雑になり、製造効率が低下するという短所がある。
【００２５】
また、複雑な構造のために素子の集積度が低下し、その結果、素子の価格が上昇するという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、上記のような従来の問題点を解決するためのもので、その目的は、製造工程を改善することで製造効率を向上できるとともに、集積度を向上させることで半導体素子の価格を低下できるＭＩＭキャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記のような課題を解決するための本発明に係るＭＩＭキャパシタは、半導体基板上に形成される少なくとも一つの層を有する下部金属層と、前記下部金属層上に形成される少なくとも一つの層を有する上部金属層と、前記下部金属層と前記上部金属層との間に形成される誘電層と、前記上部金属層上に形成される第１ボンディングメタル層及び前記下部金属層上に形成される第２ボンディングメタル層と、前記上部金属層と前記第１ボンディングメタル層との間に形成され、前記上部金属層と前記第１ボンディングメタル層とを直接接続させる第１接続配線と、前記下部金属層と前記第２ボンディングメタル層との間に形成され、前記下部金属層と前記第２ボンディングメタル層とを直接接続させる第２接続配線とを含む。
【００２８】
上記のような他の課題を解決するための本発明に係るＭＩＭキャパシタの製造方法は、半導体基板上に下部金属層を形成する工程と、前記下部金属層上にキャパシタ誘電層を形成する工程と、前記誘電層の一部領域上に上部金属層を形成する工程と、前記下部金属層及び前記上部金属層を覆うように第１シリコン層を形成する工程と、前記半導体基板及び前記第１シリコン層上に第２シリコン層を形成し、前記半導体基板を平坦化させる工程と、前記下部金属層の一部が露出されるように前記第１及び第２シリコン層と前記誘電層をエッチングし、第１配線パターンを形成する工程と、前記上部金属層の一部が露出されるように前記第１及び第２シリコン層をエッチングし、第２配線パターンを形成する工程と、前記第２シリコン層上に第３シリコン層を形成する工程と、前記第３シリコン層をエッチングし、前記下部金属層及び前記上部金属層に対応する領域に第３及び第４配線パターンを形成する工程と、前記第１及び第２配線パターンを金属で埋め立てて接続配線を形成すると同時に、前記第３及び第４配線パターンを金属で埋め立ててボンディングメタル層を形成する工程とを含む。
【発明の効果】
【００２９】
本発明に係るＭＩＭキャパシタには、次のような効果がある。
【００３０】
第一に、ＭＩＭキャパシタの形成時、マスクを用いたフォトリソグラフィ工程及びエッチング工程の回数を減少させることで、素子の製造効率を向上させることができる。
【００３１】
第二に、集積工程の安定性を確保するとともに、素子の容量及び集積度を向上させることで、製品の価格を低下させることができる。
【００３２】
第三に、銅と接続される金属層（Ｔｉ／ＴｉＮ）をキャパシタの電極層として使用することで電気伝導度を増加させ、電極内部の寄生静電容量を除去し、電圧従属特性を向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付された図面を参考にして、本発明に係るＭＩＭキャパシタ及びＭＩＭキャパシタの製造方法に関して詳細に説明する。
【００３４】
図３は、本発明の実施例に係るＭＩＭキャパシタを示した断面図である。
【００３５】
図３を参照すると、本発明の実施例に係るＭＩＭキャパシタ１００は、半導体基板１１０と、半導体基板１１０上に形成される下部金属層１４０と、下部金属層１４０の一部領域上に形成されるキャパシタ誘電層（ＳｉＮ）１５０と、キャパシタ誘電層１５０上に形成される上部金属層１６０と、上部金属層１６０上に形成される第１ボンディングメタル層１７０と、キャパシタ誘電層１５０が形成された領域を除いた下部金属層１４０上に形成される第２ボンディングメタル層１８０と、第１ボンディングメタル層１７０と上部金属層１６０とを接続させるための第１接続配線１７２と、第２ボンディングメタル層１８０と下部金属層１４０とを接続させるための第２接続配線１８２とを備える。
【００３６】
ここで、下部金属層１４０／上部金属層１６０は、それぞれＴｉで形成される第１金属層１４２、１６２とＴｉＮで形成される第２金属層１４４、１６４によって構成される。
【００３７】
ＭＩＭキャパシタ１００は、キャパシタを構成する誘電層（ＳｉＮ）１５０の厚さを減少させることで、キャパシタの容量を増加させることができる。また、キャパシタの物理的な大きさ（面積）を減少させることで、素子の集積度を向上させることができる。このような特性は、下記の数式１を参照して理解することができる。
【００３８】
【数１】
2009010388.tif 000003
【００３９】
ここで、「Ｃ」はキャパシタの容量を示し、「ε０」は真空状態の誘電率を示し、「εｃ」は誘電層の誘電常数を示し、「Ａ」は誘電層の面積を示し、「ｔ」は誘電層の厚さを示している。
【００４０】
本発明の実施例の製造方法によるＭＩＭキャパシタ１００においては、誘電層（ＳｉＮ）１５０の面積Ａを２、０３５μｍ２に固定した状態で誘電層１５０の厚さｔを４１０Å、４６０Å、５１０Åに変化させて実験し、下記の表１のような結果を示した。
【００４１】
【表１】
2009010388.tif 000004
【００４２】
表１の実験結果に基づいてキャパシタの静電容量を１．５ｆＦ／μｍ２に設計する場合、誘電層１５０の面積を２、０３５μｍ２に形成し、誘電層１５０の厚さを４５０Å乃至４６０Åに形成すると、設計すべき１．５ｆＦ／μｍ２のキャパシタの静電容量を得られることが分かる。
【００４３】
また、誘電層１５０の厚さを４５０Å以下に設定すると、１．５ｆＦ／μｍ２のキャパシタの静電容量を得ようとする場合、キャパシタの面積を減少させることができ、その結果、素子の集積度を向上できることが分かる。
【００４４】
図５は、本発明の実施例に係る１．５ｆＦ／μｍ２の静電容量を有するＭＩＭキャパシタの漏洩電流特性を示している。ここで、横軸は電圧を示し、縦軸は漏洩電流を示している。
【００４５】
そして、本発明の実施例の製造方法によるＭＩＭキャパシタ１００は、図５に示すように、優秀な漏洩電圧特性を示した。
【００４６】
このような実験結果値を通して、本発明の実施例に係るＭＩＭキャパシタ１００は、キャパシタの容量を増加できるとともに、素子の集積度を向上できることが分かる。また、上述した長所と一緒に優秀な漏洩電圧特性を表すことで、素子の安全性を確保することができる。
【００４７】
図４Ａ乃至図４Ｇは、本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【００４８】
以下、図４Ａ乃至図４Ｇを参照して、本発明の実施例に係るＭＩＭキャパシタ１００の製造方法について説明する。
【００４９】
図４Ａに示すように、３個の層１１２、１１４、１２４で構成された半導体基板１１０を準備する。ここで、３個の層１１２、１１４、１２４は、シリコン（Ｓｉ）を酸化及び窒化させたＦＳｉ層１１２、ＳｉＨ４層１１４、ＳｉＮ層１２４で構成される。
【００５０】
その後、図４Ｂに示すように、酸化及び窒化された３個のシリコン（Ｓｉ）層１１２、１１４、１２４で形成された半導体基板１１０の一部領域上にＴｉ層１４２及びＴｉＮ層１４４を順次形成し、下部金属層１４０を形成する。
【００５１】
ここで、キャパシタ誘電層１５０は、ＳｉＮ物質で形成する。例えば、１．５ｆＦ／μｍ２の静電容量を得られるように、キャパシタ誘電層１５０の厚さを４１０Å乃至５１０Åの範囲に設定し、その結果、キャパシタ誘電層１５０の面積を調節することができる。
【００５２】
ここで、Ｔｉ層１４２は、１２００Å乃至１４００Åの厚さを有するように形成し、ＴｉＮ層１４４は、４００Å乃至６００Åの厚さを有するように形成する。
【００５３】
その後、下部金属層１４０の全面に３００Å乃至４６０Åの厚さを有するようにキャパシタ誘電層１５０を形成し、このキャパシタ誘電層１５０の一部領域上にＴｉ層１６２を形成する。
【００５４】
ここで、Ｔｉ層１６２は、１２００Å乃至１４００Åの厚さを有するように形成する。
【００５５】
その後、図４Ｃに示すように、Ｔｉ層１６２上にＴｉＮ層１６４を形成し、上部金属層１６０を形成する。
【００５６】
ここで、ＴｉＮ層１６４は、４００Å乃至６００Åの厚さを有するように形成する。
【００５７】
その後、上部金属層１６０及び下部金属層１４０を覆うように酸化または窒化シリコン層１１８を形成し、半導体基板１１０の全面に酸化シリコン層（ＳｉＨ４、ＦＳｉ）１２６を形成し、半導体基板１１０を平坦化させる。
【００５８】
ここで、酸化または窒化シリコン層１１８は、４００Å乃至６００Åの厚さを有するように形成する。
【００５９】
その後、図４Ｄに示すように、半導体基板１１０の全面にマスク１９０を用いたフォトリソグラフィ工程及びエッチング工程を実施し、下部金属層１４０と上部金属層１６０上に第１及び第２配線パターン１２６ａ、１２６ｂを形成する。
【００６０】
ここで、下部金属層１４０領域上に形成される第１配線パターン１２６ａは、酸化シリコン層（ＳｉＨ４、ＦＳｉ）１２６、酸化または窒化シリコン層１１８及びキャパシタ誘電層１５０を貫通して形成される。上部金属層１６０領域上に形成される第２配線パターン１２６ｂは、酸化シリコン層（ＳｉＨ４、ＦＳｉ）１２６及び酸化または窒化シリコン層１１８を貫通して形成される。
【００６１】
その後、図４Ｅに示すように、窒化シリコン層（ＳｉＮ）１２８及びＴＥＯＳ層１３０を順次形成する。
【００６２】
その後、図４Ｆに示すように、窒化シリコン層（ＳｉＮ）１２８及びＴＥＯＳ層１３０の全面にマスク１９４を用いたフォトリソグラフィ工程及びエッチング工程を実施し、下部金属層１４０上に第３配線パターン１２８ａを形成し、上部金属層１６０上に第４配線パターン１２８ｂを形成する。
【００６３】
その後、フォトリソグラフィ工程及びエッチング工程を通して形成された第１乃至第４配線パターン１２６ａ、１２６ｂ、１２８ａ、１２８ｂに金属物質（銅）を埋め立てることで、図４Ｇに示すように、上部金属層１６０と接続される第１接続配線１７２と、この第１接続配線に接続される第１ボンディングメタル層１７０とを同時に形成する。
【００６４】
また、下部金属層１４０と接続される第２接続配線１８２と、この第２接続配線１８２に接続される第２ボンディングメタル層１８０を、第１接続配線１７２及び第１ボンディングメタル層１７０と同時に形成する。
【図面の簡単な説明】
【００６５】
【図１】従来のＭＩＭキャパシタの構造を示した断面図である。
【図２Ａ】図１に示した従来のＭＩＭキャパシタを製造する方法を示した工程断面図である。
【図２Ｂ】図１に示した従来のＭＩＭキャパシタを製造する方法を示した工程断面図である。
【図２Ｃ】図１に示した従来のＭＩＭキャパシタを製造する方法を示した工程断面図である。
【図２Ｄ】図１に示した従来のＭＩＭキャパシタを製造する方法を示した工程断面図である。
【図２Ｅ】図１に示した従来のＭＩＭキャパシタを製造する方法を示した工程断面図である。
【図３】本発明の実施例に係るＭＩＭキャパシタを示した断面図である。
【図４Ａ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図４Ｂ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図４Ｃ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図４Ｄ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図４Ｅ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図４Ｆ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図４Ｇ】本発明の実施例に係るＭＩＭキャパシタの製造方法を示した工程断面図である。
【図５】本発明の実施例に係るＭＩＭキャパシタの漏洩電流特性を示した図である。
【符号の説明】
【００６６】
１００  ＭＩＭキャパシタ、  １１０  半導体基板、  １４０  下部金属層、  １５０  キャパシタ誘電層、  １６０  上部金属層、  １７０  第１ボンディングメタル層、  １７２  第１接続配線、  １８０  第２ボンディングメタル層、  １８２  第２接続配線。
【図１】
2009010388.tif 000005
【図２Ａ】
2009010388.tif 000006
【図２Ｂ】
2009010388.tif 000007
【図２Ｃ】
2009010388.tif 000008
【図２Ｄ】
2009010388.tif 000009
【図２Ｅ】
2009010388.tif 000010
【図３】
2009010388.tif 000011
【図４Ａ】
2009010388.tif 000012
【図４Ｂ】
2009010388.tif 000013
【図４Ｃ】
2009010388.tif 000014
【図４Ｄ】
2009010388.tif 000015
【図４Ｅ】
2009010388.tif 000016
【図４Ｆ】
2009010388.tif 000017
【図４Ｇ】
2009010388.tif 000018
【図５】
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