(57)【要約】【課題】ドライバ設計方法が開示される。【解決手段】ドライバの設計方法は、マッチングステージでの電流変化を利用して複数のトランジスタのミスマッチした特性差によって生じるオフセットを導出するステップと、特性差を減らすように、オフセットの導出結果を利用してトランジスタの大きさを決定し、測定されたマッチング情報及び決定されたトランジスタの大きさを利用してシミュレーションによって求めたドライバのシミュレーション収率が目標収率に近似するまで大きさを再決定するステップと、最終的に決定された大きさを反映してドライバを製作し、製作されたドライバのテスト収率を求めるステップ及びテスト収率が目標収率にならない場合、測定されたマッチング情報を調整してシミュレーションによって求めたドライバの調整収率がテスト収率に近似するまでマッチング情報を調整するステップと、を備える。【選択図】図４
2009010953.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを互いにマッチングするマッチングステージを含むドライバの設計方法において、
前記マッチングステージでの電流変化を利用して、前記複数のトランジスタのミスマッチした特性差によって生じるオフセットを導出するステップと、
前記特性差を減らすように、前記オフセットの導出結果を利用して前記トランジスタの大きさを決定し、測定されたマッチング情報及び前記決定されたトランジスタの大きさを利用してシミュレーションによって求めた前記ドライバのシミュレーション収率が目標収率に近似するまで前記大きさを再決定するステップと、
最終的に決定された前記大きさを反映して前記ドライバを製作し、製作された前記ドライバのテスト収率を求めるステップと、
前記テスト収率が前記目標収率にならない場合、シミュレーションによって求めた前記ドライバの調整収率が前記テスト収率に近似するまで前記測定されたマッチング情報を調整するステップと、
を備えることを特徴とするドライバ設計方法。
【請求項２】
前記ドライバ設計方法は、
前記調整収率が前記テスト収率に近似する時、最終的に調整されたマッチング情報を利用して前記ドライバの設計を完了するステップをさらに備えることを特徴とする請求項１に記載のドライバ設計方法。
【請求項３】
前記ドライバ設計方法は、
前記テスト収率が前記目標収率になる場合、前記測定されたマッチング情報を利用して前記ドライバの設計を完了するステップをさらに備えることを特徴とする請求項１に記載のドライバ設計方法。
【請求項４】
前記ドライバ設計方法は、
前記オフセットを導出する以前に、前記マッチングステージの構造を決定するステップをさらに備えることを特徴とする請求項１に記載のドライバ設計方法。
【請求項５】
前記ドライバは、複数のバッファを有するソースドライバであり、
前記マッチングステージは、前記バッファの各々に含まれることを特徴とする請求項１に記載のドライバ設計方法。
【請求項６】
前記マッチングステージは、
電圧を入力する、互いにマッチングされる複数のトランジスタを有する入力ステージと、
電流を形成する、互いにマッチングされる複数のトランジスタを有する能動負荷ステージと、を備えることを特徴とする請求項５に記載のドライバ設計方法。
【請求項７】
前記トランジスタの大きさを決定するステップにおいて、
前記入力ステージでの閾値電圧の差によって前記入力ステージの面積を調整し、前記能動負荷ステージでの閾値電圧の差によって前記能動負荷ステージの面積を調整することを特徴とする請求項６に記載のドライバ設計方法。
【請求項８】
前記能動負荷ステージの相互コンダクタンス及び前記入力ステージの相互コンダクタンスを調整して前記オフセットを減らすことを特徴とする請求項６に記載のドライバ設計方法。
【請求項９】
前記能動負荷ステージの長さを調整して前記オフセットを減らすことを特徴とする請求項６に記載のドライバ設計方法。
【請求項１０】
前記マッチングされる複数のトランジスタの大きさは、前記オフセットの導出結果及びペルグロムロー（Pelgrom'low）を利用して求めることを特徴とする請求項１に記載のドライバ設計方法。
【請求項１１】
前記マッチングされる複数のトランジスタの特性差は、前記複数のトランジスタの閾値電圧の差であることを特徴とする請求項１に記載のドライバ設計方法。
【請求項１２】
前記シミュレーション収率を求めるステップは、
前記測定されたマッチング情報及び前記決定されたトランジスタの大きさをシミュレーションしてオフセットに対する正規分布を求めるステップと、
前記正規分布で求められた平均と標準偏差を利用して下記のように前記シミュレーション収率を求めるステップと、
を備えることを特徴とする請求項５に記載のドライバ設計方法。
2009010953.tif 000007
（ここで、Ｙｕｎｉｔは単位バッファの収率を示し、ｋはバッファの個数を示し、Ｌｉｍｉｔはオフセットの最大許容値を示し、ｍとσは前記正規分布の平均と標準偏差をそれぞれ示す。）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ（driver）の設計に関し、特にドライバのオフセット（offset）を減らすドライバの設計方法に関する。
【背景技術】
【０００２】
図１は、一般的なソースドライバを模式的に示す図面であり、デジタル入力ステージ１２、デジタル／アナログ変換部（ＤＡＣ：Digital to Analog Converter）１４及びアナログバッファステージ１６を備える。
【０００３】
図１に図示されたソースドライバは、パネル（図示せず）のデータラインを駆動するための駆動電圧をパネルに供給する。また、ゲートドライバ（図示せず）は、パネルのゲートラインを駆動するための駆動電圧をパネルに印加する。
【０００４】
図２は、ソースドライバのバッファステージ１６の特性を説明するためのグラフであり、横軸は出力バッファの番号を示し、縦軸はバッファの各々からの出力電圧を示す。ここで、ＤＶＯは出力電圧の偏差（Deviation）を示す。
【０００５】
デジタル入力ステージ１２は、デジタルデータを受信してデジタル／アナログ変換部１４に出力する。ＤＡＣ１４は、そのデジタルデータをアナログ電圧に変換する。バッファステージ１６は、変換されたアナログ電圧をＤＡＣ１４から受信して、パネルを駆動するための駆動電圧を出力する。ここで、ソースドライバはチップ１０で集積化されてもよい。バッファステージ１６には、ソースドライバ１０の出力数と同一な数百個のバッファ２０が配列される。パネルの画質はソースドライバの特性に左右される。ソースドライバの特性は、数百個のバッファがどの程度同一に出力を発生するかによる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、同一電圧がソースドライバに印加された時、数百個のバッファの出力は、図２に示すように数十ないし数百ｍＶの差を有する。これは、バッファの製造過程で発生するオフセットに起因する。このため、チップ１０の収率を高めるためには、オフセット特性が良好であることを要する。また、オフセット特性の改善は、面積にも密接な関連がある。よって、良好なオフセットおよび最適な面積は、チップ１０の単価に直接結びつく。ソースドライバの出力特性を改善するための一般的な従来の方法は、実証的アプローチによって行われてきた。したがって、この実証的アプローチにより多数回に及ぶ反復的なチップ開発が不可避的に求められてきた。これによってチップの開発費用が増加し、開発時期も遅延する。
【０００７】
本発明が解決しようとする技術的課題は、ドライバのオフセット特性を改善するドライバ設計方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を達成するために、互いにマッチングされる複数のトランジスタを有するマッチングステージを含む本発明によるドライバの設計方法は、前記マッチングステージでの電流変化を利用して前記複数のトランジスタのミスマッチした特性差によって生じるオフセットを導出するステップと、前記特性差を減らすように、前記オフセットの導出結果を利用して前記トランジスタの大きさを決定し、測定されたマッチング情報及び前記決定されたトランジスタの大きさを利用してシミュレーションによって求めた前記ドライバのシミュレーション収率が目標収率に近似するまで前記大きさを再決定するステップと、最終的に決定された大きさを反映して前記ドライバを製作し、製作された前記ドライバのテスト収率を求めるステップ及び前記テスト収率が前記目標収率にならない場合、シミュレーションによって求めた前記ドライバの調整収率が前記テスト収率に近似するまで前記測定されたマッチング情報を調整するステップでなされることが望ましい。
【発明の効果】
【０００９】
本発明によるドライバ設計方法はオフセット式を誘導してこれを利用してトランジスタの大きさを調整し、大きさを利用したシミュレーションを通じてマッチング情報と大きさを調整しながらトランジスタ最適大きさ及び最適のマッチング情報を捜し、これを利用して演算増幅器の設計を完了する。このため、ドライバのオフセットを最小化してドライバの出力特性を改善させて面積を最適化して収率を向上させることができ、チップの開発時に修正本の回数を減らしてチップの設計期間を短縮させることができる、という効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明によるドライバ設計方法の実施例を、添付した図面を参照して次のように説明する。本発明の理解を助けるために、本発明によって設計されるドライバは図１に図示されたソースドライバであると仮定し、バッファ２０の各々は演算（ＯＰ：OPeration）増幅器で具現されると仮定するが、本発明はこれに限らない。
【００１１】
図３は、本発明によるドライバ設計方法によって設計された演算増幅器３０及びそのオフセット（Voffset）を示す図である。
【００１２】
図３を参照すると、演算増幅器３０のオフセットはランダム（random）オフセットとシステム的な（systematic）オフセットがある。システム的なオフセットは傾向があるので容易に取り除くことができる。しかし、ランダムオフセットはドライバの製造過程で不可避に発生するので、容易に取り除くことはできない。オフセットは、重要マッチングステージにおいて複数のトランジスタにミスマッチング（mismatching）が発生した時に生じる。すなわち、図３に示すように、演算増幅器３０が有する内部の重要マッチングステージにおける複数のトランジスタがミスマッチすることによってオフセット（Voffset）が発生する。
【００１３】
図４は、本発明によるドライバの製造方法の実施例を説明するためのフローチャートである。本発明によるドライバの製造方法は、決定された演算増幅器の構造をその演算増幅器が有するオフセットによって導出するステップ（ステップ５０及び５２）、マッチングされる複数のトランジスタの大きさをシミュレーションされた収率によって決定するステップ（ステップ５４ないし５８）、製作したドライバの収率を測定されたマッチング情報を調整して決定するステップ（ステップ６０ないし７０）、及び演算増幅器の設計を完了するステップ（ステップ７２）を備える。
【００１４】
本発明によって設計すべきドライバの演算増幅器についてまず説明する。演算増幅器は少なくとも１つのマッチングステージ（図示せず）を有する。いくつかのマッチングステージのうち、最も重要なマッチングステージを「重要マッチングステージ」という。重要マッチングステージは、電圧を入力して互いにマッチングされる複数のトランジスタを有する入力ステージ（図示せず）と、電流を形成して互いにマッチングされる複数のトランジスタを有する能動負荷ステージ（図示せず）と、を有する。
【００１５】
まず、設計すべきドライバに含まれるべきバッファの演算増幅器の構造を決定する（ステップ５０）。２段（stage）演算増幅器の構造がバッファとして決定されてもよく、フォールデッドカスコード（folded cascode）演算増幅器の構造がバッファとして決定されてもよい。その他、マッチングされる複数のトランジスタを有する演算増幅器の構造がバッファとして決定されてもよい。
【００１６】
図５は、一般的なフォールデッドカスコード演算増幅器を例示する図であり、入力ステージ９０及び９２、能動負荷ステージ９４及び９６、及びその外部の複数のトランジスタ（ＭＰ５ないしＭＰ１２及びＭＮ５ないしＭＮ１０）で構成される。ここで、ＶＩＮは演算増幅器に印加される電圧を示し、ＶＯＵＴは演算増幅器から出力される電圧をそれぞれ示す。
【００１７】
図５に示す演算増幅器は、アメリカ特許番号ＵＳ５，３１１，１４５の図１に示す演算増幅器と同様の動作原理を有するため、これについての詳細な説明は省略する。但し、上述した特許に開示された演算増幅器は、バイアスの形態を詳細に示す一方、図５に示す演算増幅器は、バイアス電圧（ＶＢ１ないしＶＢ６）については詳細に示しておらず省略している。さらに、図５に示す演算増幅器は、演算増幅器のオン／オフを制御するためのスイチング信号が印加される別途の制御電圧（ＶＣ１及びＶＣ２）が印加された状態を示している。
【００１８】
図５に示す演算増幅器は、互いにマッチングされる複数のトランジスタを有するが、オフセットに多大な影響を及ぼす重要マッチングステージのオフセットのみについて説明する。図５の場合、重要マッチングステージは、オフセット電圧で示される入力ステージ９０及び９２と、電流を形成する能動負荷ステージ９４及び９６とが該当する。入力ステージ９０は、互いにマッチングされる複数のトランジスタ（ＭＮ１及びＭＮ２）で構成される。入力ステージ９２は、互いにマッチングされる複数のトランジスタ（ＭＰ１及びＭＰ２）で構成される。能動負荷ステージ９４は、互いにマッチングされる複数のトランジスタ（ＭＮ３及びＭＮ４）で構成される。能動負荷ステージ９６は、互いにマッチングされる複数のトランジスタ（ＭＰ３及びＭＰ４）で構成される。
【００１９】
以下、ステップ５０において図５に示すような演算増幅器の構造を決定したと仮定してステップ５２ないし７２を説明するが、本発明はこのような例示に限らない。
【００２０】
ステップ５０の後、マッチングステージ９０ないし９６での電流変化を利用して、複数のトランジスタにおけるミスマッチした特性差によって生じるオフセットを導出する（ステップ５２）。ここで、マッチングされる複数のトランジスタの特性差とは、複数のトランジスタの閾値電圧の差に該当する。マッチングステージで電流変化が発生すると、オフセット（Voffset）は、以下の数式１のように表すことができる。
【数１】
2009010953.tif 000003
【００２１】
ここで、ΔＩは電流変化を示し、ｇｍは入力の相互コンダクタンス（transconductance）を示す。例えば、図５に示す４つのマッチングステージ９０ないし９６で発生したミスマッチング成分をオフセット（Voffset）で表現すると、以下の数式２のようになる。
【数２】
2009010953.tif 000004
【００２２】
ここで、ｇｍｎ１、２、ｇｍｐ１、２、ｇｍｐ３、４及びｇｍｎ３、４は、それぞれマッチングステージ９０、９２、９６、及び９４の相互コンダクタンスを示す。ΔＶＴＨＮ１、２、ΔＶＴＨＰ１、２、ΔＶＴＨＰ３、４及びΔＶＴＨＮ３、４は、それぞれマッチングステージ９０、９２、９６及び９４での２つの複数のトランジスタの閾値電圧（VTH）の差を示す。ＶＧＳはゲート-ソース間電圧を示し、Ｗはトランジスタの幅（width）を示し、Ｌはトランジスタの長さ（length）を示す。
【００２３】
ステップ５２の後、マッチングされる２つの複数のトランジスタの特性差を減らすように、すなわち、オフセットを減らすように、オフセットの導出結果を利用してトランジスタの大きさ（Ｌ及びＷ）を決定する（ステップ５４）。トランジスタの大きさは、数式２に基づいて決定することができる。トランジスタの大きさは、数式２のオフセット式とペルグロムロー（Pelgrom'low）を利用して求められることができる。一般的に、ペルグロムローによると、２つのマッチングステージの差は正規分布をなし、その標準偏差は面積の自乗根に反比例する。よって、入力ステージ９０及び９２で閾値電圧の差によって入力ステージ９０及び９２の面積を調整し、能動負荷ステージ９６及び９４で閾値電圧の差によって能動負荷ステージ９６及び９４の面積を調整する。例えば、数式２のオフセット式を見ると、入力ステージ９０及び９２の閾値電圧の差（ΔＶＴＨＮ１、２及びΔＶＴＨＰ１、２）を減らすためには入力ステージ９０及び９２面積を増加させれば良い。これと同様に、能動負荷ステージ９６及び９４の閾値電圧の差（ΔＶＴＨＰ３、４及びΔＶＴＨＮ３、４）を減らすためには能動負荷ステージ９６及び９４の面積を増加させれば良い。
【００２４】
さらに、能動負荷ステージ９６及び９４の相互コンダクタンスに、その閾値電圧の差（ΔＶＴＨＰ３、４及びΔＶＴＨＮ３、４）を乗じ、入力ステージ９０及び９２の相互コンダクタンスに、その閾値電圧の差を乗ずる。これによって、オフセットを減らすべく、能動負荷ステージ９４及び９６の相互コンダクタンスと、入力ステージ９０及び９２の相互コンダクタンスとが調整される。例えば、能動負荷ステージ９４及び９６の相互コンダクタンスを減らして入力ステージ９０及び９２の相互コンダクタンスを大きくすることも、オフセットを減らすことができる１つの方法である。この時、オフセットを減らすために、能動負荷ステージ９４及び９６の長さを調整してもよい。例えば、能動負荷ステージ９４及び９６の長さを大きくすることは面積も大きくなって相互コンダクタンスも減らすことができて効果的である。この結果、数式２のオフセット式を利用して、トランジスタの大きさが決定される。
【００２５】
ステップ５４の後、測定されたマッチング情報及び決定されたトランジスタの大きさを利用して収率をシミュレーションし、そのシミュレーション結果を利用して「シミュレーション収率」を求める（ステップ５６）。より具体的には、測定されたマッチング情報及び決定されたトランジスタの大きさをシミュレーションして、オフセットに対する正規分布をまず求める。このために、Hspiceのモンテカルロ（Monte-Carlo）を利用してもよい。この場合、例えば以下のようにネットリスト（Netlist）を構成してもよい。
【００２６】
「ネットリスト」
param β_mc = aguass(０、Aβ、１)
param vt_mc = aguass(０、AVT、１)
2009010953.tif 000005
．．．．．．
【００２７】
上述したネットリストで、paramはパラメーターを表し、βはμＣＯＸＷ／Ｌ（ここで、μは移動度を示し、ＣＯＸはトランジスタの酸化物のキャパシタンスを示す。）である。Ａβ及びＡＶＴは、測定されたマッチング情報である。Ａβは、２つのトランジスタのβの差に対する標準偏差を示す。ＡＶＴは、２つのトランジスタの閾値電圧の差に対する標準偏差を示す。
【００２８】
また、上述したネットリストで、ミスマッチングに対する情報が幅（width）に反映され、閾値電圧に対するミスマッチング情報がDELVOに反映されてシミュレーションを実行する。以上のシミュレーションで得られた正規分布を通じて平均と標準偏差とが判明し、この平均と標準偏差を利用して以下の数式３のように「シミュレーション収率」を求めることができる。
【数３】
2009010953.tif 000006
【００２９】
ここで、Ｙｕｎｉｔは単位バッファの収率を示し、ｋはバッファステージ１６に設けられるバッファの個数を示し、Ｌｉｍｉｔはオフセットの最大許容値を示し、ｍおよびσは、ステップ５６を通じて求めた正規分布の平均と標準偏差をそれぞれ示す。数式３を通じて分かるように、バッファの個数が増加すると収率が減少するため、単位演算増幅器の特性を増加させる必要がある。
【００３０】
ステップ５６の後、シミュレーションによって求めたドライバの「シミュレーション収率」が、「目標収率」であるかを判定する（ステップ５８）。「シミュレーション収率」が「目標収率」でない場合、マッチングされる複数のトランジスタの大きさを再び決定する（ステップ５４）。このように、「シミュレーション収率」が「目標収率」に近似するまで、ステップ５４及び５６を反復的に実行する。
【００３１】
「シミュレーション収率」が「目標収率」である場合、最終的に決定された複数のトランジスタの大きさを反映してドライバのチップを製作し、製作されたドライバチップの「テスト収率」を、例えば上述したネットリストと数式３によって求める（ステップ６０）。ステップ５６でシミュレーションによって求めた「シミュレーション収率」と、製作されたチップについて求めた「テスト収率」とは、製造工程によって影響を受けて変化してもよい。こうして、「テスト収率」が「目標収率」と同一であるかを判定する（ステップ６２）。
【００３２】
「テスト収率」と「目標収率」とが互いに異なる場合、測定されたマッチング情報を調整する（ステップ６４）。ステップ６４で調整されたマッチング情報を利用して、例えば、上述したネットリストと数式３によってシミュレーションして、ドライバの「調整収率」を求める（ステップ６６）。そしてこの「調整収率」が「テスト収率」と同一であるかを判定する（ステップ６８）。「調整収率」が「テスト収率」と同じでない場合、ステップ６４に移行してマッチング情報を再び調整する（ステップ６４）。このように、「調整収率」が「テスト収率」に近似するまでマッチング情報を続いて調整する。
【００３３】
「調整収率」が「テスト収率」と同一と判定された場合、ステップ６４で最後に調整されたマッチング情報を最終的なマッチング情報として決定する（ステップ７０）。または、「テスト収率」が「目標収率」と同一であれば、測定されたマッチング情報を最終的なマッチング情報として決定する（ステップ７０）。
【００３４】
ステップ７０の後、最終的なマッチング情報を利用して演算増幅器の設計を完了する（ステップ７２）。
【００３５】
以上、上述した本発明の望ましい実施例は、例示の目的のために開示されたものである。よって、当業者なら特許請求範囲に開示された本発明の技術的思想とその技術的範囲内で、開示された実施例の改良、変更、代替または付加などで多様な他の実施例らを作ることができる。
【図面の簡単な説明】
【００３６】
【図１】一般的なソースドライバを模式的に示す図である。
【図２】ソースドライバのバッファステージの特性を説明するためのグラフである。
【図３】本発明によるドライバ設計方法によって設計しようとする演算増幅器及びそのオフセットを示す図である。
【図４】本発明によるドライバの製造方法の実施例を説明するためのフローチャートである。
【図５】一般的なフォールデッドカスコード演算増幅器の例を示す図である。
【符号の説明】
【００３７】
１２  デジタル入力ステージ、  １４  デジタル／アナログ変換部、  １６  アナログバッファステージ、  ３０  演算増幅器、  ９０、９２  入力ステージ、  ９４、９６  能動負荷ステージ。  
【図１】
2009010953.tif 000008
【図２】
2009010953.tif 000009
【図３】
2009010953.tif 000010
【図４】
2009010953.tif 000011
【図５】
2009010953.tif 000012