(57)【要約】【課題】アレイ部周辺に配置される付加回路の薄膜トランジスタの端子間ショートに対するリペア作業を補助配線を形成後にも実現できるようにする。【解決手段】薄膜トランジスタを含む付加回路１４８を上部電極５０８の成膜領域外に配置し、さらに、薄膜トランジスタから引き出された配線の少なくとも一部（リペア箇所）の上層側は補助配線５１５が存在しないようにする。たとえば、付加回路１４８の全体を補助配線５１５の成膜領域外に配置しつつ、薄膜トランジスタの少なくともチャネル領域の上層側を補助配線５１５から延在した横延長配線５１５ｂ１で覆う。チャネル領域以外の横延長配線５１５ｂ１で覆われていない開口部５１５ｃをリペア用スリット部として利用する。【選択図】図１１Ｂ
2009175476.tif 000002
【特許請求の範囲】
【請求項１】
信号振幅に応じた表示を行なう電気光学素子を含む画素回路が行列状に配された画素アレイ部と、
前記画素回路を駆動するための各種の信号を伝送する走査線と、
前記画素アレイ部の周辺部に配置された、前記走査線に信号を供給する半導体素子を有する走査回路、あるいは製造検査を行なうための検査装置から入力されるテスト信号を前記走査線に供給するためのスイッチ素子を有するテストスイッチ回路、あるいは、前記走査線に印加される静電気による静電破壊からの保護を図る保護素子を有する静電気保護回路と、
を備え、さらに、
前記電気光学素子の表示面側とは反対側の第１電極が配置される層と同じ層にて、前記画素アレイ部の周辺を囲むように補助配線が形成され、当該補助配線は前記画素アレイ部の周辺にて前記電気光学素子の表示面側の第２電極と電気的な接続がとられており、
前記各回路は前記第２電極の成膜領域外に配置され、さらに、各回路を構成する各素子から引き出された配線の少なくとも一部の上層側は、前記補助配線が存在しない
ことを特徴とする表示装置。
【請求項２】
前記各回路は前記補助配線の成膜領域外に配置されている
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記各回路は前記補助配線の成膜領域内に配置され、
さらに、前記各回路を構成する各素子から引き出された配線の少なくとも一部の上層側は、前記補助配線に開口部が形成されている
ことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記各回路は前記補助配線の成膜領域外に配置され、
さらに、前記各回路を構成する各素子は薄膜トランジスタであり、その少なくともチャネル領域の上層側が、前記補助配線から延在した配線で覆われている
ことを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動信号の大小によって輝度が変化する電流駆動型の電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）が行列状に配置された画素アレイ部を主要部に有する表示パネル部を具備し、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
近年、表示装置の分野では、パネル型の表示装置が、薄型、軽量、高精細などの特長を有するために、従来のＣＲＴ（Cathode Ray Tube）表示装置に代わって主流になりつつある。
【０００３】
パネル型の表示装置の中には、画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電圧駆動型の電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電流駆動型の電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す）素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００４】
パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部と、これらを制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されるのが一般的である。画素アレイ部と、画素アレイ部以外の走査回路などとの間は、走査線や電源線などが引き延ばされ、画素回路を構成する薄膜トランジスタや電気光学素子に電源電圧や信号を入力する走査回路から信号を供給する形態が採られる。
【０００５】
このとき、画素アレイ部以外の回路をどのように配置するかについては種々の方法が考えられているが、一例としては、画素アレイ部以外の回路をパネル外に配置して、パネル辺縁部の端子領域にまで走査線（たとえば書込走査線、電源供給線、映像信号線）を引き延ばして、走査回路や電源回路などから、画素回路を構成する薄膜トランジスタや電気光学素子に電源電圧や信号供給する形態が採られることがある（特許文献１参照）。
【０００６】
【特許文献１】特開２００７−０４１５６１号公報
【０００７】
ここで、電流駆動型の電気光学素子は、発光層と２つの電極（下部電極と上部電極と称する）で挟んだ積層構造をなしている。たとえば、有機ＥＬ素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜（有機層）を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。一方の電極（上部電極）側から光を取り出すことで表示を行なう。
【０００８】
このため、光が透過する側（表示面側と称する）の上部電極は光透過性が必要であり電極抵抗が高くなり易い。この問題を緩和する仕組みとして、もう一方の下部電極が配される層と同じ層に補助配線を設ける仕組みが考えられている（特許文献２参照）。
【０００９】
【特許文献２】特開２００４−２０７２１７号公報
【００１０】
特許文献２に記載の仕組みでは、画素アレイ部内に２次元マトリクス状に配置される画素回路を取り囲むように補助配線を格子状に形成し、さらに、画素アレイ部の外周を取り囲むように補助配線を形成している。そして、この外周部の全体で上部電極との電気的な接続をとることでコンタクト抵抗を下げるようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
一方、パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部と、画素アレイ部の周辺に配置され、各画素を駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部と、制御部を動作させるための各種の信号を生成する駆動信号生成部や映像信号処理部を備えて装置の全体が構成されるのが一般的である。
【００１２】
製品形態としては、画素アレイ部と制御部とを同一のガラス基板上に搭載した表示パネル部と駆動信号生成部や映像信号処理部を別体とする形態（パネル上配置構成と称する）や、表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部や駆動信号生成部や映像信号処理部などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）などがある。
【００１３】
また、画素アレイ部と制御部とを同一のガラス基板上に搭載して表示パネル部を構成するパネル上配置構成の場合、画素アレイ部のＴＦＴを生成する工程にて同時に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部が搭載されたガラス基板上に制御部（必要に応じて駆動信号生成部や映像信号処理部も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）がある。
【００１４】
周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では、画素アレイ部と制御部とが別体である時点が存在する。画素アレイ部と制御部を接続しないと、画表示を行なうことができないために、画素アレイ部の各画素の欠陥（ＴＦＴの短絡や開放）や走査線の欠陥（断線や隣接する走査線との接触）などの検査を行なうことができない。
【００１５】
このため、制御部後付け構成を採る場合、画素アレイ部の周辺部に、制御部を画素アレイ部に接続せずに画素アレイ部の各画素や走査線の検査を行なうことを目的として、画素アレイ部の外部から各走査線にテスト信号を供給可能とするテストスイッチ回路を設けて簡易点灯検査を行なうことが考えられている。
【００１６】
テストスイッチ回路としては様々な構成が考えられるが、たとえば、静電気保護回路とテストスイッチ回路とを別の回路素子で構成する仕組みと、静電気保護回路の回路素子をテスト信号を走査線に供給するテストスイッチ回路を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みが考えられる。なお、静電気保護回路は、制御部後付け構成では、画素アレイ部と制御部とが別体である時点が存在するので、完成品にする過程で画素アレイ部上の走査線に人体や製造機材などを介して静電気が印加され回路素子が破壊される可能性がＴＦＴ一体構成の場合よりも多くなるため、静電気による静電破壊からの回路素子の保護を目的として走査線ごとに設けているものである。
【００１７】
ここで、保護回路やテストスイッチ回路（纏めて付加回路とも称する）を画素アレイ部の周辺に如何様に配置するかが問題となる。特許文献２に記載の仕組みのように、画素アレイ部の外周部の全体で補助配線と上部電極との電気的な接続をとるようにする場合、補助配線の下部に付加回路を配置することが考えられる。つまり、表示領域（画素アレイ部）外の付加回路を補助配線で覆うということである。
【００１８】
しかしながらこの場合、製造時にたとえば付加回路を構成する薄膜トランジスタの端子間ショートが生じた場合に、補助配線を形成後には薄膜トランジスタが覆われてしまっているので、薄膜トランジスタの端子間ショートに対するリペアが困難となり、パネルの歩留りを下げることになる。
【００１９】
加えて、特許文献２に記載の仕組みのように、画素アレイ部の外周部の全体で補助配線と上部電極との電気的な接続をとるようにすると、画素アレイ部の外部の回路との接続をとるための走査線が、画素アレイ部の外周部の補助配線とオーバーラップしてしまい、比較的大きな寄生容量が形成されてしまう。このために、パルス信号が鈍ってしまい実効パルス幅が短くなり、タイミングずれが生じてしまい、画質劣化の原因となる。また、補助配線と走査線（たとえば書込走査線、電源供給線、映像信号線）が広範囲でオーバーラップするので、異物を介しての層間ショートが多発して歩留まり低下を招く。
【００２０】
本発明は、上記事情に鑑みてなされたものであり、表示領域外に配置される周辺回路部についてのリペア作業を補助配線を形成後にも実現できる仕組みを提供することを目的とする。好ましくは、画素アレイ部の各画素回路に信号を供給する走査線が画素アレイ部の外周部の補助配線とオーバーラップすることによる弊害を防止することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る表示装置の一形態は、信号振幅に応じた表示を行なう電気光学素子を含む画素回路が行列状に配された画素アレイ部と、画素回路を駆動するための各種の信号を伝送する走査線と、それぞれ画素アレイ部の周辺部に配置された、走査線に信号を供給する半導体素子を有する走査回路、あるいは製造検査を行なうための検査装置から入力されるテスト信号を走査線に供給するためのスイッチ素子を有するテストスイッチ回路、あるいは、走査線に印加される静電気による静電破壊からの保護を図る保護素子を有する静電気保護回路とを備えるものとする。そして、電気光学素子の表示面側とは反対側の第１電極が配置される層と同じ層にて、画素アレイ部の周辺を囲むように補助配線が形成され、当該補助配線は前記画素アレイ部の周辺にて電気光学素子の表示面側の第２電極と電気的な接続をとるようにする。
【００２２】
加えて、各回路を第２電極の成膜領域外に配置し、さらに、各回路を構成する各素子から引き出された配線の少なくとも一部（つまりリペア箇所）の上層側は、補助配線が存在しないようにする。少なくともリペアを要する箇所は事実上の補助配線で覆われていない状態とするという意味である。
【００２３】
たとえば、第１の仕組みとして、半導体素子やスイッチ素子や保護素子を含む各回路の全体を補助配線の成膜領域外に配置する。
【００２４】
あるいは、第２の仕組みとして、半導体素子やスイッチ素子や保護素子を含む回路を補助配線の成膜領域内に配置しつつ、半導体素子やスイッチ素子や保護素子から引き出された配線の少なくとも一部（つまりリペア箇所）の上層側では、補助配線に開口部を形成する。この開口部をリペア用スリット部として利用するのである。
【００２５】
あるいは、第３の仕組みとして、半導体素子やスイッチ素子や保護素子を含む各回路の全体を補助配線の成膜領域外に配置しつつ、半導体素子やスイッチ素子や保護素子を薄膜トランジスタとして、その少なくともチャネル領域の上層側を補助配線から延在した配線（延長配線）で覆う。チャネル領域以外の延長配線で覆われていない開口部をリペア用スリット部として利用するのである。
【発明の効果】
【００２６】
本発明の一形態によれば、補助配線を形成後であっても、少なくともリペアを要する箇所は事実上の補助配線が存在しない。よって、表示領域外に配置される周辺回路部についてのリペア作業を、補助配線を形成後にも実現できる。
【００２７】
また、第３の仕組みを採れば、走査線の上層側には補助配線が存在しない開口部となるので、その開口部分ではオーバーラップせず、その分、寄生容量が減少する。その結果、パルス信号が鈍る現象を緩和できタイミングずれを防止できるので、画質劣化を防止できる。加えて、補助配線と走査線のオーバーラップが少なくなるので、異物を介しての層間ショートも減少する。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００２９】
＜表示装置の全体概要＞
図１および図１Ａは、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図１はＣＯＧ実装技術（詳細は後述する）により画素アレイ部が搭載されたガラス基板上に制御部用の半導体チップを直接実装するＣＯＧ搭載構成の場合を示し、図１Ａは表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部を搭載する周辺回路パネル外配置構成の場合を示す。
【００３０】
ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として電流駆動型の素子である有機ＥＬ素子を、また能動素子として薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。
【００３１】
薄膜トランジスタとしては、大別すると、能動領域であるチャネル層を構成する半導体の種別によって、たとえば、非晶質シリコンからなるアモルファスシリコンＴＦＴ、微結晶シリコン（ナノ結晶シリコン）からなる微結晶シリコンＴＦＴ、多結晶シリコンからなる低温ポリシリコンＴＦＴ（無アルカリガラス基板）あるいは高温ポリシリコンＴＦＴ（石英ガラス基板）があるし、また、これらの組合せでチャネル層を２層構造にする仕組みも考えられている（参考文献１〜４を参照）。その種別によって、たとえば閾値電圧Ｖthや移動度μの大きさや素子ばらつきや経時的な安定性などの素子特性に相違があるが、本実施形態では、画素アレイ部１０２やその周辺部の全てに、チャネル層を構成する半導体には、閾値電圧Ｖthのばらつき（面内の均一性）や経時的な安定性が比較的良好で、またアモルファスシリコンＴＦＴよりも大きな移動度が得られる微結晶シリコンＴＦＴを適用する例で説明する。
【００３２】
参考文献１：特開平１０−２４２０５２号公報
参考文献２：特開２００７−５５０８号公報
参考文献３：特開２００７−３５９６４号公報
参考文献４：鵜飼育弘、“薄膜トランジスタ技術のすべて−構造，特性，製造プロセスから次世代ＴＦＴまで−”、初版、日本、工業調査会、２００７年１０月２５日、特にｐ７４〜８８
【００３３】
表示装置１は、様々な電子機器、たとえば半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。
【００３４】
なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する電気光学素子の全てに、後述する全ての実施形態が同様に適用できるし、電流駆動に限らず、電圧駆動で発光する電気光学素子の全てにも、後述する全ての実施形態が同様に適用できる。
【００３５】
図１や図１Ａに示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された画素アレイ部１０２を主要部に備える表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部（いわゆるタイミングジェネレータ）２００と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。
【００３６】
図１に示すＣＯＧ搭載構成の場合、表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置され、さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６がＣＯＧ実装技術により搭載され、さらに、外部接続用の端子部（パッド部）１０８が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部がＣＯＧ実装技術により搭載されることもある。
【００３７】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００３８】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。
【００３９】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部および走査線が設けられることもある。
【００４０】
また、表示パネル部１００上には、さらに、垂直駆動部１０３および水平駆動部１０６のそれぞれについて、周辺回路部１４０の一例として、保護回路１４２およびテストスイッチ回路１４４が搭載可能となっている。保護回路１４２とテストスイッチ回路１４４を纏めて付加回路１４８と称する。保護回路１４２としては、垂直駆動部１０３用の保護回路１４２Ｖと水平駆動部１０６用の保護回路１４２Ｈが走査線ごとに設けられ、テストスイッチ回路１４４としては垂直駆動部１０３用のテストスイッチ回路１４４Ｖと水平駆動部１０６用のテストスイッチ回路１４４Ｈが走査線ごとに設けられている。
【００４１】
保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈは、ＣＯＧ実装技術ではなく、画素アレイ部１０２のＴＦＴを生成する工程にて同時に各ＴＦＴを生成する仕組み（ＴＦＴ一体構成）にて作り込まれている。なお、本実施形態においては、発明課題との関係から、保護回路１４２Ｖ（垂直駆動部１０３用），１４０Ｈ（水平駆動部１０６用）を備えることは必須ではない。
【００４２】
ここで、付加回路１４８として保護回路１４２やテストスイッチ回路１４４を設けることの意義について説明すると以下の通りである。先ず、製品形態としては、画素アレイ部１０２と制御部１０９とを同一のガラス基板上に搭載した表示パネル部１００と駆動信号生成部２００や映像信号処理部２２０を別体とする形態（パネル上配置構成と称する）や、表示パネル部１００には画素アレイ部１０２を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部１０９や駆動信号生成部２００や映像信号処理部２２０などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）が考えられる。
【００４３】
また、画素アレイ部１０２と制御部１０９とを同一のガラス基板（基板１０１）上に搭載して表示パネル部１００を構成するパネル上配置構成の場合、画素アレイ部１０２のＴＦＴを生成する工程にて同時に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部２２０も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部１０２が搭載された基板１０１上に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部２２０も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）が考えられる。
【００４４】
周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では、画素アレイ部１０２と制御部１０９とが別体である時点が存在する。画素アレイ部１０２と制御部１０９を接続しないと、画表示を行なうことができないために、画素アレイ部１０２の各画素の欠陥（ＴＦＴの短絡や開放）や走査線の欠陥（断線や隣接する走査線との接触）などの検査を行なうことができない。
【００４５】
このため、制御部後付け構成を採る場合、画素アレイ部１０２の周辺部に、制御部１０９を画素アレイ部１０２に接続せずに画素アレイ部１０２の各画素や走査線の検査を行なうことを目的として、画素アレイ部１０２の外部から各走査線にテスト信号を供給可能とするテストスイッチ回路１４４を設けて簡易点灯検査を行なうのである。
【００４６】
テストスイッチ回路１４４としては様々な構成が考えられるが、たとえば、静電気保護用の保護回路１４２とテストスイッチ回路１４４とを別の回路素子で構成する仕組みと、保護回路１４２の回路素子をテスト信号を走査線に供給するテストスイッチ回路１４４を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みが考えられる（詳細は後述する）。なお、保護回路１４２は、制御部後付け構成では、画素アレイ部１０２と制御部１０９とが別体である時点が存在するので、完成品にする過程で画素アレイ部１０２上の走査線に人体や製造機材などを介して静電気が印加され回路素子が破壊される可能性がＴＦＴ一体構成の場合よりも多くなるため、静電気による静電破壊からの回路素子の保護を目的として走査線ごとに設けるものである。
【００４７】
このように、実装状態では、垂直駆動部１０３や水平駆動部１０６や保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈなどの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に搭載された構成となっている。図示した例では、制御部１０９を構成する書込走査部１０４、駆動走査部１０５、および水平駆動部１０６を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載する例を示しており、このことを図からも明らかにするべく、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。また、ＣＯＧ搭載時に表示パネル部１００上の配線との接続をとるための電気的接続端子PAD1（Contact Pad ）を模式的に示している。
【００４８】
ＣＯＧ実装技術により表示パネル部１００に制御部１０９などのＩＣチップ（ＩＣ：Integrated Circuit）を実装する方法としては、たとえば、電気的接合端子（バンプ）に電解めっきによる金バンプを使用し、表示パネル部１００上の電極へＡＣＦ（Anisotropic Conductive Film ）により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
【００４９】
保護回路１４２Ｖ，１４０Ｈおよびテストスイッチ回路１４４Ｖ，１４２Ｈとしては、たとえば、静電気保護回路とテストスイッチ回路とを別の回路素子で構成する仕組みを採用してもよいし、静電気保護回路の回路素子をテスト信号を走査線に供給するテストスイッチ回路を構成するスイッチ素子として兼用するようにした保護＆テストスイッチ回路とする仕組みを採用してもよい。
【００５０】
なお図１に示す例では、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載することも可能である。
【００５１】
端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００５２】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００５３】
端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５４】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
【００５５】
たとえば、画素アレイ部１０２には、画素アレイ部１０２には、垂直走査側の各走査線１０４WS，１０５DSL と水平走査側の走査線である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００５６】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００５７】
書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００５８】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００５９】
本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００６０】
なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供することも可能である。
【００６１】
たとえば、表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、図１Ａに示すように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。
【００６２】
図１Ａに示す周辺回路パネル外配置構成（表示モジュール）の場合、画素アレイ部１０２の他にも、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するものやその出力ドライバなど）を搭載したＦＰＣ（フレキシブルプリントサーキット）との間で、ＴＣＰ（Tape Carrier Package）方式やＣＯＦ（Chip On Flexible）方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が、表示パネル部１００の辺縁に設けられる。ＴＣＰは、フレキシブル・テープにドライバＬＳＩ（Large Scale Integrated Circuit）をボンディングで搭載したものの呼称であり、その手法は通常ＴＡＢ（Tape Automated Bonding）が用いられる。因みに、図１ＡではＣＯＦ方式の例で示しているが、ＴＣＰ方式の例は、後述する図６や図６Ａで示す。その他の点は、基本的には、ＣＯＧ搭載構成の場合と同様である。
【００６３】
なお図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）や保護回路１４２Ｖおよびテストスイッチ回路１４４Ｖを配置する構成を示しているが、これらを画素アレイ部１０２を挟んで左右両側に配置する構成を採ることも可能である。同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６や保護回路１４２Ｈおよびテストスイッチ回路１４４Ｈを配置する構成を示しているが、これらを画素アレイ部１０２を挟んで上下両側に配置する構成を採ることも可能である。
【００６４】
また、制御部１０９の実装形態に関しては、図１ではパネル上配置構成の一例としてＣＯＧ搭載構成の場合を示し、図１Ａでは周辺回路パネル外配置構成の場合を示したが、前述のようにパネル上配置構成としては原理的にはＣＯＧ搭載構成に限らずＴＦＴ一体構成の場合であってもよい。ここで「原理的には」と称したのは、考え方としてはＴＦＴ一体構成を採ることができるが、付加回路１４８（保護回路１４２やテストスイッチ回路１４４）が必要となる背景を踏まえると、実体面としては、ＴＦＴ一体構成を採りつつ保護回路１４２やテストスイッチ回路１４４を備える構成を採ることは殆ど無いと考えてよいからである。
【００６５】
ただし、ＴＦＴ一体構成の場合において、後述する本実施形態の仕組みを制御部１０９へ適用することを排除するものではない。この場合、制御部１０９を構成するＴＦＴは画素アレイ部１０２の各画素回路Ｐを構成するＴＦＴと一体的に製造されるので、保護回路１４２やテストスイッチ回路１４４は基本的には不要となり、その代わりに制御部１０９を周辺回路部１４０として取り扱って、後述する実施形態を適用すればよい。もちろん、ＴＦＴ一体構成の場合に、保護回路１４２やテストスイッチ回路１４４を備えておくことを排除するものでもない。この場合、制御部１０９や保護回路１４２やテストスイッチ回路１４４に、後述する実施形態を適用すればよい。
【００６６】
＜画素回路＞
図２は、本実施形態の基本構成の画素回路Ｐと、当該画素回路Ｐを備えた有機ＥＬ表示装置の一実施形態を示す図である。本実施形態の基本構成の画素回路Ｐを画素アレイ部１０２に備える表示装置１を本実施形態の基本構成の表示装置１と称する。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３、水平駆動部１０６、保護回路１４２Ｖ，１４０Ｈ、およびテストスイッチ回路１４４Ｖ，１４２Ｈも合わせて示している。周辺回路パネル外配置構成やＣＯＧ搭載構成（纏めて制御部後付け構成とも称する）では制御部１０９が画素アレイ部１０２と別体である時点が存在することを示すために、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。
【００６７】
ここで、前述のように、保護回路１４２Ｖ，１４０Ｈは、書込走査線１０４WS、電源供給線１０５DSL 、および映像信号線１０６HSの全てについて走査線ごとに設けられている。一方、テストスイッチ回路１４４Ｖ，１４２Ｈは、書込走査線１０４WSおよび映像信号線１０６HSについて走査線ごとに設けられるのに対して、電源供給線１０５DSL については設けられていない。
【００６８】
駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方を入力端として取り扱い、他方を出力端として取り扱う。また、特に有機ＥＬ素子１２７に駆動電流を供給する駆動トランジスタに関してはソース端およびドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。
【００６９】
以下、２ＴＲ構成での画素回路Ｐの一例について具体的に説明する。図２に示す本実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタで駆動トランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備える。
【００７０】
また駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法として、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処するのである。
【００７１】
また本実施形態の画素回路Ｐは、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有するのである。
【００７２】
因みに、駆動トランジスタ１２１は、低温ポリシリコンＴＦＴを使用する場合は閾値電圧の基板面内の不均一性が大きく、閾値補正機能がほぼ必須となるのに対して、微結晶シリコンＴＦＴを使用する場合は、閾値電圧の基板面内の不均一性が小さく要求仕様との関係では閾値補正機能を取り外すことも可能と考えられる。ここでは、前記の各機能（閾値補正機能、移動度補正機能、ブートストラップ機能）の全てを適用する例で説明する。
【００７３】
具体的には図２に示すように、本実施形態の画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７を有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。
【００７４】
駆動トランジスタ１２１のソース端（ノードＮＤ１２１）とゲート端（ノードＮＤ１２２）の間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端が直接に有機ＥＬ素子１２７のアノード端に接続されている。保持容量１２０は、ブートストラップ容量としても機能するようになっている。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。このカソード電位Ｖcathは、基準電位を供給する全画素共通の接地配線Ｖcath（一例としてGND ）に接続されている。
【００７５】
なお、接地配線Ｖcathは、それ用の単一層の配線（上層配線）のみとしてもよいし、たとえばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線（補助電極）を設けてカソード配線の抵抗値を低減する。この補助配線は、たとえば、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線され、さらに画素アレイ部１０２の周辺部にも配線され、上層配線と同電位となるように接続され、固定電位が与えられる。この補助配線の詳細については後で説明する。
【００７６】
サンプリングトランジスタ１２５は、ゲート端が書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端が映像信号線１０６HSに接続され、ソース端が駆動トランジスタ１２１のゲート端（ノードＮＤ１２２）に接続されている。そのゲート端には、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端とドレイン端とを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
【００７７】
駆動トランジスタ１２１のドレイン端は、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端に対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖccと低電圧側の第２電位Ｖssとを切り替えて供給する電源電圧切替回路を具備している。
【００７８】
第２電位Ｖssとしては、映像信号線１０６HSにおける映像信号Ｖsig のオフセット電位Ｖofs より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖssを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００７９】
画素回路Ｐを駆動するため、画素アレイ部１０２の周辺部には、書込走査部１０４、駆動走査部１０５および、水平駆動部１０６を配置する。制御部１０９は、駆動タイミングを適正化することで、駆動トランジスタ１２１に流れる駆動電流Ｉdsを一定に維持する駆動信号一定化回路として機能するようにする。このため、先ず駆動走査部１０５は、好ましくは、保持容量１２０に信号振幅Ｖinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsig の供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。
【００８０】
制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。すなわち、信号電位がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。
【００８１】
また、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにするのである。
【００８２】
また、好ましくは、制御部１０９は、オフセット電位Ｖofs がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。この閾値補正動作は、必要に応じて、信号振幅Ｖinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行して、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのがよい。
【００８３】
また、さらに好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端にオフセット電位Ｖofs が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておくのである。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定するのである。
【００８４】
＜＜駆動電流を一定に維持する基本動作＞＞
２ＴＲ駆動構成における閾値補正に当たっては、制御部１０９の駆動走査部１０５は、書込走査部１０４での走査に合わせて１行分の各画素回路Ｐに、駆動電流Ｉdsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖccと第１電位Ｖccとは異なる第２電位Ｖssとを切り替えて出力する。書込走査部１０４は、駆動トランジスタ１２１の電源供給端子に第１電位Ｖccに対応する電圧が供給され、かつサンプリングトランジスタ１２１に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御する。
【００８５】
また、２ＴＲ駆動構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖssに対応する電圧が供給され、かつサンプリングトランジスタ１２５に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端の電位を基準電位Ｖinに、また出力端の電位を第２電位Ｖssに初期化するのがよい。
【００８６】
さらに好ましくは、制御部１０９は、閾値補正動作の後、駆動トランジスタ１２１に第１電位Ｖccに対応する電圧が供給され、サンプリングトランジスタ１２５に信号電位が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで保持容量１２０に信号振幅Ｖinの情報を書き込む際、駆動トランジスタ１２１の移動度μに対する補正分を保持容量１２０に書き込まれる情報に加えるように制御する。この際には、サンプリングトランジスタ１２５に信号電位が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタ１２５を導通させるとよい。
【００８７】
駆動トランジスタ１２１のゲートとソースとの間に保持容量１２０を配置して、駆動トランジスタ１２１のソース端の電位Ｖｓの変動にゲート端の電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまりソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることで、画面輝度の均一性（ユニフォーミティ）を確保できる。ブートストラップ機能が、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時劣化補正能力を向上させることができる。もちろん、このブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。
【００８８】
また、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧や移動度などの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。
【００８９】
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミングとすることで、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。本実施形態の閾値補正動作および移動度補正動作では、詳細は割愛するが、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスにより変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【００９０】
＜画素回路の動作：本実施形態＞
図２Ａは、図２に示した本実施形態の画素回路Ｐに関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャートである。ここで、図２Ａに示す例は、信号振幅Ｖinに応じた情報を保持容量１２０に書き込む動作と移動度補正を、書込走査線１０４WSに印加する書込駆動パルスWSの立上りと立下りで決定する態様である。
【００９１】
図２Ａにおいては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。基本的には、書込走査線１０４WSや電源供給線１０５DSL の１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。
【００９２】
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。実際には、書込みゲインが１未満となり、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。
【００９３】
本実施形態の画素回路Ｐにおいて、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsig をサンプリングして保持容量１２０に保持する。駆動タイミングにおいて、映像信号Ｖsig の信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。
【００９４】
２ＴＲ構成の画素回路Ｐにおける駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖsig をオフセット電位Ｖofs と信号電位（Ｖofs ＋Ｖin）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋Ｖin）にある期間を１水平期間の後半部とする。
【００９５】
また、信号書込みに用いる書込駆動パルスWSを閾値補正や移動度補正にも用いることし、好ましくは書込駆動パルスWSを１Ｈ期間内に２回アクティブにしてサンプリングトランジスタ１２５をオンする。信号振幅Ｖinの情報のサンプリング（書き込む動作）と移動度補正を、書込走査線１０４WSに印加する書込駆動パルスWSの立上りと立下りで決定するためである。そして、１回目のオンタイミングにて閾値補正を行ない、２回目のオンタイミングにて信号電圧書込みと移動度補正を同時に行なう。その後、駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSL から電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsig の有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。
【００９６】
たとえば、発光期間Ｂ，Ｉでは電源駆動パルスDSL が第１電位Ｖccにあり、書込駆動パルスWSがインアクティブＬでサンプリングトランジスタ１２５Ｔ１がオフした状態である。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じた値をとる。飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣoxは、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御される。
【００９７】
【数１】
2009175476.tif 000003
【００９８】
次に非発光期間に入ると、先ず放電期間Ｃにおいて、電源駆動パルスDSL を第２電位Ｖssとする。このとき、第２電位Ｖssが有機ＥＬ素子１２７の閾値ＶthELとカソード電圧Ｖcathの和よりも小さいとき、つまり“Ｖss＜ＶthEL＋Ｖcath”であれば有機ＥＬ素子１２７は消光し、電源駆動パルスDSL が駆動トランジスタ１２１のソースとなる。このとき有機ＥＬ素子１２７のアノードは第２電位Ｖssに充電される。
【００９９】
さらに、初期化期間Ｄにて映像信号線１０６HSの電位がオフセット電位Ｖofs なったときに書込駆動パルスWSをアクティブＨにしてサンプリングトランジスタ１２５をオンさせて駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs とする。このとき駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖofs −Ｖss”という値をとる。この“Ｖofs −Ｖss”が駆動トランジスタ１２１の閾値電圧Ｖthよりも大きくないと閾値補正動作を行なうことができないために、“Ｖofs −Ｖss＞Ｖth”とする必要がある。
【０１００】
そして閾値補正期間Ｅにおいて、電源駆動パルスDSL を再び第１電位Ｖccとする。駆動トランジスタ１２１の電源供給端であるドレインを第１電位Ｖccとすることで、有機ＥＬ素子１２７のアノードが駆動トランジスタ１２１のソースとなり電流が流れる。有機ＥＬ素子１２７の等価回路は図２に示されるようにダイオードと寄生容量Ｃelで表されるため、“Ｖel≦Ｖcath＋ＶthEL”（有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい）である限り、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０と寄生容量Ｃelを充電するために使われる。このとき、Ｖelは時間とともに上昇してゆく。一定時間経過後、書込駆動パルスWSをインアクティブＬにしてサンプリングトランジスタ１２５をオフする。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路Ｐごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。閾値補正期間が十分であれば、この動作により、駆動トランジスタ１２１のゲート・ソース間電圧ＶgsはＶthという値をとる。このとき、“Ｖel＝Ｖofs −Ｖth≦Ｖcath＋ＶthEL”となっている。
【０１０１】
閾値補正期間Ｅでは、電源供給線１０５DSL の電位が低電位側の第２電位Ｖssから高電位側の第１電位Ｖccに遷移することで、駆動トランジスタ１２１のソース電位Ｖｓが上昇を開始する。すなわち、駆動トランジスタ１２１のゲート端はオフセット電位Ｖofs に保持されており、駆動トランジスタ１２１のソース端の電位Ｖｓが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖｓは“Ｖofs −Ｖth”となる。
【０１０２】
有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の電流は保持容量１２０と寄生容量Ｃelを充電するために使われる。このとき、有機ＥＬ素子１２７には逆バイアスがかかっているため有機ＥＬ素子１２７が発光することはない。
【０１０３】
この結果、駆動トランジスタ１２１を流れるドレイン電流の電流路が遮断されると、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２１の電位は、時間ともに上昇してゆく。そして、ノードＮＤ１２１の電位（ソース電位Ｖｓ）とノードＮＤ１２２の電圧（ゲート電位Ｖｇ）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流は流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１０４】
ここで、閾値補正動作は１回のみ実行するものとすることもできるが、このことは必須ではない。必要に応じて、１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしてもよい。たとえば、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端とソース端と間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミングからインアクティブＬに戻すタイミングまでであり、この期間が十分に確保されていないときには、それ以前に終了してしまうことなる。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。ここでは、そのタイミングについては図示を割愛するが、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。
【０１０５】
本実施形態の制御部１０９においては、閾値補正機能に加えて、移動度補正機能を備えている。すなわち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位（Ｖofs ＋Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号振幅Ｖinに応じた情報を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を加える。水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの書込み期間（サンプリング期間とも称する）とする。なお、図２Ａでは、このサンプリング期間と移動度補正期間を同じに扱って、書込み＆移動度補正期間Ｈと称している。
【０１０６】
書込み＆移動度補正期間Ｈにおいては、駆動トランジスタ１２１のゲート電位Ｖｇが信号電位（Ｖofs ＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端が信号電位（Ｖofs ＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。駆動トランジスタ１２１のゲート電位Ｖｇはサンプリングトランジスタ１２５をオンしているために信号電位（Ｖofs ＋Ｖin）となるが、電源供給線１０５DSL から電流が流れるためソース電位Ｖｓは時間とともに上昇してゆく。
【０１０７】
有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、書込みゲインが理想的な“１”であるとしたときは“Ｖofs −Ｖth＋ΔＶ＜ＶthEL＋Ｖcath”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。このときのソース電位Ｖｓが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和を越えなければ（有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さければ）、駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの容量値Ｃelの両者を結合した容量“Ｃ＝Ｃｓ＋Ｃel”に流れ込み充電を開始する。これにより、駆動トランジスタ１２１のソース電位Ｖｓは上昇していく。このとき、駆動トランジスタ１２１の閾値補正動作は完了しているため、駆動トランジスタ１２１が流す駆動電流Ｉdsは移動度μを反映したものとなる。
【０１０８】
図２Ａのタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、すなわち移動度補正パラメータである負帰還量ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖｓは、ゲート電位Ｖｇ（＝Ｖofs ＋Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin＋Ｖth−ΔＶ”を差し引いた値“Ｖofs −Ｖth＋ΔＶ”となる。  このようにして、書込み＆移動度補正期間Ｈにおいて、信号振幅Ｖinのサンプリングと移動度μを補正する負帰還量（移動度補正パラメータ）ΔＶの調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。
【０１０９】
ここで「負帰還量を最適化する」とは、映像信号電位の黒レベルから白レベルまでの範囲で、どのレベルにおいても適切に移動度補正を行なうことができるようにすることを意味する。ゲート・ソース間電圧Ｖgsにかける負帰還量は、ドレイン電流Ｉdsの取り出し時間すなわち書込み＆移動度補正期間Ｈに依存しており、この期間を長くとる程、負帰還量が大きくなる。負帰還量ΔＶはΔＶ＝Ｉds・ｔ／Ｃel（Ｃel以外の寄生容量は無視する）である。
【０１１０】
この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、負帰還量ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、負帰還量ΔＶは小さくなる。このように、負帰還量ΔＶは駆動電流Ｉdsに応じて決まる。移動度μが大きいものはこのときの駆動電流Ｉdsが大きく、ソースの上昇も早い。逆に移動度μが小さいものは駆動電流Ｉdsが小さく、ソースの上昇は遅くなる。これによって、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを反映して小さくなり一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Ｖgsとなる。
【０１１１】
このようにして、本実施形態の画素回路Ｐにおける駆動タイミングでは、書込み＆移動度補正期間Ｈにて、信号振幅Ｖinのサンプリングと移動度μのばらつきを補正するための負帰還量ΔＶの調整が同時に行なわれる。もちろん、負帰還量ΔＶは書込み＆移動度補正期間Ｈの時間幅を調整することで最適化可能である。
【０１１２】
また、本実施形態の制御部１０９は、ブートストラップ機能も備えている。すなわち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（すなわちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端を映像信号線１０６HSから電気的に切り離す（発光期間Ｉ）。発光期間Ｉに進むと、水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位をオフセット電位Ｖofs に戻す。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。
【０１１３】
発光期間Ｉでは、駆動トランジスタ１２１のゲート端は映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端への信号電位（Ｖofs ＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖｇは上昇可能となる。駆動トランジスタ１２１のゲート端とソース端と間には保持容量１２０が接続されており、その保持容量１２０による効果によって、ブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。
【０１１４】
このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。このときの有機ＥＬ素子１２７のアノード電位の上昇（Ｖel）は、駆動トランジスタ１２１のソース電位Ｖｓの上昇に他ならず、駆動トランジスタ１２１のソース電位Ｖｓは、Ｖel分上昇する。
【０１１５】
駆動電流Ｉds対ゲート電圧Ｖgsの関係は、書込みゲインを“１”とすれば先のトランジスタ特性を表した式（１）のＶgsに“Ｖin−ΔＶ＋Ｖth”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。
【０１１６】
【数２】
2009175476.tif 000004
【０１１７】
この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号振幅Ｖin（詳しくは信号振幅Ｖinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs）によって決まる。換言すると、有機ＥＬ素子１２７は信号振幅Ｖinに応じた輝度で発光することになる。その際、保持容量１２０に保持される情報は帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅Ｖinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthに依存しないので、閾値電圧Ｖthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１１８】
また、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsを一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓが上昇し、ゲート電位Ｖｇは“Ｖofs ＋Ｖin＋Ｖel”となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。
【０１１９】
ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過ともに、ノードＮＤ１２１の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に一定に維持される。駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖｓが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin−ΔＶ＋Ｖthもしくは≒（１−ｇ）Ｖin−ΔＶ＋Ｖth）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。
【０１２０】
このような、有機ＥＬ素子１２７の特性変動に拘らず、駆動トランジスタ１２１のゲート・ソース間電圧を一定に維持し輝度を一定に維持する補正のための動作（保持容量１２０の効果による動作）をブートストラップ動作と呼ぶ。このブートストラップ動作により、有機ＥＬ素子１２７のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。
【０１２１】
＜＜補助配線のレイアウト＞＞
図３および図３Ａは、画素アレイ部１０２の周辺に配される制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と画素アレイ部１０２との間の配線に関する問題点を説明する図である。ここで、図３は、有機ＥＬ素子１２７の下部電極と補助配線の第１比較例のレイアウトを示した全体概要図である。図３Ａは、図３に対する変形例である第２比較例のレイアウトを示した図である。
【０１２２】
有機ＥＬ素子１２７の下部電極と補助配線の第１比較例のレイアウトが図３に示されている。この図に示すように、有機ＥＬ素子１２７の下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、２次元マトリクス状に配置されている。有機ＥＬ素子１２７は、下部電極５０４と有機層５０６と上部電極５０８の積層構造をなしている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５１５が、下部電極５０４（つまり画素回路Ｐ）を取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配線された構成となっている。下部電極５０４が形成されるアノード層Ｌ３の補助配線５１５は、適当な箇所にて（図の例では各画素間の中心および外周全体）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１２３】
また、図３Ａに示す第２比較例のレイアウトでは、トップエミッション方式での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２（表示エリア）内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
【０１２４】
何れの構成でも、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極（カソード電極）とのコンタクト抵抗を下げるようにしている。このように、補助配線５１５が上部電極とのコンタクト抵抗を下げるために画素アレイ部１０２より広くとられると、図３や図３Ａ（後述の図６や図７も参照）に示すように、補助配線５１５は、制御部１０９からそれぞれ画素アレイ部１０２へと接続される各走査線Ｌscan（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）と広範囲でオーバーラップすることになる。
【０１２５】
＜＜画素の層構造＞＞
図４〜図４Ｂは、電極の層構造を説明する図である。ここで、図４は、カラー表示用のＲ，Ｂ，Ｇの３画素分についての全体の層構造の平面透視図である。図４Ａは、１画素分についての第１配線層Ｌ１および第２配線層Ｌ２に着目した平面透視図（図４Ａ（１））と、１画素分についての第３配線層となるアノード層Ｌ３に着目した平面透視図（図４Ａ（２））である。図４Ｂは、１画素分についての全体の層構造の平面透視図（図４Ｂ（１））と断面図（図４Ｂ（２））である。
【０１２６】
図４や図４Ａ（１）に示すように、画素回路Ｐ側は、基板１０１上に下部電極５０４（たとえばアノード電極）が配置され、その下部電極５０４上に有機ＥＬ素子１２７の開口部（以下ＥＬ開口部と称する）１２７ａが形成されている。下部電極５０４には接続孔５０４ａ（たとえばＴＦＴ−アノードコンタクト）が設けられ、この接続孔５０４ａを介して下部電極５０４下に配された駆動トランジスタ１２１の入出力端（本例ではソース電極）に下部電極５０４が接続されるようになっている。
【０１２７】
下部電極５０４の周囲は絶縁膜パターンである開口規定絶縁膜５０５で覆われ、その上に上部電極５０８が画素アレイ部１０２のほぼ全面を覆うように設けられる。下部電極５０４は、画素回路Ｐの配列に対応してマトリクス状に配置される（図３や図３Ａや図３Ａを参照）。そして、本構成例では、開口規定絶縁膜５０５の周辺に補助配線５１５が形成される。また、有機ＥＬ素子１２７を構成する下部電極５０４、有機層５０６、および上部電極５０８が積層されている部分のみが発光領域となるように広く露出したＥＬ開口部１２７ａとされる。
【０１２８】
図４Ａ（２）に示すように、本構成例では、駆動トランジスタ１２１のゲートから延在する第１配線層Ｌ１の電極板と駆動トランジスタ１２１のソースから延在する第２配線層Ｌ２の電極板とで保持容量１２０を形成するようになっている。
【０１２９】
図４Ｂには、１画素分の全体の層構造が示されている。因みに、図４Ｂ（１）は、図４Ａ（１）上に図４Ａ（２）を重ねた状態のものであり、図４Ｂ（２）は、図４Ｂ（１）におけるａ−ａ’線の断面図である。図４Ｂ（２）に示すように、画素回路Ｐは、基板１０１上の各画素回路Ｐに対応する位置に、画素回路Ｐを構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタ（ＴＦＴ）や保持容量１２０（容量値Ｃｓ）などの回路素子を形成するための最下部の層（第１配線層Ｌ１）やポリシリコン層が配置される。第１配線層Ｌ１の上部にはゲート絶縁膜として機能する層間絶縁膜５０２ａ（酸化膜）が設けられる。
【０１３０】
層間絶縁膜５０２ａのさらに上部には、薄膜トランジスタのソースやドレインあるいは保持容量１２０の一方の電極となるポリシリコン層が設けられる。このように、各素子（薄膜トランジスタ，保持容量１２０）を構成する導電層、およびソース電極およびドレイン電極を構成する導電層により、画素回路Ｐを構成する種々の配線が形成される。これら回路素子はチャネル保護膜（エッチングストッップ層）として機能する層間絶縁膜５０２ｂ（酸化膜）で覆われる。層間絶縁膜５０２ａ，５０２ｂを纏めて単に層間絶縁膜５０２と称する。
【０１３１】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタのソース電極やドレイン電極やゲート電極と接続される走査線用の第２配線層Ｌ２が設けられる。そして、第２配線層Ｌ２を覆う状態で、さらに上層に平坦化膜として機能する層間絶縁膜５０３が設けられ、この層間絶縁膜５０３上に有機ＥＬ素子１２７が形成される。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４（たとえばアノード電極）、有機層５０６、および上部電極５０８（たとえばカソード電極）で構成されており、下部電極５０４と上部電極５０８と間に誘電体である有機層５０６が挟まれた構造であるので、有機ＥＬ素子１２７は容量成分（寄生容量Ｃel）を持つことになる。有機層５０６は、詳細には、たとえば、低分子系の材料で多層構造を採用しており、下部電極５０４側から上部電極５０８側に向かって順に、たとえば、ホール注入層、ホール輸送層、発光層、電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に適合したものを使用する。
【０１３２】
基板１０１上の最初に設けられる第１配線層Ｌ１は、薄膜トランジスタ（駆動トランジスタ１２１やサンプリングトランジスタ１２５）などの回路素子を形成するレイヤとしても使用される。図示を割愛するが、基板１０１において、トランジスタや有機ＥＬ素子１２７が配置される側と反対側の面には、光リークや温度拡散のために遮光メタル層が設けられる。
【０１３３】
このような層構造を持つ有機ＥＬ表示装置１においては、有機ＥＬ素子１２７が配列形成された基板１０１と反対側から発光光を取り出すいわゆるトップエミッション方式として構成することが、有機ＥＬ素子１０１の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子１２７の開口率が、画素回路Ｐを構成する薄膜トランジスタのレイアウトには依存しない。このため、さらに複数の薄膜トランジスタや保持容量１２０を用いた画素回路Ｐを各画素に対応させて配置することもできる。
【０１３４】
このような構造の表示装置１は、基板１０１と反対側から発光光を取り出すトプエミッション型であるため、下部電極５０４は遮光性が高く、かつ反射率の高い材料で構成される。一方、上部電極は、光透過性の高い材料を用いて構成される。したがって、上部電極の配線抵抗が大きくなる。上部電極をベタ配線としても抵抗値の低減には限界がある。補助配線５１５は、この高抵抗の上部電極５０８と電気回路的に並列に配線することで、カソード配線全体としての抵抗値を低減するのに寄与する。
【０１３５】
＜＜保護回路とテストスイッチ回路の構成例＞＞
図５〜図５Ｃは、付加回路１４８（保護回路１４２とテストスイッチ回路１４４）の構成例を説明する図である。ここで、図５に示す第１の構成例は、保護回路１４２Ｖ，１４０Ｈとテストスイッチ回路１４４Ｖ，１４２Ｈを別の回路素子（ＭＯＳトランジスタ）で構成する仕組みを採用した場合の簡易点灯検査時および通常使用時の状態を示し、図５Ａに示す第２の構成例は、保護回路１４２Ｖ，１４０Ｈの回路素子（ＭＯＳトランジスタ）をテストスイッチ回路１４４Ｖ，１４２Ｈを構成するスイッチ素子として兼用する仕組みを採用した場合の簡易点灯検査時および通常使用時の状態を示す。何れも、同一種類の３本（ｋ−１，ｋ，ｋ＋１番目）の走査線に関して示している。
【０１３６】
図５Ｂは、付加回路１４８（保護回路１４２とテストスイッチ回路１４４）を画素アレイ部１０２の近傍に搭載する場合の概略構成図である。図５Ｃは、図５Ｂに対応するように、付加回路１４８（保護回路１４２とテストスイッチ回路１４４）を設けるようにした場合の表示装置１の等価回路図である。
【０１３７】
制御部後付け構成を採る場合には、画素アレイ部１０２と制御部１０９とが別体である時点が存在するので、完成品にする過程で画素アレイ部１０２上の各走査線に人体や製造機材などを介して静電気が印加され回路素子が破壊される可能性が、ＴＦＴ一体構成の場合よりも多くなる。この対処のため、画素アレイ部１０２の周辺部に、静電気による静電破壊からの回路素子の保護を目的として走査線ごとに保護回路１４２Ｖ，１４０Ｈを設ける。
【０１３８】
また、制御部後付け構成を採る場合には、制御部１０９を画素アレイ部１０２の対応する各走査線に接続せずに、パネル作製時に簡易点灯検査（ラスター点灯検査）を行なう場合、テストスイッチ回路１４４Ｖ，１４２Ｈを設けて、全ての走査線にテスト信号を供給して各画素回路Ｐの有機ＥＬ素子１２７を発光させることで、ＴＦＴの欠陥（短絡や開放）、および、走査線の欠陥（開放や隣接間短絡）などの有無を検査する。
【０１３９】
このため、たとえば図５に示すように、垂直駆動部１０３や水平駆動部１０６からの各走査信号INが供給される走査線３０１に対して、静電気保護用の素子やテスト信号の供給をオン／オフ制御可能なスイッチ素子を設ける。静電気保護用の素子の一例としては、ＭＯＳトランジスタをダイオード接続した構成をとることができ、またスイッチ素子の一例としても、ＭＯＳトランジスタを使用できる。ＭＯＳトランジスタを使用する場合、ＮチャネルおよびＰチャネルの何れも使用することができ、また、ＮチャネルとＰチャネルを組み合わせたＣＭＯＳ構成を採ることもできる。
【０１４０】
たとえば、図５に示す第１の構成例では、保護回路１４２（１４０Ｖ，１４０Ｈ）とテストスイッチ回路１４４（１４２Ｖ，１４２Ｈ）を別の回路素子で構成するとともに、その回路素子の全てにＮチャネルのＭＯＳトランジスタを使用した構成例を示している。具体的には、保護回路１４２は、ゲートとソースが共通に走査線３０２に接続され、ドレインが正側電源Ｖddの電源線３０４に接続されたダイオード接続のＭＯＳトランジスタ３１２と、ゲートとソースが共通に負側電源Ｖss2 の電源線３０６に接続され、ドレインが走査線３０２に接続されたダイオード接続のＭＯＳトランジスタ３１４とを有する。
【０１４１】
テストスイッチ回路１４４は、走査線３０２とテスト信号供給線３２２との間にソースおよびドレインの一方が走査線３０２に接続されるように配置されたＭＯＳトランジスタ３３２を有する。各走査線３０２に対して設けられる各ＭＯＳトランジスタ３３２はそれぞれ、ソースおよびドレインの他方がテスト信号供給線３２２に共通に（走査線の番号を問わず）接続され、ゲートがスイッチ制御線３２４に共通に（走査線の番号を問わず）接続されている。図５Ｄに示すように、簡易点灯検査時はスイッチ制御線３２４がＨレベルに設定されることでＭＯＳトランジスタ３３２がオンし、通常時にはスイッチ制御線３２４がＬレベルに設定されることでＭＯＳトランジスタ３３２がオフする。
【０１４２】
一方、図５Ａに示す第２の構成例では、保護回路１４２とテストスイッチ回路１４４を共通の回路素子で構成するとともに、その回路素子の全てにＮチャネルのＭＯＳトランジスタを使用した構成例を示している。具体的には、保護回路１４２およびテストスイッチ回路１４４は、ゲートとソースが共通に走査線３０２に接続され、ドレインが正側電源Ｖddの電源線３０４に接続されたダイオード接続のＭＯＳトランジスタ３１２と、走査線３０２とテスト信号供給線３２２との間にソースおよびドレインの一方が走査線３０２に接続されるように配置されたＭＯＳトランジスタ３３２を有する。各走査線に対して設けられる各ＭＯＳトランジスタ３３２はそれぞれ、ソースおよびドレインの他方がテスト信号供給線３２２に共通に（走査線の番号を問わず）接続され、ゲートがスイッチ制御線３２４に共通に（走査線の番号を問わず）接続されている。
【０１４３】
つまり、図５に示す第１の構成例のダイオード接続されたＭＯＳトランジスタ３１４を取り外したものが図５Ａに示す第２の構成例である。簡易点灯検査時はスイッチ制御線３２４がＨレベルに設定されることでＭＯＳトランジスタ３３２がオンし、通常時にはスイッチ制御線３２４およびテスト信号供給線３２２が負側電源Ｖss２に設定されることでオフする。
【０１４４】
ここで、前述のように、図５および図５Ａに示す何れの構成例においても、製造段階における簡易点灯検査時に、テスト信号供給線３２２には画素回路Ｐを駆動するための信号に代わるテスト信号Ｖtestが、またスイッチ制御線３２４にはＭＯＳトランジスタ３３２をオンさせるためのゲート制御信号（ＤＣ電位またはパルス）Ｎgateが、それぞれパネル外部から入力される。また、図５Ａに示す構成例の場合には、製品化後は、テスト信号供給線３２２およびスイッチ制御線３２４には、負側電源Ｖss2 がパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、テスト信号供給線３２２およびスイッチ制御線３２４は、負側電源Ｖss2 を供給する電源線として機能する。
【０１４５】
たとえば、図５Ｂでは、垂直走査系統の付加回路１４８Ｖは図５Ａに示す第２の構成例を適用し、水平走査系統の付加回路１４８Ｈは図５に示す第１の構成例を適用した例で示している。垂直走査系統の回路配置（レイアウト）としては、図示する左右方向の両側から書込走査部１０４および駆動走査部１０５で駆動するようにし、それらに対応するように付加回路１４８Ｖも左右の両側に配置している。一方、水平走査系統の回路配置としては、図示する上下方向の一方側（上側のみ）から水平駆動部１０６で駆動するようにし、付加回路１４８Ｈにおけるテストスイッチ回路１４４は水平駆動部１０６側（つまり図示する上側のみ）に配置し、保護回路１４２は水平駆動部１０６とは反対側（つまり図示する下側のみ）に配置している。
【０１４６】
この場合、図５Ｃにおいて、垂直走査系統の付加回路１４８Ｖ側は、ゲート制御信号ＮgateによりＭＯＳトランジスタ３３２をオンさせ、テスト信号供給線３２２を介してＭＯＳトランジスタ３３２のソースおよびドレインの他方に画素回路Ｐ側の書込駆動パルスWSや電源駆動パルスDSL 相当のテスト信号Ｖtestを供給し、水平走査系統の付加回路１４８Ｈ側は、ゲート制御信号ＮgateによりＭＯＳトランジスタ３３２をオンさせ、テスト信号供給線３２２を介してＭＯＳトランジスタ３３２のソースおよびドレインの他方に画素回路Ｐ側の映像信号Ｖsig 相当のテスト信号Ｖtestを供給してラスター点灯検査を行なう。
【０１４７】
＜＜保護回路とテストスイッチ回路の配置態様の問題＞＞
図６〜図８Ｃは、画素アレイ部１０２周辺の実装態様の比較例を説明する図である。これらの図により、保護回路１４２とテストスイッチ回路１４４を画素アレイ部１０２の周辺に配置する際の配置態様の問題点が説明される。
【０１４８】
ここで、図６および図６Ａは図１Ａに示した周辺回路パネル外配置構成の場合を示し、特に図６ＡはＴＣＰ実装の詳細を示す。図６Ｂは、周辺回路パネル外配置構成の場合に適用される電気的接続端子PAD2の一例を示す。図７は、有機ＥＬ素子の下部電極と補助配線の比較例のレイアウトを示したパネル辺縁の詳細図である。
【０１４９】
図７Ａ〜図７Ｃは、周辺回路部１４０の構成として保護回路１４２とテストスイッチ回路１４４を別の回路素子（ＭＯＳトランジスタ）で構成する図５に示した仕組みを適用した場合におけるトランジスタ部分に着目した配線構造（レイアウト）を示した図である。なお、図７Ａは水平走査系の保護回路１４２Ｈに着目したレイアウト例であり、図７Ｂは垂直走査系の保護回路１４２Ｖに着目したレイアウト例であり、図７Ｃは水平走査系のＲ，Ｇ，Ｂ各色の映像信号線１０６HSに対するテストスイッチ回路１４４Ｈに着目したレイアウト例であり、それぞれ平面透視図である。
【０１５０】
図７Ｄおよび図７Ｅは、比較例における異物による薄膜トランジスタの端子間ショートとリペア処理を説明する図である。なお、図７Ｄは、水平走査系の保護回路１４２Ｈに着目したもので、図７Ｅは、水平走査系のテストスイッチ回路１４４Ｈに着目したものである。図８は、比較例における異物による層間ショートを説明する図である。図８Ａは、比較例における補助配線５１５と各走査線Ｌscanの配置関係を説明する図である。なお、図８Ａ（１）は、垂直駆動部１０３と画素アレイ部１０２との間の配線に着目した平面透視図であり、図８Ａ（２）は図８Ａ（１）のｂ−ｂ’線の断面図である。図８Ｂは、比較例における補助配線５１５と走査線Ｌscan（図では書込走査線１０４）との間で形成される寄生容量による起因する画像に現われる問題を説明する図である。図８Ｃは、比較例における電源配線の配線抵抗に起因する画像に現われる問題を説明する図である。
【０１５１】
本実施形態の表示装置１は、制御部１０９と画素アレイ部１０２の間に、付加回路１４８（保護回路１４２やテストスイッチ回路１４４）などの周辺回路部１４０が配置される点に特徴がある。ここで、付加回路１４８を画素アレイ部１０２の周辺に、如何様にして配置するかが問題となり、本実施形態では、その点に着目したレイアウトを採る。そのため、先ず、付加回路１４８を画素アレイ部１０２の周辺に配置する場合の問題点について考察する。
【０１５２】
図６や図６Ａに示すように、表示パネル部１００の基板１０１の端縁部分には、ＣＯＦ方式で接続をとるための電気的接続端子PAD2が設けられる。基板１０１上には、表示領域となる画素アレイ部１０２が設けられ、この画素アレイ部１０２の外側にまで補助配線５１５が設けられている。補助配線５１５は図示を割愛した上部電極とともに、全画素共通の接地配線Ｖcathとなるもので、表示パネル部１００の基板１０１の端縁部分に設けられた電気的接続端子PAD2の一例である電源供給ＴＣＰ５２０から基準電圧（一例としてGND ）が供給される。図６では電源供給ＴＣＰ５２０を２箇所設けており、また図６Ａでは電源供給ＴＣＰ５２０を４箇所設けているが、その数は任意である。
【０１５３】
また、制御部１０９用の電気的接続端子PAD2に関しても電源供給ＴＣＰ５２０と概ね同様であり、表示パネル部１００の基板１０１の端縁部分に設けられた書込駆動パルスWS用の信号供給ＴＡＢ５３０_WS ，電源駆動パルスDSL 用の電源入力部５３０_DSL、映像信号Ｖsig 用の信号供給ＴＡＢ５３０_sigから各信号が供給される。各信号供給ＴＡＢ５３０には、ドライバＬＳＩ５３２がＴＡＢ方式でボンディングされ、基板１０１のエッジにドライバの出力を接続し、ドライバＬＳＩ５３２が基板１０１の外になるように実装される。図示しないが、各信号供給ＴＡＢ５３０の基板１０１とは反対側には、ドライバＬＳＩ５３２に信号を供給する前段回路（たとえばシフトレジスタなど）が搭載された回路基板が接続される。
【０１５４】
電源供給ＴＣＰ５２０は、図６Ｂ（１）に示すように、ＦＰＣとの接続端となるカソード電極パッド５２４が所定ピッチで複数本（図では３本）設けられており、このカソード電極パッド５２４が補助配線５１５の辺縁（表示領域である画素アレイ部１０２の周辺部）まで延在してコンタクト部５２６にて共通に接続される。
【０１５５】
信号供給ＴＡＢ５３０についても概ね電源供給ＴＣＰ５２０と同様であり、図６Ｂ（２）に示すように、ＦＰＣとの接続端となる信号電極パッド５３４が所定ピッチで複数本（図では書込駆動パルスWS用と電源駆動パルスDSL 用の各３本設けられており、この信号電極パッド５３４が画素アレイ部１０２から延在した走査線（書込走査線１０４WS，電源供給線１０５DSL の２種）とコンタクト部５３６にて各別に接続される。図示を割愛するが、書込駆動パルスWSに関しても、ＦＰＣとの接続端となる信号電極パッド５３４が所定ピッチで複数本設けられ、この信号電極パッド５３４が画素アレイ部１０２から延在した走査線（映像信号線１０６HS）とコンタクト部５３６にて各別に接続される。
【０１５６】
ここで、図６や図６Ａに示した比較例の実装態様では、画素アレイ部１０２周辺部の付加回路１４８の全体を、図８Ａや図７〜図７Ｃにも示すように、アノード層Ｌ３の補助配線５１５を用いてベタ膜で遮光している。つまり、比較例の実装態様では、補助配線５１５は、画素アレイ部１０２外周部のカソードコンタクトKC用の領域を超えてさらに広く設けられ、補助配線５１５が付加回路１４８の全体を覆うようになっている。こうすることで、光が周辺回路部１４０のトランジスタに入り込む現象を防止するようにしている。しかしながら、このような実装態様の場合、様々な問題を引き起こすことが考えられる。
【０１５７】
たとえば、製造過程では、付加回路１４８を構成する薄膜トランジスタのドレイン・ソース間、ゲート・ドレイン間、あるいはゲート・ソース間が異物を介してショートすることがある。図７Ｄに示すように、図５に示した保護回路１４２の場合、ＭＯＳトランジスタ３１２，３１４のゲート・ソース間がショートしても不都合はないが、ドレイン・ソース間やゲート・ドレイン間がショートすると正常に機能しない。また、図７Ｅに示すように、図５に示したテストスイッチ回路１４４の場合、ドレイン・ソース間、ゲート・ドレイン間、およびゲート・ソース間の何れもショートすると正常に機能しない。また、図５Ａに示した保護回路１４２とテストスイッチ回路１４４を兼用する回路構成の場合、ＭＯＳトランジスタ３１２はゲート・ソース間がショートしても不都合はないが、ドレイン・ソース間やゲート・ドレイン間がショートすると正常に機能しないし、ＭＯＳトランジスタ３３２はドレイン・ソース間、ゲート・ドレイン間、およびゲート・ソース間の何れもショートすると正常に機能しない。
【０１５８】
このような場合、付加回路１４８を構成する薄膜トランジスタから引き出されている配線を切断することで、異物ショートの箇所をそのままとしておきつつ端子間ショートに対する修復作業（リペア）を行なうことが考えられる。因みに、配線を切断すると回路機能が働かなくなるが、静電保護対策や製造検査のための回路であるため、切断しても、表示装置の駆動に影響を与えない。
【０１５９】
たとえば、図７Ｄに示すように、図５に示した保護回路１４２の場合、ショート箇所に関わらず、ＭＯＳトランジスタ３１２のドレインから引き出され正側電源Ｖddの電源線３０４に接続される配線３０４ＤやＭＯＳトランジスタ３１４のソースから引き出され負側電源Ｖss2 の電源線３０６と接続される配線３０６Ｓをリペア箇所（図では×印で示す）として切断すればよい。原理的には、ＭＯＳトランジスタ３１２のゲートやソースやＭＯＳトランジスタ３１４のゲートやドレインと走査線Ｌscanの間をリペア箇所とすることも可能であるが狭い範囲を切断しなければならず困難性があるが、配線３０４Ｄや配線３０６Ｓをリペア箇所とすることで容易に切断が可能となる。
【０１６０】
また、図７Ｅに示すように、図５に示したテストスイッチ回路１４４の場合、ＭＯＳトランジスタ３３２のドレインから引き出されテスト信号供給線３２２に接続される配線３２２Ｄや、ＭＯＳトランジスタ３３２のゲートから引き出されスイッチ制御線３２４と接続される配線３２４Ｇや、ＭＯＳトランジスタ３３２のソースから引き出され画素アレイ部１０２側に延びる走査線Ｌscan（図の例では映像信号線１０６HS）をリペア箇所（図では×印で示す）として切断すればよい。
【０１６１】
また、図５Ａに示した保護回路１４２とテストスイッチ回路１４４が一部の回路素子（ＭＯＳトランジスタ３３２）を兼用する構成の場合、ＭＯＳトランジスタ３１２については図７Ｄに示す手法を適用し、ＭＯＳトランジスタ３３２については図７Ｅに示す手法を適用すればよい。
【０１６２】
ここで、有機ＥＬ表示装置の表示画素は自発光であるために、自身の発する光がパネル内に存在す薄膜トランジスタのチャネル領域に照射されることで、薄膜トランジスタが光リーク電流を発生してしまい、表示領域外の駆動回路やＥＳＤ回路やテストスイッチ回路などの周辺回路部が誤動作してしまう。また、外光の入射によっても前記同様の問題が発生してしまう。
【０１６３】
この対策として、周辺回路内の薄膜トランジスタのチャネル領域上層に金属層を設けて薄膜トランジスタのチャネル領域を遮光する仕組みを採る。たとえば図７Ａ〜図７Ｃのように、高画質化有機ＥＬディスプレイにおいて、下部電極５０４（本例ではアノード電極）と同一層で構成された遮光性のあるＡｌ合金やＴｉＮなどの金属層である補助配線５１５を表示領域外の駆動回路やＥＳＤ回路やテストスイッチ回路などの周辺回路部上まで拡大すれば、つまり補助配線５１５で付加回路１４８の全体を覆うような実装態様を採ると、周辺回路内の薄膜トランジスタのチャネル領域は上層の金属層（補助配線５１５）で遮光されることになる。その結果、周辺回路内の薄膜トランジスタの光リーク電流の発生を防ぐことができる。
【０１６４】
しかしながら、補助配線５１５で付加回路１４８の全体を覆うような実装態様では、補助配線５１５を形成後にはリペア作業が困難になる。リペアが困難になると、パネルの歩留り低下を招くことになる。
【０１６５】
また、画素アレイ部１０２の周辺部では、下部電極５０４（本例ではアノード電極）と同一層の補助配線５１５が、走査線Ｌscan（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）と広範囲でオーバーラップするので、図８に示すように、異物を介しての層間ショート（クロスショートとも称する）が多発して歩留まり低下を招くことも懸念される。
【０１６６】
さらに、画素回路Ｐが前述のような層構造であるのに対応するように、画素アレイ部１０２と制御部１０９との間の配線構造は、図８Ａに示すように、概ね同じような層構造となる。なお、図８Ａ（１）では、補助配線５１５が、画素アレイ部１０２外周部のカソードコンタクトKC用の領域を超えてさらに広く設けられ、補助配線５１５が付加回路１４８を覆う態様で示している。
【０１６７】
図８Ａ（２）に示すように、基板１０１上に層間絶縁膜５０２が設けられ、この層間絶縁膜５０２上に第２配線層Ｌ２として走査線Ｌscanが配置される。そして、層間絶縁膜５０２と第２配線層Ｌ２の走査線Ｌscanを覆うように層間絶縁膜５０３が順に設けられる。さらに、層間絶縁膜５０３の上層にアノード層Ｌ３と同層で補助配線５１５が配置されることになる。補助配線５１５は画素開口を規定する絶縁膜パターンである開口規定絶縁膜５０５で覆われる。画素アレイ部１０２と制御部１０９との間では、図８Ａ（２）から分かるように、走査線Ｌscanと補助配線５１５と間に誘電体である層間絶縁膜５０２ｂおよび層間絶縁膜５０３が挟まれた構造（オーバーラップした構造）であるので、容量成分（寄生容量Ｃscan）を持つことになる。
【０１６８】
図８Ｂに示すように、走査線Ｌscan（図８Ｂでは垂直走査用の書込走査線１０４WSに着目して示す）が横方向に配線される。画素アレイ部１０２の制御部１０９側（走査信号入力端側と称する）とその反対側（走査信号出力端側と称する）とでは、走査線Ｌscanの配線抵抗（図中では抵抗素子の記号で示す）と寄生容量Ｃscanに伴う配線遅延差により、走査信号入力端側よりも走査信号出力端側の方が入力パルスの鈍りが大きく、実効パルス幅は信号入力端側よりも走査信号出力端側で短くなる。本例のように、書込走査線１０４WSに着目したときには、実効パルス幅が狭くなるとタイミングがずれて十分な書込みができない現象が生じるが、信号入力端側と走査信号出力端側で実効パルス幅に差を持つことに伴い画像としては入力端側よりも出力端側の輝度が低下してしまいシェーディングが発生し画質劣化の原因となる。また、高精細になるにつれてパネル信号の１水平期間の時間が短くなると、書込み時間が厳しくなってしまい、さらに画質劣化が顕著となる。
【０１６９】
なお、走査線Ｌscanの中でも、電源供給線１０５DSL については、さらに、配線抵抗に起因する問題も考慮する必要がある。図８Ｃは、この点を説明する図である。図２に示したように、２つのトランジスタ（駆動トランジスタ１２１およびサンプリングトランジスタ１２５）と１つの容量（保持容量１２０）で画素回路Ｐを構成し、閾値補正機能や移動度補正機能やブートストラップ機能を働かせようとする場合、駆動トランジスタ１２１の電源供給端であるドレイン側を第１電位Ｖccと第２電位Ｖssとでスイッチング駆動するので、図８Ｃ（１）に示すように、書込駆動パルスWS用の書込走査線１０４WSと同様に横方向に電源供給線１０５DSL が配線され、同列の画素回路Ｐの各駆動電流Ｉdsは、基準電位を供給する全画素共通の接地配線Ｖcath（一例としてGND ）に流れ込む。
【０１７０】
したがって、映像パターンによって駆動トランジスタ１２１に流れる駆動電流Ｉdsが異なると、電源配線（電源供給線１０５DSL と接地配線Ｖcath）の配線抵抗との関係で横方向に電源電圧（詳しくは駆動トランジスタ１２１のドレイン・ソース間電圧Ｖds）が変わる。特に、有機ＥＬ素子１２７のカソード側は同列の画素回路Ｐの全ての駆動電流Ｉds（その総和を全駆動電流Ｉds_allとする）が流れ込むことで、同列のカソード側はカソード配線抵抗Ｒcathと全駆動電流Ｉds_allの積の分だけ接地電位GND よりも浮くので、ドレイン・ソース間電圧Ｖdsが変動する。
【０１７１】
駆動トランジスタ１２１は飽和領域で使用するのであるが、図８Ｃ（２）に示すように、駆動トランジスタ１２１のドレイン・ソース間電圧Ｖdsが変動すると、アーリー効果のため、同じ駆動電圧（ゲート・ソース間電圧Ｖgs）であっても駆動電流Ｉdsに差が生じる。このため、たとえば、図８Ｃ（３）に示すように、ウィンドウパターンを表示したときには横クロストークとして視認される。この横クロストーク対策を行なうためには、たとえば、電圧降下による電流低下を抑える必要ある。一般的には、輝度差の視認レベルは１％以内であるので、これを満たすように対策を採る。
【０１７２】
また、全駆動電流Ｉds_allに起因する接地電位GND に対するカソード電位の浮きは、駆動電流Ｉdsつまり階調によって異なることになるので、階調ごとにγ特性が異なることになってしまい、カラー表示の場合は色相ずれが懸念される。
【０１７３】
次に、前述の各種の問題を解消するための本実施形態の仕組みについて説明する。
【０１７４】
＜＜第１実施形態＞＞
図９〜図９Ｂは、アノード層Ｌ３の補助配線５１５が付加回路１４８の全体を覆うことに基づく問題を改善し得るようにした配線構造（レイアウト）の第１実施形態を説明する図である。ここで、図９は、第１実施形態の表示装置１の全体概要を示す図である。図９Ａは、第１実施形態の表示装置１の画素アレイ部１０２の周辺部における補助配線５１５と付加回路１４８のレイアウト関係を説明する図である。図９Ｂは、図９Ａの（２）〜（４）におけるａ−ａ’線の断面図である。
【０１７５】
第１実施形態のレイアウトは、薄膜トランジスタを含んで構成される付加回路１４８（保護回路１４２やテストスイッチ回路１４４）の全体を、補助配線５１５の成膜領域外に配置する点に特徴を有する。結果としては、付加回路１４８の全体が光に曝される状態となる。
【０１７６】
具体的には、図９に示すように、第１実施形態のレイアウトにおいては、複数種類の走査線が垂直、水平方向に交差する位置に画素回路Ｐがマトリクス状に配置された画素アレイ部１０２を備え、画素アレイ部１０２の周辺部（表示領域外）には、付加回路１４８などの周辺回路部１４０が配置される場合に、付加回路１４８（一例として保護回路１４２やテストスイッチ回路１４４）を、上部電極５０８（カソード電極）の製膜エリア外で、しかも、アノード層Ｌ３の補助配線５１５の製膜エリア外に配置する点に特徴を有する。
【０１７７】
ここで、カソード電極となる上部電極５０８は蒸着により成膜されるため、スリットのような微細加工が困難である。蒸着マスクは一般に膜厚が薄く、微細加工を施すと強度が不十分になってしまう。こういった点から、周辺回路部１４０（保護回路１４２や保護回路１４２）を上部電極５０８の下部に配置した状態で、後述する第２実施形態や第３実施形態を適用することは困難である。このため、第１実施形態では、周辺回路部１４０（保護回路１４２やテストスイッチ回路１４４などの付加回路１４８）の全体を、補助配線５１５で覆わずに、光に曝される状態とする手法を採用した。
【０１７８】
ここで、図９Ａ（２）および図９Ｂ（２）に示すように、比較例のレイアウトでは、付加回路１４８の全体が補助配線５１５で覆われている。因みに、カソードコンタクトKCの幅は比較的狭い。これに対して、図９Ａ（３）および図９Ｂ（２）に示すように、第１実施形態の第１例のレイアウトにおいては、図９Ａ（２）および図９Ｂ（１）に示す比較例に対して、カソードコンタクトKCの幅を維持したままで、アノード層Ｌ３の補助配線５１５の製膜エリア外に付加回路１４８（一例として保護回路１４２やテストスイッチ回路１４４）を配置している。一方、図９Ａ（４）および図９Ｂ（３）に示すように、第１実施形態の第２例のレイアウトにおいては、図９Ａ（２）および図９Ｂ（１）に示す比較例に対して、カソードコンタクトKCの幅を広げて、さらに、アノード層Ｌ３の補助配線５１５の製膜エリア外に付加回路１４８（一例として保護回路１４２やテストスイッチ回路１４４）を配置している。
【０１７９】
このように、アノード層Ｌ３の補助配線５１５の製膜エリア外に付加回路１４８の全体を配置することで、補助配線を形成後であっても、付加回路１４８の上層には補助配線５１５が存在しないので、付加回路１４８のリペア対象箇所の配線（たとえば配線３０４Ｄや配線３０６Ｓなど）をリペアし易くなる。
【０１８０】
加えて、第２例のように、カソードコンタクトKCの幅を広げることで、補助配線５１５と上部電極５０８（カソード電極）とのコンタクト面積を拡大できる。上部電極５０８と補助配線５１５のコンタクト面積を比較例より拡大することで、カソード配線全体としての低抵抗化を図ることができ、全駆動電流Ｉds_allに起因する接地電位GND に対するカソード電位の浮きを小さくできる。コンタクト面積の拡大によりカソード配線抵抗Ｒcathを小さくすることができ、その結果、カソード配線抵抗Ｒcathと全駆動電流Ｉds_allの積が小さくなるので、カソード配線側の電圧浮きが小さくなり、駆動トランジスタ１２１のドレイン・ソース間電圧Ｖdsの変動を抑えられる。これにより、横クロストークやカラー表示の場合の色相ずれを防止できるようになる。
【０１８１】
＜＜第２実施形態＞＞
図１０〜図１０Ｂは、アノード層Ｌ３の補助配線５１５が付加回路１４８の全体を覆うことに基づく問題を改善し得るようにした配線構造（レイアウト）の第２実施形態を説明する図である。ここで、図１０は、第２実施形態の表示装置１の画素アレイ部１０２の周辺部における補助配線５１５と付加回路１４８のレイアウト関係を説明する図である。図１０Ａは、第２実施形態における付加回路１４８（特に垂直走査系統の保護回路１４２Ｖ）の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。図１０Ｂは、第２実施形態における付加回路１４８（特に水平走査系統の保護テストスイッチ回路１４４Ｈ）の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【０１８２】
因みに、図１０（２）は付加回路１４８Ｖの全体が補助配線５１５で覆われている比較例のレイアウトを示す。図１０（３）の第１例は、カソードコンタクトKCの幅を比較例と同じに維持したままで第２実施形態の仕組みを適用したレイアウトを示す。図１０（４）の第２例は、カソードコンタクトKCの幅を比較例よりも広げて第２実施形態の仕組みを適用したレイアウトを示す。カソードコンタクトKCの幅を比較例や第１例よりも広げる目的は第１実施形態の第２例と同様である。
【０１８３】
第２実施形態のレイアウトは、薄膜トランジスタを含んで構成される付加回路１４８（保護回路１４２やテストスイッチ回路１４４）を補助配線５１５の成膜領域内に配置しておき、さらに、補助配線５１５の薄膜トランジスタから引き出された配線の少なくとも一部（リペア箇所となる部分）の上層側に開口部を形成する点に特徴を有する。大局的には付加回路１４８の全体を補助配線５１５で覆いつつ、リペアが必要となる箇所（つまり薄膜トランジスタから引き出された配線の一部）は補助配線５１５で覆わないとうことである。
【０１８４】
具体的には、図１０（３）に示す第１例や図１０（４）に示す第２例あるいは図１０Ａおよび図１０Ｂに示すように、複数種類の走査線が垂直、水平方向に交差する位置に画素回路Ｐがマトリクス状に配置された画素アレイ部１０２を備え、画素アレイ部１０２の周辺部（表示領域外）には、付加回路１４８などの周辺回路部１４０が配置される場合に、付加回路１４８（一例として保護回路１４２やテストスイッチ回路１４４）を、上部電極５０８（カソード電極）の製膜エリア外で、しかも、アノード層Ｌ３の補助配線５１５の製膜エリア内に配置しつつ、補助配線５１５の付加回路１４８のリペア箇所の上層側に開口部を形成する点に特徴を有する。つまり、大局的には付加回路１４８の全体を補助配線５１５で覆うようにしつつ、付加回路１４８についての配線リペア部分にのみ補助配線５１５に開口部の一例であるリペア用スリット部５１５ａを設けるのである。
【０１８５】
こうすることで、付加回路１４８を構成する薄膜トランジスタ（特にチャネル領域）については補助配線５１５で遮光できる。さらに、リペア箇所（たとえば配線３０４Ｄや配線３０６Ｓ）の上層側の補助配線５１５にリペア用スリット部５１５ａを形成することで、補助配線を形成後であってもリペア箇所の上層には補助配線５１５が存在しないので、付加回路１４８の薄膜トランジスタのソース・ドレインが同層ショートした場合やゲート・ドレインが層間ショートした場合に、リペア用スリット部５１５ａを介して配線３０４Ｄや配線３０６Ｓを切断することでリペアができる。
【０１８６】
加えて、付加回路１４８を構成する薄膜トランジスタ（特にチャネル領域）については補助配線５１５で遮光しているので、光起因のリーク特性の悪化を防止できる。第１実施形態の仕組みでは、付加回路１４８の全体が補助配線５１５の成膜エリア外に配置されるので、光起因のリーク特性の悪化により回路特性の低下が生じることが懸念されるが、第２実施形態の仕組みでは、この光リークの問題を防止できる。
【０１８７】
光リークの対策としては、光がトランジスタに漏れ込まないようにすればよく、付加回路１４８を構成する薄膜トランジスタの光入射面側を遮光層で覆うことが考えられる。一例としては、付加回路１４８の薄膜トランジスタの光入力側に補助配線５１５が設けられる点に着目して、図１０（２）に示す比較例のように補助配線５１５で付加回路１４８の薄膜トランジスタを覆うことが考えられる。つまり、光照射に起因する薄膜トランジスタのリーク電流発生を防止するための遮光層として補助配線５１５を利用するのである。このような仕組みを採ると、薄膜トランジスタに入射しようとする光は、遮光層として機能する補助配線５１５で遮られ、薄膜トランジスタへの光入射が防止され、光照射による薄膜トランジスタの特性変動が防止される。
【０１８８】
しかしながら、比較例のままでは、補助配線５１５を形成後にはリペア作業が困難になる。そこで、全体的（大局的）には比較例の状態としつつ、リペア困難性の問題を、リペア用スリット部５１５ａを補助配線５１５に形成することで解消するようにしたのが第２実施形態の仕組みである。
【０１８９】
第２実施形態では、図１０（３）に示す第１例や図１０（４）に示す第２例のように、付加回路１４８（特にトランジスタのチャネル形成領域）上部のアノード層Ｌ３の補助配線５１５にはスリットを入れないことにする。こうすることで、図１０Ａにも示すように、付加回路１４８を構成する薄膜トランジスタ（特にそのチャネル領域）が、遮光性を有する補助配線５１５で覆われている構造となる。つまり、付加回路１４８を構成する薄膜トランジスタのチャネル領域は、遮光層として機能する補助配線５１５の下方のみに配置されている点に特徴を有する。
【０１９０】
なお、薄膜トランジスタを遮光層（本例では補助配線５１５）で覆うに当たっては、薄膜トランジスタのチャネル部CH（ゲート電極Ｑｇが積層されている部分）が、遮光層（補助配線５１５）の下方のみに配置されることが重要であり、薄膜トランジスタのソース、ドレインや、このソース、ドレインから延設された配線部分は、遮光層（補助配線５１５）で覆われている必要はない。その典型例として、第２実施形態では、薄膜トランジスタのチャネル部CH以外の部分にリペア用スリット部５１５ａを設けてリペア対策を採っているのである。
【０１９１】
また、第２実施形態の仕組みでは、付加的な効果として、面積の広いパネル辺縁部の付加回路１４８のリペア箇所の補助配線５１５にリペア用スリット部５１５ａを形成したことで、有機ＥＬ素子１２７の各層を形成時（ベーキング工程時）に層間絶縁膜５０３からのガスを抜くためのガス抜き孔として、このリペア用スリット部５１５ａを機能させることができる利点もある。
【０１９２】
＜＜第３実施形態＞＞
図１１〜図１１Ｅは、アノード層Ｌ３の補助配線５１５が付加回路１４８の全体を覆うことに基づく問題を改善し得るようにした配線構造（レイアウト）の第３実施形態を説明する図である。ここで、図１１は、第３実施形態（第１構成例）の表示装置１の画素アレイ部１０２の周辺部における補助配線５１５と付加回路１４８のレイアウト関係を説明する図である。図１１Ａは、第３実施形態（第２構成例）の表示装置１の画素アレイ部１０２の周辺部における補助配線５１５と付加回路１４８のレイアウト関係を説明する図である。図１１Ｂは、第３実施形態（第１構成例）における付加回路１４８（特に垂直走査系統の保護回路１４２Ｖ）の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。図１１Ｃは、第３実施形態（第２構成例）における付加回路１４８（特に垂直走査系統の保護回路１４２Ｖ）の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。図１１Ｄは、図１１Ｃのａ−ａ’線とｂ−ｂ’線の断面図である。図１１Ｅは、第３実施形態（第２構成例）における付加回路１４８（特に水平走査系統のテストスイッチ回路１４４Ｈ）の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【０１９３】
因みに、図１１（２）および図１１Ａ（２）は付加回路１４８の全体が補助配線５１５で覆われている比較例のレイアウトを示す。図１１（３）および図１１Ａ（３）の第１例は、カソードコンタクトKCの幅を比較例と同じに維持したままで第３実施形態の仕組みを適用したレイアウトを示す。図１１（４）および図１１Ａ（４）の第２例は、カソードコンタクトKCの幅を比較例よりも広げて第３実施形態の仕組みを適用したレイアウトを示す。カソードコンタクトKCの幅を比較例や第１例よりも広げる目的は第１実施形態の第２例と同様である。
【０１９４】
第３実施形態のレイアウトは、薄膜トランジスタを含んで構成される付加回路１４８（保護回路１４２やテストスイッチ回路１４４）を補助配線５１５の成膜領域外に配置しておき、さらに、薄膜トランジスタの少なくともチャネル領域の上層側を補助配線５１５から延在した配線で覆う点に特徴を有する。大局的には、付加回路１４８の全体を補助配線５１５の成膜領域外にすることで補助配線５１５で覆わない状態にしつつ、遮光が必要となる箇所（つまり薄膜トランジスタ、特にそのチャネル領域）を補助配線５１５から延在した配線で覆うと言うことである。
【０１９５】
具体的には、第１構成例（図１１（３）および図１１Ａ（３）に示す第１例あるいは図１１Ｂ）や第２構成例（図１１（４）および図１１Ａ（４）に示す第２例あるいは図１１Ｃや図１１Ｅ）のように、複数種類の走査線が垂直、水平方向に交差する位置に画素回路Ｐがマトリクス状に配置された画素アレイ部１０２を備え、画素アレイ部１０２の周辺部（表示領域外）には、付加回路１４８などの周辺回路部１４０が配置される場合に、付加回路１４８（一例として保護回路１４２やテストスイッチ回路１４４）の薄膜トランジスタを、上部電極５０８（カソード電極）の製膜エリア外で、しかも、アノード層Ｌ３の補助配線５１５の製膜エリア外に配置し、薄膜トランジスタを補助配線５１５から延在する延長配線５１５ｂ（少なくとも横延長配線５１５ｂ１）で覆うことで、事実上、薄膜トランジスタ以外の部分の上層側に開口部５１５ｃを形成する点に特徴を有する。延長配線５１５ｂは補助配線５１５と電気的に接続されているので、延長配線５１５ｂも、事実上、補助配線５１５と同じものと見なすことができる。
【０１９６】
つまり、第３実施形態の仕組みは、付加回路１４８の薄膜トランジスタの部分だけを事実上の補助配線５１５で覆うようにすることで、付加回路１４８の薄膜トランジスタ以外の補助配線５１５にリペア用スリット部としても機能する開口部５１５ｃを設けるのである。付加回路１４８の薄膜トランジスタの部分だけを補助配線５１５（詳しくは延長配線５１５ｂ）で覆うようにすることに特徴があり、大局的には、付加回路１４８の上層側は、大部分が開口部５１５ｃとされることになる。
【０１９７】
ここで、複数の走査線Ｌscanに亘って薄膜トランジスタを連続的に縦延長配線５１５ｂ２で覆うようにしたのが第１構成例であり、複数の走査線Ｌscanの薄膜トランジスタを横延長配線５１５ｂ１のみで個別に覆うようにしたのが第２構成例である。何れも、基本的な考え方は、薄膜トランジスタのみを補助配線５１５（詳しくは横延長配線５１５ｂ１や縦延長配線５１５ｂ２）で覆い遮光する点にある。特に第２構成例では、薄膜トランジスタのチャネル領域のみを上層の横延長配線５１５ｂ１で覆い遮光する。
【０１９８】
こうすることで、大局的には付加回路１４８を補助配線５１５の成膜エリア外に配置する、付加回路１４８を構成する薄膜トランジスタ（特にチャネル領域）については補助配線５１５（詳しくは少なくとも横延長配線５１５ｂ１）で遮光できる。さらに、第２実施形態と同様に補助配線を形成後であってもリペア箇所の上層には補助配線５１５（詳しくは少なくとも横延長配線５１５ｂ１）が存在しないので、リペア箇所（たとえば配線３０４Ｄや配線３０６Ｓ）の上層側に開口部５１５ｃを形成することで、付加回路１４８の薄膜トランジスタのソース・ドレインが同層ショートした場合やゲート・ドレインが層間ショートした場合に、開口部５１５ｃを介して配線３０４Ｄや配線３０６Ｓを切断することでリペアができる。加えて、付加回路１４８を構成する薄膜トランジスタ（特にチャネル領域）については補助配線５１５（詳しくは少なくとも横延長配線５１５ｂ１）で遮光しているので、光起因のリーク特性の悪化を防止できる。
【０１９９】
薄膜トランジスタのチャネル部CH以外の部分に開口部５１５ｃを設けてリペア対策を採ると言う点では第２実施形態と概ね同様である。ただし、第２実施形態では、付加回路１４８を補助配線５１５の成膜エリア内に配置しつつ、リペア箇所の補助配線５１５のみにリペア用スリット部５１５ａを形成するので、付加回路１４８の大部分が補助配線５１５で覆われるのに対して、第３実施形態では、付加回路１４８を補助配線５１５の成膜エリア外に配置しつつ、薄膜トランジスタのみを補助配線５１５（詳しくは少なくとも横延長配線５１５ｂ１）で覆い残りを開口部５１５ｃとするので、付加回路１４８の大部分が光に曝される状態となる点で異なる。よって、補助配線５１５で覆われていないリペア用スリット部５１５ａと横延長配線５１５ｂ１で覆われていない開口部５１５ｃは、開口部５１５ｃの方が広くなるので、第３実施形態の方がリペアがし易い利点がある。
【０２００】
また、第３実施形態の仕組みでは、第１構成例および第２構成例の何れも、薄膜トランジスタ以外の部分（開口部５１５ｃ）はリペア用スリット部として機能することに加えて、走査線Ｌscanと補助配線５１５がオーバーラップすることに基づく問題を改善できる利点もある。すなわち、第３実施形態は、薄膜トランジスタのみを選択的に補助配線５１５（詳しくは少なくとも横延長配線５１５ｂ１）で覆う仕組みであるので、補助配線５１５で覆われた遮光部以外は走査線Ｌscanと補助配線５１５のオーバーラップ面積を低減することができ、その結果、補助配線５１５と走査線Ｌscanとの間の寄生容量を削減でき、高画質化を図ることができる。
【０２０１】
図１１（２）および図１１Ａ（２）に示す比較例の場合、画素アレイ部１０２周辺部においては、走査線Ｌscanと補助配線５１５がオーバーラップすることで寄生容量Ｃscanが形成される。この寄生容量Ｃscanは、並走部の平行平板構造によって形成されるものである。よって、走査線Ｌscanと補助配線５１５の対向面積が、従前よりも十分に小さくなるようにレイアウトすると寄生容量Ｃscanを低減できる。
【０２０２】
第３実施形態のレイアウトでは、補助配線５１５の走査線Ｌscanの上層側には、リペア用スリット部５１５として機能する開口部５１５ｃが形成される。構造的には、補助配線５１５の走査線Ｌscanの上層側に開口部５１５ｃを形成することで、補助配線５１５の走査線Ｌscanと対向する部分には電極が設けられていない部分が存在するようにする。端的に言うと、補助配線５１５の走査線Ｌscanと対向する部分に開口部５１５ｃを設けることで、オーバーラップ量を小さくすると言うことである。因みに、第１構成例では縦延長配線５１５ｂ２と走査線Ｌscanが交差する部分でオーバーラップが発生するのに対して、究極的に対向面積（オーバーラップ）をゼロとするのが第２構成例である。
【０２０３】
このように、第３実施形態では、開口部５１５ｃを、補助配線５１５と走査線Ｌscanとのオーバーラップを防止するためにも機能させることができる。事実上、第２配線層Ｌ２の走査線Ｌscan上のアノード層と同一の層に形成される補助配線５１５に開口部５１５ｃを施すことで、寄生容量Ｃscanを軽減して配線遅延を緩和するのである。これによって、信号書込み時間を高速化しシェーディングを防ぎ高画質化を図ることができるようになる。その結果、パネルの高精細高画質化が可能である。
【０２０４】
また、開口部５１５ｃを設けたことで、走査線Ｌscanとの間の寄生容量が減るだけでなく、異物による走査線Ｌscanとの層間ショートを防ぐことができ、歩留まりの向上を図ることができる。走査線Ｌscanとしては、図２に示した画素回路Ｐの場合は書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HSが該当し、書込走査線１０４WSと補助配線５１５、電源供給線１０５DSL と補助配線５１５、水平駆動部１０６gsと補助配線５１５の層間ショートを防ぐことができる。因みに、第１構成例では縦延長配線５１５ｂ２と走査線Ｌscanが交差する部分でオーバーラップが発生するのに対して、第２構成例ではオーバーラップが一切発生しないので、その効果は第１構成例よりも第２構成例の方が高い。
【０２０５】
また、付加的な効果として、面積の広いパネル辺縁部の付加回路１４８の薄膜トランジスタ以外の部分の補助配線５１５に開口部５１５ｃを形成したことで、有機ＥＬ素子１２７の各層を形成時（ベーキング工程時）に層間絶縁膜５０３からのガスを抜くためのガス抜き孔として、この開口部５１５ｃを機能させることができる利点もある。開口部５１５ｃは、第２実施形態のリペア用スリット部５１５ａよりも面積が広く、その効果が第２実施形態よりも高い。
【図面の簡単な説明】
【０２０６】
【図１】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（ＣＯＧ搭載構成）である。
【図１Ａ】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図（周辺回路パネル外配置構成）である。
【図２】本実施形態の基本構成の画素回路と、当該画素回路を備えた有機ＥＬ表示装置の一実施形態を示す図である。
【図２Ａ】図２に示した本実施形態の画素回路に関する駆動タイミングの一例を示すタイミングチャートである。
【図３】有機ＥＬ素子の下部電極と補助配線の第１比較例のレイアウトを示した全体概要図である。
【図３Ａ】図３に対する変形例である第２比較例のレイアウトを示した図である。
【図４】カラー表示用のＲ，Ｂ，Ｇの３画素分についての全体の層構造の平面透視図である。
【図４Ａ】１画素分についての第１配線層および第２配線層に着目した平面透視図とアノード層に着目した平面透視図である。
【図４Ｂ】１画素分についての全体の層構造の平面透視図と断面図である。
【図５】保護回路とテストスイッチ回路を別の回路素子で構成する仕組みを採用した場合の簡易点灯検査時および通常使用時の状態を示す図である。
【図５Ａ】保護回路の回路素子をテストスイッチ回路のスイッチ素子として兼用する仕組みを採用した場合の簡易点灯検査時および通常使用時の状態を示す図である。
【図５Ｂ】保護回路とテストスイッチ回路を搭載する場合の概略構成図である。
【図５Ｃ】図５Ｂに対応するように、保護回路とテストスイッチ回路を設けるようにした場合の表示装置の等価回路図である。
【図６】図１Ａに示した周辺回路パネル外配置構成の場合の実装例を説明する図である。
【図６Ａ】図１Ａに示した周辺回路パネル外配置構成の場合のＴＣＰ実装の詳細を説明する図である。
【図６Ｂ】周辺回路パネル外配置構成の場合に適用される電気的接続端子の一例を示す図である。
【図７】有機ＥＬ素子の下部電極と補助配線の比較例のレイアウトを示したパネル辺縁の詳細図である。
【図７Ａ】水平走査系の保護回路のトランジスタ部分に着目して配線構造を示した図である。
【図７Ｂ】垂直走査系の保護回路のトランジスタ部分に着目して配線構造を示した図である。
【図７Ｃ】水平走査系のテストスイッチ回路のトランジスタ部分に着目して配線構造を示した図である。
【図７Ｄ】比較例の水平走査系の保護回路における異物による薄膜トランジスタの端子間ショートとリペア処理を説明する図である。
【図７Ｅ】比較例の水平走査系のテストスイッチ回路における異物による薄膜トランジスタの端子間ショートとリペア処理を説明する図である。
【図８】比較例における異物による層間ショートを説明する図である。
【図８Ａ】比較例における補助配線と各走査線の配置関係を説明する図である。
【図８Ｂ】比較例における補助配線と書込走査線との間で形成される寄生容量による起因する画像に現われる問題を説明する図である。
【図８Ｃ】比較例における電源配線の配線抵抗に起因する画像に現われる問題を説明する図である。
【図９】第１実施形態の表示装置の全体概要を示す図である。
【図９Ａ】第１実施形態の画素アレイ部の周辺部における補助配線と付加回路のレイアウト関係を説明する図である。
【図９Ｂ】図９Ａの（２）〜（４）におけるａ−ａ’線の断面図である。
【図１０】第２実施形態の画素アレイ部の周辺部における補助配線と付加回路のレイアウト関係を説明する図である。
【図１０Ａ】第２実施形態における保護回路の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【図１０Ｂ】第２実施形態におけるテストスイッチ回路の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【図１１】第３実施形態（第１構成例）の画素アレイ部の周辺部における補助配線と付加回路のレイアウト関係を説明する図である。
【図１１Ａ】第３実施形態（第２構成例）の画素アレイ部の周辺部における補助配線と付加回路のレイアウト関係を説明する図である。
【図１１Ｂ】第３実施形態（第１構成例）における保護回路の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【図１１Ｃ】第３実施形態（第２構成例）における保護回路の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【図１１Ｄ】図１１Ｃのａ−ａ’線とｂ−ｂ’線の断面図である。
【図１１Ｅ】第３実施形態（第２構成例）におけるテストスイッチ回路の薄膜トランジスタ近傍の配線構造を説明する平面透視図である。
【符号の説明】
【０２０７】
１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１２７ａ…ＥＬ開口部、１４０…周辺回路部、１４２…保護回路、１４４…テストスイッチ回路、２００…駆動信号生成部、２２０…映像信号処理部、５０４…下部電極（アノード電極）、５０６…有機層、５０８…上部電極（カソード電極）、５１５…補助配線、５１５ａ…リペア用スリット部（開口部）、５１５ｂ…延長配線、５１５ｃ…開口部
【図１】
2009175476.tif 000005
【図１Ａ】
2009175476.tif 000006
【図２】
2009175476.tif 000007
【図２Ａ】
2009175476.tif 000008
【図３】
2009175476.tif 000009
【図３Ａ】
2009175476.tif 000010
【図４】
2009175476.tif 000011
【図４Ａ】
2009175476.tif 000012
【図４Ｂ】
2009175476.tif 000013
【図５】
2009175476.tif 000014
【図５Ａ】
2009175476.tif 000015
【図５Ｂ】
2009175476.tif 000016
【図５Ｃ】
2009175476.tif 000017
【図６】
2009175476.tif 000018
【図６Ａ】
2009175476.tif 000019
【図６Ｂ】
2009175476.tif 000020
【図７】
2009175476.tif 000021
【図７Ａ】
2009175476.tif 000022
【図７Ｂ】
2009175476.tif 000023
【図７Ｃ】
2009175476.tif 000024
【図７Ｄ】
2009175476.tif 000025
【図７Ｅ】
2009175476.tif 000026
【図８】
2009175476.tif 000027
【図８Ａ】
2009175476.tif 000028
【図８Ｂ】
2009175476.tif 000029
【図８Ｃ】
2009175476.tif 000030
【図９】
2009175476.tif 000031
【図９Ａ】
2009175476.tif 000032
【図９Ｂ】
2009175476.tif 000033
【図１０】
2009175476.tif 000034
【図１０Ａ】
2009175476.tif 000035
【図１０Ｂ】
2009175476.tif 000036
【図１１】
2009175476.tif 000037
【図１１Ａ】
2009175476.tif 000038
【図１１Ｂ】
2009175476.tif 000039
【図１１Ｃ】
2009175476.tif 000040
【図１１Ｄ】
2009175476.tif 000041
【図１１Ｅ】
2009175476.tif 000042