(57)【要約】【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。【選択図】図２
2009272527.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１の導電型の第１の半導体素子が設けられる前記半導体基板に形成される第１の半導体素子領域と、
第２の導電型の第２の半導体素子が設けられる前記半導体基板に形成される第２の半導体素子領域と、
前記第１の半導体素子領域と前記第２の半導体素子領域とを分離する素子分離領域と
を備え、
前記第１の半導体素子領域は、前記第１の半導体素子領域に隣接する前記素子分離領域より高い位置に形成され、前記素子分離領域の表面からの前記第１の半導体素子領域の表面までの距離が、前記第１の半導体素子領域の上面視における幅以下である半導体装置。
【請求項２】
前記第１の半導体素子領域は、前記第２の半導体素子領域よりも高い位置に形成される請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体素子領域は、前記第１の半導体素子領域に隣接する前記素子分離領域より高い位置に形成され、
前記第２の半導体素子領域は、前記第２の半導体素子領域に隣接する前記素子分離領域と実質的に同一の位置に形成される請求項１に記載の半導体装置。
【請求項４】
半導体基板と、
第１の導電型の第１の半導体素子が設けられる前記半導体基板に形成されるドライバトランジスタ領域と、
第２の導電型の第２の半導体素子が設けられる前記半導体基板に形成されるロードトランジスタ領域と、
前記ドライバトランジスタ領域と前記ロードトランジスタ領域とを分離する素子分離領域と、
前記ドライバトランジスタ領域上、及び前記ロードトランジスタ領域上のそれぞれに、ゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極下方のシリコン基板中にそれぞれ位置する前記ドライバトランジスタ領域のチャネル及び前記ロードトランジスタ領域のチャネルと
を備え、
前記ドライバトランジスタ領域のチャネルは、前記ロードトランジスタ領域よりも高い位置に前記ドライバトランジスタ領域が形成されることにより、前記ロードトランジスタ領域のチャネルより実効的に広いチャネル幅を有する半導体装置。
【請求項５】
半導体基板を準備する工程と、
第１の導電型の第１の半導体素子が設けられる前記半導体基板に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる前記半導体基板に形成される第２の半導体素子領域との間に、前記第１の半導体素子領域と前記第２の半導体素子領域とを分離する素子分離領域を形成する工程と、
前記第１の半導体素子領域の高さを、前記第１の半導体素子領域に隣接する前記素子分離領域より高い位置であって、前記素子分離領域の表面から前記第１の半導体素子領域の表面までの距離を、前記第１の半導体素子領域の上面視における幅以下に形成する工程と
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ゲート幅の縮小と共に、半導体素子領域を素子分離領域の表面から上方に形成させ、素子分離領域の上に形成したシリコン領域の上側及び横側を素子動作領域とする３方向デバイスが提案されている。例えば、素子分離領域の一部をエッチングして、素子領域を３方向動作させる半導体素子が知られている（例えば、非特許文献１参照）。
【非特許文献１】Z. Krivokapic et al., IEEE International electron devices meeting (IEDM) 2003 pp. 18. 5. 1-18 .5. 4
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板と、第１の導電型の第１の半導体素子が設けられる半導体基板に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域より高い位置に形成され、素子分離領域の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である半導体装置を提供する。
【０００５】
また、本発明の他の一態様は、半導体基板と、第１の導電型の第１の半導体素子が設けられる半導体基板に形成されるドライバトランジスタ領域と、第２の導電型の第２の半導体素子が設けられる半導体基板に形成されるロードトランジスタ領域と、ドライバトランジスタ領域とロードトランジスタ領域とを分離する素子分離領域と、ドライバトランジスタ領域上、及びロードトランジスタ領域上のそれぞれに、ゲート絶縁膜を介して形成されるゲート電極と、ゲート電極下方のシリコン基板中にそれぞれ位置するドライバトランジスタ領域のチャネル及びロードトランジスタ領域のチャネルとを備え、ドライバトランジスタ領域のチャネルは、ロードトランジスタ領域よりも高い位置にドライバトランジスタ領域が形成されることにより、ロードトランジスタ領域のチャネルより実効的に広いチャネル幅を有する半導体装置を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板を準備する工程と、第１の導電型の第１の半導体素子が設けられる半導体基板に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板に形成される第２の半導体素子領域との間に、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域を形成する工程と、第１の半導体素子領域の高さを、第１の半導体素子領域に隣接する素子分離領域より高い位置であって、素子分離領域の表面から第１の半導体素子領域の表面までの距離を、第１の半導体素子領域の上面視における幅以下に形成する工程とを備える半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
［第１の実施の形態］
（半導体装置１の構成）
図１Ａは、本発明の第１の実施の形態に係る半導体装置のレイアウトの一例を示す。
【０００９】
本発明の第１の実施の形態に係る半導体装置１は、メモリセルとしてのセル領域５内に、複数の半導体素子としての複数のトランジスタ（例えば、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）を備える。半導体装置１は、第１の導電型としてｎ型の第１の半導体素子としてのＮＭＯＳ（ＮＭＯＳＦＥＴ）が設けられるＮＭＯＳ領域１０と、第１の導電型とは異なる第２の導電型としてｐ型の第２の半導体素子としてのＰＭＯＳ（ＰＭＯＳＦＥＴ）が設けられるＰＭＯＳ領域２０とを備える。
【００１０】
具体的に、半導体装置１は、トランスファトランジスタ領域１２とトランスファトランジスタ領域１２の隣に配置されるドライバトランジスタ領域１４とを有する２つのＮＭＯＳ領域１０と、ロードトランジスタ領域２２を有する２つのＰＭＯＳ領域２０とをセル領域５内に備える。一例として、セル領域５の長手方向に沿って、第１のＮＭＯＳ領域１０と、第１のＰＭＯＳ領域２０と、第２のＰＭＯＳ領域２０と、第２のＮＭＯＳ領域１０とがこの順にセル領域５内に設けられる。本実施の形態において、トランスファトランジスタ領域１２と、ドライバトランジスタ領域１４と、ロードトランジスタ領域２２とはそれぞれ、セル領域５内の予め定められた所定の領域に設けられる。
【００１１】
本実施の形態に係る半導体装置１は、一例として、セル領域５内の予め定められた領域にフリップフロップ回路及びトランスファゲートを備え、６トランジスタ型メモリセルとして構成されるＳｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＲＡＭ）である。
【００１２】
図１Ｂは、本実施の形態に係るＳＲＡＭの模式的なマクロ構成を示し、図１Ｃは、本実施の形態に係るＬＳＩチップの模式的な構成を示す。
【００１３】
ＳＲＡＭは、例えば図１Ｂに示すように、規則的なレイアウトを有して構成されるメモリ部１０００と、アドレスデコーダ回路、センスアンプ等を含んで構成される周辺Ｌｏｇｉｃ回路１０１０とから構成される。この場合、本実施の形態に係る半導体装置１の構造をメモリ部１０００のみに適用することで、Ｌｏｇｉｃ回路の特性変動、及び設計のやり直しを発生させず、メモリセルの高性能化を実現できる。
【００１４】
また、図１Ｃに示すように、ＬＳＩチップ１１００は、ＳＲＡＭメモリマクロ１１１０と、Ｌｏｇｉｃ回路、入出力（ＩＯ）コントローラ、アナログ回路等のその他の回路１１２０とを有して構成される。この場合、ＳＲＡＭメモリマクロ１１１０内のメモリ部に、図１Ａに示したような本実施の形態に係る半導体装置１の構造を適用することができる。
【００１５】
図２は、本発明の第１の実施の形態に係る半導体装置において、図１ＡのＡ−Ａ線における部分断面図を示す。
【００１６】
第１の実施の形態に係る半導体装置１は、半導体基板１００と、半導体基板１００の所定の領域内に形成されるシリサイド層１０３と、半導体基板１００の所定の領域に形成される第１の半導体素子領域としてのＮＭＯＳ領域１０と、半導体基板１００の所定の領域に形成される第２の半導体素子領域としてのＰＭＯＳ領域２０と、ＮＭＯＳ領域１０とＰＭＯＳ領域２０とを分離する素子分離領域１２０と、半導体素子が設けられる側の半導体基板１００の表面に接すると共に半導体素子を覆う層間絶縁膜１４０と、ＮＭＯＳ領域１０及びＰＭＯＳ領域２０のそれぞれにコンタクトを介して電圧を供給するコンタクトプラグ３００とを備える。
【００１７】
第１の実施の形態において、ＮＭＯＳ領域１０の表面は、ＮＭＯＳ領域１０に隣接する素子分離領域１２０の表面と高さ方向において異なる位置に形成される。例えば、ＮＭＯＳ領域１０の表面の高さは、ＮＭＯＳ領域１０に隣接する素子分離領域１２０の表面の高さより所定の量ａだけ高く形成される。一方、ＰＭＯＳ領域２０の表面は、ＰＭＯＳ領域２０に隣接する素子分離領域１２０の表面の高さと実質的に同一の高さ、又は、ＰＭＯＳ領域２０に隣接する素子分離領域１２０の表面の高さより下の位置に形成される。
【００１８】
したがって、ＮＭＯＳ領域１０の高さは、ＰＭＯＳ領域２０の高さより所定の量ａだけ高く形成される。すなわち、ＮＭＯＳ領域１０の半導体素子が形成される表面は、ＰＭＯＳ領域２０表面の高さを基準とした場合に、この基準よりも所定の量ａだけ高く形成される。これにより、ＮＭＯＳ領域１０のチャネルの高さと、ＰＭＯＳ領域２０のチャネルの高さとが相違することとなる。
【００１９】
なお、本実施の形態において「高さ」は、例えば、半導体基板１００の表面のうち、セル領域５内のＮＭＯＳ領域１０及びＰＭＯＳ領域２０が占める領域を除く部分の表面を基準面とした場合の当該基準面からの高さ（すなわち、基準面からの距離）を示す。以下、他の実施形態についても同様とする。
【００２０】
半導体基板１００は、所定の導電型を有する半導体材料から所定の厚さを有して形成される。半導体基板１００は、一例として、シリコン（Ｓｉ）から形成される。また、半導体基板１００は、シリコンゲルマニウム（ＳｉＧｅ）又はＳｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板等から形成することもできる。素子分離領域１２０は、一例として、Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）構造を有して形成され、二酸化シリコン（ＳｉＯ２）等の絶縁性材料から形成される。
【００２１】
層間絶縁膜１４０は、一例として、ＳｉＯ２等の絶縁性材料から形成される。層間絶縁膜１４０は、ＳｉＯ２にカーボン（Ｃ）を添加したＳｉＯＣ、窒素（Ｎ）を添加したＳｉＯＮ、フッ素（Ｆ）を添加したＳｉＯＦ、ホウ素（Ｂ）及びリン（Ｐ）を添加したＢＰＳＧ等のシリコン酸化物、ＳｉＯＣＨ、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサボール等の有機絶縁材料から形成することもできる。
【００２２】
コンタクト３０ａ乃至３０ｆはそれぞれ、電気導電性材料から所定のパターンを有して形成される。コンタクト３０ａ乃至３０ｆはそれぞれ、一例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、又はタングステン（Ｗ）等の金属材料を含んで形成される。また、コンタクトプラグ３００は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、Ｗ、モリブデン（Ｍｏ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、又は鉄（Ｆｅ）等のプラグ材料としての金属材料を含んで形成される。
【００２３】
図３は、本発明の第１の実施の形態に係る半導体装置において、図１ＡのＢ−Ｂ線における部分断面図を示す。
【００２４】
第１の実施の形態において、トランスファトランジスタ領域１２とドライバトランジスタ領域１４とは、略同一の水平面上に設けられる。すなわち、半導体基板１００の表面のうち、セル領域５内のＮＭＯＳ領域１０及びＰＭＯＳ領域２０が占める領域を除く部分の表面を基準面とすると、当該基準面から略同一の高さの面上に、トランスファトランジスタ領域１２とドライバトランジスタ領域１４とは設けられる。そして、トランスファトランジスタ領域１２とドライバトランジスタ領域１４とのそれぞれに、半導体素子が形成される。
【００２５】
半導体素子は、一例として、半導体基板１００の表面にゲート絶縁膜１０１を介して形成されるゲート電極１０２と、ゲート電極１０２のゲート絶縁膜１０１と接している面の反対側に設けられるシリサイド層１０３と、ゲート絶縁膜１０１、ゲート電極１０２、及びシリサイド層１０３の両側面に形成されるゲート側壁１０４とを有する。また、ゲート側壁１０４の直下近傍から半導体基板１００内の所定の領域にソースドレイン領域（図示しない）を有する。そして、トランスファトランジスタ領域１２とドライバトランジスタ領域１４との間、及びＮＭＯＳ領域１０の両端、並びにＰＭＯＳ領域２０の所定の位置に、層間絶縁膜１４０を貫通してソースドレイン領域と接するコンタクトプラグ３００がそれぞれ設けられる。また、コンタクトプラグ３００とシリサイド層１０３とが接触している領域を除いたシリサイド層１０３及びゲート側壁１０４の表面に、ライナー膜１０５を有する。
【００２６】
ゲート絶縁膜１０１は、一例として、ＳｉＯ２、窒化ケイ素（ＳｉＮ）、ＳｉＯＮ、又は高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）等の絶縁性材料から形成される。また、ゲート側壁１０４は、一例として、ＳｉＮ等の絶縁性材料からなる。
【００２７】
ゲート電極１０２は、一例として、所定の導電型の不純物を含む多結晶シリコン又は多結晶シリコンゲルマニウムから形成される。例えば、半導体素子がｎ型ＭＯＳの場合、ゲート電極１０２は、不純物としてヒ素（Ａｓ）又はＰ等のｎ型不純物を含む。なお、ＰＭＯＳ領域２０に形成されるｐ型ＦＥＴのゲート電極は、Ｂ（ホウ素）又は二フッ化ホウ素（ＢＦ２）等のｐ型不純物を含む。また、ゲート電極１０２は、Ｗ、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、Ｍｏ、又はＡｌ等の金属材料、若しくはこれら金属材料の化合物等からなるメタルゲート電極から形成することもできる。
【００２８】
シリサイド層１０３は、一例として、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、又はＰｄ等の金属材料、若しくはＮｉＰｔ又はＣｏＮｉ等の合金材料とシリコンとの化合物から形成される。また、シリサイド層１０３は、ＳｉＮ等の絶縁性材料から形成することができる。更に、ライナー膜１０５は、一例として、ＳｉＮ、ＳｉＯ２等の絶縁性材料から形成される。また、ライナー膜１０５は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、エルビウム（Ｅｒ）、イットリウム（Ｙ）、イッテルビウム（Ｙｂ）、Ｔｉ、ＮｉＰｔ、又はＣｏＮｉ等の金属とシリコンとの化合物から形成することもできる。
【００２９】
図４は、本発明の第１の実施の形態に係る半導体装置において、図１ＡのＣ−Ｃ線における部分断面図を示す。
【００３０】
第１の実施の形態において、ＮＭＯＳ領域１０の高さとＰＭＯＳ領域２０の高さとは、所定の量ａだけ異ならせて形成される。すなわち、２つのＮＭＯＳ領域１０の高さは、２つのＰＭＯＳ領域２０の高さより所定の量ａだけ高く形成される。したがって、２つのＮＭＯＳ領域１０の高さは、各ＮＭＯＳ領域１０に隣接する素子分離領域１２０の表面の高さより所定の量ａだけ高く形成され、少なくともＮＭＯＳ領域１０の近傍において、ゲート電極１０２は、ＮＭＯＳ領域１０の形状に応じた有意の窪みを有する。なお、２つのＰＭＯＳ領域１０の高さを、２つのＮＭＯＳ領域２０の高さより所定の量ａだけ低く形成することもできる。
【００３１】
これにより、トランスファトランジスタ領域１２のチャネルの高さ及びドライバトランジスタ領域１４のチャネルの高さと、ＰＭＯＳ領域２０のチャネル（ロードトランジスタ領域２２のチャネル）の高さとが相違することとなる。具体的に、第１の実施の形態では、トランスファトランジスタ領域１２のチャネルの高さ及びドライバトランジスタ領域１４のチャネルの高さが、ロードトランジスタ領域２２のチャネルの高さよりも高い位置に位置する。
【００３２】
以上より、第１の実施の形態においてはＮＭＯＳ領域１０の表面の高さを、ＰＭＯＳ領域２０の表面の高さより所定の量ａだけ高く形成するので、半導体装置１のＮＭＯＳの実効的なゲート幅が、半導体装置１の上面視におけるゲート幅（以下、ｗとする）に量ａの２倍を加えた幅と略等しくなる。すなわち、ＮＭＯＳ領域１０の表面の高さを、ＰＭＯＳ領域２０の表面の高さより所定の量ａだけ高く形成することにより、ＮＭＯＳ領域１０における実効的なゲート幅が２ａ＋ｗと略等しくなり、ＰＭＯＳ領域２０における実効的なゲート幅ｗより広くなる。これにより、半導体装置１のＮＭＯＳのチャネル幅は、ＰＭＯＳのチャネル幅より実効的に広くなる。
【００３３】
（半導体装置１の製造方法）
図５Ａから図５Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の部分断面の一例である。
【００３４】
具体的に、図５Ａから図５Ｃは、図１ＡのＡ−Ａ断面における製造工程の部分断面を示し、図５Ｄから図５Ｆは、図１ＡのＢ−Ｂ断面における製造工程の部分断面を示す。
【００３５】
まず、素子が形成される領域を除く領域に素子分離領域１２０を形成した半導体基板１００を準備する。そして、半導体基板１００としてのシリコン基板の表面に、保護層１１０としての酸化膜を形成する。酸化膜は、シリコン基板の表面に犠牲酸化処理を施すことにより形成する。犠牲酸化処理としては、熱酸化法、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法等を用いることができる。続いて、保護層１１０の表面に、所定のレジスト１１２を塗布する。そして、フォトリソグラフィー法を用いて、ＮＭＯＳ領域１０を形成すべき領域を含む部分のレジスト１１２を除去する。これにより、ＮＭＯＳ領域１０を形成すべき領域を含む部分の保護層１１０が露出したレジストパターンが形成される。
【００３６】
次に、形成したレジストパターンをマスクとして、ウェットエッチング処理によりＮＭＯＳ領域１０を形成すべき領域を含む部分の保護層１１０を除去する。例えば、フッ化水素酸等の酸化膜をエッチングするエッチャントを用いて、ＮＭＯＳ領域１０を形成すべき領域を含む部分の保護層１１０をエッチングする。これにより、図５Ａに示すように、ＮＭＯＳ領域１０を形成すべき領域を含む部分のシリコン基板の表面、及び素子分離領域１２０の表面の一部が露出した開口４０が形成される。
【００３７】
次に、ＮＭＯＳ領域１０を形成すべき領域を含む部分のシリコン基板の表面が露出した状態で、エピタキシャル成長材料としてのシリコンをエピタキシャル成長させる。すなわち、図５Ｂに示すように、シリコンの選択エピタキシャル成長により、シリコンの成長層１０６を開口４０において露出しているシリコン基板上に形成する。
【００３８】
次に、シリコン基板の表面に形成された保護層１１０をエッチングにより除去する。これにより、図５Ｃに示すように、ＮＭＯＳ領域１０を形成すべき領域に対応する部分にシリコンから形成される凸部１０６ａが形成される。すなわち、ＮＭＯＳ領域１０を形成すべき領域に対応する部分のシリコン基板の表面が、その他の領域に対して所定の量だけ高く形成される。
【００３９】
換言すると、ＮＭＯＳ領域１０の表面の高さは、ＮＭＯＳ領域１０に隣接する素子分離領域１２０の表面よりも所定の量ａだけ高い位置に位置することとなる。すなわち、ＮＭＯＳ領域１０の表面の高さは、ＰＭＯＳ領域２０の表面の高さより所定の量ａだけ高くなる。なお、この所定の量ａは、図５Ｂにおいてシリコン基板上にエピタキシャル成長したシリコンの膜厚に略等しくなる。
【００４０】
なお、所定の量ａは、例えば、ゲート幅が９０ｎｍの場合、一例として、５ｎｍ以上とすることができる。また、所定の量ａは、ゲート幅以下に形成される。ここで、半導体装置１の製造工程において発生する高さのバラツキの影響を実質的に無視し得る高さである限り、所定の量ａは、５ｎｍ以上に限定されない。例えば、ゲート幅が縮小することに伴い、ＮＭＯＳ領域１０の表面の高さをＮＭＯＳ領域１０に隣接する素子分離領域１２０の表面の高さより高くすることにより、所定の量ａがわずかな量であっても、実効的なゲート幅、すなわち、ＮＭＯＳのチャネルの幅は有意に拡大する。
【００４１】
次に、図５Ｄに示すように、ＮＭＯＳ領域１０及びＰＭＯＳ領域２０のそれぞれに、ｎ型のＭＯＳＦＥＴ及びｐ型のＭＯＳＦＥＴを形成する。すなわち、ＮＭＯＳ領域１０のトランスファトランジスタ領域１２に、トランスファトランジスタとしてのＮＭＯＳＦＥＴを形成すると共に、ＮＭＯＳ領域１０のドライバトランジスタ領域１４に、ドライバトランジスタとしてのＮＭＯＳＦＥＴを形成する。なお、ＰＭＯＳ領域２０のロードトランジスタ領域２２に、ロードトランジスタとしてのＰＭＯＳＦＥＴを形成する。
【００４２】
具体的に、シリコン基板のトランスファトランジスタ領域１２及びドライバトランジスタ領域１４のそれぞれに、ゲート絶縁膜１０１を介してゲート電極１０２を形成する。続いて、ゲート絶縁膜１０１及びゲート電極１０２の両側壁に、ゲート側壁１０４を形成する。ゲート絶縁膜１０１と、ゲート電極１０２と、ゲート側壁１０４とは、熱酸化法及びＣＶＤ法、並びにフォトリソグラフィー法を用いて形成する。
【００４３】
次に、ゲート電極１０２上、及び露出している半導体基板１００上に、シリサイド層１０３を形成する。シリサイド層１０３は、一例として、以下のように形成する。まず、スパッタリング法等により所定の金属膜をゲート電極１０２の上面に形成する。その後、高速熱アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）等による所定の熱処理を形成した金属膜に施して、金属膜とゲート電極１０２との間でシリサイド化反応をさせる。これにより、シリサイド層１０３を形成できる。
【００４４】
次に、図５Ｅに示すように、ライナー膜１０５及び層間絶縁膜１４０を形成する。具体的に、ライナー膜１０５は、ＭＯＳＦＥＴが設けられている領域を除くシリサイド層１０３の表面と、ＭＯＳＦＥＴの表面（シリサイド層１０３の表面及びゲート側壁１０４の表面）に、所定の膜厚で形成される。ライナー膜１０５は、ＣＶＤ法等により形成される。また、層間絶縁膜１４０は、ライナー膜１０５の上に所定の膜厚で形成される。層間絶縁膜１４０も、ライナー膜１０５と同様にＣＶＤ法等により形成される。
【００４５】
次に、コンタクトプラグ３００を設ける部分に対応する層間絶縁膜１４０とライナー膜１０５とを、フォトリソグラフィー法及び反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）法を用いて除去することによりプラグ用の溝を形成する。続いて、コンタクトプラグ３００を構成するプラグ材料を、プラグ用の溝に充填させつつ層間絶縁膜１４０に堆積させる。そして、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等により層間絶縁膜１４０の上面をストッパとして層間絶縁膜１４０上に堆積したプラグ材料に平坦化処理を施して、コンタクトプラグ３００に加工する。
【００４６】
続いて、フォトリソグラフィー法、ＲＩＥ法、及びスパッタリング法等を用いて、コンタクト３０ａ乃至３０ｇを形成する。これにより、図５Ｆに示すように、第１の実施の形態に係る半導体装置１が形成される。
【００４７】
（第１の実施の形態の効果）
第１の実施の形態によれば、ＮＭＯＳ領域１０の表面の高さを、ＰＭＯＳ領域２０の表面の高さより所定の量ａだけ高く形成することができるので、半導体装置１のＮＭＯＳの実効的なゲート幅を、ＰＭＯＳより広くすることができる。これにより、第１の実施の形態に係る半導体装置１によれば、閾値電圧を下げることなくＮＭＯＳの駆動力を向上させることができる。すなわち、第１の実施の形態に係る半導体装置１によれば、セル面積を増大させることなくセル電流を増大させることができ、セルのスイッチング速度の向上及びビット線リークに対して安定な読み取りを確保することができる。なお、ＰＭＯＳ領域２０の表面の高さは素子分離領域１２０の表面の高さと略等しいので、ＰＭＯＳの駆動力が向上することによる書き込みマージンの減少は実質的に生じない。
【００４８】
また、第１の実施の形態によれば、例えば、ＳＲＡＭの予め定められたレイアウトパターンを変えずに、すなわち、セル領域５の面積を増大させずに、ＮＭＯＳ領域１０の表面の高さを変更するだけで、１つのセル内において各半導体素子の特性を最適化することができる。すなわち、第１の実施の形態に係る半導体装置１によれば、ＳＲＡＭのレイアウトの規則性を保持したまま、ＮＭＯＳ領域１０の表面の高さをプロセス工程において調整することにより、１つのセル領域５内に互いに異なる特性を有した複数のＭＯＳＦＥＴを形成することができる。したがって、新たなレイアウトパターンの設計及び新たなレイアウトパターンに応じたマスクの製造等を要さないので、製造コストを増加させることなく、簡易な工程でＳＲＡＭの特性を向上させることができる。
【００４９】
［第２の実施の形態］
図６は、本発明の第２の実施の形態に係る半導体装置のレイアウトの一例を示す。
【００５０】
第２の実施の形態に係る半導体装置１ａにおいては、ドライバトランジスタ領域１４ａの表面の高さがトランスファトランジスタ領域１２ａの表面の高さより高い点を除き、第１の実施の形態に係る半導体装置１と略同一の構成を備える。したがって、第１の実施の形態と略同一の構成についての詳細は省略する。
【００５１】
第２の実施の形態に係る半導体装置１ａは、セル領域５内に、ＮＭＯＳが設けられるＮＭＯＳ領域１０ａと、ＰＭＯＳが設けられるＰＭＯＳ領域２０ａとを備える。そして、半導体装置１ａは、トランスファトランジスタ領域１２ａとドライバトランジスタ領域１４ａとを有する２つのＮＭＯＳ領域１０ａと、ロードトランジスタ領域２２を有する２つのＰＭＯＳ領域２０とをセル領域５内に備える。ここで、第２の実施の形態においては、ドライバトランジスタ領域１４ａの表面の位置が、トランスファトランジスタ領域１２ａの表面の位置、及びロードトランジスタ領域２２の表面の位置双方よりも高い位置に形成される。
【００５２】
図７は、本発明の第２の実施の形態に係る半導体装置において、図６のＤ−Ｄ線における部分断面を示す。
【００５３】
第２の実施の形態においては、ドライバトランジスタ領域１４ａの表面の高さは、ＮＭＯＳ領域１０ａに隣接する素子分離領域１２０の表面の高さ、及びトランスファトランジスタ領域１２ａの表面の高さと異ならせて形成される。例えば、ドライバトランジスタ領域１４ａの表面の高さは、ＮＭＯＳ領域１０ａに隣接する素子分離領域１２０の表面の高さ、及びトランスファトランジスタ領域１２ａの表面の高さより所定の量ａだけ高く形成される。また、ドライバトランジスタ領域１４ａの高さは、ＰＭＯＳ領域２０の表面の高さより量ａだけ高く形成される。
【００５４】
第２の実施の形態に係るドライバトランジスタ領域１４ａは、例えば、第１の実施の形態に係る半導体装置１の製造方法の説明における図５Ａ及び図５Ｂの工程において、ドライバトランジスタ領域１４ａに対応する領域にシリコンをエピタキシャル成長させることにより形成できる。その他の工程は、第１の実施の形態と略同様である。
【００５５】
（第２の実施の形態の効果）
第２の実施の形態によれば、ＮＭＯＳ領域１０ａが有するドライバトランジスタ領域１４ａの表面の高さを、トランスファトランジスタ領域１２ａの表面、及びＰＭＯＳ領域２０ａの表面の高さより所定の量ａだけ高く形成することができるので、半導体装置１ａのドライバトランジスタの実効的なゲート幅を、セル面積を増加させずにトランスファトランジスタ及びロードトランジスタより広くすることができる。これにより、第２の実施の形態に係る半導体装置１ａによれば、閾値電圧を下げることなくドライバトランジスタの駆動力を向上させることができる。
【００５６】
また、第２の実施の形態によれば、ドライバトランジスタ領域１４ａの表面の高さを、トランスファトランジスタ領域１２ａの表面より所定の量ａだけ高く形成することができるので、セル電流を確保できると共に、ドライバトランジスタの駆動力をトランスファトランジスタの駆動力で除した値（βレシオ）を大きくすることができ、セル領域５の面積を増加させることなく、また、ＳＲＡＭの規則性を保持したまま、読み取り時におけるノイズマージンを確保することができる。
【００５７】
［第３の実施の形態］
図８は、本発明の第３の実施の形態に係る半導体装置のレイアウトの一例を示す。
【００５８】
第３の実施の形態に係る半導体装置１ｂにおいては、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０を含む所定範囲の素子分離領域１２０の表面を所定の厚さ除去した点を除き、第１の実施の形態に係る半導体装置１と略同一の構成を備える。したがって、第１の実施の形態と略同一の構成についての詳細は省略する。
【００５９】
第３の実施の形態に係る半導体装置１ｂは、セル領域５内に、ＮＭＯＳが設けられるＮＭＯＳ領域１０ｂと、ＰＭＯＳが設けられるＰＭＯＳ領域２０とを備える。そして、半導体装置１ｂは、トランスファトランジスタ領域１２ｂとドライバトランジスタ領域１４ｂとを有する２つのＮＭＯＳ領域１０ｂと、ロードトランジスタ領域２２を有する２つのＰＭＯＳ領域２０とをセル領域５内に備える。ここで、第３の実施の形態においては、ＮＭＯＳ領域１０ｂの表面とＰＭＯＳ領域２０の表面とは略同一の水平面に形成される。更に、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０を少なくとも含む素子分離領域１２０の表面が、所定の厚さだけ除去されている。
【００６０】
図９は、本発明の第３の実施の形態に係る半導体装置において、図８のＥ−Ｅ線における部分断面を示す。
【００６１】
第３の実施の形態において、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面の高さは、ＮＭＯＳ領域１０ｂの表面の高さと異ならせて形成される。具体的に、ＮＭＯＳ領域１０ｂに隣接する領域を少なくとも含む素子分離領域１２０の表面１２０ａの高さは、ＮＭＯＳ領域１０ｂの表面の高さより所定の量ａだけ低く形成される。すなわち、第３の実施の形態において、ＮＭＯＳ領域１０ｂの表面の高さとＰＭＯＳ領域２０の表面の高さとは略同一である一方、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面の高さを所定の量ａだけ除去することにより、ＮＭＯＳ領域１０ｂの表面を、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面１２０ａより量ａだけ相対的に高くする。これにより、ＮＭＯＳ領域１０ｂの近傍の素子分離領域１２０は、所定の深さａだけ窪んだ凹領域１２５を有することとなる。
【００６２】
図１０は、本発明の第３の実施の形態に係る半導体装置において、図８のＦ−Ｆ線における部分断面図を示す。また、図１１は、本発明の第３の実施の形態に係る半導体装置において、図８のＧ−Ｇ線における部分断面図を示す。
【００６３】
図１０を参照すると、ＮＭＯＳ領域１０ｂの高さとＰＭＯＳ領域２０の高さとは、略同一の水平面に形成される。一方、ＮＭＯＳ領域１０ｂの近傍を含むＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面１２０ａの高さは、ＮＭＯＳ領域１０ｂの表面の高さより所定の量ａだけ低く形成される。同様に、図１１を参照すると、トランスファトランジスタ領域１２ｂに対応するＮＭＯＳ領域１０ｂの近傍を含むＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面も、ＮＭＯＳ領域１０ｂの表面より所定の量ａだけ低く形成される。
【００６４】
したがって、２つのＮＭＯＳ領域１０ｂの高さは、各ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面１２０ａの高さより所定の量ａだけ相対的に高い位置となり、少なくともＮＭＯＳ領域１０ｂの近傍において、ゲート電極１０２は、ＮＭＯＳ領域１０ｂの形状に対応した有意の窪みを有して形成される。
【００６５】
（第３の実施の形態に係る半導体装置１ｂの製造方法）
図１２Ａ及び図１２Ｂは、本発明の第３の実施の形態に係る半導体装置の製造工程の断面図の一例である。
【００６６】
まず、半導体基板１００としてのシリコン基板に、ＮＭＯＳ領域１０ｂ及びＰＭＯＳ領域２０を分離する素子分離領域１２０を形成する。そして、図１２Ａに示すように、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面が少なくとも露出する形状のパターンを、所定のレジスト１１２により形成する。
【００６７】
次に、レジスト１１２により形成したパターンをマスクとして、素子分離領域１２０に選択エッチング処理を施す。すなわち、素子分離領域１２０の一部を、半導体基板１００に対して選択的にエッチング除去する。選択エッチング処理は、ウェットエッチング処理又はドライエッチング処理を用いることができる。そして、選択エッチング処理の終了後、レジスト１１２により形成したパターンを除去する。これにより、図１２Ｂに示すように、ＮＭＯＳ領域１０ｂに隣接する素子分離領域１２０の表面が所定の厚さａだけ除去される。
【００６８】
図１２Ｂに示す工程以降の製造工程は、第１の実施の形態に係る半導体装置１の製造工程と略同一であるので、説明を省略する。
【００６９】
［第４の実施の形態］
図１３は、本発明の第４の実施の形態に係る半導体装置のレイアウトの一例を示す。
【００７０】
第４の実施の形態に係る半導体装置１ｃにおいては、ドライバトランジスタ領域１４ａに隣接する素子分離領域１２０の表面が所定の厚さａだけ除去されている点を除き、第３の実施の形態に係る半導体装置１ｂと略同一の構成を備える。したがって、第３の実施の形態と略同一の構成についての詳細は省略する。
【００７１】
第４の実施の形態に係る半導体装置１ｃは、セル領域５内に、ＮＭＯＳが設けられるＮＭＯＳ領域１０ｃと、ＰＭＯＳが設けられるＰＭＯＳ領域２０とを備える。そして、半導体装置１ｃは、トランスファトランジスタ領域１２ｃとドライバトランジスタ領域１４ｃとを有する２つのＮＭＯＳ領域１０ｃと、ロードトランジスタ領域２２を有する２つのＰＭＯＳ領域２０とをセル領域５内に備える。ここで、第４の実施の形態においては、ＮＭＯＳ領域１０ｃのうち、トランスファトランジスタ領域１２ｃの表面とＰＭＯＳ領域２０の表面とは略同一の水平面に形成される。一方、ＮＭＯＳ領域１０ｃのうち、ドライバトランジスタ領域１４ｃに隣接する素子分離領域１２０を少なくとも含む素子分離領域１２０の表面が、所定の厚さだけ除去されている。
【００７２】
図１４は、本発明の第４の実施の形態に係る半導体装置において、図１３のＨ−Ｈ線における部分断面図を示す。
【００７３】
第４の実施の形態に係る半導体装置１ｃにおいては、ドライバトランジスタ領域１４ｃに隣接する素子分離領域１２０の表面が所定の厚さだけ除去されている一方で、トランスファトランジスタ領域１２ｃに隣接する素子分離領域１２０の表面は除去されていない。したがって、図１４に示すように、トランスファトランジスタ領域１２ｃの表面と、トランスファトランジスタ領域１２ｃに隣接する素子分離領域１２０の表面とは略同一水平面上に形成される。
【００７４】
図１５は、本発明の第４の実施の形態に係る半導体装置において、図１３のＩ−Ｉ線における部分断面図を示す。
【００７５】
図１５を参照すると、ＮＭＯＳ領域１０ｃの高さとＰＭＯＳ領域２０の高さとは、略同一の水平面に形成される。一方、ＮＭＯＳ領域１０ｃの近傍を含むＮＭＯＳ領域１０ｃに隣接する素子分離領域１２０の表面の高さは、ＮＭＯＳ領域１０ｃの表面の高さより所定の量ａだけ低く形成される。
【００７６】
［第５の実施の形態］
図１６は、本発明の第５の実施の形態に係る半導体装置のレイアウトの一例を示す。
【００７７】
第５の実施の形態に係る半導体装置１ｄは、ドライバトランジスタ領域１４ｄの高さ、トランスファトランジスタ領域１２ｄの高さ、ロードトランジスタ領域２２の高さの順に、各領域の高さを低くして形成される。その他の構成については第１の実施の形態に係る半導体装置１と略同一の構成であるので、詳細な説明は省略する。
【００７８】
図１７は、本発明の第５の実施の形態に係る半導体装置において、図１６のＪ−Ｊ線における部分断面図を示す。また、図１８は、本発明の第５の実施の形態に係る半導体装置において、図１６のＫ−Ｋ線における部分断面図を示す。
【００７９】
第５の実施の形態に係る半導体装置１ｄにおいては、まず、図１７に示すように、ドライバトランジスタ領域１４ｄの表面の高さは、トランスファトランジスタ領域１２ｄの表面の高さより所定の量ａ１だけ高く形成される。また、図１８に示すように、ＮＭＯＳ領域１０ｄのうち、ドライバトランジスタ領域１４ｄの表面の高さは、ＰＭＯＳ領域２０の表面の高さよりも所定の量ａ２だけ高く形成される。
【００８０】
第５の実施の形態においては、所定の量ａ２が、所定の量ａ１より高く形成される。これにより、セル領域５内において、ドライバトランジスタ領域１４ｄの表面の高さが、トランスファトランジスタ領域１２ｄの表面、及びＰＭＯＳ領域２０の表面のいずれよりも高い位置に位置することとなる。更に、ＰＭＯＳ領域２０の表面（ロードトランジスタ領域２２の表面）の高さが、ドライバトランジスタ領域１４ｄの表面、及びトランスファトランジスタ領域１２ｄの表面のいずれよりも低い位置に位置することとなる。
【００８１】
（第５の実施の形態の変形例）
第５の実施の形態においては、ドライバトランジスタ領域１４ｄの高さ、トランスファトランジスタ領域１２ｄの高さ、及びロードトランジスタ領域２２の高さをそれぞれ変えたが、ドライバトランジスタ領域１４ｄの高さ、トランスファトランジスタ領域１２ｄの高さ、及びロードトランジスタ領域２２の高さのそれぞれを略一定にして、各領域に隣接する素子分離領域１２０の除去量を変えることもできる。例えば、ドライバトランジスタ領域１４ｄに隣接する素子分離領域１２０の除去量、トランスファトランジスタ領域１２ｄに隣接する素子分離領域１２０の除去量、及びロードトランジスタ領域２２に隣接する素子分離領域１２０の除去量の順に、素子分離領域１２０の除去量を減少させて半導体装置を形成することもできる。
【００８２】
（変形例）
第１の実施の形態から第５の実施の形態において、ＳＲＡＭのレイアウトは、例えば、図１Ａに示すようなレイアウトを用いたが、ＳＲＡＭのレイアウトは当該レイアウトに限られない。また、セル領域５内のＮＭＯＳ領域の高さを高くする（又は、ＮＭＯＳ領域に隣接する素子分離領域の高さを低くする）と共に、セル領域５外のＰＭＯＳ領域２０の表面の高さを高くすること、又はセル領域５外のＰＭＯＳ領域２０に隣接する素子分離領域１２０の高さをＰＭＯＳ領域２０の表面の高さより低くすることにより、セル領域５外のＰＭＯＳの駆動力を向上させつつ、ＳＲＡＭの書き込みマージンを確保することもできる。
【００８３】
また、第１の実施の形態から第５の実施の形態において、半導体装置としてＳＲＡＭの形態を述べたが、複数の半導体素子を含む所定のセル領域内で各半導体素子の特性を個別に設定することができる限り、半導体装置はＳＲＡＭに限られない。例えば、半導体装置は、ＭＯＳＦＥＴを備える装置、ＰＭＯＳを備える装置、又はＮＭＯＳを備える装置等を構成することができる。
【００８４】
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
【図面の簡単な説明】
【００８５】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置のレイアウトを示す図である。
【図１Ｂ】本発明の第１の実施の形態に係るＳＲＡＭの模式的なマクロ構成図である。
【図１Ｃ】本発明の第１の実施の形態に係るＬＳＩチップの模式的な構成図である。
【図２】本発明の第１の実施の形態に係る半導体装置において、図１ＡのＡ−Ａ線における部分断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置において、図１ＡのＢ−Ｂ線における部分断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置において、図１ＡのＣ−Ｃ線における部分断面図である。
【図５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。
【図５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。
【図５Ｃ】本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。
【図５Ｄ】本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。
【図５Ｅ】本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。
【図５Ｆ】本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。
【図６】本発明の第２の実施の形態に係る半導体装置のレイアウトを示す図である。
【図７】本発明の第２の実施の形態に係る半導体装置において、図６のＤ−Ｄ線における部分断面図である。
【図８】本発明の第３の実施の形態に係る半導体装置のレイアウトを示す図である。
【図９】本発明の第３の実施の形態に係る半導体装置において、図８のＥ−Ｅ線における部分断面図である。
【図１０】本発明の第３の実施の形態に係る半導体装置において、図８のＦ−Ｆ線における部分断面図である。
【図１１】本発明の第３の実施の形態に係る半導体装置において、図８のＧ−Ｇ線における部分断面図である。
【図１２Ａ】本発明の第３の実施の形態に係る半導体装置の製造工程の断面図である。
【図１２Ｂ】本発明の第３の実施の形態に係る半導体装置の製造工程の断面図である。
【図１３】本発明の第４の実施の形態に係る半導体装置のレイアウトを示す図である。
【図１４】本発明の第４の実施の形態に係る半導体装置において、図１３のＨ−Ｈ線における部分断面図である。
【図１５】本発明の第４の実施の形態に係る半導体装置において、図１３のＨ−Ｈ線における部分断面図である。
【図１６】本発明の第５の実施の形態に係る半導体装置のレイアウトを示す図である。
【図１７】本発明の第５の実施の形態に係る半導体装置において、図１６のＪ−Ｊ線における部分断面図である。
【図１８】本発明の第５の実施の形態に係る半導体装置において、図１６のＫ−Ｋ線における部分断面図である。
【符号の説明】
【００８６】
１、１ａ、１ｂ、１ｃ、１ｄ  半導体装置、１０  ＮＭＯＳ領域、２０  ＰＭＯＳ領域、１００  半導体基板、１２０  素子分離領域
【図１Ａ】
2009272527.tif 000003
【図１Ｂ】
2009272527.tif 000004
【図１Ｃ】
2009272527.tif 000005
【図２】
2009272527.tif 000006
【図３】
2009272527.tif 000007
【図４】
2009272527.tif 000008
【図５Ａ】
2009272527.tif 000009
【図５Ｂ】
2009272527.tif 000010
【図５Ｃ】
2009272527.tif 000011
【図５Ｄ】
2009272527.tif 000012
【図５Ｅ】
2009272527.tif 000013
【図５Ｆ】
2009272527.tif 000014
【図６】
2009272527.tif 000015
【図７】
2009272527.tif 000016
【図８】
2009272527.tif 000017
【図９】
2009272527.tif 000018
【図１０】
2009272527.tif 000019
【図１１】
2009272527.tif 000020
【図１２Ａ】
2009272527.tif 000021
【図１２Ｂ】
2009272527.tif 000022
【図１３】
2009272527.tif 000023
【図１４】
2009272527.tif 000024
【図１５】
2009272527.tif 000025
【図１６】
2009272527.tif 000026
【図１７】
2009272527.tif 000027
【図１８】
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